lib/Target/AArch64/AArch64TargetMachine.cpp

   1 //===-- AArch64TargetMachine.cpp - Define TargetMachine for AArch64 -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
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  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64.h"
  14 #include "AArch64TargetMachine.h"
  15 #include "llvm/PassManager.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/Support/CommandLine.h"
  18 #include "llvm/Support/TargetRegistry.h"
  19 #include "llvm/Target/TargetOptions.h"
  20 #include "llvm/Transforms/Scalar.h"
  21 using namespace llvm;
  22
  23 static cl::opt<bool>
  24 EnableCCMP("aarch64-ccmp", cl::desc("Enable the CCMP formation pass"),
  25            cl::init(true), cl::Hidden);
  26
  27 static cl::opt<bool>
  28 EnableStPairSuppress("aarch64-stp-suppress", cl::desc("Suppress STP for AArch64"),
  29                      cl::init(true), cl::Hidden);
  30
  31 static cl::opt<bool>
  32 EnableAdvSIMDScalar("aarch64-simd-scalar", cl::desc("Enable use of AdvSIMD scalar"
  33                     " integer instructions"), cl::init(false), cl::Hidden);
  34
  35 static cl::opt<bool>
  36 EnablePromoteConstant("aarch64-promote-const", cl::desc("Enable the promote "
  37                       "constant pass"), cl::init(true), cl::Hidden);
  38
  39 static cl::opt<bool>
  40 EnableCollectLOH("aarch64-collect-loh", cl::desc("Enable the pass that emits the"
  41                  " linker optimization hints (LOH)"), cl::init(true),
  42                  cl::Hidden);
  43
  44 static cl::opt<bool>
  45 EnableDeadRegisterElimination("aarch64-dead-def-elimination", cl::Hidden,
  46                               cl::desc("Enable the pass that removes dead"
  47                                        " definitons and replaces stores to"
  48                                        " them with stores to the zero"
  49                                        " register"),
  50                               cl::init(true));
  51
  52 static cl::opt<bool>
  53 EnableLoadStoreOpt("aarch64-load-store-opt", cl::desc("Enable the load/store pair"
  54                    " optimization pass"), cl::init(true), cl::Hidden);
  55
  56 static cl::opt<bool>
  57 EnableAtomicTidy("aarch64-atomic-cfg-tidy", cl::Hidden,
  58                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  59                           " to make use of cmpxchg flow-based information"),
  60                  cl::init(true));
  61
  62 extern "C" void LLVMInitializeAArch64Target() {
  63   // Register the target.
  64   RegisterTargetMachine<AArch64leTargetMachine> X(TheAArch64leTarget);
  65   RegisterTargetMachine<AArch64beTargetMachine> Y(TheAArch64beTarget);
  66
  67   RegisterTargetMachine<AArch64leTargetMachine> Z(TheARM64leTarget);
  68   RegisterTargetMachine<AArch64beTargetMachine> W(TheARM64beTarget);
  69 }
  70
  71 /// TargetMachine ctor - Create an AArch64 architecture model.
  72 ///
  73 AArch64TargetMachine::AArch64TargetMachine(const Target &T, StringRef TT,
  74                                            StringRef CPU, StringRef FS,
  75                                            const TargetOptions &Options,
  76                                            Reloc::Model RM, CodeModel::Model CM,
  77                                            CodeGenOpt::Level OL,
  78                                            bool LittleEndian)
  79     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  80       Subtarget(TT, CPU, FS, LittleEndian),
  81       // This nested ternary is horrible, but DL needs to be properly
  82       // initialized
  83       // before TLInfo is constructed.
  84       DL(Subtarget.isTargetMachO()
  85              ? "e-m:o-i64:64-i128:128-n32:64-S128"
  86              : (LittleEndian ? "e-m:e-i64:64-i128:128-n32:64-S128"
  87                              : "E-m:e-i64:64-i128:128-n32:64-S128")),
  88       InstrInfo(Subtarget), TLInfo(*this), FrameLowering(), TSInfo(*this) {
  89   initAsmInfo();
  90 }
  91
  92 void AArch64leTargetMachine::anchor() { }
  93
  94 AArch64leTargetMachine::
  95 AArch64leTargetMachine(const Target &T, StringRef TT,
  96                        StringRef CPU, StringRef FS, const TargetOptions &Options,
  97                        Reloc::Model RM, CodeModel::Model CM,
  98                        CodeGenOpt::Level OL)
  99   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 100
 101 void AArch64beTargetMachine::anchor() { }
 102
 103 AArch64beTargetMachine::
 104 AArch64beTargetMachine(const Target &T, StringRef TT,
 105                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 106                        Reloc::Model RM, CodeModel::Model CM,
 107                        CodeGenOpt::Level OL)
 108   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 109
 110 namespace {
 111 /// AArch64 Code Generator Pass Configuration Options.
 112 class AArch64PassConfig : public TargetPassConfig {
 113 public:
 114   AArch64PassConfig(AArch64TargetMachine *TM, PassManagerBase &PM)
 115       : TargetPassConfig(TM, PM) {}
 116
 117   AArch64TargetMachine &getAArch64TargetMachine() const {
 118     return getTM<AArch64TargetMachine>();
 119   }
 120
 121   void addIRPasses()  override;
 122   bool addPreISel() override;
 123   bool addInstSelector() override;
 124   bool addILPOpts() override;
 125   bool addPreRegAlloc() override;
 126   bool addPostRegAlloc() override;
 127   bool addPreSched2() override;
 128   bool addPreEmitPass() override;
 129 };
 130 } // namespace
 131
 132 void AArch64TargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 133   // Add first the target-independent BasicTTI pass, then our AArch64 pass. This
 134   // allows the AArch64 pass to delegate to the target independent layer when
 135   // appropriate.
 136   PM.add(createBasicTargetTransformInfoPass(this));
 137   PM.add(createAArch64TargetTransformInfoPass(this));
 138 }
 139
 140 TargetPassConfig *AArch64TargetMachine::createPassConfig(PassManagerBase &PM) {
 141   return new AArch64PassConfig(this, PM);
 142 }
 143
 144 void AArch64PassConfig::addIRPasses() {
 145   // Always expand atomic operations, we don't deal with atomicrmw or cmpxchg
 146   // ourselves.
 147   addPass(createAtomicExpandLoadLinkedPass(TM));
 148
 149   // Cmpxchg instructions are often used with a subsequent comparison to
 150   // determine whether it succeeded. We can exploit existing control-flow in
 151   // ldrex/strex loops to simplify this, but it needs tidying up.
 152   if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 153     addPass(createCFGSimplificationPass());
 154
 155   TargetPassConfig::addIRPasses();
 156 }
 157
 158 // Pass Pipeline Configuration
 159 bool AArch64PassConfig::addPreISel() {
 160   // Run promote constant before global merge, so that the promoted constants
 161   // get a chance to be merged
 162   if (TM->getOptLevel() != CodeGenOpt::None && EnablePromoteConstant)
 163     addPass(createAArch64PromoteConstantPass());
 164   if (TM->getOptLevel() != CodeGenOpt::None)
 165     addPass(createGlobalMergePass(TM));
 166   if (TM->getOptLevel() != CodeGenOpt::None)
 167     addPass(createAArch64AddressTypePromotionPass());
 168
 169   return false;
 170 }
 171
 172 bool AArch64PassConfig::addInstSelector() {
 173   addPass(createAArch64ISelDag(getAArch64TargetMachine(), getOptLevel()));
 174
 175   // For ELF, cleanup any local-dynamic TLS accesses (i.e. combine as many
 176   // references to _TLS_MODULE_BASE_ as possible.
 177   if (TM->getSubtarget<AArch64Subtarget>().isTargetELF() &&
 178       getOptLevel() != CodeGenOpt::None)
 179     addPass(createAArch64CleanupLocalDynamicTLSPass());
 180
 181   return false;
 182 }
 183
 184 bool AArch64PassConfig::addILPOpts() {
 185   if (EnableCCMP)
 186     addPass(createAArch64ConditionalCompares());
 187   addPass(&EarlyIfConverterID);
 188   if (EnableStPairSuppress)
 189     addPass(createAArch64StorePairSuppressPass());
 190   return true;
 191 }
 192
 193 bool AArch64PassConfig::addPreRegAlloc() {
 194   // Use AdvSIMD scalar instructions whenever profitable.
 195   if (TM->getOptLevel() != CodeGenOpt::None && EnableAdvSIMDScalar)
 196     addPass(createAArch64AdvSIMDScalar());
 197   return true;
 198 }
 199
 200 bool AArch64PassConfig::addPostRegAlloc() {
 201   // Change dead register definitions to refer to the zero register.
 202   if (TM->getOptLevel() != CodeGenOpt::None && EnableDeadRegisterElimination)
 203     addPass(createAArch64DeadRegisterDefinitions());
 204   return true;
 205 }
 206
 207 bool AArch64PassConfig::addPreSched2() {
 208   // Expand some pseudo instructions to allow proper scheduling.
 209   addPass(createAArch64ExpandPseudoPass());
 210   // Use load/store pair instructions when possible.
 211   if (TM->getOptLevel() != CodeGenOpt::None && EnableLoadStoreOpt)
 212     addPass(createAArch64LoadStoreOptimizationPass());
 213   return true;
 214 }
 215
 216 bool AArch64PassConfig::addPreEmitPass() {
 217   // Relax conditional branch instructions if they're otherwise out of
 218   // range of their destination.
 219   addPass(createAArch64BranchRelaxation());
 220   if (TM->getOptLevel() != CodeGenOpt::None && EnableCollectLOH &&
 221       TM->getSubtarget<AArch64Subtarget>().isTargetMachO())
 222     addPass(createAArch64CollectLOHPass());
 223   return true;
 224 }