lib/Target/AArch64/AArch64TargetMachine.cpp

   1 //===-- AArch64TargetMachine.cpp - Define TargetMachine for AArch64 -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64.h"
  14 #include "AArch64TargetMachine.h"
  15 #include "llvm/CodeGen/Passes.h"
  16 #include "llvm/PassManager.h"
  17 #include "llvm/Support/CommandLine.h"
  18 #include "llvm/Support/TargetRegistry.h"
  19 #include "llvm/Target/TargetOptions.h"
  20 #include "llvm/Transforms/Scalar.h"
  21 using namespace llvm;
  22
  23 static cl::opt<bool>
  24 EnableCCMP("aarch64-ccmp", cl::desc("Enable the CCMP formation pass"),
  25            cl::init(true), cl::Hidden);
  26
  27 static cl::opt<bool>
  28 EnableStPairSuppress("aarch64-stp-suppress", cl::desc("Suppress STP for AArch64"),
  29                      cl::init(true), cl::Hidden);
  30
  31 static cl::opt<bool>
  32 EnableAdvSIMDScalar("aarch64-simd-scalar", cl::desc("Enable use of AdvSIMD scalar"
  33                     " integer instructions"), cl::init(false), cl::Hidden);
  34
  35 static cl::opt<bool>
  36 EnablePromoteConstant("aarch64-promote-const", cl::desc("Enable the promote "
  37                       "constant pass"), cl::init(true), cl::Hidden);
  38
  39 static cl::opt<bool>
  40 EnableCollectLOH("aarch64-collect-loh", cl::desc("Enable the pass that emits the"
  41                  " linker optimization hints (LOH)"), cl::init(true),
  42                  cl::Hidden);
  43
  44 static cl::opt<bool>
  45 EnableDeadRegisterElimination("aarch64-dead-def-elimination", cl::Hidden,
  46                               cl::desc("Enable the pass that removes dead"
  47                                        " definitons and replaces stores to"
  48                                        " them with stores to the zero"
  49                                        " register"),
  50                               cl::init(true));
  51
  52 static cl::opt<bool>
  53 EnableLoadStoreOpt("aarch64-load-store-opt", cl::desc("Enable the load/store pair"
  54                    " optimization pass"), cl::init(true), cl::Hidden);
  55
  56 static cl::opt<bool>
  57 EnableAtomicTidy("aarch64-atomic-cfg-tidy", cl::Hidden,
  58                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  59                           " to make use of cmpxchg flow-based information"),
  60                  cl::init(true));
  61
  62 extern "C" void LLVMInitializeAArch64Target() {
  63   // Register the target.
  64   RegisterTargetMachine<AArch64leTargetMachine> X(TheAArch64leTarget);
  65   RegisterTargetMachine<AArch64beTargetMachine> Y(TheAArch64beTarget);
  66   RegisterTargetMachine<AArch64leTargetMachine> Z(TheARM64Target);
  67 }
  68
  69 /// TargetMachine ctor - Create an AArch64 architecture model.
  70 ///
  71 AArch64TargetMachine::AArch64TargetMachine(const Target &T, StringRef TT,
  72                                            StringRef CPU, StringRef FS,
  73                                            const TargetOptions &Options,
  74                                            Reloc::Model RM, CodeModel::Model CM,
  75                                            CodeGenOpt::Level OL,
  76                                            bool LittleEndian)
  77     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  78       Subtarget(TT, CPU, FS, *this, LittleEndian) {
  79   initAsmInfo();
  80 }
  81
  82 void AArch64leTargetMachine::anchor() { }
  83
  84 AArch64leTargetMachine::
  85 AArch64leTargetMachine(const Target &T, StringRef TT,
  86                        StringRef CPU, StringRef FS, const TargetOptions &Options,
  87                        Reloc::Model RM, CodeModel::Model CM,
  88                        CodeGenOpt::Level OL)
  89   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
  90
  91 void AArch64beTargetMachine::anchor() { }
  92
  93 AArch64beTargetMachine::
  94 AArch64beTargetMachine(const Target &T, StringRef TT,
  95                        StringRef CPU, StringRef FS, const TargetOptions &Options,
  96                        Reloc::Model RM, CodeModel::Model CM,
  97                        CodeGenOpt::Level OL)
  98   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
  99
 100 namespace {
 101 /// AArch64 Code Generator Pass Configuration Options.
 102 class AArch64PassConfig : public TargetPassConfig {
 103 public:
 104   AArch64PassConfig(AArch64TargetMachine *TM, PassManagerBase &PM)
 105       : TargetPassConfig(TM, PM) {}
 106
 107   AArch64TargetMachine &getAArch64TargetMachine() const {
 108     return getTM<AArch64TargetMachine>();
 109   }
 110
 111   void addIRPasses()  override;
 112   bool addPreISel() override;
 113   bool addInstSelector() override;
 114   bool addILPOpts() override;
 115   bool addPreRegAlloc() override;
 116   bool addPostRegAlloc() override;
 117   bool addPreSched2() override;
 118   bool addPreEmitPass() override;
 119 };
 120 } // namespace
 121
 122 void AArch64TargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 123   // Add first the target-independent BasicTTI pass, then our AArch64 pass. This
 124   // allows the AArch64 pass to delegate to the target independent layer when
 125   // appropriate.
 126   PM.add(createBasicTargetTransformInfoPass(this));
 127   PM.add(createAArch64TargetTransformInfoPass(this));
 128 }
 129
 130 TargetPassConfig *AArch64TargetMachine::createPassConfig(PassManagerBase &PM) {
 131   return new AArch64PassConfig(this, PM);
 132 }
 133
 134 void AArch64PassConfig::addIRPasses() {
 135   // Always expand atomic operations, we don't deal with atomicrmw or cmpxchg
 136   // ourselves.
 137   addPass(createAtomicExpandLoadLinkedPass(TM));
 138
 139   // Cmpxchg instructions are often used with a subsequent comparison to
 140   // determine whether it succeeded. We can exploit existing control-flow in
 141   // ldrex/strex loops to simplify this, but it needs tidying up.
 142   if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 143     addPass(createCFGSimplificationPass());
 144
 145   TargetPassConfig::addIRPasses();
 146 }
 147
 148 // Pass Pipeline Configuration
 149 bool AArch64PassConfig::addPreISel() {
 150   // Run promote constant before global merge, so that the promoted constants
 151   // get a chance to be merged
 152   if (TM->getOptLevel() != CodeGenOpt::None && EnablePromoteConstant)
 153     addPass(createAArch64PromoteConstantPass());
 154   if (TM->getOptLevel() != CodeGenOpt::None)
 155     addPass(createGlobalMergePass(TM));
 156   if (TM->getOptLevel() != CodeGenOpt::None)
 157     addPass(createAArch64AddressTypePromotionPass());
 158
 159   return false;
 160 }
 161
 162 bool AArch64PassConfig::addInstSelector() {
 163   addPass(createAArch64ISelDag(getAArch64TargetMachine(), getOptLevel()));
 164
 165   // For ELF, cleanup any local-dynamic TLS accesses (i.e. combine as many
 166   // references to _TLS_MODULE_BASE_ as possible.
 167   if (TM->getSubtarget<AArch64Subtarget>().isTargetELF() &&
 168       getOptLevel() != CodeGenOpt::None)
 169     addPass(createAArch64CleanupLocalDynamicTLSPass());
 170
 171   return false;
 172 }
 173
 174 bool AArch64PassConfig::addILPOpts() {
 175   if (EnableCCMP)
 176     addPass(createAArch64ConditionalCompares());
 177   addPass(&EarlyIfConverterID);
 178   if (EnableStPairSuppress)
 179     addPass(createAArch64StorePairSuppressPass());
 180   return true;
 181 }
 182
 183 bool AArch64PassConfig::addPreRegAlloc() {
 184   // Use AdvSIMD scalar instructions whenever profitable.
 185   if (TM->getOptLevel() != CodeGenOpt::None && EnableAdvSIMDScalar)
 186     addPass(createAArch64AdvSIMDScalar());
 187   return true;
 188 }
 189
 190 bool AArch64PassConfig::addPostRegAlloc() {
 191   // Change dead register definitions to refer to the zero register.
 192   if (TM->getOptLevel() != CodeGenOpt::None && EnableDeadRegisterElimination)
 193     addPass(createAArch64DeadRegisterDefinitions());
 194   return true;
 195 }
 196
 197 bool AArch64PassConfig::addPreSched2() {
 198   // Expand some pseudo instructions to allow proper scheduling.
 199   addPass(createAArch64ExpandPseudoPass());
 200   // Use load/store pair instructions when possible.
 201   if (TM->getOptLevel() != CodeGenOpt::None && EnableLoadStoreOpt)
 202     addPass(createAArch64LoadStoreOptimizationPass());
 203   return true;
 204 }
 205
 206 bool AArch64PassConfig::addPreEmitPass() {
 207   // Relax conditional branch instructions if they're otherwise out of
 208   // range of their destination.
 209   addPass(createAArch64BranchRelaxation());
 210   if (TM->getOptLevel() != CodeGenOpt::None && EnableCollectLOH &&
 211       TM->getSubtarget<AArch64Subtarget>().isTargetMachO())
 212     addPass(createAArch64CollectLOHPass());
 213   return true;
 214 }