lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  20                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  21 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  22                                  AssemblerPredicate<"FeatureNEON", "neon">;
  23 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  24                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  25 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  26                                  AssemblerPredicate<"FeatureCRC", "crc">;
  27 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  28 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  29 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  30
  31 //===----------------------------------------------------------------------===//
  32 // AArch64-specific DAG Nodes.
  33 //
  34
  35 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  36 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  37                                               [SDTCisSameAs<0, 2>,
  38                                                SDTCisSameAs<0, 3>,
  39                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  40
  41 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  42 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  43                                             [SDTCisSameAs<0, 1>,
  44                                              SDTCisSameAs<0, 2>,
  45                                              SDTCisInt<0>,
  46                                              SDTCisVT<3, i32>]>;
  47
  48 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  49 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  50                                             [SDTCisSameAs<0, 2>,
  51                                              SDTCisSameAs<0, 3>,
  52                                              SDTCisInt<0>,
  53                                              SDTCisVT<1, i32>,
  54                                              SDTCisVT<4, i32>]>;
  55
  56 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  57                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  58                                       SDTCisVT<2, i32>]>;
  59 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  60 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  61                                         SDTCisVT<2, OtherVT>]>;
  62
  63
  64 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  65                                    [SDTCisSameAs<0, 1>,
  66                                     SDTCisSameAs<0, 2>,
  67                                     SDTCisInt<3>,
  68                                     SDTCisVT<4, i32>]>;
  69 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
  70                                     [SDTCisVT<0, i32>,
  71                                      SDTCisInt<1>,
  72                                      SDTCisSameAs<1, 2>,
  73                                      SDTCisInt<3>,
  74                                      SDTCisInt<4>,
  75                                      SDTCisVT<5, i32>]>;
  76 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
  77                                      [SDTCisVT<0, i32>,
  78                                       SDTCisFP<1>,
  79                                       SDTCisSameAs<1, 2>,
  80                                       SDTCisInt<3>,
  81                                       SDTCisInt<4>,
  82                                       SDTCisVT<5, i32>]>;
  83 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  84                                    [SDTCisFP<0>,
  85                                     SDTCisSameAs<0, 1>]>;
  86 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  87 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  88 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  89                                           SDTCisSameAs<0, 1>,
  90                                           SDTCisSameAs<0, 2>]>;
  91 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  92 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  93 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  94                                            SDTCisInt<2>, SDTCisInt<3>]>;
  95 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  96 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  97                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  98 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  99
 100 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 101 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 102 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 103 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 104                                            SDTCisSameAs<0,2>]>;
 105 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 106                                            SDTCisSameAs<0,2>,
 107                                            SDTCisSameAs<0,3>]>;
 108 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 109 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 110
 111 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 112
 113 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 114                                                  SDTCisPtrTy<1>]>;
 115
 116 // Generates the general dynamic sequences, i.e.
 117 //  adrp  x0, :tlsdesc:var
 118 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 119 //  add   x0, x0, #:tlsdesc_lo12:var
 120 //  .tlsdesccall var
 121 //  blr   x1
 122
 123 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 124 // number of operands (the variable)
 125 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 126                                           [SDTCisPtrTy<0>]>;
 127
 128 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 129                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 130                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 131                                          SDTCisSameAs<1, 4>]>;
 132
 133
 134 // Node definitions.
 135 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 136 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 137 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 138 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 139                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 140                                 [SDNPHasChain, SDNPOutGlue]>;
 141 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 142                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 143                                                SDTCisVT<1, i32> ]>,
 144                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 145 def AArch64call          : SDNode<"AArch64ISD::CALL",
 146                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 147                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 148                                  SDNPVariadic]>;
 149 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 150                                 [SDNPHasChain]>;
 151 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 152                                 [SDNPHasChain]>;
 153 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 154                                 [SDNPHasChain]>;
 155 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 156                                 [SDNPHasChain]>;
 157 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 158                                 [SDNPHasChain]>;
 159
 160
 161 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 162 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 163 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 164 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 165 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 166                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 167 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 168 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 169 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 170                             [SDNPCommutative]>;
 171 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 172 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 173                             [SDNPCommutative]>;
 174 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 175 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 176
 177 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 178 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 179 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 180
 181 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 182
 183 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 184
 185 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 186 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 187
 188 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 189 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 190 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 191 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 192 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 193
 194 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 195 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 196 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 197 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 198 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 199 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 200
 201 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 202 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 203 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 204 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 205 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 206 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 207 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 208
 209 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 210 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 211 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 212 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 213
 214 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 215 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 216 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 217 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 218 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 219 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 220 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 221 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 222
 223 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 224 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 225 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 226
 227 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 228 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 229 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 230 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 231 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 232
 233 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 234 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 235 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 236
 237 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 238 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 239 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 240 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 241 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 242 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 243                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 244
 245 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 246 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 247 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 248 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 249 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 250
 251 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 252 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 253
 254 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 255
 256 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 257                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 258
 259 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 260                                [SDNPHasChain, SDNPSideEffect]>;
 261
 262 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 263 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 264
 265 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 266                                     SDT_AArch64TLSDescCallSeq,
 267                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 268                                      SDNPVariadic]>;
 269
 270
 271 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 272                                  SDT_AArch64WrapperLarge>;
 273
 274 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 275
 276 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 277                                     SDTCisSameAs<1, 2>]>;
 278 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 279 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 280
 281 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 282 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 283 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 284 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 285 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 286 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 287
 288 //===----------------------------------------------------------------------===//
 289
 290 //===----------------------------------------------------------------------===//
 291
 292 // AArch64 Instruction Predicate Definitions.
 293 //
 294 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 295 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 296 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 297 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 298 def ForCodeSize   : Predicate<"ForCodeSize">;
 299 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 300
 301 include "AArch64InstrFormats.td"
 302
 303 //===----------------------------------------------------------------------===//
 304
 305 //===----------------------------------------------------------------------===//
 306 // Miscellaneous instructions.
 307 //===----------------------------------------------------------------------===//
 308
 309 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 310 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 311                               [(AArch64callseq_start timm:$amt)]>;
 312 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 313                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 314 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 315
 316 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 317 // FIXME: The following pseudo instructions are only needed because remat
 318 // cannot handle multiple instructions.  When that changes, they can be
 319 // removed, along with the AArch64Wrapper node.
 320
 321 let AddedComplexity = 10 in
 322 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 323                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 324               Sched<[WriteLDAdr]>;
 325
 326 // The MOVaddr instruction should match only when the add is not folded
 327 // into a load or store address.
 328 def MOVaddr
 329     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 330              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 331                                             tglobaladdr:$low))]>,
 332       Sched<[WriteAdrAdr]>;
 333 def MOVaddrJT
 334     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 335              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 336                                              tjumptable:$low))]>,
 337       Sched<[WriteAdrAdr]>;
 338 def MOVaddrCP
 339     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 340              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 341                                              tconstpool:$low))]>,
 342       Sched<[WriteAdrAdr]>;
 343 def MOVaddrBA
 344     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 345              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 346                                              tblockaddress:$low))]>,
 347       Sched<[WriteAdrAdr]>;
 348 def MOVaddrTLS
 349     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 350              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 351                                             tglobaltlsaddr:$low))]>,
 352       Sched<[WriteAdrAdr]>;
 353 def MOVaddrEXT
 354     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 355              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 356                                             texternalsym:$low))]>,
 357       Sched<[WriteAdrAdr]>;
 358
 359 } // isReMaterializable, isCodeGenOnly
 360
 361 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 362           (LOADgot tglobaltlsaddr:$addr)>;
 363
 364 def : Pat<(AArch64LOADgot texternalsym:$addr),
 365           (LOADgot texternalsym:$addr)>;
 366
 367 def : Pat<(AArch64LOADgot tconstpool:$addr),
 368           (LOADgot tconstpool:$addr)>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // System instructions.
 372 //===----------------------------------------------------------------------===//
 373
 374 def HINT : HintI<"hint">;
 375 def : InstAlias<"nop",  (HINT 0b000)>;
 376 def : InstAlias<"yield",(HINT 0b001)>;
 377 def : InstAlias<"wfe",  (HINT 0b010)>;
 378 def : InstAlias<"wfi",  (HINT 0b011)>;
 379 def : InstAlias<"sev",  (HINT 0b100)>;
 380 def : InstAlias<"sevl", (HINT 0b101)>;
 381
 382 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 383 let mayLoad = 1, mayStore = 1 in
 384 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 385
 386 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 387 // model patterns with sufficiently fine granularity.
 388 let mayLoad = ?, mayStore = ? in {
 389 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 390                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 391
 392 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 393                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 394
 395 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 396                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 397 }
 398
 399 def : InstAlias<"clrex", (CLREX 0xf)>;
 400 def : InstAlias<"isb", (ISB 0xf)>;
 401
 402 def MRS    : MRSI;
 403 def MSR    : MSRI;
 404 def MSRpstate: MSRpstateI;
 405
 406 // The thread pointer (on Linux, at least, where this has been implemented) is
 407 // TPIDR_EL0.
 408 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 409
 410 // Generic system instructions
 411 def SYSxt  : SystemXtI<0, "sys">;
 412 def SYSLxt : SystemLXtI<1, "sysl">;
 413
 414 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 415                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 416                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 417
 418 //===----------------------------------------------------------------------===//
 419 // Move immediate instructions.
 420 //===----------------------------------------------------------------------===//
 421
 422 defm MOVK : InsertImmediate<0b11, "movk">;
 423 defm MOVN : MoveImmediate<0b00, "movn">;
 424
 425 let PostEncoderMethod = "fixMOVZ" in
 426 defm MOVZ : MoveImmediate<0b10, "movz">;
 427
 428 // First group of aliases covers an implicit "lsl #0".
 429 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 430 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 431 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 432 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 433 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 434 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 435
 436 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 437 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 438 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 439 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 440 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 441
 442 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 443 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 444 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 445 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 446
 447 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 448 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 449 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 450 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 451
 452 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 453 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 454
 455 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 456 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 457
 458 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 459 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 460
 461 // Final group of aliases covers true "mov $Rd, $imm" cases.
 462 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 463                           int width, int shift> {
 464   def _asmoperand : AsmOperandClass {
 465     let Name = basename # width # "_lsl" # shift # "MovAlias";
 466     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 467                                # shift # ">";
 468     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 469   }
 470
 471   def _movimm : Operand<i32> {
 472     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 473   }
 474
 475   def : InstAlias<"mov $Rd, $imm",
 476                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 477 }
 478
 479 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 480 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 481
 482 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 483 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 484 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 485 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 486
 487 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 488 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 489
 490 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 491 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 492 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 493 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 494
 495 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 496     isAsCheapAsAMove = 1 in {
 497 // FIXME: The following pseudo instructions are only needed because remat
 498 // cannot handle multiple instructions.  When that changes, we can select
 499 // directly to the real instructions and get rid of these pseudos.
 500
 501 def MOVi32imm
 502     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 503              [(set GPR32:$dst, imm:$src)]>,
 504       Sched<[WriteImm]>;
 505 def MOVi64imm
 506     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 507              [(set GPR64:$dst, imm:$src)]>,
 508       Sched<[WriteImm]>;
 509 } // isReMaterializable, isCodeGenOnly
 510
 511 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 512 // eventual expansion code fewer bits to worry about getting right. Marshalling
 513 // the types is a little tricky though:
 514 def i64imm_32bit : ImmLeaf<i64, [{
 515   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 516 }]>;
 517
 518 def trunc_imm : SDNodeXForm<imm, [{
 519   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 520 }]>;
 521
 522 def : Pat<(i64 i64imm_32bit:$src),
 523           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 524
 525 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 526 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 527 return CurDAG->getTargetConstant(
 528   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 529 }]>;
 530
 531 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 532 return CurDAG->getTargetConstant(
 533   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 534 }]>;
 535
 536
 537 def : Pat<(f32 fpimm:$in),
 538   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 539 def : Pat<(f64 fpimm:$in),
 540   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 541
 542
 543 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 544 // sequences.
 545 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 546                              tglobaladdr:$g1, tglobaladdr:$g0),
 547           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 548                                   tglobaladdr:$g2, 32),
 549                           tglobaladdr:$g1, 16),
 550                   tglobaladdr:$g0, 0)>;
 551
 552 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 553                              tblockaddress:$g1, tblockaddress:$g0),
 554           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 555                                   tblockaddress:$g2, 32),
 556                           tblockaddress:$g1, 16),
 557                   tblockaddress:$g0, 0)>;
 558
 559 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 560                              tconstpool:$g1, tconstpool:$g0),
 561           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 562                                   tconstpool:$g2, 32),
 563                           tconstpool:$g1, 16),
 564                   tconstpool:$g0, 0)>;
 565
 566 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 567                              tjumptable:$g1, tjumptable:$g0),
 568           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 569                                   tjumptable:$g2, 32),
 570                           tjumptable:$g1, 16),
 571                   tjumptable:$g0, 0)>;
 572
 573
 574 //===----------------------------------------------------------------------===//
 575 // Arithmetic instructions.
 576 //===----------------------------------------------------------------------===//
 577
 578 // Add/subtract with carry.
 579 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 580 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 581
 582 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 583 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 584 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 585 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 586
 587 // Add/subtract
 588 defm ADD : AddSub<0, "add", add>;
 589 defm SUB : AddSub<1, "sub">;
 590
 591 def : InstAlias<"mov $dst, $src",
 592                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 593 def : InstAlias<"mov $dst, $src",
 594                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 595 def : InstAlias<"mov $dst, $src",
 596                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 597 def : InstAlias<"mov $dst, $src",
 598                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 599
 600 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 601 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 602
 603 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 604 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 605           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 606 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 607           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 608 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 609           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 610 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 611           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 612 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 613           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 614 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 615           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 616 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 617           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 618 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 619           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 620
 621 // Because of the immediate format for add/sub-imm instructions, the
 622 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 623 //  These patterns capture that transformation.
 624 let AddedComplexity = 1 in {
 625 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 626           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 627 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 628           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 629 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 630           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 631 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 632           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 633 }
 634
 635 // Because of the immediate format for add/sub-imm instructions, the
 636 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 637 //  These patterns capture that transformation.
 638 let AddedComplexity = 1 in {
 639 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 640           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 641 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 642           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 643 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 644           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 645 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 646           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 647 }
 648
 649 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 650 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 651 def : InstAlias<"neg $dst, $src$shift",
 652                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 653 def : InstAlias<"neg $dst, $src$shift",
 654                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 655
 656 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 657 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 658 def : InstAlias<"negs $dst, $src$shift",
 659                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 660 def : InstAlias<"negs $dst, $src$shift",
 661                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 662
 663
 664 // Unsigned/Signed divide
 665 defm UDIV : Div<0, "udiv", udiv>;
 666 defm SDIV : Div<1, "sdiv", sdiv>;
 667 let isCodeGenOnly = 1 in {
 668 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 669 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 670 }
 671
 672 // Variable shift
 673 defm ASRV : Shift<0b10, "asr", sra>;
 674 defm LSLV : Shift<0b00, "lsl", shl>;
 675 defm LSRV : Shift<0b01, "lsr", srl>;
 676 defm RORV : Shift<0b11, "ror", rotr>;
 677
 678 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 679 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 680 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 681 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 682 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 683 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 684 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 685 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 686
 687 // Multiply-add
 688 let AddedComplexity = 7 in {
 689 defm MADD : MulAccum<0, "madd", add>;
 690 defm MSUB : MulAccum<1, "msub", sub>;
 691
 692 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 693           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 694 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 695           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 696
 697 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 698           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 699 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 700           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 701 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 702           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 703 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 704           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 705 } // AddedComplexity = 7
 706
 707 let AddedComplexity = 5 in {
 708 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 709 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 710 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 711 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 712
 713 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 714           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 715 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 716           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 717
 718 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 719           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 720 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 721           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 722 } // AddedComplexity = 5
 723
 724 def : MulAccumWAlias<"mul", MADDWrrr>;
 725 def : MulAccumXAlias<"mul", MADDXrrr>;
 726 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 727 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 728 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 729 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 730 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 731 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 732
 733 // Multiply-high
 734 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 735 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 736
 737 // CRC32
 738 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 739 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 740 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 741 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 742
 743 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 744 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 745 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 746 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 747
 748
 749 //===----------------------------------------------------------------------===//
 750 // Logical instructions.
 751 //===----------------------------------------------------------------------===//
 752
 753 // (immediate)
 754 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 755 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 756 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 757 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 758
 759 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 760 // used). Actually, it seems to be working right now, but putting logical_immXX
 761 // here is a bit dodgy on the AsmParser side too.
 762 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 763                                           logical_imm32:$imm), 0>;
 764 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 765                                           logical_imm64:$imm), 0>;
 766
 767
 768 // (register)
 769 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 770 defm BICS : LogicalRegS<0b11, 1, "bics",
 771                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 772 defm AND  : LogicalReg<0b00, 0, "and", and>;
 773 defm BIC  : LogicalReg<0b00, 1, "bic",
 774                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 775 defm EON  : LogicalReg<0b10, 1, "eon",
 776                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 777 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 778 defm ORN  : LogicalReg<0b01, 1, "orn",
 779                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 780 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 781
 782 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 783 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 784
 785 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 786 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 787
 788 def : InstAlias<"mvn $Wd, $Wm$sh",
 789                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 790 def : InstAlias<"mvn $Xd, $Xm$sh",
 791                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 792
 793 def : InstAlias<"tst $src1, $src2",
 794                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 795 def : InstAlias<"tst $src1, $src2",
 796                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 797
 798 def : InstAlias<"tst $src1, $src2",
 799                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 800 def : InstAlias<"tst $src1, $src2",
 801                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 802
 803 def : InstAlias<"tst $src1, $src2$sh",
 804                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 805 def : InstAlias<"tst $src1, $src2$sh",
 806                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 807
 808
 809 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 810 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 811
 812
 813 //===----------------------------------------------------------------------===//
 814 // One operand data processing instructions.
 815 //===----------------------------------------------------------------------===//
 816
 817 defm CLS    : OneOperandData<0b101, "cls">;
 818 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 819 defm RBIT   : OneOperandData<0b000, "rbit">;
 820
 821 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 822 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 823
 824 def  REV16Wr : OneWRegData<0b001, "rev16",
 825                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 826 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 827
 828 def : Pat<(cttz GPR32:$Rn),
 829           (CLZWr (RBITWr GPR32:$Rn))>;
 830 def : Pat<(cttz GPR64:$Rn),
 831           (CLZXr (RBITXr GPR64:$Rn))>;
 832 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 833                 (i32 1))),
 834           (CLSWr GPR32:$Rn)>;
 835 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 836                 (i64 1))),
 837           (CLSXr GPR64:$Rn)>;
 838
 839 // Unlike the other one operand instructions, the instructions with the "rev"
 840 // mnemonic do *not* just different in the size bit, but actually use different
 841 // opcode bits for the different sizes.
 842 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 843 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 844 def REV32Xr : OneXRegData<0b010, "rev32",
 845                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 846
 847 // The bswap commutes with the rotr so we want a pattern for both possible
 848 // orders.
 849 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 850 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Bitfield immediate extraction instruction.
 854 //===----------------------------------------------------------------------===//
 855 let hasSideEffects = 0 in
 856 defm EXTR : ExtractImm<"extr">;
 857 def : InstAlias<"ror $dst, $src, $shift",
 858             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 859 def : InstAlias<"ror $dst, $src, $shift",
 860             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 861
 862 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 863           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 864 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 865           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 866
 867 //===----------------------------------------------------------------------===//
 868 // Other bitfield immediate instructions.
 869 //===----------------------------------------------------------------------===//
 870 let hasSideEffects = 0 in {
 871 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 872 defm SBFM : BitfieldImm<0b00, "sbfm">;
 873 defm UBFM : BitfieldImm<0b10, "ubfm">;
 874 }
 875
 876 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 877   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 878   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 879 }]>;
 880
 881 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 882   uint64_t enc = 31 - N->getZExtValue();
 883   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 884 }]>;
 885
 886 // min(7, 31 - shift_amt)
 887 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 888   uint64_t enc = 31 - N->getZExtValue();
 889   enc = enc > 7 ? 7 : enc;
 890   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 891 }]>;
 892
 893 // min(15, 31 - shift_amt)
 894 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 895   uint64_t enc = 31 - N->getZExtValue();
 896   enc = enc > 15 ? 15 : enc;
 897   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 898 }]>;
 899
 900 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 901   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 902   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 903 }]>;
 904
 905 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 906   uint64_t enc = 63 - N->getZExtValue();
 907   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 908 }]>;
 909
 910 // min(7, 63 - shift_amt)
 911 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 912   uint64_t enc = 63 - N->getZExtValue();
 913   enc = enc > 7 ? 7 : enc;
 914   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 915 }]>;
 916
 917 // min(15, 63 - shift_amt)
 918 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 919   uint64_t enc = 63 - N->getZExtValue();
 920   enc = enc > 15 ? 15 : enc;
 921   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 922 }]>;
 923
 924 // min(31, 63 - shift_amt)
 925 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 926   uint64_t enc = 63 - N->getZExtValue();
 927   enc = enc > 31 ? 31 : enc;
 928   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 929 }]>;
 930
 931 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 932           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 933                               (i64 (i32shift_b imm0_31:$imm)))>;
 934 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 935           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 936                               (i64 (i64shift_b imm0_63:$imm)))>;
 937
 938 let AddedComplexity = 10 in {
 939 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 940           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 941 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 942           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 943 }
 944
 945 def : InstAlias<"asr $dst, $src, $shift",
 946                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 947 def : InstAlias<"asr $dst, $src, $shift",
 948                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 949 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 950 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 951 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 952 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 953 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 954
 955 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 956           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 957 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 958           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 959
 960 def : InstAlias<"lsr $dst, $src, $shift",
 961                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 962 def : InstAlias<"lsr $dst, $src, $shift",
 963                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 964 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 965 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 966 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 967 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 968 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 969
 970 //===----------------------------------------------------------------------===//
 971 // Conditional comparison instructions.
 972 //===----------------------------------------------------------------------===//
 973 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
 974 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
 975
 976 //===----------------------------------------------------------------------===//
 977 // Conditional select instructions.
 978 //===----------------------------------------------------------------------===//
 979 defm CSEL  : CondSelect<0, 0b00, "csel">;
 980
 981 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 982 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 983 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 984 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 985
 986 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 987           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 988 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 989           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 990 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 991           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 992 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 993           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 994 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 995           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 996 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 997           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 998
 999 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1000           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1001 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1002           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1003 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1004           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1005 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1006           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1007
1008 // The inverse of the condition code from the alias instruction is what is used
1009 // in the aliased instruction. The parser all ready inverts the condition code
1010 // for these aliases.
1011 def : InstAlias<"cset $dst, $cc",
1012                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1013 def : InstAlias<"cset $dst, $cc",
1014                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1015
1016 def : InstAlias<"csetm $dst, $cc",
1017                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1018 def : InstAlias<"csetm $dst, $cc",
1019                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1020
1021 def : InstAlias<"cinc $dst, $src, $cc",
1022                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1023 def : InstAlias<"cinc $dst, $src, $cc",
1024                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1025
1026 def : InstAlias<"cinv $dst, $src, $cc",
1027                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1028 def : InstAlias<"cinv $dst, $src, $cc",
1029                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1030
1031 def : InstAlias<"cneg $dst, $src, $cc",
1032                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1033 def : InstAlias<"cneg $dst, $src, $cc",
1034                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1035
1036 //===----------------------------------------------------------------------===//
1037 // PC-relative instructions.
1038 //===----------------------------------------------------------------------===//
1039 let isReMaterializable = 1 in {
1040 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1041 def ADR  : ADRI<0, "adr", adrlabel, []>;
1042 } // hasSideEffects = 0
1043
1044 def ADRP : ADRI<1, "adrp", adrplabel,
1045                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1046 } // isReMaterializable = 1
1047
1048 // page address of a constant pool entry, block address
1049 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1050 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1051
1052 //===----------------------------------------------------------------------===//
1053 // Unconditional branch (register) instructions.
1054 //===----------------------------------------------------------------------===//
1055
1056 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1057 def RET  : BranchReg<0b0010, "ret", []>;
1058 def DRPS : SpecialReturn<0b0101, "drps">;
1059 def ERET : SpecialReturn<0b0100, "eret">;
1060 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1061
1062 // Default to the LR register.
1063 def : InstAlias<"ret", (RET LR)>;
1064
1065 let isCall = 1, Defs = [LR], Uses = [SP] in {
1066 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1067 } // isCall
1068
1069 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1070 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1071 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1072
1073 // Create a separate pseudo-instruction for codegen to use so that we don't
1074 // flag lr as used in every function. It'll be restored before the RET by the
1075 // epilogue if it's legitimately used.
1076 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1077   let isTerminator = 1;
1078   let isBarrier = 1;
1079   let isReturn = 1;
1080 }
1081
1082 // This is a directive-like pseudo-instruction. The purpose is to insert an
1083 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1084 // (which in the usual case is a BLR).
1085 let hasSideEffects = 1 in
1086 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1087   let AsmString = ".tlsdesccall $sym";
1088 }
1089
1090 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1091 // FIXME: can "hasSideEffects be dropped?
1092 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1093     isCodeGenOnly = 1 in
1094 def TLSDESC_CALLSEQ
1095     : Pseudo<(outs), (ins i64imm:$sym),
1096              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>;
1097 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1098           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1099
1100 //===----------------------------------------------------------------------===//
1101 // Conditional branch (immediate) instruction.
1102 //===----------------------------------------------------------------------===//
1103 def Bcc : BranchCond;
1104
1105 //===----------------------------------------------------------------------===//
1106 // Compare-and-branch instructions.
1107 //===----------------------------------------------------------------------===//
1108 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1109 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1110
1111 //===----------------------------------------------------------------------===//
1112 // Test-bit-and-branch instructions.
1113 //===----------------------------------------------------------------------===//
1114 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1115 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1116
1117 //===----------------------------------------------------------------------===//
1118 // Unconditional branch (immediate) instructions.
1119 //===----------------------------------------------------------------------===//
1120 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1121 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1122 } // isBranch, isTerminator, isBarrier
1123
1124 let isCall = 1, Defs = [LR], Uses = [SP] in {
1125 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1126 } // isCall
1127 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1128
1129 //===----------------------------------------------------------------------===//
1130 // Exception generation instructions.
1131 //===----------------------------------------------------------------------===//
1132 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1133 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1134 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1135 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1136 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1137 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1138 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1139 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1140
1141 // DCPSn defaults to an immediate operand of zero if unspecified.
1142 def : InstAlias<"dcps1", (DCPS1 0)>;
1143 def : InstAlias<"dcps2", (DCPS2 0)>;
1144 def : InstAlias<"dcps3", (DCPS3 0)>;
1145
1146 //===----------------------------------------------------------------------===//
1147 // Load instructions.
1148 //===----------------------------------------------------------------------===//
1149
1150 // Pair (indexed, offset)
1151 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1152 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1153 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1154 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1155 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1156
1157 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1158
1159 // Pair (pre-indexed)
1160 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1161 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1162 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1163 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1164 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1165
1166 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1167
1168 // Pair (post-indexed)
1169 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1170 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1171 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1172 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1173 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1174
1175 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1176
1177
1178 // Pair (no allocate)
1179 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1180 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1181 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1182 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1183 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1184
1185 //---
1186 // (register offset)
1187 //---
1188
1189 // Integer
1190 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1191 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1192 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1193 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1194
1195 // Floating-point
1196 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1197 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1198 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1199 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1200 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1201
1202 // Load sign-extended half-word
1203 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1204 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1205
1206 // Load sign-extended byte
1207 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1208 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1209
1210 // Load sign-extended word
1211 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1212
1213 // Pre-fetch.
1214 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1215
1216 // For regular load, we do not have any alignment requirement.
1217 // Thus, it is safe to directly map the vector loads with interesting
1218 // addressing modes.
1219 // FIXME: We could do the same for bitconvert to floating point vectors.
1220 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1221                               ValueType ScalTy, ValueType VecTy,
1222                               Instruction LOADW, Instruction LOADX,
1223                               SubRegIndex sub> {
1224   def : Pat<(VecTy (scalar_to_vector (ScalTy
1225               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1226             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1227                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1228                            sub)>;
1229
1230   def : Pat<(VecTy (scalar_to_vector (ScalTy
1231               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1232             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1233                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1234                            sub)>;
1235 }
1236
1237 let AddedComplexity = 10 in {
1238 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1239 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1240
1241 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1242 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1243
1244 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1245 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1246
1247 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1248 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1249
1250 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1251 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1252
1253 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1254
1255 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1256
1257
1258 def : Pat <(v1i64 (scalar_to_vector (i64
1259                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1260                                            ro_Wextend64:$extend))))),
1261            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1262
1263 def : Pat <(v1i64 (scalar_to_vector (i64
1264                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1265                                            ro_Xextend64:$extend))))),
1266            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1267 }
1268
1269 // Match all load 64 bits width whose type is compatible with FPR64
1270 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1271                         Instruction LOADW, Instruction LOADX> {
1272
1273   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1274             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1275
1276   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1277             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1278 }
1279
1280 let AddedComplexity = 10 in {
1281 let Predicates = [IsLE] in {
1282   // We must do vector loads with LD1 in big-endian.
1283   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1284   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1285   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1286   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1287   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1288 }
1289
1290 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1291 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1292
1293 // Match all load 128 bits width whose type is compatible with FPR128
1294 let Predicates = [IsLE] in {
1295   // We must do vector loads with LD1 in big-endian.
1296   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1297   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1298   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1299   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1300   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1301   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1302   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1303 }
1304 } // AddedComplexity = 10
1305
1306 // zextload -> i64
1307 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1308                             Instruction INSTW, Instruction INSTX> {
1309   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1310             (SUBREG_TO_REG (i64 0),
1311                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1312                            sub_32)>;
1313
1314   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1315             (SUBREG_TO_REG (i64 0),
1316                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1317                            sub_32)>;
1318 }
1319
1320 let AddedComplexity = 10 in {
1321   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1322   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1323   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1324
1325   // zextloadi1 -> zextloadi8
1326   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1327
1328   // extload -> zextload
1329   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1330   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1331   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1332
1333   // extloadi1 -> zextloadi8
1334   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1335 }
1336
1337
1338 // zextload -> i64
1339 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1340                             Instruction INSTW, Instruction INSTX> {
1341   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1342             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1343
1344   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1345             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1346
1347 }
1348
1349 let AddedComplexity = 10 in {
1350   // extload -> zextload
1351   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1352   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1353   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1354
1355   // zextloadi1 -> zextloadi8
1356   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1357 }
1358
1359 //---
1360 // (unsigned immediate)
1361 //---
1362 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1363                    [(set GPR64:$Rt,
1364                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1365 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1366                    [(set GPR32:$Rt,
1367                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1368 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1369                    [(set FPR8:$Rt,
1370                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1371 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1372                    [(set (f16 FPR16:$Rt),
1373                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1374 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1375                    [(set (f32 FPR32:$Rt),
1376                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1377 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1378                    [(set (f64 FPR64:$Rt),
1379                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1380 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1381                  [(set (f128 FPR128:$Rt),
1382                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1383
1384 // For regular load, we do not have any alignment requirement.
1385 // Thus, it is safe to directly map the vector loads with interesting
1386 // addressing modes.
1387 // FIXME: We could do the same for bitconvert to floating point vectors.
1388 def : Pat <(v8i8 (scalar_to_vector (i32
1389                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1390            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1391                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1392 def : Pat <(v16i8 (scalar_to_vector (i32
1393                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1394            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1395                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1396 def : Pat <(v4i16 (scalar_to_vector (i32
1397                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1398            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1399                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1400 def : Pat <(v8i16 (scalar_to_vector (i32
1401                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1402            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1403                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1404 def : Pat <(v2i32 (scalar_to_vector (i32
1405                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1406            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1407                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1408 def : Pat <(v4i32 (scalar_to_vector (i32
1409                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1410            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1411                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1412 def : Pat <(v1i64 (scalar_to_vector (i64
1413                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1414            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1415 def : Pat <(v2i64 (scalar_to_vector (i64
1416                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1417            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1418                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1419
1420 // Match all load 64 bits width whose type is compatible with FPR64
1421 let Predicates = [IsLE] in {
1422   // We must use LD1 to perform vector loads in big-endian.
1423   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1424             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1425   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1426             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1427   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1428             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1429   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1430             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1431   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1432             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1433 }
1434 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1435           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1436 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1437           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1438
1439 // Match all load 128 bits width whose type is compatible with FPR128
1440 let Predicates = [IsLE] in {
1441   // We must use LD1 to perform vector loads in big-endian.
1442   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1443             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1444   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1445             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1446   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1447             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1448   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1449             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1450   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1451             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1452   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1453             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1454   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1455             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1456 }
1457 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1458           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1459
1460 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1461                     [(set GPR32:$Rt,
1462                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1463                                                      uimm12s2:$offset)))]>;
1464 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1465                     [(set GPR32:$Rt,
1466                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1467                                                    uimm12s1:$offset)))]>;
1468 // zextload -> i64
1469 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1470     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1471 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1472     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1473
1474 // zextloadi1 -> zextloadi8
1475 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1476           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1477 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1478     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1479
1480 // extload -> zextload
1481 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1482           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1483 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1484           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1485 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1486           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1487 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1488     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1489 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1490     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1491 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1492     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1493 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1494     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1495
1496 // load sign-extended half-word
1497 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1498                      [(set GPR32:$Rt,
1499                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1500                                                       uimm12s2:$offset)))]>;
1501 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1502                      [(set GPR64:$Rt,
1503                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1504                                                       uimm12s2:$offset)))]>;
1505
1506 // load sign-extended byte
1507 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1508                      [(set GPR32:$Rt,
1509                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1510                                                     uimm12s1:$offset)))]>;
1511 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1512                      [(set GPR64:$Rt,
1513                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1514                                                     uimm12s1:$offset)))]>;
1515
1516 // load sign-extended word
1517 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1518                      [(set GPR64:$Rt,
1519                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1520                                                       uimm12s4:$offset)))]>;
1521
1522 // load zero-extended word
1523 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1524       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1525
1526 // Pre-fetch.
1527 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1528                         [(AArch64Prefetch imm:$Rt,
1529                                         (am_indexed64 GPR64sp:$Rn,
1530                                                       uimm12s8:$offset))]>;
1531
1532 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1533
1534 //---
1535 // (literal)
1536 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1537 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1538 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1539 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1540 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1541
1542 // load sign-extended word
1543 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1544
1545 // prefetch
1546 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1547 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1548
1549 //---
1550 // (unscaled immediate)
1551 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1552                     [(set GPR64:$Rt,
1553                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1554 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1555                     [(set GPR32:$Rt,
1556                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1557 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1558                     [(set FPR8:$Rt,
1559                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1560 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1561                     [(set FPR16:$Rt,
1562                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1563 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1564                     [(set (f32 FPR32:$Rt),
1565                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1566 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1567                     [(set (f64 FPR64:$Rt),
1568                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1569 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1570                     [(set (f128 FPR128:$Rt),
1571                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1572
1573 defm LDURHH
1574     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1575              [(set GPR32:$Rt,
1576                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1577 defm LDURBB
1578     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1579              [(set GPR32:$Rt,
1580                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1581
1582 // Match all load 64 bits width whose type is compatible with FPR64
1583 let Predicates = [IsLE] in {
1584   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1585             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1586   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1587             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1588   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1589             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1590   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1591             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1592   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1593             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1594 }
1595 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1596           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1597 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1598           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1599
1600 // Match all load 128 bits width whose type is compatible with FPR128
1601 let Predicates = [IsLE] in {
1602   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1603             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1604   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1605             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1606   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1607             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1608   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1609             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1610   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1611             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1612   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1613             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1614   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1615             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1616 }
1617
1618 //  anyext -> zext
1619 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1620           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1621 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1622           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1623 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1624           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1625 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1626     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1627 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1628     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1629 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1630     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1631 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1632     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1633 // unscaled zext
1634 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1635           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1636 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1637           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1638 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1639           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1640 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1641     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1642 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1643     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1644 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1645     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1646 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1647     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1648
1649
1650 //---
1651 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1652
1653 // Define new assembler match classes as we want to only match these when
1654 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1655 // associate a DiagnosticType either, as we want the diagnostic for the
1656 // canonical form (the scaled operand) to take precedence.
1657 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1658   let Name = "SImm9OffsetFB" # Width;
1659   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1660   let RenderMethod = "addImmOperands";
1661 }
1662
1663 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1664 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1665 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1666 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1667 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1668
1669 def simm9_offset_fb8 : Operand<i64> {
1670   let ParserMatchClass = SImm9OffsetFB8Operand;
1671 }
1672 def simm9_offset_fb16 : Operand<i64> {
1673   let ParserMatchClass = SImm9OffsetFB16Operand;
1674 }
1675 def simm9_offset_fb32 : Operand<i64> {
1676   let ParserMatchClass = SImm9OffsetFB32Operand;
1677 }
1678 def simm9_offset_fb64 : Operand<i64> {
1679   let ParserMatchClass = SImm9OffsetFB64Operand;
1680 }
1681 def simm9_offset_fb128 : Operand<i64> {
1682   let ParserMatchClass = SImm9OffsetFB128Operand;
1683 }
1684
1685 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1686                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1687 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1688                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1689 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1690                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1691 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1692                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1693 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1694                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1695 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1696                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1697 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1698                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1699
1700 // zextload -> i64
1701 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1702   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1703 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1704   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1705
1706 // load sign-extended half-word
1707 defm LDURSHW
1708     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1709                [(set GPR32:$Rt,
1710                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1711 defm LDURSHX
1712     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1713               [(set GPR64:$Rt,
1714                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1715
1716 // load sign-extended byte
1717 defm LDURSBW
1718     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1719                 [(set GPR32:$Rt,
1720                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1721 defm LDURSBX
1722     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1723                 [(set GPR64:$Rt,
1724                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1725
1726 // load sign-extended word
1727 defm LDURSW
1728     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1729               [(set GPR64:$Rt,
1730                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1731
1732 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1733 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1734                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1735 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1736                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1737 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1738                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1739 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1740                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1741 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1742                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1743 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1744                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1745 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1746                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1747
1748 // Pre-fetch.
1749 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1750                   [(AArch64Prefetch imm:$Rt,
1751                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1752
1753 //---
1754 // (unscaled immediate, unprivileged)
1755 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1756 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1757
1758 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1759 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1760
1761 // load sign-extended half-word
1762 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1763 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1764
1765 // load sign-extended byte
1766 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1767 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1768
1769 // load sign-extended word
1770 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1771
1772 //---
1773 // (immediate pre-indexed)
1774 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1775 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1776 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1777 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1778 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1779 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1780 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1781
1782 // load sign-extended half-word
1783 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1784 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1785
1786 // load sign-extended byte
1787 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1788 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1789
1790 // load zero-extended byte
1791 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1792 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1793
1794 // load sign-extended word
1795 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1796
1797 //---
1798 // (immediate post-indexed)
1799 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1800 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1801 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1802 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1803 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1804 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1805 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1806
1807 // load sign-extended half-word
1808 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1809 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1810
1811 // load sign-extended byte
1812 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1813 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1814
1815 // load zero-extended byte
1816 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1817 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1818
1819 // load sign-extended word
1820 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1821
1822 //===----------------------------------------------------------------------===//
1823 // Store instructions.
1824 //===----------------------------------------------------------------------===//
1825
1826 // Pair (indexed, offset)
1827 // FIXME: Use dedicated range-checked addressing mode operand here.
1828 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1829 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1830 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1831 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1832 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1833
1834 // Pair (pre-indexed)
1835 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1836 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1837 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1838 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1839 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1840
1841 // Pair (pre-indexed)
1842 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1843 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1844 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1845 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1846 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1847
1848 // Pair (no allocate)
1849 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1850 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1851 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1852 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1853 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1854
1855 //---
1856 // (Register offset)
1857
1858 // Integer
1859 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1860 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1861 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1862 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1863
1864
1865 // Floating-point
1866 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1867 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1868 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1869 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1870 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1871
1872 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1873                                  Instruction STRW, Instruction STRX> {
1874
1875   def : Pat<(storeop GPR64:$Rt,
1876                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1877             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1878                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1879
1880   def : Pat<(storeop GPR64:$Rt,
1881                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1882             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1883                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1884 }
1885
1886 let AddedComplexity = 10 in {
1887   // truncstore i64
1888   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1889   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1890   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1891 }
1892
1893 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1894                          Instruction STRW, Instruction STRX> {
1895   def : Pat<(store (VecTy FPR:$Rt),
1896                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1897             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1898
1899   def : Pat<(store (VecTy FPR:$Rt),
1900                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1901             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1902 }
1903
1904 let AddedComplexity = 10 in {
1905 // Match all store 64 bits width whose type is compatible with FPR64
1906 let Predicates = [IsLE] in {
1907   // We must use ST1 to store vectors in big-endian.
1908   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1909   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1910   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1911   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1912   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1913 }
1914
1915 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1916 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1917
1918 // Match all store 128 bits width whose type is compatible with FPR128
1919 let Predicates = [IsLE] in {
1920   // We must use ST1 to store vectors in big-endian.
1921   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1922   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1923   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1924   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1925   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1926   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1927   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1928 }
1929 } // AddedComplexity = 10
1930
1931 // Match stores from lane 0 to the appropriate subreg's store.
1932 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
1933                               ValueType VecTy, ValueType STy,
1934                               SubRegIndex SubRegIdx,
1935                               Instruction STRW, Instruction STRX> {
1936
1937   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1938                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1939             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1940                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1941
1942   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1943                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1944             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1945                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1946 }
1947
1948 let AddedComplexity = 19 in {
1949   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
1950   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
1951   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
1952   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
1953   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
1954   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
1955   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
1956 }
1957
1958 //---
1959 // (unsigned immediate)
1960 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1961                    [(store GPR64:$Rt,
1962                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1963 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1964                     [(store GPR32:$Rt,
1965                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1966 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1967                     [(store FPR8:$Rt,
1968                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1969 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1970                     [(store (f16 FPR16:$Rt),
1971                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1972 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1973                     [(store (f32 FPR32:$Rt),
1974                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1975 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1976                     [(store (f64 FPR64:$Rt),
1977                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1978 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1979
1980 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1981                      [(truncstorei16 GPR32:$Rt,
1982                                      (am_indexed16 GPR64sp:$Rn,
1983                                                    uimm12s2:$offset))]>;
1984 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1985                      [(truncstorei8 GPR32:$Rt,
1986                                     (am_indexed8 GPR64sp:$Rn,
1987                                                  uimm12s1:$offset))]>;
1988
1989 // Match all store 64 bits width whose type is compatible with FPR64
1990 let AddedComplexity = 10 in {
1991 let Predicates = [IsLE] in {
1992   // We must use ST1 to store vectors in big-endian.
1993   def : Pat<(store (v2f32 FPR64:$Rt),
1994                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1995             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1996   def : Pat<(store (v8i8 FPR64:$Rt),
1997                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1998             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1999   def : Pat<(store (v4i16 FPR64:$Rt),
2000                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2001             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2002   def : Pat<(store (v2i32 FPR64:$Rt),
2003                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2004             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2005   def : Pat<(store (v4f16 FPR64:$Rt),
2006                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2007             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2008 }
2009 def : Pat<(store (v1f64 FPR64:$Rt),
2010                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2011           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2012 def : Pat<(store (v1i64 FPR64:$Rt),
2013                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2014           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2015
2016 // Match all store 128 bits width whose type is compatible with FPR128
2017 let Predicates = [IsLE] in {
2018   // We must use ST1 to store vectors in big-endian.
2019   def : Pat<(store (v4f32 FPR128:$Rt),
2020                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2021             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2022   def : Pat<(store (v2f64 FPR128:$Rt),
2023                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2024             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2025   def : Pat<(store (v16i8 FPR128:$Rt),
2026                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2027             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2028   def : Pat<(store (v8i16 FPR128:$Rt),
2029                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2030             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2031   def : Pat<(store (v4i32 FPR128:$Rt),
2032                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2033             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2034   def : Pat<(store (v2i64 FPR128:$Rt),
2035                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2036             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2037   def : Pat<(store (v8f16 FPR128:$Rt),
2038                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2039             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2040 }
2041 def : Pat<(store (f128  FPR128:$Rt),
2042                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2043           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2044
2045 // truncstore i64
2046 def : Pat<(truncstorei32 GPR64:$Rt,
2047                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2048   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2049 def : Pat<(truncstorei16 GPR64:$Rt,
2050                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2051   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2052 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2053   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2054
2055 } // AddedComplexity = 10
2056
2057 //---
2058 // (unscaled immediate)
2059 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2060                          [(store GPR64:$Rt,
2061                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2062 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2063                          [(store GPR32:$Rt,
2064                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2065 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2066                          [(store FPR8:$Rt,
2067                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2068 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2069                          [(store (f16 FPR16:$Rt),
2070                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2071 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2072                          [(store (f32 FPR32:$Rt),
2073                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2074 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2075                          [(store (f64 FPR64:$Rt),
2076                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2077 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2078                          [(store (f128 FPR128:$Rt),
2079                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2080 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2081                          [(truncstorei16 GPR32:$Rt,
2082                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2083 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2084                          [(truncstorei8 GPR32:$Rt,
2085                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2086
2087 // Match all store 64 bits width whose type is compatible with FPR64
2088 let Predicates = [IsLE] in {
2089   // We must use ST1 to store vectors in big-endian.
2090   def : Pat<(store (v2f32 FPR64:$Rt),
2091                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2092             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2093   def : Pat<(store (v8i8 FPR64:$Rt),
2094                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2095             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2096   def : Pat<(store (v4i16 FPR64:$Rt),
2097                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2098             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2099   def : Pat<(store (v2i32 FPR64:$Rt),
2100                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2101             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2102   def : Pat<(store (v4f16 FPR64:$Rt),
2103                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2104             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2105 }
2106 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2107           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2108 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2109           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2110
2111 // Match all store 128 bits width whose type is compatible with FPR128
2112 let Predicates = [IsLE] in {
2113   // We must use ST1 to store vectors in big-endian.
2114   def : Pat<(store (v4f32 FPR128:$Rt),
2115                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2116             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2117   def : Pat<(store (v2f64 FPR128:$Rt),
2118                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2119             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2120   def : Pat<(store (v16i8 FPR128:$Rt),
2121                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2122             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2123   def : Pat<(store (v8i16 FPR128:$Rt),
2124                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2125             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2126   def : Pat<(store (v4i32 FPR128:$Rt),
2127                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2128             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2129   def : Pat<(store (v2i64 FPR128:$Rt),
2130                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2131             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2132   def : Pat<(store (v2f64 FPR128:$Rt),
2133                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2134             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2135   def : Pat<(store (v8f16 FPR128:$Rt),
2136                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2137             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2138 }
2139
2140 // unscaled i64 truncating stores
2141 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2142   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2143 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2144   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2145 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2146   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2147
2148 //---
2149 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2150 def : InstAlias<"str $Rt, [$Rn, $offset]",
2151                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2152 def : InstAlias<"str $Rt, [$Rn, $offset]",
2153                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2154 def : InstAlias<"str $Rt, [$Rn, $offset]",
2155                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2156 def : InstAlias<"str $Rt, [$Rn, $offset]",
2157                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2158 def : InstAlias<"str $Rt, [$Rn, $offset]",
2159                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2160 def : InstAlias<"str $Rt, [$Rn, $offset]",
2161                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2162 def : InstAlias<"str $Rt, [$Rn, $offset]",
2163                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2164
2165 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2166                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2167 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2168                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2169
2170 //---
2171 // (unscaled immediate, unprivileged)
2172 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2173 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2174
2175 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2176 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2177
2178 //---
2179 // (immediate pre-indexed)
2180 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2181 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2182 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2183 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2184 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2185 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2186 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2187
2188 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2189 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2190
2191 // truncstore i64
2192 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2193   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2194            simm9:$off)>;
2195 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2196   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2197             simm9:$off)>;
2198 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2199   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2200             simm9:$off)>;
2201
2202 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2203           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2204 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2205           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2206 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2207           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2208 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2209           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2210 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2211           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2212 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2213           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2214 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2215           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2216
2217 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2218           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2219 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2220           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2221 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2222           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2223 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2224           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2225 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2226           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2227 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2228           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2229 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2230           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2231
2232 //---
2233 // (immediate post-indexed)
2234 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2235 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2236 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2237 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2238 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2239 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2240 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2241
2242 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2243 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2244
2245 // truncstore i64
2246 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2247   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2248             simm9:$off)>;
2249 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2250   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2251              simm9:$off)>;
2252 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2253   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2254              simm9:$off)>;
2255
2256 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2257           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2258 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2259           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2260 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2261           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2262 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2263           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2264 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2265           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2266 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2267           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2268 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2269           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2270
2271 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2272           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2273 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2274           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2275 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2276           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2277 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2278           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2279 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2280           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2281 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2282           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2283 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2284           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2285
2286 //===----------------------------------------------------------------------===//
2287 // Load/store exclusive instructions.
2288 //===----------------------------------------------------------------------===//
2289
2290 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2291 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2292 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2293 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2294
2295 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2296 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2297 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2298 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2299
2300 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2301 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2302 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2303 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2304
2305 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2306 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2307 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2308 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2309
2310 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2311 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2312 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2313 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2314
2315 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2316 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2317 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2318 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2319
2320 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2321 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2322
2323 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2324 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2325
2326 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2327 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2328
2329 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2330 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2331
2332 let Predicates = [HasV8_1a] in {
2333   // v8.1a "Limited Order Region" extension load-acquire instructions
2334   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2335   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2336   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2337   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2338
2339   // v8.1a "Limited Order Region" extension store-release instructions
2340   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2341   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2342   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2343   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2344 }
2345
2346 //===----------------------------------------------------------------------===//
2347 // Scaled floating point to integer conversion instructions.
2348 //===----------------------------------------------------------------------===//
2349
2350 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2351 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2352 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2353 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2354 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2355 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2356 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2357 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2358 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2359 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2360 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2361 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2362 let isCodeGenOnly = 1 in {
2363 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2364 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2365 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2366 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2367 }
2368
2369 //===----------------------------------------------------------------------===//
2370 // Scaled integer to floating point conversion instructions.
2371 //===----------------------------------------------------------------------===//
2372
2373 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2374 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2375
2376 //===----------------------------------------------------------------------===//
2377 // Unscaled integer to floating point conversion instruction.
2378 //===----------------------------------------------------------------------===//
2379
2380 defm FMOV : UnscaledConversion<"fmov">;
2381
2382 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2383 let isReMaterializable = 1, isCodeGenOnly = 1 in {
2384 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2385     PseudoInstExpansion<(FMOVWSr FPR32:$Rd, WZR)>,
2386     Requires<[NoZCZ]>;
2387 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2388     PseudoInstExpansion<(FMOVXDr FPR64:$Rd, XZR)>,
2389     Requires<[NoZCZ]>;
2390 }
2391
2392 //===----------------------------------------------------------------------===//
2393 // Floating point conversion instruction.
2394 //===----------------------------------------------------------------------===//
2395
2396 defm FCVT : FPConversion<"fcvt">;
2397
2398 //===----------------------------------------------------------------------===//
2399 // Floating point single operand instructions.
2400 //===----------------------------------------------------------------------===//
2401
2402 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2403 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2404 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2405 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2406 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2407 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2408 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2409 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2410
2411 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2412           (FRINTNDr FPR64:$Rn)>;
2413
2414 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2415 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2416 // <rdar://problem/13715968>
2417 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2418 let hasSideEffects = 1 in {
2419 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2420 }
2421
2422 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2423
2424 let SchedRW = [WriteFDiv] in {
2425 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2426 }
2427
2428 //===----------------------------------------------------------------------===//
2429 // Floating point two operand instructions.
2430 //===----------------------------------------------------------------------===//
2431
2432 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2433 let SchedRW = [WriteFDiv] in {
2434 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2435 }
2436 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2437 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2438 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2439 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2440 let SchedRW = [WriteFMul] in {
2441 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2442 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2443 }
2444 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2445
2446 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2447           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2448 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2449           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2450 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2451           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2452 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2453           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2454
2455 //===----------------------------------------------------------------------===//
2456 // Floating point three operand instructions.
2457 //===----------------------------------------------------------------------===//
2458
2459 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2460 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2461      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2462 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2463      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2464 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2465      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2466
2467 // The following def pats catch the case where the LHS of an FMA is negated.
2468 // The TriOpFrag above catches the case where the middle operand is negated.
2469
2470 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2471 // the NEON variant.
2472 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2473           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2474
2475 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2476           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2477
2478 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2479 // "(-a) + b*(-c)".
2480 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2481           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2482
2483 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2484           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2485
2486 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2487           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2488
2489 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2490           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2491
2492 //===----------------------------------------------------------------------===//
2493 // Floating point comparison instructions.
2494 //===----------------------------------------------------------------------===//
2495
2496 defm FCMPE : FPComparison<1, "fcmpe">;
2497 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2498
2499 //===----------------------------------------------------------------------===//
2500 // Floating point conditional comparison instructions.
2501 //===----------------------------------------------------------------------===//
2502
2503 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2504 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
2505
2506 //===----------------------------------------------------------------------===//
2507 // Floating point conditional select instruction.
2508 //===----------------------------------------------------------------------===//
2509
2510 defm FCSEL : FPCondSelect<"fcsel">;
2511
2512 // CSEL instructions providing f128 types need to be handled by a
2513 // pseudo-instruction since the eventual code will need to introduce basic
2514 // blocks and control flow.
2515 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2516                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2517                       [(set (f128 FPR128:$Rd),
2518                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2519                                        (i32 imm:$cond), NZCV))]> {
2520   let Uses = [NZCV];
2521   let usesCustomInserter = 1;
2522 }
2523
2524
2525 //===----------------------------------------------------------------------===//
2526 // Floating point immediate move.
2527 //===----------------------------------------------------------------------===//
2528
2529 let isReMaterializable = 1 in {
2530 defm FMOV : FPMoveImmediate<"fmov">;
2531 }
2532
2533 //===----------------------------------------------------------------------===//
2534 // Advanced SIMD two vector instructions.
2535 //===----------------------------------------------------------------------===//
2536
2537 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2538 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2539                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2540           (ABSv8i8 V64:$src)>;
2541 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2542                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2543           (ABSv4i16 V64:$src)>;
2544 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2545                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2546           (ABSv2i32 V64:$src)>;
2547 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2548                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2549           (ABSv16i8 V128:$src)>;
2550 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2551                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2552           (ABSv8i16 V128:$src)>;
2553 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2554                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2555           (ABSv4i32 V128:$src)>;
2556 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2557                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2558           (ABSv2i64 V128:$src)>;
2559
2560 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2561 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2562 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2563 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2564 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2565 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2566 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2567 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2568 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2569
2570 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2571 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2572 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2573 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2574 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2575 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2576 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2577 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2578 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2579           (FCVTLv4i16 V64:$Rn)>;
2580 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2581                                                               (i64 4)))),
2582           (FCVTLv8i16 V128:$Rn)>;
2583 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2584 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2585                                                     (i64 2))))),
2586           (FCVTLv4i32 V128:$Rn)>;
2587
2588 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2589 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2590                                                     (i64 4))))),
2591           (FCVTLv8i16 V128:$Rn)>;
2592
2593 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2594 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2595 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2596 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2597 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2598 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2599           (FCVTNv4i16 V128:$Rn)>;
2600 def : Pat<(concat_vectors V64:$Rd,
2601                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2602           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2603 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2604 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2605 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2606           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2607 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2608 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2609 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2610                                         int_aarch64_neon_fcvtxn>;
2611 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2612 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2613 let isCodeGenOnly = 1 in {
2614 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2615                                        int_aarch64_neon_fcvtzs>;
2616 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2617                                        int_aarch64_neon_fcvtzu>;
2618 }
2619 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2620 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2621 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2622 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2623 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2624 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2625 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2626 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2627 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2628 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2629 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2630 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2631                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2632 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2633 // Aliases for MVN -> NOT.
2634 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2635                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2636 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2637                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2638
2639 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2640 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2641 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2642 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2643 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2644 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2645 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2646
2647 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2648 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2649 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2650 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2651 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2652 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2653 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2654 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2655
2656 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2657 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2658 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2659 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2660 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2661
2662 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2663 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2664 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2665 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2666 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2667        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2668 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2669 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2670 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2671 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2672 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2673 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2674 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2675 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2676 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2677        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2678 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2679                     int_aarch64_neon_uaddlp>;
2680 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2681 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2682 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2683 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2684 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2685 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2686
2687 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2688 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2689 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2690 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2691 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2692 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2693
2694 // Patterns for vector long shift (by element width). These need to match all
2695 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2696 // definition.
2697 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2698   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2699             (SHLLv8i8 V64:$Rn)>;
2700   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2701             (SHLLv16i8 V128:$Rn)>;
2702   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2703             (SHLLv4i16 V64:$Rn)>;
2704   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2705             (SHLLv8i16 V128:$Rn)>;
2706   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2707             (SHLLv2i32 V64:$Rn)>;
2708   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2709             (SHLLv4i32 V128:$Rn)>;
2710 }
2711
2712 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2713 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2714 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2715
2716 //===----------------------------------------------------------------------===//
2717 // Advanced SIMD three vector instructions.
2718 //===----------------------------------------------------------------------===//
2719
2720 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2721 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2722 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2723 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2724 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2725 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2726 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2727 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2728 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2729 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2730 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2731 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2732 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2733 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2734 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2735 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2736 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2737 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2738 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2739 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2740 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2741 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2742 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2743 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2744 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2745
2746 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2747 // instruction expects the addend first, while the fma intrinsic puts it last.
2748 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2749             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2750 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2751             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2752
2753 // The following def pats catch the case where the LHS of an FMA is negated.
2754 // The TriOpFrag above catches the case where the middle operand is negated.
2755 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2756           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2757
2758 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2759           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2760
2761 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2762           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2763
2764 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2765 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2766 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2767 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2768 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2769 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2770                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2771 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2772                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2773 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2774 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2775 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2776       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2777 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2778 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2779 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2780 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2781 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2782 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2783 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2784 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2785 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2786 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2787 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2788 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2789 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2790 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2791 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2792 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2793 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2794 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2795       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2796 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2797 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2798 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2799 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2800 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2801 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2802 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2803 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2804 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2805 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2806 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2807 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2808 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2809 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2810 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
2811                                                   int_aarch64_neon_sqadd>;
2812 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
2813                                                     int_aarch64_neon_sqsub>;
2814
2815 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2816 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2817                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2818 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2819 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2820 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2821     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2822 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2823 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2824                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2825 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2826
2827 def : Pat<(v8i8 (smin V64:$Rn, V64:$Rm)),
2828           (SMINv8i8 V64:$Rn, V64:$Rm)>;
2829 def : Pat<(v4i16 (smin V64:$Rn, V64:$Rm)),
2830           (SMINv4i16 V64:$Rn, V64:$Rm)>;
2831 def : Pat<(v2i32 (smin V64:$Rn, V64:$Rm)),
2832           (SMINv2i32 V64:$Rn, V64:$Rm)>;
2833 def : Pat<(v16i8 (smin V128:$Rn, V128:$Rm)),
2834           (SMINv16i8 V128:$Rn, V128:$Rm)>;
2835 def : Pat<(v8i16 (smin V128:$Rn, V128:$Rm)),
2836           (SMINv8i16 V128:$Rn, V128:$Rm)>;
2837 def : Pat<(v4i32 (smin V128:$Rn, V128:$Rm)),
2838           (SMINv4i32 V128:$Rn, V128:$Rm)>;
2839 def : Pat<(v8i8 (smax V64:$Rn, V64:$Rm)),
2840           (SMAXv8i8 V64:$Rn, V64:$Rm)>;
2841 def : Pat<(v4i16 (smax V64:$Rn, V64:$Rm)),
2842           (SMAXv4i16 V64:$Rn, V64:$Rm)>;
2843 def : Pat<(v2i32 (smax V64:$Rn, V64:$Rm)),
2844           (SMAXv2i32 V64:$Rn, V64:$Rm)>;
2845 def : Pat<(v16i8 (smax V128:$Rn, V128:$Rm)),
2846           (SMAXv16i8 V128:$Rn, V128:$Rm)>;
2847 def : Pat<(v8i16 (smax V128:$Rn, V128:$Rm)),
2848           (SMAXv8i16 V128:$Rn, V128:$Rm)>;
2849 def : Pat<(v4i32 (smax V128:$Rn, V128:$Rm)),
2850           (SMAXv4i32 V128:$Rn, V128:$Rm)>;
2851 def : Pat<(v8i8 (umin V64:$Rn, V64:$Rm)),
2852           (UMINv8i8 V64:$Rn, V64:$Rm)>;
2853 def : Pat<(v4i16 (umin V64:$Rn, V64:$Rm)),
2854           (UMINv4i16 V64:$Rn, V64:$Rm)>;
2855 def : Pat<(v2i32 (umin V64:$Rn, V64:$Rm)),
2856           (UMINv2i32 V64:$Rn, V64:$Rm)>;
2857 def : Pat<(v16i8 (umin V128:$Rn, V128:$Rm)),
2858           (UMINv16i8 V128:$Rn, V128:$Rm)>;
2859 def : Pat<(v8i16 (umin V128:$Rn, V128:$Rm)),
2860           (UMINv8i16 V128:$Rn, V128:$Rm)>;
2861 def : Pat<(v4i32 (umin V128:$Rn, V128:$Rm)),
2862           (UMINv4i32 V128:$Rn, V128:$Rm)>;
2863 def : Pat<(v8i8 (umax V64:$Rn, V64:$Rm)),
2864           (UMAXv8i8 V64:$Rn, V64:$Rm)>;
2865 def : Pat<(v4i16 (umax V64:$Rn, V64:$Rm)),
2866           (UMAXv4i16 V64:$Rn, V64:$Rm)>;
2867 def : Pat<(v2i32 (umax V64:$Rn, V64:$Rm)),
2868           (UMAXv2i32 V64:$Rn, V64:$Rm)>;
2869 def : Pat<(v16i8 (umax V128:$Rn, V128:$Rm)),
2870           (UMAXv16i8 V128:$Rn, V128:$Rm)>;
2871 def : Pat<(v8i16 (umax V128:$Rn, V128:$Rm)),
2872           (UMAXv8i16 V128:$Rn, V128:$Rm)>;
2873 def : Pat<(v4i32 (umax V128:$Rn, V128:$Rm)),
2874           (UMAXv4i32 V128:$Rn, V128:$Rm)>;
2875
2876 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2877           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2878 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2879           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2880 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2881           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2882 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2883           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2884
2885 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2886           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2887 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2888           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2889 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2890           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2891 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2892           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2893
2894 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2895                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2896 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2897                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2898 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2899                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2900 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2901                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2902
2903 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2904                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2905 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2906                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2907 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2908                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2909 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2910                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2911
2912 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2913                 "|cmls.8b\t$dst, $src1, $src2}",
2914                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2915 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2916                 "|cmls.16b\t$dst, $src1, $src2}",
2917                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2918 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2919                 "|cmls.4h\t$dst, $src1, $src2}",
2920                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2921 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2922                 "|cmls.8h\t$dst, $src1, $src2}",
2923                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2924 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2925                 "|cmls.2s\t$dst, $src1, $src2}",
2926                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2927 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2928                 "|cmls.4s\t$dst, $src1, $src2}",
2929                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2930 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2931                 "|cmls.2d\t$dst, $src1, $src2}",
2932                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2933
2934 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2935                 "|cmlo.8b\t$dst, $src1, $src2}",
2936                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2937 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2938                 "|cmlo.16b\t$dst, $src1, $src2}",
2939                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2940 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2941                 "|cmlo.4h\t$dst, $src1, $src2}",
2942                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2943 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2944                 "|cmlo.8h\t$dst, $src1, $src2}",
2945                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2946 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2947                 "|cmlo.2s\t$dst, $src1, $src2}",
2948                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2949 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2950                 "|cmlo.4s\t$dst, $src1, $src2}",
2951                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2952 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2953                 "|cmlo.2d\t$dst, $src1, $src2}",
2954                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2955
2956 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2957                 "|cmle.8b\t$dst, $src1, $src2}",
2958                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2959 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2960                 "|cmle.16b\t$dst, $src1, $src2}",
2961                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2962 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2963                 "|cmle.4h\t$dst, $src1, $src2}",
2964                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2965 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2966                 "|cmle.8h\t$dst, $src1, $src2}",
2967                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2968 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2969                 "|cmle.2s\t$dst, $src1, $src2}",
2970                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2971 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2972                 "|cmle.4s\t$dst, $src1, $src2}",
2973                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2974 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2975                 "|cmle.2d\t$dst, $src1, $src2}",
2976                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2977
2978 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2979                 "|cmlt.8b\t$dst, $src1, $src2}",
2980                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2981 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2982                 "|cmlt.16b\t$dst, $src1, $src2}",
2983                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2984 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2985                 "|cmlt.4h\t$dst, $src1, $src2}",
2986                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2987 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2988                 "|cmlt.8h\t$dst, $src1, $src2}",
2989                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2990 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2991                 "|cmlt.2s\t$dst, $src1, $src2}",
2992                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2993 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2994                 "|cmlt.4s\t$dst, $src1, $src2}",
2995                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2996 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2997                 "|cmlt.2d\t$dst, $src1, $src2}",
2998                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2999
3000 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
3001                 "|fcmle.2s\t$dst, $src1, $src2}",
3002                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3003 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
3004                 "|fcmle.4s\t$dst, $src1, $src2}",
3005                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3006 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
3007                 "|fcmle.2d\t$dst, $src1, $src2}",
3008                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3009
3010 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
3011                 "|fcmlt.2s\t$dst, $src1, $src2}",
3012                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3013 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
3014                 "|fcmlt.4s\t$dst, $src1, $src2}",
3015                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3016 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
3017                 "|fcmlt.2d\t$dst, $src1, $src2}",
3018                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3019
3020 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
3021                 "|facle.2s\t$dst, $src1, $src2}",
3022                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3023 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
3024                 "|facle.4s\t$dst, $src1, $src2}",
3025                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3026 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
3027                 "|facle.2d\t$dst, $src1, $src2}",
3028                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3029
3030 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
3031                 "|faclt.2s\t$dst, $src1, $src2}",
3032                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3033 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
3034                 "|faclt.4s\t$dst, $src1, $src2}",
3035                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3036 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
3037                 "|faclt.2d\t$dst, $src1, $src2}",
3038                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3039
3040 //===----------------------------------------------------------------------===//
3041 // Advanced SIMD three scalar instructions.
3042 //===----------------------------------------------------------------------===//
3043
3044 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
3045 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
3046 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
3047 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
3048 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
3049 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
3050 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
3051 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
3052 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3053           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3054 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
3055                                      int_aarch64_neon_facge>;
3056 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
3057                                      int_aarch64_neon_facgt>;
3058 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
3059 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
3060 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
3061 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
3062 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
3063 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
3064 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3065 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3066 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3067 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3068 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3069 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3070 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3071 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3072 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3073 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3074 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3075 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3076 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3077 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3078 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3079 let Predicates = [HasV8_1a] in {
3080   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3081   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3082   def : Pat<(i32 (int_aarch64_neon_sqadd
3083                    (i32 FPR32:$Rd),
3084                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3085                                                    (i32 FPR32:$Rm))))),
3086             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3087   def : Pat<(i32 (int_aarch64_neon_sqsub
3088                    (i32 FPR32:$Rd),
3089                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3090                                                    (i32 FPR32:$Rm))))),
3091             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3092 }
3093
3094 def : InstAlias<"cmls $dst, $src1, $src2",
3095                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3096 def : InstAlias<"cmle $dst, $src1, $src2",
3097                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3098 def : InstAlias<"cmlo $dst, $src1, $src2",
3099                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3100 def : InstAlias<"cmlt $dst, $src1, $src2",
3101                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3102 def : InstAlias<"fcmle $dst, $src1, $src2",
3103                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3104 def : InstAlias<"fcmle $dst, $src1, $src2",
3105                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3106 def : InstAlias<"fcmlt $dst, $src1, $src2",
3107                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3108 def : InstAlias<"fcmlt $dst, $src1, $src2",
3109                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3110 def : InstAlias<"facle $dst, $src1, $src2",
3111                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3112 def : InstAlias<"facle $dst, $src1, $src2",
3113                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3114 def : InstAlias<"faclt $dst, $src1, $src2",
3115                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3116 def : InstAlias<"faclt $dst, $src1, $src2",
3117                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3118
3119 //===----------------------------------------------------------------------===//
3120 // Advanced SIMD three scalar instructions (mixed operands).
3121 //===----------------------------------------------------------------------===//
3122 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3123                                        int_aarch64_neon_sqdmulls_scalar>;
3124 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3125 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3126
3127 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3128                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3129                                                         (i32 FPR32:$Rm))))),
3130           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3131 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3132                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3133                                                         (i32 FPR32:$Rm))))),
3134           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3135
3136 //===----------------------------------------------------------------------===//
3137 // Advanced SIMD two scalar instructions.
3138 //===----------------------------------------------------------------------===//
3139
3140 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3141 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3142 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3143 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3144 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3145 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3146 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3147 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3148 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3149 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3150 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3151 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
3152 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
3153 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
3154 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
3155 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
3156 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
3157 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
3158 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
3159 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3160 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
3161 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
3162 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
3163 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
3164 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
3165 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3166                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3167 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3168 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3169 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3170 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3171 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3172 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3173                                      int_aarch64_neon_suqadd>;
3174 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3175 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3176 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3177                                     int_aarch64_neon_usqadd>;
3178
3179 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3180
3181 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3182           (FCVTASv1i64 FPR64:$Rn)>;
3183 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3184           (FCVTAUv1i64 FPR64:$Rn)>;
3185 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3186           (FCVTMSv1i64 FPR64:$Rn)>;
3187 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3188           (FCVTMUv1i64 FPR64:$Rn)>;
3189 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3190           (FCVTNSv1i64 FPR64:$Rn)>;
3191 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3192           (FCVTNUv1i64 FPR64:$Rn)>;
3193 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3194           (FCVTPSv1i64 FPR64:$Rn)>;
3195 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3196           (FCVTPUv1i64 FPR64:$Rn)>;
3197
3198 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3199           (FRECPEv1i32 FPR32:$Rn)>;
3200 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3201           (FRECPEv1i64 FPR64:$Rn)>;
3202 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3203           (FRECPEv1i64 FPR64:$Rn)>;
3204
3205 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3206           (FRECPXv1i32 FPR32:$Rn)>;
3207 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3208           (FRECPXv1i64 FPR64:$Rn)>;
3209
3210 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3211           (FRSQRTEv1i32 FPR32:$Rn)>;
3212 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3213           (FRSQRTEv1i64 FPR64:$Rn)>;
3214 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3215           (FRSQRTEv1i64 FPR64:$Rn)>;
3216
3217 // If an integer is about to be converted to a floating point value,
3218 // just load it on the floating point unit.
3219 // Here are the patterns for 8 and 16-bits to float.
3220 // 8-bits -> float.
3221 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3222                              SDPatternOperator loadop, Instruction UCVTF,
3223                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3224                              SubRegIndex sub> {
3225   def : Pat<(DstTy (uint_to_fp (SrcTy
3226                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3227                                       ro.Wext:$extend))))),
3228            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3229                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3230                                  sub))>;
3231
3232   def : Pat<(DstTy (uint_to_fp (SrcTy
3233                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3234                                       ro.Wext:$extend))))),
3235            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3236                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3237                                  sub))>;
3238 }
3239
3240 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3241                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3242 def : Pat <(f32 (uint_to_fp (i32
3243                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3244            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3245                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3246 def : Pat <(f32 (uint_to_fp (i32
3247                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3248            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3249                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3250 // 16-bits -> float.
3251 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3252                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3253 def : Pat <(f32 (uint_to_fp (i32
3254                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3255            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3256                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3257 def : Pat <(f32 (uint_to_fp (i32
3258                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3259            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3260                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3261 // 32-bits are handled in target specific dag combine:
3262 // performIntToFpCombine.
3263 // 64-bits integer to 32-bits floating point, not possible with
3264 // UCVTF on floating point registers (both source and destination
3265 // must have the same size).
3266
3267 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3268 // 8-bits -> double.
3269 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3270                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3271 def : Pat <(f64 (uint_to_fp (i32
3272                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3273            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3274                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3275 def : Pat <(f64 (uint_to_fp (i32
3276                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3277            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3278                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3279 // 16-bits -> double.
3280 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3281                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3282 def : Pat <(f64 (uint_to_fp (i32
3283                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3284            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3285                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3286 def : Pat <(f64 (uint_to_fp (i32
3287                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3288            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3289                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3290 // 32-bits -> double.
3291 defm : UIntToFPROLoadPat<f64, i32, load,
3292                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3293 def : Pat <(f64 (uint_to_fp (i32
3294                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3295            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3296                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3297 def : Pat <(f64 (uint_to_fp (i32
3298                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3299            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3300                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3301 // 64-bits -> double are handled in target specific dag combine:
3302 // performIntToFpCombine.
3303
3304 //===----------------------------------------------------------------------===//
3305 // Advanced SIMD three different-sized vector instructions.
3306 //===----------------------------------------------------------------------===//
3307
3308 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3309 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3310 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3311 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3312 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3313 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3314                                              int_aarch64_neon_sabd>;
3315 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3316                                           int_aarch64_neon_sabd>;
3317 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3318             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3319 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3320                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3321 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3322     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3323 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3324     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3325 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3326 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3327                                                int_aarch64_neon_sqadd>;
3328 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3329                                                int_aarch64_neon_sqsub>;
3330 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3331                                      int_aarch64_neon_sqdmull>;
3332 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3333                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3334 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3335                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3336 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3337                                               int_aarch64_neon_uabd>;
3338 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3339                                           int_aarch64_neon_uabd>;
3340 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3341                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3342 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3343                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3344 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3345     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3346 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3347     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3348 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3349 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3350                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3351 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3352                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3353
3354 // Additional patterns for SMULL and UMULL
3355 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3356   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3357   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3358             (INST8B V64:$Rn, V64:$Rm)>;
3359   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3360             (INST4H V64:$Rn, V64:$Rm)>;
3361   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3362             (INST2S V64:$Rn, V64:$Rm)>;
3363 }
3364
3365 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3366   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3367 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3368   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3369
3370 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3371 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3372   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3373   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3374             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3375   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3376             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3377   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3378             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3379 }
3380
3381 defm : Neon_mulacc_widen_patterns<
3382   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3383   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3384 defm : Neon_mulacc_widen_patterns<
3385   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3386   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3387 defm : Neon_mulacc_widen_patterns<
3388   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3389   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3390 defm : Neon_mulacc_widen_patterns<
3391   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3392   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3393
3394 // Patterns for 64-bit pmull
3395 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3396           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3397 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3398                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3399           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3400
3401 // CodeGen patterns for addhn and subhn instructions, which can actually be
3402 // written in LLVM IR without too much difficulty.
3403
3404 // ADDHN
3405 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3406           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3407 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3408                                            (i32 16))))),
3409           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3410 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3411                                            (i32 32))))),
3412           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3413 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3414                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3415                                                     (i32 8))))),
3416           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3417                             V128:$Rn, V128:$Rm)>;
3418 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3419                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3420                                                     (i32 16))))),
3421           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3422                             V128:$Rn, V128:$Rm)>;
3423 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3424                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3425                                                     (i32 32))))),
3426           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3427                             V128:$Rn, V128:$Rm)>;
3428
3429 // SUBHN
3430 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3431           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3432 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3433                                            (i32 16))))),
3434           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3435 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3436                                            (i32 32))))),
3437           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3438 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3439                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3440                                                     (i32 8))))),
3441           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3442                             V128:$Rn, V128:$Rm)>;
3443 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3444                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3445                                                     (i32 16))))),
3446           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3447                             V128:$Rn, V128:$Rm)>;
3448 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3449                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3450                                                     (i32 32))))),
3451           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3452                             V128:$Rn, V128:$Rm)>;
3453
3454 //----------------------------------------------------------------------------
3455 // AdvSIMD bitwise extract from vector instruction.
3456 //----------------------------------------------------------------------------
3457
3458 defm EXT : SIMDBitwiseExtract<"ext">;
3459
3460 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3461           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3462 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3463           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3464 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3465           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3466 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3467           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3468 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3469           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3470 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3471           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3472 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3473           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3474 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3475           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3476 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3477           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3478 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3479           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3480
3481 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3482 // 128-bit vector.
3483 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3484           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3485 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3486           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3487 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3488           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3489 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3490           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3491 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3492           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3493 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3494           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3495 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3496           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3497
3498
3499 //----------------------------------------------------------------------------
3500 // AdvSIMD zip vector
3501 //----------------------------------------------------------------------------
3502
3503 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3504 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3505 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3506 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3507 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3508 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3509
3510 //----------------------------------------------------------------------------
3511 // AdvSIMD TBL/TBX instructions
3512 //----------------------------------------------------------------------------
3513
3514 defm TBL : SIMDTableLookup<    0, "tbl">;
3515 defm TBX : SIMDTableLookupTied<1, "tbx">;
3516
3517 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3518           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3519 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3520           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3521
3522 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3523                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3524           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3525 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3526                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3527           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3528
3529
3530 //----------------------------------------------------------------------------
3531 // AdvSIMD scalar CPY instruction
3532 //----------------------------------------------------------------------------
3533
3534 defm CPY : SIMDScalarCPY<"cpy">;
3535
3536 //----------------------------------------------------------------------------
3537 // AdvSIMD scalar pairwise instructions
3538 //----------------------------------------------------------------------------
3539
3540 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3541 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3542 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3543 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3544 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3545 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3546 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3547           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3548 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3549           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3550 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3551           (FADDPv2i32p V64:$Rn)>;
3552 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3553           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3554 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3555           (FADDPv2i64p V128:$Rn)>;
3556 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3557           (FMAXNMPv2i32p V64:$Rn)>;
3558 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3559           (FMAXNMPv2i64p V128:$Rn)>;
3560 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3561           (FMAXPv2i32p V64:$Rn)>;
3562 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3563           (FMAXPv2i64p V128:$Rn)>;
3564 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3565           (FMINNMPv2i32p V64:$Rn)>;
3566 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3567           (FMINNMPv2i64p V128:$Rn)>;
3568 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3569           (FMINPv2i32p V64:$Rn)>;
3570 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3571           (FMINPv2i64p V128:$Rn)>;
3572
3573 //----------------------------------------------------------------------------
3574 // AdvSIMD INS/DUP instructions
3575 //----------------------------------------------------------------------------
3576
3577 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3578 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3579 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3580 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3581 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3582 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3583 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3584
3585 def DUPv2i64lane : SIMDDup64FromElement;
3586 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3587 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3588 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3589 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3590 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3591 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3592
3593 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3594           (v2f32 (DUPv2i32lane
3595             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3596             (i64 0)))>;
3597 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3598           (v4f32 (DUPv4i32lane
3599             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3600             (i64 0)))>;
3601 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3602           (v2f64 (DUPv2i64lane
3603             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3604             (i64 0)))>;
3605 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3606           (v4f16 (DUPv4i16lane
3607             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3608             (i64 0)))>;
3609 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3610           (v8f16 (DUPv8i16lane
3611             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3612             (i64 0)))>;
3613
3614 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3615           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3616 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3617           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3618
3619 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3620           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3621 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3622          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3623 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3624           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3625
3626 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3627 // instruction even if the types don't match: we just have to remap the lane
3628 // carefully. N.b. this trick only applies to truncations.
3629 def VecIndex_x2 : SDNodeXForm<imm, [{
3630   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3631 }]>;
3632 def VecIndex_x4 : SDNodeXForm<imm, [{
3633   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3634 }]>;
3635 def VecIndex_x8 : SDNodeXForm<imm, [{
3636   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3637 }]>;
3638
3639 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3640                             ValueType Src128VT, ValueType ScalVT,
3641                             Instruction DUP, SDNodeXForm IdxXFORM> {
3642   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3643                                                      imm:$idx)))),
3644             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3645
3646   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3647                                                      imm:$idx)))),
3648             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3649 }
3650
3651 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3652 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3653 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3654
3655 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3656 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3657 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3658
3659 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3660                                SDNodeXForm IdxXFORM> {
3661   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3662                                                          imm:$idx))))),
3663             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3664
3665   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3666                                                          imm:$idx))))),
3667             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3668 }
3669
3670 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3671 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3672 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3673
3674 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3675 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3676 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3677
3678 // SMOV and UMOV definitions, with some extra patterns for convenience
3679 defm SMOV : SMov;
3680 defm UMOV : UMov;
3681
3682 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3683           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3684 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3685           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3686 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3687           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3688 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3689           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3690 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3691           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3692 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3693           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3694
3695 // Extracting i8 or i16 elements will have the zero-extend transformed to
3696 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3697 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3698 // bits of the destination register.
3699 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3700                (i32 0xff)),
3701           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3702 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3703                (i32 0xffff)),
3704           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3705
3706 defm INS : SIMDIns;
3707
3708 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3709           (SUBREG_TO_REG (i32 0),
3710                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3711 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3712           (SUBREG_TO_REG (i32 0),
3713                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3714
3715 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3716           (SUBREG_TO_REG (i32 0),
3717                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3718 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3719           (SUBREG_TO_REG (i32 0),
3720                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3721
3722 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3723             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3724                                   (i32 FPR32:$Rn), ssub))>;
3725 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3726             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3727                                   (i32 FPR32:$Rn), ssub))>;
3728 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3729             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3730                                   (i64 FPR64:$Rn), dsub))>;
3731
3732 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3733           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3734 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3735           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3736 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3737           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3738
3739 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3740             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3741           (EXTRACT_SUBREG
3742             (INSvi16lane
3743               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3744               VectorIndexS:$imm,
3745               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3746               (i64 0)),
3747             dsub)>;
3748
3749 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3750             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3751           (INSvi16lane
3752             V128:$Rn, VectorIndexH:$imm,
3753             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3754             (i64 0))>;
3755
3756 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3757             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3758           (EXTRACT_SUBREG
3759             (INSvi32lane
3760               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3761               VectorIndexS:$imm,
3762               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3763               (i64 0)),
3764             dsub)>;
3765 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3766             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3767           (INSvi32lane
3768             V128:$Rn, VectorIndexS:$imm,
3769             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3770             (i64 0))>;
3771 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3772             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3773           (INSvi64lane
3774             V128:$Rn, VectorIndexD:$imm,
3775             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3776             (i64 0))>;
3777
3778 // Copy an element at a constant index in one vector into a constant indexed
3779 // element of another.
3780 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3781 // index type and INS extension
3782 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3783                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3784                    VectorIndexB:$idx2)),
3785           (v16i8 (INSvi8lane
3786                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3787           )>;
3788 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3789                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3790                    VectorIndexH:$idx2)),
3791           (v8i16 (INSvi16lane
3792                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3793           )>;
3794 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3795                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3796                    VectorIndexS:$idx2)),
3797           (v4i32 (INSvi32lane
3798                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3799           )>;
3800 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3801                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3802                    VectorIndexD:$idx2)),
3803           (v2i64 (INSvi64lane
3804                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3805           )>;
3806
3807 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3808                                 ValueType VTScal, Instruction INS> {
3809   def : Pat<(VT128 (vector_insert V128:$src,
3810                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3811                         imm:$Immd)),
3812             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3813
3814   def : Pat<(VT128 (vector_insert V128:$src,
3815                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3816                         imm:$Immd)),
3817             (INS V128:$src, imm:$Immd,
3818                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3819
3820   def : Pat<(VT64 (vector_insert V64:$src,
3821                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3822                         imm:$Immd)),
3823             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3824                                  imm:$Immd, V128:$Rn, imm:$Immn),
3825                             dsub)>;
3826
3827   def : Pat<(VT64 (vector_insert V64:$src,
3828                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3829                         imm:$Immd)),
3830             (EXTRACT_SUBREG
3831                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3832                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3833                 dsub)>;
3834 }
3835
3836 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3837 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3838 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3839
3840
3841 // Floating point vector extractions are codegen'd as either a sequence of
3842 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3843 // the lane number is anything other than zero.
3844 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3845           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3846 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3847           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3848 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3849           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3850
3851 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3852           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3853 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3854           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3855 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3856           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3857
3858 // All concat_vectors operations are canonicalised to act on i64 vectors for
3859 // AArch64. In the general case we need an instruction, which had just as well be
3860 // INS.
3861 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3862   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3863         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3864                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3865
3866 def : ConcatPat<v2i64, v1i64>;
3867 def : ConcatPat<v2f64, v1f64>;
3868 def : ConcatPat<v4i32, v2i32>;
3869 def : ConcatPat<v4f32, v2f32>;
3870 def : ConcatPat<v8i16, v4i16>;
3871 def : ConcatPat<v8f16, v4f16>;
3872 def : ConcatPat<v16i8, v8i8>;
3873
3874 // If the high lanes are undef, though, we can just ignore them:
3875 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3876   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3877         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3878
3879 def : ConcatUndefPat<v2i64, v1i64>;
3880 def : ConcatUndefPat<v2f64, v1f64>;
3881 def : ConcatUndefPat<v4i32, v2i32>;
3882 def : ConcatUndefPat<v4f32, v2f32>;
3883 def : ConcatUndefPat<v8i16, v4i16>;
3884 def : ConcatUndefPat<v16i8, v8i8>;
3885
3886 //----------------------------------------------------------------------------
3887 // AdvSIMD across lanes instructions
3888 //----------------------------------------------------------------------------
3889
3890 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3891 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3892 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3893 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3894 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3895 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3896 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3897 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3898 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3899 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3900 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3901
3902 // Patterns for across-vector intrinsics, that have a node equivalent, that
3903 // returns a vector (with only the low lane defined) instead of a scalar.
3904 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
3905 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
3906                                     SDPatternOperator opNode> {
3907 // If a lane instruction caught the vector_extract around opNode, we can
3908 // directly match the latter to the instruction.
3909 def : Pat<(v8i8 (opNode V64:$Rn)),
3910           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3911            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
3912 def : Pat<(v16i8 (opNode V128:$Rn)),
3913           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3914            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
3915 def : Pat<(v4i16 (opNode V64:$Rn)),
3916           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3917            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
3918 def : Pat<(v8i16 (opNode V128:$Rn)),
3919           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3920            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
3921 def : Pat<(v4i32 (opNode V128:$Rn)),
3922           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3923            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
3924
3925
3926 // If none did, fallback to the explicit patterns, consuming the vector_extract.
3927 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
3928             (i32 0)), (i64 0))),
3929           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3930             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
3931             bsub), ssub)>;
3932 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
3933           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3934             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
3935             bsub), ssub)>;
3936 def : Pat<(i32 (vector_extract (insert_subvector undef,
3937             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
3938           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3939             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
3940             hsub), ssub)>;
3941 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
3942           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3943             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
3944             hsub), ssub)>;
3945 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
3946           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3947             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
3948             ssub), ssub)>;
3949
3950 }
3951
3952 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
3953                                           SDPatternOperator opNode>
3954     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
3955 // If there is a sign extension after this intrinsic, consume it as smov already
3956 // performed it
3957 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
3958             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
3959           (i32 (SMOVvi8to32
3960             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3961               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3962             (i64 0)))>;
3963 def : Pat<(i32 (sext_inreg (i32 (vector_extract
3964             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
3965           (i32 (SMOVvi8to32
3966             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3967              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3968             (i64 0)))>;
3969 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
3970             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
3971           (i32 (SMOVvi16to32
3972            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3973             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3974            (i64 0)))>;
3975 def : Pat<(i32 (sext_inreg (i32 (vector_extract
3976             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
3977           (i32 (SMOVvi16to32
3978             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3979              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3980             (i64 0)))>;
3981 }
3982
3983 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
3984                                             SDPatternOperator opNode>
3985     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
3986 // If there is a masking operation keeping only what has been actually
3987 // generated, consume it.
3988 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
3989             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
3990       (i32 (EXTRACT_SUBREG
3991         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3992           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3993         ssub))>;
3994 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
3995             maski8_or_more)),
3996         (i32 (EXTRACT_SUBREG
3997           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3998             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3999           ssub))>;
4000 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4001             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
4002           (i32 (EXTRACT_SUBREG
4003             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4004               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4005             ssub))>;
4006 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
4007             maski16_or_more)),
4008         (i32 (EXTRACT_SUBREG
4009           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4010             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4011           ssub))>;
4012 }
4013
4014 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
4015 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4016 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
4017           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4018
4019 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
4020 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4021 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
4022           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4023
4024 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
4025 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
4026           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
4027
4028 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
4029 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
4030           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
4031
4032 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
4033 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
4034           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
4035
4036 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
4037 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
4038           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
4039
4040 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
4041   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4042         (i32 (SMOVvi16to32
4043           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4044             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4045           (i64 0)))>;
4046 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4047         (i32 (SMOVvi16to32
4048           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4049            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4050           (i64 0)))>;
4051
4052 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4053           (i32 (EXTRACT_SUBREG
4054            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4055             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4056            ssub))>;
4057 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4058         (i32 (EXTRACT_SUBREG
4059           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4060            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4061           ssub))>;
4062
4063 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4064         (i64 (EXTRACT_SUBREG
4065           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4066            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4067           dsub))>;
4068 }
4069
4070 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4071                                                 Intrinsic intOp> {
4072   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4073         (i32 (EXTRACT_SUBREG
4074           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4075             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4076           ssub))>;
4077 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4078         (i32 (EXTRACT_SUBREG
4079           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4080             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4081           ssub))>;
4082
4083 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4084           (i32 (EXTRACT_SUBREG
4085             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4086               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4087             ssub))>;
4088 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4089         (i32 (EXTRACT_SUBREG
4090           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4091             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4092           ssub))>;
4093
4094 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4095         (i64 (EXTRACT_SUBREG
4096           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4097             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4098           dsub))>;
4099 }
4100
4101 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4102 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4103
4104 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4105 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4106           (i64 (EXTRACT_SUBREG
4107             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4108               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4109             dsub))>;
4110 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4111 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4112           (i64 (EXTRACT_SUBREG
4113             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4114               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4115             dsub))>;
4116
4117 //------------------------------------------------------------------------------
4118 // AdvSIMD modified immediate instructions
4119 //------------------------------------------------------------------------------
4120
4121 // AdvSIMD BIC
4122 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4123 // AdvSIMD ORR
4124 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4125
4126 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4127 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4128 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4129 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4130
4131 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4132 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4133 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4134 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4135
4136 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4137 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4138 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4139 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4140
4141 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4142 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4143 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4144 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4145
4146 // AdvSIMD FMOV
4147 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4148                                               "fmov", ".2d",
4149                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4150 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4151                                               "fmov", ".2s",
4152                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4153 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4154                                               "fmov", ".4s",
4155                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4156
4157 // AdvSIMD MOVI
4158
4159 // EDIT byte mask: scalar
4160 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4161 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4162                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4163 // The movi_edit node has the immediate value already encoded, so we use
4164 // a plain imm0_255 here.
4165 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4166           (MOVID imm0_255:$shift)>;
4167
4168 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4169 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4170 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4171 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4172
4173 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4174 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4175 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4176 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4177
4178 // EDIT byte mask: 2d
4179
4180 // The movi_edit node has the immediate value already encoded, so we use
4181 // a plain imm0_255 in the pattern
4182 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4183 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4184                                                 simdimmtype10,
4185                                                 "movi", ".2d",
4186                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4187
4188
4189 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4190 // Complexity is added to break a tie with a plain MOVI.
4191 let AddedComplexity = 1 in {
4192 def : Pat<(f32   fpimm0),
4193           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4194       Requires<[HasZCZ]>;
4195 def : Pat<(f64   fpimm0),
4196           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4197       Requires<[HasZCZ]>;
4198 }
4199
4200 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4201 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4202 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4203 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4204
4205 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4206 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4207 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4208 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4209
4210 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4211 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4212
4213 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4214 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4215
4216 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4217 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4218 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4219 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4220
4221 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4222 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4223 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4224 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4225
4226 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4227           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4228 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4229           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4230 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4231           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4232 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4233           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4234
4235 // EDIT per word: 2s & 4s with MSL shifter
4236 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4237                       [(set (v2i32 V64:$Rd),
4238                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4239 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4240                       [(set (v4i32 V128:$Rd),
4241                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4242
4243 // Per byte: 8b & 16b
4244 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4245                                                  "movi", ".8b",
4246                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4247 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4248                                                  "movi", ".16b",
4249                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4250
4251 // AdvSIMD MVNI
4252
4253 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4254 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4255
4256 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4257 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4258 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4259 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4260
4261 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4262 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4263 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4264 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4265
4266 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4267           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4268 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4269           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4270 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4271           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4272 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4273           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4274
4275 // EDIT per word: 2s & 4s with MSL shifter
4276 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4277                       [(set (v2i32 V64:$Rd),
4278                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4279 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4280                       [(set (v4i32 V128:$Rd),
4281                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4282
4283 //----------------------------------------------------------------------------
4284 // AdvSIMD indexed element
4285 //----------------------------------------------------------------------------
4286
4287 let hasSideEffects = 0 in {
4288   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4289   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4290 }
4291
4292 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4293 // instruction expects the addend first, while the intrinsic expects it last.
4294
4295 // On the other hand, there are quite a few valid combinatorial options due to
4296 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4297 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4298            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4299 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4300            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4301
4302 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4303            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4304 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4305            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4306 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4307            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4308 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4309            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4310
4311 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4312   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4313   // and DUP scalar.
4314   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4315                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4316                                            VectorIndexS:$idx))),
4317             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4318   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4319                            (v2f32 (AArch64duplane32
4320                                       (v4f32 (insert_subvector undef,
4321                                                  (v2f32 (fneg V64:$Rm)),
4322                                                  (i32 0))),
4323                                       VectorIndexS:$idx)))),
4324             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4325                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4326                                VectorIndexS:$idx)>;
4327   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4328                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4329             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4330                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4331
4332   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4333   // and DUP scalar.
4334   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4335                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4336                                            VectorIndexS:$idx))),
4337             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4338                                VectorIndexS:$idx)>;
4339   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4340                            (v4f32 (AArch64duplane32
4341                                       (v4f32 (insert_subvector undef,
4342                                                  (v2f32 (fneg V64:$Rm)),
4343                                                  (i32 0))),
4344                                       VectorIndexS:$idx)))),
4345             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4346                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4347                                VectorIndexS:$idx)>;
4348   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4349                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4350             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4351                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4352
4353   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4354   // (DUPLANE from 64-bit would be trivial).
4355   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4356                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4357                                            VectorIndexD:$idx))),
4358             (FMLSv2i64_indexed
4359                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4360   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4361                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4362             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4363                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4364
4365   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4366   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4367                          (vector_extract (v4f32 (fneg V128:$Rm)),
4368                                          VectorIndexS:$idx))),
4369             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4370                 V128:$Rm, VectorIndexS:$idx)>;
4371   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4372                          (vector_extract (v2f32 (fneg V64:$Rm)),
4373                                          VectorIndexS:$idx))),
4374             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4375                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4376
4377   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4378   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4379                          (vector_extract (v2f64 (fneg V128:$Rm)),
4380                                          VectorIndexS:$idx))),
4381             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4382                 V128:$Rm, VectorIndexS:$idx)>;
4383 }
4384
4385 defm : FMLSIndexedAfterNegPatterns<
4386            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4387 defm : FMLSIndexedAfterNegPatterns<
4388            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4389
4390 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4391 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4392
4393 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4394           (FMULv2i32_indexed V64:$Rn,
4395             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4396             (i64 0))>;
4397 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4398           (FMULv4i32_indexed V128:$Rn,
4399             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4400             (i64 0))>;
4401 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4402           (FMULv2i64_indexed V128:$Rn,
4403             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4404             (i64 0))>;
4405
4406 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4407 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4408 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4409               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4410 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4411               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4412 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4413 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4414     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4415 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4416     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4417 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4418                 int_aarch64_neon_smull>;
4419 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4420                                            int_aarch64_neon_sqadd>;
4421 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4422                                            int_aarch64_neon_sqsub>;
4423 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4424                                           int_aarch64_neon_sqadd>;
4425 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4426                                           int_aarch64_neon_sqsub>;
4427 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4428 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4429     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4430 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4431     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4432 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4433                 int_aarch64_neon_umull>;
4434
4435 // A scalar sqdmull with the second operand being a vector lane can be
4436 // handled directly with the indexed instruction encoding.
4437 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4438                                           (vector_extract (v4i32 V128:$Vm),
4439                                                            VectorIndexS:$idx)),
4440           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4441
4442 //----------------------------------------------------------------------------
4443 // AdvSIMD scalar shift instructions
4444 //----------------------------------------------------------------------------
4445 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4446 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4447 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4448 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4449 // Codegen patterns for the above. We don't put these directly on the
4450 // instructions because TableGen's type inference can't handle the truth.
4451 // Having the same base pattern for fp <--> int totally freaks it out.
4452 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4453           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4454 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4455           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4456 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4457           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4458 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4459           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4460 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4461                                             vecshiftR64:$imm)),
4462           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4463 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4464                                             vecshiftR64:$imm)),
4465           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4466 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4467           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4468 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4469           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4470 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4471           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4472 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4473           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4474 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4475                                             vecshiftR64:$imm)),
4476           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4477 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4478                                             vecshiftR64:$imm)),
4479           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4480
4481 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4482 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4483 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4484                                      int_aarch64_neon_sqrshrn>;
4485 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4486                                      int_aarch64_neon_sqrshrun>;
4487 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4488 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4489 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4490                                      int_aarch64_neon_sqshrn>;
4491 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4492                                      int_aarch64_neon_sqshrun>;
4493 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4494 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4495 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4496     TriOpFrag<(add node:$LHS,
4497                    (AArch64srshri node:$MHS, node:$RHS))>>;
4498 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4499 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4500     TriOpFrag<(add node:$LHS,
4501                    (AArch64vashr node:$MHS, node:$RHS))>>;
4502 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4503                                      int_aarch64_neon_uqrshrn>;
4504 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4505 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4506                                      int_aarch64_neon_uqshrn>;
4507 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4508 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4509     TriOpFrag<(add node:$LHS,
4510                    (AArch64urshri node:$MHS, node:$RHS))>>;
4511 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4512 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4513     TriOpFrag<(add node:$LHS,
4514                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4515
4516 //----------------------------------------------------------------------------
4517 // AdvSIMD vector shift instructions
4518 //----------------------------------------------------------------------------
4519 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4520 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4521 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4522                                    int_aarch64_neon_vcvtfxs2fp>;
4523 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4524                                          int_aarch64_neon_rshrn>;
4525 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4526 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4527                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4528 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4529 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4530                                       (i32 vecshiftL64:$imm))),
4531           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4532 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4533                                          int_aarch64_neon_sqrshrn>;
4534 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4535                                          int_aarch64_neon_sqrshrun>;
4536 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4537 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4538 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4539                                          int_aarch64_neon_sqshrn>;
4540 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4541                                          int_aarch64_neon_sqshrun>;
4542 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4543 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4544                                       (i32 vecshiftR64:$imm))),
4545           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4546 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4547 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4548                  TriOpFrag<(add node:$LHS,
4549                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4550 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4551                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4552
4553 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4554 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4555                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4556 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4557                         int_aarch64_neon_vcvtfxu2fp>;
4558 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4559                                          int_aarch64_neon_uqrshrn>;
4560 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4561 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4562                                          int_aarch64_neon_uqshrn>;
4563 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4564 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4565                 TriOpFrag<(add node:$LHS,
4566                                (AArch64urshri node:$MHS, node:$RHS))> >;
4567 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4568                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4569 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4570 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4571                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4572
4573 // SHRN patterns for when a logical right shift was used instead of arithmetic
4574 // (the immediate guarantees no sign bits actually end up in the result so it
4575 // doesn't matter).
4576 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4577           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4578 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4579           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4580 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4581           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4582
4583 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4584                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4585                                                     vecshiftR16Narrow:$imm)))),
4586           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4587                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4588 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4589                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4590                                                     vecshiftR32Narrow:$imm)))),
4591           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4592                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4593 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4594                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4595                                                     vecshiftR64Narrow:$imm)))),
4596           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4597                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4598
4599 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4600 // Anyexts are implemented as zexts.
4601 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4602 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4603 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4604 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4605 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4606 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4607 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4608 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4609 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4610 // Also match an extend from the upper half of a 128 bit source register.
4611 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4612           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4613 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4614           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4615 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4616           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4617 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4618           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4619 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4620           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4621 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4622           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4623 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4624           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4625 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4626           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4627 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4628           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4629
4630 // Vector shift sxtl aliases
4631 def : InstAlias<"sxtl.8h $dst, $src1",
4632                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4633 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4634                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4635 def : InstAlias<"sxtl.4s $dst, $src1",
4636                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4637 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4638                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4639 def : InstAlias<"sxtl.2d $dst, $src1",
4640                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4641 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4642                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4643
4644 // Vector shift sxtl2 aliases
4645 def : InstAlias<"sxtl2.8h $dst, $src1",
4646                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4647 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4648                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4649 def : InstAlias<"sxtl2.4s $dst, $src1",
4650                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4651 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4652                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4653 def : InstAlias<"sxtl2.2d $dst, $src1",
4654                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4655 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4656                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4657
4658 // Vector shift uxtl aliases
4659 def : InstAlias<"uxtl.8h $dst, $src1",
4660                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4661 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4662                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4663 def : InstAlias<"uxtl.4s $dst, $src1",
4664                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4665 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4666                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4667 def : InstAlias<"uxtl.2d $dst, $src1",
4668                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4669 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4670                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4671
4672 // Vector shift uxtl2 aliases
4673 def : InstAlias<"uxtl2.8h $dst, $src1",
4674                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4675 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4676                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4677 def : InstAlias<"uxtl2.4s $dst, $src1",
4678                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4679 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4680                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4681 def : InstAlias<"uxtl2.2d $dst, $src1",
4682                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4683 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4684                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4685
4686 // If an integer is about to be converted to a floating point value,
4687 // just load it on the floating point unit.
4688 // These patterns are more complex because floating point loads do not
4689 // support sign extension.
4690 // The sign extension has to be explicitly added and is only supported for
4691 // one step: byte-to-half, half-to-word, word-to-doubleword.
4692 // SCVTF GPR -> FPR is 9 cycles.
4693 // SCVTF FPR -> FPR is 4 cyclces.
4694 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4695 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4696 // and still being faster.
4697 // However, this is not good for code size.
4698 // 8-bits -> float. 2 sizes step-up.
4699 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4700   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4701         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4702                             (SSHLLv4i16_shift
4703                               (f64
4704                                 (EXTRACT_SUBREG
4705                                   (SSHLLv8i8_shift
4706                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4707                                         INST,
4708                                         bsub),
4709                                     0),
4710                                   dsub)),
4711                                0),
4712                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4713
4714 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4715                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4716 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4717                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4718 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4719                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4720 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4721                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4722
4723 // 16-bits -> float. 1 size step-up.
4724 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4725   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4726         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4727                             (SSHLLv4i16_shift
4728                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4729                                   INST,
4730                                   hsub),
4731                                 0),
4732                             ssub)))>, Requires<[NotForCodeSize]>;
4733
4734 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4735                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4736 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4737                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4738 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4739                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4740 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4741                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4742
4743 // 32-bits to 32-bits are handled in target specific dag combine:
4744 // performIntToFpCombine.
4745 // 64-bits integer to 32-bits floating point, not possible with
4746 // SCVTF on floating point registers (both source and destination
4747 // must have the same size).
4748
4749 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4750 // 8-bits -> double. 3 size step-up: give up.
4751 // 16-bits -> double. 2 size step.
4752 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4753   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4754            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4755                               (SSHLLv2i32_shift
4756                                  (f64
4757                                   (EXTRACT_SUBREG
4758                                     (SSHLLv4i16_shift
4759                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4760                                         INST,
4761                                         hsub),
4762                                      0),
4763                                    dsub)),
4764                                0),
4765                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4766
4767 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4768                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4769 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4770                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4771 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4772                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4773 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4774                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4775 // 32-bits -> double. 1 size step-up.
4776 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4777   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4778            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4779                               (SSHLLv2i32_shift
4780                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4781                                   INST,
4782                                   ssub),
4783                                0),
4784                              dsub)))>, Requires<[NotForCodeSize]>;
4785
4786 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4787                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4788 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4789                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4790 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4791                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4792 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4793                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4794
4795 // 64-bits -> double are handled in target specific dag combine:
4796 // performIntToFpCombine.
4797
4798
4799 //----------------------------------------------------------------------------
4800 // AdvSIMD Load-Store Structure
4801 //----------------------------------------------------------------------------
4802 defm LD1 : SIMDLd1Multiple<"ld1">;
4803 defm LD2 : SIMDLd2Multiple<"ld2">;
4804 defm LD3 : SIMDLd3Multiple<"ld3">;
4805 defm LD4 : SIMDLd4Multiple<"ld4">;
4806
4807 defm ST1 : SIMDSt1Multiple<"st1">;
4808 defm ST2 : SIMDSt2Multiple<"st2">;
4809 defm ST3 : SIMDSt3Multiple<"st3">;
4810 defm ST4 : SIMDSt4Multiple<"st4">;
4811
4812 class Ld1Pat<ValueType ty, Instruction INST>
4813   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4814
4815 def : Ld1Pat<v16i8, LD1Onev16b>;
4816 def : Ld1Pat<v8i16, LD1Onev8h>;
4817 def : Ld1Pat<v4i32, LD1Onev4s>;
4818 def : Ld1Pat<v2i64, LD1Onev2d>;
4819 def : Ld1Pat<v8i8,  LD1Onev8b>;
4820 def : Ld1Pat<v4i16, LD1Onev4h>;
4821 def : Ld1Pat<v2i32, LD1Onev2s>;
4822 def : Ld1Pat<v1i64, LD1Onev1d>;
4823
4824 class St1Pat<ValueType ty, Instruction INST>
4825   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4826         (INST ty:$Vt, GPR64sp:$Rn)>;
4827
4828 def : St1Pat<v16i8, ST1Onev16b>;
4829 def : St1Pat<v8i16, ST1Onev8h>;
4830 def : St1Pat<v4i32, ST1Onev4s>;
4831 def : St1Pat<v2i64, ST1Onev2d>;
4832 def : St1Pat<v8i8,  ST1Onev8b>;
4833 def : St1Pat<v4i16, ST1Onev4h>;
4834 def : St1Pat<v2i32, ST1Onev2s>;
4835 def : St1Pat<v1i64, ST1Onev1d>;
4836
4837 //---
4838 // Single-element
4839 //---
4840
4841 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4842 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4843 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4844 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4845 let mayLoad = 1, hasSideEffects = 0 in {
4846 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4847 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4848 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4849 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4850 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4851 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4852 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4853 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4854 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4855 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4856 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4857 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4858 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4859 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4860 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4861 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4862 }
4863
4864 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4865           (LD1Rv8b GPR64sp:$Rn)>;
4866 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4867           (LD1Rv16b GPR64sp:$Rn)>;
4868 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4869           (LD1Rv4h GPR64sp:$Rn)>;
4870 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4871           (LD1Rv8h GPR64sp:$Rn)>;
4872 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4873           (LD1Rv2s GPR64sp:$Rn)>;
4874 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4875           (LD1Rv4s GPR64sp:$Rn)>;
4876 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4877           (LD1Rv2d GPR64sp:$Rn)>;
4878 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4879           (LD1Rv1d GPR64sp:$Rn)>;
4880 // Grab the floating point version too
4881 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4882           (LD1Rv2s GPR64sp:$Rn)>;
4883 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4884           (LD1Rv4s GPR64sp:$Rn)>;
4885 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4886           (LD1Rv2d GPR64sp:$Rn)>;
4887 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4888           (LD1Rv1d GPR64sp:$Rn)>;
4889 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4890           (LD1Rv4h GPR64sp:$Rn)>;
4891 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4892           (LD1Rv8h GPR64sp:$Rn)>;
4893
4894 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4895                     ValueType VTy, ValueType STy, Instruction LD1>
4896   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4897            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4898         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4899
4900 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4901 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4902 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4903 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4904 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4905 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4906 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4907
4908 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4909                    ValueType VTy, ValueType STy, Instruction LD1>
4910   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4911            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4912         (EXTRACT_SUBREG
4913             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4914                           VecIndex:$idx, GPR64sp:$Rn),
4915             dsub)>;
4916
4917 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4918 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4919 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4920 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4921 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4922
4923
4924 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4925 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4926 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4927 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4928
4929 // Stores
4930 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4931 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4932 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4933 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4934
4935 let AddedComplexity = 19 in
4936 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4937                     ValueType VTy, ValueType STy, Instruction ST1>
4938   : Pat<(scalar_store
4939              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4940              GPR64sp:$Rn),
4941         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4942
4943 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4944 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4945 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4946 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4947 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4948 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4949 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4950
4951 let AddedComplexity = 19 in
4952 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4953                    ValueType VTy, ValueType STy, Instruction ST1>
4954   : Pat<(scalar_store
4955              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4956              GPR64sp:$Rn),
4957         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4958              VecIndex:$idx, GPR64sp:$Rn)>;
4959
4960 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4961 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4962 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4963 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4964 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4965
4966 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4967                              ValueType VTy, ValueType STy, Instruction ST1,
4968                              int offset> {
4969   def : Pat<(scalar_store
4970               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4971               GPR64sp:$Rn, offset),
4972         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4973              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4974
4975   def : Pat<(scalar_store
4976               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4977               GPR64sp:$Rn, GPR64:$Rm),
4978         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4979              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4980 }
4981
4982 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4983 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4984                         2>;
4985 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4986 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4987 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4988 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4989 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4990
4991 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4992                              ValueType VTy, ValueType STy, Instruction ST1,
4993                              int offset> {
4994   def : Pat<(scalar_store
4995               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4996               GPR64sp:$Rn, offset),
4997         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4998
4999   def : Pat<(scalar_store
5000               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5001               GPR64sp:$Rn, GPR64:$Rm),
5002         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5003 }
5004
5005 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
5006                          1>;
5007 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
5008                          2>;
5009 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
5010 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
5011 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
5012 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
5013 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
5014
5015 let mayStore = 1, hasSideEffects = 0 in {
5016 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
5017 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
5018 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
5019 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
5020 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
5021 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
5022 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
5023 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
5024 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
5025 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
5026 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
5027 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
5028 }
5029
5030 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
5031 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
5032 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
5033 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
5034
5035 //----------------------------------------------------------------------------
5036 // Crypto extensions
5037 //----------------------------------------------------------------------------
5038
5039 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
5040 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
5041 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
5042 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
5043
5044 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
5045 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
5046 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
5047 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
5048 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
5049 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
5050 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
5051
5052 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
5053 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
5054 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
5055
5056 //----------------------------------------------------------------------------
5057 // Compiler-pseudos
5058 //----------------------------------------------------------------------------
5059 // FIXME: Like for X86, these should go in their own separate .td file.
5060
5061 // Any instruction that defines a 32-bit result leaves the high half of the
5062 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
5063 // be copying from a truncate. But any other 32-bit operation will zero-extend
5064 // up to 64 bits.
5065 // FIXME: X86 also checks for CMOV here. Do we need something similar?
5066 def def32 : PatLeaf<(i32 GPR32:$src), [{
5067   return N->getOpcode() != ISD::TRUNCATE &&
5068          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
5069          N->getOpcode() != ISD::CopyFromReg;
5070 }]>;
5071
5072 // In the case of a 32-bit def that is known to implicitly zero-extend,
5073 // we can use a SUBREG_TO_REG.
5074 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5075
5076 // For an anyext, we don't care what the high bits are, so we can perform an
5077 // INSERT_SUBREF into an IMPLICIT_DEF.
5078 def : Pat<(i64 (anyext GPR32:$src)),
5079           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5080
5081 // When we need to explicitly zero-extend, we use an unsigned bitfield move
5082 // instruction (UBFM) on the enclosing super-reg.
5083 def : Pat<(i64 (zext GPR32:$src)),
5084  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5085
5086 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5087 // containing super-reg.
5088 def : Pat<(i64 (sext GPR32:$src)),
5089    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5090 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5091 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5092 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5093 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5094 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5095 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5096 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5097
5098 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5099           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5100                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5101 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5102           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5103                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5104
5105 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5106           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5107                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5108 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5109           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5110                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5111
5112 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5113           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5114                    (i64 (i64shift_a        imm0_63:$imm)),
5115                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5116
5117 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5118 // AddedComplexity for the following patterns since we want to match sext + sra
5119 // patterns before we attempt to match a single sra node.
5120 let AddedComplexity = 20 in {
5121 // We support all sext + sra combinations which preserve at least one bit of the
5122 // original value which is to be sign extended. E.g. we support shifts up to
5123 // bitwidth-1 bits.
5124 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5125           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5126 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5127           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5128
5129 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5130           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5131 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5132           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5133
5134 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5135           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5136                    (i64 imm0_31:$imm), 31)>;
5137 } // AddedComplexity = 20
5138
5139 // To truncate, we can simply extract from a subregister.
5140 def : Pat<(i32 (trunc GPR64sp:$src)),
5141           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5142
5143 // __builtin_trap() uses the BRK instruction on AArch64.
5144 def : Pat<(trap), (BRK 1)>;
5145
5146 // Conversions within AdvSIMD types in the same register size are free.
5147 // But because we need a consistent lane ordering, in big endian many
5148 // conversions require one or more REV instructions.
5149 //
5150 // Consider a simple memory load followed by a bitconvert then a store.
5151 //   v0 = load v2i32
5152 //   v1 = BITCAST v2i32 v0 to v4i16
5153 //        store v4i16 v2
5154 //
5155 // In big endian mode every memory access has an implicit byte swap. LDR and
5156 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5157 // is, they treat the vector as a sequence of elements to be byte-swapped.
5158 // The two pairs of instructions are fundamentally incompatible. We've decided
5159 // to use LD1/ST1 only to simplify compiler implementation.
5160 //
5161 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5162 // the original code sequence:
5163 //   v0 = load v2i32
5164 //   v1 = REV v2i32                  (implicit)
5165 //   v2 = BITCAST v2i32 v1 to v4i16
5166 //   v3 = REV v4i16 v2               (implicit)
5167 //        store v4i16 v3
5168 //
5169 // But this is now broken - the value stored is different to the value loaded
5170 // due to lane reordering. To fix this, on every BITCAST we must perform two
5171 // other REVs:
5172 //   v0 = load v2i32
5173 //   v1 = REV v2i32                  (implicit)
5174 //   v2 = REV v2i32
5175 //   v3 = BITCAST v2i32 v2 to v4i16
5176 //   v4 = REV v4i16
5177 //   v5 = REV v4i16 v4               (implicit)
5178 //        store v4i16 v5
5179 //
5180 // This means an extra two instructions, but actually in most cases the two REV
5181 // instructions can be combined into one. For example:
5182 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5183 //
5184 // There is also no 128-bit REV instruction. This must be synthesized with an
5185 // EXT instruction.
5186 //
5187 // Most bitconverts require some sort of conversion. The only exceptions are:
5188 //   a) Identity conversions -  vNfX <-> vNiX
5189 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5190 //
5191
5192 // Natural vector casts (64 bit)
5193 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5194 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5195 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5196 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5197 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5198 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5199
5200 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5201 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5202 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5203 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5204 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5205
5206 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5207 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5208 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5209 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5210 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5211
5212 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5213 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5214 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5215 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5216 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5217 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5218 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5219
5220 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5221 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5222 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5223 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5224 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5225
5226 // Natural vector casts (128 bit)
5227 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5228 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5229 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5230 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5231 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5232 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5233
5234 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5235 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5236 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5237 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5238 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5239
5240 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5241 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5242 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5243 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5244 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5245
5246 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5247 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5248 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5249 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5250 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5251 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5252 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5253
5254 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5255 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5256 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5257 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5258 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5259
5260 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5261 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5262 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5263 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5264 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5265
5266 let Predicates = [IsLE] in {
5267 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5268 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5269 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5270 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5271 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5272
5273 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5274           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5275 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5276           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5277 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5278           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5279 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5280           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5281 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5282           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5283 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5284           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5285 }
5286 let Predicates = [IsBE] in {
5287 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5288                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5289 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5290                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5291 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5292                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5293 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5294                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5295 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5296                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5297
5298 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5299           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5300 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5301           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5302 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5303           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5304 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5305           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5306 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5307           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5308 }
5309 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5310 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5311 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5312           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5313 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5314           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5315 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5316           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5317 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5318
5319 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5320           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5321 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5322           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5323 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5324           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5325 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5326           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5327 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5328           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5329
5330 let Predicates = [IsLE] in {
5331 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5332 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5333 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5334 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5335 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5336 }
5337 let Predicates = [IsBE] in {
5338 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5339                              (v1i64 (REV64v2i32 FPR64:$src))>;
5340 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5341                              (v1i64 (REV64v4i16 FPR64:$src))>;
5342 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5343                              (v1i64 (REV64v8i8 FPR64:$src))>;
5344 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5345                              (v1i64 (REV64v4i16 FPR64:$src))>;
5346 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5347                              (v1i64 (REV64v2i32 FPR64:$src))>;
5348 }
5349 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5350 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5351
5352 let Predicates = [IsLE] in {
5353 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5354 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5355 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5356 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5357 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5358 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5359 }
5360 let Predicates = [IsBE] in {
5361 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5362                              (v2i32 (REV64v2i32 FPR64:$src))>;
5363 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5364                              (v2i32 (REV32v4i16 FPR64:$src))>;
5365 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5366                              (v2i32 (REV32v8i8 FPR64:$src))>;
5367 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5368                              (v2i32 (REV64v2i32 FPR64:$src))>;
5369 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5370                              (v2i32 (REV64v2i32 FPR64:$src))>;
5371 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5372                              (v2i32 (REV64v4i16 FPR64:$src))>;
5373 }
5374 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5375
5376 let Predicates = [IsLE] in {
5377 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5378 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5379 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5380 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5381 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5382 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5383 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5384 }
5385 let Predicates = [IsBE] in {
5386 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5387                              (v4i16 (REV64v4i16 FPR64:$src))>;
5388 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5389                              (v4i16 (REV32v4i16 FPR64:$src))>;
5390 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5391                              (v4i16 (REV16v8i8 FPR64:$src))>;
5392 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5393                              (v4i16 (REV64v4i16 FPR64:$src))>;
5394 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5395                              (v4i16 (REV32v4i16 FPR64:$src))>;
5396 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5397                              (v4i16 (REV32v4i16 FPR64:$src))>;
5398 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5399                              (v4i16 (REV64v4i16 FPR64:$src))>;
5400 }
5401
5402 let Predicates = [IsLE] in {
5403 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5404 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5405 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5406 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5407 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5408 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5409 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5410 }
5411 let Predicates = [IsBE] in {
5412 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5413                              (v4f16 (REV64v4i16 FPR64:$src))>;
5414 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5415                              (v4f16 (REV64v4i16 FPR64:$src))>;
5416 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5417                              (v4f16 (REV64v4i16 FPR64:$src))>;
5418 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5419                              (v4f16 (REV16v8i8 FPR64:$src))>;
5420 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5421                              (v4f16 (REV64v4i16 FPR64:$src))>;
5422 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5423                              (v4f16 (REV64v4i16 FPR64:$src))>;
5424 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5425                              (v4f16 (REV64v4i16 FPR64:$src))>;
5426 }
5427
5428
5429
5430 let Predicates = [IsLE] in {
5431 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5432 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5433 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5434 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5435 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5436 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5437 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5438 }
5439 let Predicates = [IsBE] in {
5440 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5441                              (v8i8 (REV64v8i8 FPR64:$src))>;
5442 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5443                              (v8i8 (REV32v8i8 FPR64:$src))>;
5444 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5445                              (v8i8 (REV16v8i8 FPR64:$src))>;
5446 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5447                              (v8i8 (REV64v8i8 FPR64:$src))>;
5448 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5449                              (v8i8 (REV32v8i8 FPR64:$src))>;
5450 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5451                              (v8i8 (REV64v8i8 FPR64:$src))>;
5452 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5453                              (v8i8 (REV16v8i8 FPR64:$src))>;
5454 }
5455
5456 let Predicates = [IsLE] in {
5457 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5458 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5459 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5460 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5461 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5462 }
5463 let Predicates = [IsBE] in {
5464 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5465                              (f64 (REV64v2i32 FPR64:$src))>;
5466 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5467                              (f64 (REV64v4i16 FPR64:$src))>;
5468 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5469                              (f64 (REV64v2i32 FPR64:$src))>;
5470 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5471                              (f64 (REV64v8i8 FPR64:$src))>;
5472 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5473                              (f64 (REV64v4i16 FPR64:$src))>;
5474 }
5475 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5476 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5477
5478 let Predicates = [IsLE] in {
5479 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5480 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5481 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5482 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5483 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5484 }
5485 let Predicates = [IsBE] in {
5486 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5487                              (v1f64 (REV64v2i32 FPR64:$src))>;
5488 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5489                              (v1f64 (REV64v4i16 FPR64:$src))>;
5490 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5491                              (v1f64 (REV64v8i8 FPR64:$src))>;
5492 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5493                              (v1f64 (REV64v2i32 FPR64:$src))>;
5494 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5495                              (v1f64 (REV64v4i16 FPR64:$src))>;
5496 }
5497 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5498 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5499
5500 let Predicates = [IsLE] in {
5501 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5502 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5503 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5504 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5505 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5506 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5507 }
5508 let Predicates = [IsBE] in {
5509 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5510                              (v2f32 (REV64v2i32 FPR64:$src))>;
5511 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5512                              (v2f32 (REV32v4i16 FPR64:$src))>;
5513 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5514                              (v2f32 (REV32v8i8 FPR64:$src))>;
5515 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5516                              (v2f32 (REV64v2i32 FPR64:$src))>;
5517 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5518                              (v2f32 (REV64v2i32 FPR64:$src))>;
5519 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5520                              (v2f32 (REV64v4i16 FPR64:$src))>;
5521 }
5522 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5523
5524 let Predicates = [IsLE] in {
5525 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5526 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5527 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5528 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5529 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5530 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5531 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5532 }
5533 let Predicates = [IsBE] in {
5534 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5535                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5536 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5537                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5538                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5539 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5540                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5541                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5542 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5543                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5544                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5545 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5546                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5547 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5548                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5549                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5550 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5551                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5552                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5553 }
5554
5555 let Predicates = [IsLE] in {
5556 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5557 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5558 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5559 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5560 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5561 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5562 }
5563 let Predicates = [IsBE] in {
5564 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5565                              (v2f64 (EXTv16i8 FPR128:$src,
5566                                               FPR128:$src, (i32 8)))>;
5567 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5568                              (v2f64 (REV64v4i32 FPR128:$src))>;
5569 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5570                              (v2f64 (REV64v8i16 FPR128:$src))>;
5571 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5572                              (v2f64 (REV64v8i16 FPR128:$src))>;
5573 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5574                              (v2f64 (REV64v16i8 FPR128:$src))>;
5575 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5576                              (v2f64 (REV64v4i32 FPR128:$src))>;
5577 }
5578 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5579
5580 let Predicates = [IsLE] in {
5581 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5582 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5583 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5584 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5585 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5586 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5587 }
5588 let Predicates = [IsBE] in {
5589 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5590                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5591                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5592 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5593                              (v4f32 (REV32v8i16 FPR128:$src))>;
5594 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5595                              (v4f32 (REV32v8i16 FPR128:$src))>;
5596 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5597                              (v4f32 (REV32v16i8 FPR128:$src))>;
5598 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5599                              (v4f32 (REV64v4i32 FPR128:$src))>;
5600 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5601                              (v4f32 (REV64v4i32 FPR128:$src))>;
5602 }
5603 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5604
5605 let Predicates = [IsLE] in {
5606 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5607 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5608 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5609 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5610 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5611 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5612 }
5613 let Predicates = [IsBE] in {
5614 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5615                              (v2i64 (EXTv16i8 FPR128:$src,
5616                                               FPR128:$src, (i32 8)))>;
5617 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5618                              (v2i64 (REV64v4i32 FPR128:$src))>;
5619 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5620                              (v2i64 (REV64v8i16 FPR128:$src))>;
5621 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5622                              (v2i64 (REV64v16i8 FPR128:$src))>;
5623 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5624                              (v2i64 (REV64v4i32 FPR128:$src))>;
5625 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5626                              (v2i64 (REV64v8i16 FPR128:$src))>;
5627 }
5628 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5629
5630 let Predicates = [IsLE] in {
5631 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5632 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5633 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5634 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5635 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5636 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5637 }
5638 let Predicates = [IsBE] in {
5639 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5640                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5641                                               (REV64v4i32 FPR128:$src),
5642                                               (i32 8)))>;
5643 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5644                              (v4i32 (REV64v4i32 FPR128:$src))>;
5645 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5646                              (v4i32 (REV32v8i16 FPR128:$src))>;
5647 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5648                              (v4i32 (REV32v16i8 FPR128:$src))>;
5649 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5650                              (v4i32 (REV64v4i32 FPR128:$src))>;
5651 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5652                              (v4i32 (REV32v8i16 FPR128:$src))>;
5653 }
5654 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5655
5656 let Predicates = [IsLE] in {
5657 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5658 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5659 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5660 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5661 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5662 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5663 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5664 }
5665 let Predicates = [IsBE] in {
5666 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5667                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5668                                               (REV64v8i16 FPR128:$src),
5669                                               (i32 8)))>;
5670 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5671                              (v8i16 (REV64v8i16 FPR128:$src))>;
5672 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5673                              (v8i16 (REV32v8i16 FPR128:$src))>;
5674 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5675                              (v8i16 (REV16v16i8 FPR128:$src))>;
5676 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5677                              (v8i16 (REV64v8i16 FPR128:$src))>;
5678 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5679                              (v8i16 (REV32v8i16 FPR128:$src))>;
5680 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5681                              (v8i16 (REV32v8i16 FPR128:$src))>;
5682 }
5683
5684 let Predicates = [IsLE] in {
5685 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5686 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5687 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5688 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5689 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5690 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5691 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5692 }
5693 let Predicates = [IsBE] in {
5694 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5695                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5696                                               (REV64v8i16 FPR128:$src),
5697                                               (i32 8)))>;
5698 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5699                              (v8f16 (REV64v8i16 FPR128:$src))>;
5700 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5701                              (v8f16 (REV32v8i16 FPR128:$src))>;
5702 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5703                              (v8f16 (REV64v8i16 FPR128:$src))>;
5704 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5705                              (v8f16 (REV16v16i8 FPR128:$src))>;
5706 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5707                              (v8f16 (REV64v8i16 FPR128:$src))>;
5708 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5709                              (v8f16 (REV32v8i16 FPR128:$src))>;
5710 }
5711
5712 let Predicates = [IsLE] in {
5713 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5714 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5715 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5716 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5717 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5718 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5719 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5720 }
5721 let Predicates = [IsBE] in {
5722 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5723                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5724                                               (REV64v16i8 FPR128:$src),
5725                                               (i32 8)))>;
5726 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5727                              (v16i8 (REV64v16i8 FPR128:$src))>;
5728 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5729                              (v16i8 (REV32v16i8 FPR128:$src))>;
5730 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5731                              (v16i8 (REV16v16i8 FPR128:$src))>;
5732 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5733                              (v16i8 (REV64v16i8 FPR128:$src))>;
5734 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5735                              (v16i8 (REV32v16i8 FPR128:$src))>;
5736 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5737                              (v16i8 (REV16v16i8 FPR128:$src))>;
5738 }
5739
5740 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5741           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5742 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5743           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5744 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5745           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5746 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5747           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5748
5749 // A 64-bit subvector insert to the first 128-bit vector position
5750 // is a subregister copy that needs no instruction.
5751 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5752           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5753 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5754           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5755 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5756           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5757 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5758           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5759 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5760           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5761 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5762           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5763 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5764           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5765
5766 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5767 // or v2f32.
5768 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5769                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5770            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5771 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5772                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5773            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5774     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5775     // so we match on v4f32 here, not v2f32. This will also catch adding
5776     // the low two lanes of a true v4f32 vector.
5777 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5778                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5779           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5780
5781 // Scalar 64-bit shifts in FPR64 registers.
5782 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5783           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5784 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5785           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5786 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5787           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5788 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5789           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5790
5791 // Tail call return handling. These are all compiler pseudo-instructions,
5792 // so no encoding information or anything like that.
5793 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5794   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5795   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5796 }
5797
5798 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5799           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5800 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5801           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5802 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5803           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5804
5805 include "AArch64InstrAtomics.td"