lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
  20                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
  21 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  22                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  23 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  24                                  AssemblerPredicate<"FeatureNEON", "neon">;
  25 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  26                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  27 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  28                                  AssemblerPredicate<"FeatureCRC", "crc">;
  29 def HasPerfMon       : Predicate<"Subtarget->hasPerfMon()">;
  30 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
  31                                  AssemblerPredicate<"FeatureFullFP16", "fullfp16">;
  32 def HasSPE           : Predicate<"Subtarget->hasSPE()">,
  33                                  AssemblerPredicate<"FeatureSPE", "spe">;
  34
  35 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  36 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  37 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  38
  39 //===----------------------------------------------------------------------===//
  40 // AArch64-specific DAG Nodes.
  41 //
  42
  43 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  44 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  45                                               [SDTCisSameAs<0, 2>,
  46                                                SDTCisSameAs<0, 3>,
  47                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  48
  49 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  50 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisInt<0>,
  54                                              SDTCisVT<3, i32>]>;
  55
  56 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  57 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  58                                             [SDTCisSameAs<0, 2>,
  59                                              SDTCisSameAs<0, 3>,
  60                                              SDTCisInt<0>,
  61                                              SDTCisVT<1, i32>,
  62                                              SDTCisVT<4, i32>]>;
  63
  64 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  65                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  66                                       SDTCisVT<2, i32>]>;
  67 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  68 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  69                                         SDTCisVT<2, OtherVT>]>;
  70
  71
  72 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  73                                    [SDTCisSameAs<0, 1>,
  74                                     SDTCisSameAs<0, 2>,
  75                                     SDTCisInt<3>,
  76                                     SDTCisVT<4, i32>]>;
  77 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
  78                                     [SDTCisVT<0, i32>,
  79                                      SDTCisInt<1>,
  80                                      SDTCisSameAs<1, 2>,
  81                                      SDTCisInt<3>,
  82                                      SDTCisInt<4>,
  83                                      SDTCisVT<5, i32>]>;
  84 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
  85                                      [SDTCisVT<0, i32>,
  86                                       SDTCisFP<1>,
  87                                       SDTCisSameAs<1, 2>,
  88                                       SDTCisInt<3>,
  89                                       SDTCisInt<4>,
  90                                       SDTCisVT<5, i32>]>;
  91 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  92                                    [SDTCisFP<0>,
  93                                     SDTCisSameAs<0, 1>]>;
  94 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  95 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  96 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  97                                           SDTCisSameAs<0, 1>,
  98                                           SDTCisSameAs<0, 2>]>;
  99 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
 100 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
 101 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 102                                            SDTCisInt<2>, SDTCisInt<3>]>;
 103 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 104 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 105                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 106 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 107
 108 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 109 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 110 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 111 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 112                                            SDTCisSameAs<0,2>]>;
 113 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 114                                            SDTCisSameAs<0,2>,
 115                                            SDTCisSameAs<0,3>]>;
 116 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 117 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 118
 119 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 120
 121 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 122                                                  SDTCisPtrTy<1>]>;
 123
 124 // Generates the general dynamic sequences, i.e.
 125 //  adrp  x0, :tlsdesc:var
 126 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 127 //  add   x0, x0, #:tlsdesc_lo12:var
 128 //  .tlsdesccall var
 129 //  blr   x1
 130
 131 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 132 // number of operands (the variable)
 133 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 134                                           [SDTCisPtrTy<0>]>;
 135
 136 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 137                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 138                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 139                                          SDTCisSameAs<1, 4>]>;
 140
 141
 142 // Node definitions.
 143 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 144 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 145 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 146 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 147                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 148                                 [SDNPHasChain, SDNPOutGlue]>;
 149 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 150                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 151                                                SDTCisVT<1, i32> ]>,
 152                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 153 def AArch64call          : SDNode<"AArch64ISD::CALL",
 154                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 155                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 156                                  SDNPVariadic]>;
 157 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 158                                 [SDNPHasChain]>;
 159 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 160                                 [SDNPHasChain]>;
 161 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 162                                 [SDNPHasChain]>;
 163 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 164                                 [SDNPHasChain]>;
 165 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 166                                 [SDNPHasChain]>;
 167
 168
 169 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 170 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 171 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 172 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 173 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 174                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 175 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 176 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 177 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 178                             [SDNPCommutative]>;
 179 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 180 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 181                             [SDNPCommutative]>;
 182 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 183 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 184
 185 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 186 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 187 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 188
 189 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 190
 191 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 192
 193 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 194 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 195 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 196 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 197 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 198
 199 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 200 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 201 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 202 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 203 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 204 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 205
 206 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 207 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 208 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 209 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 210 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 211 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 212 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 213
 214 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 215 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 216 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 217 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 218
 219 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 220 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 221 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 222 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 223 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 224 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 225 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 226 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 227
 228 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 229 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 230 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 231
 232 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 233 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 234 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 235 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 236 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 237
 238 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 239 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 240 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 241
 242 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 243 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 244 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 245 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 246 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 247 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 248                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 249
 250 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 251 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 252 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 253 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 254 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 255
 256 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 257 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 258
 259 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 260
 261 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 262                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 263
 264 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 265                                [SDNPHasChain, SDNPSideEffect]>;
 266
 267 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 268 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 269
 270 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 271                                     SDT_AArch64TLSDescCallSeq,
 272                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 273                                      SDNPVariadic]>;
 274
 275
 276 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 277                                  SDT_AArch64WrapperLarge>;
 278
 279 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 280
 281 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 282                                     SDTCisSameAs<1, 2>]>;
 283 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 284 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 285
 286 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 287 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 288 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 289 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 290 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 291 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 292
 293 //===----------------------------------------------------------------------===//
 294
 295 //===----------------------------------------------------------------------===//
 296
 297 // AArch64 Instruction Predicate Definitions.
 298 //
 299 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 300 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 301 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 302 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 303 def ForCodeSize   : Predicate<"ForCodeSize">;
 304 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 305
 306 include "AArch64InstrFormats.td"
 307
 308 //===----------------------------------------------------------------------===//
 309
 310 //===----------------------------------------------------------------------===//
 311 // Miscellaneous instructions.
 312 //===----------------------------------------------------------------------===//
 313
 314 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 315 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 316                               [(AArch64callseq_start timm:$amt)]>;
 317 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 318                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 319 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 320
 321 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 322 // FIXME: The following pseudo instructions are only needed because remat
 323 // cannot handle multiple instructions.  When that changes, they can be
 324 // removed, along with the AArch64Wrapper node.
 325
 326 let AddedComplexity = 10 in
 327 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 328                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 329               Sched<[WriteLDAdr]>;
 330
 331 // The MOVaddr instruction should match only when the add is not folded
 332 // into a load or store address.
 333 def MOVaddr
 334     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 335              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 336                                             tglobaladdr:$low))]>,
 337       Sched<[WriteAdrAdr]>;
 338 def MOVaddrJT
 339     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 340              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 341                                              tjumptable:$low))]>,
 342       Sched<[WriteAdrAdr]>;
 343 def MOVaddrCP
 344     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 345              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 346                                              tconstpool:$low))]>,
 347       Sched<[WriteAdrAdr]>;
 348 def MOVaddrBA
 349     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 350              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 351                                              tblockaddress:$low))]>,
 352       Sched<[WriteAdrAdr]>;
 353 def MOVaddrTLS
 354     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 355              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 356                                             tglobaltlsaddr:$low))]>,
 357       Sched<[WriteAdrAdr]>;
 358 def MOVaddrEXT
 359     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 360              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 361                                             texternalsym:$low))]>,
 362       Sched<[WriteAdrAdr]>;
 363
 364 } // isReMaterializable, isCodeGenOnly
 365
 366 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 367           (LOADgot tglobaltlsaddr:$addr)>;
 368
 369 def : Pat<(AArch64LOADgot texternalsym:$addr),
 370           (LOADgot texternalsym:$addr)>;
 371
 372 def : Pat<(AArch64LOADgot tconstpool:$addr),
 373           (LOADgot tconstpool:$addr)>;
 374
 375 //===----------------------------------------------------------------------===//
 376 // System instructions.
 377 //===----------------------------------------------------------------------===//
 378
 379 def HINT : HintI<"hint">;
 380 def : InstAlias<"nop",  (HINT 0b000)>;
 381 def : InstAlias<"yield",(HINT 0b001)>;
 382 def : InstAlias<"wfe",  (HINT 0b010)>;
 383 def : InstAlias<"wfi",  (HINT 0b011)>;
 384 def : InstAlias<"sev",  (HINT 0b100)>;
 385 def : InstAlias<"sevl", (HINT 0b101)>;
 386
 387 // v8.2a Statistical Profiling extension
 388 def : InstAlias<"psb $op",  (HINT psbhint_op:$op)>, Requires<[HasSPE]>;
 389
 390 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 391 let mayLoad = 1, mayStore = 1 in
 392 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 393
 394 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 395 // model patterns with sufficiently fine granularity.
 396 let mayLoad = ?, mayStore = ? in {
 397 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 398                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 399
 400 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 401                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 402
 403 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 404                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 405 }
 406
 407 def : InstAlias<"clrex", (CLREX 0xf)>;
 408 def : InstAlias<"isb", (ISB 0xf)>;
 409
 410 def MRS    : MRSI;
 411 def MSR    : MSRI;
 412 def MSRpstateImm1 : MSRpstateImm0_1;
 413 def MSRpstateImm4 : MSRpstateImm0_15;
 414
 415 // The thread pointer (on Linux, at least, where this has been implemented) is
 416 // TPIDR_EL0.
 417 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 418
 419 // The cycle counter PMC register is PMCCNTR_EL0.
 420 let Predicates = [HasPerfMon] in
 421 def : Pat<(readcyclecounter), (MRS 0xdce8)>;
 422
 423 // Generic system instructions
 424 def SYSxt  : SystemXtI<0, "sys">;
 425 def SYSLxt : SystemLXtI<1, "sysl">;
 426
 427 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 428                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 429                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 430
 431 //===----------------------------------------------------------------------===//
 432 // Move immediate instructions.
 433 //===----------------------------------------------------------------------===//
 434
 435 defm MOVK : InsertImmediate<0b11, "movk">;
 436 defm MOVN : MoveImmediate<0b00, "movn">;
 437
 438 let PostEncoderMethod = "fixMOVZ" in
 439 defm MOVZ : MoveImmediate<0b10, "movz">;
 440
 441 // First group of aliases covers an implicit "lsl #0".
 442 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 443 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 444 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 445 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 446 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 447 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 448
 449 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 450 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 451 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 452 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 453 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 454
 455 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 456 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 457 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 458 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 459
 460 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 461 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 462 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 463 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 464
 465 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 466 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 467
 468 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 469 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 470
 471 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 472 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 473
 474 // Final group of aliases covers true "mov $Rd, $imm" cases.
 475 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 476                           int width, int shift> {
 477   def _asmoperand : AsmOperandClass {
 478     let Name = basename # width # "_lsl" # shift # "MovAlias";
 479     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 480                                # shift # ">";
 481     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 482   }
 483
 484   def _movimm : Operand<i32> {
 485     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 486   }
 487
 488   def : InstAlias<"mov $Rd, $imm",
 489                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 490 }
 491
 492 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 493 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 494
 495 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 496 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 497 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 498 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 499
 500 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 501 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 502
 503 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 504 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 505 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 506 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 507
 508 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 509     isAsCheapAsAMove = 1 in {
 510 // FIXME: The following pseudo instructions are only needed because remat
 511 // cannot handle multiple instructions.  When that changes, we can select
 512 // directly to the real instructions and get rid of these pseudos.
 513
 514 def MOVi32imm
 515     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 516              [(set GPR32:$dst, imm:$src)]>,
 517       Sched<[WriteImm]>;
 518 def MOVi64imm
 519     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 520              [(set GPR64:$dst, imm:$src)]>,
 521       Sched<[WriteImm]>;
 522 } // isReMaterializable, isCodeGenOnly
 523
 524 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 525 // eventual expansion code fewer bits to worry about getting right. Marshalling
 526 // the types is a little tricky though:
 527 def i64imm_32bit : ImmLeaf<i64, [{
 528   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 529 }]>;
 530
 531 def trunc_imm : SDNodeXForm<imm, [{
 532   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 533 }]>;
 534
 535 def : Pat<(i64 i64imm_32bit:$src),
 536           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 537
 538 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 539 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 540 return CurDAG->getTargetConstant(
 541   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 542 }]>;
 543
 544 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 545 return CurDAG->getTargetConstant(
 546   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 547 }]>;
 548
 549
 550 def : Pat<(f32 fpimm:$in),
 551   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 552 def : Pat<(f64 fpimm:$in),
 553   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 554
 555
 556 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 557 // sequences.
 558 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 559                              tglobaladdr:$g1, tglobaladdr:$g0),
 560           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 561                                   tglobaladdr:$g2, 32),
 562                           tglobaladdr:$g1, 16),
 563                   tglobaladdr:$g0, 0)>;
 564
 565 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 566                              tblockaddress:$g1, tblockaddress:$g0),
 567           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 568                                   tblockaddress:$g2, 32),
 569                           tblockaddress:$g1, 16),
 570                   tblockaddress:$g0, 0)>;
 571
 572 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 573                              tconstpool:$g1, tconstpool:$g0),
 574           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 575                                   tconstpool:$g2, 32),
 576                           tconstpool:$g1, 16),
 577                   tconstpool:$g0, 0)>;
 578
 579 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 580                              tjumptable:$g1, tjumptable:$g0),
 581           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 582                                   tjumptable:$g2, 32),
 583                           tjumptable:$g1, 16),
 584                   tjumptable:$g0, 0)>;
 585
 586
 587 //===----------------------------------------------------------------------===//
 588 // Arithmetic instructions.
 589 //===----------------------------------------------------------------------===//
 590
 591 // Add/subtract with carry.
 592 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 593 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 594
 595 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 596 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 597 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 598 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 599
 600 // Add/subtract
 601 defm ADD : AddSub<0, "add", "sub", add>;
 602 defm SUB : AddSub<1, "sub", "add">;
 603
 604 def : InstAlias<"mov $dst, $src",
 605                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 606 def : InstAlias<"mov $dst, $src",
 607                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 608 def : InstAlias<"mov $dst, $src",
 609                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 610 def : InstAlias<"mov $dst, $src",
 611                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 612
 613 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn", "subs", "cmp">;
 614 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp", "adds", "cmn">;
 615
 616 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 617 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 618           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 619 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 620           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 621 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 622           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 623 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 624           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 625 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 626           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 627 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 628           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 629 let AddedComplexity = 1 in {
 630 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 631           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 632 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 633           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 634 }
 635
 636 // Because of the immediate format for add/sub-imm instructions, the
 637 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 638 //  These patterns capture that transformation.
 639 let AddedComplexity = 1 in {
 640 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 641           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 642 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 643           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 644 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 645           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 646 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 647           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 648 }
 649
 650 // Because of the immediate format for add/sub-imm instructions, the
 651 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 652 //  These patterns capture that transformation.
 653 let AddedComplexity = 1 in {
 654 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 655           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 656 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 657           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 658 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 659           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 660 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 661           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 662 }
 663
 664 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 665 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 666 def : InstAlias<"neg $dst, $src$shift",
 667                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 668 def : InstAlias<"neg $dst, $src$shift",
 669                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 670
 671 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 672 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 673 def : InstAlias<"negs $dst, $src$shift",
 674                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 675 def : InstAlias<"negs $dst, $src$shift",
 676                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 677
 678
 679 // Unsigned/Signed divide
 680 defm UDIV : Div<0, "udiv", udiv>;
 681 defm SDIV : Div<1, "sdiv", sdiv>;
 682 let isCodeGenOnly = 1 in {
 683 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 684 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 685 }
 686
 687 // Variable shift
 688 defm ASRV : Shift<0b10, "asr", sra>;
 689 defm LSLV : Shift<0b00, "lsl", shl>;
 690 defm LSRV : Shift<0b01, "lsr", srl>;
 691 defm RORV : Shift<0b11, "ror", rotr>;
 692
 693 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 694 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 695 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 696 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 697 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 698 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 699 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 700 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 701
 702 // Multiply-add
 703 let AddedComplexity = 7 in {
 704 defm MADD : MulAccum<0, "madd", add>;
 705 defm MSUB : MulAccum<1, "msub", sub>;
 706
 707 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 708           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 709 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 710           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 711
 712 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 713           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 714 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 715           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 716 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 717           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 718 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 719           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 720 } // AddedComplexity = 7
 721
 722 let AddedComplexity = 5 in {
 723 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 724 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 725 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 726 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 727
 728 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 729           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 730 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 731           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 732
 733 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 734           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 735 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 736           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 737 } // AddedComplexity = 5
 738
 739 def : MulAccumWAlias<"mul", MADDWrrr>;
 740 def : MulAccumXAlias<"mul", MADDXrrr>;
 741 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 742 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 743 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 744 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 745 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 746 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 747
 748 // Multiply-high
 749 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 750 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 751
 752 // CRC32
 753 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 754 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 755 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 756 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 757
 758 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 759 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 760 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 761 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 762
 763 // v8.1 atomic CAS
 764 defm CAS   : CompareAndSwap<0, 0, "">;
 765 defm CASA  : CompareAndSwap<1, 0, "a">;
 766 defm CASL  : CompareAndSwap<0, 1, "l">;
 767 defm CASAL : CompareAndSwap<1, 1, "al">;
 768
 769 // v8.1 atomic CASP
 770 defm CASP   : CompareAndSwapPair<0, 0, "">;
 771 defm CASPA  : CompareAndSwapPair<1, 0, "a">;
 772 defm CASPL  : CompareAndSwapPair<0, 1, "l">;
 773 defm CASPAL : CompareAndSwapPair<1, 1, "al">;
 774
 775 // v8.1 atomic SWP
 776 defm SWP   : Swap<0, 0, "">;
 777 defm SWPA  : Swap<1, 0, "a">;
 778 defm SWPL  : Swap<0, 1, "l">;
 779 defm SWPAL : Swap<1, 1, "al">;
 780
 781 // v8.1 atomic LD<OP>(register). Performs load and then ST<OP>(register)
 782 defm LDADD   : LDOPregister<0b000, "add", 0, 0, "">;
 783 defm LDADDA  : LDOPregister<0b000, "add", 1, 0, "a">;
 784 defm LDADDL  : LDOPregister<0b000, "add", 0, 1, "l">;
 785 defm LDADDAL : LDOPregister<0b000, "add", 1, 1, "al">;
 786
 787 defm LDCLR   : LDOPregister<0b001, "clr", 0, 0, "">;
 788 defm LDCLRA  : LDOPregister<0b001, "clr", 1, 0, "a">;
 789 defm LDCLRL  : LDOPregister<0b001, "clr", 0, 1, "l">;
 790 defm LDCLRAL : LDOPregister<0b001, "clr", 1, 1, "al">;
 791
 792 defm LDEOR   : LDOPregister<0b010, "eor", 0, 0, "">;
 793 defm LDEORA  : LDOPregister<0b010, "eor", 1, 0, "a">;
 794 defm LDEORL  : LDOPregister<0b010, "eor", 0, 1, "l">;
 795 defm LDEORAL : LDOPregister<0b010, "eor", 1, 1, "al">;
 796
 797 defm LDSET   : LDOPregister<0b011, "set", 0, 0, "">;
 798 defm LDSETA  : LDOPregister<0b011, "set", 1, 0, "a">;
 799 defm LDSETL  : LDOPregister<0b011, "set", 0, 1, "l">;
 800 defm LDSETAL : LDOPregister<0b011, "set", 1, 1, "al">;
 801
 802 defm LDSMAX   : LDOPregister<0b100, "smax", 0, 0, "">;
 803 defm LDSMAXA  : LDOPregister<0b100, "smax", 1, 0, "a">;
 804 defm LDSMAXL  : LDOPregister<0b100, "smax", 0, 1, "l">;
 805 defm LDSMAXAL : LDOPregister<0b100, "smax", 1, 1, "al">;
 806
 807 defm LDSMIN   : LDOPregister<0b101, "smin", 0, 0, "">;
 808 defm LDSMINA  : LDOPregister<0b101, "smin", 1, 0, "a">;
 809 defm LDSMINL  : LDOPregister<0b101, "smin", 0, 1, "l">;
 810 defm LDSMINAL : LDOPregister<0b101, "smin", 1, 1, "al">;
 811
 812 defm LDUMAX   : LDOPregister<0b110, "umax", 0, 0, "">;
 813 defm LDUMAXA  : LDOPregister<0b110, "umax", 1, 0, "a">;
 814 defm LDUMAXL  : LDOPregister<0b110, "umax", 0, 1, "l">;
 815 defm LDUMAXAL : LDOPregister<0b110, "umax", 1, 1, "al">;
 816
 817 defm LDUMIN   : LDOPregister<0b111, "umin", 0, 0, "">;
 818 defm LDUMINA  : LDOPregister<0b111, "umin", 1, 0, "a">;
 819 defm LDUMINL  : LDOPregister<0b111, "umin", 0, 1, "l">;
 820 defm LDUMINAL : LDOPregister<0b111, "umin", 1, 1, "al">;
 821
 822 // v8.1 atomic ST<OP>(register) as aliases to "LD<OP>(register) when Rt=xZR"
 823 defm : STOPregister<"stadd","LDADD">; // STADDx
 824 defm : STOPregister<"stclr","LDCLR">; // STCLRx
 825 defm : STOPregister<"steor","LDEOR">; // STEORx
 826 defm : STOPregister<"stset","LDSET">; // STSETx
 827 defm : STOPregister<"stsmax","LDSMAX">;// STSMAXx
 828 defm : STOPregister<"stsmin","LDSMIN">;// STSMINx
 829 defm : STOPregister<"stumax","LDUMAX">;// STUMAXx
 830 defm : STOPregister<"stumin","LDUMIN">;// STUMINx
 831
 832 //===----------------------------------------------------------------------===//
 833 // Logical instructions.
 834 //===----------------------------------------------------------------------===//
 835
 836 // (immediate)
 837 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 838 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 839 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 840 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 841
 842 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 843 // used). Actually, it seems to be working right now, but putting logical_immXX
 844 // here is a bit dodgy on the AsmParser side too.
 845 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 846                                           logical_imm32:$imm), 0>;
 847 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 848                                           logical_imm64:$imm), 0>;
 849
 850
 851 // (register)
 852 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 853 defm BICS : LogicalRegS<0b11, 1, "bics",
 854                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 855 defm AND  : LogicalReg<0b00, 0, "and", and>;
 856 defm BIC  : LogicalReg<0b00, 1, "bic",
 857                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 858 defm EON  : LogicalReg<0b10, 1, "eon",
 859                        BinOpFrag<(not (xor node:$LHS, node:$RHS))>>;
 860 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 861 defm ORN  : LogicalReg<0b01, 1, "orn",
 862                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 863 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 864
 865 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 866 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 867
 868 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 869 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 870
 871 def : InstAlias<"mvn $Wd, $Wm$sh",
 872                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 873 def : InstAlias<"mvn $Xd, $Xm$sh",
 874                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 875
 876 def : InstAlias<"tst $src1, $src2",
 877                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 878 def : InstAlias<"tst $src1, $src2",
 879                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 880
 881 def : InstAlias<"tst $src1, $src2",
 882                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 883 def : InstAlias<"tst $src1, $src2",
 884                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 885
 886 def : InstAlias<"tst $src1, $src2$sh",
 887                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 888 def : InstAlias<"tst $src1, $src2$sh",
 889                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 890
 891
 892 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 893 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 894
 895
 896 //===----------------------------------------------------------------------===//
 897 // One operand data processing instructions.
 898 //===----------------------------------------------------------------------===//
 899
 900 defm CLS    : OneOperandData<0b101, "cls">;
 901 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 902 defm RBIT   : OneOperandData<0b000, "rbit">;
 903
 904 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 905 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 906
 907 def  REV16Wr : OneWRegData<0b001, "rev16",
 908                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 909 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 910
 911 def : Pat<(cttz GPR32:$Rn),
 912           (CLZWr (RBITWr GPR32:$Rn))>;
 913 def : Pat<(cttz GPR64:$Rn),
 914           (CLZXr (RBITXr GPR64:$Rn))>;
 915 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 916                 (i32 1))),
 917           (CLSWr GPR32:$Rn)>;
 918 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 919                 (i64 1))),
 920           (CLSXr GPR64:$Rn)>;
 921
 922 // Unlike the other one operand instructions, the instructions with the "rev"
 923 // mnemonic do *not* just different in the size bit, but actually use different
 924 // opcode bits for the different sizes.
 925 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 926 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 927 def REV32Xr : OneXRegData<0b010, "rev32",
 928                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 929
 930 def : InstAlias<"rev64 $Rd, $Rn", (REVXr GPR64:$Rd, GPR64:$Rn), 0>;
 931
 932 // The bswap commutes with the rotr so we want a pattern for both possible
 933 // orders.
 934 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 935 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 936
 937 //===----------------------------------------------------------------------===//
 938 // Bitfield immediate extraction instruction.
 939 //===----------------------------------------------------------------------===//
 940 let hasSideEffects = 0 in
 941 defm EXTR : ExtractImm<"extr">;
 942 def : InstAlias<"ror $dst, $src, $shift",
 943             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 944 def : InstAlias<"ror $dst, $src, $shift",
 945             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 946
 947 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 948           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 949 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 950           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 951
 952 //===----------------------------------------------------------------------===//
 953 // Other bitfield immediate instructions.
 954 //===----------------------------------------------------------------------===//
 955 let hasSideEffects = 0 in {
 956 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 957 defm SBFM : BitfieldImm<0b00, "sbfm">;
 958 defm UBFM : BitfieldImm<0b10, "ubfm">;
 959 }
 960
 961 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 962   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 963   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 964 }]>;
 965
 966 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 967   uint64_t enc = 31 - N->getZExtValue();
 968   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 969 }]>;
 970
 971 // min(7, 31 - shift_amt)
 972 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 973   uint64_t enc = 31 - N->getZExtValue();
 974   enc = enc > 7 ? 7 : enc;
 975   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 976 }]>;
 977
 978 // min(15, 31 - shift_amt)
 979 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 980   uint64_t enc = 31 - N->getZExtValue();
 981   enc = enc > 15 ? 15 : enc;
 982   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 983 }]>;
 984
 985 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 986   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 987   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 988 }]>;
 989
 990 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 991   uint64_t enc = 63 - N->getZExtValue();
 992   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 993 }]>;
 994
 995 // min(7, 63 - shift_amt)
 996 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 997   uint64_t enc = 63 - N->getZExtValue();
 998   enc = enc > 7 ? 7 : enc;
 999   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1000 }]>;
1001
1002 // min(15, 63 - shift_amt)
1003 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1004   uint64_t enc = 63 - N->getZExtValue();
1005   enc = enc > 15 ? 15 : enc;
1006   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1007 }]>;
1008
1009 // min(31, 63 - shift_amt)
1010 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
1011   uint64_t enc = 63 - N->getZExtValue();
1012   enc = enc > 31 ? 31 : enc;
1013   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1014 }]>;
1015
1016 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
1017           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
1018                               (i64 (i32shift_b imm0_31:$imm)))>;
1019 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
1020           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
1021                               (i64 (i64shift_b imm0_63:$imm)))>;
1022
1023 let AddedComplexity = 10 in {
1024 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
1025           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1026 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
1027           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1028 }
1029
1030 def : InstAlias<"asr $dst, $src, $shift",
1031                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1032 def : InstAlias<"asr $dst, $src, $shift",
1033                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1034 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1035 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1036 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1037 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1038 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1039
1040 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
1041           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1042 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
1043           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1044
1045 def : InstAlias<"lsr $dst, $src, $shift",
1046                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1047 def : InstAlias<"lsr $dst, $src, $shift",
1048                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1049 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1050 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1051 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1052 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1053 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1054
1055 //===----------------------------------------------------------------------===//
1056 // Conditional comparison instructions.
1057 //===----------------------------------------------------------------------===//
1058 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
1059 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
1060
1061 //===----------------------------------------------------------------------===//
1062 // Conditional select instructions.
1063 //===----------------------------------------------------------------------===//
1064 defm CSEL  : CondSelect<0, 0b00, "csel">;
1065
1066 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
1067 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
1068 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
1069 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
1070
1071 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1072           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1073 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1074           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1075 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1076           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1077 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1078           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1079 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1080           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1081 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1082           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1083
1084 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1085           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1086 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1087           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1088 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1089           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1090 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1091           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1092
1093 // The inverse of the condition code from the alias instruction is what is used
1094 // in the aliased instruction. The parser all ready inverts the condition code
1095 // for these aliases.
1096 def : InstAlias<"cset $dst, $cc",
1097                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1098 def : InstAlias<"cset $dst, $cc",
1099                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1100
1101 def : InstAlias<"csetm $dst, $cc",
1102                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1103 def : InstAlias<"csetm $dst, $cc",
1104                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1105
1106 def : InstAlias<"cinc $dst, $src, $cc",
1107                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1108 def : InstAlias<"cinc $dst, $src, $cc",
1109                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1110
1111 def : InstAlias<"cinv $dst, $src, $cc",
1112                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1113 def : InstAlias<"cinv $dst, $src, $cc",
1114                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1115
1116 def : InstAlias<"cneg $dst, $src, $cc",
1117                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1118 def : InstAlias<"cneg $dst, $src, $cc",
1119                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1120
1121 //===----------------------------------------------------------------------===//
1122 // PC-relative instructions.
1123 //===----------------------------------------------------------------------===//
1124 let isReMaterializable = 1 in {
1125 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1126 def ADR  : ADRI<0, "adr", adrlabel, []>;
1127 } // hasSideEffects = 0
1128
1129 def ADRP : ADRI<1, "adrp", adrplabel,
1130                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1131 } // isReMaterializable = 1
1132
1133 // page address of a constant pool entry, block address
1134 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1135 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1136
1137 //===----------------------------------------------------------------------===//
1138 // Unconditional branch (register) instructions.
1139 //===----------------------------------------------------------------------===//
1140
1141 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1142 def RET  : BranchReg<0b0010, "ret", []>;
1143 def DRPS : SpecialReturn<0b0101, "drps">;
1144 def ERET : SpecialReturn<0b0100, "eret">;
1145 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1146
1147 // Default to the LR register.
1148 def : InstAlias<"ret", (RET LR)>;
1149
1150 let isCall = 1, Defs = [LR], Uses = [SP] in {
1151 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1152 } // isCall
1153
1154 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1155 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1156 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1157
1158 // Create a separate pseudo-instruction for codegen to use so that we don't
1159 // flag lr as used in every function. It'll be restored before the RET by the
1160 // epilogue if it's legitimately used.
1161 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1162   let isTerminator = 1;
1163   let isBarrier = 1;
1164   let isReturn = 1;
1165 }
1166
1167 // This is a directive-like pseudo-instruction. The purpose is to insert an
1168 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1169 // (which in the usual case is a BLR).
1170 let hasSideEffects = 1 in
1171 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1172   let AsmString = ".tlsdesccall $sym";
1173 }
1174
1175 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1176 // FIXME: can "hasSideEffects be dropped?
1177 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1178     isCodeGenOnly = 1 in
1179 def TLSDESC_CALLSEQ
1180     : Pseudo<(outs), (ins i64imm:$sym),
1181              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>;
1182 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1183           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1184
1185 //===----------------------------------------------------------------------===//
1186 // Conditional branch (immediate) instruction.
1187 //===----------------------------------------------------------------------===//
1188 def Bcc : BranchCond;
1189
1190 //===----------------------------------------------------------------------===//
1191 // Compare-and-branch instructions.
1192 //===----------------------------------------------------------------------===//
1193 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1194 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1195
1196 //===----------------------------------------------------------------------===//
1197 // Test-bit-and-branch instructions.
1198 //===----------------------------------------------------------------------===//
1199 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1200 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1201
1202 //===----------------------------------------------------------------------===//
1203 // Unconditional branch (immediate) instructions.
1204 //===----------------------------------------------------------------------===//
1205 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1206 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1207 } // isBranch, isTerminator, isBarrier
1208
1209 let isCall = 1, Defs = [LR], Uses = [SP] in {
1210 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1211 } // isCall
1212 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1213
1214 //===----------------------------------------------------------------------===//
1215 // Exception generation instructions.
1216 //===----------------------------------------------------------------------===//
1217 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1218 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1219 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1220 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1221 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1222 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1223 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1224 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1225
1226 // DCPSn defaults to an immediate operand of zero if unspecified.
1227 def : InstAlias<"dcps1", (DCPS1 0)>;
1228 def : InstAlias<"dcps2", (DCPS2 0)>;
1229 def : InstAlias<"dcps3", (DCPS3 0)>;
1230
1231 //===----------------------------------------------------------------------===//
1232 // Load instructions.
1233 //===----------------------------------------------------------------------===//
1234
1235 // Pair (indexed, offset)
1236 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1237 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1238 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1239 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1240 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1241
1242 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1243
1244 // Pair (pre-indexed)
1245 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1246 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1247 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1248 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1249 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1250
1251 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1252
1253 // Pair (post-indexed)
1254 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1255 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1256 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1257 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1258 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1259
1260 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1261
1262
1263 // Pair (no allocate)
1264 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1265 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1266 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1267 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1268 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1269
1270 //---
1271 // (register offset)
1272 //---
1273
1274 // Integer
1275 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1276 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1277 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1278 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1279
1280 // Floating-point
1281 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1282 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1283 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1284 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1285 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1286
1287 // Load sign-extended half-word
1288 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1289 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1290
1291 // Load sign-extended byte
1292 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1293 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1294
1295 // Load sign-extended word
1296 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1297
1298 // Pre-fetch.
1299 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1300
1301 // For regular load, we do not have any alignment requirement.
1302 // Thus, it is safe to directly map the vector loads with interesting
1303 // addressing modes.
1304 // FIXME: We could do the same for bitconvert to floating point vectors.
1305 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1306                               ValueType ScalTy, ValueType VecTy,
1307                               Instruction LOADW, Instruction LOADX,
1308                               SubRegIndex sub> {
1309   def : Pat<(VecTy (scalar_to_vector (ScalTy
1310               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1311             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1312                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1313                            sub)>;
1314
1315   def : Pat<(VecTy (scalar_to_vector (ScalTy
1316               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1317             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1318                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1319                            sub)>;
1320 }
1321
1322 let AddedComplexity = 10 in {
1323 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1324 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1325
1326 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1327 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1328
1329 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1330 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1331
1332 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1333 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1334
1335 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1336 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1337
1338 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1339
1340 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1341
1342
1343 def : Pat <(v1i64 (scalar_to_vector (i64
1344                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1345                                            ro_Wextend64:$extend))))),
1346            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1347
1348 def : Pat <(v1i64 (scalar_to_vector (i64
1349                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1350                                            ro_Xextend64:$extend))))),
1351            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1352 }
1353
1354 // Match all load 64 bits width whose type is compatible with FPR64
1355 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1356                         Instruction LOADW, Instruction LOADX> {
1357
1358   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1359             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1360
1361   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1362             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1363 }
1364
1365 let AddedComplexity = 10 in {
1366 let Predicates = [IsLE] in {
1367   // We must do vector loads with LD1 in big-endian.
1368   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1369   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1370   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1371   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1372   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1373 }
1374
1375 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1376 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1377
1378 // Match all load 128 bits width whose type is compatible with FPR128
1379 let Predicates = [IsLE] in {
1380   // We must do vector loads with LD1 in big-endian.
1381   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1382   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1383   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1384   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1385   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1386   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1387   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1388 }
1389 } // AddedComplexity = 10
1390
1391 // zextload -> i64
1392 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1393                             Instruction INSTW, Instruction INSTX> {
1394   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1395             (SUBREG_TO_REG (i64 0),
1396                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1397                            sub_32)>;
1398
1399   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1400             (SUBREG_TO_REG (i64 0),
1401                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1402                            sub_32)>;
1403 }
1404
1405 let AddedComplexity = 10 in {
1406   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1407   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1408   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1409
1410   // zextloadi1 -> zextloadi8
1411   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1412
1413   // extload -> zextload
1414   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1415   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1416   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1417
1418   // extloadi1 -> zextloadi8
1419   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1420 }
1421
1422
1423 // zextload -> i64
1424 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1425                             Instruction INSTW, Instruction INSTX> {
1426   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1427             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1428
1429   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1430             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1431
1432 }
1433
1434 let AddedComplexity = 10 in {
1435   // extload -> zextload
1436   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1437   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1438   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1439
1440   // zextloadi1 -> zextloadi8
1441   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1442 }
1443
1444 //---
1445 // (unsigned immediate)
1446 //---
1447 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1448                    [(set GPR64:$Rt,
1449                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1450 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1451                    [(set GPR32:$Rt,
1452                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1453 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1454                    [(set FPR8:$Rt,
1455                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1456 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1457                    [(set (f16 FPR16:$Rt),
1458                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1459 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1460                    [(set (f32 FPR32:$Rt),
1461                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1462 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1463                    [(set (f64 FPR64:$Rt),
1464                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1465 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1466                  [(set (f128 FPR128:$Rt),
1467                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1468
1469 // For regular load, we do not have any alignment requirement.
1470 // Thus, it is safe to directly map the vector loads with interesting
1471 // addressing modes.
1472 // FIXME: We could do the same for bitconvert to floating point vectors.
1473 def : Pat <(v8i8 (scalar_to_vector (i32
1474                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1475            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1476                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1477 def : Pat <(v16i8 (scalar_to_vector (i32
1478                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1479            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1480                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1481 def : Pat <(v4i16 (scalar_to_vector (i32
1482                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1483            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1484                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1485 def : Pat <(v8i16 (scalar_to_vector (i32
1486                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1487            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1488                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1489 def : Pat <(v2i32 (scalar_to_vector (i32
1490                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1491            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1492                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1493 def : Pat <(v4i32 (scalar_to_vector (i32
1494                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1495            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1496                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1497 def : Pat <(v1i64 (scalar_to_vector (i64
1498                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1499            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1500 def : Pat <(v2i64 (scalar_to_vector (i64
1501                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1502            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1503                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1504
1505 // Match all load 64 bits width whose type is compatible with FPR64
1506 let Predicates = [IsLE] in {
1507   // We must use LD1 to perform vector loads in big-endian.
1508   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1509             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1510   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1511             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1512   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1513             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1514   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1515             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1516   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1517             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1518 }
1519 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1520           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1521 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1522           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1523
1524 // Match all load 128 bits width whose type is compatible with FPR128
1525 let Predicates = [IsLE] in {
1526   // We must use LD1 to perform vector loads in big-endian.
1527   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1528             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1529   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1530             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1531   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1532             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1533   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1534             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1535   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1536             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1537   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1538             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1539   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1540             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1541 }
1542 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1543           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1544
1545 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1546                     [(set GPR32:$Rt,
1547                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1548                                                      uimm12s2:$offset)))]>;
1549 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1550                     [(set GPR32:$Rt,
1551                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1552                                                    uimm12s1:$offset)))]>;
1553 // zextload -> i64
1554 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1555     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1556 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1557     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1558
1559 // zextloadi1 -> zextloadi8
1560 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1561           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1562 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1563     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1564
1565 // extload -> zextload
1566 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1567           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1568 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1569           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1570 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1571           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1572 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1573     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1574 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1575     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1576 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1577     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1578 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1579     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1580
1581 // load sign-extended half-word
1582 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1583                      [(set GPR32:$Rt,
1584                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1585                                                       uimm12s2:$offset)))]>;
1586 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1587                      [(set GPR64:$Rt,
1588                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1589                                                       uimm12s2:$offset)))]>;
1590
1591 // load sign-extended byte
1592 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1593                      [(set GPR32:$Rt,
1594                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1595                                                     uimm12s1:$offset)))]>;
1596 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1597                      [(set GPR64:$Rt,
1598                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1599                                                     uimm12s1:$offset)))]>;
1600
1601 // load sign-extended word
1602 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1603                      [(set GPR64:$Rt,
1604                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1605                                                       uimm12s4:$offset)))]>;
1606
1607 // load zero-extended word
1608 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1609       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1610
1611 // Pre-fetch.
1612 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1613                         [(AArch64Prefetch imm:$Rt,
1614                                         (am_indexed64 GPR64sp:$Rn,
1615                                                       uimm12s8:$offset))]>;
1616
1617 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1618
1619 //---
1620 // (literal)
1621 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1622 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1623 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1624 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1625 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1626
1627 // load sign-extended word
1628 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1629
1630 // prefetch
1631 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1632 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1633
1634 //---
1635 // (unscaled immediate)
1636 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1637                     [(set GPR64:$Rt,
1638                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1639 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1640                     [(set GPR32:$Rt,
1641                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1642 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1643                     [(set FPR8:$Rt,
1644                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1645 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1646                     [(set FPR16:$Rt,
1647                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1648 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1649                     [(set (f32 FPR32:$Rt),
1650                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1651 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1652                     [(set (f64 FPR64:$Rt),
1653                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1654 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1655                     [(set (f128 FPR128:$Rt),
1656                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1657
1658 defm LDURHH
1659     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1660              [(set GPR32:$Rt,
1661                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1662 defm LDURBB
1663     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1664              [(set GPR32:$Rt,
1665                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1666
1667 // Match all load 64 bits width whose type is compatible with FPR64
1668 let Predicates = [IsLE] in {
1669   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1670             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1671   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1672             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1673   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1674             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1675   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1676             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1677   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1678             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1679 }
1680 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1681           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1682 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1683           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1684
1685 // Match all load 128 bits width whose type is compatible with FPR128
1686 let Predicates = [IsLE] in {
1687   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1688             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1689   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1690             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1691   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1692             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1693   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1694             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1695   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1696             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1697   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1698             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1699   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1700             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1701 }
1702
1703 //  anyext -> zext
1704 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1705           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1706 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1707           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1708 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1709           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1710 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1711     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1712 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1713     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1714 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1715     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1716 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1717     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1718 // unscaled zext
1719 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1720           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1721 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1722           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1723 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1724           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1725 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1726     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1727 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1728     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1729 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1730     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1731 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1732     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1733
1734
1735 //---
1736 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1737
1738 // Define new assembler match classes as we want to only match these when
1739 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1740 // associate a DiagnosticType either, as we want the diagnostic for the
1741 // canonical form (the scaled operand) to take precedence.
1742 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1743   let Name = "SImm9OffsetFB" # Width;
1744   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1745   let RenderMethod = "addImmOperands";
1746 }
1747
1748 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1749 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1750 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1751 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1752 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1753
1754 def simm9_offset_fb8 : Operand<i64> {
1755   let ParserMatchClass = SImm9OffsetFB8Operand;
1756 }
1757 def simm9_offset_fb16 : Operand<i64> {
1758   let ParserMatchClass = SImm9OffsetFB16Operand;
1759 }
1760 def simm9_offset_fb32 : Operand<i64> {
1761   let ParserMatchClass = SImm9OffsetFB32Operand;
1762 }
1763 def simm9_offset_fb64 : Operand<i64> {
1764   let ParserMatchClass = SImm9OffsetFB64Operand;
1765 }
1766 def simm9_offset_fb128 : Operand<i64> {
1767   let ParserMatchClass = SImm9OffsetFB128Operand;
1768 }
1769
1770 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1771                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1772 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1773                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1774 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1775                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1776 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1777                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1778 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1779                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1780 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1781                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1782 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1783                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1784
1785 // zextload -> i64
1786 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1787   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1788 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1789   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1790
1791 // load sign-extended half-word
1792 defm LDURSHW
1793     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1794                [(set GPR32:$Rt,
1795                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1796 defm LDURSHX
1797     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1798               [(set GPR64:$Rt,
1799                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1800
1801 // load sign-extended byte
1802 defm LDURSBW
1803     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1804                 [(set GPR32:$Rt,
1805                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1806 defm LDURSBX
1807     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1808                 [(set GPR64:$Rt,
1809                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1810
1811 // load sign-extended word
1812 defm LDURSW
1813     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1814               [(set GPR64:$Rt,
1815                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1816
1817 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1818 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1819                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1820 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1821                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1822 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1823                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1824 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1825                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1826 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1827                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1828 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1829                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1830 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1831                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1832
1833 // Pre-fetch.
1834 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1835                   [(AArch64Prefetch imm:$Rt,
1836                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1837
1838 //---
1839 // (unscaled immediate, unprivileged)
1840 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1841 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1842
1843 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1844 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1845
1846 // load sign-extended half-word
1847 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1848 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1849
1850 // load sign-extended byte
1851 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1852 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1853
1854 // load sign-extended word
1855 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1856
1857 //---
1858 // (immediate pre-indexed)
1859 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1860 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1861 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1862 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1863 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1864 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1865 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1866
1867 // load sign-extended half-word
1868 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1869 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1870
1871 // load sign-extended byte
1872 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1873 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1874
1875 // load zero-extended byte
1876 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1877 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1878
1879 // load sign-extended word
1880 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1881
1882 //---
1883 // (immediate post-indexed)
1884 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1885 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1886 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1887 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1888 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1889 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1890 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1891
1892 // load sign-extended half-word
1893 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1894 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1895
1896 // load sign-extended byte
1897 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1898 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1899
1900 // load zero-extended byte
1901 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1902 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1903
1904 // load sign-extended word
1905 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1906
1907 //===----------------------------------------------------------------------===//
1908 // Store instructions.
1909 //===----------------------------------------------------------------------===//
1910
1911 // Pair (indexed, offset)
1912 // FIXME: Use dedicated range-checked addressing mode operand here.
1913 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1914 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1915 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1916 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1917 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1918
1919 // Pair (pre-indexed)
1920 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1921 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1922 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1923 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1924 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1925
1926 // Pair (pre-indexed)
1927 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1928 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1929 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1930 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1931 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1932
1933 // Pair (no allocate)
1934 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1935 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1936 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1937 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1938 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1939
1940 //---
1941 // (Register offset)
1942
1943 // Integer
1944 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1945 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1946 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1947 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1948
1949
1950 // Floating-point
1951 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1952 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1953 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1954 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1955 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1956
1957 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1958                                  Instruction STRW, Instruction STRX> {
1959
1960   def : Pat<(storeop GPR64:$Rt,
1961                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1962             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1963                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1964
1965   def : Pat<(storeop GPR64:$Rt,
1966                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1967             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1968                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1969 }
1970
1971 let AddedComplexity = 10 in {
1972   // truncstore i64
1973   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1974   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1975   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1976 }
1977
1978 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1979                          Instruction STRW, Instruction STRX> {
1980   def : Pat<(store (VecTy FPR:$Rt),
1981                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1982             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1983
1984   def : Pat<(store (VecTy FPR:$Rt),
1985                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1986             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1987 }
1988
1989 let AddedComplexity = 10 in {
1990 // Match all store 64 bits width whose type is compatible with FPR64
1991 let Predicates = [IsLE] in {
1992   // We must use ST1 to store vectors in big-endian.
1993   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1994   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1995   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1996   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1997   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1998 }
1999
2000 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
2001 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
2002
2003 // Match all store 128 bits width whose type is compatible with FPR128
2004 let Predicates = [IsLE] in {
2005   // We must use ST1 to store vectors in big-endian.
2006   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
2007   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
2008   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
2009   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
2010   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
2011   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
2012   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
2013 }
2014 } // AddedComplexity = 10
2015
2016 // Match stores from lane 0 to the appropriate subreg's store.
2017 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
2018                               ValueType VecTy, ValueType STy,
2019                               SubRegIndex SubRegIdx,
2020                               Instruction STRW, Instruction STRX> {
2021
2022   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2023                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2024             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2025                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2026
2027   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2028                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2029             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2030                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2031 }
2032
2033 let AddedComplexity = 19 in {
2034   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
2035   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
2036   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
2037   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
2038   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
2039   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
2040   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
2041 }
2042
2043 //---
2044 // (unsigned immediate)
2045 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
2046                    [(store GPR64:$Rt,
2047                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2048 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
2049                     [(store GPR32:$Rt,
2050                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2051 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
2052                     [(store FPR8:$Rt,
2053                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
2054 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
2055                     [(store (f16 FPR16:$Rt),
2056                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
2057 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
2058                     [(store (f32 FPR32:$Rt),
2059                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2060 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
2061                     [(store (f64 FPR64:$Rt),
2062                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2063 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
2064
2065 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
2066                      [(truncstorei16 GPR32:$Rt,
2067                                      (am_indexed16 GPR64sp:$Rn,
2068                                                    uimm12s2:$offset))]>;
2069 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
2070                      [(truncstorei8 GPR32:$Rt,
2071                                     (am_indexed8 GPR64sp:$Rn,
2072                                                  uimm12s1:$offset))]>;
2073
2074 // Match all store 64 bits width whose type is compatible with FPR64
2075 let AddedComplexity = 10 in {
2076 let Predicates = [IsLE] in {
2077   // We must use ST1 to store vectors in big-endian.
2078   def : Pat<(store (v2f32 FPR64:$Rt),
2079                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2080             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2081   def : Pat<(store (v8i8 FPR64:$Rt),
2082                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2083             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2084   def : Pat<(store (v4i16 FPR64:$Rt),
2085                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2086             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2087   def : Pat<(store (v2i32 FPR64:$Rt),
2088                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2089             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2090   def : Pat<(store (v4f16 FPR64:$Rt),
2091                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2092             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2093 }
2094 def : Pat<(store (v1f64 FPR64:$Rt),
2095                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2096           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2097 def : Pat<(store (v1i64 FPR64:$Rt),
2098                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2099           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2100
2101 // Match all store 128 bits width whose type is compatible with FPR128
2102 let Predicates = [IsLE] in {
2103   // We must use ST1 to store vectors in big-endian.
2104   def : Pat<(store (v4f32 FPR128:$Rt),
2105                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2106             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2107   def : Pat<(store (v2f64 FPR128:$Rt),
2108                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2109             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2110   def : Pat<(store (v16i8 FPR128:$Rt),
2111                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2112             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2113   def : Pat<(store (v8i16 FPR128:$Rt),
2114                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2115             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2116   def : Pat<(store (v4i32 FPR128:$Rt),
2117                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2118             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2119   def : Pat<(store (v2i64 FPR128:$Rt),
2120                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2121             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2122   def : Pat<(store (v8f16 FPR128:$Rt),
2123                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2124             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2125 }
2126 def : Pat<(store (f128  FPR128:$Rt),
2127                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2128           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2129
2130 // truncstore i64
2131 def : Pat<(truncstorei32 GPR64:$Rt,
2132                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2133   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2134 def : Pat<(truncstorei16 GPR64:$Rt,
2135                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2136   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2137 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2138   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2139
2140 } // AddedComplexity = 10
2141
2142 //---
2143 // (unscaled immediate)
2144 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2145                          [(store GPR64:$Rt,
2146                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2147 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2148                          [(store GPR32:$Rt,
2149                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2150 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2151                          [(store FPR8:$Rt,
2152                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2153 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2154                          [(store (f16 FPR16:$Rt),
2155                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2156 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2157                          [(store (f32 FPR32:$Rt),
2158                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2159 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2160                          [(store (f64 FPR64:$Rt),
2161                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2162 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2163                          [(store (f128 FPR128:$Rt),
2164                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2165 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2166                          [(truncstorei16 GPR32:$Rt,
2167                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2168 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2169                          [(truncstorei8 GPR32:$Rt,
2170                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2171
2172 // Match all store 64 bits width whose type is compatible with FPR64
2173 let Predicates = [IsLE] in {
2174   // We must use ST1 to store vectors in big-endian.
2175   def : Pat<(store (v2f32 FPR64:$Rt),
2176                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2177             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2178   def : Pat<(store (v8i8 FPR64:$Rt),
2179                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2180             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2181   def : Pat<(store (v4i16 FPR64:$Rt),
2182                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2183             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2184   def : Pat<(store (v2i32 FPR64:$Rt),
2185                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2186             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2187   def : Pat<(store (v4f16 FPR64:$Rt),
2188                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2189             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2190 }
2191 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2192           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2193 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2194           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2195
2196 // Match all store 128 bits width whose type is compatible with FPR128
2197 let Predicates = [IsLE] in {
2198   // We must use ST1 to store vectors in big-endian.
2199   def : Pat<(store (v4f32 FPR128:$Rt),
2200                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2201             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2202   def : Pat<(store (v2f64 FPR128:$Rt),
2203                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2204             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2205   def : Pat<(store (v16i8 FPR128:$Rt),
2206                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2207             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2208   def : Pat<(store (v8i16 FPR128:$Rt),
2209                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2210             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2211   def : Pat<(store (v4i32 FPR128:$Rt),
2212                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2213             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2214   def : Pat<(store (v2i64 FPR128:$Rt),
2215                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2216             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2217   def : Pat<(store (v2f64 FPR128:$Rt),
2218                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2219             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2220   def : Pat<(store (v8f16 FPR128:$Rt),
2221                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2222             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2223 }
2224
2225 // unscaled i64 truncating stores
2226 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2227   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2228 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2229   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2230 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2231   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2232
2233 //---
2234 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2235 def : InstAlias<"str $Rt, [$Rn, $offset]",
2236                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2237 def : InstAlias<"str $Rt, [$Rn, $offset]",
2238                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2239 def : InstAlias<"str $Rt, [$Rn, $offset]",
2240                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2241 def : InstAlias<"str $Rt, [$Rn, $offset]",
2242                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2243 def : InstAlias<"str $Rt, [$Rn, $offset]",
2244                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2245 def : InstAlias<"str $Rt, [$Rn, $offset]",
2246                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2247 def : InstAlias<"str $Rt, [$Rn, $offset]",
2248                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2249
2250 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2251                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2252 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2253                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2254
2255 //---
2256 // (unscaled immediate, unprivileged)
2257 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2258 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2259
2260 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2261 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2262
2263 //---
2264 // (immediate pre-indexed)
2265 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2266 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2267 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2268 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2269 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2270 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2271 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2272
2273 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2274 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2275
2276 // truncstore i64
2277 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2278   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2279            simm9:$off)>;
2280 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2281   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2282             simm9:$off)>;
2283 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2284   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2285             simm9:$off)>;
2286
2287 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2288           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2289 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2290           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2291 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2292           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2293 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2294           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2295 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2296           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2297 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2298           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2299 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2300           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2301
2302 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2303           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2304 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2305           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2306 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2307           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2308 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2309           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2310 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2311           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2312 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2313           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2314 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2315           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2316
2317 //---
2318 // (immediate post-indexed)
2319 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2320 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2321 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2322 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2323 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2324 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2325 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2326
2327 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2328 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2329
2330 // truncstore i64
2331 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2332   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2333             simm9:$off)>;
2334 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2335   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2336              simm9:$off)>;
2337 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2338   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2339              simm9:$off)>;
2340
2341 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2342           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2343 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2344           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2345 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2346           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2347 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2348           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2349 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2350           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2351 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2352           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2353 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2354           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2355
2356 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2357           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2358 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2359           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2360 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2361           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2362 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2363           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2364 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2365           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2366 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2367           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2368 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2369           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2370
2371 //===----------------------------------------------------------------------===//
2372 // Load/store exclusive instructions.
2373 //===----------------------------------------------------------------------===//
2374
2375 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2376 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2377 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2378 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2379
2380 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2381 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2382 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2383 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2384
2385 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2386 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2387 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2388 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2389
2390 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2391 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2392 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2393 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2394
2395 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2396 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2397 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2398 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2399
2400 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2401 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2402 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2403 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2404
2405 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2406 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2407
2408 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2409 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2410
2411 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2412 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2413
2414 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2415 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2416
2417 let Predicates = [HasV8_1a] in {
2418   // v8.1a "Limited Order Region" extension load-acquire instructions
2419   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2420   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2421   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2422   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2423
2424   // v8.1a "Limited Order Region" extension store-release instructions
2425   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2426   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2427   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2428   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2429 }
2430
2431 //===----------------------------------------------------------------------===//
2432 // Scaled floating point to integer conversion instructions.
2433 //===----------------------------------------------------------------------===//
2434
2435 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2436 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2437 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2438 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2439 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2440 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2441 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2442 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2443 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2444 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2445 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2446 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2447 let isCodeGenOnly = 1 in {
2448 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2449 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2450 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2451 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2452 }
2453
2454 multiclass FPToIntegerPats<SDNode to_int, SDNode round, string INST> {
2455   def : Pat<(i32 (to_int (round f32:$Rn))),
2456             (!cast<Instruction>(INST # UWSr) f32:$Rn)>;
2457   def : Pat<(i64 (to_int (round f32:$Rn))),
2458             (!cast<Instruction>(INST # UXSr) f32:$Rn)>;
2459   def : Pat<(i32 (to_int (round f64:$Rn))),
2460             (!cast<Instruction>(INST # UWDr) f64:$Rn)>;
2461   def : Pat<(i64 (to_int (round f64:$Rn))),
2462             (!cast<Instruction>(INST # UXDr) f64:$Rn)>;
2463 }
2464
2465 defm : FPToIntegerPats<fp_to_sint, fceil,  "FCVTPS">;
2466 defm : FPToIntegerPats<fp_to_uint, fceil,  "FCVTPU">;
2467 defm : FPToIntegerPats<fp_to_sint, ffloor, "FCVTMS">;
2468 defm : FPToIntegerPats<fp_to_uint, ffloor, "FCVTMU">;
2469 defm : FPToIntegerPats<fp_to_sint, ftrunc, "FCVTZS">;
2470 defm : FPToIntegerPats<fp_to_uint, ftrunc, "FCVTZU">;
2471 defm : FPToIntegerPats<fp_to_sint, frnd,   "FCVTAS">;
2472 defm : FPToIntegerPats<fp_to_uint, frnd,   "FCVTAU">;
2473
2474 //===----------------------------------------------------------------------===//
2475 // Scaled integer to floating point conversion instructions.
2476 //===----------------------------------------------------------------------===//
2477
2478 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2479 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2480
2481 //===----------------------------------------------------------------------===//
2482 // Unscaled integer to floating point conversion instruction.
2483 //===----------------------------------------------------------------------===//
2484
2485 defm FMOV : UnscaledConversion<"fmov">;
2486
2487 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2488 let isReMaterializable = 1, isCodeGenOnly = 1 in {
2489 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2490     PseudoInstExpansion<(FMOVWSr FPR32:$Rd, WZR)>,
2491     Requires<[NoZCZ]>;
2492 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2493     PseudoInstExpansion<(FMOVXDr FPR64:$Rd, XZR)>,
2494     Requires<[NoZCZ]>;
2495 }
2496
2497 //===----------------------------------------------------------------------===//
2498 // Floating point conversion instruction.
2499 //===----------------------------------------------------------------------===//
2500
2501 defm FCVT : FPConversion<"fcvt">;
2502
2503 //===----------------------------------------------------------------------===//
2504 // Floating point single operand instructions.
2505 //===----------------------------------------------------------------------===//
2506
2507 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2508 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2509 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2510 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2511 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2512 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2513 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2514 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2515
2516 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2517           (FRINTNDr FPR64:$Rn)>;
2518
2519 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2520 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2521
2522 let SchedRW = [WriteFDiv] in {
2523 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2524 }
2525
2526 //===----------------------------------------------------------------------===//
2527 // Floating point two operand instructions.
2528 //===----------------------------------------------------------------------===//
2529
2530 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2531 let SchedRW = [WriteFDiv] in {
2532 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2533 }
2534 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", fmaxnum>;
2535 defm FMAX   : TwoOperandFPData<0b0100, "fmax", fmaxnan>;
2536 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", fminnum>;
2537 defm FMIN   : TwoOperandFPData<0b0101, "fmin", fminnan>;
2538 let SchedRW = [WriteFMul] in {
2539 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2540 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2541 }
2542 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2543
2544 def : Pat<(v1f64 (fmaxnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2545           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2546 def : Pat<(v1f64 (fminnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2547           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2548 def : Pat<(v1f64 (fmaxnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2549           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2550 def : Pat<(v1f64 (fminnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2551           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2552
2553 //===----------------------------------------------------------------------===//
2554 // Floating point three operand instructions.
2555 //===----------------------------------------------------------------------===//
2556
2557 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2558 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2559      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2560 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2561      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2562 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2563      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2564
2565 // The following def pats catch the case where the LHS of an FMA is negated.
2566 // The TriOpFrag above catches the case where the middle operand is negated.
2567
2568 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2569 // the NEON variant.
2570 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2571           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2572
2573 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2574           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2575
2576 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2577 // "(-a) + b*(-c)".
2578 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2579           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2580
2581 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2582           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2583
2584 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2585           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2586
2587 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2588           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2589
2590 //===----------------------------------------------------------------------===//
2591 // Floating point comparison instructions.
2592 //===----------------------------------------------------------------------===//
2593
2594 defm FCMPE : FPComparison<1, "fcmpe">;
2595 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2596
2597 //===----------------------------------------------------------------------===//
2598 // Floating point conditional comparison instructions.
2599 //===----------------------------------------------------------------------===//
2600
2601 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2602 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
2603
2604 //===----------------------------------------------------------------------===//
2605 // Floating point conditional select instruction.
2606 //===----------------------------------------------------------------------===//
2607
2608 defm FCSEL : FPCondSelect<"fcsel">;
2609
2610 // CSEL instructions providing f128 types need to be handled by a
2611 // pseudo-instruction since the eventual code will need to introduce basic
2612 // blocks and control flow.
2613 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2614                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2615                       [(set (f128 FPR128:$Rd),
2616                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2617                                        (i32 imm:$cond), NZCV))]> {
2618   let Uses = [NZCV];
2619   let usesCustomInserter = 1;
2620 }
2621
2622
2623 //===----------------------------------------------------------------------===//
2624 // Floating point immediate move.
2625 //===----------------------------------------------------------------------===//
2626
2627 let isReMaterializable = 1 in {
2628 defm FMOV : FPMoveImmediate<"fmov">;
2629 }
2630
2631 //===----------------------------------------------------------------------===//
2632 // Advanced SIMD two vector instructions.
2633 //===----------------------------------------------------------------------===//
2634
2635 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2636                                           uabsdiff>;
2637 // Match UABDL in log2-shuffle patterns.
2638 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2639                (v8i16 (add (sub (zext (v8i8 V64:$opA)),
2640                                 (zext (v8i8 V64:$opB))),
2641                            (AArch64vashr v8i16:$src, (i32 15))))),
2642           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
2643 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2644                (v8i16 (add (sub (zext (extract_high_v16i8 V128:$opA)),
2645                                 (zext (extract_high_v16i8 V128:$opB))),
2646                            (AArch64vashr v8i16:$src, (i32 15))))),
2647           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
2648 def : Pat<(xor (v4i32 (AArch64vashr v4i32:$src, (i32 31))),
2649                (v4i32 (add (sub (zext (v4i16 V64:$opA)),
2650                                 (zext (v4i16 V64:$opB))),
2651                            (AArch64vashr v4i32:$src, (i32 31))))),
2652           (UABDLv4i16_v4i32 V64:$opA, V64:$opB)>;
2653 def : Pat<(xor (v4i32 (AArch64vashr v4i32:$src, (i32 31))),
2654                (v4i32 (add (sub (zext (extract_high_v8i16 V128:$opA)),
2655                                 (zext (extract_high_v8i16 V128:$opB))),
2656                           (AArch64vashr v4i32:$src, (i32 31))))),
2657           (UABDLv8i16_v4i32 V128:$opA, V128:$opB)>;
2658 def : Pat<(xor (v2i64 (AArch64vashr v2i64:$src, (i32 63))),
2659                (v2i64 (add (sub (zext (v2i32 V64:$opA)),
2660                                 (zext (v2i32 V64:$opB))),
2661                            (AArch64vashr v2i64:$src, (i32 63))))),
2662           (UABDLv2i32_v2i64 V64:$opA, V64:$opB)>;
2663 def : Pat<(xor (v2i64 (AArch64vashr v2i64:$src, (i32 63))),
2664                (v2i64 (add (sub (zext (extract_high_v4i32 V128:$opA)),
2665                                 (zext (extract_high_v4i32 V128:$opB))),
2666                           (AArch64vashr v2i64:$src, (i32 63))))),
2667           (UABDLv4i32_v2i64 V128:$opA, V128:$opB)>;
2668
2669 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2670 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2671                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2672           (ABSv8i8 V64:$src)>;
2673 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2674                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2675           (ABSv4i16 V64:$src)>;
2676 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2677                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2678           (ABSv2i32 V64:$src)>;
2679 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2680                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2681           (ABSv16i8 V128:$src)>;
2682 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2683                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2684           (ABSv8i16 V128:$src)>;
2685 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2686                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2687           (ABSv4i32 V128:$src)>;
2688 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2689                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2690           (ABSv2i64 V128:$src)>;
2691
2692 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2693 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2694 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2695 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2696 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2697 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2698 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2699 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2700 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2701
2702 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2703 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2704 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2705 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2706 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2707 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2708 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2709 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2710 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2711           (FCVTLv4i16 V64:$Rn)>;
2712 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2713                                                               (i64 4)))),
2714           (FCVTLv8i16 V128:$Rn)>;
2715 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2716 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2717                                                     (i64 2))))),
2718           (FCVTLv4i32 V128:$Rn)>;
2719
2720 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2721 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2722                                                     (i64 4))))),
2723           (FCVTLv8i16 V128:$Rn)>;
2724
2725 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2726 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2727 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2728 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2729 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2730 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2731           (FCVTNv4i16 V128:$Rn)>;
2732 def : Pat<(concat_vectors V64:$Rd,
2733                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2734           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2735 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2736 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2737 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2738           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2739 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2740 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2741 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2742                                         int_aarch64_neon_fcvtxn>;
2743 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2744 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2745 let isCodeGenOnly = 1 in {
2746 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2747                                        int_aarch64_neon_fcvtzs>;
2748 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2749                                        int_aarch64_neon_fcvtzu>;
2750 }
2751 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2752 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2753 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2754 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2755 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2756 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2757 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2758 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2759 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2760 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2761 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2762 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2763                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2764 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2765 // Aliases for MVN -> NOT.
2766 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2767                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2768 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2769                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2770
2771 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2772 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2773 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2774 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2775 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2776 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2777 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2778
2779 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2780 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2781 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2782 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2783 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2784 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2785 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2786 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2787
2788 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2789 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2790 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2791 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2792 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2793
2794 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2795 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2796 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2797 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2798 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2799        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2800 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2801 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2802 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2803 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2804 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2805 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2806 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2807 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2808 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2809        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2810 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2811                     int_aarch64_neon_uaddlp>;
2812 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2813 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2814 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2815 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2816 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2817 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2818
2819 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2820 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2821 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2822 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2823 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2824 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2825
2826 // Patterns for vector long shift (by element width). These need to match all
2827 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2828 // definition.
2829 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2830   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2831             (SHLLv8i8 V64:$Rn)>;
2832   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2833             (SHLLv16i8 V128:$Rn)>;
2834   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2835             (SHLLv4i16 V64:$Rn)>;
2836   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2837             (SHLLv8i16 V128:$Rn)>;
2838   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2839             (SHLLv2i32 V64:$Rn)>;
2840   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2841             (SHLLv4i32 V128:$Rn)>;
2842 }
2843
2844 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2845 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2846 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2847
2848 //===----------------------------------------------------------------------===//
2849 // Advanced SIMD three vector instructions.
2850 //===----------------------------------------------------------------------===//
2851
2852 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2853 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2854 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2855 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2856 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2857 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2858 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2859 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2860 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2861 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2862 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2863 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2864 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2865 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2866 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2867 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2868 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2869 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2870 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", fmaxnum>;
2871 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2872 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", fmaxnan>;
2873 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2874 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", fminnum>;
2875 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2876 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", fminnan>;
2877
2878 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2879 // instruction expects the addend first, while the fma intrinsic puts it last.
2880 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2881             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2882 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2883             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2884
2885 // The following def pats catch the case where the LHS of an FMA is negated.
2886 // The TriOpFrag above catches the case where the middle operand is negated.
2887 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2888           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2889
2890 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2891           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2892
2893 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2894           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2895
2896 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2897 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2898 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2899 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2900 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2901 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2902                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2903 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2904                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2905 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2906 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2907 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2908       TriOpFrag<(add node:$LHS, (sabsdiff node:$MHS, node:$RHS))> >;
2909 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", sabsdiff>;
2910 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2911 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2912 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2913 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", smax>;
2914 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2915 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", smin>;
2916 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2917 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2918 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2919 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2920 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2921 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2922 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2923 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2924 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2925 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2926 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2927       TriOpFrag<(add node:$LHS, (uabsdiff node:$MHS, node:$RHS))> >;
2928 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", uabsdiff>;
2929 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2930 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2931 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2932 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", umax>;
2933 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2934 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", umin>;
2935 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2936 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2937 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2938 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2939 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2940 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2941 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2942 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
2943                                                   int_aarch64_neon_sqadd>;
2944 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
2945                                                     int_aarch64_neon_sqsub>;
2946
2947 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2948 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2949                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2950 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2951 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2952 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2953     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2954 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2955 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2956                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2957 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2958
2959
2960 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2961           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2962 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2963           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2964 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2965           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2966 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2967           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2968
2969 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2970           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2971 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2972           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2973 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2974           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2975 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2976           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2977
2978 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2979                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2980 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2981                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2982 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2983                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2984 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2985                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2986
2987 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2988                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2989 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2990                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2991 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2992                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2993 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2994                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2995
2996 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2997                 "|cmls.8b\t$dst, $src1, $src2}",
2998                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2999 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
3000                 "|cmls.16b\t$dst, $src1, $src2}",
3001                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3002 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
3003                 "|cmls.4h\t$dst, $src1, $src2}",
3004                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3005 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
3006                 "|cmls.8h\t$dst, $src1, $src2}",
3007                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3008 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
3009                 "|cmls.2s\t$dst, $src1, $src2}",
3010                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3011 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
3012                 "|cmls.4s\t$dst, $src1, $src2}",
3013                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3014 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
3015                 "|cmls.2d\t$dst, $src1, $src2}",
3016                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3017
3018 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
3019                 "|cmlo.8b\t$dst, $src1, $src2}",
3020                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3021 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
3022                 "|cmlo.16b\t$dst, $src1, $src2}",
3023                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3024 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
3025                 "|cmlo.4h\t$dst, $src1, $src2}",
3026                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3027 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
3028                 "|cmlo.8h\t$dst, $src1, $src2}",
3029                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3030 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
3031                 "|cmlo.2s\t$dst, $src1, $src2}",
3032                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3033 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
3034                 "|cmlo.4s\t$dst, $src1, $src2}",
3035                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3036 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
3037                 "|cmlo.2d\t$dst, $src1, $src2}",
3038                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3039
3040 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
3041                 "|cmle.8b\t$dst, $src1, $src2}",
3042                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3043 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
3044                 "|cmle.16b\t$dst, $src1, $src2}",
3045                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3046 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
3047                 "|cmle.4h\t$dst, $src1, $src2}",
3048                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3049 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
3050                 "|cmle.8h\t$dst, $src1, $src2}",
3051                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3052 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
3053                 "|cmle.2s\t$dst, $src1, $src2}",
3054                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3055 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
3056                 "|cmle.4s\t$dst, $src1, $src2}",
3057                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3058 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
3059                 "|cmle.2d\t$dst, $src1, $src2}",
3060                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3061
3062 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
3063                 "|cmlt.8b\t$dst, $src1, $src2}",
3064                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3065 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
3066                 "|cmlt.16b\t$dst, $src1, $src2}",
3067                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3068 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
3069                 "|cmlt.4h\t$dst, $src1, $src2}",
3070                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3071 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
3072                 "|cmlt.8h\t$dst, $src1, $src2}",
3073                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3074 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
3075                 "|cmlt.2s\t$dst, $src1, $src2}",
3076                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3077 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
3078                 "|cmlt.4s\t$dst, $src1, $src2}",
3079                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3080 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
3081                 "|cmlt.2d\t$dst, $src1, $src2}",
3082                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3083
3084 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
3085                 "|fcmle.2s\t$dst, $src1, $src2}",
3086                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3087 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
3088                 "|fcmle.4s\t$dst, $src1, $src2}",
3089                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3090 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
3091                 "|fcmle.2d\t$dst, $src1, $src2}",
3092                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3093
3094 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
3095                 "|fcmlt.2s\t$dst, $src1, $src2}",
3096                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3097 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
3098                 "|fcmlt.4s\t$dst, $src1, $src2}",
3099                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3100 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
3101                 "|fcmlt.2d\t$dst, $src1, $src2}",
3102                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3103
3104 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
3105                 "|facle.2s\t$dst, $src1, $src2}",
3106                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3107 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
3108                 "|facle.4s\t$dst, $src1, $src2}",
3109                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3110 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
3111                 "|facle.2d\t$dst, $src1, $src2}",
3112                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3113
3114 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
3115                 "|faclt.2s\t$dst, $src1, $src2}",
3116                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3117 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
3118                 "|faclt.4s\t$dst, $src1, $src2}",
3119                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3120 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
3121                 "|faclt.2d\t$dst, $src1, $src2}",
3122                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3123
3124 //===----------------------------------------------------------------------===//
3125 // Advanced SIMD three scalar instructions.
3126 //===----------------------------------------------------------------------===//
3127
3128 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
3129 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
3130 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
3131 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
3132 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
3133 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
3134 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
3135 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
3136 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3137           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3138 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
3139                                      int_aarch64_neon_facge>;
3140 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
3141                                      int_aarch64_neon_facgt>;
3142 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
3143 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
3144 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
3145 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
3146 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
3147 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
3148 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3149 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3150 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3151 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3152 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3153 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3154 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3155 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3156 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3157 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3158 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3159 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3160 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3161 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3162 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3163 let Predicates = [HasV8_1a] in {
3164   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3165   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3166   def : Pat<(i32 (int_aarch64_neon_sqadd
3167                    (i32 FPR32:$Rd),
3168                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3169                                                    (i32 FPR32:$Rm))))),
3170             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3171   def : Pat<(i32 (int_aarch64_neon_sqsub
3172                    (i32 FPR32:$Rd),
3173                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3174                                                    (i32 FPR32:$Rm))))),
3175             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3176 }
3177
3178 def : InstAlias<"cmls $dst, $src1, $src2",
3179                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3180 def : InstAlias<"cmle $dst, $src1, $src2",
3181                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3182 def : InstAlias<"cmlo $dst, $src1, $src2",
3183                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3184 def : InstAlias<"cmlt $dst, $src1, $src2",
3185                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3186 def : InstAlias<"fcmle $dst, $src1, $src2",
3187                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3188 def : InstAlias<"fcmle $dst, $src1, $src2",
3189                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3190 def : InstAlias<"fcmlt $dst, $src1, $src2",
3191                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3192 def : InstAlias<"fcmlt $dst, $src1, $src2",
3193                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3194 def : InstAlias<"facle $dst, $src1, $src2",
3195                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3196 def : InstAlias<"facle $dst, $src1, $src2",
3197                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3198 def : InstAlias<"faclt $dst, $src1, $src2",
3199                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3200 def : InstAlias<"faclt $dst, $src1, $src2",
3201                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3202
3203 //===----------------------------------------------------------------------===//
3204 // Advanced SIMD three scalar instructions (mixed operands).
3205 //===----------------------------------------------------------------------===//
3206 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3207                                        int_aarch64_neon_sqdmulls_scalar>;
3208 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3209 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3210
3211 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3212                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3213                                                         (i32 FPR32:$Rm))))),
3214           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3215 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3216                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3217                                                         (i32 FPR32:$Rm))))),
3218           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3219
3220 //===----------------------------------------------------------------------===//
3221 // Advanced SIMD two scalar instructions.
3222 //===----------------------------------------------------------------------===//
3223
3224 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3225 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3226 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3227 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3228 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3229 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3230 defm FCMEQ  : SIMDFPCmpTwoScalar<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3231 defm FCMGE  : SIMDFPCmpTwoScalar<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3232 defm FCMGT  : SIMDFPCmpTwoScalar<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3233 defm FCMLE  : SIMDFPCmpTwoScalar<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3234 defm FCMLT  : SIMDFPCmpTwoScalar<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3235 defm FCVTAS : SIMDFPTwoScalar<   0, 0, 0b11100, "fcvtas">;
3236 defm FCVTAU : SIMDFPTwoScalar<   1, 0, 0b11100, "fcvtau">;
3237 defm FCVTMS : SIMDFPTwoScalar<   0, 0, 0b11011, "fcvtms">;
3238 defm FCVTMU : SIMDFPTwoScalar<   1, 0, 0b11011, "fcvtmu">;
3239 defm FCVTNS : SIMDFPTwoScalar<   0, 0, 0b11010, "fcvtns">;
3240 defm FCVTNU : SIMDFPTwoScalar<   1, 0, 0b11010, "fcvtnu">;
3241 defm FCVTPS : SIMDFPTwoScalar<   0, 1, 0b11010, "fcvtps">;
3242 defm FCVTPU : SIMDFPTwoScalar<   1, 1, 0b11010, "fcvtpu">;
3243 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3244 defm FCVTZS : SIMDFPTwoScalar<   0, 1, 0b11011, "fcvtzs">;
3245 defm FCVTZU : SIMDFPTwoScalar<   1, 1, 0b11011, "fcvtzu">;
3246 defm FRECPE : SIMDFPTwoScalar<   0, 1, 0b11101, "frecpe">;
3247 defm FRECPX : SIMDFPTwoScalar<   0, 1, 0b11111, "frecpx">;
3248 defm FRSQRTE : SIMDFPTwoScalar<  1, 1, 0b11101, "frsqrte">;
3249 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3250                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3251 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3252 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3253 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3254 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3255 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3256 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3257                                      int_aarch64_neon_suqadd>;
3258 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3259 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3260 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3261                                     int_aarch64_neon_usqadd>;
3262
3263 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3264
3265 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3266           (FCVTASv1i64 FPR64:$Rn)>;
3267 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3268           (FCVTAUv1i64 FPR64:$Rn)>;
3269 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3270           (FCVTMSv1i64 FPR64:$Rn)>;
3271 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3272           (FCVTMUv1i64 FPR64:$Rn)>;
3273 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3274           (FCVTNSv1i64 FPR64:$Rn)>;
3275 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3276           (FCVTNUv1i64 FPR64:$Rn)>;
3277 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3278           (FCVTPSv1i64 FPR64:$Rn)>;
3279 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3280           (FCVTPUv1i64 FPR64:$Rn)>;
3281
3282 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3283           (FRECPEv1i32 FPR32:$Rn)>;
3284 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3285           (FRECPEv1i64 FPR64:$Rn)>;
3286 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3287           (FRECPEv1i64 FPR64:$Rn)>;
3288
3289 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3290           (FRECPXv1i32 FPR32:$Rn)>;
3291 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3292           (FRECPXv1i64 FPR64:$Rn)>;
3293
3294 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3295           (FRSQRTEv1i32 FPR32:$Rn)>;
3296 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3297           (FRSQRTEv1i64 FPR64:$Rn)>;
3298 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3299           (FRSQRTEv1i64 FPR64:$Rn)>;
3300
3301 // If an integer is about to be converted to a floating point value,
3302 // just load it on the floating point unit.
3303 // Here are the patterns for 8 and 16-bits to float.
3304 // 8-bits -> float.
3305 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3306                              SDPatternOperator loadop, Instruction UCVTF,
3307                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3308                              SubRegIndex sub> {
3309   def : Pat<(DstTy (uint_to_fp (SrcTy
3310                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3311                                       ro.Wext:$extend))))),
3312            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3313                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3314                                  sub))>;
3315
3316   def : Pat<(DstTy (uint_to_fp (SrcTy
3317                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3318                                       ro.Wext:$extend))))),
3319            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3320                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3321                                  sub))>;
3322 }
3323
3324 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3325                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3326 def : Pat <(f32 (uint_to_fp (i32
3327                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3328            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3329                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3330 def : Pat <(f32 (uint_to_fp (i32
3331                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3332            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3333                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3334 // 16-bits -> float.
3335 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3336                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3337 def : Pat <(f32 (uint_to_fp (i32
3338                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3339            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3340                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3341 def : Pat <(f32 (uint_to_fp (i32
3342                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3343            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3344                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3345 // 32-bits are handled in target specific dag combine:
3346 // performIntToFpCombine.
3347 // 64-bits integer to 32-bits floating point, not possible with
3348 // UCVTF on floating point registers (both source and destination
3349 // must have the same size).
3350
3351 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3352 // 8-bits -> double.
3353 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3354                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3355 def : Pat <(f64 (uint_to_fp (i32
3356                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3357            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3358                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3359 def : Pat <(f64 (uint_to_fp (i32
3360                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3361            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3362                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3363 // 16-bits -> double.
3364 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3365                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3366 def : Pat <(f64 (uint_to_fp (i32
3367                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3368            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3369                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3370 def : Pat <(f64 (uint_to_fp (i32
3371                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3372            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3373                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3374 // 32-bits -> double.
3375 defm : UIntToFPROLoadPat<f64, i32, load,
3376                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3377 def : Pat <(f64 (uint_to_fp (i32
3378                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3379            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3380                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3381 def : Pat <(f64 (uint_to_fp (i32
3382                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3383            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3384                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3385 // 64-bits -> double are handled in target specific dag combine:
3386 // performIntToFpCombine.
3387
3388 //===----------------------------------------------------------------------===//
3389 // Advanced SIMD three different-sized vector instructions.
3390 //===----------------------------------------------------------------------===//
3391
3392 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3393 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3394 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3395 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3396 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3397 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3398                                              sabsdiff>;
3399 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3400                                           sabsdiff>;
3401 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3402             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3403 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3404                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3405 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3406     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3407 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3408     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3409 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3410 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3411                                                int_aarch64_neon_sqadd>;
3412 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3413                                                int_aarch64_neon_sqsub>;
3414 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3415                                      int_aarch64_neon_sqdmull>;
3416 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3417                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3418 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3419                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3420 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3421                                               uabsdiff>;
3422 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3423                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3424 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3425                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3426 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3427     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3428 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3429     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3430 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3431 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3432                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3433 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3434                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3435
3436 // Additional patterns for SMULL and UMULL
3437 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3438   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3439   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3440             (INST8B V64:$Rn, V64:$Rm)>;
3441   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3442             (INST4H V64:$Rn, V64:$Rm)>;
3443   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3444             (INST2S V64:$Rn, V64:$Rm)>;
3445 }
3446
3447 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3448   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3449 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3450   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3451
3452 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3453 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3454   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3455   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3456             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3457   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3458             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3459   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3460             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3461 }
3462
3463 defm : Neon_mulacc_widen_patterns<
3464   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3465   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3466 defm : Neon_mulacc_widen_patterns<
3467   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3468   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3469 defm : Neon_mulacc_widen_patterns<
3470   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3471   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3472 defm : Neon_mulacc_widen_patterns<
3473   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3474   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3475
3476 // Patterns for 64-bit pmull
3477 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3478           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3479 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3480                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3481           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3482
3483 // CodeGen patterns for addhn and subhn instructions, which can actually be
3484 // written in LLVM IR without too much difficulty.
3485
3486 // ADDHN
3487 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3488           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3489 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3490                                            (i32 16))))),
3491           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3492 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3493                                            (i32 32))))),
3494           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3495 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3496                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3497                                                     (i32 8))))),
3498           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3499                             V128:$Rn, V128:$Rm)>;
3500 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3501                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3502                                                     (i32 16))))),
3503           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3504                             V128:$Rn, V128:$Rm)>;
3505 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3506                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3507                                                     (i32 32))))),
3508           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3509                             V128:$Rn, V128:$Rm)>;
3510
3511 // SUBHN
3512 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3513           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3514 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3515                                            (i32 16))))),
3516           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3517 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3518                                            (i32 32))))),
3519           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3520 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3521                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3522                                                     (i32 8))))),
3523           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3524                             V128:$Rn, V128:$Rm)>;
3525 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3526                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3527                                                     (i32 16))))),
3528           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3529                             V128:$Rn, V128:$Rm)>;
3530 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3531                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3532                                                     (i32 32))))),
3533           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3534                             V128:$Rn, V128:$Rm)>;
3535
3536 //----------------------------------------------------------------------------
3537 // AdvSIMD bitwise extract from vector instruction.
3538 //----------------------------------------------------------------------------
3539
3540 defm EXT : SIMDBitwiseExtract<"ext">;
3541
3542 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3543           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3544 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3545           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3546 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3547           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3548 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3549           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3550 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3551           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3552 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3553           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3554 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3555           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3556 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3557           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3558 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3559           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3560 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3561           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3562
3563 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3564 // 128-bit vector.
3565 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3566           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3567 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3568           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3569 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3570           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3571 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3572           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3573 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3574           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3575 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3576           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3577 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3578           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3579
3580
3581 //----------------------------------------------------------------------------
3582 // AdvSIMD zip vector
3583 //----------------------------------------------------------------------------
3584
3585 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3586 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3587 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3588 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3589 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3590 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3591
3592 //----------------------------------------------------------------------------
3593 // AdvSIMD TBL/TBX instructions
3594 //----------------------------------------------------------------------------
3595
3596 defm TBL : SIMDTableLookup<    0, "tbl">;
3597 defm TBX : SIMDTableLookupTied<1, "tbx">;
3598
3599 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3600           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3601 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3602           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3603
3604 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3605                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3606           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3607 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3608                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3609           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3610
3611
3612 //----------------------------------------------------------------------------
3613 // AdvSIMD scalar CPY instruction
3614 //----------------------------------------------------------------------------
3615
3616 defm CPY : SIMDScalarCPY<"cpy">;
3617
3618 //----------------------------------------------------------------------------
3619 // AdvSIMD scalar pairwise instructions
3620 //----------------------------------------------------------------------------
3621
3622 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3623 defm FADDP   : SIMDFPPairwiseScalar<1, 0, 0b01101, "faddp">;
3624 defm FMAXNMP : SIMDFPPairwiseScalar<1, 0, 0b01100, "fmaxnmp">;
3625 defm FMAXP   : SIMDFPPairwiseScalar<1, 0, 0b01111, "fmaxp">;
3626 defm FMINNMP : SIMDFPPairwiseScalar<1, 1, 0b01100, "fminnmp">;
3627 defm FMINP   : SIMDFPPairwiseScalar<1, 1, 0b01111, "fminp">;
3628 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3629           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3630 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3631           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3632 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3633           (FADDPv2i32p V64:$Rn)>;
3634 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3635           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3636 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3637           (FADDPv2i64p V128:$Rn)>;
3638 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3639           (FMAXNMPv2i32p V64:$Rn)>;
3640 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3641           (FMAXNMPv2i64p V128:$Rn)>;
3642 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3643           (FMAXPv2i32p V64:$Rn)>;
3644 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3645           (FMAXPv2i64p V128:$Rn)>;
3646 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3647           (FMINNMPv2i32p V64:$Rn)>;
3648 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3649           (FMINNMPv2i64p V128:$Rn)>;
3650 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3651           (FMINPv2i32p V64:$Rn)>;
3652 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3653           (FMINPv2i64p V128:$Rn)>;
3654
3655 //----------------------------------------------------------------------------
3656 // AdvSIMD INS/DUP instructions
3657 //----------------------------------------------------------------------------
3658
3659 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3660 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3661 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3662 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3663 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3664 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3665 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3666
3667 def DUPv2i64lane : SIMDDup64FromElement;
3668 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3669 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3670 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3671 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3672 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3673 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3674
3675 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3676           (v2f32 (DUPv2i32lane
3677             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3678             (i64 0)))>;
3679 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3680           (v4f32 (DUPv4i32lane
3681             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3682             (i64 0)))>;
3683 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3684           (v2f64 (DUPv2i64lane
3685             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3686             (i64 0)))>;
3687 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3688           (v4f16 (DUPv4i16lane
3689             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3690             (i64 0)))>;
3691 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3692           (v8f16 (DUPv8i16lane
3693             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3694             (i64 0)))>;
3695
3696 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3697           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3698 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3699           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3700
3701 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3702           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3703 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3704          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3705 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3706           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3707
3708 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3709 // instruction even if the types don't match: we just have to remap the lane
3710 // carefully. N.b. this trick only applies to truncations.
3711 def VecIndex_x2 : SDNodeXForm<imm, [{
3712   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3713 }]>;
3714 def VecIndex_x4 : SDNodeXForm<imm, [{
3715   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3716 }]>;
3717 def VecIndex_x8 : SDNodeXForm<imm, [{
3718   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3719 }]>;
3720
3721 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3722                             ValueType Src128VT, ValueType ScalVT,
3723                             Instruction DUP, SDNodeXForm IdxXFORM> {
3724   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3725                                                      imm:$idx)))),
3726             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3727
3728   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3729                                                      imm:$idx)))),
3730             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3731 }
3732
3733 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3734 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3735 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3736
3737 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3738 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3739 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3740
3741 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3742                                SDNodeXForm IdxXFORM> {
3743   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3744                                                          imm:$idx))))),
3745             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3746
3747   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3748                                                          imm:$idx))))),
3749             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3750 }
3751
3752 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3753 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3754 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3755
3756 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3757 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3758 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3759
3760 // SMOV and UMOV definitions, with some extra patterns for convenience
3761 defm SMOV : SMov;
3762 defm UMOV : UMov;
3763
3764 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3765           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3766 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3767           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3768 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3769           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3770 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3771           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3772 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3773           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3774 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3775           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3776
3777 // Extracting i8 or i16 elements will have the zero-extend transformed to
3778 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3779 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3780 // bits of the destination register.
3781 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3782                (i32 0xff)),
3783           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3784 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3785                (i32 0xffff)),
3786           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3787
3788 defm INS : SIMDIns;
3789
3790 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3791           (SUBREG_TO_REG (i32 0),
3792                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3793 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3794           (SUBREG_TO_REG (i32 0),
3795                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3796
3797 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3798           (SUBREG_TO_REG (i32 0),
3799                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3800 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3801           (SUBREG_TO_REG (i32 0),
3802                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3803
3804 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3805             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3806                                   (i32 FPR32:$Rn), ssub))>;
3807 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3808             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3809                                   (i32 FPR32:$Rn), ssub))>;
3810 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3811             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3812                                   (i64 FPR64:$Rn), dsub))>;
3813
3814 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3815           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3816 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3817           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3818 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3819           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3820
3821 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3822             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3823           (EXTRACT_SUBREG
3824             (INSvi16lane
3825               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3826               VectorIndexS:$imm,
3827               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3828               (i64 0)),
3829             dsub)>;
3830
3831 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3832             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3833           (INSvi16lane
3834             V128:$Rn, VectorIndexH:$imm,
3835             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3836             (i64 0))>;
3837
3838 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3839             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3840           (EXTRACT_SUBREG
3841             (INSvi32lane
3842               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3843               VectorIndexS:$imm,
3844               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3845               (i64 0)),
3846             dsub)>;
3847 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3848             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3849           (INSvi32lane
3850             V128:$Rn, VectorIndexS:$imm,
3851             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3852             (i64 0))>;
3853 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3854             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3855           (INSvi64lane
3856             V128:$Rn, VectorIndexD:$imm,
3857             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3858             (i64 0))>;
3859
3860 // Copy an element at a constant index in one vector into a constant indexed
3861 // element of another.
3862 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3863 // index type and INS extension
3864 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3865                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3866                    VectorIndexB:$idx2)),
3867           (v16i8 (INSvi8lane
3868                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3869           )>;
3870 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3871                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3872                    VectorIndexH:$idx2)),
3873           (v8i16 (INSvi16lane
3874                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3875           )>;
3876 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3877                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3878                    VectorIndexS:$idx2)),
3879           (v4i32 (INSvi32lane
3880                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3881           )>;
3882 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3883                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3884                    VectorIndexD:$idx2)),
3885           (v2i64 (INSvi64lane
3886                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3887           )>;
3888
3889 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3890                                 ValueType VTScal, Instruction INS> {
3891   def : Pat<(VT128 (vector_insert V128:$src,
3892                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3893                         imm:$Immd)),
3894             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3895
3896   def : Pat<(VT128 (vector_insert V128:$src,
3897                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3898                         imm:$Immd)),
3899             (INS V128:$src, imm:$Immd,
3900                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3901
3902   def : Pat<(VT64 (vector_insert V64:$src,
3903                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3904                         imm:$Immd)),
3905             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3906                                  imm:$Immd, V128:$Rn, imm:$Immn),
3907                             dsub)>;
3908
3909   def : Pat<(VT64 (vector_insert V64:$src,
3910                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3911                         imm:$Immd)),
3912             (EXTRACT_SUBREG
3913                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3914                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3915                 dsub)>;
3916 }
3917
3918 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3919 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3920 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3921
3922
3923 // Floating point vector extractions are codegen'd as either a sequence of
3924 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3925 // the lane number is anything other than zero.
3926 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3927           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3928 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3929           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3930 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3931           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3932
3933 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3934           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3935 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3936           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3937 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3938           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3939
3940 // All concat_vectors operations are canonicalised to act on i64 vectors for
3941 // AArch64. In the general case we need an instruction, which had just as well be
3942 // INS.
3943 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3944   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3945         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3946                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3947
3948 def : ConcatPat<v2i64, v1i64>;
3949 def : ConcatPat<v2f64, v1f64>;
3950 def : ConcatPat<v4i32, v2i32>;
3951 def : ConcatPat<v4f32, v2f32>;
3952 def : ConcatPat<v8i16, v4i16>;
3953 def : ConcatPat<v8f16, v4f16>;
3954 def : ConcatPat<v16i8, v8i8>;
3955
3956 // If the high lanes are undef, though, we can just ignore them:
3957 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3958   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3959         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3960
3961 def : ConcatUndefPat<v2i64, v1i64>;
3962 def : ConcatUndefPat<v2f64, v1f64>;
3963 def : ConcatUndefPat<v4i32, v2i32>;
3964 def : ConcatUndefPat<v4f32, v2f32>;
3965 def : ConcatUndefPat<v8i16, v4i16>;
3966 def : ConcatUndefPat<v16i8, v8i8>;
3967
3968 //----------------------------------------------------------------------------
3969 // AdvSIMD across lanes instructions
3970 //----------------------------------------------------------------------------
3971
3972 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3973 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3974 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3975 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3976 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3977 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3978 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3979 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3980 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3981 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3982 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3983
3984 // Patterns for across-vector intrinsics, that have a node equivalent, that
3985 // returns a vector (with only the low lane defined) instead of a scalar.
3986 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
3987 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
3988                                     SDPatternOperator opNode> {
3989 // If a lane instruction caught the vector_extract around opNode, we can
3990 // directly match the latter to the instruction.
3991 def : Pat<(v8i8 (opNode V64:$Rn)),
3992           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3993            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
3994 def : Pat<(v16i8 (opNode V128:$Rn)),
3995           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3996            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
3997 def : Pat<(v4i16 (opNode V64:$Rn)),
3998           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3999            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
4000 def : Pat<(v8i16 (opNode V128:$Rn)),
4001           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4002            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
4003 def : Pat<(v4i32 (opNode V128:$Rn)),
4004           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4005            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
4006
4007
4008 // If none did, fallback to the explicit patterns, consuming the vector_extract.
4009 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
4010             (i32 0)), (i64 0))),
4011           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4012             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
4013             bsub), ssub)>;
4014 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
4015           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4016             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
4017             bsub), ssub)>;
4018 def : Pat<(i32 (vector_extract (insert_subvector undef,
4019             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
4020           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4021             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
4022             hsub), ssub)>;
4023 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
4024           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4025             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
4026             hsub), ssub)>;
4027 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
4028           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4029             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
4030             ssub), ssub)>;
4031
4032 }
4033
4034 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
4035                                           SDPatternOperator opNode>
4036     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4037 // If there is a sign extension after this intrinsic, consume it as smov already
4038 // performed it
4039 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4040             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
4041           (i32 (SMOVvi8to32
4042             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4043               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4044             (i64 0)))>;
4045 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4046             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
4047           (i32 (SMOVvi8to32
4048             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4049              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4050             (i64 0)))>;
4051 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4052             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
4053           (i32 (SMOVvi16to32
4054            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4055             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4056            (i64 0)))>;
4057 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4058             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
4059           (i32 (SMOVvi16to32
4060             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4061              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4062             (i64 0)))>;
4063 }
4064
4065 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
4066                                             SDPatternOperator opNode>
4067     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4068 // If there is a masking operation keeping only what has been actually
4069 // generated, consume it.
4070 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4071             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
4072       (i32 (EXTRACT_SUBREG
4073         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4074           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4075         ssub))>;
4076 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
4077             maski8_or_more)),
4078         (i32 (EXTRACT_SUBREG
4079           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4080             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4081           ssub))>;
4082 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4083             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
4084           (i32 (EXTRACT_SUBREG
4085             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4086               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4087             ssub))>;
4088 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
4089             maski16_or_more)),
4090         (i32 (EXTRACT_SUBREG
4091           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4092             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4093           ssub))>;
4094 }
4095
4096 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
4097 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4098 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
4099           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4100
4101 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
4102 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4103 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
4104           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4105
4106 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
4107 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
4108           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
4109
4110 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
4111 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
4112           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
4113
4114 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
4115 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
4116           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
4117
4118 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
4119 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
4120           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
4121
4122 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
4123   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4124         (i32 (SMOVvi16to32
4125           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4126             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4127           (i64 0)))>;
4128 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4129         (i32 (SMOVvi16to32
4130           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4131            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4132           (i64 0)))>;
4133
4134 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4135           (i32 (EXTRACT_SUBREG
4136            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4137             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4138            ssub))>;
4139 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4140         (i32 (EXTRACT_SUBREG
4141           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4142            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4143           ssub))>;
4144
4145 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4146         (i64 (EXTRACT_SUBREG
4147           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4148            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4149           dsub))>;
4150 }
4151
4152 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4153                                                 Intrinsic intOp> {
4154   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4155         (i32 (EXTRACT_SUBREG
4156           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4157             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4158           ssub))>;
4159 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4160         (i32 (EXTRACT_SUBREG
4161           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4162             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4163           ssub))>;
4164
4165 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4166           (i32 (EXTRACT_SUBREG
4167             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4168               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4169             ssub))>;
4170 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4171         (i32 (EXTRACT_SUBREG
4172           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4173             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4174           ssub))>;
4175
4176 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4177         (i64 (EXTRACT_SUBREG
4178           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4179             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4180           dsub))>;
4181 }
4182
4183 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4184 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4185
4186 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4187 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4188           (i64 (EXTRACT_SUBREG
4189             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4190               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4191             dsub))>;
4192 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4193 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4194           (i64 (EXTRACT_SUBREG
4195             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4196               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4197             dsub))>;
4198
4199 //------------------------------------------------------------------------------
4200 // AdvSIMD modified immediate instructions
4201 //------------------------------------------------------------------------------
4202
4203 // AdvSIMD BIC
4204 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4205 // AdvSIMD ORR
4206 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4207
4208 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4209 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4210 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4211 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4212
4213 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4214 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4215 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4216 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4217
4218 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4219 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4220 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4221 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4222
4223 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4224 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4225 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4226 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4227
4228 // AdvSIMD FMOV
4229 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4230                                               "fmov", ".2d",
4231                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4232 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4233                                               "fmov", ".2s",
4234                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4235 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4236                                               "fmov", ".4s",
4237                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4238
4239 // AdvSIMD MOVI
4240
4241 // EDIT byte mask: scalar
4242 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4243 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4244                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4245 // The movi_edit node has the immediate value already encoded, so we use
4246 // a plain imm0_255 here.
4247 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4248           (MOVID imm0_255:$shift)>;
4249
4250 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4251 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4252 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4253 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4254
4255 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4256 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4257 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4258 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4259
4260 // EDIT byte mask: 2d
4261
4262 // The movi_edit node has the immediate value already encoded, so we use
4263 // a plain imm0_255 in the pattern
4264 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4265 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4266                                                 simdimmtype10,
4267                                                 "movi", ".2d",
4268                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4269
4270
4271 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4272 // Complexity is added to break a tie with a plain MOVI.
4273 let AddedComplexity = 1 in {
4274 def : Pat<(f32   fpimm0),
4275           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4276       Requires<[HasZCZ]>;
4277 def : Pat<(f64   fpimm0),
4278           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4279       Requires<[HasZCZ]>;
4280 }
4281
4282 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4283 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4284 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4285 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4286
4287 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4288 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4289 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4290 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4291
4292 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4293 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4294
4295 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4296 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4297
4298 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4299 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4300 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4301 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4302
4303 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4304 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4305 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4306 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4307
4308 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4309           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4310 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4311           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4312 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4313           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4314 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4315           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4316
4317 // EDIT per word: 2s & 4s with MSL shifter
4318 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4319                       [(set (v2i32 V64:$Rd),
4320                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4321 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4322                       [(set (v4i32 V128:$Rd),
4323                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4324
4325 // Per byte: 8b & 16b
4326 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4327                                                  "movi", ".8b",
4328                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4329 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4330                                                  "movi", ".16b",
4331                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4332
4333 // AdvSIMD MVNI
4334
4335 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4336 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4337
4338 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4339 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4340 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4341 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4342
4343 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4344 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4345 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4346 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4347
4348 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4349           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4350 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4351           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4352 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4353           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4354 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4355           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4356
4357 // EDIT per word: 2s & 4s with MSL shifter
4358 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4359                       [(set (v2i32 V64:$Rd),
4360                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4361 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4362                       [(set (v4i32 V128:$Rd),
4363                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4364
4365 //----------------------------------------------------------------------------
4366 // AdvSIMD indexed element
4367 //----------------------------------------------------------------------------
4368
4369 let hasSideEffects = 0 in {
4370   defm FMLA  : SIMDFPIndexedTied<0, 0b0001, "fmla">;
4371   defm FMLS  : SIMDFPIndexedTied<0, 0b0101, "fmls">;
4372 }
4373
4374 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4375 // instruction expects the addend first, while the intrinsic expects it last.
4376
4377 // On the other hand, there are quite a few valid combinatorial options due to
4378 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4379 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4380            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4381 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4382            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4383
4384 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4385            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4386 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4387            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4388 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4389            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4390 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4391            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4392
4393 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4394   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4395   // and DUP scalar.
4396   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4397                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4398                                            VectorIndexS:$idx))),
4399             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4400   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4401                            (v2f32 (AArch64duplane32
4402                                       (v4f32 (insert_subvector undef,
4403                                                  (v2f32 (fneg V64:$Rm)),
4404                                                  (i32 0))),
4405                                       VectorIndexS:$idx)))),
4406             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4407                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4408                                VectorIndexS:$idx)>;
4409   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4410                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4411             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4412                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4413
4414   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4415   // and DUP scalar.
4416   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4417                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4418                                            VectorIndexS:$idx))),
4419             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4420                                VectorIndexS:$idx)>;
4421   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4422                            (v4f32 (AArch64duplane32
4423                                       (v4f32 (insert_subvector undef,
4424                                                  (v2f32 (fneg V64:$Rm)),
4425                                                  (i32 0))),
4426                                       VectorIndexS:$idx)))),
4427             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4428                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4429                                VectorIndexS:$idx)>;
4430   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4431                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4432             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4433                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4434
4435   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4436   // (DUPLANE from 64-bit would be trivial).
4437   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4438                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4439                                            VectorIndexD:$idx))),
4440             (FMLSv2i64_indexed
4441                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4442   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4443                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4444             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4445                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4446
4447   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4448   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4449                          (vector_extract (v4f32 (fneg V128:$Rm)),
4450                                          VectorIndexS:$idx))),
4451             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4452                 V128:$Rm, VectorIndexS:$idx)>;
4453   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4454                          (vector_extract (v4f32 (insert_subvector undef,
4455                                                     (v2f32 (fneg V64:$Rm)),
4456                                                     (i32 0))),
4457                                          VectorIndexS:$idx))),
4458             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4459                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4460
4461   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4462   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4463                          (vector_extract (v2f64 (fneg V128:$Rm)),
4464                                          VectorIndexS:$idx))),
4465             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4466                 V128:$Rm, VectorIndexS:$idx)>;
4467 }
4468
4469 defm : FMLSIndexedAfterNegPatterns<
4470            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4471 defm : FMLSIndexedAfterNegPatterns<
4472            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4473
4474 defm FMULX : SIMDFPIndexed<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4475 defm FMUL  : SIMDFPIndexed<0, 0b1001, "fmul", fmul>;
4476
4477 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4478           (FMULv2i32_indexed V64:$Rn,
4479             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4480             (i64 0))>;
4481 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4482           (FMULv4i32_indexed V128:$Rn,
4483             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4484             (i64 0))>;
4485 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4486           (FMULv2i64_indexed V128:$Rn,
4487             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4488             (i64 0))>;
4489
4490 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4491 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4492 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4493               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4494 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4495               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4496 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4497 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4498     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4499 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4500     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4501 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4502                 int_aarch64_neon_smull>;
4503 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4504                                            int_aarch64_neon_sqadd>;
4505 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4506                                            int_aarch64_neon_sqsub>;
4507 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4508                                           int_aarch64_neon_sqadd>;
4509 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4510                                           int_aarch64_neon_sqsub>;
4511 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4512 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4513     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4514 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4515     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4516 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4517                 int_aarch64_neon_umull>;
4518
4519 // A scalar sqdmull with the second operand being a vector lane can be
4520 // handled directly with the indexed instruction encoding.
4521 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4522                                           (vector_extract (v4i32 V128:$Vm),
4523                                                            VectorIndexS:$idx)),
4524           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4525
4526 //----------------------------------------------------------------------------
4527 // AdvSIMD scalar shift instructions
4528 //----------------------------------------------------------------------------
4529 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4530 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4531 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4532 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4533 // Codegen patterns for the above. We don't put these directly on the
4534 // instructions because TableGen's type inference can't handle the truth.
4535 // Having the same base pattern for fp <--> int totally freaks it out.
4536 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4537           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4538 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4539           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4540 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4541           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4542 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4543           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4544 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4545                                             vecshiftR64:$imm)),
4546           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4547 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4548                                             vecshiftR64:$imm)),
4549           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4550 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4551           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4552 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4553           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4554 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4555           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4556 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4557           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4558 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4559                                             vecshiftR64:$imm)),
4560           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4561 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4562                                             vecshiftR64:$imm)),
4563           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4564
4565 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4566 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4567 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4568                                      int_aarch64_neon_sqrshrn>;
4569 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4570                                      int_aarch64_neon_sqrshrun>;
4571 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4572 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4573 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4574                                      int_aarch64_neon_sqshrn>;
4575 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4576                                      int_aarch64_neon_sqshrun>;
4577 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4578 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4579 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4580     TriOpFrag<(add node:$LHS,
4581                    (AArch64srshri node:$MHS, node:$RHS))>>;
4582 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4583 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4584     TriOpFrag<(add node:$LHS,
4585                    (AArch64vashr node:$MHS, node:$RHS))>>;
4586 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4587                                      int_aarch64_neon_uqrshrn>;
4588 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4589 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4590                                      int_aarch64_neon_uqshrn>;
4591 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4592 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4593     TriOpFrag<(add node:$LHS,
4594                    (AArch64urshri node:$MHS, node:$RHS))>>;
4595 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4596 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4597     TriOpFrag<(add node:$LHS,
4598                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4599
4600 //----------------------------------------------------------------------------
4601 // AdvSIMD vector shift instructions
4602 //----------------------------------------------------------------------------
4603 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4604 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4605 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4606                                    int_aarch64_neon_vcvtfxs2fp>;
4607 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4608                                          int_aarch64_neon_rshrn>;
4609 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4610 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4611                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4612 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4613 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4614                                       (i32 vecshiftL64:$imm))),
4615           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4616 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4617                                          int_aarch64_neon_sqrshrn>;
4618 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4619                                          int_aarch64_neon_sqrshrun>;
4620 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4621 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4622 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4623                                          int_aarch64_neon_sqshrn>;
4624 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4625                                          int_aarch64_neon_sqshrun>;
4626 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4627 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4628                                       (i32 vecshiftR64:$imm))),
4629           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4630 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4631 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4632                  TriOpFrag<(add node:$LHS,
4633                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4634 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4635                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4636
4637 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4638 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4639                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4640 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4641                         int_aarch64_neon_vcvtfxu2fp>;
4642 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4643                                          int_aarch64_neon_uqrshrn>;
4644 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4645 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4646                                          int_aarch64_neon_uqshrn>;
4647 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4648 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4649                 TriOpFrag<(add node:$LHS,
4650                                (AArch64urshri node:$MHS, node:$RHS))> >;
4651 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4652                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4653 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4654 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4655                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4656
4657 // SHRN patterns for when a logical right shift was used instead of arithmetic
4658 // (the immediate guarantees no sign bits actually end up in the result so it
4659 // doesn't matter).
4660 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4661           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4662 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4663           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4664 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4665           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4666
4667 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4668                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4669                                                     vecshiftR16Narrow:$imm)))),
4670           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4671                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4672 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4673                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4674                                                     vecshiftR32Narrow:$imm)))),
4675           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4676                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4677 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4678                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4679                                                     vecshiftR64Narrow:$imm)))),
4680           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4681                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4682
4683 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4684 // Anyexts are implemented as zexts.
4685 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4686 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4687 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4688 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4689 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4690 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4691 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4692 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4693 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4694 // Also match an extend from the upper half of a 128 bit source register.
4695 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4696           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4697 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4698           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4699 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4700           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4701 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4702           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4703 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4704           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4705 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4706           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4707 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4708           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4709 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4710           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4711 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4712           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4713
4714 // Vector shift sxtl aliases
4715 def : InstAlias<"sxtl.8h $dst, $src1",
4716                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4717 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4718                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4719 def : InstAlias<"sxtl.4s $dst, $src1",
4720                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4721 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4722                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4723 def : InstAlias<"sxtl.2d $dst, $src1",
4724                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4725 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4726                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4727
4728 // Vector shift sxtl2 aliases
4729 def : InstAlias<"sxtl2.8h $dst, $src1",
4730                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4731 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4732                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4733 def : InstAlias<"sxtl2.4s $dst, $src1",
4734                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4735 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4736                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4737 def : InstAlias<"sxtl2.2d $dst, $src1",
4738                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4739 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4740                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4741
4742 // Vector shift uxtl aliases
4743 def : InstAlias<"uxtl.8h $dst, $src1",
4744                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4745 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4746                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4747 def : InstAlias<"uxtl.4s $dst, $src1",
4748                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4749 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4750                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4751 def : InstAlias<"uxtl.2d $dst, $src1",
4752                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4753 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4754                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4755
4756 // Vector shift uxtl2 aliases
4757 def : InstAlias<"uxtl2.8h $dst, $src1",
4758                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4759 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4760                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4761 def : InstAlias<"uxtl2.4s $dst, $src1",
4762                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4763 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4764                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4765 def : InstAlias<"uxtl2.2d $dst, $src1",
4766                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4767 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4768                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4769
4770 // If an integer is about to be converted to a floating point value,
4771 // just load it on the floating point unit.
4772 // These patterns are more complex because floating point loads do not
4773 // support sign extension.
4774 // The sign extension has to be explicitly added and is only supported for
4775 // one step: byte-to-half, half-to-word, word-to-doubleword.
4776 // SCVTF GPR -> FPR is 9 cycles.
4777 // SCVTF FPR -> FPR is 4 cyclces.
4778 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4779 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4780 // and still being faster.
4781 // However, this is not good for code size.
4782 // 8-bits -> float. 2 sizes step-up.
4783 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4784   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4785         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4786                             (SSHLLv4i16_shift
4787                               (f64
4788                                 (EXTRACT_SUBREG
4789                                   (SSHLLv8i8_shift
4790                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4791                                         INST,
4792                                         bsub),
4793                                     0),
4794                                   dsub)),
4795                                0),
4796                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4797
4798 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4799                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4800 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4801                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4802 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4803                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4804 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4805                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4806
4807 // 16-bits -> float. 1 size step-up.
4808 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4809   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4810         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4811                             (SSHLLv4i16_shift
4812                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4813                                   INST,
4814                                   hsub),
4815                                 0),
4816                             ssub)))>, Requires<[NotForCodeSize]>;
4817
4818 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4819                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4820 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4821                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4822 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4823                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4824 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4825                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4826
4827 // 32-bits to 32-bits are handled in target specific dag combine:
4828 // performIntToFpCombine.
4829 // 64-bits integer to 32-bits floating point, not possible with
4830 // SCVTF on floating point registers (both source and destination
4831 // must have the same size).
4832
4833 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4834 // 8-bits -> double. 3 size step-up: give up.
4835 // 16-bits -> double. 2 size step.
4836 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4837   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4838            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4839                               (SSHLLv2i32_shift
4840                                  (f64
4841                                   (EXTRACT_SUBREG
4842                                     (SSHLLv4i16_shift
4843                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4844                                         INST,
4845                                         hsub),
4846                                      0),
4847                                    dsub)),
4848                                0),
4849                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4850
4851 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4852                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4853 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4854                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4855 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4856                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4857 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4858                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4859 // 32-bits -> double. 1 size step-up.
4860 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4861   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4862            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4863                               (SSHLLv2i32_shift
4864                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4865                                   INST,
4866                                   ssub),
4867                                0),
4868                              dsub)))>, Requires<[NotForCodeSize]>;
4869
4870 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4871                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4872 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4873                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4874 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4875                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4876 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4877                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4878
4879 // 64-bits -> double are handled in target specific dag combine:
4880 // performIntToFpCombine.
4881
4882
4883 //----------------------------------------------------------------------------
4884 // AdvSIMD Load-Store Structure
4885 //----------------------------------------------------------------------------
4886 defm LD1 : SIMDLd1Multiple<"ld1">;
4887 defm LD2 : SIMDLd2Multiple<"ld2">;
4888 defm LD3 : SIMDLd3Multiple<"ld3">;
4889 defm LD4 : SIMDLd4Multiple<"ld4">;
4890
4891 defm ST1 : SIMDSt1Multiple<"st1">;
4892 defm ST2 : SIMDSt2Multiple<"st2">;
4893 defm ST3 : SIMDSt3Multiple<"st3">;
4894 defm ST4 : SIMDSt4Multiple<"st4">;
4895
4896 class Ld1Pat<ValueType ty, Instruction INST>
4897   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4898
4899 def : Ld1Pat<v16i8, LD1Onev16b>;
4900 def : Ld1Pat<v8i16, LD1Onev8h>;
4901 def : Ld1Pat<v4i32, LD1Onev4s>;
4902 def : Ld1Pat<v2i64, LD1Onev2d>;
4903 def : Ld1Pat<v8i8,  LD1Onev8b>;
4904 def : Ld1Pat<v4i16, LD1Onev4h>;
4905 def : Ld1Pat<v2i32, LD1Onev2s>;
4906 def : Ld1Pat<v1i64, LD1Onev1d>;
4907
4908 class St1Pat<ValueType ty, Instruction INST>
4909   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4910         (INST ty:$Vt, GPR64sp:$Rn)>;
4911
4912 def : St1Pat<v16i8, ST1Onev16b>;
4913 def : St1Pat<v8i16, ST1Onev8h>;
4914 def : St1Pat<v4i32, ST1Onev4s>;
4915 def : St1Pat<v2i64, ST1Onev2d>;
4916 def : St1Pat<v8i8,  ST1Onev8b>;
4917 def : St1Pat<v4i16, ST1Onev4h>;
4918 def : St1Pat<v2i32, ST1Onev2s>;
4919 def : St1Pat<v1i64, ST1Onev1d>;
4920
4921 //---
4922 // Single-element
4923 //---
4924
4925 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4926 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4927 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4928 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4929 let mayLoad = 1, hasSideEffects = 0 in {
4930 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4931 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4932 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4933 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4934 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4935 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4936 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4937 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4938 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4939 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4940 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4941 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4942 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4943 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4944 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4945 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4946 }
4947
4948 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4949           (LD1Rv8b GPR64sp:$Rn)>;
4950 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4951           (LD1Rv16b GPR64sp:$Rn)>;
4952 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4953           (LD1Rv4h GPR64sp:$Rn)>;
4954 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4955           (LD1Rv8h GPR64sp:$Rn)>;
4956 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4957           (LD1Rv2s GPR64sp:$Rn)>;
4958 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4959           (LD1Rv4s GPR64sp:$Rn)>;
4960 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4961           (LD1Rv2d GPR64sp:$Rn)>;
4962 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4963           (LD1Rv1d GPR64sp:$Rn)>;
4964 // Grab the floating point version too
4965 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4966           (LD1Rv2s GPR64sp:$Rn)>;
4967 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4968           (LD1Rv4s GPR64sp:$Rn)>;
4969 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4970           (LD1Rv2d GPR64sp:$Rn)>;
4971 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4972           (LD1Rv1d GPR64sp:$Rn)>;
4973 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4974           (LD1Rv4h GPR64sp:$Rn)>;
4975 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4976           (LD1Rv8h GPR64sp:$Rn)>;
4977
4978 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4979                     ValueType VTy, ValueType STy, Instruction LD1>
4980   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4981            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4982         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4983
4984 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4985 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4986 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4987 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4988 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4989 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4990 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4991
4992 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4993                    ValueType VTy, ValueType STy, Instruction LD1>
4994   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4995            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4996         (EXTRACT_SUBREG
4997             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4998                           VecIndex:$idx, GPR64sp:$Rn),
4999             dsub)>;
5000
5001 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
5002 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
5003 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
5004 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
5005 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
5006
5007
5008 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
5009 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
5010 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
5011 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
5012
5013 // Stores
5014 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
5015 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
5016 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
5017 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
5018
5019 let AddedComplexity = 19 in
5020 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5021                     ValueType VTy, ValueType STy, Instruction ST1>
5022   : Pat<(scalar_store
5023              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5024              GPR64sp:$Rn),
5025         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
5026
5027 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
5028 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
5029 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
5030 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
5031 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
5032 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
5033 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
5034
5035 let AddedComplexity = 19 in
5036 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5037                    ValueType VTy, ValueType STy, Instruction ST1>
5038   : Pat<(scalar_store
5039              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5040              GPR64sp:$Rn),
5041         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5042              VecIndex:$idx, GPR64sp:$Rn)>;
5043
5044 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
5045 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
5046 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
5047 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
5048 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
5049
5050 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5051                              ValueType VTy, ValueType STy, Instruction ST1,
5052                              int offset> {
5053   def : Pat<(scalar_store
5054               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5055               GPR64sp:$Rn, offset),
5056         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5057              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5058
5059   def : Pat<(scalar_store
5060               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5061               GPR64sp:$Rn, GPR64:$Rm),
5062         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5063              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5064 }
5065
5066 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
5067 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
5068                         2>;
5069 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
5070 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
5071 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
5072 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
5073 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
5074
5075 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5076                              ValueType VTy, ValueType STy, Instruction ST1,
5077                              int offset> {
5078   def : Pat<(scalar_store
5079               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5080               GPR64sp:$Rn, offset),
5081         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5082
5083   def : Pat<(scalar_store
5084               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5085               GPR64sp:$Rn, GPR64:$Rm),
5086         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5087 }
5088
5089 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
5090                          1>;
5091 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
5092                          2>;
5093 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
5094 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
5095 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
5096 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
5097 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
5098
5099 let mayStore = 1, hasSideEffects = 0 in {
5100 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
5101 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
5102 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
5103 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
5104 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
5105 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
5106 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
5107 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
5108 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
5109 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
5110 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
5111 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
5112 }
5113
5114 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
5115 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
5116 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
5117 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
5118
5119 //----------------------------------------------------------------------------
5120 // Crypto extensions
5121 //----------------------------------------------------------------------------
5122
5123 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
5124 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
5125 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
5126 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
5127
5128 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
5129 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
5130 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
5131 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
5132 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
5133 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
5134 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
5135
5136 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
5137 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
5138 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
5139
5140 //----------------------------------------------------------------------------
5141 // Compiler-pseudos
5142 //----------------------------------------------------------------------------
5143 // FIXME: Like for X86, these should go in their own separate .td file.
5144
5145 // Any instruction that defines a 32-bit result leaves the high half of the
5146 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
5147 // be copying from a truncate. But any other 32-bit operation will zero-extend
5148 // up to 64 bits.
5149 // FIXME: X86 also checks for CMOV here. Do we need something similar?
5150 def def32 : PatLeaf<(i32 GPR32:$src), [{
5151   return N->getOpcode() != ISD::TRUNCATE &&
5152          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
5153          N->getOpcode() != ISD::CopyFromReg;
5154 }]>;
5155
5156 // In the case of a 32-bit def that is known to implicitly zero-extend,
5157 // we can use a SUBREG_TO_REG.
5158 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5159
5160 // For an anyext, we don't care what the high bits are, so we can perform an
5161 // INSERT_SUBREF into an IMPLICIT_DEF.
5162 def : Pat<(i64 (anyext GPR32:$src)),
5163           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5164
5165 // When we need to explicitly zero-extend, we use a 32-bit MOV instruction and
5166 // then assert the extension has happened.
5167 def : Pat<(i64 (zext GPR32:$src)),
5168           (SUBREG_TO_REG (i32 0), (ORRWrs WZR, GPR32:$src, 0), sub_32)>;
5169
5170 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5171 // containing super-reg.
5172 def : Pat<(i64 (sext GPR32:$src)),
5173    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5174 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5175 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5176 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5177 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5178 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5179 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5180 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5181
5182 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5183           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5184                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5185 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5186           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5187                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5188
5189 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5190           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5191                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5192 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5193           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5194                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5195
5196 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5197           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5198                    (i64 (i64shift_a        imm0_63:$imm)),
5199                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5200
5201 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5202 // AddedComplexity for the following patterns since we want to match sext + sra
5203 // patterns before we attempt to match a single sra node.
5204 let AddedComplexity = 20 in {
5205 // We support all sext + sra combinations which preserve at least one bit of the
5206 // original value which is to be sign extended. E.g. we support shifts up to
5207 // bitwidth-1 bits.
5208 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5209           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5210 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5211           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5212
5213 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5214           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5215 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5216           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5217
5218 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5219           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5220                    (i64 imm0_31:$imm), 31)>;
5221 } // AddedComplexity = 20
5222
5223 // To truncate, we can simply extract from a subregister.
5224 def : Pat<(i32 (trunc GPR64sp:$src)),
5225           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5226
5227 // __builtin_trap() uses the BRK instruction on AArch64.
5228 def : Pat<(trap), (BRK 1)>;
5229
5230 // Conversions within AdvSIMD types in the same register size are free.
5231 // But because we need a consistent lane ordering, in big endian many
5232 // conversions require one or more REV instructions.
5233 //
5234 // Consider a simple memory load followed by a bitconvert then a store.
5235 //   v0 = load v2i32
5236 //   v1 = BITCAST v2i32 v0 to v4i16
5237 //        store v4i16 v2
5238 //
5239 // In big endian mode every memory access has an implicit byte swap. LDR and
5240 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5241 // is, they treat the vector as a sequence of elements to be byte-swapped.
5242 // The two pairs of instructions are fundamentally incompatible. We've decided
5243 // to use LD1/ST1 only to simplify compiler implementation.
5244 //
5245 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5246 // the original code sequence:
5247 //   v0 = load v2i32
5248 //   v1 = REV v2i32                  (implicit)
5249 //   v2 = BITCAST v2i32 v1 to v4i16
5250 //   v3 = REV v4i16 v2               (implicit)
5251 //        store v4i16 v3
5252 //
5253 // But this is now broken - the value stored is different to the value loaded
5254 // due to lane reordering. To fix this, on every BITCAST we must perform two
5255 // other REVs:
5256 //   v0 = load v2i32
5257 //   v1 = REV v2i32                  (implicit)
5258 //   v2 = REV v2i32
5259 //   v3 = BITCAST v2i32 v2 to v4i16
5260 //   v4 = REV v4i16
5261 //   v5 = REV v4i16 v4               (implicit)
5262 //        store v4i16 v5
5263 //
5264 // This means an extra two instructions, but actually in most cases the two REV
5265 // instructions can be combined into one. For example:
5266 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5267 //
5268 // There is also no 128-bit REV instruction. This must be synthesized with an
5269 // EXT instruction.
5270 //
5271 // Most bitconverts require some sort of conversion. The only exceptions are:
5272 //   a) Identity conversions -  vNfX <-> vNiX
5273 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5274 //
5275
5276 // Natural vector casts (64 bit)
5277 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5278 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5279 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5280 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5281 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5282 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5283
5284 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5285 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5286 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5287 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5288 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5289
5290 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5291 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5292 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5293 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5294 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5295
5296 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5297 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5298 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5299 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5300 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5301 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5302 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5303
5304 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5305 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5306 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5307 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5308 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5309
5310 // Natural vector casts (128 bit)
5311 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5312 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5313 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5314 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5315 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5316 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5317 def : Pat<(v2f64 (AArch64NvCast (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5318
5319 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5320 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5321 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5322 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5323 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5324 def : Pat<(v4f32 (AArch64NvCast (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5325 def : Pat<(v2f64 (AArch64NvCast (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5326
5327 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5328 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5329 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5330 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5331 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5332 def : Pat<(v4f32 (AArch64NvCast (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5333 def : Pat<(v2f64 (AArch64NvCast (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5334
5335 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5336 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5337 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5338 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5339 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5340 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5341 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5342
5343 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5344 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5345 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5346 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5347 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5348 def : Pat<(v8f16 (AArch64NvCast (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5349 def : Pat<(v2f64 (AArch64NvCast (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5350
5351 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5352 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5353 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5354 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5355 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5356 def : Pat<(v8f16 (AArch64NvCast (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5357 def : Pat<(v4f32 (AArch64NvCast (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5358
5359 let Predicates = [IsLE] in {
5360 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5361 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5362 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5363 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5364 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5365
5366 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5367           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5368 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5369           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5370 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5371           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5372 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5373           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5374 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5375           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5376 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5377           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5378 }
5379 let Predicates = [IsBE] in {
5380 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5381                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5382 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5383                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5384 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5385                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5386 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5387                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5388 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5389                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5390
5391 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5392           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5393 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5394           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5395 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5396           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5397 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5398           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5399 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5400           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5401 }
5402 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5403 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5404 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5405           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5406 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5407           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5408 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5409           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5410 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5411
5412 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5413           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5414 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5415           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5416 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5417           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5418 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5419           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5420 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5421           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5422
5423 let Predicates = [IsLE] in {
5424 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5425 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5426 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5427 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5428 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5429 }
5430 let Predicates = [IsBE] in {
5431 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5432                              (v1i64 (REV64v2i32 FPR64:$src))>;
5433 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5434                              (v1i64 (REV64v4i16 FPR64:$src))>;
5435 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5436                              (v1i64 (REV64v8i8 FPR64:$src))>;
5437 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5438                              (v1i64 (REV64v4i16 FPR64:$src))>;
5439 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5440                              (v1i64 (REV64v2i32 FPR64:$src))>;
5441 }
5442 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5443 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5444
5445 let Predicates = [IsLE] in {
5446 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5447 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5448 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5449 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5450 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5451 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5452 }
5453 let Predicates = [IsBE] in {
5454 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5455                              (v2i32 (REV64v2i32 FPR64:$src))>;
5456 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5457                              (v2i32 (REV32v4i16 FPR64:$src))>;
5458 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5459                              (v2i32 (REV32v8i8 FPR64:$src))>;
5460 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5461                              (v2i32 (REV64v2i32 FPR64:$src))>;
5462 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5463                              (v2i32 (REV64v2i32 FPR64:$src))>;
5464 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5465                              (v2i32 (REV64v4i16 FPR64:$src))>;
5466 }
5467 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5468
5469 let Predicates = [IsLE] in {
5470 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5471 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5472 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5473 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5474 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5475 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5476 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5477 }
5478 let Predicates = [IsBE] in {
5479 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5480                              (v4i16 (REV64v4i16 FPR64:$src))>;
5481 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5482                              (v4i16 (REV32v4i16 FPR64:$src))>;
5483 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5484                              (v4i16 (REV16v8i8 FPR64:$src))>;
5485 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5486                              (v4i16 (REV64v4i16 FPR64:$src))>;
5487 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5488                              (v4i16 (REV32v4i16 FPR64:$src))>;
5489 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5490                              (v4i16 (REV32v4i16 FPR64:$src))>;
5491 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5492                              (v4i16 (REV64v4i16 FPR64:$src))>;
5493 }
5494
5495 let Predicates = [IsLE] in {
5496 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5497 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5498 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5499 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5500 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5501 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5502 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5503 }
5504 let Predicates = [IsBE] in {
5505 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5506                              (v4f16 (REV64v4i16 FPR64:$src))>;
5507 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5508                              (v4f16 (REV64v4i16 FPR64:$src))>;
5509 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5510                              (v4f16 (REV64v4i16 FPR64:$src))>;
5511 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5512                              (v4f16 (REV16v8i8 FPR64:$src))>;
5513 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5514                              (v4f16 (REV64v4i16 FPR64:$src))>;
5515 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5516                              (v4f16 (REV64v4i16 FPR64:$src))>;
5517 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5518                              (v4f16 (REV64v4i16 FPR64:$src))>;
5519 }
5520
5521
5522
5523 let Predicates = [IsLE] in {
5524 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5525 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5526 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5527 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5528 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5529 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5530 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5531 }
5532 let Predicates = [IsBE] in {
5533 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5534                              (v8i8 (REV64v8i8 FPR64:$src))>;
5535 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5536                              (v8i8 (REV32v8i8 FPR64:$src))>;
5537 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5538                              (v8i8 (REV16v8i8 FPR64:$src))>;
5539 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5540                              (v8i8 (REV64v8i8 FPR64:$src))>;
5541 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5542                              (v8i8 (REV32v8i8 FPR64:$src))>;
5543 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5544                              (v8i8 (REV64v8i8 FPR64:$src))>;
5545 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5546                              (v8i8 (REV16v8i8 FPR64:$src))>;
5547 }
5548
5549 let Predicates = [IsLE] in {
5550 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5551 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5552 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5553 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5554 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5555 }
5556 let Predicates = [IsBE] in {
5557 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5558                              (f64 (REV64v2i32 FPR64:$src))>;
5559 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5560                              (f64 (REV64v4i16 FPR64:$src))>;
5561 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5562                              (f64 (REV64v2i32 FPR64:$src))>;
5563 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5564                              (f64 (REV64v8i8 FPR64:$src))>;
5565 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5566                              (f64 (REV64v4i16 FPR64:$src))>;
5567 }
5568 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5569 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5570
5571 let Predicates = [IsLE] in {
5572 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5573 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5574 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5575 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5576 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5577 }
5578 let Predicates = [IsBE] in {
5579 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5580                              (v1f64 (REV64v2i32 FPR64:$src))>;
5581 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5582                              (v1f64 (REV64v4i16 FPR64:$src))>;
5583 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5584                              (v1f64 (REV64v8i8 FPR64:$src))>;
5585 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5586                              (v1f64 (REV64v2i32 FPR64:$src))>;
5587 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5588                              (v1f64 (REV64v4i16 FPR64:$src))>;
5589 }
5590 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5591 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5592
5593 let Predicates = [IsLE] in {
5594 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5595 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5596 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5597 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5598 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5599 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5600 }
5601 let Predicates = [IsBE] in {
5602 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5603                              (v2f32 (REV64v2i32 FPR64:$src))>;
5604 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5605                              (v2f32 (REV32v4i16 FPR64:$src))>;
5606 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5607                              (v2f32 (REV32v8i8 FPR64:$src))>;
5608 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5609                              (v2f32 (REV64v2i32 FPR64:$src))>;
5610 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5611                              (v2f32 (REV64v2i32 FPR64:$src))>;
5612 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5613                              (v2f32 (REV64v4i16 FPR64:$src))>;
5614 }
5615 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5616
5617 let Predicates = [IsLE] in {
5618 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5619 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5620 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5621 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5622 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5623 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5624 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5625 }
5626 let Predicates = [IsBE] in {
5627 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5628                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5629 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5630                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5631                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5632 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5633                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5634                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5635 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5636                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5637                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5638 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5639                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5640 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5641                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5642                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5643 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5644                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5645                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5646 }
5647
5648 let Predicates = [IsLE] in {
5649 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5650 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5651 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5652 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5653 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5654 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5655 }
5656 let Predicates = [IsBE] in {
5657 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5658                              (v2f64 (EXTv16i8 FPR128:$src,
5659                                               FPR128:$src, (i32 8)))>;
5660 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5661                              (v2f64 (REV64v4i32 FPR128:$src))>;
5662 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5663                              (v2f64 (REV64v8i16 FPR128:$src))>;
5664 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5665                              (v2f64 (REV64v8i16 FPR128:$src))>;
5666 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5667                              (v2f64 (REV64v16i8 FPR128:$src))>;
5668 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5669                              (v2f64 (REV64v4i32 FPR128:$src))>;
5670 }
5671 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5672
5673 let Predicates = [IsLE] in {
5674 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5675 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5676 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5677 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5678 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5679 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5680 }
5681 let Predicates = [IsBE] in {
5682 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5683                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5684                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5685 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5686                              (v4f32 (REV32v8i16 FPR128:$src))>;
5687 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5688                              (v4f32 (REV32v8i16 FPR128:$src))>;
5689 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5690                              (v4f32 (REV32v16i8 FPR128:$src))>;
5691 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5692                              (v4f32 (REV64v4i32 FPR128:$src))>;
5693 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5694                              (v4f32 (REV64v4i32 FPR128:$src))>;
5695 }
5696 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5697
5698 let Predicates = [IsLE] in {
5699 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5700 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5701 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5702 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5703 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5704 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5705 }
5706 let Predicates = [IsBE] in {
5707 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5708                              (v2i64 (EXTv16i8 FPR128:$src,
5709                                               FPR128:$src, (i32 8)))>;
5710 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5711                              (v2i64 (REV64v4i32 FPR128:$src))>;
5712 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5713                              (v2i64 (REV64v8i16 FPR128:$src))>;
5714 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5715                              (v2i64 (REV64v16i8 FPR128:$src))>;
5716 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5717                              (v2i64 (REV64v4i32 FPR128:$src))>;
5718 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5719                              (v2i64 (REV64v8i16 FPR128:$src))>;
5720 }
5721 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5722
5723 let Predicates = [IsLE] in {
5724 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5725 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5726 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5727 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5728 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5729 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5730 }
5731 let Predicates = [IsBE] in {
5732 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5733                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5734                                               (REV64v4i32 FPR128:$src),
5735                                               (i32 8)))>;
5736 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5737                              (v4i32 (REV64v4i32 FPR128:$src))>;
5738 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5739                              (v4i32 (REV32v8i16 FPR128:$src))>;
5740 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5741                              (v4i32 (REV32v16i8 FPR128:$src))>;
5742 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5743                              (v4i32 (REV64v4i32 FPR128:$src))>;
5744 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5745                              (v4i32 (REV32v8i16 FPR128:$src))>;
5746 }
5747 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5748
5749 let Predicates = [IsLE] in {
5750 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5751 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5752 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5753 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5754 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5755 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5756 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5757 }
5758 let Predicates = [IsBE] in {
5759 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5760                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5761                                               (REV64v8i16 FPR128:$src),
5762                                               (i32 8)))>;
5763 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5764                              (v8i16 (REV64v8i16 FPR128:$src))>;
5765 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5766                              (v8i16 (REV32v8i16 FPR128:$src))>;
5767 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5768                              (v8i16 (REV16v16i8 FPR128:$src))>;
5769 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5770                              (v8i16 (REV64v8i16 FPR128:$src))>;
5771 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5772                              (v8i16 (REV32v8i16 FPR128:$src))>;
5773 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5774                              (v8i16 (REV32v8i16 FPR128:$src))>;
5775 }
5776
5777 let Predicates = [IsLE] in {
5778 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5779 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5780 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5781 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5782 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5783 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5784 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5785 }
5786 let Predicates = [IsBE] in {
5787 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5788                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5789                                               (REV64v8i16 FPR128:$src),
5790                                               (i32 8)))>;
5791 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5792                              (v8f16 (REV64v8i16 FPR128:$src))>;
5793 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5794                              (v8f16 (REV32v8i16 FPR128:$src))>;
5795 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5796                              (v8f16 (REV64v8i16 FPR128:$src))>;
5797 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5798                              (v8f16 (REV16v16i8 FPR128:$src))>;
5799 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5800                              (v8f16 (REV64v8i16 FPR128:$src))>;
5801 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5802                              (v8f16 (REV32v8i16 FPR128:$src))>;
5803 }
5804
5805 let Predicates = [IsLE] in {
5806 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5807 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5808 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5809 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5810 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5811 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5812 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5813 }
5814 let Predicates = [IsBE] in {
5815 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5816                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5817                                               (REV64v16i8 FPR128:$src),
5818                                               (i32 8)))>;
5819 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5820                              (v16i8 (REV64v16i8 FPR128:$src))>;
5821 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5822                              (v16i8 (REV32v16i8 FPR128:$src))>;
5823 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5824                              (v16i8 (REV16v16i8 FPR128:$src))>;
5825 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5826                              (v16i8 (REV64v16i8 FPR128:$src))>;
5827 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5828                              (v16i8 (REV32v16i8 FPR128:$src))>;
5829 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5830                              (v16i8 (REV16v16i8 FPR128:$src))>;
5831 }
5832
5833 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 0))),
5834            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5835 def : Pat<(v8i8 (extract_subvector V128:$Rn, (i64 0))),
5836            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5837 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 0))),
5838            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5839 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 0))),
5840            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5841 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 0))),
5842            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5843 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 0))),
5844            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5845 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 0))),
5846            (EXTRACT_SUBREG V128:$Rn, dsub)>;
5847
5848 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5849           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5850 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5851           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5852 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5853           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5854 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5855           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5856
5857 // A 64-bit subvector insert to the first 128-bit vector position
5858 // is a subregister copy that needs no instruction.
5859 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5860           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5861 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5862           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5863 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5864           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5865 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5866           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5867 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5868           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5869 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5870           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5871 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5872           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5873
5874 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5875 // or v2f32.
5876 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5877                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5878            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5879 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5880                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5881            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5882     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5883     // so we match on v4f32 here, not v2f32. This will also catch adding
5884     // the low two lanes of a true v4f32 vector.
5885 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5886                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5887           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5888
5889 // Scalar 64-bit shifts in FPR64 registers.
5890 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5891           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5892 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5893           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5894 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5895           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5896 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5897           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5898
5899 // Patterns for nontemporal/no-allocate stores.
5900 // We have to resort to tricks to turn a single-input store into a store pair,
5901 // because there is no single-input nontemporal store, only STNP.
5902 let Predicates = [IsLE] in {
5903 let AddedComplexity = 15 in {
5904 class NTStore128Pat<ValueType VT> :
5905   Pat<(nontemporalstore (VT FPR128:$Rt),
5906         (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
5907       (STNPDi (EXTRACT_SUBREG FPR128:$Rt, dsub),
5908               (CPYi64 FPR128:$Rt, (i64 1)),
5909               GPR64sp:$Rn, simm7s8:$offset)>;
5910
5911 def : NTStore128Pat<v2i64>;
5912 def : NTStore128Pat<v4i32>;
5913 def : NTStore128Pat<v8i16>;
5914 def : NTStore128Pat<v16i8>;
5915
5916 class NTStore64Pat<ValueType VT> :
5917   Pat<(nontemporalstore (VT FPR64:$Rt),
5918         (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
5919       (STNPSi (EXTRACT_SUBREG FPR64:$Rt, ssub),
5920               (CPYi32 (SUBREG_TO_REG (i64 0), FPR64:$Rt, dsub), (i64 1)),
5921               GPR64sp:$Rn, simm7s4:$offset)>;
5922
5923 // FIXME: Shouldn't v1f64 loads/stores be promoted to v1i64?
5924 def : NTStore64Pat<v1f64>;
5925 def : NTStore64Pat<v1i64>;
5926 def : NTStore64Pat<v2i32>;
5927 def : NTStore64Pat<v4i16>;
5928 def : NTStore64Pat<v8i8>;
5929
5930 def : Pat<(nontemporalstore GPR64:$Rt,
5931             (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
5932           (STNPWi (EXTRACT_SUBREG GPR64:$Rt, sub_32),
5933                   (EXTRACT_SUBREG (UBFMXri GPR64:$Rt, 0, 31), sub_32),
5934                   GPR64sp:$Rn, simm7s4:$offset)>;
5935 } // AddedComplexity=10
5936 } // Predicates = [IsLE]
5937
5938 // Tail call return handling. These are all compiler pseudo-instructions,
5939 // so no encoding information or anything like that.
5940 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5941   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5942   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5943 }
5944
5945 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5946           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5947 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5948           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5949 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5950           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5951
5952 include "AArch64InstrAtomics.td"