lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  28
  29 //===----------------------------------------------------------------------===//
  30 // AArch64-specific DAG Nodes.
  31 //
  32
  33 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  34 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  35                                               [SDTCisSameAs<0, 2>,
  36                                                SDTCisSameAs<0, 3>,
  37                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38
  39 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  40 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  41                                             [SDTCisSameAs<0, 1>,
  42                                              SDTCisSameAs<0, 2>,
  43                                              SDTCisInt<0>,
  44                                              SDTCisVT<3, i32>]>;
  45
  46 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  47 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  48                                             [SDTCisSameAs<0, 2>,
  49                                              SDTCisSameAs<0, 3>,
  50                                              SDTCisInt<0>,
  51                                              SDTCisVT<1, i32>,
  52                                              SDTCisVT<4, i32>]>;
  53
  54 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  55                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  56                                       SDTCisVT<2, i32>]>;
  57 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  58 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  59                                         SDTCisVT<2, OtherVT>]>;
  60
  61
  62 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  63                                    [SDTCisSameAs<0, 1>,
  64                                     SDTCisSameAs<0, 2>,
  65                                     SDTCisInt<3>,
  66                                     SDTCisVT<4, i32>]>;
  67 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  68                                    [SDTCisFP<0>,
  69                                     SDTCisSameAs<0, 1>]>;
  70 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  71 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  72 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  73                                           SDTCisSameAs<0, 1>,
  74                                           SDTCisSameAs<0, 2>]>;
  75 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  76 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  77 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  78                                            SDTCisInt<2>, SDTCisInt<3>]>;
  79 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  80 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  81                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  82 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  83
  84 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  85 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  86 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  87 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  88                                            SDTCisSameAs<0,2>]>;
  89 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                            SDTCisSameAs<0,2>,
  91                                            SDTCisSameAs<0,3>]>;
  92 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  93 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  94
  95 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  96
  97 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  98                                                  SDTCisPtrTy<1>]>;
  99
 100 // Generates the general dynamic sequences, i.e.
 101 //  adrp  x0, :tlsdesc:var
 102 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 103 //  add   x0, x0, #:tlsdesc_lo12:var
 104 //  .tlsdesccall var
 105 //  blr   x1
 106
 107 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 108 // number of operands (the variable)
 109 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 110                                           [SDTCisPtrTy<0>]>;
 111
 112 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 113                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 114                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 115                                          SDTCisSameAs<1, 4>]>;
 116
 117
 118 // Node definitions.
 119 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 120 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 121 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 122 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 123                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 124                                 [SDNPHasChain, SDNPOutGlue]>;
 125 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 126                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 127                                                SDTCisVT<1, i32> ]>,
 128                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129 def AArch64call          : SDNode<"AArch64ISD::CALL",
 130                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 131                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 132                                  SDNPVariadic]>;
 133 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 134                                 [SDNPHasChain]>;
 135 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 136                                 [SDNPHasChain]>;
 137 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 138                                 [SDNPHasChain]>;
 139 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 140                                 [SDNPHasChain]>;
 141 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 142                                 [SDNPHasChain]>;
 143
 144
 145 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 146 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 147 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 148 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 149 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 150                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 151 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 152 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 153 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 154                             [SDNPCommutative]>;
 155 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 156 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 157                             [SDNPCommutative]>;
 158 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 159 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 160
 161 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 162
 163 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 164
 165 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 166 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 167
 168 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 169 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 170 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 171 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 172 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 173
 174 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 175 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 176 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 177 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 178 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 179 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 180
 181 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 182 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 183 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 184 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 185 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 186 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 187 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 188
 189 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 190 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 191 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 192 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 193
 194 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 195 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 196 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 197 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 198 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 199 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 200 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 201 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 202
 203 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 204 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 205 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 206
 207 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 208 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 209 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 210 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 211 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 212
 213 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 214 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 215 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 216
 217 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 218 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 219 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 220 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 221 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 222 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 223                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 224
 225 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 226 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 227 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 228 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 229 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 230
 231 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 232 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 233
 234 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 235
 236 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 237                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 238
 239 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 240                                [SDNPHasChain, SDNPSideEffect]>;
 241
 242 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 243 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 244
 245 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 246                                     SDT_AArch64TLSDescCallSeq,
 247                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 248                                      SDNPVariadic]>;
 249
 250
 251 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 252                                  SDT_AArch64WrapperLarge>;
 253
 254 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 255
 256 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 257                                     SDTCisSameAs<1, 2>]>;
 258 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 259 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 260
 261 //===----------------------------------------------------------------------===//
 262
 263 //===----------------------------------------------------------------------===//
 264
 265 // AArch64 Instruction Predicate Definitions.
 266 //
 267 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 268 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 269 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 270 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 271 def ForCodeSize   : Predicate<"ForCodeSize">;
 272 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 273
 274 include "AArch64InstrFormats.td"
 275
 276 //===----------------------------------------------------------------------===//
 277
 278 //===----------------------------------------------------------------------===//
 279 // Miscellaneous instructions.
 280 //===----------------------------------------------------------------------===//
 281
 282 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 283 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 284                               [(AArch64callseq_start timm:$amt)]>;
 285 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 286                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 287 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 288
 289 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 290 // FIXME: The following pseudo instructions are only needed because remat
 291 // cannot handle multiple instructions.  When that changes, they can be
 292 // removed, along with the AArch64Wrapper node.
 293
 294 let AddedComplexity = 10 in
 295 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 296                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 297               Sched<[WriteLDAdr]>;
 298
 299 // The MOVaddr instruction should match only when the add is not folded
 300 // into a load or store address.
 301 def MOVaddr
 302     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 303              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 304                                             tglobaladdr:$low))]>,
 305       Sched<[WriteAdrAdr]>;
 306 def MOVaddrJT
 307     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 308              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 309                                              tjumptable:$low))]>,
 310       Sched<[WriteAdrAdr]>;
 311 def MOVaddrCP
 312     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 313              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 314                                              tconstpool:$low))]>,
 315       Sched<[WriteAdrAdr]>;
 316 def MOVaddrBA
 317     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 318              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 319                                              tblockaddress:$low))]>,
 320       Sched<[WriteAdrAdr]>;
 321 def MOVaddrTLS
 322     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 323              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 324                                             tglobaltlsaddr:$low))]>,
 325       Sched<[WriteAdrAdr]>;
 326 def MOVaddrEXT
 327     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 328              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 329                                             texternalsym:$low))]>,
 330       Sched<[WriteAdrAdr]>;
 331
 332 } // isReMaterializable, isCodeGenOnly
 333
 334 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 335           (LOADgot tglobaltlsaddr:$addr)>;
 336
 337 def : Pat<(AArch64LOADgot texternalsym:$addr),
 338           (LOADgot texternalsym:$addr)>;
 339
 340 def : Pat<(AArch64LOADgot tconstpool:$addr),
 341           (LOADgot tconstpool:$addr)>;
 342
 343 //===----------------------------------------------------------------------===//
 344 // System instructions.
 345 //===----------------------------------------------------------------------===//
 346
 347 def HINT : HintI<"hint">;
 348 def : InstAlias<"nop",  (HINT 0b000)>;
 349 def : InstAlias<"yield",(HINT 0b001)>;
 350 def : InstAlias<"wfe",  (HINT 0b010)>;
 351 def : InstAlias<"wfi",  (HINT 0b011)>;
 352 def : InstAlias<"sev",  (HINT 0b100)>;
 353 def : InstAlias<"sevl", (HINT 0b101)>;
 354
 355 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 356 let mayLoad = 1, mayStore = 1 in
 357 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 358
 359 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 360 // model patterns with sufficiently fine granularity.
 361 let mayLoad = ?, mayStore = ? in {
 362 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 363                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 364
 365 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 366                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 367
 368 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 369                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 370 }
 371
 372 def : InstAlias<"clrex", (CLREX 0xf)>;
 373 def : InstAlias<"isb", (ISB 0xf)>;
 374
 375 def MRS    : MRSI;
 376 def MSR    : MSRI;
 377 def MSRpstate: MSRpstateI;
 378
 379 // The thread pointer (on Linux, at least, where this has been implemented) is
 380 // TPIDR_EL0.
 381 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 382
 383 // Generic system instructions
 384 def SYSxt  : SystemXtI<0, "sys">;
 385 def SYSLxt : SystemLXtI<1, "sysl">;
 386
 387 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 388                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 389                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 390
 391 //===----------------------------------------------------------------------===//
 392 // Move immediate instructions.
 393 //===----------------------------------------------------------------------===//
 394
 395 defm MOVK : InsertImmediate<0b11, "movk">;
 396 defm MOVN : MoveImmediate<0b00, "movn">;
 397
 398 let PostEncoderMethod = "fixMOVZ" in
 399 defm MOVZ : MoveImmediate<0b10, "movz">;
 400
 401 // First group of aliases covers an implicit "lsl #0".
 402 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 403 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 404 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 405 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 406 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 407 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 408
 409 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 410 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 411 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 412 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 413 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 414
 415 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 416 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 417 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 418 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 419
 420 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 421 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 422 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 423 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 424
 425 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 426 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 427
 428 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 429 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 430
 431 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 432 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 433
 434 // Final group of aliases covers true "mov $Rd, $imm" cases.
 435 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 436                           int width, int shift> {
 437   def _asmoperand : AsmOperandClass {
 438     let Name = basename # width # "_lsl" # shift # "MovAlias";
 439     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 440                                # shift # ">";
 441     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 442   }
 443
 444   def _movimm : Operand<i32> {
 445     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 446   }
 447
 448   def : InstAlias<"mov $Rd, $imm",
 449                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 450 }
 451
 452 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 453 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 454
 455 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 456 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 457 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 458 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 459
 460 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 461 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 462
 463 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 464 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 465 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 466 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 467
 468 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 469     isAsCheapAsAMove = 1 in {
 470 // FIXME: The following pseudo instructions are only needed because remat
 471 // cannot handle multiple instructions.  When that changes, we can select
 472 // directly to the real instructions and get rid of these pseudos.
 473
 474 def MOVi32imm
 475     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 476              [(set GPR32:$dst, imm:$src)]>,
 477       Sched<[WriteImm]>;
 478 def MOVi64imm
 479     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 480              [(set GPR64:$dst, imm:$src)]>,
 481       Sched<[WriteImm]>;
 482 } // isReMaterializable, isCodeGenOnly
 483
 484 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 485 // eventual expansion code fewer bits to worry about getting right. Marshalling
 486 // the types is a little tricky though:
 487 def i64imm_32bit : ImmLeaf<i64, [{
 488   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 489 }]>;
 490
 491 def trunc_imm : SDNodeXForm<imm, [{
 492   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 493 }]>;
 494
 495 def : Pat<(i64 i64imm_32bit:$src),
 496           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 497
 498 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 499 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 500 return CurDAG->getTargetConstant(
 501   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 502 }]>;
 503
 504 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 505 return CurDAG->getTargetConstant(
 506   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 507 }]>;
 508
 509
 510 def : Pat<(f32 fpimm:$in),
 511   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 512 def : Pat<(f64 fpimm:$in),
 513   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 514
 515
 516 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 517 // sequences.
 518 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 519                              tglobaladdr:$g1, tglobaladdr:$g0),
 520           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 521                                   tglobaladdr:$g2, 32),
 522                           tglobaladdr:$g1, 16),
 523                   tglobaladdr:$g0, 0)>;
 524
 525 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 526                              tblockaddress:$g1, tblockaddress:$g0),
 527           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 528                                   tblockaddress:$g2, 32),
 529                           tblockaddress:$g1, 16),
 530                   tblockaddress:$g0, 0)>;
 531
 532 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 533                              tconstpool:$g1, tconstpool:$g0),
 534           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 535                                   tconstpool:$g2, 32),
 536                           tconstpool:$g1, 16),
 537                   tconstpool:$g0, 0)>;
 538
 539 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 540                              tjumptable:$g1, tjumptable:$g0),
 541           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 542                                   tjumptable:$g2, 32),
 543                           tjumptable:$g1, 16),
 544                   tjumptable:$g0, 0)>;
 545
 546
 547 //===----------------------------------------------------------------------===//
 548 // Arithmetic instructions.
 549 //===----------------------------------------------------------------------===//
 550
 551 // Add/subtract with carry.
 552 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 553 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 554
 555 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 556 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 557 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 558 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 559
 560 // Add/subtract
 561 defm ADD : AddSub<0, "add", add>;
 562 defm SUB : AddSub<1, "sub">;
 563
 564 def : InstAlias<"mov $dst, $src",
 565                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 566 def : InstAlias<"mov $dst, $src",
 567                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 568 def : InstAlias<"mov $dst, $src",
 569                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 570 def : InstAlias<"mov $dst, $src",
 571                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 572
 573 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 574 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 575
 576 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 577 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 578           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 579 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 580           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 581 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 582           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 583 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 584           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 585 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 586           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 587 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 588           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 589 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 590           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 591 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 592           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 593
 594 // Because of the immediate format for add/sub-imm instructions, the
 595 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 596 //  These patterns capture that transformation.
 597 let AddedComplexity = 1 in {
 598 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 599           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 600 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 601           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 602 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 603           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 604 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 605           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 606 }
 607
 608 // Because of the immediate format for add/sub-imm instructions, the
 609 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 610 //  These patterns capture that transformation.
 611 let AddedComplexity = 1 in {
 612 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 613           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 614 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 615           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 616 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 617           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 618 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 619           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 620 }
 621
 622 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 623 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 624 def : InstAlias<"neg $dst, $src$shift",
 625                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 626 def : InstAlias<"neg $dst, $src$shift",
 627                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 628
 629 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 630 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 631 def : InstAlias<"negs $dst, $src$shift",
 632                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 633 def : InstAlias<"negs $dst, $src$shift",
 634                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 635
 636
 637 // Unsigned/Signed divide
 638 defm UDIV : Div<0, "udiv", udiv>;
 639 defm SDIV : Div<1, "sdiv", sdiv>;
 640 let isCodeGenOnly = 1 in {
 641 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 642 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 643 }
 644
 645 // Variable shift
 646 defm ASRV : Shift<0b10, "asr", sra>;
 647 defm LSLV : Shift<0b00, "lsl", shl>;
 648 defm LSRV : Shift<0b01, "lsr", srl>;
 649 defm RORV : Shift<0b11, "ror", rotr>;
 650
 651 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 652 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 653 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 654 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 655 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 656 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 657 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 658 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 659
 660 // Multiply-add
 661 let AddedComplexity = 7 in {
 662 defm MADD : MulAccum<0, "madd", add>;
 663 defm MSUB : MulAccum<1, "msub", sub>;
 664
 665 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 666           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 667 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 668           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 669
 670 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 671           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 672 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 673           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 674 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 675           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 676 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 677           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 678 } // AddedComplexity = 7
 679
 680 let AddedComplexity = 5 in {
 681 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 682 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 683 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 684 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 685
 686 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 687           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 688 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 689           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 690
 691 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 692           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 693 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 694           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 695 } // AddedComplexity = 5
 696
 697 def : MulAccumWAlias<"mul", MADDWrrr>;
 698 def : MulAccumXAlias<"mul", MADDXrrr>;
 699 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 700 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 701 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 702 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 703 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 704 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 705
 706 // Multiply-high
 707 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 708 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 709
 710 // CRC32
 711 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 712 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 713 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 714 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 715
 716 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 717 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 718 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 719 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 720
 721
 722 //===----------------------------------------------------------------------===//
 723 // Logical instructions.
 724 //===----------------------------------------------------------------------===//
 725
 726 // (immediate)
 727 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 728 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 729 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 730 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 731
 732 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 733 // used). Actually, it seems to be working right now, but putting logical_immXX
 734 // here is a bit dodgy on the AsmParser side too.
 735 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 736                                           logical_imm32:$imm), 0>;
 737 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 738                                           logical_imm64:$imm), 0>;
 739
 740
 741 // (register)
 742 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 743 defm BICS : LogicalRegS<0b11, 1, "bics",
 744                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 745 defm AND  : LogicalReg<0b00, 0, "and", and>;
 746 defm BIC  : LogicalReg<0b00, 1, "bic",
 747                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 748 defm EON  : LogicalReg<0b10, 1, "eon",
 749                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 750 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 751 defm ORN  : LogicalReg<0b01, 1, "orn",
 752                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 753 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 754
 755 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 756 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 757
 758 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 759 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 760
 761 def : InstAlias<"mvn $Wd, $Wm$sh",
 762                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 763 def : InstAlias<"mvn $Xd, $Xm$sh",
 764                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 765
 766 def : InstAlias<"tst $src1, $src2",
 767                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 768 def : InstAlias<"tst $src1, $src2",
 769                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 770
 771 def : InstAlias<"tst $src1, $src2",
 772                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 773 def : InstAlias<"tst $src1, $src2",
 774                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 775
 776 def : InstAlias<"tst $src1, $src2$sh",
 777                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 778 def : InstAlias<"tst $src1, $src2$sh",
 779                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 780
 781
 782 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 783 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 784
 785
 786 //===----------------------------------------------------------------------===//
 787 // One operand data processing instructions.
 788 //===----------------------------------------------------------------------===//
 789
 790 defm CLS    : OneOperandData<0b101, "cls">;
 791 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 792 defm RBIT   : OneOperandData<0b000, "rbit">;
 793
 794 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 795 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 796
 797 def  REV16Wr : OneWRegData<0b001, "rev16",
 798                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 799 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 800
 801 def : Pat<(cttz GPR32:$Rn),
 802           (CLZWr (RBITWr GPR32:$Rn))>;
 803 def : Pat<(cttz GPR64:$Rn),
 804           (CLZXr (RBITXr GPR64:$Rn))>;
 805 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 806                 (i32 1))),
 807           (CLSWr GPR32:$Rn)>;
 808 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 809                 (i64 1))),
 810           (CLSXr GPR64:$Rn)>;
 811
 812 // Unlike the other one operand instructions, the instructions with the "rev"
 813 // mnemonic do *not* just different in the size bit, but actually use different
 814 // opcode bits for the different sizes.
 815 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 816 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 817 def REV32Xr : OneXRegData<0b010, "rev32",
 818                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 819
 820 // The bswap commutes with the rotr so we want a pattern for both possible
 821 // orders.
 822 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 823 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 824
 825 //===----------------------------------------------------------------------===//
 826 // Bitfield immediate extraction instruction.
 827 //===----------------------------------------------------------------------===//
 828 let hasSideEffects = 0 in
 829 defm EXTR : ExtractImm<"extr">;
 830 def : InstAlias<"ror $dst, $src, $shift",
 831             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 832 def : InstAlias<"ror $dst, $src, $shift",
 833             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 834
 835 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 836           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 837 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 838           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 839
 840 //===----------------------------------------------------------------------===//
 841 // Other bitfield immediate instructions.
 842 //===----------------------------------------------------------------------===//
 843 let hasSideEffects = 0 in {
 844 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 845 defm SBFM : BitfieldImm<0b00, "sbfm">;
 846 defm UBFM : BitfieldImm<0b10, "ubfm">;
 847 }
 848
 849 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 850   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 851   return CurDAG->getTargetConstant(enc, MVT::i64);
 852 }]>;
 853
 854 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 855   uint64_t enc = 31 - N->getZExtValue();
 856   return CurDAG->getTargetConstant(enc, MVT::i64);
 857 }]>;
 858
 859 // min(7, 31 - shift_amt)
 860 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 861   uint64_t enc = 31 - N->getZExtValue();
 862   enc = enc > 7 ? 7 : enc;
 863   return CurDAG->getTargetConstant(enc, MVT::i64);
 864 }]>;
 865
 866 // min(15, 31 - shift_amt)
 867 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 868   uint64_t enc = 31 - N->getZExtValue();
 869   enc = enc > 15 ? 15 : enc;
 870   return CurDAG->getTargetConstant(enc, MVT::i64);
 871 }]>;
 872
 873 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 874   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 875   return CurDAG->getTargetConstant(enc, MVT::i64);
 876 }]>;
 877
 878 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 879   uint64_t enc = 63 - N->getZExtValue();
 880   return CurDAG->getTargetConstant(enc, MVT::i64);
 881 }]>;
 882
 883 // min(7, 63 - shift_amt)
 884 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 885   uint64_t enc = 63 - N->getZExtValue();
 886   enc = enc > 7 ? 7 : enc;
 887   return CurDAG->getTargetConstant(enc, MVT::i64);
 888 }]>;
 889
 890 // min(15, 63 - shift_amt)
 891 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 892   uint64_t enc = 63 - N->getZExtValue();
 893   enc = enc > 15 ? 15 : enc;
 894   return CurDAG->getTargetConstant(enc, MVT::i64);
 895 }]>;
 896
 897 // min(31, 63 - shift_amt)
 898 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 899   uint64_t enc = 63 - N->getZExtValue();
 900   enc = enc > 31 ? 31 : enc;
 901   return CurDAG->getTargetConstant(enc, MVT::i64);
 902 }]>;
 903
 904 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 905           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 906                               (i64 (i32shift_b imm0_31:$imm)))>;
 907 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 908           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 909                               (i64 (i64shift_b imm0_63:$imm)))>;
 910
 911 let AddedComplexity = 10 in {
 912 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 913           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 914 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 915           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 916 }
 917
 918 def : InstAlias<"asr $dst, $src, $shift",
 919                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 920 def : InstAlias<"asr $dst, $src, $shift",
 921                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 922 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 923 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 924 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 925 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 926 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 927
 928 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 929           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 930 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 931           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 932
 933 def : InstAlias<"lsr $dst, $src, $shift",
 934                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 935 def : InstAlias<"lsr $dst, $src, $shift",
 936                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 937 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 938 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 939 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 940 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 941 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 942
 943 //===----------------------------------------------------------------------===//
 944 // Conditionally set flags instructions.
 945 //===----------------------------------------------------------------------===//
 946 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 947 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 948
 949 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 950 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 951
 952 //===----------------------------------------------------------------------===//
 953 // Conditional select instructions.
 954 //===----------------------------------------------------------------------===//
 955 defm CSEL  : CondSelect<0, 0b00, "csel">;
 956
 957 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 958 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 959 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 960 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 961
 962 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 963           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 964 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 965           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 966 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 967           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 968 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 969           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 970 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 971           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 972 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 973           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 974
 975 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 976           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 977 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 978           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 979 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 980           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 981 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 982           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 983
 984 // The inverse of the condition code from the alias instruction is what is used
 985 // in the aliased instruction. The parser all ready inverts the condition code
 986 // for these aliases.
 987 def : InstAlias<"cset $dst, $cc",
 988                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 989 def : InstAlias<"cset $dst, $cc",
 990                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 991
 992 def : InstAlias<"csetm $dst, $cc",
 993                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 994 def : InstAlias<"csetm $dst, $cc",
 995                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 996
 997 def : InstAlias<"cinc $dst, $src, $cc",
 998                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 999 def : InstAlias<"cinc $dst, $src, $cc",
1000                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1001
1002 def : InstAlias<"cinv $dst, $src, $cc",
1003                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1004 def : InstAlias<"cinv $dst, $src, $cc",
1005                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1006
1007 def : InstAlias<"cneg $dst, $src, $cc",
1008                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1009 def : InstAlias<"cneg $dst, $src, $cc",
1010                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1011
1012 //===----------------------------------------------------------------------===//
1013 // PC-relative instructions.
1014 //===----------------------------------------------------------------------===//
1015 let isReMaterializable = 1 in {
1016 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1017 def ADR  : ADRI<0, "adr", adrlabel, []>;
1018 } // hasSideEffects = 0
1019
1020 def ADRP : ADRI<1, "adrp", adrplabel,
1021                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1022 } // isReMaterializable = 1
1023
1024 // page address of a constant pool entry, block address
1025 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1026 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1027
1028 //===----------------------------------------------------------------------===//
1029 // Unconditional branch (register) instructions.
1030 //===----------------------------------------------------------------------===//
1031
1032 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1033 def RET  : BranchReg<0b0010, "ret", []>;
1034 def DRPS : SpecialReturn<0b0101, "drps">;
1035 def ERET : SpecialReturn<0b0100, "eret">;
1036 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1037
1038 // Default to the LR register.
1039 def : InstAlias<"ret", (RET LR)>;
1040
1041 let isCall = 1, Defs = [LR], Uses = [SP] in {
1042 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1043 } // isCall
1044
1045 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1046 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1047 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1048
1049 // Create a separate pseudo-instruction for codegen to use so that we don't
1050 // flag lr as used in every function. It'll be restored before the RET by the
1051 // epilogue if it's legitimately used.
1052 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1053   let isTerminator = 1;
1054   let isBarrier = 1;
1055   let isReturn = 1;
1056 }
1057
1058 // This is a directive-like pseudo-instruction. The purpose is to insert an
1059 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1060 // (which in the usual case is a BLR).
1061 let hasSideEffects = 1 in
1062 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1063   let AsmString = ".tlsdesccall $sym";
1064 }
1065
1066 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1067 // FIXME: can "hasSideEffects be dropped?
1068 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1069     isCodeGenOnly = 1 in
1070 def TLSDESC_CALLSEQ
1071     : Pseudo<(outs), (ins i64imm:$sym),
1072              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>;
1073 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1074           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1075
1076 //===----------------------------------------------------------------------===//
1077 // Conditional branch (immediate) instruction.
1078 //===----------------------------------------------------------------------===//
1079 def Bcc : BranchCond;
1080
1081 //===----------------------------------------------------------------------===//
1082 // Compare-and-branch instructions.
1083 //===----------------------------------------------------------------------===//
1084 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1085 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1086
1087 //===----------------------------------------------------------------------===//
1088 // Test-bit-and-branch instructions.
1089 //===----------------------------------------------------------------------===//
1090 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1091 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1092
1093 //===----------------------------------------------------------------------===//
1094 // Unconditional branch (immediate) instructions.
1095 //===----------------------------------------------------------------------===//
1096 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1097 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1098 } // isBranch, isTerminator, isBarrier
1099
1100 let isCall = 1, Defs = [LR], Uses = [SP] in {
1101 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1102 } // isCall
1103 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1104
1105 //===----------------------------------------------------------------------===//
1106 // Exception generation instructions.
1107 //===----------------------------------------------------------------------===//
1108 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1109 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1110 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1111 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1112 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1113 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1114 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1115 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1116
1117 // DCPSn defaults to an immediate operand of zero if unspecified.
1118 def : InstAlias<"dcps1", (DCPS1 0)>;
1119 def : InstAlias<"dcps2", (DCPS2 0)>;
1120 def : InstAlias<"dcps3", (DCPS3 0)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // Load instructions.
1124 //===----------------------------------------------------------------------===//
1125
1126 // Pair (indexed, offset)
1127 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1128 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1129 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1130 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1131 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1132
1133 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1134
1135 // Pair (pre-indexed)
1136 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1137 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1138 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1139 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1140 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1141
1142 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1143
1144 // Pair (post-indexed)
1145 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1146 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1147 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1148 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1149 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1150
1151 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1152
1153
1154 // Pair (no allocate)
1155 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1156 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1157 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1158 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1159 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1160
1161 //---
1162 // (register offset)
1163 //---
1164
1165 // Integer
1166 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1167 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1168 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1169 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1170
1171 // Floating-point
1172 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1173 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1174 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1175 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1176 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1177
1178 // Load sign-extended half-word
1179 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1180 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1181
1182 // Load sign-extended byte
1183 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1184 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1185
1186 // Load sign-extended word
1187 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1188
1189 // Pre-fetch.
1190 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1191
1192 // For regular load, we do not have any alignment requirement.
1193 // Thus, it is safe to directly map the vector loads with interesting
1194 // addressing modes.
1195 // FIXME: We could do the same for bitconvert to floating point vectors.
1196 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1197                               ValueType ScalTy, ValueType VecTy,
1198                               Instruction LOADW, Instruction LOADX,
1199                               SubRegIndex sub> {
1200   def : Pat<(VecTy (scalar_to_vector (ScalTy
1201               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1202             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1203                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1204                            sub)>;
1205
1206   def : Pat<(VecTy (scalar_to_vector (ScalTy
1207               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1208             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1209                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1210                            sub)>;
1211 }
1212
1213 let AddedComplexity = 10 in {
1214 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1215 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1216
1217 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1218 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1219
1220 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1221 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1222
1223 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1224 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1225
1226 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1227 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1228
1229 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1230
1231 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1232
1233
1234 def : Pat <(v1i64 (scalar_to_vector (i64
1235                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1236                                            ro_Wextend64:$extend))))),
1237            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1238
1239 def : Pat <(v1i64 (scalar_to_vector (i64
1240                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1241                                            ro_Xextend64:$extend))))),
1242            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1243 }
1244
1245 // Match all load 64 bits width whose type is compatible with FPR64
1246 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1247                         Instruction LOADW, Instruction LOADX> {
1248
1249   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1250             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1251
1252   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1253             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1254 }
1255
1256 let AddedComplexity = 10 in {
1257 let Predicates = [IsLE] in {
1258   // We must do vector loads with LD1 in big-endian.
1259   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1260   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1261   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1262   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1263   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1264 }
1265
1266 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1267 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1268
1269 // Match all load 128 bits width whose type is compatible with FPR128
1270 let Predicates = [IsLE] in {
1271   // We must do vector loads with LD1 in big-endian.
1272   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1273   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1274   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1275   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1276   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1277   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1278   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1279 }
1280 } // AddedComplexity = 10
1281
1282 // zextload -> i64
1283 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1284                             Instruction INSTW, Instruction INSTX> {
1285   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1286             (SUBREG_TO_REG (i64 0),
1287                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1288                            sub_32)>;
1289
1290   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1291             (SUBREG_TO_REG (i64 0),
1292                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1293                            sub_32)>;
1294 }
1295
1296 let AddedComplexity = 10 in {
1297   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1298   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1299   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1300
1301   // zextloadi1 -> zextloadi8
1302   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1303
1304   // extload -> zextload
1305   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1306   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1307   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1308
1309   // extloadi1 -> zextloadi8
1310   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1311 }
1312
1313
1314 // zextload -> i64
1315 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1316                             Instruction INSTW, Instruction INSTX> {
1317   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1318             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1319
1320   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1321             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1322
1323 }
1324
1325 let AddedComplexity = 10 in {
1326   // extload -> zextload
1327   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1328   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1329   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1330
1331   // zextloadi1 -> zextloadi8
1332   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1333 }
1334
1335 //---
1336 // (unsigned immediate)
1337 //---
1338 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1339                    [(set GPR64:$Rt,
1340                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1341 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1342                    [(set GPR32:$Rt,
1343                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1344 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1345                    [(set FPR8:$Rt,
1346                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1347 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1348                    [(set (f16 FPR16:$Rt),
1349                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1350 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1351                    [(set (f32 FPR32:$Rt),
1352                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1353 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1354                    [(set (f64 FPR64:$Rt),
1355                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1356 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1357                  [(set (f128 FPR128:$Rt),
1358                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1359
1360 // For regular load, we do not have any alignment requirement.
1361 // Thus, it is safe to directly map the vector loads with interesting
1362 // addressing modes.
1363 // FIXME: We could do the same for bitconvert to floating point vectors.
1364 def : Pat <(v8i8 (scalar_to_vector (i32
1365                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1366            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1367                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1368 def : Pat <(v16i8 (scalar_to_vector (i32
1369                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1370            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1371                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1372 def : Pat <(v4i16 (scalar_to_vector (i32
1373                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1374            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1375                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1376 def : Pat <(v8i16 (scalar_to_vector (i32
1377                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1378            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1379                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1380 def : Pat <(v2i32 (scalar_to_vector (i32
1381                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1382            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1383                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1384 def : Pat <(v4i32 (scalar_to_vector (i32
1385                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1386            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1387                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1388 def : Pat <(v1i64 (scalar_to_vector (i64
1389                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1390            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1391 def : Pat <(v2i64 (scalar_to_vector (i64
1392                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1393            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1394                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1395
1396 // Match all load 64 bits width whose type is compatible with FPR64
1397 let Predicates = [IsLE] in {
1398   // We must use LD1 to perform vector loads in big-endian.
1399   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1400             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1401   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1402             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1403   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1404             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1405   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1406             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1407   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1408             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1409 }
1410 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1411           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1412 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1413           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1414
1415 // Match all load 128 bits width whose type is compatible with FPR128
1416 let Predicates = [IsLE] in {
1417   // We must use LD1 to perform vector loads in big-endian.
1418   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1419             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1420   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1421             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1422   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1423             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1424   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1425             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1426   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1427             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1428   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1429             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1430   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1431             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1432 }
1433 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1434           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1435
1436 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1437                     [(set GPR32:$Rt,
1438                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1439                                                      uimm12s2:$offset)))]>;
1440 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1441                     [(set GPR32:$Rt,
1442                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1443                                                    uimm12s1:$offset)))]>;
1444 // zextload -> i64
1445 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1446     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1447 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1448     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1449
1450 // zextloadi1 -> zextloadi8
1451 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1452           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1453 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1454     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1455
1456 // extload -> zextload
1457 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1458           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1459 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1460           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1461 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1462           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1463 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1464     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1465 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1466     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1467 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1468     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1469 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1470     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1471
1472 // load sign-extended half-word
1473 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1474                      [(set GPR32:$Rt,
1475                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1476                                                       uimm12s2:$offset)))]>;
1477 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1478                      [(set GPR64:$Rt,
1479                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1480                                                       uimm12s2:$offset)))]>;
1481
1482 // load sign-extended byte
1483 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1484                      [(set GPR32:$Rt,
1485                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1486                                                     uimm12s1:$offset)))]>;
1487 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1488                      [(set GPR64:$Rt,
1489                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1490                                                     uimm12s1:$offset)))]>;
1491
1492 // load sign-extended word
1493 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1494                      [(set GPR64:$Rt,
1495                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1496                                                       uimm12s4:$offset)))]>;
1497
1498 // load zero-extended word
1499 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1500       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1501
1502 // Pre-fetch.
1503 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1504                         [(AArch64Prefetch imm:$Rt,
1505                                         (am_indexed64 GPR64sp:$Rn,
1506                                                       uimm12s8:$offset))]>;
1507
1508 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1509
1510 //---
1511 // (literal)
1512 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1513 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1514 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1515 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1516 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1517
1518 // load sign-extended word
1519 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1520
1521 // prefetch
1522 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1523 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1524
1525 //---
1526 // (unscaled immediate)
1527 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1528                     [(set GPR64:$Rt,
1529                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1530 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1531                     [(set GPR32:$Rt,
1532                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1533 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1534                     [(set FPR8:$Rt,
1535                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1536 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1537                     [(set FPR16:$Rt,
1538                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1539 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1540                     [(set (f32 FPR32:$Rt),
1541                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1542 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1543                     [(set (f64 FPR64:$Rt),
1544                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1545 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1546                     [(set (f128 FPR128:$Rt),
1547                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1548
1549 defm LDURHH
1550     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1551              [(set GPR32:$Rt,
1552                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1553 defm LDURBB
1554     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1555              [(set GPR32:$Rt,
1556                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1557
1558 // Match all load 64 bits width whose type is compatible with FPR64
1559 let Predicates = [IsLE] in {
1560   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1561             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1562   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1563             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1564   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1565             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1566   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1567             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1568   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1569             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1570 }
1571 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1572           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1573 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1574           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1575
1576 // Match all load 128 bits width whose type is compatible with FPR128
1577 let Predicates = [IsLE] in {
1578   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1579             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1580   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1581             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1582   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1583             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1584   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1585             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1586   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1587             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1588   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1589             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1590   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1591             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1592 }
1593
1594 //  anyext -> zext
1595 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1596           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1597 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1598           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1599 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1600           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1601 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1602     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1603 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1604     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1605 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1606     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1607 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1608     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1609 // unscaled zext
1610 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1611           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1612 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1613           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1614 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1615           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1616 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1617     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1618 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1619     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1620 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1621     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1622 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1623     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1624
1625
1626 //---
1627 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1628
1629 // Define new assembler match classes as we want to only match these when
1630 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1631 // associate a DiagnosticType either, as we want the diagnostic for the
1632 // canonical form (the scaled operand) to take precedence.
1633 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1634   let Name = "SImm9OffsetFB" # Width;
1635   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1636   let RenderMethod = "addImmOperands";
1637 }
1638
1639 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1640 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1641 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1642 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1643 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1644
1645 def simm9_offset_fb8 : Operand<i64> {
1646   let ParserMatchClass = SImm9OffsetFB8Operand;
1647 }
1648 def simm9_offset_fb16 : Operand<i64> {
1649   let ParserMatchClass = SImm9OffsetFB16Operand;
1650 }
1651 def simm9_offset_fb32 : Operand<i64> {
1652   let ParserMatchClass = SImm9OffsetFB32Operand;
1653 }
1654 def simm9_offset_fb64 : Operand<i64> {
1655   let ParserMatchClass = SImm9OffsetFB64Operand;
1656 }
1657 def simm9_offset_fb128 : Operand<i64> {
1658   let ParserMatchClass = SImm9OffsetFB128Operand;
1659 }
1660
1661 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1662                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1663 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1664                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1665 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1666                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1667 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1668                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1669 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1670                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1671 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1672                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1673 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1674                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1675
1676 // zextload -> i64
1677 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1678   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1679 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1680   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1681
1682 // load sign-extended half-word
1683 defm LDURSHW
1684     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1685                [(set GPR32:$Rt,
1686                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1687 defm LDURSHX
1688     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1689               [(set GPR64:$Rt,
1690                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1691
1692 // load sign-extended byte
1693 defm LDURSBW
1694     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1695                 [(set GPR32:$Rt,
1696                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1697 defm LDURSBX
1698     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1699                 [(set GPR64:$Rt,
1700                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1701
1702 // load sign-extended word
1703 defm LDURSW
1704     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1705               [(set GPR64:$Rt,
1706                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1707
1708 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1709 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1710                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1711 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1712                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1713 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1714                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1715 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1716                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1717 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1718                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1719 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1720                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1721 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1722                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1723
1724 // Pre-fetch.
1725 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1726                   [(AArch64Prefetch imm:$Rt,
1727                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1728
1729 //---
1730 // (unscaled immediate, unprivileged)
1731 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1732 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1733
1734 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1735 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1736
1737 // load sign-extended half-word
1738 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1739 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1740
1741 // load sign-extended byte
1742 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1743 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1744
1745 // load sign-extended word
1746 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1747
1748 //---
1749 // (immediate pre-indexed)
1750 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1751 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1752 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1753 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1754 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1755 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1756 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1757
1758 // load sign-extended half-word
1759 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1760 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1761
1762 // load sign-extended byte
1763 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1764 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1765
1766 // load zero-extended byte
1767 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1768 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1769
1770 // load sign-extended word
1771 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1772
1773 //---
1774 // (immediate post-indexed)
1775 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1776 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1777 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1778 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1779 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1780 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1781 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1782
1783 // load sign-extended half-word
1784 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1785 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1786
1787 // load sign-extended byte
1788 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1789 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1790
1791 // load zero-extended byte
1792 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1793 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1794
1795 // load sign-extended word
1796 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1797
1798 //===----------------------------------------------------------------------===//
1799 // Store instructions.
1800 //===----------------------------------------------------------------------===//
1801
1802 // Pair (indexed, offset)
1803 // FIXME: Use dedicated range-checked addressing mode operand here.
1804 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1805 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1806 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1807 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1808 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1809
1810 // Pair (pre-indexed)
1811 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1812 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1813 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1814 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1815 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1816
1817 // Pair (pre-indexed)
1818 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1819 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1820 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1821 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1822 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1823
1824 // Pair (no allocate)
1825 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1826 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1827 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1828 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1829 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1830
1831 //---
1832 // (Register offset)
1833
1834 // Integer
1835 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1836 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1837 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1838 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1839
1840
1841 // Floating-point
1842 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1843 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1844 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1845 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1846 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1847
1848 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1849                                  Instruction STRW, Instruction STRX> {
1850
1851   def : Pat<(storeop GPR64:$Rt,
1852                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1853             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1854                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1855
1856   def : Pat<(storeop GPR64:$Rt,
1857                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1858             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1859                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1860 }
1861
1862 let AddedComplexity = 10 in {
1863   // truncstore i64
1864   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1865   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1866   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1867 }
1868
1869 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1870                          Instruction STRW, Instruction STRX> {
1871   def : Pat<(store (VecTy FPR:$Rt),
1872                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1873             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1874
1875   def : Pat<(store (VecTy FPR:$Rt),
1876                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1877             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1878 }
1879
1880 let AddedComplexity = 10 in {
1881 // Match all store 64 bits width whose type is compatible with FPR64
1882 let Predicates = [IsLE] in {
1883   // We must use ST1 to store vectors in big-endian.
1884   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1885   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1886   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1887   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1888   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1889 }
1890
1891 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1892 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1893
1894 // Match all store 128 bits width whose type is compatible with FPR128
1895 let Predicates = [IsLE] in {
1896   // We must use ST1 to store vectors in big-endian.
1897   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1898   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1899   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1900   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1901   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1902   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1903   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1904 }
1905 } // AddedComplexity = 10
1906
1907 // Match stores from lane 0 to the appropriate subreg's store.
1908 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
1909                               ValueType VecTy, ValueType STy,
1910                               SubRegIndex SubRegIdx,
1911                               Instruction STRW, Instruction STRX> {
1912
1913   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1914                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1915             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1916                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1917
1918   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1919                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1920             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1921                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1922 }
1923
1924 let AddedComplexity = 19 in {
1925   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
1926   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
1927   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
1928   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
1929   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
1930   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
1931   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
1932 }
1933
1934 //---
1935 // (unsigned immediate)
1936 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1937                    [(store GPR64:$Rt,
1938                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1939 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1940                     [(store GPR32:$Rt,
1941                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1942 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1943                     [(store FPR8:$Rt,
1944                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1945 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1946                     [(store (f16 FPR16:$Rt),
1947                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1948 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1949                     [(store (f32 FPR32:$Rt),
1950                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1951 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1952                     [(store (f64 FPR64:$Rt),
1953                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1954 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1955
1956 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1957                      [(truncstorei16 GPR32:$Rt,
1958                                      (am_indexed16 GPR64sp:$Rn,
1959                                                    uimm12s2:$offset))]>;
1960 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1961                      [(truncstorei8 GPR32:$Rt,
1962                                     (am_indexed8 GPR64sp:$Rn,
1963                                                  uimm12s1:$offset))]>;
1964
1965 // Match all store 64 bits width whose type is compatible with FPR64
1966 let AddedComplexity = 10 in {
1967 let Predicates = [IsLE] in {
1968   // We must use ST1 to store vectors in big-endian.
1969   def : Pat<(store (v2f32 FPR64:$Rt),
1970                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1971             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1972   def : Pat<(store (v8i8 FPR64:$Rt),
1973                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1974             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1975   def : Pat<(store (v4i16 FPR64:$Rt),
1976                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1977             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1978   def : Pat<(store (v2i32 FPR64:$Rt),
1979                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1980             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1981   def : Pat<(store (v4f16 FPR64:$Rt),
1982                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1983             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1984 }
1985 def : Pat<(store (v1f64 FPR64:$Rt),
1986                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1987           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1988 def : Pat<(store (v1i64 FPR64:$Rt),
1989                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1990           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1991
1992 // Match all store 128 bits width whose type is compatible with FPR128
1993 let Predicates = [IsLE] in {
1994   // We must use ST1 to store vectors in big-endian.
1995   def : Pat<(store (v4f32 FPR128:$Rt),
1996                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1997             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1998   def : Pat<(store (v2f64 FPR128:$Rt),
1999                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2000             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2001   def : Pat<(store (v16i8 FPR128:$Rt),
2002                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2003             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2004   def : Pat<(store (v8i16 FPR128:$Rt),
2005                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2006             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2007   def : Pat<(store (v4i32 FPR128:$Rt),
2008                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2009             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2010   def : Pat<(store (v2i64 FPR128:$Rt),
2011                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2012             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2013   def : Pat<(store (v8f16 FPR128:$Rt),
2014                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2015             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2016 }
2017 def : Pat<(store (f128  FPR128:$Rt),
2018                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2019           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2020
2021 // truncstore i64
2022 def : Pat<(truncstorei32 GPR64:$Rt,
2023                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2024   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2025 def : Pat<(truncstorei16 GPR64:$Rt,
2026                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2027   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2028 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2029   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2030
2031 } // AddedComplexity = 10
2032
2033 //---
2034 // (unscaled immediate)
2035 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2036                          [(store GPR64:$Rt,
2037                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2038 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2039                          [(store GPR32:$Rt,
2040                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2041 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2042                          [(store FPR8:$Rt,
2043                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2044 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2045                          [(store (f16 FPR16:$Rt),
2046                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2047 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2048                          [(store (f32 FPR32:$Rt),
2049                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2050 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2051                          [(store (f64 FPR64:$Rt),
2052                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2053 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2054                          [(store (f128 FPR128:$Rt),
2055                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2056 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2057                          [(truncstorei16 GPR32:$Rt,
2058                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2059 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2060                          [(truncstorei8 GPR32:$Rt,
2061                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2062
2063 // Match all store 64 bits width whose type is compatible with FPR64
2064 let Predicates = [IsLE] in {
2065   // We must use ST1 to store vectors in big-endian.
2066   def : Pat<(store (v2f32 FPR64:$Rt),
2067                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2068             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2069   def : Pat<(store (v8i8 FPR64:$Rt),
2070                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2071             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2072   def : Pat<(store (v4i16 FPR64:$Rt),
2073                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2074             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2075   def : Pat<(store (v2i32 FPR64:$Rt),
2076                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2077             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2078   def : Pat<(store (v4f16 FPR64:$Rt),
2079                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2080             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2081 }
2082 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2083           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2084 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2085           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2086
2087 // Match all store 128 bits width whose type is compatible with FPR128
2088 let Predicates = [IsLE] in {
2089   // We must use ST1 to store vectors in big-endian.
2090   def : Pat<(store (v4f32 FPR128:$Rt),
2091                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2092             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2093   def : Pat<(store (v2f64 FPR128:$Rt),
2094                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2095             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2096   def : Pat<(store (v16i8 FPR128:$Rt),
2097                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2098             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2099   def : Pat<(store (v8i16 FPR128:$Rt),
2100                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2101             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2102   def : Pat<(store (v4i32 FPR128:$Rt),
2103                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2104             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2105   def : Pat<(store (v2i64 FPR128:$Rt),
2106                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2107             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2108   def : Pat<(store (v2f64 FPR128:$Rt),
2109                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2110             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2111   def : Pat<(store (v8f16 FPR128:$Rt),
2112                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2113             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2114 }
2115
2116 // unscaled i64 truncating stores
2117 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2118   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2119 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2120   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2121 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2122   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2123
2124 //---
2125 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2126 def : InstAlias<"str $Rt, [$Rn, $offset]",
2127                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2128 def : InstAlias<"str $Rt, [$Rn, $offset]",
2129                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2130 def : InstAlias<"str $Rt, [$Rn, $offset]",
2131                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2132 def : InstAlias<"str $Rt, [$Rn, $offset]",
2133                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2134 def : InstAlias<"str $Rt, [$Rn, $offset]",
2135                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2136 def : InstAlias<"str $Rt, [$Rn, $offset]",
2137                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2138 def : InstAlias<"str $Rt, [$Rn, $offset]",
2139                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2140
2141 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2142                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2143 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2144                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2145
2146 //---
2147 // (unscaled immediate, unprivileged)
2148 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2149 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2150
2151 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2152 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2153
2154 //---
2155 // (immediate pre-indexed)
2156 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2157 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2158 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2159 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2160 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2161 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2162 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2163
2164 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2165 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2166
2167 // truncstore i64
2168 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2169   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2170            simm9:$off)>;
2171 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2172   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2173             simm9:$off)>;
2174 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2175   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2176             simm9:$off)>;
2177
2178 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2179           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2180 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2181           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2182 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2183           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2184 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2185           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2186 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2187           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2188 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2189           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2190 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2191           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2192
2193 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2194           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2195 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2196           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2197 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2198           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2199 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2200           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2201 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2202           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2203 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2204           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2205 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2206           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2207
2208 //---
2209 // (immediate post-indexed)
2210 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2211 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2212 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2213 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2214 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2215 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2216 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2217
2218 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2219 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2220
2221 // truncstore i64
2222 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2223   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2224             simm9:$off)>;
2225 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2226   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2227              simm9:$off)>;
2228 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2229   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2230              simm9:$off)>;
2231
2232 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2233           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2234 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2235           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2236 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2237           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2238 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2239           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2240 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2241           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2242 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2243           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2244 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2245           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2246
2247 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2248           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2249 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2250           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2251 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2252           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2253 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2254           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2255 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2256           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2257 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2258           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2259 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2260           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2261
2262 //===----------------------------------------------------------------------===//
2263 // Load/store exclusive instructions.
2264 //===----------------------------------------------------------------------===//
2265
2266 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2267 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2268 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2269 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2270
2271 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2272 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2273 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2274 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2275
2276 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2277 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2278 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2279 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2280
2281 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2282 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2283 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2284 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2285
2286 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2287 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2288 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2289 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2290
2291 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2292 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2293 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2294 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2295
2296 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2297 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2298
2299 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2300 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2301
2302 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2303 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2304
2305 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2306 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2307
2308 //===----------------------------------------------------------------------===//
2309 // Scaled floating point to integer conversion instructions.
2310 //===----------------------------------------------------------------------===//
2311
2312 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2313 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2314 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2315 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2316 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2317 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2318 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2319 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2320 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2321 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2322 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2323 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2324 let isCodeGenOnly = 1 in {
2325 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2326 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2327 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2328 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2329 }
2330
2331 //===----------------------------------------------------------------------===//
2332 // Scaled integer to floating point conversion instructions.
2333 //===----------------------------------------------------------------------===//
2334
2335 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2336 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2337
2338 //===----------------------------------------------------------------------===//
2339 // Unscaled integer to floating point conversion instruction.
2340 //===----------------------------------------------------------------------===//
2341
2342 defm FMOV : UnscaledConversion<"fmov">;
2343
2344 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2345 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2346
2347 //===----------------------------------------------------------------------===//
2348 // Floating point conversion instruction.
2349 //===----------------------------------------------------------------------===//
2350
2351 defm FCVT : FPConversion<"fcvt">;
2352
2353 //===----------------------------------------------------------------------===//
2354 // Floating point single operand instructions.
2355 //===----------------------------------------------------------------------===//
2356
2357 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2358 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2359 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2360 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2361 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2362 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2363 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2364 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2365
2366 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2367           (FRINTNDr FPR64:$Rn)>;
2368
2369 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2370 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2371 // <rdar://problem/13715968>
2372 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2373 let hasSideEffects = 1 in {
2374 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2375 }
2376
2377 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2378
2379 let SchedRW = [WriteFDiv] in {
2380 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2381 }
2382
2383 //===----------------------------------------------------------------------===//
2384 // Floating point two operand instructions.
2385 //===----------------------------------------------------------------------===//
2386
2387 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2388 let SchedRW = [WriteFDiv] in {
2389 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2390 }
2391 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2392 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2393 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2394 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2395 let SchedRW = [WriteFMul] in {
2396 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2397 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2398 }
2399 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2400
2401 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2402           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2403 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2404           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2405 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2406           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2407 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2408           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2409
2410 //===----------------------------------------------------------------------===//
2411 // Floating point three operand instructions.
2412 //===----------------------------------------------------------------------===//
2413
2414 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2415 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2416      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2417 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2418      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2419 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2420      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2421
2422 // The following def pats catch the case where the LHS of an FMA is negated.
2423 // The TriOpFrag above catches the case where the middle operand is negated.
2424
2425 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2426 // the NEON variant.
2427 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2428           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2429
2430 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2431           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2432
2433 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2434 // "(-a) + b*(-c)".
2435 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2436           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2437
2438 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2439           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2440
2441 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2442           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2443
2444 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2445           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2446
2447 //===----------------------------------------------------------------------===//
2448 // Floating point comparison instructions.
2449 //===----------------------------------------------------------------------===//
2450
2451 defm FCMPE : FPComparison<1, "fcmpe">;
2452 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2453
2454 //===----------------------------------------------------------------------===//
2455 // Floating point conditional comparison instructions.
2456 //===----------------------------------------------------------------------===//
2457
2458 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2459 defm FCCMP  : FPCondComparison<0, "fccmp">;
2460
2461 //===----------------------------------------------------------------------===//
2462 // Floating point conditional select instruction.
2463 //===----------------------------------------------------------------------===//
2464
2465 defm FCSEL : FPCondSelect<"fcsel">;
2466
2467 // CSEL instructions providing f128 types need to be handled by a
2468 // pseudo-instruction since the eventual code will need to introduce basic
2469 // blocks and control flow.
2470 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2471                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2472                       [(set (f128 FPR128:$Rd),
2473                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2474                                        (i32 imm:$cond), NZCV))]> {
2475   let Uses = [NZCV];
2476   let usesCustomInserter = 1;
2477 }
2478
2479
2480 //===----------------------------------------------------------------------===//
2481 // Floating point immediate move.
2482 //===----------------------------------------------------------------------===//
2483
2484 let isReMaterializable = 1 in {
2485 defm FMOV : FPMoveImmediate<"fmov">;
2486 }
2487
2488 //===----------------------------------------------------------------------===//
2489 // Advanced SIMD two vector instructions.
2490 //===----------------------------------------------------------------------===//
2491
2492 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2493 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2494                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2495           (ABSv8i8 V64:$src)>;
2496 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2497                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2498           (ABSv4i16 V64:$src)>;
2499 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2500                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2501           (ABSv2i32 V64:$src)>;
2502 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2503                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2504           (ABSv16i8 V128:$src)>;
2505 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2506                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2507           (ABSv8i16 V128:$src)>;
2508 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2509                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2510           (ABSv4i32 V128:$src)>;
2511 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2512                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2513           (ABSv2i64 V128:$src)>;
2514
2515 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2516 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2517 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2518 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2519 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2520 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2521 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2522 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2523 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2524
2525 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2526 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2527 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2528 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2529 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2530 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2531 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2532 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2533 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2534           (FCVTLv4i16 V64:$Rn)>;
2535 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2536                                                               (i64 4)))),
2537           (FCVTLv8i16 V128:$Rn)>;
2538 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2539 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2540                                                     (i64 2))))),
2541           (FCVTLv4i32 V128:$Rn)>;
2542
2543 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2544 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2545                                                     (i64 4))))),
2546           (FCVTLv8i16 V128:$Rn)>;
2547
2548 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2549 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2550 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2551 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2552 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2553 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2554           (FCVTNv4i16 V128:$Rn)>;
2555 def : Pat<(concat_vectors V64:$Rd,
2556                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2557           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2558 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2559 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2560 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2561           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2562 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2563 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2564 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2565                                         int_aarch64_neon_fcvtxn>;
2566 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2567 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2568 let isCodeGenOnly = 1 in {
2569 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2570                                        int_aarch64_neon_fcvtzs>;
2571 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2572                                        int_aarch64_neon_fcvtzu>;
2573 }
2574 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2575 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2576 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2577 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2578 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2579 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2580 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2581 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2582 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2583 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2584 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2585 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2586                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2587 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2588 // Aliases for MVN -> NOT.
2589 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2590                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2591 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2592                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2593
2594 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2595 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2596 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2597 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2598 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2599 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2600 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2601
2602 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2603 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2604 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2605 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2606 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2607 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2608 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2609 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2610
2611 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2612 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2613 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2614 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2615 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2616
2617 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2618 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2619 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2620 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2621 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2622        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2623 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2624 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2625 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2626 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2627 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2628 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2629 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2630 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2631 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2632        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2633 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2634                     int_aarch64_neon_uaddlp>;
2635 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2636 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2637 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2638 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2639 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2640 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2641
2642 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2643 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2644 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2645 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2646 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2647 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2648
2649 // Patterns for vector long shift (by element width). These need to match all
2650 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2651 // definition.
2652 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2653   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2654             (SHLLv8i8 V64:$Rn)>;
2655   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2656             (SHLLv16i8 V128:$Rn)>;
2657   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2658             (SHLLv4i16 V64:$Rn)>;
2659   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2660             (SHLLv8i16 V128:$Rn)>;
2661   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2662             (SHLLv2i32 V64:$Rn)>;
2663   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2664             (SHLLv4i32 V128:$Rn)>;
2665 }
2666
2667 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2668 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2669 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2670
2671 //===----------------------------------------------------------------------===//
2672 // Advanced SIMD three vector instructions.
2673 //===----------------------------------------------------------------------===//
2674
2675 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2676 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2677 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2678 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2679 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2680 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2681 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2682 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2683 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2684 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2685 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2686 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2687 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2688 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2689 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2690 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2691 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2692 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2693 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2694 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2695 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2696 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2697 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2698 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2699 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2700
2701 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2702 // instruction expects the addend first, while the fma intrinsic puts it last.
2703 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2704             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2705 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2706             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2707
2708 // The following def pats catch the case where the LHS of an FMA is negated.
2709 // The TriOpFrag above catches the case where the middle operand is negated.
2710 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2711           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2712
2713 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2714           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2715
2716 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2717           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2718
2719 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2720 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2721 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2722 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2723 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2724 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2725                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2726 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2727                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2728 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2729 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2730 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2731       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2732 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2733 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2734 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2735 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2736 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2737 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2738 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2739 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2740 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2741 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2742 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2743 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2744 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2745 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2746 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2747 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2748 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2749 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2750       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2751 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2752 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2753 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2754 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2755 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2756 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2757 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2758 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2759 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2760 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2761 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2762 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2763 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2764 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2765
2766 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2767 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2768                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2769 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2770 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2771 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2772     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2773 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2774 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2775                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2776 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2777
2778 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2779           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2780 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2781           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2782 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2783           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2784 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2785           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2786
2787 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2788           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2789 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2790           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2791 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2792           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2793 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2794           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2795
2796 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2797                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2798 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2799                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2800 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2801                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2802 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2803                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2804
2805 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2806                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2807 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2808                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2809 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2810                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2811 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2812                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2813
2814 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2815                 "|cmls.8b\t$dst, $src1, $src2}",
2816                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2817 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2818                 "|cmls.16b\t$dst, $src1, $src2}",
2819                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2820 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2821                 "|cmls.4h\t$dst, $src1, $src2}",
2822                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2823 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2824                 "|cmls.8h\t$dst, $src1, $src2}",
2825                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2826 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2827                 "|cmls.2s\t$dst, $src1, $src2}",
2828                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2829 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2830                 "|cmls.4s\t$dst, $src1, $src2}",
2831                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2832 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2833                 "|cmls.2d\t$dst, $src1, $src2}",
2834                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2835
2836 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2837                 "|cmlo.8b\t$dst, $src1, $src2}",
2838                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2839 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2840                 "|cmlo.16b\t$dst, $src1, $src2}",
2841                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2842 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2843                 "|cmlo.4h\t$dst, $src1, $src2}",
2844                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2845 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2846                 "|cmlo.8h\t$dst, $src1, $src2}",
2847                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2848 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2849                 "|cmlo.2s\t$dst, $src1, $src2}",
2850                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2851 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2852                 "|cmlo.4s\t$dst, $src1, $src2}",
2853                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2854 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2855                 "|cmlo.2d\t$dst, $src1, $src2}",
2856                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2857
2858 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2859                 "|cmle.8b\t$dst, $src1, $src2}",
2860                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2861 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2862                 "|cmle.16b\t$dst, $src1, $src2}",
2863                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2864 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2865                 "|cmle.4h\t$dst, $src1, $src2}",
2866                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2867 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2868                 "|cmle.8h\t$dst, $src1, $src2}",
2869                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2870 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2871                 "|cmle.2s\t$dst, $src1, $src2}",
2872                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2873 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2874                 "|cmle.4s\t$dst, $src1, $src2}",
2875                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2876 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2877                 "|cmle.2d\t$dst, $src1, $src2}",
2878                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2879
2880 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2881                 "|cmlt.8b\t$dst, $src1, $src2}",
2882                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2883 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2884                 "|cmlt.16b\t$dst, $src1, $src2}",
2885                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2886 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2887                 "|cmlt.4h\t$dst, $src1, $src2}",
2888                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2889 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2890                 "|cmlt.8h\t$dst, $src1, $src2}",
2891                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2892 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2893                 "|cmlt.2s\t$dst, $src1, $src2}",
2894                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2895 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2896                 "|cmlt.4s\t$dst, $src1, $src2}",
2897                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2898 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2899                 "|cmlt.2d\t$dst, $src1, $src2}",
2900                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2901
2902 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2903                 "|fcmle.2s\t$dst, $src1, $src2}",
2904                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2905 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2906                 "|fcmle.4s\t$dst, $src1, $src2}",
2907                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2908 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2909                 "|fcmle.2d\t$dst, $src1, $src2}",
2910                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2911
2912 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2913                 "|fcmlt.2s\t$dst, $src1, $src2}",
2914                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2915 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2916                 "|fcmlt.4s\t$dst, $src1, $src2}",
2917                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2918 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2919                 "|fcmlt.2d\t$dst, $src1, $src2}",
2920                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2921
2922 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2923                 "|facle.2s\t$dst, $src1, $src2}",
2924                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2925 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2926                 "|facle.4s\t$dst, $src1, $src2}",
2927                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2928 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2929                 "|facle.2d\t$dst, $src1, $src2}",
2930                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2931
2932 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2933                 "|faclt.2s\t$dst, $src1, $src2}",
2934                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2935 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2936                 "|faclt.4s\t$dst, $src1, $src2}",
2937                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2938 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2939                 "|faclt.2d\t$dst, $src1, $src2}",
2940                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2941
2942 //===----------------------------------------------------------------------===//
2943 // Advanced SIMD three scalar instructions.
2944 //===----------------------------------------------------------------------===//
2945
2946 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2947 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2948 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2949 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2950 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2951 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2952 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2953 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2954 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2955           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2956 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2957                                      int_aarch64_neon_facge>;
2958 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2959                                      int_aarch64_neon_facgt>;
2960 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2961 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2962 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2963 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2964 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2965 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
2966 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
2967 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
2968 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
2969 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
2970 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
2971 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
2972 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
2973 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
2974 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2975 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
2976 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
2977 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
2978 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
2979 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
2980 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
2981
2982 def : InstAlias<"cmls $dst, $src1, $src2",
2983                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2984 def : InstAlias<"cmle $dst, $src1, $src2",
2985                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2986 def : InstAlias<"cmlo $dst, $src1, $src2",
2987                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2988 def : InstAlias<"cmlt $dst, $src1, $src2",
2989                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2990 def : InstAlias<"fcmle $dst, $src1, $src2",
2991                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2992 def : InstAlias<"fcmle $dst, $src1, $src2",
2993                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2994 def : InstAlias<"fcmlt $dst, $src1, $src2",
2995                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2996 def : InstAlias<"fcmlt $dst, $src1, $src2",
2997                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2998 def : InstAlias<"facle $dst, $src1, $src2",
2999                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3000 def : InstAlias<"facle $dst, $src1, $src2",
3001                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3002 def : InstAlias<"faclt $dst, $src1, $src2",
3003                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3004 def : InstAlias<"faclt $dst, $src1, $src2",
3005                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3006
3007 //===----------------------------------------------------------------------===//
3008 // Advanced SIMD three scalar instructions (mixed operands).
3009 //===----------------------------------------------------------------------===//
3010 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3011                                        int_aarch64_neon_sqdmulls_scalar>;
3012 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3013 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3014
3015 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3016                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3017                                                         (i32 FPR32:$Rm))))),
3018           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3019 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3020                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3021                                                         (i32 FPR32:$Rm))))),
3022           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3023
3024 //===----------------------------------------------------------------------===//
3025 // Advanced SIMD two scalar instructions.
3026 //===----------------------------------------------------------------------===//
3027
3028 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3029 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3030 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3031 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3032 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3033 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3034 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3035 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3036 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3037 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3038 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3039 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
3040 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
3041 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
3042 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
3043 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
3044 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
3045 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
3046 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
3047 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3048 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
3049 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
3050 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
3051 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
3052 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
3053 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3054                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3055 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3056 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3057 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3058 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3059 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3060 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3061                                      int_aarch64_neon_suqadd>;
3062 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3063 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3064 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3065                                     int_aarch64_neon_usqadd>;
3066
3067 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3068
3069 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3070           (FCVTASv1i64 FPR64:$Rn)>;
3071 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3072           (FCVTAUv1i64 FPR64:$Rn)>;
3073 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3074           (FCVTMSv1i64 FPR64:$Rn)>;
3075 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3076           (FCVTMUv1i64 FPR64:$Rn)>;
3077 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3078           (FCVTNSv1i64 FPR64:$Rn)>;
3079 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3080           (FCVTNUv1i64 FPR64:$Rn)>;
3081 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3082           (FCVTPSv1i64 FPR64:$Rn)>;
3083 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3084           (FCVTPUv1i64 FPR64:$Rn)>;
3085
3086 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3087           (FRECPEv1i32 FPR32:$Rn)>;
3088 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3089           (FRECPEv1i64 FPR64:$Rn)>;
3090 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3091           (FRECPEv1i64 FPR64:$Rn)>;
3092
3093 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3094           (FRECPXv1i32 FPR32:$Rn)>;
3095 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3096           (FRECPXv1i64 FPR64:$Rn)>;
3097
3098 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3099           (FRSQRTEv1i32 FPR32:$Rn)>;
3100 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3101           (FRSQRTEv1i64 FPR64:$Rn)>;
3102 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3103           (FRSQRTEv1i64 FPR64:$Rn)>;
3104
3105 // If an integer is about to be converted to a floating point value,
3106 // just load it on the floating point unit.
3107 // Here are the patterns for 8 and 16-bits to float.
3108 // 8-bits -> float.
3109 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3110                              SDPatternOperator loadop, Instruction UCVTF,
3111                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3112                              SubRegIndex sub> {
3113   def : Pat<(DstTy (uint_to_fp (SrcTy
3114                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3115                                       ro.Wext:$extend))))),
3116            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3117                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3118                                  sub))>;
3119
3120   def : Pat<(DstTy (uint_to_fp (SrcTy
3121                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3122                                       ro.Wext:$extend))))),
3123            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3124                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3125                                  sub))>;
3126 }
3127
3128 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3129                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3130 def : Pat <(f32 (uint_to_fp (i32
3131                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3132            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3133                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3134 def : Pat <(f32 (uint_to_fp (i32
3135                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3136            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3137                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3138 // 16-bits -> float.
3139 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3140                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3141 def : Pat <(f32 (uint_to_fp (i32
3142                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3143            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3144                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3145 def : Pat <(f32 (uint_to_fp (i32
3146                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3147            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3148                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3149 // 32-bits are handled in target specific dag combine:
3150 // performIntToFpCombine.
3151 // 64-bits integer to 32-bits floating point, not possible with
3152 // UCVTF on floating point registers (both source and destination
3153 // must have the same size).
3154
3155 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3156 // 8-bits -> double.
3157 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3158                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3159 def : Pat <(f64 (uint_to_fp (i32
3160                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3161            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3162                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3163 def : Pat <(f64 (uint_to_fp (i32
3164                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3165            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3166                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3167 // 16-bits -> double.
3168 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3169                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3170 def : Pat <(f64 (uint_to_fp (i32
3171                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3172            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3173                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3174 def : Pat <(f64 (uint_to_fp (i32
3175                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3176            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3177                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3178 // 32-bits -> double.
3179 defm : UIntToFPROLoadPat<f64, i32, load,
3180                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3181 def : Pat <(f64 (uint_to_fp (i32
3182                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3183            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3184                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3185 def : Pat <(f64 (uint_to_fp (i32
3186                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3187            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3188                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3189 // 64-bits -> double are handled in target specific dag combine:
3190 // performIntToFpCombine.
3191
3192 //===----------------------------------------------------------------------===//
3193 // Advanced SIMD three different-sized vector instructions.
3194 //===----------------------------------------------------------------------===//
3195
3196 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3197 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3198 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3199 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3200 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3201 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3202                                              int_aarch64_neon_sabd>;
3203 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3204                                           int_aarch64_neon_sabd>;
3205 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3206             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3207 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3208                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3209 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3210     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3211 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3212     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3213 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3214 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3215                                                int_aarch64_neon_sqadd>;
3216 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3217                                                int_aarch64_neon_sqsub>;
3218 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3219                                      int_aarch64_neon_sqdmull>;
3220 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3221                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3222 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3223                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3224 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3225                                               int_aarch64_neon_uabd>;
3226 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3227                                           int_aarch64_neon_uabd>;
3228 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3229                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3230 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3231                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3232 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3233     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3234 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3235     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3236 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3237 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3238                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3239 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3240                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3241
3242 // Additional patterns for SMULL and UMULL
3243 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3244   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3245   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3246             (INST8B V64:$Rn, V64:$Rm)>;
3247   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3248             (INST4H V64:$Rn, V64:$Rm)>;
3249   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3250             (INST2S V64:$Rn, V64:$Rm)>;
3251 }
3252
3253 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3254   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3255 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3256   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3257
3258 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3259 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3260   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3261   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3262             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3263   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3264             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3265   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3266             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3267 }
3268
3269 defm : Neon_mulacc_widen_patterns<
3270   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3271   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3272 defm : Neon_mulacc_widen_patterns<
3273   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3274   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3275 defm : Neon_mulacc_widen_patterns<
3276   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3277   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3278 defm : Neon_mulacc_widen_patterns<
3279   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3280   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3281
3282 // Patterns for 64-bit pmull
3283 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3284           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3285 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3286                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3287           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3288
3289 // CodeGen patterns for addhn and subhn instructions, which can actually be
3290 // written in LLVM IR without too much difficulty.
3291
3292 // ADDHN
3293 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3294           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3295 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3296                                            (i32 16))))),
3297           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3298 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3299                                            (i32 32))))),
3300           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3301 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3302                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3303                                                     (i32 8))))),
3304           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3305                             V128:$Rn, V128:$Rm)>;
3306 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3307                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3308                                                     (i32 16))))),
3309           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3310                             V128:$Rn, V128:$Rm)>;
3311 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3312                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3313                                                     (i32 32))))),
3314           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3315                             V128:$Rn, V128:$Rm)>;
3316
3317 // SUBHN
3318 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3319           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3320 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3321                                            (i32 16))))),
3322           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3323 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3324                                            (i32 32))))),
3325           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3326 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3327                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3328                                                     (i32 8))))),
3329           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3330                             V128:$Rn, V128:$Rm)>;
3331 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3332                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3333                                                     (i32 16))))),
3334           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3335                             V128:$Rn, V128:$Rm)>;
3336 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3337                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3338                                                     (i32 32))))),
3339           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3340                             V128:$Rn, V128:$Rm)>;
3341
3342 //----------------------------------------------------------------------------
3343 // AdvSIMD bitwise extract from vector instruction.
3344 //----------------------------------------------------------------------------
3345
3346 defm EXT : SIMDBitwiseExtract<"ext">;
3347
3348 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3349           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3350 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3351           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3352 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3353           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3354 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3355           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3356 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3357           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3358 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3359           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3360 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3361           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3362 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3363           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3364 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3365           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3366 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3367           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3368
3369 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3370 // 128-bit vector.
3371 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3372           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3373 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3374           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3375 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3376           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3377 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3378           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3379 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3380           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3381 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3382           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3383 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3384           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3385
3386
3387 //----------------------------------------------------------------------------
3388 // AdvSIMD zip vector
3389 //----------------------------------------------------------------------------
3390
3391 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3392 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3393 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3394 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3395 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3396 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3397
3398 //----------------------------------------------------------------------------
3399 // AdvSIMD TBL/TBX instructions
3400 //----------------------------------------------------------------------------
3401
3402 defm TBL : SIMDTableLookup<    0, "tbl">;
3403 defm TBX : SIMDTableLookupTied<1, "tbx">;
3404
3405 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3406           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3407 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3408           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3409
3410 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3411                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3412           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3413 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3414                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3415           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3416
3417
3418 //----------------------------------------------------------------------------
3419 // AdvSIMD scalar CPY instruction
3420 //----------------------------------------------------------------------------
3421
3422 defm CPY : SIMDScalarCPY<"cpy">;
3423
3424 //----------------------------------------------------------------------------
3425 // AdvSIMD scalar pairwise instructions
3426 //----------------------------------------------------------------------------
3427
3428 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3429 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3430 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3431 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3432 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3433 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3434 def : Pat<(i64 (int_aarch64_neon_saddv (v2i64 V128:$Rn))),
3435           (ADDPv2i64p V128:$Rn)>;
3436 def : Pat<(i64 (int_aarch64_neon_uaddv (v2i64 V128:$Rn))),
3437           (ADDPv2i64p V128:$Rn)>;
3438 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3439           (FADDPv2i32p V64:$Rn)>;
3440 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3441           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3442 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3443           (FADDPv2i64p V128:$Rn)>;
3444 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3445           (FMAXNMPv2i32p V64:$Rn)>;
3446 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3447           (FMAXNMPv2i64p V128:$Rn)>;
3448 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3449           (FMAXPv2i32p V64:$Rn)>;
3450 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3451           (FMAXPv2i64p V128:$Rn)>;
3452 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3453           (FMINNMPv2i32p V64:$Rn)>;
3454 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3455           (FMINNMPv2i64p V128:$Rn)>;
3456 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3457           (FMINPv2i32p V64:$Rn)>;
3458 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3459           (FMINPv2i64p V128:$Rn)>;
3460
3461 //----------------------------------------------------------------------------
3462 // AdvSIMD INS/DUP instructions
3463 //----------------------------------------------------------------------------
3464
3465 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3466 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3467 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3468 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3469 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3470 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3471 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3472
3473 def DUPv2i64lane : SIMDDup64FromElement;
3474 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3475 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3476 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3477 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3478 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3479 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3480
3481 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3482           (v2f32 (DUPv2i32lane
3483             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3484             (i64 0)))>;
3485 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3486           (v4f32 (DUPv4i32lane
3487             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3488             (i64 0)))>;
3489 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3490           (v2f64 (DUPv2i64lane
3491             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3492             (i64 0)))>;
3493 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3494           (v4f16 (DUPv4i16lane
3495             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3496             (i64 0)))>;
3497 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3498           (v8f16 (DUPv8i16lane
3499             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3500             (i64 0)))>;
3501
3502 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3503           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3504 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3505           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3506
3507 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3508           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3509 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3510          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3511 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3512           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3513
3514 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3515 // instruction even if the types don't match: we just have to remap the lane
3516 // carefully. N.b. this trick only applies to truncations.
3517 def VecIndex_x2 : SDNodeXForm<imm, [{
3518   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3519 }]>;
3520 def VecIndex_x4 : SDNodeXForm<imm, [{
3521   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3522 }]>;
3523 def VecIndex_x8 : SDNodeXForm<imm, [{
3524   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3525 }]>;
3526
3527 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3528                             ValueType Src128VT, ValueType ScalVT,
3529                             Instruction DUP, SDNodeXForm IdxXFORM> {
3530   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3531                                                      imm:$idx)))),
3532             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3533
3534   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3535                                                      imm:$idx)))),
3536             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3537 }
3538
3539 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3540 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3541 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3542
3543 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3544 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3545 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3546
3547 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3548                                SDNodeXForm IdxXFORM> {
3549   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3550                                                          imm:$idx))))),
3551             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3552
3553   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3554                                                          imm:$idx))))),
3555             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3556 }
3557
3558 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3559 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3560 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3561
3562 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3563 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3564 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3565
3566 // SMOV and UMOV definitions, with some extra patterns for convenience
3567 defm SMOV : SMov;
3568 defm UMOV : UMov;
3569
3570 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3571           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3572 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3573           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3574 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3575           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3576 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3577           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3578 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3579           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3580 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3581           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3582
3583 // Extracting i8 or i16 elements will have the zero-extend transformed to
3584 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3585 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3586 // bits of the destination register.
3587 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3588                (i32 0xff)),
3589           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3590 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3591                (i32 0xffff)),
3592           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3593
3594 defm INS : SIMDIns;
3595
3596 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3597           (SUBREG_TO_REG (i32 0),
3598                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3599 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3600           (SUBREG_TO_REG (i32 0),
3601                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3602
3603 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3604           (SUBREG_TO_REG (i32 0),
3605                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3606 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3607           (SUBREG_TO_REG (i32 0),
3608                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3609
3610 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3611             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3612                                   (i32 FPR32:$Rn), ssub))>;
3613 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3614             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3615                                   (i32 FPR32:$Rn), ssub))>;
3616 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3617             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3618                                   (i64 FPR64:$Rn), dsub))>;
3619
3620 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3621           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3622 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3623           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3624 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3625           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3626
3627 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3628             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3629           (EXTRACT_SUBREG
3630             (INSvi16lane
3631               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3632               VectorIndexS:$imm,
3633               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3634               (i64 0)),
3635             dsub)>;
3636
3637 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3638             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3639           (INSvi16lane
3640             V128:$Rn, VectorIndexH:$imm,
3641             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3642             (i64 0))>;
3643
3644 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3645             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3646           (EXTRACT_SUBREG
3647             (INSvi32lane
3648               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3649               VectorIndexS:$imm,
3650               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3651               (i64 0)),
3652             dsub)>;
3653 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3654             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3655           (INSvi32lane
3656             V128:$Rn, VectorIndexS:$imm,
3657             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3658             (i64 0))>;
3659 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3660             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3661           (INSvi64lane
3662             V128:$Rn, VectorIndexD:$imm,
3663             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3664             (i64 0))>;
3665
3666 // Copy an element at a constant index in one vector into a constant indexed
3667 // element of another.
3668 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3669 // index type and INS extension
3670 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3671                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3672                    VectorIndexB:$idx2)),
3673           (v16i8 (INSvi8lane
3674                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3675           )>;
3676 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3677                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3678                    VectorIndexH:$idx2)),
3679           (v8i16 (INSvi16lane
3680                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3681           )>;
3682 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3683                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3684                    VectorIndexS:$idx2)),
3685           (v4i32 (INSvi32lane
3686                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3687           )>;
3688 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3689                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3690                    VectorIndexD:$idx2)),
3691           (v2i64 (INSvi64lane
3692                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3693           )>;
3694
3695 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3696                                 ValueType VTScal, Instruction INS> {
3697   def : Pat<(VT128 (vector_insert V128:$src,
3698                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3699                         imm:$Immd)),
3700             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3701
3702   def : Pat<(VT128 (vector_insert V128:$src,
3703                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3704                         imm:$Immd)),
3705             (INS V128:$src, imm:$Immd,
3706                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3707
3708   def : Pat<(VT64 (vector_insert V64:$src,
3709                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3710                         imm:$Immd)),
3711             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3712                                  imm:$Immd, V128:$Rn, imm:$Immn),
3713                             dsub)>;
3714
3715   def : Pat<(VT64 (vector_insert V64:$src,
3716                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3717                         imm:$Immd)),
3718             (EXTRACT_SUBREG
3719                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3720                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3721                 dsub)>;
3722 }
3723
3724 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3725 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3726 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3727 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3728 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3729 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3730 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3731
3732
3733 // Floating point vector extractions are codegen'd as either a sequence of
3734 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3735 // the lane number is anything other than zero.
3736 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3737           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3738 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3739           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3740 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3741           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3742
3743 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3744           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3745 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3746           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3747 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3748           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3749
3750 // All concat_vectors operations are canonicalised to act on i64 vectors for
3751 // AArch64. In the general case we need an instruction, which had just as well be
3752 // INS.
3753 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3754   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3755         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3756                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3757
3758 def : ConcatPat<v2i64, v1i64>;
3759 def : ConcatPat<v2f64, v1f64>;
3760 def : ConcatPat<v4i32, v2i32>;
3761 def : ConcatPat<v4f32, v2f32>;
3762 def : ConcatPat<v8i16, v4i16>;
3763 def : ConcatPat<v8f16, v4f16>;
3764 def : ConcatPat<v16i8, v8i8>;
3765
3766 // If the high lanes are undef, though, we can just ignore them:
3767 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3768   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3769         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3770
3771 def : ConcatUndefPat<v2i64, v1i64>;
3772 def : ConcatUndefPat<v2f64, v1f64>;
3773 def : ConcatUndefPat<v4i32, v2i32>;
3774 def : ConcatUndefPat<v4f32, v2f32>;
3775 def : ConcatUndefPat<v8i16, v4i16>;
3776 def : ConcatUndefPat<v16i8, v8i8>;
3777
3778 //----------------------------------------------------------------------------
3779 // AdvSIMD across lanes instructions
3780 //----------------------------------------------------------------------------
3781
3782 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3783 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3784 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3785 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3786 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3787 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3788 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3789 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3790 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3791 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3792 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3793
3794 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3795 // If there is a sign extension after this intrinsic, consume it as smov already
3796 // performed it
3797   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3798         (i32 (SMOVvi8to32
3799           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3800             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3801           (i64 0)))>;
3802   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3803         (i32 (SMOVvi8to32
3804           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3805             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3806           (i64 0)))>;
3807 // If there is a sign extension after this intrinsic, consume it as smov already
3808 // performed it
3809 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3810         (i32 (SMOVvi8to32
3811           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3812            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3813           (i64 0)))>;
3814 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3815         (i32 (SMOVvi8to32
3816           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3817            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3818           (i64 0)))>;
3819 // If there is a sign extension after this intrinsic, consume it as smov already
3820 // performed it
3821 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3822           (i32 (SMOVvi16to32
3823            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3824             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3825            (i64 0)))>;
3826 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3827           (i32 (SMOVvi16to32
3828            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3829             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3830            (i64 0)))>;
3831 // If there is a sign extension after this intrinsic, consume it as smov already
3832 // performed it
3833 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3834         (i32 (SMOVvi16to32
3835           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3836            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3837           (i64 0)))>;
3838 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3839         (i32 (SMOVvi16to32
3840           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3841            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3842           (i64 0)))>;
3843
3844 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3845         (i32 (EXTRACT_SUBREG
3846           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3847            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3848           ssub))>;
3849 }
3850
3851 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3852 // If there is a masking operation keeping only what has been actually
3853 // generated, consume it.
3854   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3855         (i32 (EXTRACT_SUBREG
3856           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3857             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3858           ssub))>;
3859   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3860         (i32 (EXTRACT_SUBREG
3861           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3862             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3863           ssub))>;
3864 // If there is a masking operation keeping only what has been actually
3865 // generated, consume it.
3866 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3867         (i32 (EXTRACT_SUBREG
3868           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3869             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3870           ssub))>;
3871 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3872         (i32 (EXTRACT_SUBREG
3873           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3874             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3875           ssub))>;
3876
3877 // If there is a masking operation keeping only what has been actually
3878 // generated, consume it.
3879 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3880           (i32 (EXTRACT_SUBREG
3881             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3882               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3883             ssub))>;
3884 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3885           (i32 (EXTRACT_SUBREG
3886             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3887               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3888             ssub))>;
3889 // If there is a masking operation keeping only what has been actually
3890 // generated, consume it.
3891 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3892         (i32 (EXTRACT_SUBREG
3893           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3894             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3895           ssub))>;
3896 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3897         (i32 (EXTRACT_SUBREG
3898           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3899             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3900           ssub))>;
3901
3902 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3903         (i32 (EXTRACT_SUBREG
3904           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3905             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3906           ssub))>;
3907
3908 }
3909
3910 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3911   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3912         (i32 (SMOVvi16to32
3913           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3914             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3915           (i64 0)))>;
3916 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3917         (i32 (SMOVvi16to32
3918           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3919            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3920           (i64 0)))>;
3921
3922 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3923           (i32 (EXTRACT_SUBREG
3924            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3925             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3926            ssub))>;
3927 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3928         (i32 (EXTRACT_SUBREG
3929           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3930            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3931           ssub))>;
3932
3933 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3934         (i64 (EXTRACT_SUBREG
3935           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3936            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3937           dsub))>;
3938 }
3939
3940 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3941                                                 Intrinsic intOp> {
3942   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3943         (i32 (EXTRACT_SUBREG
3944           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3945             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3946           ssub))>;
3947 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3948         (i32 (EXTRACT_SUBREG
3949           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3950             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3951           ssub))>;
3952
3953 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3954           (i32 (EXTRACT_SUBREG
3955             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3956               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3957             ssub))>;
3958 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3959         (i32 (EXTRACT_SUBREG
3960           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3961             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3962           ssub))>;
3963
3964 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3965         (i64 (EXTRACT_SUBREG
3966           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3967             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3968           dsub))>;
3969 }
3970
3971 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_aarch64_neon_saddv>;
3972 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3973 def : Pat<(i32 (int_aarch64_neon_saddv (v2i32 V64:$Rn))),
3974           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3975
3976 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_aarch64_neon_uaddv>;
3977 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3978 def : Pat<(i32 (int_aarch64_neon_uaddv (v2i32 V64:$Rn))),
3979           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3980
3981 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_aarch64_neon_smaxv>;
3982 def : Pat<(i32 (int_aarch64_neon_smaxv (v2i32 V64:$Rn))),
3983            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3984
3985 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_aarch64_neon_sminv>;
3986 def : Pat<(i32 (int_aarch64_neon_sminv (v2i32 V64:$Rn))),
3987            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3988
3989 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_aarch64_neon_umaxv>;
3990 def : Pat<(i32 (int_aarch64_neon_umaxv (v2i32 V64:$Rn))),
3991            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3992
3993 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_aarch64_neon_uminv>;
3994 def : Pat<(i32 (int_aarch64_neon_uminv (v2i32 V64:$Rn))),
3995            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3996
3997 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
3998 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
3999
4000 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4001 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4002           (i64 (EXTRACT_SUBREG
4003             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4004               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4005             dsub))>;
4006 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4007 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4008           (i64 (EXTRACT_SUBREG
4009             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4010               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4011             dsub))>;
4012
4013 //------------------------------------------------------------------------------
4014 // AdvSIMD modified immediate instructions
4015 //------------------------------------------------------------------------------
4016
4017 // AdvSIMD BIC
4018 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4019 // AdvSIMD ORR
4020 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4021
4022 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4023 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4024 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4025 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4026
4027 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4028 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4029 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4030 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4031
4032 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4033 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4034 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4035 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4036
4037 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4038 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4039 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4040 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4041
4042 // AdvSIMD FMOV
4043 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4044                                               "fmov", ".2d",
4045                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4046 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4047                                               "fmov", ".2s",
4048                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4049 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4050                                               "fmov", ".4s",
4051                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4052
4053 // AdvSIMD MOVI
4054
4055 // EDIT byte mask: scalar
4056 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4057 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4058                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4059 // The movi_edit node has the immediate value already encoded, so we use
4060 // a plain imm0_255 here.
4061 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4062           (MOVID imm0_255:$shift)>;
4063
4064 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4065 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4066 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4067 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4068
4069 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4070 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4071 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4072 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4073
4074 // EDIT byte mask: 2d
4075
4076 // The movi_edit node has the immediate value already encoded, so we use
4077 // a plain imm0_255 in the pattern
4078 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4079 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4080                                                 simdimmtype10,
4081                                                 "movi", ".2d",
4082                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4083
4084
4085 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4086 // Complexity is added to break a tie with a plain MOVI.
4087 let AddedComplexity = 1 in {
4088 def : Pat<(f32   fpimm0),
4089           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4090       Requires<[HasZCZ]>;
4091 def : Pat<(f64   fpimm0),
4092           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4093       Requires<[HasZCZ]>;
4094 }
4095
4096 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4097 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4098 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4099 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4100
4101 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4102 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4103 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4104 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4105
4106 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4107 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4108
4109 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4110 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4111
4112 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4113 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4114 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4115 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4116
4117 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4118 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4119 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4120 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4121
4122 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4123           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4124 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4125           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4126 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4127           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4128 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4129           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4130
4131 // EDIT per word: 2s & 4s with MSL shifter
4132 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4133                       [(set (v2i32 V64:$Rd),
4134                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4135 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4136                       [(set (v4i32 V128:$Rd),
4137                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4138
4139 // Per byte: 8b & 16b
4140 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4141                                                  "movi", ".8b",
4142                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4143 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4144                                                  "movi", ".16b",
4145                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4146
4147 // AdvSIMD MVNI
4148
4149 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4150 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4151
4152 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4153 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4154 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4155 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4156
4157 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4158 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4159 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4160 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4161
4162 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4163           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4164 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4165           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4166 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4167           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4168 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4169           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4170
4171 // EDIT per word: 2s & 4s with MSL shifter
4172 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4173                       [(set (v2i32 V64:$Rd),
4174                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4175 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4176                       [(set (v4i32 V128:$Rd),
4177                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4178
4179 //----------------------------------------------------------------------------
4180 // AdvSIMD indexed element
4181 //----------------------------------------------------------------------------
4182
4183 let hasSideEffects = 0 in {
4184   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4185   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4186 }
4187
4188 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4189 // instruction expects the addend first, while the intrinsic expects it last.
4190
4191 // On the other hand, there are quite a few valid combinatorial options due to
4192 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4193 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4194            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4195 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4196            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4197
4198 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4199            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4200 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4201            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4202 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4203            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4204 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4205            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4206
4207 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4208   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4209   // and DUP scalar.
4210   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4211                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4212                                            VectorIndexS:$idx))),
4213             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4214   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4215                            (v2f32 (AArch64duplane32
4216                                       (v4f32 (insert_subvector undef,
4217                                                  (v2f32 (fneg V64:$Rm)),
4218                                                  (i32 0))),
4219                                       VectorIndexS:$idx)))),
4220             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4221                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4222                                VectorIndexS:$idx)>;
4223   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4224                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4225             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4226                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4227
4228   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4229   // and DUP scalar.
4230   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4231                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4232                                            VectorIndexS:$idx))),
4233             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4234                                VectorIndexS:$idx)>;
4235   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4236                            (v4f32 (AArch64duplane32
4237                                       (v4f32 (insert_subvector undef,
4238                                                  (v2f32 (fneg V64:$Rm)),
4239                                                  (i32 0))),
4240                                       VectorIndexS:$idx)))),
4241             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4242                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4243                                VectorIndexS:$idx)>;
4244   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4245                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4246             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4247                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4248
4249   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4250   // (DUPLANE from 64-bit would be trivial).
4251   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4252                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4253                                            VectorIndexD:$idx))),
4254             (FMLSv2i64_indexed
4255                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4256   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4257                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4258             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4259                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4260
4261   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4262   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4263                          (vector_extract (v4f32 (fneg V128:$Rm)),
4264                                          VectorIndexS:$idx))),
4265             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4266                 V128:$Rm, VectorIndexS:$idx)>;
4267   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4268                          (vector_extract (v2f32 (fneg V64:$Rm)),
4269                                          VectorIndexS:$idx))),
4270             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4271                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4272
4273   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4274   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4275                          (vector_extract (v2f64 (fneg V128:$Rm)),
4276                                          VectorIndexS:$idx))),
4277             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4278                 V128:$Rm, VectorIndexS:$idx)>;
4279 }
4280
4281 defm : FMLSIndexedAfterNegPatterns<
4282            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4283 defm : FMLSIndexedAfterNegPatterns<
4284            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4285
4286 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4287 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4288
4289 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4290           (FMULv2i32_indexed V64:$Rn,
4291             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4292             (i64 0))>;
4293 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4294           (FMULv4i32_indexed V128:$Rn,
4295             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4296             (i64 0))>;
4297 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4298           (FMULv2i64_indexed V128:$Rn,
4299             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4300             (i64 0))>;
4301
4302 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4303 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4304 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4305               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4306 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4307               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4308 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4309 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4310     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4311 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4312     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4313 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4314                 int_aarch64_neon_smull>;
4315 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4316                                            int_aarch64_neon_sqadd>;
4317 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4318                                            int_aarch64_neon_sqsub>;
4319 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4320 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4321     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4322 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4323     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4324 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4325                 int_aarch64_neon_umull>;
4326
4327 // A scalar sqdmull with the second operand being a vector lane can be
4328 // handled directly with the indexed instruction encoding.
4329 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4330                                           (vector_extract (v4i32 V128:$Vm),
4331                                                            VectorIndexS:$idx)),
4332           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4333
4334 //----------------------------------------------------------------------------
4335 // AdvSIMD scalar shift instructions
4336 //----------------------------------------------------------------------------
4337 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4338 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4339 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4340 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4341 // Codegen patterns for the above. We don't put these directly on the
4342 // instructions because TableGen's type inference can't handle the truth.
4343 // Having the same base pattern for fp <--> int totally freaks it out.
4344 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4345           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4346 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4347           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4348 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4349           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4350 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4351           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4352 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4353                                             vecshiftR64:$imm)),
4354           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4355 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4356                                             vecshiftR64:$imm)),
4357           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4358 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4359           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4360 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4361           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4362 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4363           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4364 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4365           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4366 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4367                                             vecshiftR64:$imm)),
4368           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4369 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4370                                             vecshiftR64:$imm)),
4371           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4372
4373 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4374 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4375 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4376                                      int_aarch64_neon_sqrshrn>;
4377 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4378                                      int_aarch64_neon_sqrshrun>;
4379 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4380 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4381 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4382                                      int_aarch64_neon_sqshrn>;
4383 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4384                                      int_aarch64_neon_sqshrun>;
4385 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4386 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4387 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4388     TriOpFrag<(add node:$LHS,
4389                    (AArch64srshri node:$MHS, node:$RHS))>>;
4390 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4391 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4392     TriOpFrag<(add node:$LHS,
4393                    (AArch64vashr node:$MHS, node:$RHS))>>;
4394 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4395                                      int_aarch64_neon_uqrshrn>;
4396 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4397 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4398                                      int_aarch64_neon_uqshrn>;
4399 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4400 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4401     TriOpFrag<(add node:$LHS,
4402                    (AArch64urshri node:$MHS, node:$RHS))>>;
4403 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4404 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4405     TriOpFrag<(add node:$LHS,
4406                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4407
4408 //----------------------------------------------------------------------------
4409 // AdvSIMD vector shift instructions
4410 //----------------------------------------------------------------------------
4411 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4412 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4413 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4414                                    int_aarch64_neon_vcvtfxs2fp>;
4415 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4416                                          int_aarch64_neon_rshrn>;
4417 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4418 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4419                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4420 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4421 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4422                                       (i32 vecshiftL64:$imm))),
4423           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4424 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4425                                          int_aarch64_neon_sqrshrn>;
4426 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4427                                          int_aarch64_neon_sqrshrun>;
4428 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4429 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4430 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4431                                          int_aarch64_neon_sqshrn>;
4432 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4433                                          int_aarch64_neon_sqshrun>;
4434 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4435 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4436                                       (i32 vecshiftR64:$imm))),
4437           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4438 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4439 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4440                  TriOpFrag<(add node:$LHS,
4441                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4442 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4443                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4444
4445 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4446 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4447                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4448 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4449                         int_aarch64_neon_vcvtfxu2fp>;
4450 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4451                                          int_aarch64_neon_uqrshrn>;
4452 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4453 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4454                                          int_aarch64_neon_uqshrn>;
4455 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4456 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4457                 TriOpFrag<(add node:$LHS,
4458                                (AArch64urshri node:$MHS, node:$RHS))> >;
4459 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4460                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4461 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4462 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4463                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4464
4465 // SHRN patterns for when a logical right shift was used instead of arithmetic
4466 // (the immediate guarantees no sign bits actually end up in the result so it
4467 // doesn't matter).
4468 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4469           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4470 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4471           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4472 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4473           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4474
4475 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4476                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4477                                                     vecshiftR16Narrow:$imm)))),
4478           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4479                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4480 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4481                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4482                                                     vecshiftR32Narrow:$imm)))),
4483           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4484                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4485 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4486                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4487                                                     vecshiftR64Narrow:$imm)))),
4488           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4489                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4490
4491 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4492 // Anyexts are implemented as zexts.
4493 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4494 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4495 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4496 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4497 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4498 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4499 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4500 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4501 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4502 // Also match an extend from the upper half of a 128 bit source register.
4503 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4504           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4505 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4506           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4507 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4508           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4509 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4510           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4511 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4512           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4513 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4514           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4515 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4516           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4517 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4518           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4519 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4520           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4521
4522 // Vector shift sxtl aliases
4523 def : InstAlias<"sxtl.8h $dst, $src1",
4524                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4525 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4526                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4527 def : InstAlias<"sxtl.4s $dst, $src1",
4528                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4529 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4530                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4531 def : InstAlias<"sxtl.2d $dst, $src1",
4532                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4533 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4534                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4535
4536 // Vector shift sxtl2 aliases
4537 def : InstAlias<"sxtl2.8h $dst, $src1",
4538                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4539 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4540                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4541 def : InstAlias<"sxtl2.4s $dst, $src1",
4542                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4543 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4544                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4545 def : InstAlias<"sxtl2.2d $dst, $src1",
4546                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4547 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4548                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4549
4550 // Vector shift uxtl aliases
4551 def : InstAlias<"uxtl.8h $dst, $src1",
4552                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4553 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4554                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4555 def : InstAlias<"uxtl.4s $dst, $src1",
4556                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4557 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4558                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4559 def : InstAlias<"uxtl.2d $dst, $src1",
4560                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4561 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4562                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4563
4564 // Vector shift uxtl2 aliases
4565 def : InstAlias<"uxtl2.8h $dst, $src1",
4566                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4567 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4568                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4569 def : InstAlias<"uxtl2.4s $dst, $src1",
4570                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4571 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4572                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4573 def : InstAlias<"uxtl2.2d $dst, $src1",
4574                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4575 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4576                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4577
4578 // If an integer is about to be converted to a floating point value,
4579 // just load it on the floating point unit.
4580 // These patterns are more complex because floating point loads do not
4581 // support sign extension.
4582 // The sign extension has to be explicitly added and is only supported for
4583 // one step: byte-to-half, half-to-word, word-to-doubleword.
4584 // SCVTF GPR -> FPR is 9 cycles.
4585 // SCVTF FPR -> FPR is 4 cyclces.
4586 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4587 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4588 // and still being faster.
4589 // However, this is not good for code size.
4590 // 8-bits -> float. 2 sizes step-up.
4591 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4592   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4593         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4594                             (SSHLLv4i16_shift
4595                               (f64
4596                                 (EXTRACT_SUBREG
4597                                   (SSHLLv8i8_shift
4598                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4599                                         INST,
4600                                         bsub),
4601                                     0),
4602                                   dsub)),
4603                                0),
4604                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4605
4606 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4607                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4608 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4609                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4610 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4611                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4612 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4613                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4614
4615 // 16-bits -> float. 1 size step-up.
4616 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4617   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4618         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4619                             (SSHLLv4i16_shift
4620                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4621                                   INST,
4622                                   hsub),
4623                                 0),
4624                             ssub)))>, Requires<[NotForCodeSize]>;
4625
4626 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4627                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4628 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4629                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4630 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4631                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4632 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4633                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4634
4635 // 32-bits to 32-bits are handled in target specific dag combine:
4636 // performIntToFpCombine.
4637 // 64-bits integer to 32-bits floating point, not possible with
4638 // SCVTF on floating point registers (both source and destination
4639 // must have the same size).
4640
4641 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4642 // 8-bits -> double. 3 size step-up: give up.
4643 // 16-bits -> double. 2 size step.
4644 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4645   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4646            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4647                               (SSHLLv2i32_shift
4648                                  (f64
4649                                   (EXTRACT_SUBREG
4650                                     (SSHLLv4i16_shift
4651                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4652                                         INST,
4653                                         hsub),
4654                                      0),
4655                                    dsub)),
4656                                0),
4657                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4658
4659 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4660                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4661 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4662                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4663 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4664                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4665 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4666                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4667 // 32-bits -> double. 1 size step-up.
4668 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4669   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4670            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4671                               (SSHLLv2i32_shift
4672                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4673                                   INST,
4674                                   ssub),
4675                                0),
4676                              dsub)))>, Requires<[NotForCodeSize]>;
4677
4678 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4679                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4680 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4681                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4682 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4683                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4684 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4685                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4686
4687 // 64-bits -> double are handled in target specific dag combine:
4688 // performIntToFpCombine.
4689
4690
4691 //----------------------------------------------------------------------------
4692 // AdvSIMD Load-Store Structure
4693 //----------------------------------------------------------------------------
4694 defm LD1 : SIMDLd1Multiple<"ld1">;
4695 defm LD2 : SIMDLd2Multiple<"ld2">;
4696 defm LD3 : SIMDLd3Multiple<"ld3">;
4697 defm LD4 : SIMDLd4Multiple<"ld4">;
4698
4699 defm ST1 : SIMDSt1Multiple<"st1">;
4700 defm ST2 : SIMDSt2Multiple<"st2">;
4701 defm ST3 : SIMDSt3Multiple<"st3">;
4702 defm ST4 : SIMDSt4Multiple<"st4">;
4703
4704 class Ld1Pat<ValueType ty, Instruction INST>
4705   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4706
4707 def : Ld1Pat<v16i8, LD1Onev16b>;
4708 def : Ld1Pat<v8i16, LD1Onev8h>;
4709 def : Ld1Pat<v4i32, LD1Onev4s>;
4710 def : Ld1Pat<v2i64, LD1Onev2d>;
4711 def : Ld1Pat<v8i8,  LD1Onev8b>;
4712 def : Ld1Pat<v4i16, LD1Onev4h>;
4713 def : Ld1Pat<v2i32, LD1Onev2s>;
4714 def : Ld1Pat<v1i64, LD1Onev1d>;
4715
4716 class St1Pat<ValueType ty, Instruction INST>
4717   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4718         (INST ty:$Vt, GPR64sp:$Rn)>;
4719
4720 def : St1Pat<v16i8, ST1Onev16b>;
4721 def : St1Pat<v8i16, ST1Onev8h>;
4722 def : St1Pat<v4i32, ST1Onev4s>;
4723 def : St1Pat<v2i64, ST1Onev2d>;
4724 def : St1Pat<v8i8,  ST1Onev8b>;
4725 def : St1Pat<v4i16, ST1Onev4h>;
4726 def : St1Pat<v2i32, ST1Onev2s>;
4727 def : St1Pat<v1i64, ST1Onev1d>;
4728
4729 //---
4730 // Single-element
4731 //---
4732
4733 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4734 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4735 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4736 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4737 let mayLoad = 1, hasSideEffects = 0 in {
4738 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4739 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4740 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4741 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4742 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4743 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4744 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4745 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4746 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4747 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4748 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4749 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4750 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4751 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4752 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4753 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4754 }
4755
4756 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4757           (LD1Rv8b GPR64sp:$Rn)>;
4758 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4759           (LD1Rv16b GPR64sp:$Rn)>;
4760 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4761           (LD1Rv4h GPR64sp:$Rn)>;
4762 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4763           (LD1Rv8h GPR64sp:$Rn)>;
4764 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4765           (LD1Rv2s GPR64sp:$Rn)>;
4766 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4767           (LD1Rv4s GPR64sp:$Rn)>;
4768 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4769           (LD1Rv2d GPR64sp:$Rn)>;
4770 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4771           (LD1Rv1d GPR64sp:$Rn)>;
4772 // Grab the floating point version too
4773 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4774           (LD1Rv2s GPR64sp:$Rn)>;
4775 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4776           (LD1Rv4s GPR64sp:$Rn)>;
4777 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4778           (LD1Rv2d GPR64sp:$Rn)>;
4779 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4780           (LD1Rv1d GPR64sp:$Rn)>;
4781 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4782           (LD1Rv4h GPR64sp:$Rn)>;
4783 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4784           (LD1Rv8h GPR64sp:$Rn)>;
4785
4786 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4787                     ValueType VTy, ValueType STy, Instruction LD1>
4788   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4789            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4790         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4791
4792 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4793 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4794 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4795 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4796 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4797 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4798 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4799
4800 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4801                    ValueType VTy, ValueType STy, Instruction LD1>
4802   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4803            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4804         (EXTRACT_SUBREG
4805             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4806                           VecIndex:$idx, GPR64sp:$Rn),
4807             dsub)>;
4808
4809 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4810 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4811 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4812 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4813 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4814
4815
4816 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4817 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4818 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4819 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4820
4821 // Stores
4822 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4823 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4824 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4825 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4826
4827 let AddedComplexity = 19 in
4828 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4829                     ValueType VTy, ValueType STy, Instruction ST1>
4830   : Pat<(scalar_store
4831              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4832              GPR64sp:$Rn),
4833         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4834
4835 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4836 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4837 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4838 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4839 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4840 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4841 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4842
4843 let AddedComplexity = 19 in
4844 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4845                    ValueType VTy, ValueType STy, Instruction ST1>
4846   : Pat<(scalar_store
4847              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4848              GPR64sp:$Rn),
4849         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4850              VecIndex:$idx, GPR64sp:$Rn)>;
4851
4852 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4853 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4854 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4855 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4856 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4857
4858 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4859                              ValueType VTy, ValueType STy, Instruction ST1,
4860                              int offset> {
4861   def : Pat<(scalar_store
4862               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4863               GPR64sp:$Rn, offset),
4864         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4865              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4866
4867   def : Pat<(scalar_store
4868               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4869               GPR64sp:$Rn, GPR64:$Rm),
4870         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4871              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4872 }
4873
4874 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4875 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4876                         2>;
4877 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4878 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4879 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4880 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4881 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4882
4883 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4884                              ValueType VTy, ValueType STy, Instruction ST1,
4885                              int offset> {
4886   def : Pat<(scalar_store
4887               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4888               GPR64sp:$Rn, offset),
4889         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4890
4891   def : Pat<(scalar_store
4892               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4893               GPR64sp:$Rn, GPR64:$Rm),
4894         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4895 }
4896
4897 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4898                          1>;
4899 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4900                          2>;
4901 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4902 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4903 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4904 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4905 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
4906
4907 let mayStore = 1, hasSideEffects = 0 in {
4908 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4909 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4910 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4911 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4912 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4913 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4914 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4915 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4916 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4917 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4918 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4919 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4920 }
4921
4922 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4923 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4924 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4925 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4926
4927 //----------------------------------------------------------------------------
4928 // Crypto extensions
4929 //----------------------------------------------------------------------------
4930
4931 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4932 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4933 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4934 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4935
4936 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4937 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4938 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4939 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4940 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4941 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4942 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4943
4944 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4945 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4946 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4947
4948 //----------------------------------------------------------------------------
4949 // Compiler-pseudos
4950 //----------------------------------------------------------------------------
4951 // FIXME: Like for X86, these should go in their own separate .td file.
4952
4953 // Any instruction that defines a 32-bit result leaves the high half of the
4954 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4955 // be copying from a truncate. But any other 32-bit operation will zero-extend
4956 // up to 64 bits.
4957 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4958 def def32 : PatLeaf<(i32 GPR32:$src), [{
4959   return N->getOpcode() != ISD::TRUNCATE &&
4960          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4961          N->getOpcode() != ISD::CopyFromReg;
4962 }]>;
4963
4964 // In the case of a 32-bit def that is known to implicitly zero-extend,
4965 // we can use a SUBREG_TO_REG.
4966 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4967
4968 // For an anyext, we don't care what the high bits are, so we can perform an
4969 // INSERT_SUBREF into an IMPLICIT_DEF.
4970 def : Pat<(i64 (anyext GPR32:$src)),
4971           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4972
4973 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4974 // instruction (UBFM) on the enclosing super-reg.
4975 def : Pat<(i64 (zext GPR32:$src)),
4976  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4977
4978 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4979 // containing super-reg.
4980 def : Pat<(i64 (sext GPR32:$src)),
4981    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4982 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4983 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4984 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4985 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4986 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4987 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4988 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4989
4990 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4991           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4992                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4993 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4994           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4995                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4996
4997 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4998           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4999                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5000 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5001           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5002                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5003
5004 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5005           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5006                    (i64 (i64shift_a        imm0_63:$imm)),
5007                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5008
5009 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5010 // AddedComplexity for the following patterns since we want to match sext + sra
5011 // patterns before we attempt to match a single sra node.
5012 let AddedComplexity = 20 in {
5013 // We support all sext + sra combinations which preserve at least one bit of the
5014 // original value which is to be sign extended. E.g. we support shifts up to
5015 // bitwidth-1 bits.
5016 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5017           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5018 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5019           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5020
5021 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5022           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5023 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5024           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5025
5026 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5027           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5028                    (i64 imm0_31:$imm), 31)>;
5029 } // AddedComplexity = 20
5030
5031 // To truncate, we can simply extract from a subregister.
5032 def : Pat<(i32 (trunc GPR64sp:$src)),
5033           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5034
5035 // __builtin_trap() uses the BRK instruction on AArch64.
5036 def : Pat<(trap), (BRK 1)>;
5037
5038 // Conversions within AdvSIMD types in the same register size are free.
5039 // But because we need a consistent lane ordering, in big endian many
5040 // conversions require one or more REV instructions.
5041 //
5042 // Consider a simple memory load followed by a bitconvert then a store.
5043 //   v0 = load v2i32
5044 //   v1 = BITCAST v2i32 v0 to v4i16
5045 //        store v4i16 v2
5046 //
5047 // In big endian mode every memory access has an implicit byte swap. LDR and
5048 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5049 // is, they treat the vector as a sequence of elements to be byte-swapped.
5050 // The two pairs of instructions are fundamentally incompatible. We've decided
5051 // to use LD1/ST1 only to simplify compiler implementation.
5052 //
5053 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5054 // the original code sequence:
5055 //   v0 = load v2i32
5056 //   v1 = REV v2i32                  (implicit)
5057 //   v2 = BITCAST v2i32 v1 to v4i16
5058 //   v3 = REV v4i16 v2               (implicit)
5059 //        store v4i16 v3
5060 //
5061 // But this is now broken - the value stored is different to the value loaded
5062 // due to lane reordering. To fix this, on every BITCAST we must perform two
5063 // other REVs:
5064 //   v0 = load v2i32
5065 //   v1 = REV v2i32                  (implicit)
5066 //   v2 = REV v2i32
5067 //   v3 = BITCAST v2i32 v2 to v4i16
5068 //   v4 = REV v4i16
5069 //   v5 = REV v4i16 v4               (implicit)
5070 //        store v4i16 v5
5071 //
5072 // This means an extra two instructions, but actually in most cases the two REV
5073 // instructions can be combined into one. For example:
5074 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5075 //
5076 // There is also no 128-bit REV instruction. This must be synthesized with an
5077 // EXT instruction.
5078 //
5079 // Most bitconverts require some sort of conversion. The only exceptions are:
5080 //   a) Identity conversions -  vNfX <-> vNiX
5081 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5082 //
5083
5084 // Natural vector casts (64 bit)
5085 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5086 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5087 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5088 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5089 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5090
5091 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5092 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5093 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5094 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5095
5096 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5097 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5098 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5099 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5100
5101 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5102 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5103 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5104 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5105 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5106 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5107
5108 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5109 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5110 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5111 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5112 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5113
5114 // Natural vector casts (128 bit)
5115 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5116 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5117 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5118 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5119 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5120
5121 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5122 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5123 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5124 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5125
5126 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5127 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5128 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5129 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5130
5131 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5132 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5133 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5134 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5135 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5136 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5137
5138 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5139 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5140 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5141 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5142 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5143
5144 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5145 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5146 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5147 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5148 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5149
5150 let Predicates = [IsLE] in {
5151 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5152 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5153 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5154 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5155 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5156
5157 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5158           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5159 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5160           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5161 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5162           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5163 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5164           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5165 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5166           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5167 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5168           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5169 }
5170 let Predicates = [IsBE] in {
5171 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5172                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5173 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5174                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5175 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5176                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5177 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5178                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5179 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5180                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5181
5182 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5183           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5184 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5185           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5186 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5187           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5188 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5189           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5190 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5191           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5192 }
5193 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5194 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5195 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5196           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5197 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5198           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5199 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5200           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5201 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5202
5203 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5204           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5205 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5206           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5207 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5208           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5209 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5210           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5211 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5212           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5213
5214 let Predicates = [IsLE] in {
5215 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5216 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5217 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5218 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5219 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5220 }
5221 let Predicates = [IsBE] in {
5222 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5223                              (v1i64 (REV64v2i32 FPR64:$src))>;
5224 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5225                              (v1i64 (REV64v4i16 FPR64:$src))>;
5226 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5227                              (v1i64 (REV64v8i8 FPR64:$src))>;
5228 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5229                              (v1i64 (REV64v4i16 FPR64:$src))>;
5230 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5231                              (v1i64 (REV64v2i32 FPR64:$src))>;
5232 }
5233 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5234 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5235
5236 let Predicates = [IsLE] in {
5237 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5238 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5239 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5240 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5241 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5242 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5243 }
5244 let Predicates = [IsBE] in {
5245 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5246                              (v2i32 (REV64v2i32 FPR64:$src))>;
5247 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5248                              (v2i32 (REV32v4i16 FPR64:$src))>;
5249 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5250                              (v2i32 (REV32v8i8 FPR64:$src))>;
5251 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5252                              (v2i32 (REV64v2i32 FPR64:$src))>;
5253 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5254                              (v2i32 (REV64v2i32 FPR64:$src))>;
5255 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5256                              (v2i32 (REV64v4i16 FPR64:$src))>;
5257 }
5258 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5259
5260 let Predicates = [IsLE] in {
5261 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5262 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5263 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5264 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5265 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5266 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5267 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5268 }
5269 let Predicates = [IsBE] in {
5270 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5271                              (v4i16 (REV64v4i16 FPR64:$src))>;
5272 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5273                              (v4i16 (REV32v4i16 FPR64:$src))>;
5274 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5275                              (v4i16 (REV16v8i8 FPR64:$src))>;
5276 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5277                              (v4i16 (REV64v4i16 FPR64:$src))>;
5278 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5279                              (v4i16 (REV32v4i16 FPR64:$src))>;
5280 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5281                              (v4i16 (REV32v4i16 FPR64:$src))>;
5282 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5283                              (v4i16 (REV64v4i16 FPR64:$src))>;
5284 }
5285
5286 let Predicates = [IsLE] in {
5287 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5288 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5289 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5290 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5291 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5292 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5293 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5294 }
5295 let Predicates = [IsBE] in {
5296 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5297                              (v4f16 (REV64v4i16 FPR64:$src))>;
5298 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5299                              (v4f16 (REV64v4i16 FPR64:$src))>;
5300 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5301                              (v4f16 (REV64v4i16 FPR64:$src))>;
5302 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5303                              (v4f16 (REV16v8i8 FPR64:$src))>;
5304 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5305                              (v4f16 (REV64v4i16 FPR64:$src))>;
5306 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5307                              (v4f16 (REV64v4i16 FPR64:$src))>;
5308 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5309                              (v4f16 (REV64v4i16 FPR64:$src))>;
5310 }
5311
5312
5313
5314 let Predicates = [IsLE] in {
5315 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5316 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5317 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5318 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5319 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5320 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5321 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5322 }
5323 let Predicates = [IsBE] in {
5324 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5325                              (v8i8 (REV64v8i8 FPR64:$src))>;
5326 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5327                              (v8i8 (REV32v8i8 FPR64:$src))>;
5328 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5329                              (v8i8 (REV16v8i8 FPR64:$src))>;
5330 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5331                              (v8i8 (REV64v8i8 FPR64:$src))>;
5332 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5333                              (v8i8 (REV32v8i8 FPR64:$src))>;
5334 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5335                              (v8i8 (REV64v8i8 FPR64:$src))>;
5336 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5337                              (v8i8 (REV16v8i8 FPR64:$src))>;
5338 }
5339
5340 let Predicates = [IsLE] in {
5341 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5342 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5343 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5344 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5345 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5346 }
5347 let Predicates = [IsBE] in {
5348 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5349                              (f64 (REV64v2i32 FPR64:$src))>;
5350 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5351                              (f64 (REV64v4i16 FPR64:$src))>;
5352 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5353                              (f64 (REV64v2i32 FPR64:$src))>;
5354 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5355                              (f64 (REV64v8i8 FPR64:$src))>;
5356 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5357                              (f64 (REV64v4i16 FPR64:$src))>;
5358 }
5359 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5360 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5361
5362 let Predicates = [IsLE] in {
5363 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5364 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5365 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5366 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5367 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5368 }
5369 let Predicates = [IsBE] in {
5370 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5371                              (v1f64 (REV64v2i32 FPR64:$src))>;
5372 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5373                              (v1f64 (REV64v4i16 FPR64:$src))>;
5374 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5375                              (v1f64 (REV64v8i8 FPR64:$src))>;
5376 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5377                              (v1f64 (REV64v2i32 FPR64:$src))>;
5378 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5379                              (v1f64 (REV64v4i16 FPR64:$src))>;
5380 }
5381 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5382 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5383
5384 let Predicates = [IsLE] in {
5385 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5386 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5387 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5388 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5389 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5390 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5391 }
5392 let Predicates = [IsBE] in {
5393 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5394                              (v2f32 (REV64v2i32 FPR64:$src))>;
5395 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5396                              (v2f32 (REV32v4i16 FPR64:$src))>;
5397 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5398                              (v2f32 (REV32v8i8 FPR64:$src))>;
5399 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5400                              (v2f32 (REV64v2i32 FPR64:$src))>;
5401 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5402                              (v2f32 (REV64v2i32 FPR64:$src))>;
5403 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5404                              (v2f32 (REV64v4i16 FPR64:$src))>;
5405 }
5406 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5407
5408 let Predicates = [IsLE] in {
5409 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5410 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5411 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5412 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5413 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5414 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5415 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5416 }
5417 let Predicates = [IsBE] in {
5418 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5419                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5420 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5421                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5422                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5423 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5424                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5425                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5426 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5427                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5428                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5429 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5430                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5431 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5432                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5433                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5434 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5435                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5436                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5437 }
5438
5439 let Predicates = [IsLE] in {
5440 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5441 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5442 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5443 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5444 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5445 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5446 }
5447 let Predicates = [IsBE] in {
5448 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5449                              (v2f64 (EXTv16i8 FPR128:$src,
5450                                               FPR128:$src, (i32 8)))>;
5451 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5452                              (v2f64 (REV64v4i32 FPR128:$src))>;
5453 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5454                              (v2f64 (REV64v8i16 FPR128:$src))>;
5455 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5456                              (v2f64 (REV64v8i16 FPR128:$src))>;
5457 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5458                              (v2f64 (REV64v16i8 FPR128:$src))>;
5459 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5460                              (v2f64 (REV64v4i32 FPR128:$src))>;
5461 }
5462 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5463
5464 let Predicates = [IsLE] in {
5465 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5466 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5467 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5468 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5469 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5470 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5471 }
5472 let Predicates = [IsBE] in {
5473 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5474                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5475                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5476 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5477                              (v4f32 (REV32v8i16 FPR128:$src))>;
5478 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5479                              (v4f32 (REV32v8i16 FPR128:$src))>;
5480 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5481                              (v4f32 (REV32v16i8 FPR128:$src))>;
5482 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5483                              (v4f32 (REV64v4i32 FPR128:$src))>;
5484 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5485                              (v4f32 (REV64v4i32 FPR128:$src))>;
5486 }
5487 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5488
5489 let Predicates = [IsLE] in {
5490 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5491 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5492 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5493 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5494 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5495 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5496 }
5497 let Predicates = [IsBE] in {
5498 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5499                              (v2i64 (EXTv16i8 FPR128:$src,
5500                                               FPR128:$src, (i32 8)))>;
5501 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5502                              (v2i64 (REV64v4i32 FPR128:$src))>;
5503 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5504                              (v2i64 (REV64v8i16 FPR128:$src))>;
5505 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5506                              (v2i64 (REV64v16i8 FPR128:$src))>;
5507 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5508                              (v2i64 (REV64v4i32 FPR128:$src))>;
5509 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5510                              (v2i64 (REV64v8i16 FPR128:$src))>;
5511 }
5512 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5513
5514 let Predicates = [IsLE] in {
5515 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5516 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5517 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5518 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5519 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5520 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5521 }
5522 let Predicates = [IsBE] in {
5523 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5524                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5525                                               (REV64v4i32 FPR128:$src),
5526                                               (i32 8)))>;
5527 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5528                              (v4i32 (REV64v4i32 FPR128:$src))>;
5529 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5530                              (v4i32 (REV32v8i16 FPR128:$src))>;
5531 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5532                              (v4i32 (REV32v16i8 FPR128:$src))>;
5533 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5534                              (v4i32 (REV64v4i32 FPR128:$src))>;
5535 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5536                              (v4i32 (REV32v8i16 FPR128:$src))>;
5537 }
5538 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5539
5540 let Predicates = [IsLE] in {
5541 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5542 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5543 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5544 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5545 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5546 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5547 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5548 }
5549 let Predicates = [IsBE] in {
5550 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5551                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5552                                               (REV64v8i16 FPR128:$src),
5553                                               (i32 8)))>;
5554 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5555                              (v8i16 (REV64v8i16 FPR128:$src))>;
5556 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5557                              (v8i16 (REV32v8i16 FPR128:$src))>;
5558 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5559                              (v8i16 (REV16v16i8 FPR128:$src))>;
5560 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5561                              (v8i16 (REV64v8i16 FPR128:$src))>;
5562 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5563                              (v8i16 (REV32v8i16 FPR128:$src))>;
5564 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5565                              (v8i16 (REV32v8i16 FPR128:$src))>;
5566 }
5567
5568 let Predicates = [IsLE] in {
5569 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5570 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5571 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5572 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5573 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5574 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5575 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5576 }
5577 let Predicates = [IsBE] in {
5578 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5579                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5580                                               (REV64v8i16 FPR128:$src),
5581                                               (i32 8)))>;
5582 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5583                              (v8f16 (REV64v8i16 FPR128:$src))>;
5584 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5585                              (v8f16 (REV32v8i16 FPR128:$src))>;
5586 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5587                              (v8f16 (REV64v8i16 FPR128:$src))>;
5588 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5589                              (v8f16 (REV16v16i8 FPR128:$src))>;
5590 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5591                              (v8f16 (REV64v8i16 FPR128:$src))>;
5592 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5593                              (v8f16 (REV32v8i16 FPR128:$src))>;
5594 }
5595
5596 let Predicates = [IsLE] in {
5597 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5598 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5599 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5600 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5601 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5602 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5603 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5604 }
5605 let Predicates = [IsBE] in {
5606 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5607                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5608                                               (REV64v16i8 FPR128:$src),
5609                                               (i32 8)))>;
5610 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5611                              (v16i8 (REV64v16i8 FPR128:$src))>;
5612 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5613                              (v16i8 (REV32v16i8 FPR128:$src))>;
5614 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5615                              (v16i8 (REV16v16i8 FPR128:$src))>;
5616 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5617                              (v16i8 (REV64v16i8 FPR128:$src))>;
5618 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5619                              (v16i8 (REV32v16i8 FPR128:$src))>;
5620 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5621                              (v16i8 (REV16v16i8 FPR128:$src))>;
5622 }
5623
5624 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5625           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5626 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5627           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5628 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5629           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5630 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5631           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5632
5633 // A 64-bit subvector insert to the first 128-bit vector position
5634 // is a subregister copy that needs no instruction.
5635 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5636           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5637 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5638           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5639 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5640           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5641 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5642           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5643 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5644           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5645 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5646           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5647 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5648           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5649
5650 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5651 // or v2f32.
5652 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5653                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5654            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5655 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5656                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5657            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5658     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5659     // so we match on v4f32 here, not v2f32. This will also catch adding
5660     // the low two lanes of a true v4f32 vector.
5661 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5662                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5663           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5664
5665 // Scalar 64-bit shifts in FPR64 registers.
5666 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5667           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5668 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5669           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5670 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5671           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5672 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5673           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5674
5675 // Tail call return handling. These are all compiler pseudo-instructions,
5676 // so no encoding information or anything like that.
5677 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5678   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5679   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5680 }
5681
5682 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5683           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5684 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5685           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5686 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5687           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5688
5689 include "AArch64InstrAtomics.td"