lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  28
  29 //===----------------------------------------------------------------------===//
  30 // AArch64-specific DAG Nodes.
  31 //
  32
  33 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  34 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  35                                               [SDTCisSameAs<0, 2>,
  36                                                SDTCisSameAs<0, 3>,
  37                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38
  39 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  40 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  41                                             [SDTCisSameAs<0, 1>,
  42                                              SDTCisSameAs<0, 2>,
  43                                              SDTCisInt<0>,
  44                                              SDTCisVT<3, i32>]>;
  45
  46 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  47 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  48                                             [SDTCisSameAs<0, 2>,
  49                                              SDTCisSameAs<0, 3>,
  50                                              SDTCisInt<0>,
  51                                              SDTCisVT<1, i32>,
  52                                              SDTCisVT<4, i32>]>;
  53
  54 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  55                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  56                                       SDTCisVT<2, i32>]>;
  57 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  58 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  59                                         SDTCisVT<2, OtherVT>]>;
  60
  61
  62 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  63                                    [SDTCisSameAs<0, 1>,
  64                                     SDTCisSameAs<0, 2>,
  65                                     SDTCisInt<3>,
  66                                     SDTCisVT<4, i32>]>;
  67 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  68                                    [SDTCisFP<0>,
  69                                     SDTCisSameAs<0, 1>]>;
  70 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  71 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  72 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  73                                           SDTCisSameAs<0, 1>,
  74                                           SDTCisSameAs<0, 2>]>;
  75 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  76 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  77 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  78                                            SDTCisInt<2>, SDTCisInt<3>]>;
  79 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  80 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  81                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  82 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  83
  84 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  85 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  86 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  87 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  88                                            SDTCisSameAs<0,2>]>;
  89 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                            SDTCisSameAs<0,2>,
  91                                            SDTCisSameAs<0,3>]>;
  92 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  93 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  94
  95 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  96
  97 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  98                                                  SDTCisPtrTy<1>]>;
  99 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 100                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 101                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 102                                          SDTCisSameAs<1, 4>]>;
 103
 104
 105 // Node definitions.
 106 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 107 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 108 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 109 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 110                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 111                                 [SDNPHasChain, SDNPOutGlue]>;
 112 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 113                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 114                                                SDTCisVT<1, i32> ]>,
 115                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 116 def AArch64call          : SDNode<"AArch64ISD::CALL",
 117                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 118                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                  SDNPVariadic]>;
 120 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 121                                 [SDNPHasChain]>;
 122 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 123                                 [SDNPHasChain]>;
 124 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 125                                 [SDNPHasChain]>;
 126 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 127                                 [SDNPHasChain]>;
 128 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 129                                 [SDNPHasChain]>;
 130
 131
 132 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 133 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 134 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 135 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 136 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 137                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 138 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 139 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 140 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 141                             [SDNPCommutative]>;
 142 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 143 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 144                             [SDNPCommutative]>;
 145 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 146 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 147
 148 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 149
 150 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 151
 152 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 153 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 154
 155 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 156 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 157 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 158 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 159 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 160
 161 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 162 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 163 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 164 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 165 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 166 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 167
 168 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 169 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 170 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 171 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 172 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 173 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 174 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 175
 176 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 177 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 178 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 179 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 180
 181 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 182 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 183 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 184 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 185 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 186 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 187 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 188 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 189
 190 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 191 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 192 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 193
 194 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 195 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 196 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 197 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 198 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 199
 200 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 201 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 202 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 203
 204 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 205 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 206 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 207 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 208 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 209 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 210                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 211
 212 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 213 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 214 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 215 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 216 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 217
 218 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 219 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 220
 221 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 222
 223 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 224                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 225
 226 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 227                                [SDNPHasChain, SDNPSideEffect]>;
 228
 229 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 230 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 231
 232 def AArch64tlsdesc_call : SDNode<"AArch64ISD::TLSDESC_CALL",
 233                                  SDT_AArch64TLSDescCall,
 234                                  [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 235                                   SDNPVariadic]>;
 236
 237 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 238                                  SDT_AArch64WrapperLarge>;
 239
 240 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 241
 242 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 243                                     SDTCisSameAs<1, 2>]>;
 244 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 245 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 246
 247 //===----------------------------------------------------------------------===//
 248
 249 //===----------------------------------------------------------------------===//
 250
 251 // AArch64 Instruction Predicate Definitions.
 252 //
 253 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 254 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 255 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 256 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 257 def ForCodeSize   : Predicate<"ForCodeSize">;
 258 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 259
 260 include "AArch64InstrFormats.td"
 261
 262 //===----------------------------------------------------------------------===//
 263
 264 //===----------------------------------------------------------------------===//
 265 // Miscellaneous instructions.
 266 //===----------------------------------------------------------------------===//
 267
 268 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 269 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 270                               [(AArch64callseq_start timm:$amt)]>;
 271 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 272                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 273 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 274
 275 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 276 // FIXME: The following pseudo instructions are only needed because remat
 277 // cannot handle multiple instructions.  When that changes, they can be
 278 // removed, along with the AArch64Wrapper node.
 279
 280 let AddedComplexity = 10 in
 281 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 282                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 283               Sched<[WriteLDAdr]>;
 284
 285 // The MOVaddr instruction should match only when the add is not folded
 286 // into a load or store address.
 287 def MOVaddr
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 290                                             tglobaladdr:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292 def MOVaddrJT
 293     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 294              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 295                                              tjumptable:$low))]>,
 296       Sched<[WriteAdrAdr]>;
 297 def MOVaddrCP
 298     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 299              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 300                                              tconstpool:$low))]>,
 301       Sched<[WriteAdrAdr]>;
 302 def MOVaddrBA
 303     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 304              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 305                                              tblockaddress:$low))]>,
 306       Sched<[WriteAdrAdr]>;
 307 def MOVaddrTLS
 308     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 309              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 310                                             tglobaltlsaddr:$low))]>,
 311       Sched<[WriteAdrAdr]>;
 312 def MOVaddrEXT
 313     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 314              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 315                                             texternalsym:$low))]>,
 316       Sched<[WriteAdrAdr]>;
 317
 318 } // isReMaterializable, isCodeGenOnly
 319
 320 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 321           (LOADgot tglobaltlsaddr:$addr)>;
 322
 323 def : Pat<(AArch64LOADgot texternalsym:$addr),
 324           (LOADgot texternalsym:$addr)>;
 325
 326 def : Pat<(AArch64LOADgot tconstpool:$addr),
 327           (LOADgot tconstpool:$addr)>;
 328
 329 //===----------------------------------------------------------------------===//
 330 // System instructions.
 331 //===----------------------------------------------------------------------===//
 332
 333 def HINT : HintI<"hint">;
 334 def : InstAlias<"nop",  (HINT 0b000)>;
 335 def : InstAlias<"yield",(HINT 0b001)>;
 336 def : InstAlias<"wfe",  (HINT 0b010)>;
 337 def : InstAlias<"wfi",  (HINT 0b011)>;
 338 def : InstAlias<"sev",  (HINT 0b100)>;
 339 def : InstAlias<"sevl", (HINT 0b101)>;
 340
 341 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 342 let mayLoad = 1, mayStore = 1 in
 343 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 344
 345 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 346 // model patterns with sufficiently fine granularity.
 347 let mayLoad = ?, mayStore = ? in {
 348 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 349                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 350
 351 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 352                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 353
 354 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 355                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 356 }
 357
 358 def : InstAlias<"clrex", (CLREX 0xf)>;
 359 def : InstAlias<"isb", (ISB 0xf)>;
 360
 361 def MRS    : MRSI;
 362 def MSR    : MSRI;
 363 def MSRpstate: MSRpstateI;
 364
 365 // The thread pointer (on Linux, at least, where this has been implemented) is
 366 // TPIDR_EL0.
 367 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 368
 369 // Generic system instructions
 370 def SYSxt  : SystemXtI<0, "sys">;
 371 def SYSLxt : SystemLXtI<1, "sysl">;
 372
 373 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 374                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 375                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 376
 377 //===----------------------------------------------------------------------===//
 378 // Move immediate instructions.
 379 //===----------------------------------------------------------------------===//
 380
 381 defm MOVK : InsertImmediate<0b11, "movk">;
 382 defm MOVN : MoveImmediate<0b00, "movn">;
 383
 384 let PostEncoderMethod = "fixMOVZ" in
 385 defm MOVZ : MoveImmediate<0b10, "movz">;
 386
 387 // First group of aliases covers an implicit "lsl #0".
 388 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 389 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 390 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 391 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 392 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 393 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 394
 395 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 396 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 397 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 398 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 400
 401 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 402 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 403 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 404 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 405
 406 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 407 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 408 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 409 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 410
 411 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 412 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 413
 414 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 415 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 416
 417 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 418 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 419
 420 // Final group of aliases covers true "mov $Rd, $imm" cases.
 421 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 422                           int width, int shift> {
 423   def _asmoperand : AsmOperandClass {
 424     let Name = basename # width # "_lsl" # shift # "MovAlias";
 425     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 426                                # shift # ">";
 427     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 428   }
 429
 430   def _movimm : Operand<i32> {
 431     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 432   }
 433
 434   def : InstAlias<"mov $Rd, $imm",
 435                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 436 }
 437
 438 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 439 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 440
 441 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 442 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 443 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 444 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 445
 446 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 447 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 448
 449 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 450 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 451 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 452 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 453
 454 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 455     isAsCheapAsAMove = 1 in {
 456 // FIXME: The following pseudo instructions are only needed because remat
 457 // cannot handle multiple instructions.  When that changes, we can select
 458 // directly to the real instructions and get rid of these pseudos.
 459
 460 def MOVi32imm
 461     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 462              [(set GPR32:$dst, imm:$src)]>,
 463       Sched<[WriteImm]>;
 464 def MOVi64imm
 465     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 466              [(set GPR64:$dst, imm:$src)]>,
 467       Sched<[WriteImm]>;
 468 } // isReMaterializable, isCodeGenOnly
 469
 470 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 471 // eventual expansion code fewer bits to worry about getting right. Marshalling
 472 // the types is a little tricky though:
 473 def i64imm_32bit : ImmLeaf<i64, [{
 474   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 475 }]>;
 476
 477 def trunc_imm : SDNodeXForm<imm, [{
 478   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 479 }]>;
 480
 481 def : Pat<(i64 i64imm_32bit:$src),
 482           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 483
 484 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 485 // sequences.
 486 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 487                              tglobaladdr:$g1, tglobaladdr:$g0),
 488           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 489                                   tglobaladdr:$g2, 32),
 490                           tglobaladdr:$g1, 16),
 491                   tglobaladdr:$g0, 0)>;
 492
 493 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 494                              tblockaddress:$g1, tblockaddress:$g0),
 495           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 496                                   tblockaddress:$g2, 32),
 497                           tblockaddress:$g1, 16),
 498                   tblockaddress:$g0, 0)>;
 499
 500 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 501                              tconstpool:$g1, tconstpool:$g0),
 502           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 503                                   tconstpool:$g2, 32),
 504                           tconstpool:$g1, 16),
 505                   tconstpool:$g0, 0)>;
 506
 507 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 508                              tjumptable:$g1, tjumptable:$g0),
 509           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 510                                   tjumptable:$g2, 32),
 511                           tjumptable:$g1, 16),
 512                   tjumptable:$g0, 0)>;
 513
 514
 515 //===----------------------------------------------------------------------===//
 516 // Arithmetic instructions.
 517 //===----------------------------------------------------------------------===//
 518
 519 // Add/subtract with carry.
 520 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 521 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 522
 523 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 524 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 525 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 526 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 527
 528 // Add/subtract
 529 defm ADD : AddSub<0, "add", add>;
 530 defm SUB : AddSub<1, "sub">;
 531
 532 def : InstAlias<"mov $dst, $src",
 533                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 534 def : InstAlias<"mov $dst, $src",
 535                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 536 def : InstAlias<"mov $dst, $src",
 537                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 538 def : InstAlias<"mov $dst, $src",
 539                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 540
 541 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 542 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 543
 544 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 545 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 546           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 547 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 548           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 549 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 550           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 551 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 552           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 553 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 554           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 555 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 556           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 557 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 558           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 559 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 560           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 561
 562 // Because of the immediate format for add/sub-imm instructions, the
 563 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 564 //  These patterns capture that transformation.
 565 let AddedComplexity = 1 in {
 566 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 567           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 568 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 569           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 570 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 571           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 572 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 573           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 574 }
 575
 576 // Because of the immediate format for add/sub-imm instructions, the
 577 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 578 //  These patterns capture that transformation.
 579 let AddedComplexity = 1 in {
 580 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 581           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 582 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 583           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 584 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 585           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 586 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 587           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 588 }
 589
 590 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 591 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 592 def : InstAlias<"neg $dst, $src$shift",
 593                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 594 def : InstAlias<"neg $dst, $src$shift",
 595                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 596
 597 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 598 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 599 def : InstAlias<"negs $dst, $src$shift",
 600                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 601 def : InstAlias<"negs $dst, $src$shift",
 602                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 603
 604
 605 // Unsigned/Signed divide
 606 defm UDIV : Div<0, "udiv", udiv>;
 607 defm SDIV : Div<1, "sdiv", sdiv>;
 608 let isCodeGenOnly = 1 in {
 609 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 610 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 611 }
 612
 613 // Variable shift
 614 defm ASRV : Shift<0b10, "asr", sra>;
 615 defm LSLV : Shift<0b00, "lsl", shl>;
 616 defm LSRV : Shift<0b01, "lsr", srl>;
 617 defm RORV : Shift<0b11, "ror", rotr>;
 618
 619 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 620 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 621 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 622 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 623 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 624 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 625 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 626 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 627
 628 // Multiply-add
 629 let AddedComplexity = 7 in {
 630 defm MADD : MulAccum<0, "madd", add>;
 631 defm MSUB : MulAccum<1, "msub", sub>;
 632
 633 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 634           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 635 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 636           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 637
 638 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 639           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 640 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 641           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 642 } // AddedComplexity = 7
 643
 644 let AddedComplexity = 5 in {
 645 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 646 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 647 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 648 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 649
 650 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 651           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 652 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 653           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 654
 655 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 656           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 657 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 658           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 659 } // AddedComplexity = 5
 660
 661 def : MulAccumWAlias<"mul", MADDWrrr>;
 662 def : MulAccumXAlias<"mul", MADDXrrr>;
 663 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 664 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 665 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 666 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 667 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 668 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 669
 670 // Multiply-high
 671 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 672 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 673
 674 // CRC32
 675 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 676 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 677 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 678 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 679
 680 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 681 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 682 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 683 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 684
 685
 686 //===----------------------------------------------------------------------===//
 687 // Logical instructions.
 688 //===----------------------------------------------------------------------===//
 689
 690 // (immediate)
 691 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 692 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 693 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 694 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 695
 696 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 697 // used). Actually, it seems to be working right now, but putting logical_immXX
 698 // here is a bit dodgy on the AsmParser side too.
 699 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 700                                           logical_imm32:$imm), 0>;
 701 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 702                                           logical_imm64:$imm), 0>;
 703
 704
 705 // (register)
 706 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 707 defm BICS : LogicalRegS<0b11, 1, "bics",
 708                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 709 defm AND  : LogicalReg<0b00, 0, "and", and>;
 710 defm BIC  : LogicalReg<0b00, 1, "bic",
 711                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 712 defm EON  : LogicalReg<0b10, 1, "eon",
 713                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 714 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 715 defm ORN  : LogicalReg<0b01, 1, "orn",
 716                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 717 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 718
 719 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 720 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 721
 722 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 723 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 724
 725 def : InstAlias<"mvn $Wd, $Wm$sh",
 726                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 727 def : InstAlias<"mvn $Xd, $Xm$sh",
 728                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 729
 730 def : InstAlias<"tst $src1, $src2",
 731                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 732 def : InstAlias<"tst $src1, $src2",
 733                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 734
 735 def : InstAlias<"tst $src1, $src2",
 736                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 737 def : InstAlias<"tst $src1, $src2",
 738                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 739
 740 def : InstAlias<"tst $src1, $src2$sh",
 741                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 742 def : InstAlias<"tst $src1, $src2$sh",
 743                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 744
 745
 746 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 747 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 748
 749
 750 //===----------------------------------------------------------------------===//
 751 // One operand data processing instructions.
 752 //===----------------------------------------------------------------------===//
 753
 754 defm CLS    : OneOperandData<0b101, "cls">;
 755 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 756 defm RBIT   : OneOperandData<0b000, "rbit">;
 757
 758 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 759 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 760
 761 def  REV16Wr : OneWRegData<0b001, "rev16",
 762                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 763 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 764
 765 def : Pat<(cttz GPR32:$Rn),
 766           (CLZWr (RBITWr GPR32:$Rn))>;
 767 def : Pat<(cttz GPR64:$Rn),
 768           (CLZXr (RBITXr GPR64:$Rn))>;
 769 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 770                 (i32 1))),
 771           (CLSWr GPR32:$Rn)>;
 772 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 773                 (i64 1))),
 774           (CLSXr GPR64:$Rn)>;
 775
 776 // Unlike the other one operand instructions, the instructions with the "rev"
 777 // mnemonic do *not* just different in the size bit, but actually use different
 778 // opcode bits for the different sizes.
 779 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 780 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 781 def REV32Xr : OneXRegData<0b010, "rev32",
 782                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 783
 784 // The bswap commutes with the rotr so we want a pattern for both possible
 785 // orders.
 786 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 787 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 788
 789 //===----------------------------------------------------------------------===//
 790 // Bitfield immediate extraction instruction.
 791 //===----------------------------------------------------------------------===//
 792 let neverHasSideEffects = 1 in
 793 defm EXTR : ExtractImm<"extr">;
 794 def : InstAlias<"ror $dst, $src, $shift",
 795             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 796 def : InstAlias<"ror $dst, $src, $shift",
 797             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 798
 799 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 800           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 801 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 802           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 803
 804 //===----------------------------------------------------------------------===//
 805 // Other bitfield immediate instructions.
 806 //===----------------------------------------------------------------------===//
 807 let neverHasSideEffects = 1 in {
 808 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 809 defm SBFM : BitfieldImm<0b00, "sbfm">;
 810 defm UBFM : BitfieldImm<0b10, "ubfm">;
 811 }
 812
 813 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 814   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 815   return CurDAG->getTargetConstant(enc, MVT::i64);
 816 }]>;
 817
 818 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 819   uint64_t enc = 31 - N->getZExtValue();
 820   return CurDAG->getTargetConstant(enc, MVT::i64);
 821 }]>;
 822
 823 // min(7, 31 - shift_amt)
 824 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 825   uint64_t enc = 31 - N->getZExtValue();
 826   enc = enc > 7 ? 7 : enc;
 827   return CurDAG->getTargetConstant(enc, MVT::i64);
 828 }]>;
 829
 830 // min(15, 31 - shift_amt)
 831 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 832   uint64_t enc = 31 - N->getZExtValue();
 833   enc = enc > 15 ? 15 : enc;
 834   return CurDAG->getTargetConstant(enc, MVT::i64);
 835 }]>;
 836
 837 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 838   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 839   return CurDAG->getTargetConstant(enc, MVT::i64);
 840 }]>;
 841
 842 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 843   uint64_t enc = 63 - N->getZExtValue();
 844   return CurDAG->getTargetConstant(enc, MVT::i64);
 845 }]>;
 846
 847 // min(7, 63 - shift_amt)
 848 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 849   uint64_t enc = 63 - N->getZExtValue();
 850   enc = enc > 7 ? 7 : enc;
 851   return CurDAG->getTargetConstant(enc, MVT::i64);
 852 }]>;
 853
 854 // min(15, 63 - shift_amt)
 855 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 856   uint64_t enc = 63 - N->getZExtValue();
 857   enc = enc > 15 ? 15 : enc;
 858   return CurDAG->getTargetConstant(enc, MVT::i64);
 859 }]>;
 860
 861 // min(31, 63 - shift_amt)
 862 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 863   uint64_t enc = 63 - N->getZExtValue();
 864   enc = enc > 31 ? 31 : enc;
 865   return CurDAG->getTargetConstant(enc, MVT::i64);
 866 }]>;
 867
 868 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 869           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 870                               (i64 (i32shift_b imm0_31:$imm)))>;
 871 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 872           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 873                               (i64 (i64shift_b imm0_63:$imm)))>;
 874
 875 let AddedComplexity = 10 in {
 876 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 877           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 878 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 879           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 880 }
 881
 882 def : InstAlias<"asr $dst, $src, $shift",
 883                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 884 def : InstAlias<"asr $dst, $src, $shift",
 885                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 886 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 887 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 888 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 889 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 890 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 891
 892 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 893           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 894 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 895           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 896
 897 def : InstAlias<"lsr $dst, $src, $shift",
 898                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 899 def : InstAlias<"lsr $dst, $src, $shift",
 900                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 901 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 902 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 903 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 904 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 905 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 906
 907 //===----------------------------------------------------------------------===//
 908 // Conditionally set flags instructions.
 909 //===----------------------------------------------------------------------===//
 910 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 911 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 912
 913 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 914 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 915
 916 //===----------------------------------------------------------------------===//
 917 // Conditional select instructions.
 918 //===----------------------------------------------------------------------===//
 919 defm CSEL  : CondSelect<0, 0b00, "csel">;
 920
 921 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 922 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 923 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 924 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 925
 926 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 927           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 928 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 929           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 930 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 931           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 932 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 933           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 934 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 935           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 936 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 937           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 938
 939 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 940           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 941 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 942           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 943 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 944           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 945 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 946           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 947
 948 // The inverse of the condition code from the alias instruction is what is used
 949 // in the aliased instruction. The parser all ready inverts the condition code
 950 // for these aliases.
 951 def : InstAlias<"cset $dst, $cc",
 952                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 953 def : InstAlias<"cset $dst, $cc",
 954                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 955
 956 def : InstAlias<"csetm $dst, $cc",
 957                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 958 def : InstAlias<"csetm $dst, $cc",
 959                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 960
 961 def : InstAlias<"cinc $dst, $src, $cc",
 962                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 963 def : InstAlias<"cinc $dst, $src, $cc",
 964                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 965
 966 def : InstAlias<"cinv $dst, $src, $cc",
 967                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 968 def : InstAlias<"cinv $dst, $src, $cc",
 969                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 970
 971 def : InstAlias<"cneg $dst, $src, $cc",
 972                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 973 def : InstAlias<"cneg $dst, $src, $cc",
 974                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 975
 976 //===----------------------------------------------------------------------===//
 977 // PC-relative instructions.
 978 //===----------------------------------------------------------------------===//
 979 let isReMaterializable = 1 in {
 980 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 981 def ADR  : ADRI<0, "adr", adrlabel, []>;
 982 } // neverHasSideEffects = 1
 983
 984 def ADRP : ADRI<1, "adrp", adrplabel,
 985                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
 986 } // isReMaterializable = 1
 987
 988 // page address of a constant pool entry, block address
 989 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 990 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 991
 992 //===----------------------------------------------------------------------===//
 993 // Unconditional branch (register) instructions.
 994 //===----------------------------------------------------------------------===//
 995
 996 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 997 def RET  : BranchReg<0b0010, "ret", []>;
 998 def DRPS : SpecialReturn<0b0101, "drps">;
 999 def ERET : SpecialReturn<0b0100, "eret">;
1000 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1001
1002 // Default to the LR register.
1003 def : InstAlias<"ret", (RET LR)>;
1004
1005 let isCall = 1, Defs = [LR], Uses = [SP] in {
1006 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1007 } // isCall
1008
1009 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1010 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1011 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1012
1013 // Create a separate pseudo-instruction for codegen to use so that we don't
1014 // flag lr as used in every function. It'll be restored before the RET by the
1015 // epilogue if it's legitimately used.
1016 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1017   let isTerminator = 1;
1018   let isBarrier = 1;
1019   let isReturn = 1;
1020 }
1021
1022 // This is a directive-like pseudo-instruction. The purpose is to insert an
1023 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1024 // (which in the usual case is a BLR).
1025 let hasSideEffects = 1 in
1026 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1027   let AsmString = ".tlsdesccall $sym";
1028 }
1029
1030 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1031 // gets expanded to two MCInsts during lowering.
1032 let isCall = 1, Defs = [LR] in
1033 def TLSDESC_BLR
1034     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1035              [(AArch64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1036
1037 def : Pat<(AArch64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1038           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1039 //===----------------------------------------------------------------------===//
1040 // Conditional branch (immediate) instruction.
1041 //===----------------------------------------------------------------------===//
1042 def Bcc : BranchCond;
1043
1044 //===----------------------------------------------------------------------===//
1045 // Compare-and-branch instructions.
1046 //===----------------------------------------------------------------------===//
1047 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1048 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1049
1050 //===----------------------------------------------------------------------===//
1051 // Test-bit-and-branch instructions.
1052 //===----------------------------------------------------------------------===//
1053 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1054 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1055
1056 //===----------------------------------------------------------------------===//
1057 // Unconditional branch (immediate) instructions.
1058 //===----------------------------------------------------------------------===//
1059 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1060 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1061 } // isBranch, isTerminator, isBarrier
1062
1063 let isCall = 1, Defs = [LR], Uses = [SP] in {
1064 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1065 } // isCall
1066 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1067
1068 //===----------------------------------------------------------------------===//
1069 // Exception generation instructions.
1070 //===----------------------------------------------------------------------===//
1071 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1072 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1073 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1074 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1075 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1076 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1077 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1078 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1079
1080 // DCPSn defaults to an immediate operand of zero if unspecified.
1081 def : InstAlias<"dcps1", (DCPS1 0)>;
1082 def : InstAlias<"dcps2", (DCPS2 0)>;
1083 def : InstAlias<"dcps3", (DCPS3 0)>;
1084
1085 //===----------------------------------------------------------------------===//
1086 // Load instructions.
1087 //===----------------------------------------------------------------------===//
1088
1089 // Pair (indexed, offset)
1090 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1091 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1092 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1093 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1094 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1095
1096 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1097
1098 // Pair (pre-indexed)
1099 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1100 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1101 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1102 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1103 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1104
1105 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1106
1107 // Pair (post-indexed)
1108 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1109 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1110 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1111 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1112 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1113
1114 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1115
1116
1117 // Pair (no allocate)
1118 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1119 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1120 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1121 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1122 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1123
1124 //---
1125 // (register offset)
1126 //---
1127
1128 // Integer
1129 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1130 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1131 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1132 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1133
1134 // Floating-point
1135 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1136 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1137 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1138 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1139 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1140
1141 // Load sign-extended half-word
1142 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1143 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1144
1145 // Load sign-extended byte
1146 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1147 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1148
1149 // Load sign-extended word
1150 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1151
1152 // Pre-fetch.
1153 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1154
1155 // For regular load, we do not have any alignment requirement.
1156 // Thus, it is safe to directly map the vector loads with interesting
1157 // addressing modes.
1158 // FIXME: We could do the same for bitconvert to floating point vectors.
1159 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1160                               ValueType ScalTy, ValueType VecTy,
1161                               Instruction LOADW, Instruction LOADX,
1162                               SubRegIndex sub> {
1163   def : Pat<(VecTy (scalar_to_vector (ScalTy
1164               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1165             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1166                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1167                            sub)>;
1168
1169   def : Pat<(VecTy (scalar_to_vector (ScalTy
1170               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1171             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1172                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1173                            sub)>;
1174 }
1175
1176 let AddedComplexity = 10 in {
1177 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1178 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1179
1180 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1181 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1182
1183 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1184 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1185
1186 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1187 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1188
1189 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1190 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1191
1192 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1193
1194 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1195
1196
1197 def : Pat <(v1i64 (scalar_to_vector (i64
1198                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1199                                            ro_Wextend64:$extend))))),
1200            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1201
1202 def : Pat <(v1i64 (scalar_to_vector (i64
1203                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1204                                            ro_Xextend64:$extend))))),
1205            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1206 }
1207
1208 // Match all load 64 bits width whose type is compatible with FPR64
1209 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1210                         Instruction LOADW, Instruction LOADX> {
1211
1212   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1213             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1214
1215   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1216             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1217 }
1218
1219 let AddedComplexity = 10 in {
1220 let Predicates = [IsLE] in {
1221   // We must do vector loads with LD1 in big-endian.
1222   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1223   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1224   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1225   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1226   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1227 }
1228
1229 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1230 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1231
1232 // Match all load 128 bits width whose type is compatible with FPR128
1233 let Predicates = [IsLE] in {
1234   // We must do vector loads with LD1 in big-endian.
1235   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1236   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1237   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1238   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1239   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1240   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1241   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1242 }
1243 } // AddedComplexity = 10
1244
1245 // zextload -> i64
1246 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1247                             Instruction INSTW, Instruction INSTX> {
1248   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1249             (SUBREG_TO_REG (i64 0),
1250                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1251                            sub_32)>;
1252
1253   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1254             (SUBREG_TO_REG (i64 0),
1255                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1256                            sub_32)>;
1257 }
1258
1259 let AddedComplexity = 10 in {
1260   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1261   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1262   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1263
1264   // zextloadi1 -> zextloadi8
1265   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1266
1267   // extload -> zextload
1268   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1269   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1270   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1271
1272   // extloadi1 -> zextloadi8
1273   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1274 }
1275
1276
1277 // zextload -> i64
1278 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1279                             Instruction INSTW, Instruction INSTX> {
1280   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1281             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1282
1283   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1284             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1285
1286 }
1287
1288 let AddedComplexity = 10 in {
1289   // extload -> zextload
1290   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1291   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1292   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1293
1294   // zextloadi1 -> zextloadi8
1295   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1296 }
1297
1298 //---
1299 // (unsigned immediate)
1300 //---
1301 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1302                    [(set GPR64:$Rt,
1303                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1304 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1305                    [(set GPR32:$Rt,
1306                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1307 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1308                    [(set FPR8:$Rt,
1309                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1310 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1311                    [(set (f16 FPR16:$Rt),
1312                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1313 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1314                    [(set (f32 FPR32:$Rt),
1315                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1316 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1317                    [(set (f64 FPR64:$Rt),
1318                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1319 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1320                  [(set (f128 FPR128:$Rt),
1321                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1322
1323 // For regular load, we do not have any alignment requirement.
1324 // Thus, it is safe to directly map the vector loads with interesting
1325 // addressing modes.
1326 // FIXME: We could do the same for bitconvert to floating point vectors.
1327 def : Pat <(v8i8 (scalar_to_vector (i32
1328                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1329            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1330                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1331 def : Pat <(v16i8 (scalar_to_vector (i32
1332                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1333            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1334                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1335 def : Pat <(v4i16 (scalar_to_vector (i32
1336                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1337            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1338                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1339 def : Pat <(v8i16 (scalar_to_vector (i32
1340                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1341            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1342                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1343 def : Pat <(v2i32 (scalar_to_vector (i32
1344                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1345            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1346                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1347 def : Pat <(v4i32 (scalar_to_vector (i32
1348                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1349            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1350                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1351 def : Pat <(v1i64 (scalar_to_vector (i64
1352                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1353            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1354 def : Pat <(v2i64 (scalar_to_vector (i64
1355                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1356            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1357                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1358
1359 // Match all load 64 bits width whose type is compatible with FPR64
1360 let Predicates = [IsLE] in {
1361   // We must use LD1 to perform vector loads in big-endian.
1362   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1363             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1364   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1365             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1366   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1367             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1368   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1369             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1370   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1371             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1372 }
1373 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1374           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1375 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1376           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1377
1378 // Match all load 128 bits width whose type is compatible with FPR128
1379 let Predicates = [IsLE] in {
1380   // We must use LD1 to perform vector loads in big-endian.
1381   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1382             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1383   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1384             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1385   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1386             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1387   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1388             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1389   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1390             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1391   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1392             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1393   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1394             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1395 }
1396 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1397           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1398
1399 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1400                     [(set GPR32:$Rt,
1401                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1402                                                      uimm12s2:$offset)))]>;
1403 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1404                     [(set GPR32:$Rt,
1405                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1406                                                    uimm12s1:$offset)))]>;
1407 // zextload -> i64
1408 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1409     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1410 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1411     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1412
1413 // zextloadi1 -> zextloadi8
1414 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1415           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1416 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1417     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1418
1419 // extload -> zextload
1420 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1421           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1422 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1423           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1424 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1425           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1426 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1427     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1428 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1429     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1430 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1431     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1432 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1433     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1434
1435 // load sign-extended half-word
1436 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1437                      [(set GPR32:$Rt,
1438                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1439                                                       uimm12s2:$offset)))]>;
1440 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1441                      [(set GPR64:$Rt,
1442                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1443                                                       uimm12s2:$offset)))]>;
1444
1445 // load sign-extended byte
1446 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1447                      [(set GPR32:$Rt,
1448                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1449                                                     uimm12s1:$offset)))]>;
1450 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1451                      [(set GPR64:$Rt,
1452                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1453                                                     uimm12s1:$offset)))]>;
1454
1455 // load sign-extended word
1456 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1457                      [(set GPR64:$Rt,
1458                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1459                                                       uimm12s4:$offset)))]>;
1460
1461 // load zero-extended word
1462 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1463       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1464
1465 // Pre-fetch.
1466 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1467                         [(AArch64Prefetch imm:$Rt,
1468                                         (am_indexed64 GPR64sp:$Rn,
1469                                                       uimm12s8:$offset))]>;
1470
1471 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1472
1473 //---
1474 // (literal)
1475 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1476 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1477 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1478 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1479 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1480
1481 // load sign-extended word
1482 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1483
1484 // prefetch
1485 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1486 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1487
1488 //---
1489 // (unscaled immediate)
1490 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1491                     [(set GPR64:$Rt,
1492                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1493 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1494                     [(set GPR32:$Rt,
1495                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1496 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1497                     [(set FPR8:$Rt,
1498                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1499 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1500                     [(set FPR16:$Rt,
1501                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1502 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1503                     [(set (f32 FPR32:$Rt),
1504                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1505 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1506                     [(set (f64 FPR64:$Rt),
1507                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1508 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1509                     [(set (f128 FPR128:$Rt),
1510                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1511
1512 defm LDURHH
1513     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1514              [(set GPR32:$Rt,
1515                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1516 defm LDURBB
1517     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1518              [(set GPR32:$Rt,
1519                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1520
1521 // Match all load 64 bits width whose type is compatible with FPR64
1522 let Predicates = [IsLE] in {
1523   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1524             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1525   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1526             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1527   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1528             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1529   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1530             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1531   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1532             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1533 }
1534 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1535           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1536 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1537           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1538
1539 // Match all load 128 bits width whose type is compatible with FPR128
1540 let Predicates = [IsLE] in {
1541   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1542             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1543   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1544             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1545   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1546             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1547   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1548             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1549   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1550             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1551   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1552             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1553   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1554             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1555 }
1556
1557 //  anyext -> zext
1558 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1559           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1560 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1561           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1562 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1563           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1564 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1565     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1566 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1567     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1568 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1569     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1570 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1571     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1572 // unscaled zext
1573 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1574           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1575 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1576           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1577 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1578           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1579 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1580     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1581 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1582     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1583 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1584     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1585 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1586     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1587
1588
1589 //---
1590 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1591
1592 // Define new assembler match classes as we want to only match these when
1593 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1594 // associate a DiagnosticType either, as we want the diagnostic for the
1595 // canonical form (the scaled operand) to take precedence.
1596 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1597   let Name = "SImm9OffsetFB" # Width;
1598   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1599   let RenderMethod = "addImmOperands";
1600 }
1601
1602 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1603 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1604 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1605 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1606 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1607
1608 def simm9_offset_fb8 : Operand<i64> {
1609   let ParserMatchClass = SImm9OffsetFB8Operand;
1610 }
1611 def simm9_offset_fb16 : Operand<i64> {
1612   let ParserMatchClass = SImm9OffsetFB16Operand;
1613 }
1614 def simm9_offset_fb32 : Operand<i64> {
1615   let ParserMatchClass = SImm9OffsetFB32Operand;
1616 }
1617 def simm9_offset_fb64 : Operand<i64> {
1618   let ParserMatchClass = SImm9OffsetFB64Operand;
1619 }
1620 def simm9_offset_fb128 : Operand<i64> {
1621   let ParserMatchClass = SImm9OffsetFB128Operand;
1622 }
1623
1624 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1625                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1626 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1627                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1628 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1629                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1630 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1631                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1632 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1633                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1634 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1635                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1636 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1637                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1638
1639 // zextload -> i64
1640 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1641   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1642 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1643   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1644
1645 // load sign-extended half-word
1646 defm LDURSHW
1647     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1648                [(set GPR32:$Rt,
1649                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1650 defm LDURSHX
1651     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1652               [(set GPR64:$Rt,
1653                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1654
1655 // load sign-extended byte
1656 defm LDURSBW
1657     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1658                 [(set GPR32:$Rt,
1659                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1660 defm LDURSBX
1661     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1662                 [(set GPR64:$Rt,
1663                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1664
1665 // load sign-extended word
1666 defm LDURSW
1667     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1668               [(set GPR64:$Rt,
1669                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1670
1671 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1672 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1673                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1674 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1675                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1676 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1677                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1678 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1679                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1680 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1681                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1682 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1683                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1684 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1685                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1686
1687 // Pre-fetch.
1688 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1689                   [(AArch64Prefetch imm:$Rt,
1690                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1691
1692 //---
1693 // (unscaled immediate, unprivileged)
1694 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1695 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1696
1697 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1698 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1699
1700 // load sign-extended half-word
1701 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1702 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1703
1704 // load sign-extended byte
1705 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1706 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1707
1708 // load sign-extended word
1709 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1710
1711 //---
1712 // (immediate pre-indexed)
1713 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1714 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1715 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1716 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1717 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1718 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1719 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1720
1721 // load sign-extended half-word
1722 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1723 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1724
1725 // load sign-extended byte
1726 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1727 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1728
1729 // load zero-extended byte
1730 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1731 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1732
1733 // load sign-extended word
1734 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1735
1736 //---
1737 // (immediate post-indexed)
1738 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1739 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1740 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1741 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1742 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1743 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1744 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1745
1746 // load sign-extended half-word
1747 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1748 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1749
1750 // load sign-extended byte
1751 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1752 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1753
1754 // load zero-extended byte
1755 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1756 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1757
1758 // load sign-extended word
1759 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1760
1761 //===----------------------------------------------------------------------===//
1762 // Store instructions.
1763 //===----------------------------------------------------------------------===//
1764
1765 // Pair (indexed, offset)
1766 // FIXME: Use dedicated range-checked addressing mode operand here.
1767 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1768 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1769 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1770 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1771 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1772
1773 // Pair (pre-indexed)
1774 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1775 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1776 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1777 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1778 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1779
1780 // Pair (pre-indexed)
1781 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1782 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1783 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1784 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1785 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1786
1787 // Pair (no allocate)
1788 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1789 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1790 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1791 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1792 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1793
1794 //---
1795 // (Register offset)
1796
1797 // Integer
1798 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1799 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1800 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1801 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1802
1803
1804 // Floating-point
1805 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1806 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1807 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1808 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1809 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1810
1811 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1812                                  Instruction STRW, Instruction STRX> {
1813
1814   def : Pat<(storeop GPR64:$Rt,
1815                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1816             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1817                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1818
1819   def : Pat<(storeop GPR64:$Rt,
1820                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1821             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1822                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1823 }
1824
1825 let AddedComplexity = 10 in {
1826   // truncstore i64
1827   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1828   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1829   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1830 }
1831
1832 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1833                          Instruction STRW, Instruction STRX> {
1834   def : Pat<(store (VecTy FPR:$Rt),
1835                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1836             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1837
1838   def : Pat<(store (VecTy FPR:$Rt),
1839                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1840             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1841 }
1842
1843 let AddedComplexity = 10 in {
1844 // Match all store 64 bits width whose type is compatible with FPR64
1845 let Predicates = [IsLE] in {
1846   // We must use ST1 to store vectors in big-endian.
1847   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1848   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1849   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1850   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1851   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1852 }
1853
1854 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1855 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1856
1857 // Match all store 128 bits width whose type is compatible with FPR128
1858 let Predicates = [IsLE] in {
1859   // We must use ST1 to store vectors in big-endian.
1860   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1861   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1862   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1863   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1864   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1865   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1866   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1867 }
1868 } // AddedComplexity = 10
1869
1870 //---
1871 // (unsigned immediate)
1872 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1873                    [(store GPR64:$Rt,
1874                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1875 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1876                     [(store GPR32:$Rt,
1877                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1878 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1879                     [(store FPR8:$Rt,
1880                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1881 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1882                     [(store (f16 FPR16:$Rt),
1883                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1884 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1885                     [(store (f32 FPR32:$Rt),
1886                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1887 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1888                     [(store (f64 FPR64:$Rt),
1889                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1890 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1891
1892 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1893                      [(truncstorei16 GPR32:$Rt,
1894                                      (am_indexed16 GPR64sp:$Rn,
1895                                                    uimm12s2:$offset))]>;
1896 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1897                      [(truncstorei8 GPR32:$Rt,
1898                                     (am_indexed8 GPR64sp:$Rn,
1899                                                  uimm12s1:$offset))]>;
1900
1901 // Match all store 64 bits width whose type is compatible with FPR64
1902 let AddedComplexity = 10 in {
1903 let Predicates = [IsLE] in {
1904   // We must use ST1 to store vectors in big-endian.
1905   def : Pat<(store (v2f32 FPR64:$Rt),
1906                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1907             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1908   def : Pat<(store (v8i8 FPR64:$Rt),
1909                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1910             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1911   def : Pat<(store (v4i16 FPR64:$Rt),
1912                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1913             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1914   def : Pat<(store (v2i32 FPR64:$Rt),
1915                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1916             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1917   def : Pat<(store (v4f16 FPR64:$Rt),
1918                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1919             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1920 }
1921 def : Pat<(store (v1f64 FPR64:$Rt),
1922                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1923           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1924 def : Pat<(store (v1i64 FPR64:$Rt),
1925                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1926           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1927
1928 // Match all store 128 bits width whose type is compatible with FPR128
1929 let Predicates = [IsLE] in {
1930   // We must use ST1 to store vectors in big-endian.
1931   def : Pat<(store (v4f32 FPR128:$Rt),
1932                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1933             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1934   def : Pat<(store (v2f64 FPR128:$Rt),
1935                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1936             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1937   def : Pat<(store (v16i8 FPR128:$Rt),
1938                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1939             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1940   def : Pat<(store (v8i16 FPR128:$Rt),
1941                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1942             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1943   def : Pat<(store (v4i32 FPR128:$Rt),
1944                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1945             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1946   def : Pat<(store (v2i64 FPR128:$Rt),
1947                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1948             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1949   def : Pat<(store (v8f16 FPR128:$Rt),
1950                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1951             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1952 }
1953 def : Pat<(store (f128  FPR128:$Rt),
1954                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1955           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1956
1957 // truncstore i64
1958 def : Pat<(truncstorei32 GPR64:$Rt,
1959                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
1960   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
1961 def : Pat<(truncstorei16 GPR64:$Rt,
1962                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
1963   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
1964 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
1965   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
1966
1967 } // AddedComplexity = 10
1968
1969 //---
1970 // (unscaled immediate)
1971 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
1972                          [(store GPR64:$Rt,
1973                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1974 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
1975                          [(store GPR32:$Rt,
1976                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1977 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
1978                          [(store FPR8:$Rt,
1979                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1980 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
1981                          [(store (f16 FPR16:$Rt),
1982                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1983 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
1984                          [(store (f32 FPR32:$Rt),
1985                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1986 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
1987                          [(store (f64 FPR64:$Rt),
1988                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1989 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
1990                          [(store (f128 FPR128:$Rt),
1991                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
1992 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
1993                          [(truncstorei16 GPR32:$Rt,
1994                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1995 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
1996                          [(truncstorei8 GPR32:$Rt,
1997                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1998
1999 // Match all store 64 bits width whose type is compatible with FPR64
2000 let Predicates = [IsLE] in {
2001   // We must use ST1 to store vectors in big-endian.
2002   def : Pat<(store (v2f32 FPR64:$Rt),
2003                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2004             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2005   def : Pat<(store (v8i8 FPR64:$Rt),
2006                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2007             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2008   def : Pat<(store (v4i16 FPR64:$Rt),
2009                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2010             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2011   def : Pat<(store (v2i32 FPR64:$Rt),
2012                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2013             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2014   def : Pat<(store (v4f16 FPR64:$Rt),
2015                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2016             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2017 }
2018 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2019           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2020 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2021           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2022
2023 // Match all store 128 bits width whose type is compatible with FPR128
2024 let Predicates = [IsLE] in {
2025   // We must use ST1 to store vectors in big-endian.
2026   def : Pat<(store (v4f32 FPR128:$Rt),
2027                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2028             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2029   def : Pat<(store (v2f64 FPR128:$Rt),
2030                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2031             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2032   def : Pat<(store (v16i8 FPR128:$Rt),
2033                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2034             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2035   def : Pat<(store (v8i16 FPR128:$Rt),
2036                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2037             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2038   def : Pat<(store (v4i32 FPR128:$Rt),
2039                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2040             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2041   def : Pat<(store (v2i64 FPR128:$Rt),
2042                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2043             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2044   def : Pat<(store (v2f64 FPR128:$Rt),
2045                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2046             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2047   def : Pat<(store (v8f16 FPR128:$Rt),
2048                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2049             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2050 }
2051
2052 // unscaled i64 truncating stores
2053 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2054   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2055 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2056   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2057 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2058   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2059
2060 //---
2061 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2062 def : InstAlias<"str $Rt, [$Rn, $offset]",
2063                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2064 def : InstAlias<"str $Rt, [$Rn, $offset]",
2065                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2066 def : InstAlias<"str $Rt, [$Rn, $offset]",
2067                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2068 def : InstAlias<"str $Rt, [$Rn, $offset]",
2069                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2070 def : InstAlias<"str $Rt, [$Rn, $offset]",
2071                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2072 def : InstAlias<"str $Rt, [$Rn, $offset]",
2073                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2074 def : InstAlias<"str $Rt, [$Rn, $offset]",
2075                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2076
2077 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2078                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2079 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2080                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2081
2082 //---
2083 // (unscaled immediate, unprivileged)
2084 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2085 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2086
2087 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2088 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2089
2090 //---
2091 // (immediate pre-indexed)
2092 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2093 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2094 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2095 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2096 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2097 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2098 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2099
2100 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2101 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2102
2103 // truncstore i64
2104 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2105   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2106            simm9:$off)>;
2107 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2108   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2109             simm9:$off)>;
2110 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2111   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2112             simm9:$off)>;
2113
2114 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2115           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2116 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2117           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2118 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2119           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2120 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2121           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2122 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2123           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2124 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2125           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2126 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2127           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2128
2129 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2130           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2131 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2132           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2133 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2134           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2135 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2136           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2137 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2138           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2139 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2140           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2141 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2142           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2143
2144 //---
2145 // (immediate post-indexed)
2146 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2147 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2148 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2149 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2150 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2151 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2152 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2153
2154 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2155 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2156
2157 // truncstore i64
2158 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2159   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2160             simm9:$off)>;
2161 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2162   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2163              simm9:$off)>;
2164 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2165   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2166              simm9:$off)>;
2167
2168 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2169           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2170 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2171           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2172 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2173           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2174 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2175           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2176 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2177           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2178 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2179           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2180 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2181           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2182
2183 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2184           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2185 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2186           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2187 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2188           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2189 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2190           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2191 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2192           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2193 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2194           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2195 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2196           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2197
2198 //===----------------------------------------------------------------------===//
2199 // Load/store exclusive instructions.
2200 //===----------------------------------------------------------------------===//
2201
2202 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2203 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2204 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2205 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2206
2207 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2208 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2209 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2210 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2211
2212 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2213 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2214 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2215 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2216
2217 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2218 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2219 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2220 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2221
2222 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2223 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2224 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2225 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2226
2227 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2228 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2229 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2230 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2231
2232 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2233 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2234
2235 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2236 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2237
2238 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2239 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2240
2241 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2242 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2243
2244 //===----------------------------------------------------------------------===//
2245 // Scaled floating point to integer conversion instructions.
2246 //===----------------------------------------------------------------------===//
2247
2248 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2249 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2250 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2251 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2252 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2253 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2254 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2255 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2256 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2257 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2258 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2259 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2260 let isCodeGenOnly = 1 in {
2261 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2262 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2263 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2264 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2265 }
2266
2267 //===----------------------------------------------------------------------===//
2268 // Scaled integer to floating point conversion instructions.
2269 //===----------------------------------------------------------------------===//
2270
2271 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2272 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2273
2274 //===----------------------------------------------------------------------===//
2275 // Unscaled integer to floating point conversion instruction.
2276 //===----------------------------------------------------------------------===//
2277
2278 defm FMOV : UnscaledConversion<"fmov">;
2279
2280 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2281 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2282
2283 //===----------------------------------------------------------------------===//
2284 // Floating point conversion instruction.
2285 //===----------------------------------------------------------------------===//
2286
2287 defm FCVT : FPConversion<"fcvt">;
2288
2289 //===----------------------------------------------------------------------===//
2290 // Floating point single operand instructions.
2291 //===----------------------------------------------------------------------===//
2292
2293 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2294 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2295 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2296 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2297 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2298 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2299 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2300 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2301
2302 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2303           (FRINTNDr FPR64:$Rn)>;
2304
2305 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2306 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2307 // <rdar://problem/13715968>
2308 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2309 let hasSideEffects = 1 in {
2310 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2311 }
2312
2313 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2314
2315 let SchedRW = [WriteFDiv] in {
2316 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2317 }
2318
2319 //===----------------------------------------------------------------------===//
2320 // Floating point two operand instructions.
2321 //===----------------------------------------------------------------------===//
2322
2323 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2324 let SchedRW = [WriteFDiv] in {
2325 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2326 }
2327 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2328 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2329 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2330 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2331 let SchedRW = [WriteFMul] in {
2332 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2333 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2334 }
2335 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2336
2337 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2338           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2339 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2340           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2341 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2342           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2343 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2344           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2345
2346 //===----------------------------------------------------------------------===//
2347 // Floating point three operand instructions.
2348 //===----------------------------------------------------------------------===//
2349
2350 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2351 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2352      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2353 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2354      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2355 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2356      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2357
2358 // The following def pats catch the case where the LHS of an FMA is negated.
2359 // The TriOpFrag above catches the case where the middle operand is negated.
2360
2361 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2362 // the NEON variant.
2363 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2364           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2365
2366 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2367           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2368
2369 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2370 // "(-a) + b*(-c)".
2371 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2372           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2373
2374 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2375           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2376
2377 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2378           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2379
2380 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2381           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2382
2383 //===----------------------------------------------------------------------===//
2384 // Floating point comparison instructions.
2385 //===----------------------------------------------------------------------===//
2386
2387 defm FCMPE : FPComparison<1, "fcmpe">;
2388 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2389
2390 //===----------------------------------------------------------------------===//
2391 // Floating point conditional comparison instructions.
2392 //===----------------------------------------------------------------------===//
2393
2394 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2395 defm FCCMP  : FPCondComparison<0, "fccmp">;
2396
2397 //===----------------------------------------------------------------------===//
2398 // Floating point conditional select instruction.
2399 //===----------------------------------------------------------------------===//
2400
2401 defm FCSEL : FPCondSelect<"fcsel">;
2402
2403 // CSEL instructions providing f128 types need to be handled by a
2404 // pseudo-instruction since the eventual code will need to introduce basic
2405 // blocks and control flow.
2406 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2407                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2408                       [(set (f128 FPR128:$Rd),
2409                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2410                                        (i32 imm:$cond), NZCV))]> {
2411   let Uses = [NZCV];
2412   let usesCustomInserter = 1;
2413 }
2414
2415
2416 //===----------------------------------------------------------------------===//
2417 // Floating point immediate move.
2418 //===----------------------------------------------------------------------===//
2419
2420 let isReMaterializable = 1 in {
2421 defm FMOV : FPMoveImmediate<"fmov">;
2422 }
2423
2424 //===----------------------------------------------------------------------===//
2425 // Advanced SIMD two vector instructions.
2426 //===----------------------------------------------------------------------===//
2427
2428 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2429 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2430 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2431 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2432 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2433 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2434 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2435 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2436 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2437 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2438
2439 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2440 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2441 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2442 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2443 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2444 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2445 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2446 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2447 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2448           (FCVTLv4i16 V64:$Rn)>;
2449 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2450                                                               (i64 4)))),
2451           (FCVTLv8i16 V128:$Rn)>;
2452 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2453 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2454                                                     (i64 2))))),
2455           (FCVTLv4i32 V128:$Rn)>;
2456
2457 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2458 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2459                                                     (i64 4))))),
2460           (FCVTLv8i16 V128:$Rn)>;
2461
2462 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2463 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2464 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2465 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2466 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2467 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2468           (FCVTNv4i16 V128:$Rn)>;
2469 def : Pat<(concat_vectors V64:$Rd,
2470                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2471           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2472 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2473 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2474 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2475           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2476 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2477 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2478 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2479                                         int_aarch64_neon_fcvtxn>;
2480 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2481 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2482 let isCodeGenOnly = 1 in {
2483 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2484                                        int_aarch64_neon_fcvtzs>;
2485 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2486                                        int_aarch64_neon_fcvtzu>;
2487 }
2488 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2489 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2490 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2491 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2492 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2493 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2494 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2495 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2496 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2497 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2498 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2499 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2500                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2501 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2502 // Aliases for MVN -> NOT.
2503 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2504                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2505 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2506                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2507
2508 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2509 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2510 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2511 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2512 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2513 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2514 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2515
2516 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2517 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2518 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2519 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2520 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2521 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2522 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2523 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2524
2525 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2526 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2527 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2528 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2529 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2530
2531 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2532 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2533 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2534 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2535 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2536        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2537 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2538 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2539 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2540 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2541 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2542 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2543 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2544 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2545 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2546        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2547 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2548                     int_aarch64_neon_uaddlp>;
2549 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2550 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2551 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2552 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2553 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2554 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2555
2556 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2557 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2558 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2559 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2560 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2561 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2562
2563 // Patterns for vector long shift (by element width). These need to match all
2564 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2565 // definition.
2566 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2567   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2568             (SHLLv8i8 V64:$Rn)>;
2569   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2570             (SHLLv16i8 V128:$Rn)>;
2571   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2572             (SHLLv4i16 V64:$Rn)>;
2573   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2574             (SHLLv8i16 V128:$Rn)>;
2575   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2576             (SHLLv2i32 V64:$Rn)>;
2577   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2578             (SHLLv4i32 V128:$Rn)>;
2579 }
2580
2581 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2582 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2583 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2584
2585 //===----------------------------------------------------------------------===//
2586 // Advanced SIMD three vector instructions.
2587 //===----------------------------------------------------------------------===//
2588
2589 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2590 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2591 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2592 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2593 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2594 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2595 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2596 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2597 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2598 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2599 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2600 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2601 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2602 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2603 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2604 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2605 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2606 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2607 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2608 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2609 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2610 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2611 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2612 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2613 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2614
2615 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2616 // instruction expects the addend first, while the fma intrinsic puts it last.
2617 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2618             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2619 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2620             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2621
2622 // The following def pats catch the case where the LHS of an FMA is negated.
2623 // The TriOpFrag above catches the case where the middle operand is negated.
2624 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2625           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2626
2627 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2628           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2629
2630 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2631           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2632
2633 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2634 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2635 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2636 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2637 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2638 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2639                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2640 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2641                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2642 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2643 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2644 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2645       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2646 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2647 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2648 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2649 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2650 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2651 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2652 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2653 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2654 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2655 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2656 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2657 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2658 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2659 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2660 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2661 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2662 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2663 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2664       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2665 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2666 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2667 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2668 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2669 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2670 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2671 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2672 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2673 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2674 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2675 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2676 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2677 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2678 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2679
2680 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2681 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2682                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2683 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2684 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2685 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2686     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2687 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2688 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2689                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2690 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2691
2692 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2693           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2694 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2695           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2696 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2697           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2698 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2699           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2700
2701 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2702           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2703 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2704           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2705 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2706           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2707 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2708           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2709
2710 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2711                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2712 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2713                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2714 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2715                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2716 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2717                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2718
2719 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2720                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2721 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2722                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2723 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2724                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2725 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2726                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2727
2728 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2729                 "|cmls.8b\t$dst, $src1, $src2}",
2730                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2731 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2732                 "|cmls.16b\t$dst, $src1, $src2}",
2733                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2734 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2735                 "|cmls.4h\t$dst, $src1, $src2}",
2736                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2737 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2738                 "|cmls.8h\t$dst, $src1, $src2}",
2739                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2740 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2741                 "|cmls.2s\t$dst, $src1, $src2}",
2742                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2743 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2744                 "|cmls.4s\t$dst, $src1, $src2}",
2745                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2746 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2747                 "|cmls.2d\t$dst, $src1, $src2}",
2748                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2749
2750 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2751                 "|cmlo.8b\t$dst, $src1, $src2}",
2752                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2753 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2754                 "|cmlo.16b\t$dst, $src1, $src2}",
2755                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2756 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2757                 "|cmlo.4h\t$dst, $src1, $src2}",
2758                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2759 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2760                 "|cmlo.8h\t$dst, $src1, $src2}",
2761                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2762 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2763                 "|cmlo.2s\t$dst, $src1, $src2}",
2764                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2765 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2766                 "|cmlo.4s\t$dst, $src1, $src2}",
2767                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2768 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2769                 "|cmlo.2d\t$dst, $src1, $src2}",
2770                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2771
2772 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2773                 "|cmle.8b\t$dst, $src1, $src2}",
2774                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2775 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2776                 "|cmle.16b\t$dst, $src1, $src2}",
2777                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2778 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2779                 "|cmle.4h\t$dst, $src1, $src2}",
2780                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2781 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2782                 "|cmle.8h\t$dst, $src1, $src2}",
2783                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2784 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2785                 "|cmle.2s\t$dst, $src1, $src2}",
2786                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2787 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2788                 "|cmle.4s\t$dst, $src1, $src2}",
2789                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2790 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2791                 "|cmle.2d\t$dst, $src1, $src2}",
2792                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2793
2794 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2795                 "|cmlt.8b\t$dst, $src1, $src2}",
2796                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2797 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2798                 "|cmlt.16b\t$dst, $src1, $src2}",
2799                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2800 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2801                 "|cmlt.4h\t$dst, $src1, $src2}",
2802                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2803 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2804                 "|cmlt.8h\t$dst, $src1, $src2}",
2805                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2806 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2807                 "|cmlt.2s\t$dst, $src1, $src2}",
2808                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2809 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2810                 "|cmlt.4s\t$dst, $src1, $src2}",
2811                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2812 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2813                 "|cmlt.2d\t$dst, $src1, $src2}",
2814                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2815
2816 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2817                 "|fcmle.2s\t$dst, $src1, $src2}",
2818                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2819 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2820                 "|fcmle.4s\t$dst, $src1, $src2}",
2821                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2822 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2823                 "|fcmle.2d\t$dst, $src1, $src2}",
2824                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2825
2826 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2827                 "|fcmlt.2s\t$dst, $src1, $src2}",
2828                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2829 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2830                 "|fcmlt.4s\t$dst, $src1, $src2}",
2831                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2832 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2833                 "|fcmlt.2d\t$dst, $src1, $src2}",
2834                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2835
2836 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2837                 "|facle.2s\t$dst, $src1, $src2}",
2838                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2839 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2840                 "|facle.4s\t$dst, $src1, $src2}",
2841                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2842 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2843                 "|facle.2d\t$dst, $src1, $src2}",
2844                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2845
2846 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2847                 "|faclt.2s\t$dst, $src1, $src2}",
2848                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2849 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2850                 "|faclt.4s\t$dst, $src1, $src2}",
2851                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2852 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2853                 "|faclt.2d\t$dst, $src1, $src2}",
2854                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2855
2856 //===----------------------------------------------------------------------===//
2857 // Advanced SIMD three scalar instructions.
2858 //===----------------------------------------------------------------------===//
2859
2860 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2861 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2862 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2863 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2864 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2865 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2866 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2867 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2868 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2869           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2870 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2871                                      int_aarch64_neon_facge>;
2872 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2873                                      int_aarch64_neon_facgt>;
2874 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2875 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2876 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2877 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2878 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2879 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
2880 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
2881 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
2882 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
2883 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
2884 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
2885 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
2886 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
2887 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
2888 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2889 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
2890 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
2891 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
2892 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
2893 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
2894 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
2895
2896 def : InstAlias<"cmls $dst, $src1, $src2",
2897                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2898 def : InstAlias<"cmle $dst, $src1, $src2",
2899                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2900 def : InstAlias<"cmlo $dst, $src1, $src2",
2901                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2902 def : InstAlias<"cmlt $dst, $src1, $src2",
2903                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2904 def : InstAlias<"fcmle $dst, $src1, $src2",
2905                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2906 def : InstAlias<"fcmle $dst, $src1, $src2",
2907                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2908 def : InstAlias<"fcmlt $dst, $src1, $src2",
2909                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2910 def : InstAlias<"fcmlt $dst, $src1, $src2",
2911                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2912 def : InstAlias<"facle $dst, $src1, $src2",
2913                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2914 def : InstAlias<"facle $dst, $src1, $src2",
2915                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2916 def : InstAlias<"faclt $dst, $src1, $src2",
2917                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2918 def : InstAlias<"faclt $dst, $src1, $src2",
2919                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2920
2921 //===----------------------------------------------------------------------===//
2922 // Advanced SIMD three scalar instructions (mixed operands).
2923 //===----------------------------------------------------------------------===//
2924 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2925                                        int_aarch64_neon_sqdmulls_scalar>;
2926 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2927 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2928
2929 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
2930                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2931                                                         (i32 FPR32:$Rm))))),
2932           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2933 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
2934                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2935                                                         (i32 FPR32:$Rm))))),
2936           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2937
2938 //===----------------------------------------------------------------------===//
2939 // Advanced SIMD two scalar instructions.
2940 //===----------------------------------------------------------------------===//
2941
2942 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
2943 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
2944 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
2945 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
2946 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
2947 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
2948 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2949 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2950 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2951 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2952 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2953 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2954 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2955 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2956 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2957 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2958 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2959 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2960 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2961 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2962 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2963 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2964 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2965 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2966 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2967 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2968                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2969 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
2970 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2971 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2972 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
2973 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
2974 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2975                                      int_aarch64_neon_suqadd>;
2976 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
2977 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
2978 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2979                                     int_aarch64_neon_usqadd>;
2980
2981 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2982
2983 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
2984           (FCVTASv1i64 FPR64:$Rn)>;
2985 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
2986           (FCVTAUv1i64 FPR64:$Rn)>;
2987 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
2988           (FCVTMSv1i64 FPR64:$Rn)>;
2989 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2990           (FCVTMUv1i64 FPR64:$Rn)>;
2991 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
2992           (FCVTNSv1i64 FPR64:$Rn)>;
2993 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2994           (FCVTNUv1i64 FPR64:$Rn)>;
2995 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
2996           (FCVTPSv1i64 FPR64:$Rn)>;
2997 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2998           (FCVTPUv1i64 FPR64:$Rn)>;
2999
3000 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3001           (FRECPEv1i32 FPR32:$Rn)>;
3002 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3003           (FRECPEv1i64 FPR64:$Rn)>;
3004 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3005           (FRECPEv1i64 FPR64:$Rn)>;
3006
3007 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3008           (FRECPXv1i32 FPR32:$Rn)>;
3009 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3010           (FRECPXv1i64 FPR64:$Rn)>;
3011
3012 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3013           (FRSQRTEv1i32 FPR32:$Rn)>;
3014 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3015           (FRSQRTEv1i64 FPR64:$Rn)>;
3016 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3017           (FRSQRTEv1i64 FPR64:$Rn)>;
3018
3019 // If an integer is about to be converted to a floating point value,
3020 // just load it on the floating point unit.
3021 // Here are the patterns for 8 and 16-bits to float.
3022 // 8-bits -> float.
3023 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3024                              SDPatternOperator loadop, Instruction UCVTF,
3025                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3026                              SubRegIndex sub> {
3027   def : Pat<(DstTy (uint_to_fp (SrcTy
3028                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3029                                       ro.Wext:$extend))))),
3030            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3031                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3032                                  sub))>;
3033
3034   def : Pat<(DstTy (uint_to_fp (SrcTy
3035                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3036                                       ro.Wext:$extend))))),
3037            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3038                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3039                                  sub))>;
3040 }
3041
3042 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3043                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3044 def : Pat <(f32 (uint_to_fp (i32
3045                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3046            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3047                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3048 def : Pat <(f32 (uint_to_fp (i32
3049                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3050            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3051                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3052 // 16-bits -> float.
3053 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3054                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3055 def : Pat <(f32 (uint_to_fp (i32
3056                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3057            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3058                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3059 def : Pat <(f32 (uint_to_fp (i32
3060                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3061            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3062                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3063 // 32-bits are handled in target specific dag combine:
3064 // performIntToFpCombine.
3065 // 64-bits integer to 32-bits floating point, not possible with
3066 // UCVTF on floating point registers (both source and destination
3067 // must have the same size).
3068
3069 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3070 // 8-bits -> double.
3071 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3072                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3073 def : Pat <(f64 (uint_to_fp (i32
3074                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3075            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3076                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3077 def : Pat <(f64 (uint_to_fp (i32
3078                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3079            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3080                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3081 // 16-bits -> double.
3082 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3083                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3084 def : Pat <(f64 (uint_to_fp (i32
3085                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3086            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3087                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3088 def : Pat <(f64 (uint_to_fp (i32
3089                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3090            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3091                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3092 // 32-bits -> double.
3093 defm : UIntToFPROLoadPat<f64, i32, load,
3094                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3095 def : Pat <(f64 (uint_to_fp (i32
3096                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3097            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3098                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3099 def : Pat <(f64 (uint_to_fp (i32
3100                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3101            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3102                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3103 // 64-bits -> double are handled in target specific dag combine:
3104 // performIntToFpCombine.
3105
3106 //===----------------------------------------------------------------------===//
3107 // Advanced SIMD three different-sized vector instructions.
3108 //===----------------------------------------------------------------------===//
3109
3110 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3111 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3112 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3113 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3114 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3115 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3116                                              int_aarch64_neon_sabd>;
3117 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3118                                           int_aarch64_neon_sabd>;
3119 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3120             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3121 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3122                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3123 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3124     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3125 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3126     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3127 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3128 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3129                                                int_aarch64_neon_sqadd>;
3130 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3131                                                int_aarch64_neon_sqsub>;
3132 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3133                                      int_aarch64_neon_sqdmull>;
3134 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3135                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3136 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3137                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3138 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3139                                               int_aarch64_neon_uabd>;
3140 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3141                                           int_aarch64_neon_uabd>;
3142 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3143                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3144 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3145                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3146 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3147     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3148 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3149     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3150 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3151 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3152                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3153 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3154                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3155
3156 // Additional patterns for SMULL and UMULL
3157 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3158   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3159   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3160             (INST8B V64:$Rn, V64:$Rm)>;
3161   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3162             (INST4H V64:$Rn, V64:$Rm)>;
3163   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3164             (INST2S V64:$Rn, V64:$Rm)>;
3165 }
3166
3167 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3168   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3169 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3170   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3171
3172 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3173 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3174   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3175   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3176             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3177   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3178             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3179   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3180             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3181 }
3182
3183 defm : Neon_mulacc_widen_patterns<
3184   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3185   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3186 defm : Neon_mulacc_widen_patterns<
3187   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3188   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3189 defm : Neon_mulacc_widen_patterns<
3190   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3191   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3192 defm : Neon_mulacc_widen_patterns<
3193   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3194   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3195
3196 // Patterns for 64-bit pmull
3197 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3198           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3199 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3200                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3201           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3202
3203 // CodeGen patterns for addhn and subhn instructions, which can actually be
3204 // written in LLVM IR without too much difficulty.
3205
3206 // ADDHN
3207 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3208           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3209 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3210                                            (i32 16))))),
3211           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3212 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3213                                            (i32 32))))),
3214           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3215 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3216                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3217                                                     (i32 8))))),
3218           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3219                             V128:$Rn, V128:$Rm)>;
3220 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3221                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3222                                                     (i32 16))))),
3223           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3224                             V128:$Rn, V128:$Rm)>;
3225 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3226                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3227                                                     (i32 32))))),
3228           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3229                             V128:$Rn, V128:$Rm)>;
3230
3231 // SUBHN
3232 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3233           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3234 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3235                                            (i32 16))))),
3236           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3237 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3238                                            (i32 32))))),
3239           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3240 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3241                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3242                                                     (i32 8))))),
3243           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3244                             V128:$Rn, V128:$Rm)>;
3245 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3246                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3247                                                     (i32 16))))),
3248           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3249                             V128:$Rn, V128:$Rm)>;
3250 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3251                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3252                                                     (i32 32))))),
3253           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3254                             V128:$Rn, V128:$Rm)>;
3255
3256 //----------------------------------------------------------------------------
3257 // AdvSIMD bitwise extract from vector instruction.
3258 //----------------------------------------------------------------------------
3259
3260 defm EXT : SIMDBitwiseExtract<"ext">;
3261
3262 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3263           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3264 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3265           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3266 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3267           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3268 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3269           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3270 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3271           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3272 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3273           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3274 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3275           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3276 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3277           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3278 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3279           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3280 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3281           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3282
3283 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3284 // 128-bit vector.
3285 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3286           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3287 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3288           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3289 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3290           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3291 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3292           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3293 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3294           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3295 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3296           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3297 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3298           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3299
3300
3301 //----------------------------------------------------------------------------
3302 // AdvSIMD zip vector
3303 //----------------------------------------------------------------------------
3304
3305 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3306 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3307 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3308 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3309 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3310 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3311
3312 //----------------------------------------------------------------------------
3313 // AdvSIMD TBL/TBX instructions
3314 //----------------------------------------------------------------------------
3315
3316 defm TBL : SIMDTableLookup<    0, "tbl">;
3317 defm TBX : SIMDTableLookupTied<1, "tbx">;
3318
3319 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3320           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3321 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3322           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3323
3324 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3325                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3326           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3327 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3328                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3329           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3330
3331
3332 //----------------------------------------------------------------------------
3333 // AdvSIMD scalar CPY instruction
3334 //----------------------------------------------------------------------------
3335
3336 defm CPY : SIMDScalarCPY<"cpy">;
3337
3338 //----------------------------------------------------------------------------
3339 // AdvSIMD scalar pairwise instructions
3340 //----------------------------------------------------------------------------
3341
3342 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3343 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3344 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3345 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3346 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3347 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3348 def : Pat<(i64 (int_aarch64_neon_saddv (v2i64 V128:$Rn))),
3349           (ADDPv2i64p V128:$Rn)>;
3350 def : Pat<(i64 (int_aarch64_neon_uaddv (v2i64 V128:$Rn))),
3351           (ADDPv2i64p V128:$Rn)>;
3352 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3353           (FADDPv2i32p V64:$Rn)>;
3354 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3355           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3356 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3357           (FADDPv2i64p V128:$Rn)>;
3358 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3359           (FMAXNMPv2i32p V64:$Rn)>;
3360 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3361           (FMAXNMPv2i64p V128:$Rn)>;
3362 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3363           (FMAXPv2i32p V64:$Rn)>;
3364 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3365           (FMAXPv2i64p V128:$Rn)>;
3366 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3367           (FMINNMPv2i32p V64:$Rn)>;
3368 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3369           (FMINNMPv2i64p V128:$Rn)>;
3370 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3371           (FMINPv2i32p V64:$Rn)>;
3372 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3373           (FMINPv2i64p V128:$Rn)>;
3374
3375 //----------------------------------------------------------------------------
3376 // AdvSIMD INS/DUP instructions
3377 //----------------------------------------------------------------------------
3378
3379 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3380 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3381 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3382 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3383 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3384 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3385 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3386
3387 def DUPv2i64lane : SIMDDup64FromElement;
3388 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3389 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3390 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3391 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3392 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3393 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3394
3395 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3396           (v2f32 (DUPv2i32lane
3397             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3398             (i64 0)))>;
3399 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3400           (v4f32 (DUPv4i32lane
3401             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3402             (i64 0)))>;
3403 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3404           (v2f64 (DUPv2i64lane
3405             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3406             (i64 0)))>;
3407 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3408           (v4f16 (DUPv4i16lane
3409             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3410             (i64 0)))>;
3411 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3412           (v8f16 (DUPv8i16lane
3413             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3414             (i64 0)))>;
3415
3416 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3417           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3418 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3419           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3420
3421 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3422           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3423 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3424          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3425 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3426           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3427
3428 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3429 // instruction even if the types don't match: we just have to remap the lane
3430 // carefully. N.b. this trick only applies to truncations.
3431 def VecIndex_x2 : SDNodeXForm<imm, [{
3432   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3433 }]>;
3434 def VecIndex_x4 : SDNodeXForm<imm, [{
3435   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3436 }]>;
3437 def VecIndex_x8 : SDNodeXForm<imm, [{
3438   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3439 }]>;
3440
3441 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3442                             ValueType Src128VT, ValueType ScalVT,
3443                             Instruction DUP, SDNodeXForm IdxXFORM> {
3444   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3445                                                      imm:$idx)))),
3446             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3447
3448   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3449                                                      imm:$idx)))),
3450             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3451 }
3452
3453 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3454 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3455 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3456
3457 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3458 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3459 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3460
3461 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3462                                SDNodeXForm IdxXFORM> {
3463   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3464                                                          imm:$idx))))),
3465             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3466
3467   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3468                                                          imm:$idx))))),
3469             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3470 }
3471
3472 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3473 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3474 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3475
3476 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3477 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3478 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3479
3480 // SMOV and UMOV definitions, with some extra patterns for convenience
3481 defm SMOV : SMov;
3482 defm UMOV : UMov;
3483
3484 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3485           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3486 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3487           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3488 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3489           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3490 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3491           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3492 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3493           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3494 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3495           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3496
3497 // Extracting i8 or i16 elements will have the zero-extend transformed to
3498 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3499 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3500 // bits of the destination register.
3501 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3502                (i32 0xff)),
3503           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3504 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3505                (i32 0xffff)),
3506           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3507
3508 defm INS : SIMDIns;
3509
3510 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3511           (SUBREG_TO_REG (i32 0),
3512                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3513 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3514           (SUBREG_TO_REG (i32 0),
3515                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3516
3517 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3518           (SUBREG_TO_REG (i32 0),
3519                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3520 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3521           (SUBREG_TO_REG (i32 0),
3522                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3523
3524 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3525             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3526                                   (i32 FPR32:$Rn), ssub))>;
3527 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3528             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3529                                   (i32 FPR32:$Rn), ssub))>;
3530 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3531             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3532                                   (i64 FPR64:$Rn), dsub))>;
3533
3534 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3535           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3536 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3537           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3538 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3539           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3540
3541 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3542             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3543           (EXTRACT_SUBREG
3544             (INSvi16lane
3545               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3546               VectorIndexS:$imm,
3547               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3548               (i64 0)),
3549             dsub)>;
3550
3551 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3552             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3553           (INSvi16lane
3554             V128:$Rn, VectorIndexH:$imm,
3555             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3556             (i64 0))>;
3557
3558 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3559             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3560           (EXTRACT_SUBREG
3561             (INSvi32lane
3562               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3563               VectorIndexS:$imm,
3564               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3565               (i64 0)),
3566             dsub)>;
3567 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3568             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3569           (INSvi32lane
3570             V128:$Rn, VectorIndexS:$imm,
3571             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3572             (i64 0))>;
3573 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3574             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3575           (INSvi64lane
3576             V128:$Rn, VectorIndexD:$imm,
3577             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3578             (i64 0))>;
3579
3580 // Copy an element at a constant index in one vector into a constant indexed
3581 // element of another.
3582 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3583 // index type and INS extension
3584 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3585                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3586                    VectorIndexB:$idx2)),
3587           (v16i8 (INSvi8lane
3588                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3589           )>;
3590 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3591                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3592                    VectorIndexH:$idx2)),
3593           (v8i16 (INSvi16lane
3594                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3595           )>;
3596 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3597                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3598                    VectorIndexS:$idx2)),
3599           (v4i32 (INSvi32lane
3600                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3601           )>;
3602 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3603                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3604                    VectorIndexD:$idx2)),
3605           (v2i64 (INSvi64lane
3606                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3607           )>;
3608
3609 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3610                                 ValueType VTScal, Instruction INS> {
3611   def : Pat<(VT128 (vector_insert V128:$src,
3612                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3613                         imm:$Immd)),
3614             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3615
3616   def : Pat<(VT128 (vector_insert V128:$src,
3617                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3618                         imm:$Immd)),
3619             (INS V128:$src, imm:$Immd,
3620                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3621
3622   def : Pat<(VT64 (vector_insert V64:$src,
3623                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3624                         imm:$Immd)),
3625             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3626                                  imm:$Immd, V128:$Rn, imm:$Immn),
3627                             dsub)>;
3628
3629   def : Pat<(VT64 (vector_insert V64:$src,
3630                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3631                         imm:$Immd)),
3632             (EXTRACT_SUBREG
3633                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3634                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3635                 dsub)>;
3636 }
3637
3638 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3639 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3640 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3641 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3642 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3643 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3644 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3645
3646
3647 // Floating point vector extractions are codegen'd as either a sequence of
3648 // subregister extractions, possibly fed by an INS if the lane number is
3649 // anything other than zero.
3650 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3651           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3652 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3653           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3654 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3655           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3656 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3657           (f64 (EXTRACT_SUBREG
3658             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3659                          V128:$Rn, VectorIndexD:$idx),
3660             dsub))>;
3661 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3662           (f32 (EXTRACT_SUBREG
3663             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3664                          V128:$Rn, VectorIndexS:$idx),
3665             ssub))>;
3666 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3667           (f16 (EXTRACT_SUBREG
3668             (INSvi16lane (v8f16 (IMPLICIT_DEF)), 0,
3669                          V128:$Rn, VectorIndexH:$idx),
3670             hsub))>;
3671
3672 // All concat_vectors operations are canonicalised to act on i64 vectors for
3673 // AArch64. In the general case we need an instruction, which had just as well be
3674 // INS.
3675 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3676   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3677         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3678                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3679
3680 def : ConcatPat<v2i64, v1i64>;
3681 def : ConcatPat<v2f64, v1f64>;
3682 def : ConcatPat<v4i32, v2i32>;
3683 def : ConcatPat<v4f32, v2f32>;
3684 def : ConcatPat<v8i16, v4i16>;
3685 def : ConcatPat<v8f16, v4f16>;
3686 def : ConcatPat<v16i8, v8i8>;
3687
3688 // If the high lanes are undef, though, we can just ignore them:
3689 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3690   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3691         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3692
3693 def : ConcatUndefPat<v2i64, v1i64>;
3694 def : ConcatUndefPat<v2f64, v1f64>;
3695 def : ConcatUndefPat<v4i32, v2i32>;
3696 def : ConcatUndefPat<v4f32, v2f32>;
3697 def : ConcatUndefPat<v8i16, v4i16>;
3698 def : ConcatUndefPat<v16i8, v8i8>;
3699
3700 //----------------------------------------------------------------------------
3701 // AdvSIMD across lanes instructions
3702 //----------------------------------------------------------------------------
3703
3704 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3705 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3706 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3707 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3708 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3709 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3710 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3711 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3712 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3713 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3714 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3715
3716 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3717 // If there is a sign extension after this intrinsic, consume it as smov already
3718 // performed it
3719   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3720         (i32 (SMOVvi8to32
3721           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3722             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3723           (i64 0)))>;
3724   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3725         (i32 (SMOVvi8to32
3726           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3727             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3728           (i64 0)))>;
3729 // If there is a sign extension after this intrinsic, consume it as smov already
3730 // performed it
3731 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3732         (i32 (SMOVvi8to32
3733           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3734            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3735           (i64 0)))>;
3736 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3737         (i32 (SMOVvi8to32
3738           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3739            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3740           (i64 0)))>;
3741 // If there is a sign extension after this intrinsic, consume it as smov already
3742 // performed it
3743 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3744           (i32 (SMOVvi16to32
3745            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3746             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3747            (i64 0)))>;
3748 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3749           (i32 (SMOVvi16to32
3750            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3751             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3752            (i64 0)))>;
3753 // If there is a sign extension after this intrinsic, consume it as smov already
3754 // performed it
3755 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3756         (i32 (SMOVvi16to32
3757           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3758            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3759           (i64 0)))>;
3760 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3761         (i32 (SMOVvi16to32
3762           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3763            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3764           (i64 0)))>;
3765
3766 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3767         (i32 (EXTRACT_SUBREG
3768           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3769            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3770           ssub))>;
3771 }
3772
3773 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3774 // If there is a masking operation keeping only what has been actually
3775 // generated, consume it.
3776   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3777         (i32 (EXTRACT_SUBREG
3778           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3779             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3780           ssub))>;
3781   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3782         (i32 (EXTRACT_SUBREG
3783           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3784             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3785           ssub))>;
3786 // If there is a masking operation keeping only what has been actually
3787 // generated, consume it.
3788 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3789         (i32 (EXTRACT_SUBREG
3790           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3791             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3792           ssub))>;
3793 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3794         (i32 (EXTRACT_SUBREG
3795           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3796             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3797           ssub))>;
3798
3799 // If there is a masking operation keeping only what has been actually
3800 // generated, consume it.
3801 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3802           (i32 (EXTRACT_SUBREG
3803             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3804               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3805             ssub))>;
3806 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3807           (i32 (EXTRACT_SUBREG
3808             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3809               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3810             ssub))>;
3811 // If there is a masking operation keeping only what has been actually
3812 // generated, consume it.
3813 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3814         (i32 (EXTRACT_SUBREG
3815           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3816             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3817           ssub))>;
3818 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3819         (i32 (EXTRACT_SUBREG
3820           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3821             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3822           ssub))>;
3823
3824 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3825         (i32 (EXTRACT_SUBREG
3826           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3827             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3828           ssub))>;
3829
3830 }
3831
3832 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3833   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3834         (i32 (SMOVvi16to32
3835           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3836             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3837           (i64 0)))>;
3838 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3839         (i32 (SMOVvi16to32
3840           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3841            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3842           (i64 0)))>;
3843
3844 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3845           (i32 (EXTRACT_SUBREG
3846            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3847             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3848            ssub))>;
3849 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3850         (i32 (EXTRACT_SUBREG
3851           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3852            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3853           ssub))>;
3854
3855 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3856         (i64 (EXTRACT_SUBREG
3857           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3858            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3859           dsub))>;
3860 }
3861
3862 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3863                                                 Intrinsic intOp> {
3864   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3865         (i32 (EXTRACT_SUBREG
3866           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3867             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3868           ssub))>;
3869 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3870         (i32 (EXTRACT_SUBREG
3871           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3872             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3873           ssub))>;
3874
3875 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3876           (i32 (EXTRACT_SUBREG
3877             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3878               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3879             ssub))>;
3880 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3881         (i32 (EXTRACT_SUBREG
3882           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3883             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3884           ssub))>;
3885
3886 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3887         (i64 (EXTRACT_SUBREG
3888           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3889             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3890           dsub))>;
3891 }
3892
3893 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_aarch64_neon_saddv>;
3894 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3895 def : Pat<(i32 (int_aarch64_neon_saddv (v2i32 V64:$Rn))),
3896           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3897
3898 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_aarch64_neon_uaddv>;
3899 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3900 def : Pat<(i32 (int_aarch64_neon_uaddv (v2i32 V64:$Rn))),
3901           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3902
3903 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_aarch64_neon_smaxv>;
3904 def : Pat<(i32 (int_aarch64_neon_smaxv (v2i32 V64:$Rn))),
3905            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3906
3907 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_aarch64_neon_sminv>;
3908 def : Pat<(i32 (int_aarch64_neon_sminv (v2i32 V64:$Rn))),
3909            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3910
3911 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_aarch64_neon_umaxv>;
3912 def : Pat<(i32 (int_aarch64_neon_umaxv (v2i32 V64:$Rn))),
3913            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3914
3915 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_aarch64_neon_uminv>;
3916 def : Pat<(i32 (int_aarch64_neon_uminv (v2i32 V64:$Rn))),
3917            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3918
3919 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
3920 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
3921
3922 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3923 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
3924           (i64 (EXTRACT_SUBREG
3925             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3926               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3927             dsub))>;
3928 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3929 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
3930           (i64 (EXTRACT_SUBREG
3931             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3932               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3933             dsub))>;
3934
3935 //------------------------------------------------------------------------------
3936 // AdvSIMD modified immediate instructions
3937 //------------------------------------------------------------------------------
3938
3939 // AdvSIMD BIC
3940 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
3941 // AdvSIMD ORR
3942 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
3943
3944 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3945 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3946 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3947 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3948
3949 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3950 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3951 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3952 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3953
3954 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3955 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3956 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3957 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3958
3959 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3960 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3961 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3962 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3963
3964 // AdvSIMD FMOV
3965 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3966                                               "fmov", ".2d",
3967                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3968 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3969                                               "fmov", ".2s",
3970                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3971 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3972                                               "fmov", ".4s",
3973                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3974
3975 // AdvSIMD MOVI
3976
3977 // EDIT byte mask: scalar
3978 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3979 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3980                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3981 // The movi_edit node has the immediate value already encoded, so we use
3982 // a plain imm0_255 here.
3983 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
3984           (MOVID imm0_255:$shift)>;
3985
3986 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3987 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3988 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3989 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3990
3991 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3992 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3993 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3994 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3995
3996 // EDIT byte mask: 2d
3997
3998 // The movi_edit node has the immediate value already encoded, so we use
3999 // a plain imm0_255 in the pattern
4000 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4001 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4002                                                 simdimmtype10,
4003                                                 "movi", ".2d",
4004                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4005
4006
4007 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4008 // Complexity is added to break a tie with a plain MOVI.
4009 let AddedComplexity = 1 in {
4010 def : Pat<(f32   fpimm0),
4011           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4012       Requires<[HasZCZ]>;
4013 def : Pat<(f64   fpimm0),
4014           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4015       Requires<[HasZCZ]>;
4016 }
4017
4018 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4019 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4020 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4021 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4022
4023 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4024 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4025 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4026 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4027
4028 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4029 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4030
4031 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4032 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4033
4034 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4035 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4036 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4037 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4038
4039 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4040 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4041 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4042 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4043
4044 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4045           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4046 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4047           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4048 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4049           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4050 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4051           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4052
4053 // EDIT per word: 2s & 4s with MSL shifter
4054 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4055                       [(set (v2i32 V64:$Rd),
4056                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4057 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4058                       [(set (v4i32 V128:$Rd),
4059                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4060
4061 // Per byte: 8b & 16b
4062 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4063                                                  "movi", ".8b",
4064                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4065 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4066                                                  "movi", ".16b",
4067                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4068
4069 // AdvSIMD MVNI
4070
4071 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4072 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4073
4074 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4075 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4076 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4077 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4078
4079 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4080 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4081 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4082 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4083
4084 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4085           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4086 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4087           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4088 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4089           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4090 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4091           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4092
4093 // EDIT per word: 2s & 4s with MSL shifter
4094 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4095                       [(set (v2i32 V64:$Rd),
4096                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4097 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4098                       [(set (v4i32 V128:$Rd),
4099                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4100
4101 //----------------------------------------------------------------------------
4102 // AdvSIMD indexed element
4103 //----------------------------------------------------------------------------
4104
4105 let neverHasSideEffects = 1 in {
4106   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4107   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4108 }
4109
4110 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4111 // instruction expects the addend first, while the intrinsic expects it last.
4112
4113 // On the other hand, there are quite a few valid combinatorial options due to
4114 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4115 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4116            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4117 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4118            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4119
4120 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4121            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4122 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4123            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4124 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4125            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4126 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4127            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4128
4129 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4130   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4131   // and DUP scalar.
4132   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4133                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4134                                            VectorIndexS:$idx))),
4135             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4136   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4137                            (v2f32 (AArch64duplane32
4138                                       (v4f32 (insert_subvector undef,
4139                                                  (v2f32 (fneg V64:$Rm)),
4140                                                  (i32 0))),
4141                                       VectorIndexS:$idx)))),
4142             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4143                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4144                                VectorIndexS:$idx)>;
4145   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4146                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4147             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4148                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4149
4150   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4151   // and DUP scalar.
4152   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4153                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4154                                            VectorIndexS:$idx))),
4155             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4156                                VectorIndexS:$idx)>;
4157   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4158                            (v4f32 (AArch64duplane32
4159                                       (v4f32 (insert_subvector undef,
4160                                                  (v2f32 (fneg V64:$Rm)),
4161                                                  (i32 0))),
4162                                       VectorIndexS:$idx)))),
4163             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4164                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4165                                VectorIndexS:$idx)>;
4166   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4167                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4168             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4169                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4170
4171   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4172   // (DUPLANE from 64-bit would be trivial).
4173   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4174                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4175                                            VectorIndexD:$idx))),
4176             (FMLSv2i64_indexed
4177                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4178   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4179                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4180             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4181                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4182
4183   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4184   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4185                          (vector_extract (v4f32 (fneg V128:$Rm)),
4186                                          VectorIndexS:$idx))),
4187             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4188                 V128:$Rm, VectorIndexS:$idx)>;
4189   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4190                          (vector_extract (v2f32 (fneg V64:$Rm)),
4191                                          VectorIndexS:$idx))),
4192             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4193                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4194
4195   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4196   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4197                          (vector_extract (v2f64 (fneg V128:$Rm)),
4198                                          VectorIndexS:$idx))),
4199             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4200                 V128:$Rm, VectorIndexS:$idx)>;
4201 }
4202
4203 defm : FMLSIndexedAfterNegPatterns<
4204            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4205 defm : FMLSIndexedAfterNegPatterns<
4206            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4207
4208 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4209 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4210
4211 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4212           (FMULv2i32_indexed V64:$Rn,
4213             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4214             (i64 0))>;
4215 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4216           (FMULv4i32_indexed V128:$Rn,
4217             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4218             (i64 0))>;
4219 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4220           (FMULv2i64_indexed V128:$Rn,
4221             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4222             (i64 0))>;
4223
4224 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4225 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4226 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4227               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4228 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4229               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4230 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4231 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4232     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4233 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4234     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4235 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4236                 int_aarch64_neon_smull>;
4237 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4238                                            int_aarch64_neon_sqadd>;
4239 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4240                                            int_aarch64_neon_sqsub>;
4241 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4242 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4243     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4244 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4245     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4246 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4247                 int_aarch64_neon_umull>;
4248
4249 // A scalar sqdmull with the second operand being a vector lane can be
4250 // handled directly with the indexed instruction encoding.
4251 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4252                                           (vector_extract (v4i32 V128:$Vm),
4253                                                            VectorIndexS:$idx)),
4254           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4255
4256 //----------------------------------------------------------------------------
4257 // AdvSIMD scalar shift instructions
4258 //----------------------------------------------------------------------------
4259 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4260 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4261 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4262 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4263 // Codegen patterns for the above. We don't put these directly on the
4264 // instructions because TableGen's type inference can't handle the truth.
4265 // Having the same base pattern for fp <--> int totally freaks it out.
4266 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4267           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4268 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4269           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4270 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4271           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4272 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4273           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4274 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4275                                             vecshiftR64:$imm)),
4276           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4277 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4278                                             vecshiftR64:$imm)),
4279           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4280 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4281           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4282 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4283           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4284 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4285           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4286 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4287           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4288 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4289                                             vecshiftR64:$imm)),
4290           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4291 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4292                                             vecshiftR64:$imm)),
4293           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4294
4295 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4296 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4297 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4298                                      int_aarch64_neon_sqrshrn>;
4299 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4300                                      int_aarch64_neon_sqrshrun>;
4301 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4302 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4303 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4304                                      int_aarch64_neon_sqshrn>;
4305 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4306                                      int_aarch64_neon_sqshrun>;
4307 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4308 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4309 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4310     TriOpFrag<(add node:$LHS,
4311                    (AArch64srshri node:$MHS, node:$RHS))>>;
4312 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4313 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4314     TriOpFrag<(add node:$LHS,
4315                    (AArch64vashr node:$MHS, node:$RHS))>>;
4316 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4317                                      int_aarch64_neon_uqrshrn>;
4318 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4319 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4320                                      int_aarch64_neon_uqshrn>;
4321 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4322 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4323     TriOpFrag<(add node:$LHS,
4324                    (AArch64urshri node:$MHS, node:$RHS))>>;
4325 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4326 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4327     TriOpFrag<(add node:$LHS,
4328                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4329
4330 //----------------------------------------------------------------------------
4331 // AdvSIMD vector shift instructions
4332 //----------------------------------------------------------------------------
4333 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4334 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4335 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4336                                    int_aarch64_neon_vcvtfxs2fp>;
4337 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4338                                          int_aarch64_neon_rshrn>;
4339 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4340 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4341                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4342 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4343 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4344                                       (i32 vecshiftL64:$imm))),
4345           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4346 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4347                                          int_aarch64_neon_sqrshrn>;
4348 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4349                                          int_aarch64_neon_sqrshrun>;
4350 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4351 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4352 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4353                                          int_aarch64_neon_sqshrn>;
4354 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4355                                          int_aarch64_neon_sqshrun>;
4356 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4357 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4358                                       (i32 vecshiftR64:$imm))),
4359           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4360 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4361 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4362                  TriOpFrag<(add node:$LHS,
4363                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4364 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4365                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4366
4367 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4368 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4369                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4370 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4371                         int_aarch64_neon_vcvtfxu2fp>;
4372 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4373                                          int_aarch64_neon_uqrshrn>;
4374 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4375 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4376                                          int_aarch64_neon_uqshrn>;
4377 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4378 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4379                 TriOpFrag<(add node:$LHS,
4380                                (AArch64urshri node:$MHS, node:$RHS))> >;
4381 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4382                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4383 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4384 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4385                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4386
4387 // SHRN patterns for when a logical right shift was used instead of arithmetic
4388 // (the immediate guarantees no sign bits actually end up in the result so it
4389 // doesn't matter).
4390 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4391           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4392 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4393           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4394 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4395           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4396
4397 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4398                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4399                                                     vecshiftR16Narrow:$imm)))),
4400           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4401                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4402 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4403                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4404                                                     vecshiftR32Narrow:$imm)))),
4405           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4406                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4407 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4408                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4409                                                     vecshiftR64Narrow:$imm)))),
4410           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4411                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4412
4413 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4414 // Anyexts are implemented as zexts.
4415 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4416 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4417 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4418 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4419 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4420 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4421 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4422 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4423 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4424 // Also match an extend from the upper half of a 128 bit source register.
4425 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4426           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4427 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4428           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4429 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4430           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4431 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4432           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4433 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4434           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4435 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4436           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4437 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4438           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4439 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4440           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4441 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4442           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4443
4444 // Vector shift sxtl aliases
4445 def : InstAlias<"sxtl.8h $dst, $src1",
4446                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4447 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4448                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4449 def : InstAlias<"sxtl.4s $dst, $src1",
4450                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4451 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4452                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4453 def : InstAlias<"sxtl.2d $dst, $src1",
4454                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4455 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4456                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4457
4458 // Vector shift sxtl2 aliases
4459 def : InstAlias<"sxtl2.8h $dst, $src1",
4460                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4461 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4462                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4463 def : InstAlias<"sxtl2.4s $dst, $src1",
4464                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4465 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4466                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4467 def : InstAlias<"sxtl2.2d $dst, $src1",
4468                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4469 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4470                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4471
4472 // Vector shift uxtl aliases
4473 def : InstAlias<"uxtl.8h $dst, $src1",
4474                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4475 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4476                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4477 def : InstAlias<"uxtl.4s $dst, $src1",
4478                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4479 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4480                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4481 def : InstAlias<"uxtl.2d $dst, $src1",
4482                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4483 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4484                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4485
4486 // Vector shift uxtl2 aliases
4487 def : InstAlias<"uxtl2.8h $dst, $src1",
4488                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4489 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4490                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4491 def : InstAlias<"uxtl2.4s $dst, $src1",
4492                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4493 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4494                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4495 def : InstAlias<"uxtl2.2d $dst, $src1",
4496                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4497 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4498                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4499
4500 // If an integer is about to be converted to a floating point value,
4501 // just load it on the floating point unit.
4502 // These patterns are more complex because floating point loads do not
4503 // support sign extension.
4504 // The sign extension has to be explicitly added and is only supported for
4505 // one step: byte-to-half, half-to-word, word-to-doubleword.
4506 // SCVTF GPR -> FPR is 9 cycles.
4507 // SCVTF FPR -> FPR is 4 cyclces.
4508 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4509 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4510 // and still being faster.
4511 // However, this is not good for code size.
4512 // 8-bits -> float. 2 sizes step-up.
4513 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4514   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4515         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4516                             (SSHLLv4i16_shift
4517                               (f64
4518                                 (EXTRACT_SUBREG
4519                                   (SSHLLv8i8_shift
4520                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4521                                         INST,
4522                                         bsub),
4523                                     0),
4524                                   dsub)),
4525                                0),
4526                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4527
4528 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4529                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4530 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4531                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4532 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4533                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4534 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4535                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4536
4537 // 16-bits -> float. 1 size step-up.
4538 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4539   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4540         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4541                             (SSHLLv4i16_shift
4542                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4543                                   INST,
4544                                   hsub),
4545                                 0),
4546                             ssub)))>, Requires<[NotForCodeSize]>;
4547
4548 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4549                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4550 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4551                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4552 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4553                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4554 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4555                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4556
4557 // 32-bits to 32-bits are handled in target specific dag combine:
4558 // performIntToFpCombine.
4559 // 64-bits integer to 32-bits floating point, not possible with
4560 // SCVTF on floating point registers (both source and destination
4561 // must have the same size).
4562
4563 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4564 // 8-bits -> double. 3 size step-up: give up.
4565 // 16-bits -> double. 2 size step.
4566 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4567   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4568            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4569                               (SSHLLv2i32_shift
4570                                  (f64
4571                                   (EXTRACT_SUBREG
4572                                     (SSHLLv4i16_shift
4573                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4574                                         INST,
4575                                         hsub),
4576                                      0),
4577                                    dsub)),
4578                                0),
4579                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4580
4581 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4582                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4583 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4584                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4585 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4586                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4587 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4588                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4589 // 32-bits -> double. 1 size step-up.
4590 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4591   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4592            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4593                               (SSHLLv2i32_shift
4594                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4595                                   INST,
4596                                   ssub),
4597                                0),
4598                              dsub)))>, Requires<[NotForCodeSize]>;
4599
4600 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4601                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4602 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4603                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4604 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4605                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4606 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4607                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4608
4609 // 64-bits -> double are handled in target specific dag combine:
4610 // performIntToFpCombine.
4611
4612
4613 //----------------------------------------------------------------------------
4614 // AdvSIMD Load-Store Structure
4615 //----------------------------------------------------------------------------
4616 defm LD1 : SIMDLd1Multiple<"ld1">;
4617 defm LD2 : SIMDLd2Multiple<"ld2">;
4618 defm LD3 : SIMDLd3Multiple<"ld3">;
4619 defm LD4 : SIMDLd4Multiple<"ld4">;
4620
4621 defm ST1 : SIMDSt1Multiple<"st1">;
4622 defm ST2 : SIMDSt2Multiple<"st2">;
4623 defm ST3 : SIMDSt3Multiple<"st3">;
4624 defm ST4 : SIMDSt4Multiple<"st4">;
4625
4626 class Ld1Pat<ValueType ty, Instruction INST>
4627   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4628
4629 def : Ld1Pat<v16i8, LD1Onev16b>;
4630 def : Ld1Pat<v8i16, LD1Onev8h>;
4631 def : Ld1Pat<v4i32, LD1Onev4s>;
4632 def : Ld1Pat<v2i64, LD1Onev2d>;
4633 def : Ld1Pat<v8i8,  LD1Onev8b>;
4634 def : Ld1Pat<v4i16, LD1Onev4h>;
4635 def : Ld1Pat<v2i32, LD1Onev2s>;
4636 def : Ld1Pat<v1i64, LD1Onev1d>;
4637
4638 class St1Pat<ValueType ty, Instruction INST>
4639   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4640         (INST ty:$Vt, GPR64sp:$Rn)>;
4641
4642 def : St1Pat<v16i8, ST1Onev16b>;
4643 def : St1Pat<v8i16, ST1Onev8h>;
4644 def : St1Pat<v4i32, ST1Onev4s>;
4645 def : St1Pat<v2i64, ST1Onev2d>;
4646 def : St1Pat<v8i8,  ST1Onev8b>;
4647 def : St1Pat<v4i16, ST1Onev4h>;
4648 def : St1Pat<v2i32, ST1Onev2s>;
4649 def : St1Pat<v1i64, ST1Onev1d>;
4650
4651 //---
4652 // Single-element
4653 //---
4654
4655 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4656 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4657 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4658 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4659 let mayLoad = 1, neverHasSideEffects = 1 in {
4660 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4661 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4662 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4663 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4664 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4665 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4666 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4667 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4668 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4669 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4670 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4671 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4672 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4673 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4674 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4675 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4676 }
4677
4678 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4679           (LD1Rv8b GPR64sp:$Rn)>;
4680 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4681           (LD1Rv16b GPR64sp:$Rn)>;
4682 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4683           (LD1Rv4h GPR64sp:$Rn)>;
4684 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4685           (LD1Rv8h GPR64sp:$Rn)>;
4686 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4687           (LD1Rv2s GPR64sp:$Rn)>;
4688 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4689           (LD1Rv4s GPR64sp:$Rn)>;
4690 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4691           (LD1Rv2d GPR64sp:$Rn)>;
4692 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4693           (LD1Rv1d GPR64sp:$Rn)>;
4694 // Grab the floating point version too
4695 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4696           (LD1Rv2s GPR64sp:$Rn)>;
4697 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4698           (LD1Rv4s GPR64sp:$Rn)>;
4699 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4700           (LD1Rv2d GPR64sp:$Rn)>;
4701 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4702           (LD1Rv1d GPR64sp:$Rn)>;
4703 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4704           (LD1Rv4h GPR64sp:$Rn)>;
4705 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4706           (LD1Rv8h GPR64sp:$Rn)>;
4707
4708 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4709                     ValueType VTy, ValueType STy, Instruction LD1>
4710   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4711            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4712         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4713
4714 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4715 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4716 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4717 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4718 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4719 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4720 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4721
4722 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4723                    ValueType VTy, ValueType STy, Instruction LD1>
4724   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4725            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4726         (EXTRACT_SUBREG
4727             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4728                           VecIndex:$idx, GPR64sp:$Rn),
4729             dsub)>;
4730
4731 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4732 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4733 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4734 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4735 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4736
4737
4738 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4739 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4740 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4741 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4742
4743 // Stores
4744 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4745 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4746 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4747 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4748
4749 let AddedComplexity = 15 in
4750 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4751                     ValueType VTy, ValueType STy, Instruction ST1>
4752   : Pat<(scalar_store
4753              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4754              GPR64sp:$Rn),
4755         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4756
4757 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4758 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4759 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4760 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4761 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4762 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4763 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4764
4765 let AddedComplexity = 15 in
4766 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4767                    ValueType VTy, ValueType STy, Instruction ST1>
4768   : Pat<(scalar_store
4769              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4770              GPR64sp:$Rn),
4771         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4772              VecIndex:$idx, GPR64sp:$Rn)>;
4773
4774 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4775 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4776 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4777 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4778 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4779
4780 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4781                              ValueType VTy, ValueType STy, Instruction ST1,
4782                              int offset> {
4783   def : Pat<(scalar_store
4784               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4785               GPR64sp:$Rn, offset),
4786         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4787              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4788
4789   def : Pat<(scalar_store
4790               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4791               GPR64sp:$Rn, GPR64:$Rm),
4792         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4793              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4794 }
4795
4796 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4797 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4798                         2>;
4799 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4800 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4801 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4802 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4803 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4804
4805 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4806                              ValueType VTy, ValueType STy, Instruction ST1,
4807                              int offset> {
4808   def : Pat<(scalar_store
4809               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4810               GPR64sp:$Rn, offset),
4811         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4812
4813   def : Pat<(scalar_store
4814               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4815               GPR64sp:$Rn, GPR64:$Rm),
4816         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4817 }
4818
4819 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4820                          1>;
4821 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4822                          2>;
4823 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4824 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4825 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4826 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4827 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
4828
4829 let mayStore = 1, neverHasSideEffects = 1 in {
4830 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4831 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4832 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4833 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4834 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4835 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4836 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4837 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4838 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4839 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4840 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4841 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4842 }
4843
4844 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4845 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4846 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4847 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4848
4849 //----------------------------------------------------------------------------
4850 // Crypto extensions
4851 //----------------------------------------------------------------------------
4852
4853 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4854 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4855 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4856 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4857
4858 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4859 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4860 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4861 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4862 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4863 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4864 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4865
4866 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4867 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4868 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4869
4870 //----------------------------------------------------------------------------
4871 // Compiler-pseudos
4872 //----------------------------------------------------------------------------
4873 // FIXME: Like for X86, these should go in their own separate .td file.
4874
4875 // Any instruction that defines a 32-bit result leaves the high half of the
4876 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4877 // be copying from a truncate. But any other 32-bit operation will zero-extend
4878 // up to 64 bits.
4879 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4880 def def32 : PatLeaf<(i32 GPR32:$src), [{
4881   return N->getOpcode() != ISD::TRUNCATE &&
4882          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4883          N->getOpcode() != ISD::CopyFromReg;
4884 }]>;
4885
4886 // In the case of a 32-bit def that is known to implicitly zero-extend,
4887 // we can use a SUBREG_TO_REG.
4888 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4889
4890 // For an anyext, we don't care what the high bits are, so we can perform an
4891 // INSERT_SUBREF into an IMPLICIT_DEF.
4892 def : Pat<(i64 (anyext GPR32:$src)),
4893           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4894
4895 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4896 // instruction (UBFM) on the enclosing super-reg.
4897 def : Pat<(i64 (zext GPR32:$src)),
4898  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4899
4900 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4901 // containing super-reg.
4902 def : Pat<(i64 (sext GPR32:$src)),
4903    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4904 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4905 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4906 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4907 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4908 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4909 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4910 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4911
4912 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4913           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4914                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4915 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4916           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4917                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4918
4919 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4920           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4921                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4922 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4923           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4924                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4925
4926 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4927           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4928                    (i64 (i64shift_a        imm0_63:$imm)),
4929                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4930
4931 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4932 // AddedComplexity for the following patterns since we want to match sext + sra
4933 // patterns before we attempt to match a single sra node.
4934 let AddedComplexity = 20 in {
4935 // We support all sext + sra combinations which preserve at least one bit of the
4936 // original value which is to be sign extended. E.g. we support shifts up to
4937 // bitwidth-1 bits.
4938 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4939           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4940 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4941           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4942
4943 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4944           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4945 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4946           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4947
4948 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4949           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4950                    (i64 imm0_31:$imm), 31)>;
4951 } // AddedComplexity = 20
4952
4953 // To truncate, we can simply extract from a subregister.
4954 def : Pat<(i32 (trunc GPR64sp:$src)),
4955           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4956
4957 // __builtin_trap() uses the BRK instruction on AArch64.
4958 def : Pat<(trap), (BRK 1)>;
4959
4960 // Conversions within AdvSIMD types in the same register size are free.
4961 // But because we need a consistent lane ordering, in big endian many
4962 // conversions require one or more REV instructions.
4963 //
4964 // Consider a simple memory load followed by a bitconvert then a store.
4965 //   v0 = load v2i32
4966 //   v1 = BITCAST v2i32 v0 to v4i16
4967 //        store v4i16 v2
4968 //
4969 // In big endian mode every memory access has an implicit byte swap. LDR and
4970 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4971 // is, they treat the vector as a sequence of elements to be byte-swapped.
4972 // The two pairs of instructions are fundamentally incompatible. We've decided
4973 // to use LD1/ST1 only to simplify compiler implementation.
4974 //
4975 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4976 // the original code sequence:
4977 //   v0 = load v2i32
4978 //   v1 = REV v2i32                  (implicit)
4979 //   v2 = BITCAST v2i32 v1 to v4i16
4980 //   v3 = REV v4i16 v2               (implicit)
4981 //        store v4i16 v3
4982 //
4983 // But this is now broken - the value stored is different to the value loaded
4984 // due to lane reordering. To fix this, on every BITCAST we must perform two
4985 // other REVs:
4986 //   v0 = load v2i32
4987 //   v1 = REV v2i32                  (implicit)
4988 //   v2 = REV v2i32
4989 //   v3 = BITCAST v2i32 v2 to v4i16
4990 //   v4 = REV v4i16
4991 //   v5 = REV v4i16 v4               (implicit)
4992 //        store v4i16 v5
4993 //
4994 // This means an extra two instructions, but actually in most cases the two REV
4995 // instructions can be combined into one. For example:
4996 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4997 //
4998 // There is also no 128-bit REV instruction. This must be synthesized with an
4999 // EXT instruction.
5000 //
5001 // Most bitconverts require some sort of conversion. The only exceptions are:
5002 //   a) Identity conversions -  vNfX <-> vNiX
5003 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5004 //
5005
5006 // Natural vector casts (64 bit)
5007 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5008 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5009 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5010 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5011 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5012
5013 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5014 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5015 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5016 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5017
5018 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5019 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5020 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5021 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5022
5023 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5024 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5025 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5026 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5027 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5028 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5029
5030 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5031 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5032 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5033 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5034 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5035
5036 // Natural vector casts (128 bit)
5037 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5038 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5039 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5040 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5041 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5042
5043 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5044 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5045 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5046 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5047
5048 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5049 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5050 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5051 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5052
5053 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5054 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5055 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5056 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5057 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5058 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5059
5060 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5061 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5062 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5063 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5064 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5065
5066 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5067 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5068 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5069 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5070 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5071
5072 let Predicates = [IsLE] in {
5073 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5074 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5075 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5076 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5077 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5078
5079 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5080           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5081 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5082           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5083 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5084           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5085 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5086           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5087 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5088           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5089 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5090           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5091 }
5092 let Predicates = [IsBE] in {
5093 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5094                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5095 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5096                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5097 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5098                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5099 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5100                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5101 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5102                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5103
5104 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5105           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5106 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5107           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5108 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5109           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5110 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5111           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5112 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5113           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5114 }
5115 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5116 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5117 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5118           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5119 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5120           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5121 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5122           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5123 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5124
5125 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5126           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5127 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5128           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5129 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5130           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5131 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5132           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5133 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5134           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5135
5136 let Predicates = [IsLE] in {
5137 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5138 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5139 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5140 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5141 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5142 }
5143 let Predicates = [IsBE] in {
5144 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5145                              (v1i64 (REV64v2i32 FPR64:$src))>;
5146 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5147                              (v1i64 (REV64v4i16 FPR64:$src))>;
5148 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5149                              (v1i64 (REV64v8i8 FPR64:$src))>;
5150 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5151                              (v1i64 (REV64v4i16 FPR64:$src))>;
5152 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5153                              (v1i64 (REV64v2i32 FPR64:$src))>;
5154 }
5155 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5156 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5157
5158 let Predicates = [IsLE] in {
5159 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5160 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5161 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5162 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5163 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5164 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5165 }
5166 let Predicates = [IsBE] in {
5167 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5168                              (v2i32 (REV64v2i32 FPR64:$src))>;
5169 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5170                              (v2i32 (REV32v4i16 FPR64:$src))>;
5171 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5172                              (v2i32 (REV32v8i8 FPR64:$src))>;
5173 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5174                              (v2i32 (REV64v2i32 FPR64:$src))>;
5175 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5176                              (v2i32 (REV64v2i32 FPR64:$src))>;
5177 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5178                              (v2i32 (REV64v4i16 FPR64:$src))>;
5179 }
5180 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5181
5182 let Predicates = [IsLE] in {
5183 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5184 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5185 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5186 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5187 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5188 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5189 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5190 }
5191 let Predicates = [IsBE] in {
5192 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5193                              (v4i16 (REV64v4i16 FPR64:$src))>;
5194 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5195                              (v4i16 (REV32v4i16 FPR64:$src))>;
5196 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5197                              (v4i16 (REV16v8i8 FPR64:$src))>;
5198 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5199                              (v4i16 (REV64v4i16 FPR64:$src))>;
5200 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5201                              (v4i16 (REV32v4i16 FPR64:$src))>;
5202 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5203                              (v4i16 (REV32v4i16 FPR64:$src))>;
5204 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5205                              (v4i16 (REV64v4i16 FPR64:$src))>;
5206 }
5207
5208 let Predicates = [IsLE] in {
5209 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5210 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5211 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5212 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5213 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5214 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5215 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5216 }
5217 let Predicates = [IsBE] in {
5218 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5219                              (v4f16 (REV64v4i16 FPR64:$src))>;
5220 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5221                              (v4f16 (REV64v4i16 FPR64:$src))>;
5222 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5223                              (v4f16 (REV64v4i16 FPR64:$src))>;
5224 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5225                              (v4f16 (REV16v8i8 FPR64:$src))>;
5226 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5227                              (v4f16 (REV64v4i16 FPR64:$src))>;
5228 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5229                              (v4f16 (REV64v4i16 FPR64:$src))>;
5230 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5231                              (v4f16 (REV64v4i16 FPR64:$src))>;
5232 }
5233
5234
5235
5236 let Predicates = [IsLE] in {
5237 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5238 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5239 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5240 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5241 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5242 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5243 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5244 }
5245 let Predicates = [IsBE] in {
5246 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5247                              (v8i8 (REV64v8i8 FPR64:$src))>;
5248 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5249                              (v8i8 (REV32v8i8 FPR64:$src))>;
5250 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5251                              (v8i8 (REV16v8i8 FPR64:$src))>;
5252 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5253                              (v8i8 (REV64v8i8 FPR64:$src))>;
5254 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5255                              (v8i8 (REV32v8i8 FPR64:$src))>;
5256 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5257                              (v8i8 (REV64v8i8 FPR64:$src))>;
5258 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5259                              (v8i8 (REV16v8i8 FPR64:$src))>;
5260 }
5261
5262 let Predicates = [IsLE] in {
5263 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5264 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5265 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5266 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5267 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5268 }
5269 let Predicates = [IsBE] in {
5270 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5271                              (f64 (REV64v2i32 FPR64:$src))>;
5272 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5273                              (f64 (REV64v4i16 FPR64:$src))>;
5274 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5275                              (f64 (REV64v2i32 FPR64:$src))>;
5276 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5277                              (f64 (REV64v8i8 FPR64:$src))>;
5278 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5279                              (f64 (REV64v4i16 FPR64:$src))>;
5280 }
5281 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5282 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5283
5284 let Predicates = [IsLE] in {
5285 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5286 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5287 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5288 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5289 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5290 }
5291 let Predicates = [IsBE] in {
5292 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5293                              (v1f64 (REV64v2i32 FPR64:$src))>;
5294 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5295                              (v1f64 (REV64v4i16 FPR64:$src))>;
5296 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5297                              (v1f64 (REV64v8i8 FPR64:$src))>;
5298 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5299                              (v1f64 (REV64v2i32 FPR64:$src))>;
5300 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5301                              (v1f64 (REV64v4i16 FPR64:$src))>;
5302 }
5303 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5304 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5305
5306 let Predicates = [IsLE] in {
5307 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5308 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5309 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5310 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5311 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5312 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5313 }
5314 let Predicates = [IsBE] in {
5315 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5316                              (v2f32 (REV64v2i32 FPR64:$src))>;
5317 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5318                              (v2f32 (REV32v4i16 FPR64:$src))>;
5319 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5320                              (v2f32 (REV32v8i8 FPR64:$src))>;
5321 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5322                              (v2f32 (REV64v2i32 FPR64:$src))>;
5323 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5324                              (v2f32 (REV64v2i32 FPR64:$src))>;
5325 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5326                              (v2f32 (REV64v4i16 FPR64:$src))>;
5327 }
5328 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5329
5330 let Predicates = [IsLE] in {
5331 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5332 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5333 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5334 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5335 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5336 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5337 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5338 }
5339 let Predicates = [IsBE] in {
5340 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5341                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5342 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5343                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5344                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5345 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5346                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5347                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5348 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5349                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5350                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5351 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5352                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5353 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5354                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5355                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5356 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5357                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5358                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5359 }
5360
5361 let Predicates = [IsLE] in {
5362 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5363 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5364 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5365 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5366 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5367 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5368 }
5369 let Predicates = [IsBE] in {
5370 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5371                              (v2f64 (EXTv16i8 FPR128:$src,
5372                                               FPR128:$src, (i32 8)))>;
5373 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5374                              (v2f64 (REV64v4i32 FPR128:$src))>;
5375 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5376                              (v2f64 (REV64v8i16 FPR128:$src))>;
5377 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5378                              (v2f64 (REV64v8i16 FPR128:$src))>;
5379 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5380                              (v2f64 (REV64v16i8 FPR128:$src))>;
5381 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5382                              (v2f64 (REV64v4i32 FPR128:$src))>;
5383 }
5384 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5385
5386 let Predicates = [IsLE] in {
5387 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5388 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5389 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5390 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5391 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5392 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5393 }
5394 let Predicates = [IsBE] in {
5395 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5396                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5397                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5398 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5399                              (v4f32 (REV32v8i16 FPR128:$src))>;
5400 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5401                              (v4f32 (REV32v8i16 FPR128:$src))>;
5402 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5403                              (v4f32 (REV32v16i8 FPR128:$src))>;
5404 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5405                              (v4f32 (REV64v4i32 FPR128:$src))>;
5406 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5407                              (v4f32 (REV64v4i32 FPR128:$src))>;
5408 }
5409 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5410
5411 let Predicates = [IsLE] in {
5412 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5413 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5414 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5415 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5416 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5417 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5418 }
5419 let Predicates = [IsBE] in {
5420 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5421                              (v2i64 (EXTv16i8 FPR128:$src,
5422                                               FPR128:$src, (i32 8)))>;
5423 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5424                              (v2i64 (REV64v4i32 FPR128:$src))>;
5425 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5426                              (v2i64 (REV64v8i16 FPR128:$src))>;
5427 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5428                              (v2i64 (REV64v16i8 FPR128:$src))>;
5429 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5430                              (v2i64 (REV64v4i32 FPR128:$src))>;
5431 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5432                              (v2i64 (REV64v8i16 FPR128:$src))>;
5433 }
5434 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5435
5436 let Predicates = [IsLE] in {
5437 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5438 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5439 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5440 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5441 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5442 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5443 }
5444 let Predicates = [IsBE] in {
5445 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5446                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5447                                               (REV64v4i32 FPR128:$src),
5448                                               (i32 8)))>;
5449 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5450                              (v4i32 (REV64v4i32 FPR128:$src))>;
5451 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5452                              (v4i32 (REV32v8i16 FPR128:$src))>;
5453 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5454                              (v4i32 (REV32v16i8 FPR128:$src))>;
5455 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5456                              (v4i32 (REV64v4i32 FPR128:$src))>;
5457 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5458                              (v4i32 (REV32v8i16 FPR128:$src))>;
5459 }
5460 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5461
5462 let Predicates = [IsLE] in {
5463 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5464 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5465 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5466 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5467 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5468 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5469 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5470 }
5471 let Predicates = [IsBE] in {
5472 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5473                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5474                                               (REV64v8i16 FPR128:$src),
5475                                               (i32 8)))>;
5476 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5477                              (v8i16 (REV64v8i16 FPR128:$src))>;
5478 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5479                              (v8i16 (REV32v8i16 FPR128:$src))>;
5480 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5481                              (v8i16 (REV16v16i8 FPR128:$src))>;
5482 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5483                              (v8i16 (REV64v8i16 FPR128:$src))>;
5484 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5485                              (v8i16 (REV32v8i16 FPR128:$src))>;
5486 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5487                              (v8i16 (REV32v8i16 FPR128:$src))>;
5488 }
5489
5490 let Predicates = [IsLE] in {
5491 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5492 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5493 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5494 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5495 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5496 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5497 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5498 }
5499 let Predicates = [IsBE] in {
5500 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5501                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5502                                               (REV64v8i16 FPR128:$src),
5503                                               (i32 8)))>;
5504 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5505                              (v8f16 (REV64v8i16 FPR128:$src))>;
5506 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5507                              (v8f16 (REV32v8i16 FPR128:$src))>;
5508 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5509                              (v8f16 (REV64v8i16 FPR128:$src))>;
5510 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5511                              (v8f16 (REV16v16i8 FPR128:$src))>;
5512 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5513                              (v8f16 (REV64v8i16 FPR128:$src))>;
5514 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5515                              (v8f16 (REV32v8i16 FPR128:$src))>;
5516 }
5517
5518 let Predicates = [IsLE] in {
5519 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5520 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5521 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5522 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5523 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5524 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5525 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5526 }
5527 let Predicates = [IsBE] in {
5528 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5529                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5530                                               (REV64v16i8 FPR128:$src),
5531                                               (i32 8)))>;
5532 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5533                              (v16i8 (REV64v16i8 FPR128:$src))>;
5534 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5535                              (v16i8 (REV32v16i8 FPR128:$src))>;
5536 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5537                              (v16i8 (REV16v16i8 FPR128:$src))>;
5538 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5539                              (v16i8 (REV64v16i8 FPR128:$src))>;
5540 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5541                              (v16i8 (REV32v16i8 FPR128:$src))>;
5542 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5543                              (v16i8 (REV16v16i8 FPR128:$src))>;
5544 }
5545
5546 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5547           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5548 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5549           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5550 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5551           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5552 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5553           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5554
5555 // A 64-bit subvector insert to the first 128-bit vector position
5556 // is a subregister copy that needs no instruction.
5557 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5558           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5559 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5560           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5561 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5562           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5563 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5564           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5565 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5566           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5567 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5568           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5569 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5570           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5571
5572 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5573 // or v2f32.
5574 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5575                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5576            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5577 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5578                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5579            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5580     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5581     // so we match on v4f32 here, not v2f32. This will also catch adding
5582     // the low two lanes of a true v4f32 vector.
5583 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5584                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5585           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5586
5587 // Scalar 64-bit shifts in FPR64 registers.
5588 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5589           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5590 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5591           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5592 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5593           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5594 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5595           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5596
5597 // Tail call return handling. These are all compiler pseudo-instructions,
5598 // so no encoding information or anything like that.
5599 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5600   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5601   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5602 }
5603
5604 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5605           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5606 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5607           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5608 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5609           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5610
5611 include "AArch64InstrAtomics.td"