lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // AArch64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  92 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 107 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 108 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def AArch64call          : SDNode<"AArch64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 120                                 [SDNPHasChain]>;
 121 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 122                                 [SDNPHasChain]>;
 123 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 124                                 [SDNPHasChain]>;
 125 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 126                                 [SDNPHasChain]>;
 127 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 132 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 133 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 134 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 135 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 150
 151 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 152 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 153
 154 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 155 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 156 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 157 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 158 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 159
 160 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 161 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 162 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 163 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 164 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 165 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 166
 167 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 168 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 169 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 170 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 171 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 172 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 173 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 174
 175 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 176 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 177 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 178 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 179
 180 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 181 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 182 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 183 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 184 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 185 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 186 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 187 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 188
 189 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 190 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 191 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 192
 193 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 194 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 195 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 196 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 197 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 198
 199 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 200 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 201 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 202
 203 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 204 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 205 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 206 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 207 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 208 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 212 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 213 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 214 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 215 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 216
 217 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 218 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 219
 220 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 221
 222 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 229 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 230
 231 def AArch64tlsdesc_call : SDNode<"AArch64ISD::TLSDESC_CALL",
 232                                  SDT_AArch64TLSDescCall,
 233                                  [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 234                                   SDNPVariadic]>;
 235
 236 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 237                                  SDT_AArch64WrapperLarge>;
 238
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 //===----------------------------------------------------------------------===//
 243
 244 // AArch64 Instruction Predicate Definitions.
 245 //
 246 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 247 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 248 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 249 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 250 def ForCodeSize   : Predicate<"ForCodeSize">;
 251 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 252
 253 include "AArch64InstrFormats.td"
 254
 255 //===----------------------------------------------------------------------===//
 256
 257 //===----------------------------------------------------------------------===//
 258 // Miscellaneous instructions.
 259 //===----------------------------------------------------------------------===//
 260
 261 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 262 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 263                               [(AArch64callseq_start timm:$amt)]>;
 264 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 265                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 266 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 267
 268 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 269 // FIXME: The following pseudo instructions are only needed because remat
 270 // cannot handle multiple instructions.  When that changes, they can be
 271 // removed, along with the AArch64Wrapper node.
 272
 273 let AddedComplexity = 10 in
 274 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 275                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 276               Sched<[WriteLDAdr]>;
 277
 278 // The MOVaddr instruction should match only when the add is not folded
 279 // into a load or store address.
 280 def MOVaddr
 281     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 282              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 283                                             tglobaladdr:$low))]>,
 284       Sched<[WriteAdrAdr]>;
 285 def MOVaddrJT
 286     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 287              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 288                                              tjumptable:$low))]>,
 289       Sched<[WriteAdrAdr]>;
 290 def MOVaddrCP
 291     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 292              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 293                                              tconstpool:$low))]>,
 294       Sched<[WriteAdrAdr]>;
 295 def MOVaddrBA
 296     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 297              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 298                                              tblockaddress:$low))]>,
 299       Sched<[WriteAdrAdr]>;
 300 def MOVaddrTLS
 301     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 302              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 303                                             tglobaltlsaddr:$low))]>,
 304       Sched<[WriteAdrAdr]>;
 305 def MOVaddrEXT
 306     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 307              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 308                                             texternalsym:$low))]>,
 309       Sched<[WriteAdrAdr]>;
 310
 311 } // isReMaterializable, isCodeGenOnly
 312
 313 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 314           (LOADgot tglobaltlsaddr:$addr)>;
 315
 316 def : Pat<(AArch64LOADgot texternalsym:$addr),
 317           (LOADgot texternalsym:$addr)>;
 318
 319 def : Pat<(AArch64LOADgot tconstpool:$addr),
 320           (LOADgot tconstpool:$addr)>;
 321
 322 //===----------------------------------------------------------------------===//
 323 // System instructions.
 324 //===----------------------------------------------------------------------===//
 325
 326 def HINT : HintI<"hint">;
 327 def : InstAlias<"nop",  (HINT 0b000)>;
 328 def : InstAlias<"yield",(HINT 0b001)>;
 329 def : InstAlias<"wfe",  (HINT 0b010)>;
 330 def : InstAlias<"wfi",  (HINT 0b011)>;
 331 def : InstAlias<"sev",  (HINT 0b100)>;
 332 def : InstAlias<"sevl", (HINT 0b101)>;
 333
 334   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 335 let mayLoad = 1, mayStore = 1 in
 336 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 337
 338 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 339 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 340 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 341 def : InstAlias<"clrex", (CLREX 0xf)>;
 342 def : InstAlias<"isb", (ISB 0xf)>;
 343
 344 def MRS    : MRSI;
 345 def MSR    : MSRI;
 346 def MSRpstate: MSRpstateI;
 347
 348 // The thread pointer (on Linux, at least, where this has been implemented) is
 349 // TPIDR_EL0.
 350 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 351
 352 // Generic system instructions
 353 def SYSxt  : SystemXtI<0, "sys">;
 354 def SYSLxt : SystemLXtI<1, "sysl">;
 355
 356 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 357                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 358                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 359
 360 //===----------------------------------------------------------------------===//
 361 // Move immediate instructions.
 362 //===----------------------------------------------------------------------===//
 363
 364 defm MOVK : InsertImmediate<0b11, "movk">;
 365 defm MOVN : MoveImmediate<0b00, "movn">;
 366
 367 let PostEncoderMethod = "fixMOVZ" in
 368 defm MOVZ : MoveImmediate<0b10, "movz">;
 369
 370 // First group of aliases covers an implicit "lsl #0".
 371 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 374 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 375 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 376 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 377
 378 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 379 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 380 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 381 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 382 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 383
 384 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 385 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 386 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 387 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 388
 389 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 390 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 391 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 392 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 393
 394 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 395 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 396
 397 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 398 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 399
 400 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 401 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 402
 403 // Final group of aliases covers true "mov $Rd, $imm" cases.
 404 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 405                           int width, int shift> {
 406   def _asmoperand : AsmOperandClass {
 407     let Name = basename # width # "_lsl" # shift # "MovAlias";
 408     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 409                                # shift # ">";
 410     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 411   }
 412
 413   def _movimm : Operand<i32> {
 414     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 415   }
 416
 417   def : InstAlias<"mov $Rd, $imm",
 418                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 419 }
 420
 421 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 422 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 423
 424 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 425 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 426 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 427 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 428
 429 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 430 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 431
 432 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 433 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 434 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 435 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 436
 437 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 438     isAsCheapAsAMove = 1 in {
 439 // FIXME: The following pseudo instructions are only needed because remat
 440 // cannot handle multiple instructions.  When that changes, we can select
 441 // directly to the real instructions and get rid of these pseudos.
 442
 443 def MOVi32imm
 444     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 445              [(set GPR32:$dst, imm:$src)]>,
 446       Sched<[WriteImm]>;
 447 def MOVi64imm
 448     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 449              [(set GPR64:$dst, imm:$src)]>,
 450       Sched<[WriteImm]>;
 451 } // isReMaterializable, isCodeGenOnly
 452
 453 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 454 // eventual expansion code fewer bits to worry about getting right. Marshalling
 455 // the types is a little tricky though:
 456 def i64imm_32bit : ImmLeaf<i64, [{
 457   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 458 }]>;
 459
 460 def trunc_imm : SDNodeXForm<imm, [{
 461   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 462 }]>;
 463
 464 def : Pat<(i64 i64imm_32bit:$src),
 465           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 466
 467 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 468 // sequences.
 469 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 470                              tglobaladdr:$g1, tglobaladdr:$g0),
 471           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 472                                   tglobaladdr:$g2, 32),
 473                           tglobaladdr:$g1, 16),
 474                   tglobaladdr:$g0, 0)>;
 475
 476 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 477                              tblockaddress:$g1, tblockaddress:$g0),
 478           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 479                                   tblockaddress:$g2, 32),
 480                           tblockaddress:$g1, 16),
 481                   tblockaddress:$g0, 0)>;
 482
 483 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 484                              tconstpool:$g1, tconstpool:$g0),
 485           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 486                                   tconstpool:$g2, 32),
 487                           tconstpool:$g1, 16),
 488                   tconstpool:$g0, 0)>;
 489
 490 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 491                              tjumptable:$g1, tjumptable:$g0),
 492           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 493                                   tjumptable:$g2, 32),
 494                           tjumptable:$g1, 16),
 495                   tjumptable:$g0, 0)>;
 496
 497
 498 //===----------------------------------------------------------------------===//
 499 // Arithmetic instructions.
 500 //===----------------------------------------------------------------------===//
 501
 502 // Add/subtract with carry.
 503 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 504 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 505
 506 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 507 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 508 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 509 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 510
 511 // Add/subtract
 512 defm ADD : AddSub<0, "add", add>;
 513 defm SUB : AddSub<1, "sub">;
 514
 515 def : InstAlias<"mov $dst, $src",
 516                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 517 def : InstAlias<"mov $dst, $src",
 518                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 519 def : InstAlias<"mov $dst, $src",
 520                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 521 def : InstAlias<"mov $dst, $src",
 522                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 523
 524 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 525 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 526
 527 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 528 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 529           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 530 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 531           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 532 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 533           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 534 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 535           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 536 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 537           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 538 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 539           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 540 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 541           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 542 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 543           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 544
 545 // Because of the immediate format for add/sub-imm instructions, the
 546 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 547 //  These patterns capture that transformation.
 548 let AddedComplexity = 1 in {
 549 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 550           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 551 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 552           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 553 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 554           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 555 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 556           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 557 }
 558
 559 // Because of the immediate format for add/sub-imm instructions, the
 560 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 561 //  These patterns capture that transformation.
 562 let AddedComplexity = 1 in {
 563 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 564           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 565 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 566           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 567 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 568           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 569 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 570           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 571 }
 572
 573 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 574 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 575 def : InstAlias<"neg $dst, $src$shift",
 576                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 577 def : InstAlias<"neg $dst, $src$shift",
 578                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 579
 580 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 581 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 582 def : InstAlias<"negs $dst, $src$shift",
 583                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 584 def : InstAlias<"negs $dst, $src$shift",
 585                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 586
 587
 588 // Unsigned/Signed divide
 589 defm UDIV : Div<0, "udiv", udiv>;
 590 defm SDIV : Div<1, "sdiv", sdiv>;
 591 let isCodeGenOnly = 1 in {
 592 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 593 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 594 }
 595
 596 // Variable shift
 597 defm ASRV : Shift<0b10, "asr", sra>;
 598 defm LSLV : Shift<0b00, "lsl", shl>;
 599 defm LSRV : Shift<0b01, "lsr", srl>;
 600 defm RORV : Shift<0b11, "ror", rotr>;
 601
 602 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 603 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 604 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 605 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 606 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 607 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 608 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 609 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 610
 611 // Multiply-add
 612 let AddedComplexity = 7 in {
 613 defm MADD : MulAccum<0, "madd", add>;
 614 defm MSUB : MulAccum<1, "msub", sub>;
 615
 616 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 617           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 618 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 619           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 620
 621 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 622           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 623 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 624           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 625 } // AddedComplexity = 7
 626
 627 let AddedComplexity = 5 in {
 628 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 629 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 630 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 631 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 632
 633 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 634           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 635 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 636           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 637
 638 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 639           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 640 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 641           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 642 } // AddedComplexity = 5
 643
 644 def : MulAccumWAlias<"mul", MADDWrrr>;
 645 def : MulAccumXAlias<"mul", MADDXrrr>;
 646 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 647 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 648 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 649 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 650 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 651 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 652
 653 // Multiply-high
 654 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 655 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 656
 657 // CRC32
 658 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 659 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 660 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 661 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 662
 663 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 664 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 665 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 666 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 667
 668
 669 //===----------------------------------------------------------------------===//
 670 // Logical instructions.
 671 //===----------------------------------------------------------------------===//
 672
 673 // (immediate)
 674 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag>;
 675 defm AND  : LogicalImm<0b00, "and", and>;
 676 defm EOR  : LogicalImm<0b10, "eor", xor>;
 677 defm ORR  : LogicalImm<0b01, "orr", or>;
 678
 679 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 680 // used). Actually, it seems to be working right now, but putting logical_immXX
 681 // here is a bit dodgy on the AsmParser side too.
 682 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 683                                           logical_imm32:$imm), 0>;
 684 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 685                                           logical_imm64:$imm), 0>;
 686
 687
 688 // (register)
 689 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 690 defm BICS : LogicalRegS<0b11, 1, "bics",
 691                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 692 defm AND  : LogicalReg<0b00, 0, "and", and>;
 693 defm BIC  : LogicalReg<0b00, 1, "bic",
 694                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 695 defm EON  : LogicalReg<0b10, 1, "eon",
 696                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 697 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 698 defm ORN  : LogicalReg<0b01, 1, "orn",
 699                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 700 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 701
 702 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 703 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 704
 705 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 706 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 707
 708 def : InstAlias<"mvn $Wd, $Wm$sh",
 709                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 710 def : InstAlias<"mvn $Xd, $Xm$sh",
 711                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 712
 713 def : InstAlias<"tst $src1, $src2",
 714                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 715 def : InstAlias<"tst $src1, $src2",
 716                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 717
 718 def : InstAlias<"tst $src1, $src2",
 719                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 720 def : InstAlias<"tst $src1, $src2",
 721                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 722
 723 def : InstAlias<"tst $src1, $src2$sh",
 724                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 725 def : InstAlias<"tst $src1, $src2$sh",
 726                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 727
 728
 729 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 730 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 731
 732
 733 //===----------------------------------------------------------------------===//
 734 // One operand data processing instructions.
 735 //===----------------------------------------------------------------------===//
 736
 737 defm CLS    : OneOperandData<0b101, "cls">;
 738 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 739 defm RBIT   : OneOperandData<0b000, "rbit">;
 740
 741 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 742 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 743
 744 def  REV16Wr : OneWRegData<0b001, "rev16",
 745                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 746 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 747
 748 def : Pat<(cttz GPR32:$Rn),
 749           (CLZWr (RBITWr GPR32:$Rn))>;
 750 def : Pat<(cttz GPR64:$Rn),
 751           (CLZXr (RBITXr GPR64:$Rn))>;
 752 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 753                 (i32 1))),
 754           (CLSWr GPR32:$Rn)>;
 755 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 756                 (i64 1))),
 757           (CLSXr GPR64:$Rn)>;
 758
 759 // Unlike the other one operand instructions, the instructions with the "rev"
 760 // mnemonic do *not* just different in the size bit, but actually use different
 761 // opcode bits for the different sizes.
 762 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 763 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 764 def REV32Xr : OneXRegData<0b010, "rev32",
 765                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 766
 767 // The bswap commutes with the rotr so we want a pattern for both possible
 768 // orders.
 769 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 770 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 771
 772 //===----------------------------------------------------------------------===//
 773 // Bitfield immediate extraction instruction.
 774 //===----------------------------------------------------------------------===//
 775 let neverHasSideEffects = 1 in
 776 defm EXTR : ExtractImm<"extr">;
 777 def : InstAlias<"ror $dst, $src, $shift",
 778             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 779 def : InstAlias<"ror $dst, $src, $shift",
 780             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 781
 782 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 783           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 784 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 785           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 786
 787 //===----------------------------------------------------------------------===//
 788 // Other bitfield immediate instructions.
 789 //===----------------------------------------------------------------------===//
 790 let neverHasSideEffects = 1 in {
 791 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 792 defm SBFM : BitfieldImm<0b00, "sbfm">;
 793 defm UBFM : BitfieldImm<0b10, "ubfm">;
 794 }
 795
 796 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 797   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 798   return CurDAG->getTargetConstant(enc, MVT::i64);
 799 }]>;
 800
 801 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 802   uint64_t enc = 31 - N->getZExtValue();
 803   return CurDAG->getTargetConstant(enc, MVT::i64);
 804 }]>;
 805
 806 // min(7, 31 - shift_amt)
 807 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 808   uint64_t enc = 31 - N->getZExtValue();
 809   enc = enc > 7 ? 7 : enc;
 810   return CurDAG->getTargetConstant(enc, MVT::i64);
 811 }]>;
 812
 813 // min(15, 31 - shift_amt)
 814 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 815   uint64_t enc = 31 - N->getZExtValue();
 816   enc = enc > 15 ? 15 : enc;
 817   return CurDAG->getTargetConstant(enc, MVT::i64);
 818 }]>;
 819
 820 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 821   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 822   return CurDAG->getTargetConstant(enc, MVT::i64);
 823 }]>;
 824
 825 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 826   uint64_t enc = 63 - N->getZExtValue();
 827   return CurDAG->getTargetConstant(enc, MVT::i64);
 828 }]>;
 829
 830 // min(7, 63 - shift_amt)
 831 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 832   uint64_t enc = 63 - N->getZExtValue();
 833   enc = enc > 7 ? 7 : enc;
 834   return CurDAG->getTargetConstant(enc, MVT::i64);
 835 }]>;
 836
 837 // min(15, 63 - shift_amt)
 838 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 839   uint64_t enc = 63 - N->getZExtValue();
 840   enc = enc > 15 ? 15 : enc;
 841   return CurDAG->getTargetConstant(enc, MVT::i64);
 842 }]>;
 843
 844 // min(31, 63 - shift_amt)
 845 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 846   uint64_t enc = 63 - N->getZExtValue();
 847   enc = enc > 31 ? 31 : enc;
 848   return CurDAG->getTargetConstant(enc, MVT::i64);
 849 }]>;
 850
 851 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 852           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 853                               (i64 (i32shift_b imm0_31:$imm)))>;
 854 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 855           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 856                               (i64 (i64shift_b imm0_63:$imm)))>;
 857
 858 let AddedComplexity = 10 in {
 859 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 860           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 861 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 862           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 863 }
 864
 865 def : InstAlias<"asr $dst, $src, $shift",
 866                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 867 def : InstAlias<"asr $dst, $src, $shift",
 868                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 869 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 870 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 871 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 872 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 873 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 874
 875 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 876           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 877 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 878           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 879
 880 def : InstAlias<"lsr $dst, $src, $shift",
 881                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 882 def : InstAlias<"lsr $dst, $src, $shift",
 883                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 884 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 885 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 886 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 887 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 888 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 889
 890 //===----------------------------------------------------------------------===//
 891 // Conditionally set flags instructions.
 892 //===----------------------------------------------------------------------===//
 893 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 894 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 895
 896 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 897 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 898
 899 //===----------------------------------------------------------------------===//
 900 // Conditional select instructions.
 901 //===----------------------------------------------------------------------===//
 902 defm CSEL  : CondSelect<0, 0b00, "csel">;
 903
 904 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 905 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 906 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 907 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 908
 909 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 910           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 911 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 912           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 913 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 914           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 915 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 916           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 917 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 918           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 919 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 920           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 921
 922 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 923           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 924 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 925           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 926 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 927           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 928 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 929           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 930
 931 // The inverse of the condition code from the alias instruction is what is used
 932 // in the aliased instruction. The parser all ready inverts the condition code
 933 // for these aliases.
 934 def : InstAlias<"cset $dst, $cc",
 935                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 936 def : InstAlias<"cset $dst, $cc",
 937                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 938
 939 def : InstAlias<"csetm $dst, $cc",
 940                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 941 def : InstAlias<"csetm $dst, $cc",
 942                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 943
 944 def : InstAlias<"cinc $dst, $src, $cc",
 945                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 946 def : InstAlias<"cinc $dst, $src, $cc",
 947                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 948
 949 def : InstAlias<"cinv $dst, $src, $cc",
 950                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 951 def : InstAlias<"cinv $dst, $src, $cc",
 952                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 953
 954 def : InstAlias<"cneg $dst, $src, $cc",
 955                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 956 def : InstAlias<"cneg $dst, $src, $cc",
 957                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 958
 959 //===----------------------------------------------------------------------===//
 960 // PC-relative instructions.
 961 //===----------------------------------------------------------------------===//
 962 let isReMaterializable = 1 in {
 963 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 964 def ADR  : ADRI<0, "adr", adrlabel, []>;
 965 } // neverHasSideEffects = 1
 966
 967 def ADRP : ADRI<1, "adrp", adrplabel,
 968                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
 969 } // isReMaterializable = 1
 970
 971 // page address of a constant pool entry, block address
 972 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 973 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 974
 975 //===----------------------------------------------------------------------===//
 976 // Unconditional branch (register) instructions.
 977 //===----------------------------------------------------------------------===//
 978
 979 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 980 def RET  : BranchReg<0b0010, "ret", []>;
 981 def DRPS : SpecialReturn<0b0101, "drps">;
 982 def ERET : SpecialReturn<0b0100, "eret">;
 983 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 984
 985 // Default to the LR register.
 986 def : InstAlias<"ret", (RET LR)>;
 987
 988 let isCall = 1, Defs = [LR], Uses = [SP] in {
 989 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
 990 } // isCall
 991
 992 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 993 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 994 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 995
 996 // Create a separate pseudo-instruction for codegen to use so that we don't
 997 // flag lr as used in every function. It'll be restored before the RET by the
 998 // epilogue if it's legitimately used.
 999 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1000   let isTerminator = 1;
1001   let isBarrier = 1;
1002   let isReturn = 1;
1003 }
1004
1005 // This is a directive-like pseudo-instruction. The purpose is to insert an
1006 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1007 // (which in the usual case is a BLR).
1008 let hasSideEffects = 1 in
1009 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1010   let AsmString = ".tlsdesccall $sym";
1011 }
1012
1013 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1014 // gets expanded to two MCInsts during lowering.
1015 let isCall = 1, Defs = [LR] in
1016 def TLSDESC_BLR
1017     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1018              [(AArch64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1019
1020 def : Pat<(AArch64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1021           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1022 //===----------------------------------------------------------------------===//
1023 // Conditional branch (immediate) instruction.
1024 //===----------------------------------------------------------------------===//
1025 def Bcc : BranchCond;
1026
1027 //===----------------------------------------------------------------------===//
1028 // Compare-and-branch instructions.
1029 //===----------------------------------------------------------------------===//
1030 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1031 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1032
1033 //===----------------------------------------------------------------------===//
1034 // Test-bit-and-branch instructions.
1035 //===----------------------------------------------------------------------===//
1036 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1037 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1038
1039 //===----------------------------------------------------------------------===//
1040 // Unconditional branch (immediate) instructions.
1041 //===----------------------------------------------------------------------===//
1042 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1043 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1044 } // isBranch, isTerminator, isBarrier
1045
1046 let isCall = 1, Defs = [LR], Uses = [SP] in {
1047 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1048 } // isCall
1049 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1050
1051 //===----------------------------------------------------------------------===//
1052 // Exception generation instructions.
1053 //===----------------------------------------------------------------------===//
1054 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1055 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1056 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1057 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1058 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1059 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1060 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1061 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1062
1063 // DCPSn defaults to an immediate operand of zero if unspecified.
1064 def : InstAlias<"dcps1", (DCPS1 0)>;
1065 def : InstAlias<"dcps2", (DCPS2 0)>;
1066 def : InstAlias<"dcps3", (DCPS3 0)>;
1067
1068 //===----------------------------------------------------------------------===//
1069 // Load instructions.
1070 //===----------------------------------------------------------------------===//
1071
1072 // Pair (indexed, offset)
1073 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1074 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1075 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1076 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1077 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1078
1079 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1080
1081 // Pair (pre-indexed)
1082 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1083 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1084 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1085 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1086 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1087
1088 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1089
1090 // Pair (post-indexed)
1091 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1092 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1093 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1094 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1095 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1096
1097 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1098
1099
1100 // Pair (no allocate)
1101 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1102 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1103 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1104 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1105 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1106
1107 //---
1108 // (register offset)
1109 //---
1110
1111 // Integer
1112 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1113 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1114 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1115 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1116
1117 // Floating-point
1118 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1119 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1120 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1121 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1122 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1123
1124 // Load sign-extended half-word
1125 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1126 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1127
1128 // Load sign-extended byte
1129 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1130 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1131
1132 // Load sign-extended word
1133 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1134
1135 // Pre-fetch.
1136 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1137
1138 // For regular load, we do not have any alignment requirement.
1139 // Thus, it is safe to directly map the vector loads with interesting
1140 // addressing modes.
1141 // FIXME: We could do the same for bitconvert to floating point vectors.
1142 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1143                               ValueType ScalTy, ValueType VecTy,
1144                               Instruction LOADW, Instruction LOADX,
1145                               SubRegIndex sub> {
1146   def : Pat<(VecTy (scalar_to_vector (ScalTy
1147               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1148             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1149                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1150                            sub)>;
1151
1152   def : Pat<(VecTy (scalar_to_vector (ScalTy
1153               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1154             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1155                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1156                            sub)>;
1157 }
1158
1159 let AddedComplexity = 10 in {
1160 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1161 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1162
1163 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1164 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1165
1166 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1167 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1168
1169 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1170 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1171
1172 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1173
1174 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1175
1176
1177 def : Pat <(v1i64 (scalar_to_vector (i64
1178                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1179                                            ro_Wextend64:$extend))))),
1180            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1181
1182 def : Pat <(v1i64 (scalar_to_vector (i64
1183                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1184                                            ro_Xextend64:$extend))))),
1185            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1186 }
1187
1188 // Match all load 64 bits width whose type is compatible with FPR64
1189 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1190                         Instruction LOADW, Instruction LOADX> {
1191
1192   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1193             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1194
1195   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1196             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1197 }
1198
1199 let AddedComplexity = 10 in {
1200 let Predicates = [IsLE] in {
1201   // We must do vector loads with LD1 in big-endian.
1202   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1203   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1204   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1205   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1206 }
1207
1208 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1209 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1210
1211 // Match all load 128 bits width whose type is compatible with FPR128
1212 let Predicates = [IsLE] in {
1213   // We must do vector loads with LD1 in big-endian.
1214   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1215   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1216   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1217   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1218   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1219   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1220 }
1221 } // AddedComplexity = 10
1222
1223 // zextload -> i64
1224 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1225                             Instruction INSTW, Instruction INSTX> {
1226   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1227             (SUBREG_TO_REG (i64 0),
1228                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1229                            sub_32)>;
1230
1231   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1232             (SUBREG_TO_REG (i64 0),
1233                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1234                            sub_32)>;
1235 }
1236
1237 let AddedComplexity = 10 in {
1238   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1239   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1240   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1241
1242   // zextloadi1 -> zextloadi8
1243   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1244
1245   // extload -> zextload
1246   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1247   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1248   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1249
1250   // extloadi1 -> zextloadi8
1251   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1252 }
1253
1254
1255 // zextload -> i64
1256 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1257                             Instruction INSTW, Instruction INSTX> {
1258   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1259             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1260
1261   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1262             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1263
1264 }
1265
1266 let AddedComplexity = 10 in {
1267   // extload -> zextload
1268   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1269   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1270   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1271
1272   // zextloadi1 -> zextloadi8
1273   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1274 }
1275
1276 //---
1277 // (unsigned immediate)
1278 //---
1279 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1280                    [(set GPR64:$Rt,
1281                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1282 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1283                    [(set GPR32:$Rt,
1284                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1285 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1286                    [(set FPR8:$Rt,
1287                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1288 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1289                    [(set (f16 FPR16:$Rt),
1290                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1291 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1292                    [(set (f32 FPR32:$Rt),
1293                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1294 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1295                    [(set (f64 FPR64:$Rt),
1296                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1297 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1298                  [(set (f128 FPR128:$Rt),
1299                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1300
1301 // For regular load, we do not have any alignment requirement.
1302 // Thus, it is safe to directly map the vector loads with interesting
1303 // addressing modes.
1304 // FIXME: We could do the same for bitconvert to floating point vectors.
1305 def : Pat <(v8i8 (scalar_to_vector (i32
1306                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1307            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1308                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1309 def : Pat <(v16i8 (scalar_to_vector (i32
1310                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1311            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1312                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1313 def : Pat <(v4i16 (scalar_to_vector (i32
1314                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1315            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1316                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1317 def : Pat <(v8i16 (scalar_to_vector (i32
1318                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1319            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1320                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1321 def : Pat <(v2i32 (scalar_to_vector (i32
1322                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1323            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1324                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1325 def : Pat <(v4i32 (scalar_to_vector (i32
1326                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1327            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1328                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1329 def : Pat <(v1i64 (scalar_to_vector (i64
1330                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1331            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1332 def : Pat <(v2i64 (scalar_to_vector (i64
1333                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1334            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1335                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1336
1337 // Match all load 64 bits width whose type is compatible with FPR64
1338 let Predicates = [IsLE] in {
1339   // We must use LD1 to perform vector loads in big-endian.
1340   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1341             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1342   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1343             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1344   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1345             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1346   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1347             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1348 }
1349 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1350           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1351 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1352           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1353
1354 // Match all load 128 bits width whose type is compatible with FPR128
1355 let Predicates = [IsLE] in {
1356   // We must use LD1 to perform vector loads in big-endian.
1357   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1358             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1359   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1360             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1361   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1362             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1363   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1364             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1365   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1366             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1367   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1368             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1369 }
1370 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1371           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1372
1373 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1374                     [(set GPR32:$Rt,
1375                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1376                                                      uimm12s2:$offset)))]>;
1377 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1378                     [(set GPR32:$Rt,
1379                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1380                                                    uimm12s1:$offset)))]>;
1381 // zextload -> i64
1382 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1383     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1384 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1385     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1386
1387 // zextloadi1 -> zextloadi8
1388 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1389           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1390 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1391     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1392
1393 // extload -> zextload
1394 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1395           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1396 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1397           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1398 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1399           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1400 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1401     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1402 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1403     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1404 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1405     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1406 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1407     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1408
1409 // load sign-extended half-word
1410 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1411                      [(set GPR32:$Rt,
1412                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1413                                                       uimm12s2:$offset)))]>;
1414 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1415                      [(set GPR64:$Rt,
1416                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1417                                                       uimm12s2:$offset)))]>;
1418
1419 // load sign-extended byte
1420 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1421                      [(set GPR32:$Rt,
1422                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1423                                                     uimm12s1:$offset)))]>;
1424 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1425                      [(set GPR64:$Rt,
1426                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1427                                                     uimm12s1:$offset)))]>;
1428
1429 // load sign-extended word
1430 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1431                      [(set GPR64:$Rt,
1432                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1433                                                       uimm12s4:$offset)))]>;
1434
1435 // load zero-extended word
1436 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1437       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1438
1439 // Pre-fetch.
1440 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1441                         [(AArch64Prefetch imm:$Rt,
1442                                         (am_indexed64 GPR64sp:$Rn,
1443                                                       uimm12s8:$offset))]>;
1444
1445 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1446
1447 //---
1448 // (literal)
1449 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1450 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1451 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1452 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1453 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1454
1455 // load sign-extended word
1456 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1457
1458 // prefetch
1459 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1460 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1461
1462 //---
1463 // (unscaled immediate)
1464 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1465                     [(set GPR64:$Rt,
1466                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1467 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1468                     [(set GPR32:$Rt,
1469                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1470 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1471                     [(set FPR8:$Rt,
1472                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1473 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1474                     [(set FPR16:$Rt,
1475                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1476 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1477                     [(set (f32 FPR32:$Rt),
1478                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1479 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1480                     [(set (f64 FPR64:$Rt),
1481                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1482 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1483                     [(set (f128 FPR128:$Rt),
1484                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1485
1486 defm LDURHH
1487     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1488              [(set GPR32:$Rt,
1489                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1490 defm LDURBB
1491     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1492              [(set GPR32:$Rt,
1493                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1494
1495 // Match all load 64 bits width whose type is compatible with FPR64
1496 let Predicates = [IsLE] in {
1497   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1498             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1499   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1500             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1501   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1502             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1503   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1504             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1505 }
1506 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1507           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1508 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1509           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1510
1511 // Match all load 128 bits width whose type is compatible with FPR128
1512 let Predicates = [IsLE] in {
1513   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1514             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1515   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1516             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1517   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1518             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1519   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1520             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1521   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1522             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1523   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1524             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1525 }
1526
1527 //  anyext -> zext
1528 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1529           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1530 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1531           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1532 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1533           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1534 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1535     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1536 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1537     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1538 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1539     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1540 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1541     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1542 // unscaled zext
1543 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1544           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1545 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1546           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1547 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1548           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1549 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1550     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1551 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1552     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1553 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1554     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1555 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1556     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1557
1558
1559 //---
1560 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1561
1562 // Define new assembler match classes as we want to only match these when
1563 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1564 // associate a DiagnosticType either, as we want the diagnostic for the
1565 // canonical form (the scaled operand) to take precedence.
1566 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1567   let Name = "SImm9OffsetFB" # Width;
1568   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1569   let RenderMethod = "addImmOperands";
1570 }
1571
1572 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1573 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1574 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1575 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1576 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1577
1578 def simm9_offset_fb8 : Operand<i64> {
1579   let ParserMatchClass = SImm9OffsetFB8Operand;
1580 }
1581 def simm9_offset_fb16 : Operand<i64> {
1582   let ParserMatchClass = SImm9OffsetFB16Operand;
1583 }
1584 def simm9_offset_fb32 : Operand<i64> {
1585   let ParserMatchClass = SImm9OffsetFB32Operand;
1586 }
1587 def simm9_offset_fb64 : Operand<i64> {
1588   let ParserMatchClass = SImm9OffsetFB64Operand;
1589 }
1590 def simm9_offset_fb128 : Operand<i64> {
1591   let ParserMatchClass = SImm9OffsetFB128Operand;
1592 }
1593
1594 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1595                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1596 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1597                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1598 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1599                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1600 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1601                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1602 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1603                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1604 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1605                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1606 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1607                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1608
1609 // zextload -> i64
1610 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1611   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1612 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1613   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1614
1615 // load sign-extended half-word
1616 defm LDURSHW
1617     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1618                [(set GPR32:$Rt,
1619                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1620 defm LDURSHX
1621     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1622               [(set GPR64:$Rt,
1623                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1624
1625 // load sign-extended byte
1626 defm LDURSBW
1627     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1628                 [(set GPR32:$Rt,
1629                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1630 defm LDURSBX
1631     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1632                 [(set GPR64:$Rt,
1633                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1634
1635 // load sign-extended word
1636 defm LDURSW
1637     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1638               [(set GPR64:$Rt,
1639                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1640
1641 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1642 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1643                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1644 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1645                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1646 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1647                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1648 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1649                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1650 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1651                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1652 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1653                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1654 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1655                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1656
1657 // Pre-fetch.
1658 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1659                   [(AArch64Prefetch imm:$Rt,
1660                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1661
1662 //---
1663 // (unscaled immediate, unprivileged)
1664 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1665 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1666
1667 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1668 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1669
1670 // load sign-extended half-word
1671 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1672 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1673
1674 // load sign-extended byte
1675 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1676 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1677
1678 // load sign-extended word
1679 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1680
1681 //---
1682 // (immediate pre-indexed)
1683 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1684 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1685 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1686 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1687 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1688 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1689 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1690
1691 // load sign-extended half-word
1692 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1693 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1694
1695 // load sign-extended byte
1696 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1697 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1698
1699 // load zero-extended byte
1700 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1701 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1702
1703 // load sign-extended word
1704 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1705
1706 //---
1707 // (immediate post-indexed)
1708 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1709 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1710 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1711 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1712 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1713 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1714 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1715
1716 // load sign-extended half-word
1717 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1718 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1719
1720 // load sign-extended byte
1721 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1722 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1723
1724 // load zero-extended byte
1725 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1726 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1727
1728 // load sign-extended word
1729 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1730
1731 //===----------------------------------------------------------------------===//
1732 // Store instructions.
1733 //===----------------------------------------------------------------------===//
1734
1735 // Pair (indexed, offset)
1736 // FIXME: Use dedicated range-checked addressing mode operand here.
1737 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1738 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1739 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1740 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1741 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1742
1743 // Pair (pre-indexed)
1744 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1745 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1746 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1747 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1748 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1749
1750 // Pair (pre-indexed)
1751 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1752 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1753 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1754 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1755 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1756
1757 // Pair (no allocate)
1758 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1759 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1760 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1761 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1762 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1763
1764 //---
1765 // (Register offset)
1766
1767 // Integer
1768 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1769 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1770 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1771 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1772
1773
1774 // Floating-point
1775 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1776 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1777 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1778 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1779 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1780
1781 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1782                                  Instruction STRW, Instruction STRX> {
1783
1784   def : Pat<(storeop GPR64:$Rt,
1785                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1786             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1787                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1788
1789   def : Pat<(storeop GPR64:$Rt,
1790                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1791             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1792                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1793 }
1794
1795 let AddedComplexity = 10 in {
1796   // truncstore i64
1797   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1798   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1799   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1800 }
1801
1802 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1803                          Instruction STRW, Instruction STRX> {
1804   def : Pat<(store (VecTy FPR:$Rt),
1805                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1806             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1807
1808   def : Pat<(store (VecTy FPR:$Rt),
1809                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1810             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1811 }
1812
1813 let AddedComplexity = 10 in {
1814 // Match all store 64 bits width whose type is compatible with FPR64
1815 let Predicates = [IsLE] in {
1816   // We must use ST1 to store vectors in big-endian.
1817   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1818   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1819   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1820   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1821 }
1822
1823 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1824 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1825
1826 // Match all store 128 bits width whose type is compatible with FPR128
1827 let Predicates = [IsLE] in {
1828   // We must use ST1 to store vectors in big-endian.
1829   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1830   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1831   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1832   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1833   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1834   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1835 }
1836 } // AddedComplexity = 10
1837
1838 //---
1839 // (unsigned immediate)
1840 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1841                    [(store GPR64:$Rt,
1842                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1843 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1844                     [(store GPR32:$Rt,
1845                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1846 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1847                     [(store FPR8:$Rt,
1848                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1849 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1850                     [(store (f16 FPR16:$Rt),
1851                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1852 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1853                     [(store (f32 FPR32:$Rt),
1854                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1855 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1856                     [(store (f64 FPR64:$Rt),
1857                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1858 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1859
1860 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1861                      [(truncstorei16 GPR32:$Rt,
1862                                      (am_indexed16 GPR64sp:$Rn,
1863                                                    uimm12s2:$offset))]>;
1864 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1865                      [(truncstorei8 GPR32:$Rt,
1866                                     (am_indexed8 GPR64sp:$Rn,
1867                                                  uimm12s1:$offset))]>;
1868
1869 // Match all store 64 bits width whose type is compatible with FPR64
1870 let AddedComplexity = 10 in {
1871 let Predicates = [IsLE] in {
1872   // We must use ST1 to store vectors in big-endian.
1873   def : Pat<(store (v2f32 FPR64:$Rt),
1874                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1875             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1876   def : Pat<(store (v8i8 FPR64:$Rt),
1877                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1878             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1879   def : Pat<(store (v4i16 FPR64:$Rt),
1880                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1881             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1882   def : Pat<(store (v2i32 FPR64:$Rt),
1883                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1884             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1885 }
1886 def : Pat<(store (v1f64 FPR64:$Rt),
1887                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1888           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1889 def : Pat<(store (v1i64 FPR64:$Rt),
1890                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1891           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1892
1893 // Match all store 128 bits width whose type is compatible with FPR128
1894 let Predicates = [IsLE] in {
1895   // We must use ST1 to store vectors in big-endian.
1896   def : Pat<(store (v4f32 FPR128:$Rt),
1897                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1898             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1899   def : Pat<(store (v2f64 FPR128:$Rt),
1900                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1901             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1902   def : Pat<(store (v16i8 FPR128:$Rt),
1903                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1904             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1905   def : Pat<(store (v8i16 FPR128:$Rt),
1906                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1907             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1908   def : Pat<(store (v4i32 FPR128:$Rt),
1909                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1910             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1911   def : Pat<(store (v2i64 FPR128:$Rt),
1912                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1913             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1914 }
1915 def : Pat<(store (f128  FPR128:$Rt),
1916                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1917           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1918
1919 // truncstore i64
1920 def : Pat<(truncstorei32 GPR64:$Rt,
1921                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
1922   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
1923 def : Pat<(truncstorei16 GPR64:$Rt,
1924                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
1925   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
1926 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
1927   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
1928
1929 } // AddedComplexity = 10
1930
1931 //---
1932 // (unscaled immediate)
1933 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
1934                          [(store GPR64:$Rt,
1935                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1936 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
1937                          [(store GPR32:$Rt,
1938                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1939 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
1940                          [(store FPR8:$Rt,
1941                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1942 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
1943                          [(store (f16 FPR16:$Rt),
1944                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1945 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
1946                          [(store (f32 FPR32:$Rt),
1947                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1948 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
1949                          [(store (f64 FPR64:$Rt),
1950                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1951 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
1952                          [(store (f128 FPR128:$Rt),
1953                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
1954 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
1955                          [(truncstorei16 GPR32:$Rt,
1956                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1957 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
1958                          [(truncstorei8 GPR32:$Rt,
1959                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1960
1961 // Match all store 64 bits width whose type is compatible with FPR64
1962 let Predicates = [IsLE] in {
1963   // We must use ST1 to store vectors in big-endian.
1964   def : Pat<(store (v2f32 FPR64:$Rt),
1965                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1966             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1967   def : Pat<(store (v8i8 FPR64:$Rt),
1968                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1969             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1970   def : Pat<(store (v4i16 FPR64:$Rt),
1971                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1972             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1973   def : Pat<(store (v2i32 FPR64:$Rt),
1974                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1975             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1976 }
1977 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1978           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1979 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1980           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1981
1982 // Match all store 128 bits width whose type is compatible with FPR128
1983 let Predicates = [IsLE] in {
1984   // We must use ST1 to store vectors in big-endian.
1985   def : Pat<(store (v4f32 FPR128:$Rt),
1986                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
1987             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1988   def : Pat<(store (v2f64 FPR128:$Rt),
1989                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
1990             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1991   def : Pat<(store (v16i8 FPR128:$Rt),
1992                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
1993             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1994   def : Pat<(store (v8i16 FPR128:$Rt),
1995                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
1996             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1997   def : Pat<(store (v4i32 FPR128:$Rt),
1998                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
1999             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2000   def : Pat<(store (v2i64 FPR128:$Rt),
2001                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2002             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2003   def : Pat<(store (v2f64 FPR128:$Rt),
2004                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2005             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2006 }
2007
2008 // unscaled i64 truncating stores
2009 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2010   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2011 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2012   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2013 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2014   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2015
2016 //---
2017 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2018 def : InstAlias<"str $Rt, [$Rn, $offset]",
2019                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2020 def : InstAlias<"str $Rt, [$Rn, $offset]",
2021                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2022 def : InstAlias<"str $Rt, [$Rn, $offset]",
2023                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2024 def : InstAlias<"str $Rt, [$Rn, $offset]",
2025                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2026 def : InstAlias<"str $Rt, [$Rn, $offset]",
2027                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2028 def : InstAlias<"str $Rt, [$Rn, $offset]",
2029                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2030 def : InstAlias<"str $Rt, [$Rn, $offset]",
2031                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2032
2033 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2034                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2035 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2036                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2037
2038 //---
2039 // (unscaled immediate, unprivileged)
2040 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2041 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2042
2043 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2044 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2045
2046 //---
2047 // (immediate pre-indexed)
2048 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2049 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2050 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2051 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2052 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2053 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2054 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2055
2056 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2057 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2058
2059 // truncstore i64
2060 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2061   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2062            simm9:$off)>;
2063 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2064   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2065             simm9:$off)>;
2066 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2067   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2068             simm9:$off)>;
2069
2070 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2071           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2072 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2073           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2074 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2075           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2076 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2077           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2078 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2079           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2080 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2081           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2082
2083 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2084           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2085 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2086           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2087 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2088           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2089 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2090           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2091 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2092           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2093 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2094           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2095
2096 //---
2097 // (immediate post-indexed)
2098 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2099 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2100 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2101 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2102 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2103 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2104 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2105
2106 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2107 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2108
2109 // truncstore i64
2110 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2111   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2112             simm9:$off)>;
2113 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2114   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2115              simm9:$off)>;
2116 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2117   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2118              simm9:$off)>;
2119
2120 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2121           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2122 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2123           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2124 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2125           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2126 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2127           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2128 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2129           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2130 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2131           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2132
2133 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2134           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2135 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2136           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2137 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2138           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2139 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2140           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2141 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2142           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2143 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2144           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2145
2146 //===----------------------------------------------------------------------===//
2147 // Load/store exclusive instructions.
2148 //===----------------------------------------------------------------------===//
2149
2150 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2151 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2152 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2153 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2154
2155 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2156 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2157 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2158 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2159
2160 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2161 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2162 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2163 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2164
2165 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2166 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2167 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2168 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2169
2170 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2171 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2172 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2173 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2174
2175 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2176 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2177 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2178 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2179
2180 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2181 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2182
2183 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2184 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2185
2186 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2187 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2188
2189 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2190 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2191
2192 //===----------------------------------------------------------------------===//
2193 // Scaled floating point to integer conversion instructions.
2194 //===----------------------------------------------------------------------===//
2195
2196 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2197 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2198 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2199 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2200 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2201 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2202 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2203 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2204 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2205 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2206 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2207 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2208 let isCodeGenOnly = 1 in {
2209 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2210 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2211 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2212 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2213 }
2214
2215 //===----------------------------------------------------------------------===//
2216 // Scaled integer to floating point conversion instructions.
2217 //===----------------------------------------------------------------------===//
2218
2219 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2220 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2221
2222 //===----------------------------------------------------------------------===//
2223 // Unscaled integer to floating point conversion instruction.
2224 //===----------------------------------------------------------------------===//
2225
2226 defm FMOV : UnscaledConversion<"fmov">;
2227
2228 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2229 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2230
2231 //===----------------------------------------------------------------------===//
2232 // Floating point conversion instruction.
2233 //===----------------------------------------------------------------------===//
2234
2235 defm FCVT : FPConversion<"fcvt">;
2236
2237 def : Pat<(f32_to_f16 FPR32:$Rn),
2238           (i32 (COPY_TO_REGCLASS
2239                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2240                    GPR32))>;
2241
2242 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2243                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2244
2245 // When converting from f16 coming directly from a load, make sure we
2246 // load into the FPR16 registers rather than going through the GPRs.
2247 //   f16->f32
2248 def : Pat<(f32 (f16_to_f32 (i32
2249                 (zextloadi16 (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
2250                                     ro_Wextend16:$extend))))),
2251           (FCVTSHr (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend))>;
2252 def : Pat<(f32 (f16_to_f32 (i32
2253                 (zextloadi16 (ro_Xindexed16 GPR64sp:$Rn, GPR64:$Rm,
2254                                     ro_Xextend16:$extend))))),
2255           (FCVTSHr (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend16:$extend))>;
2256 def : Pat <(f32 (f16_to_f32 (i32
2257                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
2258            (FCVTSHr (LDRHui GPR64sp:$Rn, uimm12s2:$offset))>;
2259 def : Pat <(f32 (f16_to_f32 (i32
2260                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
2261            (FCVTSHr (LDURHi GPR64sp:$Rn, simm9:$offset))>;
2262
2263 //   f16->f64
2264 def : Pat<(f64 (fextend (f32 (f16_to_f32 (i32
2265                 (zextloadi16 (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
2266                                     ro_Wextend16:$extend))))))),
2267           (FCVTDHr (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend))>;
2268 def : Pat<(f64 (fextend (f32 (f16_to_f32 (i32
2269                 (zextloadi16 (ro_Xindexed16 GPR64sp:$Rn, GPR64:$Rm,
2270                                     ro_Xextend16:$extend))))))),
2271           (FCVTDHr (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend16:$extend))>;
2272 def : Pat <(f64 (fextend (f32 (f16_to_f32 (i32
2273                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))))),
2274            (FCVTDHr (LDRHui GPR64sp:$Rn, uimm12s2:$offset))>;
2275 def : Pat <(f64 (fextend (f32 (f16_to_f32 (i32
2276                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))))),
2277            (FCVTDHr (LDURHi GPR64sp:$Rn, simm9:$offset))>;
2278
2279
2280 //===----------------------------------------------------------------------===//
2281 // Floating point single operand instructions.
2282 //===----------------------------------------------------------------------===//
2283
2284 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2285 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2286 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2287 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2288 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2289 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2290 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2291 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2292
2293 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2294           (FRINTNDr FPR64:$Rn)>;
2295
2296 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2297 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2298 // <rdar://problem/13715968>
2299 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2300 let hasSideEffects = 1 in {
2301 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2302 }
2303
2304 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2305
2306 let SchedRW = [WriteFDiv] in {
2307 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2308 }
2309
2310 //===----------------------------------------------------------------------===//
2311 // Floating point two operand instructions.
2312 //===----------------------------------------------------------------------===//
2313
2314 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2315 let SchedRW = [WriteFDiv] in {
2316 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2317 }
2318 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2319 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2320 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2321 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2322 let SchedRW = [WriteFMul] in {
2323 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2324 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2325 }
2326 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2327
2328 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2329           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2330 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2331           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2332 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2333           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2334 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2335           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2336
2337 //===----------------------------------------------------------------------===//
2338 // Floating point three operand instructions.
2339 //===----------------------------------------------------------------------===//
2340
2341 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2342 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2343      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2344 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2345      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2346 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2347      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2348
2349 // The following def pats catch the case where the LHS of an FMA is negated.
2350 // The TriOpFrag above catches the case where the middle operand is negated.
2351
2352 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2353 // the NEON variant.
2354 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2355           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2356
2357 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2358           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2359
2360 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2361 // "(-a) + b*(-c)".
2362 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2363           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2364
2365 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2366           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2367
2368 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2369           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2370
2371 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2372           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2373
2374 //===----------------------------------------------------------------------===//
2375 // Floating point comparison instructions.
2376 //===----------------------------------------------------------------------===//
2377
2378 defm FCMPE : FPComparison<1, "fcmpe">;
2379 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2380
2381 //===----------------------------------------------------------------------===//
2382 // Floating point conditional comparison instructions.
2383 //===----------------------------------------------------------------------===//
2384
2385 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2386 defm FCCMP  : FPCondComparison<0, "fccmp">;
2387
2388 //===----------------------------------------------------------------------===//
2389 // Floating point conditional select instruction.
2390 //===----------------------------------------------------------------------===//
2391
2392 defm FCSEL : FPCondSelect<"fcsel">;
2393
2394 // CSEL instructions providing f128 types need to be handled by a
2395 // pseudo-instruction since the eventual code will need to introduce basic
2396 // blocks and control flow.
2397 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2398                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2399                       [(set (f128 FPR128:$Rd),
2400                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2401                                        (i32 imm:$cond), NZCV))]> {
2402   let Uses = [NZCV];
2403   let usesCustomInserter = 1;
2404 }
2405
2406
2407 //===----------------------------------------------------------------------===//
2408 // Floating point immediate move.
2409 //===----------------------------------------------------------------------===//
2410
2411 let isReMaterializable = 1 in {
2412 defm FMOV : FPMoveImmediate<"fmov">;
2413 }
2414
2415 //===----------------------------------------------------------------------===//
2416 // Advanced SIMD two vector instructions.
2417 //===----------------------------------------------------------------------===//
2418
2419 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2420 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2421 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2422 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2423 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2424 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2425 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2426 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2427 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2428 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2429
2430 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2431 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2432 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2433 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2434 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2435 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2436 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2437 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2438 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2439           (FCVTLv4i16 V64:$Rn)>;
2440 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2441                                                               (i64 4)))),
2442           (FCVTLv8i16 V128:$Rn)>;
2443 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2444 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2445                                                     (i64 2))))),
2446           (FCVTLv4i32 V128:$Rn)>;
2447
2448 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2449 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2450 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2451 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2452 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2453 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2454           (FCVTNv4i16 V128:$Rn)>;
2455 def : Pat<(concat_vectors V64:$Rd,
2456                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2457           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2458 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2459 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2460           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2461 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2462 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2463 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2464                                         int_aarch64_neon_fcvtxn>;
2465 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2466 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2467 let isCodeGenOnly = 1 in {
2468 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2469                                        int_aarch64_neon_fcvtzs>;
2470 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2471                                        int_aarch64_neon_fcvtzu>;
2472 }
2473 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2474 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2475 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2476 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2477 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2478 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2479 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2480 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2481 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2482 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2483 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2484 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2485                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2486 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2487 // Aliases for MVN -> NOT.
2488 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2489                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2490 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2491                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2492
2493 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2494 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2495 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2496 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2497 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2498 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2499 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2500
2501 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2502 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2503 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2504 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2505 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2506 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2507 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2508 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2509
2510 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2511 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2512 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2513 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2514 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2515
2516 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2517 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2518 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2519 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2520 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2521        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2522 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2523 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2524 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2525 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2526 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2527 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2528 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2529 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2530 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2531        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2532 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2533                     int_aarch64_neon_uaddlp>;
2534 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2535 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2536 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2537 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2538 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2539 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2540
2541 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2542 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2543
2544 // Patterns for vector long shift (by element width). These need to match all
2545 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2546 // definition.
2547 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2548   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2549             (SHLLv8i8 V64:$Rn)>;
2550   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2551             (SHLLv16i8 V128:$Rn)>;
2552   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2553             (SHLLv4i16 V64:$Rn)>;
2554   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2555             (SHLLv8i16 V128:$Rn)>;
2556   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2557             (SHLLv2i32 V64:$Rn)>;
2558   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2559             (SHLLv4i32 V128:$Rn)>;
2560 }
2561
2562 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2563 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2564 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2565
2566 //===----------------------------------------------------------------------===//
2567 // Advanced SIMD three vector instructions.
2568 //===----------------------------------------------------------------------===//
2569
2570 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2571 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2572 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2573 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2574 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2575 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2576 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2577 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2578 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2579 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2580 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2581 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2582 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2583 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2584 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2585 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2586 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2587 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2588 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2589 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2590 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2591 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2592 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2593 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2594 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2595
2596 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2597 // instruction expects the addend first, while the fma intrinsic puts it last.
2598 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2599             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2600 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2601             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2602
2603 // The following def pats catch the case where the LHS of an FMA is negated.
2604 // The TriOpFrag above catches the case where the middle operand is negated.
2605 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2606           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2607
2608 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2609           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2610
2611 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2612           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2613
2614 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2615 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2616 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2617 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2618 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2619 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2620                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2621 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2622                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2623 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2624 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2625 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2626       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2627 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2628 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2629 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2630 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2631 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2632 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2633 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2634 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2635 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2636 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2637 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2638 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2639 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2640 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2641 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2642 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2643 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2644 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2645       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2646 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2647 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2648 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2649 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2650 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2651 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2652 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2653 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2654 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2655 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2656 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2657 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2658 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2659 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2660
2661 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2662 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2663                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2664 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2665 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2666 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2667     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2668 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2669 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2670                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2671 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2672
2673 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2674           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2675 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2676           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2677 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2678           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2679 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2680           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2681
2682 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2683           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2684 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2685           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2686 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2687           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2688 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2689           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2690
2691 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2692                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2693 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2694                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2695 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2696                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2697 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2698                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2699
2700 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2701                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2702 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2703                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2704 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2705                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2706 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2707                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2708
2709 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2710                 "|cmls.8b\t$dst, $src1, $src2}",
2711                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2712 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2713                 "|cmls.16b\t$dst, $src1, $src2}",
2714                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2715 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2716                 "|cmls.4h\t$dst, $src1, $src2}",
2717                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2718 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2719                 "|cmls.8h\t$dst, $src1, $src2}",
2720                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2721 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2722                 "|cmls.2s\t$dst, $src1, $src2}",
2723                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2724 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2725                 "|cmls.4s\t$dst, $src1, $src2}",
2726                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2727 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2728                 "|cmls.2d\t$dst, $src1, $src2}",
2729                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2730
2731 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2732                 "|cmlo.8b\t$dst, $src1, $src2}",
2733                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2734 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2735                 "|cmlo.16b\t$dst, $src1, $src2}",
2736                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2737 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2738                 "|cmlo.4h\t$dst, $src1, $src2}",
2739                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2740 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2741                 "|cmlo.8h\t$dst, $src1, $src2}",
2742                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2743 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2744                 "|cmlo.2s\t$dst, $src1, $src2}",
2745                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2746 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2747                 "|cmlo.4s\t$dst, $src1, $src2}",
2748                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2749 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2750                 "|cmlo.2d\t$dst, $src1, $src2}",
2751                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2752
2753 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2754                 "|cmle.8b\t$dst, $src1, $src2}",
2755                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2756 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2757                 "|cmle.16b\t$dst, $src1, $src2}",
2758                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2759 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2760                 "|cmle.4h\t$dst, $src1, $src2}",
2761                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2762 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2763                 "|cmle.8h\t$dst, $src1, $src2}",
2764                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2765 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2766                 "|cmle.2s\t$dst, $src1, $src2}",
2767                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2768 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2769                 "|cmle.4s\t$dst, $src1, $src2}",
2770                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2771 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2772                 "|cmle.2d\t$dst, $src1, $src2}",
2773                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2774
2775 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2776                 "|cmlt.8b\t$dst, $src1, $src2}",
2777                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2778 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2779                 "|cmlt.16b\t$dst, $src1, $src2}",
2780                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2781 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2782                 "|cmlt.4h\t$dst, $src1, $src2}",
2783                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2784 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2785                 "|cmlt.8h\t$dst, $src1, $src2}",
2786                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2787 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2788                 "|cmlt.2s\t$dst, $src1, $src2}",
2789                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2790 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2791                 "|cmlt.4s\t$dst, $src1, $src2}",
2792                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2793 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2794                 "|cmlt.2d\t$dst, $src1, $src2}",
2795                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2796
2797 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2798                 "|fcmle.2s\t$dst, $src1, $src2}",
2799                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2800 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2801                 "|fcmle.4s\t$dst, $src1, $src2}",
2802                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2803 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2804                 "|fcmle.2d\t$dst, $src1, $src2}",
2805                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2806
2807 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2808                 "|fcmlt.2s\t$dst, $src1, $src2}",
2809                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2810 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2811                 "|fcmlt.4s\t$dst, $src1, $src2}",
2812                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2813 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2814                 "|fcmlt.2d\t$dst, $src1, $src2}",
2815                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2816
2817 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2818                 "|facle.2s\t$dst, $src1, $src2}",
2819                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2820 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2821                 "|facle.4s\t$dst, $src1, $src2}",
2822                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2823 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2824                 "|facle.2d\t$dst, $src1, $src2}",
2825                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2826
2827 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2828                 "|faclt.2s\t$dst, $src1, $src2}",
2829                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2830 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2831                 "|faclt.4s\t$dst, $src1, $src2}",
2832                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2833 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2834                 "|faclt.2d\t$dst, $src1, $src2}",
2835                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2836
2837 //===----------------------------------------------------------------------===//
2838 // Advanced SIMD three scalar instructions.
2839 //===----------------------------------------------------------------------===//
2840
2841 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2842 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2843 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2844 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2845 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2846 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2847 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2848 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2849 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2850           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2851 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2852                                      int_aarch64_neon_facge>;
2853 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2854                                      int_aarch64_neon_facgt>;
2855 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2856 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2857 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2858 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2859 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2860 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
2861 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
2862 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
2863 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
2864 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
2865 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
2866 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
2867 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
2868 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
2869 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2870 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
2871 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
2872 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
2873 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
2874 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
2875 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
2876
2877 def : InstAlias<"cmls $dst, $src1, $src2",
2878                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2879 def : InstAlias<"cmle $dst, $src1, $src2",
2880                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2881 def : InstAlias<"cmlo $dst, $src1, $src2",
2882                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2883 def : InstAlias<"cmlt $dst, $src1, $src2",
2884                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2885 def : InstAlias<"fcmle $dst, $src1, $src2",
2886                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2887 def : InstAlias<"fcmle $dst, $src1, $src2",
2888                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2889 def : InstAlias<"fcmlt $dst, $src1, $src2",
2890                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2891 def : InstAlias<"fcmlt $dst, $src1, $src2",
2892                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2893 def : InstAlias<"facle $dst, $src1, $src2",
2894                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2895 def : InstAlias<"facle $dst, $src1, $src2",
2896                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2897 def : InstAlias<"faclt $dst, $src1, $src2",
2898                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2899 def : InstAlias<"faclt $dst, $src1, $src2",
2900                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2901
2902 //===----------------------------------------------------------------------===//
2903 // Advanced SIMD three scalar instructions (mixed operands).
2904 //===----------------------------------------------------------------------===//
2905 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2906                                        int_aarch64_neon_sqdmulls_scalar>;
2907 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2908 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2909
2910 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
2911                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2912                                                         (i32 FPR32:$Rm))))),
2913           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2914 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
2915                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2916                                                         (i32 FPR32:$Rm))))),
2917           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2918
2919 //===----------------------------------------------------------------------===//
2920 // Advanced SIMD two scalar instructions.
2921 //===----------------------------------------------------------------------===//
2922
2923 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
2924 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
2925 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
2926 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
2927 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
2928 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
2929 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2930 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2931 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2932 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2933 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2934 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2935 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2936 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2937 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2938 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2939 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2940 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2941 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2942 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2943 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2944 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2945 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2946 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2947 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2948 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2949                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2950 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
2951 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2952 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2953 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
2954 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
2955 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2956                                      int_aarch64_neon_suqadd>;
2957 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
2958 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
2959 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2960                                     int_aarch64_neon_usqadd>;
2961
2962 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2963
2964 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
2965           (FCVTASv1i64 FPR64:$Rn)>;
2966 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
2967           (FCVTAUv1i64 FPR64:$Rn)>;
2968 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
2969           (FCVTMSv1i64 FPR64:$Rn)>;
2970 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2971           (FCVTMUv1i64 FPR64:$Rn)>;
2972 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
2973           (FCVTNSv1i64 FPR64:$Rn)>;
2974 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2975           (FCVTNUv1i64 FPR64:$Rn)>;
2976 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
2977           (FCVTPSv1i64 FPR64:$Rn)>;
2978 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2979           (FCVTPUv1i64 FPR64:$Rn)>;
2980
2981 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
2982           (FRECPEv1i32 FPR32:$Rn)>;
2983 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
2984           (FRECPEv1i64 FPR64:$Rn)>;
2985 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
2986           (FRECPEv1i64 FPR64:$Rn)>;
2987
2988 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
2989           (FRECPXv1i32 FPR32:$Rn)>;
2990 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
2991           (FRECPXv1i64 FPR64:$Rn)>;
2992
2993 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
2994           (FRSQRTEv1i32 FPR32:$Rn)>;
2995 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
2996           (FRSQRTEv1i64 FPR64:$Rn)>;
2997 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
2998           (FRSQRTEv1i64 FPR64:$Rn)>;
2999
3000 // If an integer is about to be converted to a floating point value,
3001 // just load it on the floating point unit.
3002 // Here are the patterns for 8 and 16-bits to float.
3003 // 8-bits -> float.
3004 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3005                              SDPatternOperator loadop, Instruction UCVTF,
3006                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3007                              SubRegIndex sub> {
3008   def : Pat<(DstTy (uint_to_fp (SrcTy
3009                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3010                                       ro.Wext:$extend))))),
3011            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3012                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3013                                  sub))>;
3014
3015   def : Pat<(DstTy (uint_to_fp (SrcTy
3016                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3017                                       ro.Wext:$extend))))),
3018            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3019                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3020                                  sub))>;
3021 }
3022
3023 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3024                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3025 def : Pat <(f32 (uint_to_fp (i32
3026                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3027            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3028                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3029 def : Pat <(f32 (uint_to_fp (i32
3030                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3031            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3032                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3033 // 16-bits -> float.
3034 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3035                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3036 def : Pat <(f32 (uint_to_fp (i32
3037                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3038            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3039                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3040 def : Pat <(f32 (uint_to_fp (i32
3041                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3042            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3043                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3044 // 32-bits are handled in target specific dag combine:
3045 // performIntToFpCombine.
3046 // 64-bits integer to 32-bits floating point, not possible with
3047 // UCVTF on floating point registers (both source and destination
3048 // must have the same size).
3049
3050 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3051 // 8-bits -> double.
3052 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3053                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3054 def : Pat <(f64 (uint_to_fp (i32
3055                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3056            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3057                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3058 def : Pat <(f64 (uint_to_fp (i32
3059                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3060            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3061                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3062 // 16-bits -> double.
3063 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3064                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3065 def : Pat <(f64 (uint_to_fp (i32
3066                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3067            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3068                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3069 def : Pat <(f64 (uint_to_fp (i32
3070                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3071            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3072                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3073 // 32-bits -> double.
3074 defm : UIntToFPROLoadPat<f64, i32, load,
3075                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3076 def : Pat <(f64 (uint_to_fp (i32
3077                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3078            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3079                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3080 def : Pat <(f64 (uint_to_fp (i32
3081                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3082            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3083                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3084 // 64-bits -> double are handled in target specific dag combine:
3085 // performIntToFpCombine.
3086
3087 //===----------------------------------------------------------------------===//
3088 // Advanced SIMD three different-sized vector instructions.
3089 //===----------------------------------------------------------------------===//
3090
3091 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3092 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3093 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3094 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3095 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3096 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3097                                              int_aarch64_neon_sabd>;
3098 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3099                                           int_aarch64_neon_sabd>;
3100 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3101             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3102 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3103                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3104 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3105     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3106 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3107     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3108 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3109 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3110                                                int_aarch64_neon_sqadd>;
3111 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3112                                                int_aarch64_neon_sqsub>;
3113 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3114                                      int_aarch64_neon_sqdmull>;
3115 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3116                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3117 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3118                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3119 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3120                                               int_aarch64_neon_uabd>;
3121 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3122                                           int_aarch64_neon_uabd>;
3123 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3124                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3125 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3126                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3127 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3128     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3129 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3130     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3131 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3132 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3133                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3134 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3135                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3136
3137 // Patterns for 64-bit pmull
3138 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3139           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3140 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3141                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3142           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3143
3144 // CodeGen patterns for addhn and subhn instructions, which can actually be
3145 // written in LLVM IR without too much difficulty.
3146
3147 // ADDHN
3148 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3149           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3150 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3151                                            (i32 16))))),
3152           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3153 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3154                                            (i32 32))))),
3155           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3156 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3157                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3158                                                     (i32 8))))),
3159           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3160                             V128:$Rn, V128:$Rm)>;
3161 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3162                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3163                                                     (i32 16))))),
3164           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3165                             V128:$Rn, V128:$Rm)>;
3166 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3167                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3168                                                     (i32 32))))),
3169           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3170                             V128:$Rn, V128:$Rm)>;
3171
3172 // SUBHN
3173 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3174           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3175 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3176                                            (i32 16))))),
3177           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3178 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3179                                            (i32 32))))),
3180           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3181 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3182                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3183                                                     (i32 8))))),
3184           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3185                             V128:$Rn, V128:$Rm)>;
3186 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3187                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3188                                                     (i32 16))))),
3189           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3190                             V128:$Rn, V128:$Rm)>;
3191 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3192                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3193                                                     (i32 32))))),
3194           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3195                             V128:$Rn, V128:$Rm)>;
3196
3197 //----------------------------------------------------------------------------
3198 // AdvSIMD bitwise extract from vector instruction.
3199 //----------------------------------------------------------------------------
3200
3201 defm EXT : SIMDBitwiseExtract<"ext">;
3202
3203 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3204           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3205 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3206           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3207 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3208           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3209 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3210           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3211 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3212           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3213 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3214           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3215 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3216           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3217 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3218           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3219
3220 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3221 // 128-bit vector.
3222 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3223           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3224 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3225           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3226 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3227           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3228 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3229           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3230 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3231           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3232 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3233           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3234
3235
3236 //----------------------------------------------------------------------------
3237 // AdvSIMD zip vector
3238 //----------------------------------------------------------------------------
3239
3240 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3241 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3242 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3243 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3244 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3245 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3246
3247 //----------------------------------------------------------------------------
3248 // AdvSIMD TBL/TBX instructions
3249 //----------------------------------------------------------------------------
3250
3251 defm TBL : SIMDTableLookup<    0, "tbl">;
3252 defm TBX : SIMDTableLookupTied<1, "tbx">;
3253
3254 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3255           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3256 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3257           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3258
3259 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3260                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3261           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3262 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3263                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3264           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3265
3266
3267 //----------------------------------------------------------------------------
3268 // AdvSIMD scalar CPY instruction
3269 //----------------------------------------------------------------------------
3270
3271 defm CPY : SIMDScalarCPY<"cpy">;
3272
3273 //----------------------------------------------------------------------------
3274 // AdvSIMD scalar pairwise instructions
3275 //----------------------------------------------------------------------------
3276
3277 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3278 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3279 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3280 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3281 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3282 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3283 def : Pat<(i64 (int_aarch64_neon_saddv (v2i64 V128:$Rn))),
3284           (ADDPv2i64p V128:$Rn)>;
3285 def : Pat<(i64 (int_aarch64_neon_uaddv (v2i64 V128:$Rn))),
3286           (ADDPv2i64p V128:$Rn)>;
3287 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3288           (FADDPv2i32p V64:$Rn)>;
3289 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3290           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3291 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3292           (FADDPv2i64p V128:$Rn)>;
3293 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3294           (FMAXNMPv2i32p V64:$Rn)>;
3295 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3296           (FMAXNMPv2i64p V128:$Rn)>;
3297 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3298           (FMAXPv2i32p V64:$Rn)>;
3299 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3300           (FMAXPv2i64p V128:$Rn)>;
3301 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3302           (FMINNMPv2i32p V64:$Rn)>;
3303 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3304           (FMINNMPv2i64p V128:$Rn)>;
3305 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3306           (FMINPv2i32p V64:$Rn)>;
3307 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3308           (FMINPv2i64p V128:$Rn)>;
3309
3310 //----------------------------------------------------------------------------
3311 // AdvSIMD INS/DUP instructions
3312 //----------------------------------------------------------------------------
3313
3314 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3315 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3316 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3317 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3318 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3319 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3320 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3321
3322 def DUPv2i64lane : SIMDDup64FromElement;
3323 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3324 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3325 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3326 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3327 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3328 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3329
3330 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3331           (v2f32 (DUPv2i32lane
3332             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3333             (i64 0)))>;
3334 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3335           (v4f32 (DUPv4i32lane
3336             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3337             (i64 0)))>;
3338 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3339           (v2f64 (DUPv2i64lane
3340             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3341             (i64 0)))>;
3342
3343 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3344           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3345 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3346          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3347 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3348           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3349
3350 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3351 // instruction even if the types don't match: we just have to remap the lane
3352 // carefully. N.b. this trick only applies to truncations.
3353 def VecIndex_x2 : SDNodeXForm<imm, [{
3354   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3355 }]>;
3356 def VecIndex_x4 : SDNodeXForm<imm, [{
3357   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3358 }]>;
3359 def VecIndex_x8 : SDNodeXForm<imm, [{
3360   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3361 }]>;
3362
3363 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3364                             ValueType Src128VT, ValueType ScalVT,
3365                             Instruction DUP, SDNodeXForm IdxXFORM> {
3366   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3367                                                      imm:$idx)))),
3368             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3369
3370   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3371                                                      imm:$idx)))),
3372             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3373 }
3374
3375 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3376 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3377 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3378
3379 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3380 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3381 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3382
3383 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3384                                SDNodeXForm IdxXFORM> {
3385   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3386                                                          imm:$idx))))),
3387             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3388
3389   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3390                                                          imm:$idx))))),
3391             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3392 }
3393
3394 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3395 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3396 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3397
3398 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3399 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3400 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3401
3402 // SMOV and UMOV definitions, with some extra patterns for convenience
3403 defm SMOV : SMov;
3404 defm UMOV : UMov;
3405
3406 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3407           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3408 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3409           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3410 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3411           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3412 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3413           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3414 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3415           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3416 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3417           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3418
3419 // Extracting i8 or i16 elements will have the zero-extend transformed to
3420 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3421 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3422 // bits of the destination register.
3423 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3424                (i32 0xff)),
3425           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3426 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3427                (i32 0xffff)),
3428           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3429
3430 defm INS : SIMDIns;
3431
3432 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3433           (SUBREG_TO_REG (i32 0),
3434                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3435 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3436           (SUBREG_TO_REG (i32 0),
3437                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3438
3439 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3440           (SUBREG_TO_REG (i32 0),
3441                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3442 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3443           (SUBREG_TO_REG (i32 0),
3444                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3445
3446 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3447             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3448                                   (i32 FPR32:$Rn), ssub))>;
3449 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3450             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3451                                   (i32 FPR32:$Rn), ssub))>;
3452 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3453             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3454                                   (i64 FPR64:$Rn), dsub))>;
3455
3456 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3457           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3458 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3459           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3460 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3461           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3462
3463 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3464             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3465           (EXTRACT_SUBREG
3466             (INSvi32lane
3467               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3468               VectorIndexS:$imm,
3469               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3470               (i64 0)),
3471             dsub)>;
3472 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3473             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3474           (INSvi32lane
3475             V128:$Rn, VectorIndexS:$imm,
3476             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3477             (i64 0))>;
3478 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3479             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3480           (INSvi64lane
3481             V128:$Rn, VectorIndexD:$imm,
3482             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3483             (i64 0))>;
3484
3485 // Copy an element at a constant index in one vector into a constant indexed
3486 // element of another.
3487 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3488 // index type and INS extension
3489 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3490                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3491                    VectorIndexB:$idx2)),
3492           (v16i8 (INSvi8lane
3493                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3494           )>;
3495 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3496                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3497                    VectorIndexH:$idx2)),
3498           (v8i16 (INSvi16lane
3499                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3500           )>;
3501 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3502                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3503                    VectorIndexS:$idx2)),
3504           (v4i32 (INSvi32lane
3505                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3506           )>;
3507 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3508                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3509                    VectorIndexD:$idx2)),
3510           (v2i64 (INSvi64lane
3511                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3512           )>;
3513
3514 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3515                                 ValueType VTScal, Instruction INS> {
3516   def : Pat<(VT128 (vector_insert V128:$src,
3517                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3518                         imm:$Immd)),
3519             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3520
3521   def : Pat<(VT128 (vector_insert V128:$src,
3522                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3523                         imm:$Immd)),
3524             (INS V128:$src, imm:$Immd,
3525                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3526
3527   def : Pat<(VT64 (vector_insert V64:$src,
3528                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3529                         imm:$Immd)),
3530             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3531                                  imm:$Immd, V128:$Rn, imm:$Immn),
3532                             dsub)>;
3533
3534   def : Pat<(VT64 (vector_insert V64:$src,
3535                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3536                         imm:$Immd)),
3537             (EXTRACT_SUBREG
3538                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3539                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3540                 dsub)>;
3541 }
3542
3543 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3544 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3545 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3546 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3547 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3548 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3549
3550
3551 // Floating point vector extractions are codegen'd as either a sequence of
3552 // subregister extractions, possibly fed by an INS if the lane number is
3553 // anything other than zero.
3554 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3555           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3556 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3557           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3558 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3559           (f64 (EXTRACT_SUBREG
3560             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3561                          V128:$Rn, VectorIndexD:$idx),
3562             dsub))>;
3563 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3564           (f32 (EXTRACT_SUBREG
3565             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3566                          V128:$Rn, VectorIndexS:$idx),
3567             ssub))>;
3568
3569 // All concat_vectors operations are canonicalised to act on i64 vectors for
3570 // AArch64. In the general case we need an instruction, which had just as well be
3571 // INS.
3572 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3573   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3574         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3575                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3576
3577 def : ConcatPat<v2i64, v1i64>;
3578 def : ConcatPat<v2f64, v1f64>;
3579 def : ConcatPat<v4i32, v2i32>;
3580 def : ConcatPat<v4f32, v2f32>;
3581 def : ConcatPat<v8i16, v4i16>;
3582 def : ConcatPat<v16i8, v8i8>;
3583
3584 // If the high lanes are undef, though, we can just ignore them:
3585 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3586   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3587         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3588
3589 def : ConcatUndefPat<v2i64, v1i64>;
3590 def : ConcatUndefPat<v2f64, v1f64>;
3591 def : ConcatUndefPat<v4i32, v2i32>;
3592 def : ConcatUndefPat<v4f32, v2f32>;
3593 def : ConcatUndefPat<v8i16, v4i16>;
3594 def : ConcatUndefPat<v16i8, v8i8>;
3595
3596 //----------------------------------------------------------------------------
3597 // AdvSIMD across lanes instructions
3598 //----------------------------------------------------------------------------
3599
3600 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3601 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3602 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3603 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3604 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3605 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3606 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3607 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3608 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3609 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3610 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3611
3612 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3613 // If there is a sign extension after this intrinsic, consume it as smov already
3614 // performed it
3615   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3616         (i32 (SMOVvi8to32
3617           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3618             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3619           (i64 0)))>;
3620   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3621         (i32 (SMOVvi8to32
3622           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3623             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3624           (i64 0)))>;
3625 // If there is a sign extension after this intrinsic, consume it as smov already
3626 // performed it
3627 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3628         (i32 (SMOVvi8to32
3629           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3630            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3631           (i64 0)))>;
3632 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3633         (i32 (SMOVvi8to32
3634           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3635            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3636           (i64 0)))>;
3637 // If there is a sign extension after this intrinsic, consume it as smov already
3638 // performed it
3639 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3640           (i32 (SMOVvi16to32
3641            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3642             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3643            (i64 0)))>;
3644 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3645           (i32 (SMOVvi16to32
3646            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3647             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3648            (i64 0)))>;
3649 // If there is a sign extension after this intrinsic, consume it as smov already
3650 // performed it
3651 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3652         (i32 (SMOVvi16to32
3653           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3654            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3655           (i64 0)))>;
3656 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3657         (i32 (SMOVvi16to32
3658           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3659            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3660           (i64 0)))>;
3661
3662 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3663         (i32 (EXTRACT_SUBREG
3664           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3665            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3666           ssub))>;
3667 }
3668
3669 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3670 // If there is a masking operation keeping only what has been actually
3671 // generated, consume it.
3672   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3673         (i32 (EXTRACT_SUBREG
3674           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3675             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3676           ssub))>;
3677   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3678         (i32 (EXTRACT_SUBREG
3679           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3680             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3681           ssub))>;
3682 // If there is a masking operation keeping only what has been actually
3683 // generated, consume it.
3684 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3685         (i32 (EXTRACT_SUBREG
3686           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3687             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3688           ssub))>;
3689 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3690         (i32 (EXTRACT_SUBREG
3691           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3692             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3693           ssub))>;
3694
3695 // If there is a masking operation keeping only what has been actually
3696 // generated, consume it.
3697 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3698           (i32 (EXTRACT_SUBREG
3699             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3700               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3701             ssub))>;
3702 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3703           (i32 (EXTRACT_SUBREG
3704             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3705               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3706             ssub))>;
3707 // If there is a masking operation keeping only what has been actually
3708 // generated, consume it.
3709 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3710         (i32 (EXTRACT_SUBREG
3711           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3712             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3713           ssub))>;
3714 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3715         (i32 (EXTRACT_SUBREG
3716           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3717             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3718           ssub))>;
3719
3720 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3721         (i32 (EXTRACT_SUBREG
3722           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3723             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3724           ssub))>;
3725
3726 }
3727
3728 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3729   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3730         (i32 (SMOVvi16to32
3731           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3732             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3733           (i64 0)))>;
3734 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3735         (i32 (SMOVvi16to32
3736           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3737            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3738           (i64 0)))>;
3739
3740 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3741           (i32 (EXTRACT_SUBREG
3742            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3743             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3744            ssub))>;
3745 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3746         (i32 (EXTRACT_SUBREG
3747           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3748            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3749           ssub))>;
3750
3751 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3752         (i64 (EXTRACT_SUBREG
3753           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3754            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3755           dsub))>;
3756 }
3757
3758 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3759                                                 Intrinsic intOp> {
3760   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3761         (i32 (EXTRACT_SUBREG
3762           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3763             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3764           ssub))>;
3765 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3766         (i32 (EXTRACT_SUBREG
3767           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3768             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3769           ssub))>;
3770
3771 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3772           (i32 (EXTRACT_SUBREG
3773             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3774               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3775             ssub))>;
3776 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3777         (i32 (EXTRACT_SUBREG
3778           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3779             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3780           ssub))>;
3781
3782 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3783         (i64 (EXTRACT_SUBREG
3784           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3785             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3786           dsub))>;
3787 }
3788
3789 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_aarch64_neon_saddv>;
3790 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3791 def : Pat<(i32 (int_aarch64_neon_saddv (v2i32 V64:$Rn))),
3792           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3793
3794 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_aarch64_neon_uaddv>;
3795 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3796 def : Pat<(i32 (int_aarch64_neon_uaddv (v2i32 V64:$Rn))),
3797           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3798
3799 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_aarch64_neon_smaxv>;
3800 def : Pat<(i32 (int_aarch64_neon_smaxv (v2i32 V64:$Rn))),
3801            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3802
3803 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_aarch64_neon_sminv>;
3804 def : Pat<(i32 (int_aarch64_neon_sminv (v2i32 V64:$Rn))),
3805            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3806
3807 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_aarch64_neon_umaxv>;
3808 def : Pat<(i32 (int_aarch64_neon_umaxv (v2i32 V64:$Rn))),
3809            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3810
3811 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_aarch64_neon_uminv>;
3812 def : Pat<(i32 (int_aarch64_neon_uminv (v2i32 V64:$Rn))),
3813            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3814
3815 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
3816 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
3817
3818 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3819 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
3820           (i64 (EXTRACT_SUBREG
3821             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3822               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3823             dsub))>;
3824 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3825 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
3826           (i64 (EXTRACT_SUBREG
3827             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3828               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3829             dsub))>;
3830
3831 //------------------------------------------------------------------------------
3832 // AdvSIMD modified immediate instructions
3833 //------------------------------------------------------------------------------
3834
3835 // AdvSIMD BIC
3836 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
3837 // AdvSIMD ORR
3838 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
3839
3840 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3841 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3842 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3843 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3844
3845 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3846 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3847 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3848 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3849
3850 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3851 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3852 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3853 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3854
3855 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3856 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3857 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3858 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3859
3860 // AdvSIMD FMOV
3861 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3862                                               "fmov", ".2d",
3863                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3864 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3865                                               "fmov", ".2s",
3866                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3867 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3868                                               "fmov", ".4s",
3869                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
3870
3871 // AdvSIMD MOVI
3872
3873 // EDIT byte mask: scalar
3874 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3875 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3876                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3877 // The movi_edit node has the immediate value already encoded, so we use
3878 // a plain imm0_255 here.
3879 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
3880           (MOVID imm0_255:$shift)>;
3881
3882 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3883 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3884 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3885 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3886
3887 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3888 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3889 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3890 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3891
3892 // EDIT byte mask: 2d
3893
3894 // The movi_edit node has the immediate value already encoded, so we use
3895 // a plain imm0_255 in the pattern
3896 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3897 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3898                                                 simdimmtype10,
3899                                                 "movi", ".2d",
3900                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
3901
3902
3903 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3904 // Complexity is added to break a tie with a plain MOVI.
3905 let AddedComplexity = 1 in {
3906 def : Pat<(f32   fpimm0),
3907           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3908       Requires<[HasZCZ]>;
3909 def : Pat<(f64   fpimm0),
3910           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3911       Requires<[HasZCZ]>;
3912 }
3913
3914 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3915 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3916 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3917 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3918
3919 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3920 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3921 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3922 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3923
3924 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3925 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3926
3927 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3928 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3929
3930 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3931 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3932 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3933 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3934
3935 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3936 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3937 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3938 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3939
3940 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3941           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3942 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3943           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3944 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3945           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3946 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3947           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3948
3949 // EDIT per word: 2s & 4s with MSL shifter
3950 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3951                       [(set (v2i32 V64:$Rd),
3952                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3953 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3954                       [(set (v4i32 V128:$Rd),
3955                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3956
3957 // Per byte: 8b & 16b
3958 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3959                                                  "movi", ".8b",
3960                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
3961 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3962                                                  "movi", ".16b",
3963                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
3964
3965 // AdvSIMD MVNI
3966
3967 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3968 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3969
3970 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3971 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3972 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3973 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3974
3975 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3976 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3977 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3978 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3979
3980 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3981           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3982 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3983           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3984 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3985           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3986 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3987           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3988
3989 // EDIT per word: 2s & 4s with MSL shifter
3990 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3991                       [(set (v2i32 V64:$Rd),
3992                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3993 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3994                       [(set (v4i32 V128:$Rd),
3995                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3996
3997 //----------------------------------------------------------------------------
3998 // AdvSIMD indexed element
3999 //----------------------------------------------------------------------------
4000
4001 let neverHasSideEffects = 1 in {
4002   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4003   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4004 }
4005
4006 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4007 // instruction expects the addend first, while the intrinsic expects it last.
4008
4009 // On the other hand, there are quite a few valid combinatorial options due to
4010 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4011 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4012            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4013 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4014            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4015
4016 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4017            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4018 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4019            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4020 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4021            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4022 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4023            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4024
4025 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4026   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4027   // and DUP scalar.
4028   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4029                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4030                                            VectorIndexS:$idx))),
4031             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4032   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4033                            (v2f32 (AArch64duplane32
4034                                       (v4f32 (insert_subvector undef,
4035                                                  (v2f32 (fneg V64:$Rm)),
4036                                                  (i32 0))),
4037                                       VectorIndexS:$idx)))),
4038             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4039                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4040                                VectorIndexS:$idx)>;
4041   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4042                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4043             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4044                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4045
4046   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4047   // and DUP scalar.
4048   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4049                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4050                                            VectorIndexS:$idx))),
4051             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4052                                VectorIndexS:$idx)>;
4053   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4054                            (v4f32 (AArch64duplane32
4055                                       (v4f32 (insert_subvector undef,
4056                                                  (v2f32 (fneg V64:$Rm)),
4057                                                  (i32 0))),
4058                                       VectorIndexS:$idx)))),
4059             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4060                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4061                                VectorIndexS:$idx)>;
4062   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4063                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4064             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4065                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4066
4067   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4068   // (DUPLANE from 64-bit would be trivial).
4069   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4070                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4071                                            VectorIndexD:$idx))),
4072             (FMLSv2i64_indexed
4073                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4074   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4075                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4076             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4077                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4078
4079   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4080   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4081                          (vector_extract (v4f32 (fneg V128:$Rm)),
4082                                          VectorIndexS:$idx))),
4083             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4084                 V128:$Rm, VectorIndexS:$idx)>;
4085   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4086                          (vector_extract (v2f32 (fneg V64:$Rm)),
4087                                          VectorIndexS:$idx))),
4088             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4089                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4090
4091   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4092   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4093                          (vector_extract (v2f64 (fneg V128:$Rm)),
4094                                          VectorIndexS:$idx))),
4095             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4096                 V128:$Rm, VectorIndexS:$idx)>;
4097 }
4098
4099 defm : FMLSIndexedAfterNegPatterns<
4100            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4101 defm : FMLSIndexedAfterNegPatterns<
4102            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4103
4104 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4105 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4106
4107 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4108           (FMULv2i32_indexed V64:$Rn,
4109             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4110             (i64 0))>;
4111 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4112           (FMULv4i32_indexed V128:$Rn,
4113             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4114             (i64 0))>;
4115 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4116           (FMULv2i64_indexed V128:$Rn,
4117             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4118             (i64 0))>;
4119
4120 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4121 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4122 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4123               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4124 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4125               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4126 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4127 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4128     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4129 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4130     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4131 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4132                 int_aarch64_neon_smull>;
4133 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4134                                            int_aarch64_neon_sqadd>;
4135 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4136                                            int_aarch64_neon_sqsub>;
4137 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4138 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4139     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4140 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4141     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4142 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4143                 int_aarch64_neon_umull>;
4144
4145 // A scalar sqdmull with the second operand being a vector lane can be
4146 // handled directly with the indexed instruction encoding.
4147 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4148                                           (vector_extract (v4i32 V128:$Vm),
4149                                                            VectorIndexS:$idx)),
4150           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4151
4152 //----------------------------------------------------------------------------
4153 // AdvSIMD scalar shift instructions
4154 //----------------------------------------------------------------------------
4155 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4156 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4157 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4158 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4159 // Codegen patterns for the above. We don't put these directly on the
4160 // instructions because TableGen's type inference can't handle the truth.
4161 // Having the same base pattern for fp <--> int totally freaks it out.
4162 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4163           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4164 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4165           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4166 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4167           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4168 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4169           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4170 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4171                                             vecshiftR64:$imm)),
4172           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4173 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4174                                             vecshiftR64:$imm)),
4175           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4176 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4177           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4178 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4179           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4180 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4181           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4182 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4183           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4184 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4185                                             vecshiftR64:$imm)),
4186           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4187 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4188                                             vecshiftR64:$imm)),
4189           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4190
4191 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4192 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4193 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4194                                      int_aarch64_neon_sqrshrn>;
4195 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4196                                      int_aarch64_neon_sqrshrun>;
4197 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4198 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4199 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4200                                      int_aarch64_neon_sqshrn>;
4201 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4202                                      int_aarch64_neon_sqshrun>;
4203 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4204 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4205 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4206     TriOpFrag<(add node:$LHS,
4207                    (AArch64srshri node:$MHS, node:$RHS))>>;
4208 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4209 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4210     TriOpFrag<(add node:$LHS,
4211                    (AArch64vashr node:$MHS, node:$RHS))>>;
4212 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4213                                      int_aarch64_neon_uqrshrn>;
4214 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4215 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4216                                      int_aarch64_neon_uqshrn>;
4217 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4218 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4219     TriOpFrag<(add node:$LHS,
4220                    (AArch64urshri node:$MHS, node:$RHS))>>;
4221 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4222 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4223     TriOpFrag<(add node:$LHS,
4224                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4225
4226 //----------------------------------------------------------------------------
4227 // AdvSIMD vector shift instructions
4228 //----------------------------------------------------------------------------
4229 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4230 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4231 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4232                                    int_aarch64_neon_vcvtfxs2fp>;
4233 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4234                                          int_aarch64_neon_rshrn>;
4235 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4236 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4237                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4238 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4239 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4240                                       (i32 vecshiftL64:$imm))),
4241           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4242 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4243                                          int_aarch64_neon_sqrshrn>;
4244 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4245                                          int_aarch64_neon_sqrshrun>;
4246 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4247 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4248 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4249                                          int_aarch64_neon_sqshrn>;
4250 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4251                                          int_aarch64_neon_sqshrun>;
4252 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4253 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4254                                       (i32 vecshiftR64:$imm))),
4255           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4256 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4257 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4258                  TriOpFrag<(add node:$LHS,
4259                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4260 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4261                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4262
4263 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4264 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4265                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4266 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4267                         int_aarch64_neon_vcvtfxu2fp>;
4268 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4269                                          int_aarch64_neon_uqrshrn>;
4270 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4271 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4272                                          int_aarch64_neon_uqshrn>;
4273 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4274 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4275                 TriOpFrag<(add node:$LHS,
4276                                (AArch64urshri node:$MHS, node:$RHS))> >;
4277 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4278                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4279 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4280 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4281                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4282
4283 // SHRN patterns for when a logical right shift was used instead of arithmetic
4284 // (the immediate guarantees no sign bits actually end up in the result so it
4285 // doesn't matter).
4286 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4287           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4288 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4289           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4290 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4291           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4292
4293 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4294                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4295                                                     vecshiftR16Narrow:$imm)))),
4296           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4297                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4298 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4299                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4300                                                     vecshiftR32Narrow:$imm)))),
4301           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4302                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4303 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4304                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4305                                                     vecshiftR64Narrow:$imm)))),
4306           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4307                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4308
4309 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4310 // Anyexts are implemented as zexts.
4311 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4312 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4313 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4314 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4315 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4316 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4317 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4318 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4319 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4320 // Also match an extend from the upper half of a 128 bit source register.
4321 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4322           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4323 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4324           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4325 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4326           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4327 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4328           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4329 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4330           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4331 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4332           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4333 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4334           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4335 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4336           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4337 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4338           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4339
4340 // Vector shift sxtl aliases
4341 def : InstAlias<"sxtl.8h $dst, $src1",
4342                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4343 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4344                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4345 def : InstAlias<"sxtl.4s $dst, $src1",
4346                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4347 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4348                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4349 def : InstAlias<"sxtl.2d $dst, $src1",
4350                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4351 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4352                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4353
4354 // Vector shift sxtl2 aliases
4355 def : InstAlias<"sxtl2.8h $dst, $src1",
4356                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4357 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4358                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4359 def : InstAlias<"sxtl2.4s $dst, $src1",
4360                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4361 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4362                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4363 def : InstAlias<"sxtl2.2d $dst, $src1",
4364                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4365 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4366                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4367
4368 // Vector shift uxtl aliases
4369 def : InstAlias<"uxtl.8h $dst, $src1",
4370                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4371 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4372                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4373 def : InstAlias<"uxtl.4s $dst, $src1",
4374                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4375 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4376                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4377 def : InstAlias<"uxtl.2d $dst, $src1",
4378                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4379 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4380                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4381
4382 // Vector shift uxtl2 aliases
4383 def : InstAlias<"uxtl2.8h $dst, $src1",
4384                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4385 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4386                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4387 def : InstAlias<"uxtl2.4s $dst, $src1",
4388                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4389 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4390                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4391 def : InstAlias<"uxtl2.2d $dst, $src1",
4392                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4393 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4394                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4395
4396 // If an integer is about to be converted to a floating point value,
4397 // just load it on the floating point unit.
4398 // These patterns are more complex because floating point loads do not
4399 // support sign extension.
4400 // The sign extension has to be explicitly added and is only supported for
4401 // one step: byte-to-half, half-to-word, word-to-doubleword.
4402 // SCVTF GPR -> FPR is 9 cycles.
4403 // SCVTF FPR -> FPR is 4 cyclces.
4404 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4405 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4406 // and still being faster.
4407 // However, this is not good for code size.
4408 // 8-bits -> float. 2 sizes step-up.
4409 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4410   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4411         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4412                             (SSHLLv4i16_shift
4413                               (f64
4414                                 (EXTRACT_SUBREG
4415                                   (SSHLLv8i8_shift
4416                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4417                                         INST,
4418                                         bsub),
4419                                     0),
4420                                   dsub)),
4421                                0),
4422                              ssub)))>, Requires<[NotForCodeSize]>;
4423
4424 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4425                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4426 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4427                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4428 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4429                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4430 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4431                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4432
4433 // 16-bits -> float. 1 size step-up.
4434 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4435   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4436         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4437                             (SSHLLv4i16_shift
4438                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4439                                   INST,
4440                                   hsub),
4441                                 0),
4442                             ssub)))>, Requires<[NotForCodeSize]>;
4443
4444 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4445                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4446 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4447                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4448 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4449                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4450 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4451                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4452
4453 // 32-bits to 32-bits are handled in target specific dag combine:
4454 // performIntToFpCombine.
4455 // 64-bits integer to 32-bits floating point, not possible with
4456 // SCVTF on floating point registers (both source and destination
4457 // must have the same size).
4458
4459 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4460 // 8-bits -> double. 3 size step-up: give up.
4461 // 16-bits -> double. 2 size step.
4462 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4463   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4464            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4465                               (SSHLLv2i32_shift
4466                                  (f64
4467                                   (EXTRACT_SUBREG
4468                                     (SSHLLv4i16_shift
4469                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4470                                         INST,
4471                                         hsub),
4472                                      0),
4473                                    dsub)),
4474                                0),
4475                              dsub)))>, Requires<[NotForCodeSize]>;
4476
4477 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4478                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4479 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4480                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4481 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4482                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4483 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4484                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4485 // 32-bits -> double. 1 size step-up.
4486 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4487   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4488            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4489                               (SSHLLv2i32_shift
4490                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4491                                   INST,
4492                                   ssub),
4493                                0),
4494                              dsub)))>, Requires<[NotForCodeSize]>;
4495
4496 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4497                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4498 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4499                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4500 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4501                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4502 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4503                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4504
4505 // 64-bits -> double are handled in target specific dag combine:
4506 // performIntToFpCombine.
4507
4508
4509 //----------------------------------------------------------------------------
4510 // AdvSIMD Load-Store Structure
4511 //----------------------------------------------------------------------------
4512 defm LD1 : SIMDLd1Multiple<"ld1">;
4513 defm LD2 : SIMDLd2Multiple<"ld2">;
4514 defm LD3 : SIMDLd3Multiple<"ld3">;
4515 defm LD4 : SIMDLd4Multiple<"ld4">;
4516
4517 defm ST1 : SIMDSt1Multiple<"st1">;
4518 defm ST2 : SIMDSt2Multiple<"st2">;
4519 defm ST3 : SIMDSt3Multiple<"st3">;
4520 defm ST4 : SIMDSt4Multiple<"st4">;
4521
4522 class Ld1Pat<ValueType ty, Instruction INST>
4523   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4524
4525 def : Ld1Pat<v16i8, LD1Onev16b>;
4526 def : Ld1Pat<v8i16, LD1Onev8h>;
4527 def : Ld1Pat<v4i32, LD1Onev4s>;
4528 def : Ld1Pat<v2i64, LD1Onev2d>;
4529 def : Ld1Pat<v8i8,  LD1Onev8b>;
4530 def : Ld1Pat<v4i16, LD1Onev4h>;
4531 def : Ld1Pat<v2i32, LD1Onev2s>;
4532 def : Ld1Pat<v1i64, LD1Onev1d>;
4533
4534 class St1Pat<ValueType ty, Instruction INST>
4535   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4536         (INST ty:$Vt, GPR64sp:$Rn)>;
4537
4538 def : St1Pat<v16i8, ST1Onev16b>;
4539 def : St1Pat<v8i16, ST1Onev8h>;
4540 def : St1Pat<v4i32, ST1Onev4s>;
4541 def : St1Pat<v2i64, ST1Onev2d>;
4542 def : St1Pat<v8i8,  ST1Onev8b>;
4543 def : St1Pat<v4i16, ST1Onev4h>;
4544 def : St1Pat<v2i32, ST1Onev2s>;
4545 def : St1Pat<v1i64, ST1Onev1d>;
4546
4547 //---
4548 // Single-element
4549 //---
4550
4551 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4552 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4553 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4554 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4555 let mayLoad = 1, neverHasSideEffects = 1 in {
4556 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4557 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4558 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4559 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4560 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4561 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4562 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4563 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4564 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4565 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4566 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4567 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4568 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4569 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4570 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4571 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4572 }
4573
4574 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4575           (LD1Rv8b GPR64sp:$Rn)>;
4576 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4577           (LD1Rv16b GPR64sp:$Rn)>;
4578 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4579           (LD1Rv4h GPR64sp:$Rn)>;
4580 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4581           (LD1Rv8h GPR64sp:$Rn)>;
4582 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4583           (LD1Rv2s GPR64sp:$Rn)>;
4584 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4585           (LD1Rv4s GPR64sp:$Rn)>;
4586 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4587           (LD1Rv2d GPR64sp:$Rn)>;
4588 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4589           (LD1Rv1d GPR64sp:$Rn)>;
4590 // Grab the floating point version too
4591 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4592           (LD1Rv2s GPR64sp:$Rn)>;
4593 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4594           (LD1Rv4s GPR64sp:$Rn)>;
4595 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4596           (LD1Rv2d GPR64sp:$Rn)>;
4597 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4598           (LD1Rv1d GPR64sp:$Rn)>;
4599
4600 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4601                     ValueType VTy, ValueType STy, Instruction LD1>
4602   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4603            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4604         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4605
4606 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4607 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4608 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4609 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4610 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4611 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4612
4613 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4614                    ValueType VTy, ValueType STy, Instruction LD1>
4615   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4616            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4617         (EXTRACT_SUBREG
4618             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4619                           VecIndex:$idx, GPR64sp:$Rn),
4620             dsub)>;
4621
4622 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4623 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4624 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4625 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4626
4627
4628 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4629 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4630 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4631 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4632
4633 // Stores
4634 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4635 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4636 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4637 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4638
4639 let AddedComplexity = 15 in
4640 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4641                     ValueType VTy, ValueType STy, Instruction ST1>
4642   : Pat<(scalar_store
4643              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4644              GPR64sp:$Rn),
4645         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4646
4647 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4648 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4649 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4650 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4651 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4652 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4653
4654 let AddedComplexity = 15 in
4655 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4656                    ValueType VTy, ValueType STy, Instruction ST1>
4657   : Pat<(scalar_store
4658              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4659              GPR64sp:$Rn),
4660         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4661              VecIndex:$idx, GPR64sp:$Rn)>;
4662
4663 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4664 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4665 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4666 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4667
4668 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4669                              ValueType VTy, ValueType STy, Instruction ST1,
4670                              int offset> {
4671   def : Pat<(scalar_store
4672               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4673               GPR64sp:$Rn, offset),
4674         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4675              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4676
4677   def : Pat<(scalar_store
4678               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4679               GPR64sp:$Rn, GPR64:$Rm),
4680         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4681              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4682 }
4683
4684 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4685 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4686                         2>;
4687 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4688 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4689 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4690 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4691
4692 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4693                              ValueType VTy, ValueType STy, Instruction ST1,
4694                              int offset> {
4695   def : Pat<(scalar_store
4696               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4697               GPR64sp:$Rn, offset),
4698         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4699
4700   def : Pat<(scalar_store
4701               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4702               GPR64sp:$Rn, GPR64:$Rm),
4703         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4704 }
4705
4706 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4707                          1>;
4708 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4709                          2>;
4710 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4711 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4712 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4713 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4714
4715 let mayStore = 1, neverHasSideEffects = 1 in {
4716 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4717 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4718 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4719 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4720 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4721 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4722 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4723 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4724 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4725 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4726 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4727 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4728 }
4729
4730 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4731 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4732 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4733 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4734
4735 //----------------------------------------------------------------------------
4736 // Crypto extensions
4737 //----------------------------------------------------------------------------
4738
4739 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4740 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4741 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4742 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4743
4744 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4745 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4746 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4747 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4748 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4749 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4750 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4751
4752 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4753 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4754 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4755
4756 //----------------------------------------------------------------------------
4757 // Compiler-pseudos
4758 //----------------------------------------------------------------------------
4759 // FIXME: Like for X86, these should go in their own separate .td file.
4760
4761 // Any instruction that defines a 32-bit result leaves the high half of the
4762 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4763 // be copying from a truncate. But any other 32-bit operation will zero-extend
4764 // up to 64 bits.
4765 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4766 def def32 : PatLeaf<(i32 GPR32:$src), [{
4767   return N->getOpcode() != ISD::TRUNCATE &&
4768          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4769          N->getOpcode() != ISD::CopyFromReg;
4770 }]>;
4771
4772 // In the case of a 32-bit def that is known to implicitly zero-extend,
4773 // we can use a SUBREG_TO_REG.
4774 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4775
4776 // For an anyext, we don't care what the high bits are, so we can perform an
4777 // INSERT_SUBREF into an IMPLICIT_DEF.
4778 def : Pat<(i64 (anyext GPR32:$src)),
4779           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4780
4781 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4782 // instruction (UBFM) on the enclosing super-reg.
4783 def : Pat<(i64 (zext GPR32:$src)),
4784  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4785
4786 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4787 // containing super-reg.
4788 def : Pat<(i64 (sext GPR32:$src)),
4789    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4790 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4791 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4792 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4793 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4794 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4795 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4796 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4797
4798 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4799           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4800                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4801 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4802           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4803                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4804
4805 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4806           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4807                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4808 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4809           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4810                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4811
4812 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4813           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4814                    (i64 (i64shift_a        imm0_63:$imm)),
4815                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4816
4817 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4818 // AddedComplexity for the following patterns since we want to match sext + sra
4819 // patterns before we attempt to match a single sra node.
4820 let AddedComplexity = 20 in {
4821 // We support all sext + sra combinations which preserve at least one bit of the
4822 // original value which is to be sign extended. E.g. we support shifts up to
4823 // bitwidth-1 bits.
4824 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4825           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4826 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4827           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4828
4829 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4830           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4831 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4832           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4833
4834 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4835           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4836                    (i64 imm0_31:$imm), 31)>;
4837 } // AddedComplexity = 20
4838
4839 // To truncate, we can simply extract from a subregister.
4840 def : Pat<(i32 (trunc GPR64sp:$src)),
4841           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4842
4843 // __builtin_trap() uses the BRK instruction on AArch64.
4844 def : Pat<(trap), (BRK 1)>;
4845
4846 // Conversions within AdvSIMD types in the same register size are free.
4847 // But because we need a consistent lane ordering, in big endian many
4848 // conversions require one or more REV instructions.
4849 //
4850 // Consider a simple memory load followed by a bitconvert then a store.
4851 //   v0 = load v2i32
4852 //   v1 = BITCAST v2i32 v0 to v4i16
4853 //        store v4i16 v2
4854 //
4855 // In big endian mode every memory access has an implicit byte swap. LDR and
4856 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4857 // is, they treat the vector as a sequence of elements to be byte-swapped.
4858 // The two pairs of instructions are fundamentally incompatible. We've decided
4859 // to use LD1/ST1 only to simplify compiler implementation.
4860 //
4861 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4862 // the original code sequence:
4863 //   v0 = load v2i32
4864 //   v1 = REV v2i32                  (implicit)
4865 //   v2 = BITCAST v2i32 v1 to v4i16
4866 //   v3 = REV v4i16 v2               (implicit)
4867 //        store v4i16 v3
4868 //
4869 // But this is now broken - the value stored is different to the value loaded
4870 // due to lane reordering. To fix this, on every BITCAST we must perform two
4871 // other REVs:
4872 //   v0 = load v2i32
4873 //   v1 = REV v2i32                  (implicit)
4874 //   v2 = REV v2i32
4875 //   v3 = BITCAST v2i32 v2 to v4i16
4876 //   v4 = REV v4i16
4877 //   v5 = REV v4i16 v4               (implicit)
4878 //        store v4i16 v5
4879 //
4880 // This means an extra two instructions, but actually in most cases the two REV
4881 // instructions can be combined into one. For example:
4882 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4883 //
4884 // There is also no 128-bit REV instruction. This must be synthesized with an
4885 // EXT instruction.
4886 //
4887 // Most bitconverts require some sort of conversion. The only exceptions are:
4888 //   a) Identity conversions -  vNfX <-> vNiX
4889 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
4890 //
4891
4892 let Predicates = [IsLE] in {
4893 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4894 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4895 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4896 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4897
4898 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4899           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4900 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4901           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4902 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4903           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4904 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4905           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4906 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4907           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4908 }
4909 let Predicates = [IsBE] in {
4910 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
4911                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4912 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
4913                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4914 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
4915                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4916 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
4917                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4918
4919 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4920           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4921 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4922           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4923 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4924           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4925 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4926           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4927 }
4928 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4929 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4930 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
4931           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4932 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
4933           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4934 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
4935           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4936 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
4937
4938 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
4939           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
4940 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
4941           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
4942 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
4943           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4944 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
4945           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
4946 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4947           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4948
4949 let Predicates = [IsLE] in {
4950 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4951 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4952 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4953 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4954 }
4955 let Predicates = [IsBE] in {
4956 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
4957                              (v1i64 (REV64v2i32 FPR64:$src))>;
4958 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
4959                              (v1i64 (REV64v4i16 FPR64:$src))>;
4960 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
4961                              (v1i64 (REV64v8i8 FPR64:$src))>;
4962 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
4963                              (v1i64 (REV64v2i32 FPR64:$src))>;
4964 }
4965 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4966 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4967
4968 let Predicates = [IsLE] in {
4969 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4970 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4971 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4972 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4973 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4974 }
4975 let Predicates = [IsBE] in {
4976 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
4977                              (v2i32 (REV64v2i32 FPR64:$src))>;
4978 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
4979                              (v2i32 (REV32v4i16 FPR64:$src))>;
4980 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
4981                              (v2i32 (REV32v8i8 FPR64:$src))>;
4982 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
4983                              (v2i32 (REV64v2i32 FPR64:$src))>;
4984 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
4985                              (v2i32 (REV64v2i32 FPR64:$src))>;
4986 }
4987 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4988
4989 let Predicates = [IsLE] in {
4990 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4991 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4992 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4993 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4994 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4995 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4996 }
4997 let Predicates = [IsBE] in {
4998 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
4999                              (v4i16 (REV64v4i16 FPR64:$src))>;
5000 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5001                              (v4i16 (REV32v4i16 FPR64:$src))>;
5002 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5003                              (v4i16 (REV16v8i8 FPR64:$src))>;
5004 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5005                              (v4i16 (REV64v4i16 FPR64:$src))>;
5006 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5007                              (v4i16 (REV32v4i16 FPR64:$src))>;
5008 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5009                              (v4i16 (REV64v4i16 FPR64:$src))>;
5010 }
5011
5012 let Predicates = [IsLE] in {
5013 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5014 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5015 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5016 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5017 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5018 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5019 }
5020 let Predicates = [IsBE] in {
5021 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5022                              (v8i8 (REV64v8i8 FPR64:$src))>;
5023 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5024                              (v8i8 (REV32v8i8 FPR64:$src))>;
5025 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5026                              (v8i8 (REV16v8i8 FPR64:$src))>;
5027 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5028                              (v8i8 (REV64v8i8 FPR64:$src))>;
5029 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5030                              (v8i8 (REV32v8i8 FPR64:$src))>;
5031 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5032                              (v8i8 (REV64v8i8 FPR64:$src))>;
5033 }
5034
5035 let Predicates = [IsLE] in {
5036 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5037 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5038 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5039 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5040 }
5041 let Predicates = [IsBE] in {
5042 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5043                              (f64 (REV64v2i32 FPR64:$src))>;
5044 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5045                              (f64 (REV64v4i16 FPR64:$src))>;
5046 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5047                              (f64 (REV64v2i32 FPR64:$src))>;
5048 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5049                              (f64 (REV64v8i8 FPR64:$src))>;
5050 }
5051 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5052 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5053
5054 let Predicates = [IsLE] in {
5055 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5056 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5057 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5058 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5059 }
5060 let Predicates = [IsBE] in {
5061 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5062                              (v1f64 (REV64v2i32 FPR64:$src))>;
5063 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5064                              (v1f64 (REV64v4i16 FPR64:$src))>;
5065 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5066                              (v1f64 (REV64v8i8 FPR64:$src))>;
5067 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5068                              (v1f64 (REV64v2i32 FPR64:$src))>;
5069 }
5070 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5071 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5072
5073 let Predicates = [IsLE] in {
5074 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5075 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5076 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5077 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5078 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5079 }
5080 let Predicates = [IsBE] in {
5081 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5082                              (v2f32 (REV64v2i32 FPR64:$src))>;
5083 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5084                              (v2f32 (REV32v4i16 FPR64:$src))>;
5085 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5086                              (v2f32 (REV32v8i8 FPR64:$src))>;
5087 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5088                              (v2f32 (REV64v2i32 FPR64:$src))>;
5089 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5090                              (v2f32 (REV64v2i32 FPR64:$src))>;
5091 }
5092 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5093
5094 let Predicates = [IsLE] in {
5095 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5096 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5097 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5098 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5099 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5100 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5101 }
5102 let Predicates = [IsBE] in {
5103 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5104                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5105 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5106                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5107                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5108 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5109                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5110                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5111 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5112                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5113 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5114                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5115                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5116 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5117                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5118                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5119 }
5120
5121 let Predicates = [IsLE] in {
5122 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5123 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5124 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5125 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5126 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5127 }
5128 let Predicates = [IsBE] in {
5129 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5130                              (v2f64 (EXTv16i8 FPR128:$src,
5131                                               FPR128:$src, (i32 8)))>;
5132 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5133                              (v2f64 (REV64v4i32 FPR128:$src))>;
5134 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5135                              (v2f64 (REV64v8i16 FPR128:$src))>;
5136 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5137                              (v2f64 (REV64v16i8 FPR128:$src))>;
5138 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5139                              (v2f64 (REV64v4i32 FPR128:$src))>;
5140 }
5141 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5142
5143 let Predicates = [IsLE] in {
5144 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5145 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5146 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5147 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5148 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5149 }
5150 let Predicates = [IsBE] in {
5151 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5152                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5153                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5154 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5155                              (v4f32 (REV32v8i16 FPR128:$src))>;
5156 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5157                              (v4f32 (REV32v16i8 FPR128:$src))>;
5158 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5159                              (v4f32 (REV64v4i32 FPR128:$src))>;
5160 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5161                              (v4f32 (REV64v4i32 FPR128:$src))>;
5162 }
5163 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5164
5165 let Predicates = [IsLE] in {
5166 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5167 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5168 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5169 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5170 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5171 }
5172 let Predicates = [IsBE] in {
5173 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5174                              (v2i64 (EXTv16i8 FPR128:$src,
5175                                               FPR128:$src, (i32 8)))>;
5176 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5177                              (v2i64 (REV64v4i32 FPR128:$src))>;
5178 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5179                              (v2i64 (REV64v8i16 FPR128:$src))>;
5180 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5181                              (v2i64 (REV64v16i8 FPR128:$src))>;
5182 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5183                              (v2i64 (REV64v4i32 FPR128:$src))>;
5184 }
5185 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5186
5187 let Predicates = [IsLE] in {
5188 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5189 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5190 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5191 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5192 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5193 }
5194 let Predicates = [IsBE] in {
5195 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5196                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5197                                               (REV64v4i32 FPR128:$src),
5198                                               (i32 8)))>;
5199 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5200                              (v4i32 (REV64v4i32 FPR128:$src))>;
5201 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5202                              (v4i32 (REV32v8i16 FPR128:$src))>;
5203 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5204                              (v4i32 (REV32v16i8 FPR128:$src))>;
5205 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5206                              (v4i32 (REV64v4i32 FPR128:$src))>;
5207 }
5208 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5209
5210 let Predicates = [IsLE] in {
5211 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5212 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5213 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5214 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5215 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5216 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5217 }
5218 let Predicates = [IsBE] in {
5219 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5220                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5221                                               (REV64v8i16 FPR128:$src),
5222                                               (i32 8)))>;
5223 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5224                              (v8i16 (REV64v8i16 FPR128:$src))>;
5225 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5226                              (v8i16 (REV32v8i16 FPR128:$src))>;
5227 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5228                              (v8i16 (REV16v16i8 FPR128:$src))>;
5229 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5230                              (v8i16 (REV64v8i16 FPR128:$src))>;
5231 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5232                              (v8i16 (REV32v8i16 FPR128:$src))>;
5233 }
5234
5235 let Predicates = [IsLE] in {
5236 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5237 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5238 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5239 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5240 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5241 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5242 }
5243 let Predicates = [IsBE] in {
5244 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5245                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5246                                               (REV64v16i8 FPR128:$src),
5247                                               (i32 8)))>;
5248 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5249                              (v16i8 (REV64v16i8 FPR128:$src))>;
5250 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5251                              (v16i8 (REV32v16i8 FPR128:$src))>;
5252 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5253                              (v16i8 (REV16v16i8 FPR128:$src))>;
5254 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5255                              (v16i8 (REV64v16i8 FPR128:$src))>;
5256 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5257                              (v16i8 (REV32v16i8 FPR128:$src))>;
5258 }
5259
5260 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5261           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5262 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5263           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5264 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5265           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5266 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5267           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5268
5269 // A 64-bit subvector insert to the first 128-bit vector position
5270 // is a subregister copy that needs no instruction.
5271 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5272           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5273 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5274           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5275 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5276           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5277 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5278           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5279 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5280           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5281 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5282           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5283
5284 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5285 // or v2f32.
5286 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5287                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5288            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5289 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5290                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5291            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5292     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5293     // so we match on v4f32 here, not v2f32. This will also catch adding
5294     // the low two lanes of a true v4f32 vector.
5295 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5296                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5297           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5298
5299 // Scalar 64-bit shifts in FPR64 registers.
5300 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5301           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5302 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5303           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5304 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5305           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5306 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5307           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5308
5309 // Tail call return handling. These are all compiler pseudo-instructions,
5310 // so no encoding information or anything like that.
5311 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5312   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5313   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5314 }
5315
5316 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5317           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5318 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5319           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5320 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5321           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5322
5323 include "AArch64InstrAtomics.td"