lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  20                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  21 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  22                                  AssemblerPredicate<"FeatureNEON", "neon">;
  23 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  24                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  25 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  26                                  AssemblerPredicate<"FeatureCRC", "crc">;
  27 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  28 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  29 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  30
  31 //===----------------------------------------------------------------------===//
  32 // AArch64-specific DAG Nodes.
  33 //
  34
  35 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  36 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  37                                               [SDTCisSameAs<0, 2>,
  38                                                SDTCisSameAs<0, 3>,
  39                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  40
  41 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  42 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  43                                             [SDTCisSameAs<0, 1>,
  44                                              SDTCisSameAs<0, 2>,
  45                                              SDTCisInt<0>,
  46                                              SDTCisVT<3, i32>]>;
  47
  48 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  49 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  50                                             [SDTCisSameAs<0, 2>,
  51                                              SDTCisSameAs<0, 3>,
  52                                              SDTCisInt<0>,
  53                                              SDTCisVT<1, i32>,
  54                                              SDTCisVT<4, i32>]>;
  55
  56 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  57                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  58                                       SDTCisVT<2, i32>]>;
  59 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  60 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  61                                         SDTCisVT<2, OtherVT>]>;
  62
  63
  64 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  65                                    [SDTCisSameAs<0, 1>,
  66                                     SDTCisSameAs<0, 2>,
  67                                     SDTCisInt<3>,
  68                                     SDTCisVT<4, i32>]>;
  69 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  70                                    [SDTCisFP<0>,
  71                                     SDTCisSameAs<0, 1>]>;
  72 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  73 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  74 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  75                                           SDTCisSameAs<0, 1>,
  76                                           SDTCisSameAs<0, 2>]>;
  77 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  78 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  79 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                            SDTCisInt<2>, SDTCisInt<3>]>;
  81 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  82 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  83                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  84 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  85
  86 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  87 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  88 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  89 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                            SDTCisSameAs<0,2>]>;
  91 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  92                                            SDTCisSameAs<0,2>,
  93                                            SDTCisSameAs<0,3>]>;
  94 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  95 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  96
  97 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  98
  99 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 100                                                  SDTCisPtrTy<1>]>;
 101
 102 // Generates the general dynamic sequences, i.e.
 103 //  adrp  x0, :tlsdesc:var
 104 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 105 //  add   x0, x0, #:tlsdesc_lo12:var
 106 //  .tlsdesccall var
 107 //  blr   x1
 108
 109 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 110 // number of operands (the variable)
 111 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 112                                           [SDTCisPtrTy<0>]>;
 113
 114 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 115                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 116                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 117                                          SDTCisSameAs<1, 4>]>;
 118
 119
 120 // Node definitions.
 121 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 122 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 123 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 124 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 125                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 126                                 [SDNPHasChain, SDNPOutGlue]>;
 127 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 128                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 129                                                SDTCisVT<1, i32> ]>,
 130                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 131 def AArch64call          : SDNode<"AArch64ISD::CALL",
 132                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 133                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 134                                  SDNPVariadic]>;
 135 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 136                                 [SDNPHasChain]>;
 137 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 138                                 [SDNPHasChain]>;
 139 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 140                                 [SDNPHasChain]>;
 141 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 142                                 [SDNPHasChain]>;
 143 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 144                                 [SDNPHasChain]>;
 145
 146
 147 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 148 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 149 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 150 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 151 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 152                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 154 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 155 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 156                             [SDNPCommutative]>;
 157 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 158 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 159                             [SDNPCommutative]>;
 160 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 161 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 162
 163 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 164
 165 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 166
 167 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 168 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 169
 170 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 171 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 172 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 173 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 174 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 175
 176 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 177 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 178 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 179 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 180 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 181 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 182
 183 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 184 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 185 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 186 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 187 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 188 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 189 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 190
 191 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 192 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 193 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 194 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 195
 196 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 197 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 198 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 199 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 200 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 201 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 202 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 203 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 204
 205 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 206 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 207 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 208
 209 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 210 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 211 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 212 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 213 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 214
 215 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 216 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 217 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 218
 219 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 220 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 221 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 222 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 223 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 224 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 225                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 226
 227 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 228 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 229 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 230 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 231 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 232
 233 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 234 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 235
 236 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 237
 238 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 239                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 240
 241 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 242                                [SDNPHasChain, SDNPSideEffect]>;
 243
 244 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 245 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 246
 247 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 248                                     SDT_AArch64TLSDescCallSeq,
 249                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 250                                      SDNPVariadic]>;
 251
 252
 253 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 254                                  SDT_AArch64WrapperLarge>;
 255
 256 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 257
 258 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 259                                     SDTCisSameAs<1, 2>]>;
 260 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 261 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 262
 263 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 264 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 265 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 266 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 267 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 268 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 269
 270 //===----------------------------------------------------------------------===//
 271
 272 //===----------------------------------------------------------------------===//
 273
 274 // AArch64 Instruction Predicate Definitions.
 275 //
 276 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 277 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 278 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 279 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 280 def ForCodeSize   : Predicate<"ForCodeSize">;
 281 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 282
 283 include "AArch64InstrFormats.td"
 284
 285 //===----------------------------------------------------------------------===//
 286
 287 //===----------------------------------------------------------------------===//
 288 // Miscellaneous instructions.
 289 //===----------------------------------------------------------------------===//
 290
 291 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 292 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 293                               [(AArch64callseq_start timm:$amt)]>;
 294 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 295                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 296 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 297
 298 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 299 // FIXME: The following pseudo instructions are only needed because remat
 300 // cannot handle multiple instructions.  When that changes, they can be
 301 // removed, along with the AArch64Wrapper node.
 302
 303 let AddedComplexity = 10 in
 304 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 305                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 306               Sched<[WriteLDAdr]>;
 307
 308 // The MOVaddr instruction should match only when the add is not folded
 309 // into a load or store address.
 310 def MOVaddr
 311     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 312              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 313                                             tglobaladdr:$low))]>,
 314       Sched<[WriteAdrAdr]>;
 315 def MOVaddrJT
 316     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 317              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 318                                              tjumptable:$low))]>,
 319       Sched<[WriteAdrAdr]>;
 320 def MOVaddrCP
 321     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 322              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 323                                              tconstpool:$low))]>,
 324       Sched<[WriteAdrAdr]>;
 325 def MOVaddrBA
 326     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 327              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 328                                              tblockaddress:$low))]>,
 329       Sched<[WriteAdrAdr]>;
 330 def MOVaddrTLS
 331     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 332              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 333                                             tglobaltlsaddr:$low))]>,
 334       Sched<[WriteAdrAdr]>;
 335 def MOVaddrEXT
 336     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 337              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 338                                             texternalsym:$low))]>,
 339       Sched<[WriteAdrAdr]>;
 340
 341 } // isReMaterializable, isCodeGenOnly
 342
 343 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 344           (LOADgot tglobaltlsaddr:$addr)>;
 345
 346 def : Pat<(AArch64LOADgot texternalsym:$addr),
 347           (LOADgot texternalsym:$addr)>;
 348
 349 def : Pat<(AArch64LOADgot tconstpool:$addr),
 350           (LOADgot tconstpool:$addr)>;
 351
 352 //===----------------------------------------------------------------------===//
 353 // System instructions.
 354 //===----------------------------------------------------------------------===//
 355
 356 def HINT : HintI<"hint">;
 357 def : InstAlias<"nop",  (HINT 0b000)>;
 358 def : InstAlias<"yield",(HINT 0b001)>;
 359 def : InstAlias<"wfe",  (HINT 0b010)>;
 360 def : InstAlias<"wfi",  (HINT 0b011)>;
 361 def : InstAlias<"sev",  (HINT 0b100)>;
 362 def : InstAlias<"sevl", (HINT 0b101)>;
 363
 364 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 365 let mayLoad = 1, mayStore = 1 in
 366 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 367
 368 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 369 // model patterns with sufficiently fine granularity.
 370 let mayLoad = ?, mayStore = ? in {
 371 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 372                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 373
 374 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 375                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 376
 377 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 378                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 379 }
 380
 381 def : InstAlias<"clrex", (CLREX 0xf)>;
 382 def : InstAlias<"isb", (ISB 0xf)>;
 383
 384 def MRS    : MRSI;
 385 def MSR    : MSRI;
 386 def MSRpstate: MSRpstateI;
 387
 388 // The thread pointer (on Linux, at least, where this has been implemented) is
 389 // TPIDR_EL0.
 390 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 391
 392 // Generic system instructions
 393 def SYSxt  : SystemXtI<0, "sys">;
 394 def SYSLxt : SystemLXtI<1, "sysl">;
 395
 396 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 397                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 398                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 399
 400 //===----------------------------------------------------------------------===//
 401 // Move immediate instructions.
 402 //===----------------------------------------------------------------------===//
 403
 404 defm MOVK : InsertImmediate<0b11, "movk">;
 405 defm MOVN : MoveImmediate<0b00, "movn">;
 406
 407 let PostEncoderMethod = "fixMOVZ" in
 408 defm MOVZ : MoveImmediate<0b10, "movz">;
 409
 410 // First group of aliases covers an implicit "lsl #0".
 411 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 412 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 413 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 414 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 415 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 416 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 417
 418 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 419 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 420 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 421 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 422 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 423
 424 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 425 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 426 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 427 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 428
 429 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 430 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 431 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 432 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 433
 434 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 435 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 436
 437 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 438 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 439
 440 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 441 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 442
 443 // Final group of aliases covers true "mov $Rd, $imm" cases.
 444 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 445                           int width, int shift> {
 446   def _asmoperand : AsmOperandClass {
 447     let Name = basename # width # "_lsl" # shift # "MovAlias";
 448     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 449                                # shift # ">";
 450     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 451   }
 452
 453   def _movimm : Operand<i32> {
 454     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 455   }
 456
 457   def : InstAlias<"mov $Rd, $imm",
 458                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 459 }
 460
 461 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 462 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 463
 464 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 465 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 466 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 467 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 468
 469 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 470 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 471
 472 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 473 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 474 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 475 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 476
 477 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 478     isAsCheapAsAMove = 1 in {
 479 // FIXME: The following pseudo instructions are only needed because remat
 480 // cannot handle multiple instructions.  When that changes, we can select
 481 // directly to the real instructions and get rid of these pseudos.
 482
 483 def MOVi32imm
 484     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 485              [(set GPR32:$dst, imm:$src)]>,
 486       Sched<[WriteImm]>;
 487 def MOVi64imm
 488     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 489              [(set GPR64:$dst, imm:$src)]>,
 490       Sched<[WriteImm]>;
 491 } // isReMaterializable, isCodeGenOnly
 492
 493 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 494 // eventual expansion code fewer bits to worry about getting right. Marshalling
 495 // the types is a little tricky though:
 496 def i64imm_32bit : ImmLeaf<i64, [{
 497   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 498 }]>;
 499
 500 def trunc_imm : SDNodeXForm<imm, [{
 501   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 502 }]>;
 503
 504 def : Pat<(i64 i64imm_32bit:$src),
 505           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 506
 507 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 508 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 509 return CurDAG->getTargetConstant(
 510   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 511 }]>;
 512
 513 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 514 return CurDAG->getTargetConstant(
 515   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 516 }]>;
 517
 518
 519 def : Pat<(f32 fpimm:$in),
 520   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 521 def : Pat<(f64 fpimm:$in),
 522   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 523
 524
 525 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 526 // sequences.
 527 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 528                              tglobaladdr:$g1, tglobaladdr:$g0),
 529           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 530                                   tglobaladdr:$g2, 32),
 531                           tglobaladdr:$g1, 16),
 532                   tglobaladdr:$g0, 0)>;
 533
 534 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 535                              tblockaddress:$g1, tblockaddress:$g0),
 536           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 537                                   tblockaddress:$g2, 32),
 538                           tblockaddress:$g1, 16),
 539                   tblockaddress:$g0, 0)>;
 540
 541 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 542                              tconstpool:$g1, tconstpool:$g0),
 543           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 544                                   tconstpool:$g2, 32),
 545                           tconstpool:$g1, 16),
 546                   tconstpool:$g0, 0)>;
 547
 548 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 549                              tjumptable:$g1, tjumptable:$g0),
 550           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 551                                   tjumptable:$g2, 32),
 552                           tjumptable:$g1, 16),
 553                   tjumptable:$g0, 0)>;
 554
 555
 556 //===----------------------------------------------------------------------===//
 557 // Arithmetic instructions.
 558 //===----------------------------------------------------------------------===//
 559
 560 // Add/subtract with carry.
 561 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 562 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 563
 564 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 565 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 566 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 567 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 568
 569 // Add/subtract
 570 defm ADD : AddSub<0, "add", add>;
 571 defm SUB : AddSub<1, "sub">;
 572
 573 def : InstAlias<"mov $dst, $src",
 574                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 575 def : InstAlias<"mov $dst, $src",
 576                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 577 def : InstAlias<"mov $dst, $src",
 578                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 579 def : InstAlias<"mov $dst, $src",
 580                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 581
 582 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 583 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 584
 585 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 586 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 587           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 588 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 589           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 590 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 591           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 592 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 593           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 594 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 595           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 596 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 597           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 598 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 599           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 600 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 601           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 602
 603 // Because of the immediate format for add/sub-imm instructions, the
 604 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 605 //  These patterns capture that transformation.
 606 let AddedComplexity = 1 in {
 607 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 608           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 609 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 610           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 611 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 612           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 613 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 614           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 615 }
 616
 617 // Because of the immediate format for add/sub-imm instructions, the
 618 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 619 //  These patterns capture that transformation.
 620 let AddedComplexity = 1 in {
 621 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 622           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 623 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 624           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 625 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 626           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 627 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 628           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 629 }
 630
 631 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 632 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 633 def : InstAlias<"neg $dst, $src$shift",
 634                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 635 def : InstAlias<"neg $dst, $src$shift",
 636                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 637
 638 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 639 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 640 def : InstAlias<"negs $dst, $src$shift",
 641                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 642 def : InstAlias<"negs $dst, $src$shift",
 643                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 644
 645
 646 // Unsigned/Signed divide
 647 defm UDIV : Div<0, "udiv", udiv>;
 648 defm SDIV : Div<1, "sdiv", sdiv>;
 649 let isCodeGenOnly = 1 in {
 650 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 651 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 652 }
 653
 654 // Variable shift
 655 defm ASRV : Shift<0b10, "asr", sra>;
 656 defm LSLV : Shift<0b00, "lsl", shl>;
 657 defm LSRV : Shift<0b01, "lsr", srl>;
 658 defm RORV : Shift<0b11, "ror", rotr>;
 659
 660 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 661 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 662 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 663 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 664 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 665 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 666 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 667 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 668
 669 // Multiply-add
 670 let AddedComplexity = 7 in {
 671 defm MADD : MulAccum<0, "madd", add>;
 672 defm MSUB : MulAccum<1, "msub", sub>;
 673
 674 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 675           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 676 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 677           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 678
 679 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 680           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 681 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 682           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 683 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 684           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 685 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 686           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 687 } // AddedComplexity = 7
 688
 689 let AddedComplexity = 5 in {
 690 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 691 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 692 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 693 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 694
 695 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 696           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 697 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 698           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 699
 700 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 701           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 702 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 703           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 704 } // AddedComplexity = 5
 705
 706 def : MulAccumWAlias<"mul", MADDWrrr>;
 707 def : MulAccumXAlias<"mul", MADDXrrr>;
 708 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 709 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 710 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 711 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 712 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 713 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 714
 715 // Multiply-high
 716 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 717 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 718
 719 // CRC32
 720 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 721 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 722 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 723 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 724
 725 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 726 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 727 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 728 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 729
 730
 731 //===----------------------------------------------------------------------===//
 732 // Logical instructions.
 733 //===----------------------------------------------------------------------===//
 734
 735 // (immediate)
 736 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 737 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 738 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 739 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 740
 741 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 742 // used). Actually, it seems to be working right now, but putting logical_immXX
 743 // here is a bit dodgy on the AsmParser side too.
 744 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 745                                           logical_imm32:$imm), 0>;
 746 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 747                                           logical_imm64:$imm), 0>;
 748
 749
 750 // (register)
 751 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 752 defm BICS : LogicalRegS<0b11, 1, "bics",
 753                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 754 defm AND  : LogicalReg<0b00, 0, "and", and>;
 755 defm BIC  : LogicalReg<0b00, 1, "bic",
 756                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 757 defm EON  : LogicalReg<0b10, 1, "eon",
 758                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 759 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 760 defm ORN  : LogicalReg<0b01, 1, "orn",
 761                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 762 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 763
 764 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 765 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 766
 767 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 768 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 769
 770 def : InstAlias<"mvn $Wd, $Wm$sh",
 771                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 772 def : InstAlias<"mvn $Xd, $Xm$sh",
 773                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 774
 775 def : InstAlias<"tst $src1, $src2",
 776                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 777 def : InstAlias<"tst $src1, $src2",
 778                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 779
 780 def : InstAlias<"tst $src1, $src2",
 781                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 782 def : InstAlias<"tst $src1, $src2",
 783                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 784
 785 def : InstAlias<"tst $src1, $src2$sh",
 786                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 787 def : InstAlias<"tst $src1, $src2$sh",
 788                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 789
 790
 791 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 792 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 793
 794
 795 //===----------------------------------------------------------------------===//
 796 // One operand data processing instructions.
 797 //===----------------------------------------------------------------------===//
 798
 799 defm CLS    : OneOperandData<0b101, "cls">;
 800 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 801 defm RBIT   : OneOperandData<0b000, "rbit">;
 802
 803 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 804 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 805
 806 def  REV16Wr : OneWRegData<0b001, "rev16",
 807                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 808 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 809
 810 def : Pat<(cttz GPR32:$Rn),
 811           (CLZWr (RBITWr GPR32:$Rn))>;
 812 def : Pat<(cttz GPR64:$Rn),
 813           (CLZXr (RBITXr GPR64:$Rn))>;
 814 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 815                 (i32 1))),
 816           (CLSWr GPR32:$Rn)>;
 817 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 818                 (i64 1))),
 819           (CLSXr GPR64:$Rn)>;
 820
 821 // Unlike the other one operand instructions, the instructions with the "rev"
 822 // mnemonic do *not* just different in the size bit, but actually use different
 823 // opcode bits for the different sizes.
 824 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 825 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 826 def REV32Xr : OneXRegData<0b010, "rev32",
 827                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 828
 829 // The bswap commutes with the rotr so we want a pattern for both possible
 830 // orders.
 831 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 832 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 833
 834 //===----------------------------------------------------------------------===//
 835 // Bitfield immediate extraction instruction.
 836 //===----------------------------------------------------------------------===//
 837 let hasSideEffects = 0 in
 838 defm EXTR : ExtractImm<"extr">;
 839 def : InstAlias<"ror $dst, $src, $shift",
 840             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 841 def : InstAlias<"ror $dst, $src, $shift",
 842             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 843
 844 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 845           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 846 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 847           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 848
 849 //===----------------------------------------------------------------------===//
 850 // Other bitfield immediate instructions.
 851 //===----------------------------------------------------------------------===//
 852 let hasSideEffects = 0 in {
 853 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 854 defm SBFM : BitfieldImm<0b00, "sbfm">;
 855 defm UBFM : BitfieldImm<0b10, "ubfm">;
 856 }
 857
 858 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 859   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 860   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 861 }]>;
 862
 863 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 864   uint64_t enc = 31 - N->getZExtValue();
 865   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 866 }]>;
 867
 868 // min(7, 31 - shift_amt)
 869 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 870   uint64_t enc = 31 - N->getZExtValue();
 871   enc = enc > 7 ? 7 : enc;
 872   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 873 }]>;
 874
 875 // min(15, 31 - shift_amt)
 876 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 877   uint64_t enc = 31 - N->getZExtValue();
 878   enc = enc > 15 ? 15 : enc;
 879   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 880 }]>;
 881
 882 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 883   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 884   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 885 }]>;
 886
 887 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 888   uint64_t enc = 63 - N->getZExtValue();
 889   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 890 }]>;
 891
 892 // min(7, 63 - shift_amt)
 893 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 894   uint64_t enc = 63 - N->getZExtValue();
 895   enc = enc > 7 ? 7 : enc;
 896   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 897 }]>;
 898
 899 // min(15, 63 - shift_amt)
 900 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 901   uint64_t enc = 63 - N->getZExtValue();
 902   enc = enc > 15 ? 15 : enc;
 903   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 904 }]>;
 905
 906 // min(31, 63 - shift_amt)
 907 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 908   uint64_t enc = 63 - N->getZExtValue();
 909   enc = enc > 31 ? 31 : enc;
 910   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 911 }]>;
 912
 913 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 914           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 915                               (i64 (i32shift_b imm0_31:$imm)))>;
 916 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 917           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 918                               (i64 (i64shift_b imm0_63:$imm)))>;
 919
 920 let AddedComplexity = 10 in {
 921 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 922           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 923 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 924           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 925 }
 926
 927 def : InstAlias<"asr $dst, $src, $shift",
 928                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 929 def : InstAlias<"asr $dst, $src, $shift",
 930                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 931 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 932 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 933 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 934 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 935 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 936
 937 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 938           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 939 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 940           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 941
 942 def : InstAlias<"lsr $dst, $src, $shift",
 943                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 944 def : InstAlias<"lsr $dst, $src, $shift",
 945                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 946 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 947 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 948 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 949 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 950 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 951
 952 //===----------------------------------------------------------------------===//
 953 // Conditionally set flags instructions.
 954 //===----------------------------------------------------------------------===//
 955 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 956 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 957
 958 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 959 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 960
 961 //===----------------------------------------------------------------------===//
 962 // Conditional select instructions.
 963 //===----------------------------------------------------------------------===//
 964 defm CSEL  : CondSelect<0, 0b00, "csel">;
 965
 966 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 967 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 968 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 969 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 970
 971 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 972           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 973 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 974           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 975 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 976           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 977 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 978           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 979 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 980           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 981 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 982           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 983
 984 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 985           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 986 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 987           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 988 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 989           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 990 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 991           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 992
 993 // The inverse of the condition code from the alias instruction is what is used
 994 // in the aliased instruction. The parser all ready inverts the condition code
 995 // for these aliases.
 996 def : InstAlias<"cset $dst, $cc",
 997                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 998 def : InstAlias<"cset $dst, $cc",
 999                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1000
1001 def : InstAlias<"csetm $dst, $cc",
1002                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1003 def : InstAlias<"csetm $dst, $cc",
1004                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1005
1006 def : InstAlias<"cinc $dst, $src, $cc",
1007                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1008 def : InstAlias<"cinc $dst, $src, $cc",
1009                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1010
1011 def : InstAlias<"cinv $dst, $src, $cc",
1012                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1013 def : InstAlias<"cinv $dst, $src, $cc",
1014                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1015
1016 def : InstAlias<"cneg $dst, $src, $cc",
1017                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1018 def : InstAlias<"cneg $dst, $src, $cc",
1019                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1020
1021 //===----------------------------------------------------------------------===//
1022 // PC-relative instructions.
1023 //===----------------------------------------------------------------------===//
1024 let isReMaterializable = 1 in {
1025 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1026 def ADR  : ADRI<0, "adr", adrlabel, []>;
1027 } // hasSideEffects = 0
1028
1029 def ADRP : ADRI<1, "adrp", adrplabel,
1030                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1031 } // isReMaterializable = 1
1032
1033 // page address of a constant pool entry, block address
1034 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1035 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1036
1037 //===----------------------------------------------------------------------===//
1038 // Unconditional branch (register) instructions.
1039 //===----------------------------------------------------------------------===//
1040
1041 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1042 def RET  : BranchReg<0b0010, "ret", []>;
1043 def DRPS : SpecialReturn<0b0101, "drps">;
1044 def ERET : SpecialReturn<0b0100, "eret">;
1045 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1046
1047 // Default to the LR register.
1048 def : InstAlias<"ret", (RET LR)>;
1049
1050 let isCall = 1, Defs = [LR], Uses = [SP] in {
1051 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1052 } // isCall
1053
1054 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1055 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1056 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1057
1058 // Create a separate pseudo-instruction for codegen to use so that we don't
1059 // flag lr as used in every function. It'll be restored before the RET by the
1060 // epilogue if it's legitimately used.
1061 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1062   let isTerminator = 1;
1063   let isBarrier = 1;
1064   let isReturn = 1;
1065 }
1066
1067 // This is a directive-like pseudo-instruction. The purpose is to insert an
1068 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1069 // (which in the usual case is a BLR).
1070 let hasSideEffects = 1 in
1071 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1072   let AsmString = ".tlsdesccall $sym";
1073 }
1074
1075 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1076 // FIXME: can "hasSideEffects be dropped?
1077 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1078     isCodeGenOnly = 1 in
1079 def TLSDESC_CALLSEQ
1080     : Pseudo<(outs), (ins i64imm:$sym),
1081              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>;
1082 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1083           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1084
1085 //===----------------------------------------------------------------------===//
1086 // Conditional branch (immediate) instruction.
1087 //===----------------------------------------------------------------------===//
1088 def Bcc : BranchCond;
1089
1090 //===----------------------------------------------------------------------===//
1091 // Compare-and-branch instructions.
1092 //===----------------------------------------------------------------------===//
1093 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1094 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1095
1096 //===----------------------------------------------------------------------===//
1097 // Test-bit-and-branch instructions.
1098 //===----------------------------------------------------------------------===//
1099 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1100 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1101
1102 //===----------------------------------------------------------------------===//
1103 // Unconditional branch (immediate) instructions.
1104 //===----------------------------------------------------------------------===//
1105 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1106 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1107 } // isBranch, isTerminator, isBarrier
1108
1109 let isCall = 1, Defs = [LR], Uses = [SP] in {
1110 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1111 } // isCall
1112 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1113
1114 //===----------------------------------------------------------------------===//
1115 // Exception generation instructions.
1116 //===----------------------------------------------------------------------===//
1117 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1118 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1119 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1120 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1121 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1122 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1123 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1124 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1125
1126 // DCPSn defaults to an immediate operand of zero if unspecified.
1127 def : InstAlias<"dcps1", (DCPS1 0)>;
1128 def : InstAlias<"dcps2", (DCPS2 0)>;
1129 def : InstAlias<"dcps3", (DCPS3 0)>;
1130
1131 //===----------------------------------------------------------------------===//
1132 // Load instructions.
1133 //===----------------------------------------------------------------------===//
1134
1135 // Pair (indexed, offset)
1136 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1137 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1138 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1139 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1140 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1141
1142 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1143
1144 // Pair (pre-indexed)
1145 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1146 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1147 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1148 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1149 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1150
1151 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1152
1153 // Pair (post-indexed)
1154 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1155 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1156 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1157 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1158 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1159
1160 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1161
1162
1163 // Pair (no allocate)
1164 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1165 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1166 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1167 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1168 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1169
1170 //---
1171 // (register offset)
1172 //---
1173
1174 // Integer
1175 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1176 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1177 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1178 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1179
1180 // Floating-point
1181 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1182 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1183 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1184 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1185 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1186
1187 // Load sign-extended half-word
1188 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1189 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1190
1191 // Load sign-extended byte
1192 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1193 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1194
1195 // Load sign-extended word
1196 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1197
1198 // Pre-fetch.
1199 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1200
1201 // For regular load, we do not have any alignment requirement.
1202 // Thus, it is safe to directly map the vector loads with interesting
1203 // addressing modes.
1204 // FIXME: We could do the same for bitconvert to floating point vectors.
1205 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1206                               ValueType ScalTy, ValueType VecTy,
1207                               Instruction LOADW, Instruction LOADX,
1208                               SubRegIndex sub> {
1209   def : Pat<(VecTy (scalar_to_vector (ScalTy
1210               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1211             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1212                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1213                            sub)>;
1214
1215   def : Pat<(VecTy (scalar_to_vector (ScalTy
1216               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1217             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1218                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1219                            sub)>;
1220 }
1221
1222 let AddedComplexity = 10 in {
1223 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1224 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1225
1226 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1227 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1228
1229 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1230 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1231
1232 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1233 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1234
1235 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1236 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1237
1238 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1239
1240 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1241
1242
1243 def : Pat <(v1i64 (scalar_to_vector (i64
1244                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1245                                            ro_Wextend64:$extend))))),
1246            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1247
1248 def : Pat <(v1i64 (scalar_to_vector (i64
1249                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1250                                            ro_Xextend64:$extend))))),
1251            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1252 }
1253
1254 // Match all load 64 bits width whose type is compatible with FPR64
1255 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1256                         Instruction LOADW, Instruction LOADX> {
1257
1258   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1259             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1260
1261   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1262             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1263 }
1264
1265 let AddedComplexity = 10 in {
1266 let Predicates = [IsLE] in {
1267   // We must do vector loads with LD1 in big-endian.
1268   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1269   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1270   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1271   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1272   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1273 }
1274
1275 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1276 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1277
1278 // Match all load 128 bits width whose type is compatible with FPR128
1279 let Predicates = [IsLE] in {
1280   // We must do vector loads with LD1 in big-endian.
1281   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1282   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1283   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1284   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1285   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1286   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1287   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1288 }
1289 } // AddedComplexity = 10
1290
1291 // zextload -> i64
1292 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1293                             Instruction INSTW, Instruction INSTX> {
1294   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1295             (SUBREG_TO_REG (i64 0),
1296                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1297                            sub_32)>;
1298
1299   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1300             (SUBREG_TO_REG (i64 0),
1301                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1302                            sub_32)>;
1303 }
1304
1305 let AddedComplexity = 10 in {
1306   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1307   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1308   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1309
1310   // zextloadi1 -> zextloadi8
1311   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1312
1313   // extload -> zextload
1314   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1315   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1316   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1317
1318   // extloadi1 -> zextloadi8
1319   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1320 }
1321
1322
1323 // zextload -> i64
1324 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1325                             Instruction INSTW, Instruction INSTX> {
1326   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1327             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1328
1329   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1330             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1331
1332 }
1333
1334 let AddedComplexity = 10 in {
1335   // extload -> zextload
1336   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1337   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1338   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1339
1340   // zextloadi1 -> zextloadi8
1341   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1342 }
1343
1344 //---
1345 // (unsigned immediate)
1346 //---
1347 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1348                    [(set GPR64:$Rt,
1349                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1350 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1351                    [(set GPR32:$Rt,
1352                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1353 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1354                    [(set FPR8:$Rt,
1355                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1356 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1357                    [(set (f16 FPR16:$Rt),
1358                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1359 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1360                    [(set (f32 FPR32:$Rt),
1361                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1362 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1363                    [(set (f64 FPR64:$Rt),
1364                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1365 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1366                  [(set (f128 FPR128:$Rt),
1367                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1368
1369 // For regular load, we do not have any alignment requirement.
1370 // Thus, it is safe to directly map the vector loads with interesting
1371 // addressing modes.
1372 // FIXME: We could do the same for bitconvert to floating point vectors.
1373 def : Pat <(v8i8 (scalar_to_vector (i32
1374                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1375            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1376                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1377 def : Pat <(v16i8 (scalar_to_vector (i32
1378                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1379            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1380                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1381 def : Pat <(v4i16 (scalar_to_vector (i32
1382                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1383            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1384                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1385 def : Pat <(v8i16 (scalar_to_vector (i32
1386                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1387            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1388                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1389 def : Pat <(v2i32 (scalar_to_vector (i32
1390                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1391            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1392                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1393 def : Pat <(v4i32 (scalar_to_vector (i32
1394                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1395            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1396                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1397 def : Pat <(v1i64 (scalar_to_vector (i64
1398                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1399            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1400 def : Pat <(v2i64 (scalar_to_vector (i64
1401                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1402            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1403                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1404
1405 // Match all load 64 bits width whose type is compatible with FPR64
1406 let Predicates = [IsLE] in {
1407   // We must use LD1 to perform vector loads in big-endian.
1408   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1409             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1410   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1411             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1412   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1413             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1414   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1415             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1416   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1417             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1418 }
1419 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1420           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1421 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1422           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1423
1424 // Match all load 128 bits width whose type is compatible with FPR128
1425 let Predicates = [IsLE] in {
1426   // We must use LD1 to perform vector loads in big-endian.
1427   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1428             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1429   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1430             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1431   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1432             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1433   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1434             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1435   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1436             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1437   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1438             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1439   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1440             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1441 }
1442 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1443           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1444
1445 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1446                     [(set GPR32:$Rt,
1447                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1448                                                      uimm12s2:$offset)))]>;
1449 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1450                     [(set GPR32:$Rt,
1451                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1452                                                    uimm12s1:$offset)))]>;
1453 // zextload -> i64
1454 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1455     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1456 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1457     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1458
1459 // zextloadi1 -> zextloadi8
1460 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1461           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1462 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1463     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1464
1465 // extload -> zextload
1466 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1467           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1468 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1469           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1470 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1471           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1472 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1473     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1474 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1475     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1476 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1477     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1478 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1479     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1480
1481 // load sign-extended half-word
1482 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1483                      [(set GPR32:$Rt,
1484                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1485                                                       uimm12s2:$offset)))]>;
1486 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1487                      [(set GPR64:$Rt,
1488                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1489                                                       uimm12s2:$offset)))]>;
1490
1491 // load sign-extended byte
1492 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1493                      [(set GPR32:$Rt,
1494                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1495                                                     uimm12s1:$offset)))]>;
1496 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1497                      [(set GPR64:$Rt,
1498                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1499                                                     uimm12s1:$offset)))]>;
1500
1501 // load sign-extended word
1502 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1503                      [(set GPR64:$Rt,
1504                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1505                                                       uimm12s4:$offset)))]>;
1506
1507 // load zero-extended word
1508 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1509       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1510
1511 // Pre-fetch.
1512 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1513                         [(AArch64Prefetch imm:$Rt,
1514                                         (am_indexed64 GPR64sp:$Rn,
1515                                                       uimm12s8:$offset))]>;
1516
1517 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1518
1519 //---
1520 // (literal)
1521 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1522 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1523 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1524 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1525 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1526
1527 // load sign-extended word
1528 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1529
1530 // prefetch
1531 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1532 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1533
1534 //---
1535 // (unscaled immediate)
1536 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1537                     [(set GPR64:$Rt,
1538                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1539 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1540                     [(set GPR32:$Rt,
1541                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1542 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1543                     [(set FPR8:$Rt,
1544                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1545 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1546                     [(set FPR16:$Rt,
1547                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1548 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1549                     [(set (f32 FPR32:$Rt),
1550                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1551 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1552                     [(set (f64 FPR64:$Rt),
1553                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1554 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1555                     [(set (f128 FPR128:$Rt),
1556                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1557
1558 defm LDURHH
1559     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1560              [(set GPR32:$Rt,
1561                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1562 defm LDURBB
1563     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1564              [(set GPR32:$Rt,
1565                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1566
1567 // Match all load 64 bits width whose type is compatible with FPR64
1568 let Predicates = [IsLE] in {
1569   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1570             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1571   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1572             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1573   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1574             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1575   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1576             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1577   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1578             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1579 }
1580 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1581           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1582 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1583           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1584
1585 // Match all load 128 bits width whose type is compatible with FPR128
1586 let Predicates = [IsLE] in {
1587   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1588             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1589   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1590             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1591   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1592             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1593   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1594             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1595   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1596             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1597   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1598             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1599   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1600             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1601 }
1602
1603 //  anyext -> zext
1604 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1605           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1606 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1607           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1608 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1609           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1610 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1611     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1612 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1613     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1614 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1615     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1616 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1617     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1618 // unscaled zext
1619 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1620           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1621 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1622           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1623 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1624           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1625 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1626     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1627 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1628     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1629 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1630     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1631 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1632     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1633
1634
1635 //---
1636 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1637
1638 // Define new assembler match classes as we want to only match these when
1639 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1640 // associate a DiagnosticType either, as we want the diagnostic for the
1641 // canonical form (the scaled operand) to take precedence.
1642 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1643   let Name = "SImm9OffsetFB" # Width;
1644   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1645   let RenderMethod = "addImmOperands";
1646 }
1647
1648 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1649 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1650 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1651 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1652 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1653
1654 def simm9_offset_fb8 : Operand<i64> {
1655   let ParserMatchClass = SImm9OffsetFB8Operand;
1656 }
1657 def simm9_offset_fb16 : Operand<i64> {
1658   let ParserMatchClass = SImm9OffsetFB16Operand;
1659 }
1660 def simm9_offset_fb32 : Operand<i64> {
1661   let ParserMatchClass = SImm9OffsetFB32Operand;
1662 }
1663 def simm9_offset_fb64 : Operand<i64> {
1664   let ParserMatchClass = SImm9OffsetFB64Operand;
1665 }
1666 def simm9_offset_fb128 : Operand<i64> {
1667   let ParserMatchClass = SImm9OffsetFB128Operand;
1668 }
1669
1670 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1671                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1672 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1673                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1674 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1675                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1676 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1677                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1678 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1679                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1680 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1681                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1682 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1683                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1684
1685 // zextload -> i64
1686 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1687   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1688 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1689   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1690
1691 // load sign-extended half-word
1692 defm LDURSHW
1693     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1694                [(set GPR32:$Rt,
1695                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1696 defm LDURSHX
1697     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1698               [(set GPR64:$Rt,
1699                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1700
1701 // load sign-extended byte
1702 defm LDURSBW
1703     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1704                 [(set GPR32:$Rt,
1705                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1706 defm LDURSBX
1707     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1708                 [(set GPR64:$Rt,
1709                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1710
1711 // load sign-extended word
1712 defm LDURSW
1713     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1714               [(set GPR64:$Rt,
1715                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1716
1717 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1718 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1719                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1720 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1721                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1722 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1723                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1724 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1725                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1726 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1727                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1728 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1729                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1730 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1731                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1732
1733 // Pre-fetch.
1734 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1735                   [(AArch64Prefetch imm:$Rt,
1736                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1737
1738 //---
1739 // (unscaled immediate, unprivileged)
1740 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1741 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1742
1743 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1744 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1745
1746 // load sign-extended half-word
1747 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1748 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1749
1750 // load sign-extended byte
1751 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1752 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1753
1754 // load sign-extended word
1755 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1756
1757 //---
1758 // (immediate pre-indexed)
1759 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1760 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1761 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1762 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1763 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1764 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1765 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1766
1767 // load sign-extended half-word
1768 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1769 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1770
1771 // load sign-extended byte
1772 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1773 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1774
1775 // load zero-extended byte
1776 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1777 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1778
1779 // load sign-extended word
1780 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1781
1782 //---
1783 // (immediate post-indexed)
1784 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1785 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1786 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1787 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1788 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1789 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1790 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1791
1792 // load sign-extended half-word
1793 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1794 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1795
1796 // load sign-extended byte
1797 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1798 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1799
1800 // load zero-extended byte
1801 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1802 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1803
1804 // load sign-extended word
1805 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1806
1807 //===----------------------------------------------------------------------===//
1808 // Store instructions.
1809 //===----------------------------------------------------------------------===//
1810
1811 // Pair (indexed, offset)
1812 // FIXME: Use dedicated range-checked addressing mode operand here.
1813 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1814 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1815 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1816 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1817 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1818
1819 // Pair (pre-indexed)
1820 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1821 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1822 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1823 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1824 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1825
1826 // Pair (pre-indexed)
1827 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1828 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1829 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1830 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1831 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1832
1833 // Pair (no allocate)
1834 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1835 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1836 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1837 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1838 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1839
1840 //---
1841 // (Register offset)
1842
1843 // Integer
1844 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1845 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1846 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1847 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1848
1849
1850 // Floating-point
1851 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1852 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1853 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1854 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1855 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1856
1857 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1858                                  Instruction STRW, Instruction STRX> {
1859
1860   def : Pat<(storeop GPR64:$Rt,
1861                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1862             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1863                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1864
1865   def : Pat<(storeop GPR64:$Rt,
1866                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1867             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1868                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1869 }
1870
1871 let AddedComplexity = 10 in {
1872   // truncstore i64
1873   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1874   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1875   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1876 }
1877
1878 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1879                          Instruction STRW, Instruction STRX> {
1880   def : Pat<(store (VecTy FPR:$Rt),
1881                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1882             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1883
1884   def : Pat<(store (VecTy FPR:$Rt),
1885                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1886             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1887 }
1888
1889 let AddedComplexity = 10 in {
1890 // Match all store 64 bits width whose type is compatible with FPR64
1891 let Predicates = [IsLE] in {
1892   // We must use ST1 to store vectors in big-endian.
1893   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1894   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1895   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1896   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1897   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1898 }
1899
1900 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1901 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1902
1903 // Match all store 128 bits width whose type is compatible with FPR128
1904 let Predicates = [IsLE] in {
1905   // We must use ST1 to store vectors in big-endian.
1906   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1907   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1908   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1909   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1910   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1911   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1912   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1913 }
1914 } // AddedComplexity = 10
1915
1916 // Match stores from lane 0 to the appropriate subreg's store.
1917 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
1918                               ValueType VecTy, ValueType STy,
1919                               SubRegIndex SubRegIdx,
1920                               Instruction STRW, Instruction STRX> {
1921
1922   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1923                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1924             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1925                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1926
1927   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1928                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1929             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1930                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1931 }
1932
1933 let AddedComplexity = 19 in {
1934   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
1935   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
1936   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
1937   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
1938   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
1939   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
1940   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
1941 }
1942
1943 //---
1944 // (unsigned immediate)
1945 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1946                    [(store GPR64:$Rt,
1947                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1948 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1949                     [(store GPR32:$Rt,
1950                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1951 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1952                     [(store FPR8:$Rt,
1953                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1954 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1955                     [(store (f16 FPR16:$Rt),
1956                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1957 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1958                     [(store (f32 FPR32:$Rt),
1959                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1960 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1961                     [(store (f64 FPR64:$Rt),
1962                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1963 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1964
1965 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1966                      [(truncstorei16 GPR32:$Rt,
1967                                      (am_indexed16 GPR64sp:$Rn,
1968                                                    uimm12s2:$offset))]>;
1969 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1970                      [(truncstorei8 GPR32:$Rt,
1971                                     (am_indexed8 GPR64sp:$Rn,
1972                                                  uimm12s1:$offset))]>;
1973
1974 // Match all store 64 bits width whose type is compatible with FPR64
1975 let AddedComplexity = 10 in {
1976 let Predicates = [IsLE] in {
1977   // We must use ST1 to store vectors in big-endian.
1978   def : Pat<(store (v2f32 FPR64:$Rt),
1979                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1980             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1981   def : Pat<(store (v8i8 FPR64:$Rt),
1982                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1983             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1984   def : Pat<(store (v4i16 FPR64:$Rt),
1985                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1986             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1987   def : Pat<(store (v2i32 FPR64:$Rt),
1988                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1989             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1990   def : Pat<(store (v4f16 FPR64:$Rt),
1991                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1992             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1993 }
1994 def : Pat<(store (v1f64 FPR64:$Rt),
1995                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1996           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1997 def : Pat<(store (v1i64 FPR64:$Rt),
1998                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1999           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2000
2001 // Match all store 128 bits width whose type is compatible with FPR128
2002 let Predicates = [IsLE] in {
2003   // We must use ST1 to store vectors in big-endian.
2004   def : Pat<(store (v4f32 FPR128:$Rt),
2005                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2006             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2007   def : Pat<(store (v2f64 FPR128:$Rt),
2008                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2009             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2010   def : Pat<(store (v16i8 FPR128:$Rt),
2011                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2012             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2013   def : Pat<(store (v8i16 FPR128:$Rt),
2014                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2015             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2016   def : Pat<(store (v4i32 FPR128:$Rt),
2017                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2018             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2019   def : Pat<(store (v2i64 FPR128:$Rt),
2020                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2021             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2022   def : Pat<(store (v8f16 FPR128:$Rt),
2023                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2024             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2025 }
2026 def : Pat<(store (f128  FPR128:$Rt),
2027                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2028           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2029
2030 // truncstore i64
2031 def : Pat<(truncstorei32 GPR64:$Rt,
2032                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2033   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2034 def : Pat<(truncstorei16 GPR64:$Rt,
2035                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2036   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2037 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2038   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2039
2040 } // AddedComplexity = 10
2041
2042 //---
2043 // (unscaled immediate)
2044 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2045                          [(store GPR64:$Rt,
2046                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2047 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2048                          [(store GPR32:$Rt,
2049                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2050 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2051                          [(store FPR8:$Rt,
2052                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2053 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2054                          [(store (f16 FPR16:$Rt),
2055                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2056 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2057                          [(store (f32 FPR32:$Rt),
2058                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2059 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2060                          [(store (f64 FPR64:$Rt),
2061                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2062 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2063                          [(store (f128 FPR128:$Rt),
2064                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2065 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2066                          [(truncstorei16 GPR32:$Rt,
2067                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2068 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2069                          [(truncstorei8 GPR32:$Rt,
2070                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2071
2072 // Match all store 64 bits width whose type is compatible with FPR64
2073 let Predicates = [IsLE] in {
2074   // We must use ST1 to store vectors in big-endian.
2075   def : Pat<(store (v2f32 FPR64:$Rt),
2076                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2077             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2078   def : Pat<(store (v8i8 FPR64:$Rt),
2079                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2080             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2081   def : Pat<(store (v4i16 FPR64:$Rt),
2082                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2083             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2084   def : Pat<(store (v2i32 FPR64:$Rt),
2085                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2086             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2087   def : Pat<(store (v4f16 FPR64:$Rt),
2088                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2089             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2090 }
2091 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2092           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2093 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2094           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2095
2096 // Match all store 128 bits width whose type is compatible with FPR128
2097 let Predicates = [IsLE] in {
2098   // We must use ST1 to store vectors in big-endian.
2099   def : Pat<(store (v4f32 FPR128:$Rt),
2100                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2101             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2102   def : Pat<(store (v2f64 FPR128:$Rt),
2103                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2104             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2105   def : Pat<(store (v16i8 FPR128:$Rt),
2106                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2107             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2108   def : Pat<(store (v8i16 FPR128:$Rt),
2109                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2110             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2111   def : Pat<(store (v4i32 FPR128:$Rt),
2112                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2113             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2114   def : Pat<(store (v2i64 FPR128:$Rt),
2115                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2116             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2117   def : Pat<(store (v2f64 FPR128:$Rt),
2118                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2119             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2120   def : Pat<(store (v8f16 FPR128:$Rt),
2121                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2122             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2123 }
2124
2125 // unscaled i64 truncating stores
2126 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2127   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2128 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2129   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2130 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2131   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2132
2133 //---
2134 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2135 def : InstAlias<"str $Rt, [$Rn, $offset]",
2136                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2137 def : InstAlias<"str $Rt, [$Rn, $offset]",
2138                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2139 def : InstAlias<"str $Rt, [$Rn, $offset]",
2140                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2141 def : InstAlias<"str $Rt, [$Rn, $offset]",
2142                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2143 def : InstAlias<"str $Rt, [$Rn, $offset]",
2144                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2145 def : InstAlias<"str $Rt, [$Rn, $offset]",
2146                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2147 def : InstAlias<"str $Rt, [$Rn, $offset]",
2148                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2149
2150 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2151                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2152 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2153                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2154
2155 //---
2156 // (unscaled immediate, unprivileged)
2157 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2158 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2159
2160 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2161 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2162
2163 //---
2164 // (immediate pre-indexed)
2165 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2166 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2167 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2168 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2169 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2170 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2171 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2172
2173 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2174 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2175
2176 // truncstore i64
2177 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2178   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2179            simm9:$off)>;
2180 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2181   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2182             simm9:$off)>;
2183 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2184   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2185             simm9:$off)>;
2186
2187 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2188           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2189 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2190           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2191 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2192           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2193 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2194           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2195 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2196           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2197 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2198           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2199 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2200           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2201
2202 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2203           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2204 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2205           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2206 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2207           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2208 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2209           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2210 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2211           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2212 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2213           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2214 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2215           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2216
2217 //---
2218 // (immediate post-indexed)
2219 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2220 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2221 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2222 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2223 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2224 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2225 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2226
2227 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2228 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2229
2230 // truncstore i64
2231 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2232   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2233             simm9:$off)>;
2234 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2235   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2236              simm9:$off)>;
2237 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2238   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2239              simm9:$off)>;
2240
2241 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2242           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2243 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2244           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2245 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2246           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2247 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2248           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2249 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2250           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2251 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2252           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2253 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2254           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2255
2256 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2257           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2258 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2259           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2260 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2261           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2262 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2263           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2264 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2265           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2266 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2267           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2268 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2269           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2270
2271 //===----------------------------------------------------------------------===//
2272 // Load/store exclusive instructions.
2273 //===----------------------------------------------------------------------===//
2274
2275 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2276 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2277 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2278 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2279
2280 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2281 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2282 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2283 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2284
2285 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2286 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2287 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2288 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2289
2290 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2291 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2292 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2293 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2294
2295 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2296 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2297 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2298 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2299
2300 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2301 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2302 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2303 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2304
2305 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2306 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2307
2308 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2309 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2310
2311 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2312 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2313
2314 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2315 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2316
2317 let Predicates = [HasV8_1a] in {
2318   // v8.1a "Limited Order Region" extension load-acquire instructions
2319   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2320   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2321   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2322   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2323
2324   // v8.1a "Limited Order Region" extension store-release instructions
2325   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2326   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2327   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2328   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2329 }
2330
2331 //===----------------------------------------------------------------------===//
2332 // Scaled floating point to integer conversion instructions.
2333 //===----------------------------------------------------------------------===//
2334
2335 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2336 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2337 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2338 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2339 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2340 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2341 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2342 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2343 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2344 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2345 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2346 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2347 let isCodeGenOnly = 1 in {
2348 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2349 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2350 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2351 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2352 }
2353
2354 //===----------------------------------------------------------------------===//
2355 // Scaled integer to floating point conversion instructions.
2356 //===----------------------------------------------------------------------===//
2357
2358 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2359 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2360
2361 //===----------------------------------------------------------------------===//
2362 // Unscaled integer to floating point conversion instruction.
2363 //===----------------------------------------------------------------------===//
2364
2365 defm FMOV : UnscaledConversion<"fmov">;
2366
2367 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2368 let isReMaterializable = 1, isCodeGenOnly = 1 in {
2369 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2370     PseudoInstExpansion<(FMOVWSr FPR32:$Rd, WZR)>,
2371     Requires<[NoZCZ]>;
2372 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2373     PseudoInstExpansion<(FMOVXDr FPR64:$Rd, XZR)>,
2374     Requires<[NoZCZ]>;
2375 }
2376
2377 //===----------------------------------------------------------------------===//
2378 // Floating point conversion instruction.
2379 //===----------------------------------------------------------------------===//
2380
2381 defm FCVT : FPConversion<"fcvt">;
2382
2383 //===----------------------------------------------------------------------===//
2384 // Floating point single operand instructions.
2385 //===----------------------------------------------------------------------===//
2386
2387 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2388 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2389 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2390 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2391 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2392 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2393 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2394 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2395
2396 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2397           (FRINTNDr FPR64:$Rn)>;
2398
2399 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2400 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2401 // <rdar://problem/13715968>
2402 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2403 let hasSideEffects = 1 in {
2404 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2405 }
2406
2407 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2408
2409 let SchedRW = [WriteFDiv] in {
2410 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2411 }
2412
2413 //===----------------------------------------------------------------------===//
2414 // Floating point two operand instructions.
2415 //===----------------------------------------------------------------------===//
2416
2417 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2418 let SchedRW = [WriteFDiv] in {
2419 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2420 }
2421 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2422 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2423 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2424 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2425 let SchedRW = [WriteFMul] in {
2426 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2427 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2428 }
2429 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2430
2431 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2432           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2433 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2434           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2435 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2436           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2437 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2438           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2439
2440 //===----------------------------------------------------------------------===//
2441 // Floating point three operand instructions.
2442 //===----------------------------------------------------------------------===//
2443
2444 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2445 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2446      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2447 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2448      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2449 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2450      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2451
2452 // The following def pats catch the case where the LHS of an FMA is negated.
2453 // The TriOpFrag above catches the case where the middle operand is negated.
2454
2455 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2456 // the NEON variant.
2457 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2458           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2459
2460 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2461           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2462
2463 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2464 // "(-a) + b*(-c)".
2465 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2466           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2467
2468 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2469           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2470
2471 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2472           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2473
2474 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2475           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2476
2477 //===----------------------------------------------------------------------===//
2478 // Floating point comparison instructions.
2479 //===----------------------------------------------------------------------===//
2480
2481 defm FCMPE : FPComparison<1, "fcmpe">;
2482 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2483
2484 //===----------------------------------------------------------------------===//
2485 // Floating point conditional comparison instructions.
2486 //===----------------------------------------------------------------------===//
2487
2488 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2489 defm FCCMP  : FPCondComparison<0, "fccmp">;
2490
2491 //===----------------------------------------------------------------------===//
2492 // Floating point conditional select instruction.
2493 //===----------------------------------------------------------------------===//
2494
2495 defm FCSEL : FPCondSelect<"fcsel">;
2496
2497 // CSEL instructions providing f128 types need to be handled by a
2498 // pseudo-instruction since the eventual code will need to introduce basic
2499 // blocks and control flow.
2500 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2501                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2502                       [(set (f128 FPR128:$Rd),
2503                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2504                                        (i32 imm:$cond), NZCV))]> {
2505   let Uses = [NZCV];
2506   let usesCustomInserter = 1;
2507 }
2508
2509
2510 //===----------------------------------------------------------------------===//
2511 // Floating point immediate move.
2512 //===----------------------------------------------------------------------===//
2513
2514 let isReMaterializable = 1 in {
2515 defm FMOV : FPMoveImmediate<"fmov">;
2516 }
2517
2518 //===----------------------------------------------------------------------===//
2519 // Advanced SIMD two vector instructions.
2520 //===----------------------------------------------------------------------===//
2521
2522 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2523 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2524                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2525           (ABSv8i8 V64:$src)>;
2526 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2527                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2528           (ABSv4i16 V64:$src)>;
2529 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2530                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2531           (ABSv2i32 V64:$src)>;
2532 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2533                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2534           (ABSv16i8 V128:$src)>;
2535 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2536                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2537           (ABSv8i16 V128:$src)>;
2538 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2539                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2540           (ABSv4i32 V128:$src)>;
2541 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2542                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2543           (ABSv2i64 V128:$src)>;
2544
2545 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2546 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2547 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2548 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2549 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2550 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2551 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2552 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2553 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2554
2555 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2556 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2557 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2558 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2559 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2560 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2561 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2562 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2563 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2564           (FCVTLv4i16 V64:$Rn)>;
2565 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2566                                                               (i64 4)))),
2567           (FCVTLv8i16 V128:$Rn)>;
2568 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2569 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2570                                                     (i64 2))))),
2571           (FCVTLv4i32 V128:$Rn)>;
2572
2573 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2574 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2575                                                     (i64 4))))),
2576           (FCVTLv8i16 V128:$Rn)>;
2577
2578 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2579 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2580 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2581 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2582 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2583 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2584           (FCVTNv4i16 V128:$Rn)>;
2585 def : Pat<(concat_vectors V64:$Rd,
2586                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2587           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2588 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2589 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2590 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2591           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2592 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2593 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2594 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2595                                         int_aarch64_neon_fcvtxn>;
2596 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2597 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2598 let isCodeGenOnly = 1 in {
2599 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2600                                        int_aarch64_neon_fcvtzs>;
2601 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2602                                        int_aarch64_neon_fcvtzu>;
2603 }
2604 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2605 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2606 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2607 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2608 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2609 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2610 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2611 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2612 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2613 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2614 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2615 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2616                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2617 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2618 // Aliases for MVN -> NOT.
2619 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2620                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2621 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2622                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2623
2624 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2625 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2626 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2627 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2628 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2629 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2630 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2631
2632 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2633 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2634 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2635 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2636 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2637 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2638 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2639 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2640
2641 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2642 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2643 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2644 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2645 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2646
2647 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2648 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2649 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2650 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2651 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2652        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2653 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2654 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2655 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2656 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2657 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2658 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2659 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2660 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2661 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2662        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2663 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2664                     int_aarch64_neon_uaddlp>;
2665 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2666 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2667 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2668 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2669 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2670 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2671
2672 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2673 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2674 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2675 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2676 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2677 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2678
2679 // Patterns for vector long shift (by element width). These need to match all
2680 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2681 // definition.
2682 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2683   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2684             (SHLLv8i8 V64:$Rn)>;
2685   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2686             (SHLLv16i8 V128:$Rn)>;
2687   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2688             (SHLLv4i16 V64:$Rn)>;
2689   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2690             (SHLLv8i16 V128:$Rn)>;
2691   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2692             (SHLLv2i32 V64:$Rn)>;
2693   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2694             (SHLLv4i32 V128:$Rn)>;
2695 }
2696
2697 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2698 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2699 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2700
2701 //===----------------------------------------------------------------------===//
2702 // Advanced SIMD three vector instructions.
2703 //===----------------------------------------------------------------------===//
2704
2705 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2706 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2707 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2708 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2709 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2710 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2711 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2712 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2713 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2714 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2715 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2716 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2717 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2718 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2719 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2720 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2721 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2722 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2723 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2724 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2725 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2726 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2727 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2728 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2729 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2730
2731 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2732 // instruction expects the addend first, while the fma intrinsic puts it last.
2733 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2734             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2735 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2736             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2737
2738 // The following def pats catch the case where the LHS of an FMA is negated.
2739 // The TriOpFrag above catches the case where the middle operand is negated.
2740 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2741           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2742
2743 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2744           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2745
2746 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2747           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2748
2749 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2750 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2751 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2752 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2753 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2754 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2755                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2756 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2757                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2758 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2759 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2760 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2761       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2762 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2763 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2764 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2765 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2766 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2767 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2768 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2769 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2770 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2771 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2772 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2773 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2774 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2775 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2776 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2777 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2778 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2779 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2780       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2781 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2782 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2783 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2784 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2785 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2786 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2787 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2788 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2789 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2790 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2791 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2792 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2793 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2794 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2795 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
2796                                                   int_aarch64_neon_sqadd>;
2797 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
2798                                                     int_aarch64_neon_sqsub>;
2799
2800 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2801 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2802                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2803 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2804 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2805 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2806     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2807 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2808 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2809                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2810 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2811
2812 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2813           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2814 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2815           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2816 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2817           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2818 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2819           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2820
2821 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2822           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2823 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2824           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2825 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2826           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2827 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2828           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2829
2830 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2831                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2832 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2833                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2834 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2835                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2836 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2837                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2838
2839 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2840                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2841 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2842                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2843 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2844                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2845 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2846                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2847
2848 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2849                 "|cmls.8b\t$dst, $src1, $src2}",
2850                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2851 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2852                 "|cmls.16b\t$dst, $src1, $src2}",
2853                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2854 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2855                 "|cmls.4h\t$dst, $src1, $src2}",
2856                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2857 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2858                 "|cmls.8h\t$dst, $src1, $src2}",
2859                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2860 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2861                 "|cmls.2s\t$dst, $src1, $src2}",
2862                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2863 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2864                 "|cmls.4s\t$dst, $src1, $src2}",
2865                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2866 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2867                 "|cmls.2d\t$dst, $src1, $src2}",
2868                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2869
2870 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2871                 "|cmlo.8b\t$dst, $src1, $src2}",
2872                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2873 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2874                 "|cmlo.16b\t$dst, $src1, $src2}",
2875                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2876 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2877                 "|cmlo.4h\t$dst, $src1, $src2}",
2878                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2879 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2880                 "|cmlo.8h\t$dst, $src1, $src2}",
2881                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2882 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2883                 "|cmlo.2s\t$dst, $src1, $src2}",
2884                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2885 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2886                 "|cmlo.4s\t$dst, $src1, $src2}",
2887                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2888 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2889                 "|cmlo.2d\t$dst, $src1, $src2}",
2890                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2891
2892 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2893                 "|cmle.8b\t$dst, $src1, $src2}",
2894                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2895 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2896                 "|cmle.16b\t$dst, $src1, $src2}",
2897                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2898 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2899                 "|cmle.4h\t$dst, $src1, $src2}",
2900                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2901 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2902                 "|cmle.8h\t$dst, $src1, $src2}",
2903                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2904 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2905                 "|cmle.2s\t$dst, $src1, $src2}",
2906                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2907 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2908                 "|cmle.4s\t$dst, $src1, $src2}",
2909                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2910 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2911                 "|cmle.2d\t$dst, $src1, $src2}",
2912                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2913
2914 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2915                 "|cmlt.8b\t$dst, $src1, $src2}",
2916                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2917 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2918                 "|cmlt.16b\t$dst, $src1, $src2}",
2919                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2920 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2921                 "|cmlt.4h\t$dst, $src1, $src2}",
2922                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2923 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2924                 "|cmlt.8h\t$dst, $src1, $src2}",
2925                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2926 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2927                 "|cmlt.2s\t$dst, $src1, $src2}",
2928                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2929 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2930                 "|cmlt.4s\t$dst, $src1, $src2}",
2931                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2932 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2933                 "|cmlt.2d\t$dst, $src1, $src2}",
2934                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2935
2936 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2937                 "|fcmle.2s\t$dst, $src1, $src2}",
2938                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2939 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2940                 "|fcmle.4s\t$dst, $src1, $src2}",
2941                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2942 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2943                 "|fcmle.2d\t$dst, $src1, $src2}",
2944                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2945
2946 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2947                 "|fcmlt.2s\t$dst, $src1, $src2}",
2948                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2949 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2950                 "|fcmlt.4s\t$dst, $src1, $src2}",
2951                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2952 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2953                 "|fcmlt.2d\t$dst, $src1, $src2}",
2954                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2955
2956 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2957                 "|facle.2s\t$dst, $src1, $src2}",
2958                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2959 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2960                 "|facle.4s\t$dst, $src1, $src2}",
2961                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2962 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2963                 "|facle.2d\t$dst, $src1, $src2}",
2964                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2965
2966 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2967                 "|faclt.2s\t$dst, $src1, $src2}",
2968                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2969 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2970                 "|faclt.4s\t$dst, $src1, $src2}",
2971                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2972 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2973                 "|faclt.2d\t$dst, $src1, $src2}",
2974                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2975
2976 //===----------------------------------------------------------------------===//
2977 // Advanced SIMD three scalar instructions.
2978 //===----------------------------------------------------------------------===//
2979
2980 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2981 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2982 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2983 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2984 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2985 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2986 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2987 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2988 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2989           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2990 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2991                                      int_aarch64_neon_facge>;
2992 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2993                                      int_aarch64_neon_facgt>;
2994 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2995 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2996 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2997 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2998 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2999 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
3000 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3001 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3002 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3003 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3004 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3005 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3006 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3007 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3008 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3009 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3010 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3011 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3012 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3013 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3014 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3015 let Predicates = [HasV8_1a] in {
3016   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3017   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3018   def : Pat<(i32 (int_aarch64_neon_sqadd
3019                    (i32 FPR32:$Rd),
3020                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3021                                                    (i32 FPR32:$Rm))))),
3022             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3023   def : Pat<(i32 (int_aarch64_neon_sqsub
3024                    (i32 FPR32:$Rd),
3025                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3026                                                    (i32 FPR32:$Rm))))),
3027             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3028 }
3029
3030 def : InstAlias<"cmls $dst, $src1, $src2",
3031                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3032 def : InstAlias<"cmle $dst, $src1, $src2",
3033                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3034 def : InstAlias<"cmlo $dst, $src1, $src2",
3035                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3036 def : InstAlias<"cmlt $dst, $src1, $src2",
3037                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3038 def : InstAlias<"fcmle $dst, $src1, $src2",
3039                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3040 def : InstAlias<"fcmle $dst, $src1, $src2",
3041                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3042 def : InstAlias<"fcmlt $dst, $src1, $src2",
3043                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3044 def : InstAlias<"fcmlt $dst, $src1, $src2",
3045                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3046 def : InstAlias<"facle $dst, $src1, $src2",
3047                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3048 def : InstAlias<"facle $dst, $src1, $src2",
3049                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3050 def : InstAlias<"faclt $dst, $src1, $src2",
3051                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3052 def : InstAlias<"faclt $dst, $src1, $src2",
3053                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3054
3055 //===----------------------------------------------------------------------===//
3056 // Advanced SIMD three scalar instructions (mixed operands).
3057 //===----------------------------------------------------------------------===//
3058 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3059                                        int_aarch64_neon_sqdmulls_scalar>;
3060 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3061 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3062
3063 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3064                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3065                                                         (i32 FPR32:$Rm))))),
3066           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3067 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3068                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3069                                                         (i32 FPR32:$Rm))))),
3070           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3071
3072 //===----------------------------------------------------------------------===//
3073 // Advanced SIMD two scalar instructions.
3074 //===----------------------------------------------------------------------===//
3075
3076 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3077 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3078 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3079 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3080 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3081 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3082 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3083 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3084 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3085 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3086 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3087 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
3088 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
3089 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
3090 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
3091 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
3092 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
3093 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
3094 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
3095 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3096 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
3097 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
3098 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
3099 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
3100 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
3101 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3102                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3103 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3104 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3105 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3106 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3107 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3108 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3109                                      int_aarch64_neon_suqadd>;
3110 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3111 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3112 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3113                                     int_aarch64_neon_usqadd>;
3114
3115 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3116
3117 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3118           (FCVTASv1i64 FPR64:$Rn)>;
3119 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3120           (FCVTAUv1i64 FPR64:$Rn)>;
3121 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3122           (FCVTMSv1i64 FPR64:$Rn)>;
3123 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3124           (FCVTMUv1i64 FPR64:$Rn)>;
3125 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3126           (FCVTNSv1i64 FPR64:$Rn)>;
3127 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3128           (FCVTNUv1i64 FPR64:$Rn)>;
3129 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3130           (FCVTPSv1i64 FPR64:$Rn)>;
3131 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3132           (FCVTPUv1i64 FPR64:$Rn)>;
3133
3134 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3135           (FRECPEv1i32 FPR32:$Rn)>;
3136 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3137           (FRECPEv1i64 FPR64:$Rn)>;
3138 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3139           (FRECPEv1i64 FPR64:$Rn)>;
3140
3141 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3142           (FRECPXv1i32 FPR32:$Rn)>;
3143 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3144           (FRECPXv1i64 FPR64:$Rn)>;
3145
3146 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3147           (FRSQRTEv1i32 FPR32:$Rn)>;
3148 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3149           (FRSQRTEv1i64 FPR64:$Rn)>;
3150 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3151           (FRSQRTEv1i64 FPR64:$Rn)>;
3152
3153 // If an integer is about to be converted to a floating point value,
3154 // just load it on the floating point unit.
3155 // Here are the patterns for 8 and 16-bits to float.
3156 // 8-bits -> float.
3157 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3158                              SDPatternOperator loadop, Instruction UCVTF,
3159                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3160                              SubRegIndex sub> {
3161   def : Pat<(DstTy (uint_to_fp (SrcTy
3162                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3163                                       ro.Wext:$extend))))),
3164            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3165                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3166                                  sub))>;
3167
3168   def : Pat<(DstTy (uint_to_fp (SrcTy
3169                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3170                                       ro.Wext:$extend))))),
3171            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3172                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3173                                  sub))>;
3174 }
3175
3176 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3177                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3178 def : Pat <(f32 (uint_to_fp (i32
3179                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3180            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3181                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3182 def : Pat <(f32 (uint_to_fp (i32
3183                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3184            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3185                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3186 // 16-bits -> float.
3187 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3188                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3189 def : Pat <(f32 (uint_to_fp (i32
3190                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3191            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3192                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3193 def : Pat <(f32 (uint_to_fp (i32
3194                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3195            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3196                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3197 // 32-bits are handled in target specific dag combine:
3198 // performIntToFpCombine.
3199 // 64-bits integer to 32-bits floating point, not possible with
3200 // UCVTF on floating point registers (both source and destination
3201 // must have the same size).
3202
3203 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3204 // 8-bits -> double.
3205 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3206                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3207 def : Pat <(f64 (uint_to_fp (i32
3208                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3209            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3210                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3211 def : Pat <(f64 (uint_to_fp (i32
3212                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3213            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3214                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3215 // 16-bits -> double.
3216 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3217                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3218 def : Pat <(f64 (uint_to_fp (i32
3219                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3220            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3221                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3222 def : Pat <(f64 (uint_to_fp (i32
3223                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3224            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3225                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3226 // 32-bits -> double.
3227 defm : UIntToFPROLoadPat<f64, i32, load,
3228                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3229 def : Pat <(f64 (uint_to_fp (i32
3230                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3231            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3232                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3233 def : Pat <(f64 (uint_to_fp (i32
3234                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3235            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3236                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3237 // 64-bits -> double are handled in target specific dag combine:
3238 // performIntToFpCombine.
3239
3240 //===----------------------------------------------------------------------===//
3241 // Advanced SIMD three different-sized vector instructions.
3242 //===----------------------------------------------------------------------===//
3243
3244 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3245 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3246 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3247 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3248 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3249 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3250                                              int_aarch64_neon_sabd>;
3251 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3252                                           int_aarch64_neon_sabd>;
3253 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3254             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3255 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3256                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3257 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3258     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3259 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3260     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3261 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3262 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3263                                                int_aarch64_neon_sqadd>;
3264 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3265                                                int_aarch64_neon_sqsub>;
3266 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3267                                      int_aarch64_neon_sqdmull>;
3268 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3269                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3270 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3271                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3272 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3273                                               int_aarch64_neon_uabd>;
3274 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3275                                           int_aarch64_neon_uabd>;
3276 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3277                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3278 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3279                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3280 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3281     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3282 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3283     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3284 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3285 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3286                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3287 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3288                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3289
3290 // Additional patterns for SMULL and UMULL
3291 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3292   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3293   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3294             (INST8B V64:$Rn, V64:$Rm)>;
3295   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3296             (INST4H V64:$Rn, V64:$Rm)>;
3297   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3298             (INST2S V64:$Rn, V64:$Rm)>;
3299 }
3300
3301 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3302   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3303 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3304   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3305
3306 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3307 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3308   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3309   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3310             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3311   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3312             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3313   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3314             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3315 }
3316
3317 defm : Neon_mulacc_widen_patterns<
3318   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3319   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3320 defm : Neon_mulacc_widen_patterns<
3321   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3322   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3323 defm : Neon_mulacc_widen_patterns<
3324   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3325   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3326 defm : Neon_mulacc_widen_patterns<
3327   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3328   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3329
3330 // Patterns for 64-bit pmull
3331 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3332           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3333 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3334                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3335           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3336
3337 // CodeGen patterns for addhn and subhn instructions, which can actually be
3338 // written in LLVM IR without too much difficulty.
3339
3340 // ADDHN
3341 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3342           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3343 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3344                                            (i32 16))))),
3345           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3346 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3347                                            (i32 32))))),
3348           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3349 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3350                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3351                                                     (i32 8))))),
3352           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3353                             V128:$Rn, V128:$Rm)>;
3354 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3355                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3356                                                     (i32 16))))),
3357           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3358                             V128:$Rn, V128:$Rm)>;
3359 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3360                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3361                                                     (i32 32))))),
3362           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3363                             V128:$Rn, V128:$Rm)>;
3364
3365 // SUBHN
3366 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3367           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3368 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3369                                            (i32 16))))),
3370           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3371 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3372                                            (i32 32))))),
3373           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3374 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3375                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3376                                                     (i32 8))))),
3377           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3378                             V128:$Rn, V128:$Rm)>;
3379 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3380                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3381                                                     (i32 16))))),
3382           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3383                             V128:$Rn, V128:$Rm)>;
3384 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3385                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3386                                                     (i32 32))))),
3387           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3388                             V128:$Rn, V128:$Rm)>;
3389
3390 //----------------------------------------------------------------------------
3391 // AdvSIMD bitwise extract from vector instruction.
3392 //----------------------------------------------------------------------------
3393
3394 defm EXT : SIMDBitwiseExtract<"ext">;
3395
3396 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3397           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3398 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3399           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3400 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3401           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3402 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3403           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3404 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3405           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3406 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3407           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3408 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3409           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3410 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3411           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3412 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3413           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3414 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3415           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3416
3417 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3418 // 128-bit vector.
3419 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3420           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3421 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3422           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3423 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3424           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3425 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3426           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3427 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3428           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3429 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3430           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3431 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3432           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3433
3434
3435 //----------------------------------------------------------------------------
3436 // AdvSIMD zip vector
3437 //----------------------------------------------------------------------------
3438
3439 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3440 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3441 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3442 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3443 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3444 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3445
3446 //----------------------------------------------------------------------------
3447 // AdvSIMD TBL/TBX instructions
3448 //----------------------------------------------------------------------------
3449
3450 defm TBL : SIMDTableLookup<    0, "tbl">;
3451 defm TBX : SIMDTableLookupTied<1, "tbx">;
3452
3453 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3454           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3455 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3456           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3457
3458 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3459                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3460           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3461 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3462                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3463           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3464
3465
3466 //----------------------------------------------------------------------------
3467 // AdvSIMD scalar CPY instruction
3468 //----------------------------------------------------------------------------
3469
3470 defm CPY : SIMDScalarCPY<"cpy">;
3471
3472 //----------------------------------------------------------------------------
3473 // AdvSIMD scalar pairwise instructions
3474 //----------------------------------------------------------------------------
3475
3476 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3477 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3478 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3479 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3480 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3481 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3482 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3483           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3484 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3485           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3486 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3487           (FADDPv2i32p V64:$Rn)>;
3488 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3489           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3490 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3491           (FADDPv2i64p V128:$Rn)>;
3492 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3493           (FMAXNMPv2i32p V64:$Rn)>;
3494 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3495           (FMAXNMPv2i64p V128:$Rn)>;
3496 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3497           (FMAXPv2i32p V64:$Rn)>;
3498 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3499           (FMAXPv2i64p V128:$Rn)>;
3500 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3501           (FMINNMPv2i32p V64:$Rn)>;
3502 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3503           (FMINNMPv2i64p V128:$Rn)>;
3504 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3505           (FMINPv2i32p V64:$Rn)>;
3506 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3507           (FMINPv2i64p V128:$Rn)>;
3508
3509 //----------------------------------------------------------------------------
3510 // AdvSIMD INS/DUP instructions
3511 //----------------------------------------------------------------------------
3512
3513 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3514 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3515 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3516 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3517 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3518 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3519 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3520
3521 def DUPv2i64lane : SIMDDup64FromElement;
3522 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3523 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3524 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3525 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3526 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3527 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3528
3529 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3530           (v2f32 (DUPv2i32lane
3531             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3532             (i64 0)))>;
3533 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3534           (v4f32 (DUPv4i32lane
3535             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3536             (i64 0)))>;
3537 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3538           (v2f64 (DUPv2i64lane
3539             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3540             (i64 0)))>;
3541 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3542           (v4f16 (DUPv4i16lane
3543             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3544             (i64 0)))>;
3545 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3546           (v8f16 (DUPv8i16lane
3547             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3548             (i64 0)))>;
3549
3550 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3551           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3552 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3553           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3554
3555 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3556           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3557 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3558          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3559 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3560           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3561
3562 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3563 // instruction even if the types don't match: we just have to remap the lane
3564 // carefully. N.b. this trick only applies to truncations.
3565 def VecIndex_x2 : SDNodeXForm<imm, [{
3566   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3567 }]>;
3568 def VecIndex_x4 : SDNodeXForm<imm, [{
3569   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3570 }]>;
3571 def VecIndex_x8 : SDNodeXForm<imm, [{
3572   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3573 }]>;
3574
3575 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3576                             ValueType Src128VT, ValueType ScalVT,
3577                             Instruction DUP, SDNodeXForm IdxXFORM> {
3578   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3579                                                      imm:$idx)))),
3580             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3581
3582   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3583                                                      imm:$idx)))),
3584             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3585 }
3586
3587 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3588 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3589 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3590
3591 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3592 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3593 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3594
3595 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3596                                SDNodeXForm IdxXFORM> {
3597   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3598                                                          imm:$idx))))),
3599             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3600
3601   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3602                                                          imm:$idx))))),
3603             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3604 }
3605
3606 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3607 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3608 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3609
3610 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3611 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3612 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3613
3614 // SMOV and UMOV definitions, with some extra patterns for convenience
3615 defm SMOV : SMov;
3616 defm UMOV : UMov;
3617
3618 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3619           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3620 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3621           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3622 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3623           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3624 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3625           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3626 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3627           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3628 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3629           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3630
3631 // Extracting i8 or i16 elements will have the zero-extend transformed to
3632 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3633 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3634 // bits of the destination register.
3635 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3636                (i32 0xff)),
3637           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3638 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3639                (i32 0xffff)),
3640           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3641
3642 defm INS : SIMDIns;
3643
3644 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3645           (SUBREG_TO_REG (i32 0),
3646                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3647 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3648           (SUBREG_TO_REG (i32 0),
3649                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3650
3651 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3652           (SUBREG_TO_REG (i32 0),
3653                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3654 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3655           (SUBREG_TO_REG (i32 0),
3656                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3657
3658 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3659             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3660                                   (i32 FPR32:$Rn), ssub))>;
3661 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3662             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3663                                   (i32 FPR32:$Rn), ssub))>;
3664 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3665             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3666                                   (i64 FPR64:$Rn), dsub))>;
3667
3668 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3669           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3670 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3671           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3672 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3673           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3674
3675 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3676             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3677           (EXTRACT_SUBREG
3678             (INSvi16lane
3679               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3680               VectorIndexS:$imm,
3681               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3682               (i64 0)),
3683             dsub)>;
3684
3685 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3686             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3687           (INSvi16lane
3688             V128:$Rn, VectorIndexH:$imm,
3689             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3690             (i64 0))>;
3691
3692 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3693             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3694           (EXTRACT_SUBREG
3695             (INSvi32lane
3696               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3697               VectorIndexS:$imm,
3698               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3699               (i64 0)),
3700             dsub)>;
3701 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3702             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3703           (INSvi32lane
3704             V128:$Rn, VectorIndexS:$imm,
3705             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3706             (i64 0))>;
3707 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3708             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3709           (INSvi64lane
3710             V128:$Rn, VectorIndexD:$imm,
3711             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3712             (i64 0))>;
3713
3714 // Copy an element at a constant index in one vector into a constant indexed
3715 // element of another.
3716 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3717 // index type and INS extension
3718 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3719                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3720                    VectorIndexB:$idx2)),
3721           (v16i8 (INSvi8lane
3722                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3723           )>;
3724 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3725                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3726                    VectorIndexH:$idx2)),
3727           (v8i16 (INSvi16lane
3728                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3729           )>;
3730 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3731                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3732                    VectorIndexS:$idx2)),
3733           (v4i32 (INSvi32lane
3734                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3735           )>;
3736 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3737                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3738                    VectorIndexD:$idx2)),
3739           (v2i64 (INSvi64lane
3740                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3741           )>;
3742
3743 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3744                                 ValueType VTScal, Instruction INS> {
3745   def : Pat<(VT128 (vector_insert V128:$src,
3746                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3747                         imm:$Immd)),
3748             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3749
3750   def : Pat<(VT128 (vector_insert V128:$src,
3751                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3752                         imm:$Immd)),
3753             (INS V128:$src, imm:$Immd,
3754                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3755
3756   def : Pat<(VT64 (vector_insert V64:$src,
3757                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3758                         imm:$Immd)),
3759             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3760                                  imm:$Immd, V128:$Rn, imm:$Immn),
3761                             dsub)>;
3762
3763   def : Pat<(VT64 (vector_insert V64:$src,
3764                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3765                         imm:$Immd)),
3766             (EXTRACT_SUBREG
3767                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3768                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3769                 dsub)>;
3770 }
3771
3772 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3773 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3774 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3775
3776
3777 // Floating point vector extractions are codegen'd as either a sequence of
3778 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3779 // the lane number is anything other than zero.
3780 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3781           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3782 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3783           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3784 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3785           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3786
3787 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3788           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3789 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3790           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3791 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3792           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3793
3794 // All concat_vectors operations are canonicalised to act on i64 vectors for
3795 // AArch64. In the general case we need an instruction, which had just as well be
3796 // INS.
3797 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3798   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3799         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3800                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3801
3802 def : ConcatPat<v2i64, v1i64>;
3803 def : ConcatPat<v2f64, v1f64>;
3804 def : ConcatPat<v4i32, v2i32>;
3805 def : ConcatPat<v4f32, v2f32>;
3806 def : ConcatPat<v8i16, v4i16>;
3807 def : ConcatPat<v8f16, v4f16>;
3808 def : ConcatPat<v16i8, v8i8>;
3809
3810 // If the high lanes are undef, though, we can just ignore them:
3811 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3812   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3813         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3814
3815 def : ConcatUndefPat<v2i64, v1i64>;
3816 def : ConcatUndefPat<v2f64, v1f64>;
3817 def : ConcatUndefPat<v4i32, v2i32>;
3818 def : ConcatUndefPat<v4f32, v2f32>;
3819 def : ConcatUndefPat<v8i16, v4i16>;
3820 def : ConcatUndefPat<v16i8, v8i8>;
3821
3822 //----------------------------------------------------------------------------
3823 // AdvSIMD across lanes instructions
3824 //----------------------------------------------------------------------------
3825
3826 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3827 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3828 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3829 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3830 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3831 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3832 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3833 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3834 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3835 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3836 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3837
3838 // Patterns for across-vector intrinsics, that have a node equivalent, that
3839 // returns a vector (with only the low lane defined) instead of a scalar.
3840 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
3841 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
3842                                     SDPatternOperator opNode> {
3843 // If a lane instruction caught the vector_extract around opNode, we can
3844 // directly match the latter to the instruction.
3845 def : Pat<(v8i8 (opNode V64:$Rn)),
3846           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3847            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
3848 def : Pat<(v16i8 (opNode V128:$Rn)),
3849           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3850            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
3851 def : Pat<(v4i16 (opNode V64:$Rn)),
3852           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3853            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
3854 def : Pat<(v8i16 (opNode V128:$Rn)),
3855           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3856            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
3857 def : Pat<(v4i32 (opNode V128:$Rn)),
3858           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3859            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
3860
3861
3862 // If none did, fallback to the explicit patterns, consuming the vector_extract.
3863 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
3864             (i32 0)), (i64 0))),
3865           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3866             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
3867             bsub), ssub)>;
3868 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
3869           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3870             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
3871             bsub), ssub)>;
3872 def : Pat<(i32 (vector_extract (insert_subvector undef,
3873             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
3874           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3875             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
3876             hsub), ssub)>;
3877 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
3878           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3879             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
3880             hsub), ssub)>;
3881 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
3882           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3883             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
3884             ssub), ssub)>;
3885
3886 }
3887
3888 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
3889                                           SDPatternOperator opNode>
3890     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
3891 // If there is a sign extension after this intrinsic, consume it as smov already
3892 // performed it
3893 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
3894             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
3895           (i32 (SMOVvi8to32
3896             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3897               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3898             (i64 0)))>;
3899 def : Pat<(i32 (sext_inreg (i32 (vector_extract
3900             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
3901           (i32 (SMOVvi8to32
3902             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3903              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3904             (i64 0)))>;
3905 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
3906             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
3907           (i32 (SMOVvi16to32
3908            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3909             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3910            (i64 0)))>;
3911 def : Pat<(i32 (sext_inreg (i32 (vector_extract
3912             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
3913           (i32 (SMOVvi16to32
3914             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3915              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3916             (i64 0)))>;
3917 }
3918
3919 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
3920                                             SDPatternOperator opNode>
3921     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
3922 // If there is a masking operation keeping only what has been actually
3923 // generated, consume it.
3924 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
3925             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
3926       (i32 (EXTRACT_SUBREG
3927         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3928           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3929         ssub))>;
3930 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
3931             maski8_or_more)),
3932         (i32 (EXTRACT_SUBREG
3933           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3934             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3935           ssub))>;
3936 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
3937             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
3938           (i32 (EXTRACT_SUBREG
3939             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3940               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3941             ssub))>;
3942 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
3943             maski16_or_more)),
3944         (i32 (EXTRACT_SUBREG
3945           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3946             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3947           ssub))>;
3948 }
3949
3950 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
3951 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3952 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
3953           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
3954
3955 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
3956 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3957 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
3958           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
3959
3960 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
3961 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
3962           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
3963
3964 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
3965 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
3966           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
3967
3968 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
3969 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
3970           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
3971
3972 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
3973 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
3974           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
3975
3976 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3977   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3978         (i32 (SMOVvi16to32
3979           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3980             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3981           (i64 0)))>;
3982 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3983         (i32 (SMOVvi16to32
3984           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3985            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3986           (i64 0)))>;
3987
3988 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3989           (i32 (EXTRACT_SUBREG
3990            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3991             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3992            ssub))>;
3993 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3994         (i32 (EXTRACT_SUBREG
3995           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3996            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3997           ssub))>;
3998
3999 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4000         (i64 (EXTRACT_SUBREG
4001           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4002            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4003           dsub))>;
4004 }
4005
4006 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4007                                                 Intrinsic intOp> {
4008   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4009         (i32 (EXTRACT_SUBREG
4010           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4011             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4012           ssub))>;
4013 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4014         (i32 (EXTRACT_SUBREG
4015           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4016             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4017           ssub))>;
4018
4019 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4020           (i32 (EXTRACT_SUBREG
4021             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4022               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4023             ssub))>;
4024 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4025         (i32 (EXTRACT_SUBREG
4026           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4027             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4028           ssub))>;
4029
4030 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4031         (i64 (EXTRACT_SUBREG
4032           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4033             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4034           dsub))>;
4035 }
4036
4037 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4038 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4039
4040 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4041 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4042           (i64 (EXTRACT_SUBREG
4043             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4044               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4045             dsub))>;
4046 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4047 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4048           (i64 (EXTRACT_SUBREG
4049             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4050               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4051             dsub))>;
4052
4053 //------------------------------------------------------------------------------
4054 // AdvSIMD modified immediate instructions
4055 //------------------------------------------------------------------------------
4056
4057 // AdvSIMD BIC
4058 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4059 // AdvSIMD ORR
4060 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4061
4062 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4063 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4064 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4065 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4066
4067 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4068 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4069 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4070 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4071
4072 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4073 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4074 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4075 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4076
4077 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4078 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4079 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4080 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4081
4082 // AdvSIMD FMOV
4083 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4084                                               "fmov", ".2d",
4085                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4086 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4087                                               "fmov", ".2s",
4088                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4089 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4090                                               "fmov", ".4s",
4091                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4092
4093 // AdvSIMD MOVI
4094
4095 // EDIT byte mask: scalar
4096 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4097 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4098                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4099 // The movi_edit node has the immediate value already encoded, so we use
4100 // a plain imm0_255 here.
4101 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4102           (MOVID imm0_255:$shift)>;
4103
4104 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4105 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4106 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4107 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4108
4109 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4110 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4111 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4112 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4113
4114 // EDIT byte mask: 2d
4115
4116 // The movi_edit node has the immediate value already encoded, so we use
4117 // a plain imm0_255 in the pattern
4118 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4119 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4120                                                 simdimmtype10,
4121                                                 "movi", ".2d",
4122                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4123
4124
4125 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4126 // Complexity is added to break a tie with a plain MOVI.
4127 let AddedComplexity = 1 in {
4128 def : Pat<(f32   fpimm0),
4129           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4130       Requires<[HasZCZ]>;
4131 def : Pat<(f64   fpimm0),
4132           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4133       Requires<[HasZCZ]>;
4134 }
4135
4136 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4137 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4138 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4139 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4140
4141 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4142 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4143 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4144 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4145
4146 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4147 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4148
4149 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4150 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4151
4152 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4153 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4154 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4155 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4156
4157 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4158 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4159 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4160 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4161
4162 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4163           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4164 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4165           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4166 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4167           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4168 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4169           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4170
4171 // EDIT per word: 2s & 4s with MSL shifter
4172 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4173                       [(set (v2i32 V64:$Rd),
4174                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4175 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4176                       [(set (v4i32 V128:$Rd),
4177                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4178
4179 // Per byte: 8b & 16b
4180 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4181                                                  "movi", ".8b",
4182                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4183 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4184                                                  "movi", ".16b",
4185                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4186
4187 // AdvSIMD MVNI
4188
4189 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4190 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4191
4192 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4193 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4194 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4195 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4196
4197 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4198 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4199 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4200 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4201
4202 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4203           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4204 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4205           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4206 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4207           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4208 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4209           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4210
4211 // EDIT per word: 2s & 4s with MSL shifter
4212 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4213                       [(set (v2i32 V64:$Rd),
4214                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4215 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4216                       [(set (v4i32 V128:$Rd),
4217                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4218
4219 //----------------------------------------------------------------------------
4220 // AdvSIMD indexed element
4221 //----------------------------------------------------------------------------
4222
4223 let hasSideEffects = 0 in {
4224   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4225   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4226 }
4227
4228 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4229 // instruction expects the addend first, while the intrinsic expects it last.
4230
4231 // On the other hand, there are quite a few valid combinatorial options due to
4232 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4233 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4234            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4235 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4236            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4237
4238 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4239            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4240 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4241            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4242 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4243            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4244 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4245            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4246
4247 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4248   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4249   // and DUP scalar.
4250   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4251                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4252                                            VectorIndexS:$idx))),
4253             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4254   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4255                            (v2f32 (AArch64duplane32
4256                                       (v4f32 (insert_subvector undef,
4257                                                  (v2f32 (fneg V64:$Rm)),
4258                                                  (i32 0))),
4259                                       VectorIndexS:$idx)))),
4260             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4261                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4262                                VectorIndexS:$idx)>;
4263   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4264                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4265             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4266                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4267
4268   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4269   // and DUP scalar.
4270   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4271                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4272                                            VectorIndexS:$idx))),
4273             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4274                                VectorIndexS:$idx)>;
4275   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4276                            (v4f32 (AArch64duplane32
4277                                       (v4f32 (insert_subvector undef,
4278                                                  (v2f32 (fneg V64:$Rm)),
4279                                                  (i32 0))),
4280                                       VectorIndexS:$idx)))),
4281             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4282                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4283                                VectorIndexS:$idx)>;
4284   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4285                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4286             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4287                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4288
4289   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4290   // (DUPLANE from 64-bit would be trivial).
4291   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4292                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4293                                            VectorIndexD:$idx))),
4294             (FMLSv2i64_indexed
4295                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4296   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4297                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4298             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4299                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4300
4301   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4302   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4303                          (vector_extract (v4f32 (fneg V128:$Rm)),
4304                                          VectorIndexS:$idx))),
4305             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4306                 V128:$Rm, VectorIndexS:$idx)>;
4307   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4308                          (vector_extract (v2f32 (fneg V64:$Rm)),
4309                                          VectorIndexS:$idx))),
4310             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4311                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4312
4313   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4314   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4315                          (vector_extract (v2f64 (fneg V128:$Rm)),
4316                                          VectorIndexS:$idx))),
4317             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4318                 V128:$Rm, VectorIndexS:$idx)>;
4319 }
4320
4321 defm : FMLSIndexedAfterNegPatterns<
4322            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4323 defm : FMLSIndexedAfterNegPatterns<
4324            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4325
4326 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4327 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4328
4329 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4330           (FMULv2i32_indexed V64:$Rn,
4331             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4332             (i64 0))>;
4333 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4334           (FMULv4i32_indexed V128:$Rn,
4335             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4336             (i64 0))>;
4337 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4338           (FMULv2i64_indexed V128:$Rn,
4339             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4340             (i64 0))>;
4341
4342 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4343 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4344 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4345               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4346 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4347               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4348 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4349 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4350     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4351 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4352     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4353 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4354                 int_aarch64_neon_smull>;
4355 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4356                                            int_aarch64_neon_sqadd>;
4357 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4358                                            int_aarch64_neon_sqsub>;
4359 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4360                                           int_aarch64_neon_sqadd>;
4361 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4362                                           int_aarch64_neon_sqsub>;
4363 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4364 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4365     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4366 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4367     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4368 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4369                 int_aarch64_neon_umull>;
4370
4371 // A scalar sqdmull with the second operand being a vector lane can be
4372 // handled directly with the indexed instruction encoding.
4373 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4374                                           (vector_extract (v4i32 V128:$Vm),
4375                                                            VectorIndexS:$idx)),
4376           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4377
4378 //----------------------------------------------------------------------------
4379 // AdvSIMD scalar shift instructions
4380 //----------------------------------------------------------------------------
4381 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4382 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4383 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4384 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4385 // Codegen patterns for the above. We don't put these directly on the
4386 // instructions because TableGen's type inference can't handle the truth.
4387 // Having the same base pattern for fp <--> int totally freaks it out.
4388 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4389           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4390 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4391           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4392 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4393           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4394 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4395           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4396 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4397                                             vecshiftR64:$imm)),
4398           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4399 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4400                                             vecshiftR64:$imm)),
4401           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4402 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4403           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4404 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4405           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4406 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4407           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4408 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4409           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4410 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4411                                             vecshiftR64:$imm)),
4412           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4413 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4414                                             vecshiftR64:$imm)),
4415           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4416
4417 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4418 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4419 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4420                                      int_aarch64_neon_sqrshrn>;
4421 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4422                                      int_aarch64_neon_sqrshrun>;
4423 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4424 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4425 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4426                                      int_aarch64_neon_sqshrn>;
4427 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4428                                      int_aarch64_neon_sqshrun>;
4429 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4430 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4431 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4432     TriOpFrag<(add node:$LHS,
4433                    (AArch64srshri node:$MHS, node:$RHS))>>;
4434 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4435 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4436     TriOpFrag<(add node:$LHS,
4437                    (AArch64vashr node:$MHS, node:$RHS))>>;
4438 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4439                                      int_aarch64_neon_uqrshrn>;
4440 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4441 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4442                                      int_aarch64_neon_uqshrn>;
4443 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4444 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4445     TriOpFrag<(add node:$LHS,
4446                    (AArch64urshri node:$MHS, node:$RHS))>>;
4447 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4448 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4449     TriOpFrag<(add node:$LHS,
4450                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4451
4452 //----------------------------------------------------------------------------
4453 // AdvSIMD vector shift instructions
4454 //----------------------------------------------------------------------------
4455 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4456 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4457 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4458                                    int_aarch64_neon_vcvtfxs2fp>;
4459 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4460                                          int_aarch64_neon_rshrn>;
4461 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4462 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4463                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4464 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4465 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4466                                       (i32 vecshiftL64:$imm))),
4467           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4468 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4469                                          int_aarch64_neon_sqrshrn>;
4470 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4471                                          int_aarch64_neon_sqrshrun>;
4472 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4473 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4474 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4475                                          int_aarch64_neon_sqshrn>;
4476 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4477                                          int_aarch64_neon_sqshrun>;
4478 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4479 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4480                                       (i32 vecshiftR64:$imm))),
4481           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4482 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4483 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4484                  TriOpFrag<(add node:$LHS,
4485                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4486 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4487                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4488
4489 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4490 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4491                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4492 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4493                         int_aarch64_neon_vcvtfxu2fp>;
4494 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4495                                          int_aarch64_neon_uqrshrn>;
4496 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4497 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4498                                          int_aarch64_neon_uqshrn>;
4499 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4500 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4501                 TriOpFrag<(add node:$LHS,
4502                                (AArch64urshri node:$MHS, node:$RHS))> >;
4503 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4504                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4505 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4506 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4507                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4508
4509 // SHRN patterns for when a logical right shift was used instead of arithmetic
4510 // (the immediate guarantees no sign bits actually end up in the result so it
4511 // doesn't matter).
4512 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4513           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4514 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4515           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4516 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4517           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4518
4519 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4520                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4521                                                     vecshiftR16Narrow:$imm)))),
4522           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4523                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4524 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4525                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4526                                                     vecshiftR32Narrow:$imm)))),
4527           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4528                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4529 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4530                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4531                                                     vecshiftR64Narrow:$imm)))),
4532           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4533                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4534
4535 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4536 // Anyexts are implemented as zexts.
4537 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4538 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4539 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4540 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4541 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4542 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4543 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4544 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4545 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4546 // Also match an extend from the upper half of a 128 bit source register.
4547 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4548           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4549 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4550           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4551 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4552           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4553 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4554           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4555 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4556           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4557 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4558           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4559 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4560           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4561 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4562           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4563 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4564           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4565
4566 // Vector shift sxtl aliases
4567 def : InstAlias<"sxtl.8h $dst, $src1",
4568                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4569 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4570                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4571 def : InstAlias<"sxtl.4s $dst, $src1",
4572                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4573 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4574                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4575 def : InstAlias<"sxtl.2d $dst, $src1",
4576                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4577 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4578                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4579
4580 // Vector shift sxtl2 aliases
4581 def : InstAlias<"sxtl2.8h $dst, $src1",
4582                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4583 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4584                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4585 def : InstAlias<"sxtl2.4s $dst, $src1",
4586                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4587 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4588                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4589 def : InstAlias<"sxtl2.2d $dst, $src1",
4590                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4591 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4592                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4593
4594 // Vector shift uxtl aliases
4595 def : InstAlias<"uxtl.8h $dst, $src1",
4596                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4597 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4598                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4599 def : InstAlias<"uxtl.4s $dst, $src1",
4600                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4601 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4602                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4603 def : InstAlias<"uxtl.2d $dst, $src1",
4604                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4605 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4606                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4607
4608 // Vector shift uxtl2 aliases
4609 def : InstAlias<"uxtl2.8h $dst, $src1",
4610                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4611 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4612                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4613 def : InstAlias<"uxtl2.4s $dst, $src1",
4614                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4615 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4616                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4617 def : InstAlias<"uxtl2.2d $dst, $src1",
4618                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4619 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4620                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4621
4622 // If an integer is about to be converted to a floating point value,
4623 // just load it on the floating point unit.
4624 // These patterns are more complex because floating point loads do not
4625 // support sign extension.
4626 // The sign extension has to be explicitly added and is only supported for
4627 // one step: byte-to-half, half-to-word, word-to-doubleword.
4628 // SCVTF GPR -> FPR is 9 cycles.
4629 // SCVTF FPR -> FPR is 4 cyclces.
4630 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4631 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4632 // and still being faster.
4633 // However, this is not good for code size.
4634 // 8-bits -> float. 2 sizes step-up.
4635 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4636   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4637         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4638                             (SSHLLv4i16_shift
4639                               (f64
4640                                 (EXTRACT_SUBREG
4641                                   (SSHLLv8i8_shift
4642                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4643                                         INST,
4644                                         bsub),
4645                                     0),
4646                                   dsub)),
4647                                0),
4648                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4649
4650 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4651                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4652 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4653                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4654 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4655                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4656 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4657                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4658
4659 // 16-bits -> float. 1 size step-up.
4660 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4661   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4662         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4663                             (SSHLLv4i16_shift
4664                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4665                                   INST,
4666                                   hsub),
4667                                 0),
4668                             ssub)))>, Requires<[NotForCodeSize]>;
4669
4670 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4671                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4672 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4673                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4674 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4675                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4676 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4677                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4678
4679 // 32-bits to 32-bits are handled in target specific dag combine:
4680 // performIntToFpCombine.
4681 // 64-bits integer to 32-bits floating point, not possible with
4682 // SCVTF on floating point registers (both source and destination
4683 // must have the same size).
4684
4685 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4686 // 8-bits -> double. 3 size step-up: give up.
4687 // 16-bits -> double. 2 size step.
4688 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4689   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4690            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4691                               (SSHLLv2i32_shift
4692                                  (f64
4693                                   (EXTRACT_SUBREG
4694                                     (SSHLLv4i16_shift
4695                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4696                                         INST,
4697                                         hsub),
4698                                      0),
4699                                    dsub)),
4700                                0),
4701                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4702
4703 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4704                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4705 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4706                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4707 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4708                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4709 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4710                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4711 // 32-bits -> double. 1 size step-up.
4712 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4713   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4714            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4715                               (SSHLLv2i32_shift
4716                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4717                                   INST,
4718                                   ssub),
4719                                0),
4720                              dsub)))>, Requires<[NotForCodeSize]>;
4721
4722 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4723                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4724 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4725                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4726 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4727                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4728 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4729                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4730
4731 // 64-bits -> double are handled in target specific dag combine:
4732 // performIntToFpCombine.
4733
4734
4735 //----------------------------------------------------------------------------
4736 // AdvSIMD Load-Store Structure
4737 //----------------------------------------------------------------------------
4738 defm LD1 : SIMDLd1Multiple<"ld1">;
4739 defm LD2 : SIMDLd2Multiple<"ld2">;
4740 defm LD3 : SIMDLd3Multiple<"ld3">;
4741 defm LD4 : SIMDLd4Multiple<"ld4">;
4742
4743 defm ST1 : SIMDSt1Multiple<"st1">;
4744 defm ST2 : SIMDSt2Multiple<"st2">;
4745 defm ST3 : SIMDSt3Multiple<"st3">;
4746 defm ST4 : SIMDSt4Multiple<"st4">;
4747
4748 class Ld1Pat<ValueType ty, Instruction INST>
4749   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4750
4751 def : Ld1Pat<v16i8, LD1Onev16b>;
4752 def : Ld1Pat<v8i16, LD1Onev8h>;
4753 def : Ld1Pat<v4i32, LD1Onev4s>;
4754 def : Ld1Pat<v2i64, LD1Onev2d>;
4755 def : Ld1Pat<v8i8,  LD1Onev8b>;
4756 def : Ld1Pat<v4i16, LD1Onev4h>;
4757 def : Ld1Pat<v2i32, LD1Onev2s>;
4758 def : Ld1Pat<v1i64, LD1Onev1d>;
4759
4760 class St1Pat<ValueType ty, Instruction INST>
4761   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4762         (INST ty:$Vt, GPR64sp:$Rn)>;
4763
4764 def : St1Pat<v16i8, ST1Onev16b>;
4765 def : St1Pat<v8i16, ST1Onev8h>;
4766 def : St1Pat<v4i32, ST1Onev4s>;
4767 def : St1Pat<v2i64, ST1Onev2d>;
4768 def : St1Pat<v8i8,  ST1Onev8b>;
4769 def : St1Pat<v4i16, ST1Onev4h>;
4770 def : St1Pat<v2i32, ST1Onev2s>;
4771 def : St1Pat<v1i64, ST1Onev1d>;
4772
4773 //---
4774 // Single-element
4775 //---
4776
4777 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4778 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4779 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4780 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4781 let mayLoad = 1, hasSideEffects = 0 in {
4782 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4783 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4784 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4785 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4786 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4787 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4788 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4789 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4790 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4791 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4792 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4793 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4794 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4795 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4796 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4797 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4798 }
4799
4800 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4801           (LD1Rv8b GPR64sp:$Rn)>;
4802 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4803           (LD1Rv16b GPR64sp:$Rn)>;
4804 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4805           (LD1Rv4h GPR64sp:$Rn)>;
4806 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4807           (LD1Rv8h GPR64sp:$Rn)>;
4808 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4809           (LD1Rv2s GPR64sp:$Rn)>;
4810 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4811           (LD1Rv4s GPR64sp:$Rn)>;
4812 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4813           (LD1Rv2d GPR64sp:$Rn)>;
4814 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4815           (LD1Rv1d GPR64sp:$Rn)>;
4816 // Grab the floating point version too
4817 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4818           (LD1Rv2s GPR64sp:$Rn)>;
4819 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4820           (LD1Rv4s GPR64sp:$Rn)>;
4821 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4822           (LD1Rv2d GPR64sp:$Rn)>;
4823 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4824           (LD1Rv1d GPR64sp:$Rn)>;
4825 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4826           (LD1Rv4h GPR64sp:$Rn)>;
4827 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4828           (LD1Rv8h GPR64sp:$Rn)>;
4829
4830 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4831                     ValueType VTy, ValueType STy, Instruction LD1>
4832   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4833            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4834         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4835
4836 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4837 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4838 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4839 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4840 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4841 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4842 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4843
4844 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4845                    ValueType VTy, ValueType STy, Instruction LD1>
4846   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4847            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4848         (EXTRACT_SUBREG
4849             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4850                           VecIndex:$idx, GPR64sp:$Rn),
4851             dsub)>;
4852
4853 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4854 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4855 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4856 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4857 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4858
4859
4860 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4861 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4862 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4863 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4864
4865 // Stores
4866 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4867 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4868 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4869 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4870
4871 let AddedComplexity = 19 in
4872 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4873                     ValueType VTy, ValueType STy, Instruction ST1>
4874   : Pat<(scalar_store
4875              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4876              GPR64sp:$Rn),
4877         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4878
4879 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4880 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4881 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4882 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4883 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4884 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4885 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4886
4887 let AddedComplexity = 19 in
4888 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4889                    ValueType VTy, ValueType STy, Instruction ST1>
4890   : Pat<(scalar_store
4891              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4892              GPR64sp:$Rn),
4893         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4894              VecIndex:$idx, GPR64sp:$Rn)>;
4895
4896 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4897 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4898 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4899 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4900 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4901
4902 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4903                              ValueType VTy, ValueType STy, Instruction ST1,
4904                              int offset> {
4905   def : Pat<(scalar_store
4906               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4907               GPR64sp:$Rn, offset),
4908         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4909              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4910
4911   def : Pat<(scalar_store
4912               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4913               GPR64sp:$Rn, GPR64:$Rm),
4914         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4915              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4916 }
4917
4918 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4919 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4920                         2>;
4921 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4922 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4923 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4924 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4925 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4926
4927 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4928                              ValueType VTy, ValueType STy, Instruction ST1,
4929                              int offset> {
4930   def : Pat<(scalar_store
4931               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4932               GPR64sp:$Rn, offset),
4933         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4934
4935   def : Pat<(scalar_store
4936               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4937               GPR64sp:$Rn, GPR64:$Rm),
4938         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4939 }
4940
4941 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4942                          1>;
4943 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4944                          2>;
4945 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4946 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4947 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4948 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4949 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
4950
4951 let mayStore = 1, hasSideEffects = 0 in {
4952 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4953 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4954 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4955 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4956 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4957 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4958 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4959 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4960 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4961 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4962 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4963 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4964 }
4965
4966 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4967 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4968 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4969 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4970
4971 //----------------------------------------------------------------------------
4972 // Crypto extensions
4973 //----------------------------------------------------------------------------
4974
4975 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4976 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4977 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4978 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4979
4980 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4981 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4982 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4983 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4984 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4985 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4986 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4987
4988 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4989 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4990 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4991
4992 //----------------------------------------------------------------------------
4993 // Compiler-pseudos
4994 //----------------------------------------------------------------------------
4995 // FIXME: Like for X86, these should go in their own separate .td file.
4996
4997 // Any instruction that defines a 32-bit result leaves the high half of the
4998 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4999 // be copying from a truncate. But any other 32-bit operation will zero-extend
5000 // up to 64 bits.
5001 // FIXME: X86 also checks for CMOV here. Do we need something similar?
5002 def def32 : PatLeaf<(i32 GPR32:$src), [{
5003   return N->getOpcode() != ISD::TRUNCATE &&
5004          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
5005          N->getOpcode() != ISD::CopyFromReg;
5006 }]>;
5007
5008 // In the case of a 32-bit def that is known to implicitly zero-extend,
5009 // we can use a SUBREG_TO_REG.
5010 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5011
5012 // For an anyext, we don't care what the high bits are, so we can perform an
5013 // INSERT_SUBREF into an IMPLICIT_DEF.
5014 def : Pat<(i64 (anyext GPR32:$src)),
5015           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5016
5017 // When we need to explicitly zero-extend, we use an unsigned bitfield move
5018 // instruction (UBFM) on the enclosing super-reg.
5019 def : Pat<(i64 (zext GPR32:$src)),
5020  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5021
5022 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5023 // containing super-reg.
5024 def : Pat<(i64 (sext GPR32:$src)),
5025    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5026 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5027 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5028 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5029 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5030 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5031 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5032 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5033
5034 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5035           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5036                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5037 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5038           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5039                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5040
5041 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5042           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5043                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5044 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5045           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5046                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5047
5048 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5049           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5050                    (i64 (i64shift_a        imm0_63:$imm)),
5051                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5052
5053 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5054 // AddedComplexity for the following patterns since we want to match sext + sra
5055 // patterns before we attempt to match a single sra node.
5056 let AddedComplexity = 20 in {
5057 // We support all sext + sra combinations which preserve at least one bit of the
5058 // original value which is to be sign extended. E.g. we support shifts up to
5059 // bitwidth-1 bits.
5060 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5061           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5062 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5063           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5064
5065 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5066           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5067 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5068           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5069
5070 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5071           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5072                    (i64 imm0_31:$imm), 31)>;
5073 } // AddedComplexity = 20
5074
5075 // To truncate, we can simply extract from a subregister.
5076 def : Pat<(i32 (trunc GPR64sp:$src)),
5077           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5078
5079 // __builtin_trap() uses the BRK instruction on AArch64.
5080 def : Pat<(trap), (BRK 1)>;
5081
5082 // Conversions within AdvSIMD types in the same register size are free.
5083 // But because we need a consistent lane ordering, in big endian many
5084 // conversions require one or more REV instructions.
5085 //
5086 // Consider a simple memory load followed by a bitconvert then a store.
5087 //   v0 = load v2i32
5088 //   v1 = BITCAST v2i32 v0 to v4i16
5089 //        store v4i16 v2
5090 //
5091 // In big endian mode every memory access has an implicit byte swap. LDR and
5092 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5093 // is, they treat the vector as a sequence of elements to be byte-swapped.
5094 // The two pairs of instructions are fundamentally incompatible. We've decided
5095 // to use LD1/ST1 only to simplify compiler implementation.
5096 //
5097 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5098 // the original code sequence:
5099 //   v0 = load v2i32
5100 //   v1 = REV v2i32                  (implicit)
5101 //   v2 = BITCAST v2i32 v1 to v4i16
5102 //   v3 = REV v4i16 v2               (implicit)
5103 //        store v4i16 v3
5104 //
5105 // But this is now broken - the value stored is different to the value loaded
5106 // due to lane reordering. To fix this, on every BITCAST we must perform two
5107 // other REVs:
5108 //   v0 = load v2i32
5109 //   v1 = REV v2i32                  (implicit)
5110 //   v2 = REV v2i32
5111 //   v3 = BITCAST v2i32 v2 to v4i16
5112 //   v4 = REV v4i16
5113 //   v5 = REV v4i16 v4               (implicit)
5114 //        store v4i16 v5
5115 //
5116 // This means an extra two instructions, but actually in most cases the two REV
5117 // instructions can be combined into one. For example:
5118 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5119 //
5120 // There is also no 128-bit REV instruction. This must be synthesized with an
5121 // EXT instruction.
5122 //
5123 // Most bitconverts require some sort of conversion. The only exceptions are:
5124 //   a) Identity conversions -  vNfX <-> vNiX
5125 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5126 //
5127
5128 // Natural vector casts (64 bit)
5129 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5130 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5131 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5132 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5133 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5134 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5135
5136 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5137 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5138 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5139 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5140 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5141
5142 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5143 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5144 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5145 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5146 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5147
5148 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5149 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5150 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5151 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5152 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5153 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5154 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5155
5156 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5157 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5158 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5159 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5160 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5161
5162 // Natural vector casts (128 bit)
5163 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5164 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5165 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5166 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5167 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5168 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5169
5170 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5171 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5172 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5173 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5174 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5175
5176 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5177 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5178 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5179 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5180 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5181
5182 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5183 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5184 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5185 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5186 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5187 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5188 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5189
5190 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5191 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5192 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5193 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5194 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5195
5196 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5197 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5198 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5199 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5200 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5201
5202 let Predicates = [IsLE] in {
5203 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5204 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5205 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5206 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5207 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5208
5209 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5210           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5211 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5212           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5213 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5214           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5215 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5216           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5217 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5218           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5219 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5220           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5221 }
5222 let Predicates = [IsBE] in {
5223 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5224                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5225 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5226                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5227 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5228                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5229 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5230                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5231 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5232                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5233
5234 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5235           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5236 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5237           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5238 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5239           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5240 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5241           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5242 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5243           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5244 }
5245 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5246 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5247 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5248           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5249 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5250           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5251 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5252           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5253 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5254
5255 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5256           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5257 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5258           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5259 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5260           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5261 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5262           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5263 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5264           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5265
5266 let Predicates = [IsLE] in {
5267 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5268 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5269 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5270 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5271 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5272 }
5273 let Predicates = [IsBE] in {
5274 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5275                              (v1i64 (REV64v2i32 FPR64:$src))>;
5276 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5277                              (v1i64 (REV64v4i16 FPR64:$src))>;
5278 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5279                              (v1i64 (REV64v8i8 FPR64:$src))>;
5280 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5281                              (v1i64 (REV64v4i16 FPR64:$src))>;
5282 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5283                              (v1i64 (REV64v2i32 FPR64:$src))>;
5284 }
5285 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5286 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5287
5288 let Predicates = [IsLE] in {
5289 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5290 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5291 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5292 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5293 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5294 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5295 }
5296 let Predicates = [IsBE] in {
5297 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5298                              (v2i32 (REV64v2i32 FPR64:$src))>;
5299 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5300                              (v2i32 (REV32v4i16 FPR64:$src))>;
5301 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5302                              (v2i32 (REV32v8i8 FPR64:$src))>;
5303 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5304                              (v2i32 (REV64v2i32 FPR64:$src))>;
5305 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5306                              (v2i32 (REV64v2i32 FPR64:$src))>;
5307 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5308                              (v2i32 (REV64v4i16 FPR64:$src))>;
5309 }
5310 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5311
5312 let Predicates = [IsLE] in {
5313 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5314 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5315 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5316 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5317 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5318 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5319 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5320 }
5321 let Predicates = [IsBE] in {
5322 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5323                              (v4i16 (REV64v4i16 FPR64:$src))>;
5324 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5325                              (v4i16 (REV32v4i16 FPR64:$src))>;
5326 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5327                              (v4i16 (REV16v8i8 FPR64:$src))>;
5328 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5329                              (v4i16 (REV64v4i16 FPR64:$src))>;
5330 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5331                              (v4i16 (REV32v4i16 FPR64:$src))>;
5332 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5333                              (v4i16 (REV32v4i16 FPR64:$src))>;
5334 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5335                              (v4i16 (REV64v4i16 FPR64:$src))>;
5336 }
5337
5338 let Predicates = [IsLE] in {
5339 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5340 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5341 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5342 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5343 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5344 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5345 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5346 }
5347 let Predicates = [IsBE] in {
5348 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5349                              (v4f16 (REV64v4i16 FPR64:$src))>;
5350 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5351                              (v4f16 (REV64v4i16 FPR64:$src))>;
5352 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5353                              (v4f16 (REV64v4i16 FPR64:$src))>;
5354 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5355                              (v4f16 (REV16v8i8 FPR64:$src))>;
5356 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5357                              (v4f16 (REV64v4i16 FPR64:$src))>;
5358 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5359                              (v4f16 (REV64v4i16 FPR64:$src))>;
5360 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5361                              (v4f16 (REV64v4i16 FPR64:$src))>;
5362 }
5363
5364
5365
5366 let Predicates = [IsLE] in {
5367 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5368 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5369 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5370 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5371 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5372 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5373 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5374 }
5375 let Predicates = [IsBE] in {
5376 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5377                              (v8i8 (REV64v8i8 FPR64:$src))>;
5378 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5379                              (v8i8 (REV32v8i8 FPR64:$src))>;
5380 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5381                              (v8i8 (REV16v8i8 FPR64:$src))>;
5382 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5383                              (v8i8 (REV64v8i8 FPR64:$src))>;
5384 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5385                              (v8i8 (REV32v8i8 FPR64:$src))>;
5386 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5387                              (v8i8 (REV64v8i8 FPR64:$src))>;
5388 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5389                              (v8i8 (REV16v8i8 FPR64:$src))>;
5390 }
5391
5392 let Predicates = [IsLE] in {
5393 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5394 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5395 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5396 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5397 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5398 }
5399 let Predicates = [IsBE] in {
5400 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5401                              (f64 (REV64v2i32 FPR64:$src))>;
5402 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5403                              (f64 (REV64v4i16 FPR64:$src))>;
5404 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5405                              (f64 (REV64v2i32 FPR64:$src))>;
5406 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5407                              (f64 (REV64v8i8 FPR64:$src))>;
5408 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5409                              (f64 (REV64v4i16 FPR64:$src))>;
5410 }
5411 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5412 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5413
5414 let Predicates = [IsLE] in {
5415 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5416 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5417 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5418 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5419 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5420 }
5421 let Predicates = [IsBE] in {
5422 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5423                              (v1f64 (REV64v2i32 FPR64:$src))>;
5424 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5425                              (v1f64 (REV64v4i16 FPR64:$src))>;
5426 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5427                              (v1f64 (REV64v8i8 FPR64:$src))>;
5428 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5429                              (v1f64 (REV64v2i32 FPR64:$src))>;
5430 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5431                              (v1f64 (REV64v4i16 FPR64:$src))>;
5432 }
5433 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5434 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5435
5436 let Predicates = [IsLE] in {
5437 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5438 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5439 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5440 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5441 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5442 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5443 }
5444 let Predicates = [IsBE] in {
5445 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5446                              (v2f32 (REV64v2i32 FPR64:$src))>;
5447 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5448                              (v2f32 (REV32v4i16 FPR64:$src))>;
5449 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5450                              (v2f32 (REV32v8i8 FPR64:$src))>;
5451 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5452                              (v2f32 (REV64v2i32 FPR64:$src))>;
5453 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5454                              (v2f32 (REV64v2i32 FPR64:$src))>;
5455 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5456                              (v2f32 (REV64v4i16 FPR64:$src))>;
5457 }
5458 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5459
5460 let Predicates = [IsLE] in {
5461 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5462 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5463 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5464 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5465 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5466 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5467 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5468 }
5469 let Predicates = [IsBE] in {
5470 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5471                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5472 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5473                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5474                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5475 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5476                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5477                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5478 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5479                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5480                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5481 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5482                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5483 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5484                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5485                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5486 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5487                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5488                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5489 }
5490
5491 let Predicates = [IsLE] in {
5492 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5493 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5494 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5495 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5496 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5497 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5498 }
5499 let Predicates = [IsBE] in {
5500 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5501                              (v2f64 (EXTv16i8 FPR128:$src,
5502                                               FPR128:$src, (i32 8)))>;
5503 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5504                              (v2f64 (REV64v4i32 FPR128:$src))>;
5505 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5506                              (v2f64 (REV64v8i16 FPR128:$src))>;
5507 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5508                              (v2f64 (REV64v8i16 FPR128:$src))>;
5509 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5510                              (v2f64 (REV64v16i8 FPR128:$src))>;
5511 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5512                              (v2f64 (REV64v4i32 FPR128:$src))>;
5513 }
5514 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5515
5516 let Predicates = [IsLE] in {
5517 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5518 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5519 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5520 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5521 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5522 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5523 }
5524 let Predicates = [IsBE] in {
5525 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5526                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5527                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5528 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5529                              (v4f32 (REV32v8i16 FPR128:$src))>;
5530 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5531                              (v4f32 (REV32v8i16 FPR128:$src))>;
5532 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5533                              (v4f32 (REV32v16i8 FPR128:$src))>;
5534 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5535                              (v4f32 (REV64v4i32 FPR128:$src))>;
5536 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5537                              (v4f32 (REV64v4i32 FPR128:$src))>;
5538 }
5539 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5540
5541 let Predicates = [IsLE] in {
5542 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5543 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5544 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5545 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5546 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5547 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5548 }
5549 let Predicates = [IsBE] in {
5550 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5551                              (v2i64 (EXTv16i8 FPR128:$src,
5552                                               FPR128:$src, (i32 8)))>;
5553 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5554                              (v2i64 (REV64v4i32 FPR128:$src))>;
5555 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5556                              (v2i64 (REV64v8i16 FPR128:$src))>;
5557 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5558                              (v2i64 (REV64v16i8 FPR128:$src))>;
5559 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5560                              (v2i64 (REV64v4i32 FPR128:$src))>;
5561 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5562                              (v2i64 (REV64v8i16 FPR128:$src))>;
5563 }
5564 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5565
5566 let Predicates = [IsLE] in {
5567 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5568 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5569 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5570 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5571 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5572 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5573 }
5574 let Predicates = [IsBE] in {
5575 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5576                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5577                                               (REV64v4i32 FPR128:$src),
5578                                               (i32 8)))>;
5579 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5580                              (v4i32 (REV64v4i32 FPR128:$src))>;
5581 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5582                              (v4i32 (REV32v8i16 FPR128:$src))>;
5583 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5584                              (v4i32 (REV32v16i8 FPR128:$src))>;
5585 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5586                              (v4i32 (REV64v4i32 FPR128:$src))>;
5587 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5588                              (v4i32 (REV32v8i16 FPR128:$src))>;
5589 }
5590 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5591
5592 let Predicates = [IsLE] in {
5593 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5594 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5595 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5596 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5597 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5598 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5599 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5600 }
5601 let Predicates = [IsBE] in {
5602 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5603                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5604                                               (REV64v8i16 FPR128:$src),
5605                                               (i32 8)))>;
5606 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5607                              (v8i16 (REV64v8i16 FPR128:$src))>;
5608 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5609                              (v8i16 (REV32v8i16 FPR128:$src))>;
5610 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5611                              (v8i16 (REV16v16i8 FPR128:$src))>;
5612 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5613                              (v8i16 (REV64v8i16 FPR128:$src))>;
5614 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5615                              (v8i16 (REV32v8i16 FPR128:$src))>;
5616 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5617                              (v8i16 (REV32v8i16 FPR128:$src))>;
5618 }
5619
5620 let Predicates = [IsLE] in {
5621 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5622 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5623 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5624 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5625 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5626 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5627 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5628 }
5629 let Predicates = [IsBE] in {
5630 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5631                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5632                                               (REV64v8i16 FPR128:$src),
5633                                               (i32 8)))>;
5634 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5635                              (v8f16 (REV64v8i16 FPR128:$src))>;
5636 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5637                              (v8f16 (REV32v8i16 FPR128:$src))>;
5638 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5639                              (v8f16 (REV64v8i16 FPR128:$src))>;
5640 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5641                              (v8f16 (REV16v16i8 FPR128:$src))>;
5642 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5643                              (v8f16 (REV64v8i16 FPR128:$src))>;
5644 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5645                              (v8f16 (REV32v8i16 FPR128:$src))>;
5646 }
5647
5648 let Predicates = [IsLE] in {
5649 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5650 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5651 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5652 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5653 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5654 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5655 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5656 }
5657 let Predicates = [IsBE] in {
5658 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5659                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5660                                               (REV64v16i8 FPR128:$src),
5661                                               (i32 8)))>;
5662 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5663                              (v16i8 (REV64v16i8 FPR128:$src))>;
5664 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5665                              (v16i8 (REV32v16i8 FPR128:$src))>;
5666 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5667                              (v16i8 (REV16v16i8 FPR128:$src))>;
5668 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5669                              (v16i8 (REV64v16i8 FPR128:$src))>;
5670 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5671                              (v16i8 (REV32v16i8 FPR128:$src))>;
5672 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5673                              (v16i8 (REV16v16i8 FPR128:$src))>;
5674 }
5675
5676 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5677           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5678 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5679           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5680 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5681           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5682 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5683           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5684
5685 // A 64-bit subvector insert to the first 128-bit vector position
5686 // is a subregister copy that needs no instruction.
5687 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5688           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5689 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5690           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5691 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5692           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5693 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5694           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5695 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5696           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5697 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5698           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5699 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5700           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5701
5702 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5703 // or v2f32.
5704 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5705                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5706            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5707 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5708                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5709            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5710     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5711     // so we match on v4f32 here, not v2f32. This will also catch adding
5712     // the low two lanes of a true v4f32 vector.
5713 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5714                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5715           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5716
5717 // Scalar 64-bit shifts in FPR64 registers.
5718 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5719           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5720 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5721           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5722 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5723           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5724 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5725           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5726
5727 // Tail call return handling. These are all compiler pseudo-instructions,
5728 // so no encoding information or anything like that.
5729 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5730   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5731   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5732 }
5733
5734 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5735           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5736 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5737           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5738 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5739           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5740
5741 include "AArch64InstrAtomics.td"