lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  20                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  21 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  22                                  AssemblerPredicate<"FeatureNEON", "neon">;
  23 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  24                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  25 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  26                                  AssemblerPredicate<"FeatureCRC", "crc">;
  27 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  28 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  29 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  30
  31 //===----------------------------------------------------------------------===//
  32 // AArch64-specific DAG Nodes.
  33 //
  34
  35 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  36 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  37                                               [SDTCisSameAs<0, 2>,
  38                                                SDTCisSameAs<0, 3>,
  39                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  40
  41 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  42 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  43                                             [SDTCisSameAs<0, 1>,
  44                                              SDTCisSameAs<0, 2>,
  45                                              SDTCisInt<0>,
  46                                              SDTCisVT<3, i32>]>;
  47
  48 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  49 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  50                                             [SDTCisSameAs<0, 2>,
  51                                              SDTCisSameAs<0, 3>,
  52                                              SDTCisInt<0>,
  53                                              SDTCisVT<1, i32>,
  54                                              SDTCisVT<4, i32>]>;
  55
  56 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  57                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  58                                       SDTCisVT<2, i32>]>;
  59 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  60 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  61                                         SDTCisVT<2, OtherVT>]>;
  62
  63
  64 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  65                                    [SDTCisSameAs<0, 1>,
  66                                     SDTCisSameAs<0, 2>,
  67                                     SDTCisInt<3>,
  68                                     SDTCisVT<4, i32>]>;
  69 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
  70                                     [SDTCisVT<0, i32>,
  71                                      SDTCisInt<1>,
  72                                      SDTCisSameAs<1, 2>,
  73                                      SDTCisInt<3>,
  74                                      SDTCisInt<4>,
  75                                      SDTCisVT<5, i32>]>;
  76 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
  77                                      [SDTCisVT<0, i32>,
  78                                       SDTCisFP<1>,
  79                                       SDTCisSameAs<1, 2>,
  80                                       SDTCisInt<3>,
  81                                       SDTCisInt<4>,
  82                                       SDTCisVT<5, i32>]>;
  83 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  84                                    [SDTCisFP<0>,
  85                                     SDTCisSameAs<0, 1>]>;
  86 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  87 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  88 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  89                                           SDTCisSameAs<0, 1>,
  90                                           SDTCisSameAs<0, 2>]>;
  91 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  92 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  93 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  94                                            SDTCisInt<2>, SDTCisInt<3>]>;
  95 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  96 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  97                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  98 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  99
 100 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 101 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 102 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 103 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 104                                            SDTCisSameAs<0,2>]>;
 105 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 106                                            SDTCisSameAs<0,2>,
 107                                            SDTCisSameAs<0,3>]>;
 108 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 109 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 110
 111 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 112
 113 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 114                                                  SDTCisPtrTy<1>]>;
 115
 116 // Generates the general dynamic sequences, i.e.
 117 //  adrp  x0, :tlsdesc:var
 118 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 119 //  add   x0, x0, #:tlsdesc_lo12:var
 120 //  .tlsdesccall var
 121 //  blr   x1
 122
 123 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 124 // number of operands (the variable)
 125 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 126                                           [SDTCisPtrTy<0>]>;
 127
 128 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 129                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 130                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 131                                          SDTCisSameAs<1, 4>]>;
 132
 133
 134 // Node definitions.
 135 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 136 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 137 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 138 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 139                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 140                                 [SDNPHasChain, SDNPOutGlue]>;
 141 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 142                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 143                                                SDTCisVT<1, i32> ]>,
 144                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 145 def AArch64call          : SDNode<"AArch64ISD::CALL",
 146                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 147                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 148                                  SDNPVariadic]>;
 149 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 150                                 [SDNPHasChain]>;
 151 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 152                                 [SDNPHasChain]>;
 153 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 154                                 [SDNPHasChain]>;
 155 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 156                                 [SDNPHasChain]>;
 157 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 158                                 [SDNPHasChain]>;
 159
 160
 161 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 162 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 163 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 164 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 165 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 166                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 167 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 168 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 169 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 170                             [SDNPCommutative]>;
 171 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 172 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 173                             [SDNPCommutative]>;
 174 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 175 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 176
 177 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 178 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 179 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 180
 181 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 182
 183 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 184
 185 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 186 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 187
 188 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 189 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 190 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 191 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 192 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 193
 194 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 195 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 196 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 197 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 198 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 199 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 200
 201 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 202 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 203 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 204 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 205 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 206 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 207 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 208
 209 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 210 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 211 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 212 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 213
 214 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 215 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 216 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 217 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 218 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 219 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 220 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 221 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 222
 223 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 224 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 225 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 226
 227 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 228 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 229 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 230 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 231 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 232
 233 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 234 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 235 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 236
 237 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 238 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 239 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 240 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 241 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 242 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 243                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 244
 245 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 246 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 247 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 248 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 249 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 250
 251 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 252 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 253
 254 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 255
 256 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 257                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 258
 259 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 260                                [SDNPHasChain, SDNPSideEffect]>;
 261
 262 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 263 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 264
 265 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 266                                     SDT_AArch64TLSDescCallSeq,
 267                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 268                                      SDNPVariadic]>;
 269
 270
 271 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 272                                  SDT_AArch64WrapperLarge>;
 273
 274 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 275
 276 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 277                                     SDTCisSameAs<1, 2>]>;
 278 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 279 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 280
 281 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 282 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 283 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 284 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 285 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 286 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 287
 288 //===----------------------------------------------------------------------===//
 289
 290 //===----------------------------------------------------------------------===//
 291
 292 // AArch64 Instruction Predicate Definitions.
 293 //
 294 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 295 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 296 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 297 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 298 def ForCodeSize   : Predicate<"ForCodeSize">;
 299 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 300
 301 include "AArch64InstrFormats.td"
 302
 303 //===----------------------------------------------------------------------===//
 304
 305 //===----------------------------------------------------------------------===//
 306 // Miscellaneous instructions.
 307 //===----------------------------------------------------------------------===//
 308
 309 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 310 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 311                               [(AArch64callseq_start timm:$amt)]>;
 312 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 313                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 314 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 315
 316 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 317 // FIXME: The following pseudo instructions are only needed because remat
 318 // cannot handle multiple instructions.  When that changes, they can be
 319 // removed, along with the AArch64Wrapper node.
 320
 321 let AddedComplexity = 10 in
 322 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 323                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 324               Sched<[WriteLDAdr]>;
 325
 326 // The MOVaddr instruction should match only when the add is not folded
 327 // into a load or store address.
 328 def MOVaddr
 329     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 330              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 331                                             tglobaladdr:$low))]>,
 332       Sched<[WriteAdrAdr]>;
 333 def MOVaddrJT
 334     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 335              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 336                                              tjumptable:$low))]>,
 337       Sched<[WriteAdrAdr]>;
 338 def MOVaddrCP
 339     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 340              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 341                                              tconstpool:$low))]>,
 342       Sched<[WriteAdrAdr]>;
 343 def MOVaddrBA
 344     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 345              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 346                                              tblockaddress:$low))]>,
 347       Sched<[WriteAdrAdr]>;
 348 def MOVaddrTLS
 349     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 350              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 351                                             tglobaltlsaddr:$low))]>,
 352       Sched<[WriteAdrAdr]>;
 353 def MOVaddrEXT
 354     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 355              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 356                                             texternalsym:$low))]>,
 357       Sched<[WriteAdrAdr]>;
 358
 359 } // isReMaterializable, isCodeGenOnly
 360
 361 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 362           (LOADgot tglobaltlsaddr:$addr)>;
 363
 364 def : Pat<(AArch64LOADgot texternalsym:$addr),
 365           (LOADgot texternalsym:$addr)>;
 366
 367 def : Pat<(AArch64LOADgot tconstpool:$addr),
 368           (LOADgot tconstpool:$addr)>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // System instructions.
 372 //===----------------------------------------------------------------------===//
 373
 374 def HINT : HintI<"hint">;
 375 def : InstAlias<"nop",  (HINT 0b000)>;
 376 def : InstAlias<"yield",(HINT 0b001)>;
 377 def : InstAlias<"wfe",  (HINT 0b010)>;
 378 def : InstAlias<"wfi",  (HINT 0b011)>;
 379 def : InstAlias<"sev",  (HINT 0b100)>;
 380 def : InstAlias<"sevl", (HINT 0b101)>;
 381
 382 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 383 let mayLoad = 1, mayStore = 1 in
 384 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 385
 386 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 387 // model patterns with sufficiently fine granularity.
 388 let mayLoad = ?, mayStore = ? in {
 389 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 390                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 391
 392 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 393                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 394
 395 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 396                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 397 }
 398
 399 def : InstAlias<"clrex", (CLREX 0xf)>;
 400 def : InstAlias<"isb", (ISB 0xf)>;
 401
 402 def MRS    : MRSI;
 403 def MSR    : MSRI;
 404 def MSRpstate: MSRpstateI;
 405
 406 // The thread pointer (on Linux, at least, where this has been implemented) is
 407 // TPIDR_EL0.
 408 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 409
 410 // Generic system instructions
 411 def SYSxt  : SystemXtI<0, "sys">;
 412 def SYSLxt : SystemLXtI<1, "sysl">;
 413
 414 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 415                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 416                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 417
 418 //===----------------------------------------------------------------------===//
 419 // Move immediate instructions.
 420 //===----------------------------------------------------------------------===//
 421
 422 defm MOVK : InsertImmediate<0b11, "movk">;
 423 defm MOVN : MoveImmediate<0b00, "movn">;
 424
 425 let PostEncoderMethod = "fixMOVZ" in
 426 defm MOVZ : MoveImmediate<0b10, "movz">;
 427
 428 // First group of aliases covers an implicit "lsl #0".
 429 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 430 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 431 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 432 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 433 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 434 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 435
 436 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 437 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 438 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 439 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 440 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 441
 442 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 443 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 444 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 445 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 446
 447 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 448 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 449 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 450 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 451
 452 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 453 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 454
 455 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 456 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 457
 458 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 459 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 460
 461 // Final group of aliases covers true "mov $Rd, $imm" cases.
 462 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 463                           int width, int shift> {
 464   def _asmoperand : AsmOperandClass {
 465     let Name = basename # width # "_lsl" # shift # "MovAlias";
 466     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 467                                # shift # ">";
 468     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 469   }
 470
 471   def _movimm : Operand<i32> {
 472     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 473   }
 474
 475   def : InstAlias<"mov $Rd, $imm",
 476                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 477 }
 478
 479 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 480 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 481
 482 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 483 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 484 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 485 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 486
 487 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 488 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 489
 490 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 491 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 492 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 493 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 494
 495 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 496     isAsCheapAsAMove = 1 in {
 497 // FIXME: The following pseudo instructions are only needed because remat
 498 // cannot handle multiple instructions.  When that changes, we can select
 499 // directly to the real instructions and get rid of these pseudos.
 500
 501 def MOVi32imm
 502     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 503              [(set GPR32:$dst, imm:$src)]>,
 504       Sched<[WriteImm]>;
 505 def MOVi64imm
 506     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 507              [(set GPR64:$dst, imm:$src)]>,
 508       Sched<[WriteImm]>;
 509 } // isReMaterializable, isCodeGenOnly
 510
 511 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 512 // eventual expansion code fewer bits to worry about getting right. Marshalling
 513 // the types is a little tricky though:
 514 def i64imm_32bit : ImmLeaf<i64, [{
 515   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 516 }]>;
 517
 518 def trunc_imm : SDNodeXForm<imm, [{
 519   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 520 }]>;
 521
 522 def : Pat<(i64 i64imm_32bit:$src),
 523           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 524
 525 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 526 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 527 return CurDAG->getTargetConstant(
 528   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 529 }]>;
 530
 531 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 532 return CurDAG->getTargetConstant(
 533   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 534 }]>;
 535
 536
 537 def : Pat<(f32 fpimm:$in),
 538   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 539 def : Pat<(f64 fpimm:$in),
 540   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 541
 542
 543 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 544 // sequences.
 545 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 546                              tglobaladdr:$g1, tglobaladdr:$g0),
 547           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 548                                   tglobaladdr:$g2, 32),
 549                           tglobaladdr:$g1, 16),
 550                   tglobaladdr:$g0, 0)>;
 551
 552 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 553                              tblockaddress:$g1, tblockaddress:$g0),
 554           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 555                                   tblockaddress:$g2, 32),
 556                           tblockaddress:$g1, 16),
 557                   tblockaddress:$g0, 0)>;
 558
 559 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 560                              tconstpool:$g1, tconstpool:$g0),
 561           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 562                                   tconstpool:$g2, 32),
 563                           tconstpool:$g1, 16),
 564                   tconstpool:$g0, 0)>;
 565
 566 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 567                              tjumptable:$g1, tjumptable:$g0),
 568           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 569                                   tjumptable:$g2, 32),
 570                           tjumptable:$g1, 16),
 571                   tjumptable:$g0, 0)>;
 572
 573
 574 //===----------------------------------------------------------------------===//
 575 // Arithmetic instructions.
 576 //===----------------------------------------------------------------------===//
 577
 578 // Add/subtract with carry.
 579 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 580 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 581
 582 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 583 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 584 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 585 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 586
 587 // Add/subtract
 588 defm ADD : AddSub<0, "add", "sub", add>;
 589 defm SUB : AddSub<1, "sub", "add">;
 590
 591 def : InstAlias<"mov $dst, $src",
 592                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 593 def : InstAlias<"mov $dst, $src",
 594                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 595 def : InstAlias<"mov $dst, $src",
 596                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 597 def : InstAlias<"mov $dst, $src",
 598                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 599
 600 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn", "subs", "cmp">;
 601 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp", "adds", "cmn">;
 602
 603 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 604 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 605           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 606 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 607           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 608 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 609           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 610 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 611           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 612 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 613           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 614 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 615           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 616 let AddedComplexity = 1 in {
 617 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 618           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 619 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 620           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 621 }
 622
 623 // Because of the immediate format for add/sub-imm instructions, the
 624 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 625 //  These patterns capture that transformation.
 626 let AddedComplexity = 1 in {
 627 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 628           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 629 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 630           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 631 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 632           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 633 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 634           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 635 }
 636
 637 // Because of the immediate format for add/sub-imm instructions, the
 638 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 639 //  These patterns capture that transformation.
 640 let AddedComplexity = 1 in {
 641 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 642           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 643 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 644           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 645 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 646           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 647 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 648           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 649 }
 650
 651 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 652 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 653 def : InstAlias<"neg $dst, $src$shift",
 654                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 655 def : InstAlias<"neg $dst, $src$shift",
 656                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 657
 658 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 659 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 660 def : InstAlias<"negs $dst, $src$shift",
 661                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 662 def : InstAlias<"negs $dst, $src$shift",
 663                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 664
 665
 666 // Unsigned/Signed divide
 667 defm UDIV : Div<0, "udiv", udiv>;
 668 defm SDIV : Div<1, "sdiv", sdiv>;
 669 let isCodeGenOnly = 1 in {
 670 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 671 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 672 }
 673
 674 // Variable shift
 675 defm ASRV : Shift<0b10, "asr", sra>;
 676 defm LSLV : Shift<0b00, "lsl", shl>;
 677 defm LSRV : Shift<0b01, "lsr", srl>;
 678 defm RORV : Shift<0b11, "ror", rotr>;
 679
 680 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 681 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 682 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 683 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 684 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 685 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 686 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 687 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 688
 689 // Multiply-add
 690 let AddedComplexity = 7 in {
 691 defm MADD : MulAccum<0, "madd", add>;
 692 defm MSUB : MulAccum<1, "msub", sub>;
 693
 694 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 695           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 696 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 697           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 698
 699 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 700           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 701 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 702           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 703 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 704           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 705 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 706           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 707 } // AddedComplexity = 7
 708
 709 let AddedComplexity = 5 in {
 710 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 711 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 712 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 713 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 714
 715 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 716           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 717 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 718           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 719
 720 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 721           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 722 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 723           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 724 } // AddedComplexity = 5
 725
 726 def : MulAccumWAlias<"mul", MADDWrrr>;
 727 def : MulAccumXAlias<"mul", MADDXrrr>;
 728 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 729 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 730 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 731 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 732 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 733 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 734
 735 // Multiply-high
 736 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 737 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 738
 739 // CRC32
 740 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 741 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 742 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 743 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 744
 745 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 746 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 747 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 748 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 749
 750 // v8.1 atomic CAS
 751 defm CAS   : CompareAndSwap<0, 0, "">;
 752 defm CASA  : CompareAndSwap<1, 0, "a">;
 753 defm CASL  : CompareAndSwap<0, 1, "l">;
 754 defm CASAL : CompareAndSwap<1, 1, "al">;
 755
 756 // v8.1 atomic CASP
 757 defm CASP   : CompareAndSwapPair<0, 0, "">;
 758 defm CASPA  : CompareAndSwapPair<1, 0, "a">;
 759 defm CASPL  : CompareAndSwapPair<0, 1, "l">;
 760 defm CASPAL : CompareAndSwapPair<1, 1, "al">;
 761
 762 // v8.1 atomic SWP
 763 defm SWP   : Swap<0, 0, "">;
 764 defm SWPA  : Swap<1, 0, "a">;
 765 defm SWPL  : Swap<0, 1, "l">;
 766 defm SWPAL : Swap<1, 1, "al">;
 767
 768 // v8.1 atomic LD<OP>(register). Performs load and then ST<OP>(register)
 769 defm LDADD   : LDOPregister<0b000, "add", 0, 0, "">;
 770 defm LDADDA  : LDOPregister<0b000, "add", 1, 0, "a">;
 771 defm LDADDL  : LDOPregister<0b000, "add", 0, 1, "l">;
 772 defm LDADDAL : LDOPregister<0b000, "add", 1, 1, "al">;
 773
 774 defm LDCLR   : LDOPregister<0b001, "clr", 0, 0, "">;
 775 defm LDCLRA  : LDOPregister<0b001, "clr", 1, 0, "a">;
 776 defm LDCLRL  : LDOPregister<0b001, "clr", 0, 1, "l">;
 777 defm LDCLRAL : LDOPregister<0b001, "clr", 1, 1, "al">;
 778
 779 defm LDEOR   : LDOPregister<0b010, "eor", 0, 0, "">;
 780 defm LDEORA  : LDOPregister<0b010, "eor", 1, 0, "a">;
 781 defm LDEORL  : LDOPregister<0b010, "eor", 0, 1, "l">;
 782 defm LDEORAL : LDOPregister<0b010, "eor", 1, 1, "al">;
 783
 784 defm LDSET   : LDOPregister<0b011, "set", 0, 0, "">;
 785 defm LDSETA  : LDOPregister<0b011, "set", 1, 0, "a">;
 786 defm LDSETL  : LDOPregister<0b011, "set", 0, 1, "l">;
 787 defm LDSETAL : LDOPregister<0b011, "set", 1, 1, "al">;
 788
 789 defm LDSMAX   : LDOPregister<0b100, "smax", 0, 0, "">;
 790 defm LDSMAXA  : LDOPregister<0b100, "smax", 1, 0, "a">;
 791 defm LDSMAXL  : LDOPregister<0b100, "smax", 0, 1, "l">;
 792 defm LDSMAXAL : LDOPregister<0b100, "smax", 1, 1, "al">;
 793
 794 defm LDSMIN   : LDOPregister<0b101, "smin", 0, 0, "">;
 795 defm LDSMINA  : LDOPregister<0b101, "smin", 1, 0, "a">;
 796 defm LDSMINL  : LDOPregister<0b101, "smin", 0, 1, "l">;
 797 defm LDSMINAL : LDOPregister<0b101, "smin", 1, 1, "al">;
 798
 799 defm LDUMAX   : LDOPregister<0b110, "umax", 0, 0, "">;
 800 defm LDUMAXA  : LDOPregister<0b110, "umax", 1, 0, "a">;
 801 defm LDUMAXL  : LDOPregister<0b110, "umax", 0, 1, "l">;
 802 defm LDUMAXAL : LDOPregister<0b110, "umax", 1, 1, "al">;
 803
 804 defm LDUMIN   : LDOPregister<0b111, "umin", 0, 0, "">;
 805 defm LDUMINA  : LDOPregister<0b111, "umin", 1, 0, "a">;
 806 defm LDUMINL  : LDOPregister<0b111, "umin", 0, 1, "l">;
 807 defm LDUMINAL : LDOPregister<0b111, "umin", 1, 1, "al">;
 808
 809 // v8.1 atomic ST<OP>(register) as aliases to "LD<OP>(register) when Rt=xZR"
 810 defm : STOPregister<"stadd","LDADD">; // STADDx
 811 defm : STOPregister<"stclr","LDCLR">; // STCLRx
 812 defm : STOPregister<"steor","LDEOR">; // STEORx
 813 defm : STOPregister<"stset","LDSET">; // STSETx
 814 defm : STOPregister<"stsmax","LDSMAX">;// STSMAXx
 815 defm : STOPregister<"stsmin","LDSMIN">;// STSMINx
 816 defm : STOPregister<"stumax","LDUMAX">;// STUMAXx
 817 defm : STOPregister<"stumin","LDUMIN">;// STUMINx
 818
 819 //===----------------------------------------------------------------------===//
 820 // Logical instructions.
 821 //===----------------------------------------------------------------------===//
 822
 823 // (immediate)
 824 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 825 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 826 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 827 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 828
 829 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 830 // used). Actually, it seems to be working right now, but putting logical_immXX
 831 // here is a bit dodgy on the AsmParser side too.
 832 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 833                                           logical_imm32:$imm), 0>;
 834 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 835                                           logical_imm64:$imm), 0>;
 836
 837
 838 // (register)
 839 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 840 defm BICS : LogicalRegS<0b11, 1, "bics",
 841                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 842 defm AND  : LogicalReg<0b00, 0, "and", and>;
 843 defm BIC  : LogicalReg<0b00, 1, "bic",
 844                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 845 defm EON  : LogicalReg<0b10, 1, "eon",
 846                        BinOpFrag<(not (xor node:$LHS, node:$RHS))>>;
 847 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 848 defm ORN  : LogicalReg<0b01, 1, "orn",
 849                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 850 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 851
 852 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 853 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 854
 855 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 856 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 857
 858 def : InstAlias<"mvn $Wd, $Wm$sh",
 859                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 860 def : InstAlias<"mvn $Xd, $Xm$sh",
 861                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 862
 863 def : InstAlias<"tst $src1, $src2",
 864                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 865 def : InstAlias<"tst $src1, $src2",
 866                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 867
 868 def : InstAlias<"tst $src1, $src2",
 869                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 870 def : InstAlias<"tst $src1, $src2",
 871                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 872
 873 def : InstAlias<"tst $src1, $src2$sh",
 874                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 875 def : InstAlias<"tst $src1, $src2$sh",
 876                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 877
 878
 879 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 880 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 881
 882
 883 //===----------------------------------------------------------------------===//
 884 // One operand data processing instructions.
 885 //===----------------------------------------------------------------------===//
 886
 887 defm CLS    : OneOperandData<0b101, "cls">;
 888 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 889 defm RBIT   : OneOperandData<0b000, "rbit">;
 890
 891 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 892 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 893
 894 def  REV16Wr : OneWRegData<0b001, "rev16",
 895                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 896 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 897
 898 def : Pat<(cttz GPR32:$Rn),
 899           (CLZWr (RBITWr GPR32:$Rn))>;
 900 def : Pat<(cttz GPR64:$Rn),
 901           (CLZXr (RBITXr GPR64:$Rn))>;
 902 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 903                 (i32 1))),
 904           (CLSWr GPR32:$Rn)>;
 905 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 906                 (i64 1))),
 907           (CLSXr GPR64:$Rn)>;
 908
 909 // Unlike the other one operand instructions, the instructions with the "rev"
 910 // mnemonic do *not* just different in the size bit, but actually use different
 911 // opcode bits for the different sizes.
 912 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 913 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 914 def REV32Xr : OneXRegData<0b010, "rev32",
 915                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 916
 917 def : InstAlias<"rev64 $Rd, $Rn", (REVXr GPR64:$Rd, GPR64:$Rn), 0>;
 918
 919 // The bswap commutes with the rotr so we want a pattern for both possible
 920 // orders.
 921 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 922 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 923
 924 //===----------------------------------------------------------------------===//
 925 // Bitfield immediate extraction instruction.
 926 //===----------------------------------------------------------------------===//
 927 let hasSideEffects = 0 in
 928 defm EXTR : ExtractImm<"extr">;
 929 def : InstAlias<"ror $dst, $src, $shift",
 930             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 931 def : InstAlias<"ror $dst, $src, $shift",
 932             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 933
 934 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 935           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 936 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 937           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 938
 939 //===----------------------------------------------------------------------===//
 940 // Other bitfield immediate instructions.
 941 //===----------------------------------------------------------------------===//
 942 let hasSideEffects = 0 in {
 943 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 944 defm SBFM : BitfieldImm<0b00, "sbfm">;
 945 defm UBFM : BitfieldImm<0b10, "ubfm">;
 946 }
 947
 948 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 949   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 950   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 951 }]>;
 952
 953 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 954   uint64_t enc = 31 - N->getZExtValue();
 955   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 956 }]>;
 957
 958 // min(7, 31 - shift_amt)
 959 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 960   uint64_t enc = 31 - N->getZExtValue();
 961   enc = enc > 7 ? 7 : enc;
 962   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 963 }]>;
 964
 965 // min(15, 31 - shift_amt)
 966 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 967   uint64_t enc = 31 - N->getZExtValue();
 968   enc = enc > 15 ? 15 : enc;
 969   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 970 }]>;
 971
 972 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 973   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 974   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 975 }]>;
 976
 977 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 978   uint64_t enc = 63 - N->getZExtValue();
 979   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 980 }]>;
 981
 982 // min(7, 63 - shift_amt)
 983 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 984   uint64_t enc = 63 - N->getZExtValue();
 985   enc = enc > 7 ? 7 : enc;
 986   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 987 }]>;
 988
 989 // min(15, 63 - shift_amt)
 990 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 991   uint64_t enc = 63 - N->getZExtValue();
 992   enc = enc > 15 ? 15 : enc;
 993   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
 994 }]>;
 995
 996 // min(31, 63 - shift_amt)
 997 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 998   uint64_t enc = 63 - N->getZExtValue();
 999   enc = enc > 31 ? 31 : enc;
1000   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1001 }]>;
1002
1003 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
1004           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
1005                               (i64 (i32shift_b imm0_31:$imm)))>;
1006 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
1007           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
1008                               (i64 (i64shift_b imm0_63:$imm)))>;
1009
1010 let AddedComplexity = 10 in {
1011 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
1012           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1013 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
1014           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1015 }
1016
1017 def : InstAlias<"asr $dst, $src, $shift",
1018                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1019 def : InstAlias<"asr $dst, $src, $shift",
1020                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1021 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1022 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1023 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1024 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1025 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1026
1027 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
1028           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1029 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
1030           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1031
1032 def : InstAlias<"lsr $dst, $src, $shift",
1033                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1034 def : InstAlias<"lsr $dst, $src, $shift",
1035                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1036 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1037 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1038 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1039 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1040 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1041
1042 //===----------------------------------------------------------------------===//
1043 // Conditional comparison instructions.
1044 //===----------------------------------------------------------------------===//
1045 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
1046 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
1047
1048 //===----------------------------------------------------------------------===//
1049 // Conditional select instructions.
1050 //===----------------------------------------------------------------------===//
1051 defm CSEL  : CondSelect<0, 0b00, "csel">;
1052
1053 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
1054 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
1055 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
1056 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
1057
1058 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1059           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1060 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1061           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1062 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1063           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1064 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1065           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1066 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1067           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1068 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1069           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1070
1071 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1072           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1073 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1074           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1075 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1076           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1077 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1078           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1079
1080 // The inverse of the condition code from the alias instruction is what is used
1081 // in the aliased instruction. The parser all ready inverts the condition code
1082 // for these aliases.
1083 def : InstAlias<"cset $dst, $cc",
1084                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1085 def : InstAlias<"cset $dst, $cc",
1086                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1087
1088 def : InstAlias<"csetm $dst, $cc",
1089                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1090 def : InstAlias<"csetm $dst, $cc",
1091                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1092
1093 def : InstAlias<"cinc $dst, $src, $cc",
1094                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1095 def : InstAlias<"cinc $dst, $src, $cc",
1096                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1097
1098 def : InstAlias<"cinv $dst, $src, $cc",
1099                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1100 def : InstAlias<"cinv $dst, $src, $cc",
1101                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1102
1103 def : InstAlias<"cneg $dst, $src, $cc",
1104                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1105 def : InstAlias<"cneg $dst, $src, $cc",
1106                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1107
1108 //===----------------------------------------------------------------------===//
1109 // PC-relative instructions.
1110 //===----------------------------------------------------------------------===//
1111 let isReMaterializable = 1 in {
1112 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1113 def ADR  : ADRI<0, "adr", adrlabel, []>;
1114 } // hasSideEffects = 0
1115
1116 def ADRP : ADRI<1, "adrp", adrplabel,
1117                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1118 } // isReMaterializable = 1
1119
1120 // page address of a constant pool entry, block address
1121 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1122 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1123
1124 //===----------------------------------------------------------------------===//
1125 // Unconditional branch (register) instructions.
1126 //===----------------------------------------------------------------------===//
1127
1128 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1129 def RET  : BranchReg<0b0010, "ret", []>;
1130 def DRPS : SpecialReturn<0b0101, "drps">;
1131 def ERET : SpecialReturn<0b0100, "eret">;
1132 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1133
1134 // Default to the LR register.
1135 def : InstAlias<"ret", (RET LR)>;
1136
1137 let isCall = 1, Defs = [LR], Uses = [SP] in {
1138 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1139 } // isCall
1140
1141 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1142 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1143 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1144
1145 // Create a separate pseudo-instruction for codegen to use so that we don't
1146 // flag lr as used in every function. It'll be restored before the RET by the
1147 // epilogue if it's legitimately used.
1148 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1149   let isTerminator = 1;
1150   let isBarrier = 1;
1151   let isReturn = 1;
1152 }
1153
1154 // This is a directive-like pseudo-instruction. The purpose is to insert an
1155 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1156 // (which in the usual case is a BLR).
1157 let hasSideEffects = 1 in
1158 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1159   let AsmString = ".tlsdesccall $sym";
1160 }
1161
1162 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1163 // FIXME: can "hasSideEffects be dropped?
1164 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1165     isCodeGenOnly = 1 in
1166 def TLSDESC_CALLSEQ
1167     : Pseudo<(outs), (ins i64imm:$sym),
1168              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>;
1169 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1170           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1171
1172 //===----------------------------------------------------------------------===//
1173 // Conditional branch (immediate) instruction.
1174 //===----------------------------------------------------------------------===//
1175 def Bcc : BranchCond;
1176
1177 //===----------------------------------------------------------------------===//
1178 // Compare-and-branch instructions.
1179 //===----------------------------------------------------------------------===//
1180 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1181 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1182
1183 //===----------------------------------------------------------------------===//
1184 // Test-bit-and-branch instructions.
1185 //===----------------------------------------------------------------------===//
1186 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1187 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1188
1189 //===----------------------------------------------------------------------===//
1190 // Unconditional branch (immediate) instructions.
1191 //===----------------------------------------------------------------------===//
1192 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1193 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1194 } // isBranch, isTerminator, isBarrier
1195
1196 let isCall = 1, Defs = [LR], Uses = [SP] in {
1197 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1198 } // isCall
1199 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1200
1201 //===----------------------------------------------------------------------===//
1202 // Exception generation instructions.
1203 //===----------------------------------------------------------------------===//
1204 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1205 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1206 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1207 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1208 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1209 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1210 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1211 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1212
1213 // DCPSn defaults to an immediate operand of zero if unspecified.
1214 def : InstAlias<"dcps1", (DCPS1 0)>;
1215 def : InstAlias<"dcps2", (DCPS2 0)>;
1216 def : InstAlias<"dcps3", (DCPS3 0)>;
1217
1218 //===----------------------------------------------------------------------===//
1219 // Load instructions.
1220 //===----------------------------------------------------------------------===//
1221
1222 // Pair (indexed, offset)
1223 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1224 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1225 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1226 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1227 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1228
1229 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1230
1231 // Pair (pre-indexed)
1232 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1233 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1234 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1235 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1236 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1237
1238 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1239
1240 // Pair (post-indexed)
1241 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1242 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1243 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1244 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1245 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1246
1247 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1248
1249
1250 // Pair (no allocate)
1251 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1252 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1253 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1254 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1255 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1256
1257 //---
1258 // (register offset)
1259 //---
1260
1261 // Integer
1262 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1263 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1264 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1265 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1266
1267 // Floating-point
1268 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1269 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1270 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1271 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1272 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1273
1274 // Load sign-extended half-word
1275 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1276 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1277
1278 // Load sign-extended byte
1279 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1280 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1281
1282 // Load sign-extended word
1283 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1284
1285 // Pre-fetch.
1286 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1287
1288 // For regular load, we do not have any alignment requirement.
1289 // Thus, it is safe to directly map the vector loads with interesting
1290 // addressing modes.
1291 // FIXME: We could do the same for bitconvert to floating point vectors.
1292 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1293                               ValueType ScalTy, ValueType VecTy,
1294                               Instruction LOADW, Instruction LOADX,
1295                               SubRegIndex sub> {
1296   def : Pat<(VecTy (scalar_to_vector (ScalTy
1297               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1298             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1299                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1300                            sub)>;
1301
1302   def : Pat<(VecTy (scalar_to_vector (ScalTy
1303               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1304             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1305                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1306                            sub)>;
1307 }
1308
1309 let AddedComplexity = 10 in {
1310 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1311 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1312
1313 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1314 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1315
1316 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1317 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1318
1319 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1320 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1321
1322 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1323 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1324
1325 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1326
1327 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1328
1329
1330 def : Pat <(v1i64 (scalar_to_vector (i64
1331                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1332                                            ro_Wextend64:$extend))))),
1333            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1334
1335 def : Pat <(v1i64 (scalar_to_vector (i64
1336                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1337                                            ro_Xextend64:$extend))))),
1338            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1339 }
1340
1341 // Match all load 64 bits width whose type is compatible with FPR64
1342 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1343                         Instruction LOADW, Instruction LOADX> {
1344
1345   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1346             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1347
1348   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1349             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1350 }
1351
1352 let AddedComplexity = 10 in {
1353 let Predicates = [IsLE] in {
1354   // We must do vector loads with LD1 in big-endian.
1355   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1356   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1357   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1358   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1359   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1360 }
1361
1362 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1363 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1364
1365 // Match all load 128 bits width whose type is compatible with FPR128
1366 let Predicates = [IsLE] in {
1367   // We must do vector loads with LD1 in big-endian.
1368   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1369   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1370   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1371   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1372   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1373   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1374   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1375 }
1376 } // AddedComplexity = 10
1377
1378 // zextload -> i64
1379 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1380                             Instruction INSTW, Instruction INSTX> {
1381   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1382             (SUBREG_TO_REG (i64 0),
1383                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1384                            sub_32)>;
1385
1386   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1387             (SUBREG_TO_REG (i64 0),
1388                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1389                            sub_32)>;
1390 }
1391
1392 let AddedComplexity = 10 in {
1393   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1394   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1395   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1396
1397   // zextloadi1 -> zextloadi8
1398   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1399
1400   // extload -> zextload
1401   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1402   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1403   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1404
1405   // extloadi1 -> zextloadi8
1406   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1407 }
1408
1409
1410 // zextload -> i64
1411 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1412                             Instruction INSTW, Instruction INSTX> {
1413   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1414             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1415
1416   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1417             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1418
1419 }
1420
1421 let AddedComplexity = 10 in {
1422   // extload -> zextload
1423   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1424   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1425   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1426
1427   // zextloadi1 -> zextloadi8
1428   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1429 }
1430
1431 //---
1432 // (unsigned immediate)
1433 //---
1434 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1435                    [(set GPR64:$Rt,
1436                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1437 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1438                    [(set GPR32:$Rt,
1439                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1440 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1441                    [(set FPR8:$Rt,
1442                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1443 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1444                    [(set (f16 FPR16:$Rt),
1445                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1446 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1447                    [(set (f32 FPR32:$Rt),
1448                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1449 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1450                    [(set (f64 FPR64:$Rt),
1451                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1452 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1453                  [(set (f128 FPR128:$Rt),
1454                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1455
1456 // For regular load, we do not have any alignment requirement.
1457 // Thus, it is safe to directly map the vector loads with interesting
1458 // addressing modes.
1459 // FIXME: We could do the same for bitconvert to floating point vectors.
1460 def : Pat <(v8i8 (scalar_to_vector (i32
1461                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1462            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1463                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1464 def : Pat <(v16i8 (scalar_to_vector (i32
1465                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1466            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1467                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1468 def : Pat <(v4i16 (scalar_to_vector (i32
1469                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1470            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1471                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1472 def : Pat <(v8i16 (scalar_to_vector (i32
1473                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1474            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1475                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1476 def : Pat <(v2i32 (scalar_to_vector (i32
1477                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1478            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1479                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1480 def : Pat <(v4i32 (scalar_to_vector (i32
1481                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1482            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1483                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1484 def : Pat <(v1i64 (scalar_to_vector (i64
1485                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1486            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1487 def : Pat <(v2i64 (scalar_to_vector (i64
1488                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1489            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1490                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1491
1492 // Match all load 64 bits width whose type is compatible with FPR64
1493 let Predicates = [IsLE] in {
1494   // We must use LD1 to perform vector loads in big-endian.
1495   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1496             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1497   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1498             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1499   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1500             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1501   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1502             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1503   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1504             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1505 }
1506 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1507           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1508 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1509           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1510
1511 // Match all load 128 bits width whose type is compatible with FPR128
1512 let Predicates = [IsLE] in {
1513   // We must use LD1 to perform vector loads in big-endian.
1514   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1515             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1516   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1517             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1518   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1519             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1520   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1521             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1522   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1523             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1524   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1525             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1526   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1527             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1528 }
1529 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1530           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1531
1532 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1533                     [(set GPR32:$Rt,
1534                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1535                                                      uimm12s2:$offset)))]>;
1536 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1537                     [(set GPR32:$Rt,
1538                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1539                                                    uimm12s1:$offset)))]>;
1540 // zextload -> i64
1541 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1542     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1543 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1544     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1545
1546 // zextloadi1 -> zextloadi8
1547 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1548           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1549 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1550     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1551
1552 // extload -> zextload
1553 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1554           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1555 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1556           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1557 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1558           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1559 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1560     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1561 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1562     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1563 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1564     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1565 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1566     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1567
1568 // load sign-extended half-word
1569 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1570                      [(set GPR32:$Rt,
1571                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1572                                                       uimm12s2:$offset)))]>;
1573 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1574                      [(set GPR64:$Rt,
1575                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1576                                                       uimm12s2:$offset)))]>;
1577
1578 // load sign-extended byte
1579 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1580                      [(set GPR32:$Rt,
1581                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1582                                                     uimm12s1:$offset)))]>;
1583 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1584                      [(set GPR64:$Rt,
1585                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1586                                                     uimm12s1:$offset)))]>;
1587
1588 // load sign-extended word
1589 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1590                      [(set GPR64:$Rt,
1591                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1592                                                       uimm12s4:$offset)))]>;
1593
1594 // load zero-extended word
1595 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1596       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1597
1598 // Pre-fetch.
1599 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1600                         [(AArch64Prefetch imm:$Rt,
1601                                         (am_indexed64 GPR64sp:$Rn,
1602                                                       uimm12s8:$offset))]>;
1603
1604 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1605
1606 //---
1607 // (literal)
1608 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1609 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1610 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1611 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1612 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1613
1614 // load sign-extended word
1615 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1616
1617 // prefetch
1618 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1619 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1620
1621 //---
1622 // (unscaled immediate)
1623 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1624                     [(set GPR64:$Rt,
1625                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1626 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1627                     [(set GPR32:$Rt,
1628                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1629 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1630                     [(set FPR8:$Rt,
1631                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1632 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1633                     [(set FPR16:$Rt,
1634                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1635 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1636                     [(set (f32 FPR32:$Rt),
1637                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1638 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1639                     [(set (f64 FPR64:$Rt),
1640                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1641 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1642                     [(set (f128 FPR128:$Rt),
1643                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1644
1645 defm LDURHH
1646     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1647              [(set GPR32:$Rt,
1648                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1649 defm LDURBB
1650     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1651              [(set GPR32:$Rt,
1652                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1653
1654 // Match all load 64 bits width whose type is compatible with FPR64
1655 let Predicates = [IsLE] in {
1656   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1657             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1658   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1659             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1660   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1661             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1662   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1663             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1664   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1665             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1666 }
1667 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1668           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1669 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1670           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1671
1672 // Match all load 128 bits width whose type is compatible with FPR128
1673 let Predicates = [IsLE] in {
1674   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1675             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1676   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1677             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1678   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1679             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1680   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1681             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1682   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1683             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1684   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1685             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1686   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1687             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1688 }
1689
1690 //  anyext -> zext
1691 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1692           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1693 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1694           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1695 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1696           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1697 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1698     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1699 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1700     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1701 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1702     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1703 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1704     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1705 // unscaled zext
1706 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1707           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1708 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1709           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1710 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1711           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1712 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1713     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1714 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1715     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1716 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1717     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1718 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1719     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1720
1721
1722 //---
1723 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1724
1725 // Define new assembler match classes as we want to only match these when
1726 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1727 // associate a DiagnosticType either, as we want the diagnostic for the
1728 // canonical form (the scaled operand) to take precedence.
1729 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1730   let Name = "SImm9OffsetFB" # Width;
1731   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1732   let RenderMethod = "addImmOperands";
1733 }
1734
1735 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1736 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1737 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1738 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1739 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1740
1741 def simm9_offset_fb8 : Operand<i64> {
1742   let ParserMatchClass = SImm9OffsetFB8Operand;
1743 }
1744 def simm9_offset_fb16 : Operand<i64> {
1745   let ParserMatchClass = SImm9OffsetFB16Operand;
1746 }
1747 def simm9_offset_fb32 : Operand<i64> {
1748   let ParserMatchClass = SImm9OffsetFB32Operand;
1749 }
1750 def simm9_offset_fb64 : Operand<i64> {
1751   let ParserMatchClass = SImm9OffsetFB64Operand;
1752 }
1753 def simm9_offset_fb128 : Operand<i64> {
1754   let ParserMatchClass = SImm9OffsetFB128Operand;
1755 }
1756
1757 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1758                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1759 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1760                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1761 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1762                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1763 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1764                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1765 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1766                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1767 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1768                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1769 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1770                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1771
1772 // zextload -> i64
1773 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1774   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1775 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1776   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1777
1778 // load sign-extended half-word
1779 defm LDURSHW
1780     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1781                [(set GPR32:$Rt,
1782                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1783 defm LDURSHX
1784     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1785               [(set GPR64:$Rt,
1786                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1787
1788 // load sign-extended byte
1789 defm LDURSBW
1790     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1791                 [(set GPR32:$Rt,
1792                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1793 defm LDURSBX
1794     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1795                 [(set GPR64:$Rt,
1796                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1797
1798 // load sign-extended word
1799 defm LDURSW
1800     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1801               [(set GPR64:$Rt,
1802                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1803
1804 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1805 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1806                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1807 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1808                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1809 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1810                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1811 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1812                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1813 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1814                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1815 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1816                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1817 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1818                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1819
1820 // Pre-fetch.
1821 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1822                   [(AArch64Prefetch imm:$Rt,
1823                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1824
1825 //---
1826 // (unscaled immediate, unprivileged)
1827 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1828 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1829
1830 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1831 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1832
1833 // load sign-extended half-word
1834 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1835 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1836
1837 // load sign-extended byte
1838 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1839 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1840
1841 // load sign-extended word
1842 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1843
1844 //---
1845 // (immediate pre-indexed)
1846 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1847 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1848 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1849 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1850 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1851 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1852 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1853
1854 // load sign-extended half-word
1855 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1856 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1857
1858 // load sign-extended byte
1859 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1860 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1861
1862 // load zero-extended byte
1863 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1864 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1865
1866 // load sign-extended word
1867 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1868
1869 //---
1870 // (immediate post-indexed)
1871 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1872 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1873 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1874 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1875 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1876 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1877 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1878
1879 // load sign-extended half-word
1880 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1881 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1882
1883 // load sign-extended byte
1884 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1885 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1886
1887 // load zero-extended byte
1888 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1889 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1890
1891 // load sign-extended word
1892 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1893
1894 //===----------------------------------------------------------------------===//
1895 // Store instructions.
1896 //===----------------------------------------------------------------------===//
1897
1898 // Pair (indexed, offset)
1899 // FIXME: Use dedicated range-checked addressing mode operand here.
1900 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1901 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1902 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1903 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1904 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1905
1906 // Pair (pre-indexed)
1907 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1908 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1909 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1910 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1911 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1912
1913 // Pair (pre-indexed)
1914 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1915 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1916 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1917 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1918 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1919
1920 // Pair (no allocate)
1921 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1922 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1923 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1924 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1925 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1926
1927 //---
1928 // (Register offset)
1929
1930 // Integer
1931 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1932 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1933 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1934 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1935
1936
1937 // Floating-point
1938 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1939 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1940 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1941 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1942 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1943
1944 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1945                                  Instruction STRW, Instruction STRX> {
1946
1947   def : Pat<(storeop GPR64:$Rt,
1948                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1949             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1950                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1951
1952   def : Pat<(storeop GPR64:$Rt,
1953                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1954             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1955                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1956 }
1957
1958 let AddedComplexity = 10 in {
1959   // truncstore i64
1960   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1961   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1962   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1963 }
1964
1965 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1966                          Instruction STRW, Instruction STRX> {
1967   def : Pat<(store (VecTy FPR:$Rt),
1968                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1969             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1970
1971   def : Pat<(store (VecTy FPR:$Rt),
1972                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1973             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1974 }
1975
1976 let AddedComplexity = 10 in {
1977 // Match all store 64 bits width whose type is compatible with FPR64
1978 let Predicates = [IsLE] in {
1979   // We must use ST1 to store vectors in big-endian.
1980   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1981   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1982   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1983   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1984   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1985 }
1986
1987 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1988 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1989
1990 // Match all store 128 bits width whose type is compatible with FPR128
1991 let Predicates = [IsLE] in {
1992   // We must use ST1 to store vectors in big-endian.
1993   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1994   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1995   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1996   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1997   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1998   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1999   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
2000 }
2001 } // AddedComplexity = 10
2002
2003 // Match stores from lane 0 to the appropriate subreg's store.
2004 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
2005                               ValueType VecTy, ValueType STy,
2006                               SubRegIndex SubRegIdx,
2007                               Instruction STRW, Instruction STRX> {
2008
2009   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2010                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2011             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2012                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2013
2014   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2015                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2016             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2017                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2018 }
2019
2020 let AddedComplexity = 19 in {
2021   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
2022   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
2023   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
2024   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
2025   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
2026   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
2027   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
2028 }
2029
2030 //---
2031 // (unsigned immediate)
2032 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
2033                    [(store GPR64:$Rt,
2034                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2035 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
2036                     [(store GPR32:$Rt,
2037                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2038 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
2039                     [(store FPR8:$Rt,
2040                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
2041 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
2042                     [(store (f16 FPR16:$Rt),
2043                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
2044 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
2045                     [(store (f32 FPR32:$Rt),
2046                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2047 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
2048                     [(store (f64 FPR64:$Rt),
2049                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2050 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
2051
2052 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
2053                      [(truncstorei16 GPR32:$Rt,
2054                                      (am_indexed16 GPR64sp:$Rn,
2055                                                    uimm12s2:$offset))]>;
2056 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
2057                      [(truncstorei8 GPR32:$Rt,
2058                                     (am_indexed8 GPR64sp:$Rn,
2059                                                  uimm12s1:$offset))]>;
2060
2061 // Match all store 64 bits width whose type is compatible with FPR64
2062 let AddedComplexity = 10 in {
2063 let Predicates = [IsLE] in {
2064   // We must use ST1 to store vectors in big-endian.
2065   def : Pat<(store (v2f32 FPR64:$Rt),
2066                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2067             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2068   def : Pat<(store (v8i8 FPR64:$Rt),
2069                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2070             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2071   def : Pat<(store (v4i16 FPR64:$Rt),
2072                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2073             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2074   def : Pat<(store (v2i32 FPR64:$Rt),
2075                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2076             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2077   def : Pat<(store (v4f16 FPR64:$Rt),
2078                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2079             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2080 }
2081 def : Pat<(store (v1f64 FPR64:$Rt),
2082                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2083           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2084 def : Pat<(store (v1i64 FPR64:$Rt),
2085                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2086           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2087
2088 // Match all store 128 bits width whose type is compatible with FPR128
2089 let Predicates = [IsLE] in {
2090   // We must use ST1 to store vectors in big-endian.
2091   def : Pat<(store (v4f32 FPR128:$Rt),
2092                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2093             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2094   def : Pat<(store (v2f64 FPR128:$Rt),
2095                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2096             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2097   def : Pat<(store (v16i8 FPR128:$Rt),
2098                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2099             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2100   def : Pat<(store (v8i16 FPR128:$Rt),
2101                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2102             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2103   def : Pat<(store (v4i32 FPR128:$Rt),
2104                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2105             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2106   def : Pat<(store (v2i64 FPR128:$Rt),
2107                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2108             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2109   def : Pat<(store (v8f16 FPR128:$Rt),
2110                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2111             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2112 }
2113 def : Pat<(store (f128  FPR128:$Rt),
2114                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2115           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2116
2117 // truncstore i64
2118 def : Pat<(truncstorei32 GPR64:$Rt,
2119                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2120   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2121 def : Pat<(truncstorei16 GPR64:$Rt,
2122                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2123   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2124 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2125   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2126
2127 } // AddedComplexity = 10
2128
2129 //---
2130 // (unscaled immediate)
2131 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2132                          [(store GPR64:$Rt,
2133                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2134 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2135                          [(store GPR32:$Rt,
2136                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2137 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2138                          [(store FPR8:$Rt,
2139                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2140 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2141                          [(store (f16 FPR16:$Rt),
2142                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2143 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2144                          [(store (f32 FPR32:$Rt),
2145                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2146 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2147                          [(store (f64 FPR64:$Rt),
2148                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2149 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2150                          [(store (f128 FPR128:$Rt),
2151                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2152 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2153                          [(truncstorei16 GPR32:$Rt,
2154                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2155 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2156                          [(truncstorei8 GPR32:$Rt,
2157                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2158
2159 // Match all store 64 bits width whose type is compatible with FPR64
2160 let Predicates = [IsLE] in {
2161   // We must use ST1 to store vectors in big-endian.
2162   def : Pat<(store (v2f32 FPR64:$Rt),
2163                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2164             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2165   def : Pat<(store (v8i8 FPR64:$Rt),
2166                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2167             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2168   def : Pat<(store (v4i16 FPR64:$Rt),
2169                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2170             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2171   def : Pat<(store (v2i32 FPR64:$Rt),
2172                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2173             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2174   def : Pat<(store (v4f16 FPR64:$Rt),
2175                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2176             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2177 }
2178 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2179           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2180 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2181           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2182
2183 // Match all store 128 bits width whose type is compatible with FPR128
2184 let Predicates = [IsLE] in {
2185   // We must use ST1 to store vectors in big-endian.
2186   def : Pat<(store (v4f32 FPR128:$Rt),
2187                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2188             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2189   def : Pat<(store (v2f64 FPR128:$Rt),
2190                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2191             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2192   def : Pat<(store (v16i8 FPR128:$Rt),
2193                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2194             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2195   def : Pat<(store (v8i16 FPR128:$Rt),
2196                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2197             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2198   def : Pat<(store (v4i32 FPR128:$Rt),
2199                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2200             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2201   def : Pat<(store (v2i64 FPR128:$Rt),
2202                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2203             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2204   def : Pat<(store (v2f64 FPR128:$Rt),
2205                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2206             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2207   def : Pat<(store (v8f16 FPR128:$Rt),
2208                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2209             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2210 }
2211
2212 // unscaled i64 truncating stores
2213 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2214   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2215 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2216   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2217 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2218   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2219
2220 //---
2221 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2222 def : InstAlias<"str $Rt, [$Rn, $offset]",
2223                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2224 def : InstAlias<"str $Rt, [$Rn, $offset]",
2225                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2226 def : InstAlias<"str $Rt, [$Rn, $offset]",
2227                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2228 def : InstAlias<"str $Rt, [$Rn, $offset]",
2229                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2230 def : InstAlias<"str $Rt, [$Rn, $offset]",
2231                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2232 def : InstAlias<"str $Rt, [$Rn, $offset]",
2233                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2234 def : InstAlias<"str $Rt, [$Rn, $offset]",
2235                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2236
2237 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2238                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2239 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2240                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2241
2242 //---
2243 // (unscaled immediate, unprivileged)
2244 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2245 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2246
2247 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2248 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2249
2250 //---
2251 // (immediate pre-indexed)
2252 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2253 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2254 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2255 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2256 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2257 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2258 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2259
2260 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2261 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2262
2263 // truncstore i64
2264 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2265   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2266            simm9:$off)>;
2267 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2268   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2269             simm9:$off)>;
2270 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2271   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2272             simm9:$off)>;
2273
2274 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2275           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2276 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2277           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2278 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2279           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2280 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2281           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2282 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2283           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2284 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2285           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2286 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2287           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2288
2289 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2290           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2291 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2292           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2293 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2294           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2295 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2296           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2297 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2298           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2299 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2300           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2301 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2302           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2303
2304 //---
2305 // (immediate post-indexed)
2306 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2307 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2308 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2309 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2310 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2311 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2312 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2313
2314 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2315 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2316
2317 // truncstore i64
2318 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2319   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2320             simm9:$off)>;
2321 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2322   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2323              simm9:$off)>;
2324 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2325   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2326              simm9:$off)>;
2327
2328 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2329           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2330 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2331           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2332 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2333           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2334 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2335           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2336 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2337           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2338 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2339           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2340 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2341           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2342
2343 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2344           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2345 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2346           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2347 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2348           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2349 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2350           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2351 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2352           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2353 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2354           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2355 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2356           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2357
2358 //===----------------------------------------------------------------------===//
2359 // Load/store exclusive instructions.
2360 //===----------------------------------------------------------------------===//
2361
2362 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2363 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2364 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2365 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2366
2367 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2368 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2369 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2370 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2371
2372 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2373 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2374 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2375 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2376
2377 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2378 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2379 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2380 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2381
2382 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2383 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2384 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2385 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2386
2387 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2388 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2389 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2390 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2391
2392 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2393 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2394
2395 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2396 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2397
2398 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2399 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2400
2401 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2402 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2403
2404 let Predicates = [HasV8_1a] in {
2405   // v8.1a "Limited Order Region" extension load-acquire instructions
2406   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2407   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2408   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2409   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2410
2411   // v8.1a "Limited Order Region" extension store-release instructions
2412   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2413   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2414   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2415   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2416 }
2417
2418 //===----------------------------------------------------------------------===//
2419 // Scaled floating point to integer conversion instructions.
2420 //===----------------------------------------------------------------------===//
2421
2422 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2423 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2424 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2425 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2426 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2427 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2428 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2429 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2430 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2431 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2432 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2433 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2434 let isCodeGenOnly = 1 in {
2435 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2436 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2437 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2438 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2439 }
2440
2441 //===----------------------------------------------------------------------===//
2442 // Scaled integer to floating point conversion instructions.
2443 //===----------------------------------------------------------------------===//
2444
2445 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2446 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2447
2448 //===----------------------------------------------------------------------===//
2449 // Unscaled integer to floating point conversion instruction.
2450 //===----------------------------------------------------------------------===//
2451
2452 defm FMOV : UnscaledConversion<"fmov">;
2453
2454 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2455 let isReMaterializable = 1, isCodeGenOnly = 1 in {
2456 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2457     PseudoInstExpansion<(FMOVWSr FPR32:$Rd, WZR)>,
2458     Requires<[NoZCZ]>;
2459 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2460     PseudoInstExpansion<(FMOVXDr FPR64:$Rd, XZR)>,
2461     Requires<[NoZCZ]>;
2462 }
2463
2464 //===----------------------------------------------------------------------===//
2465 // Floating point conversion instruction.
2466 //===----------------------------------------------------------------------===//
2467
2468 defm FCVT : FPConversion<"fcvt">;
2469
2470 //===----------------------------------------------------------------------===//
2471 // Floating point single operand instructions.
2472 //===----------------------------------------------------------------------===//
2473
2474 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2475 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2476 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2477 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2478 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2479 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2480 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2481 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2482
2483 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2484           (FRINTNDr FPR64:$Rn)>;
2485
2486 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2487 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2488 // <rdar://problem/13715968>
2489 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2490 let hasSideEffects = 1 in {
2491 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2492 }
2493
2494 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2495
2496 let SchedRW = [WriteFDiv] in {
2497 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2498 }
2499
2500 //===----------------------------------------------------------------------===//
2501 // Floating point two operand instructions.
2502 //===----------------------------------------------------------------------===//
2503
2504 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2505 let SchedRW = [WriteFDiv] in {
2506 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2507 }
2508 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2509 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2510 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2511 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2512 let SchedRW = [WriteFMul] in {
2513 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2514 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2515 }
2516 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2517
2518 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2519           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2520 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2521           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2522 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2523           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2524 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2525           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2526
2527 //===----------------------------------------------------------------------===//
2528 // Floating point three operand instructions.
2529 //===----------------------------------------------------------------------===//
2530
2531 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2532 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2533      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2534 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2535      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2536 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2537      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2538
2539 // The following def pats catch the case where the LHS of an FMA is negated.
2540 // The TriOpFrag above catches the case where the middle operand is negated.
2541
2542 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2543 // the NEON variant.
2544 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2545           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2546
2547 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2548           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2549
2550 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2551 // "(-a) + b*(-c)".
2552 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2553           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2554
2555 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2556           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2557
2558 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2559           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2560
2561 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2562           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2563
2564 //===----------------------------------------------------------------------===//
2565 // Floating point comparison instructions.
2566 //===----------------------------------------------------------------------===//
2567
2568 defm FCMPE : FPComparison<1, "fcmpe">;
2569 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2570
2571 //===----------------------------------------------------------------------===//
2572 // Floating point conditional comparison instructions.
2573 //===----------------------------------------------------------------------===//
2574
2575 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2576 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
2577
2578 //===----------------------------------------------------------------------===//
2579 // Floating point conditional select instruction.
2580 //===----------------------------------------------------------------------===//
2581
2582 defm FCSEL : FPCondSelect<"fcsel">;
2583
2584 // CSEL instructions providing f128 types need to be handled by a
2585 // pseudo-instruction since the eventual code will need to introduce basic
2586 // blocks and control flow.
2587 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2588                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2589                       [(set (f128 FPR128:$Rd),
2590                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2591                                        (i32 imm:$cond), NZCV))]> {
2592   let Uses = [NZCV];
2593   let usesCustomInserter = 1;
2594 }
2595
2596
2597 //===----------------------------------------------------------------------===//
2598 // Floating point immediate move.
2599 //===----------------------------------------------------------------------===//
2600
2601 let isReMaterializable = 1 in {
2602 defm FMOV : FPMoveImmediate<"fmov">;
2603 }
2604
2605 //===----------------------------------------------------------------------===//
2606 // Advanced SIMD two vector instructions.
2607 //===----------------------------------------------------------------------===//
2608
2609 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2610 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2611                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2612           (ABSv8i8 V64:$src)>;
2613 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2614                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2615           (ABSv4i16 V64:$src)>;
2616 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2617                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2618           (ABSv2i32 V64:$src)>;
2619 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2620                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2621           (ABSv16i8 V128:$src)>;
2622 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2623                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2624           (ABSv8i16 V128:$src)>;
2625 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2626                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2627           (ABSv4i32 V128:$src)>;
2628 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2629                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2630           (ABSv2i64 V128:$src)>;
2631
2632 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2633 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2634 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2635 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2636 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2637 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2638 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2639 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2640 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2641
2642 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2643 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2644 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2645 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2646 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2647 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2648 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2649 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2650 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2651           (FCVTLv4i16 V64:$Rn)>;
2652 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2653                                                               (i64 4)))),
2654           (FCVTLv8i16 V128:$Rn)>;
2655 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2656 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2657                                                     (i64 2))))),
2658           (FCVTLv4i32 V128:$Rn)>;
2659
2660 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2661 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2662                                                     (i64 4))))),
2663           (FCVTLv8i16 V128:$Rn)>;
2664
2665 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2666 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2667 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2668 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2669 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2670 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2671           (FCVTNv4i16 V128:$Rn)>;
2672 def : Pat<(concat_vectors V64:$Rd,
2673                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2674           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2675 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2676 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2677 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2678           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2679 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2680 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2681 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2682                                         int_aarch64_neon_fcvtxn>;
2683 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2684 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2685 let isCodeGenOnly = 1 in {
2686 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2687                                        int_aarch64_neon_fcvtzs>;
2688 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2689                                        int_aarch64_neon_fcvtzu>;
2690 }
2691 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2692 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2693 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2694 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2695 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2696 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2697 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2698 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2699 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2700 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2701 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2702 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2703                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2704 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2705 // Aliases for MVN -> NOT.
2706 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2707                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2708 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2709                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2710
2711 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2712 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2713 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2714 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2715 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2716 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2717 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2718
2719 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2720 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2721 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2722 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2723 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2724 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2725 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2726 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2727
2728 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2729 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2730 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2731 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2732 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2733
2734 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2735 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2736 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2737 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2738 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2739        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2740 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2741 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2742 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2743 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2744 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2745 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2746 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2747 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2748 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2749        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2750 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2751                     int_aarch64_neon_uaddlp>;
2752 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2753 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2754 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2755 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2756 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2757 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2758
2759 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2760 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2761 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2762 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2763 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2764 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2765
2766 // Patterns for vector long shift (by element width). These need to match all
2767 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2768 // definition.
2769 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2770   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2771             (SHLLv8i8 V64:$Rn)>;
2772   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2773             (SHLLv16i8 V128:$Rn)>;
2774   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2775             (SHLLv4i16 V64:$Rn)>;
2776   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2777             (SHLLv8i16 V128:$Rn)>;
2778   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2779             (SHLLv2i32 V64:$Rn)>;
2780   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2781             (SHLLv4i32 V128:$Rn)>;
2782 }
2783
2784 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2785 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2786 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2787
2788 //===----------------------------------------------------------------------===//
2789 // Advanced SIMD three vector instructions.
2790 //===----------------------------------------------------------------------===//
2791
2792 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2793 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2794 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2795 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2796 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2797 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2798 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2799 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2800 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2801 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2802 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2803 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2804 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2805 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2806 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2807 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2808 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2809 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2810 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2811 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2812 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2813 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2814 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2815 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2816 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2817
2818 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2819 // instruction expects the addend first, while the fma intrinsic puts it last.
2820 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2821             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2822 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2823             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2824
2825 // The following def pats catch the case where the LHS of an FMA is negated.
2826 // The TriOpFrag above catches the case where the middle operand is negated.
2827 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2828           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2829
2830 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2831           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2832
2833 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2834           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2835
2836 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2837 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2838 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2839 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2840 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2841 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2842                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2843 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2844                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2845 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2846 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2847 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2848       TriOpFrag<(add node:$LHS, (sabsdiff node:$MHS, node:$RHS))> >;
2849 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", sabsdiff>;
2850 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2851 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2852 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2853 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2854 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2855 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2856 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2857 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2858 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2859 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2860 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2861 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2862 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2863 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2864 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2865 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2866 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2867       TriOpFrag<(add node:$LHS, (uabsdiff node:$MHS, node:$RHS))> >;
2868 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", uabsdiff>;
2869 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2870 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2871 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2872 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2873 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2874 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2875 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2876 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2877 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2878 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2879 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2880 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2881 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2882 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
2883                                                   int_aarch64_neon_sqadd>;
2884 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
2885                                                     int_aarch64_neon_sqsub>;
2886
2887 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2888 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2889                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2890 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2891 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2892 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2893     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2894 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2895 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2896                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2897 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2898
2899 def : Pat<(v8i8 (smin V64:$Rn, V64:$Rm)),
2900           (SMINv8i8 V64:$Rn, V64:$Rm)>;
2901 def : Pat<(v4i16 (smin V64:$Rn, V64:$Rm)),
2902           (SMINv4i16 V64:$Rn, V64:$Rm)>;
2903 def : Pat<(v2i32 (smin V64:$Rn, V64:$Rm)),
2904           (SMINv2i32 V64:$Rn, V64:$Rm)>;
2905 def : Pat<(v16i8 (smin V128:$Rn, V128:$Rm)),
2906           (SMINv16i8 V128:$Rn, V128:$Rm)>;
2907 def : Pat<(v8i16 (smin V128:$Rn, V128:$Rm)),
2908           (SMINv8i16 V128:$Rn, V128:$Rm)>;
2909 def : Pat<(v4i32 (smin V128:$Rn, V128:$Rm)),
2910           (SMINv4i32 V128:$Rn, V128:$Rm)>;
2911 def : Pat<(v8i8 (smax V64:$Rn, V64:$Rm)),
2912           (SMAXv8i8 V64:$Rn, V64:$Rm)>;
2913 def : Pat<(v4i16 (smax V64:$Rn, V64:$Rm)),
2914           (SMAXv4i16 V64:$Rn, V64:$Rm)>;
2915 def : Pat<(v2i32 (smax V64:$Rn, V64:$Rm)),
2916           (SMAXv2i32 V64:$Rn, V64:$Rm)>;
2917 def : Pat<(v16i8 (smax V128:$Rn, V128:$Rm)),
2918           (SMAXv16i8 V128:$Rn, V128:$Rm)>;
2919 def : Pat<(v8i16 (smax V128:$Rn, V128:$Rm)),
2920           (SMAXv8i16 V128:$Rn, V128:$Rm)>;
2921 def : Pat<(v4i32 (smax V128:$Rn, V128:$Rm)),
2922           (SMAXv4i32 V128:$Rn, V128:$Rm)>;
2923 def : Pat<(v8i8 (umin V64:$Rn, V64:$Rm)),
2924           (UMINv8i8 V64:$Rn, V64:$Rm)>;
2925 def : Pat<(v4i16 (umin V64:$Rn, V64:$Rm)),
2926           (UMINv4i16 V64:$Rn, V64:$Rm)>;
2927 def : Pat<(v2i32 (umin V64:$Rn, V64:$Rm)),
2928           (UMINv2i32 V64:$Rn, V64:$Rm)>;
2929 def : Pat<(v16i8 (umin V128:$Rn, V128:$Rm)),
2930           (UMINv16i8 V128:$Rn, V128:$Rm)>;
2931 def : Pat<(v8i16 (umin V128:$Rn, V128:$Rm)),
2932           (UMINv8i16 V128:$Rn, V128:$Rm)>;
2933 def : Pat<(v4i32 (umin V128:$Rn, V128:$Rm)),
2934           (UMINv4i32 V128:$Rn, V128:$Rm)>;
2935 def : Pat<(v8i8 (umax V64:$Rn, V64:$Rm)),
2936           (UMAXv8i8 V64:$Rn, V64:$Rm)>;
2937 def : Pat<(v4i16 (umax V64:$Rn, V64:$Rm)),
2938           (UMAXv4i16 V64:$Rn, V64:$Rm)>;
2939 def : Pat<(v2i32 (umax V64:$Rn, V64:$Rm)),
2940           (UMAXv2i32 V64:$Rn, V64:$Rm)>;
2941 def : Pat<(v16i8 (umax V128:$Rn, V128:$Rm)),
2942           (UMAXv16i8 V128:$Rn, V128:$Rm)>;
2943 def : Pat<(v8i16 (umax V128:$Rn, V128:$Rm)),
2944           (UMAXv8i16 V128:$Rn, V128:$Rm)>;
2945 def : Pat<(v4i32 (umax V128:$Rn, V128:$Rm)),
2946           (UMAXv4i32 V128:$Rn, V128:$Rm)>;
2947
2948 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2949           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2950 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2951           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2952 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2953           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2954 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2955           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2956
2957 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2958           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2959 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2960           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2961 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2962           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2963 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2964           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2965
2966 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2967                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2968 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2969                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2970 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2971                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2972 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2973                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2974
2975 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2976                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2977 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2978                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2979 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2980                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2981 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2982                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2983
2984 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2985                 "|cmls.8b\t$dst, $src1, $src2}",
2986                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2987 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2988                 "|cmls.16b\t$dst, $src1, $src2}",
2989                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2990 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2991                 "|cmls.4h\t$dst, $src1, $src2}",
2992                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2993 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2994                 "|cmls.8h\t$dst, $src1, $src2}",
2995                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2996 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2997                 "|cmls.2s\t$dst, $src1, $src2}",
2998                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2999 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
3000                 "|cmls.4s\t$dst, $src1, $src2}",
3001                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3002 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
3003                 "|cmls.2d\t$dst, $src1, $src2}",
3004                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3005
3006 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
3007                 "|cmlo.8b\t$dst, $src1, $src2}",
3008                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3009 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
3010                 "|cmlo.16b\t$dst, $src1, $src2}",
3011                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3012 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
3013                 "|cmlo.4h\t$dst, $src1, $src2}",
3014                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3015 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
3016                 "|cmlo.8h\t$dst, $src1, $src2}",
3017                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3018 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
3019                 "|cmlo.2s\t$dst, $src1, $src2}",
3020                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3021 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
3022                 "|cmlo.4s\t$dst, $src1, $src2}",
3023                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3024 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
3025                 "|cmlo.2d\t$dst, $src1, $src2}",
3026                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3027
3028 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
3029                 "|cmle.8b\t$dst, $src1, $src2}",
3030                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3031 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
3032                 "|cmle.16b\t$dst, $src1, $src2}",
3033                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3034 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
3035                 "|cmle.4h\t$dst, $src1, $src2}",
3036                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3037 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
3038                 "|cmle.8h\t$dst, $src1, $src2}",
3039                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3040 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
3041                 "|cmle.2s\t$dst, $src1, $src2}",
3042                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3043 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
3044                 "|cmle.4s\t$dst, $src1, $src2}",
3045                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3046 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
3047                 "|cmle.2d\t$dst, $src1, $src2}",
3048                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3049
3050 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
3051                 "|cmlt.8b\t$dst, $src1, $src2}",
3052                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3053 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
3054                 "|cmlt.16b\t$dst, $src1, $src2}",
3055                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3056 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
3057                 "|cmlt.4h\t$dst, $src1, $src2}",
3058                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3059 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
3060                 "|cmlt.8h\t$dst, $src1, $src2}",
3061                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3062 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
3063                 "|cmlt.2s\t$dst, $src1, $src2}",
3064                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3065 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
3066                 "|cmlt.4s\t$dst, $src1, $src2}",
3067                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3068 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
3069                 "|cmlt.2d\t$dst, $src1, $src2}",
3070                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3071
3072 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
3073                 "|fcmle.2s\t$dst, $src1, $src2}",
3074                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3075 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
3076                 "|fcmle.4s\t$dst, $src1, $src2}",
3077                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3078 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
3079                 "|fcmle.2d\t$dst, $src1, $src2}",
3080                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3081
3082 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
3083                 "|fcmlt.2s\t$dst, $src1, $src2}",
3084                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3085 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
3086                 "|fcmlt.4s\t$dst, $src1, $src2}",
3087                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3088 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
3089                 "|fcmlt.2d\t$dst, $src1, $src2}",
3090                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3091
3092 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
3093                 "|facle.2s\t$dst, $src1, $src2}",
3094                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3095 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
3096                 "|facle.4s\t$dst, $src1, $src2}",
3097                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3098 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
3099                 "|facle.2d\t$dst, $src1, $src2}",
3100                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3101
3102 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
3103                 "|faclt.2s\t$dst, $src1, $src2}",
3104                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3105 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
3106                 "|faclt.4s\t$dst, $src1, $src2}",
3107                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3108 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
3109                 "|faclt.2d\t$dst, $src1, $src2}",
3110                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3111
3112 //===----------------------------------------------------------------------===//
3113 // Advanced SIMD three scalar instructions.
3114 //===----------------------------------------------------------------------===//
3115
3116 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
3117 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
3118 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
3119 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
3120 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
3121 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
3122 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
3123 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
3124 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3125           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3126 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
3127                                      int_aarch64_neon_facge>;
3128 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
3129                                      int_aarch64_neon_facgt>;
3130 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
3131 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
3132 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
3133 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
3134 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
3135 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
3136 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3137 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3138 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3139 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3140 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3141 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3142 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3143 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3144 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3145 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3146 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3147 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3148 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3149 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3150 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3151 let Predicates = [HasV8_1a] in {
3152   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3153   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3154   def : Pat<(i32 (int_aarch64_neon_sqadd
3155                    (i32 FPR32:$Rd),
3156                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3157                                                    (i32 FPR32:$Rm))))),
3158             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3159   def : Pat<(i32 (int_aarch64_neon_sqsub
3160                    (i32 FPR32:$Rd),
3161                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3162                                                    (i32 FPR32:$Rm))))),
3163             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3164 }
3165
3166 def : InstAlias<"cmls $dst, $src1, $src2",
3167                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3168 def : InstAlias<"cmle $dst, $src1, $src2",
3169                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3170 def : InstAlias<"cmlo $dst, $src1, $src2",
3171                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3172 def : InstAlias<"cmlt $dst, $src1, $src2",
3173                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3174 def : InstAlias<"fcmle $dst, $src1, $src2",
3175                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3176 def : InstAlias<"fcmle $dst, $src1, $src2",
3177                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3178 def : InstAlias<"fcmlt $dst, $src1, $src2",
3179                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3180 def : InstAlias<"fcmlt $dst, $src1, $src2",
3181                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3182 def : InstAlias<"facle $dst, $src1, $src2",
3183                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3184 def : InstAlias<"facle $dst, $src1, $src2",
3185                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3186 def : InstAlias<"faclt $dst, $src1, $src2",
3187                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3188 def : InstAlias<"faclt $dst, $src1, $src2",
3189                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3190
3191 //===----------------------------------------------------------------------===//
3192 // Advanced SIMD three scalar instructions (mixed operands).
3193 //===----------------------------------------------------------------------===//
3194 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3195                                        int_aarch64_neon_sqdmulls_scalar>;
3196 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3197 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3198
3199 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3200                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3201                                                         (i32 FPR32:$Rm))))),
3202           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3203 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3204                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3205                                                         (i32 FPR32:$Rm))))),
3206           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3207
3208 //===----------------------------------------------------------------------===//
3209 // Advanced SIMD two scalar instructions.
3210 //===----------------------------------------------------------------------===//
3211
3212 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3213 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3214 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3215 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3216 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3217 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3218 defm FCMEQ  : SIMDFPCmpTwoScalar<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3219 defm FCMGE  : SIMDFPCmpTwoScalar<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3220 defm FCMGT  : SIMDFPCmpTwoScalar<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3221 defm FCMLE  : SIMDFPCmpTwoScalar<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3222 defm FCMLT  : SIMDFPCmpTwoScalar<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3223 defm FCVTAS : SIMDFPTwoScalar<   0, 0, 0b11100, "fcvtas">;
3224 defm FCVTAU : SIMDFPTwoScalar<   1, 0, 0b11100, "fcvtau">;
3225 defm FCVTMS : SIMDFPTwoScalar<   0, 0, 0b11011, "fcvtms">;
3226 defm FCVTMU : SIMDFPTwoScalar<   1, 0, 0b11011, "fcvtmu">;
3227 defm FCVTNS : SIMDFPTwoScalar<   0, 0, 0b11010, "fcvtns">;
3228 defm FCVTNU : SIMDFPTwoScalar<   1, 0, 0b11010, "fcvtnu">;
3229 defm FCVTPS : SIMDFPTwoScalar<   0, 1, 0b11010, "fcvtps">;
3230 defm FCVTPU : SIMDFPTwoScalar<   1, 1, 0b11010, "fcvtpu">;
3231 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3232 defm FCVTZS : SIMDFPTwoScalar<   0, 1, 0b11011, "fcvtzs">;
3233 defm FCVTZU : SIMDFPTwoScalar<   1, 1, 0b11011, "fcvtzu">;
3234 defm FRECPE : SIMDFPTwoScalar<   0, 1, 0b11101, "frecpe">;
3235 defm FRECPX : SIMDFPTwoScalar<   0, 1, 0b11111, "frecpx">;
3236 defm FRSQRTE : SIMDFPTwoScalar<  1, 1, 0b11101, "frsqrte">;
3237 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3238                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3239 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3240 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3241 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3242 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3243 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3244 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3245                                      int_aarch64_neon_suqadd>;
3246 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3247 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3248 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3249                                     int_aarch64_neon_usqadd>;
3250
3251 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3252
3253 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3254           (FCVTASv1i64 FPR64:$Rn)>;
3255 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3256           (FCVTAUv1i64 FPR64:$Rn)>;
3257 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3258           (FCVTMSv1i64 FPR64:$Rn)>;
3259 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3260           (FCVTMUv1i64 FPR64:$Rn)>;
3261 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3262           (FCVTNSv1i64 FPR64:$Rn)>;
3263 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3264           (FCVTNUv1i64 FPR64:$Rn)>;
3265 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3266           (FCVTPSv1i64 FPR64:$Rn)>;
3267 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3268           (FCVTPUv1i64 FPR64:$Rn)>;
3269
3270 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3271           (FRECPEv1i32 FPR32:$Rn)>;
3272 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3273           (FRECPEv1i64 FPR64:$Rn)>;
3274 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3275           (FRECPEv1i64 FPR64:$Rn)>;
3276
3277 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3278           (FRECPXv1i32 FPR32:$Rn)>;
3279 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3280           (FRECPXv1i64 FPR64:$Rn)>;
3281
3282 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3283           (FRSQRTEv1i32 FPR32:$Rn)>;
3284 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3285           (FRSQRTEv1i64 FPR64:$Rn)>;
3286 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3287           (FRSQRTEv1i64 FPR64:$Rn)>;
3288
3289 // If an integer is about to be converted to a floating point value,
3290 // just load it on the floating point unit.
3291 // Here are the patterns for 8 and 16-bits to float.
3292 // 8-bits -> float.
3293 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3294                              SDPatternOperator loadop, Instruction UCVTF,
3295                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3296                              SubRegIndex sub> {
3297   def : Pat<(DstTy (uint_to_fp (SrcTy
3298                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3299                                       ro.Wext:$extend))))),
3300            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3301                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3302                                  sub))>;
3303
3304   def : Pat<(DstTy (uint_to_fp (SrcTy
3305                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3306                                       ro.Wext:$extend))))),
3307            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3308                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3309                                  sub))>;
3310 }
3311
3312 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3313                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3314 def : Pat <(f32 (uint_to_fp (i32
3315                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3316            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3317                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3318 def : Pat <(f32 (uint_to_fp (i32
3319                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3320            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3321                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3322 // 16-bits -> float.
3323 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3324                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3325 def : Pat <(f32 (uint_to_fp (i32
3326                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3327            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3328                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3329 def : Pat <(f32 (uint_to_fp (i32
3330                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3331            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3332                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3333 // 32-bits are handled in target specific dag combine:
3334 // performIntToFpCombine.
3335 // 64-bits integer to 32-bits floating point, not possible with
3336 // UCVTF on floating point registers (both source and destination
3337 // must have the same size).
3338
3339 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3340 // 8-bits -> double.
3341 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3342                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3343 def : Pat <(f64 (uint_to_fp (i32
3344                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3345            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3346                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3347 def : Pat <(f64 (uint_to_fp (i32
3348                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3349            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3350                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3351 // 16-bits -> double.
3352 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3353                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3354 def : Pat <(f64 (uint_to_fp (i32
3355                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3356            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3357                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3358 def : Pat <(f64 (uint_to_fp (i32
3359                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3360            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3361                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3362 // 32-bits -> double.
3363 defm : UIntToFPROLoadPat<f64, i32, load,
3364                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3365 def : Pat <(f64 (uint_to_fp (i32
3366                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3367            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3368                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3369 def : Pat <(f64 (uint_to_fp (i32
3370                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3371            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3372                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3373 // 64-bits -> double are handled in target specific dag combine:
3374 // performIntToFpCombine.
3375
3376 //===----------------------------------------------------------------------===//
3377 // Advanced SIMD three different-sized vector instructions.
3378 //===----------------------------------------------------------------------===//
3379
3380 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3381 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3382 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3383 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3384 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3385 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3386                                              sabsdiff>;
3387 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3388                                           sabsdiff>;
3389 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3390             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3391 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3392                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3393 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3394     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3395 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3396     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3397 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3398 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3399                                                int_aarch64_neon_sqadd>;
3400 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3401                                                int_aarch64_neon_sqsub>;
3402 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3403                                      int_aarch64_neon_sqdmull>;
3404 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3405                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3406 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3407                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3408 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3409                                               uabsdiff>;
3410 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3411                                           uabsdiff>;
3412 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3413                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3414 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3415                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3416 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3417     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3418 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3419     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3420 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3421 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3422                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3423 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3424                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3425
3426 // Additional patterns for SMULL and UMULL
3427 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3428   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3429   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3430             (INST8B V64:$Rn, V64:$Rm)>;
3431   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3432             (INST4H V64:$Rn, V64:$Rm)>;
3433   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3434             (INST2S V64:$Rn, V64:$Rm)>;
3435 }
3436
3437 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3438   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3439 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3440   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3441
3442 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3443 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3444   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3445   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3446             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3447   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3448             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3449   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3450             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3451 }
3452
3453 defm : Neon_mulacc_widen_patterns<
3454   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3455   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3456 defm : Neon_mulacc_widen_patterns<
3457   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3458   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3459 defm : Neon_mulacc_widen_patterns<
3460   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3461   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3462 defm : Neon_mulacc_widen_patterns<
3463   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3464   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3465
3466 // Patterns for 64-bit pmull
3467 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3468           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3469 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3470                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3471           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3472
3473 // CodeGen patterns for addhn and subhn instructions, which can actually be
3474 // written in LLVM IR without too much difficulty.
3475
3476 // ADDHN
3477 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3478           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3479 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3480                                            (i32 16))))),
3481           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3482 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3483                                            (i32 32))))),
3484           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3485 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3486                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3487                                                     (i32 8))))),
3488           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3489                             V128:$Rn, V128:$Rm)>;
3490 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3491                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3492                                                     (i32 16))))),
3493           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3494                             V128:$Rn, V128:$Rm)>;
3495 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3496                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3497                                                     (i32 32))))),
3498           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3499                             V128:$Rn, V128:$Rm)>;
3500
3501 // SUBHN
3502 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3503           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3504 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3505                                            (i32 16))))),
3506           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3507 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3508                                            (i32 32))))),
3509           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3510 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3511                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3512                                                     (i32 8))))),
3513           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3514                             V128:$Rn, V128:$Rm)>;
3515 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3516                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3517                                                     (i32 16))))),
3518           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3519                             V128:$Rn, V128:$Rm)>;
3520 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3521                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3522                                                     (i32 32))))),
3523           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3524                             V128:$Rn, V128:$Rm)>;
3525
3526 //----------------------------------------------------------------------------
3527 // AdvSIMD bitwise extract from vector instruction.
3528 //----------------------------------------------------------------------------
3529
3530 defm EXT : SIMDBitwiseExtract<"ext">;
3531
3532 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3533           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3534 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3535           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3536 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3537           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3538 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3539           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3540 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3541           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3542 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3543           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3544 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3545           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3546 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3547           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3548 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3549           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3550 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3551           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3552
3553 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3554 // 128-bit vector.
3555 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3556           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3557 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3558           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3559 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3560           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3561 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3562           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3563 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3564           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3565 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3566           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3567 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3568           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3569
3570
3571 //----------------------------------------------------------------------------
3572 // AdvSIMD zip vector
3573 //----------------------------------------------------------------------------
3574
3575 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3576 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3577 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3578 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3579 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3580 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3581
3582 //----------------------------------------------------------------------------
3583 // AdvSIMD TBL/TBX instructions
3584 //----------------------------------------------------------------------------
3585
3586 defm TBL : SIMDTableLookup<    0, "tbl">;
3587 defm TBX : SIMDTableLookupTied<1, "tbx">;
3588
3589 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3590           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3591 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3592           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3593
3594 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3595                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3596           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3597 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3598                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3599           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3600
3601
3602 //----------------------------------------------------------------------------
3603 // AdvSIMD scalar CPY instruction
3604 //----------------------------------------------------------------------------
3605
3606 defm CPY : SIMDScalarCPY<"cpy">;
3607
3608 //----------------------------------------------------------------------------
3609 // AdvSIMD scalar pairwise instructions
3610 //----------------------------------------------------------------------------
3611
3612 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3613 defm FADDP   : SIMDFPPairwiseScalar<1, 0, 0b01101, "faddp">;
3614 defm FMAXNMP : SIMDFPPairwiseScalar<1, 0, 0b01100, "fmaxnmp">;
3615 defm FMAXP   : SIMDFPPairwiseScalar<1, 0, 0b01111, "fmaxp">;
3616 defm FMINNMP : SIMDFPPairwiseScalar<1, 1, 0b01100, "fminnmp">;
3617 defm FMINP   : SIMDFPPairwiseScalar<1, 1, 0b01111, "fminp">;
3618 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3619           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3620 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3621           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3622 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3623           (FADDPv2i32p V64:$Rn)>;
3624 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3625           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3626 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3627           (FADDPv2i64p V128:$Rn)>;
3628 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3629           (FMAXNMPv2i32p V64:$Rn)>;
3630 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3631           (FMAXNMPv2i64p V128:$Rn)>;
3632 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3633           (FMAXPv2i32p V64:$Rn)>;
3634 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3635           (FMAXPv2i64p V128:$Rn)>;
3636 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3637           (FMINNMPv2i32p V64:$Rn)>;
3638 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3639           (FMINNMPv2i64p V128:$Rn)>;
3640 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3641           (FMINPv2i32p V64:$Rn)>;
3642 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3643           (FMINPv2i64p V128:$Rn)>;
3644
3645 //----------------------------------------------------------------------------
3646 // AdvSIMD INS/DUP instructions
3647 //----------------------------------------------------------------------------
3648
3649 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3650 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3651 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3652 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3653 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3654 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3655 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3656
3657 def DUPv2i64lane : SIMDDup64FromElement;
3658 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3659 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3660 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3661 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3662 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3663 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3664
3665 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3666           (v2f32 (DUPv2i32lane
3667             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3668             (i64 0)))>;
3669 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3670           (v4f32 (DUPv4i32lane
3671             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3672             (i64 0)))>;
3673 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3674           (v2f64 (DUPv2i64lane
3675             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3676             (i64 0)))>;
3677 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3678           (v4f16 (DUPv4i16lane
3679             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3680             (i64 0)))>;
3681 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3682           (v8f16 (DUPv8i16lane
3683             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3684             (i64 0)))>;
3685
3686 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3687           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3688 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3689           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3690
3691 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3692           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3693 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3694          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3695 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3696           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3697
3698 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3699 // instruction even if the types don't match: we just have to remap the lane
3700 // carefully. N.b. this trick only applies to truncations.
3701 def VecIndex_x2 : SDNodeXForm<imm, [{
3702   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3703 }]>;
3704 def VecIndex_x4 : SDNodeXForm<imm, [{
3705   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3706 }]>;
3707 def VecIndex_x8 : SDNodeXForm<imm, [{
3708   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3709 }]>;
3710
3711 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3712                             ValueType Src128VT, ValueType ScalVT,
3713                             Instruction DUP, SDNodeXForm IdxXFORM> {
3714   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3715                                                      imm:$idx)))),
3716             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3717
3718   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3719                                                      imm:$idx)))),
3720             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3721 }
3722
3723 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3724 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3725 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3726
3727 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3728 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3729 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3730
3731 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3732                                SDNodeXForm IdxXFORM> {
3733   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3734                                                          imm:$idx))))),
3735             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3736
3737   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3738                                                          imm:$idx))))),
3739             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3740 }
3741
3742 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3743 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3744 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3745
3746 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3747 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3748 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3749
3750 // SMOV and UMOV definitions, with some extra patterns for convenience
3751 defm SMOV : SMov;
3752 defm UMOV : UMov;
3753
3754 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3755           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3756 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3757           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3758 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3759           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3760 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3761           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3762 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3763           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3764 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3765           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3766
3767 // Extracting i8 or i16 elements will have the zero-extend transformed to
3768 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3769 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3770 // bits of the destination register.
3771 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3772                (i32 0xff)),
3773           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3774 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3775                (i32 0xffff)),
3776           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3777
3778 defm INS : SIMDIns;
3779
3780 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3781           (SUBREG_TO_REG (i32 0),
3782                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3783 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3784           (SUBREG_TO_REG (i32 0),
3785                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3786
3787 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3788           (SUBREG_TO_REG (i32 0),
3789                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3790 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3791           (SUBREG_TO_REG (i32 0),
3792                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3793
3794 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3795             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3796                                   (i32 FPR32:$Rn), ssub))>;
3797 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3798             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3799                                   (i32 FPR32:$Rn), ssub))>;
3800 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3801             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3802                                   (i64 FPR64:$Rn), dsub))>;
3803
3804 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3805           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3806 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3807           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3808 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3809           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3810
3811 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3812             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3813           (EXTRACT_SUBREG
3814             (INSvi16lane
3815               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3816               VectorIndexS:$imm,
3817               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3818               (i64 0)),
3819             dsub)>;
3820
3821 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3822             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3823           (INSvi16lane
3824             V128:$Rn, VectorIndexH:$imm,
3825             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3826             (i64 0))>;
3827
3828 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3829             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3830           (EXTRACT_SUBREG
3831             (INSvi32lane
3832               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3833               VectorIndexS:$imm,
3834               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3835               (i64 0)),
3836             dsub)>;
3837 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3838             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3839           (INSvi32lane
3840             V128:$Rn, VectorIndexS:$imm,
3841             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3842             (i64 0))>;
3843 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3844             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3845           (INSvi64lane
3846             V128:$Rn, VectorIndexD:$imm,
3847             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3848             (i64 0))>;
3849
3850 // Copy an element at a constant index in one vector into a constant indexed
3851 // element of another.
3852 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3853 // index type and INS extension
3854 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3855                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3856                    VectorIndexB:$idx2)),
3857           (v16i8 (INSvi8lane
3858                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3859           )>;
3860 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3861                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3862                    VectorIndexH:$idx2)),
3863           (v8i16 (INSvi16lane
3864                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3865           )>;
3866 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3867                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3868                    VectorIndexS:$idx2)),
3869           (v4i32 (INSvi32lane
3870                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3871           )>;
3872 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3873                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3874                    VectorIndexD:$idx2)),
3875           (v2i64 (INSvi64lane
3876                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3877           )>;
3878
3879 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3880                                 ValueType VTScal, Instruction INS> {
3881   def : Pat<(VT128 (vector_insert V128:$src,
3882                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3883                         imm:$Immd)),
3884             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3885
3886   def : Pat<(VT128 (vector_insert V128:$src,
3887                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3888                         imm:$Immd)),
3889             (INS V128:$src, imm:$Immd,
3890                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3891
3892   def : Pat<(VT64 (vector_insert V64:$src,
3893                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3894                         imm:$Immd)),
3895             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3896                                  imm:$Immd, V128:$Rn, imm:$Immn),
3897                             dsub)>;
3898
3899   def : Pat<(VT64 (vector_insert V64:$src,
3900                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3901                         imm:$Immd)),
3902             (EXTRACT_SUBREG
3903                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3904                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3905                 dsub)>;
3906 }
3907
3908 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3909 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3910 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3911
3912
3913 // Floating point vector extractions are codegen'd as either a sequence of
3914 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3915 // the lane number is anything other than zero.
3916 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3917           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3918 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3919           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3920 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3921           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3922
3923 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3924           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3925 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3926           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3927 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3928           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3929
3930 // All concat_vectors operations are canonicalised to act on i64 vectors for
3931 // AArch64. In the general case we need an instruction, which had just as well be
3932 // INS.
3933 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3934   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3935         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3936                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3937
3938 def : ConcatPat<v2i64, v1i64>;
3939 def : ConcatPat<v2f64, v1f64>;
3940 def : ConcatPat<v4i32, v2i32>;
3941 def : ConcatPat<v4f32, v2f32>;
3942 def : ConcatPat<v8i16, v4i16>;
3943 def : ConcatPat<v8f16, v4f16>;
3944 def : ConcatPat<v16i8, v8i8>;
3945
3946 // If the high lanes are undef, though, we can just ignore them:
3947 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3948   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3949         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3950
3951 def : ConcatUndefPat<v2i64, v1i64>;
3952 def : ConcatUndefPat<v2f64, v1f64>;
3953 def : ConcatUndefPat<v4i32, v2i32>;
3954 def : ConcatUndefPat<v4f32, v2f32>;
3955 def : ConcatUndefPat<v8i16, v4i16>;
3956 def : ConcatUndefPat<v16i8, v8i8>;
3957
3958 //----------------------------------------------------------------------------
3959 // AdvSIMD across lanes instructions
3960 //----------------------------------------------------------------------------
3961
3962 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3963 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3964 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3965 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3966 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3967 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3968 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3969 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3970 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3971 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3972 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3973
3974 // Patterns for across-vector intrinsics, that have a node equivalent, that
3975 // returns a vector (with only the low lane defined) instead of a scalar.
3976 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
3977 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
3978                                     SDPatternOperator opNode> {
3979 // If a lane instruction caught the vector_extract around opNode, we can
3980 // directly match the latter to the instruction.
3981 def : Pat<(v8i8 (opNode V64:$Rn)),
3982           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
3983            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
3984 def : Pat<(v16i8 (opNode V128:$Rn)),
3985           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3986            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
3987 def : Pat<(v4i16 (opNode V64:$Rn)),
3988           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
3989            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
3990 def : Pat<(v8i16 (opNode V128:$Rn)),
3991           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3992            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
3993 def : Pat<(v4i32 (opNode V128:$Rn)),
3994           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3995            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
3996
3997
3998 // If none did, fallback to the explicit patterns, consuming the vector_extract.
3999 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
4000             (i32 0)), (i64 0))),
4001           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4002             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
4003             bsub), ssub)>;
4004 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
4005           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4006             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
4007             bsub), ssub)>;
4008 def : Pat<(i32 (vector_extract (insert_subvector undef,
4009             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
4010           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4011             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
4012             hsub), ssub)>;
4013 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
4014           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4015             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
4016             hsub), ssub)>;
4017 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
4018           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4019             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
4020             ssub), ssub)>;
4021
4022 }
4023
4024 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
4025                                           SDPatternOperator opNode>
4026     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4027 // If there is a sign extension after this intrinsic, consume it as smov already
4028 // performed it
4029 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4030             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
4031           (i32 (SMOVvi8to32
4032             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4033               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4034             (i64 0)))>;
4035 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4036             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
4037           (i32 (SMOVvi8to32
4038             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4039              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4040             (i64 0)))>;
4041 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4042             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
4043           (i32 (SMOVvi16to32
4044            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4045             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4046            (i64 0)))>;
4047 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4048             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
4049           (i32 (SMOVvi16to32
4050             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4051              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4052             (i64 0)))>;
4053 }
4054
4055 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
4056                                             SDPatternOperator opNode>
4057     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4058 // If there is a masking operation keeping only what has been actually
4059 // generated, consume it.
4060 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4061             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
4062       (i32 (EXTRACT_SUBREG
4063         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4064           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4065         ssub))>;
4066 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
4067             maski8_or_more)),
4068         (i32 (EXTRACT_SUBREG
4069           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4070             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4071           ssub))>;
4072 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4073             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
4074           (i32 (EXTRACT_SUBREG
4075             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4076               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4077             ssub))>;
4078 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
4079             maski16_or_more)),
4080         (i32 (EXTRACT_SUBREG
4081           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4082             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4083           ssub))>;
4084 }
4085
4086 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
4087 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4088 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
4089           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4090
4091 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
4092 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4093 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
4094           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4095
4096 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
4097 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
4098           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
4099
4100 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
4101 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
4102           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
4103
4104 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
4105 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
4106           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
4107
4108 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
4109 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
4110           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
4111
4112 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
4113   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4114         (i32 (SMOVvi16to32
4115           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4116             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4117           (i64 0)))>;
4118 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4119         (i32 (SMOVvi16to32
4120           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4121            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4122           (i64 0)))>;
4123
4124 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4125           (i32 (EXTRACT_SUBREG
4126            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4127             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4128            ssub))>;
4129 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4130         (i32 (EXTRACT_SUBREG
4131           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4132            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4133           ssub))>;
4134
4135 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4136         (i64 (EXTRACT_SUBREG
4137           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4138            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4139           dsub))>;
4140 }
4141
4142 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4143                                                 Intrinsic intOp> {
4144   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4145         (i32 (EXTRACT_SUBREG
4146           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4147             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4148           ssub))>;
4149 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4150         (i32 (EXTRACT_SUBREG
4151           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4152             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4153           ssub))>;
4154
4155 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4156           (i32 (EXTRACT_SUBREG
4157             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4158               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4159             ssub))>;
4160 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4161         (i32 (EXTRACT_SUBREG
4162           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4163             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4164           ssub))>;
4165
4166 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4167         (i64 (EXTRACT_SUBREG
4168           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4169             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4170           dsub))>;
4171 }
4172
4173 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4174 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4175
4176 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4177 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4178           (i64 (EXTRACT_SUBREG
4179             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4180               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4181             dsub))>;
4182 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4183 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4184           (i64 (EXTRACT_SUBREG
4185             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4186               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4187             dsub))>;
4188
4189 //------------------------------------------------------------------------------
4190 // AdvSIMD modified immediate instructions
4191 //------------------------------------------------------------------------------
4192
4193 // AdvSIMD BIC
4194 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4195 // AdvSIMD ORR
4196 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4197
4198 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4199 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4200 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4201 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4202
4203 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4204 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4205 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4206 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4207
4208 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4209 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4210 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4211 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4212
4213 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4214 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4215 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4216 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4217
4218 // AdvSIMD FMOV
4219 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4220                                               "fmov", ".2d",
4221                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4222 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4223                                               "fmov", ".2s",
4224                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4225 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4226                                               "fmov", ".4s",
4227                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4228
4229 // AdvSIMD MOVI
4230
4231 // EDIT byte mask: scalar
4232 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4233 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4234                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4235 // The movi_edit node has the immediate value already encoded, so we use
4236 // a plain imm0_255 here.
4237 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4238           (MOVID imm0_255:$shift)>;
4239
4240 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4241 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4242 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4243 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4244
4245 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4246 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4247 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4248 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4249
4250 // EDIT byte mask: 2d
4251
4252 // The movi_edit node has the immediate value already encoded, so we use
4253 // a plain imm0_255 in the pattern
4254 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4255 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4256                                                 simdimmtype10,
4257                                                 "movi", ".2d",
4258                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4259
4260
4261 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4262 // Complexity is added to break a tie with a plain MOVI.
4263 let AddedComplexity = 1 in {
4264 def : Pat<(f32   fpimm0),
4265           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4266       Requires<[HasZCZ]>;
4267 def : Pat<(f64   fpimm0),
4268           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4269       Requires<[HasZCZ]>;
4270 }
4271
4272 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4273 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4274 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4275 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4276
4277 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4278 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4279 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4280 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4281
4282 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4283 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4284
4285 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4286 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4287
4288 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4289 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4290 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4291 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4292
4293 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4294 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4295 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4296 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4297
4298 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4299           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4300 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4301           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4302 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4303           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4304 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4305           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4306
4307 // EDIT per word: 2s & 4s with MSL shifter
4308 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4309                       [(set (v2i32 V64:$Rd),
4310                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4311 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4312                       [(set (v4i32 V128:$Rd),
4313                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4314
4315 // Per byte: 8b & 16b
4316 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4317                                                  "movi", ".8b",
4318                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4319 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4320                                                  "movi", ".16b",
4321                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4322
4323 // AdvSIMD MVNI
4324
4325 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4326 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4327
4328 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4329 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4330 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4331 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4332
4333 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4334 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4335 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4336 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4337
4338 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4339           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4340 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4341           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4342 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4343           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4344 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4345           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4346
4347 // EDIT per word: 2s & 4s with MSL shifter
4348 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4349                       [(set (v2i32 V64:$Rd),
4350                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4351 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4352                       [(set (v4i32 V128:$Rd),
4353                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4354
4355 //----------------------------------------------------------------------------
4356 // AdvSIMD indexed element
4357 //----------------------------------------------------------------------------
4358
4359 let hasSideEffects = 0 in {
4360   defm FMLA  : SIMDFPIndexedTied<0, 0b0001, "fmla">;
4361   defm FMLS  : SIMDFPIndexedTied<0, 0b0101, "fmls">;
4362 }
4363
4364 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4365 // instruction expects the addend first, while the intrinsic expects it last.
4366
4367 // On the other hand, there are quite a few valid combinatorial options due to
4368 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4369 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4370            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4371 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4372            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4373
4374 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4375            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4376 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4377            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4378 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4379            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4380 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4381            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4382
4383 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4384   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4385   // and DUP scalar.
4386   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4387                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4388                                            VectorIndexS:$idx))),
4389             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4390   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4391                            (v2f32 (AArch64duplane32
4392                                       (v4f32 (insert_subvector undef,
4393                                                  (v2f32 (fneg V64:$Rm)),
4394                                                  (i32 0))),
4395                                       VectorIndexS:$idx)))),
4396             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4397                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4398                                VectorIndexS:$idx)>;
4399   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4400                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4401             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4402                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4403
4404   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4405   // and DUP scalar.
4406   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4407                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4408                                            VectorIndexS:$idx))),
4409             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4410                                VectorIndexS:$idx)>;
4411   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4412                            (v4f32 (AArch64duplane32
4413                                       (v4f32 (insert_subvector undef,
4414                                                  (v2f32 (fneg V64:$Rm)),
4415                                                  (i32 0))),
4416                                       VectorIndexS:$idx)))),
4417             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4418                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4419                                VectorIndexS:$idx)>;
4420   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4421                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4422             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4423                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4424
4425   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4426   // (DUPLANE from 64-bit would be trivial).
4427   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4428                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4429                                            VectorIndexD:$idx))),
4430             (FMLSv2i64_indexed
4431                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4432   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4433                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4434             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4435                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4436
4437   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4438   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4439                          (vector_extract (v4f32 (fneg V128:$Rm)),
4440                                          VectorIndexS:$idx))),
4441             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4442                 V128:$Rm, VectorIndexS:$idx)>;
4443   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4444                          (vector_extract (v2f32 (fneg V64:$Rm)),
4445                                          VectorIndexS:$idx))),
4446             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4447                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4448
4449   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4450   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4451                          (vector_extract (v2f64 (fneg V128:$Rm)),
4452                                          VectorIndexS:$idx))),
4453             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4454                 V128:$Rm, VectorIndexS:$idx)>;
4455 }
4456
4457 defm : FMLSIndexedAfterNegPatterns<
4458            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4459 defm : FMLSIndexedAfterNegPatterns<
4460            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4461
4462 defm FMULX : SIMDFPIndexed<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4463 defm FMUL  : SIMDFPIndexed<0, 0b1001, "fmul", fmul>;
4464
4465 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4466           (FMULv2i32_indexed V64:$Rn,
4467             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4468             (i64 0))>;
4469 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4470           (FMULv4i32_indexed V128:$Rn,
4471             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4472             (i64 0))>;
4473 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4474           (FMULv2i64_indexed V128:$Rn,
4475             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4476             (i64 0))>;
4477
4478 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4479 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4480 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4481               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4482 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4483               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4484 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4485 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4486     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4487 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4488     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4489 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4490                 int_aarch64_neon_smull>;
4491 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4492                                            int_aarch64_neon_sqadd>;
4493 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4494                                            int_aarch64_neon_sqsub>;
4495 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4496                                           int_aarch64_neon_sqadd>;
4497 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4498                                           int_aarch64_neon_sqsub>;
4499 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4500 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4501     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4502 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4503     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4504 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4505                 int_aarch64_neon_umull>;
4506
4507 // A scalar sqdmull with the second operand being a vector lane can be
4508 // handled directly with the indexed instruction encoding.
4509 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4510                                           (vector_extract (v4i32 V128:$Vm),
4511                                                            VectorIndexS:$idx)),
4512           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4513
4514 //----------------------------------------------------------------------------
4515 // AdvSIMD scalar shift instructions
4516 //----------------------------------------------------------------------------
4517 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4518 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4519 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4520 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4521 // Codegen patterns for the above. We don't put these directly on the
4522 // instructions because TableGen's type inference can't handle the truth.
4523 // Having the same base pattern for fp <--> int totally freaks it out.
4524 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4525           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4526 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4527           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4528 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4529           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4530 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4531           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4532 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4533                                             vecshiftR64:$imm)),
4534           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4535 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4536                                             vecshiftR64:$imm)),
4537           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4538 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4539           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4540 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4541           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4542 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4543           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4544 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4545           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4546 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4547                                             vecshiftR64:$imm)),
4548           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4549 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4550                                             vecshiftR64:$imm)),
4551           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4552
4553 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4554 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4555 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4556                                      int_aarch64_neon_sqrshrn>;
4557 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4558                                      int_aarch64_neon_sqrshrun>;
4559 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4560 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4561 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4562                                      int_aarch64_neon_sqshrn>;
4563 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4564                                      int_aarch64_neon_sqshrun>;
4565 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4566 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4567 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4568     TriOpFrag<(add node:$LHS,
4569                    (AArch64srshri node:$MHS, node:$RHS))>>;
4570 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4571 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4572     TriOpFrag<(add node:$LHS,
4573                    (AArch64vashr node:$MHS, node:$RHS))>>;
4574 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4575                                      int_aarch64_neon_uqrshrn>;
4576 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4577 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4578                                      int_aarch64_neon_uqshrn>;
4579 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4580 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4581     TriOpFrag<(add node:$LHS,
4582                    (AArch64urshri node:$MHS, node:$RHS))>>;
4583 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4584 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4585     TriOpFrag<(add node:$LHS,
4586                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4587
4588 //----------------------------------------------------------------------------
4589 // AdvSIMD vector shift instructions
4590 //----------------------------------------------------------------------------
4591 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4592 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4593 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4594                                    int_aarch64_neon_vcvtfxs2fp>;
4595 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4596                                          int_aarch64_neon_rshrn>;
4597 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4598 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4599                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4600 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4601 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4602                                       (i32 vecshiftL64:$imm))),
4603           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4604 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4605                                          int_aarch64_neon_sqrshrn>;
4606 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4607                                          int_aarch64_neon_sqrshrun>;
4608 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4609 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4610 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4611                                          int_aarch64_neon_sqshrn>;
4612 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4613                                          int_aarch64_neon_sqshrun>;
4614 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4615 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4616                                       (i32 vecshiftR64:$imm))),
4617           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4618 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4619 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4620                  TriOpFrag<(add node:$LHS,
4621                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4622 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4623                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4624
4625 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4626 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4627                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4628 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4629                         int_aarch64_neon_vcvtfxu2fp>;
4630 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4631                                          int_aarch64_neon_uqrshrn>;
4632 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4633 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4634                                          int_aarch64_neon_uqshrn>;
4635 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4636 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4637                 TriOpFrag<(add node:$LHS,
4638                                (AArch64urshri node:$MHS, node:$RHS))> >;
4639 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4640                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4641 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4642 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4643                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4644
4645 // SHRN patterns for when a logical right shift was used instead of arithmetic
4646 // (the immediate guarantees no sign bits actually end up in the result so it
4647 // doesn't matter).
4648 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4649           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4650 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4651           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4652 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4653           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4654
4655 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4656                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4657                                                     vecshiftR16Narrow:$imm)))),
4658           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4659                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4660 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4661                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4662                                                     vecshiftR32Narrow:$imm)))),
4663           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4664                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4665 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4666                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4667                                                     vecshiftR64Narrow:$imm)))),
4668           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4669                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4670
4671 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4672 // Anyexts are implemented as zexts.
4673 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4674 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4675 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4676 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4677 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4678 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4679 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4680 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4681 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4682 // Also match an extend from the upper half of a 128 bit source register.
4683 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4684           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4685 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4686           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4687 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4688           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4689 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4690           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4691 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4692           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4693 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4694           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4695 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4696           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4697 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4698           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4699 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4700           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4701
4702 // Vector shift sxtl aliases
4703 def : InstAlias<"sxtl.8h $dst, $src1",
4704                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4705 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4706                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4707 def : InstAlias<"sxtl.4s $dst, $src1",
4708                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4709 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4710                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4711 def : InstAlias<"sxtl.2d $dst, $src1",
4712                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4713 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4714                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4715
4716 // Vector shift sxtl2 aliases
4717 def : InstAlias<"sxtl2.8h $dst, $src1",
4718                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4719 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4720                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4721 def : InstAlias<"sxtl2.4s $dst, $src1",
4722                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4723 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4724                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4725 def : InstAlias<"sxtl2.2d $dst, $src1",
4726                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4727 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4728                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4729
4730 // Vector shift uxtl aliases
4731 def : InstAlias<"uxtl.8h $dst, $src1",
4732                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4733 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4734                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4735 def : InstAlias<"uxtl.4s $dst, $src1",
4736                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4737 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4738                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4739 def : InstAlias<"uxtl.2d $dst, $src1",
4740                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4741 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4742                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4743
4744 // Vector shift uxtl2 aliases
4745 def : InstAlias<"uxtl2.8h $dst, $src1",
4746                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4747 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4748                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4749 def : InstAlias<"uxtl2.4s $dst, $src1",
4750                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4751 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4752                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4753 def : InstAlias<"uxtl2.2d $dst, $src1",
4754                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4755 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4756                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4757
4758 // If an integer is about to be converted to a floating point value,
4759 // just load it on the floating point unit.
4760 // These patterns are more complex because floating point loads do not
4761 // support sign extension.
4762 // The sign extension has to be explicitly added and is only supported for
4763 // one step: byte-to-half, half-to-word, word-to-doubleword.
4764 // SCVTF GPR -> FPR is 9 cycles.
4765 // SCVTF FPR -> FPR is 4 cyclces.
4766 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4767 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4768 // and still being faster.
4769 // However, this is not good for code size.
4770 // 8-bits -> float. 2 sizes step-up.
4771 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4772   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4773         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4774                             (SSHLLv4i16_shift
4775                               (f64
4776                                 (EXTRACT_SUBREG
4777                                   (SSHLLv8i8_shift
4778                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4779                                         INST,
4780                                         bsub),
4781                                     0),
4782                                   dsub)),
4783                                0),
4784                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4785
4786 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4787                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4788 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4789                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4790 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4791                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4792 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4793                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4794
4795 // 16-bits -> float. 1 size step-up.
4796 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4797   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4798         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4799                             (SSHLLv4i16_shift
4800                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4801                                   INST,
4802                                   hsub),
4803                                 0),
4804                             ssub)))>, Requires<[NotForCodeSize]>;
4805
4806 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4807                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4808 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4809                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4810 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4811                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4812 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4813                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4814
4815 // 32-bits to 32-bits are handled in target specific dag combine:
4816 // performIntToFpCombine.
4817 // 64-bits integer to 32-bits floating point, not possible with
4818 // SCVTF on floating point registers (both source and destination
4819 // must have the same size).
4820
4821 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4822 // 8-bits -> double. 3 size step-up: give up.
4823 // 16-bits -> double. 2 size step.
4824 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4825   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4826            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4827                               (SSHLLv2i32_shift
4828                                  (f64
4829                                   (EXTRACT_SUBREG
4830                                     (SSHLLv4i16_shift
4831                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4832                                         INST,
4833                                         hsub),
4834                                      0),
4835                                    dsub)),
4836                                0),
4837                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4838
4839 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4840                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4841 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4842                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4843 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4844                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4845 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4846                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4847 // 32-bits -> double. 1 size step-up.
4848 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4849   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4850            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4851                               (SSHLLv2i32_shift
4852                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4853                                   INST,
4854                                   ssub),
4855                                0),
4856                              dsub)))>, Requires<[NotForCodeSize]>;
4857
4858 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4859                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4860 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4861                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4862 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4863                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4864 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4865                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4866
4867 // 64-bits -> double are handled in target specific dag combine:
4868 // performIntToFpCombine.
4869
4870
4871 //----------------------------------------------------------------------------
4872 // AdvSIMD Load-Store Structure
4873 //----------------------------------------------------------------------------
4874 defm LD1 : SIMDLd1Multiple<"ld1">;
4875 defm LD2 : SIMDLd2Multiple<"ld2">;
4876 defm LD3 : SIMDLd3Multiple<"ld3">;
4877 defm LD4 : SIMDLd4Multiple<"ld4">;
4878
4879 defm ST1 : SIMDSt1Multiple<"st1">;
4880 defm ST2 : SIMDSt2Multiple<"st2">;
4881 defm ST3 : SIMDSt3Multiple<"st3">;
4882 defm ST4 : SIMDSt4Multiple<"st4">;
4883
4884 class Ld1Pat<ValueType ty, Instruction INST>
4885   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4886
4887 def : Ld1Pat<v16i8, LD1Onev16b>;
4888 def : Ld1Pat<v8i16, LD1Onev8h>;
4889 def : Ld1Pat<v4i32, LD1Onev4s>;
4890 def : Ld1Pat<v2i64, LD1Onev2d>;
4891 def : Ld1Pat<v8i8,  LD1Onev8b>;
4892 def : Ld1Pat<v4i16, LD1Onev4h>;
4893 def : Ld1Pat<v2i32, LD1Onev2s>;
4894 def : Ld1Pat<v1i64, LD1Onev1d>;
4895
4896 class St1Pat<ValueType ty, Instruction INST>
4897   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4898         (INST ty:$Vt, GPR64sp:$Rn)>;
4899
4900 def : St1Pat<v16i8, ST1Onev16b>;
4901 def : St1Pat<v8i16, ST1Onev8h>;
4902 def : St1Pat<v4i32, ST1Onev4s>;
4903 def : St1Pat<v2i64, ST1Onev2d>;
4904 def : St1Pat<v8i8,  ST1Onev8b>;
4905 def : St1Pat<v4i16, ST1Onev4h>;
4906 def : St1Pat<v2i32, ST1Onev2s>;
4907 def : St1Pat<v1i64, ST1Onev1d>;
4908
4909 //---
4910 // Single-element
4911 //---
4912
4913 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4914 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4915 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4916 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4917 let mayLoad = 1, hasSideEffects = 0 in {
4918 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4919 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4920 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4921 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4922 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4923 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4924 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4925 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4926 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4927 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4928 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4929 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4930 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4931 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4932 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4933 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4934 }
4935
4936 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4937           (LD1Rv8b GPR64sp:$Rn)>;
4938 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4939           (LD1Rv16b GPR64sp:$Rn)>;
4940 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4941           (LD1Rv4h GPR64sp:$Rn)>;
4942 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4943           (LD1Rv8h GPR64sp:$Rn)>;
4944 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4945           (LD1Rv2s GPR64sp:$Rn)>;
4946 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4947           (LD1Rv4s GPR64sp:$Rn)>;
4948 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4949           (LD1Rv2d GPR64sp:$Rn)>;
4950 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4951           (LD1Rv1d GPR64sp:$Rn)>;
4952 // Grab the floating point version too
4953 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4954           (LD1Rv2s GPR64sp:$Rn)>;
4955 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4956           (LD1Rv4s GPR64sp:$Rn)>;
4957 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4958           (LD1Rv2d GPR64sp:$Rn)>;
4959 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4960           (LD1Rv1d GPR64sp:$Rn)>;
4961 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4962           (LD1Rv4h GPR64sp:$Rn)>;
4963 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4964           (LD1Rv8h GPR64sp:$Rn)>;
4965
4966 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4967                     ValueType VTy, ValueType STy, Instruction LD1>
4968   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4969            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4970         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4971
4972 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4973 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4974 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4975 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4976 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4977 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4978 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4979
4980 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4981                    ValueType VTy, ValueType STy, Instruction LD1>
4982   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4983            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4984         (EXTRACT_SUBREG
4985             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4986                           VecIndex:$idx, GPR64sp:$Rn),
4987             dsub)>;
4988
4989 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4990 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4991 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4992 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4993 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4994
4995
4996 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4997 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4998 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4999 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
5000
5001 // Stores
5002 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
5003 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
5004 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
5005 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
5006
5007 let AddedComplexity = 19 in
5008 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5009                     ValueType VTy, ValueType STy, Instruction ST1>
5010   : Pat<(scalar_store
5011              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5012              GPR64sp:$Rn),
5013         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
5014
5015 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
5016 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
5017 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
5018 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
5019 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
5020 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
5021 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
5022
5023 let AddedComplexity = 19 in
5024 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5025                    ValueType VTy, ValueType STy, Instruction ST1>
5026   : Pat<(scalar_store
5027              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5028              GPR64sp:$Rn),
5029         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5030              VecIndex:$idx, GPR64sp:$Rn)>;
5031
5032 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
5033 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
5034 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
5035 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
5036 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
5037
5038 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5039                              ValueType VTy, ValueType STy, Instruction ST1,
5040                              int offset> {
5041   def : Pat<(scalar_store
5042               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5043               GPR64sp:$Rn, offset),
5044         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5045              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5046
5047   def : Pat<(scalar_store
5048               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5049               GPR64sp:$Rn, GPR64:$Rm),
5050         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5051              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5052 }
5053
5054 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
5055 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
5056                         2>;
5057 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
5058 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
5059 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
5060 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
5061 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
5062
5063 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5064                              ValueType VTy, ValueType STy, Instruction ST1,
5065                              int offset> {
5066   def : Pat<(scalar_store
5067               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5068               GPR64sp:$Rn, offset),
5069         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5070
5071   def : Pat<(scalar_store
5072               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5073               GPR64sp:$Rn, GPR64:$Rm),
5074         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5075 }
5076
5077 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
5078                          1>;
5079 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
5080                          2>;
5081 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
5082 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
5083 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
5084 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
5085 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
5086
5087 let mayStore = 1, hasSideEffects = 0 in {
5088 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
5089 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
5090 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
5091 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
5092 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
5093 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
5094 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
5095 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
5096 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
5097 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
5098 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
5099 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
5100 }
5101
5102 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
5103 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
5104 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
5105 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
5106
5107 //----------------------------------------------------------------------------
5108 // Crypto extensions
5109 //----------------------------------------------------------------------------
5110
5111 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
5112 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
5113 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
5114 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
5115
5116 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
5117 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
5118 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
5119 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
5120 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
5121 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
5122 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
5123
5124 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
5125 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
5126 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
5127
5128 //----------------------------------------------------------------------------
5129 // Compiler-pseudos
5130 //----------------------------------------------------------------------------
5131 // FIXME: Like for X86, these should go in their own separate .td file.
5132
5133 // Any instruction that defines a 32-bit result leaves the high half of the
5134 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
5135 // be copying from a truncate. But any other 32-bit operation will zero-extend
5136 // up to 64 bits.
5137 // FIXME: X86 also checks for CMOV here. Do we need something similar?
5138 def def32 : PatLeaf<(i32 GPR32:$src), [{
5139   return N->getOpcode() != ISD::TRUNCATE &&
5140          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
5141          N->getOpcode() != ISD::CopyFromReg;
5142 }]>;
5143
5144 // In the case of a 32-bit def that is known to implicitly zero-extend,
5145 // we can use a SUBREG_TO_REG.
5146 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5147
5148 // For an anyext, we don't care what the high bits are, so we can perform an
5149 // INSERT_SUBREF into an IMPLICIT_DEF.
5150 def : Pat<(i64 (anyext GPR32:$src)),
5151           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5152
5153 // When we need to explicitly zero-extend, we use a 32-bit MOV instruction and
5154 // then assert the extension has happened.
5155 def : Pat<(i64 (zext GPR32:$src)),
5156           (SUBREG_TO_REG (i32 0), (ORRWrs WZR, GPR32:$src, 0), sub_32)>;
5157
5158 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5159 // containing super-reg.
5160 def : Pat<(i64 (sext GPR32:$src)),
5161    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5162 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5163 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5164 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5165 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5166 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5167 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5168 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5169
5170 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5171           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5172                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5173 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5174           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5175                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5176
5177 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5178           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5179                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5180 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5181           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5182                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5183
5184 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5185           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5186                    (i64 (i64shift_a        imm0_63:$imm)),
5187                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5188
5189 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5190 // AddedComplexity for the following patterns since we want to match sext + sra
5191 // patterns before we attempt to match a single sra node.
5192 let AddedComplexity = 20 in {
5193 // We support all sext + sra combinations which preserve at least one bit of the
5194 // original value which is to be sign extended. E.g. we support shifts up to
5195 // bitwidth-1 bits.
5196 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5197           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5198 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5199           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5200
5201 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5202           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5203 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5204           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5205
5206 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5207           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5208                    (i64 imm0_31:$imm), 31)>;
5209 } // AddedComplexity = 20
5210
5211 // To truncate, we can simply extract from a subregister.
5212 def : Pat<(i32 (trunc GPR64sp:$src)),
5213           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5214
5215 // __builtin_trap() uses the BRK instruction on AArch64.
5216 def : Pat<(trap), (BRK 1)>;
5217
5218 // Conversions within AdvSIMD types in the same register size are free.
5219 // But because we need a consistent lane ordering, in big endian many
5220 // conversions require one or more REV instructions.
5221 //
5222 // Consider a simple memory load followed by a bitconvert then a store.
5223 //   v0 = load v2i32
5224 //   v1 = BITCAST v2i32 v0 to v4i16
5225 //        store v4i16 v2
5226 //
5227 // In big endian mode every memory access has an implicit byte swap. LDR and
5228 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5229 // is, they treat the vector as a sequence of elements to be byte-swapped.
5230 // The two pairs of instructions are fundamentally incompatible. We've decided
5231 // to use LD1/ST1 only to simplify compiler implementation.
5232 //
5233 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5234 // the original code sequence:
5235 //   v0 = load v2i32
5236 //   v1 = REV v2i32                  (implicit)
5237 //   v2 = BITCAST v2i32 v1 to v4i16
5238 //   v3 = REV v4i16 v2               (implicit)
5239 //        store v4i16 v3
5240 //
5241 // But this is now broken - the value stored is different to the value loaded
5242 // due to lane reordering. To fix this, on every BITCAST we must perform two
5243 // other REVs:
5244 //   v0 = load v2i32
5245 //   v1 = REV v2i32                  (implicit)
5246 //   v2 = REV v2i32
5247 //   v3 = BITCAST v2i32 v2 to v4i16
5248 //   v4 = REV v4i16
5249 //   v5 = REV v4i16 v4               (implicit)
5250 //        store v4i16 v5
5251 //
5252 // This means an extra two instructions, but actually in most cases the two REV
5253 // instructions can be combined into one. For example:
5254 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5255 //
5256 // There is also no 128-bit REV instruction. This must be synthesized with an
5257 // EXT instruction.
5258 //
5259 // Most bitconverts require some sort of conversion. The only exceptions are:
5260 //   a) Identity conversions -  vNfX <-> vNiX
5261 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5262 //
5263
5264 // Natural vector casts (64 bit)
5265 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5266 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5267 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5268 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5269 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5270 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5271
5272 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5273 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5274 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5275 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5276 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5277
5278 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5279 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5280 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5281 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5282 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5283
5284 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5285 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5286 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5287 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5288 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5289 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5290 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5291
5292 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5293 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5294 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5295 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5296 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5297
5298 // Natural vector casts (128 bit)
5299 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5300 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5301 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5302 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5303 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5304 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5305 def : Pat<(v2f64 (AArch64NvCast (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5306
5307 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5308 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5309 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5310 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5311 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5312 def : Pat<(v4f32 (AArch64NvCast (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5313 def : Pat<(v2f64 (AArch64NvCast (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5314
5315 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5316 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5317 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5318 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5319 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5320 def : Pat<(v4f32 (AArch64NvCast (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5321 def : Pat<(v2f64 (AArch64NvCast (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5322
5323 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5324 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5325 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5326 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5327 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5328 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5329 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5330
5331 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5332 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5333 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5334 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5335 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5336 def : Pat<(v8f16 (AArch64NvCast (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5337 def : Pat<(v2f64 (AArch64NvCast (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5338
5339 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5340 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5341 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5342 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5343 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5344 def : Pat<(v8f16 (AArch64NvCast (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5345 def : Pat<(v4f32 (AArch64NvCast (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5346
5347 let Predicates = [IsLE] in {
5348 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5349 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5350 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5351 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5352 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5353
5354 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5355           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5356 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5357           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5358 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5359           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5360 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5361           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5362 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5363           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5364 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5365           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5366 }
5367 let Predicates = [IsBE] in {
5368 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5369                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5370 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5371                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5372 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5373                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5374 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5375                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5376 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5377                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5378
5379 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5380           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5381 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5382           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5383 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5384           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5385 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5386           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5387 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5388           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5389 }
5390 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5391 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5392 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5393           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5394 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5395           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5396 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5397           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5398 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5399
5400 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5401           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5402 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5403           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5404 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5405           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5406 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5407           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5408 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5409           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5410
5411 let Predicates = [IsLE] in {
5412 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5413 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5414 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5415 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5416 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5417 }
5418 let Predicates = [IsBE] in {
5419 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5420                              (v1i64 (REV64v2i32 FPR64:$src))>;
5421 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5422                              (v1i64 (REV64v4i16 FPR64:$src))>;
5423 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5424                              (v1i64 (REV64v8i8 FPR64:$src))>;
5425 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5426                              (v1i64 (REV64v4i16 FPR64:$src))>;
5427 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5428                              (v1i64 (REV64v2i32 FPR64:$src))>;
5429 }
5430 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5431 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5432
5433 let Predicates = [IsLE] in {
5434 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5435 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5436 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5437 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5438 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5439 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5440 }
5441 let Predicates = [IsBE] in {
5442 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5443                              (v2i32 (REV64v2i32 FPR64:$src))>;
5444 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5445                              (v2i32 (REV32v4i16 FPR64:$src))>;
5446 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5447                              (v2i32 (REV32v8i8 FPR64:$src))>;
5448 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5449                              (v2i32 (REV64v2i32 FPR64:$src))>;
5450 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5451                              (v2i32 (REV64v2i32 FPR64:$src))>;
5452 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5453                              (v2i32 (REV64v4i16 FPR64:$src))>;
5454 }
5455 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5456
5457 let Predicates = [IsLE] in {
5458 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5459 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5460 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5461 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5462 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5463 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5464 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5465 }
5466 let Predicates = [IsBE] in {
5467 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5468                              (v4i16 (REV64v4i16 FPR64:$src))>;
5469 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5470                              (v4i16 (REV32v4i16 FPR64:$src))>;
5471 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5472                              (v4i16 (REV16v8i8 FPR64:$src))>;
5473 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5474                              (v4i16 (REV64v4i16 FPR64:$src))>;
5475 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5476                              (v4i16 (REV32v4i16 FPR64:$src))>;
5477 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5478                              (v4i16 (REV32v4i16 FPR64:$src))>;
5479 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5480                              (v4i16 (REV64v4i16 FPR64:$src))>;
5481 }
5482
5483 let Predicates = [IsLE] in {
5484 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5485 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5486 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5487 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5488 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5489 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5490 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5491 }
5492 let Predicates = [IsBE] in {
5493 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5494                              (v4f16 (REV64v4i16 FPR64:$src))>;
5495 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5496                              (v4f16 (REV64v4i16 FPR64:$src))>;
5497 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5498                              (v4f16 (REV64v4i16 FPR64:$src))>;
5499 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5500                              (v4f16 (REV16v8i8 FPR64:$src))>;
5501 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5502                              (v4f16 (REV64v4i16 FPR64:$src))>;
5503 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5504                              (v4f16 (REV64v4i16 FPR64:$src))>;
5505 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5506                              (v4f16 (REV64v4i16 FPR64:$src))>;
5507 }
5508
5509
5510
5511 let Predicates = [IsLE] in {
5512 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5513 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5514 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5515 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5516 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5517 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5518 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5519 }
5520 let Predicates = [IsBE] in {
5521 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5522                              (v8i8 (REV64v8i8 FPR64:$src))>;
5523 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5524                              (v8i8 (REV32v8i8 FPR64:$src))>;
5525 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5526                              (v8i8 (REV16v8i8 FPR64:$src))>;
5527 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5528                              (v8i8 (REV64v8i8 FPR64:$src))>;
5529 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5530                              (v8i8 (REV32v8i8 FPR64:$src))>;
5531 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5532                              (v8i8 (REV64v8i8 FPR64:$src))>;
5533 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5534                              (v8i8 (REV16v8i8 FPR64:$src))>;
5535 }
5536
5537 let Predicates = [IsLE] in {
5538 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5539 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5540 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5541 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5542 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5543 }
5544 let Predicates = [IsBE] in {
5545 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5546                              (f64 (REV64v2i32 FPR64:$src))>;
5547 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5548                              (f64 (REV64v4i16 FPR64:$src))>;
5549 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5550                              (f64 (REV64v2i32 FPR64:$src))>;
5551 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5552                              (f64 (REV64v8i8 FPR64:$src))>;
5553 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5554                              (f64 (REV64v4i16 FPR64:$src))>;
5555 }
5556 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5557 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5558
5559 let Predicates = [IsLE] in {
5560 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5561 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5562 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5563 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5564 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5565 }
5566 let Predicates = [IsBE] in {
5567 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5568                              (v1f64 (REV64v2i32 FPR64:$src))>;
5569 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5570                              (v1f64 (REV64v4i16 FPR64:$src))>;
5571 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5572                              (v1f64 (REV64v8i8 FPR64:$src))>;
5573 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5574                              (v1f64 (REV64v2i32 FPR64:$src))>;
5575 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5576                              (v1f64 (REV64v4i16 FPR64:$src))>;
5577 }
5578 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5579 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5580
5581 let Predicates = [IsLE] in {
5582 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5583 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5584 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5585 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5586 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5587 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5588 }
5589 let Predicates = [IsBE] in {
5590 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5591                              (v2f32 (REV64v2i32 FPR64:$src))>;
5592 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5593                              (v2f32 (REV32v4i16 FPR64:$src))>;
5594 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5595                              (v2f32 (REV32v8i8 FPR64:$src))>;
5596 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5597                              (v2f32 (REV64v2i32 FPR64:$src))>;
5598 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5599                              (v2f32 (REV64v2i32 FPR64:$src))>;
5600 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5601                              (v2f32 (REV64v4i16 FPR64:$src))>;
5602 }
5603 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5604
5605 let Predicates = [IsLE] in {
5606 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5607 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5608 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5609 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5610 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5611 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5612 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5613 }
5614 let Predicates = [IsBE] in {
5615 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5616                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5617 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5618                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5619                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5620 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5621                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5622                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5623 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5624                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5625                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5626 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5627                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5628 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5629                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5630                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5631 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5632                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5633                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5634 }
5635
5636 let Predicates = [IsLE] in {
5637 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5638 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5639 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5640 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5641 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5642 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5643 }
5644 let Predicates = [IsBE] in {
5645 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5646                              (v2f64 (EXTv16i8 FPR128:$src,
5647                                               FPR128:$src, (i32 8)))>;
5648 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5649                              (v2f64 (REV64v4i32 FPR128:$src))>;
5650 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5651                              (v2f64 (REV64v8i16 FPR128:$src))>;
5652 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5653                              (v2f64 (REV64v8i16 FPR128:$src))>;
5654 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5655                              (v2f64 (REV64v16i8 FPR128:$src))>;
5656 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5657                              (v2f64 (REV64v4i32 FPR128:$src))>;
5658 }
5659 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5660
5661 let Predicates = [IsLE] in {
5662 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5663 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5664 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5665 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5666 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5667 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5668 }
5669 let Predicates = [IsBE] in {
5670 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5671                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5672                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5673 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5674                              (v4f32 (REV32v8i16 FPR128:$src))>;
5675 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5676                              (v4f32 (REV32v8i16 FPR128:$src))>;
5677 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5678                              (v4f32 (REV32v16i8 FPR128:$src))>;
5679 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5680                              (v4f32 (REV64v4i32 FPR128:$src))>;
5681 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5682                              (v4f32 (REV64v4i32 FPR128:$src))>;
5683 }
5684 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5685
5686 let Predicates = [IsLE] in {
5687 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5688 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5689 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5690 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5691 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5692 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5693 }
5694 let Predicates = [IsBE] in {
5695 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5696                              (v2i64 (EXTv16i8 FPR128:$src,
5697                                               FPR128:$src, (i32 8)))>;
5698 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5699                              (v2i64 (REV64v4i32 FPR128:$src))>;
5700 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5701                              (v2i64 (REV64v8i16 FPR128:$src))>;
5702 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5703                              (v2i64 (REV64v16i8 FPR128:$src))>;
5704 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5705                              (v2i64 (REV64v4i32 FPR128:$src))>;
5706 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5707                              (v2i64 (REV64v8i16 FPR128:$src))>;
5708 }
5709 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5710
5711 let Predicates = [IsLE] in {
5712 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5713 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5714 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5715 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5716 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5717 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5718 }
5719 let Predicates = [IsBE] in {
5720 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5721                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5722                                               (REV64v4i32 FPR128:$src),
5723                                               (i32 8)))>;
5724 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5725                              (v4i32 (REV64v4i32 FPR128:$src))>;
5726 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5727                              (v4i32 (REV32v8i16 FPR128:$src))>;
5728 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5729                              (v4i32 (REV32v16i8 FPR128:$src))>;
5730 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5731                              (v4i32 (REV64v4i32 FPR128:$src))>;
5732 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5733                              (v4i32 (REV32v8i16 FPR128:$src))>;
5734 }
5735 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5736
5737 let Predicates = [IsLE] in {
5738 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5739 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5740 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5741 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5742 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5743 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5744 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5745 }
5746 let Predicates = [IsBE] in {
5747 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5748                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5749                                               (REV64v8i16 FPR128:$src),
5750                                               (i32 8)))>;
5751 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5752                              (v8i16 (REV64v8i16 FPR128:$src))>;
5753 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5754                              (v8i16 (REV32v8i16 FPR128:$src))>;
5755 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5756                              (v8i16 (REV16v16i8 FPR128:$src))>;
5757 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5758                              (v8i16 (REV64v8i16 FPR128:$src))>;
5759 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5760                              (v8i16 (REV32v8i16 FPR128:$src))>;
5761 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5762                              (v8i16 (REV32v8i16 FPR128:$src))>;
5763 }
5764
5765 let Predicates = [IsLE] in {
5766 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5767 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5768 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5769 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5770 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5771 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5772 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5773 }
5774 let Predicates = [IsBE] in {
5775 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5776                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5777                                               (REV64v8i16 FPR128:$src),
5778                                               (i32 8)))>;
5779 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5780                              (v8f16 (REV64v8i16 FPR128:$src))>;
5781 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5782                              (v8f16 (REV32v8i16 FPR128:$src))>;
5783 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5784                              (v8f16 (REV64v8i16 FPR128:$src))>;
5785 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5786                              (v8f16 (REV16v16i8 FPR128:$src))>;
5787 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5788                              (v8f16 (REV64v8i16 FPR128:$src))>;
5789 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5790                              (v8f16 (REV32v8i16 FPR128:$src))>;
5791 }
5792
5793 let Predicates = [IsLE] in {
5794 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5795 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5796 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5797 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5798 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5799 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5800 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5801 }
5802 let Predicates = [IsBE] in {
5803 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5804                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5805                                               (REV64v16i8 FPR128:$src),
5806                                               (i32 8)))>;
5807 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5808                              (v16i8 (REV64v16i8 FPR128:$src))>;
5809 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5810                              (v16i8 (REV32v16i8 FPR128:$src))>;
5811 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5812                              (v16i8 (REV16v16i8 FPR128:$src))>;
5813 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5814                              (v16i8 (REV64v16i8 FPR128:$src))>;
5815 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5816                              (v16i8 (REV32v16i8 FPR128:$src))>;
5817 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5818                              (v16i8 (REV16v16i8 FPR128:$src))>;
5819 }
5820
5821 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5822           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5823 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5824           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5825 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5826           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5827 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5828           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5829
5830 // A 64-bit subvector insert to the first 128-bit vector position
5831 // is a subregister copy that needs no instruction.
5832 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5833           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5834 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5835           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5836 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5837           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5838 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5839           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5840 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5841           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5842 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5843           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5844 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5845           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5846
5847 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5848 // or v2f32.
5849 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5850                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5851            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5852 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5853                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5854            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5855     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5856     // so we match on v4f32 here, not v2f32. This will also catch adding
5857     // the low two lanes of a true v4f32 vector.
5858 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5859                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5860           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5861
5862 // Scalar 64-bit shifts in FPR64 registers.
5863 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5864           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5865 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5866           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5867 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5868           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5869 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5870           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5871
5872 // Tail call return handling. These are all compiler pseudo-instructions,
5873 // so no encoding information or anything like that.
5874 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5875   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5876   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5877 }
5878
5879 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5880           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5881 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5882           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5883 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5884           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5885
5886 include "AArch64InstrAtomics.td"