lib/Target/AArch64/AArch64InstrFormats.td

   1 //===- AArch64InstrFormats.td - AArch64 Instruction Formats --*- tblgen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Describe AArch64 instructions format here
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<2> val> {
  18   bits<2> Value = val;
  19 }
  20
  21 def PseudoFrm   : Format<0>;
  22 def NormalFrm   : Format<1>; // Do we need any others?
  23
  24 // AArch64 Instruction Format
  25 class AArch64Inst<Format f, string cstr> : Instruction {
  26   field bits<32> Inst; // Instruction encoding.
  27   // Mask of bits that cause an encoding to be UNPREDICTABLE.
  28   // If a bit is set, then if the corresponding bit in the
  29   // target encoding differs from its value in the "Inst" field,
  30   // the instruction is UNPREDICTABLE (SoftFail in abstract parlance).
  31   field bits<32> Unpredictable = 0;
  32   // SoftFail is the generic name for this field, but we alias it so
  33   // as to make it more obvious what it means in ARM-land.
  34   field bits<32> SoftFail = Unpredictable;
  35   let Namespace   = "AArch64";
  36   Format F        = f;
  37   bits<2> Form    = F.Value;
  38   let Pattern     = [];
  39   let Constraints = cstr;
  40 }
  41
  42 // Pseudo instructions (don't have encoding information)
  43 class Pseudo<dag oops, dag iops, list<dag> pattern, string cstr = "">
  44     : AArch64Inst<PseudoFrm, cstr> {
  45   dag OutOperandList = oops;
  46   dag InOperandList  = iops;
  47   let Pattern        = pattern;
  48   let isCodeGenOnly  = 1;
  49 }
  50
  51 // Real instructions (have encoding information)
  52 class EncodedI<string cstr, list<dag> pattern> : AArch64Inst<NormalFrm, cstr> {
  53   let Pattern = pattern;
  54   let Size = 4;
  55 }
  56
  57 // Normal instructions
  58 class I<dag oops, dag iops, string asm, string operands, string cstr,
  59         list<dag> pattern>
  60     : EncodedI<cstr, pattern> {
  61   dag OutOperandList = oops;
  62   dag InOperandList  = iops;
  63   let AsmString      = !strconcat(asm, operands);
  64 }
  65
  66 class TriOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$MHS, node:$RHS), res>;
  67 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
  68 class UnOpFrag<dag res>  : PatFrag<(ops node:$LHS), res>;
  69
  70 // Helper fragment for an extract of the high portion of a 128-bit vector.
  71 def extract_high_v16i8 :
  72    UnOpFrag<(extract_subvector (v16i8 node:$LHS), (i64 8))>;
  73 def extract_high_v8i16 :
  74    UnOpFrag<(extract_subvector (v8i16 node:$LHS), (i64 4))>;
  75 def extract_high_v4i32 :
  76    UnOpFrag<(extract_subvector (v4i32 node:$LHS), (i64 2))>;
  77 def extract_high_v2i64 :
  78    UnOpFrag<(extract_subvector (v2i64 node:$LHS), (i64 1))>;
  79
  80 //===----------------------------------------------------------------------===//
  81 // Asm Operand Classes.
  82 //
  83
  84 // Shifter operand for arithmetic shifted encodings.
  85 def ShifterOperand : AsmOperandClass {
  86   let Name = "Shifter";
  87 }
  88
  89 // Shifter operand for mov immediate encodings.
  90 def MovImm32ShifterOperand : AsmOperandClass {
  91   let SuperClasses = [ShifterOperand];
  92   let Name = "MovImm32Shifter";
  93   let RenderMethod = "addShifterOperands";
  94   let DiagnosticType = "InvalidMovImm32Shift";
  95 }
  96 def MovImm64ShifterOperand : AsmOperandClass {
  97   let SuperClasses = [ShifterOperand];
  98   let Name = "MovImm64Shifter";
  99   let RenderMethod = "addShifterOperands";
 100   let DiagnosticType = "InvalidMovImm64Shift";
 101 }
 102
 103 // Shifter operand for arithmetic register shifted encodings.
 104 class ArithmeticShifterOperand<int width> : AsmOperandClass {
 105   let SuperClasses = [ShifterOperand];
 106   let Name = "ArithmeticShifter" # width;
 107   let PredicateMethod = "isArithmeticShifter<" # width # ">";
 108   let RenderMethod = "addShifterOperands";
 109   let DiagnosticType = "AddSubRegShift" # width;
 110 }
 111
 112 def ArithmeticShifterOperand32 : ArithmeticShifterOperand<32>;
 113 def ArithmeticShifterOperand64 : ArithmeticShifterOperand<64>;
 114
 115 // Shifter operand for logical register shifted encodings.
 116 class LogicalShifterOperand<int width> : AsmOperandClass {
 117   let SuperClasses = [ShifterOperand];
 118   let Name = "LogicalShifter" # width;
 119   let PredicateMethod = "isLogicalShifter<" # width # ">";
 120   let RenderMethod = "addShifterOperands";
 121   let DiagnosticType = "AddSubRegShift" # width;
 122 }
 123
 124 def LogicalShifterOperand32 : LogicalShifterOperand<32>;
 125 def LogicalShifterOperand64 : LogicalShifterOperand<64>;
 126
 127 // Shifter operand for logical vector 128/64-bit shifted encodings.
 128 def LogicalVecShifterOperand : AsmOperandClass {
 129   let SuperClasses = [ShifterOperand];
 130   let Name = "LogicalVecShifter";
 131   let RenderMethod = "addShifterOperands";
 132 }
 133 def LogicalVecHalfWordShifterOperand : AsmOperandClass {
 134   let SuperClasses = [LogicalVecShifterOperand];
 135   let Name = "LogicalVecHalfWordShifter";
 136   let RenderMethod = "addShifterOperands";
 137 }
 138
 139 // The "MSL" shifter on the vector MOVI instruction.
 140 def MoveVecShifterOperand : AsmOperandClass {
 141   let SuperClasses = [ShifterOperand];
 142   let Name = "MoveVecShifter";
 143   let RenderMethod = "addShifterOperands";
 144 }
 145
 146 // Extend operand for arithmetic encodings.
 147 def ExtendOperand : AsmOperandClass {
 148   let Name = "Extend";
 149   let DiagnosticType = "AddSubRegExtendLarge";
 150 }
 151 def ExtendOperand64 : AsmOperandClass {
 152   let SuperClasses = [ExtendOperand];
 153   let Name = "Extend64";
 154   let DiagnosticType = "AddSubRegExtendSmall";
 155 }
 156 // 'extend' that's a lsl of a 64-bit register.
 157 def ExtendOperandLSL64 : AsmOperandClass {
 158   let SuperClasses = [ExtendOperand];
 159   let Name = "ExtendLSL64";
 160   let RenderMethod = "addExtend64Operands";
 161   let DiagnosticType = "AddSubRegExtendLarge";
 162 }
 163
 164 // 8-bit floating-point immediate encodings.
 165 def FPImmOperand : AsmOperandClass {
 166   let Name = "FPImm";
 167   let ParserMethod = "tryParseFPImm";
 168   let DiagnosticType = "InvalidFPImm";
 169 }
 170
 171 def CondCode : AsmOperandClass {
 172   let Name = "CondCode";
 173   let DiagnosticType = "InvalidCondCode";
 174 }
 175
 176 // A 32-bit register pasrsed as 64-bit
 177 def GPR32as64Operand : AsmOperandClass {
 178   let Name = "GPR32as64";
 179 }
 180 def GPR32as64 : RegisterOperand<GPR32> {
 181   let ParserMatchClass = GPR32as64Operand;
 182 }
 183
 184 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 185 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 186 // are encoded as the eight bit value 'abcdefgh'.
 187 def SIMDImmType10Operand : AsmOperandClass { let Name = "SIMDImmType10"; }
 188
 189
 190 //===----------------------------------------------------------------------===//
 191 // Operand Definitions.
 192 //
 193
 194 // ADR[P] instruction labels.
 195 def AdrpOperand : AsmOperandClass {
 196   let Name = "AdrpLabel";
 197   let ParserMethod = "tryParseAdrpLabel";
 198   let DiagnosticType = "InvalidLabel";
 199 }
 200 def adrplabel : Operand<i64> {
 201   let EncoderMethod = "getAdrLabelOpValue";
 202   let PrintMethod = "printAdrpLabel";
 203   let ParserMatchClass = AdrpOperand;
 204 }
 205
 206 def AdrOperand : AsmOperandClass {
 207   let Name = "AdrLabel";
 208   let ParserMethod = "tryParseAdrLabel";
 209   let DiagnosticType = "InvalidLabel";
 210 }
 211 def adrlabel : Operand<i64> {
 212   let EncoderMethod = "getAdrLabelOpValue";
 213   let ParserMatchClass = AdrOperand;
 214 }
 215
 216 // simm9 predicate - True if the immediate is in the range [-256, 255].
 217 def SImm9Operand : AsmOperandClass {
 218   let Name = "SImm9";
 219   let DiagnosticType = "InvalidMemoryIndexedSImm9";
 220 }
 221 def simm9 : Operand<i64>, ImmLeaf<i64, [{ return Imm >= -256 && Imm < 256; }]> {
 222   let ParserMatchClass = SImm9Operand;
 223 }
 224
 225 // simm7sN predicate - True if the immediate is a multiple of N in the range
 226 // [-64 * N, 63 * N].
 227 class SImm7Scaled<int Scale> : AsmOperandClass {
 228   let Name = "SImm7s" # Scale;
 229   let DiagnosticType = "InvalidMemoryIndexed" # Scale # "SImm7";
 230 }
 231
 232 def SImm7s4Operand : SImm7Scaled<4>;
 233 def SImm7s8Operand : SImm7Scaled<8>;
 234 def SImm7s16Operand : SImm7Scaled<16>;
 235
 236 def simm7s4 : Operand<i32> {
 237   let ParserMatchClass = SImm7s4Operand;
 238   let PrintMethod = "printImmScale<4>";
 239 }
 240
 241 def simm7s8 : Operand<i32> {
 242   let ParserMatchClass = SImm7s8Operand;
 243   let PrintMethod = "printImmScale<8>";
 244 }
 245
 246 def simm7s16 : Operand<i32> {
 247   let ParserMatchClass = SImm7s16Operand;
 248   let PrintMethod = "printImmScale<16>";
 249 }
 250
 251 class AsmImmRange<int Low, int High> : AsmOperandClass {
 252   let Name = "Imm" # Low # "_" # High;
 253   let DiagnosticType = "InvalidImm" # Low # "_" # High;
 254 }
 255
 256 def Imm1_8Operand : AsmImmRange<1, 8>;
 257 def Imm1_16Operand : AsmImmRange<1, 16>;
 258 def Imm1_32Operand : AsmImmRange<1, 32>;
 259 def Imm1_64Operand : AsmImmRange<1, 64>;
 260
 261 def MovZSymbolG3AsmOperand : AsmOperandClass {
 262   let Name = "MovZSymbolG3";
 263   let RenderMethod = "addImmOperands";
 264 }
 265
 266 def movz_symbol_g3 : Operand<i32> {
 267   let ParserMatchClass = MovZSymbolG3AsmOperand;
 268 }
 269
 270 def MovZSymbolG2AsmOperand : AsmOperandClass {
 271   let Name = "MovZSymbolG2";
 272   let RenderMethod = "addImmOperands";
 273 }
 274
 275 def movz_symbol_g2 : Operand<i32> {
 276   let ParserMatchClass = MovZSymbolG2AsmOperand;
 277 }
 278
 279 def MovZSymbolG1AsmOperand : AsmOperandClass {
 280   let Name = "MovZSymbolG1";
 281   let RenderMethod = "addImmOperands";
 282 }
 283
 284 def movz_symbol_g1 : Operand<i32> {
 285   let ParserMatchClass = MovZSymbolG1AsmOperand;
 286 }
 287
 288 def MovZSymbolG0AsmOperand : AsmOperandClass {
 289   let Name = "MovZSymbolG0";
 290   let RenderMethod = "addImmOperands";
 291 }
 292
 293 def movz_symbol_g0 : Operand<i32> {
 294   let ParserMatchClass = MovZSymbolG0AsmOperand;
 295 }
 296
 297 def MovKSymbolG3AsmOperand : AsmOperandClass {
 298   let Name = "MovKSymbolG3";
 299   let RenderMethod = "addImmOperands";
 300 }
 301
 302 def movk_symbol_g3 : Operand<i32> {
 303   let ParserMatchClass = MovKSymbolG3AsmOperand;
 304 }
 305
 306 def MovKSymbolG2AsmOperand : AsmOperandClass {
 307   let Name = "MovKSymbolG2";
 308   let RenderMethod = "addImmOperands";
 309 }
 310
 311 def movk_symbol_g2 : Operand<i32> {
 312   let ParserMatchClass = MovKSymbolG2AsmOperand;
 313 }
 314
 315 def MovKSymbolG1AsmOperand : AsmOperandClass {
 316   let Name = "MovKSymbolG1";
 317   let RenderMethod = "addImmOperands";
 318 }
 319
 320 def movk_symbol_g1 : Operand<i32> {
 321   let ParserMatchClass = MovKSymbolG1AsmOperand;
 322 }
 323
 324 def MovKSymbolG0AsmOperand : AsmOperandClass {
 325   let Name = "MovKSymbolG0";
 326   let RenderMethod = "addImmOperands";
 327 }
 328
 329 def movk_symbol_g0 : Operand<i32> {
 330   let ParserMatchClass = MovKSymbolG0AsmOperand;
 331 }
 332
 333 class fixedpoint_i32<ValueType FloatVT>
 334   : Operand<FloatVT>,
 335     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<32>", [fpimm, ld]> {
 336   let EncoderMethod = "getFixedPointScaleOpValue";
 337   let DecoderMethod = "DecodeFixedPointScaleImm32";
 338   let ParserMatchClass = Imm1_32Operand;
 339 }
 340
 341 class fixedpoint_i64<ValueType FloatVT>
 342   : Operand<FloatVT>,
 343     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<64>", [fpimm, ld]> {
 344   let EncoderMethod = "getFixedPointScaleOpValue";
 345   let DecoderMethod = "DecodeFixedPointScaleImm64";
 346   let ParserMatchClass = Imm1_64Operand;
 347 }
 348
 349 def fixedpoint_f32_i32 : fixedpoint_i32<f32>;
 350 def fixedpoint_f64_i32 : fixedpoint_i32<f64>;
 351
 352 def fixedpoint_f32_i64 : fixedpoint_i64<f32>;
 353 def fixedpoint_f64_i64 : fixedpoint_i64<f64>;
 354
 355 def vecshiftR8 : Operand<i32>, ImmLeaf<i32, [{
 356   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 357 }]> {
 358   let EncoderMethod = "getVecShiftR8OpValue";
 359   let DecoderMethod = "DecodeVecShiftR8Imm";
 360   let ParserMatchClass = Imm1_8Operand;
 361 }
 362 def vecshiftR16 : Operand<i32>, ImmLeaf<i32, [{
 363   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 364 }]> {
 365   let EncoderMethod = "getVecShiftR16OpValue";
 366   let DecoderMethod = "DecodeVecShiftR16Imm";
 367   let ParserMatchClass = Imm1_16Operand;
 368 }
 369 def vecshiftR16Narrow : Operand<i32>, ImmLeaf<i32, [{
 370   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 371 }]> {
 372   let EncoderMethod = "getVecShiftR16OpValue";
 373   let DecoderMethod = "DecodeVecShiftR16ImmNarrow";
 374   let ParserMatchClass = Imm1_8Operand;
 375 }
 376 def vecshiftR32 : Operand<i32>, ImmLeaf<i32, [{
 377   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 378 }]> {
 379   let EncoderMethod = "getVecShiftR32OpValue";
 380   let DecoderMethod = "DecodeVecShiftR32Imm";
 381   let ParserMatchClass = Imm1_32Operand;
 382 }
 383 def vecshiftR32Narrow : Operand<i32>, ImmLeaf<i32, [{
 384   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 385 }]> {
 386   let EncoderMethod = "getVecShiftR32OpValue";
 387   let DecoderMethod = "DecodeVecShiftR32ImmNarrow";
 388   let ParserMatchClass = Imm1_16Operand;
 389 }
 390 def vecshiftR64 : Operand<i32>, ImmLeaf<i32, [{
 391   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 65);
 392 }]> {
 393   let EncoderMethod = "getVecShiftR64OpValue";
 394   let DecoderMethod = "DecodeVecShiftR64Imm";
 395   let ParserMatchClass = Imm1_64Operand;
 396 }
 397 def vecshiftR64Narrow : Operand<i32>, ImmLeaf<i32, [{
 398   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 399 }]> {
 400   let EncoderMethod = "getVecShiftR64OpValue";
 401   let DecoderMethod = "DecodeVecShiftR64ImmNarrow";
 402   let ParserMatchClass = Imm1_32Operand;
 403 }
 404
 405 def Imm0_7Operand : AsmImmRange<0, 7>;
 406 def Imm0_15Operand : AsmImmRange<0, 15>;
 407 def Imm0_31Operand : AsmImmRange<0, 31>;
 408 def Imm0_63Operand : AsmImmRange<0, 63>;
 409
 410 def vecshiftL8 : Operand<i32>, ImmLeaf<i32, [{
 411   return (((uint32_t)Imm) < 8);
 412 }]> {
 413   let EncoderMethod = "getVecShiftL8OpValue";
 414   let DecoderMethod = "DecodeVecShiftL8Imm";
 415   let ParserMatchClass = Imm0_7Operand;
 416 }
 417 def vecshiftL16 : Operand<i32>, ImmLeaf<i32, [{
 418   return (((uint32_t)Imm) < 16);
 419 }]> {
 420   let EncoderMethod = "getVecShiftL16OpValue";
 421   let DecoderMethod = "DecodeVecShiftL16Imm";
 422   let ParserMatchClass = Imm0_15Operand;
 423 }
 424 def vecshiftL32 : Operand<i32>, ImmLeaf<i32, [{
 425   return (((uint32_t)Imm) < 32);
 426 }]> {
 427   let EncoderMethod = "getVecShiftL32OpValue";
 428   let DecoderMethod = "DecodeVecShiftL32Imm";
 429   let ParserMatchClass = Imm0_31Operand;
 430 }
 431 def vecshiftL64 : Operand<i32>, ImmLeaf<i32, [{
 432   return (((uint32_t)Imm) < 64);
 433 }]> {
 434   let EncoderMethod = "getVecShiftL64OpValue";
 435   let DecoderMethod = "DecodeVecShiftL64Imm";
 436   let ParserMatchClass = Imm0_63Operand;
 437 }
 438
 439
 440 // Crazy immediate formats used by 32-bit and 64-bit logical immediate
 441 // instructions for splatting repeating bit patterns across the immediate.
 442 def logical_imm32_XFORM : SDNodeXForm<imm, [{
 443   uint64_t enc = AArch64_AM::encodeLogicalImmediate(N->getZExtValue(), 32);
 444   return CurDAG->getTargetConstant(enc, MVT::i32);
 445 }]>;
 446 def logical_imm64_XFORM : SDNodeXForm<imm, [{
 447   uint64_t enc = AArch64_AM::encodeLogicalImmediate(N->getZExtValue(), 64);
 448   return CurDAG->getTargetConstant(enc, MVT::i32);
 449 }]>;
 450
 451 let DiagnosticType = "LogicalSecondSource" in {
 452   def LogicalImm32Operand : AsmOperandClass {
 453     let Name = "LogicalImm32";
 454   }
 455   def LogicalImm64Operand : AsmOperandClass {
 456     let Name = "LogicalImm64";
 457   }
 458   def LogicalImm32NotOperand : AsmOperandClass {
 459     let Name = "LogicalImm32Not";
 460   }
 461   def LogicalImm64NotOperand : AsmOperandClass {
 462     let Name = "LogicalImm64Not";
 463   }
 464 }
 465 def logical_imm32 : Operand<i32>, PatLeaf<(imm), [{
 466   return AArch64_AM::isLogicalImmediate(N->getZExtValue(), 32);
 467 }], logical_imm32_XFORM> {
 468   let PrintMethod = "printLogicalImm32";
 469   let ParserMatchClass = LogicalImm32Operand;
 470 }
 471 def logical_imm64 : Operand<i64>, PatLeaf<(imm), [{
 472   return AArch64_AM::isLogicalImmediate(N->getZExtValue(), 64);
 473 }], logical_imm64_XFORM> {
 474   let PrintMethod = "printLogicalImm64";
 475   let ParserMatchClass = LogicalImm64Operand;
 476 }
 477 def logical_imm32_not : Operand<i32> {
 478   let ParserMatchClass = LogicalImm32NotOperand;
 479 }
 480 def logical_imm64_not : Operand<i64> {
 481   let ParserMatchClass = LogicalImm64NotOperand;
 482 }
 483
 484 // imm0_65535 predicate - True if the immediate is in the range [0,65535].
 485 def Imm0_65535Operand : AsmImmRange<0, 65535>;
 486 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 487   return ((uint32_t)Imm) < 65536;
 488 }]> {
 489   let ParserMatchClass = Imm0_65535Operand;
 490   let PrintMethod = "printHexImm";
 491 }
 492
 493 // imm0_255 predicate - True if the immediate is in the range [0,255].
 494 def Imm0_255Operand : AsmOperandClass { let Name = "Imm0_255"; }
 495 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{
 496   return ((uint32_t)Imm) < 256;
 497 }]> {
 498   let ParserMatchClass = Imm0_255Operand;
 499   let PrintMethod = "printHexImm";
 500 }
 501
 502 // imm0_127 predicate - True if the immediate is in the range [0,127]
 503 def Imm0_127Operand : AsmImmRange<0, 127>;
 504 def imm0_127 : Operand<i32>, ImmLeaf<i32, [{
 505   return ((uint32_t)Imm) < 128;
 506 }]> {
 507   let ParserMatchClass = Imm0_127Operand;
 508   let PrintMethod = "printHexImm";
 509 }
 510
 511 // NOTE: These imm0_N operands have to be of type i64 because i64 is the size
 512 // for all shift-amounts.
 513
 514 // imm0_63 predicate - True if the immediate is in the range [0,63]
 515 def imm0_63 : Operand<i64>, ImmLeaf<i64, [{
 516   return ((uint64_t)Imm) < 64;
 517 }]> {
 518   let ParserMatchClass = Imm0_63Operand;
 519 }
 520
 521 // imm0_31 predicate - True if the immediate is in the range [0,31]
 522 def imm0_31 : Operand<i64>, ImmLeaf<i64, [{
 523   return ((uint64_t)Imm) < 32;
 524 }]> {
 525   let ParserMatchClass = Imm0_31Operand;
 526 }
 527
 528 // imm0_15 predicate - True if the immediate is in the range [0,15]
 529 def imm0_15 : Operand<i64>, ImmLeaf<i64, [{
 530   return ((uint64_t)Imm) < 16;
 531 }]> {
 532   let ParserMatchClass = Imm0_15Operand;
 533 }
 534
 535 // imm0_7 predicate - True if the immediate is in the range [0,7]
 536 def imm0_7 : Operand<i64>, ImmLeaf<i64, [{
 537   return ((uint64_t)Imm) < 8;
 538 }]> {
 539   let ParserMatchClass = Imm0_7Operand;
 540 }
 541
 542 // imm32_0_15 predicate - True if the 32-bit immediate is in the range [0,15]
 543 def imm32_0_15 : Operand<i32>, ImmLeaf<i32, [{
 544   return ((uint32_t)Imm) < 16;
 545 }]>;
 546
 547 // An arithmetic shifter operand:
 548 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr
 549 //  {5-0} - imm6
 550 class arith_shift<ValueType Ty, int width> : Operand<Ty> {
 551   let PrintMethod = "printShifter";
 552   let ParserMatchClass = !cast<AsmOperandClass>(
 553                          "ArithmeticShifterOperand" # width);
 554 }
 555
 556 def arith_shift32 : arith_shift<i32, 32>;
 557 def arith_shift64 : arith_shift<i64, 64>;
 558
 559 class arith_shifted_reg<ValueType Ty, RegisterClass regclass, int width>
 560     : Operand<Ty>,
 561       ComplexPattern<Ty, 2, "SelectArithShiftedRegister", []> {
 562   let PrintMethod = "printShiftedRegister";
 563   let MIOperandInfo = (ops regclass, !cast<Operand>("arith_shift" # width));
 564 }
 565
 566 def arith_shifted_reg32 : arith_shifted_reg<i32, GPR32, 32>;
 567 def arith_shifted_reg64 : arith_shifted_reg<i64, GPR64, 64>;
 568
 569 // An arithmetic shifter operand:
 570 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr, 11 = ror
 571 //  {5-0} - imm6
 572 class logical_shift<int width> : Operand<i32> {
 573   let PrintMethod = "printShifter";
 574   let ParserMatchClass = !cast<AsmOperandClass>(
 575                          "LogicalShifterOperand" # width);
 576 }
 577
 578 def logical_shift32 : logical_shift<32>;
 579 def logical_shift64 : logical_shift<64>;
 580
 581 class logical_shifted_reg<ValueType Ty, RegisterClass regclass, Operand shiftop>
 582     : Operand<Ty>,
 583       ComplexPattern<Ty, 2, "SelectLogicalShiftedRegister", []> {
 584   let PrintMethod = "printShiftedRegister";
 585   let MIOperandInfo = (ops regclass, shiftop);
 586 }
 587
 588 def logical_shifted_reg32 : logical_shifted_reg<i32, GPR32, logical_shift32>;
 589 def logical_shifted_reg64 : logical_shifted_reg<i64, GPR64, logical_shift64>;
 590
 591 // A logical vector shifter operand:
 592 //  {7-6} - shift type: 00 = lsl
 593 //  {5-0} - imm6: #0, #8, #16, or #24
 594 def logical_vec_shift : Operand<i32> {
 595   let PrintMethod = "printShifter";
 596   let EncoderMethod = "getVecShifterOpValue";
 597   let ParserMatchClass = LogicalVecShifterOperand;
 598 }
 599
 600 // A logical vector half-word shifter operand:
 601 //  {7-6} - shift type: 00 = lsl
 602 //  {5-0} - imm6: #0 or #8
 603 def logical_vec_hw_shift : Operand<i32> {
 604   let PrintMethod = "printShifter";
 605   let EncoderMethod = "getVecShifterOpValue";
 606   let ParserMatchClass = LogicalVecHalfWordShifterOperand;
 607 }
 608
 609 // A vector move shifter operand:
 610 //  {0} - imm1: #8 or #16
 611 def move_vec_shift : Operand<i32> {
 612   let PrintMethod = "printShifter";
 613   let EncoderMethod = "getMoveVecShifterOpValue";
 614   let ParserMatchClass = MoveVecShifterOperand;
 615 }
 616
 617 def AddSubImmOperand : AsmOperandClass {
 618   let Name = "AddSubImm";
 619   let ParserMethod = "tryParseAddSubImm";
 620   let DiagnosticType = "AddSubSecondSource";
 621 }
 622 // An ADD/SUB immediate shifter operand:
 623 //  second operand:
 624 //  {7-6} - shift type: 00 = lsl
 625 //  {5-0} - imm6: #0 or #12
 626 class addsub_shifted_imm<ValueType Ty>
 627     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectArithImmed", [imm]> {
 628   let PrintMethod = "printAddSubImm";
 629   let EncoderMethod = "getAddSubImmOpValue";
 630   let ParserMatchClass = AddSubImmOperand;
 631   let MIOperandInfo = (ops i32imm, i32imm);
 632 }
 633
 634 def addsub_shifted_imm32 : addsub_shifted_imm<i32>;
 635 def addsub_shifted_imm64 : addsub_shifted_imm<i64>;
 636
 637 class neg_addsub_shifted_imm<ValueType Ty>
 638     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectNegArithImmed", [imm]> {
 639   let PrintMethod = "printAddSubImm";
 640   let EncoderMethod = "getAddSubImmOpValue";
 641   let ParserMatchClass = AddSubImmOperand;
 642   let MIOperandInfo = (ops i32imm, i32imm);
 643 }
 644
 645 def neg_addsub_shifted_imm32 : neg_addsub_shifted_imm<i32>;
 646 def neg_addsub_shifted_imm64 : neg_addsub_shifted_imm<i64>;
 647
 648 // An extend operand:
 649 //  {5-3} - extend type
 650 //  {2-0} - imm3
 651 def arith_extend : Operand<i32> {
 652   let PrintMethod = "printArithExtend";
 653   let ParserMatchClass = ExtendOperand;
 654 }
 655 def arith_extend64 : Operand<i32> {
 656   let PrintMethod = "printArithExtend";
 657   let ParserMatchClass = ExtendOperand64;
 658 }
 659
 660 // 'extend' that's a lsl of a 64-bit register.
 661 def arith_extendlsl64 : Operand<i32> {
 662   let PrintMethod = "printArithExtend";
 663   let ParserMatchClass = ExtendOperandLSL64;
 664 }
 665
 666 class arith_extended_reg32<ValueType Ty> : Operand<Ty>,
 667                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 668   let PrintMethod = "printExtendedRegister";
 669   let MIOperandInfo = (ops GPR32, arith_extend);
 670 }
 671
 672 class arith_extended_reg32to64<ValueType Ty> : Operand<Ty>,
 673                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 674   let PrintMethod = "printExtendedRegister";
 675   let MIOperandInfo = (ops GPR32, arith_extend64);
 676 }
 677
 678 // Floating-point immediate.
 679 def fpimm32 : Operand<f32>,
 680               PatLeaf<(f32 fpimm), [{
 681       return AArch64_AM::getFP32Imm(N->getValueAPF()) != -1;
 682     }], SDNodeXForm<fpimm, [{
 683       APFloat InVal = N->getValueAPF();
 684       uint32_t enc = AArch64_AM::getFP32Imm(InVal);
 685       return CurDAG->getTargetConstant(enc, MVT::i32);
 686     }]>> {
 687   let ParserMatchClass = FPImmOperand;
 688   let PrintMethod = "printFPImmOperand";
 689 }
 690 def fpimm64 : Operand<f64>,
 691               PatLeaf<(f64 fpimm), [{
 692       return AArch64_AM::getFP64Imm(N->getValueAPF()) != -1;
 693     }], SDNodeXForm<fpimm, [{
 694       APFloat InVal = N->getValueAPF();
 695       uint32_t enc = AArch64_AM::getFP64Imm(InVal);
 696       return CurDAG->getTargetConstant(enc, MVT::i32);
 697     }]>> {
 698   let ParserMatchClass = FPImmOperand;
 699   let PrintMethod = "printFPImmOperand";
 700 }
 701
 702 def fpimm8 : Operand<i32> {
 703   let ParserMatchClass = FPImmOperand;
 704   let PrintMethod = "printFPImmOperand";
 705 }
 706
 707 def fpimm0 : PatLeaf<(fpimm), [{
 708   return N->isExactlyValue(+0.0);
 709 }]>;
 710
 711 // Vector lane operands
 712 class AsmVectorIndex<string Suffix> : AsmOperandClass {
 713   let Name = "VectorIndex" # Suffix;
 714   let DiagnosticType = "InvalidIndex" # Suffix;
 715 }
 716 def VectorIndex1Operand : AsmVectorIndex<"1">;
 717 def VectorIndexBOperand : AsmVectorIndex<"B">;
 718 def VectorIndexHOperand : AsmVectorIndex<"H">;
 719 def VectorIndexSOperand : AsmVectorIndex<"S">;
 720 def VectorIndexDOperand : AsmVectorIndex<"D">;
 721
 722 def VectorIndex1 : Operand<i64>, ImmLeaf<i64, [{
 723   return ((uint64_t)Imm) == 1;
 724 }]> {
 725   let ParserMatchClass = VectorIndex1Operand;
 726   let PrintMethod = "printVectorIndex";
 727   let MIOperandInfo = (ops i64imm);
 728 }
 729 def VectorIndexB : Operand<i64>, ImmLeaf<i64, [{
 730   return ((uint64_t)Imm) < 16;
 731 }]> {
 732   let ParserMatchClass = VectorIndexBOperand;
 733   let PrintMethod = "printVectorIndex";
 734   let MIOperandInfo = (ops i64imm);
 735 }
 736 def VectorIndexH : Operand<i64>, ImmLeaf<i64, [{
 737   return ((uint64_t)Imm) < 8;
 738 }]> {
 739   let ParserMatchClass = VectorIndexHOperand;
 740   let PrintMethod = "printVectorIndex";
 741   let MIOperandInfo = (ops i64imm);
 742 }
 743 def VectorIndexS : Operand<i64>, ImmLeaf<i64, [{
 744   return ((uint64_t)Imm) < 4;
 745 }]> {
 746   let ParserMatchClass = VectorIndexSOperand;
 747   let PrintMethod = "printVectorIndex";
 748   let MIOperandInfo = (ops i64imm);
 749 }
 750 def VectorIndexD : Operand<i64>, ImmLeaf<i64, [{
 751   return ((uint64_t)Imm) < 2;
 752 }]> {
 753   let ParserMatchClass = VectorIndexDOperand;
 754   let PrintMethod = "printVectorIndex";
 755   let MIOperandInfo = (ops i64imm);
 756 }
 757
 758 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 759 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 760 // are encoded as the eight bit value 'abcdefgh'.
 761 def simdimmtype10 : Operand<i32>,
 762                     PatLeaf<(f64 fpimm), [{
 763       return AArch64_AM::isAdvSIMDModImmType10(N->getValueAPF()
 764                                                .bitcastToAPInt()
 765                                                .getZExtValue());
 766     }], SDNodeXForm<fpimm, [{
 767       APFloat InVal = N->getValueAPF();
 768       uint32_t enc = AArch64_AM::encodeAdvSIMDModImmType10(N->getValueAPF()
 769                                                            .bitcastToAPInt()
 770                                                            .getZExtValue());
 771       return CurDAG->getTargetConstant(enc, MVT::i32);
 772     }]>> {
 773   let ParserMatchClass = SIMDImmType10Operand;
 774   let PrintMethod = "printSIMDType10Operand";
 775 }
 776
 777
 778 //---
 779 // System management
 780 //---
 781
 782 // Base encoding for system instruction operands.
 783 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
 784 class BaseSystemI<bit L, dag oops, dag iops, string asm, string operands,
 785                   list<dag> pattern = []>
 786     : I<oops, iops, asm, operands, "", pattern> {
 787   let Inst{31-22} = 0b1101010100;
 788   let Inst{21}    = L;
 789 }
 790
 791 // System instructions which do not have an Rt register.
 792 class SimpleSystemI<bit L, dag iops, string asm, string operands,
 793                     list<dag> pattern = []>
 794     : BaseSystemI<L, (outs), iops, asm, operands, pattern> {
 795   let Inst{4-0} = 0b11111;
 796 }
 797
 798 // System instructions which have an Rt register.
 799 class RtSystemI<bit L, dag oops, dag iops, string asm, string operands>
 800     : BaseSystemI<L, oops, iops, asm, operands>,
 801       Sched<[WriteSys]> {
 802   bits<5> Rt;
 803   let Inst{4-0} = Rt;
 804 }
 805
 806 // Hint instructions that take both a CRm and a 3-bit immediate.
 807 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 808 // model patterns with sufficiently fine granularity
 809 let mayStore = 1, mayLoad = 1, hasSideEffects = 1 in
 810   class HintI<string mnemonic>
 811       : SimpleSystemI<0, (ins imm0_127:$imm), mnemonic#" $imm", "",
 812                       [(int_aarch64_hint imm0_127:$imm)]>,
 813         Sched<[WriteHint]> {
 814     bits <7> imm;
 815     let Inst{20-12} = 0b000110010;
 816     let Inst{11-5} = imm;
 817   }
 818
 819 // System instructions taking a single literal operand which encodes into
 820 // CRm. op2 differentiates the opcodes.
 821 def BarrierAsmOperand : AsmOperandClass {
 822   let Name = "Barrier";
 823   let ParserMethod = "tryParseBarrierOperand";
 824 }
 825 def barrier_op : Operand<i32> {
 826   let PrintMethod = "printBarrierOption";
 827   let ParserMatchClass = BarrierAsmOperand;
 828 }
 829 class CRmSystemI<Operand crmtype, bits<3> opc, string asm,
 830                  list<dag> pattern = []>
 831     : SimpleSystemI<0, (ins crmtype:$CRm), asm, "\t$CRm", pattern>,
 832       Sched<[WriteBarrier]> {
 833   bits<4> CRm;
 834   let Inst{20-12} = 0b000110011;
 835   let Inst{11-8} = CRm;
 836   let Inst{7-5} = opc;
 837 }
 838
 839 // MRS/MSR system instructions. These have different operand classes because
 840 // a different subset of registers can be accessed through each instruction.
 841 def MRSSystemRegisterOperand : AsmOperandClass {
 842   let Name = "MRSSystemRegister";
 843   let ParserMethod = "tryParseSysReg";
 844   let DiagnosticType = "MRS";
 845 }
 846 // concatenation of 1, op0, op1, CRn, CRm, op2. 16-bit immediate.
 847 def mrs_sysreg_op : Operand<i32> {
 848   let ParserMatchClass = MRSSystemRegisterOperand;
 849   let DecoderMethod = "DecodeMRSSystemRegister";
 850   let PrintMethod = "printMRSSystemRegister";
 851 }
 852
 853 def MSRSystemRegisterOperand : AsmOperandClass {
 854   let Name = "MSRSystemRegister";
 855   let ParserMethod = "tryParseSysReg";
 856   let DiagnosticType = "MSR";
 857 }
 858 def msr_sysreg_op : Operand<i32> {
 859   let ParserMatchClass = MSRSystemRegisterOperand;
 860   let DecoderMethod = "DecodeMSRSystemRegister";
 861   let PrintMethod = "printMSRSystemRegister";
 862 }
 863
 864 class MRSI : RtSystemI<1, (outs GPR64:$Rt), (ins mrs_sysreg_op:$systemreg),
 865                        "mrs", "\t$Rt, $systemreg"> {
 866   bits<15> systemreg;
 867   let Inst{20} = 1;
 868   let Inst{19-5} = systemreg;
 869 }
 870
 871 // FIXME: Some of these def NZCV, others don't. Best way to model that?
 872 // Explicitly modeling each of the system register as a register class
 873 // would do it, but feels like overkill at this point.
 874 class MSRI : RtSystemI<0, (outs), (ins msr_sysreg_op:$systemreg, GPR64:$Rt),
 875                        "msr", "\t$systemreg, $Rt"> {
 876   bits<15> systemreg;
 877   let Inst{20} = 1;
 878   let Inst{19-5} = systemreg;
 879 }
 880
 881 def SystemPStateFieldOperand : AsmOperandClass {
 882   let Name = "SystemPStateField";
 883   let ParserMethod = "tryParseSysReg";
 884 }
 885 def pstatefield_op : Operand<i32> {
 886   let ParserMatchClass = SystemPStateFieldOperand;
 887   let PrintMethod = "printSystemPStateField";
 888 }
 889
 890 let Defs = [NZCV] in
 891 class MSRpstateI
 892   : SimpleSystemI<0, (ins pstatefield_op:$pstate_field, imm0_15:$imm),
 893                   "msr", "\t$pstate_field, $imm">,
 894     Sched<[WriteSys]> {
 895   bits<6> pstatefield;
 896   bits<4> imm;
 897   let Inst{20-19} = 0b00;
 898   let Inst{18-16} = pstatefield{5-3};
 899   let Inst{15-12} = 0b0100;
 900   let Inst{11-8} = imm;
 901   let Inst{7-5} = pstatefield{2-0};
 902
 903   let DecoderMethod = "DecodeSystemPStateInstruction";
 904 }
 905
 906 // SYS and SYSL generic system instructions.
 907 def SysCRAsmOperand : AsmOperandClass {
 908   let Name = "SysCR";
 909   let ParserMethod = "tryParseSysCROperand";
 910 }
 911
 912 def sys_cr_op : Operand<i32> {
 913   let PrintMethod = "printSysCROperand";
 914   let ParserMatchClass = SysCRAsmOperand;
 915 }
 916
 917 class SystemXtI<bit L, string asm>
 918   : RtSystemI<L, (outs),
 919        (ins imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2, GPR64:$Rt),
 920        asm, "\t$op1, $Cn, $Cm, $op2, $Rt"> {
 921   bits<3> op1;
 922   bits<4> Cn;
 923   bits<4> Cm;
 924   bits<3> op2;
 925   let Inst{20-19} = 0b01;
 926   let Inst{18-16} = op1;
 927   let Inst{15-12} = Cn;
 928   let Inst{11-8}  = Cm;
 929   let Inst{7-5}   = op2;
 930 }
 931
 932 class SystemLXtI<bit L, string asm>
 933   : RtSystemI<L, (outs),
 934        (ins GPR64:$Rt, imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2),
 935        asm, "\t$Rt, $op1, $Cn, $Cm, $op2"> {
 936   bits<3> op1;
 937   bits<4> Cn;
 938   bits<4> Cm;
 939   bits<3> op2;
 940   let Inst{20-19} = 0b01;
 941   let Inst{18-16} = op1;
 942   let Inst{15-12} = Cn;
 943   let Inst{11-8}  = Cm;
 944   let Inst{7-5}   = op2;
 945 }
 946
 947
 948 // Branch (register) instructions:
 949 //
 950 //  case opc of
 951 //    0001 blr
 952 //    0000 br
 953 //    0101 dret
 954 //    0100 eret
 955 //    0010 ret
 956 //    otherwise UNDEFINED
 957 class BaseBranchReg<bits<4> opc, dag oops, dag iops, string asm,
 958                     string operands, list<dag> pattern>
 959     : I<oops, iops, asm, operands, "", pattern>, Sched<[WriteBrReg]> {
 960   let Inst{31-25} = 0b1101011;
 961   let Inst{24-21} = opc;
 962   let Inst{20-16} = 0b11111;
 963   let Inst{15-10} = 0b000000;
 964   let Inst{4-0}   = 0b00000;
 965 }
 966
 967 class BranchReg<bits<4> opc, string asm, list<dag> pattern>
 968     : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
 969   bits<5> Rn;
 970   let Inst{9-5} = Rn;
 971 }
 972
 973 let mayLoad = 0, mayStore = 0, hasSideEffects = 1, isReturn = 1 in
 974 class SpecialReturn<bits<4> opc, string asm>
 975     : BaseBranchReg<opc, (outs), (ins), asm, "", []> {
 976   let Inst{9-5} = 0b11111;
 977 }
 978
 979 //---
 980 // Conditional branch instruction.
 981 //---
 982
 983 // Condition code.
 984 // 4-bit immediate. Pretty-printed as <cc>
 985 def ccode : Operand<i32> {
 986   let PrintMethod = "printCondCode";
 987   let ParserMatchClass = CondCode;
 988 }
 989 def inv_ccode : Operand<i32> {
 990   // AL and NV are invalid in the aliases which use inv_ccode
 991   let PrintMethod = "printInverseCondCode";
 992   let ParserMatchClass = CondCode;
 993   let MCOperandPredicate = [{
 994     return MCOp.isImm() &&
 995            MCOp.getImm() != AArch64CC::AL &&
 996            MCOp.getImm() != AArch64CC::NV;
 997   }];
 998 }
 999
1000 // Conditional branch target. 19-bit immediate. The low two bits of the target
1001 // offset are implied zero and so are not part of the immediate.
1002 def PCRelLabel19Operand : AsmOperandClass {
1003   let Name = "PCRelLabel19";
1004   let DiagnosticType = "InvalidLabel";
1005 }
1006 def am_brcond : Operand<OtherVT> {
1007   let EncoderMethod = "getCondBranchTargetOpValue";
1008   let DecoderMethod = "DecodePCRelLabel19";
1009   let PrintMethod = "printAlignedLabel";
1010   let ParserMatchClass = PCRelLabel19Operand;
1011 }
1012
1013 class BranchCond : I<(outs), (ins ccode:$cond, am_brcond:$target),
1014                      "b", ".$cond\t$target", "",
1015                      [(AArch64brcond bb:$target, imm:$cond, NZCV)]>,
1016                    Sched<[WriteBr]> {
1017   let isBranch = 1;
1018   let isTerminator = 1;
1019   let Uses = [NZCV];
1020
1021   bits<4> cond;
1022   bits<19> target;
1023   let Inst{31-24} = 0b01010100;
1024   let Inst{23-5} = target;
1025   let Inst{4} = 0;
1026   let Inst{3-0} = cond;
1027 }
1028
1029 //---
1030 // Compare-and-branch instructions.
1031 //---
1032 class BaseCmpBranch<RegisterClass regtype, bit op, string asm, SDNode node>
1033     : I<(outs), (ins regtype:$Rt, am_brcond:$target),
1034          asm, "\t$Rt, $target", "",
1035          [(node regtype:$Rt, bb:$target)]>,
1036       Sched<[WriteBr]> {
1037   let isBranch = 1;
1038   let isTerminator = 1;
1039
1040   bits<5> Rt;
1041   bits<19> target;
1042   let Inst{30-25} = 0b011010;
1043   let Inst{24}    = op;
1044   let Inst{23-5}  = target;
1045   let Inst{4-0}   = Rt;
1046 }
1047
1048 multiclass CmpBranch<bit op, string asm, SDNode node> {
1049   def W : BaseCmpBranch<GPR32, op, asm, node> {
1050     let Inst{31} = 0;
1051   }
1052   def X : BaseCmpBranch<GPR64, op, asm, node> {
1053     let Inst{31} = 1;
1054   }
1055 }
1056
1057 //---
1058 // Test-bit-and-branch instructions.
1059 //---
1060 // Test-and-branch target. 14-bit sign-extended immediate. The low two bits of
1061 // the target offset are implied zero and so are not part of the immediate.
1062 def BranchTarget14Operand : AsmOperandClass {
1063   let Name = "BranchTarget14";
1064 }
1065 def am_tbrcond : Operand<OtherVT> {
1066   let EncoderMethod = "getTestBranchTargetOpValue";
1067   let PrintMethod = "printAlignedLabel";
1068   let ParserMatchClass = BranchTarget14Operand;
1069 }
1070
1071 // AsmOperand classes to emit (or not) special diagnostics
1072 def TBZImm0_31Operand : AsmOperandClass {
1073   let Name = "TBZImm0_31";
1074   let PredicateMethod = "isImm0_31";
1075   let RenderMethod = "addImm0_31Operands";
1076 }
1077 def TBZImm32_63Operand : AsmOperandClass {
1078   let Name = "Imm32_63";
1079   let DiagnosticType = "InvalidImm0_63";
1080 }
1081
1082 class tbz_imm0_31<AsmOperandClass matcher> : Operand<i64>, ImmLeaf<i64, [{
1083   return (((uint32_t)Imm) < 32);
1084 }]> {
1085   let ParserMatchClass = matcher;
1086 }
1087
1088 def tbz_imm0_31_diag : tbz_imm0_31<Imm0_31Operand>;
1089 def tbz_imm0_31_nodiag : tbz_imm0_31<TBZImm0_31Operand>;
1090
1091 def tbz_imm32_63 : Operand<i64>, ImmLeaf<i64, [{
1092   return (((uint32_t)Imm) > 31) && (((uint32_t)Imm) < 64);
1093 }]> {
1094   let ParserMatchClass = TBZImm32_63Operand;
1095 }
1096
1097 class BaseTestBranch<RegisterClass regtype, Operand immtype,
1098                      bit op, string asm, SDNode node>
1099     : I<(outs), (ins regtype:$Rt, immtype:$bit_off, am_tbrcond:$target),
1100        asm, "\t$Rt, $bit_off, $target", "",
1101        [(node regtype:$Rt, immtype:$bit_off, bb:$target)]>,
1102       Sched<[WriteBr]> {
1103   let isBranch = 1;
1104   let isTerminator = 1;
1105
1106   bits<5> Rt;
1107   bits<6> bit_off;
1108   bits<14> target;
1109
1110   let Inst{30-25} = 0b011011;
1111   let Inst{24}    = op;
1112   let Inst{23-19} = bit_off{4-0};
1113   let Inst{18-5}  = target;
1114   let Inst{4-0}   = Rt;
1115
1116   let DecoderMethod = "DecodeTestAndBranch";
1117 }
1118
1119 multiclass TestBranch<bit op, string asm, SDNode node> {
1120   def W : BaseTestBranch<GPR32, tbz_imm0_31_diag, op, asm, node> {
1121     let Inst{31} = 0;
1122   }
1123
1124   def X : BaseTestBranch<GPR64, tbz_imm32_63, op, asm, node> {
1125     let Inst{31} = 1;
1126   }
1127
1128   // Alias X-reg with 0-31 imm to W-Reg.
1129   def : InstAlias<asm # "\t$Rd, $imm, $target",
1130                   (!cast<Instruction>(NAME#"W") GPR32as64:$Rd,
1131                   tbz_imm0_31_nodiag:$imm, am_tbrcond:$target), 0>;
1132   def : Pat<(node GPR64:$Rn, tbz_imm0_31_diag:$imm, bb:$target),
1133             (!cast<Instruction>(NAME#"W") (EXTRACT_SUBREG GPR64:$Rn, sub_32),
1134             tbz_imm0_31_diag:$imm, bb:$target)>;
1135 }
1136
1137 //---
1138 // Unconditional branch (immediate) instructions.
1139 //---
1140 def BranchTarget26Operand : AsmOperandClass {
1141   let Name = "BranchTarget26";
1142   let DiagnosticType = "InvalidLabel";
1143 }
1144 def am_b_target : Operand<OtherVT> {
1145   let EncoderMethod = "getBranchTargetOpValue";
1146   let PrintMethod = "printAlignedLabel";
1147   let ParserMatchClass = BranchTarget26Operand;
1148 }
1149 def am_bl_target : Operand<i64> {
1150   let EncoderMethod = "getBranchTargetOpValue";
1151   let PrintMethod = "printAlignedLabel";
1152   let ParserMatchClass = BranchTarget26Operand;
1153 }
1154
1155 class BImm<bit op, dag iops, string asm, list<dag> pattern>
1156     : I<(outs), iops, asm, "\t$addr", "", pattern>, Sched<[WriteBr]> {
1157   bits<26> addr;
1158   let Inst{31}    = op;
1159   let Inst{30-26} = 0b00101;
1160   let Inst{25-0}  = addr;
1161
1162   let DecoderMethod = "DecodeUnconditionalBranch";
1163 }
1164
1165 class BranchImm<bit op, string asm, list<dag> pattern>
1166     : BImm<op, (ins am_b_target:$addr), asm, pattern>;
1167 class CallImm<bit op, string asm, list<dag> pattern>
1168     : BImm<op, (ins am_bl_target:$addr), asm, pattern>;
1169
1170 //---
1171 // Basic one-operand data processing instructions.
1172 //---
1173
1174 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1175 class BaseOneOperandData<bits<3> opc, RegisterClass regtype, string asm,
1176                          SDPatternOperator node>
1177   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
1178       [(set regtype:$Rd, (node regtype:$Rn))]>,
1179     Sched<[WriteI, ReadI]> {
1180   bits<5> Rd;
1181   bits<5> Rn;
1182
1183   let Inst{30-13} = 0b101101011000000000;
1184   let Inst{12-10} = opc;
1185   let Inst{9-5}   = Rn;
1186   let Inst{4-0}   = Rd;
1187 }
1188
1189 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1190 multiclass OneOperandData<bits<3> opc, string asm,
1191                           SDPatternOperator node = null_frag> {
1192   def Wr : BaseOneOperandData<opc, GPR32, asm, node> {
1193     let Inst{31} = 0;
1194   }
1195
1196   def Xr : BaseOneOperandData<opc, GPR64, asm, node> {
1197     let Inst{31} = 1;
1198   }
1199 }
1200
1201 class OneWRegData<bits<3> opc, string asm, SDPatternOperator node>
1202     : BaseOneOperandData<opc, GPR32, asm, node> {
1203   let Inst{31} = 0;
1204 }
1205
1206 class OneXRegData<bits<3> opc, string asm, SDPatternOperator node>
1207     : BaseOneOperandData<opc, GPR64, asm, node> {
1208   let Inst{31} = 1;
1209 }
1210
1211 //---
1212 // Basic two-operand data processing instructions.
1213 //---
1214 class BaseBaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1215                           list<dag> pattern>
1216     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1217         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1218       Sched<[WriteI, ReadI, ReadI]> {
1219   let Uses = [NZCV];
1220   bits<5> Rd;
1221   bits<5> Rn;
1222   bits<5> Rm;
1223   let Inst{30}    = isSub;
1224   let Inst{28-21} = 0b11010000;
1225   let Inst{20-16} = Rm;
1226   let Inst{15-10} = 0;
1227   let Inst{9-5}   = Rn;
1228   let Inst{4-0}   = Rd;
1229 }
1230
1231 class BaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1232                       SDNode OpNode>
1233     : BaseBaseAddSubCarry<isSub, regtype, asm,
1234         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV))]>;
1235
1236 class BaseAddSubCarrySetFlags<bit isSub, RegisterClass regtype, string asm,
1237                               SDNode OpNode>
1238     : BaseBaseAddSubCarry<isSub, regtype, asm,
1239         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV)),
1240          (implicit NZCV)]> {
1241   let Defs = [NZCV];
1242 }
1243
1244 multiclass AddSubCarry<bit isSub, string asm, string asm_setflags,
1245                        SDNode OpNode, SDNode OpNode_setflags> {
1246   def Wr : BaseAddSubCarry<isSub, GPR32, asm, OpNode> {
1247     let Inst{31} = 0;
1248     let Inst{29} = 0;
1249   }
1250   def Xr : BaseAddSubCarry<isSub, GPR64, asm, OpNode> {
1251     let Inst{31} = 1;
1252     let Inst{29} = 0;
1253   }
1254
1255   // Sets flags.
1256   def SWr : BaseAddSubCarrySetFlags<isSub, GPR32, asm_setflags,
1257                                     OpNode_setflags> {
1258     let Inst{31} = 0;
1259     let Inst{29} = 1;
1260   }
1261   def SXr : BaseAddSubCarrySetFlags<isSub, GPR64, asm_setflags,
1262                                     OpNode_setflags> {
1263     let Inst{31} = 1;
1264     let Inst{29} = 1;
1265   }
1266 }
1267
1268 class BaseTwoOperand<bits<4> opc, RegisterClass regtype, string asm,
1269                      SDPatternOperator OpNode>
1270   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1271       asm, "\t$Rd, $Rn, $Rm", "",
1272       [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]> {
1273   bits<5> Rd;
1274   bits<5> Rn;
1275   bits<5> Rm;
1276   let Inst{30-21} = 0b0011010110;
1277   let Inst{20-16} = Rm;
1278   let Inst{15-14} = 0b00;
1279   let Inst{13-10} = opc;
1280   let Inst{9-5}   = Rn;
1281   let Inst{4-0}   = Rd;
1282 }
1283
1284 class BaseDiv<bit isSigned, RegisterClass regtype, string asm,
1285               SDPatternOperator OpNode>
1286     : BaseTwoOperand<{0,0,1,?}, regtype, asm, OpNode> {
1287   let Inst{10}    = isSigned;
1288 }
1289
1290 multiclass Div<bit isSigned, string asm, SDPatternOperator OpNode> {
1291   def Wr : BaseDiv<isSigned, GPR32, asm, OpNode>,
1292            Sched<[WriteID32, ReadID, ReadID]> {
1293     let Inst{31} = 0;
1294   }
1295   def Xr : BaseDiv<isSigned, GPR64, asm, OpNode>,
1296            Sched<[WriteID64, ReadID, ReadID]> {
1297     let Inst{31} = 1;
1298   }
1299 }
1300
1301 class BaseShift<bits<2> shift_type, RegisterClass regtype, string asm,
1302                 SDPatternOperator OpNode = null_frag>
1303   : BaseTwoOperand<{1,0,?,?}, regtype, asm, OpNode>,
1304     Sched<[WriteIS, ReadI]> {
1305   let Inst{11-10} = shift_type;
1306 }
1307
1308 multiclass Shift<bits<2> shift_type, string asm, SDNode OpNode> {
1309   def Wr : BaseShift<shift_type, GPR32, asm> {
1310     let Inst{31} = 0;
1311   }
1312
1313   def Xr : BaseShift<shift_type, GPR64, asm, OpNode> {
1314     let Inst{31} = 1;
1315   }
1316
1317   def : Pat<(i32 (OpNode GPR32:$Rn, i64:$Rm)),
1318             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn,
1319                                              (EXTRACT_SUBREG i64:$Rm, sub_32))>;
1320
1321   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (zext GPR32:$Rm)))),
1322             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1323
1324   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (anyext GPR32:$Rm)))),
1325             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1326
1327   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (sext GPR32:$Rm)))),
1328             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1329 }
1330
1331 class ShiftAlias<string asm, Instruction inst, RegisterClass regtype>
1332     : InstAlias<asm#" $dst, $src1, $src2",
1333                 (inst regtype:$dst, regtype:$src1, regtype:$src2), 0>;
1334
1335 class BaseMulAccum<bit isSub, bits<3> opc, RegisterClass multype,
1336                        RegisterClass addtype, string asm,
1337                        list<dag> pattern>
1338   : I<(outs addtype:$Rd), (ins multype:$Rn, multype:$Rm, addtype:$Ra),
1339       asm, "\t$Rd, $Rn, $Rm, $Ra", "", pattern> {
1340   bits<5> Rd;
1341   bits<5> Rn;
1342   bits<5> Rm;
1343   bits<5> Ra;
1344   let Inst{30-24} = 0b0011011;
1345   let Inst{23-21} = opc;
1346   let Inst{20-16} = Rm;
1347   let Inst{15}    = isSub;
1348   let Inst{14-10} = Ra;
1349   let Inst{9-5}   = Rn;
1350   let Inst{4-0}   = Rd;
1351 }
1352
1353 multiclass MulAccum<bit isSub, string asm, SDNode AccNode> {
1354   def Wrrr : BaseMulAccum<isSub, 0b000, GPR32, GPR32, asm,
1355       [(set GPR32:$Rd, (AccNode GPR32:$Ra, (mul GPR32:$Rn, GPR32:$Rm)))]>,
1356       Sched<[WriteIM32, ReadIM, ReadIM, ReadIMA]> {
1357     let Inst{31} = 0;
1358   }
1359
1360   def Xrrr : BaseMulAccum<isSub, 0b000, GPR64, GPR64, asm,
1361       [(set GPR64:$Rd, (AccNode GPR64:$Ra, (mul GPR64:$Rn, GPR64:$Rm)))]>,
1362       Sched<[WriteIM64, ReadIM, ReadIM, ReadIMA]> {
1363     let Inst{31} = 1;
1364   }
1365 }
1366
1367 class WideMulAccum<bit isSub, bits<3> opc, string asm,
1368                    SDNode AccNode, SDNode ExtNode>
1369   : BaseMulAccum<isSub, opc, GPR32, GPR64, asm,
1370     [(set GPR64:$Rd, (AccNode GPR64:$Ra,
1371                             (mul (ExtNode GPR32:$Rn), (ExtNode GPR32:$Rm))))]>,
1372     Sched<[WriteIM32, ReadIM, ReadIM, ReadIMA]> {
1373   let Inst{31} = 1;
1374 }
1375
1376 class MulHi<bits<3> opc, string asm, SDNode OpNode>
1377   : I<(outs GPR64:$Rd), (ins GPR64:$Rn, GPR64:$Rm),
1378       asm, "\t$Rd, $Rn, $Rm", "",
1379       [(set GPR64:$Rd, (OpNode GPR64:$Rn, GPR64:$Rm))]>,
1380     Sched<[WriteIM64, ReadIM, ReadIM]> {
1381   bits<5> Rd;
1382   bits<5> Rn;
1383   bits<5> Rm;
1384   let Inst{31-24} = 0b10011011;
1385   let Inst{23-21} = opc;
1386   let Inst{20-16} = Rm;
1387   let Inst{15}    = 0;
1388   let Inst{9-5}   = Rn;
1389   let Inst{4-0}   = Rd;
1390
1391   // The Ra field of SMULH and UMULH is unused: it should be assembled as 31
1392   // (i.e. all bits 1) but is ignored by the processor.
1393   let PostEncoderMethod = "fixMulHigh";
1394 }
1395
1396 class MulAccumWAlias<string asm, Instruction inst>
1397     : InstAlias<asm#" $dst, $src1, $src2",
1398                 (inst GPR32:$dst, GPR32:$src1, GPR32:$src2, WZR)>;
1399 class MulAccumXAlias<string asm, Instruction inst>
1400     : InstAlias<asm#" $dst, $src1, $src2",
1401                 (inst GPR64:$dst, GPR64:$src1, GPR64:$src2, XZR)>;
1402 class WideMulAccumAlias<string asm, Instruction inst>
1403     : InstAlias<asm#" $dst, $src1, $src2",
1404                 (inst GPR64:$dst, GPR32:$src1, GPR32:$src2, XZR)>;
1405
1406 class BaseCRC32<bit sf, bits<2> sz, bit C, RegisterClass StreamReg,
1407               SDPatternOperator OpNode, string asm>
1408   : I<(outs GPR32:$Rd), (ins GPR32:$Rn, StreamReg:$Rm),
1409       asm, "\t$Rd, $Rn, $Rm", "",
1410       [(set GPR32:$Rd, (OpNode GPR32:$Rn, StreamReg:$Rm))]>,
1411     Sched<[WriteISReg, ReadI, ReadISReg]> {
1412   bits<5> Rd;
1413   bits<5> Rn;
1414   bits<5> Rm;
1415
1416   let Inst{31} = sf;
1417   let Inst{30-21} = 0b0011010110;
1418   let Inst{20-16} = Rm;
1419   let Inst{15-13} = 0b010;
1420   let Inst{12} = C;
1421   let Inst{11-10} = sz;
1422   let Inst{9-5} = Rn;
1423   let Inst{4-0} = Rd;
1424   let Predicates = [HasCRC];
1425 }
1426
1427 //---
1428 // Address generation.
1429 //---
1430
1431 class ADRI<bit page, string asm, Operand adr, list<dag> pattern>
1432     : I<(outs GPR64:$Xd), (ins adr:$label), asm, "\t$Xd, $label", "",
1433         pattern>,
1434       Sched<[WriteI]> {
1435   bits<5>  Xd;
1436   bits<21> label;
1437   let Inst{31}    = page;
1438   let Inst{30-29} = label{1-0};
1439   let Inst{28-24} = 0b10000;
1440   let Inst{23-5}  = label{20-2};
1441   let Inst{4-0}   = Xd;
1442
1443   let DecoderMethod = "DecodeAdrInstruction";
1444 }
1445
1446 //---
1447 // Move immediate.
1448 //---
1449
1450 def movimm32_imm : Operand<i32> {
1451   let ParserMatchClass = Imm0_65535Operand;
1452   let EncoderMethod = "getMoveWideImmOpValue";
1453   let PrintMethod = "printHexImm";
1454 }
1455 def movimm32_shift : Operand<i32> {
1456   let PrintMethod = "printShifter";
1457   let ParserMatchClass = MovImm32ShifterOperand;
1458 }
1459 def movimm64_shift : Operand<i32> {
1460   let PrintMethod = "printShifter";
1461   let ParserMatchClass = MovImm64ShifterOperand;
1462 }
1463
1464 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1465 class BaseMoveImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1466                         string asm>
1467   : I<(outs regtype:$Rd), (ins movimm32_imm:$imm, shifter:$shift),
1468        asm, "\t$Rd, $imm$shift", "", []>,
1469     Sched<[WriteImm]> {
1470   bits<5> Rd;
1471   bits<16> imm;
1472   bits<6> shift;
1473   let Inst{30-29} = opc;
1474   let Inst{28-23} = 0b100101;
1475   let Inst{22-21} = shift{5-4};
1476   let Inst{20-5}  = imm;
1477   let Inst{4-0}   = Rd;
1478
1479   let DecoderMethod = "DecodeMoveImmInstruction";
1480 }
1481
1482 multiclass MoveImmediate<bits<2> opc, string asm> {
1483   def Wi : BaseMoveImmediate<opc, GPR32, movimm32_shift, asm> {
1484     let Inst{31} = 0;
1485   }
1486
1487   def Xi : BaseMoveImmediate<opc, GPR64, movimm64_shift, asm> {
1488     let Inst{31} = 1;
1489   }
1490 }
1491
1492 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1493 class BaseInsertImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1494                           string asm>
1495   : I<(outs regtype:$Rd),
1496       (ins regtype:$src, movimm32_imm:$imm, shifter:$shift),
1497        asm, "\t$Rd, $imm$shift", "$src = $Rd", []>,
1498     Sched<[WriteI, ReadI]> {
1499   bits<5> Rd;
1500   bits<16> imm;
1501   bits<6> shift;
1502   let Inst{30-29} = opc;
1503   let Inst{28-23} = 0b100101;
1504   let Inst{22-21} = shift{5-4};
1505   let Inst{20-5}  = imm;
1506   let Inst{4-0}   = Rd;
1507
1508   let DecoderMethod = "DecodeMoveImmInstruction";
1509 }
1510
1511 multiclass InsertImmediate<bits<2> opc, string asm> {
1512   def Wi : BaseInsertImmediate<opc, GPR32, movimm32_shift, asm> {
1513     let Inst{31} = 0;
1514   }
1515
1516   def Xi : BaseInsertImmediate<opc, GPR64, movimm64_shift, asm> {
1517     let Inst{31} = 1;
1518   }
1519 }
1520
1521 //---
1522 // Add/Subtract
1523 //---
1524
1525 class BaseAddSubImm<bit isSub, bit setFlags, RegisterClass dstRegtype,
1526                     RegisterClass srcRegtype, addsub_shifted_imm immtype,
1527                     string asm, SDPatternOperator OpNode>
1528     : I<(outs dstRegtype:$Rd), (ins srcRegtype:$Rn, immtype:$imm),
1529         asm, "\t$Rd, $Rn, $imm", "",
1530         [(set dstRegtype:$Rd, (OpNode srcRegtype:$Rn, immtype:$imm))]>,
1531       Sched<[WriteI, ReadI]>  {
1532   bits<5>  Rd;
1533   bits<5>  Rn;
1534   bits<14> imm;
1535   let Inst{30}    = isSub;
1536   let Inst{29}    = setFlags;
1537   let Inst{28-24} = 0b10001;
1538   let Inst{23-22} = imm{13-12}; // '00' => lsl #0, '01' => lsl #12
1539   let Inst{21-10} = imm{11-0};
1540   let Inst{9-5}   = Rn;
1541   let Inst{4-0}   = Rd;
1542   let DecoderMethod = "DecodeBaseAddSubImm";
1543 }
1544
1545 class BaseAddSubRegPseudo<RegisterClass regtype,
1546                           SDPatternOperator OpNode>
1547     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1548              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
1549       Sched<[WriteI, ReadI, ReadI]>;
1550
1551 class BaseAddSubSReg<bit isSub, bit setFlags, RegisterClass regtype,
1552                      arith_shifted_reg shifted_regtype, string asm,
1553                      SDPatternOperator OpNode>
1554     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1555         asm, "\t$Rd, $Rn, $Rm", "",
1556         [(set regtype:$Rd, (OpNode regtype:$Rn, shifted_regtype:$Rm))]>,
1557       Sched<[WriteISReg, ReadI, ReadISReg]> {
1558   // The operands are in order to match the 'addr' MI operands, so we
1559   // don't need an encoder method and by-name matching. Just use the default
1560   // in-order handling. Since we're using by-order, make sure the names
1561   // do not match.
1562   bits<5> dst;
1563   bits<5> src1;
1564   bits<5> src2;
1565   bits<8> shift;
1566   let Inst{30}    = isSub;
1567   let Inst{29}    = setFlags;
1568   let Inst{28-24} = 0b01011;
1569   let Inst{23-22} = shift{7-6};
1570   let Inst{21}    = 0;
1571   let Inst{20-16} = src2;
1572   let Inst{15-10} = shift{5-0};
1573   let Inst{9-5}   = src1;
1574   let Inst{4-0}   = dst;
1575
1576   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1577 }
1578
1579 class BaseAddSubEReg<bit isSub, bit setFlags, RegisterClass dstRegtype,
1580                      RegisterClass src1Regtype, Operand src2Regtype,
1581                      string asm, SDPatternOperator OpNode>
1582     : I<(outs dstRegtype:$R1),
1583         (ins src1Regtype:$R2, src2Regtype:$R3),
1584         asm, "\t$R1, $R2, $R3", "",
1585         [(set dstRegtype:$R1, (OpNode src1Regtype:$R2, src2Regtype:$R3))]>,
1586       Sched<[WriteIEReg, ReadI, ReadIEReg]> {
1587   bits<5> Rd;
1588   bits<5> Rn;
1589   bits<5> Rm;
1590   bits<6> ext;
1591   let Inst{30}    = isSub;
1592   let Inst{29}    = setFlags;
1593   let Inst{28-24} = 0b01011;
1594   let Inst{23-21} = 0b001;
1595   let Inst{20-16} = Rm;
1596   let Inst{15-13} = ext{5-3};
1597   let Inst{12-10} = ext{2-0};
1598   let Inst{9-5}   = Rn;
1599   let Inst{4-0}   = Rd;
1600
1601   let DecoderMethod = "DecodeAddSubERegInstruction";
1602 }
1603
1604 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1605 class BaseAddSubEReg64<bit isSub, bit setFlags, RegisterClass dstRegtype,
1606                        RegisterClass src1Regtype, RegisterClass src2Regtype,
1607                        Operand ext_op, string asm>
1608     : I<(outs dstRegtype:$Rd),
1609         (ins src1Regtype:$Rn, src2Regtype:$Rm, ext_op:$ext),
1610         asm, "\t$Rd, $Rn, $Rm$ext", "", []>,
1611       Sched<[WriteIEReg, ReadI, ReadIEReg]> {
1612   bits<5> Rd;
1613   bits<5> Rn;
1614   bits<5> Rm;
1615   bits<6> ext;
1616   let Inst{30}    = isSub;
1617   let Inst{29}    = setFlags;
1618   let Inst{28-24} = 0b01011;
1619   let Inst{23-21} = 0b001;
1620   let Inst{20-16} = Rm;
1621   let Inst{15}    = ext{5};
1622   let Inst{12-10} = ext{2-0};
1623   let Inst{9-5}   = Rn;
1624   let Inst{4-0}   = Rd;
1625
1626   let DecoderMethod = "DecodeAddSubERegInstruction";
1627 }
1628
1629 // Aliases for register+register add/subtract.
1630 class AddSubRegAlias<string asm, Instruction inst, RegisterClass dstRegtype,
1631                      RegisterClass src1Regtype, RegisterClass src2Regtype,
1632                      int shiftExt>
1633     : InstAlias<asm#" $dst, $src1, $src2",
1634                 (inst dstRegtype:$dst, src1Regtype:$src1, src2Regtype:$src2,
1635                       shiftExt)>;
1636
1637 multiclass AddSub<bit isSub, string mnemonic,
1638                   SDPatternOperator OpNode = null_frag> {
1639   let hasSideEffects = 0 in {
1640   // Add/Subtract immediate
1641   def Wri  : BaseAddSubImm<isSub, 0, GPR32sp, GPR32sp, addsub_shifted_imm32,
1642                            mnemonic, OpNode> {
1643     let Inst{31} = 0;
1644   }
1645   def Xri  : BaseAddSubImm<isSub, 0, GPR64sp, GPR64sp, addsub_shifted_imm64,
1646                            mnemonic, OpNode> {
1647     let Inst{31} = 1;
1648   }
1649
1650   // Add/Subtract register - Only used for CodeGen
1651   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1652   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1653
1654   // Add/Subtract shifted register
1655   def Wrs : BaseAddSubSReg<isSub, 0, GPR32, arith_shifted_reg32, mnemonic,
1656                            OpNode> {
1657     let Inst{31} = 0;
1658   }
1659   def Xrs : BaseAddSubSReg<isSub, 0, GPR64, arith_shifted_reg64, mnemonic,
1660                            OpNode> {
1661     let Inst{31} = 1;
1662   }
1663   }
1664
1665   // Add/Subtract extended register
1666   let AddedComplexity = 1, hasSideEffects = 0 in {
1667   def Wrx : BaseAddSubEReg<isSub, 0, GPR32sp, GPR32sp,
1668                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1669     let Inst{31} = 0;
1670   }
1671   def Xrx : BaseAddSubEReg<isSub, 0, GPR64sp, GPR64sp,
1672                            arith_extended_reg32to64<i64>, mnemonic, OpNode> {
1673     let Inst{31} = 1;
1674   }
1675   }
1676
1677   def Xrx64 : BaseAddSubEReg64<isSub, 0, GPR64sp, GPR64sp, GPR64,
1678                                arith_extendlsl64, mnemonic> {
1679     // UXTX and SXTX only.
1680     let Inst{14-13} = 0b11;
1681     let Inst{31} = 1;
1682   }
1683
1684   // Register/register aliases with no shift when SP is not used.
1685   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1686                        GPR32, GPR32, GPR32, 0>;
1687   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1688                        GPR64, GPR64, GPR64, 0>;
1689
1690   // Register/register aliases with no shift when either the destination or
1691   // first source register is SP.
1692   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1693                        GPR32sponly, GPR32sp, GPR32, 16>; // UXTW #0
1694   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1695                        GPR32sp, GPR32sponly, GPR32, 16>; // UXTW #0
1696   def : AddSubRegAlias<mnemonic,
1697                        !cast<Instruction>(NAME#"Xrx64"),
1698                        GPR64sponly, GPR64sp, GPR64, 24>; // UXTX #0
1699   def : AddSubRegAlias<mnemonic,
1700                        !cast<Instruction>(NAME#"Xrx64"),
1701                        GPR64sp, GPR64sponly, GPR64, 24>; // UXTX #0
1702 }
1703
1704 multiclass AddSubS<bit isSub, string mnemonic, SDNode OpNode, string cmp> {
1705   let isCompare = 1, Defs = [NZCV] in {
1706   // Add/Subtract immediate
1707   def Wri  : BaseAddSubImm<isSub, 1, GPR32, GPR32sp, addsub_shifted_imm32,
1708                            mnemonic, OpNode> {
1709     let Inst{31} = 0;
1710   }
1711   def Xri  : BaseAddSubImm<isSub, 1, GPR64, GPR64sp, addsub_shifted_imm64,
1712                            mnemonic, OpNode> {
1713     let Inst{31} = 1;
1714   }
1715
1716   // Add/Subtract register
1717   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1718   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1719
1720   // Add/Subtract shifted register
1721   def Wrs : BaseAddSubSReg<isSub, 1, GPR32, arith_shifted_reg32, mnemonic,
1722                            OpNode> {
1723     let Inst{31} = 0;
1724   }
1725   def Xrs : BaseAddSubSReg<isSub, 1, GPR64, arith_shifted_reg64, mnemonic,
1726                            OpNode> {
1727     let Inst{31} = 1;
1728   }
1729
1730   // Add/Subtract extended register
1731   let AddedComplexity = 1 in {
1732   def Wrx : BaseAddSubEReg<isSub, 1, GPR32, GPR32sp,
1733                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1734     let Inst{31} = 0;
1735   }
1736   def Xrx : BaseAddSubEReg<isSub, 1, GPR64, GPR64sp,
1737                            arith_extended_reg32<i64>, mnemonic, OpNode> {
1738     let Inst{31} = 1;
1739   }
1740   }
1741
1742   def Xrx64 : BaseAddSubEReg64<isSub, 1, GPR64, GPR64sp, GPR64,
1743                                arith_extendlsl64, mnemonic> {
1744     // UXTX and SXTX only.
1745     let Inst{14-13} = 0b11;
1746     let Inst{31} = 1;
1747   }
1748   } // Defs = [NZCV]
1749
1750   // Compare aliases
1751   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Wri")
1752                   WZR, GPR32sp:$src, addsub_shifted_imm32:$imm), 5>;
1753   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Xri")
1754                   XZR, GPR64sp:$src, addsub_shifted_imm64:$imm), 5>;
1755   def : InstAlias<cmp#" $src1, $src2$sh", (!cast<Instruction>(NAME#"Wrx")
1756                   WZR, GPR32sp:$src1, GPR32:$src2, arith_extend:$sh), 4>;
1757   def : InstAlias<cmp#" $src1, $src2$sh", (!cast<Instruction>(NAME#"Xrx")
1758                   XZR, GPR64sp:$src1, GPR32:$src2, arith_extend:$sh), 4>;
1759   def : InstAlias<cmp#" $src1, $src2$sh", (!cast<Instruction>(NAME#"Xrx64")
1760                   XZR, GPR64sp:$src1, GPR64:$src2, arith_extendlsl64:$sh), 4>;
1761   def : InstAlias<cmp#" $src1, $src2$sh", (!cast<Instruction>(NAME#"Wrs")
1762                   WZR, GPR32:$src1, GPR32:$src2, arith_shift32:$sh), 4>;
1763   def : InstAlias<cmp#" $src1, $src2$sh", (!cast<Instruction>(NAME#"Xrs")
1764                   XZR, GPR64:$src1, GPR64:$src2, arith_shift64:$sh), 4>;
1765
1766   // Compare shorthands
1767   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Wrs")
1768                   WZR, GPR32:$src1, GPR32:$src2, 0), 5>;
1769   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Xrs")
1770                   XZR, GPR64:$src1, GPR64:$src2, 0), 5>;
1771   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Wrx")
1772                   WZR, GPR32sponly:$src1, GPR32:$src2, 16), 5>;
1773   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Xrx64")
1774                   XZR, GPR64sponly:$src1, GPR64:$src2, 24), 5>;
1775
1776   // Register/register aliases with no shift when SP is not used.
1777   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1778                        GPR32, GPR32, GPR32, 0>;
1779   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1780                        GPR64, GPR64, GPR64, 0>;
1781
1782   // Register/register aliases with no shift when the first source register
1783   // is SP.
1784   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1785                        GPR32, GPR32sponly, GPR32, 16>; // UXTW #0
1786   def : AddSubRegAlias<mnemonic,
1787                        !cast<Instruction>(NAME#"Xrx64"),
1788                        GPR64, GPR64sponly, GPR64, 24>; // UXTX #0
1789 }
1790
1791 //---
1792 // Extract
1793 //---
1794 def SDTA64EXTR : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
1795                                       SDTCisPtrTy<3>]>;
1796 def AArch64Extr : SDNode<"AArch64ISD::EXTR", SDTA64EXTR>;
1797
1798 class BaseExtractImm<RegisterClass regtype, Operand imm_type, string asm,
1799                      list<dag> patterns>
1800     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, imm_type:$imm),
1801          asm, "\t$Rd, $Rn, $Rm, $imm", "", patterns>,
1802       Sched<[WriteExtr, ReadExtrHi]> {
1803   bits<5> Rd;
1804   bits<5> Rn;
1805   bits<5> Rm;
1806   bits<6> imm;
1807
1808   let Inst{30-23} = 0b00100111;
1809   let Inst{21}    = 0;
1810   let Inst{20-16} = Rm;
1811   let Inst{15-10} = imm;
1812   let Inst{9-5}   = Rn;
1813   let Inst{4-0}   = Rd;
1814 }
1815
1816 multiclass ExtractImm<string asm> {
1817   def Wrri : BaseExtractImm<GPR32, imm0_31, asm,
1818                       [(set GPR32:$Rd,
1819                         (AArch64Extr GPR32:$Rn, GPR32:$Rm, imm0_31:$imm))]> {
1820     let Inst{31} = 0;
1821     let Inst{22} = 0;
1822     // imm<5> must be zero.
1823     let imm{5}   = 0;
1824   }
1825   def Xrri : BaseExtractImm<GPR64, imm0_63, asm,
1826                       [(set GPR64:$Rd,
1827                         (AArch64Extr GPR64:$Rn, GPR64:$Rm, imm0_63:$imm))]> {
1828
1829     let Inst{31} = 1;
1830     let Inst{22} = 1;
1831   }
1832 }
1833
1834 //---
1835 // Bitfield
1836 //---
1837
1838 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1839 class BaseBitfieldImm<bits<2> opc,
1840                       RegisterClass regtype, Operand imm_type, string asm>
1841     : I<(outs regtype:$Rd), (ins regtype:$Rn, imm_type:$immr, imm_type:$imms),
1842          asm, "\t$Rd, $Rn, $immr, $imms", "", []>,
1843       Sched<[WriteIS, ReadI]> {
1844   bits<5> Rd;
1845   bits<5> Rn;
1846   bits<6> immr;
1847   bits<6> imms;
1848
1849   let Inst{30-29} = opc;
1850   let Inst{28-23} = 0b100110;
1851   let Inst{21-16} = immr;
1852   let Inst{15-10} = imms;
1853   let Inst{9-5}   = Rn;
1854   let Inst{4-0}   = Rd;
1855 }
1856
1857 multiclass BitfieldImm<bits<2> opc, string asm> {
1858   def Wri : BaseBitfieldImm<opc, GPR32, imm0_31, asm> {
1859     let Inst{31} = 0;
1860     let Inst{22} = 0;
1861     // imms<5> and immr<5> must be zero, else ReservedValue().
1862     let Inst{21} = 0;
1863     let Inst{15} = 0;
1864   }
1865   def Xri : BaseBitfieldImm<opc, GPR64, imm0_63, asm> {
1866     let Inst{31} = 1;
1867     let Inst{22} = 1;
1868   }
1869 }
1870
1871 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1872 class BaseBitfieldImmWith2RegArgs<bits<2> opc,
1873                       RegisterClass regtype, Operand imm_type, string asm>
1874     : I<(outs regtype:$Rd), (ins regtype:$src, regtype:$Rn, imm_type:$immr,
1875                              imm_type:$imms),
1876          asm, "\t$Rd, $Rn, $immr, $imms", "$src = $Rd", []>,
1877       Sched<[WriteIS, ReadI]> {
1878   bits<5> Rd;
1879   bits<5> Rn;
1880   bits<6> immr;
1881   bits<6> imms;
1882
1883   let Inst{30-29} = opc;
1884   let Inst{28-23} = 0b100110;
1885   let Inst{21-16} = immr;
1886   let Inst{15-10} = imms;
1887   let Inst{9-5}   = Rn;
1888   let Inst{4-0}   = Rd;
1889 }
1890
1891 multiclass BitfieldImmWith2RegArgs<bits<2> opc, string asm> {
1892   def Wri : BaseBitfieldImmWith2RegArgs<opc, GPR32, imm0_31, asm> {
1893     let Inst{31} = 0;
1894     let Inst{22} = 0;
1895     // imms<5> and immr<5> must be zero, else ReservedValue().
1896     let Inst{21} = 0;
1897     let Inst{15} = 0;
1898   }
1899   def Xri : BaseBitfieldImmWith2RegArgs<opc, GPR64, imm0_63, asm> {
1900     let Inst{31} = 1;
1901     let Inst{22} = 1;
1902   }
1903 }
1904
1905 //---
1906 // Logical
1907 //---
1908
1909 // Logical (immediate)
1910 class BaseLogicalImm<bits<2> opc, RegisterClass dregtype,
1911                      RegisterClass sregtype, Operand imm_type, string asm,
1912                      list<dag> pattern>
1913     : I<(outs dregtype:$Rd), (ins sregtype:$Rn, imm_type:$imm),
1914          asm, "\t$Rd, $Rn, $imm", "", pattern>,
1915       Sched<[WriteI, ReadI]> {
1916   bits<5>  Rd;
1917   bits<5>  Rn;
1918   bits<13> imm;
1919   let Inst{30-29} = opc;
1920   let Inst{28-23} = 0b100100;
1921   let Inst{22}    = imm{12};
1922   let Inst{21-16} = imm{11-6};
1923   let Inst{15-10} = imm{5-0};
1924   let Inst{9-5}   = Rn;
1925   let Inst{4-0}   = Rd;
1926
1927   let DecoderMethod = "DecodeLogicalImmInstruction";
1928 }
1929
1930 // Logical (shifted register)
1931 class BaseLogicalSReg<bits<2> opc, bit N, RegisterClass regtype,
1932                       logical_shifted_reg shifted_regtype, string asm,
1933                       list<dag> pattern>
1934     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1935         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1936       Sched<[WriteISReg, ReadI, ReadISReg]> {
1937   // The operands are in order to match the 'addr' MI operands, so we
1938   // don't need an encoder method and by-name matching. Just use the default
1939   // in-order handling. Since we're using by-order, make sure the names
1940   // do not match.
1941   bits<5> dst;
1942   bits<5> src1;
1943   bits<5> src2;
1944   bits<8> shift;
1945   let Inst{30-29} = opc;
1946   let Inst{28-24} = 0b01010;
1947   let Inst{23-22} = shift{7-6};
1948   let Inst{21}    = N;
1949   let Inst{20-16} = src2;
1950   let Inst{15-10} = shift{5-0};
1951   let Inst{9-5}   = src1;
1952   let Inst{4-0}   = dst;
1953
1954   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1955 }
1956
1957 // Aliases for register+register logical instructions.
1958 class LogicalRegAlias<string asm, Instruction inst, RegisterClass regtype>
1959     : InstAlias<asm#" $dst, $src1, $src2",
1960                 (inst regtype:$dst, regtype:$src1, regtype:$src2, 0)>;
1961
1962 multiclass LogicalImm<bits<2> opc, string mnemonic, SDNode OpNode,
1963                       string Alias> {
1964   let AddedComplexity = 6 in
1965   def Wri : BaseLogicalImm<opc, GPR32sp, GPR32, logical_imm32, mnemonic,
1966                            [(set GPR32sp:$Rd, (OpNode GPR32:$Rn,
1967                                                logical_imm32:$imm))]> {
1968     let Inst{31} = 0;
1969     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1970   }
1971   let AddedComplexity = 6 in
1972   def Xri : BaseLogicalImm<opc, GPR64sp, GPR64, logical_imm64, mnemonic,
1973                            [(set GPR64sp:$Rd, (OpNode GPR64:$Rn,
1974                                                logical_imm64:$imm))]> {
1975     let Inst{31} = 1;
1976   }
1977
1978   def : InstAlias<Alias # " $Rd, $Rn, $imm",
1979                   (!cast<Instruction>(NAME # "Wri") GPR32sp:$Rd, GPR32:$Rn,
1980                       logical_imm32_not:$imm), 0>;
1981   def : InstAlias<Alias # " $Rd, $Rn, $imm",
1982                   (!cast<Instruction>(NAME # "Xri") GPR64sp:$Rd, GPR64:$Rn,
1983                        logical_imm64_not:$imm), 0>;
1984 }
1985
1986 multiclass LogicalImmS<bits<2> opc, string mnemonic, SDNode OpNode,
1987                        string Alias> {
1988   let isCompare = 1, Defs = [NZCV] in {
1989   def Wri  : BaseLogicalImm<opc, GPR32, GPR32, logical_imm32, mnemonic,
1990       [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_imm32:$imm))]> {
1991     let Inst{31} = 0;
1992     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1993   }
1994   def Xri  : BaseLogicalImm<opc, GPR64, GPR64, logical_imm64, mnemonic,
1995       [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_imm64:$imm))]> {
1996     let Inst{31} = 1;
1997   }
1998   } // end Defs = [NZCV]
1999
2000   def : InstAlias<Alias # " $Rd, $Rn, $imm",
2001                   (!cast<Instruction>(NAME # "Wri") GPR32:$Rd, GPR32:$Rn,
2002                       logical_imm32_not:$imm), 0>;
2003   def : InstAlias<Alias # " $Rd, $Rn, $imm",
2004                   (!cast<Instruction>(NAME # "Xri") GPR64:$Rd, GPR64:$Rn,
2005                        logical_imm64_not:$imm), 0>;
2006 }
2007
2008 class BaseLogicalRegPseudo<RegisterClass regtype, SDPatternOperator OpNode>
2009     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
2010              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
2011       Sched<[WriteI, ReadI, ReadI]>;
2012
2013 // Split from LogicalImm as not all instructions have both.
2014 multiclass LogicalReg<bits<2> opc, bit N, string mnemonic,
2015                       SDPatternOperator OpNode> {
2016   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
2017   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
2018
2019   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
2020                             [(set GPR32:$Rd, (OpNode GPR32:$Rn,
2021                                                  logical_shifted_reg32:$Rm))]> {
2022     let Inst{31} = 0;
2023   }
2024   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
2025                             [(set GPR64:$Rd, (OpNode GPR64:$Rn,
2026                                                  logical_shifted_reg64:$Rm))]> {
2027     let Inst{31} = 1;
2028   }
2029
2030   def : LogicalRegAlias<mnemonic,
2031                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
2032   def : LogicalRegAlias<mnemonic,
2033                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
2034 }
2035
2036 // Split from LogicalReg to allow setting NZCV Defs
2037 multiclass LogicalRegS<bits<2> opc, bit N, string mnemonic,
2038                        SDPatternOperator OpNode = null_frag> {
2039   let Defs = [NZCV], mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
2040   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
2041   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
2042
2043   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
2044             [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_shifted_reg32:$Rm))]> {
2045     let Inst{31} = 0;
2046   }
2047   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
2048             [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_shifted_reg64:$Rm))]> {
2049     let Inst{31} = 1;
2050   }
2051   } // Defs = [NZCV]
2052
2053   def : LogicalRegAlias<mnemonic,
2054                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
2055   def : LogicalRegAlias<mnemonic,
2056                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
2057 }
2058
2059 //---
2060 // Conditionally set flags
2061 //---
2062
2063 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
2064 class BaseCondSetFlagsImm<bit op, RegisterClass regtype, string asm>
2065     : I<(outs), (ins regtype:$Rn, imm0_31:$imm, imm0_15:$nzcv, ccode:$cond),
2066          asm, "\t$Rn, $imm, $nzcv, $cond", "", []>,
2067       Sched<[WriteI, ReadI]> {
2068   let Uses = [NZCV];
2069   let Defs = [NZCV];
2070
2071   bits<5> Rn;
2072   bits<5> imm;
2073   bits<4> nzcv;
2074   bits<4> cond;
2075
2076   let Inst{30}    = op;
2077   let Inst{29-21} = 0b111010010;
2078   let Inst{20-16} = imm;
2079   let Inst{15-12} = cond;
2080   let Inst{11-10} = 0b10;
2081   let Inst{9-5}   = Rn;
2082   let Inst{4}     = 0b0;
2083   let Inst{3-0}   = nzcv;
2084 }
2085
2086 multiclass CondSetFlagsImm<bit op, string asm> {
2087   def Wi : BaseCondSetFlagsImm<op, GPR32, asm> {
2088     let Inst{31} = 0;
2089   }
2090   def Xi : BaseCondSetFlagsImm<op, GPR64, asm> {
2091     let Inst{31} = 1;
2092   }
2093 }
2094
2095 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
2096 class BaseCondSetFlagsReg<bit op, RegisterClass regtype, string asm>
2097     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
2098          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
2099       Sched<[WriteI, ReadI, ReadI]> {
2100   let Uses = [NZCV];
2101   let Defs = [NZCV];
2102
2103   bits<5> Rn;
2104   bits<5> Rm;
2105   bits<4> nzcv;
2106   bits<4> cond;
2107
2108   let Inst{30}    = op;
2109   let Inst{29-21} = 0b111010010;
2110   let Inst{20-16} = Rm;
2111   let Inst{15-12} = cond;
2112   let Inst{11-10} = 0b00;
2113   let Inst{9-5}   = Rn;
2114   let Inst{4}     = 0b0;
2115   let Inst{3-0}   = nzcv;
2116 }
2117
2118 multiclass CondSetFlagsReg<bit op, string asm> {
2119   def Wr : BaseCondSetFlagsReg<op, GPR32, asm> {
2120     let Inst{31} = 0;
2121   }
2122   def Xr : BaseCondSetFlagsReg<op, GPR64, asm> {
2123     let Inst{31} = 1;
2124   }
2125 }
2126
2127 //---
2128 // Conditional select
2129 //---
2130
2131 class BaseCondSelect<bit op, bits<2> op2, RegisterClass regtype, string asm>
2132     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
2133          asm, "\t$Rd, $Rn, $Rm, $cond", "",
2134          [(set regtype:$Rd,
2135                (AArch64csel regtype:$Rn, regtype:$Rm, (i32 imm:$cond), NZCV))]>,
2136       Sched<[WriteI, ReadI, ReadI]> {
2137   let Uses = [NZCV];
2138
2139   bits<5> Rd;
2140   bits<5> Rn;
2141   bits<5> Rm;
2142   bits<4> cond;
2143
2144   let Inst{30}    = op;
2145   let Inst{29-21} = 0b011010100;
2146   let Inst{20-16} = Rm;
2147   let Inst{15-12} = cond;
2148   let Inst{11-10} = op2;
2149   let Inst{9-5}   = Rn;
2150   let Inst{4-0}   = Rd;
2151 }
2152
2153 multiclass CondSelect<bit op, bits<2> op2, string asm> {
2154   def Wr : BaseCondSelect<op, op2, GPR32, asm> {
2155     let Inst{31} = 0;
2156   }
2157   def Xr : BaseCondSelect<op, op2, GPR64, asm> {
2158     let Inst{31} = 1;
2159   }
2160 }
2161
2162 class BaseCondSelectOp<bit op, bits<2> op2, RegisterClass regtype, string asm,
2163                        PatFrag frag>
2164     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
2165          asm, "\t$Rd, $Rn, $Rm, $cond", "",
2166          [(set regtype:$Rd,
2167                (AArch64csel regtype:$Rn, (frag regtype:$Rm),
2168                (i32 imm:$cond), NZCV))]>,
2169       Sched<[WriteI, ReadI, ReadI]> {
2170   let Uses = [NZCV];
2171
2172   bits<5> Rd;
2173   bits<5> Rn;
2174   bits<5> Rm;
2175   bits<4> cond;
2176
2177   let Inst{30}    = op;
2178   let Inst{29-21} = 0b011010100;
2179   let Inst{20-16} = Rm;
2180   let Inst{15-12} = cond;
2181   let Inst{11-10} = op2;
2182   let Inst{9-5}   = Rn;
2183   let Inst{4-0}   = Rd;
2184 }
2185
2186 def inv_cond_XFORM : SDNodeXForm<imm, [{
2187   AArch64CC::CondCode CC = static_cast<AArch64CC::CondCode>(N->getZExtValue());
2188   return CurDAG->getTargetConstant(AArch64CC::getInvertedCondCode(CC), MVT::i32);
2189 }]>;
2190
2191 multiclass CondSelectOp<bit op, bits<2> op2, string asm, PatFrag frag> {
2192   def Wr : BaseCondSelectOp<op, op2, GPR32, asm, frag> {
2193     let Inst{31} = 0;
2194   }
2195   def Xr : BaseCondSelectOp<op, op2, GPR64, asm, frag> {
2196     let Inst{31} = 1;
2197   }
2198
2199   def : Pat<(AArch64csel (frag GPR32:$Rm), GPR32:$Rn, (i32 imm:$cond), NZCV),
2200             (!cast<Instruction>(NAME # Wr) GPR32:$Rn, GPR32:$Rm,
2201                                            (inv_cond_XFORM imm:$cond))>;
2202
2203   def : Pat<(AArch64csel (frag GPR64:$Rm), GPR64:$Rn, (i32 imm:$cond), NZCV),
2204             (!cast<Instruction>(NAME # Xr) GPR64:$Rn, GPR64:$Rm,
2205                                            (inv_cond_XFORM imm:$cond))>;
2206 }
2207
2208 //---
2209 // Special Mask Value
2210 //---
2211 def maski8_or_more : Operand<i32>,
2212   ImmLeaf<i32, [{ return (Imm & 0xff) == 0xff; }]> {
2213 }
2214 def maski16_or_more : Operand<i32>,
2215   ImmLeaf<i32, [{ return (Imm & 0xffff) == 0xffff; }]> {
2216 }
2217
2218
2219 //---
2220 // Load/store
2221 //---
2222
2223 // (unsigned immediate)
2224 // Indexed for 8-bit registers. offset is in range [0,4095].
2225 def am_indexed8 : ComplexPattern<i64, 2, "SelectAddrModeIndexed8", []>;
2226 def am_indexed16 : ComplexPattern<i64, 2, "SelectAddrModeIndexed16", []>;
2227 def am_indexed32 : ComplexPattern<i64, 2, "SelectAddrModeIndexed32", []>;
2228 def am_indexed64 : ComplexPattern<i64, 2, "SelectAddrModeIndexed64", []>;
2229 def am_indexed128 : ComplexPattern<i64, 2, "SelectAddrModeIndexed128", []>;
2230
2231 class UImm12OffsetOperand<int Scale> : AsmOperandClass {
2232   let Name = "UImm12Offset" # Scale;
2233   let RenderMethod = "addUImm12OffsetOperands<" # Scale # ">";
2234   let PredicateMethod = "isUImm12Offset<" # Scale # ">";
2235   let DiagnosticType = "InvalidMemoryIndexed" # Scale;
2236 }
2237
2238 def UImm12OffsetScale1Operand : UImm12OffsetOperand<1>;
2239 def UImm12OffsetScale2Operand : UImm12OffsetOperand<2>;
2240 def UImm12OffsetScale4Operand : UImm12OffsetOperand<4>;
2241 def UImm12OffsetScale8Operand : UImm12OffsetOperand<8>;
2242 def UImm12OffsetScale16Operand : UImm12OffsetOperand<16>;
2243
2244 class uimm12_scaled<int Scale> : Operand<i64> {
2245   let ParserMatchClass
2246    = !cast<AsmOperandClass>("UImm12OffsetScale" # Scale # "Operand");
2247   let EncoderMethod
2248    = "getLdStUImm12OpValue<AArch64::fixup_aarch64_ldst_imm12_scale" # Scale # ">";
2249   let PrintMethod = "printUImm12Offset<" # Scale # ">";
2250 }
2251
2252 def uimm12s1 : uimm12_scaled<1>;
2253 def uimm12s2 : uimm12_scaled<2>;
2254 def uimm12s4 : uimm12_scaled<4>;
2255 def uimm12s8 : uimm12_scaled<8>;
2256 def uimm12s16 : uimm12_scaled<16>;
2257
2258 class BaseLoadStoreUI<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2259                       string asm, list<dag> pattern>
2260     : I<oops, iops, asm, "\t$Rt, [$Rn, $offset]", "", pattern> {
2261   bits<5> Rt;
2262
2263   bits<5> Rn;
2264   bits<12> offset;
2265
2266   let Inst{31-30} = sz;
2267   let Inst{29-27} = 0b111;
2268   let Inst{26}    = V;
2269   let Inst{25-24} = 0b01;
2270   let Inst{23-22} = opc;
2271   let Inst{21-10} = offset;
2272   let Inst{9-5}   = Rn;
2273   let Inst{4-0}   = Rt;
2274
2275   let DecoderMethod = "DecodeUnsignedLdStInstruction";
2276 }
2277
2278 multiclass LoadUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2279                   Operand indextype, string asm, list<dag> pattern> {
2280   let AddedComplexity = 10, mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2281   def ui : BaseLoadStoreUI<sz, V, opc, (outs regtype:$Rt),
2282                            (ins GPR64sp:$Rn, indextype:$offset),
2283                            asm, pattern>,
2284            Sched<[WriteLD]>;
2285
2286   def : InstAlias<asm # " $Rt, [$Rn]",
2287                   (!cast<Instruction>(NAME # "ui") regtype:$Rt, GPR64sp:$Rn, 0)>;
2288 }
2289
2290 multiclass StoreUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2291              Operand indextype, string asm, list<dag> pattern> {
2292   let AddedComplexity = 10, mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2293   def ui : BaseLoadStoreUI<sz, V, opc, (outs),
2294                            (ins regtype:$Rt, GPR64sp:$Rn, indextype:$offset),
2295                            asm, pattern>,
2296            Sched<[WriteST]>;
2297
2298   def : InstAlias<asm # " $Rt, [$Rn]",
2299                   (!cast<Instruction>(NAME # "ui") regtype:$Rt, GPR64sp:$Rn, 0)>;
2300 }
2301
2302 def PrefetchOperand : AsmOperandClass {
2303   let Name = "Prefetch";
2304   let ParserMethod = "tryParsePrefetch";
2305 }
2306 def prfop : Operand<i32> {
2307   let PrintMethod = "printPrefetchOp";
2308   let ParserMatchClass = PrefetchOperand;
2309 }
2310
2311 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2312 class PrefetchUI<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2313     : BaseLoadStoreUI<sz, V, opc,
2314                       (outs), (ins prfop:$Rt, GPR64sp:$Rn, uimm12s8:$offset),
2315                       asm, pat>,
2316       Sched<[WriteLD]>;
2317
2318 //---
2319 // Load literal
2320 //---
2321
2322 // Load literal address: 19-bit immediate. The low two bits of the target
2323 // offset are implied zero and so are not part of the immediate.
2324 def am_ldrlit : Operand<OtherVT> {
2325   let EncoderMethod = "getLoadLiteralOpValue";
2326   let DecoderMethod = "DecodePCRelLabel19";
2327   let PrintMethod = "printAlignedLabel";
2328   let ParserMatchClass = PCRelLabel19Operand;
2329 }
2330
2331 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2332 class LoadLiteral<bits<2> opc, bit V, RegisterClass regtype, string asm>
2333     : I<(outs regtype:$Rt), (ins am_ldrlit:$label),
2334         asm, "\t$Rt, $label", "", []>,
2335       Sched<[WriteLD]> {
2336   bits<5> Rt;
2337   bits<19> label;
2338   let Inst{31-30} = opc;
2339   let Inst{29-27} = 0b011;
2340   let Inst{26}    = V;
2341   let Inst{25-24} = 0b00;
2342   let Inst{23-5}  = label;
2343   let Inst{4-0}   = Rt;
2344 }
2345
2346 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2347 class PrefetchLiteral<bits<2> opc, bit V, string asm, list<dag> pat>
2348     : I<(outs), (ins prfop:$Rt, am_ldrlit:$label),
2349         asm, "\t$Rt, $label", "", pat>,
2350       Sched<[WriteLD]> {
2351   bits<5> Rt;
2352   bits<19> label;
2353   let Inst{31-30} = opc;
2354   let Inst{29-27} = 0b011;
2355   let Inst{26}    = V;
2356   let Inst{25-24} = 0b00;
2357   let Inst{23-5}  = label;
2358   let Inst{4-0}   = Rt;
2359 }
2360
2361 //---
2362 // Load/store register offset
2363 //---
2364
2365 def ro_Xindexed8 : ComplexPattern<i64, 4, "SelectAddrModeXRO<8>", []>;
2366 def ro_Xindexed16 : ComplexPattern<i64, 4, "SelectAddrModeXRO<16>", []>;
2367 def ro_Xindexed32 : ComplexPattern<i64, 4, "SelectAddrModeXRO<32>", []>;
2368 def ro_Xindexed64 : ComplexPattern<i64, 4, "SelectAddrModeXRO<64>", []>;
2369 def ro_Xindexed128 : ComplexPattern<i64, 4, "SelectAddrModeXRO<128>", []>;
2370
2371 def ro_Windexed8 : ComplexPattern<i64, 4, "SelectAddrModeWRO<8>", []>;
2372 def ro_Windexed16 : ComplexPattern<i64, 4, "SelectAddrModeWRO<16>", []>;
2373 def ro_Windexed32 : ComplexPattern<i64, 4, "SelectAddrModeWRO<32>", []>;
2374 def ro_Windexed64 : ComplexPattern<i64, 4, "SelectAddrModeWRO<64>", []>;
2375 def ro_Windexed128 : ComplexPattern<i64, 4, "SelectAddrModeWRO<128>", []>;
2376
2377 class MemExtendOperand<string Reg, int Width> : AsmOperandClass {
2378   let Name = "Mem" # Reg # "Extend" # Width;
2379   let PredicateMethod = "isMem" # Reg # "Extend<" # Width # ">";
2380   let RenderMethod = "addMemExtendOperands";
2381   let DiagnosticType = "InvalidMemory" # Reg # "Extend" # Width;
2382 }
2383
2384 def MemWExtend8Operand : MemExtendOperand<"W", 8> {
2385   // The address "[x0, x1, lsl #0]" actually maps to the variant which performs
2386   // the trivial shift.
2387   let RenderMethod = "addMemExtend8Operands";
2388 }
2389 def MemWExtend16Operand : MemExtendOperand<"W", 16>;
2390 def MemWExtend32Operand : MemExtendOperand<"W", 32>;
2391 def MemWExtend64Operand : MemExtendOperand<"W", 64>;
2392 def MemWExtend128Operand : MemExtendOperand<"W", 128>;
2393
2394 def MemXExtend8Operand : MemExtendOperand<"X", 8> {
2395   // The address "[x0, x1, lsl #0]" actually maps to the variant which performs
2396   // the trivial shift.
2397   let RenderMethod = "addMemExtend8Operands";
2398 }
2399 def MemXExtend16Operand : MemExtendOperand<"X", 16>;
2400 def MemXExtend32Operand : MemExtendOperand<"X", 32>;
2401 def MemXExtend64Operand : MemExtendOperand<"X", 64>;
2402 def MemXExtend128Operand : MemExtendOperand<"X", 128>;
2403
2404 class ro_extend<AsmOperandClass ParserClass, string Reg, int Width>
2405         : Operand<i32> {
2406   let ParserMatchClass = ParserClass;
2407   let PrintMethod = "printMemExtend<'" # Reg # "', " # Width # ">";
2408   let DecoderMethod = "DecodeMemExtend";
2409   let EncoderMethod = "getMemExtendOpValue";
2410   let MIOperandInfo = (ops i32imm:$signed, i32imm:$doshift);
2411 }
2412
2413 def ro_Wextend8   : ro_extend<MemWExtend8Operand,   "w", 8>;
2414 def ro_Wextend16  : ro_extend<MemWExtend16Operand,  "w", 16>;
2415 def ro_Wextend32  : ro_extend<MemWExtend32Operand,  "w", 32>;
2416 def ro_Wextend64  : ro_extend<MemWExtend64Operand,  "w", 64>;
2417 def ro_Wextend128 : ro_extend<MemWExtend128Operand, "w", 128>;
2418
2419 def ro_Xextend8   : ro_extend<MemXExtend8Operand,   "x", 8>;
2420 def ro_Xextend16  : ro_extend<MemXExtend16Operand,  "x", 16>;
2421 def ro_Xextend32  : ro_extend<MemXExtend32Operand,  "x", 32>;
2422 def ro_Xextend64  : ro_extend<MemXExtend64Operand,  "x", 64>;
2423 def ro_Xextend128 : ro_extend<MemXExtend128Operand, "x", 128>;
2424
2425 class ROAddrMode<ComplexPattern windex, ComplexPattern xindex,
2426                   Operand wextend, Operand xextend>  {
2427   // CodeGen-level pattern covering the entire addressing mode.
2428   ComplexPattern Wpat = windex;
2429   ComplexPattern Xpat = xindex;
2430
2431   // Asm-level Operand covering the valid "uxtw #3" style syntax.
2432   Operand Wext = wextend;
2433   Operand Xext = xextend;
2434 }
2435
2436 def ro8 : ROAddrMode<ro_Windexed8, ro_Xindexed8, ro_Wextend8, ro_Xextend8>;
2437 def ro16 : ROAddrMode<ro_Windexed16, ro_Xindexed16, ro_Wextend16, ro_Xextend16>;
2438 def ro32 : ROAddrMode<ro_Windexed32, ro_Xindexed32, ro_Wextend32, ro_Xextend32>;
2439 def ro64 : ROAddrMode<ro_Windexed64, ro_Xindexed64, ro_Wextend64, ro_Xextend64>;
2440 def ro128 : ROAddrMode<ro_Windexed128, ro_Xindexed128, ro_Wextend128,
2441                        ro_Xextend128>;
2442
2443 class LoadStore8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2444                       string asm, dag ins, dag outs, list<dag> pat>
2445     : I<ins, outs, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat> {
2446   bits<5> Rt;
2447   bits<5> Rn;
2448   bits<5> Rm;
2449   bits<2> extend;
2450   let Inst{31-30} = sz;
2451   let Inst{29-27} = 0b111;
2452   let Inst{26}    = V;
2453   let Inst{25-24} = 0b00;
2454   let Inst{23-22} = opc;
2455   let Inst{21}    = 1;
2456   let Inst{20-16} = Rm;
2457   let Inst{15}    = extend{1}; // sign extend Rm?
2458   let Inst{14}    = 1;
2459   let Inst{12}    = extend{0}; // do shift?
2460   let Inst{11-10} = 0b10;
2461   let Inst{9-5}   = Rn;
2462   let Inst{4-0}   = Rt;
2463 }
2464
2465 class ROInstAlias<string asm, RegisterClass regtype, Instruction INST>
2466   : InstAlias<asm # " $Rt, [$Rn, $Rm]",
2467               (INST regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, 0, 0)>;
2468
2469 multiclass Load8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2470                    string asm, ValueType Ty, SDPatternOperator loadop> {
2471   let AddedComplexity = 10 in
2472   def roW : LoadStore8RO<sz, V, opc, regtype, asm,
2473                  (outs regtype:$Rt),
2474                  (ins GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$extend),
2475                  [(set (Ty regtype:$Rt),
2476                        (loadop (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
2477                                              ro_Wextend8:$extend)))]>,
2478            Sched<[WriteLDIdx, ReadAdrBase]> {
2479     let Inst{13} = 0b0;
2480   }
2481
2482   let AddedComplexity = 10 in
2483   def roX : LoadStore8RO<sz, V, opc, regtype, asm,
2484                  (outs regtype:$Rt),
2485                  (ins GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$extend),
2486                  [(set (Ty regtype:$Rt),
2487                        (loadop (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
2488                                              ro_Xextend8:$extend)))]>,
2489            Sched<[WriteLDIdx, ReadAdrBase]> {
2490     let Inst{13} = 0b1;
2491   }
2492
2493   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2494 }
2495
2496 multiclass Store8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2497                     string asm, ValueType Ty, SDPatternOperator storeop> {
2498   let AddedComplexity = 10 in
2499   def roW : LoadStore8RO<sz, V, opc, regtype, asm, (outs),
2500                  (ins regtype:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$extend),
2501                  [(storeop (Ty regtype:$Rt),
2502                            (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
2503                                          ro_Wextend8:$extend))]>,
2504             Sched<[WriteSTIdx, ReadAdrBase]> {
2505     let Inst{13} = 0b0;
2506   }
2507
2508   let AddedComplexity = 10 in
2509   def roX : LoadStore8RO<sz, V, opc, regtype, asm, (outs),
2510                  (ins regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$extend),
2511                  [(storeop (Ty regtype:$Rt),
2512                            (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
2513                                          ro_Xextend8:$extend))]>,
2514             Sched<[WriteSTIdx, ReadAdrBase]> {
2515     let Inst{13} = 0b1;
2516   }
2517
2518   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2519 }
2520
2521 class LoadStore16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2522                       string asm, dag ins, dag outs, list<dag> pat>
2523     : I<ins, outs, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat> {
2524   bits<5> Rt;
2525   bits<5> Rn;
2526   bits<5> Rm;
2527   bits<2> extend;
2528   let Inst{31-30} = sz;
2529   let Inst{29-27} = 0b111;
2530   let Inst{26}    = V;
2531   let Inst{25-24} = 0b00;
2532   let Inst{23-22} = opc;
2533   let Inst{21}    = 1;
2534   let Inst{20-16} = Rm;
2535   let Inst{15}    = extend{1}; // sign extend Rm?
2536   let Inst{14}    = 1;
2537   let Inst{12}    = extend{0}; // do shift?
2538   let Inst{11-10} = 0b10;
2539   let Inst{9-5}   = Rn;
2540   let Inst{4-0}   = Rt;
2541 }
2542
2543 multiclass Load16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2544                     string asm, ValueType Ty, SDPatternOperator loadop> {
2545   let AddedComplexity = 10 in
2546   def roW : LoadStore16RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2547                  (ins GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend),
2548                  [(set (Ty regtype:$Rt),
2549                        (loadop (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
2550                                               ro_Wextend16:$extend)))]>,
2551             Sched<[WriteLDIdx, ReadAdrBase]> {
2552     let Inst{13} = 0b0;
2553   }
2554
2555   let AddedComplexity = 10 in
2556   def roX : LoadStore16RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2557                  (ins GPR64sp:$Rn, GPR64:$Rm, ro_Xextend16:$extend),
2558                  [(set (Ty regtype:$Rt),
2559                        (loadop (ro_Xindexed16 GPR64sp:$Rn, GPR64:$Rm,
2560                                              ro_Xextend16:$extend)))]>,
2561             Sched<[WriteLDIdx, ReadAdrBase]> {
2562     let Inst{13} = 0b1;
2563   }
2564
2565   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2566 }
2567
2568 multiclass Store16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2569                      string asm, ValueType Ty, SDPatternOperator storeop> {
2570   let AddedComplexity = 10 in
2571   def roW : LoadStore16RO<sz, V, opc, regtype, asm, (outs),
2572                 (ins regtype:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend),
2573                 [(storeop (Ty regtype:$Rt),
2574                           (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
2575                                          ro_Wextend16:$extend))]>,
2576            Sched<[WriteSTIdx, ReadAdrBase]> {
2577     let Inst{13} = 0b0;
2578   }
2579
2580   let AddedComplexity = 10 in
2581   def roX : LoadStore16RO<sz, V, opc, regtype, asm, (outs),
2582                 (ins regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend16:$extend),
2583                 [(storeop (Ty regtype:$Rt),
2584                           (ro_Xindexed16 GPR64sp:$Rn, GPR64:$Rm,
2585                                          ro_Xextend16:$extend))]>,
2586            Sched<[WriteSTIdx, ReadAdrBase]> {
2587     let Inst{13} = 0b1;
2588   }
2589
2590   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2591 }
2592
2593 class LoadStore32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2594                       string asm, dag ins, dag outs, list<dag> pat>
2595     : I<ins, outs, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat> {
2596   bits<5> Rt;
2597   bits<5> Rn;
2598   bits<5> Rm;
2599   bits<2> extend;
2600   let Inst{31-30} = sz;
2601   let Inst{29-27} = 0b111;
2602   let Inst{26}    = V;
2603   let Inst{25-24} = 0b00;
2604   let Inst{23-22} = opc;
2605   let Inst{21}    = 1;
2606   let Inst{20-16} = Rm;
2607   let Inst{15}    = extend{1}; // sign extend Rm?
2608   let Inst{14}    = 1;
2609   let Inst{12}    = extend{0}; // do shift?
2610   let Inst{11-10} = 0b10;
2611   let Inst{9-5}   = Rn;
2612   let Inst{4-0}   = Rt;
2613 }
2614
2615 multiclass Load32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2616                     string asm, ValueType Ty, SDPatternOperator loadop> {
2617   let AddedComplexity = 10 in
2618   def roW : LoadStore32RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2619                  (ins GPR64sp:$Rn, GPR32:$Rm, ro_Wextend32:$extend),
2620                  [(set (Ty regtype:$Rt),
2621                        (loadop (ro_Windexed32 GPR64sp:$Rn, GPR32:$Rm,
2622                                               ro_Wextend32:$extend)))]>,
2623            Sched<[WriteLDIdx, ReadAdrBase]> {
2624     let Inst{13} = 0b0;
2625   }
2626
2627   let AddedComplexity = 10 in
2628   def roX : LoadStore32RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2629                  (ins GPR64sp:$Rn, GPR64:$Rm, ro_Xextend32:$extend),
2630                  [(set (Ty regtype:$Rt),
2631                        (loadop (ro_Xindexed32 GPR64sp:$Rn, GPR64:$Rm,
2632                                               ro_Xextend32:$extend)))]>,
2633            Sched<[WriteLDIdx, ReadAdrBase]> {
2634     let Inst{13} = 0b1;
2635   }
2636
2637   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2638 }
2639
2640 multiclass Store32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2641                      string asm, ValueType Ty, SDPatternOperator storeop> {
2642   let AddedComplexity = 10 in
2643   def roW : LoadStore32RO<sz, V, opc, regtype, asm, (outs),
2644                 (ins regtype:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend32:$extend),
2645                 [(storeop (Ty regtype:$Rt),
2646                           (ro_Windexed32 GPR64sp:$Rn, GPR32:$Rm,
2647                                          ro_Wextend32:$extend))]>,
2648             Sched<[WriteSTIdx, ReadAdrBase]> {
2649     let Inst{13} = 0b0;
2650   }
2651
2652   let AddedComplexity = 10 in
2653   def roX : LoadStore32RO<sz, V, opc, regtype, asm, (outs),
2654                 (ins regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend32:$extend),
2655                 [(storeop (Ty regtype:$Rt),
2656                           (ro_Xindexed32 GPR64sp:$Rn, GPR64:$Rm,
2657                                         ro_Xextend32:$extend))]>,
2658             Sched<[WriteSTIdx, ReadAdrBase]> {
2659     let Inst{13} = 0b1;
2660   }
2661
2662   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2663 }
2664
2665 class LoadStore64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2666                       string asm, dag ins, dag outs, list<dag> pat>
2667     : I<ins, outs, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat> {
2668   bits<5> Rt;
2669   bits<5> Rn;
2670   bits<5> Rm;
2671   bits<2> extend;
2672   let Inst{31-30} = sz;
2673   let Inst{29-27} = 0b111;
2674   let Inst{26}    = V;
2675   let Inst{25-24} = 0b00;
2676   let Inst{23-22} = opc;
2677   let Inst{21}    = 1;
2678   let Inst{20-16} = Rm;
2679   let Inst{15}    = extend{1}; // sign extend Rm?
2680   let Inst{14}    = 1;
2681   let Inst{12}    = extend{0}; // do shift?
2682   let Inst{11-10} = 0b10;
2683   let Inst{9-5}   = Rn;
2684   let Inst{4-0}   = Rt;
2685 }
2686
2687 multiclass Load64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2688                     string asm, ValueType Ty, SDPatternOperator loadop> {
2689   let AddedComplexity = 10, mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2690   def roW : LoadStore64RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2691                 (ins GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend),
2692                 [(set (Ty regtype:$Rt),
2693                       (loadop (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
2694                                              ro_Wextend64:$extend)))]>,
2695            Sched<[WriteLDIdx, ReadAdrBase]> {
2696     let Inst{13} = 0b0;
2697   }
2698
2699   let AddedComplexity = 10, mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2700   def roX : LoadStore64RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2701                 (ins GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend),
2702                  [(set (Ty regtype:$Rt),
2703                        (loadop (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
2704                                               ro_Xextend64:$extend)))]>,
2705            Sched<[WriteLDIdx, ReadAdrBase]> {
2706     let Inst{13} = 0b1;
2707   }
2708
2709   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2710 }
2711
2712 multiclass Store64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2713                      string asm, ValueType Ty, SDPatternOperator storeop> {
2714   let AddedComplexity = 10, mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2715   def roW : LoadStore64RO<sz, V, opc, regtype, asm, (outs),
2716                 (ins regtype:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend),
2717                 [(storeop (Ty regtype:$Rt),
2718                           (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
2719                                          ro_Wextend64:$extend))]>,
2720             Sched<[WriteSTIdx, ReadAdrBase]> {
2721     let Inst{13} = 0b0;
2722   }
2723
2724   let AddedComplexity = 10, mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2725   def roX : LoadStore64RO<sz, V, opc, regtype, asm, (outs),
2726                 (ins regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend),
2727                 [(storeop (Ty regtype:$Rt),
2728                           (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
2729                                          ro_Xextend64:$extend))]>,
2730             Sched<[WriteSTIdx, ReadAdrBase]> {
2731     let Inst{13} = 0b1;
2732   }
2733
2734   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2735 }
2736
2737 class LoadStore128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2738                       string asm, dag ins, dag outs, list<dag> pat>
2739     : I<ins, outs, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat> {
2740   bits<5> Rt;
2741   bits<5> Rn;
2742   bits<5> Rm;
2743   bits<2> extend;
2744   let Inst{31-30} = sz;
2745   let Inst{29-27} = 0b111;
2746   let Inst{26}    = V;
2747   let Inst{25-24} = 0b00;
2748   let Inst{23-22} = opc;
2749   let Inst{21}    = 1;
2750   let Inst{20-16} = Rm;
2751   let Inst{15}    = extend{1}; // sign extend Rm?
2752   let Inst{14}    = 1;
2753   let Inst{12}    = extend{0}; // do shift?
2754   let Inst{11-10} = 0b10;
2755   let Inst{9-5}   = Rn;
2756   let Inst{4-0}   = Rt;
2757 }
2758
2759 multiclass Load128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2760                      string asm, ValueType Ty, SDPatternOperator loadop> {
2761   let AddedComplexity = 10, mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2762   def roW : LoadStore128RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2763                 (ins GPR64sp:$Rn, GPR32:$Rm, ro_Wextend128:$extend),
2764                  [(set (Ty regtype:$Rt),
2765                        (loadop (ro_Windexed128 GPR64sp:$Rn, GPR32:$Rm,
2766                                                ro_Wextend128:$extend)))]>,
2767             Sched<[WriteLDIdx, ReadAdrBase]> {
2768     let Inst{13} = 0b0;
2769   }
2770
2771   let AddedComplexity = 10, mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2772   def roX : LoadStore128RO<sz, V, opc, regtype, asm, (outs regtype:$Rt),
2773                 (ins GPR64sp:$Rn, GPR64:$Rm, ro_Xextend128:$extend),
2774                  [(set (Ty regtype:$Rt),
2775                        (loadop (ro_Xindexed128 GPR64sp:$Rn, GPR64:$Rm,
2776                                                ro_Xextend128:$extend)))]>,
2777             Sched<[WriteLDIdx, ReadAdrBase]> {
2778     let Inst{13} = 0b1;
2779   }
2780
2781   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2782 }
2783
2784 multiclass Store128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2785                       string asm, ValueType Ty, SDPatternOperator storeop> {
2786   let AddedComplexity = 10, mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2787   def roW : LoadStore128RO<sz, V, opc, regtype, asm, (outs),
2788                (ins regtype:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend128:$extend),
2789                 [(storeop (Ty regtype:$Rt),
2790                           (ro_Windexed128 GPR64sp:$Rn, GPR32:$Rm,
2791                                           ro_Wextend128:$extend))]>,
2792             Sched<[WriteSTIdx, ReadAdrBase]> {
2793     let Inst{13} = 0b0;
2794   }
2795
2796   let AddedComplexity = 10, mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2797   def roX : LoadStore128RO<sz, V, opc, regtype, asm, (outs),
2798                (ins regtype:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend128:$extend),
2799                 [(storeop (Ty regtype:$Rt),
2800                           (ro_Xindexed128 GPR64sp:$Rn, GPR64:$Rm,
2801                                           ro_Xextend128:$extend))]>,
2802             Sched<[WriteSTIdx, ReadAdrBase]> {
2803     let Inst{13} = 0b1;
2804   }
2805
2806   def : ROInstAlias<asm, regtype, !cast<Instruction>(NAME # "roX")>;
2807 }
2808
2809 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2810 class BasePrefetchRO<bits<2> sz, bit V, bits<2> opc, dag outs, dag ins,
2811                      string asm, list<dag> pat>
2812     : I<outs, ins, asm, "\t$Rt, [$Rn, $Rm, $extend]", "", pat>,
2813       Sched<[WriteLD]> {
2814   bits<5> Rt;
2815   bits<5> Rn;
2816   bits<5> Rm;
2817   bits<2> extend;
2818   let Inst{31-30} = sz;
2819   let Inst{29-27} = 0b111;
2820   let Inst{26}    = V;
2821   let Inst{25-24} = 0b00;
2822   let Inst{23-22} = opc;
2823   let Inst{21}    = 1;
2824   let Inst{20-16} = Rm;
2825   let Inst{15}    = extend{1}; // sign extend Rm?
2826   let Inst{14}    = 1;
2827   let Inst{12}    = extend{0}; // do shift?
2828   let Inst{11-10} = 0b10;
2829   let Inst{9-5}   = Rn;
2830   let Inst{4-0}   = Rt;
2831 }
2832
2833 multiclass PrefetchRO<bits<2> sz, bit V, bits<2> opc, string asm> {
2834   def roW : BasePrefetchRO<sz, V, opc, (outs),
2835                 (ins prfop:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend),
2836                 asm, [(AArch64Prefetch imm:$Rt,
2837                                      (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
2838                                                     ro_Wextend64:$extend))]> {
2839     let Inst{13} = 0b0;
2840   }
2841
2842   def roX : BasePrefetchRO<sz, V, opc, (outs),
2843                 (ins prfop:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend),
2844                 asm,  [(AArch64Prefetch imm:$Rt,
2845                                       (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
2846                                                      ro_Xextend64:$extend))]> {
2847     let Inst{13} = 0b1;
2848   }
2849
2850   def : InstAlias<"prfm $Rt, [$Rn, $Rm]",
2851                (!cast<Instruction>(NAME # "roX") prfop:$Rt,
2852                                                  GPR64sp:$Rn, GPR64:$Rm, 0, 0)>;
2853 }
2854
2855 //---
2856 // Load/store unscaled immediate
2857 //---
2858
2859 def am_unscaled8 :  ComplexPattern<i64, 2, "SelectAddrModeUnscaled8", []>;
2860 def am_unscaled16 : ComplexPattern<i64, 2, "SelectAddrModeUnscaled16", []>;
2861 def am_unscaled32 : ComplexPattern<i64, 2, "SelectAddrModeUnscaled32", []>;
2862 def am_unscaled64 : ComplexPattern<i64, 2, "SelectAddrModeUnscaled64", []>;
2863 def am_unscaled128 :ComplexPattern<i64, 2, "SelectAddrModeUnscaled128", []>;
2864
2865 class BaseLoadStoreUnscale<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2866                            string asm, list<dag> pattern>
2867     : I<oops, iops, asm, "\t$Rt, [$Rn, $offset]", "", pattern> {
2868   bits<5> Rt;
2869   bits<5> Rn;
2870   bits<9> offset;
2871   let Inst{31-30} = sz;
2872   let Inst{29-27} = 0b111;
2873   let Inst{26}    = V;
2874   let Inst{25-24} = 0b00;
2875   let Inst{23-22} = opc;
2876   let Inst{21}    = 0;
2877   let Inst{20-12} = offset;
2878   let Inst{11-10} = 0b00;
2879   let Inst{9-5}   = Rn;
2880   let Inst{4-0}   = Rt;
2881
2882   let DecoderMethod = "DecodeSignedLdStInstruction";
2883 }
2884
2885 multiclass LoadUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2886                    string asm, list<dag> pattern> {
2887   let AddedComplexity = 1 in // try this before LoadUI
2888   def i : BaseLoadStoreUnscale<sz, V, opc, (outs regtype:$Rt),
2889                                (ins GPR64sp:$Rn, simm9:$offset), asm, pattern>,
2890           Sched<[WriteLD]>;
2891
2892   def : InstAlias<asm # " $Rt, [$Rn]",
2893                   (!cast<Instruction>(NAME # "i") regtype:$Rt, GPR64sp:$Rn, 0)>;
2894 }
2895
2896 multiclass StoreUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2897                          string asm, list<dag> pattern> {
2898   let AddedComplexity = 1 in // try this before StoreUI
2899   def i : BaseLoadStoreUnscale<sz, V, opc, (outs),
2900                                (ins regtype:$Rt, GPR64sp:$Rn, simm9:$offset),
2901                                asm, pattern>,
2902           Sched<[WriteST]>;
2903
2904   def : InstAlias<asm # " $Rt, [$Rn]",
2905                   (!cast<Instruction>(NAME # "i") regtype:$Rt, GPR64sp:$Rn, 0)>;
2906 }
2907
2908 multiclass PrefetchUnscaled<bits<2> sz, bit V, bits<2> opc, string asm,
2909                             list<dag> pat> {
2910   let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2911   def i : BaseLoadStoreUnscale<sz, V, opc, (outs),
2912                                (ins prfop:$Rt, GPR64sp:$Rn, simm9:$offset),
2913                                asm, pat>,
2914           Sched<[WriteLD]>;
2915
2916   def : InstAlias<asm # " $Rt, [$Rn]",
2917                   (!cast<Instruction>(NAME # "i") prfop:$Rt, GPR64sp:$Rn, 0)>;
2918 }
2919
2920 //---
2921 // Load/store unscaled immediate, unprivileged
2922 //---
2923
2924 class BaseLoadStoreUnprivileged<bits<2> sz, bit V, bits<2> opc,
2925                                 dag oops, dag iops, string asm>
2926     : I<oops, iops, asm, "\t$Rt, [$Rn, $offset]", "", []> {
2927   bits<5> Rt;
2928   bits<5> Rn;
2929   bits<9> offset;
2930   let Inst{31-30} = sz;
2931   let Inst{29-27} = 0b111;
2932   let Inst{26}    = V;
2933   let Inst{25-24} = 0b00;
2934   let Inst{23-22} = opc;
2935   let Inst{21}    = 0;
2936   let Inst{20-12} = offset;
2937   let Inst{11-10} = 0b10;
2938   let Inst{9-5}   = Rn;
2939   let Inst{4-0}   = Rt;
2940
2941   let DecoderMethod = "DecodeSignedLdStInstruction";
2942 }
2943
2944 multiclass LoadUnprivileged<bits<2> sz, bit V, bits<2> opc,
2945                             RegisterClass regtype, string asm> {
2946   let mayStore = 0, mayLoad = 1, hasSideEffects = 0 in
2947   def i : BaseLoadStoreUnprivileged<sz, V, opc, (outs regtype:$Rt),
2948                                     (ins GPR64sp:$Rn, simm9:$offset), asm>,
2949           Sched<[WriteLD]>;
2950
2951   def : InstAlias<asm # " $Rt, [$Rn]",
2952                   (!cast<Instruction>(NAME # "i") regtype:$Rt, GPR64sp:$Rn, 0)>;
2953 }
2954
2955 multiclass StoreUnprivileged<bits<2> sz, bit V, bits<2> opc,
2956                              RegisterClass regtype, string asm> {
2957   let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
2958   def i : BaseLoadStoreUnprivileged<sz, V, opc, (outs),
2959                                  (ins regtype:$Rt, GPR64sp:$Rn, simm9:$offset),
2960                                  asm>,
2961           Sched<[WriteST]>;
2962
2963   def : InstAlias<asm # " $Rt, [$Rn]",
2964                   (!cast<Instruction>(NAME # "i") regtype:$Rt, GPR64sp:$Rn, 0)>;
2965 }
2966
2967 //---
2968 // Load/store pre-indexed
2969 //---
2970
2971 class BaseLoadStorePreIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2972                           string asm, string cstr, list<dag> pat>
2973     : I<oops, iops, asm, "\t$Rt, [$Rn, $offset]!", cstr, pat> {
2974   bits<5> Rt;
2975   bits<5> Rn;
2976   bits<9> offset;
2977   let Inst{31-30} = sz;
2978   let Inst{29-27} = 0b111;
2979   let Inst{26}    = V;
2980   let Inst{25-24} = 0;
2981   let Inst{23-22} = opc;
2982   let Inst{21}    = 0;
2983   let Inst{20-12} = offset;
2984   let Inst{11-10} = 0b11;
2985   let Inst{9-5}   = Rn;
2986   let Inst{4-0}   = Rt;
2987
2988   let DecoderMethod = "DecodeSignedLdStInstruction";
2989 }
2990
2991 let hasSideEffects = 0 in {
2992 let mayStore = 0, mayLoad = 1 in
2993 class LoadPreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2994              string asm>
2995     : BaseLoadStorePreIdx<sz, V, opc,
2996                      (outs GPR64sp:$wback, regtype:$Rt),
2997                      (ins GPR64sp:$Rn, simm9:$offset), asm,
2998                      "$Rn = $wback", []>,
2999       Sched<[WriteLD, WriteAdr]>;
3000
3001 let mayStore = 1, mayLoad = 0 in
3002 class StorePreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
3003                   string asm, SDPatternOperator storeop, ValueType Ty>
3004     : BaseLoadStorePreIdx<sz, V, opc,
3005                       (outs GPR64sp:$wback),
3006                       (ins regtype:$Rt, GPR64sp:$Rn, simm9:$offset),
3007                       asm, "$Rn = $wback",
3008       [(set GPR64sp:$wback,
3009             (storeop (Ty regtype:$Rt), GPR64sp:$Rn, simm9:$offset))]>,
3010       Sched<[WriteAdr, WriteST]>;
3011 } // hasSideEffects = 0
3012
3013 //---
3014 // Load/store post-indexed
3015 //---
3016
3017 // (pre-index) load/stores.
3018 class BaseLoadStorePostIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
3019                           string asm, string cstr, list<dag> pat>
3020     : I<oops, iops, asm, "\t$Rt, [$Rn], $offset", cstr, pat> {
3021   bits<5> Rt;
3022   bits<5> Rn;
3023   bits<9> offset;
3024   let Inst{31-30} = sz;
3025   let Inst{29-27} = 0b111;
3026   let Inst{26}    = V;
3027   let Inst{25-24} = 0b00;
3028   let Inst{23-22} = opc;
3029   let Inst{21}    = 0b0;
3030   let Inst{20-12} = offset;
3031   let Inst{11-10} = 0b01;
3032   let Inst{9-5}   = Rn;
3033   let Inst{4-0}   = Rt;
3034
3035   let DecoderMethod = "DecodeSignedLdStInstruction";
3036 }
3037
3038 let hasSideEffects = 0 in {
3039 let mayStore = 0, mayLoad = 1 in
3040 class LoadPostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
3041              string asm>
3042     : BaseLoadStorePostIdx<sz, V, opc,
3043                       (outs GPR64sp:$wback, regtype:$Rt),
3044                       (ins GPR64sp:$Rn, simm9:$offset),
3045                       asm, "$Rn = $wback", []>,
3046       Sched<[WriteLD, WriteI]>;
3047
3048 let mayStore = 1, mayLoad = 0 in
3049 class StorePostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
3050                    string asm, SDPatternOperator storeop, ValueType Ty>
3051     : BaseLoadStorePostIdx<sz, V, opc,
3052                       (outs GPR64sp:$wback),
3053                       (ins regtype:$Rt, GPR64sp:$Rn, simm9:$offset),
3054                        asm, "$Rn = $wback",
3055       [(set GPR64sp:$wback,
3056             (storeop (Ty regtype:$Rt), GPR64sp:$Rn, simm9:$offset))]>,
3057     Sched<[WriteAdr, WriteST, ReadAdrBase]>;
3058 } // hasSideEffects = 0
3059
3060
3061 //---
3062 // Load/store pair
3063 //---
3064
3065 // (indexed, offset)
3066
3067 class BaseLoadStorePairOffset<bits<2> opc, bit V, bit L, dag oops, dag iops,
3068                               string asm>
3069     : I<oops, iops, asm, "\t$Rt, $Rt2, [$Rn, $offset]", "", []> {
3070   bits<5> Rt;
3071   bits<5> Rt2;
3072   bits<5> Rn;
3073   bits<7> offset;
3074   let Inst{31-30} = opc;
3075   let Inst{29-27} = 0b101;
3076   let Inst{26}    = V;
3077   let Inst{25-23} = 0b010;
3078   let Inst{22}    = L;
3079   let Inst{21-15} = offset;
3080   let Inst{14-10} = Rt2;
3081   let Inst{9-5}   = Rn;
3082   let Inst{4-0}   = Rt;
3083
3084   let DecoderMethod = "DecodePairLdStInstruction";
3085 }
3086
3087 multiclass LoadPairOffset<bits<2> opc, bit V, RegisterClass regtype,
3088                           Operand indextype, string asm> {
3089   let hasSideEffects = 0, mayStore = 0, mayLoad = 1 in
3090   def i : BaseLoadStorePairOffset<opc, V, 1,
3091                                   (outs regtype:$Rt, regtype:$Rt2),
3092                                   (ins GPR64sp:$Rn, indextype:$offset), asm>,
3093           Sched<[WriteLD, WriteLDHi]>;
3094
3095   def : InstAlias<asm # " $Rt, $Rt2, [$Rn]",
3096                   (!cast<Instruction>(NAME # "i") regtype:$Rt, regtype:$Rt2,
3097                                                   GPR64sp:$Rn, 0)>;
3098 }
3099
3100
3101 multiclass StorePairOffset<bits<2> opc, bit V, RegisterClass regtype,
3102                            Operand indextype, string asm> {
3103   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in
3104   def i : BaseLoadStorePairOffset<opc, V, 0, (outs),
3105                                   (ins regtype:$Rt, regtype:$Rt2,
3106                                        GPR64sp:$Rn, indextype:$offset),
3107                                   asm>,
3108           Sched<[WriteSTP]>;
3109
3110   def : InstAlias<asm # " $Rt, $Rt2, [$Rn]",
3111                   (!cast<Instruction>(NAME # "i") regtype:$Rt, regtype:$Rt2,
3112                                                   GPR64sp:$Rn, 0)>;
3113 }
3114
3115 // (pre-indexed)
3116 class BaseLoadStorePairPreIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
3117                               string asm>
3118     : I<oops, iops, asm, "\t$Rt, $Rt2, [$Rn, $offset]!", "$Rn = $wback", []> {
3119   bits<5> Rt;
3120   bits<5> Rt2;
3121   bits<5> Rn;
3122   bits<7> offset;
3123   let Inst{31-30} = opc;
3124   let Inst{29-27} = 0b101;
3125   let Inst{26}    = V;
3126   let Inst{25-23} = 0b011;
3127   let Inst{22}    = L;
3128   let Inst{21-15} = offset;
3129   let Inst{14-10} = Rt2;
3130   let Inst{9-5}   = Rn;
3131   let Inst{4-0}   = Rt;
3132
3133   let DecoderMethod = "DecodePairLdStInstruction";
3134 }
3135
3136 let hasSideEffects = 0 in {
3137 let mayStore = 0, mayLoad = 1 in
3138 class LoadPairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
3139                      Operand indextype, string asm>
3140     : BaseLoadStorePairPreIdx<opc, V, 1,
3141                               (outs GPR64sp:$wback, regtype:$Rt, regtype:$Rt2),
3142                               (ins GPR64sp:$Rn, indextype:$offset), asm>,
3143       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
3144
3145 let mayStore = 1, mayLoad = 0 in
3146 class StorePairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
3147                       Operand indextype, string asm>
3148     : BaseLoadStorePairPreIdx<opc, V, 0, (outs GPR64sp:$wback),
3149                              (ins regtype:$Rt, regtype:$Rt2,
3150                                   GPR64sp:$Rn, indextype:$offset),
3151                              asm>,
3152       Sched<[WriteAdr, WriteSTP]>;
3153 } // hasSideEffects = 0
3154
3155 // (post-indexed)
3156
3157 class BaseLoadStorePairPostIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
3158                               string asm>
3159     : I<oops, iops, asm, "\t$Rt, $Rt2, [$Rn], $offset", "$Rn = $wback", []> {
3160   bits<5> Rt;
3161   bits<5> Rt2;
3162   bits<5> Rn;
3163   bits<7> offset;
3164   let Inst{31-30} = opc;
3165   let Inst{29-27} = 0b101;
3166   let Inst{26}    = V;
3167   let Inst{25-23} = 0b001;
3168   let Inst{22}    = L;
3169   let Inst{21-15} = offset;
3170   let Inst{14-10} = Rt2;
3171   let Inst{9-5}   = Rn;
3172   let Inst{4-0}   = Rt;
3173
3174   let DecoderMethod = "DecodePairLdStInstruction";
3175 }
3176
3177 let hasSideEffects = 0 in {
3178 let mayStore = 0, mayLoad = 1 in
3179 class LoadPairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
3180                       Operand idxtype, string asm>
3181     : BaseLoadStorePairPostIdx<opc, V, 1,
3182                               (outs GPR64sp:$wback, regtype:$Rt, regtype:$Rt2),
3183                               (ins GPR64sp:$Rn, idxtype:$offset), asm>,
3184       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
3185
3186 let mayStore = 1, mayLoad = 0 in
3187 class StorePairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
3188                        Operand idxtype, string asm>
3189     : BaseLoadStorePairPostIdx<opc, V, 0, (outs),
3190                              (ins GPR64sp:$wback, regtype:$Rt, regtype:$Rt2,
3191                                   GPR64sp:$Rn, idxtype:$offset),
3192                              asm>,
3193       Sched<[WriteAdr, WriteSTP]>;
3194 } // hasSideEffects = 0
3195
3196 //  (no-allocate)
3197
3198 class BaseLoadStorePairNoAlloc<bits<2> opc, bit V, bit L, dag oops, dag iops,
3199                               string asm>
3200     : I<oops, iops, asm, "\t$Rt, $Rt2, [$Rn, $offset]", "", []> {
3201   bits<5> Rt;
3202   bits<5> Rt2;
3203   bits<5> Rn;
3204   bits<7> offset;
3205   let Inst{31-30} = opc;
3206   let Inst{29-27} = 0b101;
3207   let Inst{26}    = V;
3208   let Inst{25-23} = 0b000;
3209   let Inst{22}    = L;
3210   let Inst{21-15} = offset;
3211   let Inst{14-10} = Rt2;
3212   let Inst{9-5}   = Rn;
3213   let Inst{4-0}   = Rt;
3214
3215   let DecoderMethod = "DecodePairLdStInstruction";
3216 }
3217
3218 multiclass LoadPairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3219                            Operand indextype, string asm> {
3220   let hasSideEffects = 0, mayStore = 0, mayLoad = 1 in
3221   def i : BaseLoadStorePairNoAlloc<opc, V, 1,
3222                                    (outs regtype:$Rt, regtype:$Rt2),
3223                                    (ins GPR64sp:$Rn, indextype:$offset), asm>,
3224           Sched<[WriteLD, WriteLDHi]>;
3225
3226
3227   def : InstAlias<asm # "\t$Rt, $Rt2, [$Rn]",
3228                   (!cast<Instruction>(NAME # "i") regtype:$Rt, regtype:$Rt2,
3229                                                   GPR64sp:$Rn, 0)>;
3230 }
3231
3232 multiclass StorePairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3233                       Operand indextype, string asm> {
3234   let hasSideEffects = 0, mayStore = 1, mayLoad = 0 in
3235   def i : BaseLoadStorePairNoAlloc<opc, V, 0, (outs),
3236                                    (ins regtype:$Rt, regtype:$Rt2,
3237                                         GPR64sp:$Rn, indextype:$offset),
3238                                    asm>,
3239           Sched<[WriteSTP]>;
3240
3241   def : InstAlias<asm # "\t$Rt, $Rt2, [$Rn]",
3242                   (!cast<Instruction>(NAME # "i") regtype:$Rt, regtype:$Rt2,
3243                                                   GPR64sp:$Rn, 0)>;
3244 }
3245
3246 //---
3247 // Load/store exclusive
3248 //---
3249
3250 // True exclusive operations write to and/or read from the system's exclusive
3251 // monitors, which as far as a compiler is concerned can be modelled as a
3252 // random shared memory address. Hence LoadExclusive mayStore.
3253 //
3254 // Since these instructions have the undefined register bits set to 1 in
3255 // their canonical form, we need a post encoder method to set those bits
3256 // to 1 when encoding these instructions. We do this using the
3257 // fixLoadStoreExclusive function. This function has template parameters:
3258 //
3259 // fixLoadStoreExclusive<int hasRs, int hasRt2>
3260 //
3261 // hasRs indicates that the instruction uses the Rs field, so we won't set
3262 // it to 1 (and the same for Rt2). We don't need template parameters for
3263 // the other register fields since Rt and Rn are always used.
3264 //
3265 let hasSideEffects = 1, mayLoad = 1, mayStore = 1 in
3266 class BaseLoadStoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3267                              dag oops, dag iops, string asm, string operands>
3268     : I<oops, iops, asm, operands, "", []> {
3269   let Inst{31-30} = sz;
3270   let Inst{29-24} = 0b001000;
3271   let Inst{23}    = o2;
3272   let Inst{22}    = L;
3273   let Inst{21}    = o1;
3274   let Inst{15}    = o0;
3275
3276   let DecoderMethod = "DecodeExclusiveLdStInstruction";
3277 }
3278
3279 // Neither Rs nor Rt2 operands.
3280 class LoadStoreExclusiveSimple<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3281                                dag oops, dag iops, string asm, string operands>
3282     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, oops, iops, asm, operands> {
3283   bits<5> Rt;
3284   bits<5> Rn;
3285   let Inst{9-5} = Rn;
3286   let Inst{4-0} = Rt;
3287
3288   let PostEncoderMethod = "fixLoadStoreExclusive<0,0>";
3289 }
3290
3291 // Simple load acquires don't set the exclusive monitor
3292 let mayLoad = 1, mayStore = 0 in
3293 class LoadAcquire<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3294                   RegisterClass regtype, string asm>
3295     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3296                                (ins GPR64sp0:$Rn), asm, "\t$Rt, [$Rn]">,
3297       Sched<[WriteLD]>;
3298
3299 class LoadExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3300                     RegisterClass regtype, string asm>
3301     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3302                                (ins GPR64sp0:$Rn), asm, "\t$Rt, [$Rn]">,
3303       Sched<[WriteLD]>;
3304
3305 class LoadExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3306                        RegisterClass regtype, string asm>
3307     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3308                              (outs regtype:$Rt, regtype:$Rt2),
3309                              (ins GPR64sp0:$Rn), asm,
3310                              "\t$Rt, $Rt2, [$Rn]">,
3311       Sched<[WriteLD, WriteLDHi]> {
3312   bits<5> Rt;
3313   bits<5> Rt2;
3314   bits<5> Rn;
3315   let Inst{14-10} = Rt2;
3316   let Inst{9-5} = Rn;
3317   let Inst{4-0} = Rt;
3318
3319   let PostEncoderMethod = "fixLoadStoreExclusive<0,1>";
3320 }
3321
3322 // Simple store release operations do not check the exclusive monitor.
3323 let mayLoad = 0, mayStore = 1 in
3324 class StoreRelease<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3325                    RegisterClass regtype, string asm>
3326     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs),
3327                                (ins regtype:$Rt, GPR64sp0:$Rn),
3328                                asm, "\t$Rt, [$Rn]">,
3329       Sched<[WriteST]>;
3330
3331 let mayLoad = 1, mayStore = 1 in
3332 class StoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3333                      RegisterClass regtype, string asm>
3334     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, (outs GPR32:$Ws),
3335                              (ins regtype:$Rt, GPR64sp0:$Rn),
3336                              asm, "\t$Ws, $Rt, [$Rn]">,
3337       Sched<[WriteSTX]> {
3338   bits<5> Ws;
3339   bits<5> Rt;
3340   bits<5> Rn;
3341   let Inst{20-16} = Ws;
3342   let Inst{9-5} = Rn;
3343   let Inst{4-0} = Rt;
3344
3345   let Constraints = "@earlyclobber $Ws";
3346   let PostEncoderMethod = "fixLoadStoreExclusive<1,0>";
3347 }
3348
3349 class StoreExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3350                          RegisterClass regtype, string asm>
3351     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3352                              (outs GPR32:$Ws),
3353                              (ins regtype:$Rt, regtype:$Rt2, GPR64sp0:$Rn),
3354                               asm, "\t$Ws, $Rt, $Rt2, [$Rn]">,
3355       Sched<[WriteSTX]> {
3356   bits<5> Ws;
3357   bits<5> Rt;
3358   bits<5> Rt2;
3359   bits<5> Rn;
3360   let Inst{20-16} = Ws;
3361   let Inst{14-10} = Rt2;
3362   let Inst{9-5} = Rn;
3363   let Inst{4-0} = Rt;
3364
3365   let Constraints = "@earlyclobber $Ws";
3366 }
3367
3368 //---
3369 // Exception generation
3370 //---
3371
3372 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
3373 class ExceptionGeneration<bits<3> op1, bits<2> ll, string asm>
3374     : I<(outs), (ins imm0_65535:$imm), asm, "\t$imm", "", []>,
3375       Sched<[WriteSys]> {
3376   bits<16> imm;
3377   let Inst{31-24} = 0b11010100;
3378   let Inst{23-21} = op1;
3379   let Inst{20-5}  = imm;
3380   let Inst{4-2}   = 0b000;
3381   let Inst{1-0}   = ll;
3382 }
3383
3384 let Predicates = [HasFPARMv8] in {
3385
3386 //---
3387 // Floating point to integer conversion
3388 //---
3389
3390 class BaseFPToIntegerUnscaled<bits<2> type, bits<2> rmode, bits<3> opcode,
3391                       RegisterClass srcType, RegisterClass dstType,
3392                       string asm, list<dag> pattern>
3393     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3394          asm, "\t$Rd, $Rn", "", pattern>,
3395       Sched<[WriteFCvt]> {
3396   bits<5> Rd;
3397   bits<5> Rn;
3398   let Inst{30-29} = 0b00;
3399   let Inst{28-24} = 0b11110;
3400   let Inst{23-22} = type;
3401   let Inst{21}    = 1;
3402   let Inst{20-19} = rmode;
3403   let Inst{18-16} = opcode;
3404   let Inst{15-10} = 0;
3405   let Inst{9-5}   = Rn;
3406   let Inst{4-0}   = Rd;
3407 }
3408
3409 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3410 class BaseFPToInteger<bits<2> type, bits<2> rmode, bits<3> opcode,
3411                       RegisterClass srcType, RegisterClass dstType,
3412                       Operand immType, string asm, list<dag> pattern>
3413     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3414          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3415       Sched<[WriteFCvt]> {
3416   bits<5> Rd;
3417   bits<5> Rn;
3418   bits<6> scale;
3419   let Inst{30-29} = 0b00;
3420   let Inst{28-24} = 0b11110;
3421   let Inst{23-22} = type;
3422   let Inst{21}    = 0;
3423   let Inst{20-19} = rmode;
3424   let Inst{18-16} = opcode;
3425   let Inst{15-10} = scale;
3426   let Inst{9-5}   = Rn;
3427   let Inst{4-0}   = Rd;
3428 }
3429
3430 multiclass FPToIntegerUnscaled<bits<2> rmode, bits<3> opcode, string asm,
3431            SDPatternOperator OpN> {
3432   // Unscaled single-precision to 32-bit
3433   def UWSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR32, asm,
3434                                      [(set GPR32:$Rd, (OpN FPR32:$Rn))]> {
3435     let Inst{31} = 0; // 32-bit GPR flag
3436   }
3437
3438   // Unscaled single-precision to 64-bit
3439   def UXSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR64, asm,
3440                                      [(set GPR64:$Rd, (OpN FPR32:$Rn))]> {
3441     let Inst{31} = 1; // 64-bit GPR flag
3442   }
3443
3444   // Unscaled double-precision to 32-bit
3445   def UWDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR32, asm,
3446                                      [(set GPR32:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3447     let Inst{31} = 0; // 32-bit GPR flag
3448   }
3449
3450   // Unscaled double-precision to 64-bit
3451   def UXDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR64, asm,
3452                                      [(set GPR64:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3453     let Inst{31} = 1; // 64-bit GPR flag
3454   }
3455 }
3456
3457 multiclass FPToIntegerScaled<bits<2> rmode, bits<3> opcode, string asm,
3458                              SDPatternOperator OpN> {
3459   // Scaled single-precision to 32-bit
3460   def SWSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR32,
3461                               fixedpoint_f32_i32, asm,
3462               [(set GPR32:$Rd, (OpN (fmul FPR32:$Rn,
3463                                           fixedpoint_f32_i32:$scale)))]> {
3464     let Inst{31} = 0; // 32-bit GPR flag
3465     let scale{5} = 1;
3466   }
3467
3468   // Scaled single-precision to 64-bit
3469   def SXSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR64,
3470                               fixedpoint_f32_i64, asm,
3471               [(set GPR64:$Rd, (OpN (fmul FPR32:$Rn,
3472                                           fixedpoint_f32_i64:$scale)))]> {
3473     let Inst{31} = 1; // 64-bit GPR flag
3474   }
3475
3476   // Scaled double-precision to 32-bit
3477   def SWDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR32,
3478                               fixedpoint_f64_i32, asm,
3479               [(set GPR32:$Rd, (OpN (fmul FPR64:$Rn,
3480                                           fixedpoint_f64_i32:$scale)))]> {
3481     let Inst{31} = 0; // 32-bit GPR flag
3482     let scale{5} = 1;
3483   }
3484
3485   // Scaled double-precision to 64-bit
3486   def SXDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR64,
3487                               fixedpoint_f64_i64, asm,
3488               [(set GPR64:$Rd, (OpN (fmul FPR64:$Rn,
3489                                           fixedpoint_f64_i64:$scale)))]> {
3490     let Inst{31} = 1; // 64-bit GPR flag
3491   }
3492 }
3493
3494 //---
3495 // Integer to floating point conversion
3496 //---
3497
3498 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
3499 class BaseIntegerToFP<bit isUnsigned,
3500                       RegisterClass srcType, RegisterClass dstType,
3501                       Operand immType, string asm, list<dag> pattern>
3502     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3503          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3504       Sched<[WriteFCvt]> {
3505   bits<5> Rd;
3506   bits<5> Rn;
3507   bits<6> scale;
3508   let Inst{30-23} = 0b00111100;
3509   let Inst{21-17} = 0b00001;
3510   let Inst{16}    = isUnsigned;
3511   let Inst{15-10} = scale;
3512   let Inst{9-5}   = Rn;
3513   let Inst{4-0}   = Rd;
3514 }
3515
3516 class BaseIntegerToFPUnscaled<bit isUnsigned,
3517                       RegisterClass srcType, RegisterClass dstType,
3518                       ValueType dvt, string asm, SDNode node>
3519     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3520          asm, "\t$Rd, $Rn", "", [(set (dvt dstType:$Rd), (node srcType:$Rn))]>,
3521       Sched<[WriteFCvt]> {
3522   bits<5> Rd;
3523   bits<5> Rn;
3524   bits<6> scale;
3525   let Inst{30-23} = 0b00111100;
3526   let Inst{21-17} = 0b10001;
3527   let Inst{16}    = isUnsigned;
3528   let Inst{15-10} = 0b000000;
3529   let Inst{9-5}   = Rn;
3530   let Inst{4-0}   = Rd;
3531 }
3532
3533 multiclass IntegerToFP<bit isUnsigned, string asm, SDNode node> {
3534   // Unscaled
3535   def UWSri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR32, f32, asm, node> {
3536     let Inst{31} = 0; // 32-bit GPR flag
3537     let Inst{22} = 0; // 32-bit FPR flag
3538   }
3539
3540   def UWDri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR64, f64, asm, node> {
3541     let Inst{31} = 0; // 32-bit GPR flag
3542     let Inst{22} = 1; // 64-bit FPR flag
3543   }
3544
3545   def UXSri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR32, f32, asm, node> {
3546     let Inst{31} = 1; // 64-bit GPR flag
3547     let Inst{22} = 0; // 32-bit FPR flag
3548   }
3549
3550   def UXDri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR64, f64, asm, node> {
3551     let Inst{31} = 1; // 64-bit GPR flag
3552     let Inst{22} = 1; // 64-bit FPR flag
3553   }
3554
3555   // Scaled
3556   def SWSri: BaseIntegerToFP<isUnsigned, GPR32, FPR32, fixedpoint_f32_i32, asm,
3557                              [(set FPR32:$Rd,
3558                                    (fdiv (node GPR32:$Rn),
3559                                          fixedpoint_f32_i32:$scale))]> {
3560     let Inst{31} = 0; // 32-bit GPR flag
3561     let Inst{22} = 0; // 32-bit FPR flag
3562     let scale{5} = 1;
3563   }
3564
3565   def SWDri: BaseIntegerToFP<isUnsigned, GPR32, FPR64, fixedpoint_f64_i32, asm,
3566                              [(set FPR64:$Rd,
3567                                    (fdiv (node GPR32:$Rn),
3568                                          fixedpoint_f64_i32:$scale))]> {
3569     let Inst{31} = 0; // 32-bit GPR flag
3570     let Inst{22} = 1; // 64-bit FPR flag
3571     let scale{5} = 1;
3572   }
3573
3574   def SXSri: BaseIntegerToFP<isUnsigned, GPR64, FPR32, fixedpoint_f32_i64, asm,
3575                              [(set FPR32:$Rd,
3576                                    (fdiv (node GPR64:$Rn),
3577                                          fixedpoint_f32_i64:$scale))]> {
3578     let Inst{31} = 1; // 64-bit GPR flag
3579     let Inst{22} = 0; // 32-bit FPR flag
3580   }
3581
3582   def SXDri: BaseIntegerToFP<isUnsigned, GPR64, FPR64, fixedpoint_f64_i64, asm,
3583                              [(set FPR64:$Rd,
3584                                    (fdiv (node GPR64:$Rn),
3585                                          fixedpoint_f64_i64:$scale))]> {
3586     let Inst{31} = 1; // 64-bit GPR flag
3587     let Inst{22} = 1; // 64-bit FPR flag
3588   }
3589 }
3590
3591 //---
3592 // Unscaled integer <-> floating point conversion (i.e. FMOV)
3593 //---
3594
3595 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3596 class BaseUnscaledConversion<bits<2> rmode, bits<3> opcode,
3597                       RegisterClass srcType, RegisterClass dstType,
3598                       string asm>
3599     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "",
3600         // We use COPY_TO_REGCLASS for these bitconvert operations.
3601         // copyPhysReg() expands the resultant COPY instructions after
3602         // regalloc is done. This gives greater freedom for the allocator
3603         // and related passes (coalescing, copy propagation, et. al.) to
3604         // be more effective.
3605         [/*(set (dvt dstType:$Rd), (bitconvert (svt srcType:$Rn)))*/]>,
3606       Sched<[WriteFCopy]> {
3607   bits<5> Rd;
3608   bits<5> Rn;
3609   let Inst{30-23} = 0b00111100;
3610   let Inst{21}    = 1;
3611   let Inst{20-19} = rmode;
3612   let Inst{18-16} = opcode;
3613   let Inst{15-10} = 0b000000;
3614   let Inst{9-5}   = Rn;
3615   let Inst{4-0}   = Rd;
3616 }
3617
3618 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3619 class BaseUnscaledConversionToHigh<bits<2> rmode, bits<3> opcode,
3620                      RegisterClass srcType, RegisterOperand dstType, string asm,
3621                      string kind>
3622     : I<(outs dstType:$Rd), (ins srcType:$Rn, VectorIndex1:$idx), asm,
3623         "{\t$Rd"#kind#"$idx, $Rn|"#kind#"\t$Rd$idx, $Rn}", "", []>,
3624       Sched<[WriteFCopy]> {
3625   bits<5> Rd;
3626   bits<5> Rn;
3627   let Inst{30-23} = 0b00111101;
3628   let Inst{21}    = 1;
3629   let Inst{20-19} = rmode;
3630   let Inst{18-16} = opcode;
3631   let Inst{15-10} = 0b000000;
3632   let Inst{9-5}   = Rn;
3633   let Inst{4-0}   = Rd;
3634
3635   let DecoderMethod =  "DecodeFMOVLaneInstruction";
3636 }
3637
3638 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3639 class BaseUnscaledConversionFromHigh<bits<2> rmode, bits<3> opcode,
3640                      RegisterOperand srcType, RegisterClass dstType, string asm,
3641                      string kind>
3642     : I<(outs dstType:$Rd), (ins srcType:$Rn, VectorIndex1:$idx), asm,
3643         "{\t$Rd, $Rn"#kind#"$idx|"#kind#"\t$Rd, $Rn$idx}", "", []>,
3644       Sched<[WriteFCopy]> {
3645   bits<5> Rd;
3646   bits<5> Rn;
3647   let Inst{30-23} = 0b00111101;
3648   let Inst{21}    = 1;
3649   let Inst{20-19} = rmode;
3650   let Inst{18-16} = opcode;
3651   let Inst{15-10} = 0b000000;
3652   let Inst{9-5}   = Rn;
3653   let Inst{4-0}   = Rd;
3654
3655   let DecoderMethod =  "DecodeFMOVLaneInstruction";
3656 }
3657
3658
3659
3660 multiclass UnscaledConversion<string asm> {
3661   def WSr : BaseUnscaledConversion<0b00, 0b111, GPR32, FPR32, asm> {
3662     let Inst{31} = 0; // 32-bit GPR flag
3663     let Inst{22} = 0; // 32-bit FPR flag
3664   }
3665
3666   def XDr : BaseUnscaledConversion<0b00, 0b111, GPR64, FPR64, asm> {
3667     let Inst{31} = 1; // 64-bit GPR flag
3668     let Inst{22} = 1; // 64-bit FPR flag
3669   }
3670
3671   def SWr : BaseUnscaledConversion<0b00, 0b110, FPR32, GPR32, asm> {
3672     let Inst{31} = 0; // 32-bit GPR flag
3673     let Inst{22} = 0; // 32-bit FPR flag
3674   }
3675
3676   def DXr : BaseUnscaledConversion<0b00, 0b110, FPR64, GPR64, asm> {
3677     let Inst{31} = 1; // 64-bit GPR flag
3678     let Inst{22} = 1; // 64-bit FPR flag
3679   }
3680
3681   def XDHighr : BaseUnscaledConversionToHigh<0b01, 0b111, GPR64, V128,
3682                                              asm, ".d"> {
3683     let Inst{31} = 1;
3684     let Inst{22} = 0;
3685   }
3686
3687   def DXHighr : BaseUnscaledConversionFromHigh<0b01, 0b110, V128, GPR64,
3688                                                asm, ".d"> {
3689     let Inst{31} = 1;
3690     let Inst{22} = 0;
3691   }
3692 }
3693
3694 //---
3695 // Floating point conversion
3696 //---
3697
3698 class BaseFPConversion<bits<2> type, bits<2> opcode, RegisterClass dstType,
3699                        RegisterClass srcType, string asm, list<dag> pattern>
3700     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "", pattern>,
3701       Sched<[WriteFCvt]> {
3702   bits<5> Rd;
3703   bits<5> Rn;
3704   let Inst{31-24} = 0b00011110;
3705   let Inst{23-22} = type;
3706   let Inst{21-17} = 0b10001;
3707   let Inst{16-15} = opcode;
3708   let Inst{14-10} = 0b10000;
3709   let Inst{9-5}   = Rn;
3710   let Inst{4-0}   = Rd;
3711 }
3712
3713 multiclass FPConversion<string asm> {
3714   // Double-precision to Half-precision
3715   def HDr : BaseFPConversion<0b01, 0b11, FPR16, FPR64, asm,
3716                              [(set FPR16:$Rd, (fround FPR64:$Rn))]>;
3717
3718   // Double-precision to Single-precision
3719   def SDr : BaseFPConversion<0b01, 0b00, FPR32, FPR64, asm,
3720                              [(set FPR32:$Rd, (fround FPR64:$Rn))]>;
3721
3722   // Half-precision to Double-precision
3723   def DHr : BaseFPConversion<0b11, 0b01, FPR64, FPR16, asm,
3724                              [(set FPR64:$Rd, (fextend FPR16:$Rn))]>;
3725
3726   // Half-precision to Single-precision
3727   def SHr : BaseFPConversion<0b11, 0b00, FPR32, FPR16, asm,
3728                              [(set FPR32:$Rd, (fextend FPR16:$Rn))]>;
3729
3730   // Single-precision to Double-precision
3731   def DSr : BaseFPConversion<0b00, 0b01, FPR64, FPR32, asm,
3732                              [(set FPR64:$Rd, (fextend FPR32:$Rn))]>;
3733
3734   // Single-precision to Half-precision
3735   def HSr : BaseFPConversion<0b00, 0b11, FPR16, FPR32, asm,
3736                              [(set FPR16:$Rd, (fround FPR32:$Rn))]>;
3737 }
3738
3739 //---
3740 // Single operand floating point data processing
3741 //---
3742
3743 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3744 class BaseSingleOperandFPData<bits<4> opcode, RegisterClass regtype,
3745                               ValueType vt, string asm, SDPatternOperator node>
3746     : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
3747          [(set (vt regtype:$Rd), (node (vt regtype:$Rn)))]>,
3748       Sched<[WriteF]> {
3749   bits<5> Rd;
3750   bits<5> Rn;
3751   let Inst{31-23} = 0b000111100;
3752   let Inst{21-19} = 0b100;
3753   let Inst{18-15} = opcode;
3754   let Inst{14-10} = 0b10000;
3755   let Inst{9-5}   = Rn;
3756   let Inst{4-0}   = Rd;
3757 }
3758
3759 multiclass SingleOperandFPData<bits<4> opcode, string asm,
3760                                SDPatternOperator node = null_frag> {
3761   def Sr : BaseSingleOperandFPData<opcode, FPR32, f32, asm, node> {
3762     let Inst{22} = 0; // 32-bit size flag
3763   }
3764
3765   def Dr : BaseSingleOperandFPData<opcode, FPR64, f64, asm, node> {
3766     let Inst{22} = 1; // 64-bit size flag
3767   }
3768 }
3769
3770 //---
3771 // Two operand floating point data processing
3772 //---
3773
3774 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3775 class BaseTwoOperandFPData<bits<4> opcode, RegisterClass regtype,
3776                            string asm, list<dag> pat>
3777     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
3778          asm, "\t$Rd, $Rn, $Rm", "", pat>,
3779       Sched<[WriteF]> {
3780   bits<5> Rd;
3781   bits<5> Rn;
3782   bits<5> Rm;
3783   let Inst{31-23} = 0b000111100;
3784   let Inst{21}    = 1;
3785   let Inst{20-16} = Rm;
3786   let Inst{15-12} = opcode;
3787   let Inst{11-10} = 0b10;
3788   let Inst{9-5}   = Rn;
3789   let Inst{4-0}   = Rd;
3790 }
3791
3792 multiclass TwoOperandFPData<bits<4> opcode, string asm,
3793                             SDPatternOperator node = null_frag> {
3794   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3795                          [(set (f32 FPR32:$Rd),
3796                                (node (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]> {
3797     let Inst{22} = 0; // 32-bit size flag
3798   }
3799
3800   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3801                          [(set (f64 FPR64:$Rd),
3802                                (node (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]> {
3803     let Inst{22} = 1; // 64-bit size flag
3804   }
3805 }
3806
3807 multiclass TwoOperandFPDataNeg<bits<4> opcode, string asm, SDNode node> {
3808   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3809                   [(set FPR32:$Rd, (fneg (node FPR32:$Rn, (f32 FPR32:$Rm))))]> {
3810     let Inst{22} = 0; // 32-bit size flag
3811   }
3812
3813   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3814                   [(set FPR64:$Rd, (fneg (node FPR64:$Rn, (f64 FPR64:$Rm))))]> {
3815     let Inst{22} = 1; // 64-bit size flag
3816   }
3817 }
3818
3819
3820 //---
3821 // Three operand floating point data processing
3822 //---
3823
3824 class BaseThreeOperandFPData<bit isNegated, bit isSub,
3825                              RegisterClass regtype, string asm, list<dag> pat>
3826     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, regtype: $Ra),
3827          asm, "\t$Rd, $Rn, $Rm, $Ra", "", pat>,
3828       Sched<[WriteFMul]> {
3829   bits<5> Rd;
3830   bits<5> Rn;
3831   bits<5> Rm;
3832   bits<5> Ra;
3833   let Inst{31-23} = 0b000111110;
3834   let Inst{21}    = isNegated;
3835   let Inst{20-16} = Rm;
3836   let Inst{15}    = isSub;
3837   let Inst{14-10} = Ra;
3838   let Inst{9-5}   = Rn;
3839   let Inst{4-0}   = Rd;
3840 }
3841
3842 multiclass ThreeOperandFPData<bit isNegated, bit isSub,string asm,
3843                               SDPatternOperator node> {
3844   def Srrr : BaseThreeOperandFPData<isNegated, isSub, FPR32, asm,
3845             [(set FPR32:$Rd,
3846                   (node (f32 FPR32:$Rn), (f32 FPR32:$Rm), (f32 FPR32:$Ra)))]> {
3847     let Inst{22} = 0; // 32-bit size flag
3848   }
3849
3850   def Drrr : BaseThreeOperandFPData<isNegated, isSub, FPR64, asm,
3851             [(set FPR64:$Rd,
3852                   (node (f64 FPR64:$Rn), (f64 FPR64:$Rm), (f64 FPR64:$Ra)))]> {
3853     let Inst{22} = 1; // 64-bit size flag
3854   }
3855 }
3856
3857 //---
3858 // Floating point data comparisons
3859 //---
3860
3861 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3862 class BaseOneOperandFPComparison<bit signalAllNans,
3863                                  RegisterClass regtype, string asm,
3864                                  list<dag> pat>
3865     : I<(outs), (ins regtype:$Rn), asm, "\t$Rn, #0.0", "", pat>,
3866       Sched<[WriteFCmp]> {
3867   bits<5> Rn;
3868   let Inst{31-23} = 0b000111100;
3869   let Inst{21}    = 1;
3870
3871   let Inst{15-10} = 0b001000;
3872   let Inst{9-5}   = Rn;
3873   let Inst{4}     = signalAllNans;
3874   let Inst{3-0}   = 0b1000;
3875
3876   // Rm should be 0b00000 canonically, but we need to accept any value.
3877   let PostEncoderMethod = "fixOneOperandFPComparison";
3878 }
3879
3880 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3881 class BaseTwoOperandFPComparison<bit signalAllNans, RegisterClass regtype,
3882                                 string asm, list<dag> pat>
3883     : I<(outs), (ins regtype:$Rn, regtype:$Rm), asm, "\t$Rn, $Rm", "", pat>,
3884       Sched<[WriteFCmp]> {
3885   bits<5> Rm;
3886   bits<5> Rn;
3887   let Inst{31-23} = 0b000111100;
3888   let Inst{21}    = 1;
3889   let Inst{20-16} = Rm;
3890   let Inst{15-10} = 0b001000;
3891   let Inst{9-5}   = Rn;
3892   let Inst{4}     = signalAllNans;
3893   let Inst{3-0}   = 0b0000;
3894 }
3895
3896 multiclass FPComparison<bit signalAllNans, string asm,
3897                         SDPatternOperator OpNode = null_frag> {
3898   let Defs = [NZCV] in {
3899   def Srr : BaseTwoOperandFPComparison<signalAllNans, FPR32, asm,
3900       [(OpNode FPR32:$Rn, (f32 FPR32:$Rm)), (implicit NZCV)]> {
3901     let Inst{22} = 0;
3902   }
3903
3904   def Sri : BaseOneOperandFPComparison<signalAllNans, FPR32, asm,
3905       [(OpNode (f32 FPR32:$Rn), fpimm0), (implicit NZCV)]> {
3906     let Inst{22} = 0;
3907   }
3908
3909   def Drr : BaseTwoOperandFPComparison<signalAllNans, FPR64, asm,
3910       [(OpNode FPR64:$Rn, (f64 FPR64:$Rm)), (implicit NZCV)]> {
3911     let Inst{22} = 1;
3912   }
3913
3914   def Dri : BaseOneOperandFPComparison<signalAllNans, FPR64, asm,
3915       [(OpNode (f64 FPR64:$Rn), fpimm0), (implicit NZCV)]> {
3916     let Inst{22} = 1;
3917   }
3918   } // Defs = [NZCV]
3919 }
3920
3921 //---
3922 // Floating point conditional comparisons
3923 //---
3924
3925 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3926 class BaseFPCondComparison<bit signalAllNans,
3927                               RegisterClass regtype, string asm>
3928     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
3929          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
3930       Sched<[WriteFCmp]> {
3931   bits<5> Rn;
3932   bits<5> Rm;
3933   bits<4> nzcv;
3934   bits<4> cond;
3935
3936   let Inst{31-23} = 0b000111100;
3937   let Inst{21}    = 1;
3938   let Inst{20-16} = Rm;
3939   let Inst{15-12} = cond;
3940   let Inst{11-10} = 0b01;
3941   let Inst{9-5}   = Rn;
3942   let Inst{4}     = signalAllNans;
3943   let Inst{3-0}   = nzcv;
3944 }
3945
3946 multiclass FPCondComparison<bit signalAllNans, string asm> {
3947   let Defs = [NZCV], Uses = [NZCV] in {
3948   def Srr : BaseFPCondComparison<signalAllNans, FPR32, asm> {
3949     let Inst{22} = 0;
3950   }
3951
3952   def Drr : BaseFPCondComparison<signalAllNans, FPR64, asm> {
3953     let Inst{22} = 1;
3954   }
3955   } // Defs = [NZCV], Uses = [NZCV]
3956 }
3957
3958 //---
3959 // Floating point conditional select
3960 //---
3961
3962 class BaseFPCondSelect<RegisterClass regtype, ValueType vt, string asm>
3963     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
3964          asm, "\t$Rd, $Rn, $Rm, $cond", "",
3965          [(set regtype:$Rd,
3966                (AArch64csel (vt regtype:$Rn), regtype:$Rm,
3967                           (i32 imm:$cond), NZCV))]>,
3968       Sched<[WriteF]> {
3969   bits<5> Rd;
3970   bits<5> Rn;
3971   bits<5> Rm;
3972   bits<4> cond;
3973
3974   let Inst{31-23} = 0b000111100;
3975   let Inst{21}    = 1;
3976   let Inst{20-16} = Rm;
3977   let Inst{15-12} = cond;
3978   let Inst{11-10} = 0b11;
3979   let Inst{9-5}   = Rn;
3980   let Inst{4-0}   = Rd;
3981 }
3982
3983 multiclass FPCondSelect<string asm> {
3984   let Uses = [NZCV] in {
3985   def Srrr : BaseFPCondSelect<FPR32, f32, asm> {
3986     let Inst{22} = 0;
3987   }
3988
3989   def Drrr : BaseFPCondSelect<FPR64, f64, asm> {
3990     let Inst{22} = 1;
3991   }
3992   } // Uses = [NZCV]
3993 }
3994
3995 //---
3996 // Floating move immediate
3997 //---
3998
3999 class BaseFPMoveImmediate<RegisterClass regtype, Operand fpimmtype, string asm>
4000   : I<(outs regtype:$Rd), (ins fpimmtype:$imm), asm, "\t$Rd, $imm", "",
4001       [(set regtype:$Rd, fpimmtype:$imm)]>,
4002     Sched<[WriteFImm]> {
4003   bits<5> Rd;
4004   bits<8> imm;
4005   let Inst{31-23} = 0b000111100;
4006   let Inst{21}    = 1;
4007   let Inst{20-13} = imm;
4008   let Inst{12-5}  = 0b10000000;
4009   let Inst{4-0}   = Rd;
4010 }
4011
4012 multiclass FPMoveImmediate<string asm> {
4013   def Si : BaseFPMoveImmediate<FPR32, fpimm32, asm> {
4014     let Inst{22} = 0;
4015   }
4016
4017   def Di : BaseFPMoveImmediate<FPR64, fpimm64, asm> {
4018     let Inst{22} = 1;
4019   }
4020 }
4021 } // end of 'let Predicates = [HasFPARMv8]'
4022
4023 //----------------------------------------------------------------------------
4024 // AdvSIMD
4025 //----------------------------------------------------------------------------
4026
4027 let Predicates = [HasNEON] in {
4028
4029 //----------------------------------------------------------------------------
4030 // AdvSIMD three register vector instructions
4031 //----------------------------------------------------------------------------
4032
4033 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4034 class BaseSIMDThreeSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4035                         RegisterOperand regtype, string asm, string kind,
4036                         list<dag> pattern>
4037   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
4038       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
4039       "|" # kind # "\t$Rd, $Rn, $Rm|}", "", pattern>,
4040     Sched<[WriteV]> {
4041   bits<5> Rd;
4042   bits<5> Rn;
4043   bits<5> Rm;
4044   let Inst{31}    = 0;
4045   let Inst{30}    = Q;
4046   let Inst{29}    = U;
4047   let Inst{28-24} = 0b01110;
4048   let Inst{23-22} = size;
4049   let Inst{21}    = 1;
4050   let Inst{20-16} = Rm;
4051   let Inst{15-11} = opcode;
4052   let Inst{10}    = 1;
4053   let Inst{9-5}   = Rn;
4054   let Inst{4-0}   = Rd;
4055 }
4056
4057 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4058 class BaseSIMDThreeSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4059                         RegisterOperand regtype, string asm, string kind,
4060                         list<dag> pattern>
4061   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn, regtype:$Rm), asm,
4062       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
4063       "|" # kind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
4064     Sched<[WriteV]> {
4065   bits<5> Rd;
4066   bits<5> Rn;
4067   bits<5> Rm;
4068   let Inst{31}    = 0;
4069   let Inst{30}    = Q;
4070   let Inst{29}    = U;
4071   let Inst{28-24} = 0b01110;
4072   let Inst{23-22} = size;
4073   let Inst{21}    = 1;
4074   let Inst{20-16} = Rm;
4075   let Inst{15-11} = opcode;
4076   let Inst{10}    = 1;
4077   let Inst{9-5}   = Rn;
4078   let Inst{4-0}   = Rd;
4079 }
4080
4081 // All operand sizes distinguished in the encoding.
4082 multiclass SIMDThreeSameVector<bit U, bits<5> opc, string asm,
4083                                SDPatternOperator OpNode> {
4084   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
4085                                       asm, ".8b",
4086          [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4087   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
4088                                       asm, ".16b",
4089          [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
4090   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
4091                                       asm, ".4h",
4092          [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4093   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
4094                                       asm, ".8h",
4095          [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4096   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
4097                                       asm, ".2s",
4098          [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4099   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
4100                                       asm, ".4s",
4101          [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4102   def v2i64 : BaseSIMDThreeSameVector<1, U, 0b11, opc, V128,
4103                                       asm, ".2d",
4104          [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
4105 }
4106
4107 // As above, but D sized elements unsupported.
4108 multiclass SIMDThreeSameVectorBHS<bit U, bits<5> opc, string asm,
4109                                   SDPatternOperator OpNode> {
4110   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
4111                                       asm, ".8b",
4112         [(set V64:$Rd, (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))]>;
4113   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
4114                                       asm, ".16b",
4115         [(set V128:$Rd, (v16i8 (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm))))]>;
4116   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
4117                                       asm, ".4h",
4118         [(set V64:$Rd, (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))]>;
4119   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
4120                                       asm, ".8h",
4121         [(set V128:$Rd, (v8i16 (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm))))]>;
4122   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
4123                                       asm, ".2s",
4124         [(set V64:$Rd, (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))]>;
4125   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
4126                                       asm, ".4s",
4127         [(set V128:$Rd, (v4i32 (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm))))]>;
4128 }
4129
4130 multiclass SIMDThreeSameVectorBHSTied<bit U, bits<5> opc, string asm,
4131                                   SDPatternOperator OpNode> {
4132   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, 0b00, opc, V64,
4133                                       asm, ".8b",
4134       [(set (v8i8 V64:$dst),
4135             (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4136   def v16i8 : BaseSIMDThreeSameVectorTied<1, U, 0b00, opc, V128,
4137                                       asm, ".16b",
4138       [(set (v16i8 V128:$dst),
4139             (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
4140   def v4i16 : BaseSIMDThreeSameVectorTied<0, U, 0b01, opc, V64,
4141                                       asm, ".4h",
4142       [(set (v4i16 V64:$dst),
4143             (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4144   def v8i16 : BaseSIMDThreeSameVectorTied<1, U, 0b01, opc, V128,
4145                                       asm, ".8h",
4146       [(set (v8i16 V128:$dst),
4147             (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4148   def v2i32 : BaseSIMDThreeSameVectorTied<0, U, 0b10, opc, V64,
4149                                       asm, ".2s",
4150       [(set (v2i32 V64:$dst),
4151             (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4152   def v4i32 : BaseSIMDThreeSameVectorTied<1, U, 0b10, opc, V128,
4153                                       asm, ".4s",
4154       [(set (v4i32 V128:$dst),
4155             (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4156 }
4157
4158 // As above, but only B sized elements supported.
4159 multiclass SIMDThreeSameVectorB<bit U, bits<5> opc, string asm,
4160                                 SDPatternOperator OpNode> {
4161   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
4162                                       asm, ".8b",
4163     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4164   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
4165                                       asm, ".16b",
4166     [(set (v16i8 V128:$Rd),
4167           (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
4168 }
4169
4170 // As above, but only S and D sized floating point elements supported.
4171 multiclass SIMDThreeSameVectorFP<bit U, bit S, bits<5> opc,
4172                                  string asm, SDPatternOperator OpNode> {
4173   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4174                                       asm, ".2s",
4175         [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4176   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4177                                       asm, ".4s",
4178         [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4179   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4180                                       asm, ".2d",
4181         [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4182 }
4183
4184 multiclass SIMDThreeSameVectorFPCmp<bit U, bit S, bits<5> opc,
4185                                     string asm,
4186                                     SDPatternOperator OpNode> {
4187   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4188                                       asm, ".2s",
4189         [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4190   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4191                                       asm, ".4s",
4192         [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4193   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4194                                       asm, ".2d",
4195         [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4196 }
4197
4198 multiclass SIMDThreeSameVectorFPTied<bit U, bit S, bits<5> opc,
4199                                  string asm, SDPatternOperator OpNode> {
4200   def v2f32 : BaseSIMDThreeSameVectorTied<0, U, {S,0}, opc, V64,
4201                                       asm, ".2s",
4202      [(set (v2f32 V64:$dst),
4203            (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4204   def v4f32 : BaseSIMDThreeSameVectorTied<1, U, {S,0}, opc, V128,
4205                                       asm, ".4s",
4206      [(set (v4f32 V128:$dst),
4207            (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4208   def v2f64 : BaseSIMDThreeSameVectorTied<1, U, {S,1}, opc, V128,
4209                                       asm, ".2d",
4210      [(set (v2f64 V128:$dst),
4211            (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4212 }
4213
4214 // As above, but D and B sized elements unsupported.
4215 multiclass SIMDThreeSameVectorHS<bit U, bits<5> opc, string asm,
4216                                 SDPatternOperator OpNode> {
4217   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
4218                                       asm, ".4h",
4219         [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4220   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
4221                                       asm, ".8h",
4222         [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4223   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
4224                                       asm, ".2s",
4225         [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4226   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
4227                                       asm, ".4s",
4228         [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4229 }
4230
4231 // Logical three vector ops share opcode bits, and only use B sized elements.
4232 multiclass SIMDLogicalThreeVector<bit U, bits<2> size, string asm,
4233                                   SDPatternOperator OpNode = null_frag> {
4234   def v8i8  : BaseSIMDThreeSameVector<0, U, size, 0b00011, V64,
4235                                      asm, ".8b",
4236                          [(set (v8i8 V64:$Rd), (OpNode V64:$Rn, V64:$Rm))]>;
4237   def v16i8  : BaseSIMDThreeSameVector<1, U, size, 0b00011, V128,
4238                                      asm, ".16b",
4239                          [(set (v16i8 V128:$Rd), (OpNode V128:$Rn, V128:$Rm))]>;
4240
4241   def : Pat<(v4i16 (OpNode V64:$LHS, V64:$RHS)),
4242           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4243   def : Pat<(v2i32 (OpNode V64:$LHS, V64:$RHS)),
4244           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4245   def : Pat<(v1i64 (OpNode V64:$LHS, V64:$RHS)),
4246           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4247
4248   def : Pat<(v8i16 (OpNode V128:$LHS, V128:$RHS)),
4249       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4250   def : Pat<(v4i32 (OpNode V128:$LHS, V128:$RHS)),
4251       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4252   def : Pat<(v2i64 (OpNode V128:$LHS, V128:$RHS)),
4253       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4254 }
4255
4256 multiclass SIMDLogicalThreeVectorTied<bit U, bits<2> size,
4257                                   string asm, SDPatternOperator OpNode> {
4258   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, size, 0b00011, V64,
4259                                      asm, ".8b",
4260              [(set (v8i8 V64:$dst),
4261                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4262   def v16i8  : BaseSIMDThreeSameVectorTied<1, U, size, 0b00011, V128,
4263                                      asm, ".16b",
4264              [(set (v16i8 V128:$dst),
4265                    (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
4266                            (v16i8 V128:$Rm)))]>;
4267
4268   def : Pat<(v4i16 (OpNode (v4i16 V64:$LHS), (v4i16 V64:$MHS),
4269                            (v4i16 V64:$RHS))),
4270           (!cast<Instruction>(NAME#"v8i8")
4271             V64:$LHS, V64:$MHS, V64:$RHS)>;
4272   def : Pat<(v2i32 (OpNode (v2i32 V64:$LHS), (v2i32 V64:$MHS),
4273                            (v2i32 V64:$RHS))),
4274           (!cast<Instruction>(NAME#"v8i8")
4275             V64:$LHS, V64:$MHS, V64:$RHS)>;
4276   def : Pat<(v1i64 (OpNode (v1i64 V64:$LHS), (v1i64 V64:$MHS),
4277                            (v1i64 V64:$RHS))),
4278           (!cast<Instruction>(NAME#"v8i8")
4279             V64:$LHS, V64:$MHS, V64:$RHS)>;
4280
4281   def : Pat<(v8i16 (OpNode (v8i16 V128:$LHS), (v8i16 V128:$MHS),
4282                            (v8i16 V128:$RHS))),
4283       (!cast<Instruction>(NAME#"v16i8")
4284         V128:$LHS, V128:$MHS, V128:$RHS)>;
4285   def : Pat<(v4i32 (OpNode (v4i32 V128:$LHS), (v4i32 V128:$MHS),
4286                            (v4i32 V128:$RHS))),
4287       (!cast<Instruction>(NAME#"v16i8")
4288         V128:$LHS, V128:$MHS, V128:$RHS)>;
4289   def : Pat<(v2i64 (OpNode (v2i64 V128:$LHS), (v2i64 V128:$MHS),
4290                            (v2i64 V128:$RHS))),
4291       (!cast<Instruction>(NAME#"v16i8")
4292         V128:$LHS, V128:$MHS, V128:$RHS)>;
4293 }
4294
4295
4296 //----------------------------------------------------------------------------
4297 // AdvSIMD two register vector instructions.
4298 //----------------------------------------------------------------------------
4299
4300 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4301 class BaseSIMDTwoSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4302                         RegisterOperand regtype, string asm, string dstkind,
4303                         string srckind, list<dag> pattern>
4304   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4305       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4306       "|" # dstkind # "\t$Rd, $Rn}", "", pattern>,
4307     Sched<[WriteV]> {
4308   bits<5> Rd;
4309   bits<5> Rn;
4310   let Inst{31}    = 0;
4311   let Inst{30}    = Q;
4312   let Inst{29}    = U;
4313   let Inst{28-24} = 0b01110;
4314   let Inst{23-22} = size;
4315   let Inst{21-17} = 0b10000;
4316   let Inst{16-12} = opcode;
4317   let Inst{11-10} = 0b10;
4318   let Inst{9-5}   = Rn;
4319   let Inst{4-0}   = Rd;
4320 }
4321
4322 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4323 class BaseSIMDTwoSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4324                             RegisterOperand regtype, string asm, string dstkind,
4325                             string srckind, list<dag> pattern>
4326   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn), asm,
4327       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4328       "|" # dstkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4329     Sched<[WriteV]> {
4330   bits<5> Rd;
4331   bits<5> Rn;
4332   let Inst{31}    = 0;
4333   let Inst{30}    = Q;
4334   let Inst{29}    = U;
4335   let Inst{28-24} = 0b01110;
4336   let Inst{23-22} = size;
4337   let Inst{21-17} = 0b10000;
4338   let Inst{16-12} = opcode;
4339   let Inst{11-10} = 0b10;
4340   let Inst{9-5}   = Rn;
4341   let Inst{4-0}   = Rd;
4342 }
4343
4344 // Supports B, H, and S element sizes.
4345 multiclass SIMDTwoVectorBHS<bit U, bits<5> opc, string asm,
4346                             SDPatternOperator OpNode> {
4347   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4348                                       asm, ".8b", ".8b",
4349                           [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4350   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4351                                       asm, ".16b", ".16b",
4352                           [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4353   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4354                                       asm, ".4h", ".4h",
4355                           [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4356   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4357                                       asm, ".8h", ".8h",
4358                           [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4359   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4360                                       asm, ".2s", ".2s",
4361                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4362   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4363                                       asm, ".4s", ".4s",
4364                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4365 }
4366
4367 class BaseSIMDVectorLShiftLongBySize<bit Q, bits<2> size,
4368                             RegisterOperand regtype, string asm, string dstkind,
4369                             string srckind, string amount>
4370   : I<(outs V128:$Rd), (ins regtype:$Rn), asm,
4371       "{\t$Rd" # dstkind # ", $Rn" # srckind # ", #" # amount #
4372       "|" # dstkind # "\t$Rd, $Rn, #" #  amount # "}", "", []>,
4373     Sched<[WriteV]> {
4374   bits<5> Rd;
4375   bits<5> Rn;
4376   let Inst{31}    = 0;
4377   let Inst{30}    = Q;
4378   let Inst{29-24} = 0b101110;
4379   let Inst{23-22} = size;
4380   let Inst{21-10} = 0b100001001110;
4381   let Inst{9-5}   = Rn;
4382   let Inst{4-0}   = Rd;
4383 }
4384
4385 multiclass SIMDVectorLShiftLongBySizeBHS {
4386   let neverHasSideEffects = 1 in {
4387   def v8i8  : BaseSIMDVectorLShiftLongBySize<0, 0b00, V64,
4388                                              "shll", ".8h",  ".8b", "8">;
4389   def v16i8 : BaseSIMDVectorLShiftLongBySize<1, 0b00, V128,
4390                                              "shll2", ".8h", ".16b", "8">;
4391   def v4i16 : BaseSIMDVectorLShiftLongBySize<0, 0b01, V64,
4392                                              "shll", ".4s",  ".4h", "16">;
4393   def v8i16 : BaseSIMDVectorLShiftLongBySize<1, 0b01, V128,
4394                                              "shll2", ".4s", ".8h", "16">;
4395   def v2i32 : BaseSIMDVectorLShiftLongBySize<0, 0b10, V64,
4396                                              "shll", ".2d",  ".2s", "32">;
4397   def v4i32 : BaseSIMDVectorLShiftLongBySize<1, 0b10, V128,
4398                                              "shll2", ".2d", ".4s", "32">;
4399   }
4400 }
4401
4402 // Supports all element sizes.
4403 multiclass SIMDLongTwoVector<bit U, bits<5> opc, string asm,
4404                              SDPatternOperator OpNode> {
4405   def v8i8_v4i16  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4406                                       asm, ".4h", ".8b",
4407                [(set (v4i16 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4408   def v16i8_v8i16 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4409                                       asm, ".8h", ".16b",
4410                [(set (v8i16 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4411   def v4i16_v2i32 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4412                                       asm, ".2s", ".4h",
4413                [(set (v2i32 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4414   def v8i16_v4i32 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4415                                       asm, ".4s", ".8h",
4416                [(set (v4i32 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4417   def v2i32_v1i64 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4418                                       asm, ".1d", ".2s",
4419                [(set (v1i64 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4420   def v4i32_v2i64 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4421                                       asm, ".2d", ".4s",
4422                [(set (v2i64 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4423 }
4424
4425 multiclass SIMDLongTwoVectorTied<bit U, bits<5> opc, string asm,
4426                                  SDPatternOperator OpNode> {
4427   def v8i8_v4i16  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4428                                           asm, ".4h", ".8b",
4429       [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd),
4430                                       (v8i8 V64:$Rn)))]>;
4431   def v16i8_v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4432                                           asm, ".8h", ".16b",
4433       [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd),
4434                                       (v16i8 V128:$Rn)))]>;
4435   def v4i16_v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4436                                           asm, ".2s", ".4h",
4437       [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd),
4438                                       (v4i16 V64:$Rn)))]>;
4439   def v8i16_v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4440                                           asm, ".4s", ".8h",
4441       [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd),
4442                                       (v8i16 V128:$Rn)))]>;
4443   def v2i32_v1i64 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4444                                           asm, ".1d", ".2s",
4445       [(set (v1i64 V64:$dst), (OpNode (v1i64 V64:$Rd),
4446                                       (v2i32 V64:$Rn)))]>;
4447   def v4i32_v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4448                                           asm, ".2d", ".4s",
4449       [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd),
4450                                       (v4i32 V128:$Rn)))]>;
4451 }
4452
4453 // Supports all element sizes, except 1xD.
4454 multiclass SIMDTwoVectorBHSDTied<bit U, bits<5> opc, string asm,
4455                                   SDPatternOperator OpNode> {
4456   def v8i8  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4457                                     asm, ".8b", ".8b",
4458     [(set (v8i8 V64:$dst), (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn)))]>;
4459   def v16i8 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4460                                     asm, ".16b", ".16b",
4461     [(set (v16i8 V128:$dst), (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
4462   def v4i16 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4463                                     asm, ".4h", ".4h",
4464     [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn)))]>;
4465   def v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4466                                     asm, ".8h", ".8h",
4467     [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn)))]>;
4468   def v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4469                                     asm, ".2s", ".2s",
4470     [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn)))]>;
4471   def v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4472                                     asm, ".4s", ".4s",
4473     [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
4474   def v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b11, opc, V128,
4475                                     asm, ".2d", ".2d",
4476     [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn)))]>;
4477 }
4478
4479 multiclass SIMDTwoVectorBHSD<bit U, bits<5> opc, string asm,
4480                              SDPatternOperator OpNode = null_frag> {
4481   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4482                                 asm, ".8b", ".8b",
4483     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4484   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4485                                 asm, ".16b", ".16b",
4486     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4487   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4488                                 asm, ".4h", ".4h",
4489     [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4490   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4491                                 asm, ".8h", ".8h",
4492     [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4493   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4494                                 asm, ".2s", ".2s",
4495     [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4496   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4497                                 asm, ".4s", ".4s",
4498     [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4499   def v2i64 : BaseSIMDTwoSameVector<1, U, 0b11, opc, V128,
4500                                 asm, ".2d", ".2d",
4501     [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4502 }
4503
4504
4505 // Supports only B element sizes.
4506 multiclass SIMDTwoVectorB<bit U, bits<2> size, bits<5> opc, string asm,
4507                           SDPatternOperator OpNode> {
4508   def v8i8  : BaseSIMDTwoSameVector<0, U, size, opc, V64,
4509                                 asm, ".8b", ".8b",
4510                     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4511   def v16i8 : BaseSIMDTwoSameVector<1, U, size, opc, V128,
4512                                 asm, ".16b", ".16b",
4513                     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4514
4515 }
4516
4517 // Supports only B and H element sizes.
4518 multiclass SIMDTwoVectorBH<bit U, bits<5> opc, string asm,
4519                                 SDPatternOperator OpNode> {
4520   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4521                                 asm, ".8b", ".8b",
4522                     [(set (v8i8 V64:$Rd), (OpNode V64:$Rn))]>;
4523   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4524                                 asm, ".16b", ".16b",
4525                     [(set (v16i8 V128:$Rd), (OpNode V128:$Rn))]>;
4526   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4527                                 asm, ".4h", ".4h",
4528                     [(set (v4i16 V64:$Rd), (OpNode V64:$Rn))]>;
4529   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4530                                 asm, ".8h", ".8h",
4531                     [(set (v8i16 V128:$Rd), (OpNode V128:$Rn))]>;
4532 }
4533
4534 // Supports only S and D element sizes, uses high bit of the size field
4535 // as an extra opcode bit.
4536 multiclass SIMDTwoVectorFP<bit U, bit S, bits<5> opc, string asm,
4537                            SDPatternOperator OpNode> {
4538   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4539                                 asm, ".2s", ".2s",
4540                           [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4541   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4542                                 asm, ".4s", ".4s",
4543                           [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4544   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4545                                 asm, ".2d", ".2d",
4546                           [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4547 }
4548
4549 // Supports only S element size.
4550 multiclass SIMDTwoVectorS<bit U, bit S, bits<5> opc, string asm,
4551                            SDPatternOperator OpNode> {
4552   def v2i32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4553                                 asm, ".2s", ".2s",
4554                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4555   def v4i32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4556                                 asm, ".4s", ".4s",
4557                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4558 }
4559
4560
4561 multiclass SIMDTwoVectorFPToInt<bit U, bit S, bits<5> opc, string asm,
4562                            SDPatternOperator OpNode> {
4563   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4564                                 asm, ".2s", ".2s",
4565                           [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4566   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4567                                 asm, ".4s", ".4s",
4568                           [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4569   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4570                                 asm, ".2d", ".2d",
4571                           [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4572 }
4573
4574 multiclass SIMDTwoVectorIntToFP<bit U, bit S, bits<5> opc, string asm,
4575                            SDPatternOperator OpNode> {
4576   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4577                                 asm, ".2s", ".2s",
4578                           [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4579   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4580                                 asm, ".4s", ".4s",
4581                           [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4582   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4583                                 asm, ".2d", ".2d",
4584                           [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4585 }
4586
4587
4588 class BaseSIMDMixedTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4589                            RegisterOperand inreg, RegisterOperand outreg,
4590                            string asm, string outkind, string inkind,
4591                            list<dag> pattern>
4592   : I<(outs outreg:$Rd), (ins inreg:$Rn), asm,
4593       "{\t$Rd" # outkind # ", $Rn" # inkind #
4594       "|" # outkind # "\t$Rd, $Rn}", "", pattern>,
4595     Sched<[WriteV]> {
4596   bits<5> Rd;
4597   bits<5> Rn;
4598   let Inst{31}    = 0;
4599   let Inst{30}    = Q;
4600   let Inst{29}    = U;
4601   let Inst{28-24} = 0b01110;
4602   let Inst{23-22} = size;
4603   let Inst{21-17} = 0b10000;
4604   let Inst{16-12} = opcode;
4605   let Inst{11-10} = 0b10;
4606   let Inst{9-5}   = Rn;
4607   let Inst{4-0}   = Rd;
4608 }
4609
4610 class BaseSIMDMixedTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4611                            RegisterOperand inreg, RegisterOperand outreg,
4612                            string asm, string outkind, string inkind,
4613                            list<dag> pattern>
4614   : I<(outs outreg:$dst), (ins outreg:$Rd, inreg:$Rn), asm,
4615       "{\t$Rd" # outkind # ", $Rn" # inkind #
4616       "|" # outkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4617     Sched<[WriteV]> {
4618   bits<5> Rd;
4619   bits<5> Rn;
4620   let Inst{31}    = 0;
4621   let Inst{30}    = Q;
4622   let Inst{29}    = U;
4623   let Inst{28-24} = 0b01110;
4624   let Inst{23-22} = size;
4625   let Inst{21-17} = 0b10000;
4626   let Inst{16-12} = opcode;
4627   let Inst{11-10} = 0b10;
4628   let Inst{9-5}   = Rn;
4629   let Inst{4-0}   = Rd;
4630 }
4631
4632 multiclass SIMDMixedTwoVector<bit U, bits<5> opc, string asm,
4633                               SDPatternOperator OpNode> {
4634   def v8i8  : BaseSIMDMixedTwoVector<0, U, 0b00, opc, V128, V64,
4635                                       asm, ".8b", ".8h",
4636         [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4637   def v16i8 : BaseSIMDMixedTwoVectorTied<1, U, 0b00, opc, V128, V128,
4638                                       asm#"2", ".16b", ".8h", []>;
4639   def v4i16 : BaseSIMDMixedTwoVector<0, U, 0b01, opc, V128, V64,
4640                                       asm, ".4h", ".4s",
4641         [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4642   def v8i16 : BaseSIMDMixedTwoVectorTied<1, U, 0b01, opc, V128, V128,
4643                                       asm#"2", ".8h", ".4s", []>;
4644   def v2i32 : BaseSIMDMixedTwoVector<0, U, 0b10, opc, V128, V64,
4645                                       asm, ".2s", ".2d",
4646         [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4647   def v4i32 : BaseSIMDMixedTwoVectorTied<1, U, 0b10, opc, V128, V128,
4648                                       asm#"2", ".4s", ".2d", []>;
4649
4650   def : Pat<(concat_vectors (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn))),
4651             (!cast<Instruction>(NAME # "v16i8")
4652                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4653   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn))),
4654             (!cast<Instruction>(NAME # "v8i16")
4655                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4656   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn))),
4657             (!cast<Instruction>(NAME # "v4i32")
4658                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4659 }
4660
4661 class BaseSIMDCmpTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4662                            RegisterOperand regtype,
4663                            string asm, string kind, string zero,
4664                            ValueType dty, ValueType sty, SDNode OpNode>
4665   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4666       "{\t$Rd" # kind # ", $Rn" # kind # ", #" # zero #
4667       "|" # kind # "\t$Rd, $Rn, #" # zero # "}", "",
4668       [(set (dty regtype:$Rd), (OpNode (sty regtype:$Rn)))]>,
4669     Sched<[WriteV]> {
4670   bits<5> Rd;
4671   bits<5> Rn;
4672   let Inst{31}    = 0;
4673   let Inst{30}    = Q;
4674   let Inst{29}    = U;
4675   let Inst{28-24} = 0b01110;
4676   let Inst{23-22} = size;
4677   let Inst{21-17} = 0b10000;
4678   let Inst{16-12} = opcode;
4679   let Inst{11-10} = 0b10;
4680   let Inst{9-5}   = Rn;
4681   let Inst{4-0}   = Rd;
4682 }
4683
4684 // Comparisons support all element sizes, except 1xD.
4685 multiclass SIMDCmpTwoVector<bit U, bits<5> opc, string asm,
4686                             SDNode OpNode> {
4687   def v8i8rz  : BaseSIMDCmpTwoVector<0, U, 0b00, opc, V64,
4688                                      asm, ".8b", "0",
4689                                      v8i8, v8i8, OpNode>;
4690   def v16i8rz : BaseSIMDCmpTwoVector<1, U, 0b00, opc, V128,
4691                                      asm, ".16b", "0",
4692                                      v16i8, v16i8, OpNode>;
4693   def v4i16rz : BaseSIMDCmpTwoVector<0, U, 0b01, opc, V64,
4694                                      asm, ".4h", "0",
4695                                      v4i16, v4i16, OpNode>;
4696   def v8i16rz : BaseSIMDCmpTwoVector<1, U, 0b01, opc, V128,
4697                                      asm, ".8h", "0",
4698                                      v8i16, v8i16, OpNode>;
4699   def v2i32rz : BaseSIMDCmpTwoVector<0, U, 0b10, opc, V64,
4700                                      asm, ".2s", "0",
4701                                      v2i32, v2i32, OpNode>;
4702   def v4i32rz : BaseSIMDCmpTwoVector<1, U, 0b10, opc, V128,
4703                                      asm, ".4s", "0",
4704                                      v4i32, v4i32, OpNode>;
4705   def v2i64rz : BaseSIMDCmpTwoVector<1, U, 0b11, opc, V128,
4706                                      asm, ".2d", "0",
4707                                      v2i64, v2i64, OpNode>;
4708 }
4709
4710 // FP Comparisons support only S and D element sizes.
4711 multiclass SIMDFPCmpTwoVector<bit U, bit S, bits<5> opc,
4712                               string asm, SDNode OpNode> {
4713
4714   def v2i32rz : BaseSIMDCmpTwoVector<0, U, {S,0}, opc, V64,
4715                                      asm, ".2s", "0.0",
4716                                      v2i32, v2f32, OpNode>;
4717   def v4i32rz : BaseSIMDCmpTwoVector<1, U, {S,0}, opc, V128,
4718                                      asm, ".4s", "0.0",
4719                                      v4i32, v4f32, OpNode>;
4720   def v2i64rz : BaseSIMDCmpTwoVector<1, U, {S,1}, opc, V128,
4721                                      asm, ".2d", "0.0",
4722                                      v2i64, v2f64, OpNode>;
4723
4724   def : InstAlias<asm # " $Vd.2s, $Vn.2s, #0",
4725                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4726   def : InstAlias<asm # " $Vd.4s, $Vn.4s, #0",
4727                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4728   def : InstAlias<asm # " $Vd.2d, $Vn.2d, #0",
4729                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4730   def : InstAlias<asm # ".2s $Vd, $Vn, #0",
4731                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4732   def : InstAlias<asm # ".4s $Vd, $Vn, #0",
4733                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4734   def : InstAlias<asm # ".2d $Vd, $Vn, #0",
4735                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4736 }
4737
4738 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4739 class BaseSIMDFPCvtTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4740                              RegisterOperand outtype, RegisterOperand intype,
4741                              string asm, string VdTy, string VnTy,
4742                              list<dag> pattern>
4743   : I<(outs outtype:$Rd), (ins intype:$Rn), asm,
4744       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "", pattern>,
4745     Sched<[WriteV]> {
4746   bits<5> Rd;
4747   bits<5> Rn;
4748   let Inst{31}    = 0;
4749   let Inst{30}    = Q;
4750   let Inst{29}    = U;
4751   let Inst{28-24} = 0b01110;
4752   let Inst{23-22} = size;
4753   let Inst{21-17} = 0b10000;
4754   let Inst{16-12} = opcode;
4755   let Inst{11-10} = 0b10;
4756   let Inst{9-5}   = Rn;
4757   let Inst{4-0}   = Rd;
4758 }
4759
4760 class BaseSIMDFPCvtTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4761                              RegisterOperand outtype, RegisterOperand intype,
4762                              string asm, string VdTy, string VnTy,
4763                              list<dag> pattern>
4764   : I<(outs outtype:$dst), (ins outtype:$Rd, intype:$Rn), asm,
4765       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "$Rd = $dst", pattern>,
4766     Sched<[WriteV]> {
4767   bits<5> Rd;
4768   bits<5> Rn;
4769   let Inst{31}    = 0;
4770   let Inst{30}    = Q;
4771   let Inst{29}    = U;
4772   let Inst{28-24} = 0b01110;
4773   let Inst{23-22} = size;
4774   let Inst{21-17} = 0b10000;
4775   let Inst{16-12} = opcode;
4776   let Inst{11-10} = 0b10;
4777   let Inst{9-5}   = Rn;
4778   let Inst{4-0}   = Rd;
4779 }
4780
4781 multiclass SIMDFPWidenTwoVector<bit U, bit S, bits<5> opc, string asm> {
4782   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V128, V64,
4783                                     asm, ".4s", ".4h", []>;
4784   def v8i16 : BaseSIMDFPCvtTwoVector<1, U, {S,0}, opc, V128, V128,
4785                                     asm#"2", ".4s", ".8h", []>;
4786   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V128, V64,
4787                                     asm, ".2d", ".2s", []>;
4788   def v4i32 : BaseSIMDFPCvtTwoVector<1, U, {S,1}, opc, V128, V128,
4789                                     asm#"2", ".2d", ".4s", []>;
4790 }
4791
4792 multiclass SIMDFPNarrowTwoVector<bit U, bit S, bits<5> opc, string asm> {
4793   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V64, V128,
4794                                     asm, ".4h", ".4s", []>;
4795   def v8i16 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,0}, opc, V128, V128,
4796                                     asm#"2", ".8h", ".4s", []>;
4797   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4798                                     asm, ".2s", ".2d", []>;
4799   def v4i32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4800                                     asm#"2", ".4s", ".2d", []>;
4801 }
4802
4803 multiclass SIMDFPInexactCvtTwoVector<bit U, bit S, bits<5> opc, string asm,
4804                                      Intrinsic OpNode> {
4805   def v2f32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4806                                      asm, ".2s", ".2d",
4807                           [(set (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4808   def v4f32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4809                                     asm#"2", ".4s", ".2d", []>;
4810
4811   def : Pat<(concat_vectors (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn))),
4812             (!cast<Instruction>(NAME # "v4f32")
4813                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4814 }
4815
4816 //----------------------------------------------------------------------------
4817 // AdvSIMD three register different-size vector instructions.
4818 //----------------------------------------------------------------------------
4819
4820 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4821 class BaseSIMDDifferentThreeVector<bit U, bits<3> size, bits<4> opcode,
4822                       RegisterOperand outtype, RegisterOperand intype1,
4823                       RegisterOperand intype2, string asm,
4824                       string outkind, string inkind1, string inkind2,
4825                       list<dag> pattern>
4826   : I<(outs outtype:$Rd), (ins intype1:$Rn, intype2:$Rm), asm,
4827       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4828       "|" # outkind # "\t$Rd, $Rn, $Rm}", "", pattern>,
4829     Sched<[WriteV]> {
4830   bits<5> Rd;
4831   bits<5> Rn;
4832   bits<5> Rm;
4833   let Inst{31}    = 0;
4834   let Inst{30}    = size{0};
4835   let Inst{29}    = U;
4836   let Inst{28-24} = 0b01110;
4837   let Inst{23-22} = size{2-1};
4838   let Inst{21}    = 1;
4839   let Inst{20-16} = Rm;
4840   let Inst{15-12} = opcode;
4841   let Inst{11-10} = 0b00;
4842   let Inst{9-5}   = Rn;
4843   let Inst{4-0}   = Rd;
4844 }
4845
4846 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4847 class BaseSIMDDifferentThreeVectorTied<bit U, bits<3> size, bits<4> opcode,
4848                       RegisterOperand outtype, RegisterOperand intype1,
4849                       RegisterOperand intype2, string asm,
4850                       string outkind, string inkind1, string inkind2,
4851                       list<dag> pattern>
4852   : I<(outs outtype:$dst), (ins outtype:$Rd, intype1:$Rn, intype2:$Rm), asm,
4853       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4854       "|" # outkind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
4855     Sched<[WriteV]> {
4856   bits<5> Rd;
4857   bits<5> Rn;
4858   bits<5> Rm;
4859   let Inst{31}    = 0;
4860   let Inst{30}    = size{0};
4861   let Inst{29}    = U;
4862   let Inst{28-24} = 0b01110;
4863   let Inst{23-22} = size{2-1};
4864   let Inst{21}    = 1;
4865   let Inst{20-16} = Rm;
4866   let Inst{15-12} = opcode;
4867   let Inst{11-10} = 0b00;
4868   let Inst{9-5}   = Rn;
4869   let Inst{4-0}   = Rd;
4870 }
4871
4872 // FIXME: TableGen doesn't know how to deal with expanded types that also
4873 //        change the element count (in this case, placing the results in
4874 //        the high elements of the result register rather than the low
4875 //        elements). Until that's fixed, we can't code-gen those.
4876 multiclass SIMDNarrowThreeVectorBHS<bit U, bits<4> opc, string asm,
4877                                     Intrinsic IntOp> {
4878   def v8i16_v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4879                                                   V64, V128, V128,
4880                                                   asm, ".8b", ".8h", ".8h",
4881      [(set (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4882   def v8i16_v16i8  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4883                                                   V128, V128, V128,
4884                                                   asm#"2", ".16b", ".8h", ".8h",
4885      []>;
4886   def v4i32_v4i16  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4887                                                   V64, V128, V128,
4888                                                   asm, ".4h", ".4s", ".4s",
4889      [(set (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4890   def v4i32_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4891                                                   V128, V128, V128,
4892                                                   asm#"2", ".8h", ".4s", ".4s",
4893      []>;
4894   def v2i64_v2i32  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4895                                                   V64, V128, V128,
4896                                                   asm, ".2s", ".2d", ".2d",
4897      [(set (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
4898   def v2i64_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4899                                                   V128, V128, V128,
4900                                                   asm#"2", ".4s", ".2d", ".2d",
4901      []>;
4902
4903
4904   // Patterns for the '2' variants involve INSERT_SUBREG, which you can't put in
4905   // a version attached to an instruction.
4906   def : Pat<(concat_vectors (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn),
4907                                                    (v8i16 V128:$Rm))),
4908             (!cast<Instruction>(NAME # "v8i16_v16i8")
4909                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4910                 V128:$Rn, V128:$Rm)>;
4911   def : Pat<(concat_vectors (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn),
4912                                                     (v4i32 V128:$Rm))),
4913             (!cast<Instruction>(NAME # "v4i32_v8i16")
4914                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4915                 V128:$Rn, V128:$Rm)>;
4916   def : Pat<(concat_vectors (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn),
4917                                                     (v2i64 V128:$Rm))),
4918             (!cast<Instruction>(NAME # "v2i64_v4i32")
4919                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4920                 V128:$Rn, V128:$Rm)>;
4921 }
4922
4923 multiclass SIMDDifferentThreeVectorBD<bit U, bits<4> opc, string asm,
4924                                       Intrinsic IntOp> {
4925   def v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4926                                             V128, V64, V64,
4927                                             asm, ".8h", ".8b", ".8b",
4928       [(set (v8i16 V128:$Rd), (IntOp (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4929   def v16i8  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4930                                             V128, V128, V128,
4931                                             asm#"2", ".8h", ".16b", ".16b", []>;
4932   let Predicates = [HasCrypto] in {
4933     def v1i64  : BaseSIMDDifferentThreeVector<U, 0b110, opc,
4934                                               V128, V64, V64,
4935                                               asm, ".1q", ".1d", ".1d", []>;
4936     def v2i64  : BaseSIMDDifferentThreeVector<U, 0b111, opc,
4937                                               V128, V128, V128,
4938                                               asm#"2", ".1q", ".2d", ".2d", []>;
4939   }
4940
4941   def : Pat<(v8i16 (IntOp (v8i8 (extract_high_v16i8 V128:$Rn)),
4942                           (v8i8 (extract_high_v16i8 V128:$Rm)))),
4943       (!cast<Instruction>(NAME#"v16i8") V128:$Rn, V128:$Rm)>;
4944 }
4945
4946 multiclass SIMDLongThreeVectorHS<bit U, bits<4> opc, string asm,
4947                                  SDPatternOperator OpNode> {
4948   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4949                                                   V128, V64, V64,
4950                                                   asm, ".4s", ".4h", ".4h",
4951       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4952   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4953                                                   V128, V128, V128,
4954                                                   asm#"2", ".4s", ".8h", ".8h",
4955       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
4956                                       (extract_high_v8i16 V128:$Rm)))]>;
4957   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4958                                                   V128, V64, V64,
4959                                                   asm, ".2d", ".2s", ".2s",
4960       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4961   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4962                                                   V128, V128, V128,
4963                                                   asm#"2", ".2d", ".4s", ".4s",
4964       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
4965                                       (extract_high_v4i32 V128:$Rm)))]>;
4966 }
4967
4968 multiclass SIMDLongThreeVectorBHSabdl<bit U, bits<4> opc, string asm,
4969                                   SDPatternOperator OpNode = null_frag> {
4970   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4971                                                   V128, V64, V64,
4972                                                   asm, ".8h", ".8b", ".8b",
4973       [(set (v8i16 V128:$Rd),
4974             (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))))]>;
4975   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4976                                                  V128, V128, V128,
4977                                                  asm#"2", ".8h", ".16b", ".16b",
4978       [(set (v8i16 V128:$Rd),
4979             (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
4980                                 (extract_high_v16i8 V128:$Rm)))))]>;
4981   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4982                                                   V128, V64, V64,
4983                                                   asm, ".4s", ".4h", ".4h",
4984       [(set (v4i32 V128:$Rd),
4985             (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))))]>;
4986   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4987                                                   V128, V128, V128,
4988                                                   asm#"2", ".4s", ".8h", ".8h",
4989       [(set (v4i32 V128:$Rd),
4990             (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
4991                                   (extract_high_v8i16 V128:$Rm)))))]>;
4992   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4993                                                   V128, V64, V64,
4994                                                   asm, ".2d", ".2s", ".2s",
4995       [(set (v2i64 V128:$Rd),
4996             (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))))]>;
4997   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4998                                                   V128, V128, V128,
4999                                                   asm#"2", ".2d", ".4s", ".4s",
5000       [(set (v2i64 V128:$Rd),
5001             (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
5002                                  (extract_high_v4i32 V128:$Rm)))))]>;
5003 }
5004
5005 multiclass SIMDLongThreeVectorTiedBHSabal<bit U, bits<4> opc,
5006                                           string asm,
5007                                           SDPatternOperator OpNode> {
5008   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
5009                                                   V128, V64, V64,
5010                                                   asm, ".8h", ".8b", ".8b",
5011     [(set (v8i16 V128:$dst),
5012           (add (v8i16 V128:$Rd),
5013                (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))))]>;
5014   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
5015                                                  V128, V128, V128,
5016                                                  asm#"2", ".8h", ".16b", ".16b",
5017     [(set (v8i16 V128:$dst),
5018           (add (v8i16 V128:$Rd),
5019                (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
5020                                    (extract_high_v16i8 V128:$Rm))))))]>;
5021   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
5022                                                   V128, V64, V64,
5023                                                   asm, ".4s", ".4h", ".4h",
5024     [(set (v4i32 V128:$dst),
5025           (add (v4i32 V128:$Rd),
5026                (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))))]>;
5027   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
5028                                                   V128, V128, V128,
5029                                                   asm#"2", ".4s", ".8h", ".8h",
5030     [(set (v4i32 V128:$dst),
5031           (add (v4i32 V128:$Rd),
5032                (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
5033                                     (extract_high_v8i16 V128:$Rm))))))]>;
5034   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
5035                                                   V128, V64, V64,
5036                                                   asm, ".2d", ".2s", ".2s",
5037     [(set (v2i64 V128:$dst),
5038           (add (v2i64 V128:$Rd),
5039                (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))))]>;
5040   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
5041                                                   V128, V128, V128,
5042                                                   asm#"2", ".2d", ".4s", ".4s",
5043     [(set (v2i64 V128:$dst),
5044           (add (v2i64 V128:$Rd),
5045                (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
5046                                     (extract_high_v4i32 V128:$Rm))))))]>;
5047 }
5048
5049 multiclass SIMDLongThreeVectorBHS<bit U, bits<4> opc, string asm,
5050                                   SDPatternOperator OpNode = null_frag> {
5051   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
5052                                                   V128, V64, V64,
5053                                                   asm, ".8h", ".8b", ".8b",
5054       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
5055   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
5056                                                  V128, V128, V128,
5057                                                  asm#"2", ".8h", ".16b", ".16b",
5058       [(set (v8i16 V128:$Rd), (OpNode (extract_high_v16i8 V128:$Rn),
5059                                       (extract_high_v16i8 V128:$Rm)))]>;
5060   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
5061                                                   V128, V64, V64,
5062                                                   asm, ".4s", ".4h", ".4h",
5063       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
5064   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
5065                                                   V128, V128, V128,
5066                                                   asm#"2", ".4s", ".8h", ".8h",
5067       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
5068                                       (extract_high_v8i16 V128:$Rm)))]>;
5069   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
5070                                                   V128, V64, V64,
5071                                                   asm, ".2d", ".2s", ".2s",
5072       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
5073   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
5074                                                   V128, V128, V128,
5075                                                   asm#"2", ".2d", ".4s", ".4s",
5076       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
5077                                       (extract_high_v4i32 V128:$Rm)))]>;
5078 }
5079
5080 multiclass SIMDLongThreeVectorTiedBHS<bit U, bits<4> opc,
5081                                       string asm,
5082                                       SDPatternOperator OpNode> {
5083   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
5084                                                   V128, V64, V64,
5085                                                   asm, ".8h", ".8b", ".8b",
5086     [(set (v8i16 V128:$dst),
5087           (OpNode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
5088   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
5089                                                  V128, V128, V128,
5090                                                  asm#"2", ".8h", ".16b", ".16b",
5091     [(set (v8i16 V128:$dst),
5092           (OpNode (v8i16 V128:$Rd),
5093                   (extract_high_v16i8 V128:$Rn),
5094                   (extract_high_v16i8 V128:$Rm)))]>;
5095   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
5096                                                   V128, V64, V64,
5097                                                   asm, ".4s", ".4h", ".4h",
5098     [(set (v4i32 V128:$dst),
5099           (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
5100   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
5101                                                   V128, V128, V128,
5102                                                   asm#"2", ".4s", ".8h", ".8h",
5103     [(set (v4i32 V128:$dst),
5104           (OpNode (v4i32 V128:$Rd),
5105                   (extract_high_v8i16 V128:$Rn),
5106                   (extract_high_v8i16 V128:$Rm)))]>;
5107   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
5108                                                   V128, V64, V64,
5109                                                   asm, ".2d", ".2s", ".2s",
5110     [(set (v2i64 V128:$dst),
5111           (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
5112   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
5113                                                   V128, V128, V128,
5114                                                   asm#"2", ".2d", ".4s", ".4s",
5115     [(set (v2i64 V128:$dst),
5116           (OpNode (v2i64 V128:$Rd),
5117                   (extract_high_v4i32 V128:$Rn),
5118                   (extract_high_v4i32 V128:$Rm)))]>;
5119 }
5120
5121 multiclass SIMDLongThreeVectorSQDMLXTiedHS<bit U, bits<4> opc, string asm,
5122                                            SDPatternOperator Accum> {
5123   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
5124                                                   V128, V64, V64,
5125                                                   asm, ".4s", ".4h", ".4h",
5126     [(set (v4i32 V128:$dst),
5127           (Accum (v4i32 V128:$Rd),
5128                  (v4i32 (int_aarch64_neon_sqdmull (v4i16 V64:$Rn),
5129                                                 (v4i16 V64:$Rm)))))]>;
5130   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
5131                                                   V128, V128, V128,
5132                                                   asm#"2", ".4s", ".8h", ".8h",
5133     [(set (v4i32 V128:$dst),
5134           (Accum (v4i32 V128:$Rd),
5135                  (v4i32 (int_aarch64_neon_sqdmull (extract_high_v8i16 V128:$Rn),
5136                                             (extract_high_v8i16 V128:$Rm)))))]>;
5137   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
5138                                                   V128, V64, V64,
5139                                                   asm, ".2d", ".2s", ".2s",
5140     [(set (v2i64 V128:$dst),
5141           (Accum (v2i64 V128:$Rd),
5142                  (v2i64 (int_aarch64_neon_sqdmull (v2i32 V64:$Rn),
5143                                                 (v2i32 V64:$Rm)))))]>;
5144   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
5145                                                   V128, V128, V128,
5146                                                   asm#"2", ".2d", ".4s", ".4s",
5147     [(set (v2i64 V128:$dst),
5148           (Accum (v2i64 V128:$Rd),
5149                  (v2i64 (int_aarch64_neon_sqdmull (extract_high_v4i32 V128:$Rn),
5150                                             (extract_high_v4i32 V128:$Rm)))))]>;
5151 }
5152
5153 multiclass SIMDWideThreeVectorBHS<bit U, bits<4> opc, string asm,
5154                                   SDPatternOperator OpNode> {
5155   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
5156                                                   V128, V128, V64,
5157                                                   asm, ".8h", ".8h", ".8b",
5158        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i8 V64:$Rm)))]>;
5159   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
5160                                                   V128, V128, V128,
5161                                                   asm#"2", ".8h", ".8h", ".16b",
5162        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
5163                                        (extract_high_v16i8 V128:$Rm)))]>;
5164   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
5165                                                   V128, V128, V64,
5166                                                   asm, ".4s", ".4s", ".4h",
5167        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i16 V64:$Rm)))]>;
5168   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
5169                                                   V128, V128, V128,
5170                                                   asm#"2", ".4s", ".4s", ".8h",
5171        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
5172                                        (extract_high_v8i16 V128:$Rm)))]>;
5173   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
5174                                                   V128, V128, V64,
5175                                                   asm, ".2d", ".2d", ".2s",
5176        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i32 V64:$Rm)))]>;
5177   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
5178                                                   V128, V128, V128,
5179                                                   asm#"2", ".2d", ".2d", ".4s",
5180        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
5181                                        (extract_high_v4i32 V128:$Rm)))]>;
5182 }
5183
5184 //----------------------------------------------------------------------------
5185 // AdvSIMD bitwise extract from vector
5186 //----------------------------------------------------------------------------
5187
5188 class BaseSIMDBitwiseExtract<bit size, RegisterOperand regtype, ValueType vty,
5189                              string asm, string kind>
5190   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, i32imm:$imm), asm,
5191       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind # ", $imm" #
5192       "|" # kind # "\t$Rd, $Rn, $Rm, $imm}", "",
5193       [(set (vty regtype:$Rd),
5194             (AArch64ext regtype:$Rn, regtype:$Rm, (i32 imm:$imm)))]>,
5195     Sched<[WriteV]> {
5196   bits<5> Rd;
5197   bits<5> Rn;
5198   bits<5> Rm;
5199   bits<4> imm;
5200   let Inst{31}    = 0;
5201   let Inst{30}    = size;
5202   let Inst{29-21} = 0b101110000;
5203   let Inst{20-16} = Rm;
5204   let Inst{15}    = 0;
5205   let Inst{14-11} = imm;
5206   let Inst{10}    = 0;
5207   let Inst{9-5}   = Rn;
5208   let Inst{4-0}   = Rd;
5209 }
5210
5211
5212 multiclass SIMDBitwiseExtract<string asm> {
5213   def v8i8  : BaseSIMDBitwiseExtract<0, V64, v8i8, asm, ".8b"> {
5214     let imm{3} = 0;
5215   }
5216   def v16i8 : BaseSIMDBitwiseExtract<1, V128, v16i8, asm, ".16b">;
5217 }
5218
5219 //----------------------------------------------------------------------------
5220 // AdvSIMD zip vector
5221 //----------------------------------------------------------------------------
5222
5223 class BaseSIMDZipVector<bits<3> size, bits<3> opc, RegisterOperand regtype,
5224                         string asm, string kind, SDNode OpNode, ValueType valty>
5225   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5226       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
5227       "|" # kind # "\t$Rd, $Rn, $Rm}", "",
5228       [(set (valty regtype:$Rd), (OpNode regtype:$Rn, regtype:$Rm))]>,
5229     Sched<[WriteV]> {
5230   bits<5> Rd;
5231   bits<5> Rn;
5232   bits<5> Rm;
5233   let Inst{31}    = 0;
5234   let Inst{30}    = size{0};
5235   let Inst{29-24} = 0b001110;
5236   let Inst{23-22} = size{2-1};
5237   let Inst{21}    = 0;
5238   let Inst{20-16} = Rm;
5239   let Inst{15}    = 0;
5240   let Inst{14-12} = opc;
5241   let Inst{11-10} = 0b10;
5242   let Inst{9-5}   = Rn;
5243   let Inst{4-0}   = Rd;
5244 }
5245
5246 multiclass SIMDZipVector<bits<3>opc, string asm,
5247                          SDNode OpNode> {
5248   def v8i8   : BaseSIMDZipVector<0b000, opc, V64,
5249       asm, ".8b", OpNode, v8i8>;
5250   def v16i8  : BaseSIMDZipVector<0b001, opc, V128,
5251       asm, ".16b", OpNode, v16i8>;
5252   def v4i16  : BaseSIMDZipVector<0b010, opc, V64,
5253       asm, ".4h", OpNode, v4i16>;
5254   def v8i16  : BaseSIMDZipVector<0b011, opc, V128,
5255       asm, ".8h", OpNode, v8i16>;
5256   def v2i32  : BaseSIMDZipVector<0b100, opc, V64,
5257       asm, ".2s", OpNode, v2i32>;
5258   def v4i32  : BaseSIMDZipVector<0b101, opc, V128,
5259       asm, ".4s", OpNode, v4i32>;
5260   def v2i64  : BaseSIMDZipVector<0b111, opc, V128,
5261       asm, ".2d", OpNode, v2i64>;
5262
5263   def : Pat<(v2f32 (OpNode V64:$Rn, V64:$Rm)),
5264         (!cast<Instruction>(NAME#"v2i32") V64:$Rn, V64:$Rm)>;
5265   def : Pat<(v4f32 (OpNode V128:$Rn, V128:$Rm)),
5266         (!cast<Instruction>(NAME#"v4i32") V128:$Rn, V128:$Rm)>;
5267   def : Pat<(v2f64 (OpNode V128:$Rn, V128:$Rm)),
5268         (!cast<Instruction>(NAME#"v2i64") V128:$Rn, V128:$Rm)>;
5269 }
5270
5271 //----------------------------------------------------------------------------
5272 // AdvSIMD three register scalar instructions
5273 //----------------------------------------------------------------------------
5274
5275 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5276 class BaseSIMDThreeScalar<bit U, bits<2> size, bits<5> opcode,
5277                         RegisterClass regtype, string asm,
5278                         list<dag> pattern>
5279   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5280       "\t$Rd, $Rn, $Rm", "", pattern>,
5281     Sched<[WriteV]> {
5282   bits<5> Rd;
5283   bits<5> Rn;
5284   bits<5> Rm;
5285   let Inst{31-30} = 0b01;
5286   let Inst{29}    = U;
5287   let Inst{28-24} = 0b11110;
5288   let Inst{23-22} = size;
5289   let Inst{21}    = 1;
5290   let Inst{20-16} = Rm;
5291   let Inst{15-11} = opcode;
5292   let Inst{10}    = 1;
5293   let Inst{9-5}   = Rn;
5294   let Inst{4-0}   = Rd;
5295 }
5296
5297 multiclass SIMDThreeScalarD<bit U, bits<5> opc, string asm,
5298                             SDPatternOperator OpNode> {
5299   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5300     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5301 }
5302
5303 multiclass SIMDThreeScalarBHSD<bit U, bits<5> opc, string asm,
5304                                SDPatternOperator OpNode> {
5305   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5306     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5307   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm, []>;
5308   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5309   def v1i8   : BaseSIMDThreeScalar<U, 0b00, opc, FPR8 , asm, []>;
5310
5311   def : Pat<(i64 (OpNode (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5312             (!cast<Instruction>(NAME#"v1i64") FPR64:$Rn, FPR64:$Rm)>;
5313   def : Pat<(i32 (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm))),
5314             (!cast<Instruction>(NAME#"v1i32") FPR32:$Rn, FPR32:$Rm)>;
5315 }
5316
5317 multiclass SIMDThreeScalarHS<bit U, bits<5> opc, string asm,
5318                              SDPatternOperator OpNode> {
5319   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm,
5320                              [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5321   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5322 }
5323
5324 multiclass SIMDThreeScalarSD<bit U, bit S, bits<5> opc, string asm,
5325                              SDPatternOperator OpNode = null_frag> {
5326   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5327     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5328       [(set (f64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5329     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5330       [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5331   }
5332
5333   def : Pat<(v1f64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5334             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5335 }
5336
5337 multiclass SIMDThreeScalarFPCmp<bit U, bit S, bits<5> opc, string asm,
5338                                 SDPatternOperator OpNode = null_frag> {
5339   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5340     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5341       [(set (i64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5342     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5343       [(set (i32 FPR32:$Rd), (OpNode (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]>;
5344   }
5345
5346   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5347             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5348 }
5349
5350 class BaseSIMDThreeScalarMixed<bit U, bits<2> size, bits<5> opcode,
5351               dag oops, dag iops, string asm, string cstr, list<dag> pat>
5352   : I<oops, iops, asm,
5353       "\t$Rd, $Rn, $Rm", cstr, pat>,
5354     Sched<[WriteV]> {
5355   bits<5> Rd;
5356   bits<5> Rn;
5357   bits<5> Rm;
5358   let Inst{31-30} = 0b01;
5359   let Inst{29}    = U;
5360   let Inst{28-24} = 0b11110;
5361   let Inst{23-22} = size;
5362   let Inst{21}    = 1;
5363   let Inst{20-16} = Rm;
5364   let Inst{15-11} = opcode;
5365   let Inst{10}    = 0;
5366   let Inst{9-5}   = Rn;
5367   let Inst{4-0}   = Rd;
5368 }
5369
5370 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5371 multiclass SIMDThreeScalarMixedHS<bit U, bits<5> opc, string asm,
5372                                   SDPatternOperator OpNode = null_frag> {
5373   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5374                                       (outs FPR32:$Rd),
5375                                       (ins FPR16:$Rn, FPR16:$Rm), asm, "", []>;
5376   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5377                                       (outs FPR64:$Rd),
5378                                       (ins FPR32:$Rn, FPR32:$Rm), asm, "",
5379             [(set (i64 FPR64:$Rd), (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5380 }
5381
5382 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5383 multiclass SIMDThreeScalarMixedTiedHS<bit U, bits<5> opc, string asm,
5384                                   SDPatternOperator OpNode = null_frag> {
5385   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5386                                       (outs FPR32:$dst),
5387                                       (ins FPR32:$Rd, FPR16:$Rn, FPR16:$Rm),
5388                                       asm, "$Rd = $dst", []>;
5389   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5390                                       (outs FPR64:$dst),
5391                                       (ins FPR64:$Rd, FPR32:$Rn, FPR32:$Rm),
5392                                       asm, "$Rd = $dst",
5393             [(set (i64 FPR64:$dst),
5394                   (OpNode (i64 FPR64:$Rd), (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5395 }
5396
5397 //----------------------------------------------------------------------------
5398 // AdvSIMD two register scalar instructions
5399 //----------------------------------------------------------------------------
5400
5401 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5402 class BaseSIMDTwoScalar<bit U, bits<2> size, bits<5> opcode,
5403                         RegisterClass regtype, RegisterClass regtype2,
5404                         string asm, list<dag> pat>
5405   : I<(outs regtype:$Rd), (ins regtype2:$Rn), asm,
5406       "\t$Rd, $Rn", "", pat>,
5407     Sched<[WriteV]> {
5408   bits<5> Rd;
5409   bits<5> Rn;
5410   let Inst{31-30} = 0b01;
5411   let Inst{29}    = U;
5412   let Inst{28-24} = 0b11110;
5413   let Inst{23-22} = size;
5414   let Inst{21-17} = 0b10000;
5415   let Inst{16-12} = opcode;
5416   let Inst{11-10} = 0b10;
5417   let Inst{9-5}   = Rn;
5418   let Inst{4-0}   = Rd;
5419 }
5420
5421 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5422 class BaseSIMDTwoScalarTied<bit U, bits<2> size, bits<5> opcode,
5423                         RegisterClass regtype, RegisterClass regtype2,
5424                         string asm, list<dag> pat>
5425   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype2:$Rn), asm,
5426       "\t$Rd, $Rn", "$Rd = $dst", pat>,
5427     Sched<[WriteV]> {
5428   bits<5> Rd;
5429   bits<5> Rn;
5430   let Inst{31-30} = 0b01;
5431   let Inst{29}    = U;
5432   let Inst{28-24} = 0b11110;
5433   let Inst{23-22} = size;
5434   let Inst{21-17} = 0b10000;
5435   let Inst{16-12} = opcode;
5436   let Inst{11-10} = 0b10;
5437   let Inst{9-5}   = Rn;
5438   let Inst{4-0}   = Rd;
5439 }
5440
5441
5442 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5443 class BaseSIMDCmpTwoScalar<bit U, bits<2> size, bits<5> opcode,
5444                         RegisterClass regtype, string asm, string zero>
5445   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
5446       "\t$Rd, $Rn, #" # zero, "", []>,
5447     Sched<[WriteV]> {
5448   bits<5> Rd;
5449   bits<5> Rn;
5450   let Inst{31-30} = 0b01;
5451   let Inst{29}    = U;
5452   let Inst{28-24} = 0b11110;
5453   let Inst{23-22} = size;
5454   let Inst{21-17} = 0b10000;
5455   let Inst{16-12} = opcode;
5456   let Inst{11-10} = 0b10;
5457   let Inst{9-5}   = Rn;
5458   let Inst{4-0}   = Rd;
5459 }
5460
5461 class SIMDInexactCvtTwoScalar<bits<5> opcode, string asm>
5462   : I<(outs FPR32:$Rd), (ins FPR64:$Rn), asm, "\t$Rd, $Rn", "",
5463      [(set (f32 FPR32:$Rd), (int_aarch64_sisd_fcvtxn (f64 FPR64:$Rn)))]>,
5464     Sched<[WriteV]> {
5465   bits<5> Rd;
5466   bits<5> Rn;
5467   let Inst{31-17} = 0b011111100110000;
5468   let Inst{16-12} = opcode;
5469   let Inst{11-10} = 0b10;
5470   let Inst{9-5}   = Rn;
5471   let Inst{4-0}   = Rd;
5472 }
5473
5474 multiclass SIMDCmpTwoScalarD<bit U, bits<5> opc, string asm,
5475                              SDPatternOperator OpNode> {
5476   def v1i64rz  : BaseSIMDCmpTwoScalar<U, 0b11, opc, FPR64, asm, "0">;
5477
5478   def : Pat<(v1i64 (OpNode FPR64:$Rn)),
5479             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5480 }
5481
5482 multiclass SIMDCmpTwoScalarSD<bit U, bit S, bits<5> opc, string asm,
5483                               SDPatternOperator OpNode> {
5484   def v1i64rz  : BaseSIMDCmpTwoScalar<U, {S,1}, opc, FPR64, asm, "0.0">;
5485   def v1i32rz  : BaseSIMDCmpTwoScalar<U, {S,0}, opc, FPR32, asm, "0.0">;
5486
5487   def : InstAlias<asm # " $Rd, $Rn, #0",
5488                   (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rd, FPR64:$Rn), 0>;
5489   def : InstAlias<asm # " $Rd, $Rn, #0",
5490                   (!cast<Instruction>(NAME # v1i32rz) FPR32:$Rd, FPR32:$Rn), 0>;
5491
5492   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn))),
5493             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5494 }
5495
5496 multiclass SIMDTwoScalarD<bit U, bits<5> opc, string asm,
5497                           SDPatternOperator OpNode = null_frag> {
5498   def v1i64       : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5499     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn)))]>;
5500
5501   def : Pat<(i64 (OpNode (i64 FPR64:$Rn))),
5502             (!cast<Instruction>(NAME # "v1i64") FPR64:$Rn)>;
5503 }
5504
5505 multiclass SIMDTwoScalarSD<bit U, bit S, bits<5> opc, string asm> {
5506   def v1i64       : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,[]>;
5507   def v1i32       : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,[]>;
5508 }
5509
5510 multiclass SIMDTwoScalarCVTSD<bit U, bit S, bits<5> opc, string asm,
5511                               SDPatternOperator OpNode> {
5512   def v1i64 : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,
5513                                 [(set FPR64:$Rd, (OpNode (f64 FPR64:$Rn)))]>;
5514   def v1i32 : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,
5515                                 [(set FPR32:$Rd, (OpNode (f32 FPR32:$Rn)))]>;
5516 }
5517
5518 multiclass SIMDTwoScalarBHSD<bit U, bits<5> opc, string asm,
5519                              SDPatternOperator OpNode = null_frag> {
5520   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5521     def v1i64  : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5522            [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5523     def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR32, asm,
5524            [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
5525     def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR16, asm, []>;
5526     def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5527   }
5528
5529   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn))),
5530             (!cast<Instruction>(NAME # v1i64) FPR64:$Rn)>;
5531 }
5532
5533 multiclass SIMDTwoScalarBHSDTied<bit U, bits<5> opc, string asm,
5534                                  Intrinsic OpNode> {
5535   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5536     def v1i64  : BaseSIMDTwoScalarTied<U, 0b11, opc, FPR64, FPR64, asm,
5537         [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn)))]>;
5538     def v1i32  : BaseSIMDTwoScalarTied<U, 0b10, opc, FPR32, FPR32, asm,
5539         [(set (i32 FPR32:$dst), (OpNode (i32 FPR32:$Rd), (i32 FPR32:$Rn)))]>;
5540     def v1i16  : BaseSIMDTwoScalarTied<U, 0b01, opc, FPR16, FPR16, asm, []>;
5541     def v1i8   : BaseSIMDTwoScalarTied<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5542   }
5543
5544   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn))),
5545             (!cast<Instruction>(NAME # v1i64) FPR64:$Rd, FPR64:$Rn)>;
5546 }
5547
5548
5549
5550 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5551 multiclass SIMDTwoScalarMixedBHS<bit U, bits<5> opc, string asm,
5552                                  SDPatternOperator OpNode = null_frag> {
5553   def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR64, asm,
5554         [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5555   def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR32, asm, []>;
5556   def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR16, asm, []>;
5557 }
5558
5559 //----------------------------------------------------------------------------
5560 // AdvSIMD scalar pairwise instructions
5561 //----------------------------------------------------------------------------
5562
5563 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5564 class BaseSIMDPairwiseScalar<bit U, bits<2> size, bits<5> opcode,
5565                         RegisterOperand regtype, RegisterOperand vectype,
5566                         string asm, string kind>
5567   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5568       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", []>,
5569     Sched<[WriteV]> {
5570   bits<5> Rd;
5571   bits<5> Rn;
5572   let Inst{31-30} = 0b01;
5573   let Inst{29}    = U;
5574   let Inst{28-24} = 0b11110;
5575   let Inst{23-22} = size;
5576   let Inst{21-17} = 0b11000;
5577   let Inst{16-12} = opcode;
5578   let Inst{11-10} = 0b10;
5579   let Inst{9-5}   = Rn;
5580   let Inst{4-0}   = Rd;
5581 }
5582
5583 multiclass SIMDPairwiseScalarD<bit U, bits<5> opc, string asm> {
5584   def v2i64p : BaseSIMDPairwiseScalar<U, 0b11, opc, FPR64Op, V128,
5585                                       asm, ".2d">;
5586 }
5587
5588 multiclass SIMDPairwiseScalarSD<bit U, bit S, bits<5> opc, string asm> {
5589   def v2i32p : BaseSIMDPairwiseScalar<U, {S,0}, opc, FPR32Op, V64,
5590                                       asm, ".2s">;
5591   def v2i64p : BaseSIMDPairwiseScalar<U, {S,1}, opc, FPR64Op, V128,
5592                                       asm, ".2d">;
5593 }
5594
5595 //----------------------------------------------------------------------------
5596 // AdvSIMD across lanes instructions
5597 //----------------------------------------------------------------------------
5598
5599 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5600 class BaseSIMDAcrossLanes<bit Q, bit U, bits<2> size, bits<5> opcode,
5601                           RegisterClass regtype, RegisterOperand vectype,
5602                           string asm, string kind, list<dag> pattern>
5603   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5604       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", pattern>,
5605     Sched<[WriteV]> {
5606   bits<5> Rd;
5607   bits<5> Rn;
5608   let Inst{31}    = 0;
5609   let Inst{30}    = Q;
5610   let Inst{29}    = U;
5611   let Inst{28-24} = 0b01110;
5612   let Inst{23-22} = size;
5613   let Inst{21-17} = 0b11000;
5614   let Inst{16-12} = opcode;
5615   let Inst{11-10} = 0b10;
5616   let Inst{9-5}   = Rn;
5617   let Inst{4-0}   = Rd;
5618 }
5619
5620 multiclass SIMDAcrossLanesBHS<bit U, bits<5> opcode,
5621                               string asm> {
5622   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR8,  V64,
5623                                    asm, ".8b", []>;
5624   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR8,  V128,
5625                                    asm, ".16b", []>;
5626   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR16, V64,
5627                                    asm, ".4h", []>;
5628   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR16, V128,
5629                                    asm, ".8h", []>;
5630   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR32, V128,
5631                                    asm, ".4s", []>;
5632 }
5633
5634 multiclass SIMDAcrossLanesHSD<bit U, bits<5> opcode, string asm> {
5635   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR16, V64,
5636                                    asm, ".8b", []>;
5637   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR16, V128,
5638                                    asm, ".16b", []>;
5639   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR32, V64,
5640                                    asm, ".4h", []>;
5641   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR32, V128,
5642                                    asm, ".8h", []>;
5643   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR64, V128,
5644                                    asm, ".4s", []>;
5645 }
5646
5647 multiclass SIMDAcrossLanesS<bits<5> opcode, bit sz1, string asm,
5648                             Intrinsic intOp> {
5649   def v4i32v : BaseSIMDAcrossLanes<1, 1, {sz1, 0}, opcode, FPR32, V128,
5650                                    asm, ".4s",
5651         [(set FPR32:$Rd, (intOp (v4f32 V128:$Rn)))]>;
5652 }
5653
5654 //----------------------------------------------------------------------------
5655 // AdvSIMD INS/DUP instructions
5656 //----------------------------------------------------------------------------
5657
5658 // FIXME: There has got to be a better way to factor these. ugh.
5659
5660 class BaseSIMDInsDup<bit Q, bit op, dag outs, dag ins, string asm,
5661                      string operands, string constraints, list<dag> pattern>
5662   : I<outs, ins, asm, operands, constraints, pattern>,
5663     Sched<[WriteV]> {
5664   bits<5> Rd;
5665   bits<5> Rn;
5666   let Inst{31} = 0;
5667   let Inst{30} = Q;
5668   let Inst{29} = op;
5669   let Inst{28-21} = 0b01110000;
5670   let Inst{15} = 0;
5671   let Inst{10} = 1;
5672   let Inst{9-5} = Rn;
5673   let Inst{4-0} = Rd;
5674 }
5675
5676 class SIMDDupFromMain<bit Q, bits<5> imm5, string size, ValueType vectype,
5677                       RegisterOperand vecreg, RegisterClass regtype>
5678   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins regtype:$Rn), "dup",
5679                    "{\t$Rd" # size # ", $Rn" #
5680                    "|" # size # "\t$Rd, $Rn}", "",
5681                    [(set (vectype vecreg:$Rd), (AArch64dup regtype:$Rn))]> {
5682   let Inst{20-16} = imm5;
5683   let Inst{14-11} = 0b0001;
5684 }
5685
5686 class SIMDDupFromElement<bit Q, string dstkind, string srckind,
5687                          ValueType vectype, ValueType insreg,
5688                          RegisterOperand vecreg, Operand idxtype,
5689                          ValueType elttype, SDNode OpNode>
5690   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins V128:$Rn, idxtype:$idx), "dup",
5691                    "{\t$Rd" # dstkind # ", $Rn" # srckind # "$idx" #
5692                    "|" # dstkind # "\t$Rd, $Rn$idx}", "",
5693                  [(set (vectype vecreg:$Rd),
5694                        (OpNode (insreg V128:$Rn), idxtype:$idx))]> {
5695   let Inst{14-11} = 0b0000;
5696 }
5697
5698 class SIMDDup64FromElement
5699   : SIMDDupFromElement<1, ".2d", ".d", v2i64, v2i64, V128,
5700                        VectorIndexD, i64, AArch64duplane64> {
5701   bits<1> idx;
5702   let Inst{20} = idx;
5703   let Inst{19-16} = 0b1000;
5704 }
5705
5706 class SIMDDup32FromElement<bit Q, string size, ValueType vectype,
5707                            RegisterOperand vecreg>
5708   : SIMDDupFromElement<Q, size, ".s", vectype, v4i32, vecreg,
5709                        VectorIndexS, i64, AArch64duplane32> {
5710   bits<2> idx;
5711   let Inst{20-19} = idx;
5712   let Inst{18-16} = 0b100;
5713 }
5714
5715 class SIMDDup16FromElement<bit Q, string size, ValueType vectype,
5716                            RegisterOperand vecreg>
5717   : SIMDDupFromElement<Q, size, ".h", vectype, v8i16, vecreg,
5718                        VectorIndexH, i64, AArch64duplane16> {
5719   bits<3> idx;
5720   let Inst{20-18} = idx;
5721   let Inst{17-16} = 0b10;
5722 }
5723
5724 class SIMDDup8FromElement<bit Q, string size, ValueType vectype,
5725                           RegisterOperand vecreg>
5726   : SIMDDupFromElement<Q, size, ".b", vectype, v16i8, vecreg,
5727                        VectorIndexB, i64, AArch64duplane8> {
5728   bits<4> idx;
5729   let Inst{20-17} = idx;
5730   let Inst{16} = 1;
5731 }
5732
5733 class BaseSIMDMov<bit Q, string size, bits<4> imm4, RegisterClass regtype,
5734                   Operand idxtype, string asm, list<dag> pattern>
5735   : BaseSIMDInsDup<Q, 0, (outs regtype:$Rd), (ins V128:$Rn, idxtype:$idx), asm,
5736                    "{\t$Rd, $Rn" # size # "$idx" #
5737                    "|" # size # "\t$Rd, $Rn$idx}", "", pattern> {
5738   let Inst{14-11} = imm4;
5739 }
5740
5741 class SIMDSMov<bit Q, string size, RegisterClass regtype,
5742                Operand idxtype>
5743   : BaseSIMDMov<Q, size, 0b0101, regtype, idxtype, "smov", []>;
5744 class SIMDUMov<bit Q, string size, ValueType vectype, RegisterClass regtype,
5745                Operand idxtype>
5746   : BaseSIMDMov<Q, size, 0b0111, regtype, idxtype, "umov",
5747       [(set regtype:$Rd, (vector_extract (vectype V128:$Rn), idxtype:$idx))]>;
5748
5749 class SIMDMovAlias<string asm, string size, Instruction inst,
5750                    RegisterClass regtype, Operand idxtype>
5751     : InstAlias<asm#"{\t$dst, $src"#size#"$idx" #
5752                     "|" # size # "\t$dst, $src$idx}",
5753                 (inst regtype:$dst, V128:$src, idxtype:$idx)>;
5754
5755 multiclass SMov {
5756   def vi8to32 : SIMDSMov<0, ".b", GPR32, VectorIndexB> {
5757     bits<4> idx;
5758     let Inst{20-17} = idx;
5759     let Inst{16} = 1;
5760   }
5761   def vi8to64 : SIMDSMov<1, ".b", GPR64, VectorIndexB> {
5762     bits<4> idx;
5763     let Inst{20-17} = idx;
5764     let Inst{16} = 1;
5765   }
5766   def vi16to32 : SIMDSMov<0, ".h", GPR32, VectorIndexH> {
5767     bits<3> idx;
5768     let Inst{20-18} = idx;
5769     let Inst{17-16} = 0b10;
5770   }
5771   def vi16to64 : SIMDSMov<1, ".h", GPR64, VectorIndexH> {
5772     bits<3> idx;
5773     let Inst{20-18} = idx;
5774     let Inst{17-16} = 0b10;
5775   }
5776   def vi32to64 : SIMDSMov<1, ".s", GPR64, VectorIndexS> {
5777     bits<2> idx;
5778     let Inst{20-19} = idx;
5779     let Inst{18-16} = 0b100;
5780   }
5781 }
5782
5783 multiclass UMov {
5784   def vi8 : SIMDUMov<0, ".b", v16i8, GPR32, VectorIndexB> {
5785     bits<4> idx;
5786     let Inst{20-17} = idx;
5787     let Inst{16} = 1;
5788   }
5789   def vi16 : SIMDUMov<0, ".h", v8i16, GPR32, VectorIndexH> {
5790     bits<3> idx;
5791     let Inst{20-18} = idx;
5792     let Inst{17-16} = 0b10;
5793   }
5794   def vi32 : SIMDUMov<0, ".s", v4i32, GPR32, VectorIndexS> {
5795     bits<2> idx;
5796     let Inst{20-19} = idx;
5797     let Inst{18-16} = 0b100;
5798   }
5799   def vi64 : SIMDUMov<1, ".d", v2i64, GPR64, VectorIndexD> {
5800     bits<1> idx;
5801     let Inst{20} = idx;
5802     let Inst{19-16} = 0b1000;
5803   }
5804   def : SIMDMovAlias<"mov", ".s",
5805                      !cast<Instruction>(NAME#"vi32"),
5806                      GPR32, VectorIndexS>;
5807   def : SIMDMovAlias<"mov", ".d",
5808                      !cast<Instruction>(NAME#"vi64"),
5809                      GPR64, VectorIndexD>;
5810 }
5811
5812 class SIMDInsFromMain<string size, ValueType vectype,
5813                       RegisterClass regtype, Operand idxtype>
5814   : BaseSIMDInsDup<1, 0, (outs V128:$dst),
5815                    (ins V128:$Rd, idxtype:$idx, regtype:$Rn), "ins",
5816                    "{\t$Rd" # size # "$idx, $Rn" #
5817                    "|" # size # "\t$Rd$idx, $Rn}",
5818                    "$Rd = $dst",
5819             [(set V128:$dst,
5820               (vector_insert (vectype V128:$Rd), regtype:$Rn, idxtype:$idx))]> {
5821   let Inst{14-11} = 0b0011;
5822 }
5823
5824 class SIMDInsFromElement<string size, ValueType vectype,
5825                          ValueType elttype, Operand idxtype>
5826   : BaseSIMDInsDup<1, 1, (outs V128:$dst),
5827                    (ins V128:$Rd, idxtype:$idx, V128:$Rn, idxtype:$idx2), "ins",
5828                    "{\t$Rd" # size # "$idx, $Rn" # size # "$idx2" #
5829                    "|" # size # "\t$Rd$idx, $Rn$idx2}",
5830                    "$Rd = $dst",
5831          [(set V128:$dst,
5832                (vector_insert
5833                  (vectype V128:$Rd),
5834                  (elttype (vector_extract (vectype V128:$Rn), idxtype:$idx2)),
5835                  idxtype:$idx))]>;
5836
5837 class SIMDInsMainMovAlias<string size, Instruction inst,
5838                           RegisterClass regtype, Operand idxtype>
5839     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" #
5840                         "|" # size #"\t$dst$idx, $src}",
5841                 (inst V128:$dst, idxtype:$idx, regtype:$src)>;
5842 class SIMDInsElementMovAlias<string size, Instruction inst,
5843                              Operand idxtype>
5844     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" # size # "$idx2" #
5845                       # "|" # size #" $dst$idx, $src$idx2}",
5846                 (inst V128:$dst, idxtype:$idx, V128:$src, idxtype:$idx2)>;
5847
5848
5849 multiclass SIMDIns {
5850   def vi8gpr : SIMDInsFromMain<".b", v16i8, GPR32, VectorIndexB> {
5851     bits<4> idx;
5852     let Inst{20-17} = idx;
5853     let Inst{16} = 1;
5854   }
5855   def vi16gpr : SIMDInsFromMain<".h", v8i16, GPR32, VectorIndexH> {
5856     bits<3> idx;
5857     let Inst{20-18} = idx;
5858     let Inst{17-16} = 0b10;
5859   }
5860   def vi32gpr : SIMDInsFromMain<".s", v4i32, GPR32, VectorIndexS> {
5861     bits<2> idx;
5862     let Inst{20-19} = idx;
5863     let Inst{18-16} = 0b100;
5864   }
5865   def vi64gpr : SIMDInsFromMain<".d", v2i64, GPR64, VectorIndexD> {
5866     bits<1> idx;
5867     let Inst{20} = idx;
5868     let Inst{19-16} = 0b1000;
5869   }
5870
5871   def vi8lane : SIMDInsFromElement<".b", v16i8, i32, VectorIndexB> {
5872     bits<4> idx;
5873     bits<4> idx2;
5874     let Inst{20-17} = idx;
5875     let Inst{16} = 1;
5876     let Inst{14-11} = idx2;
5877   }
5878   def vi16lane : SIMDInsFromElement<".h", v8i16, i32, VectorIndexH> {
5879     bits<3> idx;
5880     bits<3> idx2;
5881     let Inst{20-18} = idx;
5882     let Inst{17-16} = 0b10;
5883     let Inst{14-12} = idx2;
5884     let Inst{11} = 0;
5885   }
5886   def vi32lane : SIMDInsFromElement<".s", v4i32, i32, VectorIndexS> {
5887     bits<2> idx;
5888     bits<2> idx2;
5889     let Inst{20-19} = idx;
5890     let Inst{18-16} = 0b100;
5891     let Inst{14-13} = idx2;
5892     let Inst{12-11} = 0;
5893   }
5894   def vi64lane : SIMDInsFromElement<".d", v2i64, i64, VectorIndexD> {
5895     bits<1> idx;
5896     bits<1> idx2;
5897     let Inst{20} = idx;
5898     let Inst{19-16} = 0b1000;
5899     let Inst{14} = idx2;
5900     let Inst{13-11} = 0;
5901   }
5902
5903   // For all forms of the INS instruction, the "mov" mnemonic is the
5904   // preferred alias. Why they didn't just call the instruction "mov" in
5905   // the first place is a very good question indeed...
5906   def : SIMDInsMainMovAlias<".b", !cast<Instruction>(NAME#"vi8gpr"),
5907                          GPR32, VectorIndexB>;
5908   def : SIMDInsMainMovAlias<".h", !cast<Instruction>(NAME#"vi16gpr"),
5909                          GPR32, VectorIndexH>;
5910   def : SIMDInsMainMovAlias<".s", !cast<Instruction>(NAME#"vi32gpr"),
5911                          GPR32, VectorIndexS>;
5912   def : SIMDInsMainMovAlias<".d", !cast<Instruction>(NAME#"vi64gpr"),
5913                          GPR64, VectorIndexD>;
5914
5915   def : SIMDInsElementMovAlias<".b", !cast<Instruction>(NAME#"vi8lane"),
5916                          VectorIndexB>;
5917   def : SIMDInsElementMovAlias<".h", !cast<Instruction>(NAME#"vi16lane"),
5918                          VectorIndexH>;
5919   def : SIMDInsElementMovAlias<".s", !cast<Instruction>(NAME#"vi32lane"),
5920                          VectorIndexS>;
5921   def : SIMDInsElementMovAlias<".d", !cast<Instruction>(NAME#"vi64lane"),
5922                          VectorIndexD>;
5923 }
5924
5925 //----------------------------------------------------------------------------
5926 // AdvSIMD TBL/TBX
5927 //----------------------------------------------------------------------------
5928
5929 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5930 class BaseSIMDTableLookup<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5931                           RegisterOperand listtype, string asm, string kind>
5932   : I<(outs vectype:$Vd), (ins listtype:$Vn, vectype:$Vm), asm,
5933        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "", []>,
5934     Sched<[WriteV]> {
5935   bits<5> Vd;
5936   bits<5> Vn;
5937   bits<5> Vm;
5938   let Inst{31}    = 0;
5939   let Inst{30}    = Q;
5940   let Inst{29-21} = 0b001110000;
5941   let Inst{20-16} = Vm;
5942   let Inst{15}    = 0;
5943   let Inst{14-13} = len;
5944   let Inst{12}    = op;
5945   let Inst{11-10} = 0b00;
5946   let Inst{9-5}   = Vn;
5947   let Inst{4-0}   = Vd;
5948 }
5949
5950 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5951 class BaseSIMDTableLookupTied<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5952                           RegisterOperand listtype, string asm, string kind>
5953   : I<(outs vectype:$dst), (ins vectype:$Vd, listtype:$Vn, vectype:$Vm), asm,
5954        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "$Vd = $dst", []>,
5955     Sched<[WriteV]> {
5956   bits<5> Vd;
5957   bits<5> Vn;
5958   bits<5> Vm;
5959   let Inst{31}    = 0;
5960   let Inst{30}    = Q;
5961   let Inst{29-21} = 0b001110000;
5962   let Inst{20-16} = Vm;
5963   let Inst{15}    = 0;
5964   let Inst{14-13} = len;
5965   let Inst{12}    = op;
5966   let Inst{11-10} = 0b00;
5967   let Inst{9-5}   = Vn;
5968   let Inst{4-0}   = Vd;
5969 }
5970
5971 class SIMDTableLookupAlias<string asm, Instruction inst,
5972                           RegisterOperand vectype, RegisterOperand listtype>
5973     : InstAlias<!strconcat(asm, "\t$dst, $lst, $index"),
5974                 (inst vectype:$dst, listtype:$lst, vectype:$index), 0>;
5975
5976 multiclass SIMDTableLookup<bit op, string asm> {
5977   def v8i8One   : BaseSIMDTableLookup<0, 0b00, op, V64, VecListOne16b,
5978                                       asm, ".8b">;
5979   def v8i8Two   : BaseSIMDTableLookup<0, 0b01, op, V64, VecListTwo16b,
5980                                       asm, ".8b">;
5981   def v8i8Three : BaseSIMDTableLookup<0, 0b10, op, V64, VecListThree16b,
5982                                       asm, ".8b">;
5983   def v8i8Four  : BaseSIMDTableLookup<0, 0b11, op, V64, VecListFour16b,
5984                                       asm, ".8b">;
5985   def v16i8One  : BaseSIMDTableLookup<1, 0b00, op, V128, VecListOne16b,
5986                                       asm, ".16b">;
5987   def v16i8Two  : BaseSIMDTableLookup<1, 0b01, op, V128, VecListTwo16b,
5988                                       asm, ".16b">;
5989   def v16i8Three: BaseSIMDTableLookup<1, 0b10, op, V128, VecListThree16b,
5990                                       asm, ".16b">;
5991   def v16i8Four : BaseSIMDTableLookup<1, 0b11, op, V128, VecListFour16b,
5992                                       asm, ".16b">;
5993
5994   def : SIMDTableLookupAlias<asm # ".8b",
5995                          !cast<Instruction>(NAME#"v8i8One"),
5996                          V64, VecListOne128>;
5997   def : SIMDTableLookupAlias<asm # ".8b",
5998                          !cast<Instruction>(NAME#"v8i8Two"),
5999                          V64, VecListTwo128>;
6000   def : SIMDTableLookupAlias<asm # ".8b",
6001                          !cast<Instruction>(NAME#"v8i8Three"),
6002                          V64, VecListThree128>;
6003   def : SIMDTableLookupAlias<asm # ".8b",
6004                          !cast<Instruction>(NAME#"v8i8Four"),
6005                          V64, VecListFour128>;
6006   def : SIMDTableLookupAlias<asm # ".16b",
6007                          !cast<Instruction>(NAME#"v16i8One"),
6008                          V128, VecListOne128>;
6009   def : SIMDTableLookupAlias<asm # ".16b",
6010                          !cast<Instruction>(NAME#"v16i8Two"),
6011                          V128, VecListTwo128>;
6012   def : SIMDTableLookupAlias<asm # ".16b",
6013                          !cast<Instruction>(NAME#"v16i8Three"),
6014                          V128, VecListThree128>;
6015   def : SIMDTableLookupAlias<asm # ".16b",
6016                          !cast<Instruction>(NAME#"v16i8Four"),
6017                          V128, VecListFour128>;
6018 }
6019
6020 multiclass SIMDTableLookupTied<bit op, string asm> {
6021   def v8i8One   : BaseSIMDTableLookupTied<0, 0b00, op, V64, VecListOne16b,
6022                                       asm, ".8b">;
6023   def v8i8Two   : BaseSIMDTableLookupTied<0, 0b01, op, V64, VecListTwo16b,
6024                                       asm, ".8b">;
6025   def v8i8Three : BaseSIMDTableLookupTied<0, 0b10, op, V64, VecListThree16b,
6026                                       asm, ".8b">;
6027   def v8i8Four  : BaseSIMDTableLookupTied<0, 0b11, op, V64, VecListFour16b,
6028                                       asm, ".8b">;
6029   def v16i8One  : BaseSIMDTableLookupTied<1, 0b00, op, V128, VecListOne16b,
6030                                       asm, ".16b">;
6031   def v16i8Two  : BaseSIMDTableLookupTied<1, 0b01, op, V128, VecListTwo16b,
6032                                       asm, ".16b">;
6033   def v16i8Three: BaseSIMDTableLookupTied<1, 0b10, op, V128, VecListThree16b,
6034                                       asm, ".16b">;
6035   def v16i8Four : BaseSIMDTableLookupTied<1, 0b11, op, V128, VecListFour16b,
6036                                       asm, ".16b">;
6037
6038   def : SIMDTableLookupAlias<asm # ".8b",
6039                          !cast<Instruction>(NAME#"v8i8One"),
6040                          V64, VecListOne128>;
6041   def : SIMDTableLookupAlias<asm # ".8b",
6042                          !cast<Instruction>(NAME#"v8i8Two"),
6043                          V64, VecListTwo128>;
6044   def : SIMDTableLookupAlias<asm # ".8b",
6045                          !cast<Instruction>(NAME#"v8i8Three"),
6046                          V64, VecListThree128>;
6047   def : SIMDTableLookupAlias<asm # ".8b",
6048                          !cast<Instruction>(NAME#"v8i8Four"),
6049                          V64, VecListFour128>;
6050   def : SIMDTableLookupAlias<asm # ".16b",
6051                          !cast<Instruction>(NAME#"v16i8One"),
6052                          V128, VecListOne128>;
6053   def : SIMDTableLookupAlias<asm # ".16b",
6054                          !cast<Instruction>(NAME#"v16i8Two"),
6055                          V128, VecListTwo128>;
6056   def : SIMDTableLookupAlias<asm # ".16b",
6057                          !cast<Instruction>(NAME#"v16i8Three"),
6058                          V128, VecListThree128>;
6059   def : SIMDTableLookupAlias<asm # ".16b",
6060                          !cast<Instruction>(NAME#"v16i8Four"),
6061                          V128, VecListFour128>;
6062 }
6063
6064
6065 //----------------------------------------------------------------------------
6066 // AdvSIMD scalar CPY
6067 //----------------------------------------------------------------------------
6068 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6069 class BaseSIMDScalarCPY<RegisterClass regtype, RegisterOperand vectype,
6070                         string kind, Operand idxtype>
6071   : I<(outs regtype:$dst), (ins vectype:$src, idxtype:$idx), "mov",
6072        "{\t$dst, $src" # kind # "$idx" #
6073        "|\t$dst, $src$idx}", "", []>,
6074     Sched<[WriteV]> {
6075   bits<5> dst;
6076   bits<5> src;
6077   let Inst{31-21} = 0b01011110000;
6078   let Inst{15-10} = 0b000001;
6079   let Inst{9-5}   = src;
6080   let Inst{4-0}   = dst;
6081 }
6082
6083 class SIMDScalarCPYAlias<string asm, string size, Instruction inst,
6084       RegisterClass regtype, RegisterOperand vectype, Operand idxtype>
6085     : InstAlias<asm # "{\t$dst, $src" # size # "$index" #
6086                     # "|\t$dst, $src$index}",
6087                 (inst regtype:$dst, vectype:$src, idxtype:$index), 0>;
6088
6089
6090 multiclass SIMDScalarCPY<string asm> {
6091   def i8  : BaseSIMDScalarCPY<FPR8,  V128, ".b", VectorIndexB> {
6092     bits<4> idx;
6093     let Inst{20-17} = idx;
6094     let Inst{16} = 1;
6095   }
6096   def i16 : BaseSIMDScalarCPY<FPR16, V128, ".h", VectorIndexH> {
6097     bits<3> idx;
6098     let Inst{20-18} = idx;
6099     let Inst{17-16} = 0b10;
6100   }
6101   def i32 : BaseSIMDScalarCPY<FPR32, V128, ".s", VectorIndexS> {
6102     bits<2> idx;
6103     let Inst{20-19} = idx;
6104     let Inst{18-16} = 0b100;
6105   }
6106   def i64 : BaseSIMDScalarCPY<FPR64, V128, ".d", VectorIndexD> {
6107     bits<1> idx;
6108     let Inst{20} = idx;
6109     let Inst{19-16} = 0b1000;
6110   }
6111
6112   def : Pat<(v1i64 (scalar_to_vector (i64 (vector_extract (v2i64 V128:$src),
6113                                                           VectorIndexD:$idx)))),
6114             (!cast<Instruction>(NAME # i64) V128:$src, VectorIndexD:$idx)>;
6115
6116   // 'DUP' mnemonic aliases.
6117   def : SIMDScalarCPYAlias<"dup", ".b",
6118                            !cast<Instruction>(NAME#"i8"),
6119                            FPR8, V128, VectorIndexB>;
6120   def : SIMDScalarCPYAlias<"dup", ".h",
6121                            !cast<Instruction>(NAME#"i16"),
6122                            FPR16, V128, VectorIndexH>;
6123   def : SIMDScalarCPYAlias<"dup", ".s",
6124                            !cast<Instruction>(NAME#"i32"),
6125                            FPR32, V128, VectorIndexS>;
6126   def : SIMDScalarCPYAlias<"dup", ".d",
6127                            !cast<Instruction>(NAME#"i64"),
6128                            FPR64, V128, VectorIndexD>;
6129 }
6130
6131 //----------------------------------------------------------------------------
6132 // AdvSIMD modified immediate instructions
6133 //----------------------------------------------------------------------------
6134
6135 class BaseSIMDModifiedImm<bit Q, bit op, dag oops, dag iops,
6136                           string asm, string op_string,
6137                           string cstr, list<dag> pattern>
6138   : I<oops, iops, asm, op_string, cstr, pattern>,
6139     Sched<[WriteV]> {
6140   bits<5> Rd;
6141   bits<8> imm8;
6142   let Inst{31}    = 0;
6143   let Inst{30}    = Q;
6144   let Inst{29}    = op;
6145   let Inst{28-19} = 0b0111100000;
6146   let Inst{18-16} = imm8{7-5};
6147   let Inst{11-10} = 0b01;
6148   let Inst{9-5}   = imm8{4-0};
6149   let Inst{4-0}   = Rd;
6150 }
6151
6152 class BaseSIMDModifiedImmVector<bit Q, bit op, RegisterOperand vectype,
6153                                 Operand immtype, dag opt_shift_iop,
6154                                 string opt_shift, string asm, string kind,
6155                                 list<dag> pattern>
6156   : BaseSIMDModifiedImm<Q, op, (outs vectype:$Rd),
6157                         !con((ins immtype:$imm8), opt_shift_iop), asm,
6158                         "{\t$Rd" # kind # ", $imm8" # opt_shift #
6159                         "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
6160                         "", pattern> {
6161   let DecoderMethod = "DecodeModImmInstruction";
6162 }
6163
6164 class BaseSIMDModifiedImmVectorTied<bit Q, bit op, RegisterOperand vectype,
6165                                 Operand immtype, dag opt_shift_iop,
6166                                 string opt_shift, string asm, string kind,
6167                                 list<dag> pattern>
6168   : BaseSIMDModifiedImm<Q, op, (outs vectype:$dst),
6169                         !con((ins vectype:$Rd, immtype:$imm8), opt_shift_iop),
6170                         asm, "{\t$Rd" # kind # ", $imm8" # opt_shift #
6171                              "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
6172                         "$Rd = $dst", pattern> {
6173   let DecoderMethod = "DecodeModImmTiedInstruction";
6174 }
6175
6176 class BaseSIMDModifiedImmVectorShift<bit Q, bit op, bits<2> b15_b12,
6177                                      RegisterOperand vectype, string asm,
6178                                      string kind, list<dag> pattern>
6179   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6180                               (ins logical_vec_shift:$shift),
6181                               "$shift", asm, kind, pattern> {
6182   bits<2> shift;
6183   let Inst{15}    = b15_b12{1};
6184   let Inst{14-13} = shift;
6185   let Inst{12}    = b15_b12{0};
6186 }
6187
6188 class BaseSIMDModifiedImmVectorShiftTied<bit Q, bit op, bits<2> b15_b12,
6189                                      RegisterOperand vectype, string asm,
6190                                      string kind, list<dag> pattern>
6191   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6192                               (ins logical_vec_shift:$shift),
6193                               "$shift", asm, kind, pattern> {
6194   bits<2> shift;
6195   let Inst{15}    = b15_b12{1};
6196   let Inst{14-13} = shift;
6197   let Inst{12}    = b15_b12{0};
6198 }
6199
6200
6201 class BaseSIMDModifiedImmVectorShiftHalf<bit Q, bit op, bits<2> b15_b12,
6202                                          RegisterOperand vectype, string asm,
6203                                          string kind, list<dag> pattern>
6204   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6205                               (ins logical_vec_hw_shift:$shift),
6206                               "$shift", asm, kind, pattern> {
6207   bits<2> shift;
6208   let Inst{15} = b15_b12{1};
6209   let Inst{14} = 0;
6210   let Inst{13} = shift{0};
6211   let Inst{12} = b15_b12{0};
6212 }
6213
6214 class BaseSIMDModifiedImmVectorShiftHalfTied<bit Q, bit op, bits<2> b15_b12,
6215                                          RegisterOperand vectype, string asm,
6216                                          string kind, list<dag> pattern>
6217   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6218                               (ins logical_vec_hw_shift:$shift),
6219                               "$shift", asm, kind, pattern> {
6220   bits<2> shift;
6221   let Inst{15} = b15_b12{1};
6222   let Inst{14} = 0;
6223   let Inst{13} = shift{0};
6224   let Inst{12} = b15_b12{0};
6225 }
6226
6227 multiclass SIMDModifiedImmVectorShift<bit op, bits<2> hw_cmode, bits<2> w_cmode,
6228                                       string asm> {
6229   def v4i16 : BaseSIMDModifiedImmVectorShiftHalf<0, op, hw_cmode, V64,
6230                                                  asm, ".4h", []>;
6231   def v8i16 : BaseSIMDModifiedImmVectorShiftHalf<1, op, hw_cmode, V128,
6232                                                  asm, ".8h", []>;
6233
6234   def v2i32 : BaseSIMDModifiedImmVectorShift<0, op, w_cmode, V64,
6235                                              asm, ".2s", []>;
6236   def v4i32 : BaseSIMDModifiedImmVectorShift<1, op, w_cmode, V128,
6237                                              asm, ".4s", []>;
6238 }
6239
6240 multiclass SIMDModifiedImmVectorShiftTied<bit op, bits<2> hw_cmode,
6241                                       bits<2> w_cmode, string asm,
6242                                       SDNode OpNode> {
6243   def v4i16 : BaseSIMDModifiedImmVectorShiftHalfTied<0, op, hw_cmode, V64,
6244                                                  asm, ".4h",
6245              [(set (v4i16 V64:$dst), (OpNode V64:$Rd,
6246                                              imm0_255:$imm8,
6247                                              (i32 imm:$shift)))]>;
6248   def v8i16 : BaseSIMDModifiedImmVectorShiftHalfTied<1, op, hw_cmode, V128,
6249                                                  asm, ".8h",
6250              [(set (v8i16 V128:$dst), (OpNode V128:$Rd,
6251                                               imm0_255:$imm8,
6252                                               (i32 imm:$shift)))]>;
6253
6254   def v2i32 : BaseSIMDModifiedImmVectorShiftTied<0, op, w_cmode, V64,
6255                                              asm, ".2s",
6256              [(set (v2i32 V64:$dst), (OpNode V64:$Rd,
6257                                              imm0_255:$imm8,
6258                                              (i32 imm:$shift)))]>;
6259   def v4i32 : BaseSIMDModifiedImmVectorShiftTied<1, op, w_cmode, V128,
6260                                              asm, ".4s",
6261              [(set (v4i32 V128:$dst), (OpNode V128:$Rd,
6262                                               imm0_255:$imm8,
6263                                               (i32 imm:$shift)))]>;
6264 }
6265
6266 class SIMDModifiedImmMoveMSL<bit Q, bit op, bits<4> cmode,
6267                              RegisterOperand vectype, string asm,
6268                              string kind, list<dag> pattern>
6269   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6270                               (ins move_vec_shift:$shift),
6271                               "$shift", asm, kind, pattern> {
6272   bits<1> shift;
6273   let Inst{15-13} = cmode{3-1};
6274   let Inst{12}    = shift;
6275 }
6276
6277 class SIMDModifiedImmVectorNoShift<bit Q, bit op, bits<4> cmode,
6278                                    RegisterOperand vectype,
6279                                    Operand imm_type, string asm,
6280                                    string kind, list<dag> pattern>
6281   : BaseSIMDModifiedImmVector<Q, op, vectype, imm_type, (ins), "",
6282                               asm, kind, pattern> {
6283   let Inst{15-12} = cmode;
6284 }
6285
6286 class SIMDModifiedImmScalarNoShift<bit Q, bit op, bits<4> cmode, string asm,
6287                                    list<dag> pattern>
6288   : BaseSIMDModifiedImm<Q, op, (outs FPR64:$Rd), (ins simdimmtype10:$imm8), asm,
6289                         "\t$Rd, $imm8", "", pattern> {
6290   let Inst{15-12} = cmode;
6291   let DecoderMethod = "DecodeModImmInstruction";
6292 }
6293
6294 //----------------------------------------------------------------------------
6295 // AdvSIMD indexed element
6296 //----------------------------------------------------------------------------
6297
6298 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6299 class BaseSIMDIndexed<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6300                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6301                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6302                       string apple_kind, string dst_kind, string lhs_kind,
6303                       string rhs_kind, list<dag> pattern>
6304   : I<(outs dst_reg:$Rd), (ins lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx),
6305       asm,
6306       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6307       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "", pattern>,
6308     Sched<[WriteV]> {
6309   bits<5> Rd;
6310   bits<5> Rn;
6311   bits<5> Rm;
6312
6313   let Inst{31}    = 0;
6314   let Inst{30}    = Q;
6315   let Inst{29}    = U;
6316   let Inst{28}    = Scalar;
6317   let Inst{27-24} = 0b1111;
6318   let Inst{23-22} = size;
6319   // Bit 21 must be set by the derived class.
6320   let Inst{20-16} = Rm;
6321   let Inst{15-12} = opc;
6322   // Bit 11 must be set by the derived class.
6323   let Inst{10}    = 0;
6324   let Inst{9-5}   = Rn;
6325   let Inst{4-0}   = Rd;
6326 }
6327
6328 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6329 class BaseSIMDIndexedTied<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6330                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6331                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6332                       string apple_kind, string dst_kind, string lhs_kind,
6333                       string rhs_kind, list<dag> pattern>
6334   : I<(outs dst_reg:$dst),
6335       (ins dst_reg:$Rd, lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx), asm,
6336       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6337       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "$Rd = $dst", pattern>,
6338     Sched<[WriteV]> {
6339   bits<5> Rd;
6340   bits<5> Rn;
6341   bits<5> Rm;
6342
6343   let Inst{31}    = 0;
6344   let Inst{30}    = Q;
6345   let Inst{29}    = U;
6346   let Inst{28}    = Scalar;
6347   let Inst{27-24} = 0b1111;
6348   let Inst{23-22} = size;
6349   // Bit 21 must be set by the derived class.
6350   let Inst{20-16} = Rm;
6351   let Inst{15-12} = opc;
6352   // Bit 11 must be set by the derived class.
6353   let Inst{10}    = 0;
6354   let Inst{9-5}   = Rn;
6355   let Inst{4-0}   = Rd;
6356 }
6357
6358 multiclass SIMDFPIndexedSD<bit U, bits<4> opc, string asm,
6359                            SDPatternOperator OpNode> {
6360   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6361                                       V64, V64,
6362                                       V128, VectorIndexS,
6363                                       asm, ".2s", ".2s", ".2s", ".s",
6364     [(set (v2f32 V64:$Rd),
6365         (OpNode (v2f32 V64:$Rn),
6366          (v2f32 (AArch64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6367     bits<2> idx;
6368     let Inst{11} = idx{1};
6369     let Inst{21} = idx{0};
6370   }
6371
6372   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6373                                       V128, V128,
6374                                       V128, VectorIndexS,
6375                                       asm, ".4s", ".4s", ".4s", ".s",
6376     [(set (v4f32 V128:$Rd),
6377         (OpNode (v4f32 V128:$Rn),
6378          (v4f32 (AArch64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6379     bits<2> idx;
6380     let Inst{11} = idx{1};
6381     let Inst{21} = idx{0};
6382   }
6383
6384   def v2i64_indexed : BaseSIMDIndexed<1, U, 0, 0b11, opc,
6385                                       V128, V128,
6386                                       V128, VectorIndexD,
6387                                       asm, ".2d", ".2d", ".2d", ".d",
6388     [(set (v2f64 V128:$Rd),
6389         (OpNode (v2f64 V128:$Rn),
6390          (v2f64 (AArch64duplane64 (v2f64 V128:$Rm), VectorIndexD:$idx))))]> {
6391     bits<1> idx;
6392     let Inst{11} = idx{0};
6393     let Inst{21} = 0;
6394   }
6395
6396   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6397                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6398                                       asm, ".s", "", "", ".s",
6399     [(set (f32 FPR32Op:$Rd),
6400           (OpNode (f32 FPR32Op:$Rn),
6401                   (f32 (vector_extract (v4f32 V128:$Rm),
6402                                        VectorIndexS:$idx))))]> {
6403     bits<2> idx;
6404     let Inst{11} = idx{1};
6405     let Inst{21} = idx{0};
6406   }
6407
6408   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b11, opc,
6409                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6410                                       asm, ".d", "", "", ".d",
6411     [(set (f64 FPR64Op:$Rd),
6412           (OpNode (f64 FPR64Op:$Rn),
6413                   (f64 (vector_extract (v2f64 V128:$Rm),
6414                                        VectorIndexD:$idx))))]> {
6415     bits<1> idx;
6416     let Inst{11} = idx{0};
6417     let Inst{21} = 0;
6418   }
6419 }
6420
6421 multiclass SIMDFPIndexedSDTiedPatterns<string INST, SDPatternOperator OpNode> {
6422   // 2 variants for the .2s version: DUPLANE from 128-bit and DUP scalar.
6423   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6424                            (AArch64duplane32 (v4f32 V128:$Rm),
6425                                            VectorIndexS:$idx))),
6426             (!cast<Instruction>(INST # v2i32_indexed)
6427                 V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6428   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6429                            (AArch64dup (f32 FPR32Op:$Rm)))),
6430             (!cast<Instruction>(INST # "v2i32_indexed") V64:$Rd, V64:$Rn,
6431                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6432
6433
6434   // 2 variants for the .4s version: DUPLANE from 128-bit and DUP scalar.
6435   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6436                            (AArch64duplane32 (v4f32 V128:$Rm),
6437                                            VectorIndexS:$idx))),
6438             (!cast<Instruction>(INST # "v4i32_indexed")
6439                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6440   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6441                            (AArch64dup (f32 FPR32Op:$Rm)))),
6442             (!cast<Instruction>(INST # "v4i32_indexed") V128:$Rd, V128:$Rn,
6443                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6444
6445   // 2 variants for the .2d version: DUPLANE from 128-bit and DUP scalar.
6446   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6447                            (AArch64duplane64 (v2f64 V128:$Rm),
6448                                            VectorIndexD:$idx))),
6449             (!cast<Instruction>(INST # "v2i64_indexed")
6450                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6451   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6452                            (AArch64dup (f64 FPR64Op:$Rm)))),
6453             (!cast<Instruction>(INST # "v2i64_indexed") V128:$Rd, V128:$Rn,
6454                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
6455
6456   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
6457   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6458                          (vector_extract (v4f32 V128:$Rm), VectorIndexS:$idx))),
6459             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6460                 V128:$Rm, VectorIndexS:$idx)>;
6461   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6462                          (vector_extract (v2f32 V64:$Rm), VectorIndexS:$idx))),
6463             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6464                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
6465
6466   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
6467   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
6468                          (vector_extract (v2f64 V128:$Rm), VectorIndexD:$idx))),
6469             (!cast<Instruction>(INST # "v1i64_indexed") FPR64:$Rd, FPR64:$Rn,
6470                 V128:$Rm, VectorIndexD:$idx)>;
6471 }
6472
6473 multiclass SIMDFPIndexedSDTied<bit U, bits<4> opc, string asm> {
6474   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc, V64, V64,
6475                                           V128, VectorIndexS,
6476                                           asm, ".2s", ".2s", ".2s", ".s", []> {
6477     bits<2> idx;
6478     let Inst{11} = idx{1};
6479     let Inst{21} = idx{0};
6480   }
6481
6482   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6483                                       V128, V128,
6484                                       V128, VectorIndexS,
6485                                       asm, ".4s", ".4s", ".4s", ".s", []> {
6486     bits<2> idx;
6487     let Inst{11} = idx{1};
6488     let Inst{21} = idx{0};
6489   }
6490
6491   def v2i64_indexed : BaseSIMDIndexedTied<1, U, 0, 0b11, opc,
6492                                       V128, V128,
6493                                       V128, VectorIndexD,
6494                                       asm, ".2d", ".2d", ".2d", ".d", []> {
6495     bits<1> idx;
6496     let Inst{11} = idx{0};
6497     let Inst{21} = 0;
6498   }
6499
6500
6501   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6502                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6503                                       asm, ".s", "", "", ".s", []> {
6504     bits<2> idx;
6505     let Inst{11} = idx{1};
6506     let Inst{21} = idx{0};
6507   }
6508
6509   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b11, opc,
6510                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6511                                       asm, ".d", "", "", ".d", []> {
6512     bits<1> idx;
6513     let Inst{11} = idx{0};
6514     let Inst{21} = 0;
6515   }
6516 }
6517
6518 multiclass SIMDIndexedHS<bit U, bits<4> opc, string asm,
6519                          SDPatternOperator OpNode> {
6520   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc, V64, V64,
6521                                       V128_lo, VectorIndexH,
6522                                       asm, ".4h", ".4h", ".4h", ".h",
6523     [(set (v4i16 V64:$Rd),
6524         (OpNode (v4i16 V64:$Rn),
6525          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6526     bits<3> idx;
6527     let Inst{11} = idx{2};
6528     let Inst{21} = idx{1};
6529     let Inst{20} = idx{0};
6530   }
6531
6532   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6533                                       V128, V128,
6534                                       V128_lo, VectorIndexH,
6535                                       asm, ".8h", ".8h", ".8h", ".h",
6536     [(set (v8i16 V128:$Rd),
6537        (OpNode (v8i16 V128:$Rn),
6538          (v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6539     bits<3> idx;
6540     let Inst{11} = idx{2};
6541     let Inst{21} = idx{1};
6542     let Inst{20} = idx{0};
6543   }
6544
6545   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6546                                       V64, V64,
6547                                       V128, VectorIndexS,
6548                                       asm, ".2s", ".2s", ".2s",  ".s",
6549     [(set (v2i32 V64:$Rd),
6550        (OpNode (v2i32 V64:$Rn),
6551           (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6552     bits<2> idx;
6553     let Inst{11} = idx{1};
6554     let Inst{21} = idx{0};
6555   }
6556
6557   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6558                                       V128, V128,
6559                                       V128, VectorIndexS,
6560                                       asm, ".4s", ".4s", ".4s", ".s",
6561     [(set (v4i32 V128:$Rd),
6562        (OpNode (v4i32 V128:$Rn),
6563           (v4i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6564     bits<2> idx;
6565     let Inst{11} = idx{1};
6566     let Inst{21} = idx{0};
6567   }
6568
6569   def v1i16_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6570                                       FPR16Op, FPR16Op, V128_lo, VectorIndexH,
6571                                       asm, ".h", "", "", ".h", []> {
6572     bits<3> idx;
6573     let Inst{11} = idx{2};
6574     let Inst{21} = idx{1};
6575     let Inst{20} = idx{0};
6576   }
6577
6578   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6579                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6580                                       asm, ".s", "", "", ".s",
6581       [(set (i32 FPR32Op:$Rd),
6582             (OpNode FPR32Op:$Rn,
6583                     (i32 (vector_extract (v4i32 V128:$Rm),
6584                                          VectorIndexS:$idx))))]> {
6585     bits<2> idx;
6586     let Inst{11} = idx{1};
6587     let Inst{21} = idx{0};
6588   }
6589 }
6590
6591 multiclass SIMDVectorIndexedHS<bit U, bits<4> opc, string asm,
6592                                SDPatternOperator OpNode> {
6593   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6594                                       V64, V64,
6595                                       V128_lo, VectorIndexH,
6596                                       asm, ".4h", ".4h", ".4h", ".h",
6597     [(set (v4i16 V64:$Rd),
6598         (OpNode (v4i16 V64:$Rn),
6599          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6600     bits<3> idx;
6601     let Inst{11} = idx{2};
6602     let Inst{21} = idx{1};
6603     let Inst{20} = idx{0};
6604   }
6605
6606   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6607                                       V128, V128,
6608                                       V128_lo, VectorIndexH,
6609                                       asm, ".8h", ".8h", ".8h", ".h",
6610     [(set (v8i16 V128:$Rd),
6611        (OpNode (v8i16 V128:$Rn),
6612          (v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6613     bits<3> idx;
6614     let Inst{11} = idx{2};
6615     let Inst{21} = idx{1};
6616     let Inst{20} = idx{0};
6617   }
6618
6619   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6620                                       V64, V64,
6621                                       V128, VectorIndexS,
6622                                       asm, ".2s", ".2s", ".2s", ".s",
6623     [(set (v2i32 V64:$Rd),
6624        (OpNode (v2i32 V64:$Rn),
6625           (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6626     bits<2> idx;
6627     let Inst{11} = idx{1};
6628     let Inst{21} = idx{0};
6629   }
6630
6631   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6632                                       V128, V128,
6633                                       V128, VectorIndexS,
6634                                       asm, ".4s", ".4s", ".4s", ".s",
6635     [(set (v4i32 V128:$Rd),
6636        (OpNode (v4i32 V128:$Rn),
6637           (v4i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6638     bits<2> idx;
6639     let Inst{11} = idx{1};
6640     let Inst{21} = idx{0};
6641   }
6642 }
6643
6644 multiclass SIMDVectorIndexedHSTied<bit U, bits<4> opc, string asm,
6645                                    SDPatternOperator OpNode> {
6646   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc, V64, V64,
6647                                           V128_lo, VectorIndexH,
6648                                           asm, ".4h", ".4h", ".4h", ".h",
6649     [(set (v4i16 V64:$dst),
6650         (OpNode (v4i16 V64:$Rd),(v4i16 V64:$Rn),
6651          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6652     bits<3> idx;
6653     let Inst{11} = idx{2};
6654     let Inst{21} = idx{1};
6655     let Inst{20} = idx{0};
6656   }
6657
6658   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6659                                       V128, V128,
6660                                       V128_lo, VectorIndexH,
6661                                       asm, ".8h", ".8h", ".8h", ".h",
6662     [(set (v8i16 V128:$dst),
6663        (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
6664          (v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6665     bits<3> idx;
6666     let Inst{11} = idx{2};
6667     let Inst{21} = idx{1};
6668     let Inst{20} = idx{0};
6669   }
6670
6671   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6672                                       V64, V64,
6673                                       V128, VectorIndexS,
6674                                       asm, ".2s", ".2s", ".2s", ".s",
6675     [(set (v2i32 V64:$dst),
6676        (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
6677           (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6678     bits<2> idx;
6679     let Inst{11} = idx{1};
6680     let Inst{21} = idx{0};
6681   }
6682
6683   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6684                                       V128, V128,
6685                                       V128, VectorIndexS,
6686                                       asm, ".4s", ".4s", ".4s", ".s",
6687     [(set (v4i32 V128:$dst),
6688        (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
6689           (v4i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6690     bits<2> idx;
6691     let Inst{11} = idx{1};
6692     let Inst{21} = idx{0};
6693   }
6694 }
6695
6696 multiclass SIMDIndexedLongSD<bit U, bits<4> opc, string asm,
6697                              SDPatternOperator OpNode> {
6698   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6699                                       V128, V64,
6700                                       V128_lo, VectorIndexH,
6701                                       asm, ".4s", ".4s", ".4h", ".h",
6702     [(set (v4i32 V128:$Rd),
6703         (OpNode (v4i16 V64:$Rn),
6704          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6705     bits<3> idx;
6706     let Inst{11} = idx{2};
6707     let Inst{21} = idx{1};
6708     let Inst{20} = idx{0};
6709   }
6710
6711   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6712                                       V128, V128,
6713                                       V128_lo, VectorIndexH,
6714                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6715     [(set (v4i32 V128:$Rd),
6716           (OpNode (extract_high_v8i16 V128:$Rn),
6717                   (extract_high_v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6718                                                       VectorIndexH:$idx))))]> {
6719
6720     bits<3> idx;
6721     let Inst{11} = idx{2};
6722     let Inst{21} = idx{1};
6723     let Inst{20} = idx{0};
6724   }
6725
6726   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6727                                       V128, V64,
6728                                       V128, VectorIndexS,
6729                                       asm, ".2d", ".2d", ".2s", ".s",
6730     [(set (v2i64 V128:$Rd),
6731         (OpNode (v2i32 V64:$Rn),
6732          (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6733     bits<2> idx;
6734     let Inst{11} = idx{1};
6735     let Inst{21} = idx{0};
6736   }
6737
6738   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6739                                       V128, V128,
6740                                       V128, VectorIndexS,
6741                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6742     [(set (v2i64 V128:$Rd),
6743           (OpNode (extract_high_v4i32 V128:$Rn),
6744                   (extract_high_v4i32 (AArch64duplane32 (v4i32 V128:$Rm),
6745                                                       VectorIndexS:$idx))))]> {
6746     bits<2> idx;
6747     let Inst{11} = idx{1};
6748     let Inst{21} = idx{0};
6749   }
6750
6751   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6752                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6753                                       asm, ".h", "", "", ".h", []> {
6754     bits<3> idx;
6755     let Inst{11} = idx{2};
6756     let Inst{21} = idx{1};
6757     let Inst{20} = idx{0};
6758   }
6759
6760   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6761                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6762                                       asm, ".s", "", "", ".s", []> {
6763     bits<2> idx;
6764     let Inst{11} = idx{1};
6765     let Inst{21} = idx{0};
6766   }
6767 }
6768
6769 multiclass SIMDIndexedLongSQDMLXSDTied<bit U, bits<4> opc, string asm,
6770                                        SDPatternOperator Accum> {
6771   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6772                                       V128, V64,
6773                                       V128_lo, VectorIndexH,
6774                                       asm, ".4s", ".4s", ".4h", ".h",
6775     [(set (v4i32 V128:$dst),
6776           (Accum (v4i32 V128:$Rd),
6777                  (v4i32 (int_aarch64_neon_sqdmull
6778                              (v4i16 V64:$Rn),
6779                              (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6780                                                     VectorIndexH:$idx))))))]> {
6781     bits<3> idx;
6782     let Inst{11} = idx{2};
6783     let Inst{21} = idx{1};
6784     let Inst{20} = idx{0};
6785   }
6786
6787   // FIXME: it would be nice to use the scalar (v1i32) instruction here, but an
6788   // intermediate EXTRACT_SUBREG would be untyped.
6789   def : Pat<(i32 (Accum (i32 FPR32Op:$Rd),
6790                 (i32 (vector_extract (v4i32
6791                          (int_aarch64_neon_sqdmull (v4i16 V64:$Rn),
6792                              (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6793                                                     VectorIndexH:$idx)))),
6794                          (i64 0))))),
6795             (EXTRACT_SUBREG
6796                 (!cast<Instruction>(NAME # v4i16_indexed)
6797                     (SUBREG_TO_REG (i32 0), FPR32Op:$Rd, ssub), V64:$Rn,
6798                     V128_lo:$Rm, VectorIndexH:$idx),
6799                 ssub)>;
6800
6801   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6802                                       V128, V128,
6803                                       V128_lo, VectorIndexH,
6804                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6805     [(set (v4i32 V128:$dst),
6806           (Accum (v4i32 V128:$Rd),
6807                  (v4i32 (int_aarch64_neon_sqdmull
6808                             (extract_high_v8i16 V128:$Rn),
6809                             (extract_high_v8i16
6810                                 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6811                                                 VectorIndexH:$idx))))))]> {
6812     bits<3> idx;
6813     let Inst{11} = idx{2};
6814     let Inst{21} = idx{1};
6815     let Inst{20} = idx{0};
6816   }
6817
6818   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6819                                       V128, V64,
6820                                       V128, VectorIndexS,
6821                                       asm, ".2d", ".2d", ".2s", ".s",
6822     [(set (v2i64 V128:$dst),
6823         (Accum (v2i64 V128:$Rd),
6824                (v2i64 (int_aarch64_neon_sqdmull
6825                           (v2i32 V64:$Rn),
6826                           (v2i32 (AArch64duplane32 (v4i32 V128:$Rm),
6827                                                  VectorIndexS:$idx))))))]> {
6828     bits<2> idx;
6829     let Inst{11} = idx{1};
6830     let Inst{21} = idx{0};
6831   }
6832
6833   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6834                                       V128, V128,
6835                                       V128, VectorIndexS,
6836                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6837     [(set (v2i64 V128:$dst),
6838           (Accum (v2i64 V128:$Rd),
6839                  (v2i64 (int_aarch64_neon_sqdmull
6840                             (extract_high_v4i32 V128:$Rn),
6841                             (extract_high_v4i32
6842                                 (AArch64duplane32 (v4i32 V128:$Rm),
6843                                                 VectorIndexS:$idx))))))]> {
6844     bits<2> idx;
6845     let Inst{11} = idx{1};
6846     let Inst{21} = idx{0};
6847   }
6848
6849   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b01, opc,
6850                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6851                                       asm, ".h", "", "", ".h", []> {
6852     bits<3> idx;
6853     let Inst{11} = idx{2};
6854     let Inst{21} = idx{1};
6855     let Inst{20} = idx{0};
6856   }
6857
6858
6859   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6860                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6861                                       asm, ".s", "", "", ".s",
6862     [(set (i64 FPR64Op:$dst),
6863           (Accum (i64 FPR64Op:$Rd),
6864                  (i64 (int_aarch64_neon_sqdmulls_scalar
6865                             (i32 FPR32Op:$Rn),
6866                             (i32 (vector_extract (v4i32 V128:$Rm),
6867                                                  VectorIndexS:$idx))))))]> {
6868
6869     bits<2> idx;
6870     let Inst{11} = idx{1};
6871     let Inst{21} = idx{0};
6872   }
6873 }
6874
6875 multiclass SIMDVectorIndexedLongSD<bit U, bits<4> opc, string asm,
6876                                    SDPatternOperator OpNode> {
6877   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6878   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6879                                       V128, V64,
6880                                       V128_lo, VectorIndexH,
6881                                       asm, ".4s", ".4s", ".4h", ".h",
6882     [(set (v4i32 V128:$Rd),
6883         (OpNode (v4i16 V64:$Rn),
6884          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6885     bits<3> idx;
6886     let Inst{11} = idx{2};
6887     let Inst{21} = idx{1};
6888     let Inst{20} = idx{0};
6889   }
6890
6891   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6892                                       V128, V128,
6893                                       V128_lo, VectorIndexH,
6894                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6895     [(set (v4i32 V128:$Rd),
6896           (OpNode (extract_high_v8i16 V128:$Rn),
6897                   (extract_high_v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6898                                                       VectorIndexH:$idx))))]> {
6899
6900     bits<3> idx;
6901     let Inst{11} = idx{2};
6902     let Inst{21} = idx{1};
6903     let Inst{20} = idx{0};
6904   }
6905
6906   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6907                                       V128, V64,
6908                                       V128, VectorIndexS,
6909                                       asm, ".2d", ".2d", ".2s", ".s",
6910     [(set (v2i64 V128:$Rd),
6911         (OpNode (v2i32 V64:$Rn),
6912          (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6913     bits<2> idx;
6914     let Inst{11} = idx{1};
6915     let Inst{21} = idx{0};
6916   }
6917
6918   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6919                                       V128, V128,
6920                                       V128, VectorIndexS,
6921                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6922     [(set (v2i64 V128:$Rd),
6923           (OpNode (extract_high_v4i32 V128:$Rn),
6924                   (extract_high_v4i32 (AArch64duplane32 (v4i32 V128:$Rm),
6925                                                       VectorIndexS:$idx))))]> {
6926     bits<2> idx;
6927     let Inst{11} = idx{1};
6928     let Inst{21} = idx{0};
6929   }
6930   }
6931 }
6932
6933 multiclass SIMDVectorIndexedLongSDTied<bit U, bits<4> opc, string asm,
6934                                        SDPatternOperator OpNode> {
6935   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6936   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6937                                       V128, V64,
6938                                       V128_lo, VectorIndexH,
6939                                       asm, ".4s", ".4s", ".4h", ".h",
6940     [(set (v4i32 V128:$dst),
6941         (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn),
6942          (v4i16 (AArch64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6943     bits<3> idx;
6944     let Inst{11} = idx{2};
6945     let Inst{21} = idx{1};
6946     let Inst{20} = idx{0};
6947   }
6948
6949   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6950                                       V128, V128,
6951                                       V128_lo, VectorIndexH,
6952                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6953     [(set (v4i32 V128:$dst),
6954           (OpNode (v4i32 V128:$Rd),
6955                   (extract_high_v8i16 V128:$Rn),
6956                   (extract_high_v8i16 (AArch64duplane16 (v8i16 V128_lo:$Rm),
6957                                                       VectorIndexH:$idx))))]> {
6958     bits<3> idx;
6959     let Inst{11} = idx{2};
6960     let Inst{21} = idx{1};
6961     let Inst{20} = idx{0};
6962   }
6963
6964   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6965                                       V128, V64,
6966                                       V128, VectorIndexS,
6967                                       asm, ".2d", ".2d", ".2s", ".s",
6968     [(set (v2i64 V128:$dst),
6969         (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn),
6970          (v2i32 (AArch64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6971     bits<2> idx;
6972     let Inst{11} = idx{1};
6973     let Inst{21} = idx{0};
6974   }
6975
6976   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6977                                       V128, V128,
6978                                       V128, VectorIndexS,
6979                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6980     [(set (v2i64 V128:$dst),
6981           (OpNode (v2i64 V128:$Rd),
6982                   (extract_high_v4i32 V128:$Rn),
6983                   (extract_high_v4i32 (AArch64duplane32 (v4i32 V128:$Rm),
6984                                                       VectorIndexS:$idx))))]> {
6985     bits<2> idx;
6986     let Inst{11} = idx{1};
6987     let Inst{21} = idx{0};
6988   }
6989   }
6990 }
6991
6992 //----------------------------------------------------------------------------
6993 // AdvSIMD scalar shift by immediate
6994 //----------------------------------------------------------------------------
6995
6996 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6997 class BaseSIMDScalarShift<bit U, bits<5> opc, bits<7> fixed_imm,
6998                      RegisterClass regtype1, RegisterClass regtype2,
6999                      Operand immtype, string asm, list<dag> pattern>
7000   : I<(outs regtype1:$Rd), (ins regtype2:$Rn, immtype:$imm),
7001       asm, "\t$Rd, $Rn, $imm", "", pattern>,
7002     Sched<[WriteV]> {
7003   bits<5> Rd;
7004   bits<5> Rn;
7005   bits<7> imm;
7006   let Inst{31-30} = 0b01;
7007   let Inst{29}    = U;
7008   let Inst{28-23} = 0b111110;
7009   let Inst{22-16} = fixed_imm;
7010   let Inst{15-11} = opc;
7011   let Inst{10}    = 1;
7012   let Inst{9-5} = Rn;
7013   let Inst{4-0} = Rd;
7014 }
7015
7016 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7017 class BaseSIMDScalarShiftTied<bit U, bits<5> opc, bits<7> fixed_imm,
7018                      RegisterClass regtype1, RegisterClass regtype2,
7019                      Operand immtype, string asm, list<dag> pattern>
7020   : I<(outs regtype1:$dst), (ins regtype1:$Rd, regtype2:$Rn, immtype:$imm),
7021       asm, "\t$Rd, $Rn, $imm", "$Rd = $dst", pattern>,
7022     Sched<[WriteV]> {
7023   bits<5> Rd;
7024   bits<5> Rn;
7025   bits<7> imm;
7026   let Inst{31-30} = 0b01;
7027   let Inst{29}    = U;
7028   let Inst{28-23} = 0b111110;
7029   let Inst{22-16} = fixed_imm;
7030   let Inst{15-11} = opc;
7031   let Inst{10}    = 1;
7032   let Inst{9-5} = Rn;
7033   let Inst{4-0} = Rd;
7034 }
7035
7036
7037 multiclass SIMDScalarRShiftSD<bit U, bits<5> opc, string asm> {
7038   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
7039                               FPR32, FPR32, vecshiftR32, asm, []> {
7040     let Inst{20-16} = imm{4-0};
7041   }
7042
7043   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7044                               FPR64, FPR64, vecshiftR64, asm, []> {
7045     let Inst{21-16} = imm{5-0};
7046   }
7047 }
7048
7049 multiclass SIMDScalarRShiftD<bit U, bits<5> opc, string asm,
7050                              SDPatternOperator OpNode> {
7051   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7052                               FPR64, FPR64, vecshiftR64, asm,
7053   [(set (i64 FPR64:$Rd),
7054      (OpNode (i64 FPR64:$Rn), (i32 vecshiftR64:$imm)))]> {
7055     let Inst{21-16} = imm{5-0};
7056   }
7057
7058   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftR64:$imm))),
7059             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftR64:$imm)>;
7060 }
7061
7062 multiclass SIMDScalarRShiftDTied<bit U, bits<5> opc, string asm,
7063                                  SDPatternOperator OpNode = null_frag> {
7064   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
7065                               FPR64, FPR64, vecshiftR64, asm,
7066   [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn),
7067                                                    (i32 vecshiftR64:$imm)))]> {
7068     let Inst{21-16} = imm{5-0};
7069   }
7070
7071   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
7072                            (i32 vecshiftR64:$imm))),
7073             (!cast<Instruction>(NAME # "d") FPR64:$Rd, FPR64:$Rn,
7074                                             vecshiftR64:$imm)>;
7075 }
7076
7077 multiclass SIMDScalarLShiftD<bit U, bits<5> opc, string asm,
7078                              SDPatternOperator OpNode> {
7079   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7080                               FPR64, FPR64, vecshiftL64, asm,
7081     [(set (v1i64 FPR64:$Rd),
7082        (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
7083     let Inst{21-16} = imm{5-0};
7084   }
7085 }
7086
7087 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7088 multiclass SIMDScalarLShiftDTied<bit U, bits<5> opc, string asm> {
7089   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
7090                               FPR64, FPR64, vecshiftL64, asm, []> {
7091     let Inst{21-16} = imm{5-0};
7092   }
7093 }
7094
7095 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7096 multiclass SIMDScalarRShiftBHS<bit U, bits<5> opc, string asm,
7097                                SDPatternOperator OpNode = null_frag> {
7098   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
7099                               FPR8, FPR16, vecshiftR8, asm, []> {
7100     let Inst{18-16} = imm{2-0};
7101   }
7102
7103   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
7104                               FPR16, FPR32, vecshiftR16, asm, []> {
7105     let Inst{19-16} = imm{3-0};
7106   }
7107
7108   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
7109                               FPR32, FPR64, vecshiftR32, asm,
7110     [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn), vecshiftR32:$imm))]> {
7111     let Inst{20-16} = imm{4-0};
7112   }
7113 }
7114
7115 multiclass SIMDScalarLShiftBHSD<bit U, bits<5> opc, string asm,
7116                                 SDPatternOperator OpNode> {
7117   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
7118                               FPR8, FPR8, vecshiftL8, asm, []> {
7119     let Inst{18-16} = imm{2-0};
7120   }
7121
7122   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
7123                               FPR16, FPR16, vecshiftL16, asm, []> {
7124     let Inst{19-16} = imm{3-0};
7125   }
7126
7127   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
7128                               FPR32, FPR32, vecshiftL32, asm,
7129     [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn), (i32 vecshiftL32:$imm)))]> {
7130     let Inst{20-16} = imm{4-0};
7131   }
7132
7133   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7134                               FPR64, FPR64, vecshiftL64, asm,
7135     [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
7136     let Inst{21-16} = imm{5-0};
7137   }
7138
7139   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm))),
7140             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftL64:$imm)>;
7141 }
7142
7143 multiclass SIMDScalarRShiftBHSD<bit U, bits<5> opc, string asm> {
7144   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
7145                               FPR8, FPR8, vecshiftR8, asm, []> {
7146     let Inst{18-16} = imm{2-0};
7147   }
7148
7149   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
7150                               FPR16, FPR16, vecshiftR16, asm, []> {
7151     let Inst{19-16} = imm{3-0};
7152   }
7153
7154   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
7155                               FPR32, FPR32, vecshiftR32, asm, []> {
7156     let Inst{20-16} = imm{4-0};
7157   }
7158
7159   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7160                               FPR64, FPR64, vecshiftR64, asm, []> {
7161     let Inst{21-16} = imm{5-0};
7162   }
7163 }
7164
7165 //----------------------------------------------------------------------------
7166 // AdvSIMD vector x indexed element
7167 //----------------------------------------------------------------------------
7168
7169 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7170 class BaseSIMDVectorShift<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7171                      RegisterOperand dst_reg, RegisterOperand src_reg,
7172                      Operand immtype,
7173                      string asm, string dst_kind, string src_kind,
7174                      list<dag> pattern>
7175   : I<(outs dst_reg:$Rd), (ins src_reg:$Rn, immtype:$imm),
7176       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7177            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "", pattern>,
7178     Sched<[WriteV]> {
7179   bits<5> Rd;
7180   bits<5> Rn;
7181   let Inst{31}    = 0;
7182   let Inst{30}    = Q;
7183   let Inst{29}    = U;
7184   let Inst{28-23} = 0b011110;
7185   let Inst{22-16} = fixed_imm;
7186   let Inst{15-11} = opc;
7187   let Inst{10}    = 1;
7188   let Inst{9-5}   = Rn;
7189   let Inst{4-0}   = Rd;
7190 }
7191
7192 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7193 class BaseSIMDVectorShiftTied<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7194                      RegisterOperand vectype1, RegisterOperand vectype2,
7195                      Operand immtype,
7196                      string asm, string dst_kind, string src_kind,
7197                      list<dag> pattern>
7198   : I<(outs vectype1:$dst), (ins vectype1:$Rd, vectype2:$Rn, immtype:$imm),
7199       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7200            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "$Rd = $dst", pattern>,
7201     Sched<[WriteV]> {
7202   bits<5> Rd;
7203   bits<5> Rn;
7204   let Inst{31}    = 0;
7205   let Inst{30}    = Q;
7206   let Inst{29}    = U;
7207   let Inst{28-23} = 0b011110;
7208   let Inst{22-16} = fixed_imm;
7209   let Inst{15-11} = opc;
7210   let Inst{10}    = 1;
7211   let Inst{9-5}   = Rn;
7212   let Inst{4-0}   = Rd;
7213 }
7214
7215 multiclass SIMDVectorRShiftSD<bit U, bits<5> opc, string asm,
7216                               Intrinsic OpNode> {
7217   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7218                                   V64, V64, vecshiftR32,
7219                                   asm, ".2s", ".2s",
7220       [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (i32 imm:$imm)))]> {
7221     bits<5> imm;
7222     let Inst{20-16} = imm;
7223   }
7224
7225   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7226                                   V128, V128, vecshiftR32,
7227                                   asm, ".4s", ".4s",
7228       [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (i32 imm:$imm)))]> {
7229     bits<5> imm;
7230     let Inst{20-16} = imm;
7231   }
7232
7233   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7234                                   V128, V128, vecshiftR64,
7235                                   asm, ".2d", ".2d",
7236       [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (i32 imm:$imm)))]> {
7237     bits<6> imm;
7238     let Inst{21-16} = imm;
7239   }
7240 }
7241
7242 multiclass SIMDVectorRShiftSDToFP<bit U, bits<5> opc, string asm,
7243                                   Intrinsic OpNode> {
7244   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7245                                   V64, V64, vecshiftR32,
7246                                   asm, ".2s", ".2s",
7247       [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (i32 imm:$imm)))]> {
7248     bits<5> imm;
7249     let Inst{20-16} = imm;
7250   }
7251
7252   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7253                                   V128, V128, vecshiftR32,
7254                                   asm, ".4s", ".4s",
7255       [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (i32 imm:$imm)))]> {
7256     bits<5> imm;
7257     let Inst{20-16} = imm;
7258   }
7259
7260   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7261                                   V128, V128, vecshiftR64,
7262                                   asm, ".2d", ".2d",
7263       [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (i32 imm:$imm)))]> {
7264     bits<6> imm;
7265     let Inst{21-16} = imm;
7266   }
7267 }
7268
7269 multiclass SIMDVectorRShiftNarrowBHS<bit U, bits<5> opc, string asm,
7270                                      SDPatternOperator OpNode> {
7271   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7272                                   V64, V128, vecshiftR16Narrow,
7273                                   asm, ".8b", ".8h",
7274       [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))]> {
7275     bits<3> imm;
7276     let Inst{18-16} = imm;
7277   }
7278
7279   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7280                                   V128, V128, vecshiftR16Narrow,
7281                                   asm#"2", ".16b", ".8h", []> {
7282     bits<3> imm;
7283     let Inst{18-16} = imm;
7284     let hasSideEffects = 0;
7285   }
7286
7287   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7288                                   V64, V128, vecshiftR32Narrow,
7289                                   asm, ".4h", ".4s",
7290       [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))]> {
7291     bits<4> imm;
7292     let Inst{19-16} = imm;
7293   }
7294
7295   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7296                                   V128, V128, vecshiftR32Narrow,
7297                                   asm#"2", ".8h", ".4s", []> {
7298     bits<4> imm;
7299     let Inst{19-16} = imm;
7300     let hasSideEffects = 0;
7301   }
7302
7303   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7304                                   V64, V128, vecshiftR64Narrow,
7305                                   asm, ".2s", ".2d",
7306       [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))]> {
7307     bits<5> imm;
7308     let Inst{20-16} = imm;
7309   }
7310
7311   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7312                                   V128, V128, vecshiftR64Narrow,
7313                                   asm#"2", ".4s", ".2d", []> {
7314     bits<5> imm;
7315     let Inst{20-16} = imm;
7316     let hasSideEffects = 0;
7317   }
7318
7319   // TableGen doesn't like patters w/ INSERT_SUBREG on the instructions
7320   // themselves, so put them here instead.
7321
7322   // Patterns involving what's effectively an insert high and a normal
7323   // intrinsic, represented by CONCAT_VECTORS.
7324   def : Pat<(concat_vectors (v8i8 V64:$Rd),(OpNode (v8i16 V128:$Rn),
7325                                                    vecshiftR16Narrow:$imm)),
7326             (!cast<Instruction>(NAME # "v16i8_shift")
7327                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7328                 V128:$Rn, vecshiftR16Narrow:$imm)>;
7329   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn),
7330                                                      vecshiftR32Narrow:$imm)),
7331             (!cast<Instruction>(NAME # "v8i16_shift")
7332                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7333                 V128:$Rn, vecshiftR32Narrow:$imm)>;
7334   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn),
7335                                                      vecshiftR64Narrow:$imm)),
7336             (!cast<Instruction>(NAME # "v4i32_shift")
7337                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7338                 V128:$Rn, vecshiftR64Narrow:$imm)>;
7339 }
7340
7341 multiclass SIMDVectorLShiftBHSD<bit U, bits<5> opc, string asm,
7342                                 SDPatternOperator OpNode> {
7343   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7344                                   V64, V64, vecshiftL8,
7345                                   asm, ".8b", ".8b",
7346                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7347                        (i32 vecshiftL8:$imm)))]> {
7348     bits<3> imm;
7349     let Inst{18-16} = imm;
7350   }
7351
7352   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7353                                   V128, V128, vecshiftL8,
7354                                   asm, ".16b", ".16b",
7355              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7356                    (i32 vecshiftL8:$imm)))]> {
7357     bits<3> imm;
7358     let Inst{18-16} = imm;
7359   }
7360
7361   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7362                                   V64, V64, vecshiftL16,
7363                                   asm, ".4h", ".4h",
7364               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7365                     (i32 vecshiftL16:$imm)))]> {
7366     bits<4> imm;
7367     let Inst{19-16} = imm;
7368   }
7369
7370   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7371                                   V128, V128, vecshiftL16,
7372                                   asm, ".8h", ".8h",
7373             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7374                   (i32 vecshiftL16:$imm)))]> {
7375     bits<4> imm;
7376     let Inst{19-16} = imm;
7377   }
7378
7379   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7380                                   V64, V64, vecshiftL32,
7381                                   asm, ".2s", ".2s",
7382               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7383                     (i32 vecshiftL32:$imm)))]> {
7384     bits<5> imm;
7385     let Inst{20-16} = imm;
7386   }
7387
7388   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7389                                   V128, V128, vecshiftL32,
7390                                   asm, ".4s", ".4s",
7391             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7392                   (i32 vecshiftL32:$imm)))]> {
7393     bits<5> imm;
7394     let Inst{20-16} = imm;
7395   }
7396
7397   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7398                                   V128, V128, vecshiftL64,
7399                                   asm, ".2d", ".2d",
7400             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7401                   (i32 vecshiftL64:$imm)))]> {
7402     bits<6> imm;
7403     let Inst{21-16} = imm;
7404   }
7405 }
7406
7407 multiclass SIMDVectorRShiftBHSD<bit U, bits<5> opc, string asm,
7408                                 SDPatternOperator OpNode> {
7409   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7410                                   V64, V64, vecshiftR8,
7411                                   asm, ".8b", ".8b",
7412                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7413                        (i32 vecshiftR8:$imm)))]> {
7414     bits<3> imm;
7415     let Inst{18-16} = imm;
7416   }
7417
7418   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7419                                   V128, V128, vecshiftR8,
7420                                   asm, ".16b", ".16b",
7421              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7422                    (i32 vecshiftR8:$imm)))]> {
7423     bits<3> imm;
7424     let Inst{18-16} = imm;
7425   }
7426
7427   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7428                                   V64, V64, vecshiftR16,
7429                                   asm, ".4h", ".4h",
7430               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7431                     (i32 vecshiftR16:$imm)))]> {
7432     bits<4> imm;
7433     let Inst{19-16} = imm;
7434   }
7435
7436   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7437                                   V128, V128, vecshiftR16,
7438                                   asm, ".8h", ".8h",
7439             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7440                   (i32 vecshiftR16:$imm)))]> {
7441     bits<4> imm;
7442     let Inst{19-16} = imm;
7443   }
7444
7445   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7446                                   V64, V64, vecshiftR32,
7447                                   asm, ".2s", ".2s",
7448               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7449                     (i32 vecshiftR32:$imm)))]> {
7450     bits<5> imm;
7451     let Inst{20-16} = imm;
7452   }
7453
7454   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7455                                   V128, V128, vecshiftR32,
7456                                   asm, ".4s", ".4s",
7457             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7458                   (i32 vecshiftR32:$imm)))]> {
7459     bits<5> imm;
7460     let Inst{20-16} = imm;
7461   }
7462
7463   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7464                                   V128, V128, vecshiftR64,
7465                                   asm, ".2d", ".2d",
7466             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7467                   (i32 vecshiftR64:$imm)))]> {
7468     bits<6> imm;
7469     let Inst{21-16} = imm;
7470   }
7471 }
7472
7473 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
7474 multiclass SIMDVectorRShiftBHSDTied<bit U, bits<5> opc, string asm,
7475                                     SDPatternOperator OpNode = null_frag> {
7476   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7477                                   V64, V64, vecshiftR8, asm, ".8b", ".8b",
7478                  [(set (v8i8 V64:$dst),
7479                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7480                            (i32 vecshiftR8:$imm)))]> {
7481     bits<3> imm;
7482     let Inst{18-16} = imm;
7483   }
7484
7485   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7486                                   V128, V128, vecshiftR8, asm, ".16b", ".16b",
7487              [(set (v16i8 V128:$dst),
7488                (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7489                        (i32 vecshiftR8:$imm)))]> {
7490     bits<3> imm;
7491     let Inst{18-16} = imm;
7492   }
7493
7494   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7495                                   V64, V64, vecshiftR16, asm, ".4h", ".4h",
7496               [(set (v4i16 V64:$dst),
7497                 (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7498                         (i32 vecshiftR16:$imm)))]> {
7499     bits<4> imm;
7500     let Inst{19-16} = imm;
7501   }
7502
7503   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7504                                   V128, V128, vecshiftR16, asm, ".8h", ".8h",
7505             [(set (v8i16 V128:$dst),
7506               (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7507                       (i32 vecshiftR16:$imm)))]> {
7508     bits<4> imm;
7509     let Inst{19-16} = imm;
7510   }
7511
7512   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7513                                   V64, V64, vecshiftR32, asm, ".2s", ".2s",
7514               [(set (v2i32 V64:$dst),
7515                 (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7516                         (i32 vecshiftR32:$imm)))]> {
7517     bits<5> imm;
7518     let Inst{20-16} = imm;
7519   }
7520
7521   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7522                                   V128, V128, vecshiftR32, asm, ".4s", ".4s",
7523             [(set (v4i32 V128:$dst),
7524               (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7525                       (i32 vecshiftR32:$imm)))]> {
7526     bits<5> imm;
7527     let Inst{20-16} = imm;
7528   }
7529
7530   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7531                                   V128, V128, vecshiftR64,
7532                                   asm, ".2d", ".2d", [(set (v2i64 V128:$dst),
7533               (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7534                       (i32 vecshiftR64:$imm)))]> {
7535     bits<6> imm;
7536     let Inst{21-16} = imm;
7537   }
7538 }
7539
7540 multiclass SIMDVectorLShiftBHSDTied<bit U, bits<5> opc, string asm,
7541                                     SDPatternOperator OpNode = null_frag> {
7542   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7543                                   V64, V64, vecshiftL8,
7544                                   asm, ".8b", ".8b",
7545                     [(set (v8i8 V64:$dst),
7546                           (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7547                                   (i32 vecshiftL8:$imm)))]> {
7548     bits<3> imm;
7549     let Inst{18-16} = imm;
7550   }
7551
7552   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7553                                   V128, V128, vecshiftL8,
7554                                   asm, ".16b", ".16b",
7555                     [(set (v16i8 V128:$dst),
7556                           (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7557                                   (i32 vecshiftL8:$imm)))]> {
7558     bits<3> imm;
7559     let Inst{18-16} = imm;
7560   }
7561
7562   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7563                                   V64, V64, vecshiftL16,
7564                                   asm, ".4h", ".4h",
7565                     [(set (v4i16 V64:$dst),
7566                            (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7567                                    (i32 vecshiftL16:$imm)))]> {
7568     bits<4> imm;
7569     let Inst{19-16} = imm;
7570   }
7571
7572   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7573                                   V128, V128, vecshiftL16,
7574                                   asm, ".8h", ".8h",
7575                     [(set (v8i16 V128:$dst),
7576                           (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7577                                   (i32 vecshiftL16:$imm)))]> {
7578     bits<4> imm;
7579     let Inst{19-16} = imm;
7580   }
7581
7582   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7583                                   V64, V64, vecshiftL32,
7584                                   asm, ".2s", ".2s",
7585                     [(set (v2i32 V64:$dst),
7586                           (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7587                                   (i32 vecshiftL32:$imm)))]> {
7588     bits<5> imm;
7589     let Inst{20-16} = imm;
7590   }
7591
7592   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7593                                   V128, V128, vecshiftL32,
7594                                   asm, ".4s", ".4s",
7595                     [(set (v4i32 V128:$dst),
7596                           (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7597                                   (i32 vecshiftL32:$imm)))]> {
7598     bits<5> imm;
7599     let Inst{20-16} = imm;
7600   }
7601
7602   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7603                                   V128, V128, vecshiftL64,
7604                                   asm, ".2d", ".2d",
7605                     [(set (v2i64 V128:$dst),
7606                           (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7607                                   (i32 vecshiftL64:$imm)))]> {
7608     bits<6> imm;
7609     let Inst{21-16} = imm;
7610   }
7611 }
7612
7613 multiclass SIMDVectorLShiftLongBHSD<bit U, bits<5> opc, string asm,
7614                                    SDPatternOperator OpNode> {
7615   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7616                                   V128, V64, vecshiftL8, asm, ".8h", ".8b",
7617       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), vecshiftL8:$imm))]> {
7618     bits<3> imm;
7619     let Inst{18-16} = imm;
7620   }
7621
7622   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7623                                   V128, V128, vecshiftL8,
7624                                   asm#"2", ".8h", ".16b",
7625       [(set (v8i16 V128:$Rd),
7626             (OpNode (extract_high_v16i8 V128:$Rn), vecshiftL8:$imm))]> {
7627     bits<3> imm;
7628     let Inst{18-16} = imm;
7629   }
7630
7631   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7632                                   V128, V64, vecshiftL16, asm, ".4s", ".4h",
7633       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), vecshiftL16:$imm))]> {
7634     bits<4> imm;
7635     let Inst{19-16} = imm;
7636   }
7637
7638   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7639                                   V128, V128, vecshiftL16,
7640                                   asm#"2", ".4s", ".8h",
7641       [(set (v4i32 V128:$Rd),
7642             (OpNode (extract_high_v8i16 V128:$Rn), vecshiftL16:$imm))]> {
7643
7644     bits<4> imm;
7645     let Inst{19-16} = imm;
7646   }
7647
7648   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7649                                   V128, V64, vecshiftL32, asm, ".2d", ".2s",
7650       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), vecshiftL32:$imm))]> {
7651     bits<5> imm;
7652     let Inst{20-16} = imm;
7653   }
7654
7655   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7656                                   V128, V128, vecshiftL32,
7657                                   asm#"2", ".2d", ".4s",
7658       [(set (v2i64 V128:$Rd),
7659             (OpNode (extract_high_v4i32 V128:$Rn), vecshiftL32:$imm))]> {
7660     bits<5> imm;
7661     let Inst{20-16} = imm;
7662   }
7663 }
7664
7665
7666 //---
7667 // Vector load/store
7668 //---
7669 // SIMD ldX/stX no-index memory references don't allow the optional
7670 // ", #0" constant and handle post-indexing explicitly, so we use
7671 // a more specialized parse method for them. Otherwise, it's the same as
7672 // the general GPR64sp handling.
7673
7674 class BaseSIMDLdSt<bit Q, bit L, bits<4> opcode, bits<2> size,
7675                    string asm, dag oops, dag iops, list<dag> pattern>
7676   : I<oops, iops, asm, "\t$Vt, [$Rn]", "", pattern> {
7677   bits<5> Vt;
7678   bits<5> Rn;
7679   let Inst{31} = 0;
7680   let Inst{30} = Q;
7681   let Inst{29-23} = 0b0011000;
7682   let Inst{22} = L;
7683   let Inst{21-16} = 0b000000;
7684   let Inst{15-12} = opcode;
7685   let Inst{11-10} = size;
7686   let Inst{9-5} = Rn;
7687   let Inst{4-0} = Vt;
7688 }
7689
7690 class BaseSIMDLdStPost<bit Q, bit L, bits<4> opcode, bits<2> size,
7691                        string asm, dag oops, dag iops>
7692   : I<oops, iops, asm, "\t$Vt, [$Rn], $Xm", "$Rn = $wback", []> {
7693   bits<5> Vt;
7694   bits<5> Rn;
7695   bits<5> Xm;
7696   let Inst{31} = 0;
7697   let Inst{30} = Q;
7698   let Inst{29-23} = 0b0011001;
7699   let Inst{22} = L;
7700   let Inst{21} = 0;
7701   let Inst{20-16} = Xm;
7702   let Inst{15-12} = opcode;
7703   let Inst{11-10} = size;
7704   let Inst{9-5} = Rn;
7705   let Inst{4-0} = Vt;
7706 }
7707
7708 // The immediate form of AdvSIMD post-indexed addressing is encoded with
7709 // register post-index addressing from the zero register.
7710 multiclass SIMDLdStAliases<string asm, string layout, string Count,
7711                            int Offset, int Size> {
7712   // E.g. "ld1 { v0.8b, v1.8b }, [x1], #16"
7713   //      "ld1\t$Vt, [$Rn], #16"
7714   // may get mapped to
7715   //      (LD1Twov8b_POST VecListTwo8b:$Vt, GPR64sp:$Rn, XZR)
7716   def : InstAlias<asm # "\t$Vt, [$Rn], #" # Offset,
7717                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7718                       GPR64sp:$Rn,
7719                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
7720                       XZR), 1>;
7721
7722   // E.g. "ld1.8b { v0, v1 }, [x1], #16"
7723   //      "ld1.8b\t$Vt, [$Rn], #16"
7724   // may get mapped to
7725   //      (LD1Twov8b_POST VecListTwo64:$Vt, GPR64sp:$Rn, XZR)
7726   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn], #" # Offset,
7727                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7728                       GPR64sp:$Rn,
7729                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7730                       XZR), 0>;
7731
7732   // E.g. "ld1.8b { v0, v1 }, [x1]"
7733   //      "ld1\t$Vt, [$Rn]"
7734   // may get mapped to
7735   //      (LD1Twov8b VecListTwo64:$Vt, GPR64sp:$Rn)
7736   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn]",
7737                   (!cast<Instruction>(NAME # Count # "v" # layout)
7738                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7739                       GPR64sp:$Rn), 0>;
7740
7741   // E.g. "ld1.8b { v0, v1 }, [x1], x2"
7742   //      "ld1\t$Vt, [$Rn], $Xm"
7743   // may get mapped to
7744   //      (LD1Twov8b_POST VecListTwo64:$Vt, GPR64sp:$Rn, GPR64pi8:$Xm)
7745   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn], $Xm",
7746                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7747                       GPR64sp:$Rn,
7748                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7749                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
7750 }
7751
7752 multiclass BaseSIMDLdN<string Count, string asm, string veclist, int Offset128,
7753                        int Offset64, bits<4> opcode> {
7754   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7755     def v16b: BaseSIMDLdSt<1, 1, opcode, 0b00, asm,
7756                            (outs !cast<RegisterOperand>(veclist # "16b"):$Vt),
7757                            (ins GPR64sp:$Rn), []>;
7758     def v8h : BaseSIMDLdSt<1, 1, opcode, 0b01, asm,
7759                            (outs !cast<RegisterOperand>(veclist # "8h"):$Vt),
7760                            (ins GPR64sp:$Rn), []>;
7761     def v4s : BaseSIMDLdSt<1, 1, opcode, 0b10, asm,
7762                            (outs !cast<RegisterOperand>(veclist # "4s"):$Vt),
7763                            (ins GPR64sp:$Rn), []>;
7764     def v2d : BaseSIMDLdSt<1, 1, opcode, 0b11, asm,
7765                            (outs !cast<RegisterOperand>(veclist # "2d"):$Vt),
7766                            (ins GPR64sp:$Rn), []>;
7767     def v8b : BaseSIMDLdSt<0, 1, opcode, 0b00, asm,
7768                            (outs !cast<RegisterOperand>(veclist # "8b"):$Vt),
7769                            (ins GPR64sp:$Rn), []>;
7770     def v4h : BaseSIMDLdSt<0, 1, opcode, 0b01, asm,
7771                            (outs !cast<RegisterOperand>(veclist # "4h"):$Vt),
7772                            (ins GPR64sp:$Rn), []>;
7773     def v2s : BaseSIMDLdSt<0, 1, opcode, 0b10, asm,
7774                            (outs !cast<RegisterOperand>(veclist # "2s"):$Vt),
7775                            (ins GPR64sp:$Rn), []>;
7776
7777
7778     def v16b_POST: BaseSIMDLdStPost<1, 1, opcode, 0b00, asm,
7779                        (outs GPR64sp:$wback,
7780                              !cast<RegisterOperand>(veclist # "16b"):$Vt),
7781                        (ins GPR64sp:$Rn,
7782                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7783     def v8h_POST : BaseSIMDLdStPost<1, 1, opcode, 0b01, asm,
7784                        (outs GPR64sp:$wback,
7785                              !cast<RegisterOperand>(veclist # "8h"):$Vt),
7786                        (ins GPR64sp:$Rn,
7787                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7788     def v4s_POST : BaseSIMDLdStPost<1, 1, opcode, 0b10, asm,
7789                        (outs GPR64sp:$wback,
7790                              !cast<RegisterOperand>(veclist # "4s"):$Vt),
7791                        (ins GPR64sp:$Rn,
7792                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7793     def v2d_POST : BaseSIMDLdStPost<1, 1, opcode, 0b11, asm,
7794                        (outs GPR64sp:$wback,
7795                              !cast<RegisterOperand>(veclist # "2d"):$Vt),
7796                        (ins GPR64sp:$Rn,
7797                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7798     def v8b_POST : BaseSIMDLdStPost<0, 1, opcode, 0b00, asm,
7799                        (outs GPR64sp:$wback,
7800                              !cast<RegisterOperand>(veclist # "8b"):$Vt),
7801                        (ins GPR64sp:$Rn,
7802                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7803     def v4h_POST : BaseSIMDLdStPost<0, 1, opcode, 0b01, asm,
7804                        (outs GPR64sp:$wback,
7805                              !cast<RegisterOperand>(veclist # "4h"):$Vt),
7806                        (ins GPR64sp:$Rn,
7807                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7808     def v2s_POST : BaseSIMDLdStPost<0, 1, opcode, 0b10, asm,
7809                        (outs GPR64sp:$wback,
7810                              !cast<RegisterOperand>(veclist # "2s"):$Vt),
7811                        (ins GPR64sp:$Rn,
7812                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7813   }
7814
7815   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7816   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7817   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7818   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7819   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7820   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7821   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7822 }
7823
7824 // Only ld1/st1 has a v1d version.
7825 multiclass BaseSIMDStN<string Count, string asm, string veclist, int Offset128,
7826                        int Offset64, bits<4> opcode> {
7827   let hasSideEffects = 0, mayStore = 1, mayLoad = 0 in {
7828     def v16b : BaseSIMDLdSt<1, 0, opcode, 0b00, asm, (outs),
7829                             (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7830                                  GPR64sp:$Rn), []>;
7831     def v8h : BaseSIMDLdSt<1, 0, opcode, 0b01, asm, (outs),
7832                            (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7833                                 GPR64sp:$Rn), []>;
7834     def v4s : BaseSIMDLdSt<1, 0, opcode, 0b10, asm, (outs),
7835                            (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7836                                 GPR64sp:$Rn), []>;
7837     def v2d : BaseSIMDLdSt<1, 0, opcode, 0b11, asm, (outs),
7838                            (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7839                                 GPR64sp:$Rn), []>;
7840     def v8b : BaseSIMDLdSt<0, 0, opcode, 0b00, asm, (outs),
7841                            (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7842                                 GPR64sp:$Rn), []>;
7843     def v4h : BaseSIMDLdSt<0, 0, opcode, 0b01, asm, (outs),
7844                            (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7845                                 GPR64sp:$Rn), []>;
7846     def v2s : BaseSIMDLdSt<0, 0, opcode, 0b10, asm, (outs),
7847                            (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7848                                 GPR64sp:$Rn), []>;
7849
7850     def v16b_POST : BaseSIMDLdStPost<1, 0, opcode, 0b00, asm,
7851                        (outs GPR64sp:$wback),
7852                        (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7853                             GPR64sp:$Rn,
7854                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7855     def v8h_POST : BaseSIMDLdStPost<1, 0, opcode, 0b01, asm,
7856                        (outs GPR64sp:$wback),
7857                        (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7858                             GPR64sp:$Rn,
7859                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7860     def v4s_POST : BaseSIMDLdStPost<1, 0, opcode, 0b10, asm,
7861                        (outs GPR64sp:$wback),
7862                        (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7863                             GPR64sp:$Rn,
7864                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7865     def v2d_POST : BaseSIMDLdStPost<1, 0, opcode, 0b11, asm,
7866                        (outs GPR64sp:$wback),
7867                        (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7868                             GPR64sp:$Rn,
7869                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7870     def v8b_POST : BaseSIMDLdStPost<0, 0, opcode, 0b00, asm,
7871                        (outs GPR64sp:$wback),
7872                        (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7873                             GPR64sp:$Rn,
7874                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7875     def v4h_POST : BaseSIMDLdStPost<0, 0, opcode, 0b01, asm,
7876                        (outs GPR64sp:$wback),
7877                        (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7878                             GPR64sp:$Rn,
7879                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7880     def v2s_POST : BaseSIMDLdStPost<0, 0, opcode, 0b10, asm,
7881                        (outs GPR64sp:$wback),
7882                        (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7883                             GPR64sp:$Rn,
7884                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7885   }
7886
7887   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7888   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7889   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7890   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7891   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7892   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7893   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7894 }
7895
7896 multiclass BaseSIMDLd1<string Count, string asm, string veclist,
7897                        int Offset128, int Offset64, bits<4> opcode>
7898   : BaseSIMDLdN<Count, asm, veclist, Offset128, Offset64, opcode> {
7899
7900   // LD1 instructions have extra "1d" variants.
7901   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7902     def v1d : BaseSIMDLdSt<0, 1, opcode, 0b11, asm,
7903                            (outs !cast<RegisterOperand>(veclist # "1d"):$Vt),
7904                            (ins GPR64sp:$Rn), []>;
7905
7906     def v1d_POST : BaseSIMDLdStPost<0, 1, opcode, 0b11, asm,
7907                        (outs GPR64sp:$wback,
7908                              !cast<RegisterOperand>(veclist # "1d"):$Vt),
7909                        (ins GPR64sp:$Rn,
7910                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7911   }
7912
7913   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7914 }
7915
7916 multiclass BaseSIMDSt1<string Count, string asm, string veclist,
7917                        int Offset128, int Offset64, bits<4> opcode>
7918   : BaseSIMDStN<Count, asm, veclist, Offset128, Offset64, opcode> {
7919
7920   // ST1 instructions have extra "1d" variants.
7921   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
7922     def v1d : BaseSIMDLdSt<0, 0, opcode, 0b11, asm, (outs),
7923                            (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7924                                 GPR64sp:$Rn), []>;
7925
7926     def v1d_POST : BaseSIMDLdStPost<0, 0, opcode, 0b11, asm,
7927                        (outs GPR64sp:$wback),
7928                        (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7929                             GPR64sp:$Rn,
7930                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7931   }
7932
7933   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7934 }
7935
7936 multiclass SIMDLd1Multiple<string asm> {
7937   defm One   : BaseSIMDLd1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7938   defm Two   : BaseSIMDLd1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7939   defm Three : BaseSIMDLd1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7940   defm Four  : BaseSIMDLd1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7941 }
7942
7943 multiclass SIMDSt1Multiple<string asm> {
7944   defm One   : BaseSIMDSt1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7945   defm Two   : BaseSIMDSt1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7946   defm Three : BaseSIMDSt1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7947   defm Four  : BaseSIMDSt1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7948 }
7949
7950 multiclass SIMDLd2Multiple<string asm> {
7951   defm Two : BaseSIMDLdN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7952 }
7953
7954 multiclass SIMDSt2Multiple<string asm> {
7955   defm Two : BaseSIMDStN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7956 }
7957
7958 multiclass SIMDLd3Multiple<string asm> {
7959   defm Three : BaseSIMDLdN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7960 }
7961
7962 multiclass SIMDSt3Multiple<string asm> {
7963   defm Three : BaseSIMDStN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7964 }
7965
7966 multiclass SIMDLd4Multiple<string asm> {
7967   defm Four : BaseSIMDLdN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7968 }
7969
7970 multiclass SIMDSt4Multiple<string asm> {
7971   defm Four : BaseSIMDStN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7972 }
7973
7974 //---
7975 // AdvSIMD Load/store single-element
7976 //---
7977
7978 class BaseSIMDLdStSingle<bit L, bit R, bits<3> opcode,
7979                          string asm, string operands, string cst,
7980                          dag oops, dag iops, list<dag> pattern>
7981   : I<oops, iops, asm, operands, cst, pattern> {
7982   bits<5> Vt;
7983   bits<5> Rn;
7984   let Inst{31} = 0;
7985   let Inst{29-24} = 0b001101;
7986   let Inst{22} = L;
7987   let Inst{21} = R;
7988   let Inst{15-13} = opcode;
7989   let Inst{9-5} = Rn;
7990   let Inst{4-0} = Vt;
7991 }
7992
7993 class BaseSIMDLdStSingleTied<bit L, bit R, bits<3> opcode,
7994                          string asm, string operands, string cst,
7995                          dag oops, dag iops, list<dag> pattern>
7996   : I<oops, iops, asm, operands, "$Vt = $dst," # cst, pattern> {
7997   bits<5> Vt;
7998   bits<5> Rn;
7999   let Inst{31} = 0;
8000   let Inst{29-24} = 0b001101;
8001   let Inst{22} = L;
8002   let Inst{21} = R;
8003   let Inst{15-13} = opcode;
8004   let Inst{9-5} = Rn;
8005   let Inst{4-0} = Vt;
8006 }
8007
8008
8009 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8010 class BaseSIMDLdR<bit Q, bit R, bits<3> opcode, bit S, bits<2> size, string asm,
8011                   Operand listtype>
8012   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, [$Rn]", "",
8013                        (outs listtype:$Vt), (ins GPR64sp:$Rn),
8014                        []> {
8015   let Inst{30} = Q;
8016   let Inst{23} = 0;
8017   let Inst{20-16} = 0b00000;
8018   let Inst{12} = S;
8019   let Inst{11-10} = size;
8020 }
8021 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8022 class BaseSIMDLdRPost<bit Q, bit R, bits<3> opcode, bit S, bits<2> size,
8023                       string asm, Operand listtype, Operand GPR64pi>
8024   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, [$Rn], $Xm",
8025                        "$Rn = $wback",
8026                        (outs GPR64sp:$wback, listtype:$Vt),
8027                        (ins GPR64sp:$Rn, GPR64pi:$Xm), []> {
8028   bits<5> Xm;
8029   let Inst{30} = Q;
8030   let Inst{23} = 1;
8031   let Inst{20-16} = Xm;
8032   let Inst{12} = S;
8033   let Inst{11-10} = size;
8034 }
8035
8036 multiclass SIMDLdrAliases<string asm, string layout, string Count,
8037                           int Offset, int Size> {
8038   // E.g. "ld1r { v0.8b }, [x1], #1"
8039   //      "ld1r.8b\t$Vt, [$Rn], #1"
8040   // may get mapped to
8041   //      (LD1Rv8b_POST VecListOne8b:$Vt, GPR64sp:$Rn, XZR)
8042   def : InstAlias<asm # "\t$Vt, [$Rn], #" # Offset,
8043                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
8044                       GPR64sp:$Rn,
8045                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
8046                       XZR), 1>;
8047
8048   // E.g. "ld1r.8b { v0 }, [x1], #1"
8049   //      "ld1r.8b\t$Vt, [$Rn], #1"
8050   // may get mapped to
8051   //      (LD1Rv8b_POST VecListOne64:$Vt, GPR64sp:$Rn, XZR)
8052   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn], #" # Offset,
8053                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
8054                       GPR64sp:$Rn,
8055                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
8056                       XZR), 0>;
8057
8058   // E.g. "ld1r.8b { v0 }, [x1]"
8059   //      "ld1r.8b\t$Vt, [$Rn]"
8060   // may get mapped to
8061   //      (LD1Rv8b VecListOne64:$Vt, GPR64sp:$Rn)
8062   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn]",
8063                   (!cast<Instruction>(NAME # "v" # layout)
8064                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
8065                       GPR64sp:$Rn), 0>;
8066
8067   // E.g. "ld1r.8b { v0 }, [x1], x2"
8068   //      "ld1r.8b\t$Vt, [$Rn], $Xm"
8069   // may get mapped to
8070   //      (LD1Rv8b_POST VecListOne64:$Vt, GPR64sp:$Rn, GPR64pi1:$Xm)
8071   def : InstAlias<asm # "." # layout # "\t$Vt, [$Rn], $Xm",
8072                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
8073                       GPR64sp:$Rn,
8074                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
8075                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
8076 }
8077
8078 multiclass SIMDLdR<bit R, bits<3> opcode, bit S, string asm, string Count,
8079   int Offset1, int Offset2, int Offset4, int Offset8> {
8080   def v8b : BaseSIMDLdR<0, R, opcode, S, 0b00, asm,
8081                         !cast<Operand>("VecList" # Count # "8b")>;
8082   def v16b: BaseSIMDLdR<1, R, opcode, S, 0b00, asm,
8083                         !cast<Operand>("VecList" # Count #"16b")>;
8084   def v4h : BaseSIMDLdR<0, R, opcode, S, 0b01, asm,
8085                         !cast<Operand>("VecList" # Count #"4h")>;
8086   def v8h : BaseSIMDLdR<1, R, opcode, S, 0b01, asm,
8087                         !cast<Operand>("VecList" # Count #"8h")>;
8088   def v2s : BaseSIMDLdR<0, R, opcode, S, 0b10, asm,
8089                         !cast<Operand>("VecList" # Count #"2s")>;
8090   def v4s : BaseSIMDLdR<1, R, opcode, S, 0b10, asm,
8091                         !cast<Operand>("VecList" # Count #"4s")>;
8092   def v1d : BaseSIMDLdR<0, R, opcode, S, 0b11, asm,
8093                         !cast<Operand>("VecList" # Count #"1d")>;
8094   def v2d : BaseSIMDLdR<1, R, opcode, S, 0b11, asm,
8095                         !cast<Operand>("VecList" # Count #"2d")>;
8096
8097   def v8b_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b00, asm,
8098                                  !cast<Operand>("VecList" # Count # "8b"),
8099                                  !cast<Operand>("GPR64pi" # Offset1)>;
8100   def v16b_POST: BaseSIMDLdRPost<1, R, opcode, S, 0b00, asm,
8101                                  !cast<Operand>("VecList" # Count # "16b"),
8102                                  !cast<Operand>("GPR64pi" # Offset1)>;
8103   def v4h_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b01, asm,
8104                                  !cast<Operand>("VecList" # Count # "4h"),
8105                                  !cast<Operand>("GPR64pi" # Offset2)>;
8106   def v8h_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b01, asm,
8107                                  !cast<Operand>("VecList" # Count # "8h"),
8108                                  !cast<Operand>("GPR64pi" # Offset2)>;
8109   def v2s_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b10, asm,
8110                                  !cast<Operand>("VecList" # Count # "2s"),
8111                                  !cast<Operand>("GPR64pi" # Offset4)>;
8112   def v4s_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b10, asm,
8113                                  !cast<Operand>("VecList" # Count # "4s"),
8114                                  !cast<Operand>("GPR64pi" # Offset4)>;
8115   def v1d_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b11, asm,
8116                                  !cast<Operand>("VecList" # Count # "1d"),
8117                                  !cast<Operand>("GPR64pi" # Offset8)>;
8118   def v2d_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b11, asm,
8119                                  !cast<Operand>("VecList" # Count # "2d"),
8120                                  !cast<Operand>("GPR64pi" # Offset8)>;
8121
8122   defm : SIMDLdrAliases<asm, "8b",  Count, Offset1,  64>;
8123   defm : SIMDLdrAliases<asm, "16b", Count, Offset1, 128>;
8124   defm : SIMDLdrAliases<asm, "4h",  Count, Offset2,  64>;
8125   defm : SIMDLdrAliases<asm, "8h",  Count, Offset2, 128>;
8126   defm : SIMDLdrAliases<asm, "2s",  Count, Offset4,  64>;
8127   defm : SIMDLdrAliases<asm, "4s",  Count, Offset4, 128>;
8128   defm : SIMDLdrAliases<asm, "1d",  Count, Offset8,  64>;
8129   defm : SIMDLdrAliases<asm, "2d",  Count, Offset8, 128>;
8130 }
8131
8132 class SIMDLdStSingleB<bit L, bit R, bits<3> opcode, string asm,
8133                       dag oops, dag iops, list<dag> pattern>
8134   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "", oops, iops,
8135                        pattern> {
8136   // idx encoded in Q:S:size fields.
8137   bits<4> idx;
8138   let Inst{30} = idx{3};
8139   let Inst{23} = 0;
8140   let Inst{20-16} = 0b00000;
8141   let Inst{12} = idx{2};
8142   let Inst{11-10} = idx{1-0};
8143 }
8144 class SIMDLdStSingleBTied<bit L, bit R, bits<3> opcode, string asm,
8145                       dag oops, dag iops, list<dag> pattern>
8146   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "",
8147                            oops, iops, pattern> {
8148   // idx encoded in Q:S:size fields.
8149   bits<4> idx;
8150   let Inst{30} = idx{3};
8151   let Inst{23} = 0;
8152   let Inst{20-16} = 0b00000;
8153   let Inst{12} = idx{2};
8154   let Inst{11-10} = idx{1-0};
8155 }
8156 class SIMDLdStSingleBPost<bit L, bit R, bits<3> opcode, string asm,
8157                           dag oops, dag iops>
8158   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8159                        "$Rn = $wback", oops, iops, []> {
8160   // idx encoded in Q:S:size fields.
8161   bits<4> idx;
8162   bits<5> Xm;
8163   let Inst{30} = idx{3};
8164   let Inst{23} = 1;
8165   let Inst{20-16} = Xm;
8166   let Inst{12} = idx{2};
8167   let Inst{11-10} = idx{1-0};
8168 }
8169 class SIMDLdStSingleBTiedPost<bit L, bit R, bits<3> opcode, string asm,
8170                           dag oops, dag iops>
8171   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8172                            "$Rn = $wback", oops, iops, []> {
8173   // idx encoded in Q:S:size fields.
8174   bits<4> idx;
8175   bits<5> Xm;
8176   let Inst{30} = idx{3};
8177   let Inst{23} = 1;
8178   let Inst{20-16} = Xm;
8179   let Inst{12} = idx{2};
8180   let Inst{11-10} = idx{1-0};
8181 }
8182
8183 class SIMDLdStSingleH<bit L, bit R, bits<3> opcode, bit size, string asm,
8184                       dag oops, dag iops, list<dag> pattern>
8185   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "", oops, iops,
8186                        pattern> {
8187   // idx encoded in Q:S:size<1> fields.
8188   bits<3> idx;
8189   let Inst{30} = idx{2};
8190   let Inst{23} = 0;
8191   let Inst{20-16} = 0b00000;
8192   let Inst{12} = idx{1};
8193   let Inst{11} = idx{0};
8194   let Inst{10} = size;
8195 }
8196 class SIMDLdStSingleHTied<bit L, bit R, bits<3> opcode, bit size, string asm,
8197                       dag oops, dag iops, list<dag> pattern>
8198   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "",
8199                            oops, iops, pattern> {
8200   // idx encoded in Q:S:size<1> fields.
8201   bits<3> idx;
8202   let Inst{30} = idx{2};
8203   let Inst{23} = 0;
8204   let Inst{20-16} = 0b00000;
8205   let Inst{12} = idx{1};
8206   let Inst{11} = idx{0};
8207   let Inst{10} = size;
8208 }
8209
8210 class SIMDLdStSingleHPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8211                           dag oops, dag iops>
8212   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8213                        "$Rn = $wback", oops, iops, []> {
8214   // idx encoded in Q:S:size<1> fields.
8215   bits<3> idx;
8216   bits<5> Xm;
8217   let Inst{30} = idx{2};
8218   let Inst{23} = 1;
8219   let Inst{20-16} = Xm;
8220   let Inst{12} = idx{1};
8221   let Inst{11} = idx{0};
8222   let Inst{10} = size;
8223 }
8224 class SIMDLdStSingleHTiedPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8225                           dag oops, dag iops>
8226   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8227                            "$Rn = $wback", oops, iops, []> {
8228   // idx encoded in Q:S:size<1> fields.
8229   bits<3> idx;
8230   bits<5> Xm;
8231   let Inst{30} = idx{2};
8232   let Inst{23} = 1;
8233   let Inst{20-16} = Xm;
8234   let Inst{12} = idx{1};
8235   let Inst{11} = idx{0};
8236   let Inst{10} = size;
8237 }
8238 class SIMDLdStSingleS<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8239                       dag oops, dag iops, list<dag> pattern>
8240   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "", oops, iops,
8241                        pattern> {
8242   // idx encoded in Q:S fields.
8243   bits<2> idx;
8244   let Inst{30} = idx{1};
8245   let Inst{23} = 0;
8246   let Inst{20-16} = 0b00000;
8247   let Inst{12} = idx{0};
8248   let Inst{11-10} = size;
8249 }
8250 class SIMDLdStSingleSTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8251                       dag oops, dag iops, list<dag> pattern>
8252   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "",
8253                            oops, iops, pattern> {
8254   // idx encoded in Q:S fields.
8255   bits<2> idx;
8256   let Inst{30} = idx{1};
8257   let Inst{23} = 0;
8258   let Inst{20-16} = 0b00000;
8259   let Inst{12} = idx{0};
8260   let Inst{11-10} = size;
8261 }
8262 class SIMDLdStSingleSPost<bit L, bit R, bits<3> opcode, bits<2> size,
8263                           string asm, dag oops, dag iops>
8264   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8265                        "$Rn = $wback", oops, iops, []> {
8266   // idx encoded in Q:S fields.
8267   bits<2> idx;
8268   bits<5> Xm;
8269   let Inst{30} = idx{1};
8270   let Inst{23} = 1;
8271   let Inst{20-16} = Xm;
8272   let Inst{12} = idx{0};
8273   let Inst{11-10} = size;
8274 }
8275 class SIMDLdStSingleSTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8276                           string asm, dag oops, dag iops>
8277   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8278                            "$Rn = $wback", oops, iops, []> {
8279   // idx encoded in Q:S fields.
8280   bits<2> idx;
8281   bits<5> Xm;
8282   let Inst{30} = idx{1};
8283   let Inst{23} = 1;
8284   let Inst{20-16} = Xm;
8285   let Inst{12} = idx{0};
8286   let Inst{11-10} = size;
8287 }
8288 class SIMDLdStSingleD<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8289                       dag oops, dag iops, list<dag> pattern>
8290   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "", oops, iops,
8291                        pattern> {
8292   // idx encoded in Q field.
8293   bits<1> idx;
8294   let Inst{30} = idx;
8295   let Inst{23} = 0;
8296   let Inst{20-16} = 0b00000;
8297   let Inst{12} = 0;
8298   let Inst{11-10} = size;
8299 }
8300 class SIMDLdStSingleDTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8301                       dag oops, dag iops, list<dag> pattern>
8302   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn]", "",
8303                            oops, iops, pattern> {
8304   // idx encoded in Q field.
8305   bits<1> idx;
8306   let Inst{30} = idx;
8307   let Inst{23} = 0;
8308   let Inst{20-16} = 0b00000;
8309   let Inst{12} = 0;
8310   let Inst{11-10} = size;
8311 }
8312 class SIMDLdStSingleDPost<bit L, bit R, bits<3> opcode, bits<2> size,
8313                           string asm, dag oops, dag iops>
8314   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8315                        "$Rn = $wback", oops, iops, []> {
8316   // idx encoded in Q field.
8317   bits<1> idx;
8318   bits<5> Xm;
8319   let Inst{30} = idx;
8320   let Inst{23} = 1;
8321   let Inst{20-16} = Xm;
8322   let Inst{12} = 0;
8323   let Inst{11-10} = size;
8324 }
8325 class SIMDLdStSingleDTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8326                           string asm, dag oops, dag iops>
8327   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, [$Rn], $Xm",
8328                            "$Rn = $wback", oops, iops, []> {
8329   // idx encoded in Q field.
8330   bits<1> idx;
8331   bits<5> Xm;
8332   let Inst{30} = idx;
8333   let Inst{23} = 1;
8334   let Inst{20-16} = Xm;
8335   let Inst{12} = 0;
8336   let Inst{11-10} = size;
8337 }
8338
8339 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8340 multiclass SIMDLdSingleBTied<bit R, bits<3> opcode, string asm,
8341                          RegisterOperand listtype,
8342                          RegisterOperand GPR64pi> {
8343   def i8 : SIMDLdStSingleBTied<1, R, opcode, asm,
8344                            (outs listtype:$dst),
8345                            (ins listtype:$Vt, VectorIndexB:$idx,
8346                                 GPR64sp:$Rn), []>;
8347
8348   def i8_POST : SIMDLdStSingleBTiedPost<1, R, opcode, asm,
8349                             (outs GPR64sp:$wback, listtype:$dst),
8350                             (ins listtype:$Vt, VectorIndexB:$idx,
8351                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8352 }
8353 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8354 multiclass SIMDLdSingleHTied<bit R, bits<3> opcode, bit size, string asm,
8355                          RegisterOperand listtype,
8356                          RegisterOperand GPR64pi> {
8357   def i16 : SIMDLdStSingleHTied<1, R, opcode, size, asm,
8358                             (outs listtype:$dst),
8359                             (ins listtype:$Vt, VectorIndexH:$idx,
8360                                  GPR64sp:$Rn), []>;
8361
8362   def i16_POST : SIMDLdStSingleHTiedPost<1, R, opcode, size, asm,
8363                             (outs GPR64sp:$wback, listtype:$dst),
8364                             (ins listtype:$Vt, VectorIndexH:$idx,
8365                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8366 }
8367 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8368 multiclass SIMDLdSingleSTied<bit R, bits<3> opcode, bits<2> size,string asm,
8369                          RegisterOperand listtype,
8370                          RegisterOperand GPR64pi> {
8371   def i32 : SIMDLdStSingleSTied<1, R, opcode, size, asm,
8372                             (outs listtype:$dst),
8373                             (ins listtype:$Vt, VectorIndexS:$idx,
8374                                  GPR64sp:$Rn), []>;
8375
8376   def i32_POST : SIMDLdStSingleSTiedPost<1, R, opcode, size, asm,
8377                             (outs GPR64sp:$wback, listtype:$dst),
8378                             (ins listtype:$Vt, VectorIndexS:$idx,
8379                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8380 }
8381 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8382 multiclass SIMDLdSingleDTied<bit R, bits<3> opcode, bits<2> size, string asm,
8383                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8384   def i64 : SIMDLdStSingleDTied<1, R, opcode, size, asm,
8385                             (outs listtype:$dst),
8386                             (ins listtype:$Vt, VectorIndexD:$idx,
8387                                  GPR64sp:$Rn), []>;
8388
8389   def i64_POST : SIMDLdStSingleDTiedPost<1, R, opcode, size, asm,
8390                             (outs GPR64sp:$wback, listtype:$dst),
8391                             (ins listtype:$Vt, VectorIndexD:$idx,
8392                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8393 }
8394 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8395 multiclass SIMDStSingleB<bit R, bits<3> opcode, string asm,
8396                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8397   def i8 : SIMDLdStSingleB<0, R, opcode, asm,
8398                            (outs), (ins listtype:$Vt, VectorIndexB:$idx,
8399                                         GPR64sp:$Rn), []>;
8400
8401   def i8_POST : SIMDLdStSingleBPost<0, R, opcode, asm,
8402                                     (outs GPR64sp:$wback),
8403                                     (ins listtype:$Vt, VectorIndexB:$idx,
8404                                          GPR64sp:$Rn, GPR64pi:$Xm)>;
8405 }
8406 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8407 multiclass SIMDStSingleH<bit R, bits<3> opcode, bit size, string asm,
8408                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8409   def i16 : SIMDLdStSingleH<0, R, opcode, size, asm,
8410                             (outs), (ins listtype:$Vt, VectorIndexH:$idx,
8411                                          GPR64sp:$Rn), []>;
8412
8413   def i16_POST : SIMDLdStSingleHPost<0, R, opcode, size, asm,
8414                             (outs GPR64sp:$wback),
8415                             (ins listtype:$Vt, VectorIndexH:$idx,
8416                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8417 }
8418 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8419 multiclass SIMDStSingleS<bit R, bits<3> opcode, bits<2> size,string asm,
8420                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8421   def i32 : SIMDLdStSingleS<0, R, opcode, size, asm,
8422                             (outs), (ins listtype:$Vt, VectorIndexS:$idx,
8423                                          GPR64sp:$Rn), []>;
8424
8425   def i32_POST : SIMDLdStSingleSPost<0, R, opcode, size, asm,
8426                             (outs GPR64sp:$wback),
8427                             (ins listtype:$Vt, VectorIndexS:$idx,
8428                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8429 }
8430 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8431 multiclass SIMDStSingleD<bit R, bits<3> opcode, bits<2> size, string asm,
8432                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8433   def i64 : SIMDLdStSingleD<0, R, opcode, size, asm,
8434                             (outs), (ins listtype:$Vt, VectorIndexD:$idx,
8435                                          GPR64sp:$Rn), []>;
8436
8437   def i64_POST : SIMDLdStSingleDPost<0, R, opcode, size, asm,
8438                             (outs GPR64sp:$wback),
8439                             (ins listtype:$Vt, VectorIndexD:$idx,
8440                                  GPR64sp:$Rn, GPR64pi:$Xm)>;
8441 }
8442
8443 multiclass SIMDLdStSingleAliases<string asm, string layout, string Type,
8444                                  string Count, int Offset, Operand idxtype> {
8445   // E.g. "ld1 { v0.8b }[0], [x1], #1"
8446   //      "ld1\t$Vt, [$Rn], #1"
8447   // may get mapped to
8448   //      (LD1Rv8b_POST VecListOne8b:$Vt, GPR64sp:$Rn, XZR)
8449   def : InstAlias<asm # "\t$Vt$idx, [$Rn], #" # Offset,
8450                   (!cast<Instruction>(NAME # Type  # "_POST")
8451                       GPR64sp:$Rn,
8452                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
8453                       idxtype:$idx, XZR), 1>;
8454
8455   // E.g. "ld1.8b { v0 }[0], [x1], #1"
8456   //      "ld1.8b\t$Vt, [$Rn], #1"
8457   // may get mapped to
8458   //      (LD1Rv8b_POST VecListOne64:$Vt, GPR64sp:$Rn, XZR)
8459   def : InstAlias<asm # "." # layout # "\t$Vt$idx, [$Rn], #" # Offset,
8460                   (!cast<Instruction>(NAME # Type # "_POST")
8461                       GPR64sp:$Rn,
8462                       !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8463                       idxtype:$idx, XZR), 0>;
8464
8465   // E.g. "ld1.8b { v0 }[0], [x1]"
8466   //      "ld1.8b\t$Vt, [$Rn]"
8467   // may get mapped to
8468   //      (LD1Rv8b VecListOne64:$Vt, GPR64sp:$Rn)
8469   def : InstAlias<asm # "." # layout # "\t$Vt$idx, [$Rn]",
8470                       (!cast<Instruction>(NAME # Type)
8471                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8472                          idxtype:$idx, GPR64sp:$Rn), 0>;
8473
8474   // E.g. "ld1.8b { v0 }[0], [x1], x2"
8475   //      "ld1.8b\t$Vt, [$Rn], $Xm"
8476   // may get mapped to
8477   //      (LD1Rv8b_POST VecListOne64:$Vt, GPR64sp:$Rn, GPR64pi1:$Xm)
8478   def : InstAlias<asm # "." # layout # "\t$Vt$idx, [$Rn], $Xm",
8479                       (!cast<Instruction>(NAME # Type # "_POST")
8480                          GPR64sp:$Rn,
8481                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8482                          idxtype:$idx,
8483                          !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
8484 }
8485
8486 multiclass SIMDLdSt1SingleAliases<string asm> {
8487   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "One", 1, VectorIndexB>;
8488   defm : SIMDLdStSingleAliases<asm, "h", "i16", "One", 2, VectorIndexH>;
8489   defm : SIMDLdStSingleAliases<asm, "s", "i32", "One", 4, VectorIndexS>;
8490   defm : SIMDLdStSingleAliases<asm, "d", "i64", "One", 8, VectorIndexD>;
8491 }
8492
8493 multiclass SIMDLdSt2SingleAliases<string asm> {
8494   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Two", 2,  VectorIndexB>;
8495   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Two", 4,  VectorIndexH>;
8496   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Two", 8,  VectorIndexS>;
8497   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Two", 16, VectorIndexD>;
8498 }
8499
8500 multiclass SIMDLdSt3SingleAliases<string asm> {
8501   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Three", 3,  VectorIndexB>;
8502   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Three", 6,  VectorIndexH>;
8503   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Three", 12, VectorIndexS>;
8504   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Three", 24, VectorIndexD>;
8505 }
8506
8507 multiclass SIMDLdSt4SingleAliases<string asm> {
8508   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Four", 4,  VectorIndexB>;
8509   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Four", 8,  VectorIndexH>;
8510   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Four", 16, VectorIndexS>;
8511   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Four", 32, VectorIndexD>;
8512 }
8513 } // end of 'let Predicates = [HasNEON]'
8514
8515 //----------------------------------------------------------------------------
8516 // Crypto extensions
8517 //----------------------------------------------------------------------------
8518
8519 let Predicates = [HasCrypto] in {
8520 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8521 class AESBase<bits<4> opc, string asm, dag outs, dag ins, string cstr,
8522               list<dag> pat>
8523   : I<outs, ins, asm, "{\t$Rd.16b, $Rn.16b|.16b\t$Rd, $Rn}", cstr, pat>,
8524     Sched<[WriteV]>{
8525   bits<5> Rd;
8526   bits<5> Rn;
8527   let Inst{31-16} = 0b0100111000101000;
8528   let Inst{15-12} = opc;
8529   let Inst{11-10} = 0b10;
8530   let Inst{9-5}   = Rn;
8531   let Inst{4-0}   = Rd;
8532 }
8533
8534 class AESInst<bits<4> opc, string asm, Intrinsic OpNode>
8535   : AESBase<opc, asm, (outs V128:$Rd), (ins V128:$Rn), "",
8536             [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
8537
8538 class AESTiedInst<bits<4> opc, string asm, Intrinsic OpNode>
8539   : AESBase<opc, asm, (outs V128:$dst), (ins V128:$Rd, V128:$Rn),
8540             "$Rd = $dst",
8541             [(set (v16i8 V128:$dst),
8542                   (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
8543
8544 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8545 class SHA3OpTiedInst<bits<3> opc, string asm, string dst_lhs_kind,
8546                      dag oops, dag iops, list<dag> pat>
8547   : I<oops, iops, asm,
8548       "{\t$Rd" # dst_lhs_kind # ", $Rn" # dst_lhs_kind # ", $Rm.4s" #
8549       "|.4s\t$Rd, $Rn, $Rm}", "$Rd = $dst", pat>,
8550     Sched<[WriteV]>{
8551   bits<5> Rd;
8552   bits<5> Rn;
8553   bits<5> Rm;
8554   let Inst{31-21} = 0b01011110000;
8555   let Inst{20-16} = Rm;
8556   let Inst{15}    = 0;
8557   let Inst{14-12} = opc;
8558   let Inst{11-10} = 0b00;
8559   let Inst{9-5}   = Rn;
8560   let Inst{4-0}   = Rd;
8561 }
8562
8563 class SHATiedInstQSV<bits<3> opc, string asm, Intrinsic OpNode>
8564   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8565                    (ins FPR128:$Rd, FPR32:$Rn, V128:$Rm),
8566                    [(set (v4i32 FPR128:$dst),
8567                          (OpNode (v4i32 FPR128:$Rd), (i32 FPR32:$Rn),
8568                                  (v4i32 V128:$Rm)))]>;
8569
8570 class SHATiedInstVVV<bits<3> opc, string asm, Intrinsic OpNode>
8571   : SHA3OpTiedInst<opc, asm, ".4s", (outs V128:$dst),
8572                    (ins V128:$Rd, V128:$Rn, V128:$Rm),
8573                    [(set (v4i32 V128:$dst),
8574                          (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
8575                                  (v4i32 V128:$Rm)))]>;
8576
8577 class SHATiedInstQQV<bits<3> opc, string asm, Intrinsic OpNode>
8578   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8579                    (ins FPR128:$Rd, FPR128:$Rn, V128:$Rm),
8580                    [(set (v4i32 FPR128:$dst),
8581                          (OpNode (v4i32 FPR128:$Rd), (v4i32 FPR128:$Rn),
8582                                  (v4i32 V128:$Rm)))]>;
8583
8584 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8585 class SHA2OpInst<bits<4> opc, string asm, string kind,
8586                  string cstr, dag oops, dag iops,
8587                  list<dag> pat>
8588   : I<oops, iops, asm, "{\t$Rd" # kind # ", $Rn" # kind #
8589                        "|" # kind # "\t$Rd, $Rn}", cstr, pat>,
8590     Sched<[WriteV]>{
8591   bits<5> Rd;
8592   bits<5> Rn;
8593   let Inst{31-16} = 0b0101111000101000;
8594   let Inst{15-12} = opc;
8595   let Inst{11-10} = 0b10;
8596   let Inst{9-5}   = Rn;
8597   let Inst{4-0}   = Rd;
8598 }
8599
8600 class SHATiedInstVV<bits<4> opc, string asm, Intrinsic OpNode>
8601   : SHA2OpInst<opc, asm, ".4s", "$Rd = $dst", (outs V128:$dst),
8602                (ins V128:$Rd, V128:$Rn),
8603                [(set (v4i32 V128:$dst),
8604                      (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
8605
8606 class SHAInstSS<bits<4> opc, string asm, Intrinsic OpNode>
8607   : SHA2OpInst<opc, asm, "", "", (outs FPR32:$Rd), (ins FPR32:$Rn),
8608                [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
8609 } // end of 'let Predicates = [HasCrypto]'
8610
8611 // Allow the size specifier tokens to be upper case, not just lower.
8612 def : TokenAlias<".8B", ".8b">;
8613 def : TokenAlias<".4H", ".4h">;
8614 def : TokenAlias<".2S", ".2s">;
8615 def : TokenAlias<".1D", ".1d">;
8616 def : TokenAlias<".16B", ".16b">;
8617 def : TokenAlias<".8H", ".8h">;
8618 def : TokenAlias<".4S", ".4s">;
8619 def : TokenAlias<".2D", ".2d">;
8620 def : TokenAlias<".1Q", ".1q">;
8621 def : TokenAlias<".B", ".b">;
8622 def : TokenAlias<".H", ".h">;
8623 def : TokenAlias<".S", ".s">;
8624 def : TokenAlias<".D", ".d">;
8625 def : TokenAlias<".Q", ".q">;