lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GetElementPtrTypeIterator.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 #define DEBUG_TYPE "aarch64-lower"
  39
  40 STATISTIC(NumTailCalls, "Number of tail calls");
  41 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  42
  43 // Place holder until extr generation is tested fully.
  44 static cl::opt<bool>
  45 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  46                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  47                           cl::init(true));
  48
  49 static cl::opt<bool>
  50 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  51                            cl::desc("Allow AArch64 SLI/SRI formation"),
  52                            cl::init(false));
  53
  54 // FIXME: The necessary dtprel relocations don't seem to be supported
  55 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  56 // default, for now, fall back to GeneralDynamic code generation.
  57 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  58     "aarch64-elf-ldtls-generation", cl::Hidden,
  59     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  60     cl::init(false));
  61
  62 /// Value type used for condition codes.
  63 static const MVT MVT_CC = MVT::i32;
  64
  65 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  66                                              const AArch64Subtarget &STI)
  67     : TargetLowering(TM), Subtarget(&STI) {
  68
  69   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  70   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  71   setBooleanContents(ZeroOrOneBooleanContent);
  72   // When comparing vectors the result sets the different elements in the
  73   // vector to all-one or all-zero.
  74   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  75
  76   // Set up the register classes.
  77   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  78   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  79
  80   if (Subtarget->hasFPARMv8()) {
  81     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  82     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  83     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  84     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  85   }
  86
  87   if (Subtarget->hasNEON()) {
  88     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  89     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  90     // Someone set us up the NEON.
  91     addDRTypeForNEON(MVT::v2f32);
  92     addDRTypeForNEON(MVT::v8i8);
  93     addDRTypeForNEON(MVT::v4i16);
  94     addDRTypeForNEON(MVT::v2i32);
  95     addDRTypeForNEON(MVT::v1i64);
  96     addDRTypeForNEON(MVT::v1f64);
  97     addDRTypeForNEON(MVT::v4f16);
  98
  99     addQRTypeForNEON(MVT::v4f32);
 100     addQRTypeForNEON(MVT::v2f64);
 101     addQRTypeForNEON(MVT::v16i8);
 102     addQRTypeForNEON(MVT::v8i16);
 103     addQRTypeForNEON(MVT::v4i32);
 104     addQRTypeForNEON(MVT::v2i64);
 105     addQRTypeForNEON(MVT::v8f16);
 106   }
 107
 108   // Compute derived properties from the register classes
 109   computeRegisterProperties(Subtarget->getRegisterInfo());
 110
 111   // Provide all sorts of operation actions
 112   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 113   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 114   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 115   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 116   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 117   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 118   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 119   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 120   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 121   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 122   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 123   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 124   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 125   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 126   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 127   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 128   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 129   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 130   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 131   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 132   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 133
 134   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 135   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 136   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 137
 138   setOperationAction(ISD::FREM, MVT::f32, Expand);
 139   setOperationAction(ISD::FREM, MVT::f64, Expand);
 140   setOperationAction(ISD::FREM, MVT::f80, Expand);
 141
 142   // Custom lowering hooks are needed for XOR
 143   // to fold it into CSINC/CSINV.
 144   setOperationAction(ISD::XOR, MVT::i32, Custom);
 145   setOperationAction(ISD::XOR, MVT::i64, Custom);
 146
 147   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 148   // there's a valid register class, so we need custom operations in most cases.
 149   setOperationAction(ISD::FABS, MVT::f128, Expand);
 150   setOperationAction(ISD::FADD, MVT::f128, Custom);
 151   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 152   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 153   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 154   setOperationAction(ISD::FMA, MVT::f128, Expand);
 155   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 156   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 157   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 158   setOperationAction(ISD::FREM, MVT::f128, Expand);
 159   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 160   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 161   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 162   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 163   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 164   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 165   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 166   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 167   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 168   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 169   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 170
 171   // Lowering for many of the conversions is actually specified by the non-f128
 172   // type. The LowerXXX function will be trivial when f128 isn't involved.
 173   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 174   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 176   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 177   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 178   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 179   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 180   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 181   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 182   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 183   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 184   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 185   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 186   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 187
 188   // Variable arguments.
 189   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 190   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 191   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 192   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 193
 194   // Variable-sized objects.
 195   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 196   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 197   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 198
 199   // Exception handling.
 200   // FIXME: These are guesses. Has this been defined yet?
 201   setExceptionPointerRegister(AArch64::X0);
 202   setExceptionSelectorRegister(AArch64::X1);
 203
 204   // Constant pool entries
 205   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 206
 207   // BlockAddress
 208   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 209
 210   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 211   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 212   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 213   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 214   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 215   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 216   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 217   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 218   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 219
 220   // AArch64 lacks both left-rotate and popcount instructions.
 221   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 222   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 223
 224   // AArch64 doesn't have {U|S}MUL_LOHI.
 225   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 226   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 227
 228
 229   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 230   // counterparts, which AArch64 supports directly.
 231   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 232   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 233   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 234   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 235
 236   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 237   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 238
 239   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 240   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 241   setOperationAction(ISD::SREM, MVT::i32, Expand);
 242   setOperationAction(ISD::SREM, MVT::i64, Expand);
 243   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 244   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 245   setOperationAction(ISD::UREM, MVT::i32, Expand);
 246   setOperationAction(ISD::UREM, MVT::i64, Expand);
 247
 248   // Custom lower Add/Sub/Mul with overflow.
 249   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 250   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 251   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 252   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 253   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 254   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 255   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 256   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 257   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 258   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 259   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 260   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 261
 262   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 263   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 264   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 265   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 266   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 267   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 268   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 269   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 270
 271   // f16 is a storage-only type, always promote it to f32.
 272   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 273   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 274   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 275   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 276   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 277   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 278   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 279   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 280   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 281   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 282   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 283   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 284   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 285   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 286   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 287   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 288   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 289   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 290   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 291   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 292   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 294   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 295   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 297   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 298   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 299   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 300   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 301   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 302   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 303   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 304   setOperationAction(ISD::FMINNAN,     MVT::f16,  Promote);
 305   setOperationAction(ISD::FMAXNAN,     MVT::f16,  Promote);
 306
 307   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 308   // known to be safe.
 309   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 310   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 311   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 312   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 313   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 314   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 315   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 316   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 317   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 318   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 319   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 320   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 321
 322   // Expand all other v4f16 operations.
 323   // FIXME: We could generate better code by promoting some operations to
 324   // a pair of v4f32s
 325   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 330   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 331   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 332   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 333   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 334   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 335   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 336   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 342   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 343   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 344   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 345   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 351
 352
 353   // v8f16 is also a storage-only type, so expand it.
 354   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 355   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 356   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 364   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 365   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 375   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 376   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 377   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 378   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 385
 386   // AArch64 has implementations of a lot of rounding-like FP operations.
 387   for (MVT Ty : {MVT::f32, MVT::f64}) {
 388     setOperationAction(ISD::FFLOOR, Ty, Legal);
 389     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 390     setOperationAction(ISD::FCEIL, Ty, Legal);
 391     setOperationAction(ISD::FRINT, Ty, Legal);
 392     setOperationAction(ISD::FTRUNC, Ty, Legal);
 393     setOperationAction(ISD::FROUND, Ty, Legal);
 394     setOperationAction(ISD::FMINNUM, Ty, Legal);
 395     setOperationAction(ISD::FMAXNUM, Ty, Legal);
 396   }
 397
 398   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 399
 400   if (Subtarget->isTargetMachO()) {
 401     // For iOS, we don't want to the normal expansion of a libcall to
 402     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 403     // traffic.
 404     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 405     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 406   } else {
 407     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 408     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 409   }
 410
 411   // Make floating-point constants legal for the large code model, so they don't
 412   // become loads from the constant pool.
 413   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 414     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 415     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 416   }
 417
 418   // AArch64 does not have floating-point extending loads, i1 sign-extending
 419   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 420   for (MVT VT : MVT::fp_valuetypes()) {
 421     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 422     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 423     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 424     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 425   }
 426   for (MVT VT : MVT::integer_valuetypes())
 427     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 428
 429   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 430   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 431   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 432   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 433   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 434   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 435   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 436
 437   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 438   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 439
 440   // Indexed loads and stores are supported.
 441   for (unsigned im = (unsigned)ISD::PRE_INC;
 442        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 443     setIndexedLoadAction(im, MVT::i8, Legal);
 444     setIndexedLoadAction(im, MVT::i16, Legal);
 445     setIndexedLoadAction(im, MVT::i32, Legal);
 446     setIndexedLoadAction(im, MVT::i64, Legal);
 447     setIndexedLoadAction(im, MVT::f64, Legal);
 448     setIndexedLoadAction(im, MVT::f32, Legal);
 449     setIndexedLoadAction(im, MVT::f16, Legal);
 450     setIndexedStoreAction(im, MVT::i8, Legal);
 451     setIndexedStoreAction(im, MVT::i16, Legal);
 452     setIndexedStoreAction(im, MVT::i32, Legal);
 453     setIndexedStoreAction(im, MVT::i64, Legal);
 454     setIndexedStoreAction(im, MVT::f64, Legal);
 455     setIndexedStoreAction(im, MVT::f32, Legal);
 456     setIndexedStoreAction(im, MVT::f16, Legal);
 457   }
 458
 459   // Trap.
 460   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 461
 462   // We combine OR nodes for bitfield operations.
 463   setTargetDAGCombine(ISD::OR);
 464
 465   // Vector add and sub nodes may conceal a high-half opportunity.
 466   // Also, try to fold ADD into CSINC/CSINV..
 467   setTargetDAGCombine(ISD::ADD);
 468   setTargetDAGCombine(ISD::SUB);
 469
 470   setTargetDAGCombine(ISD::XOR);
 471   setTargetDAGCombine(ISD::SINT_TO_FP);
 472   setTargetDAGCombine(ISD::UINT_TO_FP);
 473
 474   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 475
 476   setTargetDAGCombine(ISD::ANY_EXTEND);
 477   setTargetDAGCombine(ISD::ZERO_EXTEND);
 478   setTargetDAGCombine(ISD::SIGN_EXTEND);
 479   setTargetDAGCombine(ISD::BITCAST);
 480   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 481   setTargetDAGCombine(ISD::STORE);
 482
 483   setTargetDAGCombine(ISD::MUL);
 484
 485   setTargetDAGCombine(ISD::SELECT);
 486   setTargetDAGCombine(ISD::VSELECT);
 487   setTargetDAGCombine(ISD::SELECT_CC);
 488
 489   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 490   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 491   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 492
 493   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 494   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 495   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 496
 497   setStackPointerRegisterToSaveRestore(AArch64::SP);
 498
 499   setSchedulingPreference(Sched::Hybrid);
 500
 501   // Enable TBZ/TBNZ
 502   MaskAndBranchFoldingIsLegal = true;
 503   EnableExtLdPromotion = true;
 504
 505   setMinFunctionAlignment(2);
 506
 507   setHasExtractBitsInsn(true);
 508
 509   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 510
 511   if (Subtarget->hasNEON()) {
 512     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 513     // silliness like this:
 514     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 515     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 516     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 517     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 518     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 519     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 520     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 521     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 522     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 534     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 535     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 536     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 537     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 539
 540     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 541     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 542     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 543     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 544     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 545
 546     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 547
 548     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 549     // elements smaller than i32, so promote the input to i32 first.
 550     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 551     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 552     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 553     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 554     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 555     // -> v8f16 conversions.
 556     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 557     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 558     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 559     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 560     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 561     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 562     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 565     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 566     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 567     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 568     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 569
 570     // AArch64 doesn't have MUL.2d:
 571     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 572     // Custom handling for some quad-vector types to detect MULL.
 573     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 574     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 575     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 576
 577     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 578     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 579     // Likewise, narrowing and extending vector loads/stores aren't handled
 580     // directly.
 581     for (MVT VT : MVT::vector_valuetypes()) {
 582       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 583
 584       setOperationAction(ISD::MULHS, VT, Expand);
 585       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 586       setOperationAction(ISD::MULHU, VT, Expand);
 587       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 588
 589       setOperationAction(ISD::BSWAP, VT, Expand);
 590
 591       for (MVT InnerVT : MVT::vector_valuetypes()) {
 592         setTruncStoreAction(VT, InnerVT, Expand);
 593         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 594         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 595         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 596       }
 597     }
 598
 599     // AArch64 has implementations of a lot of rounding-like FP operations.
 600     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 601       setOperationAction(ISD::FFLOOR, Ty, Legal);
 602       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 603       setOperationAction(ISD::FCEIL, Ty, Legal);
 604       setOperationAction(ISD::FRINT, Ty, Legal);
 605       setOperationAction(ISD::FTRUNC, Ty, Legal);
 606       setOperationAction(ISD::FROUND, Ty, Legal);
 607     }
 608   }
 609
 610   // Prefer likely predicted branches to selects on out-of-order cores.
 611   if (Subtarget->isCortexA57())
 612     PredictableSelectIsExpensive = true;
 613 }
 614
 615 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 616   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 617     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 618     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 619
 620     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 621     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 622   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 623     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 624     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 625
 626     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 627     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 628   }
 629
 630   // Mark vector float intrinsics as expand.
 631   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 632     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 633     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 634     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 635     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 636     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 637     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 638     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 639     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 640     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 641
 642     // But we do support custom-lowering for FCOPYSIGN.
 643     setOperationAction(ISD::FCOPYSIGN, VT.getSimpleVT(), Custom);
 644   }
 645
 646   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 647   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 648   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 649   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 650   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 651   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 652   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 653   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 654   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 655   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 656   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 658
 659   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 660   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 661   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 662   for (MVT InnerVT : MVT::all_valuetypes())
 663     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 664
 665   // CNT supports only B element sizes.
 666   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 667     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 668
 669   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 670   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 671   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 672   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 673   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 674
 675   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 676   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 677
 678   // [SU][MIN|MAX] and [SU]ABSDIFF are available for all NEON types apart from
 679   // i64.
 680   if (!VT.isFloatingPoint() &&
 681       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
 682     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX,
 683                             ISD::SABSDIFF, ISD::UABSDIFF})
 684       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 685
 686   // F[MIN|MAX][NUM|NAN] are available for all FP NEON types (not f16 though!).
 687   if (VT.isFloatingPoint() && VT.getVectorElementType() != MVT::f16)
 688     for (unsigned Opcode : {ISD::FMINNAN, ISD::FMAXNAN,
 689                             ISD::FMINNUM, ISD::FMAXNUM})
 690       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 691
 692   if (Subtarget->isLittleEndian()) {
 693     for (unsigned im = (unsigned)ISD::PRE_INC;
 694          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 695       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 696       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 697     }
 698   }
 699 }
 700
 701 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 702   addRegisterClass(VT, &AArch64::FPR64RegClass);
 703   addTypeForNEON(VT, MVT::v2i32);
 704 }
 705
 706 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 707   addRegisterClass(VT, &AArch64::FPR128RegClass);
 708   addTypeForNEON(VT, MVT::v4i32);
 709 }
 710
 711 EVT AArch64TargetLowering::getSetCCResultType(const DataLayout &, LLVMContext &,
 712                                               EVT VT) const {
 713   if (!VT.isVector())
 714     return MVT::i32;
 715   return VT.changeVectorElementTypeToInteger();
 716 }
 717
 718 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 719 /// Mask are known to be either zero or one and return them in the
 720 /// KnownZero/KnownOne bitsets.
 721 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 722     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 723     const SelectionDAG &DAG, unsigned Depth) const {
 724   switch (Op.getOpcode()) {
 725   default:
 726     break;
 727   case AArch64ISD::CSEL: {
 728     APInt KnownZero2, KnownOne2;
 729     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 730     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 731     KnownZero &= KnownZero2;
 732     KnownOne &= KnownOne2;
 733     break;
 734   }
 735   case ISD::INTRINSIC_W_CHAIN: {
 736    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 737     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 738     switch (IntID) {
 739     default: return;
 740     case Intrinsic::aarch64_ldaxr:
 741     case Intrinsic::aarch64_ldxr: {
 742       unsigned BitWidth = KnownOne.getBitWidth();
 743       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 744       unsigned MemBits = VT.getScalarType().getSizeInBits();
 745       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 746       return;
 747     }
 748     }
 749     break;
 750   }
 751   case ISD::INTRINSIC_WO_CHAIN:
 752   case ISD::INTRINSIC_VOID: {
 753     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 754     switch (IntNo) {
 755     default:
 756       break;
 757     case Intrinsic::aarch64_neon_umaxv:
 758     case Intrinsic::aarch64_neon_uminv: {
 759       // Figure out the datatype of the vector operand. The UMINV instruction
 760       // will zero extend the result, so we can mark as known zero all the
 761       // bits larger than the element datatype. 32-bit or larget doesn't need
 762       // this as those are legal types and will be handled by isel directly.
 763       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 764       unsigned BitWidth = KnownZero.getBitWidth();
 765       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 766         assert(BitWidth >= 8 && "Unexpected width!");
 767         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 768         KnownZero |= Mask;
 769       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 770         assert(BitWidth >= 16 && "Unexpected width!");
 771         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 772         KnownZero |= Mask;
 773       }
 774       break;
 775     } break;
 776     }
 777   }
 778   }
 779 }
 780
 781 MVT AArch64TargetLowering::getScalarShiftAmountTy(const DataLayout &DL,
 782                                                   EVT) const {
 783   return MVT::i64;
 784 }
 785
 786 bool AArch64TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
 787                                                            unsigned AddrSpace,
 788                                                            unsigned Align,
 789                                                            bool *Fast) const {
 790   if (Subtarget->requiresStrictAlign())
 791     return false;
 792   // FIXME: True for Cyclone, but not necessary others.
 793   if (Fast)
 794     *Fast = true;
 795   return true;
 796 }
 797
 798 FastISel *
 799 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 800                                       const TargetLibraryInfo *libInfo) const {
 801   return AArch64::createFastISel(funcInfo, libInfo);
 802 }
 803
 804 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 805   switch ((AArch64ISD::NodeType)Opcode) {
 806   case AArch64ISD::FIRST_NUMBER:      break;
 807   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 808   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 809   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 810   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 811   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 812   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 813   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 814   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 815   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 816   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 817   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 818   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 819   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 820   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 821   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 822   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 823   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 824   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 825   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 826   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 827   case AArch64ISD::CCMP:              return "AArch64ISD::CCMP";
 828   case AArch64ISD::CCMN:              return "AArch64ISD::CCMN";
 829   case AArch64ISD::FCCMP:             return "AArch64ISD::FCCMP";
 830   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 831   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 832   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 833   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 834   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 835   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 836   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 837   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 838   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 839   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 840   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 841   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 842   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 843   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 844   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 845   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 846   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 847   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 848   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 849   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 850   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 851   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 852   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 853   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 854   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 855   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 856   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 857   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 858   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 859   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 860   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 861   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 862   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 863   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 864   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 865   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 866   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 867   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 868   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 869   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 870   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 871   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 872   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 873   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 874   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 875   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 876   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 877   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 878   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 879   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 880   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 881   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 882   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 883   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 884   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 885   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 886   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 887   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 888   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 889   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 890   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 891   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 892   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 893   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 894   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 895   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 896   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 897   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 898   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 899   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 900   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 901   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 902   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 903   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 904   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 905   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 906   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 907   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 908   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 909   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 910   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 911   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 912   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 913   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 914   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 915   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 916   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 917   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 918   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 919   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 920   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 921   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 922   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 923   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 924   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 925   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 926   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 927   }
 928   return nullptr;
 929 }
 930
 931 MachineBasicBlock *
 932 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 933                                     MachineBasicBlock *MBB) const {
 934   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 935   // phi node:
 936
 937   // OrigBB:
 938   //     [... previous instrs leading to comparison ...]
 939   //     b.ne TrueBB
 940   //     b EndBB
 941   // TrueBB:
 942   //     ; Fallthrough
 943   // EndBB:
 944   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 945
 946   MachineFunction *MF = MBB->getParent();
 947   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 948   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 949   DebugLoc DL = MI->getDebugLoc();
 950   MachineFunction::iterator It = MBB;
 951   ++It;
 952
 953   unsigned DestReg = MI->getOperand(0).getReg();
 954   unsigned IfTrueReg = MI->getOperand(1).getReg();
 955   unsigned IfFalseReg = MI->getOperand(2).getReg();
 956   unsigned CondCode = MI->getOperand(3).getImm();
 957   bool NZCVKilled = MI->getOperand(4).isKill();
 958
 959   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 960   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 961   MF->insert(It, TrueBB);
 962   MF->insert(It, EndBB);
 963
 964   // Transfer rest of current basic-block to EndBB
 965   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 966                 MBB->end());
 967   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 968
 969   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 970   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 971   MBB->addSuccessor(TrueBB);
 972   MBB->addSuccessor(EndBB);
 973
 974   // TrueBB falls through to the end.
 975   TrueBB->addSuccessor(EndBB);
 976
 977   if (!NZCVKilled) {
 978     TrueBB->addLiveIn(AArch64::NZCV);
 979     EndBB->addLiveIn(AArch64::NZCV);
 980   }
 981
 982   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 983       .addReg(IfTrueReg)
 984       .addMBB(TrueBB)
 985       .addReg(IfFalseReg)
 986       .addMBB(MBB);
 987
 988   MI->eraseFromParent();
 989   return EndBB;
 990 }
 991
 992 MachineBasicBlock *
 993 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 994                                                  MachineBasicBlock *BB) const {
 995   switch (MI->getOpcode()) {
 996   default:
 997 #ifndef NDEBUG
 998     MI->dump();
 999 #endif
1000     llvm_unreachable("Unexpected instruction for custom inserter!");
1001
1002   case AArch64::F128CSEL:
1003     return EmitF128CSEL(MI, BB);
1004
1005   case TargetOpcode::STACKMAP:
1006   case TargetOpcode::PATCHPOINT:
1007     return emitPatchPoint(MI, BB);
1008   }
1009 }
1010
1011 //===----------------------------------------------------------------------===//
1012 // AArch64 Lowering private implementation.
1013 //===----------------------------------------------------------------------===//
1014
1015 //===----------------------------------------------------------------------===//
1016 // Lowering Code
1017 //===----------------------------------------------------------------------===//
1018
1019 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1020 /// CC
1021 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1022   switch (CC) {
1023   default:
1024     llvm_unreachable("Unknown condition code!");
1025   case ISD::SETNE:
1026     return AArch64CC::NE;
1027   case ISD::SETEQ:
1028     return AArch64CC::EQ;
1029   case ISD::SETGT:
1030     return AArch64CC::GT;
1031   case ISD::SETGE:
1032     return AArch64CC::GE;
1033   case ISD::SETLT:
1034     return AArch64CC::LT;
1035   case ISD::SETLE:
1036     return AArch64CC::LE;
1037   case ISD::SETUGT:
1038     return AArch64CC::HI;
1039   case ISD::SETUGE:
1040     return AArch64CC::HS;
1041   case ISD::SETULT:
1042     return AArch64CC::LO;
1043   case ISD::SETULE:
1044     return AArch64CC::LS;
1045   }
1046 }
1047
1048 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1049 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1050                                   AArch64CC::CondCode &CondCode,
1051                                   AArch64CC::CondCode &CondCode2) {
1052   CondCode2 = AArch64CC::AL;
1053   switch (CC) {
1054   default:
1055     llvm_unreachable("Unknown FP condition!");
1056   case ISD::SETEQ:
1057   case ISD::SETOEQ:
1058     CondCode = AArch64CC::EQ;
1059     break;
1060   case ISD::SETGT:
1061   case ISD::SETOGT:
1062     CondCode = AArch64CC::GT;
1063     break;
1064   case ISD::SETGE:
1065   case ISD::SETOGE:
1066     CondCode = AArch64CC::GE;
1067     break;
1068   case ISD::SETOLT:
1069     CondCode = AArch64CC::MI;
1070     break;
1071   case ISD::SETOLE:
1072     CondCode = AArch64CC::LS;
1073     break;
1074   case ISD::SETONE:
1075     CondCode = AArch64CC::MI;
1076     CondCode2 = AArch64CC::GT;
1077     break;
1078   case ISD::SETO:
1079     CondCode = AArch64CC::VC;
1080     break;
1081   case ISD::SETUO:
1082     CondCode = AArch64CC::VS;
1083     break;
1084   case ISD::SETUEQ:
1085     CondCode = AArch64CC::EQ;
1086     CondCode2 = AArch64CC::VS;
1087     break;
1088   case ISD::SETUGT:
1089     CondCode = AArch64CC::HI;
1090     break;
1091   case ISD::SETUGE:
1092     CondCode = AArch64CC::PL;
1093     break;
1094   case ISD::SETLT:
1095   case ISD::SETULT:
1096     CondCode = AArch64CC::LT;
1097     break;
1098   case ISD::SETLE:
1099   case ISD::SETULE:
1100     CondCode = AArch64CC::LE;
1101     break;
1102   case ISD::SETNE:
1103   case ISD::SETUNE:
1104     CondCode = AArch64CC::NE;
1105     break;
1106   }
1107 }
1108
1109 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1110 /// CC usable with the vector instructions. Fewer operations are available
1111 /// without a real NZCV register, so we have to use less efficient combinations
1112 /// to get the same effect.
1113 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1114                                         AArch64CC::CondCode &CondCode,
1115                                         AArch64CC::CondCode &CondCode2,
1116                                         bool &Invert) {
1117   Invert = false;
1118   switch (CC) {
1119   default:
1120     // Mostly the scalar mappings work fine.
1121     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1122     break;
1123   case ISD::SETUO:
1124     Invert = true; // Fallthrough
1125   case ISD::SETO:
1126     CondCode = AArch64CC::MI;
1127     CondCode2 = AArch64CC::GE;
1128     break;
1129   case ISD::SETUEQ:
1130   case ISD::SETULT:
1131   case ISD::SETULE:
1132   case ISD::SETUGT:
1133   case ISD::SETUGE:
1134     // All of the compare-mask comparisons are ordered, but we can switch
1135     // between the two by a double inversion. E.g. ULE == !OGT.
1136     Invert = true;
1137     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1138     break;
1139   }
1140 }
1141
1142 static bool isLegalArithImmed(uint64_t C) {
1143   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1144   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1145 }
1146
1147 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1148                               SDLoc dl, SelectionDAG &DAG) {
1149   EVT VT = LHS.getValueType();
1150
1151   if (VT.isFloatingPoint())
1152     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1153
1154   // The CMP instruction is just an alias for SUBS, and representing it as
1155   // SUBS means that it's possible to get CSE with subtract operations.
1156   // A later phase can perform the optimization of setting the destination
1157   // register to WZR/XZR if it ends up being unused.
1158   unsigned Opcode = AArch64ISD::SUBS;
1159
1160   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1161       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1162       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1163     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1164     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1165     // can be set differently by this operation. It comes down to whether
1166     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1167     // everything is fine. If not then the optimization is wrong. Thus general
1168     // comparisons are only valid if op2 != 0.
1169
1170     // So, finally, the only LLVM-native comparisons that don't mention C and V
1171     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1172     // the absence of information about op2.
1173     Opcode = AArch64ISD::ADDS;
1174     RHS = RHS.getOperand(1);
1175   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1176              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1177              !isUnsignedIntSetCC(CC)) {
1178     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1179     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1180     // of the signed comparisons.
1181     Opcode = AArch64ISD::ANDS;
1182     RHS = LHS.getOperand(1);
1183     LHS = LHS.getOperand(0);
1184   }
1185
1186   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT_CC), LHS, RHS)
1187       .getValue(1);
1188 }
1189
1190 /// \defgroup AArch64CCMP CMP;CCMP matching
1191 ///
1192 /// These functions deal with the formation of CMP;CCMP;... sequences.
1193 /// The CCMP/CCMN/FCCMP/FCCMPE instructions allow the conditional execution of
1194 /// a comparison. They set the NZCV flags to a predefined value if their
1195 /// predicate is false. This allows to express arbitrary conjunctions, for
1196 /// example "cmp 0 (and (setCA (cmp A)) (setCB (cmp B))))"
1197 /// expressed as:
1198 ///   cmp A
1199 ///   ccmp B, inv(CB), CA
1200 ///   check for CB flags
1201 ///
1202 /// In general we can create code for arbitrary "... (and (and A B) C)"
1203 /// sequences. We can also implement some "or" expressions, because "(or A B)"
1204 /// is equivalent to "not (and (not A) (not B))" and we can implement some
1205 /// negation operations:
1206 /// We can negate the results of a single comparison by inverting the flags
1207 /// used when the predicate fails and inverting the flags tested in the next
1208 /// instruction; We can also negate the results of the whole previous
1209 /// conditional compare sequence by inverting the flags tested in the next
1210 /// instruction. However there is no way to negate the result of a partial
1211 /// sequence.
1212 ///
1213 /// Therefore on encountering an "or" expression we can negate the subtree on
1214 /// one side and have to be able to push the negate to the leafs of the subtree
1215 /// on the other side (see also the comments in code). As complete example:
1216 /// "or (or (setCA (cmp A)) (setCB (cmp B)))
1217 ///     (and (setCC (cmp C)) (setCD (cmp D)))"
1218 /// is transformed to
1219 /// "not (and (not (and (setCC (cmp C)) (setCC (cmp D))))
1220 ///           (and (not (setCA (cmp A)) (not (setCB (cmp B))))))"
1221 /// and implemented as:
1222 ///   cmp C
1223 ///   ccmp D, inv(CD), CC
1224 ///   ccmp A, CA, inv(CD)
1225 ///   ccmp B, CB, inv(CA)
1226 ///   check for CB flags
1227 /// A counterexample is "or (and A B) (and C D)" which cannot be implemented
1228 /// by conditional compare sequences.
1229 /// @{
1230
1231 /// Create a conditional comparison; Use CCMP, CCMN or FCCMP as appropriate.
1232 static SDValue emitConditionalComparison(SDValue LHS, SDValue RHS,
1233                                          ISD::CondCode CC, SDValue CCOp,
1234                                          SDValue Condition, unsigned NZCV,
1235                                          SDLoc DL, SelectionDAG &DAG) {
1236   unsigned Opcode = 0;
1237   if (LHS.getValueType().isFloatingPoint())
1238     Opcode = AArch64ISD::FCCMP;
1239   else if (RHS.getOpcode() == ISD::SUB) {
1240     SDValue SubOp0 = RHS.getOperand(0);
1241     if (const ConstantSDNode *SubOp0C = dyn_cast<ConstantSDNode>(SubOp0))
1242       if (SubOp0C->isNullValue() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1243         // See emitComparison() on why we can only do this for SETEQ and SETNE.
1244         Opcode = AArch64ISD::CCMN;
1245         RHS = RHS.getOperand(1);
1246       }
1247   }
1248   if (Opcode == 0)
1249     Opcode = AArch64ISD::CCMP;
1250
1251   SDValue NZCVOp = DAG.getConstant(NZCV, DL, MVT::i32);
1252   return DAG.getNode(Opcode, DL, MVT_CC, LHS, RHS, NZCVOp, Condition, CCOp);
1253 }
1254
1255 /// Returns true if @p Val is a tree of AND/OR/SETCC operations.
1256 /// CanPushNegate is set to true if we can push a negate operation through
1257 /// the tree in a was that we are left with AND operations and negate operations
1258 /// at the leafs only. i.e. "not (or (or x y) z)" can be changed to
1259 /// "and (and (not x) (not y)) (not z)"; "not (or (and x y) z)" cannot be
1260 /// brought into such a form.
1261 static bool isConjunctionDisjunctionTree(const SDValue Val, bool &CanPushNegate,
1262                                          unsigned Depth = 0) {
1263   if (!Val.hasOneUse())
1264     return false;
1265   unsigned Opcode = Val->getOpcode();
1266   if (Opcode == ISD::SETCC) {
1267     CanPushNegate = true;
1268     return true;
1269   }
1270   // Protect against stack overflow.
1271   if (Depth > 15)
1272     return false;
1273   if (Opcode == ISD::AND || Opcode == ISD::OR) {
1274     SDValue O0 = Val->getOperand(0);
1275     SDValue O1 = Val->getOperand(1);
1276     bool CanPushNegateL;
1277     if (!isConjunctionDisjunctionTree(O0, CanPushNegateL, Depth+1))
1278       return false;
1279     bool CanPushNegateR;
1280     if (!isConjunctionDisjunctionTree(O1, CanPushNegateR, Depth+1))
1281       return false;
1282     // We cannot push a negate through an AND operation (it would become an OR),
1283     // we can however change a (not (or x y)) to (and (not x) (not y)) if we can
1284     // push the negate through the x/y subtrees.
1285     CanPushNegate = (Opcode == ISD::OR) && CanPushNegateL && CanPushNegateR;
1286     return true;
1287   }
1288   return false;
1289 }
1290
1291 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
1292 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
1293 /// Tries to transform the given i1 producing node @p Val to a series compare
1294 /// and conditional compare operations. @returns an NZCV flags producing node
1295 /// and sets @p OutCC to the flags that should be tested or returns SDValue() if
1296 /// transformation was not possible.
1297 /// On recursive invocations @p PushNegate may be set to true to have negation
1298 /// effects pushed to the tree leafs; @p Predicate is an NZCV flag predicate
1299 /// for the comparisons in the current subtree; @p Depth limits the search
1300 /// depth to avoid stack overflow.
1301 static SDValue emitConjunctionDisjunctionTree(SelectionDAG &DAG, SDValue Val,
1302     AArch64CC::CondCode &OutCC, bool PushNegate = false,
1303     SDValue CCOp = SDValue(), AArch64CC::CondCode Predicate = AArch64CC::AL,
1304     unsigned Depth = 0) {
1305   // We're at a tree leaf, produce a conditional comparison operation.
1306   unsigned Opcode = Val->getOpcode();
1307   if (Opcode == ISD::SETCC) {
1308     SDValue LHS = Val->getOperand(0);
1309     SDValue RHS = Val->getOperand(1);
1310     ISD::CondCode CC = cast<CondCodeSDNode>(Val->getOperand(2))->get();
1311     bool isInteger = LHS.getValueType().isInteger();
1312     if (PushNegate)
1313       CC = getSetCCInverse(CC, isInteger);
1314     SDLoc DL(Val);
1315     // Determine OutCC and handle FP special case.
1316     if (isInteger) {
1317       OutCC = changeIntCCToAArch64CC(CC);
1318     } else {
1319       assert(LHS.getValueType().isFloatingPoint());
1320       AArch64CC::CondCode ExtraCC;
1321       changeFPCCToAArch64CC(CC, OutCC, ExtraCC);
1322       // Surpisingly some floating point conditions can't be tested with a
1323       // single condition code. Construct an additional comparison in this case.
1324       // See comment below on how we deal with OR conditions.
1325       if (ExtraCC != AArch64CC::AL) {
1326         SDValue ExtraCmp;
1327         if (!CCOp.getNode())
1328           ExtraCmp = emitComparison(LHS, RHS, CC, DL, DAG);
1329         else {
1330           SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1331           // Note that we want the inverse of ExtraCC, so NZCV is not inversed.
1332           unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(ExtraCC);
1333           ExtraCmp = emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp,
1334                                                NZCV, DL, DAG);
1335         }
1336         CCOp = ExtraCmp;
1337         Predicate = AArch64CC::getInvertedCondCode(ExtraCC);
1338         OutCC = AArch64CC::getInvertedCondCode(OutCC);
1339       }
1340     }
1341
1342     // Produce a normal comparison if we are first in the chain
1343     if (!CCOp.getNode())
1344       return emitComparison(LHS, RHS, CC, DL, DAG);
1345     // Otherwise produce a ccmp.
1346     SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1347     AArch64CC::CondCode InvOutCC = AArch64CC::getInvertedCondCode(OutCC);
1348     unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(InvOutCC);
1349     return emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp, NZCV, DL,
1350                                      DAG);
1351   } else if (Opcode != ISD::AND && Opcode != ISD::OR)
1352     return SDValue();
1353
1354   assert((Opcode == ISD::OR || !PushNegate)
1355          && "Can only push negate through OR operation");
1356
1357   // Check if both sides can be transformed.
1358   SDValue LHS = Val->getOperand(0);
1359   SDValue RHS = Val->getOperand(1);
1360   bool CanPushNegateL;
1361   if (!isConjunctionDisjunctionTree(LHS, CanPushNegateL, Depth+1))
1362     return SDValue();
1363   bool CanPushNegateR;
1364   if (!isConjunctionDisjunctionTree(RHS, CanPushNegateR, Depth+1))
1365     return SDValue();
1366
1367   // Do we need to negate our operands?
1368   bool NegateOperands = Opcode == ISD::OR;
1369   // We can negate the results of all previous operations by inverting the
1370   // predicate flags giving us a free negation for one side. For the other side
1371   // we need to be able to push the negation to the leafs of the tree.
1372   if (NegateOperands) {
1373     if (!CanPushNegateL && !CanPushNegateR)
1374       return SDValue();
1375     // Order the side where we can push the negate through to LHS.
1376     if (!CanPushNegateL && CanPushNegateR) {
1377       std::swap(LHS, RHS);
1378       CanPushNegateL = true;
1379     }
1380   }
1381
1382   // Emit RHS. If we want to negate the tree we only need to push a negate
1383   // through if we are already in a PushNegate case, otherwise we can negate
1384   // the "flags to test" afterwards.
1385   AArch64CC::CondCode RHSCC;
1386   SDValue CmpR = emitConjunctionDisjunctionTree(DAG, RHS, RHSCC, PushNegate,
1387                                                 CCOp, Predicate, Depth+1);
1388   if (NegateOperands && !PushNegate)
1389     RHSCC = AArch64CC::getInvertedCondCode(RHSCC);
1390   // Emit LHS. We must push the negate through if we need to negate it.
1391   SDValue CmpL = emitConjunctionDisjunctionTree(DAG, LHS, OutCC, NegateOperands,
1392                                                 CmpR, RHSCC, Depth+1);
1393   // If we transformed an OR to and AND then we have to negate the result
1394   // (or absorb a PushNegate resulting in a double negation).
1395   if (Opcode == ISD::OR && !PushNegate)
1396     OutCC = AArch64CC::getInvertedCondCode(OutCC);
1397   return CmpL;
1398 }
1399
1400 /// @}
1401
1402 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1403                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1404   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1405     EVT VT = RHS.getValueType();
1406     uint64_t C = RHSC->getZExtValue();
1407     if (!isLegalArithImmed(C)) {
1408       // Constant does not fit, try adjusting it by one?
1409       switch (CC) {
1410       default:
1411         break;
1412       case ISD::SETLT:
1413       case ISD::SETGE:
1414         if ((VT == MVT::i32 && C != 0x80000000 &&
1415              isLegalArithImmed((uint32_t)(C - 1))) ||
1416             (VT == MVT::i64 && C != 0x80000000ULL &&
1417              isLegalArithImmed(C - 1ULL))) {
1418           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1419           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1420           RHS = DAG.getConstant(C, dl, VT);
1421         }
1422         break;
1423       case ISD::SETULT:
1424       case ISD::SETUGE:
1425         if ((VT == MVT::i32 && C != 0 &&
1426              isLegalArithImmed((uint32_t)(C - 1))) ||
1427             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1428           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1429           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1430           RHS = DAG.getConstant(C, dl, VT);
1431         }
1432         break;
1433       case ISD::SETLE:
1434       case ISD::SETGT:
1435         if ((VT == MVT::i32 && C != INT32_MAX &&
1436              isLegalArithImmed((uint32_t)(C + 1))) ||
1437             (VT == MVT::i64 && C != INT64_MAX &&
1438              isLegalArithImmed(C + 1ULL))) {
1439           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1440           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1441           RHS = DAG.getConstant(C, dl, VT);
1442         }
1443         break;
1444       case ISD::SETULE:
1445       case ISD::SETUGT:
1446         if ((VT == MVT::i32 && C != UINT32_MAX &&
1447              isLegalArithImmed((uint32_t)(C + 1))) ||
1448             (VT == MVT::i64 && C != UINT64_MAX &&
1449              isLegalArithImmed(C + 1ULL))) {
1450           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1451           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1452           RHS = DAG.getConstant(C, dl, VT);
1453         }
1454         break;
1455       }
1456     }
1457   }
1458   SDValue Cmp;
1459   AArch64CC::CondCode AArch64CC;
1460   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1461     const ConstantSDNode *RHSC = cast<ConstantSDNode>(RHS);
1462
1463     // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1464     // For the i8 operand, the largest immediate is 255, so this can be easily
1465     // encoded in the compare instruction. For the i16 operand, however, the
1466     // largest immediate cannot be encoded in the compare.
1467     // Therefore, use a sign extending load and cmn to avoid materializing the
1468     // -1 constant. For example,
1469     // movz w1, #65535
1470     // ldrh w0, [x0, #0]
1471     // cmp w0, w1
1472     // >
1473     // ldrsh w0, [x0, #0]
1474     // cmn w0, #1
1475     // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1476     // if and only if (sext LHS) == (sext RHS). The checks are in place to
1477     // ensure both the LHS and RHS are truly zero extended and to make sure the
1478     // transformation is profitable.
1479     if ((RHSC->getZExtValue() >> 16 == 0) && isa<LoadSDNode>(LHS) &&
1480         cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1481         cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1482         LHS.getNode()->hasNUsesOfValue(1, 0)) {
1483       int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1484       if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1485         SDValue SExt =
1486             DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1487                         DAG.getValueType(MVT::i16));
1488         Cmp = emitComparison(SExt, DAG.getConstant(ValueofRHS, dl,
1489                                                    RHS.getValueType()),
1490                              CC, dl, DAG);
1491         AArch64CC = changeIntCCToAArch64CC(CC);
1492       }
1493     }
1494
1495     if (!Cmp && (RHSC->isNullValue() || RHSC->isOne())) {
1496       if ((Cmp = emitConjunctionDisjunctionTree(DAG, LHS, AArch64CC))) {
1497         if ((CC == ISD::SETNE) ^ RHSC->isNullValue())
1498           AArch64CC = AArch64CC::getInvertedCondCode(AArch64CC);
1499       }
1500     }
1501   }
1502
1503   if (!Cmp) {
1504     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1505     AArch64CC = changeIntCCToAArch64CC(CC);
1506   }
1507   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT_CC);
1508   return Cmp;
1509 }
1510
1511 static std::pair<SDValue, SDValue>
1512 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1513   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1514          "Unsupported value type");
1515   SDValue Value, Overflow;
1516   SDLoc DL(Op);
1517   SDValue LHS = Op.getOperand(0);
1518   SDValue RHS = Op.getOperand(1);
1519   unsigned Opc = 0;
1520   switch (Op.getOpcode()) {
1521   default:
1522     llvm_unreachable("Unknown overflow instruction!");
1523   case ISD::SADDO:
1524     Opc = AArch64ISD::ADDS;
1525     CC = AArch64CC::VS;
1526     break;
1527   case ISD::UADDO:
1528     Opc = AArch64ISD::ADDS;
1529     CC = AArch64CC::HS;
1530     break;
1531   case ISD::SSUBO:
1532     Opc = AArch64ISD::SUBS;
1533     CC = AArch64CC::VS;
1534     break;
1535   case ISD::USUBO:
1536     Opc = AArch64ISD::SUBS;
1537     CC = AArch64CC::LO;
1538     break;
1539   // Multiply needs a little bit extra work.
1540   case ISD::SMULO:
1541   case ISD::UMULO: {
1542     CC = AArch64CC::NE;
1543     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1544     if (Op.getValueType() == MVT::i32) {
1545       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1546       // For a 32 bit multiply with overflow check we want the instruction
1547       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1548       // need to generate the following pattern:
1549       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1550       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1551       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1552       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1553       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1554                                 DAG.getConstant(0, DL, MVT::i64));
1555       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1556       // operation. We need to clear out the upper 32 bits, because we used a
1557       // widening multiply that wrote all 64 bits. In the end this should be a
1558       // noop.
1559       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1560       if (IsSigned) {
1561         // The signed overflow check requires more than just a simple check for
1562         // any bit set in the upper 32 bits of the result. These bits could be
1563         // just the sign bits of a negative number. To perform the overflow
1564         // check we have to arithmetic shift right the 32nd bit of the result by
1565         // 31 bits. Then we compare the result to the upper 32 bits.
1566         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1567                                         DAG.getConstant(32, DL, MVT::i64));
1568         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1569         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1570                                         DAG.getConstant(31, DL, MVT::i64));
1571         // It is important that LowerBits is last, otherwise the arithmetic
1572         // shift will not be folded into the compare (SUBS).
1573         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1574         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1575                        .getValue(1);
1576       } else {
1577         // The overflow check for unsigned multiply is easy. We only need to
1578         // check if any of the upper 32 bits are set. This can be done with a
1579         // CMP (shifted register). For that we need to generate the following
1580         // pattern:
1581         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1582         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1583                                         DAG.getConstant(32, DL, MVT::i64));
1584         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1585         Overflow =
1586             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1587                         DAG.getConstant(0, DL, MVT::i64),
1588                         UpperBits).getValue(1);
1589       }
1590       break;
1591     }
1592     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1593     // For the 64 bit multiply
1594     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1595     if (IsSigned) {
1596       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1597       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1598                                       DAG.getConstant(63, DL, MVT::i64));
1599       // It is important that LowerBits is last, otherwise the arithmetic
1600       // shift will not be folded into the compare (SUBS).
1601       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1602       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1603                      .getValue(1);
1604     } else {
1605       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1606       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1607       Overflow =
1608           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1609                       DAG.getConstant(0, DL, MVT::i64),
1610                       UpperBits).getValue(1);
1611     }
1612     break;
1613   }
1614   } // switch (...)
1615
1616   if (Opc) {
1617     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1618
1619     // Emit the AArch64 operation with overflow check.
1620     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1621     Overflow = Value.getValue(1);
1622   }
1623   return std::make_pair(Value, Overflow);
1624 }
1625
1626 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1627                                              RTLIB::Libcall Call) const {
1628   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1629   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1630                      SDLoc(Op)).first;
1631 }
1632
1633 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1634   SDValue Sel = Op.getOperand(0);
1635   SDValue Other = Op.getOperand(1);
1636
1637   // If neither operand is a SELECT_CC, give up.
1638   if (Sel.getOpcode() != ISD::SELECT_CC)
1639     std::swap(Sel, Other);
1640   if (Sel.getOpcode() != ISD::SELECT_CC)
1641     return Op;
1642
1643   // The folding we want to perform is:
1644   // (xor x, (select_cc a, b, cc, 0, -1) )
1645   //   -->
1646   // (csel x, (xor x, -1), cc ...)
1647   //
1648   // The latter will get matched to a CSINV instruction.
1649
1650   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1651   SDValue LHS = Sel.getOperand(0);
1652   SDValue RHS = Sel.getOperand(1);
1653   SDValue TVal = Sel.getOperand(2);
1654   SDValue FVal = Sel.getOperand(3);
1655   SDLoc dl(Sel);
1656
1657   // FIXME: This could be generalized to non-integer comparisons.
1658   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1659     return Op;
1660
1661   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1662   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1663
1664   // The values aren't constants, this isn't the pattern we're looking for.
1665   if (!CFVal || !CTVal)
1666     return Op;
1667
1668   // We can commute the SELECT_CC by inverting the condition.  This
1669   // might be needed to make this fit into a CSINV pattern.
1670   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1671     std::swap(TVal, FVal);
1672     std::swap(CTVal, CFVal);
1673     CC = ISD::getSetCCInverse(CC, true);
1674   }
1675
1676   // If the constants line up, perform the transform!
1677   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1678     SDValue CCVal;
1679     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1680
1681     FVal = Other;
1682     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1683                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1684
1685     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1686                        CCVal, Cmp);
1687   }
1688
1689   return Op;
1690 }
1691
1692 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1693   EVT VT = Op.getValueType();
1694
1695   // Let legalize expand this if it isn't a legal type yet.
1696   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1697     return SDValue();
1698
1699   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1700
1701   unsigned Opc;
1702   bool ExtraOp = false;
1703   switch (Op.getOpcode()) {
1704   default:
1705     llvm_unreachable("Invalid code");
1706   case ISD::ADDC:
1707     Opc = AArch64ISD::ADDS;
1708     break;
1709   case ISD::SUBC:
1710     Opc = AArch64ISD::SUBS;
1711     break;
1712   case ISD::ADDE:
1713     Opc = AArch64ISD::ADCS;
1714     ExtraOp = true;
1715     break;
1716   case ISD::SUBE:
1717     Opc = AArch64ISD::SBCS;
1718     ExtraOp = true;
1719     break;
1720   }
1721
1722   if (!ExtraOp)
1723     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1724   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1725                      Op.getOperand(2));
1726 }
1727
1728 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1729   // Let legalize expand this if it isn't a legal type yet.
1730   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1731     return SDValue();
1732
1733   SDLoc dl(Op);
1734   AArch64CC::CondCode CC;
1735   // The actual operation that sets the overflow or carry flag.
1736   SDValue Value, Overflow;
1737   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1738
1739   // We use 0 and 1 as false and true values.
1740   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1741   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1742
1743   // We use an inverted condition, because the conditional select is inverted
1744   // too. This will allow it to be selected to a single instruction:
1745   // CSINC Wd, WZR, WZR, invert(cond).
1746   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1747   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1748                          CCVal, Overflow);
1749
1750   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1751   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1752 }
1753
1754 // Prefetch operands are:
1755 // 1: Address to prefetch
1756 // 2: bool isWrite
1757 // 3: int locality (0 = no locality ... 3 = extreme locality)
1758 // 4: bool isDataCache
1759 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1760   SDLoc DL(Op);
1761   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1762   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1763   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1764
1765   bool IsStream = !Locality;
1766   // When the locality number is set
1767   if (Locality) {
1768     // The front-end should have filtered out the out-of-range values
1769     assert(Locality <= 3 && "Prefetch locality out-of-range");
1770     // The locality degree is the opposite of the cache speed.
1771     // Put the number the other way around.
1772     // The encoding starts at 0 for level 1
1773     Locality = 3 - Locality;
1774   }
1775
1776   // built the mask value encoding the expected behavior.
1777   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1778                    (!IsData << 3) |     // IsDataCache bit
1779                    (Locality << 1) |    // Cache level bits
1780                    (unsigned)IsStream;  // Stream bit
1781   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1782                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1783 }
1784
1785 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1786                                               SelectionDAG &DAG) const {
1787   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1788
1789   RTLIB::Libcall LC;
1790   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1791
1792   return LowerF128Call(Op, DAG, LC);
1793 }
1794
1795 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1796                                              SelectionDAG &DAG) const {
1797   if (Op.getOperand(0).getValueType() != MVT::f128) {
1798     // It's legal except when f128 is involved
1799     return Op;
1800   }
1801
1802   RTLIB::Libcall LC;
1803   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1804
1805   // FP_ROUND node has a second operand indicating whether it is known to be
1806   // precise. That doesn't take part in the LibCall so we can't directly use
1807   // LowerF128Call.
1808   SDValue SrcVal = Op.getOperand(0);
1809   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1810                      /*isSigned*/ false, SDLoc(Op)).first;
1811 }
1812
1813 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1814   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1815   // Any additional optimization in this function should be recorded
1816   // in the cost tables.
1817   EVT InVT = Op.getOperand(0).getValueType();
1818   EVT VT = Op.getValueType();
1819
1820   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1821     SDLoc dl(Op);
1822     SDValue Cv =
1823         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1824                     Op.getOperand(0));
1825     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1826   }
1827
1828   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1829     SDLoc dl(Op);
1830     MVT ExtVT =
1831         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1832                          VT.getVectorNumElements());
1833     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1834     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1835   }
1836
1837   // Type changing conversions are illegal.
1838   return Op;
1839 }
1840
1841 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1842                                               SelectionDAG &DAG) const {
1843   if (Op.getOperand(0).getValueType().isVector())
1844     return LowerVectorFP_TO_INT(Op, DAG);
1845
1846   // f16 conversions are promoted to f32.
1847   if (Op.getOperand(0).getValueType() == MVT::f16) {
1848     SDLoc dl(Op);
1849     return DAG.getNode(
1850         Op.getOpcode(), dl, Op.getValueType(),
1851         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1852   }
1853
1854   if (Op.getOperand(0).getValueType() != MVT::f128) {
1855     // It's legal except when f128 is involved
1856     return Op;
1857   }
1858
1859   RTLIB::Libcall LC;
1860   if (Op.getOpcode() == ISD::FP_TO_SINT)
1861     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1862   else
1863     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1864
1865   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1866   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1867                      SDLoc(Op)).first;
1868 }
1869
1870 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1871   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1872   // Any additional optimization in this function should be recorded
1873   // in the cost tables.
1874   EVT VT = Op.getValueType();
1875   SDLoc dl(Op);
1876   SDValue In = Op.getOperand(0);
1877   EVT InVT = In.getValueType();
1878
1879   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1880     MVT CastVT =
1881         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1882                          InVT.getVectorNumElements());
1883     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1884     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1885   }
1886
1887   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1888     unsigned CastOpc =
1889         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1890     EVT CastVT = VT.changeVectorElementTypeToInteger();
1891     In = DAG.getNode(CastOpc, dl, CastVT, In);
1892     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1893   }
1894
1895   return Op;
1896 }
1897
1898 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1899                                             SelectionDAG &DAG) const {
1900   if (Op.getValueType().isVector())
1901     return LowerVectorINT_TO_FP(Op, DAG);
1902
1903   // f16 conversions are promoted to f32.
1904   if (Op.getValueType() == MVT::f16) {
1905     SDLoc dl(Op);
1906     return DAG.getNode(
1907         ISD::FP_ROUND, dl, MVT::f16,
1908         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1909         DAG.getIntPtrConstant(0, dl));
1910   }
1911
1912   // i128 conversions are libcalls.
1913   if (Op.getOperand(0).getValueType() == MVT::i128)
1914     return SDValue();
1915
1916   // Other conversions are legal, unless it's to the completely software-based
1917   // fp128.
1918   if (Op.getValueType() != MVT::f128)
1919     return Op;
1920
1921   RTLIB::Libcall LC;
1922   if (Op.getOpcode() == ISD::SINT_TO_FP)
1923     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1924   else
1925     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1926
1927   return LowerF128Call(Op, DAG, LC);
1928 }
1929
1930 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1931                                             SelectionDAG &DAG) const {
1932   // For iOS, we want to call an alternative entry point: __sincos_stret,
1933   // which returns the values in two S / D registers.
1934   SDLoc dl(Op);
1935   SDValue Arg = Op.getOperand(0);
1936   EVT ArgVT = Arg.getValueType();
1937   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1938
1939   ArgListTy Args;
1940   ArgListEntry Entry;
1941
1942   Entry.Node = Arg;
1943   Entry.Ty = ArgTy;
1944   Entry.isSExt = false;
1945   Entry.isZExt = false;
1946   Args.push_back(Entry);
1947
1948   const char *LibcallName =
1949       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1950   SDValue Callee =
1951       DAG.getExternalSymbol(LibcallName, getPointerTy(DAG.getDataLayout()));
1952
1953   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1954   TargetLowering::CallLoweringInfo CLI(DAG);
1955   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1956     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1957
1958   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1959   return CallResult.first;
1960 }
1961
1962 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1963   if (Op.getValueType() != MVT::f16)
1964     return SDValue();
1965
1966   assert(Op.getOperand(0).getValueType() == MVT::i16);
1967   SDLoc DL(Op);
1968
1969   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1970   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1971   return SDValue(
1972       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1973                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1974       0);
1975 }
1976
1977 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1978   if (OrigVT.getSizeInBits() >= 64)
1979     return OrigVT;
1980
1981   assert(OrigVT.isSimple() && "Expecting a simple value type");
1982
1983   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1984   switch (OrigSimpleTy) {
1985   default: llvm_unreachable("Unexpected Vector Type");
1986   case MVT::v2i8:
1987   case MVT::v2i16:
1988      return MVT::v2i32;
1989   case MVT::v4i8:
1990     return  MVT::v4i16;
1991   }
1992 }
1993
1994 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1995                                                  const EVT &OrigTy,
1996                                                  const EVT &ExtTy,
1997                                                  unsigned ExtOpcode) {
1998   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1999   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
2000   // 64-bits we need to insert a new extension so that it will be 64-bits.
2001   assert(ExtTy.is128BitVector() && "Unexpected extension size");
2002   if (OrigTy.getSizeInBits() >= 64)
2003     return N;
2004
2005   // Must extend size to at least 64 bits to be used as an operand for VMULL.
2006   EVT NewVT = getExtensionTo64Bits(OrigTy);
2007
2008   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
2009 }
2010
2011 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
2012                                    bool isSigned) {
2013   EVT VT = N->getValueType(0);
2014
2015   if (N->getOpcode() != ISD::BUILD_VECTOR)
2016     return false;
2017
2018   for (const SDValue &Elt : N->op_values()) {
2019     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
2020       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
2021       unsigned HalfSize = EltSize / 2;
2022       if (isSigned) {
2023         if (!isIntN(HalfSize, C->getSExtValue()))
2024           return false;
2025       } else {
2026         if (!isUIntN(HalfSize, C->getZExtValue()))
2027           return false;
2028       }
2029       continue;
2030     }
2031     return false;
2032   }
2033
2034   return true;
2035 }
2036
2037 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
2038   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
2039     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
2040                                              N->getOperand(0)->getValueType(0),
2041                                              N->getValueType(0),
2042                                              N->getOpcode());
2043
2044   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
2045   EVT VT = N->getValueType(0);
2046   SDLoc dl(N);
2047   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
2048   unsigned NumElts = VT.getVectorNumElements();
2049   MVT TruncVT = MVT::getIntegerVT(EltSize);
2050   SmallVector<SDValue, 8> Ops;
2051   for (unsigned i = 0; i != NumElts; ++i) {
2052     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
2053     const APInt &CInt = C->getAPIntValue();
2054     // Element types smaller than 32 bits are not legal, so use i32 elements.
2055     // The values are implicitly truncated so sext vs. zext doesn't matter.
2056     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
2057   }
2058   return DAG.getNode(ISD::BUILD_VECTOR, dl,
2059                      MVT::getVectorVT(TruncVT, NumElts), Ops);
2060 }
2061
2062 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
2063   if (N->getOpcode() == ISD::SIGN_EXTEND)
2064     return true;
2065   if (isExtendedBUILD_VECTOR(N, DAG, true))
2066     return true;
2067   return false;
2068 }
2069
2070 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
2071   if (N->getOpcode() == ISD::ZERO_EXTEND)
2072     return true;
2073   if (isExtendedBUILD_VECTOR(N, DAG, false))
2074     return true;
2075   return false;
2076 }
2077
2078 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
2079   unsigned Opcode = N->getOpcode();
2080   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2081     SDNode *N0 = N->getOperand(0).getNode();
2082     SDNode *N1 = N->getOperand(1).getNode();
2083     return N0->hasOneUse() && N1->hasOneUse() &&
2084       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
2085   }
2086   return false;
2087 }
2088
2089 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
2090   unsigned Opcode = N->getOpcode();
2091   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2092     SDNode *N0 = N->getOperand(0).getNode();
2093     SDNode *N1 = N->getOperand(1).getNode();
2094     return N0->hasOneUse() && N1->hasOneUse() &&
2095       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
2096   }
2097   return false;
2098 }
2099
2100 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
2101   // Multiplications are only custom-lowered for 128-bit vectors so that
2102   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
2103   EVT VT = Op.getValueType();
2104   assert(VT.is128BitVector() && VT.isInteger() &&
2105          "unexpected type for custom-lowering ISD::MUL");
2106   SDNode *N0 = Op.getOperand(0).getNode();
2107   SDNode *N1 = Op.getOperand(1).getNode();
2108   unsigned NewOpc = 0;
2109   bool isMLA = false;
2110   bool isN0SExt = isSignExtended(N0, DAG);
2111   bool isN1SExt = isSignExtended(N1, DAG);
2112   if (isN0SExt && isN1SExt)
2113     NewOpc = AArch64ISD::SMULL;
2114   else {
2115     bool isN0ZExt = isZeroExtended(N0, DAG);
2116     bool isN1ZExt = isZeroExtended(N1, DAG);
2117     if (isN0ZExt && isN1ZExt)
2118       NewOpc = AArch64ISD::UMULL;
2119     else if (isN1SExt || isN1ZExt) {
2120       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
2121       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
2122       if (isN1SExt && isAddSubSExt(N0, DAG)) {
2123         NewOpc = AArch64ISD::SMULL;
2124         isMLA = true;
2125       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
2126         NewOpc =  AArch64ISD::UMULL;
2127         isMLA = true;
2128       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
2129         std::swap(N0, N1);
2130         NewOpc =  AArch64ISD::UMULL;
2131         isMLA = true;
2132       }
2133     }
2134
2135     if (!NewOpc) {
2136       if (VT == MVT::v2i64)
2137         // Fall through to expand this.  It is not legal.
2138         return SDValue();
2139       else
2140         // Other vector multiplications are legal.
2141         return Op;
2142     }
2143   }
2144
2145   // Legalize to a S/UMULL instruction
2146   SDLoc DL(Op);
2147   SDValue Op0;
2148   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
2149   if (!isMLA) {
2150     Op0 = skipExtensionForVectorMULL(N0, DAG);
2151     assert(Op0.getValueType().is64BitVector() &&
2152            Op1.getValueType().is64BitVector() &&
2153            "unexpected types for extended operands to VMULL");
2154     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
2155   }
2156   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
2157   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
2158   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
2159   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
2160   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
2161   EVT Op1VT = Op1.getValueType();
2162   return DAG.getNode(N0->getOpcode(), DL, VT,
2163                      DAG.getNode(NewOpc, DL, VT,
2164                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
2165                      DAG.getNode(NewOpc, DL, VT,
2166                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
2167 }
2168
2169 SDValue AArch64TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
2170                                                      SelectionDAG &DAG) const {
2171   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2172   SDLoc dl(Op);
2173   switch (IntNo) {
2174   default: return SDValue();    // Don't custom lower most intrinsics.
2175   case Intrinsic::aarch64_thread_pointer: {
2176     EVT PtrVT = getPointerTy(DAG.getDataLayout());
2177     return DAG.getNode(AArch64ISD::THREAD_POINTER, dl, PtrVT);
2178   }
2179   }
2180 }
2181
2182 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
2183                                               SelectionDAG &DAG) const {
2184   switch (Op.getOpcode()) {
2185   default:
2186     llvm_unreachable("unimplemented operand");
2187     return SDValue();
2188   case ISD::BITCAST:
2189     return LowerBITCAST(Op, DAG);
2190   case ISD::GlobalAddress:
2191     return LowerGlobalAddress(Op, DAG);
2192   case ISD::GlobalTLSAddress:
2193     return LowerGlobalTLSAddress(Op, DAG);
2194   case ISD::SETCC:
2195     return LowerSETCC(Op, DAG);
2196   case ISD::BR_CC:
2197     return LowerBR_CC(Op, DAG);
2198   case ISD::SELECT:
2199     return LowerSELECT(Op, DAG);
2200   case ISD::SELECT_CC:
2201     return LowerSELECT_CC(Op, DAG);
2202   case ISD::JumpTable:
2203     return LowerJumpTable(Op, DAG);
2204   case ISD::ConstantPool:
2205     return LowerConstantPool(Op, DAG);
2206   case ISD::BlockAddress:
2207     return LowerBlockAddress(Op, DAG);
2208   case ISD::VASTART:
2209     return LowerVASTART(Op, DAG);
2210   case ISD::VACOPY:
2211     return LowerVACOPY(Op, DAG);
2212   case ISD::VAARG:
2213     return LowerVAARG(Op, DAG);
2214   case ISD::ADDC:
2215   case ISD::ADDE:
2216   case ISD::SUBC:
2217   case ISD::SUBE:
2218     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2219   case ISD::SADDO:
2220   case ISD::UADDO:
2221   case ISD::SSUBO:
2222   case ISD::USUBO:
2223   case ISD::SMULO:
2224   case ISD::UMULO:
2225     return LowerXALUO(Op, DAG);
2226   case ISD::FADD:
2227     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
2228   case ISD::FSUB:
2229     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
2230   case ISD::FMUL:
2231     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
2232   case ISD::FDIV:
2233     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
2234   case ISD::FP_ROUND:
2235     return LowerFP_ROUND(Op, DAG);
2236   case ISD::FP_EXTEND:
2237     return LowerFP_EXTEND(Op, DAG);
2238   case ISD::FRAMEADDR:
2239     return LowerFRAMEADDR(Op, DAG);
2240   case ISD::RETURNADDR:
2241     return LowerRETURNADDR(Op, DAG);
2242   case ISD::INSERT_VECTOR_ELT:
2243     return LowerINSERT_VECTOR_ELT(Op, DAG);
2244   case ISD::EXTRACT_VECTOR_ELT:
2245     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2246   case ISD::BUILD_VECTOR:
2247     return LowerBUILD_VECTOR(Op, DAG);
2248   case ISD::VECTOR_SHUFFLE:
2249     return LowerVECTOR_SHUFFLE(Op, DAG);
2250   case ISD::EXTRACT_SUBVECTOR:
2251     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2252   case ISD::SRA:
2253   case ISD::SRL:
2254   case ISD::SHL:
2255     return LowerVectorSRA_SRL_SHL(Op, DAG);
2256   case ISD::SHL_PARTS:
2257     return LowerShiftLeftParts(Op, DAG);
2258   case ISD::SRL_PARTS:
2259   case ISD::SRA_PARTS:
2260     return LowerShiftRightParts(Op, DAG);
2261   case ISD::CTPOP:
2262     return LowerCTPOP(Op, DAG);
2263   case ISD::FCOPYSIGN:
2264     return LowerFCOPYSIGN(Op, DAG);
2265   case ISD::AND:
2266     return LowerVectorAND(Op, DAG);
2267   case ISD::OR:
2268     return LowerVectorOR(Op, DAG);
2269   case ISD::XOR:
2270     return LowerXOR(Op, DAG);
2271   case ISD::PREFETCH:
2272     return LowerPREFETCH(Op, DAG);
2273   case ISD::SINT_TO_FP:
2274   case ISD::UINT_TO_FP:
2275     return LowerINT_TO_FP(Op, DAG);
2276   case ISD::FP_TO_SINT:
2277   case ISD::FP_TO_UINT:
2278     return LowerFP_TO_INT(Op, DAG);
2279   case ISD::FSINCOS:
2280     return LowerFSINCOS(Op, DAG);
2281   case ISD::MUL:
2282     return LowerMUL(Op, DAG);
2283   case ISD::INTRINSIC_WO_CHAIN:
2284     return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2285   }
2286 }
2287
2288 /// getFunctionAlignment - Return the Log2 alignment of this function.
2289 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2290   return 2;
2291 }
2292
2293 //===----------------------------------------------------------------------===//
2294 //                      Calling Convention Implementation
2295 //===----------------------------------------------------------------------===//
2296
2297 #include "AArch64GenCallingConv.inc"
2298
2299 /// Selects the correct CCAssignFn for a given CallingConvention value.
2300 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2301                                                      bool IsVarArg) const {
2302   switch (CC) {
2303   default:
2304     llvm_unreachable("Unsupported calling convention.");
2305   case CallingConv::WebKit_JS:
2306     return CC_AArch64_WebKit_JS;
2307   case CallingConv::GHC:
2308     return CC_AArch64_GHC;
2309   case CallingConv::C:
2310   case CallingConv::Fast:
2311     if (!Subtarget->isTargetDarwin())
2312       return CC_AArch64_AAPCS;
2313     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2314   }
2315 }
2316
2317 SDValue AArch64TargetLowering::LowerFormalArguments(
2318     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2319     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2320     SmallVectorImpl<SDValue> &InVals) const {
2321   MachineFunction &MF = DAG.getMachineFunction();
2322   MachineFrameInfo *MFI = MF.getFrameInfo();
2323
2324   // Assign locations to all of the incoming arguments.
2325   SmallVector<CCValAssign, 16> ArgLocs;
2326   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2327                  *DAG.getContext());
2328
2329   // At this point, Ins[].VT may already be promoted to i32. To correctly
2330   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2331   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2332   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2333   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2334   // LocVT.
2335   unsigned NumArgs = Ins.size();
2336   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2337   unsigned CurArgIdx = 0;
2338   for (unsigned i = 0; i != NumArgs; ++i) {
2339     MVT ValVT = Ins[i].VT;
2340     if (Ins[i].isOrigArg()) {
2341       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2342       CurArgIdx = Ins[i].getOrigArgIndex();
2343
2344       // Get type of the original argument.
2345       EVT ActualVT = getValueType(DAG.getDataLayout(), CurOrigArg->getType(),
2346                                   /*AllowUnknown*/ true);
2347       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2348       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2349       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2350         ValVT = MVT::i8;
2351       else if (ActualMVT == MVT::i16)
2352         ValVT = MVT::i16;
2353     }
2354     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2355     bool Res =
2356         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2357     assert(!Res && "Call operand has unhandled type");
2358     (void)Res;
2359   }
2360   assert(ArgLocs.size() == Ins.size());
2361   SmallVector<SDValue, 16> ArgValues;
2362   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2363     CCValAssign &VA = ArgLocs[i];
2364
2365     if (Ins[i].Flags.isByVal()) {
2366       // Byval is used for HFAs in the PCS, but the system should work in a
2367       // non-compliant manner for larger structs.
2368       EVT PtrVT = getPointerTy(DAG.getDataLayout());
2369       int Size = Ins[i].Flags.getByValSize();
2370       unsigned NumRegs = (Size + 7) / 8;
2371
2372       // FIXME: This works on big-endian for composite byvals, which are the common
2373       // case. It should also work for fundamental types too.
2374       unsigned FrameIdx =
2375         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2376       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrVT);
2377       InVals.push_back(FrameIdxN);
2378
2379       continue;
2380     }
2381
2382     if (VA.isRegLoc()) {
2383       // Arguments stored in registers.
2384       EVT RegVT = VA.getLocVT();
2385
2386       SDValue ArgValue;
2387       const TargetRegisterClass *RC;
2388
2389       if (RegVT == MVT::i32)
2390         RC = &AArch64::GPR32RegClass;
2391       else if (RegVT == MVT::i64)
2392         RC = &AArch64::GPR64RegClass;
2393       else if (RegVT == MVT::f16)
2394         RC = &AArch64::FPR16RegClass;
2395       else if (RegVT == MVT::f32)
2396         RC = &AArch64::FPR32RegClass;
2397       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2398         RC = &AArch64::FPR64RegClass;
2399       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2400         RC = &AArch64::FPR128RegClass;
2401       else
2402         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2403
2404       // Transform the arguments in physical registers into virtual ones.
2405       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2406       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2407
2408       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2409       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2410       // truncate to the right size.
2411       switch (VA.getLocInfo()) {
2412       default:
2413         llvm_unreachable("Unknown loc info!");
2414       case CCValAssign::Full:
2415         break;
2416       case CCValAssign::BCvt:
2417         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2418         break;
2419       case CCValAssign::AExt:
2420       case CCValAssign::SExt:
2421       case CCValAssign::ZExt:
2422         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2423         // nodes after our lowering.
2424         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2425         break;
2426       }
2427
2428       InVals.push_back(ArgValue);
2429
2430     } else { // VA.isRegLoc()
2431       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2432       unsigned ArgOffset = VA.getLocMemOffset();
2433       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2434
2435       uint32_t BEAlign = 0;
2436       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2437           !Ins[i].Flags.isInConsecutiveRegs())
2438         BEAlign = 8 - ArgSize;
2439
2440       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2441
2442       // Create load nodes to retrieve arguments from the stack.
2443       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2444       SDValue ArgValue;
2445
2446       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2447       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2448       MVT MemVT = VA.getValVT();
2449
2450       switch (VA.getLocInfo()) {
2451       default:
2452         break;
2453       case CCValAssign::BCvt:
2454         MemVT = VA.getLocVT();
2455         break;
2456       case CCValAssign::SExt:
2457         ExtType = ISD::SEXTLOAD;
2458         break;
2459       case CCValAssign::ZExt:
2460         ExtType = ISD::ZEXTLOAD;
2461         break;
2462       case CCValAssign::AExt:
2463         ExtType = ISD::EXTLOAD;
2464         break;
2465       }
2466
2467       ArgValue = DAG.getExtLoad(
2468           ExtType, DL, VA.getLocVT(), Chain, FIN,
2469           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
2470           MemVT, false, false, false, 0);
2471
2472       InVals.push_back(ArgValue);
2473     }
2474   }
2475
2476   // varargs
2477   if (isVarArg) {
2478     if (!Subtarget->isTargetDarwin()) {
2479       // The AAPCS variadic function ABI is identical to the non-variadic
2480       // one. As a result there may be more arguments in registers and we should
2481       // save them for future reference.
2482       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2483     }
2484
2485     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2486     // This will point to the next argument passed via stack.
2487     unsigned StackOffset = CCInfo.getNextStackOffset();
2488     // We currently pass all varargs at 8-byte alignment.
2489     StackOffset = ((StackOffset + 7) & ~7);
2490     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2491   }
2492
2493   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2494   unsigned StackArgSize = CCInfo.getNextStackOffset();
2495   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2496   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2497     // This is a non-standard ABI so by fiat I say we're allowed to make full
2498     // use of the stack area to be popped, which must be aligned to 16 bytes in
2499     // any case:
2500     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2501
2502     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2503     // a multiple of 16.
2504     FuncInfo->setArgumentStackToRestore(StackArgSize);
2505
2506     // This realignment carries over to the available bytes below. Our own
2507     // callers will guarantee the space is free by giving an aligned value to
2508     // CALLSEQ_START.
2509   }
2510   // Even if we're not expected to free up the space, it's useful to know how
2511   // much is there while considering tail calls (because we can reuse it).
2512   FuncInfo->setBytesInStackArgArea(StackArgSize);
2513
2514   return Chain;
2515 }
2516
2517 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2518                                                 SelectionDAG &DAG, SDLoc DL,
2519                                                 SDValue &Chain) const {
2520   MachineFunction &MF = DAG.getMachineFunction();
2521   MachineFrameInfo *MFI = MF.getFrameInfo();
2522   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2523   auto PtrVT = getPointerTy(DAG.getDataLayout());
2524
2525   SmallVector<SDValue, 8> MemOps;
2526
2527   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2528                                           AArch64::X3, AArch64::X4, AArch64::X5,
2529                                           AArch64::X6, AArch64::X7 };
2530   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2531   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2532
2533   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2534   int GPRIdx = 0;
2535   if (GPRSaveSize != 0) {
2536     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2537
2538     SDValue FIN = DAG.getFrameIndex(GPRIdx, PtrVT);
2539
2540     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2541       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2542       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2543       SDValue Store = DAG.getStore(
2544           Val.getValue(1), DL, Val, FIN,
2545           MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 8), false,
2546           false, 0);
2547       MemOps.push_back(Store);
2548       FIN =
2549           DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getConstant(8, DL, PtrVT));
2550     }
2551   }
2552   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2553   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2554
2555   if (Subtarget->hasFPARMv8()) {
2556     static const MCPhysReg FPRArgRegs[] = {
2557         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2558         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2559     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2560     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2561
2562     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2563     int FPRIdx = 0;
2564     if (FPRSaveSize != 0) {
2565       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2566
2567       SDValue FIN = DAG.getFrameIndex(FPRIdx, PtrVT);
2568
2569       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2570         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2571         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2572
2573         SDValue Store = DAG.getStore(
2574             Val.getValue(1), DL, Val, FIN,
2575             MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 16),
2576             false, false, 0);
2577         MemOps.push_back(Store);
2578         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
2579                           DAG.getConstant(16, DL, PtrVT));
2580       }
2581     }
2582     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2583     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2584   }
2585
2586   if (!MemOps.empty()) {
2587     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2588   }
2589 }
2590
2591 /// LowerCallResult - Lower the result values of a call into the
2592 /// appropriate copies out of appropriate physical registers.
2593 SDValue AArch64TargetLowering::LowerCallResult(
2594     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2595     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2596     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2597     SDValue ThisVal) const {
2598   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2599                           ? RetCC_AArch64_WebKit_JS
2600                           : RetCC_AArch64_AAPCS;
2601   // Assign locations to each value returned by this call.
2602   SmallVector<CCValAssign, 16> RVLocs;
2603   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2604                  *DAG.getContext());
2605   CCInfo.AnalyzeCallResult(Ins, RetCC);
2606
2607   // Copy all of the result registers out of their specified physreg.
2608   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2609     CCValAssign VA = RVLocs[i];
2610
2611     // Pass 'this' value directly from the argument to return value, to avoid
2612     // reg unit interference
2613     if (i == 0 && isThisReturn) {
2614       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2615              "unexpected return calling convention register assignment");
2616       InVals.push_back(ThisVal);
2617       continue;
2618     }
2619
2620     SDValue Val =
2621         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2622     Chain = Val.getValue(1);
2623     InFlag = Val.getValue(2);
2624
2625     switch (VA.getLocInfo()) {
2626     default:
2627       llvm_unreachable("Unknown loc info!");
2628     case CCValAssign::Full:
2629       break;
2630     case CCValAssign::BCvt:
2631       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2632       break;
2633     }
2634
2635     InVals.push_back(Val);
2636   }
2637
2638   return Chain;
2639 }
2640
2641 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2642     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2643     bool isCalleeStructRet, bool isCallerStructRet,
2644     const SmallVectorImpl<ISD::OutputArg> &Outs,
2645     const SmallVectorImpl<SDValue> &OutVals,
2646     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2647   // For CallingConv::C this function knows whether the ABI needs
2648   // changing. That's not true for other conventions so they will have to opt in
2649   // manually.
2650   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2651     return false;
2652
2653   const MachineFunction &MF = DAG.getMachineFunction();
2654   const Function *CallerF = MF.getFunction();
2655   CallingConv::ID CallerCC = CallerF->getCallingConv();
2656   bool CCMatch = CallerCC == CalleeCC;
2657
2658   // Byval parameters hand the function a pointer directly into the stack area
2659   // we want to reuse during a tail call. Working around this *is* possible (see
2660   // X86) but less efficient and uglier in LowerCall.
2661   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2662                                     e = CallerF->arg_end();
2663        i != e; ++i)
2664     if (i->hasByValAttr())
2665       return false;
2666
2667   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2668     if (IsTailCallConvention(CalleeCC) && CCMatch)
2669       return true;
2670     return false;
2671   }
2672
2673   // Externally-defined functions with weak linkage should not be
2674   // tail-called on AArch64 when the OS does not support dynamic
2675   // pre-emption of symbols, as the AAELF spec requires normal calls
2676   // to undefined weak functions to be replaced with a NOP or jump to the
2677   // next instruction. The behaviour of branch instructions in this
2678   // situation (as used for tail calls) is implementation-defined, so we
2679   // cannot rely on the linker replacing the tail call with a return.
2680   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2681     const GlobalValue *GV = G->getGlobal();
2682     const Triple &TT = getTargetMachine().getTargetTriple();
2683     if (GV->hasExternalWeakLinkage() &&
2684         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2685       return false;
2686   }
2687
2688   // Now we search for cases where we can use a tail call without changing the
2689   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2690   // concept.
2691
2692   // I want anyone implementing a new calling convention to think long and hard
2693   // about this assert.
2694   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2695          "Unexpected variadic calling convention");
2696
2697   if (isVarArg && !Outs.empty()) {
2698     // At least two cases here: if caller is fastcc then we can't have any
2699     // memory arguments (we'd be expected to clean up the stack afterwards). If
2700     // caller is C then we could potentially use its argument area.
2701
2702     // FIXME: for now we take the most conservative of these in both cases:
2703     // disallow all variadic memory operands.
2704     SmallVector<CCValAssign, 16> ArgLocs;
2705     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2706                    *DAG.getContext());
2707
2708     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2709     for (const CCValAssign &ArgLoc : ArgLocs)
2710       if (!ArgLoc.isRegLoc())
2711         return false;
2712   }
2713
2714   // If the calling conventions do not match, then we'd better make sure the
2715   // results are returned in the same way as what the caller expects.
2716   if (!CCMatch) {
2717     SmallVector<CCValAssign, 16> RVLocs1;
2718     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2719                     *DAG.getContext());
2720     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2721
2722     SmallVector<CCValAssign, 16> RVLocs2;
2723     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2724                     *DAG.getContext());
2725     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2726
2727     if (RVLocs1.size() != RVLocs2.size())
2728       return false;
2729     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2730       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2731         return false;
2732       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2733         return false;
2734       if (RVLocs1[i].isRegLoc()) {
2735         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2736           return false;
2737       } else {
2738         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2739           return false;
2740       }
2741     }
2742   }
2743
2744   // Nothing more to check if the callee is taking no arguments
2745   if (Outs.empty())
2746     return true;
2747
2748   SmallVector<CCValAssign, 16> ArgLocs;
2749   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2750                  *DAG.getContext());
2751
2752   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2753
2754   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2755
2756   // If the stack arguments for this call would fit into our own save area then
2757   // the call can be made tail.
2758   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2759 }
2760
2761 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2762                                                    SelectionDAG &DAG,
2763                                                    MachineFrameInfo *MFI,
2764                                                    int ClobberedFI) const {
2765   SmallVector<SDValue, 8> ArgChains;
2766   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2767   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2768
2769   // Include the original chain at the beginning of the list. When this is
2770   // used by target LowerCall hooks, this helps legalize find the
2771   // CALLSEQ_BEGIN node.
2772   ArgChains.push_back(Chain);
2773
2774   // Add a chain value for each stack argument corresponding
2775   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2776                             UE = DAG.getEntryNode().getNode()->use_end();
2777        U != UE; ++U)
2778     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2779       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2780         if (FI->getIndex() < 0) {
2781           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2782           int64_t InLastByte = InFirstByte;
2783           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2784
2785           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2786               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2787             ArgChains.push_back(SDValue(L, 1));
2788         }
2789
2790   // Build a tokenfactor for all the chains.
2791   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2792 }
2793
2794 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2795                                                    bool TailCallOpt) const {
2796   return CallCC == CallingConv::Fast && TailCallOpt;
2797 }
2798
2799 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2800   return CallCC == CallingConv::Fast;
2801 }
2802
2803 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2804 /// and add input and output parameter nodes.
2805 SDValue
2806 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2807                                  SmallVectorImpl<SDValue> &InVals) const {
2808   SelectionDAG &DAG = CLI.DAG;
2809   SDLoc &DL = CLI.DL;
2810   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2811   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2812   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2813   SDValue Chain = CLI.Chain;
2814   SDValue Callee = CLI.Callee;
2815   bool &IsTailCall = CLI.IsTailCall;
2816   CallingConv::ID CallConv = CLI.CallConv;
2817   bool IsVarArg = CLI.IsVarArg;
2818
2819   MachineFunction &MF = DAG.getMachineFunction();
2820   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2821   bool IsThisReturn = false;
2822
2823   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2824   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2825   bool IsSibCall = false;
2826
2827   if (IsTailCall) {
2828     // Check if it's really possible to do a tail call.
2829     IsTailCall = isEligibleForTailCallOptimization(
2830         Callee, CallConv, IsVarArg, IsStructRet,
2831         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2832     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2833       report_fatal_error("failed to perform tail call elimination on a call "
2834                          "site marked musttail");
2835
2836     // A sibling call is one where we're under the usual C ABI and not planning
2837     // to change that but can still do a tail call:
2838     if (!TailCallOpt && IsTailCall)
2839       IsSibCall = true;
2840
2841     if (IsTailCall)
2842       ++NumTailCalls;
2843   }
2844
2845   // Analyze operands of the call, assigning locations to each operand.
2846   SmallVector<CCValAssign, 16> ArgLocs;
2847   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2848                  *DAG.getContext());
2849
2850   if (IsVarArg) {
2851     // Handle fixed and variable vector arguments differently.
2852     // Variable vector arguments always go into memory.
2853     unsigned NumArgs = Outs.size();
2854
2855     for (unsigned i = 0; i != NumArgs; ++i) {
2856       MVT ArgVT = Outs[i].VT;
2857       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2858       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2859                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2860       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2861       assert(!Res && "Call operand has unhandled type");
2862       (void)Res;
2863     }
2864   } else {
2865     // At this point, Outs[].VT may already be promoted to i32. To correctly
2866     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2867     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2868     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2869     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2870     // LocVT.
2871     unsigned NumArgs = Outs.size();
2872     for (unsigned i = 0; i != NumArgs; ++i) {
2873       MVT ValVT = Outs[i].VT;
2874       // Get type of the original argument.
2875       EVT ActualVT = getValueType(DAG.getDataLayout(),
2876                                   CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2877                                   /*AllowUnknown*/ true);
2878       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2879       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2880       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2881       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2882         ValVT = MVT::i8;
2883       else if (ActualMVT == MVT::i16)
2884         ValVT = MVT::i16;
2885
2886       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2887       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2888       assert(!Res && "Call operand has unhandled type");
2889       (void)Res;
2890     }
2891   }
2892
2893   // Get a count of how many bytes are to be pushed on the stack.
2894   unsigned NumBytes = CCInfo.getNextStackOffset();
2895
2896   if (IsSibCall) {
2897     // Since we're not changing the ABI to make this a tail call, the memory
2898     // operands are already available in the caller's incoming argument space.
2899     NumBytes = 0;
2900   }
2901
2902   // FPDiff is the byte offset of the call's argument area from the callee's.
2903   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2904   // by this amount for a tail call. In a sibling call it must be 0 because the
2905   // caller will deallocate the entire stack and the callee still expects its
2906   // arguments to begin at SP+0. Completely unused for non-tail calls.
2907   int FPDiff = 0;
2908
2909   if (IsTailCall && !IsSibCall) {
2910     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2911
2912     // Since callee will pop argument stack as a tail call, we must keep the
2913     // popped size 16-byte aligned.
2914     NumBytes = RoundUpToAlignment(NumBytes, 16);
2915
2916     // FPDiff will be negative if this tail call requires more space than we
2917     // would automatically have in our incoming argument space. Positive if we
2918     // can actually shrink the stack.
2919     FPDiff = NumReusableBytes - NumBytes;
2920
2921     // The stack pointer must be 16-byte aligned at all times it's used for a
2922     // memory operation, which in practice means at *all* times and in
2923     // particular across call boundaries. Therefore our own arguments started at
2924     // a 16-byte aligned SP and the delta applied for the tail call should
2925     // satisfy the same constraint.
2926     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2927   }
2928
2929   // Adjust the stack pointer for the new arguments...
2930   // These operations are automatically eliminated by the prolog/epilog pass
2931   if (!IsSibCall)
2932     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2933                                                               true),
2934                                  DL);
2935
2936   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP,
2937                                         getPointerTy(DAG.getDataLayout()));
2938
2939   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2940   SmallVector<SDValue, 8> MemOpChains;
2941   auto PtrVT = getPointerTy(DAG.getDataLayout());
2942
2943   // Walk the register/memloc assignments, inserting copies/loads.
2944   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2945        ++i, ++realArgIdx) {
2946     CCValAssign &VA = ArgLocs[i];
2947     SDValue Arg = OutVals[realArgIdx];
2948     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2949
2950     // Promote the value if needed.
2951     switch (VA.getLocInfo()) {
2952     default:
2953       llvm_unreachable("Unknown loc info!");
2954     case CCValAssign::Full:
2955       break;
2956     case CCValAssign::SExt:
2957       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2958       break;
2959     case CCValAssign::ZExt:
2960       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2961       break;
2962     case CCValAssign::AExt:
2963       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2964         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2965         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2966         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2967       }
2968       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2969       break;
2970     case CCValAssign::BCvt:
2971       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2972       break;
2973     case CCValAssign::FPExt:
2974       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2975       break;
2976     }
2977
2978     if (VA.isRegLoc()) {
2979       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2980         assert(VA.getLocVT() == MVT::i64 &&
2981                "unexpected calling convention register assignment");
2982         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2983                "unexpected use of 'returned'");
2984         IsThisReturn = true;
2985       }
2986       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2987     } else {
2988       assert(VA.isMemLoc());
2989
2990       SDValue DstAddr;
2991       MachinePointerInfo DstInfo;
2992
2993       // FIXME: This works on big-endian for composite byvals, which are the
2994       // common case. It should also work for fundamental types too.
2995       uint32_t BEAlign = 0;
2996       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2997                                         : VA.getValVT().getSizeInBits();
2998       OpSize = (OpSize + 7) / 8;
2999       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
3000           !Flags.isInConsecutiveRegs()) {
3001         if (OpSize < 8)
3002           BEAlign = 8 - OpSize;
3003       }
3004       unsigned LocMemOffset = VA.getLocMemOffset();
3005       int32_t Offset = LocMemOffset + BEAlign;
3006       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3007       PtrOff = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3008
3009       if (IsTailCall) {
3010         Offset = Offset + FPDiff;
3011         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3012
3013         DstAddr = DAG.getFrameIndex(FI, PtrVT);
3014         DstInfo =
3015             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
3016
3017         // Make sure any stack arguments overlapping with where we're storing
3018         // are loaded before this eventual operation. Otherwise they'll be
3019         // clobbered.
3020         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
3021       } else {
3022         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3023
3024         DstAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3025         DstInfo = MachinePointerInfo::getStack(DAG.getMachineFunction(),
3026                                                LocMemOffset);
3027       }
3028
3029       if (Outs[i].Flags.isByVal()) {
3030         SDValue SizeNode =
3031             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
3032         SDValue Cpy = DAG.getMemcpy(
3033             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
3034             /*isVol = */ false, /*AlwaysInline = */ false,
3035             /*isTailCall = */ false,
3036             DstInfo, MachinePointerInfo());
3037
3038         MemOpChains.push_back(Cpy);
3039       } else {
3040         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
3041         // promoted to a legal register type i32, we should truncate Arg back to
3042         // i1/i8/i16.
3043         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
3044             VA.getValVT() == MVT::i16)
3045           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
3046
3047         SDValue Store =
3048             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
3049         MemOpChains.push_back(Store);
3050       }
3051     }
3052   }
3053
3054   if (!MemOpChains.empty())
3055     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
3056
3057   // Build a sequence of copy-to-reg nodes chained together with token chain
3058   // and flag operands which copy the outgoing args into the appropriate regs.
3059   SDValue InFlag;
3060   for (auto &RegToPass : RegsToPass) {
3061     Chain = DAG.getCopyToReg(Chain, DL, RegToPass.first,
3062                              RegToPass.second, InFlag);
3063     InFlag = Chain.getValue(1);
3064   }
3065
3066   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
3067   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
3068   // node so that legalize doesn't hack it.
3069   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3070       Subtarget->isTargetMachO()) {
3071     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3072       const GlobalValue *GV = G->getGlobal();
3073       bool InternalLinkage = GV->hasInternalLinkage();
3074       if (InternalLinkage)
3075         Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3076       else {
3077         Callee =
3078             DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_GOT);
3079         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3080       }
3081     } else if (ExternalSymbolSDNode *S =
3082                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
3083       const char *Sym = S->getSymbol();
3084       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, AArch64II::MO_GOT);
3085       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3086     }
3087   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3088     const GlobalValue *GV = G->getGlobal();
3089     Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3090   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3091     const char *Sym = S->getSymbol();
3092     Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, 0);
3093   }
3094
3095   // We don't usually want to end the call-sequence here because we would tidy
3096   // the frame up *after* the call, however in the ABI-changing tail-call case
3097   // we've carefully laid out the parameters so that when sp is reset they'll be
3098   // in the correct location.
3099   if (IsTailCall && !IsSibCall) {
3100     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3101                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
3102     InFlag = Chain.getValue(1);
3103   }
3104
3105   std::vector<SDValue> Ops;
3106   Ops.push_back(Chain);
3107   Ops.push_back(Callee);
3108
3109   if (IsTailCall) {
3110     // Each tail call may have to adjust the stack by a different amount, so
3111     // this information must travel along with the operation for eventual
3112     // consumption by emitEpilogue.
3113     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
3114   }
3115
3116   // Add argument registers to the end of the list so that they are known live
3117   // into the call.
3118   for (auto &RegToPass : RegsToPass)
3119     Ops.push_back(DAG.getRegister(RegToPass.first,
3120                                   RegToPass.second.getValueType()));
3121
3122   // Add a register mask operand representing the call-preserved registers.
3123   const uint32_t *Mask;
3124   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
3125   if (IsThisReturn) {
3126     // For 'this' returns, use the X0-preserving mask if applicable
3127     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
3128     if (!Mask) {
3129       IsThisReturn = false;
3130       Mask = TRI->getCallPreservedMask(MF, CallConv);
3131     }
3132   } else
3133     Mask = TRI->getCallPreservedMask(MF, CallConv);
3134
3135   assert(Mask && "Missing call preserved mask for calling convention");
3136   Ops.push_back(DAG.getRegisterMask(Mask));
3137
3138   if (InFlag.getNode())
3139     Ops.push_back(InFlag);
3140
3141   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3142
3143   // If we're doing a tall call, use a TC_RETURN here rather than an
3144   // actual call instruction.
3145   if (IsTailCall) {
3146     MF.getFrameInfo()->setHasTailCall();
3147     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
3148   }
3149
3150   // Returns a chain and a flag for retval copy to use.
3151   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
3152   InFlag = Chain.getValue(1);
3153
3154   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
3155                                 ? RoundUpToAlignment(NumBytes, 16)
3156                                 : 0;
3157
3158   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3159                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
3160                              InFlag, DL);
3161   if (!Ins.empty())
3162     InFlag = Chain.getValue(1);
3163
3164   // Handle result values, copying them out of physregs into vregs that we
3165   // return.
3166   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
3167                          InVals, IsThisReturn,
3168                          IsThisReturn ? OutVals[0] : SDValue());
3169 }
3170
3171 bool AArch64TargetLowering::CanLowerReturn(
3172     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
3173     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
3174   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3175                           ? RetCC_AArch64_WebKit_JS
3176                           : RetCC_AArch64_AAPCS;
3177   SmallVector<CCValAssign, 16> RVLocs;
3178   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
3179   return CCInfo.CheckReturn(Outs, RetCC);
3180 }
3181
3182 SDValue
3183 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
3184                                    bool isVarArg,
3185                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
3186                                    const SmallVectorImpl<SDValue> &OutVals,
3187                                    SDLoc DL, SelectionDAG &DAG) const {
3188   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3189                           ? RetCC_AArch64_WebKit_JS
3190                           : RetCC_AArch64_AAPCS;
3191   SmallVector<CCValAssign, 16> RVLocs;
3192   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
3193                  *DAG.getContext());
3194   CCInfo.AnalyzeReturn(Outs, RetCC);
3195
3196   // Copy the result values into the output registers.
3197   SDValue Flag;
3198   SmallVector<SDValue, 4> RetOps(1, Chain);
3199   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
3200        ++i, ++realRVLocIdx) {
3201     CCValAssign &VA = RVLocs[i];
3202     assert(VA.isRegLoc() && "Can only return in registers!");
3203     SDValue Arg = OutVals[realRVLocIdx];
3204
3205     switch (VA.getLocInfo()) {
3206     default:
3207       llvm_unreachable("Unknown loc info!");
3208     case CCValAssign::Full:
3209       if (Outs[i].ArgVT == MVT::i1) {
3210         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
3211         // value. This is strictly redundant on Darwin (which uses "zeroext
3212         // i1"), but will be optimised out before ISel.
3213         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
3214         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
3215       }
3216       break;
3217     case CCValAssign::BCvt:
3218       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
3219       break;
3220     }
3221
3222     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
3223     Flag = Chain.getValue(1);
3224     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
3225   }
3226
3227   RetOps[0] = Chain; // Update chain.
3228
3229   // Add the flag if we have it.
3230   if (Flag.getNode())
3231     RetOps.push_back(Flag);
3232
3233   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
3234 }
3235
3236 //===----------------------------------------------------------------------===//
3237 //  Other Lowering Code
3238 //===----------------------------------------------------------------------===//
3239
3240 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
3241                                                   SelectionDAG &DAG) const {
3242   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3243   SDLoc DL(Op);
3244   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
3245   const GlobalValue *GV = GN->getGlobal();
3246   unsigned char OpFlags =
3247       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
3248
3249   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
3250          "unexpected offset in global node");
3251
3252   // This also catched the large code model case for Darwin.
3253   if ((OpFlags & AArch64II::MO_GOT) != 0) {
3254     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
3255     // FIXME: Once remat is capable of dealing with instructions with register
3256     // operands, expand this into two nodes instead of using a wrapper node.
3257     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3258   }
3259
3260   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
3261     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3262            "use of MO_CONSTPOOL only supported on small model");
3263     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3264     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3265     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3266     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3267     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3268     SDValue GlobalAddr = DAG.getLoad(
3269         PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3270         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
3271         /*isVolatile=*/false,
3272         /*isNonTemporal=*/true,
3273         /*isInvariant=*/true, 8);
3274     if (GN->getOffset() != 0)
3275       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3276                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3277     return GlobalAddr;
3278   }
3279
3280   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3281     const unsigned char MO_NC = AArch64II::MO_NC;
3282     return DAG.getNode(
3283         AArch64ISD::WrapperLarge, DL, PtrVT,
3284         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3285         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3286         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3287         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3288   } else {
3289     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3290     // the only correct model on Darwin.
3291     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3292                                             OpFlags | AArch64II::MO_PAGE);
3293     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3294     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3295
3296     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3297     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3298   }
3299 }
3300
3301 /// \brief Convert a TLS address reference into the correct sequence of loads
3302 /// and calls to compute the variable's address (for Darwin, currently) and
3303 /// return an SDValue containing the final node.
3304
3305 /// Darwin only has one TLS scheme which must be capable of dealing with the
3306 /// fully general situation, in the worst case. This means:
3307 ///     + "extern __thread" declaration.
3308 ///     + Defined in a possibly unknown dynamic library.
3309 ///
3310 /// The general system is that each __thread variable has a [3 x i64] descriptor
3311 /// which contains information used by the runtime to calculate the address. The
3312 /// only part of this the compiler needs to know about is the first xword, which
3313 /// contains a function pointer that must be called with the address of the
3314 /// entire descriptor in "x0".
3315 ///
3316 /// Since this descriptor may be in a different unit, in general even the
3317 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3318 /// is:
3319 ///     adrp x0, _var@TLVPPAGE
3320 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3321 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3322 ///                                      ; the function pointer
3323 ///     blr x1                           ; Uses descriptor address in x0
3324 ///     ; Address of _var is now in x0.
3325 ///
3326 /// If the address of _var's descriptor *is* known to the linker, then it can
3327 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3328 /// a slight efficiency gain.
3329 SDValue
3330 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3331                                                    SelectionDAG &DAG) const {
3332   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3333
3334   SDLoc DL(Op);
3335   MVT PtrVT = getPointerTy(DAG.getDataLayout());
3336   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3337
3338   SDValue TLVPAddr =
3339       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3340   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3341
3342   // The first entry in the descriptor is a function pointer that we must call
3343   // to obtain the address of the variable.
3344   SDValue Chain = DAG.getEntryNode();
3345   SDValue FuncTLVGet =
3346       DAG.getLoad(MVT::i64, DL, Chain, DescAddr,
3347                   MachinePointerInfo::getGOT(DAG.getMachineFunction()), false,
3348                   true, true, 8);
3349   Chain = FuncTLVGet.getValue(1);
3350
3351   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3352   MFI->setAdjustsStack(true);
3353
3354   // TLS calls preserve all registers except those that absolutely must be
3355   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3356   // silly).
3357   const uint32_t *Mask =
3358       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3359
3360   // Finally, we can make the call. This is just a degenerate version of a
3361   // normal AArch64 call node: x0 takes the address of the descriptor, and
3362   // returns the address of the variable in this thread.
3363   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3364   Chain =
3365       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3366                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3367                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3368   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3369 }
3370
3371 /// When accessing thread-local variables under either the general-dynamic or
3372 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3373 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3374 /// is a function pointer to carry out the resolution.
3375 ///
3376 /// The sequence is:
3377 ///    adrp  x0, :tlsdesc:var
3378 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3379 ///    add   x0, x0, #:tlsdesc_lo12:var
3380 ///    .tlsdesccall var
3381 ///    blr   x1
3382 ///    (TPIDR_EL0 offset now in x0)
3383 ///
3384 ///  The above sequence must be produced unscheduled, to enable the linker to
3385 ///  optimize/relax this sequence.
3386 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3387 ///  above sequence, and expanded really late in the compilation flow, to ensure
3388 ///  the sequence is produced as per above.
3389 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3390                                                       SelectionDAG &DAG) const {
3391   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3392
3393   SDValue Chain = DAG.getEntryNode();
3394   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3395
3396   SmallVector<SDValue, 2> Ops;
3397   Ops.push_back(Chain);
3398   Ops.push_back(SymAddr);
3399
3400   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3401   SDValue Glue = Chain.getValue(1);
3402
3403   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3404 }
3405
3406 SDValue
3407 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3408                                                 SelectionDAG &DAG) const {
3409   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3410   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3411          "ELF TLS only supported in small memory model");
3412   // Different choices can be made for the maximum size of the TLS area for a
3413   // module. For the small address model, the default TLS size is 16MiB and the
3414   // maximum TLS size is 4GiB.
3415   // FIXME: add -mtls-size command line option and make it control the 16MiB
3416   // vs. 4GiB code sequence generation.
3417   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3418
3419   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3420
3421   if (DAG.getTarget().Options.EmulatedTLS)
3422     return LowerToTLSEmulatedModel(GA, DAG);
3423
3424   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3425     if (Model == TLSModel::LocalDynamic)
3426       Model = TLSModel::GeneralDynamic;
3427   }
3428
3429   SDValue TPOff;
3430   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3431   SDLoc DL(Op);
3432   const GlobalValue *GV = GA->getGlobal();
3433
3434   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3435
3436   if (Model == TLSModel::LocalExec) {
3437     SDValue HiVar = DAG.getTargetGlobalAddress(
3438         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3439     SDValue LoVar = DAG.getTargetGlobalAddress(
3440         GV, DL, PtrVT, 0,
3441         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3442
3443     SDValue TPWithOff_lo =
3444         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3445                                    HiVar,
3446                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3447                 0);
3448     SDValue TPWithOff =
3449         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3450                                    LoVar,
3451                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3452                 0);
3453     return TPWithOff;
3454   } else if (Model == TLSModel::InitialExec) {
3455     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3456     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3457   } else if (Model == TLSModel::LocalDynamic) {
3458     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3459     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3460     // the beginning of the module's TLS region, followed by a DTPREL offset
3461     // calculation.
3462
3463     // These accesses will need deduplicating if there's more than one.
3464     AArch64FunctionInfo *MFI =
3465         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3466     MFI->incNumLocalDynamicTLSAccesses();
3467
3468     // The call needs a relocation too for linker relaxation. It doesn't make
3469     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3470     // the address.
3471     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3472                                                   AArch64II::MO_TLS);
3473
3474     // Now we can calculate the offset from TPIDR_EL0 to this module's
3475     // thread-local area.
3476     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3477
3478     // Now use :dtprel_whatever: operations to calculate this variable's offset
3479     // in its thread-storage area.
3480     SDValue HiVar = DAG.getTargetGlobalAddress(
3481         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3482     SDValue LoVar = DAG.getTargetGlobalAddress(
3483         GV, DL, MVT::i64, 0,
3484         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3485
3486     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3487                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3488                     0);
3489     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3490                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3491                     0);
3492   } else if (Model == TLSModel::GeneralDynamic) {
3493     // The call needs a relocation too for linker relaxation. It doesn't make
3494     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3495     // the address.
3496     SDValue SymAddr =
3497         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3498
3499     // Finally we can make a call to calculate the offset from tpidr_el0.
3500     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3501   } else
3502     llvm_unreachable("Unsupported ELF TLS access model");
3503
3504   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3505 }
3506
3507 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3508                                                      SelectionDAG &DAG) const {
3509   if (Subtarget->isTargetDarwin())
3510     return LowerDarwinGlobalTLSAddress(Op, DAG);
3511   else if (Subtarget->isTargetELF())
3512     return LowerELFGlobalTLSAddress(Op, DAG);
3513
3514   llvm_unreachable("Unexpected platform trying to use TLS");
3515 }
3516 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3517   SDValue Chain = Op.getOperand(0);
3518   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3519   SDValue LHS = Op.getOperand(2);
3520   SDValue RHS = Op.getOperand(3);
3521   SDValue Dest = Op.getOperand(4);
3522   SDLoc dl(Op);
3523
3524   // Handle f128 first, since lowering it will result in comparing the return
3525   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3526   // is expecting to deal with.
3527   if (LHS.getValueType() == MVT::f128) {
3528     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3529
3530     // If softenSetCCOperands returned a scalar, we need to compare the result
3531     // against zero to select between true and false values.
3532     if (!RHS.getNode()) {
3533       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3534       CC = ISD::SETNE;
3535     }
3536   }
3537
3538   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3539   // instruction.
3540   unsigned Opc = LHS.getOpcode();
3541   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3542       cast<ConstantSDNode>(RHS)->isOne() &&
3543       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3544        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3545     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3546            "Unexpected condition code.");
3547     // Only lower legal XALUO ops.
3548     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3549       return SDValue();
3550
3551     // The actual operation with overflow check.
3552     AArch64CC::CondCode OFCC;
3553     SDValue Value, Overflow;
3554     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3555
3556     if (CC == ISD::SETNE)
3557       OFCC = getInvertedCondCode(OFCC);
3558     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3559
3560     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3561                        Overflow);
3562   }
3563
3564   if (LHS.getValueType().isInteger()) {
3565     assert((LHS.getValueType() == RHS.getValueType()) &&
3566            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3567
3568     // If the RHS of the comparison is zero, we can potentially fold this
3569     // to a specialized branch.
3570     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3571     if (RHSC && RHSC->getZExtValue() == 0) {
3572       if (CC == ISD::SETEQ) {
3573         // See if we can use a TBZ to fold in an AND as well.
3574         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3575         // out of bounds, a late MI-layer pass rewrites branches.
3576         // 403.gcc is an example that hits this case.
3577         if (LHS.getOpcode() == ISD::AND &&
3578             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3579             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3580           SDValue Test = LHS.getOperand(0);
3581           uint64_t Mask = LHS.getConstantOperandVal(1);
3582           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3583                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3584                              Dest);
3585         }
3586
3587         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3588       } else if (CC == ISD::SETNE) {
3589         // See if we can use a TBZ to fold in an AND as well.
3590         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3591         // out of bounds, a late MI-layer pass rewrites branches.
3592         // 403.gcc is an example that hits this case.
3593         if (LHS.getOpcode() == ISD::AND &&
3594             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3595             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3596           SDValue Test = LHS.getOperand(0);
3597           uint64_t Mask = LHS.getConstantOperandVal(1);
3598           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3599                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3600                              Dest);
3601         }
3602
3603         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3604       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3605         // Don't combine AND since emitComparison converts the AND to an ANDS
3606         // (a.k.a. TST) and the test in the test bit and branch instruction
3607         // becomes redundant.  This would also increase register pressure.
3608         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3609         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3610                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3611       }
3612     }
3613     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3614         LHS.getOpcode() != ISD::AND) {
3615       // Don't combine AND since emitComparison converts the AND to an ANDS
3616       // (a.k.a. TST) and the test in the test bit and branch instruction
3617       // becomes redundant.  This would also increase register pressure.
3618       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3619       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3620                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3621     }
3622
3623     SDValue CCVal;
3624     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3625     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3626                        Cmp);
3627   }
3628
3629   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3630
3631   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3632   // clean.  Some of them require two branches to implement.
3633   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3634   AArch64CC::CondCode CC1, CC2;
3635   changeFPCCToAArch64CC(CC, CC1, CC2);
3636   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3637   SDValue BR1 =
3638       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3639   if (CC2 != AArch64CC::AL) {
3640     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3641     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3642                        Cmp);
3643   }
3644
3645   return BR1;
3646 }
3647
3648 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3649                                               SelectionDAG &DAG) const {
3650   EVT VT = Op.getValueType();
3651   SDLoc DL(Op);
3652
3653   SDValue In1 = Op.getOperand(0);
3654   SDValue In2 = Op.getOperand(1);
3655   EVT SrcVT = In2.getValueType();
3656
3657   if (SrcVT.bitsLT(VT))
3658     In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3659   else if (SrcVT.bitsGT(VT))
3660     In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0, DL));
3661
3662   EVT VecVT;
3663   EVT EltVT;
3664   uint64_t EltMask;
3665   SDValue VecVal1, VecVal2;
3666   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3667     EltVT = MVT::i32;
3668     VecVT = (VT == MVT::v2f32 ? MVT::v2i32 : MVT::v4i32);
3669     EltMask = 0x80000000ULL;
3670
3671     if (!VT.isVector()) {
3672       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3673                                           DAG.getUNDEF(VecVT), In1);
3674       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3675                                           DAG.getUNDEF(VecVT), In2);
3676     } else {
3677       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3678       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3679     }
3680   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3681     EltVT = MVT::i64;
3682     VecVT = MVT::v2i64;
3683
3684     // We want to materialize a mask with the high bit set, but the AdvSIMD
3685     // immediate moves cannot materialize that in a single instruction for
3686     // 64-bit elements. Instead, materialize zero and then negate it.
3687     EltMask = 0;
3688
3689     if (!VT.isVector()) {
3690       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3691                                           DAG.getUNDEF(VecVT), In1);
3692       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3693                                           DAG.getUNDEF(VecVT), In2);
3694     } else {
3695       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3696       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3697     }
3698   } else {
3699     llvm_unreachable("Invalid type for copysign!");
3700   }
3701
3702   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3703
3704   // If we couldn't materialize the mask above, then the mask vector will be
3705   // the zero vector, and we need to negate it here.
3706   if (VT == MVT::f64 || VT == MVT::v2f64) {
3707     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3708     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3709     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3710   }
3711
3712   SDValue Sel =
3713       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3714
3715   if (VT == MVT::f32)
3716     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3717   else if (VT == MVT::f64)
3718     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3719   else
3720     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3721 }
3722
3723 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3724   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3725           Attribute::NoImplicitFloat))
3726     return SDValue();
3727
3728   if (!Subtarget->hasNEON())
3729     return SDValue();
3730
3731   // While there is no integer popcount instruction, it can
3732   // be more efficiently lowered to the following sequence that uses
3733   // AdvSIMD registers/instructions as long as the copies to/from
3734   // the AdvSIMD registers are cheap.
3735   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3736   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3737   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3738   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3739   SDValue Val = Op.getOperand(0);
3740   SDLoc DL(Op);
3741   EVT VT = Op.getValueType();
3742
3743   if (VT == MVT::i32)
3744     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3745   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3746
3747   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3748   SDValue UaddLV = DAG.getNode(
3749       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3750       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3751
3752   if (VT == MVT::i64)
3753     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3754   return UaddLV;
3755 }
3756
3757 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3758
3759   if (Op.getValueType().isVector())
3760     return LowerVSETCC(Op, DAG);
3761
3762   SDValue LHS = Op.getOperand(0);
3763   SDValue RHS = Op.getOperand(1);
3764   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3765   SDLoc dl(Op);
3766
3767   // We chose ZeroOrOneBooleanContents, so use zero and one.
3768   EVT VT = Op.getValueType();
3769   SDValue TVal = DAG.getConstant(1, dl, VT);
3770   SDValue FVal = DAG.getConstant(0, dl, VT);
3771
3772   // Handle f128 first, since one possible outcome is a normal integer
3773   // comparison which gets picked up by the next if statement.
3774   if (LHS.getValueType() == MVT::f128) {
3775     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3776
3777     // If softenSetCCOperands returned a scalar, use it.
3778     if (!RHS.getNode()) {
3779       assert(LHS.getValueType() == Op.getValueType() &&
3780              "Unexpected setcc expansion!");
3781       return LHS;
3782     }
3783   }
3784
3785   if (LHS.getValueType().isInteger()) {
3786     SDValue CCVal;
3787     SDValue Cmp =
3788         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3789
3790     // Note that we inverted the condition above, so we reverse the order of
3791     // the true and false operands here.  This will allow the setcc to be
3792     // matched to a single CSINC instruction.
3793     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3794   }
3795
3796   // Now we know we're dealing with FP values.
3797   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3798
3799   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3800   // and do the comparison.
3801   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3802
3803   AArch64CC::CondCode CC1, CC2;
3804   changeFPCCToAArch64CC(CC, CC1, CC2);
3805   if (CC2 == AArch64CC::AL) {
3806     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3807     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3808
3809     // Note that we inverted the condition above, so we reverse the order of
3810     // the true and false operands here.  This will allow the setcc to be
3811     // matched to a single CSINC instruction.
3812     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3813   } else {
3814     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3815     // totally clean.  Some of them require two CSELs to implement.  As is in
3816     // this case, we emit the first CSEL and then emit a second using the output
3817     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3818
3819     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3820     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3821     SDValue CS1 =
3822         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3823
3824     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3825     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3826   }
3827 }
3828
3829 /// A SELECT_CC operation is really some kind of max or min if both values being
3830 /// compared are, in some sense, equal to the results in either case. However,
3831 /// it is permissible to compare f32 values and produce directly extended f64
3832 /// values.
3833 ///
3834 /// Extending the comparison operands would also be allowed, but is less likely
3835 /// to happen in practice since their use is right here. Note that truncate
3836 /// operations would *not* be semantically equivalent.
3837 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3838   if (Cmp == Result)
3839     return (Cmp.getValueType() == MVT::f32 ||
3840             Cmp.getValueType() == MVT::f64);
3841
3842   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3843   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3844   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3845       Result.getValueType() == MVT::f64) {
3846     bool Lossy;
3847     APFloat CmpVal = CCmp->getValueAPF();
3848     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3849     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3850   }
3851
3852   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3853 }
3854
3855 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3856                                               SDValue RHS, SDValue TVal,
3857                                               SDValue FVal, SDLoc dl,
3858                                               SelectionDAG &DAG) const {
3859   // Handle f128 first, because it will result in a comparison of some RTLIB
3860   // call result against zero.
3861   if (LHS.getValueType() == MVT::f128) {
3862     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3863
3864     // If softenSetCCOperands returned a scalar, we need to compare the result
3865     // against zero to select between true and false values.
3866     if (!RHS.getNode()) {
3867       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3868       CC = ISD::SETNE;
3869     }
3870   }
3871
3872   // Handle integers first.
3873   if (LHS.getValueType().isInteger()) {
3874     assert((LHS.getValueType() == RHS.getValueType()) &&
3875            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3876
3877     unsigned Opcode = AArch64ISD::CSEL;
3878
3879     // If both the TVal and the FVal are constants, see if we can swap them in
3880     // order to for a CSINV or CSINC out of them.
3881     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3882     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3883
3884     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3885       std::swap(TVal, FVal);
3886       std::swap(CTVal, CFVal);
3887       CC = ISD::getSetCCInverse(CC, true);
3888     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3889       std::swap(TVal, FVal);
3890       std::swap(CTVal, CFVal);
3891       CC = ISD::getSetCCInverse(CC, true);
3892     } else if (TVal.getOpcode() == ISD::XOR) {
3893       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3894       // with a CSINV rather than a CSEL.
3895       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3896
3897       if (CVal && CVal->isAllOnesValue()) {
3898         std::swap(TVal, FVal);
3899         std::swap(CTVal, CFVal);
3900         CC = ISD::getSetCCInverse(CC, true);
3901       }
3902     } else if (TVal.getOpcode() == ISD::SUB) {
3903       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3904       // that we can match with a CSNEG rather than a CSEL.
3905       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3906
3907       if (CVal && CVal->isNullValue()) {
3908         std::swap(TVal, FVal);
3909         std::swap(CTVal, CFVal);
3910         CC = ISD::getSetCCInverse(CC, true);
3911       }
3912     } else if (CTVal && CFVal) {
3913       const int64_t TrueVal = CTVal->getSExtValue();
3914       const int64_t FalseVal = CFVal->getSExtValue();
3915       bool Swap = false;
3916
3917       // If both TVal and FVal are constants, see if FVal is the
3918       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3919       // instead of a CSEL in that case.
3920       if (TrueVal == ~FalseVal) {
3921         Opcode = AArch64ISD::CSINV;
3922       } else if (TrueVal == -FalseVal) {
3923         Opcode = AArch64ISD::CSNEG;
3924       } else if (TVal.getValueType() == MVT::i32) {
3925         // If our operands are only 32-bit wide, make sure we use 32-bit
3926         // arithmetic for the check whether we can use CSINC. This ensures that
3927         // the addition in the check will wrap around properly in case there is
3928         // an overflow (which would not be the case if we do the check with
3929         // 64-bit arithmetic).
3930         const uint32_t TrueVal32 = CTVal->getZExtValue();
3931         const uint32_t FalseVal32 = CFVal->getZExtValue();
3932
3933         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3934           Opcode = AArch64ISD::CSINC;
3935
3936           if (TrueVal32 > FalseVal32) {
3937             Swap = true;
3938           }
3939         }
3940         // 64-bit check whether we can use CSINC.
3941       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3942         Opcode = AArch64ISD::CSINC;
3943
3944         if (TrueVal > FalseVal) {
3945           Swap = true;
3946         }
3947       }
3948
3949       // Swap TVal and FVal if necessary.
3950       if (Swap) {
3951         std::swap(TVal, FVal);
3952         std::swap(CTVal, CFVal);
3953         CC = ISD::getSetCCInverse(CC, true);
3954       }
3955
3956       if (Opcode != AArch64ISD::CSEL) {
3957         // Drop FVal since we can get its value by simply inverting/negating
3958         // TVal.
3959         FVal = TVal;
3960       }
3961     }
3962
3963     SDValue CCVal;
3964     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3965
3966     EVT VT = TVal.getValueType();
3967     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3968   }
3969
3970   // Now we know we're dealing with FP values.
3971   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3972   assert(LHS.getValueType() == RHS.getValueType());
3973   EVT VT = TVal.getValueType();
3974   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3975
3976   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3977   // clean.  Some of them require two CSELs to implement.
3978   AArch64CC::CondCode CC1, CC2;
3979   changeFPCCToAArch64CC(CC, CC1, CC2);
3980   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3981   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3982
3983   // If we need a second CSEL, emit it, using the output of the first as the
3984   // RHS.  We're effectively OR'ing the two CC's together.
3985   if (CC2 != AArch64CC::AL) {
3986     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3987     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3988   }
3989
3990   // Otherwise, return the output of the first CSEL.
3991   return CS1;
3992 }
3993
3994 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3995                                               SelectionDAG &DAG) const {
3996   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3997   SDValue LHS = Op.getOperand(0);
3998   SDValue RHS = Op.getOperand(1);
3999   SDValue TVal = Op.getOperand(2);
4000   SDValue FVal = Op.getOperand(3);
4001   SDLoc DL(Op);
4002   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4003 }
4004
4005 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
4006                                            SelectionDAG &DAG) const {
4007   SDValue CCVal = Op->getOperand(0);
4008   SDValue TVal = Op->getOperand(1);
4009   SDValue FVal = Op->getOperand(2);
4010   SDLoc DL(Op);
4011
4012   unsigned Opc = CCVal.getOpcode();
4013   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
4014   // instruction.
4015   if (CCVal.getResNo() == 1 &&
4016       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
4017        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
4018     // Only lower legal XALUO ops.
4019     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
4020       return SDValue();
4021
4022     AArch64CC::CondCode OFCC;
4023     SDValue Value, Overflow;
4024     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
4025     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
4026
4027     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
4028                        CCVal, Overflow);
4029   }
4030
4031   // Lower it the same way as we would lower a SELECT_CC node.
4032   ISD::CondCode CC;
4033   SDValue LHS, RHS;
4034   if (CCVal.getOpcode() == ISD::SETCC) {
4035     LHS = CCVal.getOperand(0);
4036     RHS = CCVal.getOperand(1);
4037     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
4038   } else {
4039     LHS = CCVal;
4040     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
4041     CC = ISD::SETNE;
4042   }
4043   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4044 }
4045
4046 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
4047                                               SelectionDAG &DAG) const {
4048   // Jump table entries as PC relative offsets. No additional tweaking
4049   // is necessary here. Just get the address of the jump table.
4050   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4051   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4052   SDLoc DL(Op);
4053
4054   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4055       !Subtarget->isTargetMachO()) {
4056     const unsigned char MO_NC = AArch64II::MO_NC;
4057     return DAG.getNode(
4058         AArch64ISD::WrapperLarge, DL, PtrVT,
4059         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
4060         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
4061         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
4062         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4063                                AArch64II::MO_G0 | MO_NC));
4064   }
4065
4066   SDValue Hi =
4067       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
4068   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4069                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4070   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4071   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4072 }
4073
4074 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
4075                                                  SelectionDAG &DAG) const {
4076   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4077   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4078   SDLoc DL(Op);
4079
4080   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
4081     // Use the GOT for the large code model on iOS.
4082     if (Subtarget->isTargetMachO()) {
4083       SDValue GotAddr = DAG.getTargetConstantPool(
4084           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4085           AArch64II::MO_GOT);
4086       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
4087     }
4088
4089     const unsigned char MO_NC = AArch64II::MO_NC;
4090     return DAG.getNode(
4091         AArch64ISD::WrapperLarge, DL, PtrVT,
4092         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4093                                   CP->getOffset(), AArch64II::MO_G3),
4094         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4095                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
4096         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4097                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
4098         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4099                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
4100   } else {
4101     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
4102     // ELF, the only valid one on Darwin.
4103     SDValue Hi =
4104         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4105                                   CP->getOffset(), AArch64II::MO_PAGE);
4106     SDValue Lo = DAG.getTargetConstantPool(
4107         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4108         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4109
4110     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4111     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4112   }
4113 }
4114
4115 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
4116                                                SelectionDAG &DAG) const {
4117   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4118   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4119   SDLoc DL(Op);
4120   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4121       !Subtarget->isTargetMachO()) {
4122     const unsigned char MO_NC = AArch64II::MO_NC;
4123     return DAG.getNode(
4124         AArch64ISD::WrapperLarge, DL, PtrVT,
4125         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
4126         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
4127         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
4128         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
4129   } else {
4130     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
4131     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
4132                                                              AArch64II::MO_NC);
4133     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4134     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4135   }
4136 }
4137
4138 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
4139                                                  SelectionDAG &DAG) const {
4140   AArch64FunctionInfo *FuncInfo =
4141       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
4142
4143   SDLoc DL(Op);
4144   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(),
4145                                  getPointerTy(DAG.getDataLayout()));
4146   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4147   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
4148                       MachinePointerInfo(SV), false, false, 0);
4149 }
4150
4151 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
4152                                                 SelectionDAG &DAG) const {
4153   // The layout of the va_list struct is specified in the AArch64 Procedure Call
4154   // Standard, section B.3.
4155   MachineFunction &MF = DAG.getMachineFunction();
4156   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4157   auto PtrVT = getPointerTy(DAG.getDataLayout());
4158   SDLoc DL(Op);
4159
4160   SDValue Chain = Op.getOperand(0);
4161   SDValue VAList = Op.getOperand(1);
4162   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4163   SmallVector<SDValue, 4> MemOps;
4164
4165   // void *__stack at offset 0
4166   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), PtrVT);
4167   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
4168                                 MachinePointerInfo(SV), false, false, 8));
4169
4170   // void *__gr_top at offset 8
4171   int GPRSize = FuncInfo->getVarArgsGPRSize();
4172   if (GPRSize > 0) {
4173     SDValue GRTop, GRTopAddr;
4174
4175     GRTopAddr =
4176         DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(8, DL, PtrVT));
4177
4178     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), PtrVT);
4179     GRTop = DAG.getNode(ISD::ADD, DL, PtrVT, GRTop,
4180                         DAG.getConstant(GPRSize, DL, PtrVT));
4181
4182     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
4183                                   MachinePointerInfo(SV, 8), false, false, 8));
4184   }
4185
4186   // void *__vr_top at offset 16
4187   int FPRSize = FuncInfo->getVarArgsFPRSize();
4188   if (FPRSize > 0) {
4189     SDValue VRTop, VRTopAddr;
4190     VRTopAddr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4191                             DAG.getConstant(16, DL, PtrVT));
4192
4193     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), PtrVT);
4194     VRTop = DAG.getNode(ISD::ADD, DL, PtrVT, VRTop,
4195                         DAG.getConstant(FPRSize, DL, PtrVT));
4196
4197     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
4198                                   MachinePointerInfo(SV, 16), false, false, 8));
4199   }
4200
4201   // int __gr_offs at offset 24
4202   SDValue GROffsAddr =
4203       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(24, DL, PtrVT));
4204   MemOps.push_back(DAG.getStore(Chain, DL,
4205                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
4206                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
4207                                 false, 4));
4208
4209   // int __vr_offs at offset 28
4210   SDValue VROffsAddr =
4211       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(28, DL, PtrVT));
4212   MemOps.push_back(DAG.getStore(Chain, DL,
4213                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
4214                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
4215                                 false, 4));
4216
4217   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
4218 }
4219
4220 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
4221                                             SelectionDAG &DAG) const {
4222   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
4223                                      : LowerAAPCS_VASTART(Op, DAG);
4224 }
4225
4226 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
4227                                            SelectionDAG &DAG) const {
4228   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
4229   // pointer.
4230   SDLoc DL(Op);
4231   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
4232   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
4233   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
4234
4235   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
4236                        Op.getOperand(2),
4237                        DAG.getConstant(VaListSize, DL, MVT::i32),
4238                        8, false, false, false, MachinePointerInfo(DestSV),
4239                        MachinePointerInfo(SrcSV));
4240 }
4241
4242 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
4243   assert(Subtarget->isTargetDarwin() &&
4244          "automatic va_arg instruction only works on Darwin");
4245
4246   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4247   EVT VT = Op.getValueType();
4248   SDLoc DL(Op);
4249   SDValue Chain = Op.getOperand(0);
4250   SDValue Addr = Op.getOperand(1);
4251   unsigned Align = Op.getConstantOperandVal(3);
4252   auto PtrVT = getPointerTy(DAG.getDataLayout());
4253
4254   SDValue VAList = DAG.getLoad(PtrVT, DL, Chain, Addr, MachinePointerInfo(V),
4255                                false, false, false, 0);
4256   Chain = VAList.getValue(1);
4257
4258   if (Align > 8) {
4259     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4260     VAList = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4261                          DAG.getConstant(Align - 1, DL, PtrVT));
4262     VAList = DAG.getNode(ISD::AND, DL, PtrVT, VAList,
4263                          DAG.getConstant(-(int64_t)Align, DL, PtrVT));
4264   }
4265
4266   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4267   uint64_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
4268
4269   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4270   // up to 64 bits.  At the very least, we have to increase the striding of the
4271   // vaargs list to match this, and for FP values we need to introduce
4272   // FP_ROUND nodes as well.
4273   if (VT.isInteger() && !VT.isVector())
4274     ArgSize = 8;
4275   bool NeedFPTrunc = false;
4276   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4277     ArgSize = 8;
4278     NeedFPTrunc = true;
4279   }
4280
4281   // Increment the pointer, VAList, to the next vaarg
4282   SDValue VANext = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4283                                DAG.getConstant(ArgSize, DL, PtrVT));
4284   // Store the incremented VAList to the legalized pointer
4285   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4286                                  false, false, 0);
4287
4288   // Load the actual argument out of the pointer VAList
4289   if (NeedFPTrunc) {
4290     // Load the value as an f64.
4291     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4292                                  MachinePointerInfo(), false, false, false, 0);
4293     // Round the value down to an f32.
4294     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4295                                    DAG.getIntPtrConstant(1, DL));
4296     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4297     // Merge the rounded value with the chain output of the load.
4298     return DAG.getMergeValues(Ops, DL);
4299   }
4300
4301   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4302                      false, false, 0);
4303 }
4304
4305 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4306                                               SelectionDAG &DAG) const {
4307   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4308   MFI->setFrameAddressIsTaken(true);
4309
4310   EVT VT = Op.getValueType();
4311   SDLoc DL(Op);
4312   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4313   SDValue FrameAddr =
4314       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4315   while (Depth--)
4316     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4317                             MachinePointerInfo(), false, false, false, 0);
4318   return FrameAddr;
4319 }
4320
4321 // FIXME? Maybe this could be a TableGen attribute on some registers and
4322 // this table could be generated automatically from RegInfo.
4323 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName, EVT VT,
4324                                                   SelectionDAG &DAG) const {
4325   unsigned Reg = StringSwitch<unsigned>(RegName)
4326                        .Case("sp", AArch64::SP)
4327                        .Default(0);
4328   if (Reg)
4329     return Reg;
4330   report_fatal_error(Twine("Invalid register name \""
4331                               + StringRef(RegName)  + "\"."));
4332 }
4333
4334 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4335                                                SelectionDAG &DAG) const {
4336   MachineFunction &MF = DAG.getMachineFunction();
4337   MachineFrameInfo *MFI = MF.getFrameInfo();
4338   MFI->setReturnAddressIsTaken(true);
4339
4340   EVT VT = Op.getValueType();
4341   SDLoc DL(Op);
4342   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4343   if (Depth) {
4344     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4345     SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
4346     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4347                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4348                        MachinePointerInfo(), false, false, false, 0);
4349   }
4350
4351   // Return LR, which contains the return address. Mark it an implicit live-in.
4352   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4353   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4354 }
4355
4356 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4357 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4358 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4359                                                     SelectionDAG &DAG) const {
4360   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4361   EVT VT = Op.getValueType();
4362   unsigned VTBits = VT.getSizeInBits();
4363   SDLoc dl(Op);
4364   SDValue ShOpLo = Op.getOperand(0);
4365   SDValue ShOpHi = Op.getOperand(1);
4366   SDValue ShAmt = Op.getOperand(2);
4367   SDValue ARMcc;
4368   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4369
4370   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4371
4372   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4373                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4374   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4375   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4376                                    DAG.getConstant(VTBits, dl, MVT::i64));
4377   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4378
4379   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4380                                ISD::SETGE, dl, DAG);
4381   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4382
4383   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4384   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4385   SDValue Lo =
4386       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4387
4388   // AArch64 shifts larger than the register width are wrapped rather than
4389   // clamped, so we can't just emit "hi >> x".
4390   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4391   SDValue TrueValHi = Opc == ISD::SRA
4392                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4393                                         DAG.getConstant(VTBits - 1, dl,
4394                                                         MVT::i64))
4395                           : DAG.getConstant(0, dl, VT);
4396   SDValue Hi =
4397       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4398
4399   SDValue Ops[2] = { Lo, Hi };
4400   return DAG.getMergeValues(Ops, dl);
4401 }
4402
4403 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4404 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4405 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4406                                                  SelectionDAG &DAG) const {
4407   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4408   EVT VT = Op.getValueType();
4409   unsigned VTBits = VT.getSizeInBits();
4410   SDLoc dl(Op);
4411   SDValue ShOpLo = Op.getOperand(0);
4412   SDValue ShOpHi = Op.getOperand(1);
4413   SDValue ShAmt = Op.getOperand(2);
4414   SDValue ARMcc;
4415
4416   assert(Op.getOpcode() == ISD::SHL_PARTS);
4417   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4418                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4419   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4420   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4421                                    DAG.getConstant(VTBits, dl, MVT::i64));
4422   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4423   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4424
4425   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4426
4427   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4428                                ISD::SETGE, dl, DAG);
4429   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4430   SDValue Hi =
4431       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4432
4433   // AArch64 shifts of larger than register sizes are wrapped rather than
4434   // clamped, so we can't just emit "lo << a" if a is too big.
4435   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4436   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4437   SDValue Lo =
4438       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4439
4440   SDValue Ops[2] = { Lo, Hi };
4441   return DAG.getMergeValues(Ops, dl);
4442 }
4443
4444 bool AArch64TargetLowering::isOffsetFoldingLegal(
4445     const GlobalAddressSDNode *GA) const {
4446   // The AArch64 target doesn't support folding offsets into global addresses.
4447   return false;
4448 }
4449
4450 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4451   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4452   // FIXME: We should be able to handle f128 as well with a clever lowering.
4453   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4454     return true;
4455
4456   if (VT == MVT::f64)
4457     return AArch64_AM::getFP64Imm(Imm) != -1;
4458   else if (VT == MVT::f32)
4459     return AArch64_AM::getFP32Imm(Imm) != -1;
4460   return false;
4461 }
4462
4463 //===----------------------------------------------------------------------===//
4464 //                          AArch64 Optimization Hooks
4465 //===----------------------------------------------------------------------===//
4466
4467 //===----------------------------------------------------------------------===//
4468 //                          AArch64 Inline Assembly Support
4469 //===----------------------------------------------------------------------===//
4470
4471 // Table of Constraints
4472 // TODO: This is the current set of constraints supported by ARM for the
4473 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4474 //
4475 // r - A general register
4476 // w - An FP/SIMD register of some size in the range v0-v31
4477 // x - An FP/SIMD register of some size in the range v0-v15
4478 // I - Constant that can be used with an ADD instruction
4479 // J - Constant that can be used with a SUB instruction
4480 // K - Constant that can be used with a 32-bit logical instruction
4481 // L - Constant that can be used with a 64-bit logical instruction
4482 // M - Constant that can be used as a 32-bit MOV immediate
4483 // N - Constant that can be used as a 64-bit MOV immediate
4484 // Q - A memory reference with base register and no offset
4485 // S - A symbolic address
4486 // Y - Floating point constant zero
4487 // Z - Integer constant zero
4488 //
4489 //   Note that general register operands will be output using their 64-bit x
4490 // register name, whatever the size of the variable, unless the asm operand
4491 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4492 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4493 // %q modifier.
4494
4495 /// getConstraintType - Given a constraint letter, return the type of
4496 /// constraint it is for this target.
4497 AArch64TargetLowering::ConstraintType
4498 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
4499   if (Constraint.size() == 1) {
4500     switch (Constraint[0]) {
4501     default:
4502       break;
4503     case 'z':
4504       return C_Other;
4505     case 'x':
4506     case 'w':
4507       return C_RegisterClass;
4508     // An address with a single base register. Due to the way we
4509     // currently handle addresses it is the same as 'r'.
4510     case 'Q':
4511       return C_Memory;
4512     }
4513   }
4514   return TargetLowering::getConstraintType(Constraint);
4515 }
4516
4517 /// Examine constraint type and operand type and determine a weight value.
4518 /// This object must already have been set up with the operand type
4519 /// and the current alternative constraint selected.
4520 TargetLowering::ConstraintWeight
4521 AArch64TargetLowering::getSingleConstraintMatchWeight(
4522     AsmOperandInfo &info, const char *constraint) const {
4523   ConstraintWeight weight = CW_Invalid;
4524   Value *CallOperandVal = info.CallOperandVal;
4525   // If we don't have a value, we can't do a match,
4526   // but allow it at the lowest weight.
4527   if (!CallOperandVal)
4528     return CW_Default;
4529   Type *type = CallOperandVal->getType();
4530   // Look at the constraint type.
4531   switch (*constraint) {
4532   default:
4533     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4534     break;
4535   case 'x':
4536   case 'w':
4537     if (type->isFloatingPointTy() || type->isVectorTy())
4538       weight = CW_Register;
4539     break;
4540   case 'z':
4541     weight = CW_Constant;
4542     break;
4543   }
4544   return weight;
4545 }
4546
4547 std::pair<unsigned, const TargetRegisterClass *>
4548 AArch64TargetLowering::getRegForInlineAsmConstraint(
4549     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
4550   if (Constraint.size() == 1) {
4551     switch (Constraint[0]) {
4552     case 'r':
4553       if (VT.getSizeInBits() == 64)
4554         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4555       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4556     case 'w':
4557       if (VT == MVT::f32)
4558         return std::make_pair(0U, &AArch64::FPR32RegClass);
4559       if (VT.getSizeInBits() == 64)
4560         return std::make_pair(0U, &AArch64::FPR64RegClass);
4561       if (VT.getSizeInBits() == 128)
4562         return std::make_pair(0U, &AArch64::FPR128RegClass);
4563       break;
4564     // The instructions that this constraint is designed for can
4565     // only take 128-bit registers so just use that regclass.
4566     case 'x':
4567       if (VT.getSizeInBits() == 128)
4568         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4569       break;
4570     }
4571   }
4572   if (StringRef("{cc}").equals_lower(Constraint))
4573     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4574
4575   // Use the default implementation in TargetLowering to convert the register
4576   // constraint into a member of a register class.
4577   std::pair<unsigned, const TargetRegisterClass *> Res;
4578   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4579
4580   // Not found as a standard register?
4581   if (!Res.second) {
4582     unsigned Size = Constraint.size();
4583     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4584         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4585       int RegNo;
4586       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
4587       if (!Failed && RegNo >= 0 && RegNo <= 31) {
4588         // v0 - v31 are aliases of q0 - q31.
4589         // By default we'll emit v0-v31 for this unless there's a modifier where
4590         // we'll emit the correct register as well.
4591         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4592         Res.second = &AArch64::FPR128RegClass;
4593       }
4594     }
4595   }
4596
4597   return Res;
4598 }
4599
4600 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4601 /// vector.  If it is invalid, don't add anything to Ops.
4602 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4603     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4604     SelectionDAG &DAG) const {
4605   SDValue Result;
4606
4607   // Currently only support length 1 constraints.
4608   if (Constraint.length() != 1)
4609     return;
4610
4611   char ConstraintLetter = Constraint[0];
4612   switch (ConstraintLetter) {
4613   default:
4614     break;
4615
4616   // This set of constraints deal with valid constants for various instructions.
4617   // Validate and return a target constant for them if we can.
4618   case 'z': {
4619     // 'z' maps to xzr or wzr so it needs an input of 0.
4620     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4621     if (!C || C->getZExtValue() != 0)
4622       return;
4623
4624     if (Op.getValueType() == MVT::i64)
4625       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4626     else
4627       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4628     break;
4629   }
4630
4631   case 'I':
4632   case 'J':
4633   case 'K':
4634   case 'L':
4635   case 'M':
4636   case 'N':
4637     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4638     if (!C)
4639       return;
4640
4641     // Grab the value and do some validation.
4642     uint64_t CVal = C->getZExtValue();
4643     switch (ConstraintLetter) {
4644     // The I constraint applies only to simple ADD or SUB immediate operands:
4645     // i.e. 0 to 4095 with optional shift by 12
4646     // The J constraint applies only to ADD or SUB immediates that would be
4647     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4648     // instruction [or vice versa], in other words -1 to -4095 with optional
4649     // left shift by 12.
4650     case 'I':
4651       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4652         break;
4653       return;
4654     case 'J': {
4655       uint64_t NVal = -C->getSExtValue();
4656       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4657         CVal = C->getSExtValue();
4658         break;
4659       }
4660       return;
4661     }
4662     // The K and L constraints apply *only* to logical immediates, including
4663     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4664     // been removed and MOV should be used). So these constraints have to
4665     // distinguish between bit patterns that are valid 32-bit or 64-bit
4666     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4667     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4668     // versa.
4669     case 'K':
4670       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4671         break;
4672       return;
4673     case 'L':
4674       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4675         break;
4676       return;
4677     // The M and N constraints are a superset of K and L respectively, for use
4678     // with the MOV (immediate) alias. As well as the logical immediates they
4679     // also match 32 or 64-bit immediates that can be loaded either using a
4680     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4681     // (M) or 64-bit 0x1234000000000000 (N) etc.
4682     // As a note some of this code is liberally stolen from the asm parser.
4683     case 'M': {
4684       if (!isUInt<32>(CVal))
4685         return;
4686       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4687         break;
4688       if ((CVal & 0xFFFF) == CVal)
4689         break;
4690       if ((CVal & 0xFFFF0000ULL) == CVal)
4691         break;
4692       uint64_t NCVal = ~(uint32_t)CVal;
4693       if ((NCVal & 0xFFFFULL) == NCVal)
4694         break;
4695       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4696         break;
4697       return;
4698     }
4699     case 'N': {
4700       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4701         break;
4702       if ((CVal & 0xFFFFULL) == CVal)
4703         break;
4704       if ((CVal & 0xFFFF0000ULL) == CVal)
4705         break;
4706       if ((CVal & 0xFFFF00000000ULL) == CVal)
4707         break;
4708       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4709         break;
4710       uint64_t NCVal = ~CVal;
4711       if ((NCVal & 0xFFFFULL) == NCVal)
4712         break;
4713       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4714         break;
4715       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4716         break;
4717       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4718         break;
4719       return;
4720     }
4721     default:
4722       return;
4723     }
4724
4725     // All assembler immediates are 64-bit integers.
4726     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4727     break;
4728   }
4729
4730   if (Result.getNode()) {
4731     Ops.push_back(Result);
4732     return;
4733   }
4734
4735   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4736 }
4737
4738 //===----------------------------------------------------------------------===//
4739 //                     AArch64 Advanced SIMD Support
4740 //===----------------------------------------------------------------------===//
4741
4742 /// WidenVector - Given a value in the V64 register class, produce the
4743 /// equivalent value in the V128 register class.
4744 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4745   EVT VT = V64Reg.getValueType();
4746   unsigned NarrowSize = VT.getVectorNumElements();
4747   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4748   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4749   SDLoc DL(V64Reg);
4750
4751   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4752                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4753 }
4754
4755 /// getExtFactor - Determine the adjustment factor for the position when
4756 /// generating an "extract from vector registers" instruction.
4757 static unsigned getExtFactor(SDValue &V) {
4758   EVT EltType = V.getValueType().getVectorElementType();
4759   return EltType.getSizeInBits() / 8;
4760 }
4761
4762 /// NarrowVector - Given a value in the V128 register class, produce the
4763 /// equivalent value in the V64 register class.
4764 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4765   EVT VT = V128Reg.getValueType();
4766   unsigned WideSize = VT.getVectorNumElements();
4767   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4768   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4769   SDLoc DL(V128Reg);
4770
4771   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4772 }
4773
4774 // Gather data to see if the operation can be modelled as a
4775 // shuffle in combination with VEXTs.
4776 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4777                                                   SelectionDAG &DAG) const {
4778   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4779   SDLoc dl(Op);
4780   EVT VT = Op.getValueType();
4781   unsigned NumElts = VT.getVectorNumElements();
4782
4783   struct ShuffleSourceInfo {
4784     SDValue Vec;
4785     unsigned MinElt;
4786     unsigned MaxElt;
4787
4788     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4789     // be compatible with the shuffle we intend to construct. As a result
4790     // ShuffleVec will be some sliding window into the original Vec.
4791     SDValue ShuffleVec;
4792
4793     // Code should guarantee that element i in Vec starts at element "WindowBase
4794     // + i * WindowScale in ShuffleVec".
4795     int WindowBase;
4796     int WindowScale;
4797
4798     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4799     ShuffleSourceInfo(SDValue Vec)
4800         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4801           WindowScale(1) {}
4802   };
4803
4804   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4805   // node.
4806   SmallVector<ShuffleSourceInfo, 2> Sources;
4807   for (unsigned i = 0; i < NumElts; ++i) {
4808     SDValue V = Op.getOperand(i);
4809     if (V.getOpcode() == ISD::UNDEF)
4810       continue;
4811     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4812       // A shuffle can only come from building a vector from various
4813       // elements of other vectors.
4814       return SDValue();
4815     }
4816
4817     // Add this element source to the list if it's not already there.
4818     SDValue SourceVec = V.getOperand(0);
4819     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4820     if (Source == Sources.end())
4821       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4822
4823     // Update the minimum and maximum lane number seen.
4824     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4825     Source->MinElt = std::min(Source->MinElt, EltNo);
4826     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4827   }
4828
4829   // Currently only do something sane when at most two source vectors
4830   // are involved.
4831   if (Sources.size() > 2)
4832     return SDValue();
4833
4834   // Find out the smallest element size among result and two sources, and use
4835   // it as element size to build the shuffle_vector.
4836   EVT SmallestEltTy = VT.getVectorElementType();
4837   for (auto &Source : Sources) {
4838     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4839     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4840       SmallestEltTy = SrcEltTy;
4841     }
4842   }
4843   unsigned ResMultiplier =
4844       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4845   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4846   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4847
4848   // If the source vector is too wide or too narrow, we may nevertheless be able
4849   // to construct a compatible shuffle either by concatenating it with UNDEF or
4850   // extracting a suitable range of elements.
4851   for (auto &Src : Sources) {
4852     EVT SrcVT = Src.ShuffleVec.getValueType();
4853
4854     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4855       continue;
4856
4857     // This stage of the search produces a source with the same element type as
4858     // the original, but with a total width matching the BUILD_VECTOR output.
4859     EVT EltVT = SrcVT.getVectorElementType();
4860     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4861     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4862
4863     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4864       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4865       // We can pad out the smaller vector for free, so if it's part of a
4866       // shuffle...
4867       Src.ShuffleVec =
4868           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4869                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4870       continue;
4871     }
4872
4873     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4874
4875     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4876       // Span too large for a VEXT to cope
4877       return SDValue();
4878     }
4879
4880     if (Src.MinElt >= NumSrcElts) {
4881       // The extraction can just take the second half
4882       Src.ShuffleVec =
4883           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4884                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4885       Src.WindowBase = -NumSrcElts;
4886     } else if (Src.MaxElt < NumSrcElts) {
4887       // The extraction can just take the first half
4888       Src.ShuffleVec =
4889           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4890                       DAG.getConstant(0, dl, MVT::i64));
4891     } else {
4892       // An actual VEXT is needed
4893       SDValue VEXTSrc1 =
4894           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4895                       DAG.getConstant(0, dl, MVT::i64));
4896       SDValue VEXTSrc2 =
4897           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4898                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4899       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4900
4901       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4902                                    VEXTSrc2,
4903                                    DAG.getConstant(Imm, dl, MVT::i32));
4904       Src.WindowBase = -Src.MinElt;
4905     }
4906   }
4907
4908   // Another possible incompatibility occurs from the vector element types. We
4909   // can fix this by bitcasting the source vectors to the same type we intend
4910   // for the shuffle.
4911   for (auto &Src : Sources) {
4912     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4913     if (SrcEltTy == SmallestEltTy)
4914       continue;
4915     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4916     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4917     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4918     Src.WindowBase *= Src.WindowScale;
4919   }
4920
4921   // Final sanity check before we try to actually produce a shuffle.
4922   DEBUG(
4923     for (auto Src : Sources)
4924       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4925   );
4926
4927   // The stars all align, our next step is to produce the mask for the shuffle.
4928   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4929   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4930   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4931     SDValue Entry = Op.getOperand(i);
4932     if (Entry.getOpcode() == ISD::UNDEF)
4933       continue;
4934
4935     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4936     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4937
4938     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4939     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4940     // segment.
4941     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4942     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4943                                VT.getVectorElementType().getSizeInBits());
4944     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4945
4946     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4947     // starting at the appropriate offset.
4948     int *LaneMask = &Mask[i * ResMultiplier];
4949
4950     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4951     ExtractBase += NumElts * (Src - Sources.begin());
4952     for (int j = 0; j < LanesDefined; ++j)
4953       LaneMask[j] = ExtractBase + j;
4954   }
4955
4956   // Final check before we try to produce nonsense...
4957   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4958     return SDValue();
4959
4960   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4961   for (unsigned i = 0; i < Sources.size(); ++i)
4962     ShuffleOps[i] = Sources[i].ShuffleVec;
4963
4964   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4965                                          ShuffleOps[1], &Mask[0]);
4966   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4967 }
4968
4969 // check if an EXT instruction can handle the shuffle mask when the
4970 // vector sources of the shuffle are the same.
4971 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4972   unsigned NumElts = VT.getVectorNumElements();
4973
4974   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4975   if (M[0] < 0)
4976     return false;
4977
4978   Imm = M[0];
4979
4980   // If this is a VEXT shuffle, the immediate value is the index of the first
4981   // element.  The other shuffle indices must be the successive elements after
4982   // the first one.
4983   unsigned ExpectedElt = Imm;
4984   for (unsigned i = 1; i < NumElts; ++i) {
4985     // Increment the expected index.  If it wraps around, just follow it
4986     // back to index zero and keep going.
4987     ++ExpectedElt;
4988     if (ExpectedElt == NumElts)
4989       ExpectedElt = 0;
4990
4991     if (M[i] < 0)
4992       continue; // ignore UNDEF indices
4993     if (ExpectedElt != static_cast<unsigned>(M[i]))
4994       return false;
4995   }
4996
4997   return true;
4998 }
4999
5000 // check if an EXT instruction can handle the shuffle mask when the
5001 // vector sources of the shuffle are different.
5002 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
5003                       unsigned &Imm) {
5004   // Look for the first non-undef element.
5005   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
5006       [](int Elt) {return Elt >= 0;});
5007
5008   // Benefit form APInt to handle overflow when calculating expected element.
5009   unsigned NumElts = VT.getVectorNumElements();
5010   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
5011   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
5012   // The following shuffle indices must be the successive elements after the
5013   // first real element.
5014   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
5015       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
5016   if (FirstWrongElt != M.end())
5017     return false;
5018
5019   // The index of an EXT is the first element if it is not UNDEF.
5020   // Watch out for the beginning UNDEFs. The EXT index should be the expected
5021   // value of the first element.  E.g.
5022   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
5023   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
5024   // ExpectedElt is the last mask index plus 1.
5025   Imm = ExpectedElt.getZExtValue();
5026
5027   // There are two difference cases requiring to reverse input vectors.
5028   // For example, for vector <4 x i32> we have the following cases,
5029   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
5030   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
5031   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
5032   // to reverse two input vectors.
5033   if (Imm < NumElts)
5034     ReverseEXT = true;
5035   else
5036     Imm -= NumElts;
5037
5038   return true;
5039 }
5040
5041 /// isREVMask - Check if a vector shuffle corresponds to a REV
5042 /// instruction with the specified blocksize.  (The order of the elements
5043 /// within each block of the vector is reversed.)
5044 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
5045   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
5046          "Only possible block sizes for REV are: 16, 32, 64");
5047
5048   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5049   if (EltSz == 64)
5050     return false;
5051
5052   unsigned NumElts = VT.getVectorNumElements();
5053   unsigned BlockElts = M[0] + 1;
5054   // If the first shuffle index is UNDEF, be optimistic.
5055   if (M[0] < 0)
5056     BlockElts = BlockSize / EltSz;
5057
5058   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
5059     return false;
5060
5061   for (unsigned i = 0; i < NumElts; ++i) {
5062     if (M[i] < 0)
5063       continue; // ignore UNDEF indices
5064     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
5065       return false;
5066   }
5067
5068   return true;
5069 }
5070
5071 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5072   unsigned NumElts = VT.getVectorNumElements();
5073   WhichResult = (M[0] == 0 ? 0 : 1);
5074   unsigned Idx = WhichResult * NumElts / 2;
5075   for (unsigned i = 0; i != NumElts; i += 2) {
5076     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5077         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
5078       return false;
5079     Idx += 1;
5080   }
5081
5082   return true;
5083 }
5084
5085 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5086   unsigned NumElts = VT.getVectorNumElements();
5087   WhichResult = (M[0] == 0 ? 0 : 1);
5088   for (unsigned i = 0; i != NumElts; ++i) {
5089     if (M[i] < 0)
5090       continue; // ignore UNDEF indices
5091     if ((unsigned)M[i] != 2 * i + WhichResult)
5092       return false;
5093   }
5094
5095   return true;
5096 }
5097
5098 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5099   unsigned NumElts = VT.getVectorNumElements();
5100   WhichResult = (M[0] == 0 ? 0 : 1);
5101   for (unsigned i = 0; i < NumElts; i += 2) {
5102     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5103         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
5104       return false;
5105   }
5106   return true;
5107 }
5108
5109 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
5110 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5111 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5112 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5113   unsigned NumElts = VT.getVectorNumElements();
5114   WhichResult = (M[0] == 0 ? 0 : 1);
5115   unsigned Idx = WhichResult * NumElts / 2;
5116   for (unsigned i = 0; i != NumElts; i += 2) {
5117     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5118         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
5119       return false;
5120     Idx += 1;
5121   }
5122
5123   return true;
5124 }
5125
5126 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
5127 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5128 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
5129 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5130   unsigned Half = VT.getVectorNumElements() / 2;
5131   WhichResult = (M[0] == 0 ? 0 : 1);
5132   for (unsigned j = 0; j != 2; ++j) {
5133     unsigned Idx = WhichResult;
5134     for (unsigned i = 0; i != Half; ++i) {
5135       int MIdx = M[i + j * Half];
5136       if (MIdx >= 0 && (unsigned)MIdx != Idx)
5137         return false;
5138       Idx += 2;
5139     }
5140   }
5141
5142   return true;
5143 }
5144
5145 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
5146 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5147 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
5148 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5149   unsigned NumElts = VT.getVectorNumElements();
5150   WhichResult = (M[0] == 0 ? 0 : 1);
5151   for (unsigned i = 0; i < NumElts; i += 2) {
5152     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5153         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
5154       return false;
5155   }
5156   return true;
5157 }
5158
5159 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
5160                       bool &DstIsLeft, int &Anomaly) {
5161   if (M.size() != static_cast<size_t>(NumInputElements))
5162     return false;
5163
5164   int NumLHSMatch = 0, NumRHSMatch = 0;
5165   int LastLHSMismatch = -1, LastRHSMismatch = -1;
5166
5167   for (int i = 0; i < NumInputElements; ++i) {
5168     if (M[i] == -1) {
5169       ++NumLHSMatch;
5170       ++NumRHSMatch;
5171       continue;
5172     }
5173
5174     if (M[i] == i)
5175       ++NumLHSMatch;
5176     else
5177       LastLHSMismatch = i;
5178
5179     if (M[i] == i + NumInputElements)
5180       ++NumRHSMatch;
5181     else
5182       LastRHSMismatch = i;
5183   }
5184
5185   if (NumLHSMatch == NumInputElements - 1) {
5186     DstIsLeft = true;
5187     Anomaly = LastLHSMismatch;
5188     return true;
5189   } else if (NumRHSMatch == NumInputElements - 1) {
5190     DstIsLeft = false;
5191     Anomaly = LastRHSMismatch;
5192     return true;
5193   }
5194
5195   return false;
5196 }
5197
5198 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
5199   if (VT.getSizeInBits() != 128)
5200     return false;
5201
5202   unsigned NumElts = VT.getVectorNumElements();
5203
5204   for (int I = 0, E = NumElts / 2; I != E; I++) {
5205     if (Mask[I] != I)
5206       return false;
5207   }
5208
5209   int Offset = NumElts / 2;
5210   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
5211     if (Mask[I] != I + SplitLHS * Offset)
5212       return false;
5213   }
5214
5215   return true;
5216 }
5217
5218 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
5219   SDLoc DL(Op);
5220   EVT VT = Op.getValueType();
5221   SDValue V0 = Op.getOperand(0);
5222   SDValue V1 = Op.getOperand(1);
5223   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
5224
5225   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
5226       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
5227     return SDValue();
5228
5229   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
5230
5231   if (!isConcatMask(Mask, VT, SplitV0))
5232     return SDValue();
5233
5234   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
5235                                 VT.getVectorNumElements() / 2);
5236   if (SplitV0) {
5237     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
5238                      DAG.getConstant(0, DL, MVT::i64));
5239   }
5240   if (V1.getValueType().getSizeInBits() == 128) {
5241     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
5242                      DAG.getConstant(0, DL, MVT::i64));
5243   }
5244   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
5245 }
5246
5247 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5248 /// the specified operations to build the shuffle.
5249 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5250                                       SDValue RHS, SelectionDAG &DAG,
5251                                       SDLoc dl) {
5252   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5253   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
5254   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5255
5256   enum {
5257     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5258     OP_VREV,
5259     OP_VDUP0,
5260     OP_VDUP1,
5261     OP_VDUP2,
5262     OP_VDUP3,
5263     OP_VEXT1,
5264     OP_VEXT2,
5265     OP_VEXT3,
5266     OP_VUZPL, // VUZP, left result
5267     OP_VUZPR, // VUZP, right result
5268     OP_VZIPL, // VZIP, left result
5269     OP_VZIPR, // VZIP, right result
5270     OP_VTRNL, // VTRN, left result
5271     OP_VTRNR  // VTRN, right result
5272   };
5273
5274   if (OpNum == OP_COPY) {
5275     if (LHSID == (1 * 9 + 2) * 9 + 3)
5276       return LHS;
5277     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5278     return RHS;
5279   }
5280
5281   SDValue OpLHS, OpRHS;
5282   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5283   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5284   EVT VT = OpLHS.getValueType();
5285
5286   switch (OpNum) {
5287   default:
5288     llvm_unreachable("Unknown shuffle opcode!");
5289   case OP_VREV:
5290     // VREV divides the vector in half and swaps within the half.
5291     if (VT.getVectorElementType() == MVT::i32 ||
5292         VT.getVectorElementType() == MVT::f32)
5293       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5294     // vrev <4 x i16> -> REV32
5295     if (VT.getVectorElementType() == MVT::i16 ||
5296         VT.getVectorElementType() == MVT::f16)
5297       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5298     // vrev <4 x i8> -> REV16
5299     assert(VT.getVectorElementType() == MVT::i8);
5300     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5301   case OP_VDUP0:
5302   case OP_VDUP1:
5303   case OP_VDUP2:
5304   case OP_VDUP3: {
5305     EVT EltTy = VT.getVectorElementType();
5306     unsigned Opcode;
5307     if (EltTy == MVT::i8)
5308       Opcode = AArch64ISD::DUPLANE8;
5309     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5310       Opcode = AArch64ISD::DUPLANE16;
5311     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5312       Opcode = AArch64ISD::DUPLANE32;
5313     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5314       Opcode = AArch64ISD::DUPLANE64;
5315     else
5316       llvm_unreachable("Invalid vector element type?");
5317
5318     if (VT.getSizeInBits() == 64)
5319       OpLHS = WidenVector(OpLHS, DAG);
5320     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5321     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5322   }
5323   case OP_VEXT1:
5324   case OP_VEXT2:
5325   case OP_VEXT3: {
5326     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5327     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5328                        DAG.getConstant(Imm, dl, MVT::i32));
5329   }
5330   case OP_VUZPL:
5331     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5332                        OpRHS);
5333   case OP_VUZPR:
5334     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5335                        OpRHS);
5336   case OP_VZIPL:
5337     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5338                        OpRHS);
5339   case OP_VZIPR:
5340     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5341                        OpRHS);
5342   case OP_VTRNL:
5343     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5344                        OpRHS);
5345   case OP_VTRNR:
5346     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5347                        OpRHS);
5348   }
5349 }
5350
5351 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5352                            SelectionDAG &DAG) {
5353   // Check to see if we can use the TBL instruction.
5354   SDValue V1 = Op.getOperand(0);
5355   SDValue V2 = Op.getOperand(1);
5356   SDLoc DL(Op);
5357
5358   EVT EltVT = Op.getValueType().getVectorElementType();
5359   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5360
5361   SmallVector<SDValue, 8> TBLMask;
5362   for (int Val : ShuffleMask) {
5363     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5364       unsigned Offset = Byte + Val * BytesPerElt;
5365       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5366     }
5367   }
5368
5369   MVT IndexVT = MVT::v8i8;
5370   unsigned IndexLen = 8;
5371   if (Op.getValueType().getSizeInBits() == 128) {
5372     IndexVT = MVT::v16i8;
5373     IndexLen = 16;
5374   }
5375
5376   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5377   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5378
5379   SDValue Shuffle;
5380   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5381     if (IndexLen == 8)
5382       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5383     Shuffle = DAG.getNode(
5384         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5385         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5386         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5387                     makeArrayRef(TBLMask.data(), IndexLen)));
5388   } else {
5389     if (IndexLen == 8) {
5390       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5391       Shuffle = DAG.getNode(
5392           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5393           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5394           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5395                       makeArrayRef(TBLMask.data(), IndexLen)));
5396     } else {
5397       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5398       // cannot currently represent the register constraints on the input
5399       // table registers.
5400       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5401       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5402       //                               &TBLMask[0], IndexLen));
5403       Shuffle = DAG.getNode(
5404           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5405           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5406           V1Cst, V2Cst,
5407           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5408                       makeArrayRef(TBLMask.data(), IndexLen)));
5409     }
5410   }
5411   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5412 }
5413
5414 static unsigned getDUPLANEOp(EVT EltType) {
5415   if (EltType == MVT::i8)
5416     return AArch64ISD::DUPLANE8;
5417   if (EltType == MVT::i16 || EltType == MVT::f16)
5418     return AArch64ISD::DUPLANE16;
5419   if (EltType == MVT::i32 || EltType == MVT::f32)
5420     return AArch64ISD::DUPLANE32;
5421   if (EltType == MVT::i64 || EltType == MVT::f64)
5422     return AArch64ISD::DUPLANE64;
5423
5424   llvm_unreachable("Invalid vector element type?");
5425 }
5426
5427 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5428                                                    SelectionDAG &DAG) const {
5429   SDLoc dl(Op);
5430   EVT VT = Op.getValueType();
5431
5432   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5433
5434   // Convert shuffles that are directly supported on NEON to target-specific
5435   // DAG nodes, instead of keeping them as shuffles and matching them again
5436   // during code selection.  This is more efficient and avoids the possibility
5437   // of inconsistencies between legalization and selection.
5438   ArrayRef<int> ShuffleMask = SVN->getMask();
5439
5440   SDValue V1 = Op.getOperand(0);
5441   SDValue V2 = Op.getOperand(1);
5442
5443   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5444                                        V1.getValueType().getSimpleVT())) {
5445     int Lane = SVN->getSplatIndex();
5446     // If this is undef splat, generate it via "just" vdup, if possible.
5447     if (Lane == -1)
5448       Lane = 0;
5449
5450     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5451       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5452                          V1.getOperand(0));
5453     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5454     // constant. If so, we can just reference the lane's definition directly.
5455     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5456         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5457       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5458
5459     // Otherwise, duplicate from the lane of the input vector.
5460     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5461
5462     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5463     // to make a vector of the same size as this SHUFFLE. We can ignore the
5464     // extract entirely, and canonicalise the concat using WidenVector.
5465     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5466       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5467       V1 = V1.getOperand(0);
5468     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5469       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5470       Lane -= Idx * VT.getVectorNumElements() / 2;
5471       V1 = WidenVector(V1.getOperand(Idx), DAG);
5472     } else if (VT.getSizeInBits() == 64)
5473       V1 = WidenVector(V1, DAG);
5474
5475     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5476   }
5477
5478   if (isREVMask(ShuffleMask, VT, 64))
5479     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5480   if (isREVMask(ShuffleMask, VT, 32))
5481     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5482   if (isREVMask(ShuffleMask, VT, 16))
5483     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5484
5485   bool ReverseEXT = false;
5486   unsigned Imm;
5487   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5488     if (ReverseEXT)
5489       std::swap(V1, V2);
5490     Imm *= getExtFactor(V1);
5491     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5492                        DAG.getConstant(Imm, dl, MVT::i32));
5493   } else if (V2->getOpcode() == ISD::UNDEF &&
5494              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5495     Imm *= getExtFactor(V1);
5496     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5497                        DAG.getConstant(Imm, dl, MVT::i32));
5498   }
5499
5500   unsigned WhichResult;
5501   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5502     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5503     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5504   }
5505   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5506     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5507     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5508   }
5509   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5510     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5511     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5512   }
5513
5514   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5515     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5516     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5517   }
5518   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5519     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5520     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5521   }
5522   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5523     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5524     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5525   }
5526
5527   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5528   if (Concat.getNode())
5529     return Concat;
5530
5531   bool DstIsLeft;
5532   int Anomaly;
5533   int NumInputElements = V1.getValueType().getVectorNumElements();
5534   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5535     SDValue DstVec = DstIsLeft ? V1 : V2;
5536     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5537
5538     SDValue SrcVec = V1;
5539     int SrcLane = ShuffleMask[Anomaly];
5540     if (SrcLane >= NumInputElements) {
5541       SrcVec = V2;
5542       SrcLane -= VT.getVectorNumElements();
5543     }
5544     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5545
5546     EVT ScalarVT = VT.getVectorElementType();
5547
5548     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5549       ScalarVT = MVT::i32;
5550
5551     return DAG.getNode(
5552         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5553         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5554         DstLaneV);
5555   }
5556
5557   // If the shuffle is not directly supported and it has 4 elements, use
5558   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5559   unsigned NumElts = VT.getVectorNumElements();
5560   if (NumElts == 4) {
5561     unsigned PFIndexes[4];
5562     for (unsigned i = 0; i != 4; ++i) {
5563       if (ShuffleMask[i] < 0)
5564         PFIndexes[i] = 8;
5565       else
5566         PFIndexes[i] = ShuffleMask[i];
5567     }
5568
5569     // Compute the index in the perfect shuffle table.
5570     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5571                             PFIndexes[2] * 9 + PFIndexes[3];
5572     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5573     unsigned Cost = (PFEntry >> 30);
5574
5575     if (Cost <= 4)
5576       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5577   }
5578
5579   return GenerateTBL(Op, ShuffleMask, DAG);
5580 }
5581
5582 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5583                                APInt &UndefBits) {
5584   EVT VT = BVN->getValueType(0);
5585   APInt SplatBits, SplatUndef;
5586   unsigned SplatBitSize;
5587   bool HasAnyUndefs;
5588   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5589     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5590
5591     for (unsigned i = 0; i < NumSplats; ++i) {
5592       CnstBits <<= SplatBitSize;
5593       UndefBits <<= SplatBitSize;
5594       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5595       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5596     }
5597
5598     return true;
5599   }
5600
5601   return false;
5602 }
5603
5604 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5605                                               SelectionDAG &DAG) const {
5606   BuildVectorSDNode *BVN =
5607       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5608   SDValue LHS = Op.getOperand(0);
5609   SDLoc dl(Op);
5610   EVT VT = Op.getValueType();
5611
5612   if (!BVN)
5613     return Op;
5614
5615   APInt CnstBits(VT.getSizeInBits(), 0);
5616   APInt UndefBits(VT.getSizeInBits(), 0);
5617   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5618     // We only have BIC vector immediate instruction, which is and-not.
5619     CnstBits = ~CnstBits;
5620
5621     // We make use of a little bit of goto ickiness in order to avoid having to
5622     // duplicate the immediate matching logic for the undef toggled case.
5623     bool SecondTry = false;
5624   AttemptModImm:
5625
5626     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5627       CnstBits = CnstBits.zextOrTrunc(64);
5628       uint64_t CnstVal = CnstBits.getZExtValue();
5629
5630       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5631         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5632         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5633         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5634                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5635                                   DAG.getConstant(0, dl, MVT::i32));
5636         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5637       }
5638
5639       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5640         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5641         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5642         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5643                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5644                                   DAG.getConstant(8, dl, MVT::i32));
5645         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5646       }
5647
5648       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5649         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5650         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5651         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5652                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5653                                   DAG.getConstant(16, dl, MVT::i32));
5654         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5655       }
5656
5657       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5658         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5659         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5660         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5661                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5662                                   DAG.getConstant(24, dl, MVT::i32));
5663         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5664       }
5665
5666       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5667         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5668         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5669         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5670                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5671                                   DAG.getConstant(0, dl, MVT::i32));
5672         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5673       }
5674
5675       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5676         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5677         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5678         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5679                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5680                                   DAG.getConstant(8, dl, MVT::i32));
5681         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5682       }
5683     }
5684
5685     if (SecondTry)
5686       goto FailedModImm;
5687     SecondTry = true;
5688     CnstBits = ~UndefBits;
5689     goto AttemptModImm;
5690   }
5691
5692 // We can always fall back to a non-immediate AND.
5693 FailedModImm:
5694   return Op;
5695 }
5696
5697 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5698 // consists of only the same constant int value, returned in reference arg
5699 // ConstVal
5700 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5701                                      uint64_t &ConstVal) {
5702   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5703   if (!Bvec)
5704     return false;
5705   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5706   if (!FirstElt)
5707     return false;
5708   EVT VT = Bvec->getValueType(0);
5709   unsigned NumElts = VT.getVectorNumElements();
5710   for (unsigned i = 1; i < NumElts; ++i)
5711     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5712       return false;
5713   ConstVal = FirstElt->getZExtValue();
5714   return true;
5715 }
5716
5717 static unsigned getIntrinsicID(const SDNode *N) {
5718   unsigned Opcode = N->getOpcode();
5719   switch (Opcode) {
5720   default:
5721     return Intrinsic::not_intrinsic;
5722   case ISD::INTRINSIC_WO_CHAIN: {
5723     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5724     if (IID < Intrinsic::num_intrinsics)
5725       return IID;
5726     return Intrinsic::not_intrinsic;
5727   }
5728   }
5729 }
5730
5731 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5732 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5733 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5734 // Also, logical shift right -> sri, with the same structure.
5735 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5736   EVT VT = N->getValueType(0);
5737
5738   if (!VT.isVector())
5739     return SDValue();
5740
5741   SDLoc DL(N);
5742
5743   // Is the first op an AND?
5744   const SDValue And = N->getOperand(0);
5745   if (And.getOpcode() != ISD::AND)
5746     return SDValue();
5747
5748   // Is the second op an shl or lshr?
5749   SDValue Shift = N->getOperand(1);
5750   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5751   // or AArch64ISD::VLSHR vector, #shift
5752   unsigned ShiftOpc = Shift.getOpcode();
5753   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5754     return SDValue();
5755   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5756
5757   // Is the shift amount constant?
5758   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5759   if (!C2node)
5760     return SDValue();
5761
5762   // Is the and mask vector all constant?
5763   uint64_t C1;
5764   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5765     return SDValue();
5766
5767   // Is C1 == ~C2, taking into account how much one can shift elements of a
5768   // particular size?
5769   uint64_t C2 = C2node->getZExtValue();
5770   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5771   if (C2 > ElemSizeInBits)
5772     return SDValue();
5773   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5774   if ((C1 & ElemMask) != (~C2 & ElemMask))
5775     return SDValue();
5776
5777   SDValue X = And.getOperand(0);
5778   SDValue Y = Shift.getOperand(0);
5779
5780   unsigned Intrin =
5781       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5782   SDValue ResultSLI =
5783       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5784                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5785                   Shift.getOperand(1));
5786
5787   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5788   DEBUG(N->dump(&DAG));
5789   DEBUG(dbgs() << "into: \n");
5790   DEBUG(ResultSLI->dump(&DAG));
5791
5792   ++NumShiftInserts;
5793   return ResultSLI;
5794 }
5795
5796 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5797                                              SelectionDAG &DAG) const {
5798   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5799   if (EnableAArch64SlrGeneration) {
5800     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5801     if (Res.getNode())
5802       return Res;
5803   }
5804
5805   BuildVectorSDNode *BVN =
5806       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5807   SDValue LHS = Op.getOperand(1);
5808   SDLoc dl(Op);
5809   EVT VT = Op.getValueType();
5810
5811   // OR commutes, so try swapping the operands.
5812   if (!BVN) {
5813     LHS = Op.getOperand(0);
5814     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5815   }
5816   if (!BVN)
5817     return Op;
5818
5819   APInt CnstBits(VT.getSizeInBits(), 0);
5820   APInt UndefBits(VT.getSizeInBits(), 0);
5821   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5822     // We make use of a little bit of goto ickiness in order to avoid having to
5823     // duplicate the immediate matching logic for the undef toggled case.
5824     bool SecondTry = false;
5825   AttemptModImm:
5826
5827     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5828       CnstBits = CnstBits.zextOrTrunc(64);
5829       uint64_t CnstVal = CnstBits.getZExtValue();
5830
5831       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5832         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5833         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5834         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5835                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5836                                   DAG.getConstant(0, dl, MVT::i32));
5837         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5838       }
5839
5840       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5841         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5842         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5843         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5844                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5845                                   DAG.getConstant(8, dl, MVT::i32));
5846         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5847       }
5848
5849       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5850         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5851         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5852         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5853                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5854                                   DAG.getConstant(16, dl, MVT::i32));
5855         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5856       }
5857
5858       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5859         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5860         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5861         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5862                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5863                                   DAG.getConstant(24, dl, MVT::i32));
5864         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5865       }
5866
5867       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5868         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5869         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5870         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5871                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5872                                   DAG.getConstant(0, dl, MVT::i32));
5873         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5874       }
5875
5876       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5877         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5878         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5879         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5880                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5881                                   DAG.getConstant(8, dl, MVT::i32));
5882         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5883       }
5884     }
5885
5886     if (SecondTry)
5887       goto FailedModImm;
5888     SecondTry = true;
5889     CnstBits = UndefBits;
5890     goto AttemptModImm;
5891   }
5892
5893 // We can always fall back to a non-immediate OR.
5894 FailedModImm:
5895   return Op;
5896 }
5897
5898 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5899 // be truncated to fit element width.
5900 static SDValue NormalizeBuildVector(SDValue Op,
5901                                     SelectionDAG &DAG) {
5902   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5903   SDLoc dl(Op);
5904   EVT VT = Op.getValueType();
5905   EVT EltTy= VT.getVectorElementType();
5906
5907   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5908     return Op;
5909
5910   SmallVector<SDValue, 16> Ops;
5911   for (SDValue Lane : Op->ops()) {
5912     if (auto *CstLane = dyn_cast<ConstantSDNode>(Lane)) {
5913       APInt LowBits(EltTy.getSizeInBits(),
5914                     CstLane->getZExtValue());
5915       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5916     }
5917     Ops.push_back(Lane);
5918   }
5919   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5920 }
5921
5922 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5923                                                  SelectionDAG &DAG) const {
5924   SDLoc dl(Op);
5925   EVT VT = Op.getValueType();
5926   Op = NormalizeBuildVector(Op, DAG);
5927   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5928
5929   APInt CnstBits(VT.getSizeInBits(), 0);
5930   APInt UndefBits(VT.getSizeInBits(), 0);
5931   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5932     // We make use of a little bit of goto ickiness in order to avoid having to
5933     // duplicate the immediate matching logic for the undef toggled case.
5934     bool SecondTry = false;
5935   AttemptModImm:
5936
5937     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5938       CnstBits = CnstBits.zextOrTrunc(64);
5939       uint64_t CnstVal = CnstBits.getZExtValue();
5940
5941       // Certain magic vector constants (used to express things like NOT
5942       // and NEG) are passed through unmodified.  This allows codegen patterns
5943       // for these operations to match.  Special-purpose patterns will lower
5944       // these immediates to MOVIs if it proves necessary.
5945       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5946         return Op;
5947
5948       // The many faces of MOVI...
5949       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5950         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5951         if (VT.getSizeInBits() == 128) {
5952           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5953                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5954           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5955         }
5956
5957         // Support the V64 version via subregister insertion.
5958         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5959                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5960         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5961       }
5962
5963       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5964         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5965         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5966         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5967                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5968                                   DAG.getConstant(0, dl, MVT::i32));
5969         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5970       }
5971
5972       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5973         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5974         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5975         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5976                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5977                                   DAG.getConstant(8, dl, MVT::i32));
5978         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5979       }
5980
5981       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5982         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5983         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5984         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5985                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5986                                   DAG.getConstant(16, dl, MVT::i32));
5987         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5988       }
5989
5990       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5991         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5992         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5993         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5994                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5995                                   DAG.getConstant(24, dl, MVT::i32));
5996         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5997       }
5998
5999       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6000         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6001         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6002         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6003                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6004                                   DAG.getConstant(0, dl, MVT::i32));
6005         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6006       }
6007
6008       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6009         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6010         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6011         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6012                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6013                                   DAG.getConstant(8, dl, MVT::i32));
6014         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6015       }
6016
6017       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6018         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6019         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6020         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6021                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6022                                   DAG.getConstant(264, dl, MVT::i32));
6023         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6024       }
6025
6026       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6027         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6028         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6029         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6030                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6031                                   DAG.getConstant(272, dl, MVT::i32));
6032         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6033       }
6034
6035       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
6036         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
6037         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
6038         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
6039                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6040         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6041       }
6042
6043       // The few faces of FMOV...
6044       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
6045         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
6046         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
6047         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
6048                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6049         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6050       }
6051
6052       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
6053           VT.getSizeInBits() == 128) {
6054         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
6055         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
6056                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6057         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6058       }
6059
6060       // The many faces of MVNI...
6061       CnstVal = ~CnstVal;
6062       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6063         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6064         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6065         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6066                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6067                                   DAG.getConstant(0, dl, MVT::i32));
6068         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6069       }
6070
6071       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6072         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6073         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6074         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6075                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6076                                   DAG.getConstant(8, dl, MVT::i32));
6077         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6078       }
6079
6080       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6081         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6082         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6083         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6084                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6085                                   DAG.getConstant(16, dl, MVT::i32));
6086         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6087       }
6088
6089       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6090         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6091         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6092         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6093                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6094                                   DAG.getConstant(24, dl, MVT::i32));
6095         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6096       }
6097
6098       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6099         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6100         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6101         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6102                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6103                                   DAG.getConstant(0, dl, MVT::i32));
6104         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6105       }
6106
6107       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6108         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6109         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6110         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6111                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6112                                   DAG.getConstant(8, dl, MVT::i32));
6113         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6114       }
6115
6116       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6117         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6118         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6119         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6120                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6121                                   DAG.getConstant(264, dl, MVT::i32));
6122         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6123       }
6124
6125       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6126         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6127         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6128         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6129                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6130                                   DAG.getConstant(272, dl, MVT::i32));
6131         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6132       }
6133     }
6134
6135     if (SecondTry)
6136       goto FailedModImm;
6137     SecondTry = true;
6138     CnstBits = UndefBits;
6139     goto AttemptModImm;
6140   }
6141 FailedModImm:
6142
6143   // Scan through the operands to find some interesting properties we can
6144   // exploit:
6145   //   1) If only one value is used, we can use a DUP, or
6146   //   2) if only the low element is not undef, we can just insert that, or
6147   //   3) if only one constant value is used (w/ some non-constant lanes),
6148   //      we can splat the constant value into the whole vector then fill
6149   //      in the non-constant lanes.
6150   //   4) FIXME: If different constant values are used, but we can intelligently
6151   //             select the values we'll be overwriting for the non-constant
6152   //             lanes such that we can directly materialize the vector
6153   //             some other way (MOVI, e.g.), we can be sneaky.
6154   unsigned NumElts = VT.getVectorNumElements();
6155   bool isOnlyLowElement = true;
6156   bool usesOnlyOneValue = true;
6157   bool usesOnlyOneConstantValue = true;
6158   bool isConstant = true;
6159   unsigned NumConstantLanes = 0;
6160   SDValue Value;
6161   SDValue ConstantValue;
6162   for (unsigned i = 0; i < NumElts; ++i) {
6163     SDValue V = Op.getOperand(i);
6164     if (V.getOpcode() == ISD::UNDEF)
6165       continue;
6166     if (i > 0)
6167       isOnlyLowElement = false;
6168     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
6169       isConstant = false;
6170
6171     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
6172       ++NumConstantLanes;
6173       if (!ConstantValue.getNode())
6174         ConstantValue = V;
6175       else if (ConstantValue != V)
6176         usesOnlyOneConstantValue = false;
6177     }
6178
6179     if (!Value.getNode())
6180       Value = V;
6181     else if (V != Value)
6182       usesOnlyOneValue = false;
6183   }
6184
6185   if (!Value.getNode())
6186     return DAG.getUNDEF(VT);
6187
6188   if (isOnlyLowElement)
6189     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
6190
6191   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
6192   // i32 and try again.
6193   if (usesOnlyOneValue) {
6194     if (!isConstant) {
6195       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6196           Value.getValueType() != VT)
6197         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
6198
6199       // This is actually a DUPLANExx operation, which keeps everything vectory.
6200
6201       // DUPLANE works on 128-bit vectors, widen it if necessary.
6202       SDValue Lane = Value.getOperand(1);
6203       Value = Value.getOperand(0);
6204       if (Value.getValueType().getSizeInBits() == 64)
6205         Value = WidenVector(Value, DAG);
6206
6207       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
6208       return DAG.getNode(Opcode, dl, VT, Value, Lane);
6209     }
6210
6211     if (VT.getVectorElementType().isFloatingPoint()) {
6212       SmallVector<SDValue, 8> Ops;
6213       EVT EltTy = VT.getVectorElementType();
6214       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
6215               "Unsupported floating-point vector type");
6216       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
6217       for (unsigned i = 0; i < NumElts; ++i)
6218         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
6219       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
6220       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
6221       Val = LowerBUILD_VECTOR(Val, DAG);
6222       if (Val.getNode())
6223         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
6224     }
6225   }
6226
6227   // If there was only one constant value used and for more than one lane,
6228   // start by splatting that value, then replace the non-constant lanes. This
6229   // is better than the default, which will perform a separate initialization
6230   // for each lane.
6231   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
6232     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
6233     // Now insert the non-constant lanes.
6234     for (unsigned i = 0; i < NumElts; ++i) {
6235       SDValue V = Op.getOperand(i);
6236       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6237       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
6238         // Note that type legalization likely mucked about with the VT of the
6239         // source operand, so we may have to convert it here before inserting.
6240         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
6241       }
6242     }
6243     return Val;
6244   }
6245
6246   // If all elements are constants and the case above didn't get hit, fall back
6247   // to the default expansion, which will generate a load from the constant
6248   // pool.
6249   if (isConstant)
6250     return SDValue();
6251
6252   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
6253   if (NumElts >= 4) {
6254     if (SDValue shuffle = ReconstructShuffle(Op, DAG))
6255       return shuffle;
6256   }
6257
6258   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6259   // know the default expansion would otherwise fall back on something even
6260   // worse. For a vector with one or two non-undef values, that's
6261   // scalar_to_vector for the elements followed by a shuffle (provided the
6262   // shuffle is valid for the target) and materialization element by element
6263   // on the stack followed by a load for everything else.
6264   if (!isConstant && !usesOnlyOneValue) {
6265     SDValue Vec = DAG.getUNDEF(VT);
6266     SDValue Op0 = Op.getOperand(0);
6267     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6268     unsigned i = 0;
6269     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6270     // a) Avoid a RMW dependency on the full vector register, and
6271     // b) Allow the register coalescer to fold away the copy if the
6272     //    value is already in an S or D register.
6273     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6274       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6275       MachineSDNode *N =
6276           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6277                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6278       Vec = SDValue(N, 0);
6279       ++i;
6280     }
6281     for (; i < NumElts; ++i) {
6282       SDValue V = Op.getOperand(i);
6283       if (V.getOpcode() == ISD::UNDEF)
6284         continue;
6285       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6286       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6287     }
6288     return Vec;
6289   }
6290
6291   // Just use the default expansion. We failed to find a better alternative.
6292   return SDValue();
6293 }
6294
6295 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6296                                                       SelectionDAG &DAG) const {
6297   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6298
6299   // Check for non-constant or out of range lane.
6300   EVT VT = Op.getOperand(0).getValueType();
6301   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6302   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6303     return SDValue();
6304
6305
6306   // Insertion/extraction are legal for V128 types.
6307   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6308       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6309       VT == MVT::v8f16)
6310     return Op;
6311
6312   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6313       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6314     return SDValue();
6315
6316   // For V64 types, we perform insertion by expanding the value
6317   // to a V128 type and perform the insertion on that.
6318   SDLoc DL(Op);
6319   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6320   EVT WideTy = WideVec.getValueType();
6321
6322   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6323                              Op.getOperand(1), Op.getOperand(2));
6324   // Re-narrow the resultant vector.
6325   return NarrowVector(Node, DAG);
6326 }
6327
6328 SDValue
6329 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6330                                                SelectionDAG &DAG) const {
6331   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6332
6333   // Check for non-constant or out of range lane.
6334   EVT VT = Op.getOperand(0).getValueType();
6335   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6336   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6337     return SDValue();
6338
6339
6340   // Insertion/extraction are legal for V128 types.
6341   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6342       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6343       VT == MVT::v8f16)
6344     return Op;
6345
6346   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6347       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6348     return SDValue();
6349
6350   // For V64 types, we perform extraction by expanding the value
6351   // to a V128 type and perform the extraction on that.
6352   SDLoc DL(Op);
6353   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6354   EVT WideTy = WideVec.getValueType();
6355
6356   EVT ExtrTy = WideTy.getVectorElementType();
6357   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6358     ExtrTy = MVT::i32;
6359
6360   // For extractions, we just return the result directly.
6361   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6362                      Op.getOperand(1));
6363 }
6364
6365 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6366                                                       SelectionDAG &DAG) const {
6367   EVT VT = Op.getOperand(0).getValueType();
6368   SDLoc dl(Op);
6369   // Just in case...
6370   if (!VT.isVector())
6371     return SDValue();
6372
6373   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6374   if (!Cst)
6375     return SDValue();
6376   unsigned Val = Cst->getZExtValue();
6377
6378   unsigned Size = Op.getValueType().getSizeInBits();
6379   if (Val == 0) {
6380     switch (Size) {
6381     case 8:
6382       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6383                                         Op.getOperand(0));
6384     case 16:
6385       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6386                                         Op.getOperand(0));
6387     case 32:
6388       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6389                                         Op.getOperand(0));
6390     case 64:
6391       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6392                                         Op.getOperand(0));
6393     default:
6394       llvm_unreachable("Unexpected vector type in extract_subvector!");
6395     }
6396   }
6397   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6398   // that directly.
6399   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6400     return Op;
6401
6402   return SDValue();
6403 }
6404
6405 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6406                                                EVT VT) const {
6407   if (VT.getVectorNumElements() == 4 &&
6408       (VT.is128BitVector() || VT.is64BitVector())) {
6409     unsigned PFIndexes[4];
6410     for (unsigned i = 0; i != 4; ++i) {
6411       if (M[i] < 0)
6412         PFIndexes[i] = 8;
6413       else
6414         PFIndexes[i] = M[i];
6415     }
6416
6417     // Compute the index in the perfect shuffle table.
6418     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6419                             PFIndexes[2] * 9 + PFIndexes[3];
6420     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6421     unsigned Cost = (PFEntry >> 30);
6422
6423     if (Cost <= 4)
6424       return true;
6425   }
6426
6427   bool DummyBool;
6428   int DummyInt;
6429   unsigned DummyUnsigned;
6430
6431   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6432           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6433           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6434           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6435           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6436           isZIPMask(M, VT, DummyUnsigned) ||
6437           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6438           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6439           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6440           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6441           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6442 }
6443
6444 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6445 /// operand of a vector shift operation, where all the elements of the
6446 /// build_vector must have the same constant integer value.
6447 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6448   // Ignore bit_converts.
6449   while (Op.getOpcode() == ISD::BITCAST)
6450     Op = Op.getOperand(0);
6451   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6452   APInt SplatBits, SplatUndef;
6453   unsigned SplatBitSize;
6454   bool HasAnyUndefs;
6455   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6456                                     HasAnyUndefs, ElementBits) ||
6457       SplatBitSize > ElementBits)
6458     return false;
6459   Cnt = SplatBits.getSExtValue();
6460   return true;
6461 }
6462
6463 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6464 /// operand of a vector shift left operation.  That value must be in the range:
6465 ///   0 <= Value < ElementBits for a left shift; or
6466 ///   0 <= Value <= ElementBits for a long left shift.
6467 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6468   assert(VT.isVector() && "vector shift count is not a vector type");
6469   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6470   if (!getVShiftImm(Op, ElementBits, Cnt))
6471     return false;
6472   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6473 }
6474
6475 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6476 /// operand of a vector shift right operation. The value must be in the range:
6477 ///   1 <= Value <= ElementBits for a right shift; or
6478 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, int64_t &Cnt) {
6479   assert(VT.isVector() && "vector shift count is not a vector type");
6480   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6481   if (!getVShiftImm(Op, ElementBits, Cnt))
6482     return false;
6483   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6484 }
6485
6486 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6487                                                       SelectionDAG &DAG) const {
6488   EVT VT = Op.getValueType();
6489   SDLoc DL(Op);
6490   int64_t Cnt;
6491
6492   if (!Op.getOperand(1).getValueType().isVector())
6493     return Op;
6494   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6495
6496   switch (Op.getOpcode()) {
6497   default:
6498     llvm_unreachable("unexpected shift opcode");
6499
6500   case ISD::SHL:
6501     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6502       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6503                          DAG.getConstant(Cnt, DL, MVT::i32));
6504     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6505                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6506                                        MVT::i32),
6507                        Op.getOperand(0), Op.getOperand(1));
6508   case ISD::SRA:
6509   case ISD::SRL:
6510     // Right shift immediate
6511     if (isVShiftRImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize) {
6512       unsigned Opc =
6513           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6514       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6515                          DAG.getConstant(Cnt, DL, MVT::i32));
6516     }
6517
6518     // Right shift register.  Note, there is not a shift right register
6519     // instruction, but the shift left register instruction takes a signed
6520     // value, where negative numbers specify a right shift.
6521     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6522                                                 : Intrinsic::aarch64_neon_ushl;
6523     // negate the shift amount
6524     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6525     SDValue NegShiftLeft =
6526         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6527                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6528                     NegShift);
6529     return NegShiftLeft;
6530   }
6531
6532   return SDValue();
6533 }
6534
6535 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6536                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6537                                     SDLoc dl, SelectionDAG &DAG) {
6538   EVT SrcVT = LHS.getValueType();
6539   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6540          "function only supposed to emit natural comparisons");
6541
6542   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6543   APInt CnstBits(VT.getSizeInBits(), 0);
6544   APInt UndefBits(VT.getSizeInBits(), 0);
6545   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6546   bool IsZero = IsCnst && (CnstBits == 0);
6547
6548   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6549     switch (CC) {
6550     default:
6551       return SDValue();
6552     case AArch64CC::NE: {
6553       SDValue Fcmeq;
6554       if (IsZero)
6555         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6556       else
6557         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6558       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6559     }
6560     case AArch64CC::EQ:
6561       if (IsZero)
6562         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6563       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6564     case AArch64CC::GE:
6565       if (IsZero)
6566         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6567       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6568     case AArch64CC::GT:
6569       if (IsZero)
6570         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6571       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6572     case AArch64CC::LS:
6573       if (IsZero)
6574         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6575       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6576     case AArch64CC::LT:
6577       if (!NoNans)
6578         return SDValue();
6579     // If we ignore NaNs then we can use to the MI implementation.
6580     // Fallthrough.
6581     case AArch64CC::MI:
6582       if (IsZero)
6583         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6584       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6585     }
6586   }
6587
6588   switch (CC) {
6589   default:
6590     return SDValue();
6591   case AArch64CC::NE: {
6592     SDValue Cmeq;
6593     if (IsZero)
6594       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6595     else
6596       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6597     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6598   }
6599   case AArch64CC::EQ:
6600     if (IsZero)
6601       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6602     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6603   case AArch64CC::GE:
6604     if (IsZero)
6605       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6606     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6607   case AArch64CC::GT:
6608     if (IsZero)
6609       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6610     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6611   case AArch64CC::LE:
6612     if (IsZero)
6613       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6614     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6615   case AArch64CC::LS:
6616     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6617   case AArch64CC::LO:
6618     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6619   case AArch64CC::LT:
6620     if (IsZero)
6621       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6622     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6623   case AArch64CC::HI:
6624     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6625   case AArch64CC::HS:
6626     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6627   }
6628 }
6629
6630 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6631                                            SelectionDAG &DAG) const {
6632   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6633   SDValue LHS = Op.getOperand(0);
6634   SDValue RHS = Op.getOperand(1);
6635   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6636   SDLoc dl(Op);
6637
6638   if (LHS.getValueType().getVectorElementType().isInteger()) {
6639     assert(LHS.getValueType() == RHS.getValueType());
6640     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6641     SDValue Cmp =
6642         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6643     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6644   }
6645
6646   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6647          LHS.getValueType().getVectorElementType() == MVT::f64);
6648
6649   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6650   // clean.  Some of them require two branches to implement.
6651   AArch64CC::CondCode CC1, CC2;
6652   bool ShouldInvert;
6653   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6654
6655   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6656   SDValue Cmp =
6657       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6658   if (!Cmp.getNode())
6659     return SDValue();
6660
6661   if (CC2 != AArch64CC::AL) {
6662     SDValue Cmp2 =
6663         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6664     if (!Cmp2.getNode())
6665       return SDValue();
6666
6667     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6668   }
6669
6670   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6671
6672   if (ShouldInvert)
6673     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6674
6675   return Cmp;
6676 }
6677
6678 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6679 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6680 /// specified in the intrinsic calls.
6681 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6682                                                const CallInst &I,
6683                                                unsigned Intrinsic) const {
6684   auto &DL = I.getModule()->getDataLayout();
6685   switch (Intrinsic) {
6686   case Intrinsic::aarch64_neon_ld2:
6687   case Intrinsic::aarch64_neon_ld3:
6688   case Intrinsic::aarch64_neon_ld4:
6689   case Intrinsic::aarch64_neon_ld1x2:
6690   case Intrinsic::aarch64_neon_ld1x3:
6691   case Intrinsic::aarch64_neon_ld1x4:
6692   case Intrinsic::aarch64_neon_ld2lane:
6693   case Intrinsic::aarch64_neon_ld3lane:
6694   case Intrinsic::aarch64_neon_ld4lane:
6695   case Intrinsic::aarch64_neon_ld2r:
6696   case Intrinsic::aarch64_neon_ld3r:
6697   case Intrinsic::aarch64_neon_ld4r: {
6698     Info.opc = ISD::INTRINSIC_W_CHAIN;
6699     // Conservatively set memVT to the entire set of vectors loaded.
6700     uint64_t NumElts = DL.getTypeAllocSize(I.getType()) / 8;
6701     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6702     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6703     Info.offset = 0;
6704     Info.align = 0;
6705     Info.vol = false; // volatile loads with NEON intrinsics not supported
6706     Info.readMem = true;
6707     Info.writeMem = false;
6708     return true;
6709   }
6710   case Intrinsic::aarch64_neon_st2:
6711   case Intrinsic::aarch64_neon_st3:
6712   case Intrinsic::aarch64_neon_st4:
6713   case Intrinsic::aarch64_neon_st1x2:
6714   case Intrinsic::aarch64_neon_st1x3:
6715   case Intrinsic::aarch64_neon_st1x4:
6716   case Intrinsic::aarch64_neon_st2lane:
6717   case Intrinsic::aarch64_neon_st3lane:
6718   case Intrinsic::aarch64_neon_st4lane: {
6719     Info.opc = ISD::INTRINSIC_VOID;
6720     // Conservatively set memVT to the entire set of vectors stored.
6721     unsigned NumElts = 0;
6722     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6723       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6724       if (!ArgTy->isVectorTy())
6725         break;
6726       NumElts += DL.getTypeAllocSize(ArgTy) / 8;
6727     }
6728     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6729     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6730     Info.offset = 0;
6731     Info.align = 0;
6732     Info.vol = false; // volatile stores with NEON intrinsics not supported
6733     Info.readMem = false;
6734     Info.writeMem = true;
6735     return true;
6736   }
6737   case Intrinsic::aarch64_ldaxr:
6738   case Intrinsic::aarch64_ldxr: {
6739     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6740     Info.opc = ISD::INTRINSIC_W_CHAIN;
6741     Info.memVT = MVT::getVT(PtrTy->getElementType());
6742     Info.ptrVal = I.getArgOperand(0);
6743     Info.offset = 0;
6744     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6745     Info.vol = true;
6746     Info.readMem = true;
6747     Info.writeMem = false;
6748     return true;
6749   }
6750   case Intrinsic::aarch64_stlxr:
6751   case Intrinsic::aarch64_stxr: {
6752     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6753     Info.opc = ISD::INTRINSIC_W_CHAIN;
6754     Info.memVT = MVT::getVT(PtrTy->getElementType());
6755     Info.ptrVal = I.getArgOperand(1);
6756     Info.offset = 0;
6757     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6758     Info.vol = true;
6759     Info.readMem = false;
6760     Info.writeMem = true;
6761     return true;
6762   }
6763   case Intrinsic::aarch64_ldaxp:
6764   case Intrinsic::aarch64_ldxp: {
6765     Info.opc = ISD::INTRINSIC_W_CHAIN;
6766     Info.memVT = MVT::i128;
6767     Info.ptrVal = I.getArgOperand(0);
6768     Info.offset = 0;
6769     Info.align = 16;
6770     Info.vol = true;
6771     Info.readMem = true;
6772     Info.writeMem = false;
6773     return true;
6774   }
6775   case Intrinsic::aarch64_stlxp:
6776   case Intrinsic::aarch64_stxp: {
6777     Info.opc = ISD::INTRINSIC_W_CHAIN;
6778     Info.memVT = MVT::i128;
6779     Info.ptrVal = I.getArgOperand(2);
6780     Info.offset = 0;
6781     Info.align = 16;
6782     Info.vol = true;
6783     Info.readMem = false;
6784     Info.writeMem = true;
6785     return true;
6786   }
6787   default:
6788     break;
6789   }
6790
6791   return false;
6792 }
6793
6794 // Truncations from 64-bit GPR to 32-bit GPR is free.
6795 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6796   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6797     return false;
6798   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6799   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6800   return NumBits1 > NumBits2;
6801 }
6802 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6803   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6804     return false;
6805   unsigned NumBits1 = VT1.getSizeInBits();
6806   unsigned NumBits2 = VT2.getSizeInBits();
6807   return NumBits1 > NumBits2;
6808 }
6809
6810 /// Check if it is profitable to hoist instruction in then/else to if.
6811 /// Not profitable if I and it's user can form a FMA instruction
6812 /// because we prefer FMSUB/FMADD.
6813 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6814   if (I->getOpcode() != Instruction::FMul)
6815     return true;
6816
6817   if (I->getNumUses() != 1)
6818     return true;
6819
6820   Instruction *User = I->user_back();
6821
6822   if (User &&
6823       !(User->getOpcode() == Instruction::FSub ||
6824         User->getOpcode() == Instruction::FAdd))
6825     return true;
6826
6827   const TargetOptions &Options = getTargetMachine().Options;
6828   const DataLayout &DL = I->getModule()->getDataLayout();
6829   EVT VT = getValueType(DL, User->getOperand(0)->getType());
6830
6831   if (isFMAFasterThanFMulAndFAdd(VT) &&
6832       isOperationLegalOrCustom(ISD::FMA, VT) &&
6833       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6834     return false;
6835
6836   return true;
6837 }
6838
6839 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6840 // 64-bit GPR.
6841 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6842   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6843     return false;
6844   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6845   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6846   return NumBits1 == 32 && NumBits2 == 64;
6847 }
6848 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6849   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6850     return false;
6851   unsigned NumBits1 = VT1.getSizeInBits();
6852   unsigned NumBits2 = VT2.getSizeInBits();
6853   return NumBits1 == 32 && NumBits2 == 64;
6854 }
6855
6856 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6857   EVT VT1 = Val.getValueType();
6858   if (isZExtFree(VT1, VT2)) {
6859     return true;
6860   }
6861
6862   if (Val.getOpcode() != ISD::LOAD)
6863     return false;
6864
6865   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6866   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6867           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6868           VT1.getSizeInBits() <= 32);
6869 }
6870
6871 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6872   if (isa<FPExtInst>(Ext))
6873     return false;
6874
6875   // Vector types are next free.
6876   if (Ext->getType()->isVectorTy())
6877     return false;
6878
6879   for (const Use &U : Ext->uses()) {
6880     // The extension is free if we can fold it with a left shift in an
6881     // addressing mode or an arithmetic operation: add, sub, and cmp.
6882
6883     // Is there a shift?
6884     const Instruction *Instr = cast<Instruction>(U.getUser());
6885
6886     // Is this a constant shift?
6887     switch (Instr->getOpcode()) {
6888     case Instruction::Shl:
6889       if (!isa<ConstantInt>(Instr->getOperand(1)))
6890         return false;
6891       break;
6892     case Instruction::GetElementPtr: {
6893       gep_type_iterator GTI = gep_type_begin(Instr);
6894       auto &DL = Ext->getModule()->getDataLayout();
6895       std::advance(GTI, U.getOperandNo());
6896       Type *IdxTy = *GTI;
6897       // This extension will end up with a shift because of the scaling factor.
6898       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6899       // Get the shift amount based on the scaling factor:
6900       // log2(sizeof(IdxTy)) - log2(8).
6901       uint64_t ShiftAmt =
6902           countTrailingZeros(DL.getTypeStoreSizeInBits(IdxTy)) - 3;
6903       // Is the constant foldable in the shift of the addressing mode?
6904       // I.e., shift amount is between 1 and 4 inclusive.
6905       if (ShiftAmt == 0 || ShiftAmt > 4)
6906         return false;
6907       break;
6908     }
6909     case Instruction::Trunc:
6910       // Check if this is a noop.
6911       // trunc(sext ty1 to ty2) to ty1.
6912       if (Instr->getType() == Ext->getOperand(0)->getType())
6913         continue;
6914     // FALL THROUGH.
6915     default:
6916       return false;
6917     }
6918
6919     // At this point we can use the bfm family, so this extension is free
6920     // for that use.
6921   }
6922   return true;
6923 }
6924
6925 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6926                                           unsigned &RequiredAligment) const {
6927   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6928     return false;
6929   // Cyclone supports unaligned accesses.
6930   RequiredAligment = 0;
6931   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6932   return NumBits == 32 || NumBits == 64;
6933 }
6934
6935 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6936                                           unsigned &RequiredAligment) const {
6937   if (!LoadedType.isSimple() ||
6938       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6939     return false;
6940   // Cyclone supports unaligned accesses.
6941   RequiredAligment = 0;
6942   unsigned NumBits = LoadedType.getSizeInBits();
6943   return NumBits == 32 || NumBits == 64;
6944 }
6945
6946 /// \brief Lower an interleaved load into a ldN intrinsic.
6947 ///
6948 /// E.g. Lower an interleaved load (Factor = 2):
6949 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
6950 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
6951 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
6952 ///
6953 ///      Into:
6954 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
6955 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
6956 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
6957 bool AArch64TargetLowering::lowerInterleavedLoad(
6958     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
6959     ArrayRef<unsigned> Indices, unsigned Factor) const {
6960   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
6961          "Invalid interleave factor");
6962   assert(!Shuffles.empty() && "Empty shufflevector input");
6963   assert(Shuffles.size() == Indices.size() &&
6964          "Unmatched number of shufflevectors and indices");
6965
6966   const DataLayout &DL = LI->getModule()->getDataLayout();
6967
6968   VectorType *VecTy = Shuffles[0]->getType();
6969   unsigned VecSize = DL.getTypeAllocSizeInBits(VecTy);
6970
6971   // Skip illegal vector types.
6972   if (VecSize != 64 && VecSize != 128)
6973     return false;
6974
6975   // A pointer vector can not be the return type of the ldN intrinsics. Need to
6976   // load integer vectors first and then convert to pointer vectors.
6977   Type *EltTy = VecTy->getVectorElementType();
6978   if (EltTy->isPointerTy())
6979     VecTy =
6980         VectorType::get(DL.getIntPtrType(EltTy), VecTy->getVectorNumElements());
6981
6982   Type *PtrTy = VecTy->getPointerTo(LI->getPointerAddressSpace());
6983   Type *Tys[2] = {VecTy, PtrTy};
6984   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
6985                                             Intrinsic::aarch64_neon_ld3,
6986                                             Intrinsic::aarch64_neon_ld4};
6987   Function *LdNFunc =
6988       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
6989
6990   IRBuilder<> Builder(LI);
6991   Value *Ptr = Builder.CreateBitCast(LI->getPointerOperand(), PtrTy);
6992
6993   CallInst *LdN = Builder.CreateCall(LdNFunc, Ptr, "ldN");
6994
6995   // Replace uses of each shufflevector with the corresponding vector loaded
6996   // by ldN.
6997   for (unsigned i = 0; i < Shuffles.size(); i++) {
6998     ShuffleVectorInst *SVI = Shuffles[i];
6999     unsigned Index = Indices[i];
7000
7001     Value *SubVec = Builder.CreateExtractValue(LdN, Index);
7002
7003     // Convert the integer vector to pointer vector if the element is pointer.
7004     if (EltTy->isPointerTy())
7005       SubVec = Builder.CreateIntToPtr(SubVec, SVI->getType());
7006
7007     SVI->replaceAllUsesWith(SubVec);
7008   }
7009
7010   return true;
7011 }
7012
7013 /// \brief Get a mask consisting of sequential integers starting from \p Start.
7014 ///
7015 /// I.e. <Start, Start + 1, ..., Start + NumElts - 1>
7016 static Constant *getSequentialMask(IRBuilder<> &Builder, unsigned Start,
7017                                    unsigned NumElts) {
7018   SmallVector<Constant *, 16> Mask;
7019   for (unsigned i = 0; i < NumElts; i++)
7020     Mask.push_back(Builder.getInt32(Start + i));
7021
7022   return ConstantVector::get(Mask);
7023 }
7024
7025 /// \brief Lower an interleaved store into a stN intrinsic.
7026 ///
7027 /// E.g. Lower an interleaved store (Factor = 3):
7028 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
7029 ///                                  <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
7030 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
7031 ///
7032 ///      Into:
7033 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
7034 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
7035 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
7036 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
7037 ///
7038 /// Note that the new shufflevectors will be removed and we'll only generate one
7039 /// st3 instruction in CodeGen.
7040 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
7041                                                   ShuffleVectorInst *SVI,
7042                                                   unsigned Factor) const {
7043   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
7044          "Invalid interleave factor");
7045
7046   VectorType *VecTy = SVI->getType();
7047   assert(VecTy->getVectorNumElements() % Factor == 0 &&
7048          "Invalid interleaved store");
7049
7050   unsigned NumSubElts = VecTy->getVectorNumElements() / Factor;
7051   Type *EltTy = VecTy->getVectorElementType();
7052   VectorType *SubVecTy = VectorType::get(EltTy, NumSubElts);
7053
7054   const DataLayout &DL = SI->getModule()->getDataLayout();
7055   unsigned SubVecSize = DL.getTypeAllocSizeInBits(SubVecTy);
7056
7057   // Skip illegal vector types.
7058   if (SubVecSize != 64 && SubVecSize != 128)
7059     return false;
7060
7061   Value *Op0 = SVI->getOperand(0);
7062   Value *Op1 = SVI->getOperand(1);
7063   IRBuilder<> Builder(SI);
7064
7065   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
7066   // vectors to integer vectors.
7067   if (EltTy->isPointerTy()) {
7068     Type *IntTy = DL.getIntPtrType(EltTy);
7069     unsigned NumOpElts =
7070         dyn_cast<VectorType>(Op0->getType())->getVectorNumElements();
7071
7072     // Convert to the corresponding integer vector.
7073     Type *IntVecTy = VectorType::get(IntTy, NumOpElts);
7074     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
7075     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
7076
7077     SubVecTy = VectorType::get(IntTy, NumSubElts);
7078   }
7079
7080   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
7081   Type *Tys[2] = {SubVecTy, PtrTy};
7082   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
7083                                              Intrinsic::aarch64_neon_st3,
7084                                              Intrinsic::aarch64_neon_st4};
7085   Function *StNFunc =
7086       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
7087
7088   SmallVector<Value *, 5> Ops;
7089
7090   // Split the shufflevector operands into sub vectors for the new stN call.
7091   for (unsigned i = 0; i < Factor; i++)
7092     Ops.push_back(Builder.CreateShuffleVector(
7093         Op0, Op1, getSequentialMask(Builder, NumSubElts * i, NumSubElts)));
7094
7095   Ops.push_back(Builder.CreateBitCast(SI->getPointerOperand(), PtrTy));
7096   Builder.CreateCall(StNFunc, Ops);
7097   return true;
7098 }
7099
7100 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
7101                        unsigned AlignCheck) {
7102   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
7103           (DstAlign == 0 || DstAlign % AlignCheck == 0));
7104 }
7105
7106 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
7107                                                unsigned SrcAlign, bool IsMemset,
7108                                                bool ZeroMemset,
7109                                                bool MemcpyStrSrc,
7110                                                MachineFunction &MF) const {
7111   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
7112   // instruction to materialize the v2i64 zero and one store (with restrictive
7113   // addressing mode). Just do two i64 store of zero-registers.
7114   bool Fast;
7115   const Function *F = MF.getFunction();
7116   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
7117       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
7118       (memOpAlign(SrcAlign, DstAlign, 16) ||
7119        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
7120     return MVT::f128;
7121
7122   if (Size >= 8 &&
7123       (memOpAlign(SrcAlign, DstAlign, 8) ||
7124        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
7125     return MVT::i64;
7126
7127   if (Size >= 4 &&
7128       (memOpAlign(SrcAlign, DstAlign, 4) ||
7129        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
7130     return MVT::i32;
7131
7132   return MVT::Other;
7133 }
7134
7135 // 12-bit optionally shifted immediates are legal for adds.
7136 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
7137   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
7138     return true;
7139   return false;
7140 }
7141
7142 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
7143 // immediates is the same as for an add or a sub.
7144 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
7145   if (Immed < 0)
7146     Immed *= -1;
7147   return isLegalAddImmediate(Immed);
7148 }
7149
7150 /// isLegalAddressingMode - Return true if the addressing mode represented
7151 /// by AM is legal for this target, for a load/store of the specified type.
7152 bool AArch64TargetLowering::isLegalAddressingMode(const DataLayout &DL,
7153                                                   const AddrMode &AM, Type *Ty,
7154                                                   unsigned AS) const {
7155   // AArch64 has five basic addressing modes:
7156   //  reg
7157   //  reg + 9-bit signed offset
7158   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
7159   //  reg1 + reg2
7160   //  reg + SIZE_IN_BYTES * reg
7161
7162   // No global is ever allowed as a base.
7163   if (AM.BaseGV)
7164     return false;
7165
7166   // No reg+reg+imm addressing.
7167   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
7168     return false;
7169
7170   // check reg + imm case:
7171   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
7172   uint64_t NumBytes = 0;
7173   if (Ty->isSized()) {
7174     uint64_t NumBits = DL.getTypeSizeInBits(Ty);
7175     NumBytes = NumBits / 8;
7176     if (!isPowerOf2_64(NumBits))
7177       NumBytes = 0;
7178   }
7179
7180   if (!AM.Scale) {
7181     int64_t Offset = AM.BaseOffs;
7182
7183     // 9-bit signed offset
7184     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
7185       return true;
7186
7187     // 12-bit unsigned offset
7188     unsigned shift = Log2_64(NumBytes);
7189     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
7190         // Must be a multiple of NumBytes (NumBytes is a power of 2)
7191         (Offset >> shift) << shift == Offset)
7192       return true;
7193     return false;
7194   }
7195
7196   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
7197
7198   if (!AM.Scale || AM.Scale == 1 ||
7199       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
7200     return true;
7201   return false;
7202 }
7203
7204 int AArch64TargetLowering::getScalingFactorCost(const DataLayout &DL,
7205                                                 const AddrMode &AM, Type *Ty,
7206                                                 unsigned AS) const {
7207   // Scaling factors are not free at all.
7208   // Operands                     | Rt Latency
7209   // -------------------------------------------
7210   // Rt, [Xn, Xm]                 | 4
7211   // -------------------------------------------
7212   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
7213   // Rt, [Xn, Wm, <extend> #imm]  |
7214   if (isLegalAddressingMode(DL, AM, Ty, AS))
7215     // Scale represents reg2 * scale, thus account for 1 if
7216     // it is not equal to 0 or 1.
7217     return AM.Scale != 0 && AM.Scale != 1;
7218   return -1;
7219 }
7220
7221 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
7222   VT = VT.getScalarType();
7223
7224   if (!VT.isSimple())
7225     return false;
7226
7227   switch (VT.getSimpleVT().SimpleTy) {
7228   case MVT::f32:
7229   case MVT::f64:
7230     return true;
7231   default:
7232     break;
7233   }
7234
7235   return false;
7236 }
7237
7238 const MCPhysReg *
7239 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
7240   // LR is a callee-save register, but we must treat it as clobbered by any call
7241   // site. Hence we include LR in the scratch registers, which are in turn added
7242   // as implicit-defs for stackmaps and patchpoints.
7243   static const MCPhysReg ScratchRegs[] = {
7244     AArch64::X16, AArch64::X17, AArch64::LR, 0
7245   };
7246   return ScratchRegs;
7247 }
7248
7249 bool
7250 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
7251   EVT VT = N->getValueType(0);
7252     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
7253     // it with shift to let it be lowered to UBFX.
7254   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
7255       isa<ConstantSDNode>(N->getOperand(1))) {
7256     uint64_t TruncMask = N->getConstantOperandVal(1);
7257     if (isMask_64(TruncMask) &&
7258       N->getOperand(0).getOpcode() == ISD::SRL &&
7259       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
7260       return false;
7261   }
7262   return true;
7263 }
7264
7265 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
7266                                                               Type *Ty) const {
7267   assert(Ty->isIntegerTy());
7268
7269   unsigned BitSize = Ty->getPrimitiveSizeInBits();
7270   if (BitSize == 0)
7271     return false;
7272
7273   int64_t Val = Imm.getSExtValue();
7274   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
7275     return true;
7276
7277   if ((int64_t)Val < 0)
7278     Val = ~Val;
7279   if (BitSize == 32)
7280     Val &= (1LL << 32) - 1;
7281
7282   unsigned LZ = countLeadingZeros((uint64_t)Val);
7283   unsigned Shift = (63 - LZ) / 16;
7284   // MOVZ is free so return true for one or fewer MOVK.
7285   return Shift < 3;
7286 }
7287
7288 // Generate SUBS and CSEL for integer abs.
7289 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
7290   EVT VT = N->getValueType(0);
7291
7292   SDValue N0 = N->getOperand(0);
7293   SDValue N1 = N->getOperand(1);
7294   SDLoc DL(N);
7295
7296   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
7297   // and change it to SUB and CSEL.
7298   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
7299       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
7300       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
7301     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
7302       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
7303         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
7304                                   N0.getOperand(0));
7305         // Generate SUBS & CSEL.
7306         SDValue Cmp =
7307             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
7308                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
7309         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
7310                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
7311                            SDValue(Cmp.getNode(), 1));
7312       }
7313   return SDValue();
7314 }
7315
7316 // performXorCombine - Attempts to handle integer ABS.
7317 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
7318                                  TargetLowering::DAGCombinerInfo &DCI,
7319                                  const AArch64Subtarget *Subtarget) {
7320   if (DCI.isBeforeLegalizeOps())
7321     return SDValue();
7322
7323   return performIntegerAbsCombine(N, DAG);
7324 }
7325
7326 SDValue
7327 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
7328                                      SelectionDAG &DAG,
7329                                      std::vector<SDNode *> *Created) const {
7330   // fold (sdiv X, pow2)
7331   EVT VT = N->getValueType(0);
7332   if ((VT != MVT::i32 && VT != MVT::i64) ||
7333       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
7334     return SDValue();
7335
7336   SDLoc DL(N);
7337   SDValue N0 = N->getOperand(0);
7338   unsigned Lg2 = Divisor.countTrailingZeros();
7339   SDValue Zero = DAG.getConstant(0, DL, VT);
7340   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
7341
7342   // Add (N0 < 0) ? Pow2 - 1 : 0;
7343   SDValue CCVal;
7344   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
7345   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
7346   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
7347
7348   if (Created) {
7349     Created->push_back(Cmp.getNode());
7350     Created->push_back(Add.getNode());
7351     Created->push_back(CSel.getNode());
7352   }
7353
7354   // Divide by pow2.
7355   SDValue SRA =
7356       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
7357
7358   // If we're dividing by a positive value, we're done.  Otherwise, we must
7359   // negate the result.
7360   if (Divisor.isNonNegative())
7361     return SRA;
7362
7363   if (Created)
7364     Created->push_back(SRA.getNode());
7365   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
7366 }
7367
7368 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
7369                                  TargetLowering::DAGCombinerInfo &DCI,
7370                                  const AArch64Subtarget *Subtarget) {
7371   if (DCI.isBeforeLegalizeOps())
7372     return SDValue();
7373
7374   // Multiplication of a power of two plus/minus one can be done more
7375   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
7376   // future CPUs have a cheaper MADD instruction, this may need to be
7377   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
7378   // 64-bit is 5 cycles, so this is always a win.
7379   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
7380     APInt Value = C->getAPIntValue();
7381     EVT VT = N->getValueType(0);
7382     SDLoc DL(N);
7383     if (Value.isNonNegative()) {
7384       // (mul x, 2^N + 1) => (add (shl x, N), x)
7385       APInt VM1 = Value - 1;
7386       if (VM1.isPowerOf2()) {
7387         SDValue ShiftedVal =
7388             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7389                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
7390         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
7391                            N->getOperand(0));
7392       }
7393       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7394       APInt VP1 = Value + 1;
7395       if (VP1.isPowerOf2()) {
7396         SDValue ShiftedVal =
7397             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7398                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
7399         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
7400                            N->getOperand(0));
7401       }
7402     } else {
7403       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7404       APInt VNP1 = -Value + 1;
7405       if (VNP1.isPowerOf2()) {
7406         SDValue ShiftedVal =
7407             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7408                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
7409         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
7410                            ShiftedVal);
7411       }
7412       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7413       APInt VNM1 = -Value - 1;
7414       if (VNM1.isPowerOf2()) {
7415         SDValue ShiftedVal =
7416             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7417                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7418         SDValue Add =
7419             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7420         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7421       }
7422     }
7423   }
7424   return SDValue();
7425 }
7426
7427 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7428                                                          SelectionDAG &DAG) {
7429   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7430   // optimize away operation when it's from a constant.
7431   //
7432   // The general transformation is:
7433   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7434   //       AND(VECTOR_CMP(x,y), constant2)
7435   //    constant2 = UNARYOP(constant)
7436
7437   // Early exit if this isn't a vector operation, the operand of the
7438   // unary operation isn't a bitwise AND, or if the sizes of the operations
7439   // aren't the same.
7440   EVT VT = N->getValueType(0);
7441   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7442       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7443       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7444     return SDValue();
7445
7446   // Now check that the other operand of the AND is a constant. We could
7447   // make the transformation for non-constant splats as well, but it's unclear
7448   // that would be a benefit as it would not eliminate any operations, just
7449   // perform one more step in scalar code before moving to the vector unit.
7450   if (BuildVectorSDNode *BV =
7451           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7452     // Bail out if the vector isn't a constant.
7453     if (!BV->isConstant())
7454       return SDValue();
7455
7456     // Everything checks out. Build up the new and improved node.
7457     SDLoc DL(N);
7458     EVT IntVT = BV->getValueType(0);
7459     // Create a new constant of the appropriate type for the transformed
7460     // DAG.
7461     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7462     // The AND node needs bitcasts to/from an integer vector type around it.
7463     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7464     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7465                                  N->getOperand(0)->getOperand(0), MaskConst);
7466     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7467     return Res;
7468   }
7469
7470   return SDValue();
7471 }
7472
7473 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7474                                      const AArch64Subtarget *Subtarget) {
7475   // First try to optimize away the conversion when it's conditionally from
7476   // a constant. Vectors only.
7477   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
7478     return Res;
7479
7480   EVT VT = N->getValueType(0);
7481   if (VT != MVT::f32 && VT != MVT::f64)
7482     return SDValue();
7483
7484   // Only optimize when the source and destination types have the same width.
7485   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7486     return SDValue();
7487
7488   // If the result of an integer load is only used by an integer-to-float
7489   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7490   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7491   SDValue N0 = N->getOperand(0);
7492   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7493       // Do not change the width of a volatile load.
7494       !cast<LoadSDNode>(N0)->isVolatile()) {
7495     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7496     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7497                                LN0->getPointerInfo(), LN0->isVolatile(),
7498                                LN0->isNonTemporal(), LN0->isInvariant(),
7499                                LN0->getAlignment());
7500
7501     // Make sure successors of the original load stay after it by updating them
7502     // to use the new Chain.
7503     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7504
7505     unsigned Opcode =
7506         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7507     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7508   }
7509
7510   return SDValue();
7511 }
7512
7513 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7514 /// searches for and classifies those shifts.
7515 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7516                          bool &FromHi) {
7517   if (N.getOpcode() == ISD::SHL)
7518     FromHi = false;
7519   else if (N.getOpcode() == ISD::SRL)
7520     FromHi = true;
7521   else
7522     return false;
7523
7524   if (!isa<ConstantSDNode>(N.getOperand(1)))
7525     return false;
7526
7527   ShiftAmount = N->getConstantOperandVal(1);
7528   Src = N->getOperand(0);
7529   return true;
7530 }
7531
7532 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7533 /// registers viewed as a high/low pair. This function looks for the pattern:
7534 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7535 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7536 /// independent.
7537 static SDValue tryCombineToEXTR(SDNode *N,
7538                                 TargetLowering::DAGCombinerInfo &DCI) {
7539   SelectionDAG &DAG = DCI.DAG;
7540   SDLoc DL(N);
7541   EVT VT = N->getValueType(0);
7542
7543   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7544
7545   if (VT != MVT::i32 && VT != MVT::i64)
7546     return SDValue();
7547
7548   SDValue LHS;
7549   uint32_t ShiftLHS = 0;
7550   bool LHSFromHi = 0;
7551   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7552     return SDValue();
7553
7554   SDValue RHS;
7555   uint32_t ShiftRHS = 0;
7556   bool RHSFromHi = 0;
7557   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7558     return SDValue();
7559
7560   // If they're both trying to come from the high part of the register, they're
7561   // not really an EXTR.
7562   if (LHSFromHi == RHSFromHi)
7563     return SDValue();
7564
7565   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7566     return SDValue();
7567
7568   if (LHSFromHi) {
7569     std::swap(LHS, RHS);
7570     std::swap(ShiftLHS, ShiftRHS);
7571   }
7572
7573   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7574                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7575 }
7576
7577 static SDValue tryCombineToBSL(SDNode *N,
7578                                 TargetLowering::DAGCombinerInfo &DCI) {
7579   EVT VT = N->getValueType(0);
7580   SelectionDAG &DAG = DCI.DAG;
7581   SDLoc DL(N);
7582
7583   if (!VT.isVector())
7584     return SDValue();
7585
7586   SDValue N0 = N->getOperand(0);
7587   if (N0.getOpcode() != ISD::AND)
7588     return SDValue();
7589
7590   SDValue N1 = N->getOperand(1);
7591   if (N1.getOpcode() != ISD::AND)
7592     return SDValue();
7593
7594   // We only have to look for constant vectors here since the general, variable
7595   // case can be handled in TableGen.
7596   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7597   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7598   for (int i = 1; i >= 0; --i)
7599     for (int j = 1; j >= 0; --j) {
7600       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7601       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7602       if (!BVN0 || !BVN1)
7603         continue;
7604
7605       bool FoundMatch = true;
7606       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7607         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7608         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7609         if (!CN0 || !CN1 ||
7610             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7611           FoundMatch = false;
7612           break;
7613         }
7614       }
7615
7616       if (FoundMatch)
7617         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7618                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7619     }
7620
7621   return SDValue();
7622 }
7623
7624 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7625                                 const AArch64Subtarget *Subtarget) {
7626   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7627   if (!EnableAArch64ExtrGeneration)
7628     return SDValue();
7629   SelectionDAG &DAG = DCI.DAG;
7630   EVT VT = N->getValueType(0);
7631
7632   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7633     return SDValue();
7634
7635   SDValue Res = tryCombineToEXTR(N, DCI);
7636   if (Res.getNode())
7637     return Res;
7638
7639   Res = tryCombineToBSL(N, DCI);
7640   if (Res.getNode())
7641     return Res;
7642
7643   return SDValue();
7644 }
7645
7646 static SDValue performBitcastCombine(SDNode *N,
7647                                      TargetLowering::DAGCombinerInfo &DCI,
7648                                      SelectionDAG &DAG) {
7649   // Wait 'til after everything is legalized to try this. That way we have
7650   // legal vector types and such.
7651   if (DCI.isBeforeLegalizeOps())
7652     return SDValue();
7653
7654   // Remove extraneous bitcasts around an extract_subvector.
7655   // For example,
7656   //    (v4i16 (bitconvert
7657   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7658   //  becomes
7659   //    (extract_subvector ((v8i16 ...), (i64 4)))
7660
7661   // Only interested in 64-bit vectors as the ultimate result.
7662   EVT VT = N->getValueType(0);
7663   if (!VT.isVector())
7664     return SDValue();
7665   if (VT.getSimpleVT().getSizeInBits() != 64)
7666     return SDValue();
7667   // Is the operand an extract_subvector starting at the beginning or halfway
7668   // point of the vector? A low half may also come through as an
7669   // EXTRACT_SUBREG, so look for that, too.
7670   SDValue Op0 = N->getOperand(0);
7671   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7672       !(Op0->isMachineOpcode() &&
7673         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7674     return SDValue();
7675   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7676   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7677     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7678       return SDValue();
7679   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7680     if (idx != AArch64::dsub)
7681       return SDValue();
7682     // The dsub reference is equivalent to a lane zero subvector reference.
7683     idx = 0;
7684   }
7685   // Look through the bitcast of the input to the extract.
7686   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7687     return SDValue();
7688   SDValue Source = Op0->getOperand(0)->getOperand(0);
7689   // If the source type has twice the number of elements as our destination
7690   // type, we know this is an extract of the high or low half of the vector.
7691   EVT SVT = Source->getValueType(0);
7692   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7693     return SDValue();
7694
7695   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7696
7697   // Create the simplified form to just extract the low or high half of the
7698   // vector directly rather than bothering with the bitcasts.
7699   SDLoc dl(N);
7700   unsigned NumElements = VT.getVectorNumElements();
7701   if (idx) {
7702     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7703     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7704   } else {
7705     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7706     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7707                                       Source, SubReg),
7708                    0);
7709   }
7710 }
7711
7712 static SDValue performConcatVectorsCombine(SDNode *N,
7713                                            TargetLowering::DAGCombinerInfo &DCI,
7714                                            SelectionDAG &DAG) {
7715   SDLoc dl(N);
7716   EVT VT = N->getValueType(0);
7717   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7718
7719   // Optimize concat_vectors of truncated vectors, where the intermediate
7720   // type is illegal, to avoid said illegality,  e.g.,
7721   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7722   //                          (v2i16 (truncate (v2i64)))))
7723   // ->
7724   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7725   //                                    (v4i32 (bitcast (v2i64))),
7726   //                                    <0, 2, 4, 6>)))
7727   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7728   // on both input and result type, so we might generate worse code.
7729   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7730   if (N->getNumOperands() == 2 &&
7731       N0->getOpcode() == ISD::TRUNCATE &&
7732       N1->getOpcode() == ISD::TRUNCATE) {
7733     SDValue N00 = N0->getOperand(0);
7734     SDValue N10 = N1->getOperand(0);
7735     EVT N00VT = N00.getValueType();
7736
7737     if (N00VT == N10.getValueType() &&
7738         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7739         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7740       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7741       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7742       for (size_t i = 0; i < Mask.size(); ++i)
7743         Mask[i] = i * 2;
7744       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7745                          DAG.getVectorShuffle(
7746                              MidVT, dl,
7747                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7748                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7749     }
7750   }
7751
7752   // Wait 'til after everything is legalized to try this. That way we have
7753   // legal vector types and such.
7754   if (DCI.isBeforeLegalizeOps())
7755     return SDValue();
7756
7757   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7758   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7759   // canonicalise to that.
7760   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7761     assert(VT.getVectorElementType().getSizeInBits() == 64);
7762     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7763                        DAG.getConstant(0, dl, MVT::i64));
7764   }
7765
7766   // Canonicalise concat_vectors so that the right-hand vector has as few
7767   // bit-casts as possible before its real operation. The primary matching
7768   // destination for these operations will be the narrowing "2" instructions,
7769   // which depend on the operation being performed on this right-hand vector.
7770   // For example,
7771   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7772   // becomes
7773   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7774
7775   if (N1->getOpcode() != ISD::BITCAST)
7776     return SDValue();
7777   SDValue RHS = N1->getOperand(0);
7778   MVT RHSTy = RHS.getValueType().getSimpleVT();
7779   // If the RHS is not a vector, this is not the pattern we're looking for.
7780   if (!RHSTy.isVector())
7781     return SDValue();
7782
7783   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7784
7785   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7786                                   RHSTy.getVectorNumElements() * 2);
7787   return DAG.getNode(ISD::BITCAST, dl, VT,
7788                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7789                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7790                                  RHS));
7791 }
7792
7793 static SDValue tryCombineFixedPointConvert(SDNode *N,
7794                                            TargetLowering::DAGCombinerInfo &DCI,
7795                                            SelectionDAG &DAG) {
7796   // Wait 'til after everything is legalized to try this. That way we have
7797   // legal vector types and such.
7798   if (DCI.isBeforeLegalizeOps())
7799     return SDValue();
7800   // Transform a scalar conversion of a value from a lane extract into a
7801   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7802   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7803   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7804   //
7805   // The second form interacts better with instruction selection and the
7806   // register allocator to avoid cross-class register copies that aren't
7807   // coalescable due to a lane reference.
7808
7809   // Check the operand and see if it originates from a lane extract.
7810   SDValue Op1 = N->getOperand(1);
7811   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7812     // Yep, no additional predication needed. Perform the transform.
7813     SDValue IID = N->getOperand(0);
7814     SDValue Shift = N->getOperand(2);
7815     SDValue Vec = Op1.getOperand(0);
7816     SDValue Lane = Op1.getOperand(1);
7817     EVT ResTy = N->getValueType(0);
7818     EVT VecResTy;
7819     SDLoc DL(N);
7820
7821     // The vector width should be 128 bits by the time we get here, even
7822     // if it started as 64 bits (the extract_vector handling will have
7823     // done so).
7824     assert(Vec.getValueType().getSizeInBits() == 128 &&
7825            "unexpected vector size on extract_vector_elt!");
7826     if (Vec.getValueType() == MVT::v4i32)
7827       VecResTy = MVT::v4f32;
7828     else if (Vec.getValueType() == MVT::v2i64)
7829       VecResTy = MVT::v2f64;
7830     else
7831       llvm_unreachable("unexpected vector type!");
7832
7833     SDValue Convert =
7834         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7835     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7836   }
7837   return SDValue();
7838 }
7839
7840 // AArch64 high-vector "long" operations are formed by performing the non-high
7841 // version on an extract_subvector of each operand which gets the high half:
7842 //
7843 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7844 //
7845 // However, there are cases which don't have an extract_high explicitly, but
7846 // have another operation that can be made compatible with one for free. For
7847 // example:
7848 //
7849 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7850 //
7851 // This routine does the actual conversion of such DUPs, once outer routines
7852 // have determined that everything else is in order.
7853 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
7854 // similarly here.
7855 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7856   switch (N.getOpcode()) {
7857   case AArch64ISD::DUP:
7858   case AArch64ISD::DUPLANE8:
7859   case AArch64ISD::DUPLANE16:
7860   case AArch64ISD::DUPLANE32:
7861   case AArch64ISD::DUPLANE64:
7862   case AArch64ISD::MOVI:
7863   case AArch64ISD::MOVIshift:
7864   case AArch64ISD::MOVIedit:
7865   case AArch64ISD::MOVImsl:
7866   case AArch64ISD::MVNIshift:
7867   case AArch64ISD::MVNImsl:
7868     break;
7869   default:
7870     // FMOV could be supported, but isn't very useful, as it would only occur
7871     // if you passed a bitcast' floating point immediate to an eligible long
7872     // integer op (addl, smull, ...).
7873     return SDValue();
7874   }
7875
7876   MVT NarrowTy = N.getSimpleValueType();
7877   if (!NarrowTy.is64BitVector())
7878     return SDValue();
7879
7880   MVT ElementTy = NarrowTy.getVectorElementType();
7881   unsigned NumElems = NarrowTy.getVectorNumElements();
7882   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7883
7884   SDLoc dl(N);
7885   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
7886                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
7887                      DAG.getConstant(NumElems, dl, MVT::i64));
7888 }
7889
7890 static bool isEssentiallyExtractSubvector(SDValue N) {
7891   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7892     return true;
7893
7894   return N.getOpcode() == ISD::BITCAST &&
7895          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7896 }
7897
7898 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7899 struct GenericSetCCInfo {
7900   const SDValue *Opnd0;
7901   const SDValue *Opnd1;
7902   ISD::CondCode CC;
7903 };
7904
7905 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7906 struct AArch64SetCCInfo {
7907   const SDValue *Cmp;
7908   AArch64CC::CondCode CC;
7909 };
7910
7911 /// \brief Helper structure to keep track of SetCC information.
7912 union SetCCInfo {
7913   GenericSetCCInfo Generic;
7914   AArch64SetCCInfo AArch64;
7915 };
7916
7917 /// \brief Helper structure to be able to read SetCC information.  If set to
7918 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7919 /// GenericSetCCInfo.
7920 struct SetCCInfoAndKind {
7921   SetCCInfo Info;
7922   bool IsAArch64;
7923 };
7924
7925 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7926 /// an
7927 /// AArch64 lowered one.
7928 /// \p SetCCInfo is filled accordingly.
7929 /// \post SetCCInfo is meanginfull only when this function returns true.
7930 /// \return True when Op is a kind of SET_CC operation.
7931 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7932   // If this is a setcc, this is straight forward.
7933   if (Op.getOpcode() == ISD::SETCC) {
7934     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7935     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7936     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7937     SetCCInfo.IsAArch64 = false;
7938     return true;
7939   }
7940   // Otherwise, check if this is a matching csel instruction.
7941   // In other words:
7942   // - csel 1, 0, cc
7943   // - csel 0, 1, !cc
7944   if (Op.getOpcode() != AArch64ISD::CSEL)
7945     return false;
7946   // Set the information about the operands.
7947   // TODO: we want the operands of the Cmp not the csel
7948   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7949   SetCCInfo.IsAArch64 = true;
7950   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7951       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7952
7953   // Check that the operands matches the constraints:
7954   // (1) Both operands must be constants.
7955   // (2) One must be 1 and the other must be 0.
7956   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7957   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7958
7959   // Check (1).
7960   if (!TValue || !FValue)
7961     return false;
7962
7963   // Check (2).
7964   if (!TValue->isOne()) {
7965     // Update the comparison when we are interested in !cc.
7966     std::swap(TValue, FValue);
7967     SetCCInfo.Info.AArch64.CC =
7968         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7969   }
7970   return TValue->isOne() && FValue->isNullValue();
7971 }
7972
7973 // Returns true if Op is setcc or zext of setcc.
7974 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7975   if (isSetCC(Op, Info))
7976     return true;
7977   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7978     isSetCC(Op->getOperand(0), Info));
7979 }
7980
7981 // The folding we want to perform is:
7982 // (add x, [zext] (setcc cc ...) )
7983 //   -->
7984 // (csel x, (add x, 1), !cc ...)
7985 //
7986 // The latter will get matched to a CSINC instruction.
7987 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7988   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7989   SDValue LHS = Op->getOperand(0);
7990   SDValue RHS = Op->getOperand(1);
7991   SetCCInfoAndKind InfoAndKind;
7992
7993   // If neither operand is a SET_CC, give up.
7994   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7995     std::swap(LHS, RHS);
7996     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7997       return SDValue();
7998   }
7999
8000   // FIXME: This could be generatized to work for FP comparisons.
8001   EVT CmpVT = InfoAndKind.IsAArch64
8002                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
8003                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
8004   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
8005     return SDValue();
8006
8007   SDValue CCVal;
8008   SDValue Cmp;
8009   SDLoc dl(Op);
8010   if (InfoAndKind.IsAArch64) {
8011     CCVal = DAG.getConstant(
8012         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
8013         MVT::i32);
8014     Cmp = *InfoAndKind.Info.AArch64.Cmp;
8015   } else
8016     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
8017                       *InfoAndKind.Info.Generic.Opnd1,
8018                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
8019                       CCVal, DAG, dl);
8020
8021   EVT VT = Op->getValueType(0);
8022   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
8023   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
8024 }
8025
8026 // The basic add/sub long vector instructions have variants with "2" on the end
8027 // which act on the high-half of their inputs. They are normally matched by
8028 // patterns like:
8029 //
8030 // (add (zeroext (extract_high LHS)),
8031 //      (zeroext (extract_high RHS)))
8032 // -> uaddl2 vD, vN, vM
8033 //
8034 // However, if one of the extracts is something like a duplicate, this
8035 // instruction can still be used profitably. This function puts the DAG into a
8036 // more appropriate form for those patterns to trigger.
8037 static SDValue performAddSubLongCombine(SDNode *N,
8038                                         TargetLowering::DAGCombinerInfo &DCI,
8039                                         SelectionDAG &DAG) {
8040   if (DCI.isBeforeLegalizeOps())
8041     return SDValue();
8042
8043   MVT VT = N->getSimpleValueType(0);
8044   if (!VT.is128BitVector()) {
8045     if (N->getOpcode() == ISD::ADD)
8046       return performSetccAddFolding(N, DAG);
8047     return SDValue();
8048   }
8049
8050   // Make sure both branches are extended in the same way.
8051   SDValue LHS = N->getOperand(0);
8052   SDValue RHS = N->getOperand(1);
8053   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
8054        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
8055       LHS.getOpcode() != RHS.getOpcode())
8056     return SDValue();
8057
8058   unsigned ExtType = LHS.getOpcode();
8059
8060   // It's not worth doing if at least one of the inputs isn't already an
8061   // extract, but we don't know which it'll be so we have to try both.
8062   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
8063     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
8064     if (!RHS.getNode())
8065       return SDValue();
8066
8067     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
8068   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
8069     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
8070     if (!LHS.getNode())
8071       return SDValue();
8072
8073     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
8074   }
8075
8076   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
8077 }
8078
8079 // Massage DAGs which we can use the high-half "long" operations on into
8080 // something isel will recognize better. E.g.
8081 //
8082 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
8083 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
8084 //                     (extract_high (v2i64 (dup128 scalar)))))
8085 //
8086 static SDValue tryCombineLongOpWithDup(SDNode *N,
8087                                        TargetLowering::DAGCombinerInfo &DCI,
8088                                        SelectionDAG &DAG) {
8089   if (DCI.isBeforeLegalizeOps())
8090     return SDValue();
8091
8092   bool IsIntrinsic = N->getOpcode() == ISD::INTRINSIC_WO_CHAIN;
8093   SDValue LHS = N->getOperand(IsIntrinsic ? 1 : 0);
8094   SDValue RHS = N->getOperand(IsIntrinsic ? 2 : 1);
8095   assert(LHS.getValueType().is64BitVector() &&
8096          RHS.getValueType().is64BitVector() &&
8097          "unexpected shape for long operation");
8098
8099   // Either node could be a DUP, but it's not worth doing both of them (you'd
8100   // just as well use the non-high version) so look for a corresponding extract
8101   // operation on the other "wing".
8102   if (isEssentiallyExtractSubvector(LHS)) {
8103     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
8104     if (!RHS.getNode())
8105       return SDValue();
8106   } else if (isEssentiallyExtractSubvector(RHS)) {
8107     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
8108     if (!LHS.getNode())
8109       return SDValue();
8110   }
8111
8112   // N could either be an intrinsic or a sabsdiff/uabsdiff node.
8113   if (IsIntrinsic)
8114     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
8115                        N->getOperand(0), LHS, RHS);
8116   else
8117     return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
8118                        LHS, RHS);
8119 }
8120
8121 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
8122   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
8123   unsigned ElemBits = ElemTy.getSizeInBits();
8124
8125   int64_t ShiftAmount;
8126   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
8127     APInt SplatValue, SplatUndef;
8128     unsigned SplatBitSize;
8129     bool HasAnyUndefs;
8130     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
8131                               HasAnyUndefs, ElemBits) ||
8132         SplatBitSize != ElemBits)
8133       return SDValue();
8134
8135     ShiftAmount = SplatValue.getSExtValue();
8136   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
8137     ShiftAmount = CVN->getSExtValue();
8138   } else
8139     return SDValue();
8140
8141   unsigned Opcode;
8142   bool IsRightShift;
8143   switch (IID) {
8144   default:
8145     llvm_unreachable("Unknown shift intrinsic");
8146   case Intrinsic::aarch64_neon_sqshl:
8147     Opcode = AArch64ISD::SQSHL_I;
8148     IsRightShift = false;
8149     break;
8150   case Intrinsic::aarch64_neon_uqshl:
8151     Opcode = AArch64ISD::UQSHL_I;
8152     IsRightShift = false;
8153     break;
8154   case Intrinsic::aarch64_neon_srshl:
8155     Opcode = AArch64ISD::SRSHR_I;
8156     IsRightShift = true;
8157     break;
8158   case Intrinsic::aarch64_neon_urshl:
8159     Opcode = AArch64ISD::URSHR_I;
8160     IsRightShift = true;
8161     break;
8162   case Intrinsic::aarch64_neon_sqshlu:
8163     Opcode = AArch64ISD::SQSHLU_I;
8164     IsRightShift = false;
8165     break;
8166   }
8167
8168   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
8169     SDLoc dl(N);
8170     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8171                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
8172   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
8173     SDLoc dl(N);
8174     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8175                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
8176   }
8177
8178   return SDValue();
8179 }
8180
8181 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
8182 // the intrinsics must be legal and take an i32, this means there's almost
8183 // certainly going to be a zext in the DAG which we can eliminate.
8184 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
8185   SDValue AndN = N->getOperand(2);
8186   if (AndN.getOpcode() != ISD::AND)
8187     return SDValue();
8188
8189   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
8190   if (!CMask || CMask->getZExtValue() != Mask)
8191     return SDValue();
8192
8193   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
8194                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
8195 }
8196
8197 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
8198                                            SelectionDAG &DAG) {
8199   SDLoc dl(N);
8200   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
8201                      DAG.getNode(Opc, dl,
8202                                  N->getOperand(1).getSimpleValueType(),
8203                                  N->getOperand(1)),
8204                      DAG.getConstant(0, dl, MVT::i64));
8205 }
8206
8207 static SDValue performIntrinsicCombine(SDNode *N,
8208                                        TargetLowering::DAGCombinerInfo &DCI,
8209                                        const AArch64Subtarget *Subtarget) {
8210   SelectionDAG &DAG = DCI.DAG;
8211   unsigned IID = getIntrinsicID(N);
8212   switch (IID) {
8213   default:
8214     break;
8215   case Intrinsic::aarch64_neon_vcvtfxs2fp:
8216   case Intrinsic::aarch64_neon_vcvtfxu2fp:
8217     return tryCombineFixedPointConvert(N, DCI, DAG);
8218   case Intrinsic::aarch64_neon_saddv:
8219     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
8220   case Intrinsic::aarch64_neon_uaddv:
8221     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
8222   case Intrinsic::aarch64_neon_sminv:
8223     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
8224   case Intrinsic::aarch64_neon_uminv:
8225     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
8226   case Intrinsic::aarch64_neon_smaxv:
8227     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
8228   case Intrinsic::aarch64_neon_umaxv:
8229     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
8230   case Intrinsic::aarch64_neon_fmax:
8231     return DAG.getNode(ISD::FMAXNAN, SDLoc(N), N->getValueType(0),
8232                        N->getOperand(1), N->getOperand(2));
8233   case Intrinsic::aarch64_neon_fmin:
8234     return DAG.getNode(ISD::FMINNAN, SDLoc(N), N->getValueType(0),
8235                        N->getOperand(1), N->getOperand(2));
8236   case Intrinsic::aarch64_neon_sabd:
8237     return DAG.getNode(ISD::SABSDIFF, SDLoc(N), N->getValueType(0),
8238                        N->getOperand(1), N->getOperand(2));
8239   case Intrinsic::aarch64_neon_uabd:
8240     return DAG.getNode(ISD::UABSDIFF, SDLoc(N), N->getValueType(0),
8241                        N->getOperand(1), N->getOperand(2));
8242   case Intrinsic::aarch64_neon_fmaxnm:
8243     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), N->getValueType(0),
8244                        N->getOperand(1), N->getOperand(2));
8245   case Intrinsic::aarch64_neon_fminnm:
8246     return DAG.getNode(ISD::FMINNUM, SDLoc(N), N->getValueType(0),
8247                        N->getOperand(1), N->getOperand(2));
8248   case Intrinsic::aarch64_neon_smull:
8249   case Intrinsic::aarch64_neon_umull:
8250   case Intrinsic::aarch64_neon_pmull:
8251   case Intrinsic::aarch64_neon_sqdmull:
8252     return tryCombineLongOpWithDup(N, DCI, DAG);
8253   case Intrinsic::aarch64_neon_sqshl:
8254   case Intrinsic::aarch64_neon_uqshl:
8255   case Intrinsic::aarch64_neon_sqshlu:
8256   case Intrinsic::aarch64_neon_srshl:
8257   case Intrinsic::aarch64_neon_urshl:
8258     return tryCombineShiftImm(IID, N, DAG);
8259   case Intrinsic::aarch64_crc32b:
8260   case Intrinsic::aarch64_crc32cb:
8261     return tryCombineCRC32(0xff, N, DAG);
8262   case Intrinsic::aarch64_crc32h:
8263   case Intrinsic::aarch64_crc32ch:
8264     return tryCombineCRC32(0xffff, N, DAG);
8265   }
8266   return SDValue();
8267 }
8268
8269 static SDValue performExtendCombine(SDNode *N,
8270                                     TargetLowering::DAGCombinerInfo &DCI,
8271                                     SelectionDAG &DAG) {
8272   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
8273   // we can convert that DUP into another extract_high (of a bigger DUP), which
8274   // helps the backend to decide that an sabdl2 would be useful, saving a real
8275   // extract_high operation.
8276   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
8277       (N->getOperand(0).getOpcode() == ISD::SABSDIFF ||
8278        N->getOperand(0).getOpcode() == ISD::UABSDIFF)) {
8279     SDNode *ABDNode = N->getOperand(0).getNode();
8280     SDValue NewABD = tryCombineLongOpWithDup(ABDNode, DCI, DAG);
8281     if (!NewABD.getNode())
8282       return SDValue();
8283
8284     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
8285                        NewABD);
8286   }
8287
8288   // This is effectively a custom type legalization for AArch64.
8289   //
8290   // Type legalization will split an extend of a small, legal, type to a larger
8291   // illegal type by first splitting the destination type, often creating
8292   // illegal source types, which then get legalized in isel-confusing ways,
8293   // leading to really terrible codegen. E.g.,
8294   //   %result = v8i32 sext v8i8 %value
8295   // becomes
8296   //   %losrc = extract_subreg %value, ...
8297   //   %hisrc = extract_subreg %value, ...
8298   //   %lo = v4i32 sext v4i8 %losrc
8299   //   %hi = v4i32 sext v4i8 %hisrc
8300   // Things go rapidly downhill from there.
8301   //
8302   // For AArch64, the [sz]ext vector instructions can only go up one element
8303   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
8304   // take two instructions.
8305   //
8306   // This implies that the most efficient way to do the extend from v8i8
8307   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
8308   // the normal splitting to happen for the v8i16->v8i32.
8309
8310   // This is pre-legalization to catch some cases where the default
8311   // type legalization will create ill-tempered code.
8312   if (!DCI.isBeforeLegalizeOps())
8313     return SDValue();
8314
8315   // We're only interested in cleaning things up for non-legal vector types
8316   // here. If both the source and destination are legal, things will just
8317   // work naturally without any fiddling.
8318   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8319   EVT ResVT = N->getValueType(0);
8320   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
8321     return SDValue();
8322   // If the vector type isn't a simple VT, it's beyond the scope of what
8323   // we're  worried about here. Let legalization do its thing and hope for
8324   // the best.
8325   SDValue Src = N->getOperand(0);
8326   EVT SrcVT = Src->getValueType(0);
8327   if (!ResVT.isSimple() || !SrcVT.isSimple())
8328     return SDValue();
8329
8330   // If the source VT is a 64-bit vector, we can play games and get the
8331   // better results we want.
8332   if (SrcVT.getSizeInBits() != 64)
8333     return SDValue();
8334
8335   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
8336   unsigned ElementCount = SrcVT.getVectorNumElements();
8337   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
8338   SDLoc DL(N);
8339   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
8340
8341   // Now split the rest of the operation into two halves, each with a 64
8342   // bit source.
8343   EVT LoVT, HiVT;
8344   SDValue Lo, Hi;
8345   unsigned NumElements = ResVT.getVectorNumElements();
8346   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
8347   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
8348                                  ResVT.getVectorElementType(), NumElements / 2);
8349
8350   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
8351                                LoVT.getVectorNumElements());
8352   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8353                    DAG.getConstant(0, DL, MVT::i64));
8354   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8355                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
8356   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
8357   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
8358
8359   // Now combine the parts back together so we still have a single result
8360   // like the combiner expects.
8361   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
8362 }
8363
8364 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
8365 /// value. The load store optimizer pass will merge them to store pair stores.
8366 /// This has better performance than a splat of the scalar followed by a split
8367 /// vector store. Even if the stores are not merged it is four stores vs a dup,
8368 /// followed by an ext.b and two stores.
8369 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
8370   SDValue StVal = St->getValue();
8371   EVT VT = StVal.getValueType();
8372
8373   // Don't replace floating point stores, they possibly won't be transformed to
8374   // stp because of the store pair suppress pass.
8375   if (VT.isFloatingPoint())
8376     return SDValue();
8377
8378   // Check for insert vector elements.
8379   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
8380     return SDValue();
8381
8382   // We can express a splat as store pair(s) for 2 or 4 elements.
8383   unsigned NumVecElts = VT.getVectorNumElements();
8384   if (NumVecElts != 4 && NumVecElts != 2)
8385     return SDValue();
8386   SDValue SplatVal = StVal.getOperand(1);
8387   unsigned RemainInsertElts = NumVecElts - 1;
8388
8389   // Check that this is a splat.
8390   while (--RemainInsertElts) {
8391     SDValue NextInsertElt = StVal.getOperand(0);
8392     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
8393       return SDValue();
8394     if (NextInsertElt.getOperand(1) != SplatVal)
8395       return SDValue();
8396     StVal = NextInsertElt;
8397   }
8398   unsigned OrigAlignment = St->getAlignment();
8399   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
8400   unsigned Alignment = std::min(OrigAlignment, EltOffset);
8401
8402   // Create scalar stores. This is at least as good as the code sequence for a
8403   // split unaligned store which is a dup.s, ext.b, and two stores.
8404   // Most of the time the three stores should be replaced by store pair
8405   // instructions (stp).
8406   SDLoc DL(St);
8407   SDValue BasePtr = St->getBasePtr();
8408   SDValue NewST1 =
8409       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
8410                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
8411
8412   unsigned Offset = EltOffset;
8413   while (--NumVecElts) {
8414     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8415                                     DAG.getConstant(Offset, DL, MVT::i64));
8416     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
8417                           St->getPointerInfo(), St->isVolatile(),
8418                           St->isNonTemporal(), Alignment);
8419     Offset += EltOffset;
8420   }
8421   return NewST1;
8422 }
8423
8424 static SDValue performSTORECombine(SDNode *N,
8425                                    TargetLowering::DAGCombinerInfo &DCI,
8426                                    SelectionDAG &DAG,
8427                                    const AArch64Subtarget *Subtarget) {
8428   if (!DCI.isBeforeLegalize())
8429     return SDValue();
8430
8431   StoreSDNode *S = cast<StoreSDNode>(N);
8432   if (S->isVolatile())
8433     return SDValue();
8434
8435   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8436   // page boundaries. We want to split such stores.
8437   if (!Subtarget->isCyclone())
8438     return SDValue();
8439
8440   // Don't split at -Oz.
8441   if (DAG.getMachineFunction().getFunction()->optForMinSize())
8442     return SDValue();
8443
8444   SDValue StVal = S->getValue();
8445   EVT VT = StVal.getValueType();
8446
8447   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8448   // those up regresses performance on micro-benchmarks and olden/bh.
8449   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8450     return SDValue();
8451
8452   // Split unaligned 16B stores. They are terrible for performance.
8453   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8454   // extensions can use this to mark that it does not want splitting to happen
8455   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8456   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8457   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8458       S->getAlignment() <= 2)
8459     return SDValue();
8460
8461   // If we get a splat of a scalar convert this vector store to a store of
8462   // scalars. They will be merged into store pairs thereby removing two
8463   // instructions.
8464   if (SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S))
8465     return ReplacedSplat;
8466
8467   SDLoc DL(S);
8468   unsigned NumElts = VT.getVectorNumElements() / 2;
8469   // Split VT into two.
8470   EVT HalfVT =
8471       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8472   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8473                                    DAG.getConstant(0, DL, MVT::i64));
8474   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8475                                    DAG.getConstant(NumElts, DL, MVT::i64));
8476   SDValue BasePtr = S->getBasePtr();
8477   SDValue NewST1 =
8478       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8479                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8480   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8481                                   DAG.getConstant(8, DL, MVT::i64));
8482   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8483                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8484                       S->getAlignment());
8485 }
8486
8487 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8488 /// post-increment LD1R.
8489 static SDValue performPostLD1Combine(SDNode *N,
8490                                      TargetLowering::DAGCombinerInfo &DCI,
8491                                      bool IsLaneOp) {
8492   if (DCI.isBeforeLegalizeOps())
8493     return SDValue();
8494
8495   SelectionDAG &DAG = DCI.DAG;
8496   EVT VT = N->getValueType(0);
8497
8498   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8499   SDNode *LD = N->getOperand(LoadIdx).getNode();
8500   // If it is not LOAD, can not do such combine.
8501   if (LD->getOpcode() != ISD::LOAD)
8502     return SDValue();
8503
8504   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8505   EVT MemVT = LoadSDN->getMemoryVT();
8506   // Check if memory operand is the same type as the vector element.
8507   if (MemVT != VT.getVectorElementType())
8508     return SDValue();
8509
8510   // Check if there are other uses. If so, do not combine as it will introduce
8511   // an extra load.
8512   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8513        ++UI) {
8514     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8515       continue;
8516     if (*UI != N)
8517       return SDValue();
8518   }
8519
8520   SDValue Addr = LD->getOperand(1);
8521   SDValue Vector = N->getOperand(0);
8522   // Search for a use of the address operand that is an increment.
8523   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8524        Addr.getNode()->use_end(); UI != UE; ++UI) {
8525     SDNode *User = *UI;
8526     if (User->getOpcode() != ISD::ADD
8527         || UI.getUse().getResNo() != Addr.getResNo())
8528       continue;
8529
8530     // Check that the add is independent of the load.  Otherwise, folding it
8531     // would create a cycle.
8532     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8533       continue;
8534     // Also check that add is not used in the vector operand.  This would also
8535     // create a cycle.
8536     if (User->isPredecessorOf(Vector.getNode()))
8537       continue;
8538
8539     // If the increment is a constant, it must match the memory ref size.
8540     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8541     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8542       uint32_t IncVal = CInc->getZExtValue();
8543       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8544       if (IncVal != NumBytes)
8545         continue;
8546       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8547     }
8548
8549     // Finally, check that the vector doesn't depend on the load.
8550     // Again, this would create a cycle.
8551     // The load depending on the vector is fine, as that's the case for the
8552     // LD1*post we'll eventually generate anyway.
8553     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8554       continue;
8555
8556     SmallVector<SDValue, 8> Ops;
8557     Ops.push_back(LD->getOperand(0));  // Chain
8558     if (IsLaneOp) {
8559       Ops.push_back(Vector);           // The vector to be inserted
8560       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8561     }
8562     Ops.push_back(Addr);
8563     Ops.push_back(Inc);
8564
8565     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8566     SDVTList SDTys = DAG.getVTList(Tys);
8567     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8568     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8569                                            MemVT,
8570                                            LoadSDN->getMemOperand());
8571
8572     // Update the uses.
8573     SmallVector<SDValue, 2> NewResults;
8574     NewResults.push_back(SDValue(LD, 0));             // The result of load
8575     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8576     DCI.CombineTo(LD, NewResults);
8577     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8578     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8579
8580     break;
8581   }
8582   return SDValue();
8583 }
8584
8585 /// Target-specific DAG combine function for NEON load/store intrinsics
8586 /// to merge base address updates.
8587 static SDValue performNEONPostLDSTCombine(SDNode *N,
8588                                           TargetLowering::DAGCombinerInfo &DCI,
8589                                           SelectionDAG &DAG) {
8590   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8591     return SDValue();
8592
8593   unsigned AddrOpIdx = N->getNumOperands() - 1;
8594   SDValue Addr = N->getOperand(AddrOpIdx);
8595
8596   // Search for a use of the address operand that is an increment.
8597   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8598        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8599     SDNode *User = *UI;
8600     if (User->getOpcode() != ISD::ADD ||
8601         UI.getUse().getResNo() != Addr.getResNo())
8602       continue;
8603
8604     // Check that the add is independent of the load/store.  Otherwise, folding
8605     // it would create a cycle.
8606     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8607       continue;
8608
8609     // Find the new opcode for the updating load/store.
8610     bool IsStore = false;
8611     bool IsLaneOp = false;
8612     bool IsDupOp = false;
8613     unsigned NewOpc = 0;
8614     unsigned NumVecs = 0;
8615     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8616     switch (IntNo) {
8617     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8618     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8619       NumVecs = 2; break;
8620     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8621       NumVecs = 3; break;
8622     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8623       NumVecs = 4; break;
8624     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8625       NumVecs = 2; IsStore = true; break;
8626     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8627       NumVecs = 3; IsStore = true; break;
8628     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8629       NumVecs = 4; IsStore = true; break;
8630     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8631       NumVecs = 2; break;
8632     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8633       NumVecs = 3; break;
8634     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8635       NumVecs = 4; break;
8636     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8637       NumVecs = 2; IsStore = true; break;
8638     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8639       NumVecs = 3; IsStore = true; break;
8640     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8641       NumVecs = 4; IsStore = true; break;
8642     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8643       NumVecs = 2; IsDupOp = true; break;
8644     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8645       NumVecs = 3; IsDupOp = true; break;
8646     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8647       NumVecs = 4; IsDupOp = true; break;
8648     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8649       NumVecs = 2; IsLaneOp = true; break;
8650     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8651       NumVecs = 3; IsLaneOp = true; break;
8652     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8653       NumVecs = 4; IsLaneOp = true; break;
8654     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8655       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8656     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8657       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8658     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8659       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8660     }
8661
8662     EVT VecTy;
8663     if (IsStore)
8664       VecTy = N->getOperand(2).getValueType();
8665     else
8666       VecTy = N->getValueType(0);
8667
8668     // If the increment is a constant, it must match the memory ref size.
8669     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8670     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8671       uint32_t IncVal = CInc->getZExtValue();
8672       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8673       if (IsLaneOp || IsDupOp)
8674         NumBytes /= VecTy.getVectorNumElements();
8675       if (IncVal != NumBytes)
8676         continue;
8677       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8678     }
8679     SmallVector<SDValue, 8> Ops;
8680     Ops.push_back(N->getOperand(0)); // Incoming chain
8681     // Load lane and store have vector list as input.
8682     if (IsLaneOp || IsStore)
8683       for (unsigned i = 2; i < AddrOpIdx; ++i)
8684         Ops.push_back(N->getOperand(i));
8685     Ops.push_back(Addr); // Base register
8686     Ops.push_back(Inc);
8687
8688     // Return Types.
8689     EVT Tys[6];
8690     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8691     unsigned n;
8692     for (n = 0; n < NumResultVecs; ++n)
8693       Tys[n] = VecTy;
8694     Tys[n++] = MVT::i64;  // Type of write back register
8695     Tys[n] = MVT::Other;  // Type of the chain
8696     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8697
8698     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8699     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8700                                            MemInt->getMemoryVT(),
8701                                            MemInt->getMemOperand());
8702
8703     // Update the uses.
8704     std::vector<SDValue> NewResults;
8705     for (unsigned i = 0; i < NumResultVecs; ++i) {
8706       NewResults.push_back(SDValue(UpdN.getNode(), i));
8707     }
8708     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8709     DCI.CombineTo(N, NewResults);
8710     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8711
8712     break;
8713   }
8714   return SDValue();
8715 }
8716
8717 // Checks to see if the value is the prescribed width and returns information
8718 // about its extension mode.
8719 static
8720 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8721   ExtType = ISD::NON_EXTLOAD;
8722   switch(V.getNode()->getOpcode()) {
8723   default:
8724     return false;
8725   case ISD::LOAD: {
8726     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8727     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8728        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8729       ExtType = LoadNode->getExtensionType();
8730       return true;
8731     }
8732     return false;
8733   }
8734   case ISD::AssertSext: {
8735     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8736     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8737        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8738       ExtType = ISD::SEXTLOAD;
8739       return true;
8740     }
8741     return false;
8742   }
8743   case ISD::AssertZext: {
8744     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8745     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8746        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8747       ExtType = ISD::ZEXTLOAD;
8748       return true;
8749     }
8750     return false;
8751   }
8752   case ISD::Constant:
8753   case ISD::TargetConstant: {
8754     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8755         1LL << (width - 1))
8756       return true;
8757     return false;
8758   }
8759   }
8760
8761   return true;
8762 }
8763
8764 // This function does a whole lot of voodoo to determine if the tests are
8765 // equivalent without and with a mask. Essentially what happens is that given a
8766 // DAG resembling:
8767 //
8768 //  +-------------+ +-------------+ +-------------+ +-------------+
8769 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8770 //  +-------------+ +-------------+ +-------------+ +-------------+
8771 //           |           |           |               |
8772 //           V           V           |    +----------+
8773 //          +-------------+  +----+  |    |
8774 //          |     ADD     |  |0xff|  |    |
8775 //          +-------------+  +----+  |    |
8776 //                  |           |    |    |
8777 //                  V           V    |    |
8778 //                 +-------------+   |    |
8779 //                 |     AND     |   |    |
8780 //                 +-------------+   |    |
8781 //                      |            |    |
8782 //                      +-----+      |    |
8783 //                            |      |    |
8784 //                            V      V    V
8785 //                           +-------------+
8786 //                           |     CMP     |
8787 //                           +-------------+
8788 //
8789 // The AND node may be safely removed for some combinations of inputs. In
8790 // particular we need to take into account the extension type of the Input,
8791 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8792 // width of the input (this can work for any width inputs, the above graph is
8793 // specific to 8 bits.
8794 //
8795 // The specific equations were worked out by generating output tables for each
8796 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8797 // problem was simplified by working with 4 bit inputs, which means we only
8798 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8799 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8800 // patterns present in both extensions (0,7). For every distinct set of
8801 // AddConstant and CompConstants bit patterns we can consider the masked and
8802 // unmasked versions to be equivalent if the result of this function is true for
8803 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8804 //
8805 //   sub      w8, w0, w1
8806 //   and      w10, w8, #0x0f
8807 //   cmp      w8, w2
8808 //   cset     w9, AArch64CC
8809 //   cmp      w10, w2
8810 //   cset     w11, AArch64CC
8811 //   cmp      w9, w11
8812 //   cset     w0, eq
8813 //   ret
8814 //
8815 // Since the above function shows when the outputs are equivalent it defines
8816 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8817 // would be expensive to run during compiles. The equations below were written
8818 // in a test harness that confirmed they gave equivalent outputs to the above
8819 // for all inputs function, so they can be used determine if the removal is
8820 // legal instead.
8821 //
8822 // isEquivalentMaskless() is the code for testing if the AND can be removed
8823 // factored out of the DAG recognition as the DAG can take several forms.
8824
8825 static
8826 bool isEquivalentMaskless(unsigned CC, unsigned width,
8827                           ISD::LoadExtType ExtType, signed AddConstant,
8828                           signed CompConstant) {
8829   // By being careful about our equations and only writing the in term
8830   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8831   // make them generally applicable to all bit widths.
8832   signed MaxUInt = (1 << width);
8833
8834   // For the purposes of these comparisons sign extending the type is
8835   // equivalent to zero extending the add and displacing it by half the integer
8836   // width. Provided we are careful and make sure our equations are valid over
8837   // the whole range we can just adjust the input and avoid writing equations
8838   // for sign extended inputs.
8839   if (ExtType == ISD::SEXTLOAD)
8840     AddConstant -= (1 << (width-1));
8841
8842   switch(CC) {
8843   case AArch64CC::LE:
8844   case AArch64CC::GT: {
8845     if ((AddConstant == 0) ||
8846         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8847         (AddConstant >= 0 && CompConstant < 0) ||
8848         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8849       return true;
8850   } break;
8851   case AArch64CC::LT:
8852   case AArch64CC::GE: {
8853     if ((AddConstant == 0) ||
8854         (AddConstant >= 0 && CompConstant <= 0) ||
8855         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8856       return true;
8857   } break;
8858   case AArch64CC::HI:
8859   case AArch64CC::LS: {
8860     if ((AddConstant >= 0 && CompConstant < 0) ||
8861        (AddConstant <= 0 && CompConstant >= -1 &&
8862         CompConstant < AddConstant + MaxUInt))
8863       return true;
8864   } break;
8865   case AArch64CC::PL:
8866   case AArch64CC::MI: {
8867     if ((AddConstant == 0) ||
8868         (AddConstant > 0 && CompConstant <= 0) ||
8869         (AddConstant < 0 && CompConstant <= AddConstant))
8870       return true;
8871   } break;
8872   case AArch64CC::LO:
8873   case AArch64CC::HS: {
8874     if ((AddConstant >= 0 && CompConstant <= 0) ||
8875         (AddConstant <= 0 && CompConstant >= 0 &&
8876          CompConstant <= AddConstant + MaxUInt))
8877       return true;
8878   } break;
8879   case AArch64CC::EQ:
8880   case AArch64CC::NE: {
8881     if ((AddConstant > 0 && CompConstant < 0) ||
8882         (AddConstant < 0 && CompConstant >= 0 &&
8883          CompConstant < AddConstant + MaxUInt) ||
8884         (AddConstant >= 0 && CompConstant >= 0 &&
8885          CompConstant >= AddConstant) ||
8886         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8887
8888       return true;
8889   } break;
8890   case AArch64CC::VS:
8891   case AArch64CC::VC:
8892   case AArch64CC::AL:
8893   case AArch64CC::NV:
8894     return true;
8895   case AArch64CC::Invalid:
8896     break;
8897   }
8898
8899   return false;
8900 }
8901
8902 static
8903 SDValue performCONDCombine(SDNode *N,
8904                            TargetLowering::DAGCombinerInfo &DCI,
8905                            SelectionDAG &DAG, unsigned CCIndex,
8906                            unsigned CmpIndex) {
8907   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8908   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8909   unsigned CondOpcode = SubsNode->getOpcode();
8910
8911   if (CondOpcode != AArch64ISD::SUBS)
8912     return SDValue();
8913
8914   // There is a SUBS feeding this condition. Is it fed by a mask we can
8915   // use?
8916
8917   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8918   unsigned MaskBits = 0;
8919
8920   if (AndNode->getOpcode() != ISD::AND)
8921     return SDValue();
8922
8923   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8924     uint32_t CNV = CN->getZExtValue();
8925     if (CNV == 255)
8926       MaskBits = 8;
8927     else if (CNV == 65535)
8928       MaskBits = 16;
8929   }
8930
8931   if (!MaskBits)
8932     return SDValue();
8933
8934   SDValue AddValue = AndNode->getOperand(0);
8935
8936   if (AddValue.getOpcode() != ISD::ADD)
8937     return SDValue();
8938
8939   // The basic dag structure is correct, grab the inputs and validate them.
8940
8941   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8942   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8943   SDValue SubsInputValue = SubsNode->getOperand(1);
8944
8945   // The mask is present and the provenance of all the values is a smaller type,
8946   // lets see if the mask is superfluous.
8947
8948   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8949       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8950     return SDValue();
8951
8952   ISD::LoadExtType ExtType;
8953
8954   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8955       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8956       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8957     return SDValue();
8958
8959   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8960                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8961                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8962     return SDValue();
8963
8964   // The AND is not necessary, remove it.
8965
8966   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8967                                SubsNode->getValueType(1));
8968   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8969
8970   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8971   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8972
8973   return SDValue(N, 0);
8974 }
8975
8976 // Optimize compare with zero and branch.
8977 static SDValue performBRCONDCombine(SDNode *N,
8978                                     TargetLowering::DAGCombinerInfo &DCI,
8979                                     SelectionDAG &DAG) {
8980   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8981   if (NV.getNode())
8982     N = NV.getNode();
8983   SDValue Chain = N->getOperand(0);
8984   SDValue Dest = N->getOperand(1);
8985   SDValue CCVal = N->getOperand(2);
8986   SDValue Cmp = N->getOperand(3);
8987
8988   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8989   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8990   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8991     return SDValue();
8992
8993   unsigned CmpOpc = Cmp.getOpcode();
8994   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8995     return SDValue();
8996
8997   // Only attempt folding if there is only one use of the flag and no use of the
8998   // value.
8999   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
9000     return SDValue();
9001
9002   SDValue LHS = Cmp.getOperand(0);
9003   SDValue RHS = Cmp.getOperand(1);
9004
9005   assert(LHS.getValueType() == RHS.getValueType() &&
9006          "Expected the value type to be the same for both operands!");
9007   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
9008     return SDValue();
9009
9010   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
9011     std::swap(LHS, RHS);
9012
9013   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
9014     return SDValue();
9015
9016   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
9017       LHS.getOpcode() == ISD::SRL)
9018     return SDValue();
9019
9020   // Fold the compare into the branch instruction.
9021   SDValue BR;
9022   if (CC == AArch64CC::EQ)
9023     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9024   else
9025     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9026
9027   // Do not add new nodes to DAG combiner worklist.
9028   DCI.CombineTo(N, BR, false);
9029
9030   return SDValue();
9031 }
9032
9033 // vselect (v1i1 setcc) ->
9034 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
9035 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
9036 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
9037 // such VSELECT.
9038 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
9039   SDValue N0 = N->getOperand(0);
9040   EVT CCVT = N0.getValueType();
9041
9042   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
9043       CCVT.getVectorElementType() != MVT::i1)
9044     return SDValue();
9045
9046   EVT ResVT = N->getValueType(0);
9047   EVT CmpVT = N0.getOperand(0).getValueType();
9048   // Only combine when the result type is of the same size as the compared
9049   // operands.
9050   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
9051     return SDValue();
9052
9053   SDValue IfTrue = N->getOperand(1);
9054   SDValue IfFalse = N->getOperand(2);
9055   SDValue SetCC =
9056       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
9057                    N0.getOperand(0), N0.getOperand(1),
9058                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
9059   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
9060                      IfTrue, IfFalse);
9061 }
9062
9063 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
9064 /// the compare-mask instructions rather than going via NZCV, even if LHS and
9065 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
9066 /// with a vector one followed by a DUP shuffle on the result.
9067 static SDValue performSelectCombine(SDNode *N,
9068                                     TargetLowering::DAGCombinerInfo &DCI) {
9069   SelectionDAG &DAG = DCI.DAG;
9070   SDValue N0 = N->getOperand(0);
9071   EVT ResVT = N->getValueType(0);
9072
9073   if (N0.getOpcode() != ISD::SETCC)
9074     return SDValue();
9075
9076   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
9077   // scalar SetCCResultType. We also don't expect vectors, because we assume
9078   // that selects fed by vector SETCCs are canonicalized to VSELECT.
9079   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
9080          "Scalar-SETCC feeding SELECT has unexpected result type!");
9081
9082   // If NumMaskElts == 0, the comparison is larger than select result. The
9083   // largest real NEON comparison is 64-bits per lane, which means the result is
9084   // at most 32-bits and an illegal vector. Just bail out for now.
9085   EVT SrcVT = N0.getOperand(0).getValueType();
9086
9087   // Don't try to do this optimization when the setcc itself has i1 operands.
9088   // There are no legal vectors of i1, so this would be pointless.
9089   if (SrcVT == MVT::i1)
9090     return SDValue();
9091
9092   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
9093   if (!ResVT.isVector() || NumMaskElts == 0)
9094     return SDValue();
9095
9096   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
9097   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
9098
9099   // Also bail out if the vector CCVT isn't the same size as ResVT.
9100   // This can happen if the SETCC operand size doesn't divide the ResVT size
9101   // (e.g., f64 vs v3f32).
9102   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
9103     return SDValue();
9104
9105   // Make sure we didn't create illegal types, if we're not supposed to.
9106   assert(DCI.isBeforeLegalize() ||
9107          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
9108
9109   // First perform a vector comparison, where lane 0 is the one we're interested
9110   // in.
9111   SDLoc DL(N0);
9112   SDValue LHS =
9113       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
9114   SDValue RHS =
9115       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
9116   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
9117
9118   // Now duplicate the comparison mask we want across all other lanes.
9119   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
9120   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
9121   Mask = DAG.getNode(ISD::BITCAST, DL,
9122                      ResVT.changeVectorElementTypeToInteger(), Mask);
9123
9124   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
9125 }
9126
9127 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
9128 /// to match FMIN/FMAX patterns.
9129 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
9130   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
9131   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
9132   // vmax/vmin return NaN if either operand is a NaN;
9133   // only do the transformation when it matches that behavior.
9134
9135   SDValue CondLHS = N->getOperand(0);
9136   SDValue CondRHS = N->getOperand(1);
9137   SDValue LHS = N->getOperand(2);
9138   SDValue RHS = N->getOperand(3);
9139   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9140
9141   unsigned Opcode;
9142   bool IsReversed;
9143   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
9144       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
9145     IsReversed = false; // x CC y ? x : y
9146   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
9147              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
9148     IsReversed = true ; // x CC y ? y : x
9149   } else {
9150     return SDValue();
9151   }
9152
9153   bool IsUnordered = false, IsOrEqual;
9154   switch (CC) {
9155   default:
9156     return SDValue();
9157   case ISD::SETULT:
9158   case ISD::SETULE:
9159     IsUnordered = true;
9160   case ISD::SETOLT:
9161   case ISD::SETOLE:
9162   case ISD::SETLT:
9163   case ISD::SETLE:
9164     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
9165     Opcode = IsReversed ? ISD::FMAXNAN : ISD::FMINNAN;
9166     break;
9167
9168   case ISD::SETUGT:
9169   case ISD::SETUGE:
9170     IsUnordered = true;
9171   case ISD::SETOGT:
9172   case ISD::SETOGE:
9173   case ISD::SETGT:
9174   case ISD::SETGE:
9175     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
9176     Opcode = IsReversed ? ISD::FMINNAN : ISD::FMAXNAN;
9177     break;
9178   }
9179
9180   // If LHS is NaN, an ordered comparison will be false and the result will be
9181   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
9182   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
9183   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9184     return SDValue();
9185
9186   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
9187   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
9188   // used for unsafe math or if one of the operands is known to be nonzero.
9189   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
9190       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9191     return SDValue();
9192
9193   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9194 }
9195
9196 /// Get rid of unnecessary NVCASTs (that don't change the type).
9197 static SDValue performNVCASTCombine(SDNode *N) {
9198   if (N->getValueType(0) == N->getOperand(0).getValueType())
9199     return N->getOperand(0);
9200
9201   return SDValue();
9202 }
9203
9204 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
9205                                                  DAGCombinerInfo &DCI) const {
9206   SelectionDAG &DAG = DCI.DAG;
9207   switch (N->getOpcode()) {
9208   default:
9209     break;
9210   case ISD::ADD:
9211   case ISD::SUB:
9212     return performAddSubLongCombine(N, DCI, DAG);
9213   case ISD::XOR:
9214     return performXorCombine(N, DAG, DCI, Subtarget);
9215   case ISD::MUL:
9216     return performMulCombine(N, DAG, DCI, Subtarget);
9217   case ISD::SINT_TO_FP:
9218   case ISD::UINT_TO_FP:
9219     return performIntToFpCombine(N, DAG, Subtarget);
9220   case ISD::OR:
9221     return performORCombine(N, DCI, Subtarget);
9222   case ISD::INTRINSIC_WO_CHAIN:
9223     return performIntrinsicCombine(N, DCI, Subtarget);
9224   case ISD::ANY_EXTEND:
9225   case ISD::ZERO_EXTEND:
9226   case ISD::SIGN_EXTEND:
9227     return performExtendCombine(N, DCI, DAG);
9228   case ISD::BITCAST:
9229     return performBitcastCombine(N, DCI, DAG);
9230   case ISD::CONCAT_VECTORS:
9231     return performConcatVectorsCombine(N, DCI, DAG);
9232   case ISD::SELECT:
9233     return performSelectCombine(N, DCI);
9234   case ISD::VSELECT:
9235     return performVSelectCombine(N, DCI.DAG);
9236   case ISD::SELECT_CC:
9237     return performSelectCCCombine(N, DCI.DAG);
9238   case ISD::STORE:
9239     return performSTORECombine(N, DCI, DAG, Subtarget);
9240   case AArch64ISD::BRCOND:
9241     return performBRCONDCombine(N, DCI, DAG);
9242   case AArch64ISD::CSEL:
9243     return performCONDCombine(N, DCI, DAG, 2, 3);
9244   case AArch64ISD::DUP:
9245     return performPostLD1Combine(N, DCI, false);
9246   case AArch64ISD::NVCAST:
9247     return performNVCASTCombine(N);
9248   case ISD::INSERT_VECTOR_ELT:
9249     return performPostLD1Combine(N, DCI, true);
9250   case ISD::INTRINSIC_VOID:
9251   case ISD::INTRINSIC_W_CHAIN:
9252     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9253     case Intrinsic::aarch64_neon_ld2:
9254     case Intrinsic::aarch64_neon_ld3:
9255     case Intrinsic::aarch64_neon_ld4:
9256     case Intrinsic::aarch64_neon_ld1x2:
9257     case Intrinsic::aarch64_neon_ld1x3:
9258     case Intrinsic::aarch64_neon_ld1x4:
9259     case Intrinsic::aarch64_neon_ld2lane:
9260     case Intrinsic::aarch64_neon_ld3lane:
9261     case Intrinsic::aarch64_neon_ld4lane:
9262     case Intrinsic::aarch64_neon_ld2r:
9263     case Intrinsic::aarch64_neon_ld3r:
9264     case Intrinsic::aarch64_neon_ld4r:
9265     case Intrinsic::aarch64_neon_st2:
9266     case Intrinsic::aarch64_neon_st3:
9267     case Intrinsic::aarch64_neon_st4:
9268     case Intrinsic::aarch64_neon_st1x2:
9269     case Intrinsic::aarch64_neon_st1x3:
9270     case Intrinsic::aarch64_neon_st1x4:
9271     case Intrinsic::aarch64_neon_st2lane:
9272     case Intrinsic::aarch64_neon_st3lane:
9273     case Intrinsic::aarch64_neon_st4lane:
9274       return performNEONPostLDSTCombine(N, DCI, DAG);
9275     default:
9276       break;
9277     }
9278   }
9279   return SDValue();
9280 }
9281
9282 // Check if the return value is used as only a return value, as otherwise
9283 // we can't perform a tail-call. In particular, we need to check for
9284 // target ISD nodes that are returns and any other "odd" constructs
9285 // that the generic analysis code won't necessarily catch.
9286 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
9287                                                SDValue &Chain) const {
9288   if (N->getNumValues() != 1)
9289     return false;
9290   if (!N->hasNUsesOfValue(1, 0))
9291     return false;
9292
9293   SDValue TCChain = Chain;
9294   SDNode *Copy = *N->use_begin();
9295   if (Copy->getOpcode() == ISD::CopyToReg) {
9296     // If the copy has a glue operand, we conservatively assume it isn't safe to
9297     // perform a tail call.
9298     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
9299         MVT::Glue)
9300       return false;
9301     TCChain = Copy->getOperand(0);
9302   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
9303     return false;
9304
9305   bool HasRet = false;
9306   for (SDNode *Node : Copy->uses()) {
9307     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
9308       return false;
9309     HasRet = true;
9310   }
9311
9312   if (!HasRet)
9313     return false;
9314
9315   Chain = TCChain;
9316   return true;
9317 }
9318
9319 // Return whether the an instruction can potentially be optimized to a tail
9320 // call. This will cause the optimizers to attempt to move, or duplicate,
9321 // return instructions to help enable tail call optimizations for this
9322 // instruction.
9323 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
9324   if (!CI->isTailCall())
9325     return false;
9326
9327   return true;
9328 }
9329
9330 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
9331                                                    SDValue &Offset,
9332                                                    ISD::MemIndexedMode &AM,
9333                                                    bool &IsInc,
9334                                                    SelectionDAG &DAG) const {
9335   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
9336     return false;
9337
9338   Base = Op->getOperand(0);
9339   // All of the indexed addressing mode instructions take a signed
9340   // 9 bit immediate offset.
9341   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
9342     int64_t RHSC = (int64_t)RHS->getZExtValue();
9343     if (RHSC >= 256 || RHSC <= -256)
9344       return false;
9345     IsInc = (Op->getOpcode() == ISD::ADD);
9346     Offset = Op->getOperand(1);
9347     return true;
9348   }
9349   return false;
9350 }
9351
9352 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
9353                                                       SDValue &Offset,
9354                                                       ISD::MemIndexedMode &AM,
9355                                                       SelectionDAG &DAG) const {
9356   EVT VT;
9357   SDValue Ptr;
9358   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9359     VT = LD->getMemoryVT();
9360     Ptr = LD->getBasePtr();
9361   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9362     VT = ST->getMemoryVT();
9363     Ptr = ST->getBasePtr();
9364   } else
9365     return false;
9366
9367   bool IsInc;
9368   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
9369     return false;
9370   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
9371   return true;
9372 }
9373
9374 bool AArch64TargetLowering::getPostIndexedAddressParts(
9375     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
9376     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
9377   EVT VT;
9378   SDValue Ptr;
9379   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9380     VT = LD->getMemoryVT();
9381     Ptr = LD->getBasePtr();
9382   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9383     VT = ST->getMemoryVT();
9384     Ptr = ST->getBasePtr();
9385   } else
9386     return false;
9387
9388   bool IsInc;
9389   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
9390     return false;
9391   // Post-indexing updates the base, so it's not a valid transform
9392   // if that's not the same as the load's pointer.
9393   if (Ptr != Base)
9394     return false;
9395   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
9396   return true;
9397 }
9398
9399 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
9400                                   SelectionDAG &DAG) {
9401   SDLoc DL(N);
9402   SDValue Op = N->getOperand(0);
9403
9404   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
9405     return;
9406
9407   Op = SDValue(
9408       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
9409                          DAG.getUNDEF(MVT::i32), Op,
9410                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
9411       0);
9412   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
9413   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
9414 }
9415
9416 void AArch64TargetLowering::ReplaceNodeResults(
9417     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
9418   switch (N->getOpcode()) {
9419   default:
9420     llvm_unreachable("Don't know how to custom expand this");
9421   case ISD::BITCAST:
9422     ReplaceBITCASTResults(N, Results, DAG);
9423     return;
9424   case ISD::FP_TO_UINT:
9425   case ISD::FP_TO_SINT:
9426     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
9427     // Let normal code take care of it by not adding anything to Results.
9428     return;
9429   }
9430 }
9431
9432 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9433   return true;
9434 }
9435
9436 unsigned AArch64TargetLowering::combineRepeatedFPDivisors() const {
9437   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9438   // reciprocal if there are three or more FDIVs.
9439   return 3;
9440 }
9441
9442 TargetLoweringBase::LegalizeTypeAction
9443 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9444   MVT SVT = VT.getSimpleVT();
9445   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9446   // v4i16, v2i32 instead of to promote.
9447   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9448       || SVT == MVT::v1f32)
9449     return TypeWidenVector;
9450
9451   return TargetLoweringBase::getPreferredVectorAction(VT);
9452 }
9453
9454 // Loads and stores less than 128-bits are already atomic; ones above that
9455 // are doomed anyway, so defer to the default libcall and blame the OS when
9456 // things go wrong.
9457 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9458   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9459   return Size == 128;
9460 }
9461
9462 // Loads and stores less than 128-bits are already atomic; ones above that
9463 // are doomed anyway, so defer to the default libcall and blame the OS when
9464 // things go wrong.
9465 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9466   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9467   return Size == 128;
9468 }
9469
9470 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9471 TargetLoweringBase::AtomicRMWExpansionKind
9472 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9473   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9474   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9475                      : AtomicRMWExpansionKind::None;
9476 }
9477
9478 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9479   return true;
9480 }
9481
9482 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9483                                              AtomicOrdering Ord) const {
9484   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9485   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9486   bool IsAcquire = isAtLeastAcquire(Ord);
9487
9488   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9489   // intrinsic must return {i64, i64} and we have to recombine them into a
9490   // single i128 here.
9491   if (ValTy->getPrimitiveSizeInBits() == 128) {
9492     Intrinsic::ID Int =
9493         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9494     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9495
9496     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9497     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9498
9499     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9500     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9501     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9502     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9503     return Builder.CreateOr(
9504         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9505   }
9506
9507   Type *Tys[] = { Addr->getType() };
9508   Intrinsic::ID Int =
9509       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9510   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9511
9512   return Builder.CreateTruncOrBitCast(
9513       Builder.CreateCall(Ldxr, Addr),
9514       cast<PointerType>(Addr->getType())->getElementType());
9515 }
9516
9517 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9518                                                    Value *Val, Value *Addr,
9519                                                    AtomicOrdering Ord) const {
9520   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9521   bool IsRelease = isAtLeastRelease(Ord);
9522
9523   // Since the intrinsics must have legal type, the i128 intrinsics take two
9524   // parameters: "i64, i64". We must marshal Val into the appropriate form
9525   // before the call.
9526   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9527     Intrinsic::ID Int =
9528         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9529     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9530     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9531
9532     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9533     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9534     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9535     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9536   }
9537
9538   Intrinsic::ID Int =
9539       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9540   Type *Tys[] = { Addr->getType() };
9541   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9542
9543   return Builder.CreateCall(Stxr,
9544                             {Builder.CreateZExtOrBitCast(
9545                                  Val, Stxr->getFunctionType()->getParamType(0)),
9546                              Addr});
9547 }
9548
9549 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9550     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9551   return Ty->isArrayTy();
9552 }
9553
9554 bool AArch64TargetLowering::shouldNormalizeToSelectSequence(LLVMContext &,
9555                                                             EVT) const {
9556   return false;
9557 }