PseudoSourceValue: Replace global manager with a manager in a machine function.
[oota-llvm.git] / lib / Target / AArch64 / AArch64ISelLowering.cpp
1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file implements the AArch64TargetLowering class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "AArch64ISelLowering.h"
15 #include "AArch64CallingConvention.h"
16 #include "AArch64MachineFunctionInfo.h"
17 #include "AArch64PerfectShuffle.h"
18 #include "AArch64Subtarget.h"
19 #include "AArch64TargetMachine.h"
20 #include "AArch64TargetObjectFile.h"
21 #include "MCTargetDesc/AArch64AddressingModes.h"
22 #include "llvm/ADT/Statistic.h"
23 #include "llvm/CodeGen/CallingConvLower.h"
24 #include "llvm/CodeGen/MachineFrameInfo.h"
25 #include "llvm/CodeGen/MachineInstrBuilder.h"
26 #include "llvm/CodeGen/MachineRegisterInfo.h"
27 #include "llvm/IR/Function.h"
28 #include "llvm/IR/GetElementPtrTypeIterator.h"
29 #include "llvm/IR/Intrinsics.h"
30 #include "llvm/IR/Type.h"
31 #include "llvm/Support/CommandLine.h"
32 #include "llvm/Support/Debug.h"
33 #include "llvm/Support/ErrorHandling.h"
34 #include "llvm/Support/raw_ostream.h"
35 #include "llvm/Target/TargetOptions.h"
36 using namespace llvm;
37
38 #define DEBUG_TYPE "aarch64-lower"
39
40 STATISTIC(NumTailCalls, "Number of tail calls");
41 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
42
43 // Place holder until extr generation is tested fully.
44 static cl::opt<bool>
45 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
46                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
47                           cl::init(true));
48
49 static cl::opt<bool>
50 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
51                            cl::desc("Allow AArch64 SLI/SRI formation"),
52                            cl::init(false));
53
54 // FIXME: The necessary dtprel relocations don't seem to be supported
55 // well in the GNU bfd and gold linkers at the moment. Therefore, by
56 // default, for now, fall back to GeneralDynamic code generation.
57 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
58     "aarch64-elf-ldtls-generation", cl::Hidden,
59     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
60     cl::init(false));
61
62 /// Value type used for condition codes.
63 static const MVT MVT_CC = MVT::i32;
64
65 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
66                                              const AArch64Subtarget &STI)
67     : TargetLowering(TM), Subtarget(&STI) {
68
69   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
70   // we have to make something up. Arbitrarily, choose ZeroOrOne.
71   setBooleanContents(ZeroOrOneBooleanContent);
72   // When comparing vectors the result sets the different elements in the
73   // vector to all-one or all-zero.
74   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
75
76   // Set up the register classes.
77   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
78   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
79
80   if (Subtarget->hasFPARMv8()) {
81     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
82     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
83     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
84     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
85   }
86
87   if (Subtarget->hasNEON()) {
88     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
89     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
90     // Someone set us up the NEON.
91     addDRTypeForNEON(MVT::v2f32);
92     addDRTypeForNEON(MVT::v8i8);
93     addDRTypeForNEON(MVT::v4i16);
94     addDRTypeForNEON(MVT::v2i32);
95     addDRTypeForNEON(MVT::v1i64);
96     addDRTypeForNEON(MVT::v1f64);
97     addDRTypeForNEON(MVT::v4f16);
98
99     addQRTypeForNEON(MVT::v4f32);
100     addQRTypeForNEON(MVT::v2f64);
101     addQRTypeForNEON(MVT::v16i8);
102     addQRTypeForNEON(MVT::v8i16);
103     addQRTypeForNEON(MVT::v4i32);
104     addQRTypeForNEON(MVT::v2i64);
105     addQRTypeForNEON(MVT::v8f16);
106   }
107
108   // Compute derived properties from the register classes
109   computeRegisterProperties(Subtarget->getRegisterInfo());
110
111   // Provide all sorts of operation actions
112   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
113   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
114   setOperationAction(ISD::SETCC, MVT::i32, Custom);
115   setOperationAction(ISD::SETCC, MVT::i64, Custom);
116   setOperationAction(ISD::SETCC, MVT::f32, Custom);
117   setOperationAction(ISD::SETCC, MVT::f64, Custom);
118   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
119   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
120   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
121   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
122   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
123   setOperationAction(ISD::SELECT, MVT::i32, Custom);
124   setOperationAction(ISD::SELECT, MVT::i64, Custom);
125   setOperationAction(ISD::SELECT, MVT::f32, Custom);
126   setOperationAction(ISD::SELECT, MVT::f64, Custom);
127   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
128   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
129   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
130   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
131   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
132   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
133
134   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
135   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
136   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
137
138   setOperationAction(ISD::FREM, MVT::f32, Expand);
139   setOperationAction(ISD::FREM, MVT::f64, Expand);
140   setOperationAction(ISD::FREM, MVT::f80, Expand);
141
142   // Custom lowering hooks are needed for XOR
143   // to fold it into CSINC/CSINV.
144   setOperationAction(ISD::XOR, MVT::i32, Custom);
145   setOperationAction(ISD::XOR, MVT::i64, Custom);
146
147   // Virtually no operation on f128 is legal, but LLVM can't expand them when
148   // there's a valid register class, so we need custom operations in most cases.
149   setOperationAction(ISD::FABS, MVT::f128, Expand);
150   setOperationAction(ISD::FADD, MVT::f128, Custom);
151   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
152   setOperationAction(ISD::FCOS, MVT::f128, Expand);
153   setOperationAction(ISD::FDIV, MVT::f128, Custom);
154   setOperationAction(ISD::FMA, MVT::f128, Expand);
155   setOperationAction(ISD::FMUL, MVT::f128, Custom);
156   setOperationAction(ISD::FNEG, MVT::f128, Expand);
157   setOperationAction(ISD::FPOW, MVT::f128, Expand);
158   setOperationAction(ISD::FREM, MVT::f128, Expand);
159   setOperationAction(ISD::FRINT, MVT::f128, Expand);
160   setOperationAction(ISD::FSIN, MVT::f128, Expand);
161   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
162   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
163   setOperationAction(ISD::FSUB, MVT::f128, Custom);
164   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
165   setOperationAction(ISD::SETCC, MVT::f128, Custom);
166   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
167   setOperationAction(ISD::SELECT, MVT::f128, Custom);
168   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
169   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
170
171   // Lowering for many of the conversions is actually specified by the non-f128
172   // type. The LowerXXX function will be trivial when f128 isn't involved.
173   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
174   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
175   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
176   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
177   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
178   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
179   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
180   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
181   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
182   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
183   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
184   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
185   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
186   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
187
188   // Variable arguments.
189   setOperationAction(ISD::VASTART, MVT::Other, Custom);
190   setOperationAction(ISD::VAARG, MVT::Other, Custom);
191   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
192   setOperationAction(ISD::VAEND, MVT::Other, Expand);
193
194   // Variable-sized objects.
195   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
196   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
197   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
198
199   // Exception handling.
200   // FIXME: These are guesses. Has this been defined yet?
201   setExceptionPointerRegister(AArch64::X0);
202   setExceptionSelectorRegister(AArch64::X1);
203
204   // Constant pool entries
205   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
206
207   // BlockAddress
208   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
209
210   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
211   setOperationAction(ISD::ADDC, MVT::i32, Custom);
212   setOperationAction(ISD::ADDE, MVT::i32, Custom);
213   setOperationAction(ISD::SUBC, MVT::i32, Custom);
214   setOperationAction(ISD::SUBE, MVT::i32, Custom);
215   setOperationAction(ISD::ADDC, MVT::i64, Custom);
216   setOperationAction(ISD::ADDE, MVT::i64, Custom);
217   setOperationAction(ISD::SUBC, MVT::i64, Custom);
218   setOperationAction(ISD::SUBE, MVT::i64, Custom);
219
220   // AArch64 lacks both left-rotate and popcount instructions.
221   setOperationAction(ISD::ROTL, MVT::i32, Expand);
222   setOperationAction(ISD::ROTL, MVT::i64, Expand);
223
224   // AArch64 doesn't have {U|S}MUL_LOHI.
225   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
226   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
227
228
229   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
230   // counterparts, which AArch64 supports directly.
231   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
232   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
233   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
234   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
235
236   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
237   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
238
239   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
240   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
241   setOperationAction(ISD::SREM, MVT::i32, Expand);
242   setOperationAction(ISD::SREM, MVT::i64, Expand);
243   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
244   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
245   setOperationAction(ISD::UREM, MVT::i32, Expand);
246   setOperationAction(ISD::UREM, MVT::i64, Expand);
247
248   // Custom lower Add/Sub/Mul with overflow.
249   setOperationAction(ISD::SADDO, MVT::i32, Custom);
250   setOperationAction(ISD::SADDO, MVT::i64, Custom);
251   setOperationAction(ISD::UADDO, MVT::i32, Custom);
252   setOperationAction(ISD::UADDO, MVT::i64, Custom);
253   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
254   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
255   setOperationAction(ISD::USUBO, MVT::i32, Custom);
256   setOperationAction(ISD::USUBO, MVT::i64, Custom);
257   setOperationAction(ISD::SMULO, MVT::i32, Custom);
258   setOperationAction(ISD::SMULO, MVT::i64, Custom);
259   setOperationAction(ISD::UMULO, MVT::i32, Custom);
260   setOperationAction(ISD::UMULO, MVT::i64, Custom);
261
262   setOperationAction(ISD::FSIN, MVT::f32, Expand);
263   setOperationAction(ISD::FSIN, MVT::f64, Expand);
264   setOperationAction(ISD::FCOS, MVT::f32, Expand);
265   setOperationAction(ISD::FCOS, MVT::f64, Expand);
266   setOperationAction(ISD::FPOW, MVT::f32, Expand);
267   setOperationAction(ISD::FPOW, MVT::f64, Expand);
268   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
269   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
270
271   // f16 is a storage-only type, always promote it to f32.
272   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
273   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
274   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
275   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
276   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
277   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
278   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
279   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
280   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
281   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
282   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
283   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
284   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
285   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
286   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
287   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
288   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
289   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
290   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
291   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
292   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
293   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
294   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
295   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
296   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
297   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
298   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
299   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
300   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
301   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
302   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
303   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
304
305   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
306   // known to be safe.
307   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
308   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
309   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
310   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
311   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
312   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
313   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
314   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
315   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
316   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
317   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
318   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
319
320   // Expand all other v4f16 operations.
321   // FIXME: We could generate better code by promoting some operations to
322   // a pair of v4f32s
323   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
324   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
325   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
326   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
327   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
328   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
329   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
330   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
331   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
332   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
333   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
334   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
335   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
336   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
337   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
338   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
339   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
340   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
341   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
342   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
343   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
344   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
345   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
346   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
347   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
348   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
349
350
351   // v8f16 is also a storage-only type, so expand it.
352   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
353   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
354   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
355   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
356   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
357   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
358   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
359   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
360   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
361   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
362   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
363   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
364   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
365   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
366   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
367   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
368   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
369   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
370   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
371   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
372   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
373   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
374   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
375   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
376   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
377   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
378   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
379   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
380   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
381   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
382   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
383
384   // AArch64 has implementations of a lot of rounding-like FP operations.
385   for (MVT Ty : {MVT::f32, MVT::f64}) {
386     setOperationAction(ISD::FFLOOR, Ty, Legal);
387     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
388     setOperationAction(ISD::FCEIL, Ty, Legal);
389     setOperationAction(ISD::FRINT, Ty, Legal);
390     setOperationAction(ISD::FTRUNC, Ty, Legal);
391     setOperationAction(ISD::FROUND, Ty, Legal);
392     setOperationAction(ISD::FMINNUM, Ty, Legal);
393     setOperationAction(ISD::FMAXNUM, Ty, Legal);
394   }
395
396   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
397
398   if (Subtarget->isTargetMachO()) {
399     // For iOS, we don't want to the normal expansion of a libcall to
400     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
401     // traffic.
402     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
403     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
404   } else {
405     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
406     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
407   }
408
409   // Make floating-point constants legal for the large code model, so they don't
410   // become loads from the constant pool.
411   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
412     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
413     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
414   }
415
416   // AArch64 does not have floating-point extending loads, i1 sign-extending
417   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
418   for (MVT VT : MVT::fp_valuetypes()) {
419     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
420     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
421     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
422     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
423   }
424   for (MVT VT : MVT::integer_valuetypes())
425     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
426
427   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
428   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
429   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
430   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
431   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
432   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
433   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
434
435   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
436   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
437
438   // Indexed loads and stores are supported.
439   for (unsigned im = (unsigned)ISD::PRE_INC;
440        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
441     setIndexedLoadAction(im, MVT::i8, Legal);
442     setIndexedLoadAction(im, MVT::i16, Legal);
443     setIndexedLoadAction(im, MVT::i32, Legal);
444     setIndexedLoadAction(im, MVT::i64, Legal);
445     setIndexedLoadAction(im, MVT::f64, Legal);
446     setIndexedLoadAction(im, MVT::f32, Legal);
447     setIndexedLoadAction(im, MVT::f16, Legal);
448     setIndexedStoreAction(im, MVT::i8, Legal);
449     setIndexedStoreAction(im, MVT::i16, Legal);
450     setIndexedStoreAction(im, MVT::i32, Legal);
451     setIndexedStoreAction(im, MVT::i64, Legal);
452     setIndexedStoreAction(im, MVT::f64, Legal);
453     setIndexedStoreAction(im, MVT::f32, Legal);
454     setIndexedStoreAction(im, MVT::f16, Legal);
455   }
456
457   // Trap.
458   setOperationAction(ISD::TRAP, MVT::Other, Legal);
459
460   // We combine OR nodes for bitfield operations.
461   setTargetDAGCombine(ISD::OR);
462
463   // Vector add and sub nodes may conceal a high-half opportunity.
464   // Also, try to fold ADD into CSINC/CSINV..
465   setTargetDAGCombine(ISD::ADD);
466   setTargetDAGCombine(ISD::SUB);
467
468   setTargetDAGCombine(ISD::XOR);
469   setTargetDAGCombine(ISD::SINT_TO_FP);
470   setTargetDAGCombine(ISD::UINT_TO_FP);
471
472   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
473
474   setTargetDAGCombine(ISD::ANY_EXTEND);
475   setTargetDAGCombine(ISD::ZERO_EXTEND);
476   setTargetDAGCombine(ISD::SIGN_EXTEND);
477   setTargetDAGCombine(ISD::BITCAST);
478   setTargetDAGCombine(ISD::CONCAT_VECTORS);
479   setTargetDAGCombine(ISD::STORE);
480
481   setTargetDAGCombine(ISD::MUL);
482
483   setTargetDAGCombine(ISD::SELECT);
484   setTargetDAGCombine(ISD::VSELECT);
485   setTargetDAGCombine(ISD::SELECT_CC);
486
487   setTargetDAGCombine(ISD::INTRINSIC_VOID);
488   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
489   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
490
491   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
492   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
493   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
494
495   setStackPointerRegisterToSaveRestore(AArch64::SP);
496
497   setSchedulingPreference(Sched::Hybrid);
498
499   // Enable TBZ/TBNZ
500   MaskAndBranchFoldingIsLegal = true;
501   EnableExtLdPromotion = true;
502
503   setMinFunctionAlignment(2);
504
505   setHasExtractBitsInsn(true);
506
507   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
508
509   if (Subtarget->hasNEON()) {
510     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
511     // silliness like this:
512     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
513     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
514     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
515     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
516     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
517     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
518     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
519     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
520     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
521     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
522     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
523     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
524     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
525     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
526     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
527     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
528     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
529     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
530     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
531     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
532     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
533     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
534     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
535     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
536     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
537
538     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
539     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
540     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
541     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
542     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
543
544     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
545
546     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
547     // elements smaller than i32, so promote the input to i32 first.
548     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
549     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
550     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
551     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
552     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
553     // -> v8f16 conversions.
554     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
555     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
556     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
557     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
558     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
559     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
560     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
561     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
562     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
563     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
564     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
565     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
566     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
567
568     // AArch64 doesn't have MUL.2d:
569     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
570     // Custom handling for some quad-vector types to detect MULL.
571     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
572     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
573     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
574
575     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
576     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
577     // Likewise, narrowing and extending vector loads/stores aren't handled
578     // directly.
579     for (MVT VT : MVT::vector_valuetypes()) {
580       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
581
582       setOperationAction(ISD::MULHS, VT, Expand);
583       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
584       setOperationAction(ISD::MULHU, VT, Expand);
585       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
586
587       setOperationAction(ISD::BSWAP, VT, Expand);
588
589       for (MVT InnerVT : MVT::vector_valuetypes()) {
590         setTruncStoreAction(VT, InnerVT, Expand);
591         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
592         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
593         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
594       }
595     }
596
597     // AArch64 has implementations of a lot of rounding-like FP operations.
598     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
599       setOperationAction(ISD::FFLOOR, Ty, Legal);
600       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
601       setOperationAction(ISD::FCEIL, Ty, Legal);
602       setOperationAction(ISD::FRINT, Ty, Legal);
603       setOperationAction(ISD::FTRUNC, Ty, Legal);
604       setOperationAction(ISD::FROUND, Ty, Legal);
605     }
606   }
607
608   // Prefer likely predicted branches to selects on out-of-order cores.
609   if (Subtarget->isCortexA57())
610     PredictableSelectIsExpensive = true;
611 }
612
613 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
614   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
615     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
616     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
617
618     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
619     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
620   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
621     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
622     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
623
624     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
625     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
626   }
627
628   // Mark vector float intrinsics as expand.
629   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
630     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
631     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
632     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
633     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
634     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
635     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
636     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
637     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
638     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
639
640     // But we do support custom-lowering for FCOPYSIGN.
641     setOperationAction(ISD::FCOPYSIGN, VT.getSimpleVT(), Custom);
642   }
643
644   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
645   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
646   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
647   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
648   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
649   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
650   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
651   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
652   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
653   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
654   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
655   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
656
657   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
658   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
659   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
660   for (MVT InnerVT : MVT::all_valuetypes())
661     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
662
663   // CNT supports only B element sizes.
664   if (VT != MVT::v8i8 && VT != MVT::v16i8)
665     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
666
667   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
668   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
669   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
670   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
671   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
672
673   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
674   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
675
676   // [SU][MIN|MAX] and [SU]ABSDIFF are available for all NEON types apart from
677   // i64.
678   if (!VT.isFloatingPoint() &&
679       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
680     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX,
681                             ISD::SABSDIFF, ISD::UABSDIFF})
682       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
683
684   // F[MIN|MAX][NUM|NAN] are available for all FP NEON types.
685   if (VT.isFloatingPoint())
686     for (unsigned Opcode : {ISD::FMINNAN, ISD::FMAXNAN,
687                             ISD::FMINNUM, ISD::FMAXNUM})
688       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
689
690   if (Subtarget->isLittleEndian()) {
691     for (unsigned im = (unsigned)ISD::PRE_INC;
692          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
693       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
694       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
695     }
696   }
697 }
698
699 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
700   addRegisterClass(VT, &AArch64::FPR64RegClass);
701   addTypeForNEON(VT, MVT::v2i32);
702 }
703
704 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
705   addRegisterClass(VT, &AArch64::FPR128RegClass);
706   addTypeForNEON(VT, MVT::v4i32);
707 }
708
709 EVT AArch64TargetLowering::getSetCCResultType(const DataLayout &, LLVMContext &,
710                                               EVT VT) const {
711   if (!VT.isVector())
712     return MVT::i32;
713   return VT.changeVectorElementTypeToInteger();
714 }
715
716 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
717 /// Mask are known to be either zero or one and return them in the
718 /// KnownZero/KnownOne bitsets.
719 void AArch64TargetLowering::computeKnownBitsForTargetNode(
720     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
721     const SelectionDAG &DAG, unsigned Depth) const {
722   switch (Op.getOpcode()) {
723   default:
724     break;
725   case AArch64ISD::CSEL: {
726     APInt KnownZero2, KnownOne2;
727     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
728     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
729     KnownZero &= KnownZero2;
730     KnownOne &= KnownOne2;
731     break;
732   }
733   case ISD::INTRINSIC_W_CHAIN: {
734    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
735     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
736     switch (IntID) {
737     default: return;
738     case Intrinsic::aarch64_ldaxr:
739     case Intrinsic::aarch64_ldxr: {
740       unsigned BitWidth = KnownOne.getBitWidth();
741       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
742       unsigned MemBits = VT.getScalarType().getSizeInBits();
743       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
744       return;
745     }
746     }
747     break;
748   }
749   case ISD::INTRINSIC_WO_CHAIN:
750   case ISD::INTRINSIC_VOID: {
751     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
752     switch (IntNo) {
753     default:
754       break;
755     case Intrinsic::aarch64_neon_umaxv:
756     case Intrinsic::aarch64_neon_uminv: {
757       // Figure out the datatype of the vector operand. The UMINV instruction
758       // will zero extend the result, so we can mark as known zero all the
759       // bits larger than the element datatype. 32-bit or larget doesn't need
760       // this as those are legal types and will be handled by isel directly.
761       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
762       unsigned BitWidth = KnownZero.getBitWidth();
763       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
764         assert(BitWidth >= 8 && "Unexpected width!");
765         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
766         KnownZero |= Mask;
767       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
768         assert(BitWidth >= 16 && "Unexpected width!");
769         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
770         KnownZero |= Mask;
771       }
772       break;
773     } break;
774     }
775   }
776   }
777 }
778
779 MVT AArch64TargetLowering::getScalarShiftAmountTy(const DataLayout &DL,
780                                                   EVT) const {
781   return MVT::i64;
782 }
783
784 bool AArch64TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
785                                                            unsigned AddrSpace,
786                                                            unsigned Align,
787                                                            bool *Fast) const {
788   if (Subtarget->requiresStrictAlign())
789     return false;
790   // FIXME: True for Cyclone, but not necessary others.
791   if (Fast)
792     *Fast = true;
793   return true;
794 }
795
796 FastISel *
797 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
798                                       const TargetLibraryInfo *libInfo) const {
799   return AArch64::createFastISel(funcInfo, libInfo);
800 }
801
802 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
803   switch ((AArch64ISD::NodeType)Opcode) {
804   case AArch64ISD::FIRST_NUMBER:      break;
805   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
806   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
807   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
808   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
809   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
810   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
811   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
812   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
813   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
814   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
815   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
816   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
817   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
818   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
819   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
820   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
821   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
822   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
823   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
824   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
825   case AArch64ISD::CCMP:              return "AArch64ISD::CCMP";
826   case AArch64ISD::CCMN:              return "AArch64ISD::CCMN";
827   case AArch64ISD::FCCMP:             return "AArch64ISD::FCCMP";
828   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
829   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
830   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
831   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
832   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
833   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
834   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
835   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
836   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
837   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
838   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
839   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
840   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
841   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
842   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
843   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
844   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
845   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
846   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
847   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
848   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
849   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
850   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
851   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
852   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
853   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
854   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
855   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
856   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
857   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
858   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
859   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
860   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
861   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
862   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
863   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
864   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
865   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
866   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
867   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
868   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
869   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
870   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
871   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
872   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
873   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
874   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
875   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
876   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
877   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
878   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
879   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
880   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
881   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
882   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
883   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
884   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
885   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
886   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
887   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
888   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
889   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
890   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
891   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
892   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
893   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
894   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
895   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
896   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
897   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
898   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
899   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
900   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
901   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
902   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
903   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
904   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
905   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
906   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
907   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
908   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
909   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
910   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
911   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
912   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
913   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
914   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
915   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
916   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
917   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
918   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
919   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
920   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
921   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
922   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
923   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
924   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
925   }
926   return nullptr;
927 }
928
929 MachineBasicBlock *
930 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
931                                     MachineBasicBlock *MBB) const {
932   // We materialise the F128CSEL pseudo-instruction as some control flow and a
933   // phi node:
934
935   // OrigBB:
936   //     [... previous instrs leading to comparison ...]
937   //     b.ne TrueBB
938   //     b EndBB
939   // TrueBB:
940   //     ; Fallthrough
941   // EndBB:
942   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
943
944   MachineFunction *MF = MBB->getParent();
945   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
946   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
947   DebugLoc DL = MI->getDebugLoc();
948   MachineFunction::iterator It = MBB;
949   ++It;
950
951   unsigned DestReg = MI->getOperand(0).getReg();
952   unsigned IfTrueReg = MI->getOperand(1).getReg();
953   unsigned IfFalseReg = MI->getOperand(2).getReg();
954   unsigned CondCode = MI->getOperand(3).getImm();
955   bool NZCVKilled = MI->getOperand(4).isKill();
956
957   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
958   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
959   MF->insert(It, TrueBB);
960   MF->insert(It, EndBB);
961
962   // Transfer rest of current basic-block to EndBB
963   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
964                 MBB->end());
965   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
966
967   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
968   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
969   MBB->addSuccessor(TrueBB);
970   MBB->addSuccessor(EndBB);
971
972   // TrueBB falls through to the end.
973   TrueBB->addSuccessor(EndBB);
974
975   if (!NZCVKilled) {
976     TrueBB->addLiveIn(AArch64::NZCV);
977     EndBB->addLiveIn(AArch64::NZCV);
978   }
979
980   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
981       .addReg(IfTrueReg)
982       .addMBB(TrueBB)
983       .addReg(IfFalseReg)
984       .addMBB(MBB);
985
986   MI->eraseFromParent();
987   return EndBB;
988 }
989
990 MachineBasicBlock *
991 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
992                                                  MachineBasicBlock *BB) const {
993   switch (MI->getOpcode()) {
994   default:
995 #ifndef NDEBUG
996     MI->dump();
997 #endif
998     llvm_unreachable("Unexpected instruction for custom inserter!");
999
1000   case AArch64::F128CSEL:
1001     return EmitF128CSEL(MI, BB);
1002
1003   case TargetOpcode::STACKMAP:
1004   case TargetOpcode::PATCHPOINT:
1005     return emitPatchPoint(MI, BB);
1006   }
1007 }
1008
1009 //===----------------------------------------------------------------------===//
1010 // AArch64 Lowering private implementation.
1011 //===----------------------------------------------------------------------===//
1012
1013 //===----------------------------------------------------------------------===//
1014 // Lowering Code
1015 //===----------------------------------------------------------------------===//
1016
1017 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1018 /// CC
1019 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1020   switch (CC) {
1021   default:
1022     llvm_unreachable("Unknown condition code!");
1023   case ISD::SETNE:
1024     return AArch64CC::NE;
1025   case ISD::SETEQ:
1026     return AArch64CC::EQ;
1027   case ISD::SETGT:
1028     return AArch64CC::GT;
1029   case ISD::SETGE:
1030     return AArch64CC::GE;
1031   case ISD::SETLT:
1032     return AArch64CC::LT;
1033   case ISD::SETLE:
1034     return AArch64CC::LE;
1035   case ISD::SETUGT:
1036     return AArch64CC::HI;
1037   case ISD::SETUGE:
1038     return AArch64CC::HS;
1039   case ISD::SETULT:
1040     return AArch64CC::LO;
1041   case ISD::SETULE:
1042     return AArch64CC::LS;
1043   }
1044 }
1045
1046 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1047 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1048                                   AArch64CC::CondCode &CondCode,
1049                                   AArch64CC::CondCode &CondCode2) {
1050   CondCode2 = AArch64CC::AL;
1051   switch (CC) {
1052   default:
1053     llvm_unreachable("Unknown FP condition!");
1054   case ISD::SETEQ:
1055   case ISD::SETOEQ:
1056     CondCode = AArch64CC::EQ;
1057     break;
1058   case ISD::SETGT:
1059   case ISD::SETOGT:
1060     CondCode = AArch64CC::GT;
1061     break;
1062   case ISD::SETGE:
1063   case ISD::SETOGE:
1064     CondCode = AArch64CC::GE;
1065     break;
1066   case ISD::SETOLT:
1067     CondCode = AArch64CC::MI;
1068     break;
1069   case ISD::SETOLE:
1070     CondCode = AArch64CC::LS;
1071     break;
1072   case ISD::SETONE:
1073     CondCode = AArch64CC::MI;
1074     CondCode2 = AArch64CC::GT;
1075     break;
1076   case ISD::SETO:
1077     CondCode = AArch64CC::VC;
1078     break;
1079   case ISD::SETUO:
1080     CondCode = AArch64CC::VS;
1081     break;
1082   case ISD::SETUEQ:
1083     CondCode = AArch64CC::EQ;
1084     CondCode2 = AArch64CC::VS;
1085     break;
1086   case ISD::SETUGT:
1087     CondCode = AArch64CC::HI;
1088     break;
1089   case ISD::SETUGE:
1090     CondCode = AArch64CC::PL;
1091     break;
1092   case ISD::SETLT:
1093   case ISD::SETULT:
1094     CondCode = AArch64CC::LT;
1095     break;
1096   case ISD::SETLE:
1097   case ISD::SETULE:
1098     CondCode = AArch64CC::LE;
1099     break;
1100   case ISD::SETNE:
1101   case ISD::SETUNE:
1102     CondCode = AArch64CC::NE;
1103     break;
1104   }
1105 }
1106
1107 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1108 /// CC usable with the vector instructions. Fewer operations are available
1109 /// without a real NZCV register, so we have to use less efficient combinations
1110 /// to get the same effect.
1111 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1112                                         AArch64CC::CondCode &CondCode,
1113                                         AArch64CC::CondCode &CondCode2,
1114                                         bool &Invert) {
1115   Invert = false;
1116   switch (CC) {
1117   default:
1118     // Mostly the scalar mappings work fine.
1119     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1120     break;
1121   case ISD::SETUO:
1122     Invert = true; // Fallthrough
1123   case ISD::SETO:
1124     CondCode = AArch64CC::MI;
1125     CondCode2 = AArch64CC::GE;
1126     break;
1127   case ISD::SETUEQ:
1128   case ISD::SETULT:
1129   case ISD::SETULE:
1130   case ISD::SETUGT:
1131   case ISD::SETUGE:
1132     // All of the compare-mask comparisons are ordered, but we can switch
1133     // between the two by a double inversion. E.g. ULE == !OGT.
1134     Invert = true;
1135     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1136     break;
1137   }
1138 }
1139
1140 static bool isLegalArithImmed(uint64_t C) {
1141   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1142   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1143 }
1144
1145 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1146                               SDLoc dl, SelectionDAG &DAG) {
1147   EVT VT = LHS.getValueType();
1148
1149   if (VT.isFloatingPoint())
1150     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1151
1152   // The CMP instruction is just an alias for SUBS, and representing it as
1153   // SUBS means that it's possible to get CSE with subtract operations.
1154   // A later phase can perform the optimization of setting the destination
1155   // register to WZR/XZR if it ends up being unused.
1156   unsigned Opcode = AArch64ISD::SUBS;
1157
1158   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1159       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1160       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1161     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1162     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1163     // can be set differently by this operation. It comes down to whether
1164     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1165     // everything is fine. If not then the optimization is wrong. Thus general
1166     // comparisons are only valid if op2 != 0.
1167
1168     // So, finally, the only LLVM-native comparisons that don't mention C and V
1169     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1170     // the absence of information about op2.
1171     Opcode = AArch64ISD::ADDS;
1172     RHS = RHS.getOperand(1);
1173   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1174              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1175              !isUnsignedIntSetCC(CC)) {
1176     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1177     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1178     // of the signed comparisons.
1179     Opcode = AArch64ISD::ANDS;
1180     RHS = LHS.getOperand(1);
1181     LHS = LHS.getOperand(0);
1182   }
1183
1184   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT_CC), LHS, RHS)
1185       .getValue(1);
1186 }
1187
1188 /// \defgroup AArch64CCMP CMP;CCMP matching
1189 ///
1190 /// These functions deal with the formation of CMP;CCMP;... sequences.
1191 /// The CCMP/CCMN/FCCMP/FCCMPE instructions allow the conditional execution of
1192 /// a comparison. They set the NZCV flags to a predefined value if their
1193 /// predicate is false. This allows to express arbitrary conjunctions, for
1194 /// example "cmp 0 (and (setCA (cmp A)) (setCB (cmp B))))"
1195 /// expressed as:
1196 ///   cmp A
1197 ///   ccmp B, inv(CB), CA
1198 ///   check for CB flags
1199 ///
1200 /// In general we can create code for arbitrary "... (and (and A B) C)"
1201 /// sequences. We can also implement some "or" expressions, because "(or A B)"
1202 /// is equivalent to "not (and (not A) (not B))" and we can implement some
1203 /// negation operations:
1204 /// We can negate the results of a single comparison by inverting the flags
1205 /// used when the predicate fails and inverting the flags tested in the next
1206 /// instruction; We can also negate the results of the whole previous
1207 /// conditional compare sequence by inverting the flags tested in the next
1208 /// instruction. However there is no way to negate the result of a partial
1209 /// sequence.
1210 ///
1211 /// Therefore on encountering an "or" expression we can negate the subtree on
1212 /// one side and have to be able to push the negate to the leafs of the subtree
1213 /// on the other side (see also the comments in code). As complete example:
1214 /// "or (or (setCA (cmp A)) (setCB (cmp B)))
1215 ///     (and (setCC (cmp C)) (setCD (cmp D)))"
1216 /// is transformed to
1217 /// "not (and (not (and (setCC (cmp C)) (setCC (cmp D))))
1218 ///           (and (not (setCA (cmp A)) (not (setCB (cmp B))))))"
1219 /// and implemented as:
1220 ///   cmp C
1221 ///   ccmp D, inv(CD), CC
1222 ///   ccmp A, CA, inv(CD)
1223 ///   ccmp B, CB, inv(CA)
1224 ///   check for CB flags
1225 /// A counterexample is "or (and A B) (and C D)" which cannot be implemented
1226 /// by conditional compare sequences.
1227 /// @{
1228
1229 /// Create a conditional comparison; Use CCMP, CCMN or FCCMP as appropriate.
1230 static SDValue emitConditionalComparison(SDValue LHS, SDValue RHS,
1231                                          ISD::CondCode CC, SDValue CCOp,
1232                                          SDValue Condition, unsigned NZCV,
1233                                          SDLoc DL, SelectionDAG &DAG) {
1234   unsigned Opcode = 0;
1235   if (LHS.getValueType().isFloatingPoint())
1236     Opcode = AArch64ISD::FCCMP;
1237   else if (RHS.getOpcode() == ISD::SUB) {
1238     SDValue SubOp0 = RHS.getOperand(0);
1239     if (const ConstantSDNode *SubOp0C = dyn_cast<ConstantSDNode>(SubOp0))
1240       if (SubOp0C->isNullValue() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1241         // See emitComparison() on why we can only do this for SETEQ and SETNE.
1242         Opcode = AArch64ISD::CCMN;
1243         RHS = RHS.getOperand(1);
1244       }
1245   }
1246   if (Opcode == 0)
1247     Opcode = AArch64ISD::CCMP;
1248
1249   SDValue NZCVOp = DAG.getConstant(NZCV, DL, MVT::i32);
1250   return DAG.getNode(Opcode, DL, MVT_CC, LHS, RHS, NZCVOp, Condition, CCOp);
1251 }
1252
1253 /// Returns true if @p Val is a tree of AND/OR/SETCC operations.
1254 /// CanPushNegate is set to true if we can push a negate operation through
1255 /// the tree in a was that we are left with AND operations and negate operations
1256 /// at the leafs only. i.e. "not (or (or x y) z)" can be changed to
1257 /// "and (and (not x) (not y)) (not z)"; "not (or (and x y) z)" cannot be
1258 /// brought into such a form.
1259 static bool isConjunctionDisjunctionTree(const SDValue Val, bool &CanPushNegate,
1260                                          unsigned Depth = 0) {
1261   if (!Val.hasOneUse())
1262     return false;
1263   unsigned Opcode = Val->getOpcode();
1264   if (Opcode == ISD::SETCC) {
1265     CanPushNegate = true;
1266     return true;
1267   }
1268   // Protect against stack overflow.
1269   if (Depth > 15)
1270     return false;
1271   if (Opcode == ISD::AND || Opcode == ISD::OR) {
1272     SDValue O0 = Val->getOperand(0);
1273     SDValue O1 = Val->getOperand(1);
1274     bool CanPushNegateL;
1275     if (!isConjunctionDisjunctionTree(O0, CanPushNegateL, Depth+1))
1276       return false;
1277     bool CanPushNegateR;
1278     if (!isConjunctionDisjunctionTree(O1, CanPushNegateR, Depth+1))
1279       return false;
1280     // We cannot push a negate through an AND operation (it would become an OR),
1281     // we can however change a (not (or x y)) to (and (not x) (not y)) if we can
1282     // push the negate through the x/y subtrees.
1283     CanPushNegate = (Opcode == ISD::OR) && CanPushNegateL && CanPushNegateR;
1284     return true;
1285   }
1286   return false;
1287 }
1288
1289 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
1290 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
1291 /// Tries to transform the given i1 producing node @p Val to a series compare
1292 /// and conditional compare operations. @returns an NZCV flags producing node
1293 /// and sets @p OutCC to the flags that should be tested or returns SDValue() if
1294 /// transformation was not possible.
1295 /// On recursive invocations @p PushNegate may be set to true to have negation
1296 /// effects pushed to the tree leafs; @p Predicate is an NZCV flag predicate
1297 /// for the comparisons in the current subtree; @p Depth limits the search
1298 /// depth to avoid stack overflow.
1299 static SDValue emitConjunctionDisjunctionTree(SelectionDAG &DAG, SDValue Val,
1300     AArch64CC::CondCode &OutCC, bool PushNegate = false,
1301     SDValue CCOp = SDValue(), AArch64CC::CondCode Predicate = AArch64CC::AL,
1302     unsigned Depth = 0) {
1303   // We're at a tree leaf, produce a conditional comparison operation.
1304   unsigned Opcode = Val->getOpcode();
1305   if (Opcode == ISD::SETCC) {
1306     SDValue LHS = Val->getOperand(0);
1307     SDValue RHS = Val->getOperand(1);
1308     ISD::CondCode CC = cast<CondCodeSDNode>(Val->getOperand(2))->get();
1309     bool isInteger = LHS.getValueType().isInteger();
1310     if (PushNegate)
1311       CC = getSetCCInverse(CC, isInteger);
1312     SDLoc DL(Val);
1313     // Determine OutCC and handle FP special case.
1314     if (isInteger) {
1315       OutCC = changeIntCCToAArch64CC(CC);
1316     } else {
1317       assert(LHS.getValueType().isFloatingPoint());
1318       AArch64CC::CondCode ExtraCC;
1319       changeFPCCToAArch64CC(CC, OutCC, ExtraCC);
1320       // Surpisingly some floating point conditions can't be tested with a
1321       // single condition code. Construct an additional comparison in this case.
1322       // See comment below on how we deal with OR conditions.
1323       if (ExtraCC != AArch64CC::AL) {
1324         SDValue ExtraCmp;
1325         if (!CCOp.getNode())
1326           ExtraCmp = emitComparison(LHS, RHS, CC, DL, DAG);
1327         else {
1328           SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1329           // Note that we want the inverse of ExtraCC, so NZCV is not inversed.
1330           unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(ExtraCC);
1331           ExtraCmp = emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp,
1332                                                NZCV, DL, DAG);
1333         }
1334         CCOp = ExtraCmp;
1335         Predicate = AArch64CC::getInvertedCondCode(ExtraCC);
1336         OutCC = AArch64CC::getInvertedCondCode(OutCC);
1337       }
1338     }
1339
1340     // Produce a normal comparison if we are first in the chain
1341     if (!CCOp.getNode())
1342       return emitComparison(LHS, RHS, CC, DL, DAG);
1343     // Otherwise produce a ccmp.
1344     SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1345     AArch64CC::CondCode InvOutCC = AArch64CC::getInvertedCondCode(OutCC);
1346     unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(InvOutCC);
1347     return emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp, NZCV, DL,
1348                                      DAG);
1349   } else if (Opcode != ISD::AND && Opcode != ISD::OR)
1350     return SDValue();
1351
1352   assert((Opcode == ISD::OR || !PushNegate)
1353          && "Can only push negate through OR operation");
1354
1355   // Check if both sides can be transformed.
1356   SDValue LHS = Val->getOperand(0);
1357   SDValue RHS = Val->getOperand(1);
1358   bool CanPushNegateL;
1359   if (!isConjunctionDisjunctionTree(LHS, CanPushNegateL, Depth+1))
1360     return SDValue();
1361   bool CanPushNegateR;
1362   if (!isConjunctionDisjunctionTree(RHS, CanPushNegateR, Depth+1))
1363     return SDValue();
1364
1365   // Do we need to negate our operands?
1366   bool NegateOperands = Opcode == ISD::OR;
1367   // We can negate the results of all previous operations by inverting the
1368   // predicate flags giving us a free negation for one side. For the other side
1369   // we need to be able to push the negation to the leafs of the tree.
1370   if (NegateOperands) {
1371     if (!CanPushNegateL && !CanPushNegateR)
1372       return SDValue();
1373     // Order the side where we can push the negate through to LHS.
1374     if (!CanPushNegateL && CanPushNegateR) {
1375       std::swap(LHS, RHS);
1376       CanPushNegateL = true;
1377     }
1378   }
1379
1380   // Emit RHS. If we want to negate the tree we only need to push a negate
1381   // through if we are already in a PushNegate case, otherwise we can negate
1382   // the "flags to test" afterwards.
1383   AArch64CC::CondCode RHSCC;
1384   SDValue CmpR = emitConjunctionDisjunctionTree(DAG, RHS, RHSCC, PushNegate,
1385                                                 CCOp, Predicate, Depth+1);
1386   if (NegateOperands && !PushNegate)
1387     RHSCC = AArch64CC::getInvertedCondCode(RHSCC);
1388   // Emit LHS. We must push the negate through if we need to negate it.
1389   SDValue CmpL = emitConjunctionDisjunctionTree(DAG, LHS, OutCC, NegateOperands,
1390                                                 CmpR, RHSCC, Depth+1);
1391   // If we transformed an OR to and AND then we have to negate the result
1392   // (or absorb a PushNegate resulting in a double negation).
1393   if (Opcode == ISD::OR && !PushNegate)
1394     OutCC = AArch64CC::getInvertedCondCode(OutCC);
1395   return CmpL;
1396 }
1397
1398 /// @}
1399
1400 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1401                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1402   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1403     EVT VT = RHS.getValueType();
1404     uint64_t C = RHSC->getZExtValue();
1405     if (!isLegalArithImmed(C)) {
1406       // Constant does not fit, try adjusting it by one?
1407       switch (CC) {
1408       default:
1409         break;
1410       case ISD::SETLT:
1411       case ISD::SETGE:
1412         if ((VT == MVT::i32 && C != 0x80000000 &&
1413              isLegalArithImmed((uint32_t)(C - 1))) ||
1414             (VT == MVT::i64 && C != 0x80000000ULL &&
1415              isLegalArithImmed(C - 1ULL))) {
1416           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1417           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1418           RHS = DAG.getConstant(C, dl, VT);
1419         }
1420         break;
1421       case ISD::SETULT:
1422       case ISD::SETUGE:
1423         if ((VT == MVT::i32 && C != 0 &&
1424              isLegalArithImmed((uint32_t)(C - 1))) ||
1425             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1426           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1427           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1428           RHS = DAG.getConstant(C, dl, VT);
1429         }
1430         break;
1431       case ISD::SETLE:
1432       case ISD::SETGT:
1433         if ((VT == MVT::i32 && C != INT32_MAX &&
1434              isLegalArithImmed((uint32_t)(C + 1))) ||
1435             (VT == MVT::i64 && C != INT64_MAX &&
1436              isLegalArithImmed(C + 1ULL))) {
1437           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1438           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1439           RHS = DAG.getConstant(C, dl, VT);
1440         }
1441         break;
1442       case ISD::SETULE:
1443       case ISD::SETUGT:
1444         if ((VT == MVT::i32 && C != UINT32_MAX &&
1445              isLegalArithImmed((uint32_t)(C + 1))) ||
1446             (VT == MVT::i64 && C != UINT64_MAX &&
1447              isLegalArithImmed(C + 1ULL))) {
1448           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1449           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1450           RHS = DAG.getConstant(C, dl, VT);
1451         }
1452         break;
1453       }
1454     }
1455   }
1456   SDValue Cmp;
1457   AArch64CC::CondCode AArch64CC;
1458   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1459     const ConstantSDNode *RHSC = cast<ConstantSDNode>(RHS);
1460
1461     // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1462     // For the i8 operand, the largest immediate is 255, so this can be easily
1463     // encoded in the compare instruction. For the i16 operand, however, the
1464     // largest immediate cannot be encoded in the compare.
1465     // Therefore, use a sign extending load and cmn to avoid materializing the
1466     // -1 constant. For example,
1467     // movz w1, #65535
1468     // ldrh w0, [x0, #0]
1469     // cmp w0, w1
1470     // >
1471     // ldrsh w0, [x0, #0]
1472     // cmn w0, #1
1473     // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1474     // if and only if (sext LHS) == (sext RHS). The checks are in place to
1475     // ensure both the LHS and RHS are truly zero extended and to make sure the
1476     // transformation is profitable.
1477     if ((RHSC->getZExtValue() >> 16 == 0) && isa<LoadSDNode>(LHS) &&
1478         cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1479         cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1480         LHS.getNode()->hasNUsesOfValue(1, 0)) {
1481       int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1482       if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1483         SDValue SExt =
1484             DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1485                         DAG.getValueType(MVT::i16));
1486         Cmp = emitComparison(SExt, DAG.getConstant(ValueofRHS, dl,
1487                                                    RHS.getValueType()),
1488                              CC, dl, DAG);
1489         AArch64CC = changeIntCCToAArch64CC(CC);
1490       }
1491     }
1492
1493     if (!Cmp && (RHSC->isNullValue() || RHSC->isOne())) {
1494       if ((Cmp = emitConjunctionDisjunctionTree(DAG, LHS, AArch64CC))) {
1495         if ((CC == ISD::SETNE) ^ RHSC->isNullValue())
1496           AArch64CC = AArch64CC::getInvertedCondCode(AArch64CC);
1497       }
1498     }
1499   }
1500
1501   if (!Cmp) {
1502     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1503     AArch64CC = changeIntCCToAArch64CC(CC);
1504   }
1505   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT_CC);
1506   return Cmp;
1507 }
1508
1509 static std::pair<SDValue, SDValue>
1510 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1511   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1512          "Unsupported value type");
1513   SDValue Value, Overflow;
1514   SDLoc DL(Op);
1515   SDValue LHS = Op.getOperand(0);
1516   SDValue RHS = Op.getOperand(1);
1517   unsigned Opc = 0;
1518   switch (Op.getOpcode()) {
1519   default:
1520     llvm_unreachable("Unknown overflow instruction!");
1521   case ISD::SADDO:
1522     Opc = AArch64ISD::ADDS;
1523     CC = AArch64CC::VS;
1524     break;
1525   case ISD::UADDO:
1526     Opc = AArch64ISD::ADDS;
1527     CC = AArch64CC::HS;
1528     break;
1529   case ISD::SSUBO:
1530     Opc = AArch64ISD::SUBS;
1531     CC = AArch64CC::VS;
1532     break;
1533   case ISD::USUBO:
1534     Opc = AArch64ISD::SUBS;
1535     CC = AArch64CC::LO;
1536     break;
1537   // Multiply needs a little bit extra work.
1538   case ISD::SMULO:
1539   case ISD::UMULO: {
1540     CC = AArch64CC::NE;
1541     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1542     if (Op.getValueType() == MVT::i32) {
1543       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1544       // For a 32 bit multiply with overflow check we want the instruction
1545       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1546       // need to generate the following pattern:
1547       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1548       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1549       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1550       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1551       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1552                                 DAG.getConstant(0, DL, MVT::i64));
1553       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1554       // operation. We need to clear out the upper 32 bits, because we used a
1555       // widening multiply that wrote all 64 bits. In the end this should be a
1556       // noop.
1557       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1558       if (IsSigned) {
1559         // The signed overflow check requires more than just a simple check for
1560         // any bit set in the upper 32 bits of the result. These bits could be
1561         // just the sign bits of a negative number. To perform the overflow
1562         // check we have to arithmetic shift right the 32nd bit of the result by
1563         // 31 bits. Then we compare the result to the upper 32 bits.
1564         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1565                                         DAG.getConstant(32, DL, MVT::i64));
1566         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1567         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1568                                         DAG.getConstant(31, DL, MVT::i64));
1569         // It is important that LowerBits is last, otherwise the arithmetic
1570         // shift will not be folded into the compare (SUBS).
1571         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1572         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1573                        .getValue(1);
1574       } else {
1575         // The overflow check for unsigned multiply is easy. We only need to
1576         // check if any of the upper 32 bits are set. This can be done with a
1577         // CMP (shifted register). For that we need to generate the following
1578         // pattern:
1579         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1580         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1581                                         DAG.getConstant(32, DL, MVT::i64));
1582         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1583         Overflow =
1584             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1585                         DAG.getConstant(0, DL, MVT::i64),
1586                         UpperBits).getValue(1);
1587       }
1588       break;
1589     }
1590     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1591     // For the 64 bit multiply
1592     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1593     if (IsSigned) {
1594       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1595       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1596                                       DAG.getConstant(63, DL, MVT::i64));
1597       // It is important that LowerBits is last, otherwise the arithmetic
1598       // shift will not be folded into the compare (SUBS).
1599       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1600       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1601                      .getValue(1);
1602     } else {
1603       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1604       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1605       Overflow =
1606           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1607                       DAG.getConstant(0, DL, MVT::i64),
1608                       UpperBits).getValue(1);
1609     }
1610     break;
1611   }
1612   } // switch (...)
1613
1614   if (Opc) {
1615     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1616
1617     // Emit the AArch64 operation with overflow check.
1618     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1619     Overflow = Value.getValue(1);
1620   }
1621   return std::make_pair(Value, Overflow);
1622 }
1623
1624 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1625                                              RTLIB::Libcall Call) const {
1626   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1627   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1628                      SDLoc(Op)).first;
1629 }
1630
1631 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1632   SDValue Sel = Op.getOperand(0);
1633   SDValue Other = Op.getOperand(1);
1634
1635   // If neither operand is a SELECT_CC, give up.
1636   if (Sel.getOpcode() != ISD::SELECT_CC)
1637     std::swap(Sel, Other);
1638   if (Sel.getOpcode() != ISD::SELECT_CC)
1639     return Op;
1640
1641   // The folding we want to perform is:
1642   // (xor x, (select_cc a, b, cc, 0, -1) )
1643   //   -->
1644   // (csel x, (xor x, -1), cc ...)
1645   //
1646   // The latter will get matched to a CSINV instruction.
1647
1648   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1649   SDValue LHS = Sel.getOperand(0);
1650   SDValue RHS = Sel.getOperand(1);
1651   SDValue TVal = Sel.getOperand(2);
1652   SDValue FVal = Sel.getOperand(3);
1653   SDLoc dl(Sel);
1654
1655   // FIXME: This could be generalized to non-integer comparisons.
1656   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1657     return Op;
1658
1659   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1660   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1661
1662   // The values aren't constants, this isn't the pattern we're looking for.
1663   if (!CFVal || !CTVal)
1664     return Op;
1665
1666   // We can commute the SELECT_CC by inverting the condition.  This
1667   // might be needed to make this fit into a CSINV pattern.
1668   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1669     std::swap(TVal, FVal);
1670     std::swap(CTVal, CFVal);
1671     CC = ISD::getSetCCInverse(CC, true);
1672   }
1673
1674   // If the constants line up, perform the transform!
1675   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1676     SDValue CCVal;
1677     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1678
1679     FVal = Other;
1680     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1681                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1682
1683     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1684                        CCVal, Cmp);
1685   }
1686
1687   return Op;
1688 }
1689
1690 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1691   EVT VT = Op.getValueType();
1692
1693   // Let legalize expand this if it isn't a legal type yet.
1694   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1695     return SDValue();
1696
1697   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1698
1699   unsigned Opc;
1700   bool ExtraOp = false;
1701   switch (Op.getOpcode()) {
1702   default:
1703     llvm_unreachable("Invalid code");
1704   case ISD::ADDC:
1705     Opc = AArch64ISD::ADDS;
1706     break;
1707   case ISD::SUBC:
1708     Opc = AArch64ISD::SUBS;
1709     break;
1710   case ISD::ADDE:
1711     Opc = AArch64ISD::ADCS;
1712     ExtraOp = true;
1713     break;
1714   case ISD::SUBE:
1715     Opc = AArch64ISD::SBCS;
1716     ExtraOp = true;
1717     break;
1718   }
1719
1720   if (!ExtraOp)
1721     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1722   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1723                      Op.getOperand(2));
1724 }
1725
1726 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1727   // Let legalize expand this if it isn't a legal type yet.
1728   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1729     return SDValue();
1730
1731   SDLoc dl(Op);
1732   AArch64CC::CondCode CC;
1733   // The actual operation that sets the overflow or carry flag.
1734   SDValue Value, Overflow;
1735   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1736
1737   // We use 0 and 1 as false and true values.
1738   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1739   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1740
1741   // We use an inverted condition, because the conditional select is inverted
1742   // too. This will allow it to be selected to a single instruction:
1743   // CSINC Wd, WZR, WZR, invert(cond).
1744   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1745   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1746                          CCVal, Overflow);
1747
1748   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1749   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1750 }
1751
1752 // Prefetch operands are:
1753 // 1: Address to prefetch
1754 // 2: bool isWrite
1755 // 3: int locality (0 = no locality ... 3 = extreme locality)
1756 // 4: bool isDataCache
1757 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1758   SDLoc DL(Op);
1759   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1760   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1761   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1762
1763   bool IsStream = !Locality;
1764   // When the locality number is set
1765   if (Locality) {
1766     // The front-end should have filtered out the out-of-range values
1767     assert(Locality <= 3 && "Prefetch locality out-of-range");
1768     // The locality degree is the opposite of the cache speed.
1769     // Put the number the other way around.
1770     // The encoding starts at 0 for level 1
1771     Locality = 3 - Locality;
1772   }
1773
1774   // built the mask value encoding the expected behavior.
1775   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1776                    (!IsData << 3) |     // IsDataCache bit
1777                    (Locality << 1) |    // Cache level bits
1778                    (unsigned)IsStream;  // Stream bit
1779   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1780                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1781 }
1782
1783 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1784                                               SelectionDAG &DAG) const {
1785   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1786
1787   RTLIB::Libcall LC;
1788   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1789
1790   return LowerF128Call(Op, DAG, LC);
1791 }
1792
1793 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1794                                              SelectionDAG &DAG) const {
1795   if (Op.getOperand(0).getValueType() != MVT::f128) {
1796     // It's legal except when f128 is involved
1797     return Op;
1798   }
1799
1800   RTLIB::Libcall LC;
1801   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1802
1803   // FP_ROUND node has a second operand indicating whether it is known to be
1804   // precise. That doesn't take part in the LibCall so we can't directly use
1805   // LowerF128Call.
1806   SDValue SrcVal = Op.getOperand(0);
1807   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1808                      /*isSigned*/ false, SDLoc(Op)).first;
1809 }
1810
1811 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1812   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1813   // Any additional optimization in this function should be recorded
1814   // in the cost tables.
1815   EVT InVT = Op.getOperand(0).getValueType();
1816   EVT VT = Op.getValueType();
1817
1818   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1819     SDLoc dl(Op);
1820     SDValue Cv =
1821         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1822                     Op.getOperand(0));
1823     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1824   }
1825
1826   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1827     SDLoc dl(Op);
1828     MVT ExtVT =
1829         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1830                          VT.getVectorNumElements());
1831     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1832     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1833   }
1834
1835   // Type changing conversions are illegal.
1836   return Op;
1837 }
1838
1839 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1840                                               SelectionDAG &DAG) const {
1841   if (Op.getOperand(0).getValueType().isVector())
1842     return LowerVectorFP_TO_INT(Op, DAG);
1843
1844   // f16 conversions are promoted to f32.
1845   if (Op.getOperand(0).getValueType() == MVT::f16) {
1846     SDLoc dl(Op);
1847     return DAG.getNode(
1848         Op.getOpcode(), dl, Op.getValueType(),
1849         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1850   }
1851
1852   if (Op.getOperand(0).getValueType() != MVT::f128) {
1853     // It's legal except when f128 is involved
1854     return Op;
1855   }
1856
1857   RTLIB::Libcall LC;
1858   if (Op.getOpcode() == ISD::FP_TO_SINT)
1859     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1860   else
1861     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1862
1863   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1864   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1865                      SDLoc(Op)).first;
1866 }
1867
1868 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1869   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1870   // Any additional optimization in this function should be recorded
1871   // in the cost tables.
1872   EVT VT = Op.getValueType();
1873   SDLoc dl(Op);
1874   SDValue In = Op.getOperand(0);
1875   EVT InVT = In.getValueType();
1876
1877   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1878     MVT CastVT =
1879         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1880                          InVT.getVectorNumElements());
1881     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1882     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1883   }
1884
1885   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1886     unsigned CastOpc =
1887         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1888     EVT CastVT = VT.changeVectorElementTypeToInteger();
1889     In = DAG.getNode(CastOpc, dl, CastVT, In);
1890     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1891   }
1892
1893   return Op;
1894 }
1895
1896 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1897                                             SelectionDAG &DAG) const {
1898   if (Op.getValueType().isVector())
1899     return LowerVectorINT_TO_FP(Op, DAG);
1900
1901   // f16 conversions are promoted to f32.
1902   if (Op.getValueType() == MVT::f16) {
1903     SDLoc dl(Op);
1904     return DAG.getNode(
1905         ISD::FP_ROUND, dl, MVT::f16,
1906         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1907         DAG.getIntPtrConstant(0, dl));
1908   }
1909
1910   // i128 conversions are libcalls.
1911   if (Op.getOperand(0).getValueType() == MVT::i128)
1912     return SDValue();
1913
1914   // Other conversions are legal, unless it's to the completely software-based
1915   // fp128.
1916   if (Op.getValueType() != MVT::f128)
1917     return Op;
1918
1919   RTLIB::Libcall LC;
1920   if (Op.getOpcode() == ISD::SINT_TO_FP)
1921     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1922   else
1923     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1924
1925   return LowerF128Call(Op, DAG, LC);
1926 }
1927
1928 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1929                                             SelectionDAG &DAG) const {
1930   // For iOS, we want to call an alternative entry point: __sincos_stret,
1931   // which returns the values in two S / D registers.
1932   SDLoc dl(Op);
1933   SDValue Arg = Op.getOperand(0);
1934   EVT ArgVT = Arg.getValueType();
1935   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1936
1937   ArgListTy Args;
1938   ArgListEntry Entry;
1939
1940   Entry.Node = Arg;
1941   Entry.Ty = ArgTy;
1942   Entry.isSExt = false;
1943   Entry.isZExt = false;
1944   Args.push_back(Entry);
1945
1946   const char *LibcallName =
1947       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1948   SDValue Callee =
1949       DAG.getExternalSymbol(LibcallName, getPointerTy(DAG.getDataLayout()));
1950
1951   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1952   TargetLowering::CallLoweringInfo CLI(DAG);
1953   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1954     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1955
1956   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1957   return CallResult.first;
1958 }
1959
1960 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1961   if (Op.getValueType() != MVT::f16)
1962     return SDValue();
1963
1964   assert(Op.getOperand(0).getValueType() == MVT::i16);
1965   SDLoc DL(Op);
1966
1967   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1968   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1969   return SDValue(
1970       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1971                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1972       0);
1973 }
1974
1975 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1976   if (OrigVT.getSizeInBits() >= 64)
1977     return OrigVT;
1978
1979   assert(OrigVT.isSimple() && "Expecting a simple value type");
1980
1981   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1982   switch (OrigSimpleTy) {
1983   default: llvm_unreachable("Unexpected Vector Type");
1984   case MVT::v2i8:
1985   case MVT::v2i16:
1986      return MVT::v2i32;
1987   case MVT::v4i8:
1988     return  MVT::v4i16;
1989   }
1990 }
1991
1992 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1993                                                  const EVT &OrigTy,
1994                                                  const EVT &ExtTy,
1995                                                  unsigned ExtOpcode) {
1996   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1997   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1998   // 64-bits we need to insert a new extension so that it will be 64-bits.
1999   assert(ExtTy.is128BitVector() && "Unexpected extension size");
2000   if (OrigTy.getSizeInBits() >= 64)
2001     return N;
2002
2003   // Must extend size to at least 64 bits to be used as an operand for VMULL.
2004   EVT NewVT = getExtensionTo64Bits(OrigTy);
2005
2006   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
2007 }
2008
2009 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
2010                                    bool isSigned) {
2011   EVT VT = N->getValueType(0);
2012
2013   if (N->getOpcode() != ISD::BUILD_VECTOR)
2014     return false;
2015
2016   for (const SDValue &Elt : N->op_values()) {
2017     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
2018       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
2019       unsigned HalfSize = EltSize / 2;
2020       if (isSigned) {
2021         if (!isIntN(HalfSize, C->getSExtValue()))
2022           return false;
2023       } else {
2024         if (!isUIntN(HalfSize, C->getZExtValue()))
2025           return false;
2026       }
2027       continue;
2028     }
2029     return false;
2030   }
2031
2032   return true;
2033 }
2034
2035 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
2036   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
2037     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
2038                                              N->getOperand(0)->getValueType(0),
2039                                              N->getValueType(0),
2040                                              N->getOpcode());
2041
2042   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
2043   EVT VT = N->getValueType(0);
2044   SDLoc dl(N);
2045   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
2046   unsigned NumElts = VT.getVectorNumElements();
2047   MVT TruncVT = MVT::getIntegerVT(EltSize);
2048   SmallVector<SDValue, 8> Ops;
2049   for (unsigned i = 0; i != NumElts; ++i) {
2050     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
2051     const APInt &CInt = C->getAPIntValue();
2052     // Element types smaller than 32 bits are not legal, so use i32 elements.
2053     // The values are implicitly truncated so sext vs. zext doesn't matter.
2054     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
2055   }
2056   return DAG.getNode(ISD::BUILD_VECTOR, dl,
2057                      MVT::getVectorVT(TruncVT, NumElts), Ops);
2058 }
2059
2060 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
2061   if (N->getOpcode() == ISD::SIGN_EXTEND)
2062     return true;
2063   if (isExtendedBUILD_VECTOR(N, DAG, true))
2064     return true;
2065   return false;
2066 }
2067
2068 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
2069   if (N->getOpcode() == ISD::ZERO_EXTEND)
2070     return true;
2071   if (isExtendedBUILD_VECTOR(N, DAG, false))
2072     return true;
2073   return false;
2074 }
2075
2076 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
2077   unsigned Opcode = N->getOpcode();
2078   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2079     SDNode *N0 = N->getOperand(0).getNode();
2080     SDNode *N1 = N->getOperand(1).getNode();
2081     return N0->hasOneUse() && N1->hasOneUse() &&
2082       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
2083   }
2084   return false;
2085 }
2086
2087 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
2088   unsigned Opcode = N->getOpcode();
2089   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2090     SDNode *N0 = N->getOperand(0).getNode();
2091     SDNode *N1 = N->getOperand(1).getNode();
2092     return N0->hasOneUse() && N1->hasOneUse() &&
2093       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
2094   }
2095   return false;
2096 }
2097
2098 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
2099   // Multiplications are only custom-lowered for 128-bit vectors so that
2100   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
2101   EVT VT = Op.getValueType();
2102   assert(VT.is128BitVector() && VT.isInteger() &&
2103          "unexpected type for custom-lowering ISD::MUL");
2104   SDNode *N0 = Op.getOperand(0).getNode();
2105   SDNode *N1 = Op.getOperand(1).getNode();
2106   unsigned NewOpc = 0;
2107   bool isMLA = false;
2108   bool isN0SExt = isSignExtended(N0, DAG);
2109   bool isN1SExt = isSignExtended(N1, DAG);
2110   if (isN0SExt && isN1SExt)
2111     NewOpc = AArch64ISD::SMULL;
2112   else {
2113     bool isN0ZExt = isZeroExtended(N0, DAG);
2114     bool isN1ZExt = isZeroExtended(N1, DAG);
2115     if (isN0ZExt && isN1ZExt)
2116       NewOpc = AArch64ISD::UMULL;
2117     else if (isN1SExt || isN1ZExt) {
2118       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
2119       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
2120       if (isN1SExt && isAddSubSExt(N0, DAG)) {
2121         NewOpc = AArch64ISD::SMULL;
2122         isMLA = true;
2123       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
2124         NewOpc =  AArch64ISD::UMULL;
2125         isMLA = true;
2126       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
2127         std::swap(N0, N1);
2128         NewOpc =  AArch64ISD::UMULL;
2129         isMLA = true;
2130       }
2131     }
2132
2133     if (!NewOpc) {
2134       if (VT == MVT::v2i64)
2135         // Fall through to expand this.  It is not legal.
2136         return SDValue();
2137       else
2138         // Other vector multiplications are legal.
2139         return Op;
2140     }
2141   }
2142
2143   // Legalize to a S/UMULL instruction
2144   SDLoc DL(Op);
2145   SDValue Op0;
2146   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
2147   if (!isMLA) {
2148     Op0 = skipExtensionForVectorMULL(N0, DAG);
2149     assert(Op0.getValueType().is64BitVector() &&
2150            Op1.getValueType().is64BitVector() &&
2151            "unexpected types for extended operands to VMULL");
2152     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
2153   }
2154   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
2155   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
2156   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
2157   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
2158   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
2159   EVT Op1VT = Op1.getValueType();
2160   return DAG.getNode(N0->getOpcode(), DL, VT,
2161                      DAG.getNode(NewOpc, DL, VT,
2162                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
2163                      DAG.getNode(NewOpc, DL, VT,
2164                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
2165 }
2166
2167 SDValue AArch64TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
2168                                                      SelectionDAG &DAG) const {
2169   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2170   SDLoc dl(Op);
2171   switch (IntNo) {
2172   default: return SDValue();    // Don't custom lower most intrinsics.
2173   case Intrinsic::aarch64_thread_pointer: {
2174     EVT PtrVT = getPointerTy(DAG.getDataLayout());
2175     return DAG.getNode(AArch64ISD::THREAD_POINTER, dl, PtrVT);
2176   }
2177   }
2178 }
2179
2180 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
2181                                               SelectionDAG &DAG) const {
2182   switch (Op.getOpcode()) {
2183   default:
2184     llvm_unreachable("unimplemented operand");
2185     return SDValue();
2186   case ISD::BITCAST:
2187     return LowerBITCAST(Op, DAG);
2188   case ISD::GlobalAddress:
2189     return LowerGlobalAddress(Op, DAG);
2190   case ISD::GlobalTLSAddress:
2191     return LowerGlobalTLSAddress(Op, DAG);
2192   case ISD::SETCC:
2193     return LowerSETCC(Op, DAG);
2194   case ISD::BR_CC:
2195     return LowerBR_CC(Op, DAG);
2196   case ISD::SELECT:
2197     return LowerSELECT(Op, DAG);
2198   case ISD::SELECT_CC:
2199     return LowerSELECT_CC(Op, DAG);
2200   case ISD::JumpTable:
2201     return LowerJumpTable(Op, DAG);
2202   case ISD::ConstantPool:
2203     return LowerConstantPool(Op, DAG);
2204   case ISD::BlockAddress:
2205     return LowerBlockAddress(Op, DAG);
2206   case ISD::VASTART:
2207     return LowerVASTART(Op, DAG);
2208   case ISD::VACOPY:
2209     return LowerVACOPY(Op, DAG);
2210   case ISD::VAARG:
2211     return LowerVAARG(Op, DAG);
2212   case ISD::ADDC:
2213   case ISD::ADDE:
2214   case ISD::SUBC:
2215   case ISD::SUBE:
2216     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2217   case ISD::SADDO:
2218   case ISD::UADDO:
2219   case ISD::SSUBO:
2220   case ISD::USUBO:
2221   case ISD::SMULO:
2222   case ISD::UMULO:
2223     return LowerXALUO(Op, DAG);
2224   case ISD::FADD:
2225     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
2226   case ISD::FSUB:
2227     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
2228   case ISD::FMUL:
2229     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
2230   case ISD::FDIV:
2231     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
2232   case ISD::FP_ROUND:
2233     return LowerFP_ROUND(Op, DAG);
2234   case ISD::FP_EXTEND:
2235     return LowerFP_EXTEND(Op, DAG);
2236   case ISD::FRAMEADDR:
2237     return LowerFRAMEADDR(Op, DAG);
2238   case ISD::RETURNADDR:
2239     return LowerRETURNADDR(Op, DAG);
2240   case ISD::INSERT_VECTOR_ELT:
2241     return LowerINSERT_VECTOR_ELT(Op, DAG);
2242   case ISD::EXTRACT_VECTOR_ELT:
2243     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2244   case ISD::BUILD_VECTOR:
2245     return LowerBUILD_VECTOR(Op, DAG);
2246   case ISD::VECTOR_SHUFFLE:
2247     return LowerVECTOR_SHUFFLE(Op, DAG);
2248   case ISD::EXTRACT_SUBVECTOR:
2249     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2250   case ISD::SRA:
2251   case ISD::SRL:
2252   case ISD::SHL:
2253     return LowerVectorSRA_SRL_SHL(Op, DAG);
2254   case ISD::SHL_PARTS:
2255     return LowerShiftLeftParts(Op, DAG);
2256   case ISD::SRL_PARTS:
2257   case ISD::SRA_PARTS:
2258     return LowerShiftRightParts(Op, DAG);
2259   case ISD::CTPOP:
2260     return LowerCTPOP(Op, DAG);
2261   case ISD::FCOPYSIGN:
2262     return LowerFCOPYSIGN(Op, DAG);
2263   case ISD::AND:
2264     return LowerVectorAND(Op, DAG);
2265   case ISD::OR:
2266     return LowerVectorOR(Op, DAG);
2267   case ISD::XOR:
2268     return LowerXOR(Op, DAG);
2269   case ISD::PREFETCH:
2270     return LowerPREFETCH(Op, DAG);
2271   case ISD::SINT_TO_FP:
2272   case ISD::UINT_TO_FP:
2273     return LowerINT_TO_FP(Op, DAG);
2274   case ISD::FP_TO_SINT:
2275   case ISD::FP_TO_UINT:
2276     return LowerFP_TO_INT(Op, DAG);
2277   case ISD::FSINCOS:
2278     return LowerFSINCOS(Op, DAG);
2279   case ISD::MUL:
2280     return LowerMUL(Op, DAG);
2281   case ISD::INTRINSIC_WO_CHAIN:
2282     return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2283   }
2284 }
2285
2286 /// getFunctionAlignment - Return the Log2 alignment of this function.
2287 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2288   return 2;
2289 }
2290
2291 //===----------------------------------------------------------------------===//
2292 //                      Calling Convention Implementation
2293 //===----------------------------------------------------------------------===//
2294
2295 #include "AArch64GenCallingConv.inc"
2296
2297 /// Selects the correct CCAssignFn for a given CallingConvention value.
2298 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2299                                                      bool IsVarArg) const {
2300   switch (CC) {
2301   default:
2302     llvm_unreachable("Unsupported calling convention.");
2303   case CallingConv::WebKit_JS:
2304     return CC_AArch64_WebKit_JS;
2305   case CallingConv::GHC:
2306     return CC_AArch64_GHC;
2307   case CallingConv::C:
2308   case CallingConv::Fast:
2309     if (!Subtarget->isTargetDarwin())
2310       return CC_AArch64_AAPCS;
2311     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2312   }
2313 }
2314
2315 SDValue AArch64TargetLowering::LowerFormalArguments(
2316     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2317     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2318     SmallVectorImpl<SDValue> &InVals) const {
2319   MachineFunction &MF = DAG.getMachineFunction();
2320   MachineFrameInfo *MFI = MF.getFrameInfo();
2321
2322   // Assign locations to all of the incoming arguments.
2323   SmallVector<CCValAssign, 16> ArgLocs;
2324   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2325                  *DAG.getContext());
2326
2327   // At this point, Ins[].VT may already be promoted to i32. To correctly
2328   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2329   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2330   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2331   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2332   // LocVT.
2333   unsigned NumArgs = Ins.size();
2334   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2335   unsigned CurArgIdx = 0;
2336   for (unsigned i = 0; i != NumArgs; ++i) {
2337     MVT ValVT = Ins[i].VT;
2338     if (Ins[i].isOrigArg()) {
2339       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2340       CurArgIdx = Ins[i].getOrigArgIndex();
2341
2342       // Get type of the original argument.
2343       EVT ActualVT = getValueType(DAG.getDataLayout(), CurOrigArg->getType(),
2344                                   /*AllowUnknown*/ true);
2345       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2346       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2347       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2348         ValVT = MVT::i8;
2349       else if (ActualMVT == MVT::i16)
2350         ValVT = MVT::i16;
2351     }
2352     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2353     bool Res =
2354         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2355     assert(!Res && "Call operand has unhandled type");
2356     (void)Res;
2357   }
2358   assert(ArgLocs.size() == Ins.size());
2359   SmallVector<SDValue, 16> ArgValues;
2360   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2361     CCValAssign &VA = ArgLocs[i];
2362
2363     if (Ins[i].Flags.isByVal()) {
2364       // Byval is used for HFAs in the PCS, but the system should work in a
2365       // non-compliant manner for larger structs.
2366       EVT PtrVT = getPointerTy(DAG.getDataLayout());
2367       int Size = Ins[i].Flags.getByValSize();
2368       unsigned NumRegs = (Size + 7) / 8;
2369
2370       // FIXME: This works on big-endian for composite byvals, which are the common
2371       // case. It should also work for fundamental types too.
2372       unsigned FrameIdx =
2373         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2374       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrVT);
2375       InVals.push_back(FrameIdxN);
2376
2377       continue;
2378     }
2379     
2380     if (VA.isRegLoc()) {
2381       // Arguments stored in registers.
2382       EVT RegVT = VA.getLocVT();
2383
2384       SDValue ArgValue;
2385       const TargetRegisterClass *RC;
2386
2387       if (RegVT == MVT::i32)
2388         RC = &AArch64::GPR32RegClass;
2389       else if (RegVT == MVT::i64)
2390         RC = &AArch64::GPR64RegClass;
2391       else if (RegVT == MVT::f16)
2392         RC = &AArch64::FPR16RegClass;
2393       else if (RegVT == MVT::f32)
2394         RC = &AArch64::FPR32RegClass;
2395       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2396         RC = &AArch64::FPR64RegClass;
2397       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2398         RC = &AArch64::FPR128RegClass;
2399       else
2400         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2401
2402       // Transform the arguments in physical registers into virtual ones.
2403       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2404       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2405
2406       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2407       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2408       // truncate to the right size.
2409       switch (VA.getLocInfo()) {
2410       default:
2411         llvm_unreachable("Unknown loc info!");
2412       case CCValAssign::Full:
2413         break;
2414       case CCValAssign::BCvt:
2415         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2416         break;
2417       case CCValAssign::AExt:
2418       case CCValAssign::SExt:
2419       case CCValAssign::ZExt:
2420         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2421         // nodes after our lowering.
2422         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2423         break;
2424       }
2425
2426       InVals.push_back(ArgValue);
2427
2428     } else { // VA.isRegLoc()
2429       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2430       unsigned ArgOffset = VA.getLocMemOffset();
2431       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2432
2433       uint32_t BEAlign = 0;
2434       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2435           !Ins[i].Flags.isInConsecutiveRegs())
2436         BEAlign = 8 - ArgSize;
2437
2438       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2439
2440       // Create load nodes to retrieve arguments from the stack.
2441       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2442       SDValue ArgValue;
2443
2444       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2445       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2446       MVT MemVT = VA.getValVT();
2447
2448       switch (VA.getLocInfo()) {
2449       default:
2450         break;
2451       case CCValAssign::BCvt:
2452         MemVT = VA.getLocVT();
2453         break;
2454       case CCValAssign::SExt:
2455         ExtType = ISD::SEXTLOAD;
2456         break;
2457       case CCValAssign::ZExt:
2458         ExtType = ISD::ZEXTLOAD;
2459         break;
2460       case CCValAssign::AExt:
2461         ExtType = ISD::EXTLOAD;
2462         break;
2463       }
2464
2465       ArgValue = DAG.getExtLoad(
2466           ExtType, DL, VA.getLocVT(), Chain, FIN,
2467           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
2468           MemVT, false, false, false, 0);
2469
2470       InVals.push_back(ArgValue);
2471     }
2472   }
2473
2474   // varargs
2475   if (isVarArg) {
2476     if (!Subtarget->isTargetDarwin()) {
2477       // The AAPCS variadic function ABI is identical to the non-variadic
2478       // one. As a result there may be more arguments in registers and we should
2479       // save them for future reference.
2480       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2481     }
2482
2483     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2484     // This will point to the next argument passed via stack.
2485     unsigned StackOffset = CCInfo.getNextStackOffset();
2486     // We currently pass all varargs at 8-byte alignment.
2487     StackOffset = ((StackOffset + 7) & ~7);
2488     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2489   }
2490
2491   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2492   unsigned StackArgSize = CCInfo.getNextStackOffset();
2493   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2494   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2495     // This is a non-standard ABI so by fiat I say we're allowed to make full
2496     // use of the stack area to be popped, which must be aligned to 16 bytes in
2497     // any case:
2498     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2499
2500     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2501     // a multiple of 16.
2502     FuncInfo->setArgumentStackToRestore(StackArgSize);
2503
2504     // This realignment carries over to the available bytes below. Our own
2505     // callers will guarantee the space is free by giving an aligned value to
2506     // CALLSEQ_START.
2507   }
2508   // Even if we're not expected to free up the space, it's useful to know how
2509   // much is there while considering tail calls (because we can reuse it).
2510   FuncInfo->setBytesInStackArgArea(StackArgSize);
2511
2512   return Chain;
2513 }
2514
2515 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2516                                                 SelectionDAG &DAG, SDLoc DL,
2517                                                 SDValue &Chain) const {
2518   MachineFunction &MF = DAG.getMachineFunction();
2519   MachineFrameInfo *MFI = MF.getFrameInfo();
2520   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2521   auto PtrVT = getPointerTy(DAG.getDataLayout());
2522
2523   SmallVector<SDValue, 8> MemOps;
2524
2525   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2526                                           AArch64::X3, AArch64::X4, AArch64::X5,
2527                                           AArch64::X6, AArch64::X7 };
2528   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2529   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2530
2531   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2532   int GPRIdx = 0;
2533   if (GPRSaveSize != 0) {
2534     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2535
2536     SDValue FIN = DAG.getFrameIndex(GPRIdx, PtrVT);
2537
2538     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2539       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2540       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2541       SDValue Store = DAG.getStore(
2542           Val.getValue(1), DL, Val, FIN,
2543           MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 8), false,
2544           false, 0);
2545       MemOps.push_back(Store);
2546       FIN =
2547           DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getConstant(8, DL, PtrVT));
2548     }
2549   }
2550   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2551   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2552
2553   if (Subtarget->hasFPARMv8()) {
2554     static const MCPhysReg FPRArgRegs[] = {
2555         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2556         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2557     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2558     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2559
2560     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2561     int FPRIdx = 0;
2562     if (FPRSaveSize != 0) {
2563       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2564
2565       SDValue FIN = DAG.getFrameIndex(FPRIdx, PtrVT);
2566
2567       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2568         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2569         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2570
2571         SDValue Store = DAG.getStore(
2572             Val.getValue(1), DL, Val, FIN,
2573             MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 16),
2574             false, false, 0);
2575         MemOps.push_back(Store);
2576         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
2577                           DAG.getConstant(16, DL, PtrVT));
2578       }
2579     }
2580     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2581     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2582   }
2583
2584   if (!MemOps.empty()) {
2585     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2586   }
2587 }
2588
2589 /// LowerCallResult - Lower the result values of a call into the
2590 /// appropriate copies out of appropriate physical registers.
2591 SDValue AArch64TargetLowering::LowerCallResult(
2592     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2593     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2594     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2595     SDValue ThisVal) const {
2596   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2597                           ? RetCC_AArch64_WebKit_JS
2598                           : RetCC_AArch64_AAPCS;
2599   // Assign locations to each value returned by this call.
2600   SmallVector<CCValAssign, 16> RVLocs;
2601   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2602                  *DAG.getContext());
2603   CCInfo.AnalyzeCallResult(Ins, RetCC);
2604
2605   // Copy all of the result registers out of their specified physreg.
2606   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2607     CCValAssign VA = RVLocs[i];
2608
2609     // Pass 'this' value directly from the argument to return value, to avoid
2610     // reg unit interference
2611     if (i == 0 && isThisReturn) {
2612       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2613              "unexpected return calling convention register assignment");
2614       InVals.push_back(ThisVal);
2615       continue;
2616     }
2617
2618     SDValue Val =
2619         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2620     Chain = Val.getValue(1);
2621     InFlag = Val.getValue(2);
2622
2623     switch (VA.getLocInfo()) {
2624     default:
2625       llvm_unreachable("Unknown loc info!");
2626     case CCValAssign::Full:
2627       break;
2628     case CCValAssign::BCvt:
2629       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2630       break;
2631     }
2632
2633     InVals.push_back(Val);
2634   }
2635
2636   return Chain;
2637 }
2638
2639 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2640     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2641     bool isCalleeStructRet, bool isCallerStructRet,
2642     const SmallVectorImpl<ISD::OutputArg> &Outs,
2643     const SmallVectorImpl<SDValue> &OutVals,
2644     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2645   // For CallingConv::C this function knows whether the ABI needs
2646   // changing. That's not true for other conventions so they will have to opt in
2647   // manually.
2648   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2649     return false;
2650
2651   const MachineFunction &MF = DAG.getMachineFunction();
2652   const Function *CallerF = MF.getFunction();
2653   CallingConv::ID CallerCC = CallerF->getCallingConv();
2654   bool CCMatch = CallerCC == CalleeCC;
2655
2656   // Byval parameters hand the function a pointer directly into the stack area
2657   // we want to reuse during a tail call. Working around this *is* possible (see
2658   // X86) but less efficient and uglier in LowerCall.
2659   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2660                                     e = CallerF->arg_end();
2661        i != e; ++i)
2662     if (i->hasByValAttr())
2663       return false;
2664
2665   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2666     if (IsTailCallConvention(CalleeCC) && CCMatch)
2667       return true;
2668     return false;
2669   }
2670
2671   // Externally-defined functions with weak linkage should not be
2672   // tail-called on AArch64 when the OS does not support dynamic
2673   // pre-emption of symbols, as the AAELF spec requires normal calls
2674   // to undefined weak functions to be replaced with a NOP or jump to the
2675   // next instruction. The behaviour of branch instructions in this
2676   // situation (as used for tail calls) is implementation-defined, so we
2677   // cannot rely on the linker replacing the tail call with a return.
2678   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2679     const GlobalValue *GV = G->getGlobal();
2680     const Triple &TT = getTargetMachine().getTargetTriple();
2681     if (GV->hasExternalWeakLinkage() &&
2682         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2683       return false;
2684   }
2685
2686   // Now we search for cases where we can use a tail call without changing the
2687   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2688   // concept.
2689
2690   // I want anyone implementing a new calling convention to think long and hard
2691   // about this assert.
2692   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2693          "Unexpected variadic calling convention");
2694
2695   if (isVarArg && !Outs.empty()) {
2696     // At least two cases here: if caller is fastcc then we can't have any
2697     // memory arguments (we'd be expected to clean up the stack afterwards). If
2698     // caller is C then we could potentially use its argument area.
2699
2700     // FIXME: for now we take the most conservative of these in both cases:
2701     // disallow all variadic memory operands.
2702     SmallVector<CCValAssign, 16> ArgLocs;
2703     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2704                    *DAG.getContext());
2705
2706     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2707     for (const CCValAssign &ArgLoc : ArgLocs)
2708       if (!ArgLoc.isRegLoc())
2709         return false;
2710   }
2711
2712   // If the calling conventions do not match, then we'd better make sure the
2713   // results are returned in the same way as what the caller expects.
2714   if (!CCMatch) {
2715     SmallVector<CCValAssign, 16> RVLocs1;
2716     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2717                     *DAG.getContext());
2718     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2719
2720     SmallVector<CCValAssign, 16> RVLocs2;
2721     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2722                     *DAG.getContext());
2723     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2724
2725     if (RVLocs1.size() != RVLocs2.size())
2726       return false;
2727     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2728       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2729         return false;
2730       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2731         return false;
2732       if (RVLocs1[i].isRegLoc()) {
2733         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2734           return false;
2735       } else {
2736         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2737           return false;
2738       }
2739     }
2740   }
2741
2742   // Nothing more to check if the callee is taking no arguments
2743   if (Outs.empty())
2744     return true;
2745
2746   SmallVector<CCValAssign, 16> ArgLocs;
2747   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2748                  *DAG.getContext());
2749
2750   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2751
2752   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2753
2754   // If the stack arguments for this call would fit into our own save area then
2755   // the call can be made tail.
2756   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2757 }
2758
2759 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2760                                                    SelectionDAG &DAG,
2761                                                    MachineFrameInfo *MFI,
2762                                                    int ClobberedFI) const {
2763   SmallVector<SDValue, 8> ArgChains;
2764   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2765   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2766
2767   // Include the original chain at the beginning of the list. When this is
2768   // used by target LowerCall hooks, this helps legalize find the
2769   // CALLSEQ_BEGIN node.
2770   ArgChains.push_back(Chain);
2771
2772   // Add a chain value for each stack argument corresponding
2773   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2774                             UE = DAG.getEntryNode().getNode()->use_end();
2775        U != UE; ++U)
2776     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2777       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2778         if (FI->getIndex() < 0) {
2779           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2780           int64_t InLastByte = InFirstByte;
2781           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2782
2783           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2784               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2785             ArgChains.push_back(SDValue(L, 1));
2786         }
2787
2788   // Build a tokenfactor for all the chains.
2789   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2790 }
2791
2792 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2793                                                    bool TailCallOpt) const {
2794   return CallCC == CallingConv::Fast && TailCallOpt;
2795 }
2796
2797 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2798   return CallCC == CallingConv::Fast;
2799 }
2800
2801 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2802 /// and add input and output parameter nodes.
2803 SDValue
2804 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2805                                  SmallVectorImpl<SDValue> &InVals) const {
2806   SelectionDAG &DAG = CLI.DAG;
2807   SDLoc &DL = CLI.DL;
2808   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2809   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2810   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2811   SDValue Chain = CLI.Chain;
2812   SDValue Callee = CLI.Callee;
2813   bool &IsTailCall = CLI.IsTailCall;
2814   CallingConv::ID CallConv = CLI.CallConv;
2815   bool IsVarArg = CLI.IsVarArg;
2816
2817   MachineFunction &MF = DAG.getMachineFunction();
2818   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2819   bool IsThisReturn = false;
2820
2821   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2822   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2823   bool IsSibCall = false;
2824
2825   if (IsTailCall) {
2826     // Check if it's really possible to do a tail call.
2827     IsTailCall = isEligibleForTailCallOptimization(
2828         Callee, CallConv, IsVarArg, IsStructRet,
2829         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2830     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2831       report_fatal_error("failed to perform tail call elimination on a call "
2832                          "site marked musttail");
2833
2834     // A sibling call is one where we're under the usual C ABI and not planning
2835     // to change that but can still do a tail call:
2836     if (!TailCallOpt && IsTailCall)
2837       IsSibCall = true;
2838
2839     if (IsTailCall)
2840       ++NumTailCalls;
2841   }
2842
2843   // Analyze operands of the call, assigning locations to each operand.
2844   SmallVector<CCValAssign, 16> ArgLocs;
2845   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2846                  *DAG.getContext());
2847
2848   if (IsVarArg) {
2849     // Handle fixed and variable vector arguments differently.
2850     // Variable vector arguments always go into memory.
2851     unsigned NumArgs = Outs.size();
2852
2853     for (unsigned i = 0; i != NumArgs; ++i) {
2854       MVT ArgVT = Outs[i].VT;
2855       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2856       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2857                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2858       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2859       assert(!Res && "Call operand has unhandled type");
2860       (void)Res;
2861     }
2862   } else {
2863     // At this point, Outs[].VT may already be promoted to i32. To correctly
2864     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2865     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2866     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2867     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2868     // LocVT.
2869     unsigned NumArgs = Outs.size();
2870     for (unsigned i = 0; i != NumArgs; ++i) {
2871       MVT ValVT = Outs[i].VT;
2872       // Get type of the original argument.
2873       EVT ActualVT = getValueType(DAG.getDataLayout(),
2874                                   CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2875                                   /*AllowUnknown*/ true);
2876       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2877       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2878       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2879       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2880         ValVT = MVT::i8;
2881       else if (ActualMVT == MVT::i16)
2882         ValVT = MVT::i16;
2883
2884       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2885       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2886       assert(!Res && "Call operand has unhandled type");
2887       (void)Res;
2888     }
2889   }
2890
2891   // Get a count of how many bytes are to be pushed on the stack.
2892   unsigned NumBytes = CCInfo.getNextStackOffset();
2893
2894   if (IsSibCall) {
2895     // Since we're not changing the ABI to make this a tail call, the memory
2896     // operands are already available in the caller's incoming argument space.
2897     NumBytes = 0;
2898   }
2899
2900   // FPDiff is the byte offset of the call's argument area from the callee's.
2901   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2902   // by this amount for a tail call. In a sibling call it must be 0 because the
2903   // caller will deallocate the entire stack and the callee still expects its
2904   // arguments to begin at SP+0. Completely unused for non-tail calls.
2905   int FPDiff = 0;
2906
2907   if (IsTailCall && !IsSibCall) {
2908     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2909
2910     // Since callee will pop argument stack as a tail call, we must keep the
2911     // popped size 16-byte aligned.
2912     NumBytes = RoundUpToAlignment(NumBytes, 16);
2913
2914     // FPDiff will be negative if this tail call requires more space than we
2915     // would automatically have in our incoming argument space. Positive if we
2916     // can actually shrink the stack.
2917     FPDiff = NumReusableBytes - NumBytes;
2918
2919     // The stack pointer must be 16-byte aligned at all times it's used for a
2920     // memory operation, which in practice means at *all* times and in
2921     // particular across call boundaries. Therefore our own arguments started at
2922     // a 16-byte aligned SP and the delta applied for the tail call should
2923     // satisfy the same constraint.
2924     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2925   }
2926
2927   // Adjust the stack pointer for the new arguments...
2928   // These operations are automatically eliminated by the prolog/epilog pass
2929   if (!IsSibCall)
2930     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2931                                                               true),
2932                                  DL);
2933
2934   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP,
2935                                         getPointerTy(DAG.getDataLayout()));
2936
2937   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2938   SmallVector<SDValue, 8> MemOpChains;
2939   auto PtrVT = getPointerTy(DAG.getDataLayout());
2940
2941   // Walk the register/memloc assignments, inserting copies/loads.
2942   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2943        ++i, ++realArgIdx) {
2944     CCValAssign &VA = ArgLocs[i];
2945     SDValue Arg = OutVals[realArgIdx];
2946     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2947
2948     // Promote the value if needed.
2949     switch (VA.getLocInfo()) {
2950     default:
2951       llvm_unreachable("Unknown loc info!");
2952     case CCValAssign::Full:
2953       break;
2954     case CCValAssign::SExt:
2955       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2956       break;
2957     case CCValAssign::ZExt:
2958       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2959       break;
2960     case CCValAssign::AExt:
2961       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2962         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2963         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2964         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2965       }
2966       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2967       break;
2968     case CCValAssign::BCvt:
2969       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2970       break;
2971     case CCValAssign::FPExt:
2972       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2973       break;
2974     }
2975
2976     if (VA.isRegLoc()) {
2977       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2978         assert(VA.getLocVT() == MVT::i64 &&
2979                "unexpected calling convention register assignment");
2980         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2981                "unexpected use of 'returned'");
2982         IsThisReturn = true;
2983       }
2984       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2985     } else {
2986       assert(VA.isMemLoc());
2987
2988       SDValue DstAddr;
2989       MachinePointerInfo DstInfo;
2990
2991       // FIXME: This works on big-endian for composite byvals, which are the
2992       // common case. It should also work for fundamental types too.
2993       uint32_t BEAlign = 0;
2994       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2995                                         : VA.getValVT().getSizeInBits();
2996       OpSize = (OpSize + 7) / 8;
2997       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2998           !Flags.isInConsecutiveRegs()) {
2999         if (OpSize < 8)
3000           BEAlign = 8 - OpSize;
3001       }
3002       unsigned LocMemOffset = VA.getLocMemOffset();
3003       int32_t Offset = LocMemOffset + BEAlign;
3004       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3005       PtrOff = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3006
3007       if (IsTailCall) {
3008         Offset = Offset + FPDiff;
3009         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3010
3011         DstAddr = DAG.getFrameIndex(FI, PtrVT);
3012         DstInfo =
3013             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
3014
3015         // Make sure any stack arguments overlapping with where we're storing
3016         // are loaded before this eventual operation. Otherwise they'll be
3017         // clobbered.
3018         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
3019       } else {
3020         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3021
3022         DstAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3023         DstInfo = MachinePointerInfo::getStack(DAG.getMachineFunction(),
3024                                                LocMemOffset);
3025       }
3026
3027       if (Outs[i].Flags.isByVal()) {
3028         SDValue SizeNode =
3029             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
3030         SDValue Cpy = DAG.getMemcpy(
3031             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
3032             /*isVol = */ false, /*AlwaysInline = */ false,
3033             /*isTailCall = */ false,
3034             DstInfo, MachinePointerInfo());
3035
3036         MemOpChains.push_back(Cpy);
3037       } else {
3038         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
3039         // promoted to a legal register type i32, we should truncate Arg back to
3040         // i1/i8/i16.
3041         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
3042             VA.getValVT() == MVT::i16)
3043           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
3044
3045         SDValue Store =
3046             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
3047         MemOpChains.push_back(Store);
3048       }
3049     }
3050   }
3051
3052   if (!MemOpChains.empty())
3053     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
3054
3055   // Build a sequence of copy-to-reg nodes chained together with token chain
3056   // and flag operands which copy the outgoing args into the appropriate regs.
3057   SDValue InFlag;
3058   for (auto &RegToPass : RegsToPass) {
3059     Chain = DAG.getCopyToReg(Chain, DL, RegToPass.first,
3060                              RegToPass.second, InFlag);
3061     InFlag = Chain.getValue(1);
3062   }
3063
3064   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
3065   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
3066   // node so that legalize doesn't hack it.
3067   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3068       Subtarget->isTargetMachO()) {
3069     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3070       const GlobalValue *GV = G->getGlobal();
3071       bool InternalLinkage = GV->hasInternalLinkage();
3072       if (InternalLinkage)
3073         Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3074       else {
3075         Callee =
3076             DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_GOT);
3077         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3078       }
3079     } else if (ExternalSymbolSDNode *S =
3080                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
3081       const char *Sym = S->getSymbol();
3082       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, AArch64II::MO_GOT);
3083       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3084     }
3085   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3086     const GlobalValue *GV = G->getGlobal();
3087     Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3088   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3089     const char *Sym = S->getSymbol();
3090     Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, 0);
3091   }
3092
3093   // We don't usually want to end the call-sequence here because we would tidy
3094   // the frame up *after* the call, however in the ABI-changing tail-call case
3095   // we've carefully laid out the parameters so that when sp is reset they'll be
3096   // in the correct location.
3097   if (IsTailCall && !IsSibCall) {
3098     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3099                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
3100     InFlag = Chain.getValue(1);
3101   }
3102
3103   std::vector<SDValue> Ops;
3104   Ops.push_back(Chain);
3105   Ops.push_back(Callee);
3106
3107   if (IsTailCall) {
3108     // Each tail call may have to adjust the stack by a different amount, so
3109     // this information must travel along with the operation for eventual
3110     // consumption by emitEpilogue.
3111     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
3112   }
3113
3114   // Add argument registers to the end of the list so that they are known live
3115   // into the call.
3116   for (auto &RegToPass : RegsToPass)
3117     Ops.push_back(DAG.getRegister(RegToPass.first,
3118                                   RegToPass.second.getValueType()));
3119
3120   // Add a register mask operand representing the call-preserved registers.
3121   const uint32_t *Mask;
3122   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
3123   if (IsThisReturn) {
3124     // For 'this' returns, use the X0-preserving mask if applicable
3125     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
3126     if (!Mask) {
3127       IsThisReturn = false;
3128       Mask = TRI->getCallPreservedMask(MF, CallConv);
3129     }
3130   } else
3131     Mask = TRI->getCallPreservedMask(MF, CallConv);
3132
3133   assert(Mask && "Missing call preserved mask for calling convention");
3134   Ops.push_back(DAG.getRegisterMask(Mask));
3135
3136   if (InFlag.getNode())
3137     Ops.push_back(InFlag);
3138
3139   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3140
3141   // If we're doing a tall call, use a TC_RETURN here rather than an
3142   // actual call instruction.
3143   if (IsTailCall) {
3144     MF.getFrameInfo()->setHasTailCall();
3145     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
3146   }
3147
3148   // Returns a chain and a flag for retval copy to use.
3149   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
3150   InFlag = Chain.getValue(1);
3151
3152   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
3153                                 ? RoundUpToAlignment(NumBytes, 16)
3154                                 : 0;
3155
3156   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3157                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
3158                              InFlag, DL);
3159   if (!Ins.empty())
3160     InFlag = Chain.getValue(1);
3161
3162   // Handle result values, copying them out of physregs into vregs that we
3163   // return.
3164   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
3165                          InVals, IsThisReturn,
3166                          IsThisReturn ? OutVals[0] : SDValue());
3167 }
3168
3169 bool AArch64TargetLowering::CanLowerReturn(
3170     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
3171     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
3172   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3173                           ? RetCC_AArch64_WebKit_JS
3174                           : RetCC_AArch64_AAPCS;
3175   SmallVector<CCValAssign, 16> RVLocs;
3176   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
3177   return CCInfo.CheckReturn(Outs, RetCC);
3178 }
3179
3180 SDValue
3181 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
3182                                    bool isVarArg,
3183                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
3184                                    const SmallVectorImpl<SDValue> &OutVals,
3185                                    SDLoc DL, SelectionDAG &DAG) const {
3186   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3187                           ? RetCC_AArch64_WebKit_JS
3188                           : RetCC_AArch64_AAPCS;
3189   SmallVector<CCValAssign, 16> RVLocs;
3190   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
3191                  *DAG.getContext());
3192   CCInfo.AnalyzeReturn(Outs, RetCC);
3193
3194   // Copy the result values into the output registers.
3195   SDValue Flag;
3196   SmallVector<SDValue, 4> RetOps(1, Chain);
3197   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
3198        ++i, ++realRVLocIdx) {
3199     CCValAssign &VA = RVLocs[i];
3200     assert(VA.isRegLoc() && "Can only return in registers!");
3201     SDValue Arg = OutVals[realRVLocIdx];
3202
3203     switch (VA.getLocInfo()) {
3204     default:
3205       llvm_unreachable("Unknown loc info!");
3206     case CCValAssign::Full:
3207       if (Outs[i].ArgVT == MVT::i1) {
3208         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
3209         // value. This is strictly redundant on Darwin (which uses "zeroext
3210         // i1"), but will be optimised out before ISel.
3211         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
3212         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
3213       }
3214       break;
3215     case CCValAssign::BCvt:
3216       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
3217       break;
3218     }
3219
3220     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
3221     Flag = Chain.getValue(1);
3222     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
3223   }
3224
3225   RetOps[0] = Chain; // Update chain.
3226
3227   // Add the flag if we have it.
3228   if (Flag.getNode())
3229     RetOps.push_back(Flag);
3230
3231   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
3232 }
3233
3234 //===----------------------------------------------------------------------===//
3235 //  Other Lowering Code
3236 //===----------------------------------------------------------------------===//
3237
3238 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
3239                                                   SelectionDAG &DAG) const {
3240   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3241   SDLoc DL(Op);
3242   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
3243   const GlobalValue *GV = GN->getGlobal();
3244   unsigned char OpFlags =
3245       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
3246
3247   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
3248          "unexpected offset in global node");
3249
3250   // This also catched the large code model case for Darwin.
3251   if ((OpFlags & AArch64II::MO_GOT) != 0) {
3252     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
3253     // FIXME: Once remat is capable of dealing with instructions with register
3254     // operands, expand this into two nodes instead of using a wrapper node.
3255     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3256   }
3257
3258   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
3259     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3260            "use of MO_CONSTPOOL only supported on small model");
3261     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3262     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3263     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3264     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3265     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3266     SDValue GlobalAddr = DAG.getLoad(
3267         PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3268         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
3269         /*isVolatile=*/false,
3270         /*isNonTemporal=*/true,
3271         /*isInvariant=*/true, 8);
3272     if (GN->getOffset() != 0)
3273       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3274                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3275     return GlobalAddr;
3276   }
3277
3278   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3279     const unsigned char MO_NC = AArch64II::MO_NC;
3280     return DAG.getNode(
3281         AArch64ISD::WrapperLarge, DL, PtrVT,
3282         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3283         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3284         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3285         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3286   } else {
3287     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3288     // the only correct model on Darwin.
3289     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3290                                             OpFlags | AArch64II::MO_PAGE);
3291     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3292     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3293
3294     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3295     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3296   }
3297 }
3298
3299 /// \brief Convert a TLS address reference into the correct sequence of loads
3300 /// and calls to compute the variable's address (for Darwin, currently) and
3301 /// return an SDValue containing the final node.
3302
3303 /// Darwin only has one TLS scheme which must be capable of dealing with the
3304 /// fully general situation, in the worst case. This means:
3305 ///     + "extern __thread" declaration.
3306 ///     + Defined in a possibly unknown dynamic library.
3307 ///
3308 /// The general system is that each __thread variable has a [3 x i64] descriptor
3309 /// which contains information used by the runtime to calculate the address. The
3310 /// only part of this the compiler needs to know about is the first xword, which
3311 /// contains a function pointer that must be called with the address of the
3312 /// entire descriptor in "x0".
3313 ///
3314 /// Since this descriptor may be in a different unit, in general even the
3315 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3316 /// is:
3317 ///     adrp x0, _var@TLVPPAGE
3318 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3319 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3320 ///                                      ; the function pointer
3321 ///     blr x1                           ; Uses descriptor address in x0
3322 ///     ; Address of _var is now in x0.
3323 ///
3324 /// If the address of _var's descriptor *is* known to the linker, then it can
3325 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3326 /// a slight efficiency gain.
3327 SDValue
3328 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3329                                                    SelectionDAG &DAG) const {
3330   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3331
3332   SDLoc DL(Op);
3333   MVT PtrVT = getPointerTy(DAG.getDataLayout());
3334   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3335
3336   SDValue TLVPAddr =
3337       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3338   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3339
3340   // The first entry in the descriptor is a function pointer that we must call
3341   // to obtain the address of the variable.
3342   SDValue Chain = DAG.getEntryNode();
3343   SDValue FuncTLVGet =
3344       DAG.getLoad(MVT::i64, DL, Chain, DescAddr,
3345                   MachinePointerInfo::getGOT(DAG.getMachineFunction()), false,
3346                   true, true, 8);
3347   Chain = FuncTLVGet.getValue(1);
3348
3349   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3350   MFI->setAdjustsStack(true);
3351
3352   // TLS calls preserve all registers except those that absolutely must be
3353   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3354   // silly).
3355   const uint32_t *Mask =
3356       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3357
3358   // Finally, we can make the call. This is just a degenerate version of a
3359   // normal AArch64 call node: x0 takes the address of the descriptor, and
3360   // returns the address of the variable in this thread.
3361   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3362   Chain =
3363       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3364                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3365                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3366   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3367 }
3368
3369 /// When accessing thread-local variables under either the general-dynamic or
3370 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3371 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3372 /// is a function pointer to carry out the resolution.
3373 ///
3374 /// The sequence is:
3375 ///    adrp  x0, :tlsdesc:var
3376 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3377 ///    add   x0, x0, #:tlsdesc_lo12:var
3378 ///    .tlsdesccall var
3379 ///    blr   x1
3380 ///    (TPIDR_EL0 offset now in x0)
3381 ///
3382 ///  The above sequence must be produced unscheduled, to enable the linker to
3383 ///  optimize/relax this sequence.
3384 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3385 ///  above sequence, and expanded really late in the compilation flow, to ensure
3386 ///  the sequence is produced as per above.
3387 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3388                                                       SelectionDAG &DAG) const {
3389   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3390
3391   SDValue Chain = DAG.getEntryNode();
3392   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3393
3394   SmallVector<SDValue, 2> Ops;
3395   Ops.push_back(Chain);
3396   Ops.push_back(SymAddr);
3397
3398   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3399   SDValue Glue = Chain.getValue(1);
3400
3401   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3402 }
3403
3404 SDValue
3405 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3406                                                 SelectionDAG &DAG) const {
3407   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3408   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3409          "ELF TLS only supported in small memory model");
3410   // Different choices can be made for the maximum size of the TLS area for a
3411   // module. For the small address model, the default TLS size is 16MiB and the
3412   // maximum TLS size is 4GiB.
3413   // FIXME: add -mtls-size command line option and make it control the 16MiB
3414   // vs. 4GiB code sequence generation.
3415   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3416
3417   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3418
3419   if (DAG.getTarget().Options.EmulatedTLS)
3420     return LowerToTLSEmulatedModel(GA, DAG);
3421
3422   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3423     if (Model == TLSModel::LocalDynamic)
3424       Model = TLSModel::GeneralDynamic;
3425   }
3426
3427   SDValue TPOff;
3428   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3429   SDLoc DL(Op);
3430   const GlobalValue *GV = GA->getGlobal();
3431
3432   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3433
3434   if (Model == TLSModel::LocalExec) {
3435     SDValue HiVar = DAG.getTargetGlobalAddress(
3436         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3437     SDValue LoVar = DAG.getTargetGlobalAddress(
3438         GV, DL, PtrVT, 0,
3439         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3440
3441     SDValue TPWithOff_lo =
3442         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3443                                    HiVar,
3444                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3445                 0);
3446     SDValue TPWithOff =
3447         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3448                                    LoVar,
3449                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3450                 0);
3451     return TPWithOff;
3452   } else if (Model == TLSModel::InitialExec) {
3453     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3454     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3455   } else if (Model == TLSModel::LocalDynamic) {
3456     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3457     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3458     // the beginning of the module's TLS region, followed by a DTPREL offset
3459     // calculation.
3460
3461     // These accesses will need deduplicating if there's more than one.
3462     AArch64FunctionInfo *MFI =
3463         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3464     MFI->incNumLocalDynamicTLSAccesses();
3465
3466     // The call needs a relocation too for linker relaxation. It doesn't make
3467     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3468     // the address.
3469     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3470                                                   AArch64II::MO_TLS);
3471
3472     // Now we can calculate the offset from TPIDR_EL0 to this module's
3473     // thread-local area.
3474     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3475
3476     // Now use :dtprel_whatever: operations to calculate this variable's offset
3477     // in its thread-storage area.
3478     SDValue HiVar = DAG.getTargetGlobalAddress(
3479         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3480     SDValue LoVar = DAG.getTargetGlobalAddress(
3481         GV, DL, MVT::i64, 0,
3482         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3483
3484     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3485                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3486                     0);
3487     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3488                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3489                     0);
3490   } else if (Model == TLSModel::GeneralDynamic) {
3491     // The call needs a relocation too for linker relaxation. It doesn't make
3492     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3493     // the address.
3494     SDValue SymAddr =
3495         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3496
3497     // Finally we can make a call to calculate the offset from tpidr_el0.
3498     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3499   } else
3500     llvm_unreachable("Unsupported ELF TLS access model");
3501
3502   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3503 }
3504
3505 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3506                                                      SelectionDAG &DAG) const {
3507   if (Subtarget->isTargetDarwin())
3508     return LowerDarwinGlobalTLSAddress(Op, DAG);
3509   else if (Subtarget->isTargetELF())
3510     return LowerELFGlobalTLSAddress(Op, DAG);
3511
3512   llvm_unreachable("Unexpected platform trying to use TLS");
3513 }
3514 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3515   SDValue Chain = Op.getOperand(0);
3516   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3517   SDValue LHS = Op.getOperand(2);
3518   SDValue RHS = Op.getOperand(3);
3519   SDValue Dest = Op.getOperand(4);
3520   SDLoc dl(Op);
3521
3522   // Handle f128 first, since lowering it will result in comparing the return
3523   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3524   // is expecting to deal with.
3525   if (LHS.getValueType() == MVT::f128) {
3526     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3527
3528     // If softenSetCCOperands returned a scalar, we need to compare the result
3529     // against zero to select between true and false values.
3530     if (!RHS.getNode()) {
3531       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3532       CC = ISD::SETNE;
3533     }
3534   }
3535
3536   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3537   // instruction.
3538   unsigned Opc = LHS.getOpcode();
3539   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3540       cast<ConstantSDNode>(RHS)->isOne() &&
3541       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3542        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3543     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3544            "Unexpected condition code.");
3545     // Only lower legal XALUO ops.
3546     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3547       return SDValue();
3548
3549     // The actual operation with overflow check.
3550     AArch64CC::CondCode OFCC;
3551     SDValue Value, Overflow;
3552     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3553
3554     if (CC == ISD::SETNE)
3555       OFCC = getInvertedCondCode(OFCC);
3556     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3557
3558     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3559                        Overflow);
3560   }
3561
3562   if (LHS.getValueType().isInteger()) {
3563     assert((LHS.getValueType() == RHS.getValueType()) &&
3564            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3565
3566     // If the RHS of the comparison is zero, we can potentially fold this
3567     // to a specialized branch.
3568     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3569     if (RHSC && RHSC->getZExtValue() == 0) {
3570       if (CC == ISD::SETEQ) {
3571         // See if we can use a TBZ to fold in an AND as well.
3572         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3573         // out of bounds, a late MI-layer pass rewrites branches.
3574         // 403.gcc is an example that hits this case.
3575         if (LHS.getOpcode() == ISD::AND &&
3576             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3577             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3578           SDValue Test = LHS.getOperand(0);
3579           uint64_t Mask = LHS.getConstantOperandVal(1);
3580           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3581                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3582                              Dest);
3583         }
3584
3585         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3586       } else if (CC == ISD::SETNE) {
3587         // See if we can use a TBZ to fold in an AND as well.
3588         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3589         // out of bounds, a late MI-layer pass rewrites branches.
3590         // 403.gcc is an example that hits this case.
3591         if (LHS.getOpcode() == ISD::AND &&
3592             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3593             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3594           SDValue Test = LHS.getOperand(0);
3595           uint64_t Mask = LHS.getConstantOperandVal(1);
3596           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3597                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3598                              Dest);
3599         }
3600
3601         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3602       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3603         // Don't combine AND since emitComparison converts the AND to an ANDS
3604         // (a.k.a. TST) and the test in the test bit and branch instruction
3605         // becomes redundant.  This would also increase register pressure.
3606         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3607         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3608                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3609       }
3610     }
3611     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3612         LHS.getOpcode() != ISD::AND) {
3613       // Don't combine AND since emitComparison converts the AND to an ANDS
3614       // (a.k.a. TST) and the test in the test bit and branch instruction
3615       // becomes redundant.  This would also increase register pressure.
3616       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3617       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3618                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3619     }
3620
3621     SDValue CCVal;
3622     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3623     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3624                        Cmp);
3625   }
3626
3627   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3628
3629   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3630   // clean.  Some of them require two branches to implement.
3631   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3632   AArch64CC::CondCode CC1, CC2;
3633   changeFPCCToAArch64CC(CC, CC1, CC2);
3634   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3635   SDValue BR1 =
3636       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3637   if (CC2 != AArch64CC::AL) {
3638     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3639     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3640                        Cmp);
3641   }
3642
3643   return BR1;
3644 }
3645
3646 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3647                                               SelectionDAG &DAG) const {
3648   EVT VT = Op.getValueType();
3649   SDLoc DL(Op);
3650
3651   SDValue In1 = Op.getOperand(0);
3652   SDValue In2 = Op.getOperand(1);
3653   EVT SrcVT = In2.getValueType();
3654   if (SrcVT != VT) {
3655     if (SrcVT == MVT::f32 && VT == MVT::f64)
3656       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3657     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3658       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3659                         DAG.getIntPtrConstant(0, DL));
3660     else
3661       // FIXME: Src type is different, bail out for now. Can VT really be a
3662       // vector type?
3663       return SDValue();
3664   }
3665
3666   EVT VecVT;
3667   EVT EltVT;
3668   uint64_t EltMask;
3669   SDValue VecVal1, VecVal2;
3670   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3671     EltVT = MVT::i32;
3672     VecVT = (VT == MVT::v2f32 ? MVT::v2i32 : MVT::v4i32);
3673     EltMask = 0x80000000ULL;
3674
3675     if (!VT.isVector()) {
3676       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3677                                           DAG.getUNDEF(VecVT), In1);
3678       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3679                                           DAG.getUNDEF(VecVT), In2);
3680     } else {
3681       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3682       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3683     }
3684   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3685     EltVT = MVT::i64;
3686     VecVT = MVT::v2i64;
3687
3688     // We want to materialize a mask with the high bit set, but the AdvSIMD
3689     // immediate moves cannot materialize that in a single instruction for
3690     // 64-bit elements. Instead, materialize zero and then negate it.
3691     EltMask = 0;
3692
3693     if (!VT.isVector()) {
3694       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3695                                           DAG.getUNDEF(VecVT), In1);
3696       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3697                                           DAG.getUNDEF(VecVT), In2);
3698     } else {
3699       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3700       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3701     }
3702   } else {
3703     llvm_unreachable("Invalid type for copysign!");
3704   }
3705
3706   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3707
3708   // If we couldn't materialize the mask above, then the mask vector will be
3709   // the zero vector, and we need to negate it here.
3710   if (VT == MVT::f64 || VT == MVT::v2f64) {
3711     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3712     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3713     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3714   }
3715
3716   SDValue Sel =
3717       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3718
3719   if (VT == MVT::f32)
3720     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3721   else if (VT == MVT::f64)
3722     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3723   else
3724     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3725 }
3726
3727 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3728   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3729           Attribute::NoImplicitFloat))
3730     return SDValue();
3731
3732   if (!Subtarget->hasNEON())
3733     return SDValue();
3734
3735   // While there is no integer popcount instruction, it can
3736   // be more efficiently lowered to the following sequence that uses
3737   // AdvSIMD registers/instructions as long as the copies to/from
3738   // the AdvSIMD registers are cheap.
3739   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3740   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3741   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3742   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3743   SDValue Val = Op.getOperand(0);
3744   SDLoc DL(Op);
3745   EVT VT = Op.getValueType();
3746
3747   if (VT == MVT::i32)
3748     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3749   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3750
3751   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3752   SDValue UaddLV = DAG.getNode(
3753       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3754       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3755
3756   if (VT == MVT::i64)
3757     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3758   return UaddLV;
3759 }
3760
3761 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3762
3763   if (Op.getValueType().isVector())
3764     return LowerVSETCC(Op, DAG);
3765
3766   SDValue LHS = Op.getOperand(0);
3767   SDValue RHS = Op.getOperand(1);
3768   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3769   SDLoc dl(Op);
3770
3771   // We chose ZeroOrOneBooleanContents, so use zero and one.
3772   EVT VT = Op.getValueType();
3773   SDValue TVal = DAG.getConstant(1, dl, VT);
3774   SDValue FVal = DAG.getConstant(0, dl, VT);
3775
3776   // Handle f128 first, since one possible outcome is a normal integer
3777   // comparison which gets picked up by the next if statement.
3778   if (LHS.getValueType() == MVT::f128) {
3779     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3780
3781     // If softenSetCCOperands returned a scalar, use it.
3782     if (!RHS.getNode()) {
3783       assert(LHS.getValueType() == Op.getValueType() &&
3784              "Unexpected setcc expansion!");
3785       return LHS;
3786     }
3787   }
3788
3789   if (LHS.getValueType().isInteger()) {
3790     SDValue CCVal;
3791     SDValue Cmp =
3792         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3793
3794     // Note that we inverted the condition above, so we reverse the order of
3795     // the true and false operands here.  This will allow the setcc to be
3796     // matched to a single CSINC instruction.
3797     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3798   }
3799
3800   // Now we know we're dealing with FP values.
3801   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3802
3803   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3804   // and do the comparison.
3805   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3806
3807   AArch64CC::CondCode CC1, CC2;
3808   changeFPCCToAArch64CC(CC, CC1, CC2);
3809   if (CC2 == AArch64CC::AL) {
3810     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3811     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3812
3813     // Note that we inverted the condition above, so we reverse the order of
3814     // the true and false operands here.  This will allow the setcc to be
3815     // matched to a single CSINC instruction.
3816     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3817   } else {
3818     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3819     // totally clean.  Some of them require two CSELs to implement.  As is in
3820     // this case, we emit the first CSEL and then emit a second using the output
3821     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3822
3823     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3824     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3825     SDValue CS1 =
3826         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3827
3828     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3829     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3830   }
3831 }
3832
3833 /// A SELECT_CC operation is really some kind of max or min if both values being
3834 /// compared are, in some sense, equal to the results in either case. However,
3835 /// it is permissible to compare f32 values and produce directly extended f64
3836 /// values.
3837 ///
3838 /// Extending the comparison operands would also be allowed, but is less likely
3839 /// to happen in practice since their use is right here. Note that truncate
3840 /// operations would *not* be semantically equivalent.
3841 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3842   if (Cmp == Result)
3843     return (Cmp.getValueType() == MVT::f32 ||
3844             Cmp.getValueType() == MVT::f64);
3845
3846   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3847   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3848   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3849       Result.getValueType() == MVT::f64) {
3850     bool Lossy;
3851     APFloat CmpVal = CCmp->getValueAPF();
3852     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3853     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3854   }
3855
3856   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3857 }
3858
3859 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3860                                               SDValue RHS, SDValue TVal,
3861                                               SDValue FVal, SDLoc dl,
3862                                               SelectionDAG &DAG) const {
3863   // Handle f128 first, because it will result in a comparison of some RTLIB
3864   // call result against zero.
3865   if (LHS.getValueType() == MVT::f128) {
3866     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3867
3868     // If softenSetCCOperands returned a scalar, we need to compare the result
3869     // against zero to select between true and false values.
3870     if (!RHS.getNode()) {
3871       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3872       CC = ISD::SETNE;
3873     }
3874   }
3875
3876   // Handle integers first.
3877   if (LHS.getValueType().isInteger()) {
3878     assert((LHS.getValueType() == RHS.getValueType()) &&
3879            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3880
3881     unsigned Opcode = AArch64ISD::CSEL;
3882
3883     // If both the TVal and the FVal are constants, see if we can swap them in
3884     // order to for a CSINV or CSINC out of them.
3885     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3886     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3887
3888     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3889       std::swap(TVal, FVal);
3890       std::swap(CTVal, CFVal);
3891       CC = ISD::getSetCCInverse(CC, true);
3892     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3893       std::swap(TVal, FVal);
3894       std::swap(CTVal, CFVal);
3895       CC = ISD::getSetCCInverse(CC, true);
3896     } else if (TVal.getOpcode() == ISD::XOR) {
3897       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3898       // with a CSINV rather than a CSEL.
3899       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3900
3901       if (CVal && CVal->isAllOnesValue()) {
3902         std::swap(TVal, FVal);
3903         std::swap(CTVal, CFVal);
3904         CC = ISD::getSetCCInverse(CC, true);
3905       }
3906     } else if (TVal.getOpcode() == ISD::SUB) {
3907       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3908       // that we can match with a CSNEG rather than a CSEL.
3909       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3910
3911       if (CVal && CVal->isNullValue()) {
3912         std::swap(TVal, FVal);
3913         std::swap(CTVal, CFVal);
3914         CC = ISD::getSetCCInverse(CC, true);
3915       }
3916     } else if (CTVal && CFVal) {
3917       const int64_t TrueVal = CTVal->getSExtValue();
3918       const int64_t FalseVal = CFVal->getSExtValue();
3919       bool Swap = false;
3920
3921       // If both TVal and FVal are constants, see if FVal is the
3922       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3923       // instead of a CSEL in that case.
3924       if (TrueVal == ~FalseVal) {
3925         Opcode = AArch64ISD::CSINV;
3926       } else if (TrueVal == -FalseVal) {
3927         Opcode = AArch64ISD::CSNEG;
3928       } else if (TVal.getValueType() == MVT::i32) {
3929         // If our operands are only 32-bit wide, make sure we use 32-bit
3930         // arithmetic for the check whether we can use CSINC. This ensures that
3931         // the addition in the check will wrap around properly in case there is
3932         // an overflow (which would not be the case if we do the check with
3933         // 64-bit arithmetic).
3934         const uint32_t TrueVal32 = CTVal->getZExtValue();
3935         const uint32_t FalseVal32 = CFVal->getZExtValue();
3936
3937         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3938           Opcode = AArch64ISD::CSINC;
3939
3940           if (TrueVal32 > FalseVal32) {
3941             Swap = true;
3942           }
3943         }
3944         // 64-bit check whether we can use CSINC.
3945       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3946         Opcode = AArch64ISD::CSINC;
3947
3948         if (TrueVal > FalseVal) {
3949           Swap = true;
3950         }
3951       }
3952
3953       // Swap TVal and FVal if necessary.
3954       if (Swap) {
3955         std::swap(TVal, FVal);
3956         std::swap(CTVal, CFVal);
3957         CC = ISD::getSetCCInverse(CC, true);
3958       }
3959
3960       if (Opcode != AArch64ISD::CSEL) {
3961         // Drop FVal since we can get its value by simply inverting/negating
3962         // TVal.
3963         FVal = TVal;
3964       }
3965     }
3966
3967     SDValue CCVal;
3968     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3969
3970     EVT VT = TVal.getValueType();
3971     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3972   }
3973
3974   // Now we know we're dealing with FP values.
3975   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3976   assert(LHS.getValueType() == RHS.getValueType());
3977   EVT VT = TVal.getValueType();
3978   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3979
3980   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3981   // clean.  Some of them require two CSELs to implement.
3982   AArch64CC::CondCode CC1, CC2;
3983   changeFPCCToAArch64CC(CC, CC1, CC2);
3984   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3985   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3986
3987   // If we need a second CSEL, emit it, using the output of the first as the
3988   // RHS.  We're effectively OR'ing the two CC's together.
3989   if (CC2 != AArch64CC::AL) {
3990     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3991     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3992   }
3993
3994   // Otherwise, return the output of the first CSEL.
3995   return CS1;
3996 }
3997
3998 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3999                                               SelectionDAG &DAG) const {
4000   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4001   SDValue LHS = Op.getOperand(0);
4002   SDValue RHS = Op.getOperand(1);
4003   SDValue TVal = Op.getOperand(2);
4004   SDValue FVal = Op.getOperand(3);
4005   SDLoc DL(Op);
4006   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4007 }
4008
4009 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
4010                                            SelectionDAG &DAG) const {
4011   SDValue CCVal = Op->getOperand(0);
4012   SDValue TVal = Op->getOperand(1);
4013   SDValue FVal = Op->getOperand(2);
4014   SDLoc DL(Op);
4015
4016   unsigned Opc = CCVal.getOpcode();
4017   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
4018   // instruction.
4019   if (CCVal.getResNo() == 1 &&
4020       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
4021        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
4022     // Only lower legal XALUO ops.
4023     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
4024       return SDValue();
4025
4026     AArch64CC::CondCode OFCC;
4027     SDValue Value, Overflow;
4028     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
4029     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
4030
4031     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
4032                        CCVal, Overflow);
4033   }
4034
4035   // Lower it the same way as we would lower a SELECT_CC node.
4036   ISD::CondCode CC;
4037   SDValue LHS, RHS;
4038   if (CCVal.getOpcode() == ISD::SETCC) {
4039     LHS = CCVal.getOperand(0);
4040     RHS = CCVal.getOperand(1);
4041     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
4042   } else {
4043     LHS = CCVal;
4044     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
4045     CC = ISD::SETNE;
4046   }
4047   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4048 }
4049
4050 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
4051                                               SelectionDAG &DAG) const {
4052   // Jump table entries as PC relative offsets. No additional tweaking
4053   // is necessary here. Just get the address of the jump table.
4054   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4055   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4056   SDLoc DL(Op);
4057
4058   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4059       !Subtarget->isTargetMachO()) {
4060     const unsigned char MO_NC = AArch64II::MO_NC;
4061     return DAG.getNode(
4062         AArch64ISD::WrapperLarge, DL, PtrVT,
4063         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
4064         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
4065         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
4066         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4067                                AArch64II::MO_G0 | MO_NC));
4068   }
4069
4070   SDValue Hi =
4071       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
4072   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4073                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4074   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4075   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4076 }
4077
4078 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
4079                                                  SelectionDAG &DAG) const {
4080   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4081   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4082   SDLoc DL(Op);
4083
4084   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
4085     // Use the GOT for the large code model on iOS.
4086     if (Subtarget->isTargetMachO()) {
4087       SDValue GotAddr = DAG.getTargetConstantPool(
4088           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4089           AArch64II::MO_GOT);
4090       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
4091     }
4092
4093     const unsigned char MO_NC = AArch64II::MO_NC;
4094     return DAG.getNode(
4095         AArch64ISD::WrapperLarge, DL, PtrVT,
4096         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4097                                   CP->getOffset(), AArch64II::MO_G3),
4098         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4099                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
4100         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4101                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
4102         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4103                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
4104   } else {
4105     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
4106     // ELF, the only valid one on Darwin.
4107     SDValue Hi =
4108         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4109                                   CP->getOffset(), AArch64II::MO_PAGE);
4110     SDValue Lo = DAG.getTargetConstantPool(
4111         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4112         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4113
4114     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4115     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4116   }
4117 }
4118
4119 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
4120                                                SelectionDAG &DAG) const {
4121   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4122   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4123   SDLoc DL(Op);
4124   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4125       !Subtarget->isTargetMachO()) {
4126     const unsigned char MO_NC = AArch64II::MO_NC;
4127     return DAG.getNode(
4128         AArch64ISD::WrapperLarge, DL, PtrVT,
4129         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
4130         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
4131         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
4132         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
4133   } else {
4134     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
4135     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
4136                                                              AArch64II::MO_NC);
4137     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4138     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4139   }
4140 }
4141
4142 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
4143                                                  SelectionDAG &DAG) const {
4144   AArch64FunctionInfo *FuncInfo =
4145       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
4146
4147   SDLoc DL(Op);
4148   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(),
4149                                  getPointerTy(DAG.getDataLayout()));
4150   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4151   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
4152                       MachinePointerInfo(SV), false, false, 0);
4153 }
4154
4155 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
4156                                                 SelectionDAG &DAG) const {
4157   // The layout of the va_list struct is specified in the AArch64 Procedure Call
4158   // Standard, section B.3.
4159   MachineFunction &MF = DAG.getMachineFunction();
4160   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4161   auto PtrVT = getPointerTy(DAG.getDataLayout());
4162   SDLoc DL(Op);
4163
4164   SDValue Chain = Op.getOperand(0);
4165   SDValue VAList = Op.getOperand(1);
4166   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4167   SmallVector<SDValue, 4> MemOps;
4168
4169   // void *__stack at offset 0
4170   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), PtrVT);
4171   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
4172                                 MachinePointerInfo(SV), false, false, 8));
4173
4174   // void *__gr_top at offset 8
4175   int GPRSize = FuncInfo->getVarArgsGPRSize();
4176   if (GPRSize > 0) {
4177     SDValue GRTop, GRTopAddr;
4178
4179     GRTopAddr =
4180         DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(8, DL, PtrVT));
4181
4182     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), PtrVT);
4183     GRTop = DAG.getNode(ISD::ADD, DL, PtrVT, GRTop,
4184                         DAG.getConstant(GPRSize, DL, PtrVT));
4185
4186     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
4187                                   MachinePointerInfo(SV, 8), false, false, 8));
4188   }
4189
4190   // void *__vr_top at offset 16
4191   int FPRSize = FuncInfo->getVarArgsFPRSize();
4192   if (FPRSize > 0) {
4193     SDValue VRTop, VRTopAddr;
4194     VRTopAddr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4195                             DAG.getConstant(16, DL, PtrVT));
4196
4197     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), PtrVT);
4198     VRTop = DAG.getNode(ISD::ADD, DL, PtrVT, VRTop,
4199                         DAG.getConstant(FPRSize, DL, PtrVT));
4200
4201     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
4202                                   MachinePointerInfo(SV, 16), false, false, 8));
4203   }
4204
4205   // int __gr_offs at offset 24
4206   SDValue GROffsAddr =
4207       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(24, DL, PtrVT));
4208   MemOps.push_back(DAG.getStore(Chain, DL,
4209                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
4210                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
4211                                 false, 4));
4212
4213   // int __vr_offs at offset 28
4214   SDValue VROffsAddr =
4215       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(28, DL, PtrVT));
4216   MemOps.push_back(DAG.getStore(Chain, DL,
4217                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
4218                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
4219                                 false, 4));
4220
4221   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
4222 }
4223
4224 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
4225                                             SelectionDAG &DAG) const {
4226   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
4227                                      : LowerAAPCS_VASTART(Op, DAG);
4228 }
4229
4230 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
4231                                            SelectionDAG &DAG) const {
4232   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
4233   // pointer.
4234   SDLoc DL(Op);
4235   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
4236   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
4237   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
4238
4239   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
4240                        Op.getOperand(2),
4241                        DAG.getConstant(VaListSize, DL, MVT::i32),
4242                        8, false, false, false, MachinePointerInfo(DestSV),
4243                        MachinePointerInfo(SrcSV));
4244 }
4245
4246 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
4247   assert(Subtarget->isTargetDarwin() &&
4248          "automatic va_arg instruction only works on Darwin");
4249
4250   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4251   EVT VT = Op.getValueType();
4252   SDLoc DL(Op);
4253   SDValue Chain = Op.getOperand(0);
4254   SDValue Addr = Op.getOperand(1);
4255   unsigned Align = Op.getConstantOperandVal(3);
4256   auto PtrVT = getPointerTy(DAG.getDataLayout());
4257
4258   SDValue VAList = DAG.getLoad(PtrVT, DL, Chain, Addr, MachinePointerInfo(V),
4259                                false, false, false, 0);
4260   Chain = VAList.getValue(1);
4261
4262   if (Align > 8) {
4263     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4264     VAList = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4265                          DAG.getConstant(Align - 1, DL, PtrVT));
4266     VAList = DAG.getNode(ISD::AND, DL, PtrVT, VAList,
4267                          DAG.getConstant(-(int64_t)Align, DL, PtrVT));
4268   }
4269
4270   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4271   uint64_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
4272
4273   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4274   // up to 64 bits.  At the very least, we have to increase the striding of the
4275   // vaargs list to match this, and for FP values we need to introduce
4276   // FP_ROUND nodes as well.
4277   if (VT.isInteger() && !VT.isVector())
4278     ArgSize = 8;
4279   bool NeedFPTrunc = false;
4280   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4281     ArgSize = 8;
4282     NeedFPTrunc = true;
4283   }
4284
4285   // Increment the pointer, VAList, to the next vaarg
4286   SDValue VANext = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4287                                DAG.getConstant(ArgSize, DL, PtrVT));
4288   // Store the incremented VAList to the legalized pointer
4289   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4290                                  false, false, 0);
4291
4292   // Load the actual argument out of the pointer VAList
4293   if (NeedFPTrunc) {
4294     // Load the value as an f64.
4295     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4296                                  MachinePointerInfo(), false, false, false, 0);
4297     // Round the value down to an f32.
4298     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4299                                    DAG.getIntPtrConstant(1, DL));
4300     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4301     // Merge the rounded value with the chain output of the load.
4302     return DAG.getMergeValues(Ops, DL);
4303   }
4304
4305   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4306                      false, false, 0);
4307 }
4308
4309 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4310                                               SelectionDAG &DAG) const {
4311   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4312   MFI->setFrameAddressIsTaken(true);
4313
4314   EVT VT = Op.getValueType();
4315   SDLoc DL(Op);
4316   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4317   SDValue FrameAddr =
4318       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4319   while (Depth--)
4320     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4321                             MachinePointerInfo(), false, false, false, 0);
4322   return FrameAddr;
4323 }
4324
4325 // FIXME? Maybe this could be a TableGen attribute on some registers and
4326 // this table could be generated automatically from RegInfo.
4327 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName, EVT VT,
4328                                                   SelectionDAG &DAG) const {
4329   unsigned Reg = StringSwitch<unsigned>(RegName)
4330                        .Case("sp", AArch64::SP)
4331                        .Default(0);
4332   if (Reg)
4333     return Reg;
4334   report_fatal_error(Twine("Invalid register name \""
4335                               + StringRef(RegName)  + "\"."));
4336 }
4337
4338 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4339                                                SelectionDAG &DAG) const {
4340   MachineFunction &MF = DAG.getMachineFunction();
4341   MachineFrameInfo *MFI = MF.getFrameInfo();
4342   MFI->setReturnAddressIsTaken(true);
4343
4344   EVT VT = Op.getValueType();
4345   SDLoc DL(Op);
4346   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4347   if (Depth) {
4348     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4349     SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
4350     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4351                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4352                        MachinePointerInfo(), false, false, false, 0);
4353   }
4354
4355   // Return LR, which contains the return address. Mark it an implicit live-in.
4356   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4357   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4358 }
4359
4360 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4361 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4362 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4363                                                     SelectionDAG &DAG) const {
4364   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4365   EVT VT = Op.getValueType();
4366   unsigned VTBits = VT.getSizeInBits();
4367   SDLoc dl(Op);
4368   SDValue ShOpLo = Op.getOperand(0);
4369   SDValue ShOpHi = Op.getOperand(1);
4370   SDValue ShAmt = Op.getOperand(2);
4371   SDValue ARMcc;
4372   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4373
4374   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4375
4376   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4377                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4378   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4379   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4380                                    DAG.getConstant(VTBits, dl, MVT::i64));
4381   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4382
4383   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4384                                ISD::SETGE, dl, DAG);
4385   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4386
4387   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4388   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4389   SDValue Lo =
4390       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4391
4392   // AArch64 shifts larger than the register width are wrapped rather than
4393   // clamped, so we can't just emit "hi >> x".
4394   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4395   SDValue TrueValHi = Opc == ISD::SRA
4396                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4397                                         DAG.getConstant(VTBits - 1, dl,
4398                                                         MVT::i64))
4399                           : DAG.getConstant(0, dl, VT);
4400   SDValue Hi =
4401       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4402
4403   SDValue Ops[2] = { Lo, Hi };
4404   return DAG.getMergeValues(Ops, dl);
4405 }
4406
4407 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4408 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4409 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4410                                                  SelectionDAG &DAG) const {
4411   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4412   EVT VT = Op.getValueType();
4413   unsigned VTBits = VT.getSizeInBits();
4414   SDLoc dl(Op);
4415   SDValue ShOpLo = Op.getOperand(0);
4416   SDValue ShOpHi = Op.getOperand(1);
4417   SDValue ShAmt = Op.getOperand(2);
4418   SDValue ARMcc;
4419
4420   assert(Op.getOpcode() == ISD::SHL_PARTS);
4421   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4422                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4423   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4424   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4425                                    DAG.getConstant(VTBits, dl, MVT::i64));
4426   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4427   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4428
4429   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4430
4431   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4432                                ISD::SETGE, dl, DAG);
4433   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4434   SDValue Hi =
4435       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4436
4437   // AArch64 shifts of larger than register sizes are wrapped rather than
4438   // clamped, so we can't just emit "lo << a" if a is too big.
4439   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4440   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4441   SDValue Lo =
4442       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4443
4444   SDValue Ops[2] = { Lo, Hi };
4445   return DAG.getMergeValues(Ops, dl);
4446 }
4447
4448 bool AArch64TargetLowering::isOffsetFoldingLegal(
4449     const GlobalAddressSDNode *GA) const {
4450   // The AArch64 target doesn't support folding offsets into global addresses.
4451   return false;
4452 }
4453
4454 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4455   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4456   // FIXME: We should be able to handle f128 as well with a clever lowering.
4457   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4458     return true;
4459
4460   if (VT == MVT::f64)
4461     return AArch64_AM::getFP64Imm(Imm) != -1;
4462   else if (VT == MVT::f32)
4463     return AArch64_AM::getFP32Imm(Imm) != -1;
4464   return false;
4465 }
4466
4467 //===----------------------------------------------------------------------===//
4468 //                          AArch64 Optimization Hooks
4469 //===----------------------------------------------------------------------===//
4470
4471 //===----------------------------------------------------------------------===//
4472 //                          AArch64 Inline Assembly Support
4473 //===----------------------------------------------------------------------===//
4474
4475 // Table of Constraints
4476 // TODO: This is the current set of constraints supported by ARM for the
4477 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4478 //
4479 // r - A general register
4480 // w - An FP/SIMD register of some size in the range v0-v31
4481 // x - An FP/SIMD register of some size in the range v0-v15
4482 // I - Constant that can be used with an ADD instruction
4483 // J - Constant that can be used with a SUB instruction
4484 // K - Constant that can be used with a 32-bit logical instruction
4485 // L - Constant that can be used with a 64-bit logical instruction
4486 // M - Constant that can be used as a 32-bit MOV immediate
4487 // N - Constant that can be used as a 64-bit MOV immediate
4488 // Q - A memory reference with base register and no offset
4489 // S - A symbolic address
4490 // Y - Floating point constant zero
4491 // Z - Integer constant zero
4492 //
4493 //   Note that general register operands will be output using their 64-bit x
4494 // register name, whatever the size of the variable, unless the asm operand
4495 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4496 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4497 // %q modifier.
4498
4499 /// getConstraintType - Given a constraint letter, return the type of
4500 /// constraint it is for this target.
4501 AArch64TargetLowering::ConstraintType
4502 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
4503   if (Constraint.size() == 1) {
4504     switch (Constraint[0]) {
4505     default:
4506       break;
4507     case 'z':
4508       return C_Other;
4509     case 'x':
4510     case 'w':
4511       return C_RegisterClass;
4512     // An address with a single base register. Due to the way we
4513     // currently handle addresses it is the same as 'r'.
4514     case 'Q':
4515       return C_Memory;
4516     }
4517   }
4518   return TargetLowering::getConstraintType(Constraint);
4519 }
4520
4521 /// Examine constraint type and operand type and determine a weight value.
4522 /// This object must already have been set up with the operand type
4523 /// and the current alternative constraint selected.
4524 TargetLowering::ConstraintWeight
4525 AArch64TargetLowering::getSingleConstraintMatchWeight(
4526     AsmOperandInfo &info, const char *constraint) const {
4527   ConstraintWeight weight = CW_Invalid;
4528   Value *CallOperandVal = info.CallOperandVal;
4529   // If we don't have a value, we can't do a match,
4530   // but allow it at the lowest weight.
4531   if (!CallOperandVal)
4532     return CW_Default;
4533   Type *type = CallOperandVal->getType();
4534   // Look at the constraint type.
4535   switch (*constraint) {
4536   default:
4537     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4538     break;
4539   case 'x':
4540   case 'w':
4541     if (type->isFloatingPointTy() || type->isVectorTy())
4542       weight = CW_Register;
4543     break;
4544   case 'z':
4545     weight = CW_Constant;
4546     break;
4547   }
4548   return weight;
4549 }
4550
4551 std::pair<unsigned, const TargetRegisterClass *>
4552 AArch64TargetLowering::getRegForInlineAsmConstraint(
4553     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
4554   if (Constraint.size() == 1) {
4555     switch (Constraint[0]) {
4556     case 'r':
4557       if (VT.getSizeInBits() == 64)
4558         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4559       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4560     case 'w':
4561       if (VT == MVT::f32)
4562         return std::make_pair(0U, &AArch64::FPR32RegClass);
4563       if (VT.getSizeInBits() == 64)
4564         return std::make_pair(0U, &AArch64::FPR64RegClass);
4565       if (VT.getSizeInBits() == 128)
4566         return std::make_pair(0U, &AArch64::FPR128RegClass);
4567       break;
4568     // The instructions that this constraint is designed for can
4569     // only take 128-bit registers so just use that regclass.
4570     case 'x':
4571       if (VT.getSizeInBits() == 128)
4572         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4573       break;
4574     }
4575   }
4576   if (StringRef("{cc}").equals_lower(Constraint))
4577     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4578
4579   // Use the default implementation in TargetLowering to convert the register
4580   // constraint into a member of a register class.
4581   std::pair<unsigned, const TargetRegisterClass *> Res;
4582   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4583
4584   // Not found as a standard register?
4585   if (!Res.second) {
4586     unsigned Size = Constraint.size();
4587     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4588         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4589       int RegNo;
4590       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
4591       if (!Failed && RegNo >= 0 && RegNo <= 31) {
4592         // v0 - v31 are aliases of q0 - q31.
4593         // By default we'll emit v0-v31 for this unless there's a modifier where
4594         // we'll emit the correct register as well.
4595         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4596         Res.second = &AArch64::FPR128RegClass;
4597       }
4598     }
4599   }
4600
4601   return Res;
4602 }
4603
4604 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4605 /// vector.  If it is invalid, don't add anything to Ops.
4606 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4607     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4608     SelectionDAG &DAG) const {
4609   SDValue Result;
4610
4611   // Currently only support length 1 constraints.
4612   if (Constraint.length() != 1)
4613     return;
4614
4615   char ConstraintLetter = Constraint[0];
4616   switch (ConstraintLetter) {
4617   default:
4618     break;
4619
4620   // This set of constraints deal with valid constants for various instructions.
4621   // Validate and return a target constant for them if we can.
4622   case 'z': {
4623     // 'z' maps to xzr or wzr so it needs an input of 0.
4624     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4625     if (!C || C->getZExtValue() != 0)
4626       return;
4627
4628     if (Op.getValueType() == MVT::i64)
4629       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4630     else
4631       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4632     break;
4633   }
4634
4635   case 'I':
4636   case 'J':
4637   case 'K':
4638   case 'L':
4639   case 'M':
4640   case 'N':
4641     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4642     if (!C)
4643       return;
4644
4645     // Grab the value and do some validation.
4646     uint64_t CVal = C->getZExtValue();
4647     switch (ConstraintLetter) {
4648     // The I constraint applies only to simple ADD or SUB immediate operands:
4649     // i.e. 0 to 4095 with optional shift by 12
4650     // The J constraint applies only to ADD or SUB immediates that would be
4651     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4652     // instruction [or vice versa], in other words -1 to -4095 with optional
4653     // left shift by 12.
4654     case 'I':
4655       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4656         break;
4657       return;
4658     case 'J': {
4659       uint64_t NVal = -C->getSExtValue();
4660       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4661         CVal = C->getSExtValue();
4662         break;
4663       }
4664       return;
4665     }
4666     // The K and L constraints apply *only* to logical immediates, including
4667     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4668     // been removed and MOV should be used). So these constraints have to
4669     // distinguish between bit patterns that are valid 32-bit or 64-bit
4670     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4671     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4672     // versa.
4673     case 'K':
4674       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4675         break;
4676       return;
4677     case 'L':
4678       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4679         break;
4680       return;
4681     // The M and N constraints are a superset of K and L respectively, for use
4682     // with the MOV (immediate) alias. As well as the logical immediates they
4683     // also match 32 or 64-bit immediates that can be loaded either using a
4684     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4685     // (M) or 64-bit 0x1234000000000000 (N) etc.
4686     // As a note some of this code is liberally stolen from the asm parser.
4687     case 'M': {
4688       if (!isUInt<32>(CVal))
4689         return;
4690       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4691         break;
4692       if ((CVal & 0xFFFF) == CVal)
4693         break;
4694       if ((CVal & 0xFFFF0000ULL) == CVal)
4695         break;
4696       uint64_t NCVal = ~(uint32_t)CVal;
4697       if ((NCVal & 0xFFFFULL) == NCVal)
4698         break;
4699       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4700         break;
4701       return;
4702     }
4703     case 'N': {
4704       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4705         break;
4706       if ((CVal & 0xFFFFULL) == CVal)
4707         break;
4708       if ((CVal & 0xFFFF0000ULL) == CVal)
4709         break;
4710       if ((CVal & 0xFFFF00000000ULL) == CVal)
4711         break;
4712       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4713         break;
4714       uint64_t NCVal = ~CVal;
4715       if ((NCVal & 0xFFFFULL) == NCVal)
4716         break;
4717       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4718         break;
4719       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4720         break;
4721       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4722         break;
4723       return;
4724     }
4725     default:
4726       return;
4727     }
4728
4729     // All assembler immediates are 64-bit integers.
4730     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4731     break;
4732   }
4733
4734   if (Result.getNode()) {
4735     Ops.push_back(Result);
4736     return;
4737   }
4738
4739   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4740 }
4741
4742 //===----------------------------------------------------------------------===//
4743 //                     AArch64 Advanced SIMD Support
4744 //===----------------------------------------------------------------------===//
4745
4746 /// WidenVector - Given a value in the V64 register class, produce the
4747 /// equivalent value in the V128 register class.
4748 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4749   EVT VT = V64Reg.getValueType();
4750   unsigned NarrowSize = VT.getVectorNumElements();
4751   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4752   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4753   SDLoc DL(V64Reg);
4754
4755   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4756                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4757 }
4758
4759 /// getExtFactor - Determine the adjustment factor for the position when
4760 /// generating an "extract from vector registers" instruction.
4761 static unsigned getExtFactor(SDValue &V) {
4762   EVT EltType = V.getValueType().getVectorElementType();
4763   return EltType.getSizeInBits() / 8;
4764 }
4765
4766 /// NarrowVector - Given a value in the V128 register class, produce the
4767 /// equivalent value in the V64 register class.
4768 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4769   EVT VT = V128Reg.getValueType();
4770   unsigned WideSize = VT.getVectorNumElements();
4771   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4772   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4773   SDLoc DL(V128Reg);
4774
4775   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4776 }
4777
4778 // Gather data to see if the operation can be modelled as a
4779 // shuffle in combination with VEXTs.
4780 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4781                                                   SelectionDAG &DAG) const {
4782   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4783   SDLoc dl(Op);
4784   EVT VT = Op.getValueType();
4785   unsigned NumElts = VT.getVectorNumElements();
4786
4787   struct ShuffleSourceInfo {
4788     SDValue Vec;
4789     unsigned MinElt;
4790     unsigned MaxElt;
4791
4792     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4793     // be compatible with the shuffle we intend to construct. As a result
4794     // ShuffleVec will be some sliding window into the original Vec.
4795     SDValue ShuffleVec;
4796
4797     // Code should guarantee that element i in Vec starts at element "WindowBase
4798     // + i * WindowScale in ShuffleVec".
4799     int WindowBase;
4800     int WindowScale;
4801
4802     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4803     ShuffleSourceInfo(SDValue Vec)
4804         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4805           WindowScale(1) {}
4806   };
4807
4808   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4809   // node.
4810   SmallVector<ShuffleSourceInfo, 2> Sources;
4811   for (unsigned i = 0; i < NumElts; ++i) {
4812     SDValue V = Op.getOperand(i);
4813     if (V.getOpcode() == ISD::UNDEF)
4814       continue;
4815     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4816       // A shuffle can only come from building a vector from various
4817       // elements of other vectors.
4818       return SDValue();
4819     }
4820
4821     // Add this element source to the list if it's not already there.
4822     SDValue SourceVec = V.getOperand(0);
4823     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4824     if (Source == Sources.end())
4825       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4826
4827     // Update the minimum and maximum lane number seen.
4828     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4829     Source->MinElt = std::min(Source->MinElt, EltNo);
4830     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4831   }
4832
4833   // Currently only do something sane when at most two source vectors
4834   // are involved.
4835   if (Sources.size() > 2)
4836     return SDValue();
4837
4838   // Find out the smallest element size among result and two sources, and use
4839   // it as element size to build the shuffle_vector.
4840   EVT SmallestEltTy = VT.getVectorElementType();
4841   for (auto &Source : Sources) {
4842     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4843     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4844       SmallestEltTy = SrcEltTy;
4845     }
4846   }
4847   unsigned ResMultiplier =
4848       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4849   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4850   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4851
4852   // If the source vector is too wide or too narrow, we may nevertheless be able
4853   // to construct a compatible shuffle either by concatenating it with UNDEF or
4854   // extracting a suitable range of elements.
4855   for (auto &Src : Sources) {
4856     EVT SrcVT = Src.ShuffleVec.getValueType();
4857
4858     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4859       continue;
4860
4861     // This stage of the search produces a source with the same element type as
4862     // the original, but with a total width matching the BUILD_VECTOR output.
4863     EVT EltVT = SrcVT.getVectorElementType();
4864     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4865     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4866
4867     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4868       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4869       // We can pad out the smaller vector for free, so if it's part of a
4870       // shuffle...
4871       Src.ShuffleVec =
4872           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4873                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4874       continue;
4875     }
4876
4877     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4878
4879     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4880       // Span too large for a VEXT to cope
4881       return SDValue();
4882     }
4883
4884     if (Src.MinElt >= NumSrcElts) {
4885       // The extraction can just take the second half
4886       Src.ShuffleVec =
4887           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4888                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4889       Src.WindowBase = -NumSrcElts;
4890     } else if (Src.MaxElt < NumSrcElts) {
4891       // The extraction can just take the first half
4892       Src.ShuffleVec =
4893           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4894                       DAG.getConstant(0, dl, MVT::i64));
4895     } else {
4896       // An actual VEXT is needed
4897       SDValue VEXTSrc1 =
4898           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4899                       DAG.getConstant(0, dl, MVT::i64));
4900       SDValue VEXTSrc2 =
4901           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4902                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4903       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4904
4905       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4906                                    VEXTSrc2,
4907                                    DAG.getConstant(Imm, dl, MVT::i32));
4908       Src.WindowBase = -Src.MinElt;
4909     }
4910   }
4911
4912   // Another possible incompatibility occurs from the vector element types. We
4913   // can fix this by bitcasting the source vectors to the same type we intend
4914   // for the shuffle.
4915   for (auto &Src : Sources) {
4916     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4917     if (SrcEltTy == SmallestEltTy)
4918       continue;
4919     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4920     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4921     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4922     Src.WindowBase *= Src.WindowScale;
4923   }
4924
4925   // Final sanity check before we try to actually produce a shuffle.
4926   DEBUG(
4927     for (auto Src : Sources)
4928       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4929   );
4930
4931   // The stars all align, our next step is to produce the mask for the shuffle.
4932   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4933   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4934   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4935     SDValue Entry = Op.getOperand(i);
4936     if (Entry.getOpcode() == ISD::UNDEF)
4937       continue;
4938
4939     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4940     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4941
4942     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4943     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4944     // segment.
4945     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4946     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4947                                VT.getVectorElementType().getSizeInBits());
4948     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4949
4950     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4951     // starting at the appropriate offset.
4952     int *LaneMask = &Mask[i * ResMultiplier];
4953
4954     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4955     ExtractBase += NumElts * (Src - Sources.begin());
4956     for (int j = 0; j < LanesDefined; ++j)
4957       LaneMask[j] = ExtractBase + j;
4958   }
4959
4960   // Final check before we try to produce nonsense...
4961   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4962     return SDValue();
4963
4964   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4965   for (unsigned i = 0; i < Sources.size(); ++i)
4966     ShuffleOps[i] = Sources[i].ShuffleVec;
4967
4968   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4969                                          ShuffleOps[1], &Mask[0]);
4970   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4971 }
4972
4973 // check if an EXT instruction can handle the shuffle mask when the
4974 // vector sources of the shuffle are the same.
4975 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4976   unsigned NumElts = VT.getVectorNumElements();
4977
4978   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4979   if (M[0] < 0)
4980     return false;
4981
4982   Imm = M[0];
4983
4984   // If this is a VEXT shuffle, the immediate value is the index of the first
4985   // element.  The other shuffle indices must be the successive elements after
4986   // the first one.
4987   unsigned ExpectedElt = Imm;
4988   for (unsigned i = 1; i < NumElts; ++i) {
4989     // Increment the expected index.  If it wraps around, just follow it
4990     // back to index zero and keep going.
4991     ++ExpectedElt;
4992     if (ExpectedElt == NumElts)
4993       ExpectedElt = 0;
4994
4995     if (M[i] < 0)
4996       continue; // ignore UNDEF indices
4997     if (ExpectedElt != static_cast<unsigned>(M[i]))
4998       return false;
4999   }
5000
5001   return true;
5002 }
5003
5004 // check if an EXT instruction can handle the shuffle mask when the
5005 // vector sources of the shuffle are different.
5006 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
5007                       unsigned &Imm) {
5008   // Look for the first non-undef element.
5009   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
5010       [](int Elt) {return Elt >= 0;});
5011
5012   // Benefit form APInt to handle overflow when calculating expected element.
5013   unsigned NumElts = VT.getVectorNumElements();
5014   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
5015   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
5016   // The following shuffle indices must be the successive elements after the
5017   // first real element.
5018   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
5019       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
5020   if (FirstWrongElt != M.end())
5021     return false;
5022
5023   // The index of an EXT is the first element if it is not UNDEF.
5024   // Watch out for the beginning UNDEFs. The EXT index should be the expected
5025   // value of the first element.  E.g. 
5026   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
5027   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
5028   // ExpectedElt is the last mask index plus 1.
5029   Imm = ExpectedElt.getZExtValue();
5030
5031   // There are two difference cases requiring to reverse input vectors.
5032   // For example, for vector <4 x i32> we have the following cases,
5033   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
5034   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
5035   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
5036   // to reverse two input vectors.
5037   if (Imm < NumElts)
5038     ReverseEXT = true;
5039   else
5040     Imm -= NumElts;
5041
5042   return true;
5043 }
5044
5045 /// isREVMask - Check if a vector shuffle corresponds to a REV
5046 /// instruction with the specified blocksize.  (The order of the elements
5047 /// within each block of the vector is reversed.)
5048 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
5049   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
5050          "Only possible block sizes for REV are: 16, 32, 64");
5051
5052   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5053   if (EltSz == 64)
5054     return false;
5055
5056   unsigned NumElts = VT.getVectorNumElements();
5057   unsigned BlockElts = M[0] + 1;
5058   // If the first shuffle index is UNDEF, be optimistic.
5059   if (M[0] < 0)
5060     BlockElts = BlockSize / EltSz;
5061
5062   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
5063     return false;
5064
5065   for (unsigned i = 0; i < NumElts; ++i) {
5066     if (M[i] < 0)
5067       continue; // ignore UNDEF indices
5068     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
5069       return false;
5070   }
5071
5072   return true;
5073 }
5074
5075 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5076   unsigned NumElts = VT.getVectorNumElements();
5077   WhichResult = (M[0] == 0 ? 0 : 1);
5078   unsigned Idx = WhichResult * NumElts / 2;
5079   for (unsigned i = 0; i != NumElts; i += 2) {
5080     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5081         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
5082       return false;
5083     Idx += 1;
5084   }
5085
5086   return true;
5087 }
5088
5089 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5090   unsigned NumElts = VT.getVectorNumElements();
5091   WhichResult = (M[0] == 0 ? 0 : 1);
5092   for (unsigned i = 0; i != NumElts; ++i) {
5093     if (M[i] < 0)
5094       continue; // ignore UNDEF indices
5095     if ((unsigned)M[i] != 2 * i + WhichResult)
5096       return false;
5097   }
5098
5099   return true;
5100 }
5101
5102 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5103   unsigned NumElts = VT.getVectorNumElements();
5104   WhichResult = (M[0] == 0 ? 0 : 1);
5105   for (unsigned i = 0; i < NumElts; i += 2) {
5106     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5107         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
5108       return false;
5109   }
5110   return true;
5111 }
5112
5113 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
5114 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5115 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5116 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5117   unsigned NumElts = VT.getVectorNumElements();
5118   WhichResult = (M[0] == 0 ? 0 : 1);
5119   unsigned Idx = WhichResult * NumElts / 2;
5120   for (unsigned i = 0; i != NumElts; i += 2) {
5121     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5122         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
5123       return false;
5124     Idx += 1;
5125   }
5126
5127   return true;
5128 }
5129
5130 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
5131 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5132 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
5133 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5134   unsigned Half = VT.getVectorNumElements() / 2;
5135   WhichResult = (M[0] == 0 ? 0 : 1);
5136   for (unsigned j = 0; j != 2; ++j) {
5137     unsigned Idx = WhichResult;
5138     for (unsigned i = 0; i != Half; ++i) {
5139       int MIdx = M[i + j * Half];
5140       if (MIdx >= 0 && (unsigned)MIdx != Idx)
5141         return false;
5142       Idx += 2;
5143     }
5144   }
5145
5146   return true;
5147 }
5148
5149 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
5150 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5151 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
5152 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5153   unsigned NumElts = VT.getVectorNumElements();
5154   WhichResult = (M[0] == 0 ? 0 : 1);
5155   for (unsigned i = 0; i < NumElts; i += 2) {
5156     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5157         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
5158       return false;
5159   }
5160   return true;
5161 }
5162
5163 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
5164                       bool &DstIsLeft, int &Anomaly) {
5165   if (M.size() != static_cast<size_t>(NumInputElements))
5166     return false;
5167
5168   int NumLHSMatch = 0, NumRHSMatch = 0;
5169   int LastLHSMismatch = -1, LastRHSMismatch = -1;
5170
5171   for (int i = 0; i < NumInputElements; ++i) {
5172     if (M[i] == -1) {
5173       ++NumLHSMatch;
5174       ++NumRHSMatch;
5175       continue;
5176     }
5177
5178     if (M[i] == i)
5179       ++NumLHSMatch;
5180     else
5181       LastLHSMismatch = i;
5182
5183     if (M[i] == i + NumInputElements)
5184       ++NumRHSMatch;
5185     else
5186       LastRHSMismatch = i;
5187   }
5188
5189   if (NumLHSMatch == NumInputElements - 1) {
5190     DstIsLeft = true;
5191     Anomaly = LastLHSMismatch;
5192     return true;
5193   } else if (NumRHSMatch == NumInputElements - 1) {
5194     DstIsLeft = false;
5195     Anomaly = LastRHSMismatch;
5196     return true;
5197   }
5198
5199   return false;
5200 }
5201
5202 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
5203   if (VT.getSizeInBits() != 128)
5204     return false;
5205
5206   unsigned NumElts = VT.getVectorNumElements();
5207
5208   for (int I = 0, E = NumElts / 2; I != E; I++) {
5209     if (Mask[I] != I)
5210       return false;
5211   }
5212
5213   int Offset = NumElts / 2;
5214   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
5215     if (Mask[I] != I + SplitLHS * Offset)
5216       return false;
5217   }
5218
5219   return true;
5220 }
5221
5222 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
5223   SDLoc DL(Op);
5224   EVT VT = Op.getValueType();
5225   SDValue V0 = Op.getOperand(0);
5226   SDValue V1 = Op.getOperand(1);
5227   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
5228
5229   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
5230       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
5231     return SDValue();
5232
5233   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
5234
5235   if (!isConcatMask(Mask, VT, SplitV0))
5236     return SDValue();
5237
5238   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
5239                                 VT.getVectorNumElements() / 2);
5240   if (SplitV0) {
5241     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
5242                      DAG.getConstant(0, DL, MVT::i64));
5243   }
5244   if (V1.getValueType().getSizeInBits() == 128) {
5245     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
5246                      DAG.getConstant(0, DL, MVT::i64));
5247   }
5248   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
5249 }
5250
5251 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5252 /// the specified operations to build the shuffle.
5253 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5254                                       SDValue RHS, SelectionDAG &DAG,
5255                                       SDLoc dl) {
5256   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5257   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
5258   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5259
5260   enum {
5261     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5262     OP_VREV,
5263     OP_VDUP0,
5264     OP_VDUP1,
5265     OP_VDUP2,
5266     OP_VDUP3,
5267     OP_VEXT1,
5268     OP_VEXT2,
5269     OP_VEXT3,
5270     OP_VUZPL, // VUZP, left result
5271     OP_VUZPR, // VUZP, right result
5272     OP_VZIPL, // VZIP, left result
5273     OP_VZIPR, // VZIP, right result
5274     OP_VTRNL, // VTRN, left result
5275     OP_VTRNR  // VTRN, right result
5276   };
5277
5278   if (OpNum == OP_COPY) {
5279     if (LHSID == (1 * 9 + 2) * 9 + 3)
5280       return LHS;
5281     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5282     return RHS;
5283   }
5284
5285   SDValue OpLHS, OpRHS;
5286   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5287   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5288   EVT VT = OpLHS.getValueType();
5289
5290   switch (OpNum) {
5291   default:
5292     llvm_unreachable("Unknown shuffle opcode!");
5293   case OP_VREV:
5294     // VREV divides the vector in half and swaps within the half.
5295     if (VT.getVectorElementType() == MVT::i32 ||
5296         VT.getVectorElementType() == MVT::f32)
5297       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5298     // vrev <4 x i16> -> REV32
5299     if (VT.getVectorElementType() == MVT::i16 ||
5300         VT.getVectorElementType() == MVT::f16)
5301       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5302     // vrev <4 x i8> -> REV16
5303     assert(VT.getVectorElementType() == MVT::i8);
5304     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5305   case OP_VDUP0:
5306   case OP_VDUP1:
5307   case OP_VDUP2:
5308   case OP_VDUP3: {
5309     EVT EltTy = VT.getVectorElementType();
5310     unsigned Opcode;
5311     if (EltTy == MVT::i8)
5312       Opcode = AArch64ISD::DUPLANE8;
5313     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5314       Opcode = AArch64ISD::DUPLANE16;
5315     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5316       Opcode = AArch64ISD::DUPLANE32;
5317     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5318       Opcode = AArch64ISD::DUPLANE64;
5319     else
5320       llvm_unreachable("Invalid vector element type?");
5321
5322     if (VT.getSizeInBits() == 64)
5323       OpLHS = WidenVector(OpLHS, DAG);
5324     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5325     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5326   }
5327   case OP_VEXT1:
5328   case OP_VEXT2:
5329   case OP_VEXT3: {
5330     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5331     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5332                        DAG.getConstant(Imm, dl, MVT::i32));
5333   }
5334   case OP_VUZPL:
5335     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5336                        OpRHS);
5337   case OP_VUZPR:
5338     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5339                        OpRHS);
5340   case OP_VZIPL:
5341     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5342                        OpRHS);
5343   case OP_VZIPR:
5344     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5345                        OpRHS);
5346   case OP_VTRNL:
5347     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5348                        OpRHS);
5349   case OP_VTRNR:
5350     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5351                        OpRHS);
5352   }
5353 }
5354
5355 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5356                            SelectionDAG &DAG) {
5357   // Check to see if we can use the TBL instruction.
5358   SDValue V1 = Op.getOperand(0);
5359   SDValue V2 = Op.getOperand(1);
5360   SDLoc DL(Op);
5361
5362   EVT EltVT = Op.getValueType().getVectorElementType();
5363   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5364
5365   SmallVector<SDValue, 8> TBLMask;
5366   for (int Val : ShuffleMask) {
5367     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5368       unsigned Offset = Byte + Val * BytesPerElt;
5369       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5370     }
5371   }
5372
5373   MVT IndexVT = MVT::v8i8;
5374   unsigned IndexLen = 8;
5375   if (Op.getValueType().getSizeInBits() == 128) {
5376     IndexVT = MVT::v16i8;
5377     IndexLen = 16;
5378   }
5379
5380   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5381   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5382
5383   SDValue Shuffle;
5384   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5385     if (IndexLen == 8)
5386       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5387     Shuffle = DAG.getNode(
5388         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5389         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5390         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5391                     makeArrayRef(TBLMask.data(), IndexLen)));
5392   } else {
5393     if (IndexLen == 8) {
5394       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5395       Shuffle = DAG.getNode(
5396           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5397           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5398           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5399                       makeArrayRef(TBLMask.data(), IndexLen)));
5400     } else {
5401       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5402       // cannot currently represent the register constraints on the input
5403       // table registers.
5404       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5405       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5406       //                               &TBLMask[0], IndexLen));
5407       Shuffle = DAG.getNode(
5408           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5409           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5410           V1Cst, V2Cst,
5411           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5412                       makeArrayRef(TBLMask.data(), IndexLen)));
5413     }
5414   }
5415   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5416 }
5417
5418 static unsigned getDUPLANEOp(EVT EltType) {
5419   if (EltType == MVT::i8)
5420     return AArch64ISD::DUPLANE8;
5421   if (EltType == MVT::i16 || EltType == MVT::f16)
5422     return AArch64ISD::DUPLANE16;
5423   if (EltType == MVT::i32 || EltType == MVT::f32)
5424     return AArch64ISD::DUPLANE32;
5425   if (EltType == MVT::i64 || EltType == MVT::f64)
5426     return AArch64ISD::DUPLANE64;
5427
5428   llvm_unreachable("Invalid vector element type?");
5429 }
5430
5431 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5432                                                    SelectionDAG &DAG) const {
5433   SDLoc dl(Op);
5434   EVT VT = Op.getValueType();
5435
5436   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5437
5438   // Convert shuffles that are directly supported on NEON to target-specific
5439   // DAG nodes, instead of keeping them as shuffles and matching them again
5440   // during code selection.  This is more efficient and avoids the possibility
5441   // of inconsistencies between legalization and selection.
5442   ArrayRef<int> ShuffleMask = SVN->getMask();
5443
5444   SDValue V1 = Op.getOperand(0);
5445   SDValue V2 = Op.getOperand(1);
5446
5447   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5448                                        V1.getValueType().getSimpleVT())) {
5449     int Lane = SVN->getSplatIndex();
5450     // If this is undef splat, generate it via "just" vdup, if possible.
5451     if (Lane == -1)
5452       Lane = 0;
5453
5454     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5455       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5456                          V1.getOperand(0));
5457     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5458     // constant. If so, we can just reference the lane's definition directly.
5459     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5460         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5461       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5462
5463     // Otherwise, duplicate from the lane of the input vector.
5464     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5465
5466     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5467     // to make a vector of the same size as this SHUFFLE. We can ignore the
5468     // extract entirely, and canonicalise the concat using WidenVector.
5469     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5470       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5471       V1 = V1.getOperand(0);
5472     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5473       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5474       Lane -= Idx * VT.getVectorNumElements() / 2;
5475       V1 = WidenVector(V1.getOperand(Idx), DAG);
5476     } else if (VT.getSizeInBits() == 64)
5477       V1 = WidenVector(V1, DAG);
5478
5479     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5480   }
5481
5482   if (isREVMask(ShuffleMask, VT, 64))
5483     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5484   if (isREVMask(ShuffleMask, VT, 32))
5485     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5486   if (isREVMask(ShuffleMask, VT, 16))
5487     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5488
5489   bool ReverseEXT = false;
5490   unsigned Imm;
5491   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5492     if (ReverseEXT)
5493       std::swap(V1, V2);
5494     Imm *= getExtFactor(V1);
5495     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5496                        DAG.getConstant(Imm, dl, MVT::i32));
5497   } else if (V2->getOpcode() == ISD::UNDEF &&
5498              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5499     Imm *= getExtFactor(V1);
5500     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5501                        DAG.getConstant(Imm, dl, MVT::i32));
5502   }
5503
5504   unsigned WhichResult;
5505   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5506     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5507     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5508   }
5509   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5510     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5511     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5512   }
5513   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5514     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5515     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5516   }
5517
5518   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5519     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5520     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5521   }
5522   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5523     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5524     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5525   }
5526   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5527     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5528     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5529   }
5530
5531   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5532   if (Concat.getNode())
5533     return Concat;
5534
5535   bool DstIsLeft;
5536   int Anomaly;
5537   int NumInputElements = V1.getValueType().getVectorNumElements();
5538   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5539     SDValue DstVec = DstIsLeft ? V1 : V2;
5540     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5541
5542     SDValue SrcVec = V1;
5543     int SrcLane = ShuffleMask[Anomaly];
5544     if (SrcLane >= NumInputElements) {
5545       SrcVec = V2;
5546       SrcLane -= VT.getVectorNumElements();
5547     }
5548     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5549
5550     EVT ScalarVT = VT.getVectorElementType();
5551
5552     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5553       ScalarVT = MVT::i32;
5554
5555     return DAG.getNode(
5556         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5557         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5558         DstLaneV);
5559   }
5560
5561   // If the shuffle is not directly supported and it has 4 elements, use
5562   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5563   unsigned NumElts = VT.getVectorNumElements();
5564   if (NumElts == 4) {
5565     unsigned PFIndexes[4];
5566     for (unsigned i = 0; i != 4; ++i) {
5567       if (ShuffleMask[i] < 0)
5568         PFIndexes[i] = 8;
5569       else
5570         PFIndexes[i] = ShuffleMask[i];
5571     }
5572
5573     // Compute the index in the perfect shuffle table.
5574     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5575                             PFIndexes[2] * 9 + PFIndexes[3];
5576     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5577     unsigned Cost = (PFEntry >> 30);
5578
5579     if (Cost <= 4)
5580       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5581   }
5582
5583   return GenerateTBL(Op, ShuffleMask, DAG);
5584 }
5585
5586 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5587                                APInt &UndefBits) {
5588   EVT VT = BVN->getValueType(0);
5589   APInt SplatBits, SplatUndef;
5590   unsigned SplatBitSize;
5591   bool HasAnyUndefs;
5592   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5593     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5594
5595     for (unsigned i = 0; i < NumSplats; ++i) {
5596       CnstBits <<= SplatBitSize;
5597       UndefBits <<= SplatBitSize;
5598       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5599       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5600     }
5601
5602     return true;
5603   }
5604
5605   return false;
5606 }
5607
5608 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5609                                               SelectionDAG &DAG) const {
5610   BuildVectorSDNode *BVN =
5611       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5612   SDValue LHS = Op.getOperand(0);
5613   SDLoc dl(Op);
5614   EVT VT = Op.getValueType();
5615
5616   if (!BVN)
5617     return Op;
5618
5619   APInt CnstBits(VT.getSizeInBits(), 0);
5620   APInt UndefBits(VT.getSizeInBits(), 0);
5621   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5622     // We only have BIC vector immediate instruction, which is and-not.
5623     CnstBits = ~CnstBits;
5624
5625     // We make use of a little bit of goto ickiness in order to avoid having to
5626     // duplicate the immediate matching logic for the undef toggled case.
5627     bool SecondTry = false;
5628   AttemptModImm:
5629
5630     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5631       CnstBits = CnstBits.zextOrTrunc(64);
5632       uint64_t CnstVal = CnstBits.getZExtValue();
5633
5634       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5635         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5636         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5637         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5638                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5639                                   DAG.getConstant(0, dl, MVT::i32));
5640         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5641       }
5642
5643       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5644         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5645         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5646         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5647                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5648                                   DAG.getConstant(8, dl, MVT::i32));
5649         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5650       }
5651
5652       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5653         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5654         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5655         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5656                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5657                                   DAG.getConstant(16, dl, MVT::i32));
5658         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5659       }
5660
5661       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5662         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5663         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5664         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5665                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5666                                   DAG.getConstant(24, dl, MVT::i32));
5667         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5668       }
5669
5670       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5671         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5672         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5673         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5674                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5675                                   DAG.getConstant(0, dl, MVT::i32));
5676         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5677       }
5678
5679       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5680         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5681         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5682         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5683                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5684                                   DAG.getConstant(8, dl, MVT::i32));
5685         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5686       }
5687     }
5688
5689     if (SecondTry)
5690       goto FailedModImm;
5691     SecondTry = true;
5692     CnstBits = ~UndefBits;
5693     goto AttemptModImm;
5694   }
5695
5696 // We can always fall back to a non-immediate AND.
5697 FailedModImm:
5698   return Op;
5699 }
5700
5701 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5702 // consists of only the same constant int value, returned in reference arg
5703 // ConstVal
5704 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5705                                      uint64_t &ConstVal) {
5706   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5707   if (!Bvec)
5708     return false;
5709   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5710   if (!FirstElt)
5711     return false;
5712   EVT VT = Bvec->getValueType(0);
5713   unsigned NumElts = VT.getVectorNumElements();
5714   for (unsigned i = 1; i < NumElts; ++i)
5715     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5716       return false;
5717   ConstVal = FirstElt->getZExtValue();
5718   return true;
5719 }
5720
5721 static unsigned getIntrinsicID(const SDNode *N) {
5722   unsigned Opcode = N->getOpcode();
5723   switch (Opcode) {
5724   default:
5725     return Intrinsic::not_intrinsic;
5726   case ISD::INTRINSIC_WO_CHAIN: {
5727     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5728     if (IID < Intrinsic::num_intrinsics)
5729       return IID;
5730     return Intrinsic::not_intrinsic;
5731   }
5732   }
5733 }
5734
5735 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5736 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5737 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5738 // Also, logical shift right -> sri, with the same structure.
5739 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5740   EVT VT = N->getValueType(0);
5741
5742   if (!VT.isVector())
5743     return SDValue();
5744
5745   SDLoc DL(N);
5746
5747   // Is the first op an AND?
5748   const SDValue And = N->getOperand(0);
5749   if (And.getOpcode() != ISD::AND)
5750     return SDValue();
5751
5752   // Is the second op an shl or lshr?
5753   SDValue Shift = N->getOperand(1);
5754   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5755   // or AArch64ISD::VLSHR vector, #shift
5756   unsigned ShiftOpc = Shift.getOpcode();
5757   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5758     return SDValue();
5759   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5760
5761   // Is the shift amount constant?
5762   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5763   if (!C2node)
5764     return SDValue();
5765
5766   // Is the and mask vector all constant?
5767   uint64_t C1;
5768   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5769     return SDValue();
5770
5771   // Is C1 == ~C2, taking into account how much one can shift elements of a
5772   // particular size?
5773   uint64_t C2 = C2node->getZExtValue();
5774   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5775   if (C2 > ElemSizeInBits)
5776     return SDValue();
5777   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5778   if ((C1 & ElemMask) != (~C2 & ElemMask))
5779     return SDValue();
5780
5781   SDValue X = And.getOperand(0);
5782   SDValue Y = Shift.getOperand(0);
5783
5784   unsigned Intrin =
5785       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5786   SDValue ResultSLI =
5787       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5788                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5789                   Shift.getOperand(1));
5790
5791   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5792   DEBUG(N->dump(&DAG));
5793   DEBUG(dbgs() << "into: \n");
5794   DEBUG(ResultSLI->dump(&DAG));
5795
5796   ++NumShiftInserts;
5797   return ResultSLI;
5798 }
5799
5800 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5801                                              SelectionDAG &DAG) const {
5802   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5803   if (EnableAArch64SlrGeneration) {
5804     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5805     if (Res.getNode())
5806       return Res;
5807   }
5808
5809   BuildVectorSDNode *BVN =
5810       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5811   SDValue LHS = Op.getOperand(1);
5812   SDLoc dl(Op);
5813   EVT VT = Op.getValueType();
5814
5815   // OR commutes, so try swapping the operands.
5816   if (!BVN) {
5817     LHS = Op.getOperand(0);
5818     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5819   }
5820   if (!BVN)
5821     return Op;
5822
5823   APInt CnstBits(VT.getSizeInBits(), 0);
5824   APInt UndefBits(VT.getSizeInBits(), 0);
5825   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5826     // We make use of a little bit of goto ickiness in order to avoid having to
5827     // duplicate the immediate matching logic for the undef toggled case.
5828     bool SecondTry = false;
5829   AttemptModImm:
5830
5831     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5832       CnstBits = CnstBits.zextOrTrunc(64);
5833       uint64_t CnstVal = CnstBits.getZExtValue();
5834
5835       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5836         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5837         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5838         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5839                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5840                                   DAG.getConstant(0, dl, MVT::i32));
5841         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5842       }
5843
5844       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5845         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5846         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5847         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5848                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5849                                   DAG.getConstant(8, dl, MVT::i32));
5850         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5851       }
5852
5853       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5854         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5855         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5856         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5857                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5858                                   DAG.getConstant(16, dl, MVT::i32));
5859         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5860       }
5861
5862       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5863         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5864         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5865         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5866                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5867                                   DAG.getConstant(24, dl, MVT::i32));
5868         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5869       }
5870
5871       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5872         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5873         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5874         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5875                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5876                                   DAG.getConstant(0, dl, MVT::i32));
5877         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5878       }
5879
5880       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5881         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5882         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5883         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5884                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5885                                   DAG.getConstant(8, dl, MVT::i32));
5886         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5887       }
5888     }
5889
5890     if (SecondTry)
5891       goto FailedModImm;
5892     SecondTry = true;
5893     CnstBits = UndefBits;
5894     goto AttemptModImm;
5895   }
5896
5897 // We can always fall back to a non-immediate OR.
5898 FailedModImm:
5899   return Op;
5900 }
5901
5902 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5903 // be truncated to fit element width.
5904 static SDValue NormalizeBuildVector(SDValue Op,
5905                                     SelectionDAG &DAG) {
5906   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5907   SDLoc dl(Op);
5908   EVT VT = Op.getValueType();
5909   EVT EltTy= VT.getVectorElementType();
5910
5911   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5912     return Op;
5913
5914   SmallVector<SDValue, 16> Ops;
5915   for (SDValue Lane : Op->ops()) {
5916     if (auto *CstLane = dyn_cast<ConstantSDNode>(Lane)) {
5917       APInt LowBits(EltTy.getSizeInBits(),
5918                     CstLane->getZExtValue());
5919       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5920     }
5921     Ops.push_back(Lane);
5922   }
5923   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5924 }
5925
5926 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5927                                                  SelectionDAG &DAG) const {
5928   SDLoc dl(Op);
5929   EVT VT = Op.getValueType();
5930   Op = NormalizeBuildVector(Op, DAG);
5931   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5932
5933   APInt CnstBits(VT.getSizeInBits(), 0);
5934   APInt UndefBits(VT.getSizeInBits(), 0);
5935   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5936     // We make use of a little bit of goto ickiness in order to avoid having to
5937     // duplicate the immediate matching logic for the undef toggled case.
5938     bool SecondTry = false;
5939   AttemptModImm:
5940
5941     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5942       CnstBits = CnstBits.zextOrTrunc(64);
5943       uint64_t CnstVal = CnstBits.getZExtValue();
5944
5945       // Certain magic vector constants (used to express things like NOT
5946       // and NEG) are passed through unmodified.  This allows codegen patterns
5947       // for these operations to match.  Special-purpose patterns will lower
5948       // these immediates to MOVIs if it proves necessary.
5949       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5950         return Op;
5951
5952       // The many faces of MOVI...
5953       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5954         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5955         if (VT.getSizeInBits() == 128) {
5956           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5957                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5958           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5959         }
5960
5961         // Support the V64 version via subregister insertion.
5962         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5963                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5964         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5965       }
5966
5967       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5968         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5969         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5970         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5971                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5972                                   DAG.getConstant(0, dl, MVT::i32));
5973         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5974       }
5975
5976       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5977         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5978         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5979         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5980                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5981                                   DAG.getConstant(8, dl, MVT::i32));
5982         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5983       }
5984
5985       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5986         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5987         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5988         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5989                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5990                                   DAG.getConstant(16, dl, MVT::i32));
5991         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5992       }
5993
5994       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5995         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5996         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5997         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5998                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5999                                   DAG.getConstant(24, dl, MVT::i32));
6000         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6001       }
6002
6003       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6004         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6005         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6006         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6007                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6008                                   DAG.getConstant(0, dl, MVT::i32));
6009         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6010       }
6011
6012       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6013         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6014         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6015         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6016                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6017                                   DAG.getConstant(8, dl, MVT::i32));
6018         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6019       }
6020
6021       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6022         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6023         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6024         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6025                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6026                                   DAG.getConstant(264, dl, MVT::i32));
6027         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6028       }
6029
6030       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6031         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6032         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6033         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6034                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6035                                   DAG.getConstant(272, dl, MVT::i32));
6036         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6037       }
6038
6039       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
6040         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
6041         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
6042         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
6043                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6044         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6045       }
6046
6047       // The few faces of FMOV...
6048       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
6049         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
6050         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
6051         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
6052                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6053         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6054       }
6055
6056       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
6057           VT.getSizeInBits() == 128) {
6058         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
6059         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
6060                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6061         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6062       }
6063
6064       // The many faces of MVNI...
6065       CnstVal = ~CnstVal;
6066       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6067         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6068         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6069         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6070                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6071                                   DAG.getConstant(0, dl, MVT::i32));
6072         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6073       }
6074
6075       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6076         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6077         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6078         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6079                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6080                                   DAG.getConstant(8, dl, MVT::i32));
6081         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6082       }
6083
6084       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6085         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6086         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6087         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6088                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6089                                   DAG.getConstant(16, dl, MVT::i32));
6090         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6091       }
6092
6093       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6094         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6095         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6096         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6097                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6098                                   DAG.getConstant(24, dl, MVT::i32));
6099         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6100       }
6101
6102       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6103         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6104         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6105         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6106                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6107                                   DAG.getConstant(0, dl, MVT::i32));
6108         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6109       }
6110
6111       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6112         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6113         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6114         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6115                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6116                                   DAG.getConstant(8, dl, MVT::i32));
6117         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6118       }
6119
6120       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6121         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6122         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6123         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6124                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6125                                   DAG.getConstant(264, dl, MVT::i32));
6126         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6127       }
6128
6129       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6130         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6131         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6132         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6133                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6134                                   DAG.getConstant(272, dl, MVT::i32));
6135         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6136       }
6137     }
6138
6139     if (SecondTry)
6140       goto FailedModImm;
6141     SecondTry = true;
6142     CnstBits = UndefBits;
6143     goto AttemptModImm;
6144   }
6145 FailedModImm:
6146
6147   // Scan through the operands to find some interesting properties we can
6148   // exploit:
6149   //   1) If only one value is used, we can use a DUP, or
6150   //   2) if only the low element is not undef, we can just insert that, or
6151   //   3) if only one constant value is used (w/ some non-constant lanes),
6152   //      we can splat the constant value into the whole vector then fill
6153   //      in the non-constant lanes.
6154   //   4) FIXME: If different constant values are used, but we can intelligently
6155   //             select the values we'll be overwriting for the non-constant
6156   //             lanes such that we can directly materialize the vector
6157   //             some other way (MOVI, e.g.), we can be sneaky.
6158   unsigned NumElts = VT.getVectorNumElements();
6159   bool isOnlyLowElement = true;
6160   bool usesOnlyOneValue = true;
6161   bool usesOnlyOneConstantValue = true;
6162   bool isConstant = true;
6163   unsigned NumConstantLanes = 0;
6164   SDValue Value;
6165   SDValue ConstantValue;
6166   for (unsigned i = 0; i < NumElts; ++i) {
6167     SDValue V = Op.getOperand(i);
6168     if (V.getOpcode() == ISD::UNDEF)
6169       continue;
6170     if (i > 0)
6171       isOnlyLowElement = false;
6172     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
6173       isConstant = false;
6174
6175     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
6176       ++NumConstantLanes;
6177       if (!ConstantValue.getNode())
6178         ConstantValue = V;
6179       else if (ConstantValue != V)
6180         usesOnlyOneConstantValue = false;
6181     }
6182
6183     if (!Value.getNode())
6184       Value = V;
6185     else if (V != Value)
6186       usesOnlyOneValue = false;
6187   }
6188
6189   if (!Value.getNode())
6190     return DAG.getUNDEF(VT);
6191
6192   if (isOnlyLowElement)
6193     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
6194
6195   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
6196   // i32 and try again.
6197   if (usesOnlyOneValue) {
6198     if (!isConstant) {
6199       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6200           Value.getValueType() != VT)
6201         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
6202
6203       // This is actually a DUPLANExx operation, which keeps everything vectory.
6204
6205       // DUPLANE works on 128-bit vectors, widen it if necessary.
6206       SDValue Lane = Value.getOperand(1);
6207       Value = Value.getOperand(0);
6208       if (Value.getValueType().getSizeInBits() == 64)
6209         Value = WidenVector(Value, DAG);
6210
6211       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
6212       return DAG.getNode(Opcode, dl, VT, Value, Lane);
6213     }
6214
6215     if (VT.getVectorElementType().isFloatingPoint()) {
6216       SmallVector<SDValue, 8> Ops;
6217       EVT EltTy = VT.getVectorElementType();
6218       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
6219               "Unsupported floating-point vector type");
6220       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
6221       for (unsigned i = 0; i < NumElts; ++i)
6222         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
6223       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
6224       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
6225       Val = LowerBUILD_VECTOR(Val, DAG);
6226       if (Val.getNode())
6227         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
6228     }
6229   }
6230
6231   // If there was only one constant value used and for more than one lane,
6232   // start by splatting that value, then replace the non-constant lanes. This
6233   // is better than the default, which will perform a separate initialization
6234   // for each lane.
6235   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
6236     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
6237     // Now insert the non-constant lanes.
6238     for (unsigned i = 0; i < NumElts; ++i) {
6239       SDValue V = Op.getOperand(i);
6240       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6241       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
6242         // Note that type legalization likely mucked about with the VT of the
6243         // source operand, so we may have to convert it here before inserting.
6244         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
6245       }
6246     }
6247     return Val;
6248   }
6249
6250   // If all elements are constants and the case above didn't get hit, fall back
6251   // to the default expansion, which will generate a load from the constant
6252   // pool.
6253   if (isConstant)
6254     return SDValue();
6255
6256   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
6257   if (NumElts >= 4) {
6258     if (SDValue shuffle = ReconstructShuffle(Op, DAG))
6259       return shuffle;
6260   }
6261
6262   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6263   // know the default expansion would otherwise fall back on something even
6264   // worse. For a vector with one or two non-undef values, that's
6265   // scalar_to_vector for the elements followed by a shuffle (provided the
6266   // shuffle is valid for the target) and materialization element by element
6267   // on the stack followed by a load for everything else.
6268   if (!isConstant && !usesOnlyOneValue) {
6269     SDValue Vec = DAG.getUNDEF(VT);
6270     SDValue Op0 = Op.getOperand(0);
6271     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6272     unsigned i = 0;
6273     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6274     // a) Avoid a RMW dependency on the full vector register, and
6275     // b) Allow the register coalescer to fold away the copy if the
6276     //    value is already in an S or D register.
6277     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6278       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6279       MachineSDNode *N =
6280           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6281                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6282       Vec = SDValue(N, 0);
6283       ++i;
6284     }
6285     for (; i < NumElts; ++i) {
6286       SDValue V = Op.getOperand(i);
6287       if (V.getOpcode() == ISD::UNDEF)
6288         continue;
6289       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6290       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6291     }
6292     return Vec;
6293   }
6294
6295   // Just use the default expansion. We failed to find a better alternative.
6296   return SDValue();
6297 }
6298
6299 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6300                                                       SelectionDAG &DAG) const {
6301   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6302
6303   // Check for non-constant or out of range lane.
6304   EVT VT = Op.getOperand(0).getValueType();
6305   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6306   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6307     return SDValue();
6308
6309
6310   // Insertion/extraction are legal for V128 types.
6311   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6312       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6313       VT == MVT::v8f16)
6314     return Op;
6315
6316   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6317       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6318     return SDValue();
6319
6320   // For V64 types, we perform insertion by expanding the value
6321   // to a V128 type and perform the insertion on that.
6322   SDLoc DL(Op);
6323   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6324   EVT WideTy = WideVec.getValueType();
6325
6326   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6327                              Op.getOperand(1), Op.getOperand(2));
6328   // Re-narrow the resultant vector.
6329   return NarrowVector(Node, DAG);
6330 }
6331
6332 SDValue
6333 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6334                                                SelectionDAG &DAG) const {
6335   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6336
6337   // Check for non-constant or out of range lane.
6338   EVT VT = Op.getOperand(0).getValueType();
6339   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6340   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6341     return SDValue();
6342
6343
6344   // Insertion/extraction are legal for V128 types.
6345   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6346       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6347       VT == MVT::v8f16)
6348     return Op;
6349
6350   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6351       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6352     return SDValue();
6353
6354   // For V64 types, we perform extraction by expanding the value
6355   // to a V128 type and perform the extraction on that.
6356   SDLoc DL(Op);
6357   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6358   EVT WideTy = WideVec.getValueType();
6359
6360   EVT ExtrTy = WideTy.getVectorElementType();
6361   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6362     ExtrTy = MVT::i32;
6363
6364   // For extractions, we just return the result directly.
6365   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6366                      Op.getOperand(1));
6367 }
6368
6369 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6370                                                       SelectionDAG &DAG) const {
6371   EVT VT = Op.getOperand(0).getValueType();
6372   SDLoc dl(Op);
6373   // Just in case...
6374   if (!VT.isVector())
6375     return SDValue();
6376
6377   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6378   if (!Cst)
6379     return SDValue();
6380   unsigned Val = Cst->getZExtValue();
6381
6382   unsigned Size = Op.getValueType().getSizeInBits();
6383   if (Val == 0) {
6384     switch (Size) {
6385     case 8:
6386       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6387                                         Op.getOperand(0));
6388     case 16:
6389       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6390                                         Op.getOperand(0));
6391     case 32:
6392       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6393                                         Op.getOperand(0));
6394     case 64:
6395       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6396                                         Op.getOperand(0));
6397     default:
6398       llvm_unreachable("Unexpected vector type in extract_subvector!");
6399     }
6400   }
6401   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6402   // that directly.
6403   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6404     return Op;
6405
6406   return SDValue();
6407 }
6408
6409 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6410                                                EVT VT) const {
6411   if (VT.getVectorNumElements() == 4 &&
6412       (VT.is128BitVector() || VT.is64BitVector())) {
6413     unsigned PFIndexes[4];
6414     for (unsigned i = 0; i != 4; ++i) {
6415       if (M[i] < 0)
6416         PFIndexes[i] = 8;
6417       else
6418         PFIndexes[i] = M[i];
6419     }
6420
6421     // Compute the index in the perfect shuffle table.
6422     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6423                             PFIndexes[2] * 9 + PFIndexes[3];
6424     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6425     unsigned Cost = (PFEntry >> 30);
6426
6427     if (Cost <= 4)
6428       return true;
6429   }
6430
6431   bool DummyBool;
6432   int DummyInt;
6433   unsigned DummyUnsigned;
6434
6435   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6436           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6437           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6438           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6439           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6440           isZIPMask(M, VT, DummyUnsigned) ||
6441           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6442           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6443           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6444           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6445           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6446 }
6447
6448 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6449 /// operand of a vector shift operation, where all the elements of the
6450 /// build_vector must have the same constant integer value.
6451 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6452   // Ignore bit_converts.
6453   while (Op.getOpcode() == ISD::BITCAST)
6454     Op = Op.getOperand(0);
6455   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6456   APInt SplatBits, SplatUndef;
6457   unsigned SplatBitSize;
6458   bool HasAnyUndefs;
6459   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6460                                     HasAnyUndefs, ElementBits) ||
6461       SplatBitSize > ElementBits)
6462     return false;
6463   Cnt = SplatBits.getSExtValue();
6464   return true;
6465 }
6466
6467 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6468 /// operand of a vector shift left operation.  That value must be in the range:
6469 ///   0 <= Value < ElementBits for a left shift; or
6470 ///   0 <= Value <= ElementBits for a long left shift.
6471 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6472   assert(VT.isVector() && "vector shift count is not a vector type");
6473   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6474   if (!getVShiftImm(Op, ElementBits, Cnt))
6475     return false;
6476   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6477 }
6478
6479 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6480 /// operand of a vector shift right operation. The value must be in the range:
6481 ///   1 <= Value <= ElementBits for a right shift; or
6482 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, int64_t &Cnt) {
6483   assert(VT.isVector() && "vector shift count is not a vector type");
6484   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6485   if (!getVShiftImm(Op, ElementBits, Cnt))
6486     return false;
6487   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6488 }
6489
6490 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6491                                                       SelectionDAG &DAG) const {
6492   EVT VT = Op.getValueType();
6493   SDLoc DL(Op);
6494   int64_t Cnt;
6495
6496   if (!Op.getOperand(1).getValueType().isVector())
6497     return Op;
6498   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6499
6500   switch (Op.getOpcode()) {
6501   default:
6502     llvm_unreachable("unexpected shift opcode");
6503
6504   case ISD::SHL:
6505     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6506       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6507                          DAG.getConstant(Cnt, DL, MVT::i32));
6508     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6509                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6510                                        MVT::i32),
6511                        Op.getOperand(0), Op.getOperand(1));
6512   case ISD::SRA:
6513   case ISD::SRL:
6514     // Right shift immediate
6515     if (isVShiftRImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize) {
6516       unsigned Opc =
6517           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6518       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6519                          DAG.getConstant(Cnt, DL, MVT::i32));
6520     }
6521
6522     // Right shift register.  Note, there is not a shift right register
6523     // instruction, but the shift left register instruction takes a signed
6524     // value, where negative numbers specify a right shift.
6525     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6526                                                 : Intrinsic::aarch64_neon_ushl;
6527     // negate the shift amount
6528     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6529     SDValue NegShiftLeft =
6530         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6531                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6532                     NegShift);
6533     return NegShiftLeft;
6534   }
6535
6536   return SDValue();
6537 }
6538
6539 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6540                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6541                                     SDLoc dl, SelectionDAG &DAG) {
6542   EVT SrcVT = LHS.getValueType();
6543   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6544          "function only supposed to emit natural comparisons");
6545
6546   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6547   APInt CnstBits(VT.getSizeInBits(), 0);
6548   APInt UndefBits(VT.getSizeInBits(), 0);
6549   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6550   bool IsZero = IsCnst && (CnstBits == 0);
6551
6552   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6553     switch (CC) {
6554     default:
6555       return SDValue();
6556     case AArch64CC::NE: {
6557       SDValue Fcmeq;
6558       if (IsZero)
6559         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6560       else
6561         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6562       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6563     }
6564     case AArch64CC::EQ:
6565       if (IsZero)
6566         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6567       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6568     case AArch64CC::GE:
6569       if (IsZero)
6570         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6571       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6572     case AArch64CC::GT:
6573       if (IsZero)
6574         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6575       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6576     case AArch64CC::LS:
6577       if (IsZero)
6578         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6579       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6580     case AArch64CC::LT:
6581       if (!NoNans)
6582         return SDValue();
6583     // If we ignore NaNs then we can use to the MI implementation.
6584     // Fallthrough.
6585     case AArch64CC::MI:
6586       if (IsZero)
6587         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6588       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6589     }
6590   }
6591
6592   switch (CC) {
6593   default:
6594     return SDValue();
6595   case AArch64CC::NE: {
6596     SDValue Cmeq;
6597     if (IsZero)
6598       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6599     else
6600       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6601     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6602   }
6603   case AArch64CC::EQ:
6604     if (IsZero)
6605       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6606     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6607   case AArch64CC::GE:
6608     if (IsZero)
6609       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6610     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6611   case AArch64CC::GT:
6612     if (IsZero)
6613       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6614     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6615   case AArch64CC::LE:
6616     if (IsZero)
6617       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6618     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6619   case AArch64CC::LS:
6620     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6621   case AArch64CC::LO:
6622     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6623   case AArch64CC::LT:
6624     if (IsZero)
6625       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6626     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6627   case AArch64CC::HI:
6628     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6629   case AArch64CC::HS:
6630     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6631   }
6632 }
6633
6634 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6635                                            SelectionDAG &DAG) const {
6636   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6637   SDValue LHS = Op.getOperand(0);
6638   SDValue RHS = Op.getOperand(1);
6639   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6640   SDLoc dl(Op);
6641
6642   if (LHS.getValueType().getVectorElementType().isInteger()) {
6643     assert(LHS.getValueType() == RHS.getValueType());
6644     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6645     SDValue Cmp =
6646         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6647     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6648   }
6649
6650   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6651          LHS.getValueType().getVectorElementType() == MVT::f64);
6652
6653   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6654   // clean.  Some of them require two branches to implement.
6655   AArch64CC::CondCode CC1, CC2;
6656   bool ShouldInvert;
6657   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6658
6659   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6660   SDValue Cmp =
6661       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6662   if (!Cmp.getNode())
6663     return SDValue();
6664
6665   if (CC2 != AArch64CC::AL) {
6666     SDValue Cmp2 =
6667         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6668     if (!Cmp2.getNode())
6669       return SDValue();
6670
6671     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6672   }
6673
6674   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6675
6676   if (ShouldInvert)
6677     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6678
6679   return Cmp;
6680 }
6681
6682 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6683 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6684 /// specified in the intrinsic calls.
6685 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6686                                                const CallInst &I,
6687                                                unsigned Intrinsic) const {
6688   auto &DL = I.getModule()->getDataLayout();
6689   switch (Intrinsic) {
6690   case Intrinsic::aarch64_neon_ld2:
6691   case Intrinsic::aarch64_neon_ld3:
6692   case Intrinsic::aarch64_neon_ld4:
6693   case Intrinsic::aarch64_neon_ld1x2:
6694   case Intrinsic::aarch64_neon_ld1x3:
6695   case Intrinsic::aarch64_neon_ld1x4:
6696   case Intrinsic::aarch64_neon_ld2lane:
6697   case Intrinsic::aarch64_neon_ld3lane:
6698   case Intrinsic::aarch64_neon_ld4lane:
6699   case Intrinsic::aarch64_neon_ld2r:
6700   case Intrinsic::aarch64_neon_ld3r:
6701   case Intrinsic::aarch64_neon_ld4r: {
6702     Info.opc = ISD::INTRINSIC_W_CHAIN;
6703     // Conservatively set memVT to the entire set of vectors loaded.
6704     uint64_t NumElts = DL.getTypeAllocSize(I.getType()) / 8;
6705     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6706     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6707     Info.offset = 0;
6708     Info.align = 0;
6709     Info.vol = false; // volatile loads with NEON intrinsics not supported
6710     Info.readMem = true;
6711     Info.writeMem = false;
6712     return true;
6713   }
6714   case Intrinsic::aarch64_neon_st2:
6715   case Intrinsic::aarch64_neon_st3:
6716   case Intrinsic::aarch64_neon_st4:
6717   case Intrinsic::aarch64_neon_st1x2:
6718   case Intrinsic::aarch64_neon_st1x3:
6719   case Intrinsic::aarch64_neon_st1x4:
6720   case Intrinsic::aarch64_neon_st2lane:
6721   case Intrinsic::aarch64_neon_st3lane:
6722   case Intrinsic::aarch64_neon_st4lane: {
6723     Info.opc = ISD::INTRINSIC_VOID;
6724     // Conservatively set memVT to the entire set of vectors stored.
6725     unsigned NumElts = 0;
6726     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6727       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6728       if (!ArgTy->isVectorTy())
6729         break;
6730       NumElts += DL.getTypeAllocSize(ArgTy) / 8;
6731     }
6732     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6733     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6734     Info.offset = 0;
6735     Info.align = 0;
6736     Info.vol = false; // volatile stores with NEON intrinsics not supported
6737     Info.readMem = false;
6738     Info.writeMem = true;
6739     return true;
6740   }
6741   case Intrinsic::aarch64_ldaxr:
6742   case Intrinsic::aarch64_ldxr: {
6743     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6744     Info.opc = ISD::INTRINSIC_W_CHAIN;
6745     Info.memVT = MVT::getVT(PtrTy->getElementType());
6746     Info.ptrVal = I.getArgOperand(0);
6747     Info.offset = 0;
6748     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6749     Info.vol = true;
6750     Info.readMem = true;
6751     Info.writeMem = false;
6752     return true;
6753   }
6754   case Intrinsic::aarch64_stlxr:
6755   case Intrinsic::aarch64_stxr: {
6756     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6757     Info.opc = ISD::INTRINSIC_W_CHAIN;
6758     Info.memVT = MVT::getVT(PtrTy->getElementType());
6759     Info.ptrVal = I.getArgOperand(1);
6760     Info.offset = 0;
6761     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6762     Info.vol = true;
6763     Info.readMem = false;
6764     Info.writeMem = true;
6765     return true;
6766   }
6767   case Intrinsic::aarch64_ldaxp:
6768   case Intrinsic::aarch64_ldxp: {
6769     Info.opc = ISD::INTRINSIC_W_CHAIN;
6770     Info.memVT = MVT::i128;
6771     Info.ptrVal = I.getArgOperand(0);
6772     Info.offset = 0;
6773     Info.align = 16;
6774     Info.vol = true;
6775     Info.readMem = true;
6776     Info.writeMem = false;
6777     return true;
6778   }
6779   case Intrinsic::aarch64_stlxp:
6780   case Intrinsic::aarch64_stxp: {
6781     Info.opc = ISD::INTRINSIC_W_CHAIN;
6782     Info.memVT = MVT::i128;
6783     Info.ptrVal = I.getArgOperand(2);
6784     Info.offset = 0;
6785     Info.align = 16;
6786     Info.vol = true;
6787     Info.readMem = false;
6788     Info.writeMem = true;
6789     return true;
6790   }
6791   default:
6792     break;
6793   }
6794
6795   return false;
6796 }
6797
6798 // Truncations from 64-bit GPR to 32-bit GPR is free.
6799 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6800   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6801     return false;
6802   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6803   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6804   return NumBits1 > NumBits2;
6805 }
6806 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6807   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6808     return false;
6809   unsigned NumBits1 = VT1.getSizeInBits();
6810   unsigned NumBits2 = VT2.getSizeInBits();
6811   return NumBits1 > NumBits2;
6812 }
6813
6814 /// Check if it is profitable to hoist instruction in then/else to if.
6815 /// Not profitable if I and it's user can form a FMA instruction
6816 /// because we prefer FMSUB/FMADD.
6817 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6818   if (I->getOpcode() != Instruction::FMul)
6819     return true;
6820
6821   if (I->getNumUses() != 1)
6822     return true;
6823
6824   Instruction *User = I->user_back();
6825
6826   if (User &&
6827       !(User->getOpcode() == Instruction::FSub ||
6828         User->getOpcode() == Instruction::FAdd))
6829     return true;
6830
6831   const TargetOptions &Options = getTargetMachine().Options;
6832   const DataLayout &DL = I->getModule()->getDataLayout();
6833   EVT VT = getValueType(DL, User->getOperand(0)->getType());
6834
6835   if (isFMAFasterThanFMulAndFAdd(VT) &&
6836       isOperationLegalOrCustom(ISD::FMA, VT) &&
6837       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6838     return false;
6839
6840   return true;
6841 }
6842
6843 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6844 // 64-bit GPR.
6845 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6846   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6847     return false;
6848   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6849   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6850   return NumBits1 == 32 && NumBits2 == 64;
6851 }
6852 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6853   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6854     return false;
6855   unsigned NumBits1 = VT1.getSizeInBits();
6856   unsigned NumBits2 = VT2.getSizeInBits();
6857   return NumBits1 == 32 && NumBits2 == 64;
6858 }
6859
6860 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6861   EVT VT1 = Val.getValueType();
6862   if (isZExtFree(VT1, VT2)) {
6863     return true;
6864   }
6865
6866   if (Val.getOpcode() != ISD::LOAD)
6867     return false;
6868
6869   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6870   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6871           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6872           VT1.getSizeInBits() <= 32);
6873 }
6874
6875 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6876   if (isa<FPExtInst>(Ext))
6877     return false;
6878
6879   // Vector types are next free.
6880   if (Ext->getType()->isVectorTy())
6881     return false;
6882
6883   for (const Use &U : Ext->uses()) {
6884     // The extension is free if we can fold it with a left shift in an
6885     // addressing mode or an arithmetic operation: add, sub, and cmp.
6886
6887     // Is there a shift?
6888     const Instruction *Instr = cast<Instruction>(U.getUser());
6889
6890     // Is this a constant shift?
6891     switch (Instr->getOpcode()) {
6892     case Instruction::Shl:
6893       if (!isa<ConstantInt>(Instr->getOperand(1)))
6894         return false;
6895       break;
6896     case Instruction::GetElementPtr: {
6897       gep_type_iterator GTI = gep_type_begin(Instr);
6898       auto &DL = Ext->getModule()->getDataLayout();
6899       std::advance(GTI, U.getOperandNo());
6900       Type *IdxTy = *GTI;
6901       // This extension will end up with a shift because of the scaling factor.
6902       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6903       // Get the shift amount based on the scaling factor:
6904       // log2(sizeof(IdxTy)) - log2(8).
6905       uint64_t ShiftAmt =
6906           countTrailingZeros(DL.getTypeStoreSizeInBits(IdxTy)) - 3;
6907       // Is the constant foldable in the shift of the addressing mode?
6908       // I.e., shift amount is between 1 and 4 inclusive.
6909       if (ShiftAmt == 0 || ShiftAmt > 4)
6910         return false;
6911       break;
6912     }
6913     case Instruction::Trunc:
6914       // Check if this is a noop.
6915       // trunc(sext ty1 to ty2) to ty1.
6916       if (Instr->getType() == Ext->getOperand(0)->getType())
6917         continue;
6918     // FALL THROUGH.
6919     default:
6920       return false;
6921     }
6922
6923     // At this point we can use the bfm family, so this extension is free
6924     // for that use.
6925   }
6926   return true;
6927 }
6928
6929 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6930                                           unsigned &RequiredAligment) const {
6931   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6932     return false;
6933   // Cyclone supports unaligned accesses.
6934   RequiredAligment = 0;
6935   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6936   return NumBits == 32 || NumBits == 64;
6937 }
6938
6939 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6940                                           unsigned &RequiredAligment) const {
6941   if (!LoadedType.isSimple() ||
6942       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6943     return false;
6944   // Cyclone supports unaligned accesses.
6945   RequiredAligment = 0;
6946   unsigned NumBits = LoadedType.getSizeInBits();
6947   return NumBits == 32 || NumBits == 64;
6948 }
6949
6950 /// \brief Lower an interleaved load into a ldN intrinsic.
6951 ///
6952 /// E.g. Lower an interleaved load (Factor = 2):
6953 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
6954 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
6955 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
6956 ///
6957 ///      Into:
6958 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
6959 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
6960 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
6961 bool AArch64TargetLowering::lowerInterleavedLoad(
6962     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
6963     ArrayRef<unsigned> Indices, unsigned Factor) const {
6964   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
6965          "Invalid interleave factor");
6966   assert(!Shuffles.empty() && "Empty shufflevector input");
6967   assert(Shuffles.size() == Indices.size() &&
6968          "Unmatched number of shufflevectors and indices");
6969
6970   const DataLayout &DL = LI->getModule()->getDataLayout();
6971
6972   VectorType *VecTy = Shuffles[0]->getType();
6973   unsigned VecSize = DL.getTypeAllocSizeInBits(VecTy);
6974
6975   // Skip illegal vector types.
6976   if (VecSize != 64 && VecSize != 128)
6977     return false;
6978
6979   // A pointer vector can not be the return type of the ldN intrinsics. Need to
6980   // load integer vectors first and then convert to pointer vectors.
6981   Type *EltTy = VecTy->getVectorElementType();
6982   if (EltTy->isPointerTy())
6983     VecTy =
6984         VectorType::get(DL.getIntPtrType(EltTy), VecTy->getVectorNumElements());
6985
6986   Type *PtrTy = VecTy->getPointerTo(LI->getPointerAddressSpace());
6987   Type *Tys[2] = {VecTy, PtrTy};
6988   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
6989                                             Intrinsic::aarch64_neon_ld3,
6990                                             Intrinsic::aarch64_neon_ld4};
6991   Function *LdNFunc =
6992       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
6993
6994   IRBuilder<> Builder(LI);
6995   Value *Ptr = Builder.CreateBitCast(LI->getPointerOperand(), PtrTy);
6996
6997   CallInst *LdN = Builder.CreateCall(LdNFunc, Ptr, "ldN");
6998
6999   // Replace uses of each shufflevector with the corresponding vector loaded
7000   // by ldN.
7001   for (unsigned i = 0; i < Shuffles.size(); i++) {
7002     ShuffleVectorInst *SVI = Shuffles[i];
7003     unsigned Index = Indices[i];
7004
7005     Value *SubVec = Builder.CreateExtractValue(LdN, Index);
7006
7007     // Convert the integer vector to pointer vector if the element is pointer.
7008     if (EltTy->isPointerTy())
7009       SubVec = Builder.CreateIntToPtr(SubVec, SVI->getType());
7010
7011     SVI->replaceAllUsesWith(SubVec);
7012   }
7013
7014   return true;
7015 }
7016
7017 /// \brief Get a mask consisting of sequential integers starting from \p Start.
7018 ///
7019 /// I.e. <Start, Start + 1, ..., Start + NumElts - 1>
7020 static Constant *getSequentialMask(IRBuilder<> &Builder, unsigned Start,
7021                                    unsigned NumElts) {
7022   SmallVector<Constant *, 16> Mask;
7023   for (unsigned i = 0; i < NumElts; i++)
7024     Mask.push_back(Builder.getInt32(Start + i));
7025
7026   return ConstantVector::get(Mask);
7027 }
7028
7029 /// \brief Lower an interleaved store into a stN intrinsic.
7030 ///
7031 /// E.g. Lower an interleaved store (Factor = 3):
7032 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
7033 ///                                  <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
7034 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
7035 ///
7036 ///      Into:
7037 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
7038 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
7039 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
7040 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
7041 ///
7042 /// Note that the new shufflevectors will be removed and we'll only generate one
7043 /// st3 instruction in CodeGen.
7044 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
7045                                                   ShuffleVectorInst *SVI,
7046                                                   unsigned Factor) const {
7047   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
7048          "Invalid interleave factor");
7049
7050   VectorType *VecTy = SVI->getType();
7051   assert(VecTy->getVectorNumElements() % Factor == 0 &&
7052          "Invalid interleaved store");
7053
7054   unsigned NumSubElts = VecTy->getVectorNumElements() / Factor;
7055   Type *EltTy = VecTy->getVectorElementType();
7056   VectorType *SubVecTy = VectorType::get(EltTy, NumSubElts);
7057
7058   const DataLayout &DL = SI->getModule()->getDataLayout();
7059   unsigned SubVecSize = DL.getTypeAllocSizeInBits(SubVecTy);
7060
7061   // Skip illegal vector types.
7062   if (SubVecSize != 64 && SubVecSize != 128)
7063     return false;
7064
7065   Value *Op0 = SVI->getOperand(0);
7066   Value *Op1 = SVI->getOperand(1);
7067   IRBuilder<> Builder(SI);
7068
7069   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
7070   // vectors to integer vectors.
7071   if (EltTy->isPointerTy()) {
7072     Type *IntTy = DL.getIntPtrType(EltTy);
7073     unsigned NumOpElts =
7074         dyn_cast<VectorType>(Op0->getType())->getVectorNumElements();
7075
7076     // Convert to the corresponding integer vector.
7077     Type *IntVecTy = VectorType::get(IntTy, NumOpElts);
7078     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
7079     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
7080
7081     SubVecTy = VectorType::get(IntTy, NumSubElts);
7082   }
7083
7084   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
7085   Type *Tys[2] = {SubVecTy, PtrTy};
7086   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
7087                                              Intrinsic::aarch64_neon_st3,
7088                                              Intrinsic::aarch64_neon_st4};
7089   Function *StNFunc =
7090       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
7091
7092   SmallVector<Value *, 5> Ops;
7093
7094   // Split the shufflevector operands into sub vectors for the new stN call.
7095   for (unsigned i = 0; i < Factor; i++)
7096     Ops.push_back(Builder.CreateShuffleVector(
7097         Op0, Op1, getSequentialMask(Builder, NumSubElts * i, NumSubElts)));
7098
7099   Ops.push_back(Builder.CreateBitCast(SI->getPointerOperand(), PtrTy));
7100   Builder.CreateCall(StNFunc, Ops);
7101   return true;
7102 }
7103
7104 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
7105                        unsigned AlignCheck) {
7106   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
7107           (DstAlign == 0 || DstAlign % AlignCheck == 0));
7108 }
7109
7110 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
7111                                                unsigned SrcAlign, bool IsMemset,
7112                                                bool ZeroMemset,
7113                                                bool MemcpyStrSrc,
7114                                                MachineFunction &MF) const {
7115   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
7116   // instruction to materialize the v2i64 zero and one store (with restrictive
7117   // addressing mode). Just do two i64 store of zero-registers.
7118   bool Fast;
7119   const Function *F = MF.getFunction();
7120   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
7121       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
7122       (memOpAlign(SrcAlign, DstAlign, 16) ||
7123        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
7124     return MVT::f128;
7125
7126   if (Size >= 8 &&
7127       (memOpAlign(SrcAlign, DstAlign, 8) ||
7128        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
7129     return MVT::i64;
7130
7131   if (Size >= 4 &&
7132       (memOpAlign(SrcAlign, DstAlign, 4) ||
7133        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
7134     return MVT::i32;
7135
7136   return MVT::Other;
7137 }
7138
7139 // 12-bit optionally shifted immediates are legal for adds.
7140 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
7141   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
7142     return true;
7143   return false;
7144 }
7145
7146 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
7147 // immediates is the same as for an add or a sub.
7148 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
7149   if (Immed < 0)
7150     Immed *= -1;
7151   return isLegalAddImmediate(Immed);
7152 }
7153
7154 /// isLegalAddressingMode - Return true if the addressing mode represented
7155 /// by AM is legal for this target, for a load/store of the specified type.
7156 bool AArch64TargetLowering::isLegalAddressingMode(const DataLayout &DL,
7157                                                   const AddrMode &AM, Type *Ty,
7158                                                   unsigned AS) const {
7159   // AArch64 has five basic addressing modes:
7160   //  reg
7161   //  reg + 9-bit signed offset
7162   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
7163   //  reg1 + reg2
7164   //  reg + SIZE_IN_BYTES * reg
7165
7166   // No global is ever allowed as a base.
7167   if (AM.BaseGV)
7168     return false;
7169
7170   // No reg+reg+imm addressing.
7171   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
7172     return false;
7173
7174   // check reg + imm case:
7175   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
7176   uint64_t NumBytes = 0;
7177   if (Ty->isSized()) {
7178     uint64_t NumBits = DL.getTypeSizeInBits(Ty);
7179     NumBytes = NumBits / 8;
7180     if (!isPowerOf2_64(NumBits))
7181       NumBytes = 0;
7182   }
7183
7184   if (!AM.Scale) {
7185     int64_t Offset = AM.BaseOffs;
7186
7187     // 9-bit signed offset
7188     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
7189       return true;
7190
7191     // 12-bit unsigned offset
7192     unsigned shift = Log2_64(NumBytes);
7193     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
7194         // Must be a multiple of NumBytes (NumBytes is a power of 2)
7195         (Offset >> shift) << shift == Offset)
7196       return true;
7197     return false;
7198   }
7199
7200   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
7201
7202   if (!AM.Scale || AM.Scale == 1 ||
7203       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
7204     return true;
7205   return false;
7206 }
7207
7208 int AArch64TargetLowering::getScalingFactorCost(const DataLayout &DL,
7209                                                 const AddrMode &AM, Type *Ty,
7210                                                 unsigned AS) const {
7211   // Scaling factors are not free at all.
7212   // Operands                     | Rt Latency
7213   // -------------------------------------------
7214   // Rt, [Xn, Xm]                 | 4
7215   // -------------------------------------------
7216   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
7217   // Rt, [Xn, Wm, <extend> #imm]  |
7218   if (isLegalAddressingMode(DL, AM, Ty, AS))
7219     // Scale represents reg2 * scale, thus account for 1 if
7220     // it is not equal to 0 or 1.
7221     return AM.Scale != 0 && AM.Scale != 1;
7222   return -1;
7223 }
7224
7225 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
7226   VT = VT.getScalarType();
7227
7228   if (!VT.isSimple())
7229     return false;
7230
7231   switch (VT.getSimpleVT().SimpleTy) {
7232   case MVT::f32:
7233   case MVT::f64:
7234     return true;
7235   default:
7236     break;
7237   }
7238
7239   return false;
7240 }
7241
7242 const MCPhysReg *
7243 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
7244   // LR is a callee-save register, but we must treat it as clobbered by any call
7245   // site. Hence we include LR in the scratch registers, which are in turn added
7246   // as implicit-defs for stackmaps and patchpoints.
7247   static const MCPhysReg ScratchRegs[] = {
7248     AArch64::X16, AArch64::X17, AArch64::LR, 0
7249   };
7250   return ScratchRegs;
7251 }
7252
7253 bool
7254 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
7255   EVT VT = N->getValueType(0);
7256     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
7257     // it with shift to let it be lowered to UBFX.
7258   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
7259       isa<ConstantSDNode>(N->getOperand(1))) {
7260     uint64_t TruncMask = N->getConstantOperandVal(1);
7261     if (isMask_64(TruncMask) &&
7262       N->getOperand(0).getOpcode() == ISD::SRL &&
7263       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
7264       return false;
7265   }
7266   return true;
7267 }
7268
7269 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
7270                                                               Type *Ty) const {
7271   assert(Ty->isIntegerTy());
7272
7273   unsigned BitSize = Ty->getPrimitiveSizeInBits();
7274   if (BitSize == 0)
7275     return false;
7276
7277   int64_t Val = Imm.getSExtValue();
7278   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
7279     return true;
7280
7281   if ((int64_t)Val < 0)
7282     Val = ~Val;
7283   if (BitSize == 32)
7284     Val &= (1LL << 32) - 1;
7285
7286   unsigned LZ = countLeadingZeros((uint64_t)Val);
7287   unsigned Shift = (63 - LZ) / 16;
7288   // MOVZ is free so return true for one or fewer MOVK.
7289   return Shift < 3;
7290 }
7291
7292 // Generate SUBS and CSEL for integer abs.
7293 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
7294   EVT VT = N->getValueType(0);
7295
7296   SDValue N0 = N->getOperand(0);
7297   SDValue N1 = N->getOperand(1);
7298   SDLoc DL(N);
7299
7300   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
7301   // and change it to SUB and CSEL.
7302   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
7303       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
7304       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
7305     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
7306       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
7307         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
7308                                   N0.getOperand(0));
7309         // Generate SUBS & CSEL.
7310         SDValue Cmp =
7311             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
7312                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
7313         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
7314                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
7315                            SDValue(Cmp.getNode(), 1));
7316       }
7317   return SDValue();
7318 }
7319
7320 // performXorCombine - Attempts to handle integer ABS.
7321 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
7322                                  TargetLowering::DAGCombinerInfo &DCI,
7323                                  const AArch64Subtarget *Subtarget) {
7324   if (DCI.isBeforeLegalizeOps())
7325     return SDValue();
7326
7327   return performIntegerAbsCombine(N, DAG);
7328 }
7329
7330 SDValue
7331 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
7332                                      SelectionDAG &DAG,
7333                                      std::vector<SDNode *> *Created) const {
7334   // fold (sdiv X, pow2)
7335   EVT VT = N->getValueType(0);
7336   if ((VT != MVT::i32 && VT != MVT::i64) ||
7337       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
7338     return SDValue();
7339
7340   SDLoc DL(N);
7341   SDValue N0 = N->getOperand(0);
7342   unsigned Lg2 = Divisor.countTrailingZeros();
7343   SDValue Zero = DAG.getConstant(0, DL, VT);
7344   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
7345
7346   // Add (N0 < 0) ? Pow2 - 1 : 0;
7347   SDValue CCVal;
7348   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
7349   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
7350   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
7351
7352   if (Created) {
7353     Created->push_back(Cmp.getNode());
7354     Created->push_back(Add.getNode());
7355     Created->push_back(CSel.getNode());
7356   }
7357
7358   // Divide by pow2.
7359   SDValue SRA =
7360       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
7361
7362   // If we're dividing by a positive value, we're done.  Otherwise, we must
7363   // negate the result.
7364   if (Divisor.isNonNegative())
7365     return SRA;
7366
7367   if (Created)
7368     Created->push_back(SRA.getNode());
7369   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
7370 }
7371
7372 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
7373                                  TargetLowering::DAGCombinerInfo &DCI,
7374                                  const AArch64Subtarget *Subtarget) {
7375   if (DCI.isBeforeLegalizeOps())
7376     return SDValue();
7377
7378   // Multiplication of a power of two plus/minus one can be done more
7379   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
7380   // future CPUs have a cheaper MADD instruction, this may need to be
7381   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
7382   // 64-bit is 5 cycles, so this is always a win.
7383   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
7384     APInt Value = C->getAPIntValue();
7385     EVT VT = N->getValueType(0);
7386     SDLoc DL(N);
7387     if (Value.isNonNegative()) {
7388       // (mul x, 2^N + 1) => (add (shl x, N), x)
7389       APInt VM1 = Value - 1;
7390       if (VM1.isPowerOf2()) {
7391         SDValue ShiftedVal =
7392             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7393                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
7394         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
7395                            N->getOperand(0));
7396       }
7397       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7398       APInt VP1 = Value + 1;
7399       if (VP1.isPowerOf2()) {
7400         SDValue ShiftedVal =
7401             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7402                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
7403         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
7404                            N->getOperand(0));
7405       }
7406     } else {
7407       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7408       APInt VNP1 = -Value + 1;
7409       if (VNP1.isPowerOf2()) {
7410         SDValue ShiftedVal =
7411             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7412                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
7413         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
7414                            ShiftedVal);
7415       }
7416       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7417       APInt VNM1 = -Value - 1;
7418       if (VNM1.isPowerOf2()) {
7419         SDValue ShiftedVal =
7420             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7421                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7422         SDValue Add =
7423             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7424         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7425       }
7426     }
7427   }
7428   return SDValue();
7429 }
7430
7431 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7432                                                          SelectionDAG &DAG) {
7433   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7434   // optimize away operation when it's from a constant.
7435   //
7436   // The general transformation is:
7437   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7438   //       AND(VECTOR_CMP(x,y), constant2)
7439   //    constant2 = UNARYOP(constant)
7440
7441   // Early exit if this isn't a vector operation, the operand of the
7442   // unary operation isn't a bitwise AND, or if the sizes of the operations
7443   // aren't the same.
7444   EVT VT = N->getValueType(0);
7445   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7446       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7447       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7448     return SDValue();
7449
7450   // Now check that the other operand of the AND is a constant. We could
7451   // make the transformation for non-constant splats as well, but it's unclear
7452   // that would be a benefit as it would not eliminate any operations, just
7453   // perform one more step in scalar code before moving to the vector unit.
7454   if (BuildVectorSDNode *BV =
7455           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7456     // Bail out if the vector isn't a constant.
7457     if (!BV->isConstant())
7458       return SDValue();
7459
7460     // Everything checks out. Build up the new and improved node.
7461     SDLoc DL(N);
7462     EVT IntVT = BV->getValueType(0);
7463     // Create a new constant of the appropriate type for the transformed
7464     // DAG.
7465     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7466     // The AND node needs bitcasts to/from an integer vector type around it.
7467     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7468     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7469                                  N->getOperand(0)->getOperand(0), MaskConst);
7470     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7471     return Res;
7472   }
7473
7474   return SDValue();
7475 }
7476
7477 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7478                                      const AArch64Subtarget *Subtarget) {
7479   // First try to optimize away the conversion when it's conditionally from
7480   // a constant. Vectors only.
7481   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
7482     return Res;
7483
7484   EVT VT = N->getValueType(0);
7485   if (VT != MVT::f32 && VT != MVT::f64)
7486     return SDValue();
7487
7488   // Only optimize when the source and destination types have the same width.
7489   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7490     return SDValue();
7491
7492   // If the result of an integer load is only used by an integer-to-float
7493   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7494   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7495   SDValue N0 = N->getOperand(0);
7496   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7497       // Do not change the width of a volatile load.
7498       !cast<LoadSDNode>(N0)->isVolatile()) {
7499     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7500     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7501                                LN0->getPointerInfo(), LN0->isVolatile(),
7502                                LN0->isNonTemporal(), LN0->isInvariant(),
7503                                LN0->getAlignment());
7504
7505     // Make sure successors of the original load stay after it by updating them
7506     // to use the new Chain.
7507     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7508
7509     unsigned Opcode =
7510         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7511     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7512   }
7513
7514   return SDValue();
7515 }
7516
7517 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7518 /// searches for and classifies those shifts.
7519 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7520                          bool &FromHi) {
7521   if (N.getOpcode() == ISD::SHL)
7522     FromHi = false;
7523   else if (N.getOpcode() == ISD::SRL)
7524     FromHi = true;
7525   else
7526     return false;
7527
7528   if (!isa<ConstantSDNode>(N.getOperand(1)))
7529     return false;
7530
7531   ShiftAmount = N->getConstantOperandVal(1);
7532   Src = N->getOperand(0);
7533   return true;
7534 }
7535
7536 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7537 /// registers viewed as a high/low pair. This function looks for the pattern:
7538 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7539 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7540 /// independent.
7541 static SDValue tryCombineToEXTR(SDNode *N,
7542                                 TargetLowering::DAGCombinerInfo &DCI) {
7543   SelectionDAG &DAG = DCI.DAG;
7544   SDLoc DL(N);
7545   EVT VT = N->getValueType(0);
7546
7547   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7548
7549   if (VT != MVT::i32 && VT != MVT::i64)
7550     return SDValue();
7551
7552   SDValue LHS;
7553   uint32_t ShiftLHS = 0;
7554   bool LHSFromHi = 0;
7555   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7556     return SDValue();
7557
7558   SDValue RHS;
7559   uint32_t ShiftRHS = 0;
7560   bool RHSFromHi = 0;
7561   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7562     return SDValue();
7563
7564   // If they're both trying to come from the high part of the register, they're
7565   // not really an EXTR.
7566   if (LHSFromHi == RHSFromHi)
7567     return SDValue();
7568
7569   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7570     return SDValue();
7571
7572   if (LHSFromHi) {
7573     std::swap(LHS, RHS);
7574     std::swap(ShiftLHS, ShiftRHS);
7575   }
7576
7577   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7578                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7579 }
7580
7581 static SDValue tryCombineToBSL(SDNode *N,
7582                                 TargetLowering::DAGCombinerInfo &DCI) {
7583   EVT VT = N->getValueType(0);
7584   SelectionDAG &DAG = DCI.DAG;
7585   SDLoc DL(N);
7586
7587   if (!VT.isVector())
7588     return SDValue();
7589
7590   SDValue N0 = N->getOperand(0);
7591   if (N0.getOpcode() != ISD::AND)
7592     return SDValue();
7593
7594   SDValue N1 = N->getOperand(1);
7595   if (N1.getOpcode() != ISD::AND)
7596     return SDValue();
7597
7598   // We only have to look for constant vectors here since the general, variable
7599   // case can be handled in TableGen.
7600   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7601   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7602   for (int i = 1; i >= 0; --i)
7603     for (int j = 1; j >= 0; --j) {
7604       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7605       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7606       if (!BVN0 || !BVN1)
7607         continue;
7608
7609       bool FoundMatch = true;
7610       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7611         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7612         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7613         if (!CN0 || !CN1 ||
7614             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7615           FoundMatch = false;
7616           break;
7617         }
7618       }
7619
7620       if (FoundMatch)
7621         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7622                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7623     }
7624
7625   return SDValue();
7626 }
7627
7628 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7629                                 const AArch64Subtarget *Subtarget) {
7630   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7631   if (!EnableAArch64ExtrGeneration)
7632     return SDValue();
7633   SelectionDAG &DAG = DCI.DAG;
7634   EVT VT = N->getValueType(0);
7635
7636   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7637     return SDValue();
7638
7639   SDValue Res = tryCombineToEXTR(N, DCI);
7640   if (Res.getNode())
7641     return Res;
7642
7643   Res = tryCombineToBSL(N, DCI);
7644   if (Res.getNode())
7645     return Res;
7646
7647   return SDValue();
7648 }
7649
7650 static SDValue performBitcastCombine(SDNode *N,
7651                                      TargetLowering::DAGCombinerInfo &DCI,
7652                                      SelectionDAG &DAG) {
7653   // Wait 'til after everything is legalized to try this. That way we have
7654   // legal vector types and such.
7655   if (DCI.isBeforeLegalizeOps())
7656     return SDValue();
7657
7658   // Remove extraneous bitcasts around an extract_subvector.
7659   // For example,
7660   //    (v4i16 (bitconvert
7661   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7662   //  becomes
7663   //    (extract_subvector ((v8i16 ...), (i64 4)))
7664
7665   // Only interested in 64-bit vectors as the ultimate result.
7666   EVT VT = N->getValueType(0);
7667   if (!VT.isVector())
7668     return SDValue();
7669   if (VT.getSimpleVT().getSizeInBits() != 64)
7670     return SDValue();
7671   // Is the operand an extract_subvector starting at the beginning or halfway
7672   // point of the vector? A low half may also come through as an
7673   // EXTRACT_SUBREG, so look for that, too.
7674   SDValue Op0 = N->getOperand(0);
7675   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7676       !(Op0->isMachineOpcode() &&
7677         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7678     return SDValue();
7679   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7680   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7681     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7682       return SDValue();
7683   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7684     if (idx != AArch64::dsub)
7685       return SDValue();
7686     // The dsub reference is equivalent to a lane zero subvector reference.
7687     idx = 0;
7688   }
7689   // Look through the bitcast of the input to the extract.
7690   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7691     return SDValue();
7692   SDValue Source = Op0->getOperand(0)->getOperand(0);
7693   // If the source type has twice the number of elements as our destination
7694   // type, we know this is an extract of the high or low half of the vector.
7695   EVT SVT = Source->getValueType(0);
7696   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7697     return SDValue();
7698
7699   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7700
7701   // Create the simplified form to just extract the low or high half of the
7702   // vector directly rather than bothering with the bitcasts.
7703   SDLoc dl(N);
7704   unsigned NumElements = VT.getVectorNumElements();
7705   if (idx) {
7706     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7707     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7708   } else {
7709     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7710     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7711                                       Source, SubReg),
7712                    0);
7713   }
7714 }
7715
7716 static SDValue performConcatVectorsCombine(SDNode *N,
7717                                            TargetLowering::DAGCombinerInfo &DCI,
7718                                            SelectionDAG &DAG) {
7719   SDLoc dl(N);
7720   EVT VT = N->getValueType(0);
7721   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7722
7723   // Optimize concat_vectors of truncated vectors, where the intermediate
7724   // type is illegal, to avoid said illegality,  e.g.,
7725   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7726   //                          (v2i16 (truncate (v2i64)))))
7727   // ->
7728   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7729   //                                    (v4i32 (bitcast (v2i64))),
7730   //                                    <0, 2, 4, 6>)))
7731   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7732   // on both input and result type, so we might generate worse code.
7733   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7734   if (N->getNumOperands() == 2 &&
7735       N0->getOpcode() == ISD::TRUNCATE &&
7736       N1->getOpcode() == ISD::TRUNCATE) {
7737     SDValue N00 = N0->getOperand(0);
7738     SDValue N10 = N1->getOperand(0);
7739     EVT N00VT = N00.getValueType();
7740
7741     if (N00VT == N10.getValueType() &&
7742         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7743         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7744       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7745       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7746       for (size_t i = 0; i < Mask.size(); ++i)
7747         Mask[i] = i * 2;
7748       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7749                          DAG.getVectorShuffle(
7750                              MidVT, dl,
7751                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7752                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7753     }
7754   }
7755
7756   // Wait 'til after everything is legalized to try this. That way we have
7757   // legal vector types and such.
7758   if (DCI.isBeforeLegalizeOps())
7759     return SDValue();
7760
7761   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7762   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7763   // canonicalise to that.
7764   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7765     assert(VT.getVectorElementType().getSizeInBits() == 64);
7766     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7767                        DAG.getConstant(0, dl, MVT::i64));
7768   }
7769
7770   // Canonicalise concat_vectors so that the right-hand vector has as few
7771   // bit-casts as possible before its real operation. The primary matching
7772   // destination for these operations will be the narrowing "2" instructions,
7773   // which depend on the operation being performed on this right-hand vector.
7774   // For example,
7775   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7776   // becomes
7777   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7778
7779   if (N1->getOpcode() != ISD::BITCAST)
7780     return SDValue();
7781   SDValue RHS = N1->getOperand(0);
7782   MVT RHSTy = RHS.getValueType().getSimpleVT();
7783   // If the RHS is not a vector, this is not the pattern we're looking for.
7784   if (!RHSTy.isVector())
7785     return SDValue();
7786
7787   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7788
7789   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7790                                   RHSTy.getVectorNumElements() * 2);
7791   return DAG.getNode(ISD::BITCAST, dl, VT,
7792                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7793                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7794                                  RHS));
7795 }
7796
7797 static SDValue tryCombineFixedPointConvert(SDNode *N,
7798                                            TargetLowering::DAGCombinerInfo &DCI,
7799                                            SelectionDAG &DAG) {
7800   // Wait 'til after everything is legalized to try this. That way we have
7801   // legal vector types and such.
7802   if (DCI.isBeforeLegalizeOps())
7803     return SDValue();
7804   // Transform a scalar conversion of a value from a lane extract into a
7805   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7806   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7807   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7808   //
7809   // The second form interacts better with instruction selection and the
7810   // register allocator to avoid cross-class register copies that aren't
7811   // coalescable due to a lane reference.
7812
7813   // Check the operand and see if it originates from a lane extract.
7814   SDValue Op1 = N->getOperand(1);
7815   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7816     // Yep, no additional predication needed. Perform the transform.
7817     SDValue IID = N->getOperand(0);
7818     SDValue Shift = N->getOperand(2);
7819     SDValue Vec = Op1.getOperand(0);
7820     SDValue Lane = Op1.getOperand(1);
7821     EVT ResTy = N->getValueType(0);
7822     EVT VecResTy;
7823     SDLoc DL(N);
7824
7825     // The vector width should be 128 bits by the time we get here, even
7826     // if it started as 64 bits (the extract_vector handling will have
7827     // done so).
7828     assert(Vec.getValueType().getSizeInBits() == 128 &&
7829            "unexpected vector size on extract_vector_elt!");
7830     if (Vec.getValueType() == MVT::v4i32)
7831       VecResTy = MVT::v4f32;
7832     else if (Vec.getValueType() == MVT::v2i64)
7833       VecResTy = MVT::v2f64;
7834     else
7835       llvm_unreachable("unexpected vector type!");
7836
7837     SDValue Convert =
7838         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7839     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7840   }
7841   return SDValue();
7842 }
7843
7844 // AArch64 high-vector "long" operations are formed by performing the non-high
7845 // version on an extract_subvector of each operand which gets the high half:
7846 //
7847 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7848 //
7849 // However, there are cases which don't have an extract_high explicitly, but
7850 // have another operation that can be made compatible with one for free. For
7851 // example:
7852 //
7853 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7854 //
7855 // This routine does the actual conversion of such DUPs, once outer routines
7856 // have determined that everything else is in order.
7857 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
7858 // similarly here.
7859 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7860   switch (N.getOpcode()) {
7861   case AArch64ISD::DUP:
7862   case AArch64ISD::DUPLANE8:
7863   case AArch64ISD::DUPLANE16:
7864   case AArch64ISD::DUPLANE32:
7865   case AArch64ISD::DUPLANE64:
7866   case AArch64ISD::MOVI:
7867   case AArch64ISD::MOVIshift:
7868   case AArch64ISD::MOVIedit:
7869   case AArch64ISD::MOVImsl:
7870   case AArch64ISD::MVNIshift:
7871   case AArch64ISD::MVNImsl:
7872     break;
7873   default:
7874     // FMOV could be supported, but isn't very useful, as it would only occur
7875     // if you passed a bitcast' floating point immediate to an eligible long
7876     // integer op (addl, smull, ...).
7877     return SDValue();
7878   }
7879
7880   MVT NarrowTy = N.getSimpleValueType();
7881   if (!NarrowTy.is64BitVector())
7882     return SDValue();
7883
7884   MVT ElementTy = NarrowTy.getVectorElementType();
7885   unsigned NumElems = NarrowTy.getVectorNumElements();
7886   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7887
7888   SDLoc dl(N);
7889   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
7890                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
7891                      DAG.getConstant(NumElems, dl, MVT::i64));
7892 }
7893
7894 static bool isEssentiallyExtractSubvector(SDValue N) {
7895   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7896     return true;
7897
7898   return N.getOpcode() == ISD::BITCAST &&
7899          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7900 }
7901
7902 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7903 struct GenericSetCCInfo {
7904   const SDValue *Opnd0;
7905   const SDValue *Opnd1;
7906   ISD::CondCode CC;
7907 };
7908
7909 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7910 struct AArch64SetCCInfo {
7911   const SDValue *Cmp;
7912   AArch64CC::CondCode CC;
7913 };
7914
7915 /// \brief Helper structure to keep track of SetCC information.
7916 union SetCCInfo {
7917   GenericSetCCInfo Generic;
7918   AArch64SetCCInfo AArch64;
7919 };
7920
7921 /// \brief Helper structure to be able to read SetCC information.  If set to
7922 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7923 /// GenericSetCCInfo.
7924 struct SetCCInfoAndKind {
7925   SetCCInfo Info;
7926   bool IsAArch64;
7927 };
7928
7929 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7930 /// an
7931 /// AArch64 lowered one.
7932 /// \p SetCCInfo is filled accordingly.
7933 /// \post SetCCInfo is meanginfull only when this function returns true.
7934 /// \return True when Op is a kind of SET_CC operation.
7935 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7936   // If this is a setcc, this is straight forward.
7937   if (Op.getOpcode() == ISD::SETCC) {
7938     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7939     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7940     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7941     SetCCInfo.IsAArch64 = false;
7942     return true;
7943   }
7944   // Otherwise, check if this is a matching csel instruction.
7945   // In other words:
7946   // - csel 1, 0, cc
7947   // - csel 0, 1, !cc
7948   if (Op.getOpcode() != AArch64ISD::CSEL)
7949     return false;
7950   // Set the information about the operands.
7951   // TODO: we want the operands of the Cmp not the csel
7952   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7953   SetCCInfo.IsAArch64 = true;
7954   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7955       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7956
7957   // Check that the operands matches the constraints:
7958   // (1) Both operands must be constants.
7959   // (2) One must be 1 and the other must be 0.
7960   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7961   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7962
7963   // Check (1).
7964   if (!TValue || !FValue)
7965     return false;
7966
7967   // Check (2).
7968   if (!TValue->isOne()) {
7969     // Update the comparison when we are interested in !cc.
7970     std::swap(TValue, FValue);
7971     SetCCInfo.Info.AArch64.CC =
7972         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7973   }
7974   return TValue->isOne() && FValue->isNullValue();
7975 }
7976
7977 // Returns true if Op is setcc or zext of setcc.
7978 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7979   if (isSetCC(Op, Info))
7980     return true;
7981   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7982     isSetCC(Op->getOperand(0), Info));
7983 }
7984
7985 // The folding we want to perform is:
7986 // (add x, [zext] (setcc cc ...) )
7987 //   -->
7988 // (csel x, (add x, 1), !cc ...)
7989 //
7990 // The latter will get matched to a CSINC instruction.
7991 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7992   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7993   SDValue LHS = Op->getOperand(0);
7994   SDValue RHS = Op->getOperand(1);
7995   SetCCInfoAndKind InfoAndKind;
7996
7997   // If neither operand is a SET_CC, give up.
7998   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7999     std::swap(LHS, RHS);
8000     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
8001       return SDValue();
8002   }
8003
8004   // FIXME: This could be generatized to work for FP comparisons.
8005   EVT CmpVT = InfoAndKind.IsAArch64
8006                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
8007                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
8008   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
8009     return SDValue();
8010
8011   SDValue CCVal;
8012   SDValue Cmp;
8013   SDLoc dl(Op);
8014   if (InfoAndKind.IsAArch64) {
8015     CCVal = DAG.getConstant(
8016         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
8017         MVT::i32);
8018     Cmp = *InfoAndKind.Info.AArch64.Cmp;
8019   } else
8020     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
8021                       *InfoAndKind.Info.Generic.Opnd1,
8022                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
8023                       CCVal, DAG, dl);
8024
8025   EVT VT = Op->getValueType(0);
8026   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
8027   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
8028 }
8029
8030 // The basic add/sub long vector instructions have variants with "2" on the end
8031 // which act on the high-half of their inputs. They are normally matched by
8032 // patterns like:
8033 //
8034 // (add (zeroext (extract_high LHS)),
8035 //      (zeroext (extract_high RHS)))
8036 // -> uaddl2 vD, vN, vM
8037 //
8038 // However, if one of the extracts is something like a duplicate, this
8039 // instruction can still be used profitably. This function puts the DAG into a
8040 // more appropriate form for those patterns to trigger.
8041 static SDValue performAddSubLongCombine(SDNode *N,
8042                                         TargetLowering::DAGCombinerInfo &DCI,
8043                                         SelectionDAG &DAG) {
8044   if (DCI.isBeforeLegalizeOps())
8045     return SDValue();
8046
8047   MVT VT = N->getSimpleValueType(0);
8048   if (!VT.is128BitVector()) {
8049     if (N->getOpcode() == ISD::ADD)
8050       return performSetccAddFolding(N, DAG);
8051     return SDValue();
8052   }
8053
8054   // Make sure both branches are extended in the same way.
8055   SDValue LHS = N->getOperand(0);
8056   SDValue RHS = N->getOperand(1);
8057   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
8058        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
8059       LHS.getOpcode() != RHS.getOpcode())
8060     return SDValue();
8061
8062   unsigned ExtType = LHS.getOpcode();
8063
8064   // It's not worth doing if at least one of the inputs isn't already an
8065   // extract, but we don't know which it'll be so we have to try both.
8066   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
8067     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
8068     if (!RHS.getNode())
8069       return SDValue();
8070
8071     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
8072   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
8073     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
8074     if (!LHS.getNode())
8075       return SDValue();
8076
8077     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
8078   }
8079
8080   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
8081 }
8082
8083 // Massage DAGs which we can use the high-half "long" operations on into
8084 // something isel will recognize better. E.g.
8085 //
8086 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
8087 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
8088 //                     (extract_high (v2i64 (dup128 scalar)))))
8089 //
8090 static SDValue tryCombineLongOpWithDup(SDNode *N,
8091                                        TargetLowering::DAGCombinerInfo &DCI,
8092                                        SelectionDAG &DAG) {
8093   if (DCI.isBeforeLegalizeOps())
8094     return SDValue();
8095
8096   bool IsIntrinsic = N->getOpcode() == ISD::INTRINSIC_WO_CHAIN;
8097   SDValue LHS = N->getOperand(IsIntrinsic ? 1 : 0);
8098   SDValue RHS = N->getOperand(IsIntrinsic ? 2 : 1);
8099   assert(LHS.getValueType().is64BitVector() &&
8100          RHS.getValueType().is64BitVector() &&
8101          "unexpected shape for long operation");
8102
8103   // Either node could be a DUP, but it's not worth doing both of them (you'd
8104   // just as well use the non-high version) so look for a corresponding extract
8105   // operation on the other "wing".
8106   if (isEssentiallyExtractSubvector(LHS)) {
8107     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
8108     if (!RHS.getNode())
8109       return SDValue();
8110   } else if (isEssentiallyExtractSubvector(RHS)) {
8111     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
8112     if (!LHS.getNode())
8113       return SDValue();
8114   }
8115
8116   // N could either be an intrinsic or a sabsdiff/uabsdiff node.
8117   if (IsIntrinsic)
8118     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
8119                        N->getOperand(0), LHS, RHS);
8120   else
8121     return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
8122                        LHS, RHS);
8123 }
8124
8125 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
8126   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
8127   unsigned ElemBits = ElemTy.getSizeInBits();
8128
8129   int64_t ShiftAmount;
8130   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
8131     APInt SplatValue, SplatUndef;
8132     unsigned SplatBitSize;
8133     bool HasAnyUndefs;
8134     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
8135                               HasAnyUndefs, ElemBits) ||
8136         SplatBitSize != ElemBits)
8137       return SDValue();
8138
8139     ShiftAmount = SplatValue.getSExtValue();
8140   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
8141     ShiftAmount = CVN->getSExtValue();
8142   } else
8143     return SDValue();
8144
8145   unsigned Opcode;
8146   bool IsRightShift;
8147   switch (IID) {
8148   default:
8149     llvm_unreachable("Unknown shift intrinsic");
8150   case Intrinsic::aarch64_neon_sqshl:
8151     Opcode = AArch64ISD::SQSHL_I;
8152     IsRightShift = false;
8153     break;
8154   case Intrinsic::aarch64_neon_uqshl:
8155     Opcode = AArch64ISD::UQSHL_I;
8156     IsRightShift = false;
8157     break;
8158   case Intrinsic::aarch64_neon_srshl:
8159     Opcode = AArch64ISD::SRSHR_I;
8160     IsRightShift = true;
8161     break;
8162   case Intrinsic::aarch64_neon_urshl:
8163     Opcode = AArch64ISD::URSHR_I;
8164     IsRightShift = true;
8165     break;
8166   case Intrinsic::aarch64_neon_sqshlu:
8167     Opcode = AArch64ISD::SQSHLU_I;
8168     IsRightShift = false;
8169     break;
8170   }
8171
8172   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
8173     SDLoc dl(N);
8174     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8175                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
8176   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
8177     SDLoc dl(N);
8178     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8179                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
8180   }
8181
8182   return SDValue();
8183 }
8184
8185 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
8186 // the intrinsics must be legal and take an i32, this means there's almost
8187 // certainly going to be a zext in the DAG which we can eliminate.
8188 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
8189   SDValue AndN = N->getOperand(2);
8190   if (AndN.getOpcode() != ISD::AND)
8191     return SDValue();
8192
8193   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
8194   if (!CMask || CMask->getZExtValue() != Mask)
8195     return SDValue();
8196
8197   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
8198                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
8199 }
8200
8201 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
8202                                            SelectionDAG &DAG) {
8203   SDLoc dl(N);
8204   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
8205                      DAG.getNode(Opc, dl,
8206                                  N->getOperand(1).getSimpleValueType(),
8207                                  N->getOperand(1)),
8208                      DAG.getConstant(0, dl, MVT::i64));
8209 }
8210
8211 static SDValue performIntrinsicCombine(SDNode *N,
8212                                        TargetLowering::DAGCombinerInfo &DCI,
8213                                        const AArch64Subtarget *Subtarget) {
8214   SelectionDAG &DAG = DCI.DAG;
8215   unsigned IID = getIntrinsicID(N);
8216   switch (IID) {
8217   default:
8218     break;
8219   case Intrinsic::aarch64_neon_vcvtfxs2fp:
8220   case Intrinsic::aarch64_neon_vcvtfxu2fp:
8221     return tryCombineFixedPointConvert(N, DCI, DAG);
8222   case Intrinsic::aarch64_neon_saddv:
8223     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
8224   case Intrinsic::aarch64_neon_uaddv:
8225     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
8226   case Intrinsic::aarch64_neon_sminv:
8227     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
8228   case Intrinsic::aarch64_neon_uminv:
8229     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
8230   case Intrinsic::aarch64_neon_smaxv:
8231     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
8232   case Intrinsic::aarch64_neon_umaxv:
8233     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
8234   case Intrinsic::aarch64_neon_fmax:
8235     return DAG.getNode(ISD::FMAXNAN, SDLoc(N), N->getValueType(0),
8236                        N->getOperand(1), N->getOperand(2));
8237   case Intrinsic::aarch64_neon_fmin:
8238     return DAG.getNode(ISD::FMINNAN, SDLoc(N), N->getValueType(0),
8239                        N->getOperand(1), N->getOperand(2));
8240   case Intrinsic::aarch64_neon_sabd:
8241     return DAG.getNode(ISD::SABSDIFF, SDLoc(N), N->getValueType(0),
8242                        N->getOperand(1), N->getOperand(2));
8243   case Intrinsic::aarch64_neon_uabd:
8244     return DAG.getNode(ISD::UABSDIFF, SDLoc(N), N->getValueType(0),
8245                        N->getOperand(1), N->getOperand(2));
8246   case Intrinsic::aarch64_neon_fmaxnm:
8247     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), N->getValueType(0),
8248                        N->getOperand(1), N->getOperand(2));
8249   case Intrinsic::aarch64_neon_fminnm:
8250     return DAG.getNode(ISD::FMINNUM, SDLoc(N), N->getValueType(0),
8251                        N->getOperand(1), N->getOperand(2));
8252   case Intrinsic::aarch64_neon_smull:
8253   case Intrinsic::aarch64_neon_umull:
8254   case Intrinsic::aarch64_neon_pmull:
8255   case Intrinsic::aarch64_neon_sqdmull:
8256     return tryCombineLongOpWithDup(N, DCI, DAG);
8257   case Intrinsic::aarch64_neon_sqshl:
8258   case Intrinsic::aarch64_neon_uqshl:
8259   case Intrinsic::aarch64_neon_sqshlu:
8260   case Intrinsic::aarch64_neon_srshl:
8261   case Intrinsic::aarch64_neon_urshl:
8262     return tryCombineShiftImm(IID, N, DAG);
8263   case Intrinsic::aarch64_crc32b:
8264   case Intrinsic::aarch64_crc32cb:
8265     return tryCombineCRC32(0xff, N, DAG);
8266   case Intrinsic::aarch64_crc32h:
8267   case Intrinsic::aarch64_crc32ch:
8268     return tryCombineCRC32(0xffff, N, DAG);
8269   }
8270   return SDValue();
8271 }
8272
8273 static SDValue performExtendCombine(SDNode *N,
8274                                     TargetLowering::DAGCombinerInfo &DCI,
8275                                     SelectionDAG &DAG) {
8276   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
8277   // we can convert that DUP into another extract_high (of a bigger DUP), which
8278   // helps the backend to decide that an sabdl2 would be useful, saving a real
8279   // extract_high operation.
8280   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
8281       (N->getOperand(0).getOpcode() == ISD::SABSDIFF ||
8282        N->getOperand(0).getOpcode() == ISD::UABSDIFF)) {
8283     SDNode *ABDNode = N->getOperand(0).getNode();
8284     SDValue NewABD = tryCombineLongOpWithDup(ABDNode, DCI, DAG);
8285     if (!NewABD.getNode())
8286       return SDValue();
8287
8288     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
8289                        NewABD);
8290   }
8291
8292   // This is effectively a custom type legalization for AArch64.
8293   //
8294   // Type legalization will split an extend of a small, legal, type to a larger
8295   // illegal type by first splitting the destination type, often creating
8296   // illegal source types, which then get legalized in isel-confusing ways,
8297   // leading to really terrible codegen. E.g.,
8298   //   %result = v8i32 sext v8i8 %value
8299   // becomes
8300   //   %losrc = extract_subreg %value, ...
8301   //   %hisrc = extract_subreg %value, ...
8302   //   %lo = v4i32 sext v4i8 %losrc
8303   //   %hi = v4i32 sext v4i8 %hisrc
8304   // Things go rapidly downhill from there.
8305   //
8306   // For AArch64, the [sz]ext vector instructions can only go up one element
8307   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
8308   // take two instructions.
8309   //
8310   // This implies that the most efficient way to do the extend from v8i8
8311   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
8312   // the normal splitting to happen for the v8i16->v8i32.
8313
8314   // This is pre-legalization to catch some cases where the default
8315   // type legalization will create ill-tempered code.
8316   if (!DCI.isBeforeLegalizeOps())
8317     return SDValue();
8318
8319   // We're only interested in cleaning things up for non-legal vector types
8320   // here. If both the source and destination are legal, things will just
8321   // work naturally without any fiddling.
8322   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8323   EVT ResVT = N->getValueType(0);
8324   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
8325     return SDValue();
8326   // If the vector type isn't a simple VT, it's beyond the scope of what
8327   // we're  worried about here. Let legalization do its thing and hope for
8328   // the best.
8329   SDValue Src = N->getOperand(0);
8330   EVT SrcVT = Src->getValueType(0);
8331   if (!ResVT.isSimple() || !SrcVT.isSimple())
8332     return SDValue();
8333
8334   // If the source VT is a 64-bit vector, we can play games and get the
8335   // better results we want.
8336   if (SrcVT.getSizeInBits() != 64)
8337     return SDValue();
8338
8339   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
8340   unsigned ElementCount = SrcVT.getVectorNumElements();
8341   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
8342   SDLoc DL(N);
8343   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
8344
8345   // Now split the rest of the operation into two halves, each with a 64
8346   // bit source.
8347   EVT LoVT, HiVT;
8348   SDValue Lo, Hi;
8349   unsigned NumElements = ResVT.getVectorNumElements();
8350   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
8351   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
8352                                  ResVT.getVectorElementType(), NumElements / 2);
8353
8354   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
8355                                LoVT.getVectorNumElements());
8356   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8357                    DAG.getConstant(0, DL, MVT::i64));
8358   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8359                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
8360   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
8361   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
8362
8363   // Now combine the parts back together so we still have a single result
8364   // like the combiner expects.
8365   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
8366 }
8367
8368 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
8369 /// value. The load store optimizer pass will merge them to store pair stores.
8370 /// This has better performance than a splat of the scalar followed by a split
8371 /// vector store. Even if the stores are not merged it is four stores vs a dup,
8372 /// followed by an ext.b and two stores.
8373 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
8374   SDValue StVal = St->getValue();
8375   EVT VT = StVal.getValueType();
8376
8377   // Don't replace floating point stores, they possibly won't be transformed to
8378   // stp because of the store pair suppress pass.
8379   if (VT.isFloatingPoint())
8380     return SDValue();
8381
8382   // Check for insert vector elements.
8383   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
8384     return SDValue();
8385
8386   // We can express a splat as store pair(s) for 2 or 4 elements.
8387   unsigned NumVecElts = VT.getVectorNumElements();
8388   if (NumVecElts != 4 && NumVecElts != 2)
8389     return SDValue();
8390   SDValue SplatVal = StVal.getOperand(1);
8391   unsigned RemainInsertElts = NumVecElts - 1;
8392
8393   // Check that this is a splat.
8394   while (--RemainInsertElts) {
8395     SDValue NextInsertElt = StVal.getOperand(0);
8396     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
8397       return SDValue();
8398     if (NextInsertElt.getOperand(1) != SplatVal)
8399       return SDValue();
8400     StVal = NextInsertElt;
8401   }
8402   unsigned OrigAlignment = St->getAlignment();
8403   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
8404   unsigned Alignment = std::min(OrigAlignment, EltOffset);
8405
8406   // Create scalar stores. This is at least as good as the code sequence for a
8407   // split unaligned store which is a dup.s, ext.b, and two stores.
8408   // Most of the time the three stores should be replaced by store pair
8409   // instructions (stp).
8410   SDLoc DL(St);
8411   SDValue BasePtr = St->getBasePtr();
8412   SDValue NewST1 =
8413       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
8414                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
8415
8416   unsigned Offset = EltOffset;
8417   while (--NumVecElts) {
8418     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8419                                     DAG.getConstant(Offset, DL, MVT::i64));
8420     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
8421                           St->getPointerInfo(), St->isVolatile(),
8422                           St->isNonTemporal(), Alignment);
8423     Offset += EltOffset;
8424   }
8425   return NewST1;
8426 }
8427
8428 static SDValue performSTORECombine(SDNode *N,
8429                                    TargetLowering::DAGCombinerInfo &DCI,
8430                                    SelectionDAG &DAG,
8431                                    const AArch64Subtarget *Subtarget) {
8432   if (!DCI.isBeforeLegalize())
8433     return SDValue();
8434
8435   StoreSDNode *S = cast<StoreSDNode>(N);
8436   if (S->isVolatile())
8437     return SDValue();
8438
8439   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8440   // page boundaries. We want to split such stores.
8441   if (!Subtarget->isCyclone())
8442     return SDValue();
8443
8444   // Don't split at -Oz.
8445   if (DAG.getMachineFunction().getFunction()->optForMinSize())
8446     return SDValue();
8447
8448   SDValue StVal = S->getValue();
8449   EVT VT = StVal.getValueType();
8450
8451   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8452   // those up regresses performance on micro-benchmarks and olden/bh.
8453   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8454     return SDValue();
8455
8456   // Split unaligned 16B stores. They are terrible for performance.
8457   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8458   // extensions can use this to mark that it does not want splitting to happen
8459   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8460   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8461   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8462       S->getAlignment() <= 2)
8463     return SDValue();
8464
8465   // If we get a splat of a scalar convert this vector store to a store of
8466   // scalars. They will be merged into store pairs thereby removing two
8467   // instructions.
8468   if (SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S))
8469     return ReplacedSplat;
8470
8471   SDLoc DL(S);
8472   unsigned NumElts = VT.getVectorNumElements() / 2;
8473   // Split VT into two.
8474   EVT HalfVT =
8475       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8476   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8477                                    DAG.getConstant(0, DL, MVT::i64));
8478   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8479                                    DAG.getConstant(NumElts, DL, MVT::i64));
8480   SDValue BasePtr = S->getBasePtr();
8481   SDValue NewST1 =
8482       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8483                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8484   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8485                                   DAG.getConstant(8, DL, MVT::i64));
8486   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8487                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8488                       S->getAlignment());
8489 }
8490
8491 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8492 /// post-increment LD1R.
8493 static SDValue performPostLD1Combine(SDNode *N,
8494                                      TargetLowering::DAGCombinerInfo &DCI,
8495                                      bool IsLaneOp) {
8496   if (DCI.isBeforeLegalizeOps())
8497     return SDValue();
8498
8499   SelectionDAG &DAG = DCI.DAG;
8500   EVT VT = N->getValueType(0);
8501
8502   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8503   SDNode *LD = N->getOperand(LoadIdx).getNode();
8504   // If it is not LOAD, can not do such combine.
8505   if (LD->getOpcode() != ISD::LOAD)
8506     return SDValue();
8507
8508   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8509   EVT MemVT = LoadSDN->getMemoryVT();
8510   // Check if memory operand is the same type as the vector element.
8511   if (MemVT != VT.getVectorElementType())
8512     return SDValue();
8513
8514   // Check if there are other uses. If so, do not combine as it will introduce
8515   // an extra load.
8516   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8517        ++UI) {
8518     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8519       continue;
8520     if (*UI != N)
8521       return SDValue();
8522   }
8523
8524   SDValue Addr = LD->getOperand(1);
8525   SDValue Vector = N->getOperand(0);
8526   // Search for a use of the address operand that is an increment.
8527   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8528        Addr.getNode()->use_end(); UI != UE; ++UI) {
8529     SDNode *User = *UI;
8530     if (User->getOpcode() != ISD::ADD
8531         || UI.getUse().getResNo() != Addr.getResNo())
8532       continue;
8533
8534     // Check that the add is independent of the load.  Otherwise, folding it
8535     // would create a cycle.
8536     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8537       continue;
8538     // Also check that add is not used in the vector operand.  This would also
8539     // create a cycle.
8540     if (User->isPredecessorOf(Vector.getNode()))
8541       continue;
8542
8543     // If the increment is a constant, it must match the memory ref size.
8544     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8545     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8546       uint32_t IncVal = CInc->getZExtValue();
8547       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8548       if (IncVal != NumBytes)
8549         continue;
8550       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8551     }
8552
8553     // Finally, check that the vector doesn't depend on the load.
8554     // Again, this would create a cycle.
8555     // The load depending on the vector is fine, as that's the case for the
8556     // LD1*post we'll eventually generate anyway.
8557     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8558       continue;
8559
8560     SmallVector<SDValue, 8> Ops;
8561     Ops.push_back(LD->getOperand(0));  // Chain
8562     if (IsLaneOp) {
8563       Ops.push_back(Vector);           // The vector to be inserted
8564       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8565     }
8566     Ops.push_back(Addr);
8567     Ops.push_back(Inc);
8568
8569     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8570     SDVTList SDTys = DAG.getVTList(Tys);
8571     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8572     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8573                                            MemVT,
8574                                            LoadSDN->getMemOperand());
8575
8576     // Update the uses.
8577     SmallVector<SDValue, 2> NewResults;
8578     NewResults.push_back(SDValue(LD, 0));             // The result of load
8579     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8580     DCI.CombineTo(LD, NewResults);
8581     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8582     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8583
8584     break;
8585   }
8586   return SDValue();
8587 }
8588
8589 /// Target-specific DAG combine function for NEON load/store intrinsics
8590 /// to merge base address updates.
8591 static SDValue performNEONPostLDSTCombine(SDNode *N,
8592                                           TargetLowering::DAGCombinerInfo &DCI,
8593                                           SelectionDAG &DAG) {
8594   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8595     return SDValue();
8596
8597   unsigned AddrOpIdx = N->getNumOperands() - 1;
8598   SDValue Addr = N->getOperand(AddrOpIdx);
8599
8600   // Search for a use of the address operand that is an increment.
8601   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8602        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8603     SDNode *User = *UI;
8604     if (User->getOpcode() != ISD::ADD ||
8605         UI.getUse().getResNo() != Addr.getResNo())
8606       continue;
8607
8608     // Check that the add is independent of the load/store.  Otherwise, folding
8609     // it would create a cycle.
8610     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8611       continue;
8612
8613     // Find the new opcode for the updating load/store.
8614     bool IsStore = false;
8615     bool IsLaneOp = false;
8616     bool IsDupOp = false;
8617     unsigned NewOpc = 0;
8618     unsigned NumVecs = 0;
8619     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8620     switch (IntNo) {
8621     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8622     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8623       NumVecs = 2; break;
8624     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8625       NumVecs = 3; break;
8626     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8627       NumVecs = 4; break;
8628     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8629       NumVecs = 2; IsStore = true; break;
8630     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8631       NumVecs = 3; IsStore = true; break;
8632     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8633       NumVecs = 4; IsStore = true; break;
8634     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8635       NumVecs = 2; break;
8636     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8637       NumVecs = 3; break;
8638     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8639       NumVecs = 4; break;
8640     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8641       NumVecs = 2; IsStore = true; break;
8642     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8643       NumVecs = 3; IsStore = true; break;
8644     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8645       NumVecs = 4; IsStore = true; break;
8646     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8647       NumVecs = 2; IsDupOp = true; break;
8648     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8649       NumVecs = 3; IsDupOp = true; break;
8650     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8651       NumVecs = 4; IsDupOp = true; break;
8652     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8653       NumVecs = 2; IsLaneOp = true; break;
8654     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8655       NumVecs = 3; IsLaneOp = true; break;
8656     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8657       NumVecs = 4; IsLaneOp = true; break;
8658     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8659       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8660     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8661       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8662     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8663       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8664     }
8665
8666     EVT VecTy;
8667     if (IsStore)
8668       VecTy = N->getOperand(2).getValueType();
8669     else
8670       VecTy = N->getValueType(0);
8671
8672     // If the increment is a constant, it must match the memory ref size.
8673     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8674     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8675       uint32_t IncVal = CInc->getZExtValue();
8676       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8677       if (IsLaneOp || IsDupOp)
8678         NumBytes /= VecTy.getVectorNumElements();
8679       if (IncVal != NumBytes)
8680         continue;
8681       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8682     }
8683     SmallVector<SDValue, 8> Ops;
8684     Ops.push_back(N->getOperand(0)); // Incoming chain
8685     // Load lane and store have vector list as input.
8686     if (IsLaneOp || IsStore)
8687       for (unsigned i = 2; i < AddrOpIdx; ++i)
8688         Ops.push_back(N->getOperand(i));
8689     Ops.push_back(Addr); // Base register
8690     Ops.push_back(Inc);
8691
8692     // Return Types.
8693     EVT Tys[6];
8694     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8695     unsigned n;
8696     for (n = 0; n < NumResultVecs; ++n)
8697       Tys[n] = VecTy;
8698     Tys[n++] = MVT::i64;  // Type of write back register
8699     Tys[n] = MVT::Other;  // Type of the chain
8700     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8701
8702     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8703     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8704                                            MemInt->getMemoryVT(),
8705                                            MemInt->getMemOperand());
8706
8707     // Update the uses.
8708     std::vector<SDValue> NewResults;
8709     for (unsigned i = 0; i < NumResultVecs; ++i) {
8710       NewResults.push_back(SDValue(UpdN.getNode(), i));
8711     }
8712     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8713     DCI.CombineTo(N, NewResults);
8714     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8715
8716     break;
8717   }
8718   return SDValue();
8719 }
8720
8721 // Checks to see if the value is the prescribed width and returns information
8722 // about its extension mode.
8723 static
8724 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8725   ExtType = ISD::NON_EXTLOAD;
8726   switch(V.getNode()->getOpcode()) {
8727   default:
8728     return false;
8729   case ISD::LOAD: {
8730     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8731     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8732        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8733       ExtType = LoadNode->getExtensionType();
8734       return true;
8735     }
8736     return false;
8737   }
8738   case ISD::AssertSext: {
8739     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8740     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8741        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8742       ExtType = ISD::SEXTLOAD;
8743       return true;
8744     }
8745     return false;
8746   }
8747   case ISD::AssertZext: {
8748     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8749     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8750        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8751       ExtType = ISD::ZEXTLOAD;
8752       return true;
8753     }
8754     return false;
8755   }
8756   case ISD::Constant:
8757   case ISD::TargetConstant: {
8758     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8759         1LL << (width - 1))
8760       return true;
8761     return false;
8762   }
8763   }
8764
8765   return true;
8766 }
8767
8768 // This function does a whole lot of voodoo to determine if the tests are
8769 // equivalent without and with a mask. Essentially what happens is that given a
8770 // DAG resembling:
8771 //
8772 //  +-------------+ +-------------+ +-------------+ +-------------+
8773 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8774 //  +-------------+ +-------------+ +-------------+ +-------------+
8775 //           |           |           |               |
8776 //           V           V           |    +----------+
8777 //          +-------------+  +----+  |    |
8778 //          |     ADD     |  |0xff|  |    |
8779 //          +-------------+  +----+  |    |
8780 //                  |           |    |    |
8781 //                  V           V    |    |
8782 //                 +-------------+   |    |
8783 //                 |     AND     |   |    |
8784 //                 +-------------+   |    |
8785 //                      |            |    |
8786 //                      +-----+      |    |
8787 //                            |      |    |
8788 //                            V      V    V
8789 //                           +-------------+
8790 //                           |     CMP     |
8791 //                           +-------------+
8792 //
8793 // The AND node may be safely removed for some combinations of inputs. In
8794 // particular we need to take into account the extension type of the Input,
8795 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8796 // width of the input (this can work for any width inputs, the above graph is
8797 // specific to 8 bits.
8798 //
8799 // The specific equations were worked out by generating output tables for each
8800 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8801 // problem was simplified by working with 4 bit inputs, which means we only
8802 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8803 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8804 // patterns present in both extensions (0,7). For every distinct set of
8805 // AddConstant and CompConstants bit patterns we can consider the masked and
8806 // unmasked versions to be equivalent if the result of this function is true for
8807 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8808 //
8809 //   sub      w8, w0, w1
8810 //   and      w10, w8, #0x0f
8811 //   cmp      w8, w2
8812 //   cset     w9, AArch64CC
8813 //   cmp      w10, w2
8814 //   cset     w11, AArch64CC
8815 //   cmp      w9, w11
8816 //   cset     w0, eq
8817 //   ret
8818 //
8819 // Since the above function shows when the outputs are equivalent it defines
8820 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8821 // would be expensive to run during compiles. The equations below were written
8822 // in a test harness that confirmed they gave equivalent outputs to the above
8823 // for all inputs function, so they can be used determine if the removal is
8824 // legal instead.
8825 //
8826 // isEquivalentMaskless() is the code for testing if the AND can be removed
8827 // factored out of the DAG recognition as the DAG can take several forms.
8828
8829 static
8830 bool isEquivalentMaskless(unsigned CC, unsigned width,
8831                           ISD::LoadExtType ExtType, signed AddConstant,
8832                           signed CompConstant) {
8833   // By being careful about our equations and only writing the in term
8834   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8835   // make them generally applicable to all bit widths.
8836   signed MaxUInt = (1 << width);
8837
8838   // For the purposes of these comparisons sign extending the type is
8839   // equivalent to zero extending the add and displacing it by half the integer
8840   // width. Provided we are careful and make sure our equations are valid over
8841   // the whole range we can just adjust the input and avoid writing equations
8842   // for sign extended inputs.
8843   if (ExtType == ISD::SEXTLOAD)
8844     AddConstant -= (1 << (width-1));
8845
8846   switch(CC) {
8847   case AArch64CC::LE:
8848   case AArch64CC::GT: {
8849     if ((AddConstant == 0) ||
8850         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8851         (AddConstant >= 0 && CompConstant < 0) ||
8852         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8853       return true;
8854   } break;
8855   case AArch64CC::LT:
8856   case AArch64CC::GE: {
8857     if ((AddConstant == 0) ||
8858         (AddConstant >= 0 && CompConstant <= 0) ||
8859         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8860       return true;
8861   } break;
8862   case AArch64CC::HI:
8863   case AArch64CC::LS: {
8864     if ((AddConstant >= 0 && CompConstant < 0) ||
8865        (AddConstant <= 0 && CompConstant >= -1 &&
8866         CompConstant < AddConstant + MaxUInt))
8867       return true;
8868   } break;
8869   case AArch64CC::PL:
8870   case AArch64CC::MI: {
8871     if ((AddConstant == 0) ||
8872         (AddConstant > 0 && CompConstant <= 0) ||
8873         (AddConstant < 0 && CompConstant <= AddConstant))
8874       return true;
8875   } break;
8876   case AArch64CC::LO:
8877   case AArch64CC::HS: {
8878     if ((AddConstant >= 0 && CompConstant <= 0) ||
8879         (AddConstant <= 0 && CompConstant >= 0 &&
8880          CompConstant <= AddConstant + MaxUInt))
8881       return true;
8882   } break;
8883   case AArch64CC::EQ:
8884   case AArch64CC::NE: {
8885     if ((AddConstant > 0 && CompConstant < 0) ||
8886         (AddConstant < 0 && CompConstant >= 0 &&
8887          CompConstant < AddConstant + MaxUInt) ||
8888         (AddConstant >= 0 && CompConstant >= 0 &&
8889          CompConstant >= AddConstant) ||
8890         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8891
8892       return true;
8893   } break;
8894   case AArch64CC::VS:
8895   case AArch64CC::VC:
8896   case AArch64CC::AL:
8897   case AArch64CC::NV:
8898     return true;
8899   case AArch64CC::Invalid:
8900     break;
8901   }
8902
8903   return false;
8904 }
8905
8906 static
8907 SDValue performCONDCombine(SDNode *N,
8908                            TargetLowering::DAGCombinerInfo &DCI,
8909                            SelectionDAG &DAG, unsigned CCIndex,
8910                            unsigned CmpIndex) {
8911   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8912   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8913   unsigned CondOpcode = SubsNode->getOpcode();
8914
8915   if (CondOpcode != AArch64ISD::SUBS)
8916     return SDValue();
8917
8918   // There is a SUBS feeding this condition. Is it fed by a mask we can
8919   // use?
8920
8921   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8922   unsigned MaskBits = 0;
8923
8924   if (AndNode->getOpcode() != ISD::AND)
8925     return SDValue();
8926
8927   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8928     uint32_t CNV = CN->getZExtValue();
8929     if (CNV == 255)
8930       MaskBits = 8;
8931     else if (CNV == 65535)
8932       MaskBits = 16;
8933   }
8934
8935   if (!MaskBits)
8936     return SDValue();
8937
8938   SDValue AddValue = AndNode->getOperand(0);
8939
8940   if (AddValue.getOpcode() != ISD::ADD)
8941     return SDValue();
8942
8943   // The basic dag structure is correct, grab the inputs and validate them.
8944
8945   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8946   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8947   SDValue SubsInputValue = SubsNode->getOperand(1);
8948
8949   // The mask is present and the provenance of all the values is a smaller type,
8950   // lets see if the mask is superfluous.
8951
8952   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8953       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8954     return SDValue();
8955
8956   ISD::LoadExtType ExtType;
8957
8958   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8959       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8960       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8961     return SDValue();
8962
8963   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8964                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8965                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8966     return SDValue();
8967
8968   // The AND is not necessary, remove it.
8969
8970   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8971                                SubsNode->getValueType(1));
8972   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8973
8974   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8975   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8976
8977   return SDValue(N, 0);
8978 }
8979
8980 // Optimize compare with zero and branch.
8981 static SDValue performBRCONDCombine(SDNode *N,
8982                                     TargetLowering::DAGCombinerInfo &DCI,
8983                                     SelectionDAG &DAG) {
8984   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8985   if (NV.getNode())
8986     N = NV.getNode();
8987   SDValue Chain = N->getOperand(0);
8988   SDValue Dest = N->getOperand(1);
8989   SDValue CCVal = N->getOperand(2);
8990   SDValue Cmp = N->getOperand(3);
8991
8992   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8993   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8994   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8995     return SDValue();
8996
8997   unsigned CmpOpc = Cmp.getOpcode();
8998   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8999     return SDValue();
9000
9001   // Only attempt folding if there is only one use of the flag and no use of the
9002   // value.
9003   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
9004     return SDValue();
9005
9006   SDValue LHS = Cmp.getOperand(0);
9007   SDValue RHS = Cmp.getOperand(1);
9008
9009   assert(LHS.getValueType() == RHS.getValueType() &&
9010          "Expected the value type to be the same for both operands!");
9011   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
9012     return SDValue();
9013
9014   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
9015     std::swap(LHS, RHS);
9016
9017   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
9018     return SDValue();
9019
9020   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
9021       LHS.getOpcode() == ISD::SRL)
9022     return SDValue();
9023
9024   // Fold the compare into the branch instruction.
9025   SDValue BR;
9026   if (CC == AArch64CC::EQ)
9027     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9028   else
9029     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9030
9031   // Do not add new nodes to DAG combiner worklist.
9032   DCI.CombineTo(N, BR, false);
9033
9034   return SDValue();
9035 }
9036
9037 // vselect (v1i1 setcc) ->
9038 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
9039 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
9040 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
9041 // such VSELECT.
9042 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
9043   SDValue N0 = N->getOperand(0);
9044   EVT CCVT = N0.getValueType();
9045
9046   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
9047       CCVT.getVectorElementType() != MVT::i1)
9048     return SDValue();
9049
9050   EVT ResVT = N->getValueType(0);
9051   EVT CmpVT = N0.getOperand(0).getValueType();
9052   // Only combine when the result type is of the same size as the compared
9053   // operands.
9054   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
9055     return SDValue();
9056
9057   SDValue IfTrue = N->getOperand(1);
9058   SDValue IfFalse = N->getOperand(2);
9059   SDValue SetCC =
9060       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
9061                    N0.getOperand(0), N0.getOperand(1),
9062                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
9063   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
9064                      IfTrue, IfFalse);
9065 }
9066
9067 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
9068 /// the compare-mask instructions rather than going via NZCV, even if LHS and
9069 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
9070 /// with a vector one followed by a DUP shuffle on the result.
9071 static SDValue performSelectCombine(SDNode *N,
9072                                     TargetLowering::DAGCombinerInfo &DCI) {
9073   SelectionDAG &DAG = DCI.DAG;
9074   SDValue N0 = N->getOperand(0);
9075   EVT ResVT = N->getValueType(0);
9076
9077   if (N0.getOpcode() != ISD::SETCC)
9078     return SDValue();
9079
9080   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
9081   // scalar SetCCResultType. We also don't expect vectors, because we assume
9082   // that selects fed by vector SETCCs are canonicalized to VSELECT.
9083   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
9084          "Scalar-SETCC feeding SELECT has unexpected result type!");
9085
9086   // If NumMaskElts == 0, the comparison is larger than select result. The
9087   // largest real NEON comparison is 64-bits per lane, which means the result is
9088   // at most 32-bits and an illegal vector. Just bail out for now.
9089   EVT SrcVT = N0.getOperand(0).getValueType();
9090
9091   // Don't try to do this optimization when the setcc itself has i1 operands.
9092   // There are no legal vectors of i1, so this would be pointless.
9093   if (SrcVT == MVT::i1)
9094     return SDValue();
9095
9096   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
9097   if (!ResVT.isVector() || NumMaskElts == 0)
9098     return SDValue();
9099
9100   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
9101   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
9102
9103   // Also bail out if the vector CCVT isn't the same size as ResVT.
9104   // This can happen if the SETCC operand size doesn't divide the ResVT size
9105   // (e.g., f64 vs v3f32).
9106   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
9107     return SDValue();
9108
9109   // Make sure we didn't create illegal types, if we're not supposed to.
9110   assert(DCI.isBeforeLegalize() ||
9111          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
9112
9113   // First perform a vector comparison, where lane 0 is the one we're interested
9114   // in.
9115   SDLoc DL(N0);
9116   SDValue LHS =
9117       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
9118   SDValue RHS =
9119       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
9120   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
9121
9122   // Now duplicate the comparison mask we want across all other lanes.
9123   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
9124   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
9125   Mask = DAG.getNode(ISD::BITCAST, DL,
9126                      ResVT.changeVectorElementTypeToInteger(), Mask);
9127
9128   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
9129 }
9130
9131 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
9132 /// to match FMIN/FMAX patterns.
9133 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
9134   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
9135   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
9136   // vmax/vmin return NaN if either operand is a NaN;
9137   // only do the transformation when it matches that behavior.
9138
9139   SDValue CondLHS = N->getOperand(0);
9140   SDValue CondRHS = N->getOperand(1);
9141   SDValue LHS = N->getOperand(2);
9142   SDValue RHS = N->getOperand(3);
9143   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9144
9145   unsigned Opcode;
9146   bool IsReversed;
9147   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
9148       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
9149     IsReversed = false; // x CC y ? x : y
9150   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
9151              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
9152     IsReversed = true ; // x CC y ? y : x
9153   } else {
9154     return SDValue();
9155   }
9156
9157   bool IsUnordered = false, IsOrEqual;
9158   switch (CC) {
9159   default:
9160     return SDValue();
9161   case ISD::SETULT:
9162   case ISD::SETULE:
9163     IsUnordered = true;
9164   case ISD::SETOLT:
9165   case ISD::SETOLE:
9166   case ISD::SETLT:
9167   case ISD::SETLE:
9168     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
9169     Opcode = IsReversed ? ISD::FMAXNAN : ISD::FMINNAN;
9170     break;
9171
9172   case ISD::SETUGT:
9173   case ISD::SETUGE:
9174     IsUnordered = true;
9175   case ISD::SETOGT:
9176   case ISD::SETOGE:
9177   case ISD::SETGT:
9178   case ISD::SETGE:
9179     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
9180     Opcode = IsReversed ? ISD::FMINNAN : ISD::FMAXNAN;
9181     break;
9182   }
9183
9184   // If LHS is NaN, an ordered comparison will be false and the result will be
9185   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
9186   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
9187   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9188     return SDValue();
9189
9190   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
9191   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
9192   // used for unsafe math or if one of the operands is known to be nonzero.
9193   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
9194       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9195     return SDValue();
9196
9197   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9198 }
9199
9200 /// Get rid of unnecessary NVCASTs (that don't change the type).
9201 static SDValue performNVCASTCombine(SDNode *N) {
9202   if (N->getValueType(0) == N->getOperand(0).getValueType())
9203     return N->getOperand(0);
9204
9205   return SDValue();
9206 }
9207
9208 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
9209                                                  DAGCombinerInfo &DCI) const {
9210   SelectionDAG &DAG = DCI.DAG;
9211   switch (N->getOpcode()) {
9212   default:
9213     break;
9214   case ISD::ADD:
9215   case ISD::SUB:
9216     return performAddSubLongCombine(N, DCI, DAG);
9217   case ISD::XOR:
9218     return performXorCombine(N, DAG, DCI, Subtarget);
9219   case ISD::MUL:
9220     return performMulCombine(N, DAG, DCI, Subtarget);
9221   case ISD::SINT_TO_FP:
9222   case ISD::UINT_TO_FP:
9223     return performIntToFpCombine(N, DAG, Subtarget);
9224   case ISD::OR:
9225     return performORCombine(N, DCI, Subtarget);
9226   case ISD::INTRINSIC_WO_CHAIN:
9227     return performIntrinsicCombine(N, DCI, Subtarget);
9228   case ISD::ANY_EXTEND:
9229   case ISD::ZERO_EXTEND:
9230   case ISD::SIGN_EXTEND:
9231     return performExtendCombine(N, DCI, DAG);
9232   case ISD::BITCAST:
9233     return performBitcastCombine(N, DCI, DAG);
9234   case ISD::CONCAT_VECTORS:
9235     return performConcatVectorsCombine(N, DCI, DAG);
9236   case ISD::SELECT:
9237     return performSelectCombine(N, DCI);
9238   case ISD::VSELECT:
9239     return performVSelectCombine(N, DCI.DAG);
9240   case ISD::SELECT_CC:
9241     return performSelectCCCombine(N, DCI.DAG);
9242   case ISD::STORE:
9243     return performSTORECombine(N, DCI, DAG, Subtarget);
9244   case AArch64ISD::BRCOND:
9245     return performBRCONDCombine(N, DCI, DAG);
9246   case AArch64ISD::CSEL:
9247     return performCONDCombine(N, DCI, DAG, 2, 3);
9248   case AArch64ISD::DUP:
9249     return performPostLD1Combine(N, DCI, false);
9250   case AArch64ISD::NVCAST:
9251     return performNVCASTCombine(N);
9252   case ISD::INSERT_VECTOR_ELT:
9253     return performPostLD1Combine(N, DCI, true);
9254   case ISD::INTRINSIC_VOID:
9255   case ISD::INTRINSIC_W_CHAIN:
9256     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9257     case Intrinsic::aarch64_neon_ld2:
9258     case Intrinsic::aarch64_neon_ld3:
9259     case Intrinsic::aarch64_neon_ld4:
9260     case Intrinsic::aarch64_neon_ld1x2:
9261     case Intrinsic::aarch64_neon_ld1x3:
9262     case Intrinsic::aarch64_neon_ld1x4:
9263     case Intrinsic::aarch64_neon_ld2lane:
9264     case Intrinsic::aarch64_neon_ld3lane:
9265     case Intrinsic::aarch64_neon_ld4lane:
9266     case Intrinsic::aarch64_neon_ld2r:
9267     case Intrinsic::aarch64_neon_ld3r:
9268     case Intrinsic::aarch64_neon_ld4r:
9269     case Intrinsic::aarch64_neon_st2:
9270     case Intrinsic::aarch64_neon_st3:
9271     case Intrinsic::aarch64_neon_st4:
9272     case Intrinsic::aarch64_neon_st1x2:
9273     case Intrinsic::aarch64_neon_st1x3:
9274     case Intrinsic::aarch64_neon_st1x4:
9275     case Intrinsic::aarch64_neon_st2lane:
9276     case Intrinsic::aarch64_neon_st3lane:
9277     case Intrinsic::aarch64_neon_st4lane:
9278       return performNEONPostLDSTCombine(N, DCI, DAG);
9279     default:
9280       break;
9281     }
9282   }
9283   return SDValue();
9284 }
9285
9286 // Check if the return value is used as only a return value, as otherwise
9287 // we can't perform a tail-call. In particular, we need to check for
9288 // target ISD nodes that are returns and any other "odd" constructs
9289 // that the generic analysis code won't necessarily catch.
9290 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
9291                                                SDValue &Chain) const {
9292   if (N->getNumValues() != 1)
9293     return false;
9294   if (!N->hasNUsesOfValue(1, 0))
9295     return false;
9296
9297   SDValue TCChain = Chain;
9298   SDNode *Copy = *N->use_begin();
9299   if (Copy->getOpcode() == ISD::CopyToReg) {
9300     // If the copy has a glue operand, we conservatively assume it isn't safe to
9301     // perform a tail call.
9302     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
9303         MVT::Glue)
9304       return false;
9305     TCChain = Copy->getOperand(0);
9306   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
9307     return false;
9308
9309   bool HasRet = false;
9310   for (SDNode *Node : Copy->uses()) {
9311     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
9312       return false;
9313     HasRet = true;
9314   }
9315
9316   if (!HasRet)
9317     return false;
9318
9319   Chain = TCChain;
9320   return true;
9321 }
9322
9323 // Return whether the an instruction can potentially be optimized to a tail
9324 // call. This will cause the optimizers to attempt to move, or duplicate,
9325 // return instructions to help enable tail call optimizations for this
9326 // instruction.
9327 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
9328   if (!CI->isTailCall())
9329     return false;
9330
9331   return true;
9332 }
9333
9334 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
9335                                                    SDValue &Offset,
9336                                                    ISD::MemIndexedMode &AM,
9337                                                    bool &IsInc,
9338                                                    SelectionDAG &DAG) const {
9339   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
9340     return false;
9341
9342   Base = Op->getOperand(0);
9343   // All of the indexed addressing mode instructions take a signed
9344   // 9 bit immediate offset.
9345   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
9346     int64_t RHSC = (int64_t)RHS->getZExtValue();
9347     if (RHSC >= 256 || RHSC <= -256)
9348       return false;
9349     IsInc = (Op->getOpcode() == ISD::ADD);
9350     Offset = Op->getOperand(1);
9351     return true;
9352   }
9353   return false;
9354 }
9355
9356 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
9357                                                       SDValue &Offset,
9358                                                       ISD::MemIndexedMode &AM,
9359                                                       SelectionDAG &DAG) const {
9360   EVT VT;
9361   SDValue Ptr;
9362   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9363     VT = LD->getMemoryVT();
9364     Ptr = LD->getBasePtr();
9365   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9366     VT = ST->getMemoryVT();
9367     Ptr = ST->getBasePtr();
9368   } else
9369     return false;
9370
9371   bool IsInc;
9372   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
9373     return false;
9374   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
9375   return true;
9376 }
9377
9378 bool AArch64TargetLowering::getPostIndexedAddressParts(
9379     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
9380     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
9381   EVT VT;
9382   SDValue Ptr;
9383   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9384     VT = LD->getMemoryVT();
9385     Ptr = LD->getBasePtr();
9386   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9387     VT = ST->getMemoryVT();
9388     Ptr = ST->getBasePtr();
9389   } else
9390     return false;
9391
9392   bool IsInc;
9393   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
9394     return false;
9395   // Post-indexing updates the base, so it's not a valid transform
9396   // if that's not the same as the load's pointer.
9397   if (Ptr != Base)
9398     return false;
9399   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
9400   return true;
9401 }
9402
9403 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
9404                                   SelectionDAG &DAG) {
9405   SDLoc DL(N);
9406   SDValue Op = N->getOperand(0);
9407
9408   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
9409     return;
9410
9411   Op = SDValue(
9412       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
9413                          DAG.getUNDEF(MVT::i32), Op,
9414                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
9415       0);
9416   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
9417   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
9418 }
9419
9420 void AArch64TargetLowering::ReplaceNodeResults(
9421     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
9422   switch (N->getOpcode()) {
9423   default:
9424     llvm_unreachable("Don't know how to custom expand this");
9425   case ISD::BITCAST:
9426     ReplaceBITCASTResults(N, Results, DAG);
9427     return;
9428   case ISD::FP_TO_UINT:
9429   case ISD::FP_TO_SINT:
9430     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
9431     // Let normal code take care of it by not adding anything to Results.
9432     return;
9433   }
9434 }
9435
9436 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9437   return true;
9438 }
9439
9440 unsigned AArch64TargetLowering::combineRepeatedFPDivisors() const {
9441   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9442   // reciprocal if there are three or more FDIVs.
9443   return 3;
9444 }
9445
9446 TargetLoweringBase::LegalizeTypeAction
9447 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9448   MVT SVT = VT.getSimpleVT();
9449   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9450   // v4i16, v2i32 instead of to promote.
9451   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9452       || SVT == MVT::v1f32)
9453     return TypeWidenVector;
9454
9455   return TargetLoweringBase::getPreferredVectorAction(VT);
9456 }
9457
9458 // Loads and stores less than 128-bits are already atomic; ones above that
9459 // are doomed anyway, so defer to the default libcall and blame the OS when
9460 // things go wrong.
9461 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9462   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9463   return Size == 128;
9464 }
9465
9466 // Loads and stores less than 128-bits are already atomic; ones above that
9467 // are doomed anyway, so defer to the default libcall and blame the OS when
9468 // things go wrong.
9469 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9470   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9471   return Size == 128;
9472 }
9473
9474 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9475 TargetLoweringBase::AtomicRMWExpansionKind
9476 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9477   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9478   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9479                      : AtomicRMWExpansionKind::None;
9480 }
9481
9482 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9483   return true;
9484 }
9485
9486 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9487                                              AtomicOrdering Ord) const {
9488   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9489   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9490   bool IsAcquire = isAtLeastAcquire(Ord);
9491
9492   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9493   // intrinsic must return {i64, i64} and we have to recombine them into a
9494   // single i128 here.
9495   if (ValTy->getPrimitiveSizeInBits() == 128) {
9496     Intrinsic::ID Int =
9497         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9498     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9499
9500     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9501     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9502
9503     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9504     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9505     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9506     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9507     return Builder.CreateOr(
9508         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9509   }
9510
9511   Type *Tys[] = { Addr->getType() };
9512   Intrinsic::ID Int =
9513       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9514   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9515
9516   return Builder.CreateTruncOrBitCast(
9517       Builder.CreateCall(Ldxr, Addr),
9518       cast<PointerType>(Addr->getType())->getElementType());
9519 }
9520
9521 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9522                                                    Value *Val, Value *Addr,
9523                                                    AtomicOrdering Ord) const {
9524   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9525   bool IsRelease = isAtLeastRelease(Ord);
9526
9527   // Since the intrinsics must have legal type, the i128 intrinsics take two
9528   // parameters: "i64, i64". We must marshal Val into the appropriate form
9529   // before the call.
9530   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9531     Intrinsic::ID Int =
9532         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9533     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9534     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9535
9536     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9537     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9538     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9539     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9540   }
9541
9542   Intrinsic::ID Int =
9543       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9544   Type *Tys[] = { Addr->getType() };
9545   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9546
9547   return Builder.CreateCall(Stxr,
9548                             {Builder.CreateZExtOrBitCast(
9549                                  Val, Stxr->getFunctionType()->getParamType(0)),
9550                              Addr});
9551 }
9552
9553 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9554     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9555   return Ty->isArrayTy();
9556 }
9557
9558 bool AArch64TargetLowering::shouldNormalizeToSelectSequence(LLVMContext &,
9559                                                             EVT) const {
9560   return false;
9561 }