lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // Make floating-point constants legal for the large code model, so they don't
 391   // become loads from the constant pool.
 392   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 393     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 394     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 395   }
 396
 397   // AArch64 does not have floating-point extending loads, i1 sign-extending
 398   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 399   for (MVT VT : MVT::fp_valuetypes()) {
 400     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 401     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 402     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 403     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 404   }
 405   for (MVT VT : MVT::integer_valuetypes())
 406     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 407
 408   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 409   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 410   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 411   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 412   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 413   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 414   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 415
 416   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 417   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 418
 419   // Indexed loads and stores are supported.
 420   for (unsigned im = (unsigned)ISD::PRE_INC;
 421        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 422     setIndexedLoadAction(im, MVT::i8, Legal);
 423     setIndexedLoadAction(im, MVT::i16, Legal);
 424     setIndexedLoadAction(im, MVT::i32, Legal);
 425     setIndexedLoadAction(im, MVT::i64, Legal);
 426     setIndexedLoadAction(im, MVT::f64, Legal);
 427     setIndexedLoadAction(im, MVT::f32, Legal);
 428     setIndexedStoreAction(im, MVT::i8, Legal);
 429     setIndexedStoreAction(im, MVT::i16, Legal);
 430     setIndexedStoreAction(im, MVT::i32, Legal);
 431     setIndexedStoreAction(im, MVT::i64, Legal);
 432     setIndexedStoreAction(im, MVT::f64, Legal);
 433     setIndexedStoreAction(im, MVT::f32, Legal);
 434   }
 435
 436   // Trap.
 437   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 438
 439   // We combine OR nodes for bitfield operations.
 440   setTargetDAGCombine(ISD::OR);
 441
 442   // Vector add and sub nodes may conceal a high-half opportunity.
 443   // Also, try to fold ADD into CSINC/CSINV..
 444   setTargetDAGCombine(ISD::ADD);
 445   setTargetDAGCombine(ISD::SUB);
 446
 447   setTargetDAGCombine(ISD::XOR);
 448   setTargetDAGCombine(ISD::SINT_TO_FP);
 449   setTargetDAGCombine(ISD::UINT_TO_FP);
 450
 451   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 452
 453   setTargetDAGCombine(ISD::ANY_EXTEND);
 454   setTargetDAGCombine(ISD::ZERO_EXTEND);
 455   setTargetDAGCombine(ISD::SIGN_EXTEND);
 456   setTargetDAGCombine(ISD::BITCAST);
 457   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 458   setTargetDAGCombine(ISD::STORE);
 459
 460   setTargetDAGCombine(ISD::MUL);
 461
 462   setTargetDAGCombine(ISD::SELECT);
 463   setTargetDAGCombine(ISD::VSELECT);
 464
 465   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 466   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 467   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 468
 469   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 470   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 471   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 472
 473   setStackPointerRegisterToSaveRestore(AArch64::SP);
 474
 475   setSchedulingPreference(Sched::Hybrid);
 476
 477   // Enable TBZ/TBNZ
 478   MaskAndBranchFoldingIsLegal = true;
 479
 480   setMinFunctionAlignment(2);
 481
 482   RequireStrictAlign = (Align == StrictAlign);
 483
 484   setHasExtractBitsInsn(true);
 485
 486   if (Subtarget->hasNEON()) {
 487     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 488     // silliness like this:
 489     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 506     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 507     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 508     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 510     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 511     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 512     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 513     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 514
 515     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 516     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 517     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 518     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 519     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 520
 521     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 522
 523     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 524     // elements smaller than i32, so promote the input to i32 first.
 525     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 526     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 527     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 528     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 529     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 530     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 531     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 532     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 533     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 534
 535     // AArch64 doesn't have MUL.2d:
 536     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 537     // Custom handling for some quad-vector types to detect MULL.
 538     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 539     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 540     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 541
 542     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 543     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 544     // Likewise, narrowing and extending vector loads/stores aren't handled
 545     // directly.
 546     for (MVT VT : MVT::vector_valuetypes()) {
 547       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 548
 549       setOperationAction(ISD::MULHS, VT, Expand);
 550       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 551       setOperationAction(ISD::MULHU, VT, Expand);
 552       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 553
 554       setOperationAction(ISD::BSWAP, VT, Expand);
 555
 556       for (MVT InnerVT : MVT::vector_valuetypes()) {
 557         setTruncStoreAction(VT, InnerVT, Expand);
 558         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 559         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 560         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 561       }
 562     }
 563
 564     // AArch64 has implementations of a lot of rounding-like FP operations.
 565     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 566     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 567       MVT Ty = RoundingVecTypes[I];
 568       setOperationAction(ISD::FFLOOR, Ty, Legal);
 569       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 570       setOperationAction(ISD::FCEIL, Ty, Legal);
 571       setOperationAction(ISD::FRINT, Ty, Legal);
 572       setOperationAction(ISD::FTRUNC, Ty, Legal);
 573       setOperationAction(ISD::FROUND, Ty, Legal);
 574     }
 575   }
 576
 577   // Prefer likely predicted branches to selects on out-of-order cores.
 578   if (Subtarget->isCortexA57())
 579     PredictableSelectIsExpensive = true;
 580 }
 581
 582 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 583   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 584     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 585     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 586
 587     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 588     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 589   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 590     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 591     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 592
 593     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 594     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 595   }
 596
 597   // Mark vector float intrinsics as expand.
 598   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 599     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 607     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 608   }
 609
 610   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 621   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 622
 623   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 625   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 626   for (MVT InnerVT : MVT::all_valuetypes())
 627     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 628
 629   // CNT supports only B element sizes.
 630   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 631     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 632
 633   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 637   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 638
 639   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 640   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 641
 642   if (Subtarget->isLittleEndian()) {
 643     for (unsigned im = (unsigned)ISD::PRE_INC;
 644          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 645       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 646       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 647     }
 648   }
 649 }
 650
 651 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 652   addRegisterClass(VT, &AArch64::FPR64RegClass);
 653   addTypeForNEON(VT, MVT::v2i32);
 654 }
 655
 656 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 657   addRegisterClass(VT, &AArch64::FPR128RegClass);
 658   addTypeForNEON(VT, MVT::v4i32);
 659 }
 660
 661 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 662   if (!VT.isVector())
 663     return MVT::i32;
 664   return VT.changeVectorElementTypeToInteger();
 665 }
 666
 667 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 668 /// Mask are known to be either zero or one and return them in the
 669 /// KnownZero/KnownOne bitsets.
 670 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 671     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 672     const SelectionDAG &DAG, unsigned Depth) const {
 673   switch (Op.getOpcode()) {
 674   default:
 675     break;
 676   case AArch64ISD::CSEL: {
 677     APInt KnownZero2, KnownOne2;
 678     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 679     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 680     KnownZero &= KnownZero2;
 681     KnownOne &= KnownOne2;
 682     break;
 683   }
 684   case ISD::INTRINSIC_W_CHAIN: {
 685    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 686     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 687     switch (IntID) {
 688     default: return;
 689     case Intrinsic::aarch64_ldaxr:
 690     case Intrinsic::aarch64_ldxr: {
 691       unsigned BitWidth = KnownOne.getBitWidth();
 692       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 693       unsigned MemBits = VT.getScalarType().getSizeInBits();
 694       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 695       return;
 696     }
 697     }
 698     break;
 699   }
 700   case ISD::INTRINSIC_WO_CHAIN:
 701   case ISD::INTRINSIC_VOID: {
 702     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 703     switch (IntNo) {
 704     default:
 705       break;
 706     case Intrinsic::aarch64_neon_umaxv:
 707     case Intrinsic::aarch64_neon_uminv: {
 708       // Figure out the datatype of the vector operand. The UMINV instruction
 709       // will zero extend the result, so we can mark as known zero all the
 710       // bits larger than the element datatype. 32-bit or larget doesn't need
 711       // this as those are legal types and will be handled by isel directly.
 712       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 713       unsigned BitWidth = KnownZero.getBitWidth();
 714       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 715         assert(BitWidth >= 8 && "Unexpected width!");
 716         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 717         KnownZero |= Mask;
 718       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 719         assert(BitWidth >= 16 && "Unexpected width!");
 720         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 721         KnownZero |= Mask;
 722       }
 723       break;
 724     } break;
 725     }
 726   }
 727   }
 728 }
 729
 730 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 731   return MVT::i64;
 732 }
 733
 734 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 735   // FIXME: On AArch64, this depends on the type.
 736   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 737   // and the offset has to be a multiple of the related size in bytes.
 738   return 4095;
 739 }
 740
 741 FastISel *
 742 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 743                                       const TargetLibraryInfo *libInfo) const {
 744   return AArch64::createFastISel(funcInfo, libInfo);
 745 }
 746
 747 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 748   switch (Opcode) {
 749   default:
 750     return nullptr;
 751   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 752   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 753   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 754   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 755   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 756   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 757   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 758   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 759   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 760   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 761   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 762   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 763   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 764   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 765   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 766   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 767   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 768   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 769   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 770   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 771   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 772   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 773   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 774   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 775   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 776   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 777   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 778   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 779   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 780   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 781   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 782   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 783   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 784   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 785   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 786   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 787   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 788   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 789   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 790   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 791   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 792   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 793   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 794   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 795   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 796   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 797   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 798   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 799   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 800   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 801   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 802   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 803   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 804   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 805   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 806   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 807   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 808   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 809   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 810   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 811   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 812   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 813   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 814   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 815   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 816   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 817   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 818   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 819   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 820   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 821   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 822   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 823   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 824   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 825   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 826   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 827   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 828   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 829   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 830   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 831   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 832   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 833   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 834   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 835   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 836   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 837   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 838   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 839   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 840   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 841   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 842   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 843   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 844   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 845   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 846   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 847   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 848   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 849   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 850   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 851   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 852   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 853   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 854   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 855   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 856   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 857   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 858   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 859   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 860   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 861   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 862   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 863   }
 864 }
 865
 866 MachineBasicBlock *
 867 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 868                                     MachineBasicBlock *MBB) const {
 869   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 870   // phi node:
 871
 872   // OrigBB:
 873   //     [... previous instrs leading to comparison ...]
 874   //     b.ne TrueBB
 875   //     b EndBB
 876   // TrueBB:
 877   //     ; Fallthrough
 878   // EndBB:
 879   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 880
 881   MachineFunction *MF = MBB->getParent();
 882   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
 883   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 884   DebugLoc DL = MI->getDebugLoc();
 885   MachineFunction::iterator It = MBB;
 886   ++It;
 887
 888   unsigned DestReg = MI->getOperand(0).getReg();
 889   unsigned IfTrueReg = MI->getOperand(1).getReg();
 890   unsigned IfFalseReg = MI->getOperand(2).getReg();
 891   unsigned CondCode = MI->getOperand(3).getImm();
 892   bool NZCVKilled = MI->getOperand(4).isKill();
 893
 894   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 895   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 896   MF->insert(It, TrueBB);
 897   MF->insert(It, EndBB);
 898
 899   // Transfer rest of current basic-block to EndBB
 900   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 901                 MBB->end());
 902   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 903
 904   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 905   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 906   MBB->addSuccessor(TrueBB);
 907   MBB->addSuccessor(EndBB);
 908
 909   // TrueBB falls through to the end.
 910   TrueBB->addSuccessor(EndBB);
 911
 912   if (!NZCVKilled) {
 913     TrueBB->addLiveIn(AArch64::NZCV);
 914     EndBB->addLiveIn(AArch64::NZCV);
 915   }
 916
 917   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 918       .addReg(IfTrueReg)
 919       .addMBB(TrueBB)
 920       .addReg(IfFalseReg)
 921       .addMBB(MBB);
 922
 923   MI->eraseFromParent();
 924   return EndBB;
 925 }
 926
 927 MachineBasicBlock *
 928 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 929                                                  MachineBasicBlock *BB) const {
 930   switch (MI->getOpcode()) {
 931   default:
 932 #ifndef NDEBUG
 933     MI->dump();
 934 #endif
 935     llvm_unreachable("Unexpected instruction for custom inserter!");
 936
 937   case AArch64::F128CSEL:
 938     return EmitF128CSEL(MI, BB);
 939
 940   case TargetOpcode::STACKMAP:
 941   case TargetOpcode::PATCHPOINT:
 942     return emitPatchPoint(MI, BB);
 943   }
 944 }
 945
 946 //===----------------------------------------------------------------------===//
 947 // AArch64 Lowering private implementation.
 948 //===----------------------------------------------------------------------===//
 949
 950 //===----------------------------------------------------------------------===//
 951 // Lowering Code
 952 //===----------------------------------------------------------------------===//
 953
 954 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 955 /// CC
 956 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 957   switch (CC) {
 958   default:
 959     llvm_unreachable("Unknown condition code!");
 960   case ISD::SETNE:
 961     return AArch64CC::NE;
 962   case ISD::SETEQ:
 963     return AArch64CC::EQ;
 964   case ISD::SETGT:
 965     return AArch64CC::GT;
 966   case ISD::SETGE:
 967     return AArch64CC::GE;
 968   case ISD::SETLT:
 969     return AArch64CC::LT;
 970   case ISD::SETLE:
 971     return AArch64CC::LE;
 972   case ISD::SETUGT:
 973     return AArch64CC::HI;
 974   case ISD::SETUGE:
 975     return AArch64CC::HS;
 976   case ISD::SETULT:
 977     return AArch64CC::LO;
 978   case ISD::SETULE:
 979     return AArch64CC::LS;
 980   }
 981 }
 982
 983 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 984 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 985                                   AArch64CC::CondCode &CondCode,
 986                                   AArch64CC::CondCode &CondCode2) {
 987   CondCode2 = AArch64CC::AL;
 988   switch (CC) {
 989   default:
 990     llvm_unreachable("Unknown FP condition!");
 991   case ISD::SETEQ:
 992   case ISD::SETOEQ:
 993     CondCode = AArch64CC::EQ;
 994     break;
 995   case ISD::SETGT:
 996   case ISD::SETOGT:
 997     CondCode = AArch64CC::GT;
 998     break;
 999   case ISD::SETGE:
1000   case ISD::SETOGE:
1001     CondCode = AArch64CC::GE;
1002     break;
1003   case ISD::SETOLT:
1004     CondCode = AArch64CC::MI;
1005     break;
1006   case ISD::SETOLE:
1007     CondCode = AArch64CC::LS;
1008     break;
1009   case ISD::SETONE:
1010     CondCode = AArch64CC::MI;
1011     CondCode2 = AArch64CC::GT;
1012     break;
1013   case ISD::SETO:
1014     CondCode = AArch64CC::VC;
1015     break;
1016   case ISD::SETUO:
1017     CondCode = AArch64CC::VS;
1018     break;
1019   case ISD::SETUEQ:
1020     CondCode = AArch64CC::EQ;
1021     CondCode2 = AArch64CC::VS;
1022     break;
1023   case ISD::SETUGT:
1024     CondCode = AArch64CC::HI;
1025     break;
1026   case ISD::SETUGE:
1027     CondCode = AArch64CC::PL;
1028     break;
1029   case ISD::SETLT:
1030   case ISD::SETULT:
1031     CondCode = AArch64CC::LT;
1032     break;
1033   case ISD::SETLE:
1034   case ISD::SETULE:
1035     CondCode = AArch64CC::LE;
1036     break;
1037   case ISD::SETNE:
1038   case ISD::SETUNE:
1039     CondCode = AArch64CC::NE;
1040     break;
1041   }
1042 }
1043
1044 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1045 /// CC usable with the vector instructions. Fewer operations are available
1046 /// without a real NZCV register, so we have to use less efficient combinations
1047 /// to get the same effect.
1048 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1049                                         AArch64CC::CondCode &CondCode,
1050                                         AArch64CC::CondCode &CondCode2,
1051                                         bool &Invert) {
1052   Invert = false;
1053   switch (CC) {
1054   default:
1055     // Mostly the scalar mappings work fine.
1056     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1057     break;
1058   case ISD::SETUO:
1059     Invert = true; // Fallthrough
1060   case ISD::SETO:
1061     CondCode = AArch64CC::MI;
1062     CondCode2 = AArch64CC::GE;
1063     break;
1064   case ISD::SETUEQ:
1065   case ISD::SETULT:
1066   case ISD::SETULE:
1067   case ISD::SETUGT:
1068   case ISD::SETUGE:
1069     // All of the compare-mask comparisons are ordered, but we can switch
1070     // between the two by a double inversion. E.g. ULE == !OGT.
1071     Invert = true;
1072     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1073     break;
1074   }
1075 }
1076
1077 static bool isLegalArithImmed(uint64_t C) {
1078   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1079   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1080 }
1081
1082 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1083                               SDLoc dl, SelectionDAG &DAG) {
1084   EVT VT = LHS.getValueType();
1085
1086   if (VT.isFloatingPoint())
1087     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1088
1089   // The CMP instruction is just an alias for SUBS, and representing it as
1090   // SUBS means that it's possible to get CSE with subtract operations.
1091   // A later phase can perform the optimization of setting the destination
1092   // register to WZR/XZR if it ends up being unused.
1093   unsigned Opcode = AArch64ISD::SUBS;
1094
1095   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1096       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1097       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1098     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1099     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1100     // can be set differently by this operation. It comes down to whether
1101     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1102     // everything is fine. If not then the optimization is wrong. Thus general
1103     // comparisons are only valid if op2 != 0.
1104
1105     // So, finally, the only LLVM-native comparisons that don't mention C and V
1106     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1107     // the absence of information about op2.
1108     Opcode = AArch64ISD::ADDS;
1109     RHS = RHS.getOperand(1);
1110   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1111              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1112              !isUnsignedIntSetCC(CC)) {
1113     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1114     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1115     // of the signed comparisons.
1116     Opcode = AArch64ISD::ANDS;
1117     RHS = LHS.getOperand(1);
1118     LHS = LHS.getOperand(0);
1119   }
1120
1121   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1122       .getValue(1);
1123 }
1124
1125 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1126                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1127   SDValue Cmp;
1128   AArch64CC::CondCode AArch64CC;
1129   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1130     EVT VT = RHS.getValueType();
1131     uint64_t C = RHSC->getZExtValue();
1132     if (!isLegalArithImmed(C)) {
1133       // Constant does not fit, try adjusting it by one?
1134       switch (CC) {
1135       default:
1136         break;
1137       case ISD::SETLT:
1138       case ISD::SETGE:
1139         if ((VT == MVT::i32 && C != 0x80000000 &&
1140              isLegalArithImmed((uint32_t)(C - 1))) ||
1141             (VT == MVT::i64 && C != 0x80000000ULL &&
1142              isLegalArithImmed(C - 1ULL))) {
1143           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1144           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1145           RHS = DAG.getConstant(C, VT);
1146         }
1147         break;
1148       case ISD::SETULT:
1149       case ISD::SETUGE:
1150         if ((VT == MVT::i32 && C != 0 &&
1151              isLegalArithImmed((uint32_t)(C - 1))) ||
1152             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1153           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1154           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1155           RHS = DAG.getConstant(C, VT);
1156         }
1157         break;
1158       case ISD::SETLE:
1159       case ISD::SETGT:
1160         if ((VT == MVT::i32 && C != INT32_MAX &&
1161              isLegalArithImmed((uint32_t)(C + 1))) ||
1162             (VT == MVT::i64 && C != INT64_MAX &&
1163              isLegalArithImmed(C + 1ULL))) {
1164           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1165           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1166           RHS = DAG.getConstant(C, VT);
1167         }
1168         break;
1169       case ISD::SETULE:
1170       case ISD::SETUGT:
1171         if ((VT == MVT::i32 && C != UINT32_MAX &&
1172              isLegalArithImmed((uint32_t)(C + 1))) ||
1173             (VT == MVT::i64 && C != UINT64_MAX &&
1174              isLegalArithImmed(C + 1ULL))) {
1175           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1176           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1177           RHS = DAG.getConstant(C, VT);
1178         }
1179         break;
1180       }
1181     }
1182   }
1183   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1184   // For the i8 operand, the largest immediate is 255, so this can be easily
1185   // encoded in the compare instruction. For the i16 operand, however, the
1186   // largest immediate cannot be encoded in the compare.
1187   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1188   // constant. For example,
1189   // movz w1, #65535
1190   // ldrh w0, [x0, #0]
1191   // cmp w0, w1
1192   // >
1193   // ldrsh w0, [x0, #0]
1194   // cmn w0, #1
1195   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1196   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1197   // both the LHS and RHS are truely zero extended and to make sure the
1198   // transformation is profitable.
1199   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1200     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1201         isa<LoadSDNode>(LHS)) {
1202       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1203           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1204           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1205         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1206         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1207           SDValue SExt =
1208               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1209                           DAG.getValueType(MVT::i16));
1210           Cmp = emitComparison(SExt,
1211                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1212                                CC, dl, DAG);
1213           AArch64CC = changeIntCCToAArch64CC(CC);
1214           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1215           return Cmp;
1216         }
1217       }
1218     }
1219   }
1220   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1221   AArch64CC = changeIntCCToAArch64CC(CC);
1222   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1223   return Cmp;
1224 }
1225
1226 static std::pair<SDValue, SDValue>
1227 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1228   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1229          "Unsupported value type");
1230   SDValue Value, Overflow;
1231   SDLoc DL(Op);
1232   SDValue LHS = Op.getOperand(0);
1233   SDValue RHS = Op.getOperand(1);
1234   unsigned Opc = 0;
1235   switch (Op.getOpcode()) {
1236   default:
1237     llvm_unreachable("Unknown overflow instruction!");
1238   case ISD::SADDO:
1239     Opc = AArch64ISD::ADDS;
1240     CC = AArch64CC::VS;
1241     break;
1242   case ISD::UADDO:
1243     Opc = AArch64ISD::ADDS;
1244     CC = AArch64CC::HS;
1245     break;
1246   case ISD::SSUBO:
1247     Opc = AArch64ISD::SUBS;
1248     CC = AArch64CC::VS;
1249     break;
1250   case ISD::USUBO:
1251     Opc = AArch64ISD::SUBS;
1252     CC = AArch64CC::LO;
1253     break;
1254   // Multiply needs a little bit extra work.
1255   case ISD::SMULO:
1256   case ISD::UMULO: {
1257     CC = AArch64CC::NE;
1258     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1259     if (Op.getValueType() == MVT::i32) {
1260       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1261       // For a 32 bit multiply with overflow check we want the instruction
1262       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1263       // need to generate the following pattern:
1264       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1265       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1266       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1267       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1268       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1269                                 DAG.getConstant(0, MVT::i64));
1270       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1271       // operation. We need to clear out the upper 32 bits, because we used a
1272       // widening multiply that wrote all 64 bits. In the end this should be a
1273       // noop.
1274       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1275       if (IsSigned) {
1276         // The signed overflow check requires more than just a simple check for
1277         // any bit set in the upper 32 bits of the result. These bits could be
1278         // just the sign bits of a negative number. To perform the overflow
1279         // check we have to arithmetic shift right the 32nd bit of the result by
1280         // 31 bits. Then we compare the result to the upper 32 bits.
1281         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1282                                         DAG.getConstant(32, MVT::i64));
1283         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1284         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1285                                         DAG.getConstant(31, MVT::i64));
1286         // It is important that LowerBits is last, otherwise the arithmetic
1287         // shift will not be folded into the compare (SUBS).
1288         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1289         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1290                        .getValue(1);
1291       } else {
1292         // The overflow check for unsigned multiply is easy. We only need to
1293         // check if any of the upper 32 bits are set. This can be done with a
1294         // CMP (shifted register). For that we need to generate the following
1295         // pattern:
1296         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1297         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1298                                         DAG.getConstant(32, MVT::i64));
1299         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1300         Overflow =
1301             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1302                         UpperBits).getValue(1);
1303       }
1304       break;
1305     }
1306     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1307     // For the 64 bit multiply
1308     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1309     if (IsSigned) {
1310       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1311       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1312                                       DAG.getConstant(63, MVT::i64));
1313       // It is important that LowerBits is last, otherwise the arithmetic
1314       // shift will not be folded into the compare (SUBS).
1315       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1316       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1317                      .getValue(1);
1318     } else {
1319       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1320       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1321       Overflow =
1322           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1323                       UpperBits).getValue(1);
1324     }
1325     break;
1326   }
1327   } // switch (...)
1328
1329   if (Opc) {
1330     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1331
1332     // Emit the AArch64 operation with overflow check.
1333     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1334     Overflow = Value.getValue(1);
1335   }
1336   return std::make_pair(Value, Overflow);
1337 }
1338
1339 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1340                                              RTLIB::Libcall Call) const {
1341   SmallVector<SDValue, 2> Ops;
1342   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1343     Ops.push_back(Op.getOperand(i));
1344
1345   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1346                      SDLoc(Op)).first;
1347 }
1348
1349 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1350   SDValue Sel = Op.getOperand(0);
1351   SDValue Other = Op.getOperand(1);
1352
1353   // If neither operand is a SELECT_CC, give up.
1354   if (Sel.getOpcode() != ISD::SELECT_CC)
1355     std::swap(Sel, Other);
1356   if (Sel.getOpcode() != ISD::SELECT_CC)
1357     return Op;
1358
1359   // The folding we want to perform is:
1360   // (xor x, (select_cc a, b, cc, 0, -1) )
1361   //   -->
1362   // (csel x, (xor x, -1), cc ...)
1363   //
1364   // The latter will get matched to a CSINV instruction.
1365
1366   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1367   SDValue LHS = Sel.getOperand(0);
1368   SDValue RHS = Sel.getOperand(1);
1369   SDValue TVal = Sel.getOperand(2);
1370   SDValue FVal = Sel.getOperand(3);
1371   SDLoc dl(Sel);
1372
1373   // FIXME: This could be generalized to non-integer comparisons.
1374   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1375     return Op;
1376
1377   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1378   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1379
1380   // The the values aren't constants, this isn't the pattern we're looking for.
1381   if (!CFVal || !CTVal)
1382     return Op;
1383
1384   // We can commute the SELECT_CC by inverting the condition.  This
1385   // might be needed to make this fit into a CSINV pattern.
1386   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1387     std::swap(TVal, FVal);
1388     std::swap(CTVal, CFVal);
1389     CC = ISD::getSetCCInverse(CC, true);
1390   }
1391
1392   // If the constants line up, perform the transform!
1393   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1394     SDValue CCVal;
1395     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1396
1397     FVal = Other;
1398     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1399                        DAG.getConstant(-1ULL, Other.getValueType()));
1400
1401     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1402                        CCVal, Cmp);
1403   }
1404
1405   return Op;
1406 }
1407
1408 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1409   EVT VT = Op.getValueType();
1410
1411   // Let legalize expand this if it isn't a legal type yet.
1412   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1413     return SDValue();
1414
1415   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1416
1417   unsigned Opc;
1418   bool ExtraOp = false;
1419   switch (Op.getOpcode()) {
1420   default:
1421     llvm_unreachable("Invalid code");
1422   case ISD::ADDC:
1423     Opc = AArch64ISD::ADDS;
1424     break;
1425   case ISD::SUBC:
1426     Opc = AArch64ISD::SUBS;
1427     break;
1428   case ISD::ADDE:
1429     Opc = AArch64ISD::ADCS;
1430     ExtraOp = true;
1431     break;
1432   case ISD::SUBE:
1433     Opc = AArch64ISD::SBCS;
1434     ExtraOp = true;
1435     break;
1436   }
1437
1438   if (!ExtraOp)
1439     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1440   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1441                      Op.getOperand(2));
1442 }
1443
1444 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1445   // Let legalize expand this if it isn't a legal type yet.
1446   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1447     return SDValue();
1448
1449   AArch64CC::CondCode CC;
1450   // The actual operation that sets the overflow or carry flag.
1451   SDValue Value, Overflow;
1452   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1453
1454   // We use 0 and 1 as false and true values.
1455   SDValue TVal = DAG.getConstant(1, MVT::i32);
1456   SDValue FVal = DAG.getConstant(0, MVT::i32);
1457
1458   // We use an inverted condition, because the conditional select is inverted
1459   // too. This will allow it to be selected to a single instruction:
1460   // CSINC Wd, WZR, WZR, invert(cond).
1461   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1462   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1463                          CCVal, Overflow);
1464
1465   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1466   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1467 }
1468
1469 // Prefetch operands are:
1470 // 1: Address to prefetch
1471 // 2: bool isWrite
1472 // 3: int locality (0 = no locality ... 3 = extreme locality)
1473 // 4: bool isDataCache
1474 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1475   SDLoc DL(Op);
1476   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1477   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1478   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1479
1480   bool IsStream = !Locality;
1481   // When the locality number is set
1482   if (Locality) {
1483     // The front-end should have filtered out the out-of-range values
1484     assert(Locality <= 3 && "Prefetch locality out-of-range");
1485     // The locality degree is the opposite of the cache speed.
1486     // Put the number the other way around.
1487     // The encoding starts at 0 for level 1
1488     Locality = 3 - Locality;
1489   }
1490
1491   // built the mask value encoding the expected behavior.
1492   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1493                    (!IsData << 3) |     // IsDataCache bit
1494                    (Locality << 1) |    // Cache level bits
1495                    (unsigned)IsStream;  // Stream bit
1496   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1497                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1498 }
1499
1500 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1501                                               SelectionDAG &DAG) const {
1502   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1503
1504   RTLIB::Libcall LC;
1505   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1506
1507   return LowerF128Call(Op, DAG, LC);
1508 }
1509
1510 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1511                                              SelectionDAG &DAG) const {
1512   if (Op.getOperand(0).getValueType() != MVT::f128) {
1513     // It's legal except when f128 is involved
1514     return Op;
1515   }
1516
1517   RTLIB::Libcall LC;
1518   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1519
1520   // FP_ROUND node has a second operand indicating whether it is known to be
1521   // precise. That doesn't take part in the LibCall so we can't directly use
1522   // LowerF128Call.
1523   SDValue SrcVal = Op.getOperand(0);
1524   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1525                      /*isSigned*/ false, SDLoc(Op)).first;
1526 }
1527
1528 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1529   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1530   // Any additional optimization in this function should be recorded
1531   // in the cost tables.
1532   EVT InVT = Op.getOperand(0).getValueType();
1533   EVT VT = Op.getValueType();
1534
1535   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1536     SDLoc dl(Op);
1537     SDValue Cv =
1538         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1539                     Op.getOperand(0));
1540     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1541   }
1542
1543   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1544     SDLoc dl(Op);
1545     MVT ExtVT =
1546         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1547                          VT.getVectorNumElements());
1548     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1549     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1550   }
1551
1552   // Type changing conversions are illegal.
1553   return Op;
1554 }
1555
1556 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1557                                               SelectionDAG &DAG) const {
1558   if (Op.getOperand(0).getValueType().isVector())
1559     return LowerVectorFP_TO_INT(Op, DAG);
1560
1561   if (Op.getOperand(0).getValueType() != MVT::f128) {
1562     // It's legal except when f128 is involved
1563     return Op;
1564   }
1565
1566   RTLIB::Libcall LC;
1567   if (Op.getOpcode() == ISD::FP_TO_SINT)
1568     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1569   else
1570     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1571
1572   SmallVector<SDValue, 2> Ops;
1573   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1574     Ops.push_back(Op.getOperand(i));
1575
1576   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1577                      SDLoc(Op)).first;
1578 }
1579
1580 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1581   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1582   // Any additional optimization in this function should be recorded
1583   // in the cost tables.
1584   EVT VT = Op.getValueType();
1585   SDLoc dl(Op);
1586   SDValue In = Op.getOperand(0);
1587   EVT InVT = In.getValueType();
1588
1589   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1590     MVT CastVT =
1591         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1592                          InVT.getVectorNumElements());
1593     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1594     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1595   }
1596
1597   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1598     unsigned CastOpc =
1599         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1600     EVT CastVT = VT.changeVectorElementTypeToInteger();
1601     In = DAG.getNode(CastOpc, dl, CastVT, In);
1602     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1603   }
1604
1605   return Op;
1606 }
1607
1608 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1609                                             SelectionDAG &DAG) const {
1610   if (Op.getValueType().isVector())
1611     return LowerVectorINT_TO_FP(Op, DAG);
1612
1613   // i128 conversions are libcalls.
1614   if (Op.getOperand(0).getValueType() == MVT::i128)
1615     return SDValue();
1616
1617   // Other conversions are legal, unless it's to the completely software-based
1618   // fp128.
1619   if (Op.getValueType() != MVT::f128)
1620     return Op;
1621
1622   RTLIB::Libcall LC;
1623   if (Op.getOpcode() == ISD::SINT_TO_FP)
1624     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1625   else
1626     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1627
1628   return LowerF128Call(Op, DAG, LC);
1629 }
1630
1631 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1632                                             SelectionDAG &DAG) const {
1633   // For iOS, we want to call an alternative entry point: __sincos_stret,
1634   // which returns the values in two S / D registers.
1635   SDLoc dl(Op);
1636   SDValue Arg = Op.getOperand(0);
1637   EVT ArgVT = Arg.getValueType();
1638   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1639
1640   ArgListTy Args;
1641   ArgListEntry Entry;
1642
1643   Entry.Node = Arg;
1644   Entry.Ty = ArgTy;
1645   Entry.isSExt = false;
1646   Entry.isZExt = false;
1647   Args.push_back(Entry);
1648
1649   const char *LibcallName =
1650       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1651   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1652
1653   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1654   TargetLowering::CallLoweringInfo CLI(DAG);
1655   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1656     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1657
1658   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1659   return CallResult.first;
1660 }
1661
1662 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1663   if (Op.getValueType() != MVT::f16)
1664     return SDValue();
1665
1666   assert(Op.getOperand(0).getValueType() == MVT::i16);
1667   SDLoc DL(Op);
1668
1669   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1670   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1671   return SDValue(
1672       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1673                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1674       0);
1675 }
1676
1677 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1678   if (OrigVT.getSizeInBits() >= 64)
1679     return OrigVT;
1680
1681   assert(OrigVT.isSimple() && "Expecting a simple value type");
1682
1683   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1684   switch (OrigSimpleTy) {
1685   default: llvm_unreachable("Unexpected Vector Type");
1686   case MVT::v2i8:
1687   case MVT::v2i16:
1688      return MVT::v2i32;
1689   case MVT::v4i8:
1690     return  MVT::v4i16;
1691   }
1692 }
1693
1694 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1695                                                  const EVT &OrigTy,
1696                                                  const EVT &ExtTy,
1697                                                  unsigned ExtOpcode) {
1698   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1699   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1700   // 64-bits we need to insert a new extension so that it will be 64-bits.
1701   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1702   if (OrigTy.getSizeInBits() >= 64)
1703     return N;
1704
1705   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1706   EVT NewVT = getExtensionTo64Bits(OrigTy);
1707
1708   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1709 }
1710
1711 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1712                                    bool isSigned) {
1713   EVT VT = N->getValueType(0);
1714
1715   if (N->getOpcode() != ISD::BUILD_VECTOR)
1716     return false;
1717
1718   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1719     SDNode *Elt = N->getOperand(i).getNode();
1720     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1721       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1722       unsigned HalfSize = EltSize / 2;
1723       if (isSigned) {
1724         if (!isIntN(HalfSize, C->getSExtValue()))
1725           return false;
1726       } else {
1727         if (!isUIntN(HalfSize, C->getZExtValue()))
1728           return false;
1729       }
1730       continue;
1731     }
1732     return false;
1733   }
1734
1735   return true;
1736 }
1737
1738 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1739   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1740     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1741                                              N->getOperand(0)->getValueType(0),
1742                                              N->getValueType(0),
1743                                              N->getOpcode());
1744
1745   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1746   EVT VT = N->getValueType(0);
1747   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1748   unsigned NumElts = VT.getVectorNumElements();
1749   MVT TruncVT = MVT::getIntegerVT(EltSize);
1750   SmallVector<SDValue, 8> Ops;
1751   for (unsigned i = 0; i != NumElts; ++i) {
1752     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1753     const APInt &CInt = C->getAPIntValue();
1754     // Element types smaller than 32 bits are not legal, so use i32 elements.
1755     // The values are implicitly truncated so sext vs. zext doesn't matter.
1756     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1757   }
1758   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1759                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1760 }
1761
1762 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1763   if (N->getOpcode() == ISD::SIGN_EXTEND)
1764     return true;
1765   if (isExtendedBUILD_VECTOR(N, DAG, true))
1766     return true;
1767   return false;
1768 }
1769
1770 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1771   if (N->getOpcode() == ISD::ZERO_EXTEND)
1772     return true;
1773   if (isExtendedBUILD_VECTOR(N, DAG, false))
1774     return true;
1775   return false;
1776 }
1777
1778 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1779   unsigned Opcode = N->getOpcode();
1780   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1781     SDNode *N0 = N->getOperand(0).getNode();
1782     SDNode *N1 = N->getOperand(1).getNode();
1783     return N0->hasOneUse() && N1->hasOneUse() &&
1784       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1785   }
1786   return false;
1787 }
1788
1789 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1790   unsigned Opcode = N->getOpcode();
1791   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1792     SDNode *N0 = N->getOperand(0).getNode();
1793     SDNode *N1 = N->getOperand(1).getNode();
1794     return N0->hasOneUse() && N1->hasOneUse() &&
1795       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1796   }
1797   return false;
1798 }
1799
1800 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1801   // Multiplications are only custom-lowered for 128-bit vectors so that
1802   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1803   EVT VT = Op.getValueType();
1804   assert(VT.is128BitVector() && VT.isInteger() &&
1805          "unexpected type for custom-lowering ISD::MUL");
1806   SDNode *N0 = Op.getOperand(0).getNode();
1807   SDNode *N1 = Op.getOperand(1).getNode();
1808   unsigned NewOpc = 0;
1809   bool isMLA = false;
1810   bool isN0SExt = isSignExtended(N0, DAG);
1811   bool isN1SExt = isSignExtended(N1, DAG);
1812   if (isN0SExt && isN1SExt)
1813     NewOpc = AArch64ISD::SMULL;
1814   else {
1815     bool isN0ZExt = isZeroExtended(N0, DAG);
1816     bool isN1ZExt = isZeroExtended(N1, DAG);
1817     if (isN0ZExt && isN1ZExt)
1818       NewOpc = AArch64ISD::UMULL;
1819     else if (isN1SExt || isN1ZExt) {
1820       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1821       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1822       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1823         NewOpc = AArch64ISD::SMULL;
1824         isMLA = true;
1825       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1826         NewOpc =  AArch64ISD::UMULL;
1827         isMLA = true;
1828       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1829         std::swap(N0, N1);
1830         NewOpc =  AArch64ISD::UMULL;
1831         isMLA = true;
1832       }
1833     }
1834
1835     if (!NewOpc) {
1836       if (VT == MVT::v2i64)
1837         // Fall through to expand this.  It is not legal.
1838         return SDValue();
1839       else
1840         // Other vector multiplications are legal.
1841         return Op;
1842     }
1843   }
1844
1845   // Legalize to a S/UMULL instruction
1846   SDLoc DL(Op);
1847   SDValue Op0;
1848   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1849   if (!isMLA) {
1850     Op0 = skipExtensionForVectorMULL(N0, DAG);
1851     assert(Op0.getValueType().is64BitVector() &&
1852            Op1.getValueType().is64BitVector() &&
1853            "unexpected types for extended operands to VMULL");
1854     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1855   }
1856   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1857   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1858   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1859   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1860   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1861   EVT Op1VT = Op1.getValueType();
1862   return DAG.getNode(N0->getOpcode(), DL, VT,
1863                      DAG.getNode(NewOpc, DL, VT,
1864                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1865                      DAG.getNode(NewOpc, DL, VT,
1866                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1867 }
1868
1869 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1870                                               SelectionDAG &DAG) const {
1871   switch (Op.getOpcode()) {
1872   default:
1873     llvm_unreachable("unimplemented operand");
1874     return SDValue();
1875   case ISD::BITCAST:
1876     return LowerBITCAST(Op, DAG);
1877   case ISD::GlobalAddress:
1878     return LowerGlobalAddress(Op, DAG);
1879   case ISD::GlobalTLSAddress:
1880     return LowerGlobalTLSAddress(Op, DAG);
1881   case ISD::SETCC:
1882     return LowerSETCC(Op, DAG);
1883   case ISD::BR_CC:
1884     return LowerBR_CC(Op, DAG);
1885   case ISD::SELECT:
1886     return LowerSELECT(Op, DAG);
1887   case ISD::SELECT_CC:
1888     return LowerSELECT_CC(Op, DAG);
1889   case ISD::JumpTable:
1890     return LowerJumpTable(Op, DAG);
1891   case ISD::ConstantPool:
1892     return LowerConstantPool(Op, DAG);
1893   case ISD::BlockAddress:
1894     return LowerBlockAddress(Op, DAG);
1895   case ISD::VASTART:
1896     return LowerVASTART(Op, DAG);
1897   case ISD::VACOPY:
1898     return LowerVACOPY(Op, DAG);
1899   case ISD::VAARG:
1900     return LowerVAARG(Op, DAG);
1901   case ISD::ADDC:
1902   case ISD::ADDE:
1903   case ISD::SUBC:
1904   case ISD::SUBE:
1905     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1906   case ISD::SADDO:
1907   case ISD::UADDO:
1908   case ISD::SSUBO:
1909   case ISD::USUBO:
1910   case ISD::SMULO:
1911   case ISD::UMULO:
1912     return LowerXALUO(Op, DAG);
1913   case ISD::FADD:
1914     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1915   case ISD::FSUB:
1916     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1917   case ISD::FMUL:
1918     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1919   case ISD::FDIV:
1920     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1921   case ISD::FP_ROUND:
1922     return LowerFP_ROUND(Op, DAG);
1923   case ISD::FP_EXTEND:
1924     return LowerFP_EXTEND(Op, DAG);
1925   case ISD::FRAMEADDR:
1926     return LowerFRAMEADDR(Op, DAG);
1927   case ISD::RETURNADDR:
1928     return LowerRETURNADDR(Op, DAG);
1929   case ISD::INSERT_VECTOR_ELT:
1930     return LowerINSERT_VECTOR_ELT(Op, DAG);
1931   case ISD::EXTRACT_VECTOR_ELT:
1932     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1933   case ISD::BUILD_VECTOR:
1934     return LowerBUILD_VECTOR(Op, DAG);
1935   case ISD::VECTOR_SHUFFLE:
1936     return LowerVECTOR_SHUFFLE(Op, DAG);
1937   case ISD::EXTRACT_SUBVECTOR:
1938     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1939   case ISD::SRA:
1940   case ISD::SRL:
1941   case ISD::SHL:
1942     return LowerVectorSRA_SRL_SHL(Op, DAG);
1943   case ISD::SHL_PARTS:
1944     return LowerShiftLeftParts(Op, DAG);
1945   case ISD::SRL_PARTS:
1946   case ISD::SRA_PARTS:
1947     return LowerShiftRightParts(Op, DAG);
1948   case ISD::CTPOP:
1949     return LowerCTPOP(Op, DAG);
1950   case ISD::FCOPYSIGN:
1951     return LowerFCOPYSIGN(Op, DAG);
1952   case ISD::AND:
1953     return LowerVectorAND(Op, DAG);
1954   case ISD::OR:
1955     return LowerVectorOR(Op, DAG);
1956   case ISD::XOR:
1957     return LowerXOR(Op, DAG);
1958   case ISD::PREFETCH:
1959     return LowerPREFETCH(Op, DAG);
1960   case ISD::SINT_TO_FP:
1961   case ISD::UINT_TO_FP:
1962     return LowerINT_TO_FP(Op, DAG);
1963   case ISD::FP_TO_SINT:
1964   case ISD::FP_TO_UINT:
1965     return LowerFP_TO_INT(Op, DAG);
1966   case ISD::FSINCOS:
1967     return LowerFSINCOS(Op, DAG);
1968   case ISD::MUL:
1969     return LowerMUL(Op, DAG);
1970   }
1971 }
1972
1973 /// getFunctionAlignment - Return the Log2 alignment of this function.
1974 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1975   return 2;
1976 }
1977
1978 //===----------------------------------------------------------------------===//
1979 //                      Calling Convention Implementation
1980 //===----------------------------------------------------------------------===//
1981
1982 #include "AArch64GenCallingConv.inc"
1983
1984 /// Selects the correct CCAssignFn for a given CallingConvention value.
1985 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1986                                                      bool IsVarArg) const {
1987   switch (CC) {
1988   default:
1989     llvm_unreachable("Unsupported calling convention.");
1990   case CallingConv::WebKit_JS:
1991     return CC_AArch64_WebKit_JS;
1992   case CallingConv::GHC:
1993     return CC_AArch64_GHC;
1994   case CallingConv::C:
1995   case CallingConv::Fast:
1996     if (!Subtarget->isTargetDarwin())
1997       return CC_AArch64_AAPCS;
1998     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1999   }
2000 }
2001
2002 SDValue AArch64TargetLowering::LowerFormalArguments(
2003     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2004     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2005     SmallVectorImpl<SDValue> &InVals) const {
2006   MachineFunction &MF = DAG.getMachineFunction();
2007   MachineFrameInfo *MFI = MF.getFrameInfo();
2008
2009   // Assign locations to all of the incoming arguments.
2010   SmallVector<CCValAssign, 16> ArgLocs;
2011   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2012                  *DAG.getContext());
2013
2014   // At this point, Ins[].VT may already be promoted to i32. To correctly
2015   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2016   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2017   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2018   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2019   // LocVT.
2020   unsigned NumArgs = Ins.size();
2021   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2022   unsigned CurArgIdx = 0;
2023   for (unsigned i = 0; i != NumArgs; ++i) {
2024     MVT ValVT = Ins[i].VT;
2025     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2026     CurArgIdx = Ins[i].OrigArgIndex;
2027
2028     // Get type of the original argument.
2029     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2030     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2031     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2032     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2033       ValVT = MVT::i8;
2034     else if (ActualMVT == MVT::i16)
2035       ValVT = MVT::i16;
2036
2037     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2038     bool Res =
2039         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2040     assert(!Res && "Call operand has unhandled type");
2041     (void)Res;
2042   }
2043   assert(ArgLocs.size() == Ins.size());
2044   SmallVector<SDValue, 16> ArgValues;
2045   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2046     CCValAssign &VA = ArgLocs[i];
2047
2048     if (Ins[i].Flags.isByVal()) {
2049       // Byval is used for HFAs in the PCS, but the system should work in a
2050       // non-compliant manner for larger structs.
2051       EVT PtrTy = getPointerTy();
2052       int Size = Ins[i].Flags.getByValSize();
2053       unsigned NumRegs = (Size + 7) / 8;
2054
2055       // FIXME: This works on big-endian for composite byvals, which are the common
2056       // case. It should also work for fundamental types too.
2057       unsigned FrameIdx =
2058         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2059       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2060       InVals.push_back(FrameIdxN);
2061
2062       continue;
2063     }
2064
2065     if (VA.isRegLoc()) {
2066       // Arguments stored in registers.
2067       EVT RegVT = VA.getLocVT();
2068
2069       SDValue ArgValue;
2070       const TargetRegisterClass *RC;
2071
2072       if (RegVT == MVT::i32)
2073         RC = &AArch64::GPR32RegClass;
2074       else if (RegVT == MVT::i64)
2075         RC = &AArch64::GPR64RegClass;
2076       else if (RegVT == MVT::f16)
2077         RC = &AArch64::FPR16RegClass;
2078       else if (RegVT == MVT::f32)
2079         RC = &AArch64::FPR32RegClass;
2080       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2081         RC = &AArch64::FPR64RegClass;
2082       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2083         RC = &AArch64::FPR128RegClass;
2084       else
2085         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2086
2087       // Transform the arguments in physical registers into virtual ones.
2088       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2089       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2090
2091       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2092       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2093       // truncate to the right size.
2094       switch (VA.getLocInfo()) {
2095       default:
2096         llvm_unreachable("Unknown loc info!");
2097       case CCValAssign::Full:
2098         break;
2099       case CCValAssign::BCvt:
2100         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2101         break;
2102       case CCValAssign::AExt:
2103       case CCValAssign::SExt:
2104       case CCValAssign::ZExt:
2105         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2106         // nodes after our lowering.
2107         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2108         break;
2109       }
2110
2111       InVals.push_back(ArgValue);
2112
2113     } else { // VA.isRegLoc()
2114       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2115       unsigned ArgOffset = VA.getLocMemOffset();
2116       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2117
2118       uint32_t BEAlign = 0;
2119       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2120           !Ins[i].Flags.isInConsecutiveRegs())
2121         BEAlign = 8 - ArgSize;
2122
2123       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2124
2125       // Create load nodes to retrieve arguments from the stack.
2126       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2127       SDValue ArgValue;
2128
2129       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2130       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2131       MVT MemVT = VA.getValVT();
2132
2133       switch (VA.getLocInfo()) {
2134       default:
2135         break;
2136       case CCValAssign::BCvt:
2137         MemVT = VA.getLocVT();
2138         break;
2139       case CCValAssign::SExt:
2140         ExtType = ISD::SEXTLOAD;
2141         break;
2142       case CCValAssign::ZExt:
2143         ExtType = ISD::ZEXTLOAD;
2144         break;
2145       case CCValAssign::AExt:
2146         ExtType = ISD::EXTLOAD;
2147         break;
2148       }
2149
2150       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2151                                 MachinePointerInfo::getFixedStack(FI),
2152                                 MemVT, false, false, false, 0);
2153
2154       InVals.push_back(ArgValue);
2155     }
2156   }
2157
2158   // varargs
2159   if (isVarArg) {
2160     if (!Subtarget->isTargetDarwin()) {
2161       // The AAPCS variadic function ABI is identical to the non-variadic
2162       // one. As a result there may be more arguments in registers and we should
2163       // save them for future reference.
2164       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2165     }
2166
2167     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2168     // This will point to the next argument passed via stack.
2169     unsigned StackOffset = CCInfo.getNextStackOffset();
2170     // We currently pass all varargs at 8-byte alignment.
2171     StackOffset = ((StackOffset + 7) & ~7);
2172     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2173   }
2174
2175   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2176   unsigned StackArgSize = CCInfo.getNextStackOffset();
2177   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2178   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2179     // This is a non-standard ABI so by fiat I say we're allowed to make full
2180     // use of the stack area to be popped, which must be aligned to 16 bytes in
2181     // any case:
2182     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2183
2184     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2185     // a multiple of 16.
2186     FuncInfo->setArgumentStackToRestore(StackArgSize);
2187
2188     // This realignment carries over to the available bytes below. Our own
2189     // callers will guarantee the space is free by giving an aligned value to
2190     // CALLSEQ_START.
2191   }
2192   // Even if we're not expected to free up the space, it's useful to know how
2193   // much is there while considering tail calls (because we can reuse it).
2194   FuncInfo->setBytesInStackArgArea(StackArgSize);
2195
2196   return Chain;
2197 }
2198
2199 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2200                                                 SelectionDAG &DAG, SDLoc DL,
2201                                                 SDValue &Chain) const {
2202   MachineFunction &MF = DAG.getMachineFunction();
2203   MachineFrameInfo *MFI = MF.getFrameInfo();
2204   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2205
2206   SmallVector<SDValue, 8> MemOps;
2207
2208   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2209                                           AArch64::X3, AArch64::X4, AArch64::X5,
2210                                           AArch64::X6, AArch64::X7 };
2211   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2212   unsigned FirstVariadicGPR =
2213       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2214
2215   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2216   int GPRIdx = 0;
2217   if (GPRSaveSize != 0) {
2218     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2219
2220     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2221
2222     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2223       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2224       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2225       SDValue Store =
2226           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2227                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2228       MemOps.push_back(Store);
2229       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2230                         DAG.getConstant(8, getPointerTy()));
2231     }
2232   }
2233   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2234   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2235
2236   if (Subtarget->hasFPARMv8()) {
2237     static const MCPhysReg FPRArgRegs[] = {
2238         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2239         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2240     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2241     unsigned FirstVariadicFPR =
2242         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2243
2244     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2245     int FPRIdx = 0;
2246     if (FPRSaveSize != 0) {
2247       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2248
2249       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2250
2251       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2252         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2253         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2254
2255         SDValue Store =
2256             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2257                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2258         MemOps.push_back(Store);
2259         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2260                           DAG.getConstant(16, getPointerTy()));
2261       }
2262     }
2263     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2264     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2265   }
2266
2267   if (!MemOps.empty()) {
2268     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2269   }
2270 }
2271
2272 /// LowerCallResult - Lower the result values of a call into the
2273 /// appropriate copies out of appropriate physical registers.
2274 SDValue AArch64TargetLowering::LowerCallResult(
2275     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2276     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2277     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2278     SDValue ThisVal) const {
2279   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2280                           ? RetCC_AArch64_WebKit_JS
2281                           : RetCC_AArch64_AAPCS;
2282   // Assign locations to each value returned by this call.
2283   SmallVector<CCValAssign, 16> RVLocs;
2284   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2285                  *DAG.getContext());
2286   CCInfo.AnalyzeCallResult(Ins, RetCC);
2287
2288   // Copy all of the result registers out of their specified physreg.
2289   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2290     CCValAssign VA = RVLocs[i];
2291
2292     // Pass 'this' value directly from the argument to return value, to avoid
2293     // reg unit interference
2294     if (i == 0 && isThisReturn) {
2295       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2296              "unexpected return calling convention register assignment");
2297       InVals.push_back(ThisVal);
2298       continue;
2299     }
2300
2301     SDValue Val =
2302         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2303     Chain = Val.getValue(1);
2304     InFlag = Val.getValue(2);
2305
2306     switch (VA.getLocInfo()) {
2307     default:
2308       llvm_unreachable("Unknown loc info!");
2309     case CCValAssign::Full:
2310       break;
2311     case CCValAssign::BCvt:
2312       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2313       break;
2314     }
2315
2316     InVals.push_back(Val);
2317   }
2318
2319   return Chain;
2320 }
2321
2322 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2323     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2324     bool isCalleeStructRet, bool isCallerStructRet,
2325     const SmallVectorImpl<ISD::OutputArg> &Outs,
2326     const SmallVectorImpl<SDValue> &OutVals,
2327     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2328   // For CallingConv::C this function knows whether the ABI needs
2329   // changing. That's not true for other conventions so they will have to opt in
2330   // manually.
2331   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2332     return false;
2333
2334   const MachineFunction &MF = DAG.getMachineFunction();
2335   const Function *CallerF = MF.getFunction();
2336   CallingConv::ID CallerCC = CallerF->getCallingConv();
2337   bool CCMatch = CallerCC == CalleeCC;
2338
2339   // Byval parameters hand the function a pointer directly into the stack area
2340   // we want to reuse during a tail call. Working around this *is* possible (see
2341   // X86) but less efficient and uglier in LowerCall.
2342   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2343                                     e = CallerF->arg_end();
2344        i != e; ++i)
2345     if (i->hasByValAttr())
2346       return false;
2347
2348   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2349     if (IsTailCallConvention(CalleeCC) && CCMatch)
2350       return true;
2351     return false;
2352   }
2353
2354   // Externally-defined functions with weak linkage should not be
2355   // tail-called on AArch64 when the OS does not support dynamic
2356   // pre-emption of symbols, as the AAELF spec requires normal calls
2357   // to undefined weak functions to be replaced with a NOP or jump to the
2358   // next instruction. The behaviour of branch instructions in this
2359   // situation (as used for tail calls) is implementation-defined, so we
2360   // cannot rely on the linker replacing the tail call with a return.
2361   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2362     const GlobalValue *GV = G->getGlobal();
2363     const Triple TT(getTargetMachine().getTargetTriple());
2364     if (GV->hasExternalWeakLinkage() &&
2365         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2366       return false;
2367   }
2368
2369   // Now we search for cases where we can use a tail call without changing the
2370   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2371   // concept.
2372
2373   // I want anyone implementing a new calling convention to think long and hard
2374   // about this assert.
2375   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2376          "Unexpected variadic calling convention");
2377
2378   if (isVarArg && !Outs.empty()) {
2379     // At least two cases here: if caller is fastcc then we can't have any
2380     // memory arguments (we'd be expected to clean up the stack afterwards). If
2381     // caller is C then we could potentially use its argument area.
2382
2383     // FIXME: for now we take the most conservative of these in both cases:
2384     // disallow all variadic memory operands.
2385     SmallVector<CCValAssign, 16> ArgLocs;
2386     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2387                    *DAG.getContext());
2388
2389     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2390     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2391       if (!ArgLocs[i].isRegLoc())
2392         return false;
2393   }
2394
2395   // If the calling conventions do not match, then we'd better make sure the
2396   // results are returned in the same way as what the caller expects.
2397   if (!CCMatch) {
2398     SmallVector<CCValAssign, 16> RVLocs1;
2399     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2400                     *DAG.getContext());
2401     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2402
2403     SmallVector<CCValAssign, 16> RVLocs2;
2404     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2405                     *DAG.getContext());
2406     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2407
2408     if (RVLocs1.size() != RVLocs2.size())
2409       return false;
2410     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2411       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2412         return false;
2413       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2414         return false;
2415       if (RVLocs1[i].isRegLoc()) {
2416         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2417           return false;
2418       } else {
2419         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2420           return false;
2421       }
2422     }
2423   }
2424
2425   // Nothing more to check if the callee is taking no arguments
2426   if (Outs.empty())
2427     return true;
2428
2429   SmallVector<CCValAssign, 16> ArgLocs;
2430   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2431                  *DAG.getContext());
2432
2433   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2434
2435   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2436
2437   // If the stack arguments for this call would fit into our own save area then
2438   // the call can be made tail.
2439   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2440 }
2441
2442 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2443                                                    SelectionDAG &DAG,
2444                                                    MachineFrameInfo *MFI,
2445                                                    int ClobberedFI) const {
2446   SmallVector<SDValue, 8> ArgChains;
2447   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2448   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2449
2450   // Include the original chain at the beginning of the list. When this is
2451   // used by target LowerCall hooks, this helps legalize find the
2452   // CALLSEQ_BEGIN node.
2453   ArgChains.push_back(Chain);
2454
2455   // Add a chain value for each stack argument corresponding
2456   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2457                             UE = DAG.getEntryNode().getNode()->use_end();
2458        U != UE; ++U)
2459     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2460       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2461         if (FI->getIndex() < 0) {
2462           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2463           int64_t InLastByte = InFirstByte;
2464           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2465
2466           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2467               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2468             ArgChains.push_back(SDValue(L, 1));
2469         }
2470
2471   // Build a tokenfactor for all the chains.
2472   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2473 }
2474
2475 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2476                                                    bool TailCallOpt) const {
2477   return CallCC == CallingConv::Fast && TailCallOpt;
2478 }
2479
2480 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2481   return CallCC == CallingConv::Fast;
2482 }
2483
2484 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2485 /// and add input and output parameter nodes.
2486 SDValue
2487 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2488                                  SmallVectorImpl<SDValue> &InVals) const {
2489   SelectionDAG &DAG = CLI.DAG;
2490   SDLoc &DL = CLI.DL;
2491   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2492   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2493   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2494   SDValue Chain = CLI.Chain;
2495   SDValue Callee = CLI.Callee;
2496   bool &IsTailCall = CLI.IsTailCall;
2497   CallingConv::ID CallConv = CLI.CallConv;
2498   bool IsVarArg = CLI.IsVarArg;
2499
2500   MachineFunction &MF = DAG.getMachineFunction();
2501   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2502   bool IsThisReturn = false;
2503
2504   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2505   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2506   bool IsSibCall = false;
2507
2508   if (IsTailCall) {
2509     // Check if it's really possible to do a tail call.
2510     IsTailCall = isEligibleForTailCallOptimization(
2511         Callee, CallConv, IsVarArg, IsStructRet,
2512         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2513     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2514       report_fatal_error("failed to perform tail call elimination on a call "
2515                          "site marked musttail");
2516
2517     // A sibling call is one where we're under the usual C ABI and not planning
2518     // to change that but can still do a tail call:
2519     if (!TailCallOpt && IsTailCall)
2520       IsSibCall = true;
2521
2522     if (IsTailCall)
2523       ++NumTailCalls;
2524   }
2525
2526   // Analyze operands of the call, assigning locations to each operand.
2527   SmallVector<CCValAssign, 16> ArgLocs;
2528   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2529                  *DAG.getContext());
2530
2531   if (IsVarArg) {
2532     // Handle fixed and variable vector arguments differently.
2533     // Variable vector arguments always go into memory.
2534     unsigned NumArgs = Outs.size();
2535
2536     for (unsigned i = 0; i != NumArgs; ++i) {
2537       MVT ArgVT = Outs[i].VT;
2538       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2539       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2540                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2541       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2542       assert(!Res && "Call operand has unhandled type");
2543       (void)Res;
2544     }
2545   } else {
2546     // At this point, Outs[].VT may already be promoted to i32. To correctly
2547     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2548     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2549     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2550     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2551     // LocVT.
2552     unsigned NumArgs = Outs.size();
2553     for (unsigned i = 0; i != NumArgs; ++i) {
2554       MVT ValVT = Outs[i].VT;
2555       // Get type of the original argument.
2556       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2557                                   /*AllowUnknown*/ true);
2558       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2559       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2560       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2561       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2562         ValVT = MVT::i8;
2563       else if (ActualMVT == MVT::i16)
2564         ValVT = MVT::i16;
2565
2566       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2567       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2568       assert(!Res && "Call operand has unhandled type");
2569       (void)Res;
2570     }
2571   }
2572
2573   // Get a count of how many bytes are to be pushed on the stack.
2574   unsigned NumBytes = CCInfo.getNextStackOffset();
2575
2576   if (IsSibCall) {
2577     // Since we're not changing the ABI to make this a tail call, the memory
2578     // operands are already available in the caller's incoming argument space.
2579     NumBytes = 0;
2580   }
2581
2582   // FPDiff is the byte offset of the call's argument area from the callee's.
2583   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2584   // by this amount for a tail call. In a sibling call it must be 0 because the
2585   // caller will deallocate the entire stack and the callee still expects its
2586   // arguments to begin at SP+0. Completely unused for non-tail calls.
2587   int FPDiff = 0;
2588
2589   if (IsTailCall && !IsSibCall) {
2590     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2591
2592     // Since callee will pop argument stack as a tail call, we must keep the
2593     // popped size 16-byte aligned.
2594     NumBytes = RoundUpToAlignment(NumBytes, 16);
2595
2596     // FPDiff will be negative if this tail call requires more space than we
2597     // would automatically have in our incoming argument space. Positive if we
2598     // can actually shrink the stack.
2599     FPDiff = NumReusableBytes - NumBytes;
2600
2601     // The stack pointer must be 16-byte aligned at all times it's used for a
2602     // memory operation, which in practice means at *all* times and in
2603     // particular across call boundaries. Therefore our own arguments started at
2604     // a 16-byte aligned SP and the delta applied for the tail call should
2605     // satisfy the same constraint.
2606     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2607   }
2608
2609   // Adjust the stack pointer for the new arguments...
2610   // These operations are automatically eliminated by the prolog/epilog pass
2611   if (!IsSibCall)
2612     Chain =
2613         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2614
2615   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2616
2617   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2618   SmallVector<SDValue, 8> MemOpChains;
2619
2620   // Walk the register/memloc assignments, inserting copies/loads.
2621   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2622        ++i, ++realArgIdx) {
2623     CCValAssign &VA = ArgLocs[i];
2624     SDValue Arg = OutVals[realArgIdx];
2625     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2626
2627     // Promote the value if needed.
2628     switch (VA.getLocInfo()) {
2629     default:
2630       llvm_unreachable("Unknown loc info!");
2631     case CCValAssign::Full:
2632       break;
2633     case CCValAssign::SExt:
2634       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2635       break;
2636     case CCValAssign::ZExt:
2637       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2638       break;
2639     case CCValAssign::AExt:
2640       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2641         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2642         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2643         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2644       }
2645       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2646       break;
2647     case CCValAssign::BCvt:
2648       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2649       break;
2650     case CCValAssign::FPExt:
2651       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2652       break;
2653     }
2654
2655     if (VA.isRegLoc()) {
2656       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2657         assert(VA.getLocVT() == MVT::i64 &&
2658                "unexpected calling convention register assignment");
2659         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2660                "unexpected use of 'returned'");
2661         IsThisReturn = true;
2662       }
2663       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2664     } else {
2665       assert(VA.isMemLoc());
2666
2667       SDValue DstAddr;
2668       MachinePointerInfo DstInfo;
2669
2670       // FIXME: This works on big-endian for composite byvals, which are the
2671       // common case. It should also work for fundamental types too.
2672       uint32_t BEAlign = 0;
2673       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2674                                         : VA.getValVT().getSizeInBits();
2675       OpSize = (OpSize + 7) / 8;
2676       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2677           !Flags.isInConsecutiveRegs()) {
2678         if (OpSize < 8)
2679           BEAlign = 8 - OpSize;
2680       }
2681       unsigned LocMemOffset = VA.getLocMemOffset();
2682       int32_t Offset = LocMemOffset + BEAlign;
2683       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2684       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2685
2686       if (IsTailCall) {
2687         Offset = Offset + FPDiff;
2688         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2689
2690         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2691         DstInfo = MachinePointerInfo::getFixedStack(FI);
2692
2693         // Make sure any stack arguments overlapping with where we're storing
2694         // are loaded before this eventual operation. Otherwise they'll be
2695         // clobbered.
2696         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2697       } else {
2698         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2699
2700         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2701         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2702       }
2703
2704       if (Outs[i].Flags.isByVal()) {
2705         SDValue SizeNode =
2706             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2707         SDValue Cpy = DAG.getMemcpy(
2708             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2709             /*isVol = */ false,
2710             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2711
2712         MemOpChains.push_back(Cpy);
2713       } else {
2714         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2715         // promoted to a legal register type i32, we should truncate Arg back to
2716         // i1/i8/i16.
2717         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2718             VA.getValVT() == MVT::i16)
2719           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2720
2721         SDValue Store =
2722             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2723         MemOpChains.push_back(Store);
2724       }
2725     }
2726   }
2727
2728   if (!MemOpChains.empty())
2729     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2730
2731   // Build a sequence of copy-to-reg nodes chained together with token chain
2732   // and flag operands which copy the outgoing args into the appropriate regs.
2733   SDValue InFlag;
2734   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2735     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2736                              RegsToPass[i].second, InFlag);
2737     InFlag = Chain.getValue(1);
2738   }
2739
2740   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2741   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2742   // node so that legalize doesn't hack it.
2743   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2744       Subtarget->isTargetMachO()) {
2745     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2746       const GlobalValue *GV = G->getGlobal();
2747       bool InternalLinkage = GV->hasInternalLinkage();
2748       if (InternalLinkage)
2749         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2750       else {
2751         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2752                                             AArch64II::MO_GOT);
2753         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2754       }
2755     } else if (ExternalSymbolSDNode *S =
2756                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2757       const char *Sym = S->getSymbol();
2758       Callee =
2759           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2760       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2761     }
2762   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2763     const GlobalValue *GV = G->getGlobal();
2764     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2765   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2766     const char *Sym = S->getSymbol();
2767     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2768   }
2769
2770   // We don't usually want to end the call-sequence here because we would tidy
2771   // the frame up *after* the call, however in the ABI-changing tail-call case
2772   // we've carefully laid out the parameters so that when sp is reset they'll be
2773   // in the correct location.
2774   if (IsTailCall && !IsSibCall) {
2775     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2776                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2777     InFlag = Chain.getValue(1);
2778   }
2779
2780   std::vector<SDValue> Ops;
2781   Ops.push_back(Chain);
2782   Ops.push_back(Callee);
2783
2784   if (IsTailCall) {
2785     // Each tail call may have to adjust the stack by a different amount, so
2786     // this information must travel along with the operation for eventual
2787     // consumption by emitEpilogue.
2788     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2789   }
2790
2791   // Add argument registers to the end of the list so that they are known live
2792   // into the call.
2793   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2794     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2795                                   RegsToPass[i].second.getValueType()));
2796
2797   // Add a register mask operand representing the call-preserved registers.
2798   const uint32_t *Mask;
2799   const AArch64RegisterInfo *TRI = static_cast<const AArch64RegisterInfo *>(
2800       MF.getSubtarget().getRegisterInfo());
2801   if (IsThisReturn) {
2802     // For 'this' returns, use the X0-preserving mask if applicable
2803     Mask = TRI->getThisReturnPreservedMask(CallConv);
2804     if (!Mask) {
2805       IsThisReturn = false;
2806       Mask = TRI->getCallPreservedMask(CallConv);
2807     }
2808   } else
2809     Mask = TRI->getCallPreservedMask(CallConv);
2810
2811   assert(Mask && "Missing call preserved mask for calling convention");
2812   Ops.push_back(DAG.getRegisterMask(Mask));
2813
2814   if (InFlag.getNode())
2815     Ops.push_back(InFlag);
2816
2817   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2818
2819   // If we're doing a tall call, use a TC_RETURN here rather than an
2820   // actual call instruction.
2821   if (IsTailCall)
2822     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2823
2824   // Returns a chain and a flag for retval copy to use.
2825   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2826   InFlag = Chain.getValue(1);
2827
2828   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2829                                 ? RoundUpToAlignment(NumBytes, 16)
2830                                 : 0;
2831
2832   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2833                              DAG.getIntPtrConstant(CalleePopBytes, true),
2834                              InFlag, DL);
2835   if (!Ins.empty())
2836     InFlag = Chain.getValue(1);
2837
2838   // Handle result values, copying them out of physregs into vregs that we
2839   // return.
2840   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2841                          InVals, IsThisReturn,
2842                          IsThisReturn ? OutVals[0] : SDValue());
2843 }
2844
2845 bool AArch64TargetLowering::CanLowerReturn(
2846     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2847     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2848   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2849                           ? RetCC_AArch64_WebKit_JS
2850                           : RetCC_AArch64_AAPCS;
2851   SmallVector<CCValAssign, 16> RVLocs;
2852   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2853   return CCInfo.CheckReturn(Outs, RetCC);
2854 }
2855
2856 SDValue
2857 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2858                                    bool isVarArg,
2859                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2860                                    const SmallVectorImpl<SDValue> &OutVals,
2861                                    SDLoc DL, SelectionDAG &DAG) const {
2862   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2863                           ? RetCC_AArch64_WebKit_JS
2864                           : RetCC_AArch64_AAPCS;
2865   SmallVector<CCValAssign, 16> RVLocs;
2866   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2867                  *DAG.getContext());
2868   CCInfo.AnalyzeReturn(Outs, RetCC);
2869
2870   // Copy the result values into the output registers.
2871   SDValue Flag;
2872   SmallVector<SDValue, 4> RetOps(1, Chain);
2873   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2874        ++i, ++realRVLocIdx) {
2875     CCValAssign &VA = RVLocs[i];
2876     assert(VA.isRegLoc() && "Can only return in registers!");
2877     SDValue Arg = OutVals[realRVLocIdx];
2878
2879     switch (VA.getLocInfo()) {
2880     default:
2881       llvm_unreachable("Unknown loc info!");
2882     case CCValAssign::Full:
2883       if (Outs[i].ArgVT == MVT::i1) {
2884         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2885         // value. This is strictly redundant on Darwin (which uses "zeroext
2886         // i1"), but will be optimised out before ISel.
2887         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2888         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2889       }
2890       break;
2891     case CCValAssign::BCvt:
2892       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2893       break;
2894     }
2895
2896     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2897     Flag = Chain.getValue(1);
2898     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2899   }
2900
2901   RetOps[0] = Chain; // Update chain.
2902
2903   // Add the flag if we have it.
2904   if (Flag.getNode())
2905     RetOps.push_back(Flag);
2906
2907   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2908 }
2909
2910 //===----------------------------------------------------------------------===//
2911 //  Other Lowering Code
2912 //===----------------------------------------------------------------------===//
2913
2914 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2915                                                   SelectionDAG &DAG) const {
2916   EVT PtrVT = getPointerTy();
2917   SDLoc DL(Op);
2918   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2919   const GlobalValue *GV = GN->getGlobal();
2920   unsigned char OpFlags =
2921       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2922
2923   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2924          "unexpected offset in global node");
2925
2926   // This also catched the large code model case for Darwin.
2927   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2928     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2929     // FIXME: Once remat is capable of dealing with instructions with register
2930     // operands, expand this into two nodes instead of using a wrapper node.
2931     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2932   }
2933
2934   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2935     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2936            "use of MO_CONSTPOOL only supported on small model");
2937     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2938     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2939     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2940     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2941     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2942     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2943                                      MachinePointerInfo::getConstantPool(),
2944                                      /*isVolatile=*/ false,
2945                                      /*isNonTemporal=*/ true,
2946                                      /*isInvariant=*/ true, 8);
2947     if (GN->getOffset() != 0)
2948       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2949                          DAG.getConstant(GN->getOffset(), PtrVT));
2950     return GlobalAddr;
2951   }
2952
2953   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2954     const unsigned char MO_NC = AArch64II::MO_NC;
2955     return DAG.getNode(
2956         AArch64ISD::WrapperLarge, DL, PtrVT,
2957         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2958         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2959         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2960         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2961   } else {
2962     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2963     // the only correct model on Darwin.
2964     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2965                                             OpFlags | AArch64II::MO_PAGE);
2966     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2967     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2968
2969     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2970     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2971   }
2972 }
2973
2974 /// \brief Convert a TLS address reference into the correct sequence of loads
2975 /// and calls to compute the variable's address (for Darwin, currently) and
2976 /// return an SDValue containing the final node.
2977
2978 /// Darwin only has one TLS scheme which must be capable of dealing with the
2979 /// fully general situation, in the worst case. This means:
2980 ///     + "extern __thread" declaration.
2981 ///     + Defined in a possibly unknown dynamic library.
2982 ///
2983 /// The general system is that each __thread variable has a [3 x i64] descriptor
2984 /// which contains information used by the runtime to calculate the address. The
2985 /// only part of this the compiler needs to know about is the first xword, which
2986 /// contains a function pointer that must be called with the address of the
2987 /// entire descriptor in "x0".
2988 ///
2989 /// Since this descriptor may be in a different unit, in general even the
2990 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2991 /// is:
2992 ///     adrp x0, _var@TLVPPAGE
2993 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2994 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2995 ///                                      ; the function pointer
2996 ///     blr x1                           ; Uses descriptor address in x0
2997 ///     ; Address of _var is now in x0.
2998 ///
2999 /// If the address of _var's descriptor *is* known to the linker, then it can
3000 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3001 /// a slight efficiency gain.
3002 SDValue
3003 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3004                                                    SelectionDAG &DAG) const {
3005   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3006
3007   SDLoc DL(Op);
3008   MVT PtrVT = getPointerTy();
3009   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3010
3011   SDValue TLVPAddr =
3012       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3013   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3014
3015   // The first entry in the descriptor is a function pointer that we must call
3016   // to obtain the address of the variable.
3017   SDValue Chain = DAG.getEntryNode();
3018   SDValue FuncTLVGet =
3019       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3020                   false, true, true, 8);
3021   Chain = FuncTLVGet.getValue(1);
3022
3023   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3024   MFI->setAdjustsStack(true);
3025
3026   // TLS calls preserve all registers except those that absolutely must be
3027   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3028   // silly).
3029   const uint32_t *Mask =
3030       static_cast<const AArch64RegisterInfo *>(
3031           DAG.getSubtarget().getRegisterInfo())->getTLSCallPreservedMask();
3032
3033   // Finally, we can make the call. This is just a degenerate version of a
3034   // normal AArch64 call node: x0 takes the address of the descriptor, and
3035   // returns the address of the variable in this thread.
3036   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3037   Chain =
3038       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3039                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3040                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3041   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3042 }
3043
3044 /// When accessing thread-local variables under either the general-dynamic or
3045 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3046 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3047 /// is a function pointer to carry out the resolution. This function takes the
3048 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3049 /// other registers (except LR, NZCV) are preserved.
3050 ///
3051 /// Thus, the ideal call sequence on AArch64 is:
3052 ///
3053 ///     adrp x0, :tlsdesc:thread_var
3054 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3055 ///     add x0, x0, :tlsdesc_lo12:thread_var
3056 ///     .tlsdesccall thread_var
3057 ///     blr x8
3058 ///     (TPIDR_EL0 offset now in x0).
3059 ///
3060 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3061 /// relocation to help the linker relax this sequence if it turns out to be too
3062 /// conservative.
3063 ///
3064 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3065 /// is harmless.
3066 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3067                                                    SDValue DescAddr, SDLoc DL,
3068                                                    SelectionDAG &DAG) const {
3069   EVT PtrVT = getPointerTy();
3070
3071   // The function we need to call is simply the first entry in the GOT for this
3072   // descriptor, load it in preparation.
3073   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3074
3075   // TLS calls preserve all registers except those that absolutely must be
3076   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3077   // silly).
3078   const uint32_t *Mask =
3079       static_cast<const AArch64RegisterInfo *>(
3080           DAG.getSubtarget().getRegisterInfo())->getTLSCallPreservedMask();
3081
3082   // The function takes only one argument: the address of the descriptor itself
3083   // in X0.
3084   SDValue Glue, Chain;
3085   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3086   Glue = Chain.getValue(1);
3087
3088   // We're now ready to populate the argument list, as with a normal call:
3089   SmallVector<SDValue, 6> Ops;
3090   Ops.push_back(Chain);
3091   Ops.push_back(Func);
3092   Ops.push_back(SymAddr);
3093   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3094   Ops.push_back(DAG.getRegisterMask(Mask));
3095   Ops.push_back(Glue);
3096
3097   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3098   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3099   Glue = Chain.getValue(1);
3100
3101   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3102 }
3103
3104 SDValue
3105 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3106                                                 SelectionDAG &DAG) const {
3107   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3108   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3109          "ELF TLS only supported in small memory model");
3110   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3111
3112   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3113
3114   SDValue TPOff;
3115   EVT PtrVT = getPointerTy();
3116   SDLoc DL(Op);
3117   const GlobalValue *GV = GA->getGlobal();
3118
3119   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3120
3121   if (Model == TLSModel::LocalExec) {
3122     SDValue HiVar = DAG.getTargetGlobalAddress(
3123         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3124     SDValue LoVar = DAG.getTargetGlobalAddress(
3125         GV, DL, PtrVT, 0,
3126         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3127
3128     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3129                                        DAG.getTargetConstant(16, MVT::i32)),
3130                     0);
3131     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3132                                        DAG.getTargetConstant(0, MVT::i32)),
3133                     0);
3134   } else if (Model == TLSModel::InitialExec) {
3135     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3136     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3137   } else if (Model == TLSModel::LocalDynamic) {
3138     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3139     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3140     // the beginning of the module's TLS region, followed by a DTPREL offset
3141     // calculation.
3142
3143     // These accesses will need deduplicating if there's more than one.
3144     AArch64FunctionInfo *MFI =
3145         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3146     MFI->incNumLocalDynamicTLSAccesses();
3147
3148     // Accesses used in this sequence go via the TLS descriptor which lives in
3149     // the GOT. Prepare an address we can use to handle this.
3150     SDValue HiDesc = DAG.getTargetExternalSymbol(
3151         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3152     SDValue LoDesc = DAG.getTargetExternalSymbol(
3153         "_TLS_MODULE_BASE_", PtrVT,
3154         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3155
3156     // First argument to the descriptor call is the address of the descriptor
3157     // itself.
3158     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3159     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3160
3161     // The call needs a relocation too for linker relaxation. It doesn't make
3162     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3163     // the address.
3164     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3165                                                   AArch64II::MO_TLS);
3166
3167     // Now we can calculate the offset from TPIDR_EL0 to this module's
3168     // thread-local area.
3169     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3170
3171     // Now use :dtprel_whatever: operations to calculate this variable's offset
3172     // in its thread-storage area.
3173     SDValue HiVar = DAG.getTargetGlobalAddress(
3174         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3175     SDValue LoVar = DAG.getTargetGlobalAddress(
3176         GV, DL, MVT::i64, 0,
3177         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3178
3179     SDValue DTPOff =
3180         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3181                                    DAG.getTargetConstant(16, MVT::i32)),
3182                 0);
3183     DTPOff =
3184         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3185                                    DAG.getTargetConstant(0, MVT::i32)),
3186                 0);
3187
3188     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3189   } else if (Model == TLSModel::GeneralDynamic) {
3190     // Accesses used in this sequence go via the TLS descriptor which lives in
3191     // the GOT. Prepare an address we can use to handle this.
3192     SDValue HiDesc = DAG.getTargetGlobalAddress(
3193         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3194     SDValue LoDesc = DAG.getTargetGlobalAddress(
3195         GV, DL, PtrVT, 0,
3196         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3197
3198     // First argument to the descriptor call is the address of the descriptor
3199     // itself.
3200     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3201     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3202
3203     // The call needs a relocation too for linker relaxation. It doesn't make
3204     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3205     // the address.
3206     SDValue SymAddr =
3207         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3208
3209     // Finally we can make a call to calculate the offset from tpidr_el0.
3210     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3211   } else
3212     llvm_unreachable("Unsupported ELF TLS access model");
3213
3214   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3215 }
3216
3217 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3218                                                      SelectionDAG &DAG) const {
3219   if (Subtarget->isTargetDarwin())
3220     return LowerDarwinGlobalTLSAddress(Op, DAG);
3221   else if (Subtarget->isTargetELF())
3222     return LowerELFGlobalTLSAddress(Op, DAG);
3223
3224   llvm_unreachable("Unexpected platform trying to use TLS");
3225 }
3226 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3227   SDValue Chain = Op.getOperand(0);
3228   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3229   SDValue LHS = Op.getOperand(2);
3230   SDValue RHS = Op.getOperand(3);
3231   SDValue Dest = Op.getOperand(4);
3232   SDLoc dl(Op);
3233
3234   // Handle f128 first, since lowering it will result in comparing the return
3235   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3236   // is expecting to deal with.
3237   if (LHS.getValueType() == MVT::f128) {
3238     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3239
3240     // If softenSetCCOperands returned a scalar, we need to compare the result
3241     // against zero to select between true and false values.
3242     if (!RHS.getNode()) {
3243       RHS = DAG.getConstant(0, LHS.getValueType());
3244       CC = ISD::SETNE;
3245     }
3246   }
3247
3248   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3249   // instruction.
3250   unsigned Opc = LHS.getOpcode();
3251   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3252       cast<ConstantSDNode>(RHS)->isOne() &&
3253       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3254        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3255     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3256            "Unexpected condition code.");
3257     // Only lower legal XALUO ops.
3258     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3259       return SDValue();
3260
3261     // The actual operation with overflow check.
3262     AArch64CC::CondCode OFCC;
3263     SDValue Value, Overflow;
3264     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3265
3266     if (CC == ISD::SETNE)
3267       OFCC = getInvertedCondCode(OFCC);
3268     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3269
3270     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3271                        CCVal, Overflow);
3272   }
3273
3274   if (LHS.getValueType().isInteger()) {
3275     assert((LHS.getValueType() == RHS.getValueType()) &&
3276            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3277
3278     // If the RHS of the comparison is zero, we can potentially fold this
3279     // to a specialized branch.
3280     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3281     if (RHSC && RHSC->getZExtValue() == 0) {
3282       if (CC == ISD::SETEQ) {
3283         // See if we can use a TBZ to fold in an AND as well.
3284         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3285         // out of bounds, a late MI-layer pass rewrites branches.
3286         // 403.gcc is an example that hits this case.
3287         if (LHS.getOpcode() == ISD::AND &&
3288             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3289             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3290           SDValue Test = LHS.getOperand(0);
3291           uint64_t Mask = LHS.getConstantOperandVal(1);
3292           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3293                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3294         }
3295
3296         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3297       } else if (CC == ISD::SETNE) {
3298         // See if we can use a TBZ to fold in an AND as well.
3299         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3300         // out of bounds, a late MI-layer pass rewrites branches.
3301         // 403.gcc is an example that hits this case.
3302         if (LHS.getOpcode() == ISD::AND &&
3303             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3304             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3305           SDValue Test = LHS.getOperand(0);
3306           uint64_t Mask = LHS.getConstantOperandVal(1);
3307           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3308                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3309         }
3310
3311         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3312       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3313         // Don't combine AND since emitComparison converts the AND to an ANDS
3314         // (a.k.a. TST) and the test in the test bit and branch instruction
3315         // becomes redundant.  This would also increase register pressure.
3316         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3317         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3318                            DAG.getConstant(Mask, MVT::i64), Dest);
3319       }
3320     }
3321     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3322         LHS.getOpcode() != ISD::AND) {
3323       // Don't combine AND since emitComparison converts the AND to an ANDS
3324       // (a.k.a. TST) and the test in the test bit and branch instruction
3325       // becomes redundant.  This would also increase register pressure.
3326       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3327       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3328                          DAG.getConstant(Mask, MVT::i64), Dest);
3329     }
3330
3331     SDValue CCVal;
3332     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3333     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3334                        Cmp);
3335   }
3336
3337   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3338
3339   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3340   // clean.  Some of them require two branches to implement.
3341   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3342   AArch64CC::CondCode CC1, CC2;
3343   changeFPCCToAArch64CC(CC, CC1, CC2);
3344   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3345   SDValue BR1 =
3346       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3347   if (CC2 != AArch64CC::AL) {
3348     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3349     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3350                        Cmp);
3351   }
3352
3353   return BR1;
3354 }
3355
3356 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3357                                               SelectionDAG &DAG) const {
3358   EVT VT = Op.getValueType();
3359   SDLoc DL(Op);
3360
3361   SDValue In1 = Op.getOperand(0);
3362   SDValue In2 = Op.getOperand(1);
3363   EVT SrcVT = In2.getValueType();
3364   if (SrcVT != VT) {
3365     if (SrcVT == MVT::f32 && VT == MVT::f64)
3366       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3367     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3368       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3369     else
3370       // FIXME: Src type is different, bail out for now. Can VT really be a
3371       // vector type?
3372       return SDValue();
3373   }
3374
3375   EVT VecVT;
3376   EVT EltVT;
3377   SDValue EltMask, VecVal1, VecVal2;
3378   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3379     EltVT = MVT::i32;
3380     VecVT = MVT::v4i32;
3381     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3382
3383     if (!VT.isVector()) {
3384       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3385                                           DAG.getUNDEF(VecVT), In1);
3386       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3387                                           DAG.getUNDEF(VecVT), In2);
3388     } else {
3389       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3390       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3391     }
3392   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3393     EltVT = MVT::i64;
3394     VecVT = MVT::v2i64;
3395
3396     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3397     // immediate moves cannot materialize that in a single instruction for
3398     // 64-bit elements. Instead, materialize zero and then negate it.
3399     EltMask = DAG.getConstant(0, EltVT);
3400
3401     if (!VT.isVector()) {
3402       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3403                                           DAG.getUNDEF(VecVT), In1);
3404       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3405                                           DAG.getUNDEF(VecVT), In2);
3406     } else {
3407       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3408       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3409     }
3410   } else {
3411     llvm_unreachable("Invalid type for copysign!");
3412   }
3413
3414   std::vector<SDValue> BuildVectorOps;
3415   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3416     BuildVectorOps.push_back(EltMask);
3417
3418   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3419
3420   // If we couldn't materialize the mask above, then the mask vector will be
3421   // the zero vector, and we need to negate it here.
3422   if (VT == MVT::f64 || VT == MVT::v2f64) {
3423     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3424     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3425     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3426   }
3427
3428   SDValue Sel =
3429       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3430
3431   if (VT == MVT::f32)
3432     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3433   else if (VT == MVT::f64)
3434     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3435   else
3436     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3437 }
3438
3439 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3440   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3441           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3442     return SDValue();
3443
3444   if (!Subtarget->hasNEON())
3445     return SDValue();
3446
3447   // While there is no integer popcount instruction, it can
3448   // be more efficiently lowered to the following sequence that uses
3449   // AdvSIMD registers/instructions as long as the copies to/from
3450   // the AdvSIMD registers are cheap.
3451   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3452   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3453   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3454   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3455   SDValue Val = Op.getOperand(0);
3456   SDLoc DL(Op);
3457   EVT VT = Op.getValueType();
3458   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3459
3460   SDValue VecVal;
3461   if (VT == MVT::i32) {
3462     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3463     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3464                                        VecVal);
3465   } else {
3466     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3467   }
3468
3469   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3470   SDValue UaddLV = DAG.getNode(
3471       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3472       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3473
3474   if (VT == MVT::i64)
3475     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3476   return UaddLV;
3477 }
3478
3479 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3480
3481   if (Op.getValueType().isVector())
3482     return LowerVSETCC(Op, DAG);
3483
3484   SDValue LHS = Op.getOperand(0);
3485   SDValue RHS = Op.getOperand(1);
3486   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3487   SDLoc dl(Op);
3488
3489   // We chose ZeroOrOneBooleanContents, so use zero and one.
3490   EVT VT = Op.getValueType();
3491   SDValue TVal = DAG.getConstant(1, VT);
3492   SDValue FVal = DAG.getConstant(0, VT);
3493
3494   // Handle f128 first, since one possible outcome is a normal integer
3495   // comparison which gets picked up by the next if statement.
3496   if (LHS.getValueType() == MVT::f128) {
3497     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3498
3499     // If softenSetCCOperands returned a scalar, use it.
3500     if (!RHS.getNode()) {
3501       assert(LHS.getValueType() == Op.getValueType() &&
3502              "Unexpected setcc expansion!");
3503       return LHS;
3504     }
3505   }
3506
3507   if (LHS.getValueType().isInteger()) {
3508     SDValue CCVal;
3509     SDValue Cmp =
3510         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3511
3512     // Note that we inverted the condition above, so we reverse the order of
3513     // the true and false operands here.  This will allow the setcc to be
3514     // matched to a single CSINC instruction.
3515     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3516   }
3517
3518   // Now we know we're dealing with FP values.
3519   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3520
3521   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3522   // and do the comparison.
3523   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3524
3525   AArch64CC::CondCode CC1, CC2;
3526   changeFPCCToAArch64CC(CC, CC1, CC2);
3527   if (CC2 == AArch64CC::AL) {
3528     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3529     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3530
3531     // Note that we inverted the condition above, so we reverse the order of
3532     // the true and false operands here.  This will allow the setcc to be
3533     // matched to a single CSINC instruction.
3534     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3535   } else {
3536     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3537     // totally clean.  Some of them require two CSELs to implement.  As is in
3538     // this case, we emit the first CSEL and then emit a second using the output
3539     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3540
3541     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3542     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3543     SDValue CS1 =
3544         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3545
3546     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3547     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3548   }
3549 }
3550
3551 /// A SELECT_CC operation is really some kind of max or min if both values being
3552 /// compared are, in some sense, equal to the results in either case. However,
3553 /// it is permissible to compare f32 values and produce directly extended f64
3554 /// values.
3555 ///
3556 /// Extending the comparison operands would also be allowed, but is less likely
3557 /// to happen in practice since their use is right here. Note that truncate
3558 /// operations would *not* be semantically equivalent.
3559 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3560   if (Cmp == Result)
3561     return true;
3562
3563   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3564   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3565   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3566       Result.getValueType() == MVT::f64) {
3567     bool Lossy;
3568     APFloat CmpVal = CCmp->getValueAPF();
3569     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3570     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3571   }
3572
3573   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3574 }
3575
3576 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3577                                            SelectionDAG &DAG) const {
3578   SDValue CC = Op->getOperand(0);
3579   SDValue TVal = Op->getOperand(1);
3580   SDValue FVal = Op->getOperand(2);
3581   SDLoc DL(Op);
3582
3583   unsigned Opc = CC.getOpcode();
3584   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3585   // instruction.
3586   if (CC.getResNo() == 1 &&
3587       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3588        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3589     // Only lower legal XALUO ops.
3590     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3591       return SDValue();
3592
3593     AArch64CC::CondCode OFCC;
3594     SDValue Value, Overflow;
3595     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3596     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3597
3598     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3599                        CCVal, Overflow);
3600   }
3601
3602   if (CC.getOpcode() == ISD::SETCC)
3603     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3604                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3605   else
3606     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3607                            FVal, ISD::SETNE);
3608 }
3609
3610 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3611                                               SelectionDAG &DAG) const {
3612   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3613   SDValue LHS = Op.getOperand(0);
3614   SDValue RHS = Op.getOperand(1);
3615   SDValue TVal = Op.getOperand(2);
3616   SDValue FVal = Op.getOperand(3);
3617   SDLoc dl(Op);
3618
3619   // Handle f128 first, because it will result in a comparison of some RTLIB
3620   // call result against zero.
3621   if (LHS.getValueType() == MVT::f128) {
3622     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3623
3624     // If softenSetCCOperands returned a scalar, we need to compare the result
3625     // against zero to select between true and false values.
3626     if (!RHS.getNode()) {
3627       RHS = DAG.getConstant(0, LHS.getValueType());
3628       CC = ISD::SETNE;
3629     }
3630   }
3631
3632   // Handle integers first.
3633   if (LHS.getValueType().isInteger()) {
3634     assert((LHS.getValueType() == RHS.getValueType()) &&
3635            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3636
3637     unsigned Opcode = AArch64ISD::CSEL;
3638
3639     // If both the TVal and the FVal are constants, see if we can swap them in
3640     // order to for a CSINV or CSINC out of them.
3641     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3642     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3643
3644     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3645       std::swap(TVal, FVal);
3646       std::swap(CTVal, CFVal);
3647       CC = ISD::getSetCCInverse(CC, true);
3648     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3649       std::swap(TVal, FVal);
3650       std::swap(CTVal, CFVal);
3651       CC = ISD::getSetCCInverse(CC, true);
3652     } else if (TVal.getOpcode() == ISD::XOR) {
3653       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3654       // with a CSINV rather than a CSEL.
3655       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3656
3657       if (CVal && CVal->isAllOnesValue()) {
3658         std::swap(TVal, FVal);
3659         std::swap(CTVal, CFVal);
3660         CC = ISD::getSetCCInverse(CC, true);
3661       }
3662     } else if (TVal.getOpcode() == ISD::SUB) {
3663       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3664       // that we can match with a CSNEG rather than a CSEL.
3665       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3666
3667       if (CVal && CVal->isNullValue()) {
3668         std::swap(TVal, FVal);
3669         std::swap(CTVal, CFVal);
3670         CC = ISD::getSetCCInverse(CC, true);
3671       }
3672     } else if (CTVal && CFVal) {
3673       const int64_t TrueVal = CTVal->getSExtValue();
3674       const int64_t FalseVal = CFVal->getSExtValue();
3675       bool Swap = false;
3676
3677       // If both TVal and FVal are constants, see if FVal is the
3678       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3679       // instead of a CSEL in that case.
3680       if (TrueVal == ~FalseVal) {
3681         Opcode = AArch64ISD::CSINV;
3682       } else if (TrueVal == -FalseVal) {
3683         Opcode = AArch64ISD::CSNEG;
3684       } else if (TVal.getValueType() == MVT::i32) {
3685         // If our operands are only 32-bit wide, make sure we use 32-bit
3686         // arithmetic for the check whether we can use CSINC. This ensures that
3687         // the addition in the check will wrap around properly in case there is
3688         // an overflow (which would not be the case if we do the check with
3689         // 64-bit arithmetic).
3690         const uint32_t TrueVal32 = CTVal->getZExtValue();
3691         const uint32_t FalseVal32 = CFVal->getZExtValue();
3692
3693         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3694           Opcode = AArch64ISD::CSINC;
3695
3696           if (TrueVal32 > FalseVal32) {
3697             Swap = true;
3698           }
3699         }
3700         // 64-bit check whether we can use CSINC.
3701       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3702         Opcode = AArch64ISD::CSINC;
3703
3704         if (TrueVal > FalseVal) {
3705           Swap = true;
3706         }
3707       }
3708
3709       // Swap TVal and FVal if necessary.
3710       if (Swap) {
3711         std::swap(TVal, FVal);
3712         std::swap(CTVal, CFVal);
3713         CC = ISD::getSetCCInverse(CC, true);
3714       }
3715
3716       if (Opcode != AArch64ISD::CSEL) {
3717         // Drop FVal since we can get its value by simply inverting/negating
3718         // TVal.
3719         FVal = TVal;
3720       }
3721     }
3722
3723     SDValue CCVal;
3724     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3725
3726     EVT VT = Op.getValueType();
3727     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3728   }
3729
3730   // Now we know we're dealing with FP values.
3731   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3732   assert(LHS.getValueType() == RHS.getValueType());
3733   EVT VT = Op.getValueType();
3734
3735   // Try to match this select into a max/min operation, which have dedicated
3736   // opcode in the instruction set.
3737   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3738   // in no-NaNs mode.
3739   if (getTargetMachine().Options.NoNaNsFPMath) {
3740     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3741     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3742         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3743       CC = ISD::getSetCCSwappedOperands(CC);
3744       std::swap(MinMaxLHS, MinMaxRHS);
3745     }
3746
3747     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3748         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3749       switch (CC) {
3750       default:
3751         break;
3752       case ISD::SETGT:
3753       case ISD::SETGE:
3754       case ISD::SETUGT:
3755       case ISD::SETUGE:
3756       case ISD::SETOGT:
3757       case ISD::SETOGE:
3758         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3759         break;
3760       case ISD::SETLT:
3761       case ISD::SETLE:
3762       case ISD::SETULT:
3763       case ISD::SETULE:
3764       case ISD::SETOLT:
3765       case ISD::SETOLE:
3766         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3767         break;
3768       }
3769     }
3770   }
3771
3772   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3773   // and do the comparison.
3774   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3775
3776   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3777   // clean.  Some of them require two CSELs to implement.
3778   AArch64CC::CondCode CC1, CC2;
3779   changeFPCCToAArch64CC(CC, CC1, CC2);
3780   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3781   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3782
3783   // If we need a second CSEL, emit it, using the output of the first as the
3784   // RHS.  We're effectively OR'ing the two CC's together.
3785   if (CC2 != AArch64CC::AL) {
3786     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3787     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3788   }
3789
3790   // Otherwise, return the output of the first CSEL.
3791   return CS1;
3792 }
3793
3794 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3795                                               SelectionDAG &DAG) const {
3796   // Jump table entries as PC relative offsets. No additional tweaking
3797   // is necessary here. Just get the address of the jump table.
3798   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3799   EVT PtrVT = getPointerTy();
3800   SDLoc DL(Op);
3801
3802   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3803       !Subtarget->isTargetMachO()) {
3804     const unsigned char MO_NC = AArch64II::MO_NC;
3805     return DAG.getNode(
3806         AArch64ISD::WrapperLarge, DL, PtrVT,
3807         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3808         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3809         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3810         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3811                                AArch64II::MO_G0 | MO_NC));
3812   }
3813
3814   SDValue Hi =
3815       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3816   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3817                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3818   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3819   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3820 }
3821
3822 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3823                                                  SelectionDAG &DAG) const {
3824   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3825   EVT PtrVT = getPointerTy();
3826   SDLoc DL(Op);
3827
3828   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3829     // Use the GOT for the large code model on iOS.
3830     if (Subtarget->isTargetMachO()) {
3831       SDValue GotAddr = DAG.getTargetConstantPool(
3832           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3833           AArch64II::MO_GOT);
3834       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3835     }
3836
3837     const unsigned char MO_NC = AArch64II::MO_NC;
3838     return DAG.getNode(
3839         AArch64ISD::WrapperLarge, DL, PtrVT,
3840         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3841                                   CP->getOffset(), AArch64II::MO_G3),
3842         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3843                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3844         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3845                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3846         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3847                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3848   } else {
3849     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3850     // ELF, the only valid one on Darwin.
3851     SDValue Hi =
3852         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3853                                   CP->getOffset(), AArch64II::MO_PAGE);
3854     SDValue Lo = DAG.getTargetConstantPool(
3855         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3856         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3857
3858     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3859     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3860   }
3861 }
3862
3863 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3864                                                SelectionDAG &DAG) const {
3865   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3866   EVT PtrVT = getPointerTy();
3867   SDLoc DL(Op);
3868   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3869       !Subtarget->isTargetMachO()) {
3870     const unsigned char MO_NC = AArch64II::MO_NC;
3871     return DAG.getNode(
3872         AArch64ISD::WrapperLarge, DL, PtrVT,
3873         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3874         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3875         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3876         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3877   } else {
3878     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3879     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3880                                                              AArch64II::MO_NC);
3881     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3882     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3883   }
3884 }
3885
3886 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3887                                                  SelectionDAG &DAG) const {
3888   AArch64FunctionInfo *FuncInfo =
3889       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3890
3891   SDLoc DL(Op);
3892   SDValue FR =
3893       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3894   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3895   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3896                       MachinePointerInfo(SV), false, false, 0);
3897 }
3898
3899 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3900                                                 SelectionDAG &DAG) const {
3901   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3902   // Standard, section B.3.
3903   MachineFunction &MF = DAG.getMachineFunction();
3904   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3905   SDLoc DL(Op);
3906
3907   SDValue Chain = Op.getOperand(0);
3908   SDValue VAList = Op.getOperand(1);
3909   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3910   SmallVector<SDValue, 4> MemOps;
3911
3912   // void *__stack at offset 0
3913   SDValue Stack =
3914       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3915   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3916                                 MachinePointerInfo(SV), false, false, 8));
3917
3918   // void *__gr_top at offset 8
3919   int GPRSize = FuncInfo->getVarArgsGPRSize();
3920   if (GPRSize > 0) {
3921     SDValue GRTop, GRTopAddr;
3922
3923     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3924                             DAG.getConstant(8, getPointerTy()));
3925
3926     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3927     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3928                         DAG.getConstant(GPRSize, getPointerTy()));
3929
3930     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3931                                   MachinePointerInfo(SV, 8), false, false, 8));
3932   }
3933
3934   // void *__vr_top at offset 16
3935   int FPRSize = FuncInfo->getVarArgsFPRSize();
3936   if (FPRSize > 0) {
3937     SDValue VRTop, VRTopAddr;
3938     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3939                             DAG.getConstant(16, getPointerTy()));
3940
3941     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3942     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3943                         DAG.getConstant(FPRSize, getPointerTy()));
3944
3945     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3946                                   MachinePointerInfo(SV, 16), false, false, 8));
3947   }
3948
3949   // int __gr_offs at offset 24
3950   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3951                                    DAG.getConstant(24, getPointerTy()));
3952   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3953                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3954                                 false, 4));
3955
3956   // int __vr_offs at offset 28
3957   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3958                                    DAG.getConstant(28, getPointerTy()));
3959   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3960                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3961                                 false, 4));
3962
3963   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3964 }
3965
3966 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3967                                             SelectionDAG &DAG) const {
3968   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3969                                      : LowerAAPCS_VASTART(Op, DAG);
3970 }
3971
3972 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3973                                            SelectionDAG &DAG) const {
3974   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3975   // pointer.
3976   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3977   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3978   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3979
3980   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3981                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3982                        8, false, false, MachinePointerInfo(DestSV),
3983                        MachinePointerInfo(SrcSV));
3984 }
3985
3986 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3987   assert(Subtarget->isTargetDarwin() &&
3988          "automatic va_arg instruction only works on Darwin");
3989
3990   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3991   EVT VT = Op.getValueType();
3992   SDLoc DL(Op);
3993   SDValue Chain = Op.getOperand(0);
3994   SDValue Addr = Op.getOperand(1);
3995   unsigned Align = Op.getConstantOperandVal(3);
3996
3997   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3998                                MachinePointerInfo(V), false, false, false, 0);
3999   Chain = VAList.getValue(1);
4000
4001   if (Align > 8) {
4002     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4003     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4004                          DAG.getConstant(Align - 1, getPointerTy()));
4005     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4006                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4007   }
4008
4009   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4010   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4011
4012   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4013   // up to 64 bits.  At the very least, we have to increase the striding of the
4014   // vaargs list to match this, and for FP values we need to introduce
4015   // FP_ROUND nodes as well.
4016   if (VT.isInteger() && !VT.isVector())
4017     ArgSize = 8;
4018   bool NeedFPTrunc = false;
4019   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4020     ArgSize = 8;
4021     NeedFPTrunc = true;
4022   }
4023
4024   // Increment the pointer, VAList, to the next vaarg
4025   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4026                                DAG.getConstant(ArgSize, getPointerTy()));
4027   // Store the incremented VAList to the legalized pointer
4028   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4029                                  false, false, 0);
4030
4031   // Load the actual argument out of the pointer VAList
4032   if (NeedFPTrunc) {
4033     // Load the value as an f64.
4034     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4035                                  MachinePointerInfo(), false, false, false, 0);
4036     // Round the value down to an f32.
4037     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4038                                    DAG.getIntPtrConstant(1));
4039     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4040     // Merge the rounded value with the chain output of the load.
4041     return DAG.getMergeValues(Ops, DL);
4042   }
4043
4044   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4045                      false, false, 0);
4046 }
4047
4048 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4049                                               SelectionDAG &DAG) const {
4050   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4051   MFI->setFrameAddressIsTaken(true);
4052
4053   EVT VT = Op.getValueType();
4054   SDLoc DL(Op);
4055   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4056   SDValue FrameAddr =
4057       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4058   while (Depth--)
4059     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4060                             MachinePointerInfo(), false, false, false, 0);
4061   return FrameAddr;
4062 }
4063
4064 // FIXME? Maybe this could be a TableGen attribute on some registers and
4065 // this table could be generated automatically from RegInfo.
4066 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4067                                                   EVT VT) const {
4068   unsigned Reg = StringSwitch<unsigned>(RegName)
4069                        .Case("sp", AArch64::SP)
4070                        .Default(0);
4071   if (Reg)
4072     return Reg;
4073   report_fatal_error("Invalid register name global variable");
4074 }
4075
4076 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4077                                                SelectionDAG &DAG) const {
4078   MachineFunction &MF = DAG.getMachineFunction();
4079   MachineFrameInfo *MFI = MF.getFrameInfo();
4080   MFI->setReturnAddressIsTaken(true);
4081
4082   EVT VT = Op.getValueType();
4083   SDLoc DL(Op);
4084   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4085   if (Depth) {
4086     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4087     SDValue Offset = DAG.getConstant(8, getPointerTy());
4088     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4089                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4090                        MachinePointerInfo(), false, false, false, 0);
4091   }
4092
4093   // Return LR, which contains the return address. Mark it an implicit live-in.
4094   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4095   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4096 }
4097
4098 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4099 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4100 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4101                                                     SelectionDAG &DAG) const {
4102   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4103   EVT VT = Op.getValueType();
4104   unsigned VTBits = VT.getSizeInBits();
4105   SDLoc dl(Op);
4106   SDValue ShOpLo = Op.getOperand(0);
4107   SDValue ShOpHi = Op.getOperand(1);
4108   SDValue ShAmt = Op.getOperand(2);
4109   SDValue ARMcc;
4110   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4111
4112   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4113
4114   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4115                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4116   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4117   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4118                                    DAG.getConstant(VTBits, MVT::i64));
4119   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4120
4121   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4122                                ISD::SETGE, dl, DAG);
4123   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4124
4125   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4126   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4127   SDValue Lo =
4128       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4129
4130   // AArch64 shifts larger than the register width are wrapped rather than
4131   // clamped, so we can't just emit "hi >> x".
4132   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4133   SDValue TrueValHi = Opc == ISD::SRA
4134                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4135                                         DAG.getConstant(VTBits - 1, MVT::i64))
4136                           : DAG.getConstant(0, VT);
4137   SDValue Hi =
4138       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4139
4140   SDValue Ops[2] = { Lo, Hi };
4141   return DAG.getMergeValues(Ops, dl);
4142 }
4143
4144 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4145 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4146 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4147                                                  SelectionDAG &DAG) const {
4148   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4149   EVT VT = Op.getValueType();
4150   unsigned VTBits = VT.getSizeInBits();
4151   SDLoc dl(Op);
4152   SDValue ShOpLo = Op.getOperand(0);
4153   SDValue ShOpHi = Op.getOperand(1);
4154   SDValue ShAmt = Op.getOperand(2);
4155   SDValue ARMcc;
4156
4157   assert(Op.getOpcode() == ISD::SHL_PARTS);
4158   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4159                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4160   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4161   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4162                                    DAG.getConstant(VTBits, MVT::i64));
4163   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4164   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4165
4166   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4167
4168   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4169                                ISD::SETGE, dl, DAG);
4170   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4171   SDValue Hi =
4172       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4173
4174   // AArch64 shifts of larger than register sizes are wrapped rather than
4175   // clamped, so we can't just emit "lo << a" if a is too big.
4176   SDValue TrueValLo = DAG.getConstant(0, VT);
4177   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4178   SDValue Lo =
4179       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4180
4181   SDValue Ops[2] = { Lo, Hi };
4182   return DAG.getMergeValues(Ops, dl);
4183 }
4184
4185 bool AArch64TargetLowering::isOffsetFoldingLegal(
4186     const GlobalAddressSDNode *GA) const {
4187   // The AArch64 target doesn't support folding offsets into global addresses.
4188   return false;
4189 }
4190
4191 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4192   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4193   // FIXME: We should be able to handle f128 as well with a clever lowering.
4194   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4195     return true;
4196
4197   if (VT == MVT::f64)
4198     return AArch64_AM::getFP64Imm(Imm) != -1;
4199   else if (VT == MVT::f32)
4200     return AArch64_AM::getFP32Imm(Imm) != -1;
4201   return false;
4202 }
4203
4204 //===----------------------------------------------------------------------===//
4205 //                          AArch64 Optimization Hooks
4206 //===----------------------------------------------------------------------===//
4207
4208 //===----------------------------------------------------------------------===//
4209 //                          AArch64 Inline Assembly Support
4210 //===----------------------------------------------------------------------===//
4211
4212 // Table of Constraints
4213 // TODO: This is the current set of constraints supported by ARM for the
4214 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4215 //
4216 // r - A general register
4217 // w - An FP/SIMD register of some size in the range v0-v31
4218 // x - An FP/SIMD register of some size in the range v0-v15
4219 // I - Constant that can be used with an ADD instruction
4220 // J - Constant that can be used with a SUB instruction
4221 // K - Constant that can be used with a 32-bit logical instruction
4222 // L - Constant that can be used with a 64-bit logical instruction
4223 // M - Constant that can be used as a 32-bit MOV immediate
4224 // N - Constant that can be used as a 64-bit MOV immediate
4225 // Q - A memory reference with base register and no offset
4226 // S - A symbolic address
4227 // Y - Floating point constant zero
4228 // Z - Integer constant zero
4229 //
4230 //   Note that general register operands will be output using their 64-bit x
4231 // register name, whatever the size of the variable, unless the asm operand
4232 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4233 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4234 // %q modifier.
4235
4236 /// getConstraintType - Given a constraint letter, return the type of
4237 /// constraint it is for this target.
4238 AArch64TargetLowering::ConstraintType
4239 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4240   if (Constraint.size() == 1) {
4241     switch (Constraint[0]) {
4242     default:
4243       break;
4244     case 'z':
4245       return C_Other;
4246     case 'x':
4247     case 'w':
4248       return C_RegisterClass;
4249     // An address with a single base register. Due to the way we
4250     // currently handle addresses it is the same as 'r'.
4251     case 'Q':
4252       return C_Memory;
4253     }
4254   }
4255   return TargetLowering::getConstraintType(Constraint);
4256 }
4257
4258 /// Examine constraint type and operand type and determine a weight value.
4259 /// This object must already have been set up with the operand type
4260 /// and the current alternative constraint selected.
4261 TargetLowering::ConstraintWeight
4262 AArch64TargetLowering::getSingleConstraintMatchWeight(
4263     AsmOperandInfo &info, const char *constraint) const {
4264   ConstraintWeight weight = CW_Invalid;
4265   Value *CallOperandVal = info.CallOperandVal;
4266   // If we don't have a value, we can't do a match,
4267   // but allow it at the lowest weight.
4268   if (!CallOperandVal)
4269     return CW_Default;
4270   Type *type = CallOperandVal->getType();
4271   // Look at the constraint type.
4272   switch (*constraint) {
4273   default:
4274     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4275     break;
4276   case 'x':
4277   case 'w':
4278     if (type->isFloatingPointTy() || type->isVectorTy())
4279       weight = CW_Register;
4280     break;
4281   case 'z':
4282     weight = CW_Constant;
4283     break;
4284   }
4285   return weight;
4286 }
4287
4288 std::pair<unsigned, const TargetRegisterClass *>
4289 AArch64TargetLowering::getRegForInlineAsmConstraint(
4290     const std::string &Constraint, MVT VT) const {
4291   if (Constraint.size() == 1) {
4292     switch (Constraint[0]) {
4293     case 'r':
4294       if (VT.getSizeInBits() == 64)
4295         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4296       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4297     case 'w':
4298       if (VT == MVT::f32)
4299         return std::make_pair(0U, &AArch64::FPR32RegClass);
4300       if (VT.getSizeInBits() == 64)
4301         return std::make_pair(0U, &AArch64::FPR64RegClass);
4302       if (VT.getSizeInBits() == 128)
4303         return std::make_pair(0U, &AArch64::FPR128RegClass);
4304       break;
4305     // The instructions that this constraint is designed for can
4306     // only take 128-bit registers so just use that regclass.
4307     case 'x':
4308       if (VT.getSizeInBits() == 128)
4309         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4310       break;
4311     }
4312   }
4313   if (StringRef("{cc}").equals_lower(Constraint))
4314     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4315
4316   // Use the default implementation in TargetLowering to convert the register
4317   // constraint into a member of a register class.
4318   std::pair<unsigned, const TargetRegisterClass *> Res;
4319   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4320
4321   // Not found as a standard register?
4322   if (!Res.second) {
4323     unsigned Size = Constraint.size();
4324     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4325         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4326       const std::string Reg =
4327           std::string(&Constraint[2], &Constraint[Size - 1]);
4328       int RegNo = atoi(Reg.c_str());
4329       if (RegNo >= 0 && RegNo <= 31) {
4330         // v0 - v31 are aliases of q0 - q31.
4331         // By default we'll emit v0-v31 for this unless there's a modifier where
4332         // we'll emit the correct register as well.
4333         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4334         Res.second = &AArch64::FPR128RegClass;
4335       }
4336     }
4337   }
4338
4339   return Res;
4340 }
4341
4342 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4343 /// vector.  If it is invalid, don't add anything to Ops.
4344 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4345     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4346     SelectionDAG &DAG) const {
4347   SDValue Result;
4348
4349   // Currently only support length 1 constraints.
4350   if (Constraint.length() != 1)
4351     return;
4352
4353   char ConstraintLetter = Constraint[0];
4354   switch (ConstraintLetter) {
4355   default:
4356     break;
4357
4358   // This set of constraints deal with valid constants for various instructions.
4359   // Validate and return a target constant for them if we can.
4360   case 'z': {
4361     // 'z' maps to xzr or wzr so it needs an input of 0.
4362     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4363     if (!C || C->getZExtValue() != 0)
4364       return;
4365
4366     if (Op.getValueType() == MVT::i64)
4367       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4368     else
4369       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4370     break;
4371   }
4372
4373   case 'I':
4374   case 'J':
4375   case 'K':
4376   case 'L':
4377   case 'M':
4378   case 'N':
4379     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4380     if (!C)
4381       return;
4382
4383     // Grab the value and do some validation.
4384     uint64_t CVal = C->getZExtValue();
4385     switch (ConstraintLetter) {
4386     // The I constraint applies only to simple ADD or SUB immediate operands:
4387     // i.e. 0 to 4095 with optional shift by 12
4388     // The J constraint applies only to ADD or SUB immediates that would be
4389     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4390     // instruction [or vice versa], in other words -1 to -4095 with optional
4391     // left shift by 12.
4392     case 'I':
4393       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4394         break;
4395       return;
4396     case 'J': {
4397       uint64_t NVal = -C->getSExtValue();
4398       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4399         CVal = C->getSExtValue();
4400         break;
4401       }
4402       return;
4403     }
4404     // The K and L constraints apply *only* to logical immediates, including
4405     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4406     // been removed and MOV should be used). So these constraints have to
4407     // distinguish between bit patterns that are valid 32-bit or 64-bit
4408     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4409     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4410     // versa.
4411     case 'K':
4412       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4413         break;
4414       return;
4415     case 'L':
4416       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4417         break;
4418       return;
4419     // The M and N constraints are a superset of K and L respectively, for use
4420     // with the MOV (immediate) alias. As well as the logical immediates they
4421     // also match 32 or 64-bit immediates that can be loaded either using a
4422     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4423     // (M) or 64-bit 0x1234000000000000 (N) etc.
4424     // As a note some of this code is liberally stolen from the asm parser.
4425     case 'M': {
4426       if (!isUInt<32>(CVal))
4427         return;
4428       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4429         break;
4430       if ((CVal & 0xFFFF) == CVal)
4431         break;
4432       if ((CVal & 0xFFFF0000ULL) == CVal)
4433         break;
4434       uint64_t NCVal = ~(uint32_t)CVal;
4435       if ((NCVal & 0xFFFFULL) == NCVal)
4436         break;
4437       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4438         break;
4439       return;
4440     }
4441     case 'N': {
4442       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4443         break;
4444       if ((CVal & 0xFFFFULL) == CVal)
4445         break;
4446       if ((CVal & 0xFFFF0000ULL) == CVal)
4447         break;
4448       if ((CVal & 0xFFFF00000000ULL) == CVal)
4449         break;
4450       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4451         break;
4452       uint64_t NCVal = ~CVal;
4453       if ((NCVal & 0xFFFFULL) == NCVal)
4454         break;
4455       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4456         break;
4457       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4458         break;
4459       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4460         break;
4461       return;
4462     }
4463     default:
4464       return;
4465     }
4466
4467     // All assembler immediates are 64-bit integers.
4468     Result = DAG.getTargetConstant(CVal, MVT::i64);
4469     break;
4470   }
4471
4472   if (Result.getNode()) {
4473     Ops.push_back(Result);
4474     return;
4475   }
4476
4477   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4478 }
4479
4480 //===----------------------------------------------------------------------===//
4481 //                     AArch64 Advanced SIMD Support
4482 //===----------------------------------------------------------------------===//
4483
4484 /// WidenVector - Given a value in the V64 register class, produce the
4485 /// equivalent value in the V128 register class.
4486 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4487   EVT VT = V64Reg.getValueType();
4488   unsigned NarrowSize = VT.getVectorNumElements();
4489   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4490   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4491   SDLoc DL(V64Reg);
4492
4493   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4494                      V64Reg, DAG.getConstant(0, MVT::i32));
4495 }
4496
4497 /// getExtFactor - Determine the adjustment factor for the position when
4498 /// generating an "extract from vector registers" instruction.
4499 static unsigned getExtFactor(SDValue &V) {
4500   EVT EltType = V.getValueType().getVectorElementType();
4501   return EltType.getSizeInBits() / 8;
4502 }
4503
4504 /// NarrowVector - Given a value in the V128 register class, produce the
4505 /// equivalent value in the V64 register class.
4506 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4507   EVT VT = V128Reg.getValueType();
4508   unsigned WideSize = VT.getVectorNumElements();
4509   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4510   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4511   SDLoc DL(V128Reg);
4512
4513   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4514 }
4515
4516 // Gather data to see if the operation can be modelled as a
4517 // shuffle in combination with VEXTs.
4518 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4519                                                   SelectionDAG &DAG) const {
4520   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4521   SDLoc dl(Op);
4522   EVT VT = Op.getValueType();
4523   unsigned NumElts = VT.getVectorNumElements();
4524
4525   struct ShuffleSourceInfo {
4526     SDValue Vec;
4527     unsigned MinElt;
4528     unsigned MaxElt;
4529
4530     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4531     // be compatible with the shuffle we intend to construct. As a result
4532     // ShuffleVec will be some sliding window into the original Vec.
4533     SDValue ShuffleVec;
4534
4535     // Code should guarantee that element i in Vec starts at element "WindowBase
4536     // + i * WindowScale in ShuffleVec".
4537     int WindowBase;
4538     int WindowScale;
4539
4540     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4541     ShuffleSourceInfo(SDValue Vec)
4542         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4543           WindowScale(1) {}
4544   };
4545
4546   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4547   // node.
4548   SmallVector<ShuffleSourceInfo, 2> Sources;
4549   for (unsigned i = 0; i < NumElts; ++i) {
4550     SDValue V = Op.getOperand(i);
4551     if (V.getOpcode() == ISD::UNDEF)
4552       continue;
4553     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4554       // A shuffle can only come from building a vector from various
4555       // elements of other vectors.
4556       return SDValue();
4557     }
4558
4559     // Add this element source to the list if it's not already there.
4560     SDValue SourceVec = V.getOperand(0);
4561     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4562     if (Source == Sources.end())
4563       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4564
4565     // Update the minimum and maximum lane number seen.
4566     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4567     Source->MinElt = std::min(Source->MinElt, EltNo);
4568     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4569   }
4570
4571   // Currently only do something sane when at most two source vectors
4572   // are involved.
4573   if (Sources.size() > 2)
4574     return SDValue();
4575
4576   // Find out the smallest element size among result and two sources, and use
4577   // it as element size to build the shuffle_vector.
4578   EVT SmallestEltTy = VT.getVectorElementType();
4579   for (auto &Source : Sources) {
4580     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4581     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4582       SmallestEltTy = SrcEltTy;
4583     }
4584   }
4585   unsigned ResMultiplier =
4586       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4587   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4588   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4589
4590   // If the source vector is too wide or too narrow, we may nevertheless be able
4591   // to construct a compatible shuffle either by concatenating it with UNDEF or
4592   // extracting a suitable range of elements.
4593   for (auto &Src : Sources) {
4594     EVT SrcVT = Src.ShuffleVec.getValueType();
4595
4596     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4597       continue;
4598
4599     // This stage of the search produces a source with the same element type as
4600     // the original, but with a total width matching the BUILD_VECTOR output.
4601     EVT EltVT = SrcVT.getVectorElementType();
4602     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4603     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4604
4605     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4606       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4607       // We can pad out the smaller vector for free, so if it's part of a
4608       // shuffle...
4609       Src.ShuffleVec =
4610           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4611                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4612       continue;
4613     }
4614
4615     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4616
4617     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4618       // Span too large for a VEXT to cope
4619       return SDValue();
4620     }
4621
4622     if (Src.MinElt >= NumSrcElts) {
4623       // The extraction can just take the second half
4624       Src.ShuffleVec =
4625           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4626                       DAG.getConstant(NumSrcElts, MVT::i64));
4627       Src.WindowBase = -NumSrcElts;
4628     } else if (Src.MaxElt < NumSrcElts) {
4629       // The extraction can just take the first half
4630       Src.ShuffleVec =
4631           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4632                       DAG.getConstant(0, MVT::i64));
4633     } else {
4634       // An actual VEXT is needed
4635       SDValue VEXTSrc1 =
4636           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4637                       DAG.getConstant(0, MVT::i64));
4638       SDValue VEXTSrc2 =
4639           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4640                       DAG.getConstant(NumSrcElts, MVT::i64));
4641       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4642
4643       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4644                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4645       Src.WindowBase = -Src.MinElt;
4646     }
4647   }
4648
4649   // Another possible incompatibility occurs from the vector element types. We
4650   // can fix this by bitcasting the source vectors to the same type we intend
4651   // for the shuffle.
4652   for (auto &Src : Sources) {
4653     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4654     if (SrcEltTy == SmallestEltTy)
4655       continue;
4656     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4657     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4658     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4659     Src.WindowBase *= Src.WindowScale;
4660   }
4661
4662   // Final sanity check before we try to actually produce a shuffle.
4663   DEBUG(
4664     for (auto Src : Sources)
4665       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4666   );
4667
4668   // The stars all align, our next step is to produce the mask for the shuffle.
4669   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4670   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4671   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4672     SDValue Entry = Op.getOperand(i);
4673     if (Entry.getOpcode() == ISD::UNDEF)
4674       continue;
4675
4676     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4677     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4678
4679     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4680     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4681     // segment.
4682     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4683     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4684                                VT.getVectorElementType().getSizeInBits());
4685     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4686
4687     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4688     // starting at the appropriate offset.
4689     int *LaneMask = &Mask[i * ResMultiplier];
4690
4691     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4692     ExtractBase += NumElts * (Src - Sources.begin());
4693     for (int j = 0; j < LanesDefined; ++j)
4694       LaneMask[j] = ExtractBase + j;
4695   }
4696
4697   // Final check before we try to produce nonsense...
4698   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4699     return SDValue();
4700
4701   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4702   for (unsigned i = 0; i < Sources.size(); ++i)
4703     ShuffleOps[i] = Sources[i].ShuffleVec;
4704
4705   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4706                                          ShuffleOps[1], &Mask[0]);
4707   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4708 }
4709
4710 // check if an EXT instruction can handle the shuffle mask when the
4711 // vector sources of the shuffle are the same.
4712 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4713   unsigned NumElts = VT.getVectorNumElements();
4714
4715   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4716   if (M[0] < 0)
4717     return false;
4718
4719   Imm = M[0];
4720
4721   // If this is a VEXT shuffle, the immediate value is the index of the first
4722   // element.  The other shuffle indices must be the successive elements after
4723   // the first one.
4724   unsigned ExpectedElt = Imm;
4725   for (unsigned i = 1; i < NumElts; ++i) {
4726     // Increment the expected index.  If it wraps around, just follow it
4727     // back to index zero and keep going.
4728     ++ExpectedElt;
4729     if (ExpectedElt == NumElts)
4730       ExpectedElt = 0;
4731
4732     if (M[i] < 0)
4733       continue; // ignore UNDEF indices
4734     if (ExpectedElt != static_cast<unsigned>(M[i]))
4735       return false;
4736   }
4737
4738   return true;
4739 }
4740
4741 // check if an EXT instruction can handle the shuffle mask when the
4742 // vector sources of the shuffle are different.
4743 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4744                       unsigned &Imm) {
4745   // Look for the first non-undef element.
4746   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4747       [](int Elt) {return Elt >= 0;});
4748
4749   // Benefit form APInt to handle overflow when calculating expected element.
4750   unsigned NumElts = VT.getVectorNumElements();
4751   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4752   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4753   // The following shuffle indices must be the successive elements after the
4754   // first real element.
4755   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4756       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4757   if (FirstWrongElt != M.end())
4758     return false;
4759
4760   // The index of an EXT is the first element if it is not UNDEF.
4761   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4762   // value of the first element.  E.g.
4763   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4764   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4765   // ExpectedElt is the last mask index plus 1.
4766   Imm = ExpectedElt.getZExtValue();
4767
4768   // There are two difference cases requiring to reverse input vectors.
4769   // For example, for vector <4 x i32> we have the following cases,
4770   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4771   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4772   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4773   // to reverse two input vectors.
4774   if (Imm < NumElts)
4775     ReverseEXT = true;
4776   else
4777     Imm -= NumElts;
4778
4779   return true;
4780 }
4781
4782 /// isREVMask - Check if a vector shuffle corresponds to a REV
4783 /// instruction with the specified blocksize.  (The order of the elements
4784 /// within each block of the vector is reversed.)
4785 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4786   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4787          "Only possible block sizes for REV are: 16, 32, 64");
4788
4789   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4790   if (EltSz == 64)
4791     return false;
4792
4793   unsigned NumElts = VT.getVectorNumElements();
4794   unsigned BlockElts = M[0] + 1;
4795   // If the first shuffle index is UNDEF, be optimistic.
4796   if (M[0] < 0)
4797     BlockElts = BlockSize / EltSz;
4798
4799   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4800     return false;
4801
4802   for (unsigned i = 0; i < NumElts; ++i) {
4803     if (M[i] < 0)
4804       continue; // ignore UNDEF indices
4805     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4806       return false;
4807   }
4808
4809   return true;
4810 }
4811
4812 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4813   unsigned NumElts = VT.getVectorNumElements();
4814   WhichResult = (M[0] == 0 ? 0 : 1);
4815   unsigned Idx = WhichResult * NumElts / 2;
4816   for (unsigned i = 0; i != NumElts; i += 2) {
4817     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4818         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4819       return false;
4820     Idx += 1;
4821   }
4822
4823   return true;
4824 }
4825
4826 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4827   unsigned NumElts = VT.getVectorNumElements();
4828   WhichResult = (M[0] == 0 ? 0 : 1);
4829   for (unsigned i = 0; i != NumElts; ++i) {
4830     if (M[i] < 0)
4831       continue; // ignore UNDEF indices
4832     if ((unsigned)M[i] != 2 * i + WhichResult)
4833       return false;
4834   }
4835
4836   return true;
4837 }
4838
4839 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4840   unsigned NumElts = VT.getVectorNumElements();
4841   WhichResult = (M[0] == 0 ? 0 : 1);
4842   for (unsigned i = 0; i < NumElts; i += 2) {
4843     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4844         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4845       return false;
4846   }
4847   return true;
4848 }
4849
4850 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4851 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4852 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4853 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4854   unsigned NumElts = VT.getVectorNumElements();
4855   WhichResult = (M[0] == 0 ? 0 : 1);
4856   unsigned Idx = WhichResult * NumElts / 2;
4857   for (unsigned i = 0; i != NumElts; i += 2) {
4858     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4859         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4860       return false;
4861     Idx += 1;
4862   }
4863
4864   return true;
4865 }
4866
4867 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4868 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4869 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4870 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4871   unsigned Half = VT.getVectorNumElements() / 2;
4872   WhichResult = (M[0] == 0 ? 0 : 1);
4873   for (unsigned j = 0; j != 2; ++j) {
4874     unsigned Idx = WhichResult;
4875     for (unsigned i = 0; i != Half; ++i) {
4876       int MIdx = M[i + j * Half];
4877       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4878         return false;
4879       Idx += 2;
4880     }
4881   }
4882
4883   return true;
4884 }
4885
4886 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4887 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4888 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4889 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4890   unsigned NumElts = VT.getVectorNumElements();
4891   WhichResult = (M[0] == 0 ? 0 : 1);
4892   for (unsigned i = 0; i < NumElts; i += 2) {
4893     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4894         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4895       return false;
4896   }
4897   return true;
4898 }
4899
4900 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4901                       bool &DstIsLeft, int &Anomaly) {
4902   if (M.size() != static_cast<size_t>(NumInputElements))
4903     return false;
4904
4905   int NumLHSMatch = 0, NumRHSMatch = 0;
4906   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4907
4908   for (int i = 0; i < NumInputElements; ++i) {
4909     if (M[i] == -1) {
4910       ++NumLHSMatch;
4911       ++NumRHSMatch;
4912       continue;
4913     }
4914
4915     if (M[i] == i)
4916       ++NumLHSMatch;
4917     else
4918       LastLHSMismatch = i;
4919
4920     if (M[i] == i + NumInputElements)
4921       ++NumRHSMatch;
4922     else
4923       LastRHSMismatch = i;
4924   }
4925
4926   if (NumLHSMatch == NumInputElements - 1) {
4927     DstIsLeft = true;
4928     Anomaly = LastLHSMismatch;
4929     return true;
4930   } else if (NumRHSMatch == NumInputElements - 1) {
4931     DstIsLeft = false;
4932     Anomaly = LastRHSMismatch;
4933     return true;
4934   }
4935
4936   return false;
4937 }
4938
4939 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4940   if (VT.getSizeInBits() != 128)
4941     return false;
4942
4943   unsigned NumElts = VT.getVectorNumElements();
4944
4945   for (int I = 0, E = NumElts / 2; I != E; I++) {
4946     if (Mask[I] != I)
4947       return false;
4948   }
4949
4950   int Offset = NumElts / 2;
4951   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4952     if (Mask[I] != I + SplitLHS * Offset)
4953       return false;
4954   }
4955
4956   return true;
4957 }
4958
4959 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4960   SDLoc DL(Op);
4961   EVT VT = Op.getValueType();
4962   SDValue V0 = Op.getOperand(0);
4963   SDValue V1 = Op.getOperand(1);
4964   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4965
4966   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4967       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4968     return SDValue();
4969
4970   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4971
4972   if (!isConcatMask(Mask, VT, SplitV0))
4973     return SDValue();
4974
4975   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4976                                 VT.getVectorNumElements() / 2);
4977   if (SplitV0) {
4978     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4979                      DAG.getConstant(0, MVT::i64));
4980   }
4981   if (V1.getValueType().getSizeInBits() == 128) {
4982     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4983                      DAG.getConstant(0, MVT::i64));
4984   }
4985   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4986 }
4987
4988 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4989 /// the specified operations to build the shuffle.
4990 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4991                                       SDValue RHS, SelectionDAG &DAG,
4992                                       SDLoc dl) {
4993   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4994   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4995   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4996
4997   enum {
4998     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4999     OP_VREV,
5000     OP_VDUP0,
5001     OP_VDUP1,
5002     OP_VDUP2,
5003     OP_VDUP3,
5004     OP_VEXT1,
5005     OP_VEXT2,
5006     OP_VEXT3,
5007     OP_VUZPL, // VUZP, left result
5008     OP_VUZPR, // VUZP, right result
5009     OP_VZIPL, // VZIP, left result
5010     OP_VZIPR, // VZIP, right result
5011     OP_VTRNL, // VTRN, left result
5012     OP_VTRNR  // VTRN, right result
5013   };
5014
5015   if (OpNum == OP_COPY) {
5016     if (LHSID == (1 * 9 + 2) * 9 + 3)
5017       return LHS;
5018     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5019     return RHS;
5020   }
5021
5022   SDValue OpLHS, OpRHS;
5023   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5024   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5025   EVT VT = OpLHS.getValueType();
5026
5027   switch (OpNum) {
5028   default:
5029     llvm_unreachable("Unknown shuffle opcode!");
5030   case OP_VREV:
5031     // VREV divides the vector in half and swaps within the half.
5032     if (VT.getVectorElementType() == MVT::i32 ||
5033         VT.getVectorElementType() == MVT::f32)
5034       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5035     // vrev <4 x i16> -> REV32
5036     if (VT.getVectorElementType() == MVT::i16 ||
5037         VT.getVectorElementType() == MVT::f16)
5038       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5039     // vrev <4 x i8> -> REV16
5040     assert(VT.getVectorElementType() == MVT::i8);
5041     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5042   case OP_VDUP0:
5043   case OP_VDUP1:
5044   case OP_VDUP2:
5045   case OP_VDUP3: {
5046     EVT EltTy = VT.getVectorElementType();
5047     unsigned Opcode;
5048     if (EltTy == MVT::i8)
5049       Opcode = AArch64ISD::DUPLANE8;
5050     else if (EltTy == MVT::i16)
5051       Opcode = AArch64ISD::DUPLANE16;
5052     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5053       Opcode = AArch64ISD::DUPLANE32;
5054     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5055       Opcode = AArch64ISD::DUPLANE64;
5056     else
5057       llvm_unreachable("Invalid vector element type?");
5058
5059     if (VT.getSizeInBits() == 64)
5060       OpLHS = WidenVector(OpLHS, DAG);
5061     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5062     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5063   }
5064   case OP_VEXT1:
5065   case OP_VEXT2:
5066   case OP_VEXT3: {
5067     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5068     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5069                        DAG.getConstant(Imm, MVT::i32));
5070   }
5071   case OP_VUZPL:
5072     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5073                        OpRHS);
5074   case OP_VUZPR:
5075     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5076                        OpRHS);
5077   case OP_VZIPL:
5078     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5079                        OpRHS);
5080   case OP_VZIPR:
5081     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5082                        OpRHS);
5083   case OP_VTRNL:
5084     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5085                        OpRHS);
5086   case OP_VTRNR:
5087     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5088                        OpRHS);
5089   }
5090 }
5091
5092 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5093                            SelectionDAG &DAG) {
5094   // Check to see if we can use the TBL instruction.
5095   SDValue V1 = Op.getOperand(0);
5096   SDValue V2 = Op.getOperand(1);
5097   SDLoc DL(Op);
5098
5099   EVT EltVT = Op.getValueType().getVectorElementType();
5100   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5101
5102   SmallVector<SDValue, 8> TBLMask;
5103   for (int Val : ShuffleMask) {
5104     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5105       unsigned Offset = Byte + Val * BytesPerElt;
5106       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5107     }
5108   }
5109
5110   MVT IndexVT = MVT::v8i8;
5111   unsigned IndexLen = 8;
5112   if (Op.getValueType().getSizeInBits() == 128) {
5113     IndexVT = MVT::v16i8;
5114     IndexLen = 16;
5115   }
5116
5117   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5118   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5119
5120   SDValue Shuffle;
5121   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5122     if (IndexLen == 8)
5123       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5124     Shuffle = DAG.getNode(
5125         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5126         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5127         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5128                     makeArrayRef(TBLMask.data(), IndexLen)));
5129   } else {
5130     if (IndexLen == 8) {
5131       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5132       Shuffle = DAG.getNode(
5133           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5134           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5135           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5136                       makeArrayRef(TBLMask.data(), IndexLen)));
5137     } else {
5138       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5139       // cannot currently represent the register constraints on the input
5140       // table registers.
5141       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5142       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5143       //                               &TBLMask[0], IndexLen));
5144       Shuffle = DAG.getNode(
5145           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5146           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5147           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5148                       makeArrayRef(TBLMask.data(), IndexLen)));
5149     }
5150   }
5151   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5152 }
5153
5154 static unsigned getDUPLANEOp(EVT EltType) {
5155   if (EltType == MVT::i8)
5156     return AArch64ISD::DUPLANE8;
5157   if (EltType == MVT::i16 || EltType == MVT::f16)
5158     return AArch64ISD::DUPLANE16;
5159   if (EltType == MVT::i32 || EltType == MVT::f32)
5160     return AArch64ISD::DUPLANE32;
5161   if (EltType == MVT::i64 || EltType == MVT::f64)
5162     return AArch64ISD::DUPLANE64;
5163
5164   llvm_unreachable("Invalid vector element type?");
5165 }
5166
5167 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5168                                                    SelectionDAG &DAG) const {
5169   SDLoc dl(Op);
5170   EVT VT = Op.getValueType();
5171
5172   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5173
5174   // Convert shuffles that are directly supported on NEON to target-specific
5175   // DAG nodes, instead of keeping them as shuffles and matching them again
5176   // during code selection.  This is more efficient and avoids the possibility
5177   // of inconsistencies between legalization and selection.
5178   ArrayRef<int> ShuffleMask = SVN->getMask();
5179
5180   SDValue V1 = Op.getOperand(0);
5181   SDValue V2 = Op.getOperand(1);
5182
5183   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5184                                        V1.getValueType().getSimpleVT())) {
5185     int Lane = SVN->getSplatIndex();
5186     // If this is undef splat, generate it via "just" vdup, if possible.
5187     if (Lane == -1)
5188       Lane = 0;
5189
5190     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5191       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5192                          V1.getOperand(0));
5193     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5194     // constant. If so, we can just reference the lane's definition directly.
5195     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5196         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5197       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5198
5199     // Otherwise, duplicate from the lane of the input vector.
5200     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5201
5202     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5203     // to make a vector of the same size as this SHUFFLE. We can ignore the
5204     // extract entirely, and canonicalise the concat using WidenVector.
5205     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5206       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5207       V1 = V1.getOperand(0);
5208     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5209       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5210       Lane -= Idx * VT.getVectorNumElements() / 2;
5211       V1 = WidenVector(V1.getOperand(Idx), DAG);
5212     } else if (VT.getSizeInBits() == 64)
5213       V1 = WidenVector(V1, DAG);
5214
5215     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5216   }
5217
5218   if (isREVMask(ShuffleMask, VT, 64))
5219     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5220   if (isREVMask(ShuffleMask, VT, 32))
5221     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5222   if (isREVMask(ShuffleMask, VT, 16))
5223     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5224
5225   bool ReverseEXT = false;
5226   unsigned Imm;
5227   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5228     if (ReverseEXT)
5229       std::swap(V1, V2);
5230     Imm *= getExtFactor(V1);
5231     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5232                        DAG.getConstant(Imm, MVT::i32));
5233   } else if (V2->getOpcode() == ISD::UNDEF &&
5234              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5235     Imm *= getExtFactor(V1);
5236     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5237                        DAG.getConstant(Imm, MVT::i32));
5238   }
5239
5240   unsigned WhichResult;
5241   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5242     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5243     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5244   }
5245   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5246     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5247     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5248   }
5249   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5250     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5251     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5252   }
5253
5254   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5255     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5256     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5257   }
5258   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5259     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5260     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5261   }
5262   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5263     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5264     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5265   }
5266
5267   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5268   if (Concat.getNode())
5269     return Concat;
5270
5271   bool DstIsLeft;
5272   int Anomaly;
5273   int NumInputElements = V1.getValueType().getVectorNumElements();
5274   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5275     SDValue DstVec = DstIsLeft ? V1 : V2;
5276     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5277
5278     SDValue SrcVec = V1;
5279     int SrcLane = ShuffleMask[Anomaly];
5280     if (SrcLane >= NumInputElements) {
5281       SrcVec = V2;
5282       SrcLane -= VT.getVectorNumElements();
5283     }
5284     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5285
5286     EVT ScalarVT = VT.getVectorElementType();
5287
5288     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5289       ScalarVT = MVT::i32;
5290
5291     return DAG.getNode(
5292         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5293         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5294         DstLaneV);
5295   }
5296
5297   // If the shuffle is not directly supported and it has 4 elements, use
5298   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5299   unsigned NumElts = VT.getVectorNumElements();
5300   if (NumElts == 4) {
5301     unsigned PFIndexes[4];
5302     for (unsigned i = 0; i != 4; ++i) {
5303       if (ShuffleMask[i] < 0)
5304         PFIndexes[i] = 8;
5305       else
5306         PFIndexes[i] = ShuffleMask[i];
5307     }
5308
5309     // Compute the index in the perfect shuffle table.
5310     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5311                             PFIndexes[2] * 9 + PFIndexes[3];
5312     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5313     unsigned Cost = (PFEntry >> 30);
5314
5315     if (Cost <= 4)
5316       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5317   }
5318
5319   return GenerateTBL(Op, ShuffleMask, DAG);
5320 }
5321
5322 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5323                                APInt &UndefBits) {
5324   EVT VT = BVN->getValueType(0);
5325   APInt SplatBits, SplatUndef;
5326   unsigned SplatBitSize;
5327   bool HasAnyUndefs;
5328   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5329     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5330
5331     for (unsigned i = 0; i < NumSplats; ++i) {
5332       CnstBits <<= SplatBitSize;
5333       UndefBits <<= SplatBitSize;
5334       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5335       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5336     }
5337
5338     return true;
5339   }
5340
5341   return false;
5342 }
5343
5344 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5345                                               SelectionDAG &DAG) const {
5346   BuildVectorSDNode *BVN =
5347       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5348   SDValue LHS = Op.getOperand(0);
5349   SDLoc dl(Op);
5350   EVT VT = Op.getValueType();
5351
5352   if (!BVN)
5353     return Op;
5354
5355   APInt CnstBits(VT.getSizeInBits(), 0);
5356   APInt UndefBits(VT.getSizeInBits(), 0);
5357   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5358     // We only have BIC vector immediate instruction, which is and-not.
5359     CnstBits = ~CnstBits;
5360
5361     // We make use of a little bit of goto ickiness in order to avoid having to
5362     // duplicate the immediate matching logic for the undef toggled case.
5363     bool SecondTry = false;
5364   AttemptModImm:
5365
5366     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5367       CnstBits = CnstBits.zextOrTrunc(64);
5368       uint64_t CnstVal = CnstBits.getZExtValue();
5369
5370       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5371         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5372         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5373         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5374                                   DAG.getConstant(CnstVal, MVT::i32),
5375                                   DAG.getConstant(0, MVT::i32));
5376         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5377       }
5378
5379       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5380         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5381         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5382         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5383                                   DAG.getConstant(CnstVal, MVT::i32),
5384                                   DAG.getConstant(8, MVT::i32));
5385         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5386       }
5387
5388       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5389         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5390         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5391         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5392                                   DAG.getConstant(CnstVal, MVT::i32),
5393                                   DAG.getConstant(16, MVT::i32));
5394         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5395       }
5396
5397       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5398         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5399         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5400         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5401                                   DAG.getConstant(CnstVal, MVT::i32),
5402                                   DAG.getConstant(24, MVT::i32));
5403         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5404       }
5405
5406       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5407         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5408         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5409         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5410                                   DAG.getConstant(CnstVal, MVT::i32),
5411                                   DAG.getConstant(0, MVT::i32));
5412         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5413       }
5414
5415       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5416         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5417         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5418         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5419                                   DAG.getConstant(CnstVal, MVT::i32),
5420                                   DAG.getConstant(8, MVT::i32));
5421         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5422       }
5423     }
5424
5425     if (SecondTry)
5426       goto FailedModImm;
5427     SecondTry = true;
5428     CnstBits = ~UndefBits;
5429     goto AttemptModImm;
5430   }
5431
5432 // We can always fall back to a non-immediate AND.
5433 FailedModImm:
5434   return Op;
5435 }
5436
5437 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5438 // consists of only the same constant int value, returned in reference arg
5439 // ConstVal
5440 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5441                                      uint64_t &ConstVal) {
5442   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5443   if (!Bvec)
5444     return false;
5445   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5446   if (!FirstElt)
5447     return false;
5448   EVT VT = Bvec->getValueType(0);
5449   unsigned NumElts = VT.getVectorNumElements();
5450   for (unsigned i = 1; i < NumElts; ++i)
5451     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5452       return false;
5453   ConstVal = FirstElt->getZExtValue();
5454   return true;
5455 }
5456
5457 static unsigned getIntrinsicID(const SDNode *N) {
5458   unsigned Opcode = N->getOpcode();
5459   switch (Opcode) {
5460   default:
5461     return Intrinsic::not_intrinsic;
5462   case ISD::INTRINSIC_WO_CHAIN: {
5463     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5464     if (IID < Intrinsic::num_intrinsics)
5465       return IID;
5466     return Intrinsic::not_intrinsic;
5467   }
5468   }
5469 }
5470
5471 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5472 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5473 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5474 // Also, logical shift right -> sri, with the same structure.
5475 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5476   EVT VT = N->getValueType(0);
5477
5478   if (!VT.isVector())
5479     return SDValue();
5480
5481   SDLoc DL(N);
5482
5483   // Is the first op an AND?
5484   const SDValue And = N->getOperand(0);
5485   if (And.getOpcode() != ISD::AND)
5486     return SDValue();
5487
5488   // Is the second op an shl or lshr?
5489   SDValue Shift = N->getOperand(1);
5490   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5491   // or AArch64ISD::VLSHR vector, #shift
5492   unsigned ShiftOpc = Shift.getOpcode();
5493   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5494     return SDValue();
5495   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5496
5497   // Is the shift amount constant?
5498   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5499   if (!C2node)
5500     return SDValue();
5501
5502   // Is the and mask vector all constant?
5503   uint64_t C1;
5504   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5505     return SDValue();
5506
5507   // Is C1 == ~C2, taking into account how much one can shift elements of a
5508   // particular size?
5509   uint64_t C2 = C2node->getZExtValue();
5510   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5511   if (C2 > ElemSizeInBits)
5512     return SDValue();
5513   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5514   if ((C1 & ElemMask) != (~C2 & ElemMask))
5515     return SDValue();
5516
5517   SDValue X = And.getOperand(0);
5518   SDValue Y = Shift.getOperand(0);
5519
5520   unsigned Intrin =
5521       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5522   SDValue ResultSLI =
5523       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5524                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5525
5526   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5527   DEBUG(N->dump(&DAG));
5528   DEBUG(dbgs() << "into: \n");
5529   DEBUG(ResultSLI->dump(&DAG));
5530
5531   ++NumShiftInserts;
5532   return ResultSLI;
5533 }
5534
5535 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5536                                              SelectionDAG &DAG) const {
5537   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5538   if (EnableAArch64SlrGeneration) {
5539     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5540     if (Res.getNode())
5541       return Res;
5542   }
5543
5544   BuildVectorSDNode *BVN =
5545       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5546   SDValue LHS = Op.getOperand(1);
5547   SDLoc dl(Op);
5548   EVT VT = Op.getValueType();
5549
5550   // OR commutes, so try swapping the operands.
5551   if (!BVN) {
5552     LHS = Op.getOperand(0);
5553     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5554   }
5555   if (!BVN)
5556     return Op;
5557
5558   APInt CnstBits(VT.getSizeInBits(), 0);
5559   APInt UndefBits(VT.getSizeInBits(), 0);
5560   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5561     // We make use of a little bit of goto ickiness in order to avoid having to
5562     // duplicate the immediate matching logic for the undef toggled case.
5563     bool SecondTry = false;
5564   AttemptModImm:
5565
5566     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5567       CnstBits = CnstBits.zextOrTrunc(64);
5568       uint64_t CnstVal = CnstBits.getZExtValue();
5569
5570       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5571         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5572         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5573         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5574                                   DAG.getConstant(CnstVal, MVT::i32),
5575                                   DAG.getConstant(0, MVT::i32));
5576         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5577       }
5578
5579       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5580         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5581         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5582         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5583                                   DAG.getConstant(CnstVal, MVT::i32),
5584                                   DAG.getConstant(8, MVT::i32));
5585         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5586       }
5587
5588       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5589         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5590         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5591         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5592                                   DAG.getConstant(CnstVal, MVT::i32),
5593                                   DAG.getConstant(16, MVT::i32));
5594         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5595       }
5596
5597       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5598         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5599         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5600         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5601                                   DAG.getConstant(CnstVal, MVT::i32),
5602                                   DAG.getConstant(24, MVT::i32));
5603         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5604       }
5605
5606       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5607         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5608         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5609         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5610                                   DAG.getConstant(CnstVal, MVT::i32),
5611                                   DAG.getConstant(0, MVT::i32));
5612         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5613       }
5614
5615       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5616         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5617         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5618         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5619                                   DAG.getConstant(CnstVal, MVT::i32),
5620                                   DAG.getConstant(8, MVT::i32));
5621         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5622       }
5623     }
5624
5625     if (SecondTry)
5626       goto FailedModImm;
5627     SecondTry = true;
5628     CnstBits = UndefBits;
5629     goto AttemptModImm;
5630   }
5631
5632 // We can always fall back to a non-immediate OR.
5633 FailedModImm:
5634   return Op;
5635 }
5636
5637 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5638 // be truncated to fit element width.
5639 static SDValue NormalizeBuildVector(SDValue Op,
5640                                     SelectionDAG &DAG) {
5641   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5642   SDLoc dl(Op);
5643   EVT VT = Op.getValueType();
5644   EVT EltTy= VT.getVectorElementType();
5645
5646   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5647     return Op;
5648
5649   SmallVector<SDValue, 16> Ops;
5650   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5651     SDValue Lane = Op.getOperand(I);
5652     if (Lane.getOpcode() == ISD::Constant) {
5653       APInt LowBits(EltTy.getSizeInBits(),
5654                     cast<ConstantSDNode>(Lane)->getZExtValue());
5655       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5656     }
5657     Ops.push_back(Lane);
5658   }
5659   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5660 }
5661
5662 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5663                                                  SelectionDAG &DAG) const {
5664   SDLoc dl(Op);
5665   EVT VT = Op.getValueType();
5666   Op = NormalizeBuildVector(Op, DAG);
5667   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5668
5669   APInt CnstBits(VT.getSizeInBits(), 0);
5670   APInt UndefBits(VT.getSizeInBits(), 0);
5671   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5672     // We make use of a little bit of goto ickiness in order to avoid having to
5673     // duplicate the immediate matching logic for the undef toggled case.
5674     bool SecondTry = false;
5675   AttemptModImm:
5676
5677     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5678       CnstBits = CnstBits.zextOrTrunc(64);
5679       uint64_t CnstVal = CnstBits.getZExtValue();
5680
5681       // Certain magic vector constants (used to express things like NOT
5682       // and NEG) are passed through unmodified.  This allows codegen patterns
5683       // for these operations to match.  Special-purpose patterns will lower
5684       // these immediates to MOVIs if it proves necessary.
5685       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5686         return Op;
5687
5688       // The many faces of MOVI...
5689       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5690         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5691         if (VT.getSizeInBits() == 128) {
5692           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5693                                     DAG.getConstant(CnstVal, MVT::i32));
5694           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5695         }
5696
5697         // Support the V64 version via subregister insertion.
5698         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5699                                   DAG.getConstant(CnstVal, MVT::i32));
5700         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5701       }
5702
5703       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5704         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5705         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5706         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5707                                   DAG.getConstant(CnstVal, MVT::i32),
5708                                   DAG.getConstant(0, MVT::i32));
5709         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5710       }
5711
5712       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5713         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5714         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5715         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5716                                   DAG.getConstant(CnstVal, MVT::i32),
5717                                   DAG.getConstant(8, MVT::i32));
5718         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5719       }
5720
5721       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5722         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5723         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5724         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5725                                   DAG.getConstant(CnstVal, MVT::i32),
5726                                   DAG.getConstant(16, MVT::i32));
5727         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5728       }
5729
5730       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5731         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5732         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5733         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5734                                   DAG.getConstant(CnstVal, MVT::i32),
5735                                   DAG.getConstant(24, MVT::i32));
5736         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5737       }
5738
5739       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5740         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5741         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5742         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5743                                   DAG.getConstant(CnstVal, MVT::i32),
5744                                   DAG.getConstant(0, MVT::i32));
5745         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5746       }
5747
5748       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5749         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5750         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5751         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5752                                   DAG.getConstant(CnstVal, MVT::i32),
5753                                   DAG.getConstant(8, MVT::i32));
5754         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5755       }
5756
5757       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5758         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5759         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5760         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5761                                   DAG.getConstant(CnstVal, MVT::i32),
5762                                   DAG.getConstant(264, MVT::i32));
5763         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5764       }
5765
5766       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5767         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5768         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5769         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5770                                   DAG.getConstant(CnstVal, MVT::i32),
5771                                   DAG.getConstant(272, MVT::i32));
5772         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5773       }
5774
5775       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5776         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5777         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5778         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5779                                   DAG.getConstant(CnstVal, MVT::i32));
5780         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5781       }
5782
5783       // The few faces of FMOV...
5784       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5785         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5786         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5787         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5788                                   DAG.getConstant(CnstVal, MVT::i32));
5789         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5790       }
5791
5792       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5793           VT.getSizeInBits() == 128) {
5794         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5795         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5796                                   DAG.getConstant(CnstVal, MVT::i32));
5797         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5798       }
5799
5800       // The many faces of MVNI...
5801       CnstVal = ~CnstVal;
5802       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5803         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5804         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5805         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5806                                   DAG.getConstant(CnstVal, MVT::i32),
5807                                   DAG.getConstant(0, MVT::i32));
5808         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5809       }
5810
5811       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5812         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5813         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5814         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5815                                   DAG.getConstant(CnstVal, MVT::i32),
5816                                   DAG.getConstant(8, MVT::i32));
5817         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5818       }
5819
5820       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5821         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5822         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5823         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5824                                   DAG.getConstant(CnstVal, MVT::i32),
5825                                   DAG.getConstant(16, MVT::i32));
5826         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5827       }
5828
5829       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5830         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5831         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5832         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5833                                   DAG.getConstant(CnstVal, MVT::i32),
5834                                   DAG.getConstant(24, MVT::i32));
5835         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5836       }
5837
5838       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5839         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5840         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5841         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5842                                   DAG.getConstant(CnstVal, MVT::i32),
5843                                   DAG.getConstant(0, MVT::i32));
5844         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5845       }
5846
5847       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5848         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5849         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5850         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5851                                   DAG.getConstant(CnstVal, MVT::i32),
5852                                   DAG.getConstant(8, MVT::i32));
5853         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5854       }
5855
5856       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5857         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5858         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5859         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5860                                   DAG.getConstant(CnstVal, MVT::i32),
5861                                   DAG.getConstant(264, MVT::i32));
5862         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5863       }
5864
5865       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5866         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5867         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5868         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5869                                   DAG.getConstant(CnstVal, MVT::i32),
5870                                   DAG.getConstant(272, MVT::i32));
5871         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5872       }
5873     }
5874
5875     if (SecondTry)
5876       goto FailedModImm;
5877     SecondTry = true;
5878     CnstBits = UndefBits;
5879     goto AttemptModImm;
5880   }
5881 FailedModImm:
5882
5883   // Scan through the operands to find some interesting properties we can
5884   // exploit:
5885   //   1) If only one value is used, we can use a DUP, or
5886   //   2) if only the low element is not undef, we can just insert that, or
5887   //   3) if only one constant value is used (w/ some non-constant lanes),
5888   //      we can splat the constant value into the whole vector then fill
5889   //      in the non-constant lanes.
5890   //   4) FIXME: If different constant values are used, but we can intelligently
5891   //             select the values we'll be overwriting for the non-constant
5892   //             lanes such that we can directly materialize the vector
5893   //             some other way (MOVI, e.g.), we can be sneaky.
5894   unsigned NumElts = VT.getVectorNumElements();
5895   bool isOnlyLowElement = true;
5896   bool usesOnlyOneValue = true;
5897   bool usesOnlyOneConstantValue = true;
5898   bool isConstant = true;
5899   unsigned NumConstantLanes = 0;
5900   SDValue Value;
5901   SDValue ConstantValue;
5902   for (unsigned i = 0; i < NumElts; ++i) {
5903     SDValue V = Op.getOperand(i);
5904     if (V.getOpcode() == ISD::UNDEF)
5905       continue;
5906     if (i > 0)
5907       isOnlyLowElement = false;
5908     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5909       isConstant = false;
5910
5911     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5912       ++NumConstantLanes;
5913       if (!ConstantValue.getNode())
5914         ConstantValue = V;
5915       else if (ConstantValue != V)
5916         usesOnlyOneConstantValue = false;
5917     }
5918
5919     if (!Value.getNode())
5920       Value = V;
5921     else if (V != Value)
5922       usesOnlyOneValue = false;
5923   }
5924
5925   if (!Value.getNode())
5926     return DAG.getUNDEF(VT);
5927
5928   if (isOnlyLowElement)
5929     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5930
5931   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5932   // i32 and try again.
5933   if (usesOnlyOneValue) {
5934     if (!isConstant) {
5935       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5936           Value.getValueType() != VT)
5937         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5938
5939       // This is actually a DUPLANExx operation, which keeps everything vectory.
5940
5941       // DUPLANE works on 128-bit vectors, widen it if necessary.
5942       SDValue Lane = Value.getOperand(1);
5943       Value = Value.getOperand(0);
5944       if (Value.getValueType().getSizeInBits() == 64)
5945         Value = WidenVector(Value, DAG);
5946
5947       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5948       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5949     }
5950
5951     if (VT.getVectorElementType().isFloatingPoint()) {
5952       SmallVector<SDValue, 8> Ops;
5953       MVT NewType =
5954           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5955       for (unsigned i = 0; i < NumElts; ++i)
5956         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5957       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5958       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5959       Val = LowerBUILD_VECTOR(Val, DAG);
5960       if (Val.getNode())
5961         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5962     }
5963   }
5964
5965   // If there was only one constant value used and for more than one lane,
5966   // start by splatting that value, then replace the non-constant lanes. This
5967   // is better than the default, which will perform a separate initialization
5968   // for each lane.
5969   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5970     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5971     // Now insert the non-constant lanes.
5972     for (unsigned i = 0; i < NumElts; ++i) {
5973       SDValue V = Op.getOperand(i);
5974       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5975       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5976         // Note that type legalization likely mucked about with the VT of the
5977         // source operand, so we may have to convert it here before inserting.
5978         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5979       }
5980     }
5981     return Val;
5982   }
5983
5984   // If all elements are constants and the case above didn't get hit, fall back
5985   // to the default expansion, which will generate a load from the constant
5986   // pool.
5987   if (isConstant)
5988     return SDValue();
5989
5990   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5991   if (NumElts >= 4) {
5992     SDValue shuffle = ReconstructShuffle(Op, DAG);
5993     if (shuffle != SDValue())
5994       return shuffle;
5995   }
5996
5997   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5998   // know the default expansion would otherwise fall back on something even
5999   // worse. For a vector with one or two non-undef values, that's
6000   // scalar_to_vector for the elements followed by a shuffle (provided the
6001   // shuffle is valid for the target) and materialization element by element
6002   // on the stack followed by a load for everything else.
6003   if (!isConstant && !usesOnlyOneValue) {
6004     SDValue Vec = DAG.getUNDEF(VT);
6005     SDValue Op0 = Op.getOperand(0);
6006     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6007     unsigned i = 0;
6008     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6009     // a) Avoid a RMW dependency on the full vector register, and
6010     // b) Allow the register coalescer to fold away the copy if the
6011     //    value is already in an S or D register.
6012     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6013       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6014       MachineSDNode *N =
6015           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6016                              DAG.getTargetConstant(SubIdx, MVT::i32));
6017       Vec = SDValue(N, 0);
6018       ++i;
6019     }
6020     for (; i < NumElts; ++i) {
6021       SDValue V = Op.getOperand(i);
6022       if (V.getOpcode() == ISD::UNDEF)
6023         continue;
6024       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6025       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6026     }
6027     return Vec;
6028   }
6029
6030   // Just use the default expansion. We failed to find a better alternative.
6031   return SDValue();
6032 }
6033
6034 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6035                                                       SelectionDAG &DAG) const {
6036   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6037
6038   // Check for non-constant or out of range lane.
6039   EVT VT = Op.getOperand(0).getValueType();
6040   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6041   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6042     return SDValue();
6043
6044
6045   // Insertion/extraction are legal for V128 types.
6046   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6047       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6048       VT == MVT::v8f16)
6049     return Op;
6050
6051   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6052       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6053     return SDValue();
6054
6055   // For V64 types, we perform insertion by expanding the value
6056   // to a V128 type and perform the insertion on that.
6057   SDLoc DL(Op);
6058   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6059   EVT WideTy = WideVec.getValueType();
6060
6061   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6062                              Op.getOperand(1), Op.getOperand(2));
6063   // Re-narrow the resultant vector.
6064   return NarrowVector(Node, DAG);
6065 }
6066
6067 SDValue
6068 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6069                                                SelectionDAG &DAG) const {
6070   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6071
6072   // Check for non-constant or out of range lane.
6073   EVT VT = Op.getOperand(0).getValueType();
6074   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6075   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6076     return SDValue();
6077
6078
6079   // Insertion/extraction are legal for V128 types.
6080   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6081       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6082       VT == MVT::v8f16)
6083     return Op;
6084
6085   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6086       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6087     return SDValue();
6088
6089   // For V64 types, we perform extraction by expanding the value
6090   // to a V128 type and perform the extraction on that.
6091   SDLoc DL(Op);
6092   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6093   EVT WideTy = WideVec.getValueType();
6094
6095   EVT ExtrTy = WideTy.getVectorElementType();
6096   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6097     ExtrTy = MVT::i32;
6098
6099   // For extractions, we just return the result directly.
6100   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6101                      Op.getOperand(1));
6102 }
6103
6104 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6105                                                       SelectionDAG &DAG) const {
6106   EVT VT = Op.getOperand(0).getValueType();
6107   SDLoc dl(Op);
6108   // Just in case...
6109   if (!VT.isVector())
6110     return SDValue();
6111
6112   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6113   if (!Cst)
6114     return SDValue();
6115   unsigned Val = Cst->getZExtValue();
6116
6117   unsigned Size = Op.getValueType().getSizeInBits();
6118   if (Val == 0) {
6119     switch (Size) {
6120     case 8:
6121       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6122                                         Op.getOperand(0));
6123     case 16:
6124       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6125                                         Op.getOperand(0));
6126     case 32:
6127       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6128                                         Op.getOperand(0));
6129     case 64:
6130       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6131                                         Op.getOperand(0));
6132     default:
6133       llvm_unreachable("Unexpected vector type in extract_subvector!");
6134     }
6135   }
6136   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6137   // that directly.
6138   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6139     return Op;
6140
6141   return SDValue();
6142 }
6143
6144 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6145                                                EVT VT) const {
6146   if (VT.getVectorNumElements() == 4 &&
6147       (VT.is128BitVector() || VT.is64BitVector())) {
6148     unsigned PFIndexes[4];
6149     for (unsigned i = 0; i != 4; ++i) {
6150       if (M[i] < 0)
6151         PFIndexes[i] = 8;
6152       else
6153         PFIndexes[i] = M[i];
6154     }
6155
6156     // Compute the index in the perfect shuffle table.
6157     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6158                             PFIndexes[2] * 9 + PFIndexes[3];
6159     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6160     unsigned Cost = (PFEntry >> 30);
6161
6162     if (Cost <= 4)
6163       return true;
6164   }
6165
6166   bool DummyBool;
6167   int DummyInt;
6168   unsigned DummyUnsigned;
6169
6170   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6171           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6172           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6173           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6174           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6175           isZIPMask(M, VT, DummyUnsigned) ||
6176           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6177           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6180           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6181 }
6182
6183 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6184 /// operand of a vector shift operation, where all the elements of the
6185 /// build_vector must have the same constant integer value.
6186 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6187   // Ignore bit_converts.
6188   while (Op.getOpcode() == ISD::BITCAST)
6189     Op = Op.getOperand(0);
6190   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6191   APInt SplatBits, SplatUndef;
6192   unsigned SplatBitSize;
6193   bool HasAnyUndefs;
6194   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6195                                     HasAnyUndefs, ElementBits) ||
6196       SplatBitSize > ElementBits)
6197     return false;
6198   Cnt = SplatBits.getSExtValue();
6199   return true;
6200 }
6201
6202 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6203 /// operand of a vector shift left operation.  That value must be in the range:
6204 ///   0 <= Value < ElementBits for a left shift; or
6205 ///   0 <= Value <= ElementBits for a long left shift.
6206 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6207   assert(VT.isVector() && "vector shift count is not a vector type");
6208   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6209   if (!getVShiftImm(Op, ElementBits, Cnt))
6210     return false;
6211   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6212 }
6213
6214 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6215 /// operand of a vector shift right operation.  For a shift opcode, the value
6216 /// is positive, but for an intrinsic the value count must be negative. The
6217 /// absolute value must be in the range:
6218 ///   1 <= |Value| <= ElementBits for a right shift; or
6219 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6220 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6221                          int64_t &Cnt) {
6222   assert(VT.isVector() && "vector shift count is not a vector type");
6223   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6224   if (!getVShiftImm(Op, ElementBits, Cnt))
6225     return false;
6226   if (isIntrinsic)
6227     Cnt = -Cnt;
6228   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6229 }
6230
6231 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6232                                                       SelectionDAG &DAG) const {
6233   EVT VT = Op.getValueType();
6234   SDLoc DL(Op);
6235   int64_t Cnt;
6236
6237   if (!Op.getOperand(1).getValueType().isVector())
6238     return Op;
6239   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6240
6241   switch (Op.getOpcode()) {
6242   default:
6243     llvm_unreachable("unexpected shift opcode");
6244
6245   case ISD::SHL:
6246     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6247       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6248                          DAG.getConstant(Cnt, MVT::i32));
6249     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6250                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6251                        Op.getOperand(0), Op.getOperand(1));
6252   case ISD::SRA:
6253   case ISD::SRL:
6254     // Right shift immediate
6255     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6256         Cnt < EltSize) {
6257       unsigned Opc =
6258           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6259       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6260                          DAG.getConstant(Cnt, MVT::i32));
6261     }
6262
6263     // Right shift register.  Note, there is not a shift right register
6264     // instruction, but the shift left register instruction takes a signed
6265     // value, where negative numbers specify a right shift.
6266     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6267                                                 : Intrinsic::aarch64_neon_ushl;
6268     // negate the shift amount
6269     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6270     SDValue NegShiftLeft =
6271         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6272                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6273     return NegShiftLeft;
6274   }
6275
6276   return SDValue();
6277 }
6278
6279 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6280                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6281                                     SDLoc dl, SelectionDAG &DAG) {
6282   EVT SrcVT = LHS.getValueType();
6283
6284   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6285   APInt CnstBits(VT.getSizeInBits(), 0);
6286   APInt UndefBits(VT.getSizeInBits(), 0);
6287   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6288   bool IsZero = IsCnst && (CnstBits == 0);
6289
6290   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6291     switch (CC) {
6292     default:
6293       return SDValue();
6294     case AArch64CC::NE: {
6295       SDValue Fcmeq;
6296       if (IsZero)
6297         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6298       else
6299         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6300       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6301     }
6302     case AArch64CC::EQ:
6303       if (IsZero)
6304         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6305       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6306     case AArch64CC::GE:
6307       if (IsZero)
6308         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6309       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6310     case AArch64CC::GT:
6311       if (IsZero)
6312         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6313       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6314     case AArch64CC::LS:
6315       if (IsZero)
6316         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6317       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6318     case AArch64CC::LT:
6319       if (!NoNans)
6320         return SDValue();
6321     // If we ignore NaNs then we can use to the MI implementation.
6322     // Fallthrough.
6323     case AArch64CC::MI:
6324       if (IsZero)
6325         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6326       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6327     }
6328   }
6329
6330   switch (CC) {
6331   default:
6332     return SDValue();
6333   case AArch64CC::NE: {
6334     SDValue Cmeq;
6335     if (IsZero)
6336       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6337     else
6338       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6339     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6340   }
6341   case AArch64CC::EQ:
6342     if (IsZero)
6343       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6344     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6345   case AArch64CC::GE:
6346     if (IsZero)
6347       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6348     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6349   case AArch64CC::GT:
6350     if (IsZero)
6351       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6352     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6353   case AArch64CC::LE:
6354     if (IsZero)
6355       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6356     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6357   case AArch64CC::LS:
6358     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6359   case AArch64CC::LO:
6360     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6361   case AArch64CC::LT:
6362     if (IsZero)
6363       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6364     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6365   case AArch64CC::HI:
6366     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6367   case AArch64CC::HS:
6368     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6369   }
6370 }
6371
6372 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6373                                            SelectionDAG &DAG) const {
6374   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6375   SDValue LHS = Op.getOperand(0);
6376   SDValue RHS = Op.getOperand(1);
6377   SDLoc dl(Op);
6378
6379   if (LHS.getValueType().getVectorElementType().isInteger()) {
6380     assert(LHS.getValueType() == RHS.getValueType());
6381     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6382     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6383                                 dl, DAG);
6384   }
6385
6386   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6387          LHS.getValueType().getVectorElementType() == MVT::f64);
6388
6389   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6390   // clean.  Some of them require two branches to implement.
6391   AArch64CC::CondCode CC1, CC2;
6392   bool ShouldInvert;
6393   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6394
6395   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6396   SDValue Cmp =
6397       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6398   if (!Cmp.getNode())
6399     return SDValue();
6400
6401   if (CC2 != AArch64CC::AL) {
6402     SDValue Cmp2 =
6403         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6404     if (!Cmp2.getNode())
6405       return SDValue();
6406
6407     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6408   }
6409
6410   if (ShouldInvert)
6411     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6412
6413   return Cmp;
6414 }
6415
6416 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6417 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6418 /// specified in the intrinsic calls.
6419 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6420                                                const CallInst &I,
6421                                                unsigned Intrinsic) const {
6422   switch (Intrinsic) {
6423   case Intrinsic::aarch64_neon_ld2:
6424   case Intrinsic::aarch64_neon_ld3:
6425   case Intrinsic::aarch64_neon_ld4:
6426   case Intrinsic::aarch64_neon_ld1x2:
6427   case Intrinsic::aarch64_neon_ld1x3:
6428   case Intrinsic::aarch64_neon_ld1x4:
6429   case Intrinsic::aarch64_neon_ld2lane:
6430   case Intrinsic::aarch64_neon_ld3lane:
6431   case Intrinsic::aarch64_neon_ld4lane:
6432   case Intrinsic::aarch64_neon_ld2r:
6433   case Intrinsic::aarch64_neon_ld3r:
6434   case Intrinsic::aarch64_neon_ld4r: {
6435     Info.opc = ISD::INTRINSIC_W_CHAIN;
6436     // Conservatively set memVT to the entire set of vectors loaded.
6437     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6438     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6439     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6440     Info.offset = 0;
6441     Info.align = 0;
6442     Info.vol = false; // volatile loads with NEON intrinsics not supported
6443     Info.readMem = true;
6444     Info.writeMem = false;
6445     return true;
6446   }
6447   case Intrinsic::aarch64_neon_st2:
6448   case Intrinsic::aarch64_neon_st3:
6449   case Intrinsic::aarch64_neon_st4:
6450   case Intrinsic::aarch64_neon_st1x2:
6451   case Intrinsic::aarch64_neon_st1x3:
6452   case Intrinsic::aarch64_neon_st1x4:
6453   case Intrinsic::aarch64_neon_st2lane:
6454   case Intrinsic::aarch64_neon_st3lane:
6455   case Intrinsic::aarch64_neon_st4lane: {
6456     Info.opc = ISD::INTRINSIC_VOID;
6457     // Conservatively set memVT to the entire set of vectors stored.
6458     unsigned NumElts = 0;
6459     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6460       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6461       if (!ArgTy->isVectorTy())
6462         break;
6463       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6464     }
6465     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6466     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6467     Info.offset = 0;
6468     Info.align = 0;
6469     Info.vol = false; // volatile stores with NEON intrinsics not supported
6470     Info.readMem = false;
6471     Info.writeMem = true;
6472     return true;
6473   }
6474   case Intrinsic::aarch64_ldaxr:
6475   case Intrinsic::aarch64_ldxr: {
6476     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6477     Info.opc = ISD::INTRINSIC_W_CHAIN;
6478     Info.memVT = MVT::getVT(PtrTy->getElementType());
6479     Info.ptrVal = I.getArgOperand(0);
6480     Info.offset = 0;
6481     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6482     Info.vol = true;
6483     Info.readMem = true;
6484     Info.writeMem = false;
6485     return true;
6486   }
6487   case Intrinsic::aarch64_stlxr:
6488   case Intrinsic::aarch64_stxr: {
6489     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6490     Info.opc = ISD::INTRINSIC_W_CHAIN;
6491     Info.memVT = MVT::getVT(PtrTy->getElementType());
6492     Info.ptrVal = I.getArgOperand(1);
6493     Info.offset = 0;
6494     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6495     Info.vol = true;
6496     Info.readMem = false;
6497     Info.writeMem = true;
6498     return true;
6499   }
6500   case Intrinsic::aarch64_ldaxp:
6501   case Intrinsic::aarch64_ldxp: {
6502     Info.opc = ISD::INTRINSIC_W_CHAIN;
6503     Info.memVT = MVT::i128;
6504     Info.ptrVal = I.getArgOperand(0);
6505     Info.offset = 0;
6506     Info.align = 16;
6507     Info.vol = true;
6508     Info.readMem = true;
6509     Info.writeMem = false;
6510     return true;
6511   }
6512   case Intrinsic::aarch64_stlxp:
6513   case Intrinsic::aarch64_stxp: {
6514     Info.opc = ISD::INTRINSIC_W_CHAIN;
6515     Info.memVT = MVT::i128;
6516     Info.ptrVal = I.getArgOperand(2);
6517     Info.offset = 0;
6518     Info.align = 16;
6519     Info.vol = true;
6520     Info.readMem = false;
6521     Info.writeMem = true;
6522     return true;
6523   }
6524   default:
6525     break;
6526   }
6527
6528   return false;
6529 }
6530
6531 // Truncations from 64-bit GPR to 32-bit GPR is free.
6532 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6533   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6534     return false;
6535   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6536   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6537   return NumBits1 > NumBits2;
6538 }
6539 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6540   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6541     return false;
6542   unsigned NumBits1 = VT1.getSizeInBits();
6543   unsigned NumBits2 = VT2.getSizeInBits();
6544   return NumBits1 > NumBits2;
6545 }
6546
6547 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6548 // 64-bit GPR.
6549 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6550   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6551     return false;
6552   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6553   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6554   return NumBits1 == 32 && NumBits2 == 64;
6555 }
6556 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6557   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6558     return false;
6559   unsigned NumBits1 = VT1.getSizeInBits();
6560   unsigned NumBits2 = VT2.getSizeInBits();
6561   return NumBits1 == 32 && NumBits2 == 64;
6562 }
6563
6564 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6565   EVT VT1 = Val.getValueType();
6566   if (isZExtFree(VT1, VT2)) {
6567     return true;
6568   }
6569
6570   if (Val.getOpcode() != ISD::LOAD)
6571     return false;
6572
6573   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6574   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6575           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6576           VT1.getSizeInBits() <= 32);
6577 }
6578
6579 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6580                                           unsigned &RequiredAligment) const {
6581   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6582     return false;
6583   // Cyclone supports unaligned accesses.
6584   RequiredAligment = 0;
6585   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6586   return NumBits == 32 || NumBits == 64;
6587 }
6588
6589 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6590                                           unsigned &RequiredAligment) const {
6591   if (!LoadedType.isSimple() ||
6592       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6593     return false;
6594   // Cyclone supports unaligned accesses.
6595   RequiredAligment = 0;
6596   unsigned NumBits = LoadedType.getSizeInBits();
6597   return NumBits == 32 || NumBits == 64;
6598 }
6599
6600 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6601                        unsigned AlignCheck) {
6602   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6603           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6604 }
6605
6606 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6607                                                unsigned SrcAlign, bool IsMemset,
6608                                                bool ZeroMemset,
6609                                                bool MemcpyStrSrc,
6610                                                MachineFunction &MF) const {
6611   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6612   // instruction to materialize the v2i64 zero and one store (with restrictive
6613   // addressing mode). Just do two i64 store of zero-registers.
6614   bool Fast;
6615   const Function *F = MF.getFunction();
6616   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6617       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6618                                        Attribute::NoImplicitFloat) &&
6619       (memOpAlign(SrcAlign, DstAlign, 16) ||
6620        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6621     return MVT::f128;
6622
6623   return Size >= 8 ? MVT::i64 : MVT::i32;
6624 }
6625
6626 // 12-bit optionally shifted immediates are legal for adds.
6627 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6628   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6629     return true;
6630   return false;
6631 }
6632
6633 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6634 // immediates is the same as for an add or a sub.
6635 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6636   if (Immed < 0)
6637     Immed *= -1;
6638   return isLegalAddImmediate(Immed);
6639 }
6640
6641 /// isLegalAddressingMode - Return true if the addressing mode represented
6642 /// by AM is legal for this target, for a load/store of the specified type.
6643 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6644                                                   Type *Ty) const {
6645   // AArch64 has five basic addressing modes:
6646   //  reg
6647   //  reg + 9-bit signed offset
6648   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6649   //  reg1 + reg2
6650   //  reg + SIZE_IN_BYTES * reg
6651
6652   // No global is ever allowed as a base.
6653   if (AM.BaseGV)
6654     return false;
6655
6656   // No reg+reg+imm addressing.
6657   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6658     return false;
6659
6660   // check reg + imm case:
6661   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6662   uint64_t NumBytes = 0;
6663   if (Ty->isSized()) {
6664     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6665     NumBytes = NumBits / 8;
6666     if (!isPowerOf2_64(NumBits))
6667       NumBytes = 0;
6668   }
6669
6670   if (!AM.Scale) {
6671     int64_t Offset = AM.BaseOffs;
6672
6673     // 9-bit signed offset
6674     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6675       return true;
6676
6677     // 12-bit unsigned offset
6678     unsigned shift = Log2_64(NumBytes);
6679     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6680         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6681         (Offset >> shift) << shift == Offset)
6682       return true;
6683     return false;
6684   }
6685
6686   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6687
6688   if (!AM.Scale || AM.Scale == 1 ||
6689       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6690     return true;
6691   return false;
6692 }
6693
6694 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6695                                                 Type *Ty) const {
6696   // Scaling factors are not free at all.
6697   // Operands                     | Rt Latency
6698   // -------------------------------------------
6699   // Rt, [Xn, Xm]                 | 4
6700   // -------------------------------------------
6701   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6702   // Rt, [Xn, Wm, <extend> #imm]  |
6703   if (isLegalAddressingMode(AM, Ty))
6704     // Scale represents reg2 * scale, thus account for 1 if
6705     // it is not equal to 0 or 1.
6706     return AM.Scale != 0 && AM.Scale != 1;
6707   return -1;
6708 }
6709
6710 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6711   VT = VT.getScalarType();
6712
6713   if (!VT.isSimple())
6714     return false;
6715
6716   switch (VT.getSimpleVT().SimpleTy) {
6717   case MVT::f32:
6718   case MVT::f64:
6719     return true;
6720   default:
6721     break;
6722   }
6723
6724   return false;
6725 }
6726
6727 const MCPhysReg *
6728 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6729   // LR is a callee-save register, but we must treat it as clobbered by any call
6730   // site. Hence we include LR in the scratch registers, which are in turn added
6731   // as implicit-defs for stackmaps and patchpoints.
6732   static const MCPhysReg ScratchRegs[] = {
6733     AArch64::X16, AArch64::X17, AArch64::LR, 0
6734   };
6735   return ScratchRegs;
6736 }
6737
6738 bool
6739 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6740   EVT VT = N->getValueType(0);
6741     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6742     // it with shift to let it be lowered to UBFX.
6743   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6744       isa<ConstantSDNode>(N->getOperand(1))) {
6745     uint64_t TruncMask = N->getConstantOperandVal(1);
6746     if (isMask_64(TruncMask) &&
6747       N->getOperand(0).getOpcode() == ISD::SRL &&
6748       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6749       return false;
6750   }
6751   return true;
6752 }
6753
6754 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6755                                                               Type *Ty) const {
6756   assert(Ty->isIntegerTy());
6757
6758   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6759   if (BitSize == 0)
6760     return false;
6761
6762   int64_t Val = Imm.getSExtValue();
6763   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6764     return true;
6765
6766   if ((int64_t)Val < 0)
6767     Val = ~Val;
6768   if (BitSize == 32)
6769     Val &= (1LL << 32) - 1;
6770
6771   unsigned LZ = countLeadingZeros((uint64_t)Val);
6772   unsigned Shift = (63 - LZ) / 16;
6773   // MOVZ is free so return true for one or fewer MOVK.
6774   return (Shift < 3) ? true : false;
6775 }
6776
6777 // Generate SUBS and CSEL for integer abs.
6778 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6779   EVT VT = N->getValueType(0);
6780
6781   SDValue N0 = N->getOperand(0);
6782   SDValue N1 = N->getOperand(1);
6783   SDLoc DL(N);
6784
6785   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6786   // and change it to SUB and CSEL.
6787   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6788       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6789       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6790     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6791       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6792         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6793                                   N0.getOperand(0));
6794         // Generate SUBS & CSEL.
6795         SDValue Cmp =
6796             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6797                         N0.getOperand(0), DAG.getConstant(0, VT));
6798         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6799                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6800                            SDValue(Cmp.getNode(), 1));
6801       }
6802   return SDValue();
6803 }
6804
6805 // performXorCombine - Attempts to handle integer ABS.
6806 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6807                                  TargetLowering::DAGCombinerInfo &DCI,
6808                                  const AArch64Subtarget *Subtarget) {
6809   if (DCI.isBeforeLegalizeOps())
6810     return SDValue();
6811
6812   return performIntegerAbsCombine(N, DAG);
6813 }
6814
6815 SDValue
6816 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6817                                      SelectionDAG &DAG,
6818                                      std::vector<SDNode *> *Created) const {
6819   // fold (sdiv X, pow2)
6820   EVT VT = N->getValueType(0);
6821   if ((VT != MVT::i32 && VT != MVT::i64) ||
6822       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6823     return SDValue();
6824
6825   SDLoc DL(N);
6826   SDValue N0 = N->getOperand(0);
6827   unsigned Lg2 = Divisor.countTrailingZeros();
6828   SDValue Zero = DAG.getConstant(0, VT);
6829   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6830
6831   // Add (N0 < 0) ? Pow2 - 1 : 0;
6832   SDValue CCVal;
6833   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6834   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6835   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6836
6837   if (Created) {
6838     Created->push_back(Cmp.getNode());
6839     Created->push_back(Add.getNode());
6840     Created->push_back(CSel.getNode());
6841   }
6842
6843   // Divide by pow2.
6844   SDValue SRA =
6845       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6846
6847   // If we're dividing by a positive value, we're done.  Otherwise, we must
6848   // negate the result.
6849   if (Divisor.isNonNegative())
6850     return SRA;
6851
6852   if (Created)
6853     Created->push_back(SRA.getNode());
6854   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6855 }
6856
6857 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6858                                  TargetLowering::DAGCombinerInfo &DCI,
6859                                  const AArch64Subtarget *Subtarget) {
6860   if (DCI.isBeforeLegalizeOps())
6861     return SDValue();
6862
6863   // Multiplication of a power of two plus/minus one can be done more
6864   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6865   // future CPUs have a cheaper MADD instruction, this may need to be
6866   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6867   // 64-bit is 5 cycles, so this is always a win.
6868   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6869     APInt Value = C->getAPIntValue();
6870     EVT VT = N->getValueType(0);
6871     if (Value.isNonNegative()) {
6872       // (mul x, 2^N + 1) => (add (shl x, N), x)
6873       APInt VM1 = Value - 1;
6874       if (VM1.isPowerOf2()) {
6875         SDValue ShiftedVal =
6876             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6877                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6878         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6879                            N->getOperand(0));
6880       }
6881       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6882       APInt VP1 = Value + 1;
6883       if (VP1.isPowerOf2()) {
6884         SDValue ShiftedVal =
6885             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6886                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6887         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6888                            N->getOperand(0));
6889       }
6890     } else {
6891       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6892       APInt VNM1 = -Value - 1;
6893       if (VNM1.isPowerOf2()) {
6894         SDValue ShiftedVal =
6895             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6896                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6897         SDValue Add =
6898             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6899         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6900       }
6901       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6902       APInt VNP1 = -Value + 1;
6903       if (VNP1.isPowerOf2()) {
6904         SDValue ShiftedVal =
6905             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6906                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6907         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6908                            ShiftedVal);
6909       }
6910     }
6911   }
6912   return SDValue();
6913 }
6914
6915 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6916                                                          SelectionDAG &DAG) {
6917   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6918   // optimize away operation when it's from a constant.
6919   //
6920   // The general transformation is:
6921   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6922   //       AND(VECTOR_CMP(x,y), constant2)
6923   //    constant2 = UNARYOP(constant)
6924
6925   // Early exit if this isn't a vector operation, the operand of the
6926   // unary operation isn't a bitwise AND, or if the sizes of the operations
6927   // aren't the same.
6928   EVT VT = N->getValueType(0);
6929   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6930       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6931       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6932     return SDValue();
6933
6934   // Now check that the other operand of the AND is a constant. We could
6935   // make the transformation for non-constant splats as well, but it's unclear
6936   // that would be a benefit as it would not eliminate any operations, just
6937   // perform one more step in scalar code before moving to the vector unit.
6938   if (BuildVectorSDNode *BV =
6939           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6940     // Bail out if the vector isn't a constant.
6941     if (!BV->isConstant())
6942       return SDValue();
6943
6944     // Everything checks out. Build up the new and improved node.
6945     SDLoc DL(N);
6946     EVT IntVT = BV->getValueType(0);
6947     // Create a new constant of the appropriate type for the transformed
6948     // DAG.
6949     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6950     // The AND node needs bitcasts to/from an integer vector type around it.
6951     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6952     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6953                                  N->getOperand(0)->getOperand(0), MaskConst);
6954     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6955     return Res;
6956   }
6957
6958   return SDValue();
6959 }
6960
6961 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6962                                      const AArch64Subtarget *Subtarget) {
6963   // First try to optimize away the conversion when it's conditionally from
6964   // a constant. Vectors only.
6965   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6966   if (Res != SDValue())
6967     return Res;
6968
6969   EVT VT = N->getValueType(0);
6970   if (VT != MVT::f32 && VT != MVT::f64)
6971     return SDValue();
6972
6973   // Only optimize when the source and destination types have the same width.
6974   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6975     return SDValue();
6976
6977   // If the result of an integer load is only used by an integer-to-float
6978   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6979   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6980   SDValue N0 = N->getOperand(0);
6981   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6982       // Do not change the width of a volatile load.
6983       !cast<LoadSDNode>(N0)->isVolatile()) {
6984     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6985     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6986                                LN0->getPointerInfo(), LN0->isVolatile(),
6987                                LN0->isNonTemporal(), LN0->isInvariant(),
6988                                LN0->getAlignment());
6989
6990     // Make sure successors of the original load stay after it by updating them
6991     // to use the new Chain.
6992     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6993
6994     unsigned Opcode =
6995         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6996     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6997   }
6998
6999   return SDValue();
7000 }
7001
7002 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7003 /// searches for and classifies those shifts.
7004 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7005                          bool &FromHi) {
7006   if (N.getOpcode() == ISD::SHL)
7007     FromHi = false;
7008   else if (N.getOpcode() == ISD::SRL)
7009     FromHi = true;
7010   else
7011     return false;
7012
7013   if (!isa<ConstantSDNode>(N.getOperand(1)))
7014     return false;
7015
7016   ShiftAmount = N->getConstantOperandVal(1);
7017   Src = N->getOperand(0);
7018   return true;
7019 }
7020
7021 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7022 /// registers viewed as a high/low pair. This function looks for the pattern:
7023 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7024 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7025 /// independent.
7026 static SDValue tryCombineToEXTR(SDNode *N,
7027                                 TargetLowering::DAGCombinerInfo &DCI) {
7028   SelectionDAG &DAG = DCI.DAG;
7029   SDLoc DL(N);
7030   EVT VT = N->getValueType(0);
7031
7032   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7033
7034   if (VT != MVT::i32 && VT != MVT::i64)
7035     return SDValue();
7036
7037   SDValue LHS;
7038   uint32_t ShiftLHS = 0;
7039   bool LHSFromHi = 0;
7040   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7041     return SDValue();
7042
7043   SDValue RHS;
7044   uint32_t ShiftRHS = 0;
7045   bool RHSFromHi = 0;
7046   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7047     return SDValue();
7048
7049   // If they're both trying to come from the high part of the register, they're
7050   // not really an EXTR.
7051   if (LHSFromHi == RHSFromHi)
7052     return SDValue();
7053
7054   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7055     return SDValue();
7056
7057   if (LHSFromHi) {
7058     std::swap(LHS, RHS);
7059     std::swap(ShiftLHS, ShiftRHS);
7060   }
7061
7062   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7063                      DAG.getConstant(ShiftRHS, MVT::i64));
7064 }
7065
7066 static SDValue tryCombineToBSL(SDNode *N,
7067                                 TargetLowering::DAGCombinerInfo &DCI) {
7068   EVT VT = N->getValueType(0);
7069   SelectionDAG &DAG = DCI.DAG;
7070   SDLoc DL(N);
7071
7072   if (!VT.isVector())
7073     return SDValue();
7074
7075   SDValue N0 = N->getOperand(0);
7076   if (N0.getOpcode() != ISD::AND)
7077     return SDValue();
7078
7079   SDValue N1 = N->getOperand(1);
7080   if (N1.getOpcode() != ISD::AND)
7081     return SDValue();
7082
7083   // We only have to look for constant vectors here since the general, variable
7084   // case can be handled in TableGen.
7085   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7086   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7087   for (int i = 1; i >= 0; --i)
7088     for (int j = 1; j >= 0; --j) {
7089       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7090       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7091       if (!BVN0 || !BVN1)
7092         continue;
7093
7094       bool FoundMatch = true;
7095       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7096         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7097         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7098         if (!CN0 || !CN1 ||
7099             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7100           FoundMatch = false;
7101           break;
7102         }
7103       }
7104
7105       if (FoundMatch)
7106         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7107                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7108     }
7109
7110   return SDValue();
7111 }
7112
7113 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7114                                 const AArch64Subtarget *Subtarget) {
7115   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7116   if (!EnableAArch64ExtrGeneration)
7117     return SDValue();
7118   SelectionDAG &DAG = DCI.DAG;
7119   EVT VT = N->getValueType(0);
7120
7121   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7122     return SDValue();
7123
7124   SDValue Res = tryCombineToEXTR(N, DCI);
7125   if (Res.getNode())
7126     return Res;
7127
7128   Res = tryCombineToBSL(N, DCI);
7129   if (Res.getNode())
7130     return Res;
7131
7132   return SDValue();
7133 }
7134
7135 static SDValue performBitcastCombine(SDNode *N,
7136                                      TargetLowering::DAGCombinerInfo &DCI,
7137                                      SelectionDAG &DAG) {
7138   // Wait 'til after everything is legalized to try this. That way we have
7139   // legal vector types and such.
7140   if (DCI.isBeforeLegalizeOps())
7141     return SDValue();
7142
7143   // Remove extraneous bitcasts around an extract_subvector.
7144   // For example,
7145   //    (v4i16 (bitconvert
7146   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7147   //  becomes
7148   //    (extract_subvector ((v8i16 ...), (i64 4)))
7149
7150   // Only interested in 64-bit vectors as the ultimate result.
7151   EVT VT = N->getValueType(0);
7152   if (!VT.isVector())
7153     return SDValue();
7154   if (VT.getSimpleVT().getSizeInBits() != 64)
7155     return SDValue();
7156   // Is the operand an extract_subvector starting at the beginning or halfway
7157   // point of the vector? A low half may also come through as an
7158   // EXTRACT_SUBREG, so look for that, too.
7159   SDValue Op0 = N->getOperand(0);
7160   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7161       !(Op0->isMachineOpcode() &&
7162         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7163     return SDValue();
7164   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7165   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7166     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7167       return SDValue();
7168   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7169     if (idx != AArch64::dsub)
7170       return SDValue();
7171     // The dsub reference is equivalent to a lane zero subvector reference.
7172     idx = 0;
7173   }
7174   // Look through the bitcast of the input to the extract.
7175   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7176     return SDValue();
7177   SDValue Source = Op0->getOperand(0)->getOperand(0);
7178   // If the source type has twice the number of elements as our destination
7179   // type, we know this is an extract of the high or low half of the vector.
7180   EVT SVT = Source->getValueType(0);
7181   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7182     return SDValue();
7183
7184   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7185
7186   // Create the simplified form to just extract the low or high half of the
7187   // vector directly rather than bothering with the bitcasts.
7188   SDLoc dl(N);
7189   unsigned NumElements = VT.getVectorNumElements();
7190   if (idx) {
7191     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7192     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7193   } else {
7194     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7195     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7196                                       Source, SubReg),
7197                    0);
7198   }
7199 }
7200
7201 static SDValue performConcatVectorsCombine(SDNode *N,
7202                                            TargetLowering::DAGCombinerInfo &DCI,
7203                                            SelectionDAG &DAG) {
7204   // Wait 'til after everything is legalized to try this. That way we have
7205   // legal vector types and such.
7206   if (DCI.isBeforeLegalizeOps())
7207     return SDValue();
7208
7209   SDLoc dl(N);
7210   EVT VT = N->getValueType(0);
7211
7212   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7213   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7214   // canonicalise to that.
7215   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7216     assert(VT.getVectorElementType().getSizeInBits() == 64);
7217     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7218                        WidenVector(N->getOperand(0), DAG),
7219                        DAG.getConstant(0, MVT::i64));
7220   }
7221
7222   // Canonicalise concat_vectors so that the right-hand vector has as few
7223   // bit-casts as possible before its real operation. The primary matching
7224   // destination for these operations will be the narrowing "2" instructions,
7225   // which depend on the operation being performed on this right-hand vector.
7226   // For example,
7227   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7228   // becomes
7229   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7230
7231   SDValue Op1 = N->getOperand(1);
7232   if (Op1->getOpcode() != ISD::BITCAST)
7233     return SDValue();
7234   SDValue RHS = Op1->getOperand(0);
7235   MVT RHSTy = RHS.getValueType().getSimpleVT();
7236   // If the RHS is not a vector, this is not the pattern we're looking for.
7237   if (!RHSTy.isVector())
7238     return SDValue();
7239
7240   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7241
7242   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7243                                   RHSTy.getVectorNumElements() * 2);
7244   return DAG.getNode(
7245       ISD::BITCAST, dl, VT,
7246       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7247                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7248 }
7249
7250 static SDValue tryCombineFixedPointConvert(SDNode *N,
7251                                            TargetLowering::DAGCombinerInfo &DCI,
7252                                            SelectionDAG &DAG) {
7253   // Wait 'til after everything is legalized to try this. That way we have
7254   // legal vector types and such.
7255   if (DCI.isBeforeLegalizeOps())
7256     return SDValue();
7257   // Transform a scalar conversion of a value from a lane extract into a
7258   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7259   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7260   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7261   //
7262   // The second form interacts better with instruction selection and the
7263   // register allocator to avoid cross-class register copies that aren't
7264   // coalescable due to a lane reference.
7265
7266   // Check the operand and see if it originates from a lane extract.
7267   SDValue Op1 = N->getOperand(1);
7268   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7269     // Yep, no additional predication needed. Perform the transform.
7270     SDValue IID = N->getOperand(0);
7271     SDValue Shift = N->getOperand(2);
7272     SDValue Vec = Op1.getOperand(0);
7273     SDValue Lane = Op1.getOperand(1);
7274     EVT ResTy = N->getValueType(0);
7275     EVT VecResTy;
7276     SDLoc DL(N);
7277
7278     // The vector width should be 128 bits by the time we get here, even
7279     // if it started as 64 bits (the extract_vector handling will have
7280     // done so).
7281     assert(Vec.getValueType().getSizeInBits() == 128 &&
7282            "unexpected vector size on extract_vector_elt!");
7283     if (Vec.getValueType() == MVT::v4i32)
7284       VecResTy = MVT::v4f32;
7285     else if (Vec.getValueType() == MVT::v2i64)
7286       VecResTy = MVT::v2f64;
7287     else
7288       llvm_unreachable("unexpected vector type!");
7289
7290     SDValue Convert =
7291         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7292     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7293   }
7294   return SDValue();
7295 }
7296
7297 // AArch64 high-vector "long" operations are formed by performing the non-high
7298 // version on an extract_subvector of each operand which gets the high half:
7299 //
7300 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7301 //
7302 // However, there are cases which don't have an extract_high explicitly, but
7303 // have another operation that can be made compatible with one for free. For
7304 // example:
7305 //
7306 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7307 //
7308 // This routine does the actual conversion of such DUPs, once outer routines
7309 // have determined that everything else is in order.
7310 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7311   // We can handle most types of duplicate, but the lane ones have an extra
7312   // operand saying *which* lane, so we need to know.
7313   bool IsDUPLANE;
7314   switch (N.getOpcode()) {
7315   case AArch64ISD::DUP:
7316     IsDUPLANE = false;
7317     break;
7318   case AArch64ISD::DUPLANE8:
7319   case AArch64ISD::DUPLANE16:
7320   case AArch64ISD::DUPLANE32:
7321   case AArch64ISD::DUPLANE64:
7322     IsDUPLANE = true;
7323     break;
7324   default:
7325     return SDValue();
7326   }
7327
7328   MVT NarrowTy = N.getSimpleValueType();
7329   if (!NarrowTy.is64BitVector())
7330     return SDValue();
7331
7332   MVT ElementTy = NarrowTy.getVectorElementType();
7333   unsigned NumElems = NarrowTy.getVectorNumElements();
7334   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7335
7336   SDValue NewDUP;
7337   if (IsDUPLANE)
7338     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7339                          N.getOperand(1));
7340   else
7341     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7342
7343   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7344                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7345 }
7346
7347 static bool isEssentiallyExtractSubvector(SDValue N) {
7348   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7349     return true;
7350
7351   return N.getOpcode() == ISD::BITCAST &&
7352          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7353 }
7354
7355 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7356 struct GenericSetCCInfo {
7357   const SDValue *Opnd0;
7358   const SDValue *Opnd1;
7359   ISD::CondCode CC;
7360 };
7361
7362 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7363 struct AArch64SetCCInfo {
7364   const SDValue *Cmp;
7365   AArch64CC::CondCode CC;
7366 };
7367
7368 /// \brief Helper structure to keep track of SetCC information.
7369 union SetCCInfo {
7370   GenericSetCCInfo Generic;
7371   AArch64SetCCInfo AArch64;
7372 };
7373
7374 /// \brief Helper structure to be able to read SetCC information.  If set to
7375 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7376 /// GenericSetCCInfo.
7377 struct SetCCInfoAndKind {
7378   SetCCInfo Info;
7379   bool IsAArch64;
7380 };
7381
7382 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7383 /// an
7384 /// AArch64 lowered one.
7385 /// \p SetCCInfo is filled accordingly.
7386 /// \post SetCCInfo is meanginfull only when this function returns true.
7387 /// \return True when Op is a kind of SET_CC operation.
7388 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7389   // If this is a setcc, this is straight forward.
7390   if (Op.getOpcode() == ISD::SETCC) {
7391     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7392     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7393     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7394     SetCCInfo.IsAArch64 = false;
7395     return true;
7396   }
7397   // Otherwise, check if this is a matching csel instruction.
7398   // In other words:
7399   // - csel 1, 0, cc
7400   // - csel 0, 1, !cc
7401   if (Op.getOpcode() != AArch64ISD::CSEL)
7402     return false;
7403   // Set the information about the operands.
7404   // TODO: we want the operands of the Cmp not the csel
7405   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7406   SetCCInfo.IsAArch64 = true;
7407   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7408       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7409
7410   // Check that the operands matches the constraints:
7411   // (1) Both operands must be constants.
7412   // (2) One must be 1 and the other must be 0.
7413   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7414   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7415
7416   // Check (1).
7417   if (!TValue || !FValue)
7418     return false;
7419
7420   // Check (2).
7421   if (!TValue->isOne()) {
7422     // Update the comparison when we are interested in !cc.
7423     std::swap(TValue, FValue);
7424     SetCCInfo.Info.AArch64.CC =
7425         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7426   }
7427   return TValue->isOne() && FValue->isNullValue();
7428 }
7429
7430 // Returns true if Op is setcc or zext of setcc.
7431 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7432   if (isSetCC(Op, Info))
7433     return true;
7434   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7435     isSetCC(Op->getOperand(0), Info));
7436 }
7437
7438 // The folding we want to perform is:
7439 // (add x, [zext] (setcc cc ...) )
7440 //   -->
7441 // (csel x, (add x, 1), !cc ...)
7442 //
7443 // The latter will get matched to a CSINC instruction.
7444 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7445   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7446   SDValue LHS = Op->getOperand(0);
7447   SDValue RHS = Op->getOperand(1);
7448   SetCCInfoAndKind InfoAndKind;
7449
7450   // If neither operand is a SET_CC, give up.
7451   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7452     std::swap(LHS, RHS);
7453     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7454       return SDValue();
7455   }
7456
7457   // FIXME: This could be generatized to work for FP comparisons.
7458   EVT CmpVT = InfoAndKind.IsAArch64
7459                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7460                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7461   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7462     return SDValue();
7463
7464   SDValue CCVal;
7465   SDValue Cmp;
7466   SDLoc dl(Op);
7467   if (InfoAndKind.IsAArch64) {
7468     CCVal = DAG.getConstant(
7469         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7470     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7471   } else
7472     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7473                       *InfoAndKind.Info.Generic.Opnd1,
7474                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7475                       CCVal, DAG, dl);
7476
7477   EVT VT = Op->getValueType(0);
7478   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7479   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7480 }
7481
7482 // The basic add/sub long vector instructions have variants with "2" on the end
7483 // which act on the high-half of their inputs. They are normally matched by
7484 // patterns like:
7485 //
7486 // (add (zeroext (extract_high LHS)),
7487 //      (zeroext (extract_high RHS)))
7488 // -> uaddl2 vD, vN, vM
7489 //
7490 // However, if one of the extracts is something like a duplicate, this
7491 // instruction can still be used profitably. This function puts the DAG into a
7492 // more appropriate form for those patterns to trigger.
7493 static SDValue performAddSubLongCombine(SDNode *N,
7494                                         TargetLowering::DAGCombinerInfo &DCI,
7495                                         SelectionDAG &DAG) {
7496   if (DCI.isBeforeLegalizeOps())
7497     return SDValue();
7498
7499   MVT VT = N->getSimpleValueType(0);
7500   if (!VT.is128BitVector()) {
7501     if (N->getOpcode() == ISD::ADD)
7502       return performSetccAddFolding(N, DAG);
7503     return SDValue();
7504   }
7505
7506   // Make sure both branches are extended in the same way.
7507   SDValue LHS = N->getOperand(0);
7508   SDValue RHS = N->getOperand(1);
7509   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7510        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7511       LHS.getOpcode() != RHS.getOpcode())
7512     return SDValue();
7513
7514   unsigned ExtType = LHS.getOpcode();
7515
7516   // It's not worth doing if at least one of the inputs isn't already an
7517   // extract, but we don't know which it'll be so we have to try both.
7518   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7519     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7520     if (!RHS.getNode())
7521       return SDValue();
7522
7523     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7524   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7525     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7526     if (!LHS.getNode())
7527       return SDValue();
7528
7529     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7530   }
7531
7532   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7533 }
7534
7535 // Massage DAGs which we can use the high-half "long" operations on into
7536 // something isel will recognize better. E.g.
7537 //
7538 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7539 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7540 //                     (extract_high (v2i64 (dup128 scalar)))))
7541 //
7542 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7543                                        TargetLowering::DAGCombinerInfo &DCI,
7544                                        SelectionDAG &DAG) {
7545   if (DCI.isBeforeLegalizeOps())
7546     return SDValue();
7547
7548   SDValue LHS = N->getOperand(1);
7549   SDValue RHS = N->getOperand(2);
7550   assert(LHS.getValueType().is64BitVector() &&
7551          RHS.getValueType().is64BitVector() &&
7552          "unexpected shape for long operation");
7553
7554   // Either node could be a DUP, but it's not worth doing both of them (you'd
7555   // just as well use the non-high version) so look for a corresponding extract
7556   // operation on the other "wing".
7557   if (isEssentiallyExtractSubvector(LHS)) {
7558     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7559     if (!RHS.getNode())
7560       return SDValue();
7561   } else if (isEssentiallyExtractSubvector(RHS)) {
7562     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7563     if (!LHS.getNode())
7564       return SDValue();
7565   }
7566
7567   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7568                      N->getOperand(0), LHS, RHS);
7569 }
7570
7571 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7572   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7573   unsigned ElemBits = ElemTy.getSizeInBits();
7574
7575   int64_t ShiftAmount;
7576   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7577     APInt SplatValue, SplatUndef;
7578     unsigned SplatBitSize;
7579     bool HasAnyUndefs;
7580     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7581                               HasAnyUndefs, ElemBits) ||
7582         SplatBitSize != ElemBits)
7583       return SDValue();
7584
7585     ShiftAmount = SplatValue.getSExtValue();
7586   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7587     ShiftAmount = CVN->getSExtValue();
7588   } else
7589     return SDValue();
7590
7591   unsigned Opcode;
7592   bool IsRightShift;
7593   switch (IID) {
7594   default:
7595     llvm_unreachable("Unknown shift intrinsic");
7596   case Intrinsic::aarch64_neon_sqshl:
7597     Opcode = AArch64ISD::SQSHL_I;
7598     IsRightShift = false;
7599     break;
7600   case Intrinsic::aarch64_neon_uqshl:
7601     Opcode = AArch64ISD::UQSHL_I;
7602     IsRightShift = false;
7603     break;
7604   case Intrinsic::aarch64_neon_srshl:
7605     Opcode = AArch64ISD::SRSHR_I;
7606     IsRightShift = true;
7607     break;
7608   case Intrinsic::aarch64_neon_urshl:
7609     Opcode = AArch64ISD::URSHR_I;
7610     IsRightShift = true;
7611     break;
7612   case Intrinsic::aarch64_neon_sqshlu:
7613     Opcode = AArch64ISD::SQSHLU_I;
7614     IsRightShift = false;
7615     break;
7616   }
7617
7618   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7619     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7620                        DAG.getConstant(-ShiftAmount, MVT::i32));
7621   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7622     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7623                        DAG.getConstant(ShiftAmount, MVT::i32));
7624
7625   return SDValue();
7626 }
7627
7628 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7629 // the intrinsics must be legal and take an i32, this means there's almost
7630 // certainly going to be a zext in the DAG which we can eliminate.
7631 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7632   SDValue AndN = N->getOperand(2);
7633   if (AndN.getOpcode() != ISD::AND)
7634     return SDValue();
7635
7636   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7637   if (!CMask || CMask->getZExtValue() != Mask)
7638     return SDValue();
7639
7640   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7641                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7642 }
7643
7644 static SDValue performIntrinsicCombine(SDNode *N,
7645                                        TargetLowering::DAGCombinerInfo &DCI,
7646                                        const AArch64Subtarget *Subtarget) {
7647   SelectionDAG &DAG = DCI.DAG;
7648   unsigned IID = getIntrinsicID(N);
7649   switch (IID) {
7650   default:
7651     break;
7652   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7653   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7654     return tryCombineFixedPointConvert(N, DCI, DAG);
7655     break;
7656   case Intrinsic::aarch64_neon_fmax:
7657     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7658                        N->getOperand(1), N->getOperand(2));
7659   case Intrinsic::aarch64_neon_fmin:
7660     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7661                        N->getOperand(1), N->getOperand(2));
7662   case Intrinsic::aarch64_neon_smull:
7663   case Intrinsic::aarch64_neon_umull:
7664   case Intrinsic::aarch64_neon_pmull:
7665   case Intrinsic::aarch64_neon_sqdmull:
7666     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7667   case Intrinsic::aarch64_neon_sqshl:
7668   case Intrinsic::aarch64_neon_uqshl:
7669   case Intrinsic::aarch64_neon_sqshlu:
7670   case Intrinsic::aarch64_neon_srshl:
7671   case Intrinsic::aarch64_neon_urshl:
7672     return tryCombineShiftImm(IID, N, DAG);
7673   case Intrinsic::aarch64_crc32b:
7674   case Intrinsic::aarch64_crc32cb:
7675     return tryCombineCRC32(0xff, N, DAG);
7676   case Intrinsic::aarch64_crc32h:
7677   case Intrinsic::aarch64_crc32ch:
7678     return tryCombineCRC32(0xffff, N, DAG);
7679   }
7680   return SDValue();
7681 }
7682
7683 static SDValue performExtendCombine(SDNode *N,
7684                                     TargetLowering::DAGCombinerInfo &DCI,
7685                                     SelectionDAG &DAG) {
7686   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7687   // we can convert that DUP into another extract_high (of a bigger DUP), which
7688   // helps the backend to decide that an sabdl2 would be useful, saving a real
7689   // extract_high operation.
7690   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7691       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7692     SDNode *ABDNode = N->getOperand(0).getNode();
7693     unsigned IID = getIntrinsicID(ABDNode);
7694     if (IID == Intrinsic::aarch64_neon_sabd ||
7695         IID == Intrinsic::aarch64_neon_uabd) {
7696       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7697       if (!NewABD.getNode())
7698         return SDValue();
7699
7700       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7701                          NewABD);
7702     }
7703   }
7704
7705   // This is effectively a custom type legalization for AArch64.
7706   //
7707   // Type legalization will split an extend of a small, legal, type to a larger
7708   // illegal type by first splitting the destination type, often creating
7709   // illegal source types, which then get legalized in isel-confusing ways,
7710   // leading to really terrible codegen. E.g.,
7711   //   %result = v8i32 sext v8i8 %value
7712   // becomes
7713   //   %losrc = extract_subreg %value, ...
7714   //   %hisrc = extract_subreg %value, ...
7715   //   %lo = v4i32 sext v4i8 %losrc
7716   //   %hi = v4i32 sext v4i8 %hisrc
7717   // Things go rapidly downhill from there.
7718   //
7719   // For AArch64, the [sz]ext vector instructions can only go up one element
7720   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7721   // take two instructions.
7722   //
7723   // This implies that the most efficient way to do the extend from v8i8
7724   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7725   // the normal splitting to happen for the v8i16->v8i32.
7726
7727   // This is pre-legalization to catch some cases where the default
7728   // type legalization will create ill-tempered code.
7729   if (!DCI.isBeforeLegalizeOps())
7730     return SDValue();
7731
7732   // We're only interested in cleaning things up for non-legal vector types
7733   // here. If both the source and destination are legal, things will just
7734   // work naturally without any fiddling.
7735   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7736   EVT ResVT = N->getValueType(0);
7737   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7738     return SDValue();
7739   // If the vector type isn't a simple VT, it's beyond the scope of what
7740   // we're  worried about here. Let legalization do its thing and hope for
7741   // the best.
7742   SDValue Src = N->getOperand(0);
7743   EVT SrcVT = Src->getValueType(0);
7744   if (!ResVT.isSimple() || !SrcVT.isSimple())
7745     return SDValue();
7746
7747   // If the source VT is a 64-bit vector, we can play games and get the
7748   // better results we want.
7749   if (SrcVT.getSizeInBits() != 64)
7750     return SDValue();
7751
7752   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7753   unsigned ElementCount = SrcVT.getVectorNumElements();
7754   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7755   SDLoc DL(N);
7756   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7757
7758   // Now split the rest of the operation into two halves, each with a 64
7759   // bit source.
7760   EVT LoVT, HiVT;
7761   SDValue Lo, Hi;
7762   unsigned NumElements = ResVT.getVectorNumElements();
7763   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7764   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7765                                  ResVT.getVectorElementType(), NumElements / 2);
7766
7767   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7768                                LoVT.getVectorNumElements());
7769   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7770                    DAG.getConstant(0, MVT::i64));
7771   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7772                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7773   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7774   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7775
7776   // Now combine the parts back together so we still have a single result
7777   // like the combiner expects.
7778   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7779 }
7780
7781 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7782 /// value. The load store optimizer pass will merge them to store pair stores.
7783 /// This has better performance than a splat of the scalar followed by a split
7784 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7785 /// followed by an ext.b and two stores.
7786 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7787   SDValue StVal = St->getValue();
7788   EVT VT = StVal.getValueType();
7789
7790   // Don't replace floating point stores, they possibly won't be transformed to
7791   // stp because of the store pair suppress pass.
7792   if (VT.isFloatingPoint())
7793     return SDValue();
7794
7795   // Check for insert vector elements.
7796   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7797     return SDValue();
7798
7799   // We can express a splat as store pair(s) for 2 or 4 elements.
7800   unsigned NumVecElts = VT.getVectorNumElements();
7801   if (NumVecElts != 4 && NumVecElts != 2)
7802     return SDValue();
7803   SDValue SplatVal = StVal.getOperand(1);
7804   unsigned RemainInsertElts = NumVecElts - 1;
7805
7806   // Check that this is a splat.
7807   while (--RemainInsertElts) {
7808     SDValue NextInsertElt = StVal.getOperand(0);
7809     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7810       return SDValue();
7811     if (NextInsertElt.getOperand(1) != SplatVal)
7812       return SDValue();
7813     StVal = NextInsertElt;
7814   }
7815   unsigned OrigAlignment = St->getAlignment();
7816   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7817   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7818
7819   // Create scalar stores. This is at least as good as the code sequence for a
7820   // split unaligned store wich is a dup.s, ext.b, and two stores.
7821   // Most of the time the three stores should be replaced by store pair
7822   // instructions (stp).
7823   SDLoc DL(St);
7824   SDValue BasePtr = St->getBasePtr();
7825   SDValue NewST1 =
7826       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7827                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7828
7829   unsigned Offset = EltOffset;
7830   while (--NumVecElts) {
7831     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7832                                     DAG.getConstant(Offset, MVT::i64));
7833     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7834                           St->getPointerInfo(), St->isVolatile(),
7835                           St->isNonTemporal(), Alignment);
7836     Offset += EltOffset;
7837   }
7838   return NewST1;
7839 }
7840
7841 static SDValue performSTORECombine(SDNode *N,
7842                                    TargetLowering::DAGCombinerInfo &DCI,
7843                                    SelectionDAG &DAG,
7844                                    const AArch64Subtarget *Subtarget) {
7845   if (!DCI.isBeforeLegalize())
7846     return SDValue();
7847
7848   StoreSDNode *S = cast<StoreSDNode>(N);
7849   if (S->isVolatile())
7850     return SDValue();
7851
7852   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7853   // page boundries. We want to split such stores.
7854   if (!Subtarget->isCyclone())
7855     return SDValue();
7856
7857   // Don't split at Oz.
7858   MachineFunction &MF = DAG.getMachineFunction();
7859   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7860       AttributeSet::FunctionIndex, Attribute::MinSize);
7861   if (IsMinSize)
7862     return SDValue();
7863
7864   SDValue StVal = S->getValue();
7865   EVT VT = StVal.getValueType();
7866
7867   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7868   // those up regresses performance on micro-benchmarks and olden/bh.
7869   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7870     return SDValue();
7871
7872   // Split unaligned 16B stores. They are terrible for performance.
7873   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7874   // extensions can use this to mark that it does not want splitting to happen
7875   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7876   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7877   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7878       S->getAlignment() <= 2)
7879     return SDValue();
7880
7881   // If we get a splat of a scalar convert this vector store to a store of
7882   // scalars. They will be merged into store pairs thereby removing two
7883   // instructions.
7884   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7885   if (ReplacedSplat != SDValue())
7886     return ReplacedSplat;
7887
7888   SDLoc DL(S);
7889   unsigned NumElts = VT.getVectorNumElements() / 2;
7890   // Split VT into two.
7891   EVT HalfVT =
7892       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7893   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7894                                    DAG.getConstant(0, MVT::i64));
7895   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7896                                    DAG.getConstant(NumElts, MVT::i64));
7897   SDValue BasePtr = S->getBasePtr();
7898   SDValue NewST1 =
7899       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7900                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7901   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7902                                   DAG.getConstant(8, MVT::i64));
7903   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7904                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7905                       S->getAlignment());
7906 }
7907
7908 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7909 /// post-increment LD1R.
7910 static SDValue performPostLD1Combine(SDNode *N,
7911                                      TargetLowering::DAGCombinerInfo &DCI,
7912                                      bool IsLaneOp) {
7913   if (DCI.isBeforeLegalizeOps())
7914     return SDValue();
7915
7916   SelectionDAG &DAG = DCI.DAG;
7917   EVT VT = N->getValueType(0);
7918
7919   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7920   SDNode *LD = N->getOperand(LoadIdx).getNode();
7921   // If it is not LOAD, can not do such combine.
7922   if (LD->getOpcode() != ISD::LOAD)
7923     return SDValue();
7924
7925   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7926   EVT MemVT = LoadSDN->getMemoryVT();
7927   // Check if memory operand is the same type as the vector element.
7928   if (MemVT != VT.getVectorElementType())
7929     return SDValue();
7930
7931   // Check if there are other uses. If so, do not combine as it will introduce
7932   // an extra load.
7933   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7934        ++UI) {
7935     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7936       continue;
7937     if (*UI != N)
7938       return SDValue();
7939   }
7940
7941   SDValue Addr = LD->getOperand(1);
7942   SDValue Vector = N->getOperand(0);
7943   // Search for a use of the address operand that is an increment.
7944   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7945        Addr.getNode()->use_end(); UI != UE; ++UI) {
7946     SDNode *User = *UI;
7947     if (User->getOpcode() != ISD::ADD
7948         || UI.getUse().getResNo() != Addr.getResNo())
7949       continue;
7950
7951     // Check that the add is independent of the load.  Otherwise, folding it
7952     // would create a cycle.
7953     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7954       continue;
7955     // Also check that add is not used in the vector operand.  This would also
7956     // create a cycle.
7957     if (User->isPredecessorOf(Vector.getNode()))
7958       continue;
7959
7960     // If the increment is a constant, it must match the memory ref size.
7961     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7962     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7963       uint32_t IncVal = CInc->getZExtValue();
7964       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7965       if (IncVal != NumBytes)
7966         continue;
7967       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7968     }
7969
7970     SmallVector<SDValue, 8> Ops;
7971     Ops.push_back(LD->getOperand(0));  // Chain
7972     if (IsLaneOp) {
7973       Ops.push_back(Vector);           // The vector to be inserted
7974       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7975     }
7976     Ops.push_back(Addr);
7977     Ops.push_back(Inc);
7978
7979     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7980     SDVTList SDTys = DAG.getVTList(Tys);
7981     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7982     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7983                                            MemVT,
7984                                            LoadSDN->getMemOperand());
7985
7986     // Update the uses.
7987     std::vector<SDValue> NewResults;
7988     NewResults.push_back(SDValue(LD, 0));             // The result of load
7989     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7990     DCI.CombineTo(LD, NewResults);
7991     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7992     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7993
7994     break;
7995   }
7996   return SDValue();
7997 }
7998
7999 /// Target-specific DAG combine function for NEON load/store intrinsics
8000 /// to merge base address updates.
8001 static SDValue performNEONPostLDSTCombine(SDNode *N,
8002                                           TargetLowering::DAGCombinerInfo &DCI,
8003                                           SelectionDAG &DAG) {
8004   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8005     return SDValue();
8006
8007   unsigned AddrOpIdx = N->getNumOperands() - 1;
8008   SDValue Addr = N->getOperand(AddrOpIdx);
8009
8010   // Search for a use of the address operand that is an increment.
8011   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8012        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8013     SDNode *User = *UI;
8014     if (User->getOpcode() != ISD::ADD ||
8015         UI.getUse().getResNo() != Addr.getResNo())
8016       continue;
8017
8018     // Check that the add is independent of the load/store.  Otherwise, folding
8019     // it would create a cycle.
8020     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8021       continue;
8022
8023     // Find the new opcode for the updating load/store.
8024     bool IsStore = false;
8025     bool IsLaneOp = false;
8026     bool IsDupOp = false;
8027     unsigned NewOpc = 0;
8028     unsigned NumVecs = 0;
8029     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8030     switch (IntNo) {
8031     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8032     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8033       NumVecs = 2; break;
8034     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8035       NumVecs = 3; break;
8036     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8037       NumVecs = 4; break;
8038     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8039       NumVecs = 2; IsStore = true; break;
8040     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8041       NumVecs = 3; IsStore = true; break;
8042     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8043       NumVecs = 4; IsStore = true; break;
8044     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8045       NumVecs = 2; break;
8046     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8047       NumVecs = 3; break;
8048     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8049       NumVecs = 4; break;
8050     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8051       NumVecs = 2; IsStore = true; break;
8052     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8053       NumVecs = 3; IsStore = true; break;
8054     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8055       NumVecs = 4; IsStore = true; break;
8056     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8057       NumVecs = 2; IsDupOp = true; break;
8058     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8059       NumVecs = 3; IsDupOp = true; break;
8060     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8061       NumVecs = 4; IsDupOp = true; break;
8062     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8063       NumVecs = 2; IsLaneOp = true; break;
8064     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8065       NumVecs = 3; IsLaneOp = true; break;
8066     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8067       NumVecs = 4; IsLaneOp = true; break;
8068     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8069       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8070     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8071       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8072     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8073       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8074     }
8075
8076     EVT VecTy;
8077     if (IsStore)
8078       VecTy = N->getOperand(2).getValueType();
8079     else
8080       VecTy = N->getValueType(0);
8081
8082     // If the increment is a constant, it must match the memory ref size.
8083     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8084     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8085       uint32_t IncVal = CInc->getZExtValue();
8086       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8087       if (IsLaneOp || IsDupOp)
8088         NumBytes /= VecTy.getVectorNumElements();
8089       if (IncVal != NumBytes)
8090         continue;
8091       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8092     }
8093     SmallVector<SDValue, 8> Ops;
8094     Ops.push_back(N->getOperand(0)); // Incoming chain
8095     // Load lane and store have vector list as input.
8096     if (IsLaneOp || IsStore)
8097       for (unsigned i = 2; i < AddrOpIdx; ++i)
8098         Ops.push_back(N->getOperand(i));
8099     Ops.push_back(Addr); // Base register
8100     Ops.push_back(Inc);
8101
8102     // Return Types.
8103     EVT Tys[6];
8104     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8105     unsigned n;
8106     for (n = 0; n < NumResultVecs; ++n)
8107       Tys[n] = VecTy;
8108     Tys[n++] = MVT::i64;  // Type of write back register
8109     Tys[n] = MVT::Other;  // Type of the chain
8110     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8111
8112     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8113     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8114                                            MemInt->getMemoryVT(),
8115                                            MemInt->getMemOperand());
8116
8117     // Update the uses.
8118     std::vector<SDValue> NewResults;
8119     for (unsigned i = 0; i < NumResultVecs; ++i) {
8120       NewResults.push_back(SDValue(UpdN.getNode(), i));
8121     }
8122     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8123     DCI.CombineTo(N, NewResults);
8124     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8125
8126     break;
8127   }
8128   return SDValue();
8129 }
8130
8131 // Checks to see if the value is the prescribed width and returns information
8132 // about its extension mode.
8133 static
8134 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8135   ExtType = ISD::NON_EXTLOAD;
8136   switch(V.getNode()->getOpcode()) {
8137   default:
8138     return false;
8139   case ISD::LOAD: {
8140     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8141     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8142        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8143       ExtType = LoadNode->getExtensionType();
8144       return true;
8145     }
8146     return false;
8147   }
8148   case ISD::AssertSext: {
8149     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8150     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8151        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8152       ExtType = ISD::SEXTLOAD;
8153       return true;
8154     }
8155     return false;
8156   }
8157   case ISD::AssertZext: {
8158     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8159     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8160        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8161       ExtType = ISD::ZEXTLOAD;
8162       return true;
8163     }
8164     return false;
8165   }
8166   case ISD::Constant:
8167   case ISD::TargetConstant: {
8168     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8169         1LL << (width - 1))
8170       return true;
8171     return false;
8172   }
8173   }
8174
8175   return true;
8176 }
8177
8178 // This function does a whole lot of voodoo to determine if the tests are
8179 // equivalent without and with a mask. Essentially what happens is that given a
8180 // DAG resembling:
8181 //
8182 //  +-------------+ +-------------+ +-------------+ +-------------+
8183 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8184 //  +-------------+ +-------------+ +-------------+ +-------------+
8185 //           |           |           |               |
8186 //           V           V           |    +----------+
8187 //          +-------------+  +----+  |    |
8188 //          |     ADD     |  |0xff|  |    |
8189 //          +-------------+  +----+  |    |
8190 //                  |           |    |    |
8191 //                  V           V    |    |
8192 //                 +-------------+   |    |
8193 //                 |     AND     |   |    |
8194 //                 +-------------+   |    |
8195 //                      |            |    |
8196 //                      +-----+      |    |
8197 //                            |      |    |
8198 //                            V      V    V
8199 //                           +-------------+
8200 //                           |     CMP     |
8201 //                           +-------------+
8202 //
8203 // The AND node may be safely removed for some combinations of inputs. In
8204 // particular we need to take into account the extension type of the Input,
8205 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8206 // width of the input (this can work for any width inputs, the above graph is
8207 // specific to 8 bits.
8208 //
8209 // The specific equations were worked out by generating output tables for each
8210 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8211 // problem was simplified by working with 4 bit inputs, which means we only
8212 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8213 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8214 // patterns present in both extensions (0,7). For every distinct set of
8215 // AddConstant and CompConstants bit patterns we can consider the masked and
8216 // unmasked versions to be equivalent if the result of this function is true for
8217 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8218 //
8219 //   sub      w8, w0, w1
8220 //   and      w10, w8, #0x0f
8221 //   cmp      w8, w2
8222 //   cset     w9, AArch64CC
8223 //   cmp      w10, w2
8224 //   cset     w11, AArch64CC
8225 //   cmp      w9, w11
8226 //   cset     w0, eq
8227 //   ret
8228 //
8229 // Since the above function shows when the outputs are equivalent it defines
8230 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8231 // would be expensive to run during compiles. The equations below were written
8232 // in a test harness that confirmed they gave equivalent outputs to the above
8233 // for all inputs function, so they can be used determine if the removal is
8234 // legal instead.
8235 //
8236 // isEquivalentMaskless() is the code for testing if the AND can be removed
8237 // factored out of the DAG recognition as the DAG can take several forms.
8238
8239 static
8240 bool isEquivalentMaskless(unsigned CC, unsigned width,
8241                           ISD::LoadExtType ExtType, signed AddConstant,
8242                           signed CompConstant) {
8243   // By being careful about our equations and only writing the in term
8244   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8245   // make them generally applicable to all bit widths.
8246   signed MaxUInt = (1 << width);
8247
8248   // For the purposes of these comparisons sign extending the type is
8249   // equivalent to zero extending the add and displacing it by half the integer
8250   // width. Provided we are careful and make sure our equations are valid over
8251   // the whole range we can just adjust the input and avoid writing equations
8252   // for sign extended inputs.
8253   if (ExtType == ISD::SEXTLOAD)
8254     AddConstant -= (1 << (width-1));
8255
8256   switch(CC) {
8257   case AArch64CC::LE:
8258   case AArch64CC::GT: {
8259     if ((AddConstant == 0) ||
8260         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8261         (AddConstant >= 0 && CompConstant < 0) ||
8262         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8263       return true;
8264   } break;
8265   case AArch64CC::LT:
8266   case AArch64CC::GE: {
8267     if ((AddConstant == 0) ||
8268         (AddConstant >= 0 && CompConstant <= 0) ||
8269         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8270       return true;
8271   } break;
8272   case AArch64CC::HI:
8273   case AArch64CC::LS: {
8274     if ((AddConstant >= 0 && CompConstant < 0) ||
8275        (AddConstant <= 0 && CompConstant >= -1 &&
8276         CompConstant < AddConstant + MaxUInt))
8277       return true;
8278   } break;
8279   case AArch64CC::PL:
8280   case AArch64CC::MI: {
8281     if ((AddConstant == 0) ||
8282         (AddConstant > 0 && CompConstant <= 0) ||
8283         (AddConstant < 0 && CompConstant <= AddConstant))
8284       return true;
8285   } break;
8286   case AArch64CC::LO:
8287   case AArch64CC::HS: {
8288     if ((AddConstant >= 0 && CompConstant <= 0) ||
8289         (AddConstant <= 0 && CompConstant >= 0 &&
8290          CompConstant <= AddConstant + MaxUInt))
8291       return true;
8292   } break;
8293   case AArch64CC::EQ:
8294   case AArch64CC::NE: {
8295     if ((AddConstant > 0 && CompConstant < 0) ||
8296         (AddConstant < 0 && CompConstant >= 0 &&
8297          CompConstant < AddConstant + MaxUInt) ||
8298         (AddConstant >= 0 && CompConstant >= 0 &&
8299          CompConstant >= AddConstant) ||
8300         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8301
8302       return true;
8303   } break;
8304   case AArch64CC::VS:
8305   case AArch64CC::VC:
8306   case AArch64CC::AL:
8307   case AArch64CC::NV:
8308     return true;
8309   case AArch64CC::Invalid:
8310     break;
8311   }
8312
8313   return false;
8314 }
8315
8316 static
8317 SDValue performCONDCombine(SDNode *N,
8318                            TargetLowering::DAGCombinerInfo &DCI,
8319                            SelectionDAG &DAG, unsigned CCIndex,
8320                            unsigned CmpIndex) {
8321   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8322   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8323   unsigned CondOpcode = SubsNode->getOpcode();
8324
8325   if (CondOpcode != AArch64ISD::SUBS)
8326     return SDValue();
8327
8328   // There is a SUBS feeding this condition. Is it fed by a mask we can
8329   // use?
8330
8331   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8332   unsigned MaskBits = 0;
8333
8334   if (AndNode->getOpcode() != ISD::AND)
8335     return SDValue();
8336
8337   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8338     uint32_t CNV = CN->getZExtValue();
8339     if (CNV == 255)
8340       MaskBits = 8;
8341     else if (CNV == 65535)
8342       MaskBits = 16;
8343   }
8344
8345   if (!MaskBits)
8346     return SDValue();
8347
8348   SDValue AddValue = AndNode->getOperand(0);
8349
8350   if (AddValue.getOpcode() != ISD::ADD)
8351     return SDValue();
8352
8353   // The basic dag structure is correct, grab the inputs and validate them.
8354
8355   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8356   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8357   SDValue SubsInputValue = SubsNode->getOperand(1);
8358
8359   // The mask is present and the provenance of all the values is a smaller type,
8360   // lets see if the mask is superfluous.
8361
8362   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8363       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8364     return SDValue();
8365
8366   ISD::LoadExtType ExtType;
8367
8368   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8369       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8370       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8371     return SDValue();
8372
8373   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8374                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8375                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8376     return SDValue();
8377
8378   // The AND is not necessary, remove it.
8379
8380   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8381                                SubsNode->getValueType(1));
8382   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8383
8384   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8385   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8386
8387   return SDValue(N, 0);
8388 }
8389
8390 // Optimize compare with zero and branch.
8391 static SDValue performBRCONDCombine(SDNode *N,
8392                                     TargetLowering::DAGCombinerInfo &DCI,
8393                                     SelectionDAG &DAG) {
8394   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8395   if (NV.getNode())
8396     N = NV.getNode();
8397   SDValue Chain = N->getOperand(0);
8398   SDValue Dest = N->getOperand(1);
8399   SDValue CCVal = N->getOperand(2);
8400   SDValue Cmp = N->getOperand(3);
8401
8402   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8403   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8404   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8405     return SDValue();
8406
8407   unsigned CmpOpc = Cmp.getOpcode();
8408   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8409     return SDValue();
8410
8411   // Only attempt folding if there is only one use of the flag and no use of the
8412   // value.
8413   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8414     return SDValue();
8415
8416   SDValue LHS = Cmp.getOperand(0);
8417   SDValue RHS = Cmp.getOperand(1);
8418
8419   assert(LHS.getValueType() == RHS.getValueType() &&
8420          "Expected the value type to be the same for both operands!");
8421   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8422     return SDValue();
8423
8424   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8425     std::swap(LHS, RHS);
8426
8427   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8428     return SDValue();
8429
8430   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8431       LHS.getOpcode() == ISD::SRL)
8432     return SDValue();
8433
8434   // Fold the compare into the branch instruction.
8435   SDValue BR;
8436   if (CC == AArch64CC::EQ)
8437     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8438   else
8439     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8440
8441   // Do not add new nodes to DAG combiner worklist.
8442   DCI.CombineTo(N, BR, false);
8443
8444   return SDValue();
8445 }
8446
8447 // vselect (v1i1 setcc) ->
8448 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8449 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8450 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8451 // such VSELECT.
8452 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8453   SDValue N0 = N->getOperand(0);
8454   EVT CCVT = N0.getValueType();
8455
8456   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8457       CCVT.getVectorElementType() != MVT::i1)
8458     return SDValue();
8459
8460   EVT ResVT = N->getValueType(0);
8461   EVT CmpVT = N0.getOperand(0).getValueType();
8462   // Only combine when the result type is of the same size as the compared
8463   // operands.
8464   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8465     return SDValue();
8466
8467   SDValue IfTrue = N->getOperand(1);
8468   SDValue IfFalse = N->getOperand(2);
8469   SDValue SetCC =
8470       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8471                    N0.getOperand(0), N0.getOperand(1),
8472                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8473   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8474                      IfTrue, IfFalse);
8475 }
8476
8477 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8478 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8479 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8480 /// with a vector one followed by a DUP shuffle on the result.
8481 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8482   SDValue N0 = N->getOperand(0);
8483   EVT ResVT = N->getValueType(0);
8484
8485   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8486     return SDValue();
8487
8488   // If NumMaskElts == 0, the comparison is larger than select result. The
8489   // largest real NEON comparison is 64-bits per lane, which means the result is
8490   // at most 32-bits and an illegal vector. Just bail out for now.
8491   EVT SrcVT = N0.getOperand(0).getValueType();
8492
8493   // Don't try to do this optimization when the setcc itself has i1 operands.
8494   // There are no legal vectors of i1, so this would be pointless.
8495   if (SrcVT == MVT::i1)
8496     return SDValue();
8497
8498   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8499   if (!ResVT.isVector() || NumMaskElts == 0)
8500     return SDValue();
8501
8502   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8503   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8504
8505   // First perform a vector comparison, where lane 0 is the one we're interested
8506   // in.
8507   SDLoc DL(N0);
8508   SDValue LHS =
8509       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8510   SDValue RHS =
8511       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8512   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8513
8514   // Now duplicate the comparison mask we want across all other lanes.
8515   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8516   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8517   Mask = DAG.getNode(ISD::BITCAST, DL,
8518                      ResVT.changeVectorElementTypeToInteger(), Mask);
8519
8520   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8521 }
8522
8523 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8524                                                  DAGCombinerInfo &DCI) const {
8525   SelectionDAG &DAG = DCI.DAG;
8526   switch (N->getOpcode()) {
8527   default:
8528     break;
8529   case ISD::ADD:
8530   case ISD::SUB:
8531     return performAddSubLongCombine(N, DCI, DAG);
8532   case ISD::XOR:
8533     return performXorCombine(N, DAG, DCI, Subtarget);
8534   case ISD::MUL:
8535     return performMulCombine(N, DAG, DCI, Subtarget);
8536   case ISD::SINT_TO_FP:
8537   case ISD::UINT_TO_FP:
8538     return performIntToFpCombine(N, DAG, Subtarget);
8539   case ISD::OR:
8540     return performORCombine(N, DCI, Subtarget);
8541   case ISD::INTRINSIC_WO_CHAIN:
8542     return performIntrinsicCombine(N, DCI, Subtarget);
8543   case ISD::ANY_EXTEND:
8544   case ISD::ZERO_EXTEND:
8545   case ISD::SIGN_EXTEND:
8546     return performExtendCombine(N, DCI, DAG);
8547   case ISD::BITCAST:
8548     return performBitcastCombine(N, DCI, DAG);
8549   case ISD::CONCAT_VECTORS:
8550     return performConcatVectorsCombine(N, DCI, DAG);
8551   case ISD::SELECT:
8552     return performSelectCombine(N, DAG);
8553   case ISD::VSELECT:
8554     return performVSelectCombine(N, DCI.DAG);
8555   case ISD::STORE:
8556     return performSTORECombine(N, DCI, DAG, Subtarget);
8557   case AArch64ISD::BRCOND:
8558     return performBRCONDCombine(N, DCI, DAG);
8559   case AArch64ISD::CSEL:
8560     return performCONDCombine(N, DCI, DAG, 2, 3);
8561   case AArch64ISD::DUP:
8562     return performPostLD1Combine(N, DCI, false);
8563   case ISD::INSERT_VECTOR_ELT:
8564     return performPostLD1Combine(N, DCI, true);
8565   case ISD::INTRINSIC_VOID:
8566   case ISD::INTRINSIC_W_CHAIN:
8567     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8568     case Intrinsic::aarch64_neon_ld2:
8569     case Intrinsic::aarch64_neon_ld3:
8570     case Intrinsic::aarch64_neon_ld4:
8571     case Intrinsic::aarch64_neon_ld1x2:
8572     case Intrinsic::aarch64_neon_ld1x3:
8573     case Intrinsic::aarch64_neon_ld1x4:
8574     case Intrinsic::aarch64_neon_ld2lane:
8575     case Intrinsic::aarch64_neon_ld3lane:
8576     case Intrinsic::aarch64_neon_ld4lane:
8577     case Intrinsic::aarch64_neon_ld2r:
8578     case Intrinsic::aarch64_neon_ld3r:
8579     case Intrinsic::aarch64_neon_ld4r:
8580     case Intrinsic::aarch64_neon_st2:
8581     case Intrinsic::aarch64_neon_st3:
8582     case Intrinsic::aarch64_neon_st4:
8583     case Intrinsic::aarch64_neon_st1x2:
8584     case Intrinsic::aarch64_neon_st1x3:
8585     case Intrinsic::aarch64_neon_st1x4:
8586     case Intrinsic::aarch64_neon_st2lane:
8587     case Intrinsic::aarch64_neon_st3lane:
8588     case Intrinsic::aarch64_neon_st4lane:
8589       return performNEONPostLDSTCombine(N, DCI, DAG);
8590     default:
8591       break;
8592     }
8593   }
8594   return SDValue();
8595 }
8596
8597 // Check if the return value is used as only a return value, as otherwise
8598 // we can't perform a tail-call. In particular, we need to check for
8599 // target ISD nodes that are returns and any other "odd" constructs
8600 // that the generic analysis code won't necessarily catch.
8601 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8602                                                SDValue &Chain) const {
8603   if (N->getNumValues() != 1)
8604     return false;
8605   if (!N->hasNUsesOfValue(1, 0))
8606     return false;
8607
8608   SDValue TCChain = Chain;
8609   SDNode *Copy = *N->use_begin();
8610   if (Copy->getOpcode() == ISD::CopyToReg) {
8611     // If the copy has a glue operand, we conservatively assume it isn't safe to
8612     // perform a tail call.
8613     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8614         MVT::Glue)
8615       return false;
8616     TCChain = Copy->getOperand(0);
8617   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8618     return false;
8619
8620   bool HasRet = false;
8621   for (SDNode *Node : Copy->uses()) {
8622     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8623       return false;
8624     HasRet = true;
8625   }
8626
8627   if (!HasRet)
8628     return false;
8629
8630   Chain = TCChain;
8631   return true;
8632 }
8633
8634 // Return whether the an instruction can potentially be optimized to a tail
8635 // call. This will cause the optimizers to attempt to move, or duplicate,
8636 // return instructions to help enable tail call optimizations for this
8637 // instruction.
8638 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8639   if (!CI->isTailCall())
8640     return false;
8641
8642   return true;
8643 }
8644
8645 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8646                                                    SDValue &Offset,
8647                                                    ISD::MemIndexedMode &AM,
8648                                                    bool &IsInc,
8649                                                    SelectionDAG &DAG) const {
8650   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8651     return false;
8652
8653   Base = Op->getOperand(0);
8654   // All of the indexed addressing mode instructions take a signed
8655   // 9 bit immediate offset.
8656   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8657     int64_t RHSC = (int64_t)RHS->getZExtValue();
8658     if (RHSC >= 256 || RHSC <= -256)
8659       return false;
8660     IsInc = (Op->getOpcode() == ISD::ADD);
8661     Offset = Op->getOperand(1);
8662     return true;
8663   }
8664   return false;
8665 }
8666
8667 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8668                                                       SDValue &Offset,
8669                                                       ISD::MemIndexedMode &AM,
8670                                                       SelectionDAG &DAG) const {
8671   EVT VT;
8672   SDValue Ptr;
8673   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8674     VT = LD->getMemoryVT();
8675     Ptr = LD->getBasePtr();
8676   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8677     VT = ST->getMemoryVT();
8678     Ptr = ST->getBasePtr();
8679   } else
8680     return false;
8681
8682   bool IsInc;
8683   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8684     return false;
8685   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8686   return true;
8687 }
8688
8689 bool AArch64TargetLowering::getPostIndexedAddressParts(
8690     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8691     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8692   EVT VT;
8693   SDValue Ptr;
8694   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8695     VT = LD->getMemoryVT();
8696     Ptr = LD->getBasePtr();
8697   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8698     VT = ST->getMemoryVT();
8699     Ptr = ST->getBasePtr();
8700   } else
8701     return false;
8702
8703   bool IsInc;
8704   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8705     return false;
8706   // Post-indexing updates the base, so it's not a valid transform
8707   // if that's not the same as the load's pointer.
8708   if (Ptr != Base)
8709     return false;
8710   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8711   return true;
8712 }
8713
8714 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8715                                   SelectionDAG &DAG) {
8716   SDLoc DL(N);
8717   SDValue Op = N->getOperand(0);
8718
8719   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8720     return;
8721
8722   Op = SDValue(
8723       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8724                          DAG.getUNDEF(MVT::i32), Op,
8725                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8726       0);
8727   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8728   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8729 }
8730
8731 void AArch64TargetLowering::ReplaceNodeResults(
8732     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8733   switch (N->getOpcode()) {
8734   default:
8735     llvm_unreachable("Don't know how to custom expand this");
8736   case ISD::BITCAST:
8737     ReplaceBITCASTResults(N, Results, DAG);
8738     return;
8739   case ISD::FP_TO_UINT:
8740   case ISD::FP_TO_SINT:
8741     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8742     // Let normal code take care of it by not adding anything to Results.
8743     return;
8744   }
8745 }
8746
8747 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8748   return true;
8749 }
8750
8751 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8752   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8753   // reciprocal if there are three or more FDIVs.
8754   return NumUsers > 2;
8755 }
8756
8757 TargetLoweringBase::LegalizeTypeAction
8758 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8759   MVT SVT = VT.getSimpleVT();
8760   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8761   // v4i16, v2i32 instead of to promote.
8762   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8763       || SVT == MVT::v1f32)
8764     return TypeWidenVector;
8765
8766   return TargetLoweringBase::getPreferredVectorAction(VT);
8767 }
8768
8769 // Loads and stores less than 128-bits are already atomic; ones above that
8770 // are doomed anyway, so defer to the default libcall and blame the OS when
8771 // things go wrong.
8772 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8773   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8774   return Size == 128;
8775 }
8776
8777 // Loads and stores less than 128-bits are already atomic; ones above that
8778 // are doomed anyway, so defer to the default libcall and blame the OS when
8779 // things go wrong.
8780 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8781   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8782   return Size == 128;
8783 }
8784
8785 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8786 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8787   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8788   return Size <= 128;
8789 }
8790
8791 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8792   return true;
8793 }
8794
8795 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8796                                              AtomicOrdering Ord) const {
8797   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8798   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8799   bool IsAcquire = isAtLeastAcquire(Ord);
8800
8801   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8802   // intrinsic must return {i64, i64} and we have to recombine them into a
8803   // single i128 here.
8804   if (ValTy->getPrimitiveSizeInBits() == 128) {
8805     Intrinsic::ID Int =
8806         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8807     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8808
8809     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8810     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8811
8812     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8813     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8814     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8815     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8816     return Builder.CreateOr(
8817         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8818   }
8819
8820   Type *Tys[] = { Addr->getType() };
8821   Intrinsic::ID Int =
8822       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8823   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8824
8825   return Builder.CreateTruncOrBitCast(
8826       Builder.CreateCall(Ldxr, Addr),
8827       cast<PointerType>(Addr->getType())->getElementType());
8828 }
8829
8830 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8831                                                    Value *Val, Value *Addr,
8832                                                    AtomicOrdering Ord) const {
8833   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8834   bool IsRelease = isAtLeastRelease(Ord);
8835
8836   // Since the intrinsics must have legal type, the i128 intrinsics take two
8837   // parameters: "i64, i64". We must marshal Val into the appropriate form
8838   // before the call.
8839   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8840     Intrinsic::ID Int =
8841         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8842     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8843     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8844
8845     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8846     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8847     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8848     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8849   }
8850
8851   Intrinsic::ID Int =
8852       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8853   Type *Tys[] = { Addr->getType() };
8854   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8855
8856   return Builder.CreateCall2(
8857       Stxr, Builder.CreateZExtOrBitCast(
8858                 Val, Stxr->getFunctionType()->getParamType(0)),
8859       Addr);
8860 }
8861
8862 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8863     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8864   return Ty->isArrayTy();
8865 }