lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64MachineFunctionInfo.h"
  16 #include "AArch64PerfectShuffle.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 namespace {
  42 enum AlignMode {
  43   StrictAlign,
  44   NoStrictAlign
  45 };
  46 }
  47
  48 static cl::opt<AlignMode>
  49 Align(cl::desc("Load/store alignment support"),
  50       cl::Hidden, cl::init(NoStrictAlign),
  51       cl::values(
  52           clEnumValN(StrictAlign,   "aarch64-strict-align",
  53                      "Disallow all unaligned memory accesses"),
  54           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  55                      "Allow unaligned memory accesses"),
  56           clEnumValEnd));
  57
  58 // Place holder until extr generation is tested fully.
  59 static cl::opt<bool>
  60 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  61                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  62                           cl::init(true));
  63
  64 static cl::opt<bool>
  65 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  66                          cl::desc("Allow AArch64 SLI/SRI formation"),
  67                          cl::init(false));
  68
  69
  70 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  71     : TargetLowering(TM, TM.getObjFileLowering()) {
  72   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  73
  74   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  75   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  76   setBooleanContents(ZeroOrOneBooleanContent);
  77   // When comparing vectors the result sets the different elements in the
  78   // vector to all-one or all-zero.
  79   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  80
  81   // Set up the register classes.
  82   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  83   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  84
  85   if (Subtarget->hasFPARMv8()) {
  86     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  87     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  88     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  89     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  90   }
  91
  92   if (Subtarget->hasNEON()) {
  93     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  94     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  95     // Someone set us up the NEON.
  96     addDRTypeForNEON(MVT::v2f32);
  97     addDRTypeForNEON(MVT::v8i8);
  98     addDRTypeForNEON(MVT::v4i16);
  99     addDRTypeForNEON(MVT::v2i32);
 100     addDRTypeForNEON(MVT::v1i64);
 101     addDRTypeForNEON(MVT::v1f64);
 102     addDRTypeForNEON(MVT::v4f16);
 103
 104     addQRTypeForNEON(MVT::v4f32);
 105     addQRTypeForNEON(MVT::v2f64);
 106     addQRTypeForNEON(MVT::v16i8);
 107     addQRTypeForNEON(MVT::v8i16);
 108     addQRTypeForNEON(MVT::v4i32);
 109     addQRTypeForNEON(MVT::v2i64);
 110     addQRTypeForNEON(MVT::v8f16);
 111   }
 112
 113   // Compute derived properties from the register classes
 114   computeRegisterProperties();
 115
 116   // Provide all sorts of operation actions
 117   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 118   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 121   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 123   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 124   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 125   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 128   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 130   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 132   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 137   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 138
 139   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 140   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 142
 143   setOperationAction(ISD::FREM, MVT::f32, Expand);
 144   setOperationAction(ISD::FREM, MVT::f64, Expand);
 145   setOperationAction(ISD::FREM, MVT::f80, Expand);
 146
 147   // Custom lowering hooks are needed for XOR
 148   // to fold it into CSINC/CSINV.
 149   setOperationAction(ISD::XOR, MVT::i32, Custom);
 150   setOperationAction(ISD::XOR, MVT::i64, Custom);
 151
 152   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 153   // there's a valid register class, so we need custom operations in most cases.
 154   setOperationAction(ISD::FABS, MVT::f128, Expand);
 155   setOperationAction(ISD::FADD, MVT::f128, Custom);
 156   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 157   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 158   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 159   setOperationAction(ISD::FMA, MVT::f128, Expand);
 160   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 161   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 162   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 163   setOperationAction(ISD::FREM, MVT::f128, Expand);
 164   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 165   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 166   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 168   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 169   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 170   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 171   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 172   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 174   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 175
 176   // Lowering for many of the conversions is actually specified by the non-f128
 177   // type. The LowerXXX function will be trivial when f128 isn't involved.
 178   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 181   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 184   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 187   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 192
 193   // Variable arguments.
 194   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 195   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 196   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 197   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 198
 199   // Variable-sized objects.
 200   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 201   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 202   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 203
 204   // Exception handling.
 205   // FIXME: These are guesses. Has this been defined yet?
 206   setExceptionPointerRegister(AArch64::X0);
 207   setExceptionSelectorRegister(AArch64::X1);
 208
 209   // Constant pool entries
 210   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 211
 212   // BlockAddress
 213   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 214
 215   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 216   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 217   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 218   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 220   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 221   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 222   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 224
 225   // AArch64 lacks both left-rotate and popcount instructions.
 226   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 227   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 228
 229   // AArch64 doesn't have {U|S}MUL_LOHI.
 230   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 231   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 232
 233
 234   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 235   // counterparts, which AArch64 supports directly.
 236   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 237   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 239   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 240
 241   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 242   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 243
 244   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 245   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 246   setOperationAction(ISD::SREM, MVT::i32, Expand);
 247   setOperationAction(ISD::SREM, MVT::i64, Expand);
 248   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 250   setOperationAction(ISD::UREM, MVT::i32, Expand);
 251   setOperationAction(ISD::UREM, MVT::i64, Expand);
 252
 253   // Custom lower Add/Sub/Mul with overflow.
 254   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 255   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 256   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 258   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 260   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 262   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 264   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 266
 267   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 268   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 269   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 271   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 273   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 275
 276   // f16 is storage-only, so we promote operations to f32 if we know this is
 277   // valid, and ignore them otherwise. The operations not mentioned here will
 278   // fail to select, but this is not a major problem as no source language
 279   // should be emitting native f16 operations yet.
 280   setOperationAction(ISD::FADD, MVT::f16, Promote);
 281   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 282   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 283   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 284
 285   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 286   // known to be safe.
 287   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 288   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 293   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 294   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 299
 300   // Expand all other v4f16 operations.
 301   // FIXME: We could generate better code by promoting some operations to
 302   // a pair of v4f32s
 303   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 304   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 320   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 324   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 329
 330
 331   // v8f16 is also a storage-only type, so expand it.
 332   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 333   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 363
 364   // AArch64 has implementations of a lot of rounding-like FP operations.
 365   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 366   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 367     MVT Ty = RoundingTypes[I];
 368     setOperationAction(ISD::FFLOOR, Ty, Legal);
 369     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 370     setOperationAction(ISD::FCEIL, Ty, Legal);
 371     setOperationAction(ISD::FRINT, Ty, Legal);
 372     setOperationAction(ISD::FTRUNC, Ty, Legal);
 373     setOperationAction(ISD::FROUND, Ty, Legal);
 374   }
 375
 376   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 377
 378   if (Subtarget->isTargetMachO()) {
 379     // For iOS, we don't want to the normal expansion of a libcall to
 380     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 381     // traffic.
 382     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 383     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 384   } else {
 385     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 386     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 387   }
 388
 389   // AArch64 does not have floating-point extending loads, i1 sign-extending
 390   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 391   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 392   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 393   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 394   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 395   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 396   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 397   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 398   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 399   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 400   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 401   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 402   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 403
 404   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 405   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 406
 407   // Indexed loads and stores are supported.
 408   for (unsigned im = (unsigned)ISD::PRE_INC;
 409        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 410     setIndexedLoadAction(im, MVT::i8, Legal);
 411     setIndexedLoadAction(im, MVT::i16, Legal);
 412     setIndexedLoadAction(im, MVT::i32, Legal);
 413     setIndexedLoadAction(im, MVT::i64, Legal);
 414     setIndexedLoadAction(im, MVT::f64, Legal);
 415     setIndexedLoadAction(im, MVT::f32, Legal);
 416     setIndexedStoreAction(im, MVT::i8, Legal);
 417     setIndexedStoreAction(im, MVT::i16, Legal);
 418     setIndexedStoreAction(im, MVT::i32, Legal);
 419     setIndexedStoreAction(im, MVT::i64, Legal);
 420     setIndexedStoreAction(im, MVT::f64, Legal);
 421     setIndexedStoreAction(im, MVT::f32, Legal);
 422   }
 423
 424   // Trap.
 425   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 426
 427   // We combine OR nodes for bitfield operations.
 428   setTargetDAGCombine(ISD::OR);
 429
 430   // Vector add and sub nodes may conceal a high-half opportunity.
 431   // Also, try to fold ADD into CSINC/CSINV..
 432   setTargetDAGCombine(ISD::ADD);
 433   setTargetDAGCombine(ISD::SUB);
 434
 435   setTargetDAGCombine(ISD::XOR);
 436   setTargetDAGCombine(ISD::SINT_TO_FP);
 437   setTargetDAGCombine(ISD::UINT_TO_FP);
 438
 439   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 440
 441   setTargetDAGCombine(ISD::ANY_EXTEND);
 442   setTargetDAGCombine(ISD::ZERO_EXTEND);
 443   setTargetDAGCombine(ISD::SIGN_EXTEND);
 444   setTargetDAGCombine(ISD::BITCAST);
 445   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 446   setTargetDAGCombine(ISD::STORE);
 447
 448   setTargetDAGCombine(ISD::MUL);
 449
 450   setTargetDAGCombine(ISD::SELECT);
 451   setTargetDAGCombine(ISD::VSELECT);
 452
 453   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 454   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 455   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 456
 457   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 458   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 459   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 460
 461   setStackPointerRegisterToSaveRestore(AArch64::SP);
 462
 463   setSchedulingPreference(Sched::Hybrid);
 464
 465   // Enable TBZ/TBNZ
 466   MaskAndBranchFoldingIsLegal = true;
 467
 468   setMinFunctionAlignment(2);
 469
 470   RequireStrictAlign = (Align == StrictAlign);
 471
 472   setHasExtractBitsInsn(true);
 473
 474   if (Subtarget->hasNEON()) {
 475     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 476     // silliness like this:
 477     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 478     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 479     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 480     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 481     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 482     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 483     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 484     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 485     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 486     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 497     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 498     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 499     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 500     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 502
 503     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 504     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 505     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 506     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 507     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 508
 509     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 510
 511     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 512     // elements smaller than i32, so promote the input to i32 first.
 513     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 514     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 515     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 516     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 517     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 518     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 519     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 520     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 521     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 522
 523     // AArch64 doesn't have MUL.2d:
 524     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 525     // Custom handling for some quad-vector types to detect MULL.
 526     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 527     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 528     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 529
 530     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 531     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 532     // Likewise, narrowing and extending vector loads/stores aren't handled
 533     // directly.
 534     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 535          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 536
 537       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 538                          Expand);
 539
 540       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 541       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 542       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 543       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 544
 545       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 546
 547       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 548            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 549         setTruncStoreAction((MVT::SimpleValueType)VT,
 550                             (MVT::SimpleValueType)InnerVT, Expand);
 551       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 552       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 553       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 554     }
 555
 556     // AArch64 has implementations of a lot of rounding-like FP operations.
 557     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 558     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 559       MVT Ty = RoundingVecTypes[I];
 560       setOperationAction(ISD::FFLOOR, Ty, Legal);
 561       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 562       setOperationAction(ISD::FCEIL, Ty, Legal);
 563       setOperationAction(ISD::FRINT, Ty, Legal);
 564       setOperationAction(ISD::FTRUNC, Ty, Legal);
 565       setOperationAction(ISD::FROUND, Ty, Legal);
 566     }
 567   }
 568
 569   // Prefer likely predicted branches to selects on out-of-order cores.
 570   if (Subtarget->isCortexA57())
 571     PredictableSelectIsExpensive = true;
 572 }
 573
 574 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 575   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 576     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 577     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 578
 579     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 580     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 581   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 582     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 583     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 584
 585     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 586     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 587   }
 588
 589   // Mark vector float intrinsics as expand.
 590   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 591     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 592     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 593     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 594     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 595     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 596     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 597     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 598     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 600   }
 601
 602   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 603   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 604   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 605   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 606   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 607   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 608   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 609   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 614
 615   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 616   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 617   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 618   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 619
 620   // CNT supports only B element sizes.
 621   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 622     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 623
 624   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 625   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 626   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 627   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 628   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 629
 630   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 631   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 632
 633   if (Subtarget->isLittleEndian()) {
 634     for (unsigned im = (unsigned)ISD::PRE_INC;
 635          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 636       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 637       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 638     }
 639   }
 640 }
 641
 642 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 643   addRegisterClass(VT, &AArch64::FPR64RegClass);
 644   addTypeForNEON(VT, MVT::v2i32);
 645 }
 646
 647 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 648   addRegisterClass(VT, &AArch64::FPR128RegClass);
 649   addTypeForNEON(VT, MVT::v4i32);
 650 }
 651
 652 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 653   if (!VT.isVector())
 654     return MVT::i32;
 655   return VT.changeVectorElementTypeToInteger();
 656 }
 657
 658 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 659 /// Mask are known to be either zero or one and return them in the
 660 /// KnownZero/KnownOne bitsets.
 661 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 662     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 663     const SelectionDAG &DAG, unsigned Depth) const {
 664   switch (Op.getOpcode()) {
 665   default:
 666     break;
 667   case AArch64ISD::CSEL: {
 668     APInt KnownZero2, KnownOne2;
 669     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 670     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 671     KnownZero &= KnownZero2;
 672     KnownOne &= KnownOne2;
 673     break;
 674   }
 675   case ISD::INTRINSIC_W_CHAIN: {
 676    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 677     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 678     switch (IntID) {
 679     default: return;
 680     case Intrinsic::aarch64_ldaxr:
 681     case Intrinsic::aarch64_ldxr: {
 682       unsigned BitWidth = KnownOne.getBitWidth();
 683       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 684       unsigned MemBits = VT.getScalarType().getSizeInBits();
 685       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 686       return;
 687     }
 688     }
 689     break;
 690   }
 691   case ISD::INTRINSIC_WO_CHAIN:
 692   case ISD::INTRINSIC_VOID: {
 693     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 694     switch (IntNo) {
 695     default:
 696       break;
 697     case Intrinsic::aarch64_neon_umaxv:
 698     case Intrinsic::aarch64_neon_uminv: {
 699       // Figure out the datatype of the vector operand. The UMINV instruction
 700       // will zero extend the result, so we can mark as known zero all the
 701       // bits larger than the element datatype. 32-bit or larget doesn't need
 702       // this as those are legal types and will be handled by isel directly.
 703       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 704       unsigned BitWidth = KnownZero.getBitWidth();
 705       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 706         assert(BitWidth >= 8 && "Unexpected width!");
 707         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 708         KnownZero |= Mask;
 709       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 710         assert(BitWidth >= 16 && "Unexpected width!");
 711         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 712         KnownZero |= Mask;
 713       }
 714       break;
 715     } break;
 716     }
 717   }
 718   }
 719 }
 720
 721 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 722   return MVT::i64;
 723 }
 724
 725 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 726   // FIXME: On AArch64, this depends on the type.
 727   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 728   // and the offset has to be a multiple of the related size in bytes.
 729   return 4095;
 730 }
 731
 732 FastISel *
 733 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 734                                       const TargetLibraryInfo *libInfo) const {
 735   return AArch64::createFastISel(funcInfo, libInfo);
 736 }
 737
 738 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 739   switch (Opcode) {
 740   default:
 741     return nullptr;
 742   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 743   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 744   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 745   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 746   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 747   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 748   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 749   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 750   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 751   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 752   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 753   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 754   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 755   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 756   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 757   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 758   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 759   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 760   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 761   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 762   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 763   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 764   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 765   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 766   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 767   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 768   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 769   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 770   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 771   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 772   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 773   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 774   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 775   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 776   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 777   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 778   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 779   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 780   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 781   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 782   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 783   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 784   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 785   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 786   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 787   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 788   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 789   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 790   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 791   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 792   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 793   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 794   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 795   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 796   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 797   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 798   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 799   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 800   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 801   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 802   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 803   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 804   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 805   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 806   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 807   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 808   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 809   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 810   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 811   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 812   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 813   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 814   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 815   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 816   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 817   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 818   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 819   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 820   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 821   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 822   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 823   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 824   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 825   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 826   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 827   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 828   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 829   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 830   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 831   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 832   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 833   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 834   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 835   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 836   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 837   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 838   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 839   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 840   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 841   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 842   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 843   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 844   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 845   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 846   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 847   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 848   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 849   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 850   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 851   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 852   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 853   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 854   }
 855 }
 856
 857 MachineBasicBlock *
 858 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 859                                     MachineBasicBlock *MBB) const {
 860   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 861   // phi node:
 862
 863   // OrigBB:
 864   //     [... previous instrs leading to comparison ...]
 865   //     b.ne TrueBB
 866   //     b EndBB
 867   // TrueBB:
 868   //     ; Fallthrough
 869   // EndBB:
 870   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 871
 872   const TargetInstrInfo *TII =
 873       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 874   MachineFunction *MF = MBB->getParent();
 875   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 876   DebugLoc DL = MI->getDebugLoc();
 877   MachineFunction::iterator It = MBB;
 878   ++It;
 879
 880   unsigned DestReg = MI->getOperand(0).getReg();
 881   unsigned IfTrueReg = MI->getOperand(1).getReg();
 882   unsigned IfFalseReg = MI->getOperand(2).getReg();
 883   unsigned CondCode = MI->getOperand(3).getImm();
 884   bool NZCVKilled = MI->getOperand(4).isKill();
 885
 886   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 887   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 888   MF->insert(It, TrueBB);
 889   MF->insert(It, EndBB);
 890
 891   // Transfer rest of current basic-block to EndBB
 892   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 893                 MBB->end());
 894   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 895
 896   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 897   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 898   MBB->addSuccessor(TrueBB);
 899   MBB->addSuccessor(EndBB);
 900
 901   // TrueBB falls through to the end.
 902   TrueBB->addSuccessor(EndBB);
 903
 904   if (!NZCVKilled) {
 905     TrueBB->addLiveIn(AArch64::NZCV);
 906     EndBB->addLiveIn(AArch64::NZCV);
 907   }
 908
 909   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 910       .addReg(IfTrueReg)
 911       .addMBB(TrueBB)
 912       .addReg(IfFalseReg)
 913       .addMBB(MBB);
 914
 915   MI->eraseFromParent();
 916   return EndBB;
 917 }
 918
 919 MachineBasicBlock *
 920 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 921                                                  MachineBasicBlock *BB) const {
 922   switch (MI->getOpcode()) {
 923   default:
 924 #ifndef NDEBUG
 925     MI->dump();
 926 #endif
 927     llvm_unreachable("Unexpected instruction for custom inserter!");
 928
 929   case AArch64::F128CSEL:
 930     return EmitF128CSEL(MI, BB);
 931
 932   case TargetOpcode::STACKMAP:
 933   case TargetOpcode::PATCHPOINT:
 934     return emitPatchPoint(MI, BB);
 935   }
 936 }
 937
 938 //===----------------------------------------------------------------------===//
 939 // AArch64 Lowering private implementation.
 940 //===----------------------------------------------------------------------===//
 941
 942 //===----------------------------------------------------------------------===//
 943 // Lowering Code
 944 //===----------------------------------------------------------------------===//
 945
 946 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 947 /// CC
 948 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 949   switch (CC) {
 950   default:
 951     llvm_unreachable("Unknown condition code!");
 952   case ISD::SETNE:
 953     return AArch64CC::NE;
 954   case ISD::SETEQ:
 955     return AArch64CC::EQ;
 956   case ISD::SETGT:
 957     return AArch64CC::GT;
 958   case ISD::SETGE:
 959     return AArch64CC::GE;
 960   case ISD::SETLT:
 961     return AArch64CC::LT;
 962   case ISD::SETLE:
 963     return AArch64CC::LE;
 964   case ISD::SETUGT:
 965     return AArch64CC::HI;
 966   case ISD::SETUGE:
 967     return AArch64CC::HS;
 968   case ISD::SETULT:
 969     return AArch64CC::LO;
 970   case ISD::SETULE:
 971     return AArch64CC::LS;
 972   }
 973 }
 974
 975 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 976 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 977                                   AArch64CC::CondCode &CondCode,
 978                                   AArch64CC::CondCode &CondCode2) {
 979   CondCode2 = AArch64CC::AL;
 980   switch (CC) {
 981   default:
 982     llvm_unreachable("Unknown FP condition!");
 983   case ISD::SETEQ:
 984   case ISD::SETOEQ:
 985     CondCode = AArch64CC::EQ;
 986     break;
 987   case ISD::SETGT:
 988   case ISD::SETOGT:
 989     CondCode = AArch64CC::GT;
 990     break;
 991   case ISD::SETGE:
 992   case ISD::SETOGE:
 993     CondCode = AArch64CC::GE;
 994     break;
 995   case ISD::SETOLT:
 996     CondCode = AArch64CC::MI;
 997     break;
 998   case ISD::SETOLE:
 999     CondCode = AArch64CC::LS;
1000     break;
1001   case ISD::SETONE:
1002     CondCode = AArch64CC::MI;
1003     CondCode2 = AArch64CC::GT;
1004     break;
1005   case ISD::SETO:
1006     CondCode = AArch64CC::VC;
1007     break;
1008   case ISD::SETUO:
1009     CondCode = AArch64CC::VS;
1010     break;
1011   case ISD::SETUEQ:
1012     CondCode = AArch64CC::EQ;
1013     CondCode2 = AArch64CC::VS;
1014     break;
1015   case ISD::SETUGT:
1016     CondCode = AArch64CC::HI;
1017     break;
1018   case ISD::SETUGE:
1019     CondCode = AArch64CC::PL;
1020     break;
1021   case ISD::SETLT:
1022   case ISD::SETULT:
1023     CondCode = AArch64CC::LT;
1024     break;
1025   case ISD::SETLE:
1026   case ISD::SETULE:
1027     CondCode = AArch64CC::LE;
1028     break;
1029   case ISD::SETNE:
1030   case ISD::SETUNE:
1031     CondCode = AArch64CC::NE;
1032     break;
1033   }
1034 }
1035
1036 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1037 /// CC usable with the vector instructions. Fewer operations are available
1038 /// without a real NZCV register, so we have to use less efficient combinations
1039 /// to get the same effect.
1040 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1041                                         AArch64CC::CondCode &CondCode,
1042                                         AArch64CC::CondCode &CondCode2,
1043                                         bool &Invert) {
1044   Invert = false;
1045   switch (CC) {
1046   default:
1047     // Mostly the scalar mappings work fine.
1048     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1049     break;
1050   case ISD::SETUO:
1051     Invert = true; // Fallthrough
1052   case ISD::SETO:
1053     CondCode = AArch64CC::MI;
1054     CondCode2 = AArch64CC::GE;
1055     break;
1056   case ISD::SETUEQ:
1057   case ISD::SETULT:
1058   case ISD::SETULE:
1059   case ISD::SETUGT:
1060   case ISD::SETUGE:
1061     // All of the compare-mask comparisons are ordered, but we can switch
1062     // between the two by a double inversion. E.g. ULE == !OGT.
1063     Invert = true;
1064     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1065     break;
1066   }
1067 }
1068
1069 static bool isLegalArithImmed(uint64_t C) {
1070   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1071   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1072 }
1073
1074 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1075                               SDLoc dl, SelectionDAG &DAG) {
1076   EVT VT = LHS.getValueType();
1077
1078   if (VT.isFloatingPoint())
1079     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1080
1081   // The CMP instruction is just an alias for SUBS, and representing it as
1082   // SUBS means that it's possible to get CSE with subtract operations.
1083   // A later phase can perform the optimization of setting the destination
1084   // register to WZR/XZR if it ends up being unused.
1085   unsigned Opcode = AArch64ISD::SUBS;
1086
1087   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1088       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1089       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1090     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1091     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1092     // can be set differently by this operation. It comes down to whether
1093     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1094     // everything is fine. If not then the optimization is wrong. Thus general
1095     // comparisons are only valid if op2 != 0.
1096
1097     // So, finally, the only LLVM-native comparisons that don't mention C and V
1098     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1099     // the absence of information about op2.
1100     Opcode = AArch64ISD::ADDS;
1101     RHS = RHS.getOperand(1);
1102   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1103              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1104              !isUnsignedIntSetCC(CC)) {
1105     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1106     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1107     // of the signed comparisons.
1108     Opcode = AArch64ISD::ANDS;
1109     RHS = LHS.getOperand(1);
1110     LHS = LHS.getOperand(0);
1111   }
1112
1113   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1114       .getValue(1);
1115 }
1116
1117 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1118                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1119   SDValue Cmp;
1120   AArch64CC::CondCode AArch64CC;
1121   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1122     EVT VT = RHS.getValueType();
1123     uint64_t C = RHSC->getZExtValue();
1124     if (!isLegalArithImmed(C)) {
1125       // Constant does not fit, try adjusting it by one?
1126       switch (CC) {
1127       default:
1128         break;
1129       case ISD::SETLT:
1130       case ISD::SETGE:
1131         if ((VT == MVT::i32 && C != 0x80000000 &&
1132              isLegalArithImmed((uint32_t)(C - 1))) ||
1133             (VT == MVT::i64 && C != 0x80000000ULL &&
1134              isLegalArithImmed(C - 1ULL))) {
1135           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1136           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1137           RHS = DAG.getConstant(C, VT);
1138         }
1139         break;
1140       case ISD::SETULT:
1141       case ISD::SETUGE:
1142         if ((VT == MVT::i32 && C != 0 &&
1143              isLegalArithImmed((uint32_t)(C - 1))) ||
1144             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1145           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1146           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1147           RHS = DAG.getConstant(C, VT);
1148         }
1149         break;
1150       case ISD::SETLE:
1151       case ISD::SETGT:
1152         if ((VT == MVT::i32 && C != INT32_MAX &&
1153              isLegalArithImmed((uint32_t)(C + 1))) ||
1154             (VT == MVT::i64 && C != INT64_MAX &&
1155              isLegalArithImmed(C + 1ULL))) {
1156           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1157           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1158           RHS = DAG.getConstant(C, VT);
1159         }
1160         break;
1161       case ISD::SETULE:
1162       case ISD::SETUGT:
1163         if ((VT == MVT::i32 && C != UINT32_MAX &&
1164              isLegalArithImmed((uint32_t)(C + 1))) ||
1165             (VT == MVT::i64 && C != UINT64_MAX &&
1166              isLegalArithImmed(C + 1ULL))) {
1167           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1168           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1169           RHS = DAG.getConstant(C, VT);
1170         }
1171         break;
1172       }
1173     }
1174   }
1175   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1176   // For the i8 operand, the largest immediate is 255, so this can be easily
1177   // encoded in the compare instruction. For the i16 operand, however, the
1178   // largest immediate cannot be encoded in the compare.
1179   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1180   // constant. For example,
1181   // movz w1, #65535
1182   // ldrh w0, [x0, #0]
1183   // cmp w0, w1
1184   // >
1185   // ldrsh w0, [x0, #0]
1186   // cmn w0, #1
1187   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1188   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1189   // both the LHS and RHS are truely zero extended and to make sure the
1190   // transformation is profitable.
1191   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1192     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1193         isa<LoadSDNode>(LHS)) {
1194       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1195           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1196           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1197         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1198         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1199           SDValue SExt =
1200               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1201                           DAG.getValueType(MVT::i16));
1202           Cmp = emitComparison(SExt,
1203                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1204                                CC, dl, DAG);
1205           AArch64CC = changeIntCCToAArch64CC(CC);
1206           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1207           return Cmp;
1208         }
1209       }
1210     }
1211   }
1212   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1213   AArch64CC = changeIntCCToAArch64CC(CC);
1214   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1215   return Cmp;
1216 }
1217
1218 static std::pair<SDValue, SDValue>
1219 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1220   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1221          "Unsupported value type");
1222   SDValue Value, Overflow;
1223   SDLoc DL(Op);
1224   SDValue LHS = Op.getOperand(0);
1225   SDValue RHS = Op.getOperand(1);
1226   unsigned Opc = 0;
1227   switch (Op.getOpcode()) {
1228   default:
1229     llvm_unreachable("Unknown overflow instruction!");
1230   case ISD::SADDO:
1231     Opc = AArch64ISD::ADDS;
1232     CC = AArch64CC::VS;
1233     break;
1234   case ISD::UADDO:
1235     Opc = AArch64ISD::ADDS;
1236     CC = AArch64CC::HS;
1237     break;
1238   case ISD::SSUBO:
1239     Opc = AArch64ISD::SUBS;
1240     CC = AArch64CC::VS;
1241     break;
1242   case ISD::USUBO:
1243     Opc = AArch64ISD::SUBS;
1244     CC = AArch64CC::LO;
1245     break;
1246   // Multiply needs a little bit extra work.
1247   case ISD::SMULO:
1248   case ISD::UMULO: {
1249     CC = AArch64CC::NE;
1250     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1251     if (Op.getValueType() == MVT::i32) {
1252       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1253       // For a 32 bit multiply with overflow check we want the instruction
1254       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1255       // need to generate the following pattern:
1256       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1257       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1258       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1259       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1260       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1261                                 DAG.getConstant(0, MVT::i64));
1262       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1263       // operation. We need to clear out the upper 32 bits, because we used a
1264       // widening multiply that wrote all 64 bits. In the end this should be a
1265       // noop.
1266       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1267       if (IsSigned) {
1268         // The signed overflow check requires more than just a simple check for
1269         // any bit set in the upper 32 bits of the result. These bits could be
1270         // just the sign bits of a negative number. To perform the overflow
1271         // check we have to arithmetic shift right the 32nd bit of the result by
1272         // 31 bits. Then we compare the result to the upper 32 bits.
1273         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1274                                         DAG.getConstant(32, MVT::i64));
1275         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1276         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1277                                         DAG.getConstant(31, MVT::i64));
1278         // It is important that LowerBits is last, otherwise the arithmetic
1279         // shift will not be folded into the compare (SUBS).
1280         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1281         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1282                        .getValue(1);
1283       } else {
1284         // The overflow check for unsigned multiply is easy. We only need to
1285         // check if any of the upper 32 bits are set. This can be done with a
1286         // CMP (shifted register). For that we need to generate the following
1287         // pattern:
1288         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1289         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1290                                         DAG.getConstant(32, MVT::i64));
1291         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1292         Overflow =
1293             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1294                         UpperBits).getValue(1);
1295       }
1296       break;
1297     }
1298     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1299     // For the 64 bit multiply
1300     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1301     if (IsSigned) {
1302       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1303       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1304                                       DAG.getConstant(63, MVT::i64));
1305       // It is important that LowerBits is last, otherwise the arithmetic
1306       // shift will not be folded into the compare (SUBS).
1307       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1308       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1309                      .getValue(1);
1310     } else {
1311       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1312       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1313       Overflow =
1314           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1315                       UpperBits).getValue(1);
1316     }
1317     break;
1318   }
1319   } // switch (...)
1320
1321   if (Opc) {
1322     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1323
1324     // Emit the AArch64 operation with overflow check.
1325     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1326     Overflow = Value.getValue(1);
1327   }
1328   return std::make_pair(Value, Overflow);
1329 }
1330
1331 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1332                                              RTLIB::Libcall Call) const {
1333   SmallVector<SDValue, 2> Ops;
1334   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1335     Ops.push_back(Op.getOperand(i));
1336
1337   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1338                      SDLoc(Op)).first;
1339 }
1340
1341 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1342   SDValue Sel = Op.getOperand(0);
1343   SDValue Other = Op.getOperand(1);
1344
1345   // If neither operand is a SELECT_CC, give up.
1346   if (Sel.getOpcode() != ISD::SELECT_CC)
1347     std::swap(Sel, Other);
1348   if (Sel.getOpcode() != ISD::SELECT_CC)
1349     return Op;
1350
1351   // The folding we want to perform is:
1352   // (xor x, (select_cc a, b, cc, 0, -1) )
1353   //   -->
1354   // (csel x, (xor x, -1), cc ...)
1355   //
1356   // The latter will get matched to a CSINV instruction.
1357
1358   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1359   SDValue LHS = Sel.getOperand(0);
1360   SDValue RHS = Sel.getOperand(1);
1361   SDValue TVal = Sel.getOperand(2);
1362   SDValue FVal = Sel.getOperand(3);
1363   SDLoc dl(Sel);
1364
1365   // FIXME: This could be generalized to non-integer comparisons.
1366   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1367     return Op;
1368
1369   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1370   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1371
1372   // The the values aren't constants, this isn't the pattern we're looking for.
1373   if (!CFVal || !CTVal)
1374     return Op;
1375
1376   // We can commute the SELECT_CC by inverting the condition.  This
1377   // might be needed to make this fit into a CSINV pattern.
1378   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1379     std::swap(TVal, FVal);
1380     std::swap(CTVal, CFVal);
1381     CC = ISD::getSetCCInverse(CC, true);
1382   }
1383
1384   // If the constants line up, perform the transform!
1385   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1386     SDValue CCVal;
1387     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1388
1389     FVal = Other;
1390     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1391                        DAG.getConstant(-1ULL, Other.getValueType()));
1392
1393     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1394                        CCVal, Cmp);
1395   }
1396
1397   return Op;
1398 }
1399
1400 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1401   EVT VT = Op.getValueType();
1402
1403   // Let legalize expand this if it isn't a legal type yet.
1404   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1405     return SDValue();
1406
1407   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1408
1409   unsigned Opc;
1410   bool ExtraOp = false;
1411   switch (Op.getOpcode()) {
1412   default:
1413     llvm_unreachable("Invalid code");
1414   case ISD::ADDC:
1415     Opc = AArch64ISD::ADDS;
1416     break;
1417   case ISD::SUBC:
1418     Opc = AArch64ISD::SUBS;
1419     break;
1420   case ISD::ADDE:
1421     Opc = AArch64ISD::ADCS;
1422     ExtraOp = true;
1423     break;
1424   case ISD::SUBE:
1425     Opc = AArch64ISD::SBCS;
1426     ExtraOp = true;
1427     break;
1428   }
1429
1430   if (!ExtraOp)
1431     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1432   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1433                      Op.getOperand(2));
1434 }
1435
1436 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1437   // Let legalize expand this if it isn't a legal type yet.
1438   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1439     return SDValue();
1440
1441   AArch64CC::CondCode CC;
1442   // The actual operation that sets the overflow or carry flag.
1443   SDValue Value, Overflow;
1444   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1445
1446   // We use 0 and 1 as false and true values.
1447   SDValue TVal = DAG.getConstant(1, MVT::i32);
1448   SDValue FVal = DAG.getConstant(0, MVT::i32);
1449
1450   // We use an inverted condition, because the conditional select is inverted
1451   // too. This will allow it to be selected to a single instruction:
1452   // CSINC Wd, WZR, WZR, invert(cond).
1453   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1454   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1455                          CCVal, Overflow);
1456
1457   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1458   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1459 }
1460
1461 // Prefetch operands are:
1462 // 1: Address to prefetch
1463 // 2: bool isWrite
1464 // 3: int locality (0 = no locality ... 3 = extreme locality)
1465 // 4: bool isDataCache
1466 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1467   SDLoc DL(Op);
1468   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1469   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1470   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1471
1472   bool IsStream = !Locality;
1473   // When the locality number is set
1474   if (Locality) {
1475     // The front-end should have filtered out the out-of-range values
1476     assert(Locality <= 3 && "Prefetch locality out-of-range");
1477     // The locality degree is the opposite of the cache speed.
1478     // Put the number the other way around.
1479     // The encoding starts at 0 for level 1
1480     Locality = 3 - Locality;
1481   }
1482
1483   // built the mask value encoding the expected behavior.
1484   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1485                    (!IsData << 3) |     // IsDataCache bit
1486                    (Locality << 1) |    // Cache level bits
1487                    (unsigned)IsStream;  // Stream bit
1488   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1489                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1490 }
1491
1492 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1493                                               SelectionDAG &DAG) const {
1494   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1495
1496   RTLIB::Libcall LC;
1497   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1498
1499   return LowerF128Call(Op, DAG, LC);
1500 }
1501
1502 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1503                                              SelectionDAG &DAG) const {
1504   if (Op.getOperand(0).getValueType() != MVT::f128) {
1505     // It's legal except when f128 is involved
1506     return Op;
1507   }
1508
1509   RTLIB::Libcall LC;
1510   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1511
1512   // FP_ROUND node has a second operand indicating whether it is known to be
1513   // precise. That doesn't take part in the LibCall so we can't directly use
1514   // LowerF128Call.
1515   SDValue SrcVal = Op.getOperand(0);
1516   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1517                      /*isSigned*/ false, SDLoc(Op)).first;
1518 }
1519
1520 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1521   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1522   // Any additional optimization in this function should be recorded
1523   // in the cost tables.
1524   EVT InVT = Op.getOperand(0).getValueType();
1525   EVT VT = Op.getValueType();
1526
1527   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1528     SDLoc dl(Op);
1529     SDValue Cv =
1530         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1531                     Op.getOperand(0));
1532     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1533   }
1534
1535   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1536     SDLoc dl(Op);
1537     MVT ExtVT =
1538         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1539                          VT.getVectorNumElements());
1540     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1541     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1542   }
1543
1544   // Type changing conversions are illegal.
1545   return Op;
1546 }
1547
1548 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1549                                               SelectionDAG &DAG) const {
1550   if (Op.getOperand(0).getValueType().isVector())
1551     return LowerVectorFP_TO_INT(Op, DAG);
1552
1553   if (Op.getOperand(0).getValueType() != MVT::f128) {
1554     // It's legal except when f128 is involved
1555     return Op;
1556   }
1557
1558   RTLIB::Libcall LC;
1559   if (Op.getOpcode() == ISD::FP_TO_SINT)
1560     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1561   else
1562     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1563
1564   SmallVector<SDValue, 2> Ops;
1565   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1566     Ops.push_back(Op.getOperand(i));
1567
1568   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1569                      SDLoc(Op)).first;
1570 }
1571
1572 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1573   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1574   // Any additional optimization in this function should be recorded
1575   // in the cost tables.
1576   EVT VT = Op.getValueType();
1577   SDLoc dl(Op);
1578   SDValue In = Op.getOperand(0);
1579   EVT InVT = In.getValueType();
1580
1581   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1582     MVT CastVT =
1583         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1584                          InVT.getVectorNumElements());
1585     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1586     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1587   }
1588
1589   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1590     unsigned CastOpc =
1591         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1592     EVT CastVT = VT.changeVectorElementTypeToInteger();
1593     In = DAG.getNode(CastOpc, dl, CastVT, In);
1594     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1595   }
1596
1597   return Op;
1598 }
1599
1600 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1601                                             SelectionDAG &DAG) const {
1602   if (Op.getValueType().isVector())
1603     return LowerVectorINT_TO_FP(Op, DAG);
1604
1605   // i128 conversions are libcalls.
1606   if (Op.getOperand(0).getValueType() == MVT::i128)
1607     return SDValue();
1608
1609   // Other conversions are legal, unless it's to the completely software-based
1610   // fp128.
1611   if (Op.getValueType() != MVT::f128)
1612     return Op;
1613
1614   RTLIB::Libcall LC;
1615   if (Op.getOpcode() == ISD::SINT_TO_FP)
1616     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1617   else
1618     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1619
1620   return LowerF128Call(Op, DAG, LC);
1621 }
1622
1623 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1624                                             SelectionDAG &DAG) const {
1625   // For iOS, we want to call an alternative entry point: __sincos_stret,
1626   // which returns the values in two S / D registers.
1627   SDLoc dl(Op);
1628   SDValue Arg = Op.getOperand(0);
1629   EVT ArgVT = Arg.getValueType();
1630   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1631
1632   ArgListTy Args;
1633   ArgListEntry Entry;
1634
1635   Entry.Node = Arg;
1636   Entry.Ty = ArgTy;
1637   Entry.isSExt = false;
1638   Entry.isZExt = false;
1639   Args.push_back(Entry);
1640
1641   const char *LibcallName =
1642       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1643   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1644
1645   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1646   TargetLowering::CallLoweringInfo CLI(DAG);
1647   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1648     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1649
1650   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1651   return CallResult.first;
1652 }
1653
1654 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1655   if (Op.getValueType() != MVT::f16)
1656     return SDValue();
1657
1658   assert(Op.getOperand(0).getValueType() == MVT::i16);
1659   SDLoc DL(Op);
1660
1661   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1662   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1663   return SDValue(
1664       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1665                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1666       0);
1667 }
1668
1669 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1670   if (OrigVT.getSizeInBits() >= 64)
1671     return OrigVT;
1672
1673   assert(OrigVT.isSimple() && "Expecting a simple value type");
1674
1675   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1676   switch (OrigSimpleTy) {
1677   default: llvm_unreachable("Unexpected Vector Type");
1678   case MVT::v2i8:
1679   case MVT::v2i16:
1680      return MVT::v2i32;
1681   case MVT::v4i8:
1682     return  MVT::v4i16;
1683   }
1684 }
1685
1686 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1687                                                  const EVT &OrigTy,
1688                                                  const EVT &ExtTy,
1689                                                  unsigned ExtOpcode) {
1690   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1691   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1692   // 64-bits we need to insert a new extension so that it will be 64-bits.
1693   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1694   if (OrigTy.getSizeInBits() >= 64)
1695     return N;
1696
1697   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1698   EVT NewVT = getExtensionTo64Bits(OrigTy);
1699
1700   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1701 }
1702
1703 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1704                                    bool isSigned) {
1705   EVT VT = N->getValueType(0);
1706
1707   if (N->getOpcode() != ISD::BUILD_VECTOR)
1708     return false;
1709
1710   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1711     SDNode *Elt = N->getOperand(i).getNode();
1712     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1713       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1714       unsigned HalfSize = EltSize / 2;
1715       if (isSigned) {
1716         if (!isIntN(HalfSize, C->getSExtValue()))
1717           return false;
1718       } else {
1719         if (!isUIntN(HalfSize, C->getZExtValue()))
1720           return false;
1721       }
1722       continue;
1723     }
1724     return false;
1725   }
1726
1727   return true;
1728 }
1729
1730 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1731   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1732     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1733                                              N->getOperand(0)->getValueType(0),
1734                                              N->getValueType(0),
1735                                              N->getOpcode());
1736
1737   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1738   EVT VT = N->getValueType(0);
1739   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1740   unsigned NumElts = VT.getVectorNumElements();
1741   MVT TruncVT = MVT::getIntegerVT(EltSize);
1742   SmallVector<SDValue, 8> Ops;
1743   for (unsigned i = 0; i != NumElts; ++i) {
1744     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1745     const APInt &CInt = C->getAPIntValue();
1746     // Element types smaller than 32 bits are not legal, so use i32 elements.
1747     // The values are implicitly truncated so sext vs. zext doesn't matter.
1748     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1749   }
1750   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1751                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1752 }
1753
1754 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1755   if (N->getOpcode() == ISD::SIGN_EXTEND)
1756     return true;
1757   if (isExtendedBUILD_VECTOR(N, DAG, true))
1758     return true;
1759   return false;
1760 }
1761
1762 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1763   if (N->getOpcode() == ISD::ZERO_EXTEND)
1764     return true;
1765   if (isExtendedBUILD_VECTOR(N, DAG, false))
1766     return true;
1767   return false;
1768 }
1769
1770 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1771   unsigned Opcode = N->getOpcode();
1772   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1773     SDNode *N0 = N->getOperand(0).getNode();
1774     SDNode *N1 = N->getOperand(1).getNode();
1775     return N0->hasOneUse() && N1->hasOneUse() &&
1776       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1777   }
1778   return false;
1779 }
1780
1781 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1782   unsigned Opcode = N->getOpcode();
1783   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1784     SDNode *N0 = N->getOperand(0).getNode();
1785     SDNode *N1 = N->getOperand(1).getNode();
1786     return N0->hasOneUse() && N1->hasOneUse() &&
1787       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1788   }
1789   return false;
1790 }
1791
1792 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1793   // Multiplications are only custom-lowered for 128-bit vectors so that
1794   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1795   EVT VT = Op.getValueType();
1796   assert(VT.is128BitVector() && VT.isInteger() &&
1797          "unexpected type for custom-lowering ISD::MUL");
1798   SDNode *N0 = Op.getOperand(0).getNode();
1799   SDNode *N1 = Op.getOperand(1).getNode();
1800   unsigned NewOpc = 0;
1801   bool isMLA = false;
1802   bool isN0SExt = isSignExtended(N0, DAG);
1803   bool isN1SExt = isSignExtended(N1, DAG);
1804   if (isN0SExt && isN1SExt)
1805     NewOpc = AArch64ISD::SMULL;
1806   else {
1807     bool isN0ZExt = isZeroExtended(N0, DAG);
1808     bool isN1ZExt = isZeroExtended(N1, DAG);
1809     if (isN0ZExt && isN1ZExt)
1810       NewOpc = AArch64ISD::UMULL;
1811     else if (isN1SExt || isN1ZExt) {
1812       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1813       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1814       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1815         NewOpc = AArch64ISD::SMULL;
1816         isMLA = true;
1817       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1818         NewOpc =  AArch64ISD::UMULL;
1819         isMLA = true;
1820       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1821         std::swap(N0, N1);
1822         NewOpc =  AArch64ISD::UMULL;
1823         isMLA = true;
1824       }
1825     }
1826
1827     if (!NewOpc) {
1828       if (VT == MVT::v2i64)
1829         // Fall through to expand this.  It is not legal.
1830         return SDValue();
1831       else
1832         // Other vector multiplications are legal.
1833         return Op;
1834     }
1835   }
1836
1837   // Legalize to a S/UMULL instruction
1838   SDLoc DL(Op);
1839   SDValue Op0;
1840   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1841   if (!isMLA) {
1842     Op0 = skipExtensionForVectorMULL(N0, DAG);
1843     assert(Op0.getValueType().is64BitVector() &&
1844            Op1.getValueType().is64BitVector() &&
1845            "unexpected types for extended operands to VMULL");
1846     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1847   }
1848   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1849   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1850   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1851   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1852   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1853   EVT Op1VT = Op1.getValueType();
1854   return DAG.getNode(N0->getOpcode(), DL, VT,
1855                      DAG.getNode(NewOpc, DL, VT,
1856                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1857                      DAG.getNode(NewOpc, DL, VT,
1858                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1859 }
1860
1861 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1862                                               SelectionDAG &DAG) const {
1863   switch (Op.getOpcode()) {
1864   default:
1865     llvm_unreachable("unimplemented operand");
1866     return SDValue();
1867   case ISD::BITCAST:
1868     return LowerBITCAST(Op, DAG);
1869   case ISD::GlobalAddress:
1870     return LowerGlobalAddress(Op, DAG);
1871   case ISD::GlobalTLSAddress:
1872     return LowerGlobalTLSAddress(Op, DAG);
1873   case ISD::SETCC:
1874     return LowerSETCC(Op, DAG);
1875   case ISD::BR_CC:
1876     return LowerBR_CC(Op, DAG);
1877   case ISD::SELECT:
1878     return LowerSELECT(Op, DAG);
1879   case ISD::SELECT_CC:
1880     return LowerSELECT_CC(Op, DAG);
1881   case ISD::JumpTable:
1882     return LowerJumpTable(Op, DAG);
1883   case ISD::ConstantPool:
1884     return LowerConstantPool(Op, DAG);
1885   case ISD::BlockAddress:
1886     return LowerBlockAddress(Op, DAG);
1887   case ISD::VASTART:
1888     return LowerVASTART(Op, DAG);
1889   case ISD::VACOPY:
1890     return LowerVACOPY(Op, DAG);
1891   case ISD::VAARG:
1892     return LowerVAARG(Op, DAG);
1893   case ISD::ADDC:
1894   case ISD::ADDE:
1895   case ISD::SUBC:
1896   case ISD::SUBE:
1897     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1898   case ISD::SADDO:
1899   case ISD::UADDO:
1900   case ISD::SSUBO:
1901   case ISD::USUBO:
1902   case ISD::SMULO:
1903   case ISD::UMULO:
1904     return LowerXALUO(Op, DAG);
1905   case ISD::FADD:
1906     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1907   case ISD::FSUB:
1908     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1909   case ISD::FMUL:
1910     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1911   case ISD::FDIV:
1912     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1913   case ISD::FP_ROUND:
1914     return LowerFP_ROUND(Op, DAG);
1915   case ISD::FP_EXTEND:
1916     return LowerFP_EXTEND(Op, DAG);
1917   case ISD::FRAMEADDR:
1918     return LowerFRAMEADDR(Op, DAG);
1919   case ISD::RETURNADDR:
1920     return LowerRETURNADDR(Op, DAG);
1921   case ISD::INSERT_VECTOR_ELT:
1922     return LowerINSERT_VECTOR_ELT(Op, DAG);
1923   case ISD::EXTRACT_VECTOR_ELT:
1924     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1925   case ISD::BUILD_VECTOR:
1926     return LowerBUILD_VECTOR(Op, DAG);
1927   case ISD::VECTOR_SHUFFLE:
1928     return LowerVECTOR_SHUFFLE(Op, DAG);
1929   case ISD::EXTRACT_SUBVECTOR:
1930     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1931   case ISD::SRA:
1932   case ISD::SRL:
1933   case ISD::SHL:
1934     return LowerVectorSRA_SRL_SHL(Op, DAG);
1935   case ISD::SHL_PARTS:
1936     return LowerShiftLeftParts(Op, DAG);
1937   case ISD::SRL_PARTS:
1938   case ISD::SRA_PARTS:
1939     return LowerShiftRightParts(Op, DAG);
1940   case ISD::CTPOP:
1941     return LowerCTPOP(Op, DAG);
1942   case ISD::FCOPYSIGN:
1943     return LowerFCOPYSIGN(Op, DAG);
1944   case ISD::AND:
1945     return LowerVectorAND(Op, DAG);
1946   case ISD::OR:
1947     return LowerVectorOR(Op, DAG);
1948   case ISD::XOR:
1949     return LowerXOR(Op, DAG);
1950   case ISD::PREFETCH:
1951     return LowerPREFETCH(Op, DAG);
1952   case ISD::SINT_TO_FP:
1953   case ISD::UINT_TO_FP:
1954     return LowerINT_TO_FP(Op, DAG);
1955   case ISD::FP_TO_SINT:
1956   case ISD::FP_TO_UINT:
1957     return LowerFP_TO_INT(Op, DAG);
1958   case ISD::FSINCOS:
1959     return LowerFSINCOS(Op, DAG);
1960   case ISD::MUL:
1961     return LowerMUL(Op, DAG);
1962   }
1963 }
1964
1965 /// getFunctionAlignment - Return the Log2 alignment of this function.
1966 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1967   return 2;
1968 }
1969
1970 //===----------------------------------------------------------------------===//
1971 //                      Calling Convention Implementation
1972 //===----------------------------------------------------------------------===//
1973
1974 #include "AArch64GenCallingConv.inc"
1975
1976 /// Selects the correct CCAssignFn for a given CallingConvention value.
1977 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1978                                                      bool IsVarArg) const {
1979   switch (CC) {
1980   default:
1981     llvm_unreachable("Unsupported calling convention.");
1982   case CallingConv::WebKit_JS:
1983     return CC_AArch64_WebKit_JS;
1984   case CallingConv::C:
1985   case CallingConv::Fast:
1986     if (!Subtarget->isTargetDarwin())
1987       return CC_AArch64_AAPCS;
1988     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1989   }
1990 }
1991
1992 SDValue AArch64TargetLowering::LowerFormalArguments(
1993     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1994     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1995     SmallVectorImpl<SDValue> &InVals) const {
1996   MachineFunction &MF = DAG.getMachineFunction();
1997   MachineFrameInfo *MFI = MF.getFrameInfo();
1998
1999   // Assign locations to all of the incoming arguments.
2000   SmallVector<CCValAssign, 16> ArgLocs;
2001   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2002                  *DAG.getContext());
2003
2004   // At this point, Ins[].VT may already be promoted to i32. To correctly
2005   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2006   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2007   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2008   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2009   // LocVT.
2010   unsigned NumArgs = Ins.size();
2011   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2012   unsigned CurArgIdx = 0;
2013   for (unsigned i = 0; i != NumArgs; ++i) {
2014     MVT ValVT = Ins[i].VT;
2015     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2016     CurArgIdx = Ins[i].OrigArgIndex;
2017
2018     // Get type of the original argument.
2019     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2020     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2021     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2022     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2023       ValVT = MVT::i8;
2024     else if (ActualMVT == MVT::i16)
2025       ValVT = MVT::i16;
2026
2027     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2028     bool Res =
2029         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2030     assert(!Res && "Call operand has unhandled type");
2031     (void)Res;
2032   }
2033   assert(ArgLocs.size() == Ins.size());
2034   SmallVector<SDValue, 16> ArgValues;
2035   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2036     CCValAssign &VA = ArgLocs[i];
2037
2038     if (Ins[i].Flags.isByVal()) {
2039       // Byval is used for HFAs in the PCS, but the system should work in a
2040       // non-compliant manner for larger structs.
2041       EVT PtrTy = getPointerTy();
2042       int Size = Ins[i].Flags.getByValSize();
2043       unsigned NumRegs = (Size + 7) / 8;
2044
2045       // FIXME: This works on big-endian for composite byvals, which are the common
2046       // case. It should also work for fundamental types too.
2047       unsigned FrameIdx =
2048         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2049       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2050       InVals.push_back(FrameIdxN);
2051
2052       continue;
2053     }
2054
2055     if (VA.isRegLoc()) {
2056       // Arguments stored in registers.
2057       EVT RegVT = VA.getLocVT();
2058
2059       SDValue ArgValue;
2060       const TargetRegisterClass *RC;
2061
2062       if (RegVT == MVT::i32)
2063         RC = &AArch64::GPR32RegClass;
2064       else if (RegVT == MVT::i64)
2065         RC = &AArch64::GPR64RegClass;
2066       else if (RegVT == MVT::f16)
2067         RC = &AArch64::FPR16RegClass;
2068       else if (RegVT == MVT::f32)
2069         RC = &AArch64::FPR32RegClass;
2070       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2071         RC = &AArch64::FPR64RegClass;
2072       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2073         RC = &AArch64::FPR128RegClass;
2074       else
2075         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2076
2077       // Transform the arguments in physical registers into virtual ones.
2078       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2079       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2080
2081       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2082       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2083       // truncate to the right size.
2084       switch (VA.getLocInfo()) {
2085       default:
2086         llvm_unreachable("Unknown loc info!");
2087       case CCValAssign::Full:
2088         break;
2089       case CCValAssign::BCvt:
2090         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2091         break;
2092       case CCValAssign::AExt:
2093       case CCValAssign::SExt:
2094       case CCValAssign::ZExt:
2095         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2096         // nodes after our lowering.
2097         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2098         break;
2099       }
2100
2101       InVals.push_back(ArgValue);
2102
2103     } else { // VA.isRegLoc()
2104       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2105       unsigned ArgOffset = VA.getLocMemOffset();
2106       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2107
2108       uint32_t BEAlign = 0;
2109       if (ArgSize < 8 && !Subtarget->isLittleEndian())
2110         BEAlign = 8 - ArgSize;
2111
2112       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2113
2114       // Create load nodes to retrieve arguments from the stack.
2115       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2116       SDValue ArgValue;
2117
2118       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2119       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2120       MVT MemVT = VA.getValVT();
2121
2122       switch (VA.getLocInfo()) {
2123       default:
2124         break;
2125       case CCValAssign::BCvt:
2126         MemVT = VA.getLocVT();
2127         break;
2128       case CCValAssign::SExt:
2129         ExtType = ISD::SEXTLOAD;
2130         break;
2131       case CCValAssign::ZExt:
2132         ExtType = ISD::ZEXTLOAD;
2133         break;
2134       case CCValAssign::AExt:
2135         ExtType = ISD::EXTLOAD;
2136         break;
2137       }
2138
2139       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2140                                 MachinePointerInfo::getFixedStack(FI),
2141                                 MemVT, false, false, false, 0);
2142
2143       InVals.push_back(ArgValue);
2144     }
2145   }
2146
2147   // varargs
2148   if (isVarArg) {
2149     if (!Subtarget->isTargetDarwin()) {
2150       // The AAPCS variadic function ABI is identical to the non-variadic
2151       // one. As a result there may be more arguments in registers and we should
2152       // save them for future reference.
2153       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2154     }
2155
2156     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2157     // This will point to the next argument passed via stack.
2158     unsigned StackOffset = CCInfo.getNextStackOffset();
2159     // We currently pass all varargs at 8-byte alignment.
2160     StackOffset = ((StackOffset + 7) & ~7);
2161     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2162   }
2163
2164   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2165   unsigned StackArgSize = CCInfo.getNextStackOffset();
2166   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2167   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2168     // This is a non-standard ABI so by fiat I say we're allowed to make full
2169     // use of the stack area to be popped, which must be aligned to 16 bytes in
2170     // any case:
2171     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2172
2173     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2174     // a multiple of 16.
2175     FuncInfo->setArgumentStackToRestore(StackArgSize);
2176
2177     // This realignment carries over to the available bytes below. Our own
2178     // callers will guarantee the space is free by giving an aligned value to
2179     // CALLSEQ_START.
2180   }
2181   // Even if we're not expected to free up the space, it's useful to know how
2182   // much is there while considering tail calls (because we can reuse it).
2183   FuncInfo->setBytesInStackArgArea(StackArgSize);
2184
2185   return Chain;
2186 }
2187
2188 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2189                                                 SelectionDAG &DAG, SDLoc DL,
2190                                                 SDValue &Chain) const {
2191   MachineFunction &MF = DAG.getMachineFunction();
2192   MachineFrameInfo *MFI = MF.getFrameInfo();
2193   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2194
2195   SmallVector<SDValue, 8> MemOps;
2196
2197   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2198                                           AArch64::X3, AArch64::X4, AArch64::X5,
2199                                           AArch64::X6, AArch64::X7 };
2200   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2201   unsigned FirstVariadicGPR =
2202       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2203
2204   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2205   int GPRIdx = 0;
2206   if (GPRSaveSize != 0) {
2207     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2208
2209     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2210
2211     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2212       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2213       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2214       SDValue Store =
2215           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2216                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2217       MemOps.push_back(Store);
2218       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2219                         DAG.getConstant(8, getPointerTy()));
2220     }
2221   }
2222   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2223   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2224
2225   if (Subtarget->hasFPARMv8()) {
2226     static const MCPhysReg FPRArgRegs[] = {
2227         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2228         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2229     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2230     unsigned FirstVariadicFPR =
2231         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2232
2233     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2234     int FPRIdx = 0;
2235     if (FPRSaveSize != 0) {
2236       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2237
2238       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2239
2240       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2241         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2242         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2243
2244         SDValue Store =
2245             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2246                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2247         MemOps.push_back(Store);
2248         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2249                           DAG.getConstant(16, getPointerTy()));
2250       }
2251     }
2252     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2253     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2254   }
2255
2256   if (!MemOps.empty()) {
2257     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2258   }
2259 }
2260
2261 /// LowerCallResult - Lower the result values of a call into the
2262 /// appropriate copies out of appropriate physical registers.
2263 SDValue AArch64TargetLowering::LowerCallResult(
2264     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2265     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2266     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2267     SDValue ThisVal) const {
2268   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2269                           ? RetCC_AArch64_WebKit_JS
2270                           : RetCC_AArch64_AAPCS;
2271   // Assign locations to each value returned by this call.
2272   SmallVector<CCValAssign, 16> RVLocs;
2273   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2274                  *DAG.getContext());
2275   CCInfo.AnalyzeCallResult(Ins, RetCC);
2276
2277   // Copy all of the result registers out of their specified physreg.
2278   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2279     CCValAssign VA = RVLocs[i];
2280
2281     // Pass 'this' value directly from the argument to return value, to avoid
2282     // reg unit interference
2283     if (i == 0 && isThisReturn) {
2284       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2285              "unexpected return calling convention register assignment");
2286       InVals.push_back(ThisVal);
2287       continue;
2288     }
2289
2290     SDValue Val =
2291         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2292     Chain = Val.getValue(1);
2293     InFlag = Val.getValue(2);
2294
2295     switch (VA.getLocInfo()) {
2296     default:
2297       llvm_unreachable("Unknown loc info!");
2298     case CCValAssign::Full:
2299       break;
2300     case CCValAssign::BCvt:
2301       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2302       break;
2303     }
2304
2305     InVals.push_back(Val);
2306   }
2307
2308   return Chain;
2309 }
2310
2311 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2312     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2313     bool isCalleeStructRet, bool isCallerStructRet,
2314     const SmallVectorImpl<ISD::OutputArg> &Outs,
2315     const SmallVectorImpl<SDValue> &OutVals,
2316     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2317   // For CallingConv::C this function knows whether the ABI needs
2318   // changing. That's not true for other conventions so they will have to opt in
2319   // manually.
2320   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2321     return false;
2322
2323   const MachineFunction &MF = DAG.getMachineFunction();
2324   const Function *CallerF = MF.getFunction();
2325   CallingConv::ID CallerCC = CallerF->getCallingConv();
2326   bool CCMatch = CallerCC == CalleeCC;
2327
2328   // Byval parameters hand the function a pointer directly into the stack area
2329   // we want to reuse during a tail call. Working around this *is* possible (see
2330   // X86) but less efficient and uglier in LowerCall.
2331   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2332                                     e = CallerF->arg_end();
2333        i != e; ++i)
2334     if (i->hasByValAttr())
2335       return false;
2336
2337   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2338     if (IsTailCallConvention(CalleeCC) && CCMatch)
2339       return true;
2340     return false;
2341   }
2342
2343   // Externally-defined functions with weak linkage should not be
2344   // tail-called on AArch64 when the OS does not support dynamic
2345   // pre-emption of symbols, as the AAELF spec requires normal calls
2346   // to undefined weak functions to be replaced with a NOP or jump to the
2347   // next instruction. The behaviour of branch instructions in this
2348   // situation (as used for tail calls) is implementation-defined, so we
2349   // cannot rely on the linker replacing the tail call with a return.
2350   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2351     const GlobalValue *GV = G->getGlobal();
2352     if (GV->hasExternalWeakLinkage())
2353       return false;
2354   }
2355
2356   // Now we search for cases where we can use a tail call without changing the
2357   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2358   // concept.
2359
2360   // I want anyone implementing a new calling convention to think long and hard
2361   // about this assert.
2362   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2363          "Unexpected variadic calling convention");
2364
2365   if (isVarArg && !Outs.empty()) {
2366     // At least two cases here: if caller is fastcc then we can't have any
2367     // memory arguments (we'd be expected to clean up the stack afterwards). If
2368     // caller is C then we could potentially use its argument area.
2369
2370     // FIXME: for now we take the most conservative of these in both cases:
2371     // disallow all variadic memory operands.
2372     SmallVector<CCValAssign, 16> ArgLocs;
2373     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2374                    *DAG.getContext());
2375
2376     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2377     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2378       if (!ArgLocs[i].isRegLoc())
2379         return false;
2380   }
2381
2382   // If the calling conventions do not match, then we'd better make sure the
2383   // results are returned in the same way as what the caller expects.
2384   if (!CCMatch) {
2385     SmallVector<CCValAssign, 16> RVLocs1;
2386     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2387                     *DAG.getContext());
2388     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2389
2390     SmallVector<CCValAssign, 16> RVLocs2;
2391     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2392                     *DAG.getContext());
2393     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2394
2395     if (RVLocs1.size() != RVLocs2.size())
2396       return false;
2397     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2398       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2399         return false;
2400       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2401         return false;
2402       if (RVLocs1[i].isRegLoc()) {
2403         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2404           return false;
2405       } else {
2406         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2407           return false;
2408       }
2409     }
2410   }
2411
2412   // Nothing more to check if the callee is taking no arguments
2413   if (Outs.empty())
2414     return true;
2415
2416   SmallVector<CCValAssign, 16> ArgLocs;
2417   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2418                  *DAG.getContext());
2419
2420   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2421
2422   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2423
2424   // If the stack arguments for this call would fit into our own save area then
2425   // the call can be made tail.
2426   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2427 }
2428
2429 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2430                                                    SelectionDAG &DAG,
2431                                                    MachineFrameInfo *MFI,
2432                                                    int ClobberedFI) const {
2433   SmallVector<SDValue, 8> ArgChains;
2434   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2435   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2436
2437   // Include the original chain at the beginning of the list. When this is
2438   // used by target LowerCall hooks, this helps legalize find the
2439   // CALLSEQ_BEGIN node.
2440   ArgChains.push_back(Chain);
2441
2442   // Add a chain value for each stack argument corresponding
2443   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2444                             UE = DAG.getEntryNode().getNode()->use_end();
2445        U != UE; ++U)
2446     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2447       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2448         if (FI->getIndex() < 0) {
2449           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2450           int64_t InLastByte = InFirstByte;
2451           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2452
2453           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2454               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2455             ArgChains.push_back(SDValue(L, 1));
2456         }
2457
2458   // Build a tokenfactor for all the chains.
2459   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2460 }
2461
2462 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2463                                                    bool TailCallOpt) const {
2464   return CallCC == CallingConv::Fast && TailCallOpt;
2465 }
2466
2467 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2468   return CallCC == CallingConv::Fast;
2469 }
2470
2471 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2472 /// and add input and output parameter nodes.
2473 SDValue
2474 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2475                                  SmallVectorImpl<SDValue> &InVals) const {
2476   SelectionDAG &DAG = CLI.DAG;
2477   SDLoc &DL = CLI.DL;
2478   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2479   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2480   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2481   SDValue Chain = CLI.Chain;
2482   SDValue Callee = CLI.Callee;
2483   bool &IsTailCall = CLI.IsTailCall;
2484   CallingConv::ID CallConv = CLI.CallConv;
2485   bool IsVarArg = CLI.IsVarArg;
2486
2487   MachineFunction &MF = DAG.getMachineFunction();
2488   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2489   bool IsThisReturn = false;
2490
2491   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2492   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2493   bool IsSibCall = false;
2494
2495   if (IsTailCall) {
2496     // Check if it's really possible to do a tail call.
2497     IsTailCall = isEligibleForTailCallOptimization(
2498         Callee, CallConv, IsVarArg, IsStructRet,
2499         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2500     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2501       report_fatal_error("failed to perform tail call elimination on a call "
2502                          "site marked musttail");
2503
2504     // A sibling call is one where we're under the usual C ABI and not planning
2505     // to change that but can still do a tail call:
2506     if (!TailCallOpt && IsTailCall)
2507       IsSibCall = true;
2508
2509     if (IsTailCall)
2510       ++NumTailCalls;
2511   }
2512
2513   // Analyze operands of the call, assigning locations to each operand.
2514   SmallVector<CCValAssign, 16> ArgLocs;
2515   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2516                  *DAG.getContext());
2517
2518   if (IsVarArg) {
2519     // Handle fixed and variable vector arguments differently.
2520     // Variable vector arguments always go into memory.
2521     unsigned NumArgs = Outs.size();
2522
2523     for (unsigned i = 0; i != NumArgs; ++i) {
2524       MVT ArgVT = Outs[i].VT;
2525       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2526       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2527                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2528       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2529       assert(!Res && "Call operand has unhandled type");
2530       (void)Res;
2531     }
2532   } else {
2533     // At this point, Outs[].VT may already be promoted to i32. To correctly
2534     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2535     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2536     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2537     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2538     // LocVT.
2539     unsigned NumArgs = Outs.size();
2540     for (unsigned i = 0; i != NumArgs; ++i) {
2541       MVT ValVT = Outs[i].VT;
2542       // Get type of the original argument.
2543       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2544                                   /*AllowUnknown*/ true);
2545       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2546       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2547       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2548       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2549         ValVT = MVT::i8;
2550       else if (ActualMVT == MVT::i16)
2551         ValVT = MVT::i16;
2552
2553       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2554       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2555       assert(!Res && "Call operand has unhandled type");
2556       (void)Res;
2557     }
2558   }
2559
2560   // Get a count of how many bytes are to be pushed on the stack.
2561   unsigned NumBytes = CCInfo.getNextStackOffset();
2562
2563   if (IsSibCall) {
2564     // Since we're not changing the ABI to make this a tail call, the memory
2565     // operands are already available in the caller's incoming argument space.
2566     NumBytes = 0;
2567   }
2568
2569   // FPDiff is the byte offset of the call's argument area from the callee's.
2570   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2571   // by this amount for a tail call. In a sibling call it must be 0 because the
2572   // caller will deallocate the entire stack and the callee still expects its
2573   // arguments to begin at SP+0. Completely unused for non-tail calls.
2574   int FPDiff = 0;
2575
2576   if (IsTailCall && !IsSibCall) {
2577     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2578
2579     // Since callee will pop argument stack as a tail call, we must keep the
2580     // popped size 16-byte aligned.
2581     NumBytes = RoundUpToAlignment(NumBytes, 16);
2582
2583     // FPDiff will be negative if this tail call requires more space than we
2584     // would automatically have in our incoming argument space. Positive if we
2585     // can actually shrink the stack.
2586     FPDiff = NumReusableBytes - NumBytes;
2587
2588     // The stack pointer must be 16-byte aligned at all times it's used for a
2589     // memory operation, which in practice means at *all* times and in
2590     // particular across call boundaries. Therefore our own arguments started at
2591     // a 16-byte aligned SP and the delta applied for the tail call should
2592     // satisfy the same constraint.
2593     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2594   }
2595
2596   // Adjust the stack pointer for the new arguments...
2597   // These operations are automatically eliminated by the prolog/epilog pass
2598   if (!IsSibCall)
2599     Chain =
2600         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2601
2602   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2603
2604   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2605   SmallVector<SDValue, 8> MemOpChains;
2606
2607   // Walk the register/memloc assignments, inserting copies/loads.
2608   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2609        ++i, ++realArgIdx) {
2610     CCValAssign &VA = ArgLocs[i];
2611     SDValue Arg = OutVals[realArgIdx];
2612     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2613
2614     // Promote the value if needed.
2615     switch (VA.getLocInfo()) {
2616     default:
2617       llvm_unreachable("Unknown loc info!");
2618     case CCValAssign::Full:
2619       break;
2620     case CCValAssign::SExt:
2621       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2622       break;
2623     case CCValAssign::ZExt:
2624       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2625       break;
2626     case CCValAssign::AExt:
2627       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2628         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2629         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2630         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2631       }
2632       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2633       break;
2634     case CCValAssign::BCvt:
2635       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2636       break;
2637     case CCValAssign::FPExt:
2638       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2639       break;
2640     }
2641
2642     if (VA.isRegLoc()) {
2643       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2644         assert(VA.getLocVT() == MVT::i64 &&
2645                "unexpected calling convention register assignment");
2646         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2647                "unexpected use of 'returned'");
2648         IsThisReturn = true;
2649       }
2650       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2651     } else {
2652       assert(VA.isMemLoc());
2653
2654       SDValue DstAddr;
2655       MachinePointerInfo DstInfo;
2656
2657       // FIXME: This works on big-endian for composite byvals, which are the
2658       // common case. It should also work for fundamental types too.
2659       uint32_t BEAlign = 0;
2660       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2661                                         : VA.getValVT().getSizeInBits();
2662       OpSize = (OpSize + 7) / 8;
2663       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2664         if (OpSize < 8)
2665           BEAlign = 8 - OpSize;
2666       }
2667       unsigned LocMemOffset = VA.getLocMemOffset();
2668       int32_t Offset = LocMemOffset + BEAlign;
2669       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2670       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2671
2672       if (IsTailCall) {
2673         Offset = Offset + FPDiff;
2674         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2675
2676         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2677         DstInfo = MachinePointerInfo::getFixedStack(FI);
2678
2679         // Make sure any stack arguments overlapping with where we're storing
2680         // are loaded before this eventual operation. Otherwise they'll be
2681         // clobbered.
2682         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2683       } else {
2684         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2685
2686         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2687         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2688       }
2689
2690       if (Outs[i].Flags.isByVal()) {
2691         SDValue SizeNode =
2692             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2693         SDValue Cpy = DAG.getMemcpy(
2694             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2695             /*isVol = */ false,
2696             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2697
2698         MemOpChains.push_back(Cpy);
2699       } else {
2700         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2701         // promoted to a legal register type i32, we should truncate Arg back to
2702         // i1/i8/i16.
2703         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2704             VA.getValVT() == MVT::i16)
2705           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2706
2707         SDValue Store =
2708             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2709         MemOpChains.push_back(Store);
2710       }
2711     }
2712   }
2713
2714   if (!MemOpChains.empty())
2715     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2716
2717   // Build a sequence of copy-to-reg nodes chained together with token chain
2718   // and flag operands which copy the outgoing args into the appropriate regs.
2719   SDValue InFlag;
2720   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2721     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2722                              RegsToPass[i].second, InFlag);
2723     InFlag = Chain.getValue(1);
2724   }
2725
2726   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2727   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2728   // node so that legalize doesn't hack it.
2729   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2730       Subtarget->isTargetMachO()) {
2731     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2732       const GlobalValue *GV = G->getGlobal();
2733       bool InternalLinkage = GV->hasInternalLinkage();
2734       if (InternalLinkage)
2735         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2736       else {
2737         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2738                                             AArch64II::MO_GOT);
2739         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2740       }
2741     } else if (ExternalSymbolSDNode *S =
2742                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2743       const char *Sym = S->getSymbol();
2744       Callee =
2745           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2746       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2747     }
2748   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2749     const GlobalValue *GV = G->getGlobal();
2750     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2751   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2752     const char *Sym = S->getSymbol();
2753     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2754   }
2755
2756   // We don't usually want to end the call-sequence here because we would tidy
2757   // the frame up *after* the call, however in the ABI-changing tail-call case
2758   // we've carefully laid out the parameters so that when sp is reset they'll be
2759   // in the correct location.
2760   if (IsTailCall && !IsSibCall) {
2761     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2762                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2763     InFlag = Chain.getValue(1);
2764   }
2765
2766   std::vector<SDValue> Ops;
2767   Ops.push_back(Chain);
2768   Ops.push_back(Callee);
2769
2770   if (IsTailCall) {
2771     // Each tail call may have to adjust the stack by a different amount, so
2772     // this information must travel along with the operation for eventual
2773     // consumption by emitEpilogue.
2774     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2775   }
2776
2777   // Add argument registers to the end of the list so that they are known live
2778   // into the call.
2779   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2780     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2781                                   RegsToPass[i].second.getValueType()));
2782
2783   // Add a register mask operand representing the call-preserved registers.
2784   const uint32_t *Mask;
2785   const TargetRegisterInfo *TRI =
2786       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2787   const AArch64RegisterInfo *ARI =
2788       static_cast<const AArch64RegisterInfo *>(TRI);
2789   if (IsThisReturn) {
2790     // For 'this' returns, use the X0-preserving mask if applicable
2791     Mask = ARI->getThisReturnPreservedMask(CallConv);
2792     if (!Mask) {
2793       IsThisReturn = false;
2794       Mask = ARI->getCallPreservedMask(CallConv);
2795     }
2796   } else
2797     Mask = ARI->getCallPreservedMask(CallConv);
2798
2799   assert(Mask && "Missing call preserved mask for calling convention");
2800   Ops.push_back(DAG.getRegisterMask(Mask));
2801
2802   if (InFlag.getNode())
2803     Ops.push_back(InFlag);
2804
2805   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2806
2807   // If we're doing a tall call, use a TC_RETURN here rather than an
2808   // actual call instruction.
2809   if (IsTailCall)
2810     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2811
2812   // Returns a chain and a flag for retval copy to use.
2813   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2814   InFlag = Chain.getValue(1);
2815
2816   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2817                                 ? RoundUpToAlignment(NumBytes, 16)
2818                                 : 0;
2819
2820   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2821                              DAG.getIntPtrConstant(CalleePopBytes, true),
2822                              InFlag, DL);
2823   if (!Ins.empty())
2824     InFlag = Chain.getValue(1);
2825
2826   // Handle result values, copying them out of physregs into vregs that we
2827   // return.
2828   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2829                          InVals, IsThisReturn,
2830                          IsThisReturn ? OutVals[0] : SDValue());
2831 }
2832
2833 bool AArch64TargetLowering::CanLowerReturn(
2834     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2835     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2836   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2837                           ? RetCC_AArch64_WebKit_JS
2838                           : RetCC_AArch64_AAPCS;
2839   SmallVector<CCValAssign, 16> RVLocs;
2840   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2841   return CCInfo.CheckReturn(Outs, RetCC);
2842 }
2843
2844 SDValue
2845 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2846                                    bool isVarArg,
2847                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2848                                    const SmallVectorImpl<SDValue> &OutVals,
2849                                    SDLoc DL, SelectionDAG &DAG) const {
2850   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2851                           ? RetCC_AArch64_WebKit_JS
2852                           : RetCC_AArch64_AAPCS;
2853   SmallVector<CCValAssign, 16> RVLocs;
2854   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2855                  *DAG.getContext());
2856   CCInfo.AnalyzeReturn(Outs, RetCC);
2857
2858   // Copy the result values into the output registers.
2859   SDValue Flag;
2860   SmallVector<SDValue, 4> RetOps(1, Chain);
2861   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2862        ++i, ++realRVLocIdx) {
2863     CCValAssign &VA = RVLocs[i];
2864     assert(VA.isRegLoc() && "Can only return in registers!");
2865     SDValue Arg = OutVals[realRVLocIdx];
2866
2867     switch (VA.getLocInfo()) {
2868     default:
2869       llvm_unreachable("Unknown loc info!");
2870     case CCValAssign::Full:
2871       if (Outs[i].ArgVT == MVT::i1) {
2872         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2873         // value. This is strictly redundant on Darwin (which uses "zeroext
2874         // i1"), but will be optimised out before ISel.
2875         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2876         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2877       }
2878       break;
2879     case CCValAssign::BCvt:
2880       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2881       break;
2882     }
2883
2884     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2885     Flag = Chain.getValue(1);
2886     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2887   }
2888
2889   RetOps[0] = Chain; // Update chain.
2890
2891   // Add the flag if we have it.
2892   if (Flag.getNode())
2893     RetOps.push_back(Flag);
2894
2895   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2896 }
2897
2898 //===----------------------------------------------------------------------===//
2899 //  Other Lowering Code
2900 //===----------------------------------------------------------------------===//
2901
2902 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2903                                                   SelectionDAG &DAG) const {
2904   EVT PtrVT = getPointerTy();
2905   SDLoc DL(Op);
2906   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2907   const GlobalValue *GV = GN->getGlobal();
2908   unsigned char OpFlags =
2909       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2910
2911   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2912          "unexpected offset in global node");
2913
2914   // This also catched the large code model case for Darwin.
2915   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2916     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2917     // FIXME: Once remat is capable of dealing with instructions with register
2918     // operands, expand this into two nodes instead of using a wrapper node.
2919     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2920   }
2921
2922   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2923     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2924            "use of MO_CONSTPOOL only supported on small model");
2925     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2926     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2927     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2928     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2929     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2930     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2931                                      MachinePointerInfo::getConstantPool(),
2932                                      /*isVolatile=*/ false,
2933                                      /*isNonTemporal=*/ true,
2934                                      /*isInvariant=*/ true, 8);
2935     if (GN->getOffset() != 0)
2936       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2937                          DAG.getConstant(GN->getOffset(), PtrVT));
2938     return GlobalAddr;
2939   }
2940
2941   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2942     const unsigned char MO_NC = AArch64II::MO_NC;
2943     return DAG.getNode(
2944         AArch64ISD::WrapperLarge, DL, PtrVT,
2945         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2946         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2947         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2948         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2949   } else {
2950     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2951     // the only correct model on Darwin.
2952     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2953                                             OpFlags | AArch64II::MO_PAGE);
2954     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2955     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2956
2957     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2958     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2959   }
2960 }
2961
2962 /// \brief Convert a TLS address reference into the correct sequence of loads
2963 /// and calls to compute the variable's address (for Darwin, currently) and
2964 /// return an SDValue containing the final node.
2965
2966 /// Darwin only has one TLS scheme which must be capable of dealing with the
2967 /// fully general situation, in the worst case. This means:
2968 ///     + "extern __thread" declaration.
2969 ///     + Defined in a possibly unknown dynamic library.
2970 ///
2971 /// The general system is that each __thread variable has a [3 x i64] descriptor
2972 /// which contains information used by the runtime to calculate the address. The
2973 /// only part of this the compiler needs to know about is the first xword, which
2974 /// contains a function pointer that must be called with the address of the
2975 /// entire descriptor in "x0".
2976 ///
2977 /// Since this descriptor may be in a different unit, in general even the
2978 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2979 /// is:
2980 ///     adrp x0, _var@TLVPPAGE
2981 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2982 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2983 ///                                      ; the function pointer
2984 ///     blr x1                           ; Uses descriptor address in x0
2985 ///     ; Address of _var is now in x0.
2986 ///
2987 /// If the address of _var's descriptor *is* known to the linker, then it can
2988 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2989 /// a slight efficiency gain.
2990 SDValue
2991 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2992                                                    SelectionDAG &DAG) const {
2993   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2994
2995   SDLoc DL(Op);
2996   MVT PtrVT = getPointerTy();
2997   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2998
2999   SDValue TLVPAddr =
3000       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3001   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3002
3003   // The first entry in the descriptor is a function pointer that we must call
3004   // to obtain the address of the variable.
3005   SDValue Chain = DAG.getEntryNode();
3006   SDValue FuncTLVGet =
3007       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3008                   false, true, true, 8);
3009   Chain = FuncTLVGet.getValue(1);
3010
3011   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3012   MFI->setAdjustsStack(true);
3013
3014   // TLS calls preserve all registers except those that absolutely must be
3015   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3016   // silly).
3017   const TargetRegisterInfo *TRI =
3018       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3019   const AArch64RegisterInfo *ARI =
3020       static_cast<const AArch64RegisterInfo *>(TRI);
3021   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3022
3023   // Finally, we can make the call. This is just a degenerate version of a
3024   // normal AArch64 call node: x0 takes the address of the descriptor, and
3025   // returns the address of the variable in this thread.
3026   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3027   Chain =
3028       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3029                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3030                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3031   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3032 }
3033
3034 /// When accessing thread-local variables under either the general-dynamic or
3035 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3036 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3037 /// is a function pointer to carry out the resolution. This function takes the
3038 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3039 /// other registers (except LR, NZCV) are preserved.
3040 ///
3041 /// Thus, the ideal call sequence on AArch64 is:
3042 ///
3043 ///     adrp x0, :tlsdesc:thread_var
3044 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3045 ///     add x0, x0, :tlsdesc_lo12:thread_var
3046 ///     .tlsdesccall thread_var
3047 ///     blr x8
3048 ///     (TPIDR_EL0 offset now in x0).
3049 ///
3050 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3051 /// relocation to help the linker relax this sequence if it turns out to be too
3052 /// conservative.
3053 ///
3054 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3055 /// is harmless.
3056 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3057                                                    SDValue DescAddr, SDLoc DL,
3058                                                    SelectionDAG &DAG) const {
3059   EVT PtrVT = getPointerTy();
3060
3061   // The function we need to call is simply the first entry in the GOT for this
3062   // descriptor, load it in preparation.
3063   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3064
3065   // TLS calls preserve all registers except those that absolutely must be
3066   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3067   // silly).
3068   const TargetRegisterInfo *TRI =
3069       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3070   const AArch64RegisterInfo *ARI =
3071       static_cast<const AArch64RegisterInfo *>(TRI);
3072   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3073
3074   // The function takes only one argument: the address of the descriptor itself
3075   // in X0.
3076   SDValue Glue, Chain;
3077   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3078   Glue = Chain.getValue(1);
3079
3080   // We're now ready to populate the argument list, as with a normal call:
3081   SmallVector<SDValue, 6> Ops;
3082   Ops.push_back(Chain);
3083   Ops.push_back(Func);
3084   Ops.push_back(SymAddr);
3085   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3086   Ops.push_back(DAG.getRegisterMask(Mask));
3087   Ops.push_back(Glue);
3088
3089   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3090   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3091   Glue = Chain.getValue(1);
3092
3093   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3094 }
3095
3096 SDValue
3097 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3098                                                 SelectionDAG &DAG) const {
3099   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3100   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3101          "ELF TLS only supported in small memory model");
3102   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3103
3104   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3105
3106   SDValue TPOff;
3107   EVT PtrVT = getPointerTy();
3108   SDLoc DL(Op);
3109   const GlobalValue *GV = GA->getGlobal();
3110
3111   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3112
3113   if (Model == TLSModel::LocalExec) {
3114     SDValue HiVar = DAG.getTargetGlobalAddress(
3115         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3116     SDValue LoVar = DAG.getTargetGlobalAddress(
3117         GV, DL, PtrVT, 0,
3118         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3119
3120     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3121                                        DAG.getTargetConstant(16, MVT::i32)),
3122                     0);
3123     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3124                                        DAG.getTargetConstant(0, MVT::i32)),
3125                     0);
3126   } else if (Model == TLSModel::InitialExec) {
3127     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3128     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3129   } else if (Model == TLSModel::LocalDynamic) {
3130     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3131     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3132     // the beginning of the module's TLS region, followed by a DTPREL offset
3133     // calculation.
3134
3135     // These accesses will need deduplicating if there's more than one.
3136     AArch64FunctionInfo *MFI =
3137         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3138     MFI->incNumLocalDynamicTLSAccesses();
3139
3140     // Accesses used in this sequence go via the TLS descriptor which lives in
3141     // the GOT. Prepare an address we can use to handle this.
3142     SDValue HiDesc = DAG.getTargetExternalSymbol(
3143         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3144     SDValue LoDesc = DAG.getTargetExternalSymbol(
3145         "_TLS_MODULE_BASE_", PtrVT,
3146         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3147
3148     // First argument to the descriptor call is the address of the descriptor
3149     // itself.
3150     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3151     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3152
3153     // The call needs a relocation too for linker relaxation. It doesn't make
3154     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3155     // the address.
3156     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3157                                                   AArch64II::MO_TLS);
3158
3159     // Now we can calculate the offset from TPIDR_EL0 to this module's
3160     // thread-local area.
3161     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3162
3163     // Now use :dtprel_whatever: operations to calculate this variable's offset
3164     // in its thread-storage area.
3165     SDValue HiVar = DAG.getTargetGlobalAddress(
3166         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3167     SDValue LoVar = DAG.getTargetGlobalAddress(
3168         GV, DL, MVT::i64, 0,
3169         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3170
3171     SDValue DTPOff =
3172         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3173                                    DAG.getTargetConstant(16, MVT::i32)),
3174                 0);
3175     DTPOff =
3176         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3177                                    DAG.getTargetConstant(0, MVT::i32)),
3178                 0);
3179
3180     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3181   } else if (Model == TLSModel::GeneralDynamic) {
3182     // Accesses used in this sequence go via the TLS descriptor which lives in
3183     // the GOT. Prepare an address we can use to handle this.
3184     SDValue HiDesc = DAG.getTargetGlobalAddress(
3185         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3186     SDValue LoDesc = DAG.getTargetGlobalAddress(
3187         GV, DL, PtrVT, 0,
3188         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3189
3190     // First argument to the descriptor call is the address of the descriptor
3191     // itself.
3192     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3193     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3194
3195     // The call needs a relocation too for linker relaxation. It doesn't make
3196     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3197     // the address.
3198     SDValue SymAddr =
3199         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3200
3201     // Finally we can make a call to calculate the offset from tpidr_el0.
3202     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3203   } else
3204     llvm_unreachable("Unsupported ELF TLS access model");
3205
3206   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3207 }
3208
3209 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3210                                                      SelectionDAG &DAG) const {
3211   if (Subtarget->isTargetDarwin())
3212     return LowerDarwinGlobalTLSAddress(Op, DAG);
3213   else if (Subtarget->isTargetELF())
3214     return LowerELFGlobalTLSAddress(Op, DAG);
3215
3216   llvm_unreachable("Unexpected platform trying to use TLS");
3217 }
3218 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3219   SDValue Chain = Op.getOperand(0);
3220   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3221   SDValue LHS = Op.getOperand(2);
3222   SDValue RHS = Op.getOperand(3);
3223   SDValue Dest = Op.getOperand(4);
3224   SDLoc dl(Op);
3225
3226   // Handle f128 first, since lowering it will result in comparing the return
3227   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3228   // is expecting to deal with.
3229   if (LHS.getValueType() == MVT::f128) {
3230     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3231
3232     // If softenSetCCOperands returned a scalar, we need to compare the result
3233     // against zero to select between true and false values.
3234     if (!RHS.getNode()) {
3235       RHS = DAG.getConstant(0, LHS.getValueType());
3236       CC = ISD::SETNE;
3237     }
3238   }
3239
3240   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3241   // instruction.
3242   unsigned Opc = LHS.getOpcode();
3243   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3244       cast<ConstantSDNode>(RHS)->isOne() &&
3245       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3246        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3247     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3248            "Unexpected condition code.");
3249     // Only lower legal XALUO ops.
3250     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3251       return SDValue();
3252
3253     // The actual operation with overflow check.
3254     AArch64CC::CondCode OFCC;
3255     SDValue Value, Overflow;
3256     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3257
3258     if (CC == ISD::SETNE)
3259       OFCC = getInvertedCondCode(OFCC);
3260     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3261
3262     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3263                        CCVal, Overflow);
3264   }
3265
3266   if (LHS.getValueType().isInteger()) {
3267     assert((LHS.getValueType() == RHS.getValueType()) &&
3268            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3269
3270     // If the RHS of the comparison is zero, we can potentially fold this
3271     // to a specialized branch.
3272     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3273     if (RHSC && RHSC->getZExtValue() == 0) {
3274       if (CC == ISD::SETEQ) {
3275         // See if we can use a TBZ to fold in an AND as well.
3276         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3277         // out of bounds, a late MI-layer pass rewrites branches.
3278         // 403.gcc is an example that hits this case.
3279         if (LHS.getOpcode() == ISD::AND &&
3280             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3281             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3282           SDValue Test = LHS.getOperand(0);
3283           uint64_t Mask = LHS.getConstantOperandVal(1);
3284           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3285                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3286         }
3287
3288         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3289       } else if (CC == ISD::SETNE) {
3290         // See if we can use a TBZ to fold in an AND as well.
3291         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3292         // out of bounds, a late MI-layer pass rewrites branches.
3293         // 403.gcc is an example that hits this case.
3294         if (LHS.getOpcode() == ISD::AND &&
3295             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3296             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3297           SDValue Test = LHS.getOperand(0);
3298           uint64_t Mask = LHS.getConstantOperandVal(1);
3299           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3300                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3301         }
3302
3303         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3304       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3305         // Don't combine AND since emitComparison converts the AND to an ANDS
3306         // (a.k.a. TST) and the test in the test bit and branch instruction
3307         // becomes redundant.  This would also increase register pressure.
3308         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3309         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3310                            DAG.getConstant(Mask, MVT::i64), Dest);
3311       }
3312     }
3313     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3314         LHS.getOpcode() != ISD::AND) {
3315       // Don't combine AND since emitComparison converts the AND to an ANDS
3316       // (a.k.a. TST) and the test in the test bit and branch instruction
3317       // becomes redundant.  This would also increase register pressure.
3318       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3319       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3320                          DAG.getConstant(Mask, MVT::i64), Dest);
3321     }
3322
3323     SDValue CCVal;
3324     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3325     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3326                        Cmp);
3327   }
3328
3329   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3330
3331   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3332   // clean.  Some of them require two branches to implement.
3333   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3334   AArch64CC::CondCode CC1, CC2;
3335   changeFPCCToAArch64CC(CC, CC1, CC2);
3336   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3337   SDValue BR1 =
3338       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3339   if (CC2 != AArch64CC::AL) {
3340     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3341     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3342                        Cmp);
3343   }
3344
3345   return BR1;
3346 }
3347
3348 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3349                                               SelectionDAG &DAG) const {
3350   EVT VT = Op.getValueType();
3351   SDLoc DL(Op);
3352
3353   SDValue In1 = Op.getOperand(0);
3354   SDValue In2 = Op.getOperand(1);
3355   EVT SrcVT = In2.getValueType();
3356   if (SrcVT != VT) {
3357     if (SrcVT == MVT::f32 && VT == MVT::f64)
3358       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3359     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3360       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3361     else
3362       // FIXME: Src type is different, bail out for now. Can VT really be a
3363       // vector type?
3364       return SDValue();
3365   }
3366
3367   EVT VecVT;
3368   EVT EltVT;
3369   SDValue EltMask, VecVal1, VecVal2;
3370   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3371     EltVT = MVT::i32;
3372     VecVT = MVT::v4i32;
3373     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3374
3375     if (!VT.isVector()) {
3376       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3377                                           DAG.getUNDEF(VecVT), In1);
3378       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3379                                           DAG.getUNDEF(VecVT), In2);
3380     } else {
3381       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3382       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3383     }
3384   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3385     EltVT = MVT::i64;
3386     VecVT = MVT::v2i64;
3387
3388     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3389     // immediate moves cannot materialize that in a single instruction for
3390     // 64-bit elements. Instead, materialize zero and then negate it.
3391     EltMask = DAG.getConstant(0, EltVT);
3392
3393     if (!VT.isVector()) {
3394       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3395                                           DAG.getUNDEF(VecVT), In1);
3396       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3397                                           DAG.getUNDEF(VecVT), In2);
3398     } else {
3399       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3400       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3401     }
3402   } else {
3403     llvm_unreachable("Invalid type for copysign!");
3404   }
3405
3406   std::vector<SDValue> BuildVectorOps;
3407   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3408     BuildVectorOps.push_back(EltMask);
3409
3410   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3411
3412   // If we couldn't materialize the mask above, then the mask vector will be
3413   // the zero vector, and we need to negate it here.
3414   if (VT == MVT::f64 || VT == MVT::v2f64) {
3415     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3416     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3417     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3418   }
3419
3420   SDValue Sel =
3421       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3422
3423   if (VT == MVT::f32)
3424     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3425   else if (VT == MVT::f64)
3426     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3427   else
3428     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3429 }
3430
3431 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3432   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3433           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3434     return SDValue();
3435
3436   // While there is no integer popcount instruction, it can
3437   // be more efficiently lowered to the following sequence that uses
3438   // AdvSIMD registers/instructions as long as the copies to/from
3439   // the AdvSIMD registers are cheap.
3440   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3441   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3442   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3443   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3444   SDValue Val = Op.getOperand(0);
3445   SDLoc DL(Op);
3446   EVT VT = Op.getValueType();
3447   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3448
3449   SDValue VecVal;
3450   if (VT == MVT::i32) {
3451     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3452     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3453                                        VecVal);
3454   } else {
3455     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3456   }
3457
3458   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3459   SDValue UaddLV = DAG.getNode(
3460       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3461       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3462
3463   if (VT == MVT::i64)
3464     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3465   return UaddLV;
3466 }
3467
3468 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3469
3470   if (Op.getValueType().isVector())
3471     return LowerVSETCC(Op, DAG);
3472
3473   SDValue LHS = Op.getOperand(0);
3474   SDValue RHS = Op.getOperand(1);
3475   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3476   SDLoc dl(Op);
3477
3478   // We chose ZeroOrOneBooleanContents, so use zero and one.
3479   EVT VT = Op.getValueType();
3480   SDValue TVal = DAG.getConstant(1, VT);
3481   SDValue FVal = DAG.getConstant(0, VT);
3482
3483   // Handle f128 first, since one possible outcome is a normal integer
3484   // comparison which gets picked up by the next if statement.
3485   if (LHS.getValueType() == MVT::f128) {
3486     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3487
3488     // If softenSetCCOperands returned a scalar, use it.
3489     if (!RHS.getNode()) {
3490       assert(LHS.getValueType() == Op.getValueType() &&
3491              "Unexpected setcc expansion!");
3492       return LHS;
3493     }
3494   }
3495
3496   if (LHS.getValueType().isInteger()) {
3497     SDValue CCVal;
3498     SDValue Cmp =
3499         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3500
3501     // Note that we inverted the condition above, so we reverse the order of
3502     // the true and false operands here.  This will allow the setcc to be
3503     // matched to a single CSINC instruction.
3504     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3505   }
3506
3507   // Now we know we're dealing with FP values.
3508   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3509
3510   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3511   // and do the comparison.
3512   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3513
3514   AArch64CC::CondCode CC1, CC2;
3515   changeFPCCToAArch64CC(CC, CC1, CC2);
3516   if (CC2 == AArch64CC::AL) {
3517     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3518     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3519
3520     // Note that we inverted the condition above, so we reverse the order of
3521     // the true and false operands here.  This will allow the setcc to be
3522     // matched to a single CSINC instruction.
3523     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3524   } else {
3525     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3526     // totally clean.  Some of them require two CSELs to implement.  As is in
3527     // this case, we emit the first CSEL and then emit a second using the output
3528     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3529
3530     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3531     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3532     SDValue CS1 =
3533         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3534
3535     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3536     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3537   }
3538 }
3539
3540 /// A SELECT_CC operation is really some kind of max or min if both values being
3541 /// compared are, in some sense, equal to the results in either case. However,
3542 /// it is permissible to compare f32 values and produce directly extended f64
3543 /// values.
3544 ///
3545 /// Extending the comparison operands would also be allowed, but is less likely
3546 /// to happen in practice since their use is right here. Note that truncate
3547 /// operations would *not* be semantically equivalent.
3548 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3549   if (Cmp == Result)
3550     return true;
3551
3552   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3553   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3554   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3555       Result.getValueType() == MVT::f64) {
3556     bool Lossy;
3557     APFloat CmpVal = CCmp->getValueAPF();
3558     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3559     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3560   }
3561
3562   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3563 }
3564
3565 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3566                                            SelectionDAG &DAG) const {
3567   SDValue CC = Op->getOperand(0);
3568   SDValue TVal = Op->getOperand(1);
3569   SDValue FVal = Op->getOperand(2);
3570   SDLoc DL(Op);
3571
3572   unsigned Opc = CC.getOpcode();
3573   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3574   // instruction.
3575   if (CC.getResNo() == 1 &&
3576       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3577        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3578     // Only lower legal XALUO ops.
3579     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3580       return SDValue();
3581
3582     AArch64CC::CondCode OFCC;
3583     SDValue Value, Overflow;
3584     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3585     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3586
3587     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3588                        CCVal, Overflow);
3589   }
3590
3591   if (CC.getOpcode() == ISD::SETCC)
3592     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3593                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3594   else
3595     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3596                            FVal, ISD::SETNE);
3597 }
3598
3599 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3600                                               SelectionDAG &DAG) const {
3601   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3602   SDValue LHS = Op.getOperand(0);
3603   SDValue RHS = Op.getOperand(1);
3604   SDValue TVal = Op.getOperand(2);
3605   SDValue FVal = Op.getOperand(3);
3606   SDLoc dl(Op);
3607
3608   // Handle f128 first, because it will result in a comparison of some RTLIB
3609   // call result against zero.
3610   if (LHS.getValueType() == MVT::f128) {
3611     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3612
3613     // If softenSetCCOperands returned a scalar, we need to compare the result
3614     // against zero to select between true and false values.
3615     if (!RHS.getNode()) {
3616       RHS = DAG.getConstant(0, LHS.getValueType());
3617       CC = ISD::SETNE;
3618     }
3619   }
3620
3621   // Handle integers first.
3622   if (LHS.getValueType().isInteger()) {
3623     assert((LHS.getValueType() == RHS.getValueType()) &&
3624            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3625
3626     unsigned Opcode = AArch64ISD::CSEL;
3627
3628     // If both the TVal and the FVal are constants, see if we can swap them in
3629     // order to for a CSINV or CSINC out of them.
3630     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3631     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3632
3633     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3634       std::swap(TVal, FVal);
3635       std::swap(CTVal, CFVal);
3636       CC = ISD::getSetCCInverse(CC, true);
3637     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3638       std::swap(TVal, FVal);
3639       std::swap(CTVal, CFVal);
3640       CC = ISD::getSetCCInverse(CC, true);
3641     } else if (TVal.getOpcode() == ISD::XOR) {
3642       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3643       // with a CSINV rather than a CSEL.
3644       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3645
3646       if (CVal && CVal->isAllOnesValue()) {
3647         std::swap(TVal, FVal);
3648         std::swap(CTVal, CFVal);
3649         CC = ISD::getSetCCInverse(CC, true);
3650       }
3651     } else if (TVal.getOpcode() == ISD::SUB) {
3652       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3653       // that we can match with a CSNEG rather than a CSEL.
3654       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3655
3656       if (CVal && CVal->isNullValue()) {
3657         std::swap(TVal, FVal);
3658         std::swap(CTVal, CFVal);
3659         CC = ISD::getSetCCInverse(CC, true);
3660       }
3661     } else if (CTVal && CFVal) {
3662       const int64_t TrueVal = CTVal->getSExtValue();
3663       const int64_t FalseVal = CFVal->getSExtValue();
3664       bool Swap = false;
3665
3666       // If both TVal and FVal are constants, see if FVal is the
3667       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3668       // instead of a CSEL in that case.
3669       if (TrueVal == ~FalseVal) {
3670         Opcode = AArch64ISD::CSINV;
3671       } else if (TrueVal == -FalseVal) {
3672         Opcode = AArch64ISD::CSNEG;
3673       } else if (TVal.getValueType() == MVT::i32) {
3674         // If our operands are only 32-bit wide, make sure we use 32-bit
3675         // arithmetic for the check whether we can use CSINC. This ensures that
3676         // the addition in the check will wrap around properly in case there is
3677         // an overflow (which would not be the case if we do the check with
3678         // 64-bit arithmetic).
3679         const uint32_t TrueVal32 = CTVal->getZExtValue();
3680         const uint32_t FalseVal32 = CFVal->getZExtValue();
3681
3682         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3683           Opcode = AArch64ISD::CSINC;
3684
3685           if (TrueVal32 > FalseVal32) {
3686             Swap = true;
3687           }
3688         }
3689         // 64-bit check whether we can use CSINC.
3690       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3691         Opcode = AArch64ISD::CSINC;
3692
3693         if (TrueVal > FalseVal) {
3694           Swap = true;
3695         }
3696       }
3697
3698       // Swap TVal and FVal if necessary.
3699       if (Swap) {
3700         std::swap(TVal, FVal);
3701         std::swap(CTVal, CFVal);
3702         CC = ISD::getSetCCInverse(CC, true);
3703       }
3704
3705       if (Opcode != AArch64ISD::CSEL) {
3706         // Drop FVal since we can get its value by simply inverting/negating
3707         // TVal.
3708         FVal = TVal;
3709       }
3710     }
3711
3712     SDValue CCVal;
3713     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3714
3715     EVT VT = Op.getValueType();
3716     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3717   }
3718
3719   // Now we know we're dealing with FP values.
3720   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3721   assert(LHS.getValueType() == RHS.getValueType());
3722   EVT VT = Op.getValueType();
3723
3724   // Try to match this select into a max/min operation, which have dedicated
3725   // opcode in the instruction set.
3726   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3727   // in no-NaNs mode.
3728   if (getTargetMachine().Options.NoNaNsFPMath) {
3729     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3730     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3731         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3732       CC = ISD::getSetCCSwappedOperands(CC);
3733       std::swap(MinMaxLHS, MinMaxRHS);
3734     }
3735
3736     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3737         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3738       switch (CC) {
3739       default:
3740         break;
3741       case ISD::SETGT:
3742       case ISD::SETGE:
3743       case ISD::SETUGT:
3744       case ISD::SETUGE:
3745       case ISD::SETOGT:
3746       case ISD::SETOGE:
3747         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3748         break;
3749       case ISD::SETLT:
3750       case ISD::SETLE:
3751       case ISD::SETULT:
3752       case ISD::SETULE:
3753       case ISD::SETOLT:
3754       case ISD::SETOLE:
3755         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3756         break;
3757       }
3758     }
3759   }
3760
3761   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3762   // and do the comparison.
3763   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3764
3765   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3766   // clean.  Some of them require two CSELs to implement.
3767   AArch64CC::CondCode CC1, CC2;
3768   changeFPCCToAArch64CC(CC, CC1, CC2);
3769   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3770   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3771
3772   // If we need a second CSEL, emit it, using the output of the first as the
3773   // RHS.  We're effectively OR'ing the two CC's together.
3774   if (CC2 != AArch64CC::AL) {
3775     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3776     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3777   }
3778
3779   // Otherwise, return the output of the first CSEL.
3780   return CS1;
3781 }
3782
3783 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3784                                               SelectionDAG &DAG) const {
3785   // Jump table entries as PC relative offsets. No additional tweaking
3786   // is necessary here. Just get the address of the jump table.
3787   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3788   EVT PtrVT = getPointerTy();
3789   SDLoc DL(Op);
3790
3791   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3792       !Subtarget->isTargetMachO()) {
3793     const unsigned char MO_NC = AArch64II::MO_NC;
3794     return DAG.getNode(
3795         AArch64ISD::WrapperLarge, DL, PtrVT,
3796         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3797         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3798         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3799         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3800                                AArch64II::MO_G0 | MO_NC));
3801   }
3802
3803   SDValue Hi =
3804       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3805   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3806                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3807   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3808   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3809 }
3810
3811 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3812                                                  SelectionDAG &DAG) const {
3813   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3814   EVT PtrVT = getPointerTy();
3815   SDLoc DL(Op);
3816
3817   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3818     // Use the GOT for the large code model on iOS.
3819     if (Subtarget->isTargetMachO()) {
3820       SDValue GotAddr = DAG.getTargetConstantPool(
3821           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3822           AArch64II::MO_GOT);
3823       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3824     }
3825
3826     const unsigned char MO_NC = AArch64II::MO_NC;
3827     return DAG.getNode(
3828         AArch64ISD::WrapperLarge, DL, PtrVT,
3829         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3830                                   CP->getOffset(), AArch64II::MO_G3),
3831         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3832                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3833         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3834                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3835         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3836                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3837   } else {
3838     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3839     // ELF, the only valid one on Darwin.
3840     SDValue Hi =
3841         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3842                                   CP->getOffset(), AArch64II::MO_PAGE);
3843     SDValue Lo = DAG.getTargetConstantPool(
3844         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3845         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3846
3847     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3848     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3849   }
3850 }
3851
3852 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3853                                                SelectionDAG &DAG) const {
3854   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3855   EVT PtrVT = getPointerTy();
3856   SDLoc DL(Op);
3857   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3858       !Subtarget->isTargetMachO()) {
3859     const unsigned char MO_NC = AArch64II::MO_NC;
3860     return DAG.getNode(
3861         AArch64ISD::WrapperLarge, DL, PtrVT,
3862         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3863         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3864         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3865         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3866   } else {
3867     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3868     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3869                                                              AArch64II::MO_NC);
3870     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3871     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3872   }
3873 }
3874
3875 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3876                                                  SelectionDAG &DAG) const {
3877   AArch64FunctionInfo *FuncInfo =
3878       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3879
3880   SDLoc DL(Op);
3881   SDValue FR =
3882       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3883   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3884   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3885                       MachinePointerInfo(SV), false, false, 0);
3886 }
3887
3888 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3889                                                 SelectionDAG &DAG) const {
3890   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3891   // Standard, section B.3.
3892   MachineFunction &MF = DAG.getMachineFunction();
3893   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3894   SDLoc DL(Op);
3895
3896   SDValue Chain = Op.getOperand(0);
3897   SDValue VAList = Op.getOperand(1);
3898   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3899   SmallVector<SDValue, 4> MemOps;
3900
3901   // void *__stack at offset 0
3902   SDValue Stack =
3903       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3904   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3905                                 MachinePointerInfo(SV), false, false, 8));
3906
3907   // void *__gr_top at offset 8
3908   int GPRSize = FuncInfo->getVarArgsGPRSize();
3909   if (GPRSize > 0) {
3910     SDValue GRTop, GRTopAddr;
3911
3912     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3913                             DAG.getConstant(8, getPointerTy()));
3914
3915     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3916     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3917                         DAG.getConstant(GPRSize, getPointerTy()));
3918
3919     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3920                                   MachinePointerInfo(SV, 8), false, false, 8));
3921   }
3922
3923   // void *__vr_top at offset 16
3924   int FPRSize = FuncInfo->getVarArgsFPRSize();
3925   if (FPRSize > 0) {
3926     SDValue VRTop, VRTopAddr;
3927     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3928                             DAG.getConstant(16, getPointerTy()));
3929
3930     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3931     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3932                         DAG.getConstant(FPRSize, getPointerTy()));
3933
3934     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3935                                   MachinePointerInfo(SV, 16), false, false, 8));
3936   }
3937
3938   // int __gr_offs at offset 24
3939   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3940                                    DAG.getConstant(24, getPointerTy()));
3941   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3942                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3943                                 false, 4));
3944
3945   // int __vr_offs at offset 28
3946   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3947                                    DAG.getConstant(28, getPointerTy()));
3948   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3949                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3950                                 false, 4));
3951
3952   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3953 }
3954
3955 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3956                                             SelectionDAG &DAG) const {
3957   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3958                                      : LowerAAPCS_VASTART(Op, DAG);
3959 }
3960
3961 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3962                                            SelectionDAG &DAG) const {
3963   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3964   // pointer.
3965   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3966   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3967   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3968
3969   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3970                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3971                        8, false, false, MachinePointerInfo(DestSV),
3972                        MachinePointerInfo(SrcSV));
3973 }
3974
3975 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3976   assert(Subtarget->isTargetDarwin() &&
3977          "automatic va_arg instruction only works on Darwin");
3978
3979   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3980   EVT VT = Op.getValueType();
3981   SDLoc DL(Op);
3982   SDValue Chain = Op.getOperand(0);
3983   SDValue Addr = Op.getOperand(1);
3984   unsigned Align = Op.getConstantOperandVal(3);
3985
3986   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3987                                MachinePointerInfo(V), false, false, false, 0);
3988   Chain = VAList.getValue(1);
3989
3990   if (Align > 8) {
3991     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3992     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3993                          DAG.getConstant(Align - 1, getPointerTy()));
3994     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3995                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3996   }
3997
3998   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3999   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4000
4001   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4002   // up to 64 bits.  At the very least, we have to increase the striding of the
4003   // vaargs list to match this, and for FP values we need to introduce
4004   // FP_ROUND nodes as well.
4005   if (VT.isInteger() && !VT.isVector())
4006     ArgSize = 8;
4007   bool NeedFPTrunc = false;
4008   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4009     ArgSize = 8;
4010     NeedFPTrunc = true;
4011   }
4012
4013   // Increment the pointer, VAList, to the next vaarg
4014   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4015                                DAG.getConstant(ArgSize, getPointerTy()));
4016   // Store the incremented VAList to the legalized pointer
4017   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4018                                  false, false, 0);
4019
4020   // Load the actual argument out of the pointer VAList
4021   if (NeedFPTrunc) {
4022     // Load the value as an f64.
4023     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4024                                  MachinePointerInfo(), false, false, false, 0);
4025     // Round the value down to an f32.
4026     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4027                                    DAG.getIntPtrConstant(1));
4028     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4029     // Merge the rounded value with the chain output of the load.
4030     return DAG.getMergeValues(Ops, DL);
4031   }
4032
4033   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4034                      false, false, 0);
4035 }
4036
4037 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4038                                               SelectionDAG &DAG) const {
4039   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4040   MFI->setFrameAddressIsTaken(true);
4041
4042   EVT VT = Op.getValueType();
4043   SDLoc DL(Op);
4044   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4045   SDValue FrameAddr =
4046       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4047   while (Depth--)
4048     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4049                             MachinePointerInfo(), false, false, false, 0);
4050   return FrameAddr;
4051 }
4052
4053 // FIXME? Maybe this could be a TableGen attribute on some registers and
4054 // this table could be generated automatically from RegInfo.
4055 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4056                                                   EVT VT) const {
4057   unsigned Reg = StringSwitch<unsigned>(RegName)
4058                        .Case("sp", AArch64::SP)
4059                        .Default(0);
4060   if (Reg)
4061     return Reg;
4062   report_fatal_error("Invalid register name global variable");
4063 }
4064
4065 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4066                                                SelectionDAG &DAG) const {
4067   MachineFunction &MF = DAG.getMachineFunction();
4068   MachineFrameInfo *MFI = MF.getFrameInfo();
4069   MFI->setReturnAddressIsTaken(true);
4070
4071   EVT VT = Op.getValueType();
4072   SDLoc DL(Op);
4073   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4074   if (Depth) {
4075     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4076     SDValue Offset = DAG.getConstant(8, getPointerTy());
4077     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4078                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4079                        MachinePointerInfo(), false, false, false, 0);
4080   }
4081
4082   // Return LR, which contains the return address. Mark it an implicit live-in.
4083   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4084   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4085 }
4086
4087 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4088 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4089 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4090                                                     SelectionDAG &DAG) const {
4091   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4092   EVT VT = Op.getValueType();
4093   unsigned VTBits = VT.getSizeInBits();
4094   SDLoc dl(Op);
4095   SDValue ShOpLo = Op.getOperand(0);
4096   SDValue ShOpHi = Op.getOperand(1);
4097   SDValue ShAmt = Op.getOperand(2);
4098   SDValue ARMcc;
4099   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4100
4101   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4102
4103   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4104                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4105   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4106   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4107                                    DAG.getConstant(VTBits, MVT::i64));
4108   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4109
4110   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4111                                ISD::SETGE, dl, DAG);
4112   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4113
4114   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4115   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4116   SDValue Lo =
4117       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4118
4119   // AArch64 shifts larger than the register width are wrapped rather than
4120   // clamped, so we can't just emit "hi >> x".
4121   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4122   SDValue TrueValHi = Opc == ISD::SRA
4123                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4124                                         DAG.getConstant(VTBits - 1, MVT::i64))
4125                           : DAG.getConstant(0, VT);
4126   SDValue Hi =
4127       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4128
4129   SDValue Ops[2] = { Lo, Hi };
4130   return DAG.getMergeValues(Ops, dl);
4131 }
4132
4133 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4134 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4135 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4136                                                  SelectionDAG &DAG) const {
4137   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4138   EVT VT = Op.getValueType();
4139   unsigned VTBits = VT.getSizeInBits();
4140   SDLoc dl(Op);
4141   SDValue ShOpLo = Op.getOperand(0);
4142   SDValue ShOpHi = Op.getOperand(1);
4143   SDValue ShAmt = Op.getOperand(2);
4144   SDValue ARMcc;
4145
4146   assert(Op.getOpcode() == ISD::SHL_PARTS);
4147   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4148                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4149   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4150   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4151                                    DAG.getConstant(VTBits, MVT::i64));
4152   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4153   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4154
4155   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4156
4157   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4158                                ISD::SETGE, dl, DAG);
4159   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4160   SDValue Hi =
4161       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4162
4163   // AArch64 shifts of larger than register sizes are wrapped rather than
4164   // clamped, so we can't just emit "lo << a" if a is too big.
4165   SDValue TrueValLo = DAG.getConstant(0, VT);
4166   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4167   SDValue Lo =
4168       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4169
4170   SDValue Ops[2] = { Lo, Hi };
4171   return DAG.getMergeValues(Ops, dl);
4172 }
4173
4174 bool AArch64TargetLowering::isOffsetFoldingLegal(
4175     const GlobalAddressSDNode *GA) const {
4176   // The AArch64 target doesn't support folding offsets into global addresses.
4177   return false;
4178 }
4179
4180 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4181   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4182   // FIXME: We should be able to handle f128 as well with a clever lowering.
4183   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4184     return true;
4185
4186   if (VT == MVT::f64)
4187     return AArch64_AM::getFP64Imm(Imm) != -1;
4188   else if (VT == MVT::f32)
4189     return AArch64_AM::getFP32Imm(Imm) != -1;
4190   return false;
4191 }
4192
4193 //===----------------------------------------------------------------------===//
4194 //                          AArch64 Optimization Hooks
4195 //===----------------------------------------------------------------------===//
4196
4197 //===----------------------------------------------------------------------===//
4198 //                          AArch64 Inline Assembly Support
4199 //===----------------------------------------------------------------------===//
4200
4201 // Table of Constraints
4202 // TODO: This is the current set of constraints supported by ARM for the
4203 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4204 //
4205 // r - A general register
4206 // w - An FP/SIMD register of some size in the range v0-v31
4207 // x - An FP/SIMD register of some size in the range v0-v15
4208 // I - Constant that can be used with an ADD instruction
4209 // J - Constant that can be used with a SUB instruction
4210 // K - Constant that can be used with a 32-bit logical instruction
4211 // L - Constant that can be used with a 64-bit logical instruction
4212 // M - Constant that can be used as a 32-bit MOV immediate
4213 // N - Constant that can be used as a 64-bit MOV immediate
4214 // Q - A memory reference with base register and no offset
4215 // S - A symbolic address
4216 // Y - Floating point constant zero
4217 // Z - Integer constant zero
4218 //
4219 //   Note that general register operands will be output using their 64-bit x
4220 // register name, whatever the size of the variable, unless the asm operand
4221 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4222 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4223 // %q modifier.
4224
4225 /// getConstraintType - Given a constraint letter, return the type of
4226 /// constraint it is for this target.
4227 AArch64TargetLowering::ConstraintType
4228 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4229   if (Constraint.size() == 1) {
4230     switch (Constraint[0]) {
4231     default:
4232       break;
4233     case 'z':
4234       return C_Other;
4235     case 'x':
4236     case 'w':
4237       return C_RegisterClass;
4238     // An address with a single base register. Due to the way we
4239     // currently handle addresses it is the same as 'r'.
4240     case 'Q':
4241       return C_Memory;
4242     }
4243   }
4244   return TargetLowering::getConstraintType(Constraint);
4245 }
4246
4247 /// Examine constraint type and operand type and determine a weight value.
4248 /// This object must already have been set up with the operand type
4249 /// and the current alternative constraint selected.
4250 TargetLowering::ConstraintWeight
4251 AArch64TargetLowering::getSingleConstraintMatchWeight(
4252     AsmOperandInfo &info, const char *constraint) const {
4253   ConstraintWeight weight = CW_Invalid;
4254   Value *CallOperandVal = info.CallOperandVal;
4255   // If we don't have a value, we can't do a match,
4256   // but allow it at the lowest weight.
4257   if (!CallOperandVal)
4258     return CW_Default;
4259   Type *type = CallOperandVal->getType();
4260   // Look at the constraint type.
4261   switch (*constraint) {
4262   default:
4263     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4264     break;
4265   case 'x':
4266   case 'w':
4267     if (type->isFloatingPointTy() || type->isVectorTy())
4268       weight = CW_Register;
4269     break;
4270   case 'z':
4271     weight = CW_Constant;
4272     break;
4273   }
4274   return weight;
4275 }
4276
4277 std::pair<unsigned, const TargetRegisterClass *>
4278 AArch64TargetLowering::getRegForInlineAsmConstraint(
4279     const std::string &Constraint, MVT VT) const {
4280   if (Constraint.size() == 1) {
4281     switch (Constraint[0]) {
4282     case 'r':
4283       if (VT.getSizeInBits() == 64)
4284         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4285       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4286     case 'w':
4287       if (VT == MVT::f32)
4288         return std::make_pair(0U, &AArch64::FPR32RegClass);
4289       if (VT.getSizeInBits() == 64)
4290         return std::make_pair(0U, &AArch64::FPR64RegClass);
4291       if (VT.getSizeInBits() == 128)
4292         return std::make_pair(0U, &AArch64::FPR128RegClass);
4293       break;
4294     // The instructions that this constraint is designed for can
4295     // only take 128-bit registers so just use that regclass.
4296     case 'x':
4297       if (VT.getSizeInBits() == 128)
4298         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4299       break;
4300     }
4301   }
4302   if (StringRef("{cc}").equals_lower(Constraint))
4303     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4304
4305   // Use the default implementation in TargetLowering to convert the register
4306   // constraint into a member of a register class.
4307   std::pair<unsigned, const TargetRegisterClass *> Res;
4308   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4309
4310   // Not found as a standard register?
4311   if (!Res.second) {
4312     unsigned Size = Constraint.size();
4313     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4314         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4315       const std::string Reg =
4316           std::string(&Constraint[2], &Constraint[Size - 1]);
4317       int RegNo = atoi(Reg.c_str());
4318       if (RegNo >= 0 && RegNo <= 31) {
4319         // v0 - v31 are aliases of q0 - q31.
4320         // By default we'll emit v0-v31 for this unless there's a modifier where
4321         // we'll emit the correct register as well.
4322         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4323         Res.second = &AArch64::FPR128RegClass;
4324       }
4325     }
4326   }
4327
4328   return Res;
4329 }
4330
4331 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4332 /// vector.  If it is invalid, don't add anything to Ops.
4333 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4334     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4335     SelectionDAG &DAG) const {
4336   SDValue Result;
4337
4338   // Currently only support length 1 constraints.
4339   if (Constraint.length() != 1)
4340     return;
4341
4342   char ConstraintLetter = Constraint[0];
4343   switch (ConstraintLetter) {
4344   default:
4345     break;
4346
4347   // This set of constraints deal with valid constants for various instructions.
4348   // Validate and return a target constant for them if we can.
4349   case 'z': {
4350     // 'z' maps to xzr or wzr so it needs an input of 0.
4351     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4352     if (!C || C->getZExtValue() != 0)
4353       return;
4354
4355     if (Op.getValueType() == MVT::i64)
4356       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4357     else
4358       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4359     break;
4360   }
4361
4362   case 'I':
4363   case 'J':
4364   case 'K':
4365   case 'L':
4366   case 'M':
4367   case 'N':
4368     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4369     if (!C)
4370       return;
4371
4372     // Grab the value and do some validation.
4373     uint64_t CVal = C->getZExtValue();
4374     switch (ConstraintLetter) {
4375     // The I constraint applies only to simple ADD or SUB immediate operands:
4376     // i.e. 0 to 4095 with optional shift by 12
4377     // The J constraint applies only to ADD or SUB immediates that would be
4378     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4379     // instruction [or vice versa], in other words -1 to -4095 with optional
4380     // left shift by 12.
4381     case 'I':
4382       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4383         break;
4384       return;
4385     case 'J': {
4386       uint64_t NVal = -C->getSExtValue();
4387       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4388         CVal = C->getSExtValue();
4389         break;
4390       }
4391       return;
4392     }
4393     // The K and L constraints apply *only* to logical immediates, including
4394     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4395     // been removed and MOV should be used). So these constraints have to
4396     // distinguish between bit patterns that are valid 32-bit or 64-bit
4397     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4398     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4399     // versa.
4400     case 'K':
4401       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4402         break;
4403       return;
4404     case 'L':
4405       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4406         break;
4407       return;
4408     // The M and N constraints are a superset of K and L respectively, for use
4409     // with the MOV (immediate) alias. As well as the logical immediates they
4410     // also match 32 or 64-bit immediates that can be loaded either using a
4411     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4412     // (M) or 64-bit 0x1234000000000000 (N) etc.
4413     // As a note some of this code is liberally stolen from the asm parser.
4414     case 'M': {
4415       if (!isUInt<32>(CVal))
4416         return;
4417       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4418         break;
4419       if ((CVal & 0xFFFF) == CVal)
4420         break;
4421       if ((CVal & 0xFFFF0000ULL) == CVal)
4422         break;
4423       uint64_t NCVal = ~(uint32_t)CVal;
4424       if ((NCVal & 0xFFFFULL) == NCVal)
4425         break;
4426       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4427         break;
4428       return;
4429     }
4430     case 'N': {
4431       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4432         break;
4433       if ((CVal & 0xFFFFULL) == CVal)
4434         break;
4435       if ((CVal & 0xFFFF0000ULL) == CVal)
4436         break;
4437       if ((CVal & 0xFFFF00000000ULL) == CVal)
4438         break;
4439       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4440         break;
4441       uint64_t NCVal = ~CVal;
4442       if ((NCVal & 0xFFFFULL) == NCVal)
4443         break;
4444       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4445         break;
4446       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4447         break;
4448       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4449         break;
4450       return;
4451     }
4452     default:
4453       return;
4454     }
4455
4456     // All assembler immediates are 64-bit integers.
4457     Result = DAG.getTargetConstant(CVal, MVT::i64);
4458     break;
4459   }
4460
4461   if (Result.getNode()) {
4462     Ops.push_back(Result);
4463     return;
4464   }
4465
4466   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4467 }
4468
4469 //===----------------------------------------------------------------------===//
4470 //                     AArch64 Advanced SIMD Support
4471 //===----------------------------------------------------------------------===//
4472
4473 /// WidenVector - Given a value in the V64 register class, produce the
4474 /// equivalent value in the V128 register class.
4475 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4476   EVT VT = V64Reg.getValueType();
4477   unsigned NarrowSize = VT.getVectorNumElements();
4478   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4479   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4480   SDLoc DL(V64Reg);
4481
4482   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4483                      V64Reg, DAG.getConstant(0, MVT::i32));
4484 }
4485
4486 /// getExtFactor - Determine the adjustment factor for the position when
4487 /// generating an "extract from vector registers" instruction.
4488 static unsigned getExtFactor(SDValue &V) {
4489   EVT EltType = V.getValueType().getVectorElementType();
4490   return EltType.getSizeInBits() / 8;
4491 }
4492
4493 /// NarrowVector - Given a value in the V128 register class, produce the
4494 /// equivalent value in the V64 register class.
4495 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4496   EVT VT = V128Reg.getValueType();
4497   unsigned WideSize = VT.getVectorNumElements();
4498   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4499   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4500   SDLoc DL(V128Reg);
4501
4502   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4503 }
4504
4505 // Gather data to see if the operation can be modelled as a
4506 // shuffle in combination with VEXTs.
4507 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4508                                                   SelectionDAG &DAG) const {
4509   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4510   SDLoc dl(Op);
4511   EVT VT = Op.getValueType();
4512   unsigned NumElts = VT.getVectorNumElements();
4513
4514   struct ShuffleSourceInfo {
4515     SDValue Vec;
4516     unsigned MinElt;
4517     unsigned MaxElt;
4518
4519     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4520     // be compatible with the shuffle we intend to construct. As a result
4521     // ShuffleVec will be some sliding window into the original Vec.
4522     SDValue ShuffleVec;
4523
4524     // Code should guarantee that element i in Vec starts at element "WindowBase
4525     // + i * WindowScale in ShuffleVec".
4526     int WindowBase;
4527     int WindowScale;
4528
4529     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4530     ShuffleSourceInfo(SDValue Vec)
4531         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4532           WindowScale(1) {}
4533   };
4534
4535   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4536   // node.
4537   SmallVector<ShuffleSourceInfo, 2> Sources;
4538   for (unsigned i = 0; i < NumElts; ++i) {
4539     SDValue V = Op.getOperand(i);
4540     if (V.getOpcode() == ISD::UNDEF)
4541       continue;
4542     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4543       // A shuffle can only come from building a vector from various
4544       // elements of other vectors.
4545       return SDValue();
4546     }
4547
4548     // Add this element source to the list if it's not already there.
4549     SDValue SourceVec = V.getOperand(0);
4550     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4551     if (Source == Sources.end())
4552       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4553
4554     // Update the minimum and maximum lane number seen.
4555     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4556     Source->MinElt = std::min(Source->MinElt, EltNo);
4557     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4558   }
4559
4560   // Currently only do something sane when at most two source vectors
4561   // are involved.
4562   if (Sources.size() > 2)
4563     return SDValue();
4564
4565   // Find out the smallest element size among result and two sources, and use
4566   // it as element size to build the shuffle_vector.
4567   EVT SmallestEltTy = VT.getVectorElementType();
4568   for (auto &Source : Sources) {
4569     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4570     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4571       SmallestEltTy = SrcEltTy;
4572     }
4573   }
4574   unsigned ResMultiplier =
4575       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4576   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4577   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4578
4579   // If the source vector is too wide or too narrow, we may nevertheless be able
4580   // to construct a compatible shuffle either by concatenating it with UNDEF or
4581   // extracting a suitable range of elements.
4582   for (auto &Src : Sources) {
4583     EVT SrcVT = Src.ShuffleVec.getValueType();
4584
4585     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4586       continue;
4587
4588     // This stage of the search produces a source with the same element type as
4589     // the original, but with a total width matching the BUILD_VECTOR output.
4590     EVT EltVT = SrcVT.getVectorElementType();
4591     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4592     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4593
4594     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4595       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4596       // We can pad out the smaller vector for free, so if it's part of a
4597       // shuffle...
4598       Src.ShuffleVec =
4599           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4600                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4601       continue;
4602     }
4603
4604     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4605
4606     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4607       // Span too large for a VEXT to cope
4608       return SDValue();
4609     }
4610
4611     if (Src.MinElt >= NumSrcElts) {
4612       // The extraction can just take the second half
4613       Src.ShuffleVec =
4614           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4615                       DAG.getIntPtrConstant(NumSrcElts));
4616       Src.WindowBase = -NumSrcElts;
4617     } else if (Src.MaxElt < NumSrcElts) {
4618       // The extraction can just take the first half
4619       Src.ShuffleVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4620                                    Src.ShuffleVec, DAG.getIntPtrConstant(0));
4621     } else {
4622       // An actual VEXT is needed
4623       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4624                                      Src.ShuffleVec, DAG.getIntPtrConstant(0));
4625       SDValue VEXTSrc2 =
4626           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4627                       DAG.getIntPtrConstant(NumSrcElts));
4628       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4629
4630       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4631                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4632       Src.WindowBase = -Src.MinElt;
4633     }
4634   }
4635
4636   // Another possible incompatibility occurs from the vector element types. We
4637   // can fix this by bitcasting the source vectors to the same type we intend
4638   // for the shuffle.
4639   for (auto &Src : Sources) {
4640     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4641     if (SrcEltTy == SmallestEltTy)
4642       continue;
4643     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4644     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4645     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4646     Src.WindowBase *= Src.WindowScale;
4647   }
4648
4649   // Final sanity check before we try to actually produce a shuffle.
4650   DEBUG(
4651     for (auto Src : Sources)
4652       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4653   );
4654
4655   // The stars all align, our next step is to produce the mask for the shuffle.
4656   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4657   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4658   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4659     SDValue Entry = Op.getOperand(i);
4660     if (Entry.getOpcode() == ISD::UNDEF)
4661       continue;
4662
4663     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4664     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4665
4666     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4667     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4668     // segment.
4669     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4670     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4671                                VT.getVectorElementType().getSizeInBits());
4672     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4673
4674     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4675     // starting at the appropriate offset.
4676     int *LaneMask = &Mask[i * ResMultiplier];
4677
4678     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4679     ExtractBase += NumElts * (Src - Sources.begin());
4680     for (int j = 0; j < LanesDefined; ++j)
4681       LaneMask[j] = ExtractBase + j;
4682   }
4683
4684   // Final check before we try to produce nonsense...
4685   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4686     return SDValue();
4687
4688   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4689   for (unsigned i = 0; i < Sources.size(); ++i)
4690     ShuffleOps[i] = Sources[i].ShuffleVec;
4691
4692   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4693                                          ShuffleOps[1], &Mask[0]);
4694   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4695 }
4696
4697 // check if an EXT instruction can handle the shuffle mask when the
4698 // vector sources of the shuffle are the same.
4699 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4700   unsigned NumElts = VT.getVectorNumElements();
4701
4702   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4703   if (M[0] < 0)
4704     return false;
4705
4706   Imm = M[0];
4707
4708   // If this is a VEXT shuffle, the immediate value is the index of the first
4709   // element.  The other shuffle indices must be the successive elements after
4710   // the first one.
4711   unsigned ExpectedElt = Imm;
4712   for (unsigned i = 1; i < NumElts; ++i) {
4713     // Increment the expected index.  If it wraps around, just follow it
4714     // back to index zero and keep going.
4715     ++ExpectedElt;
4716     if (ExpectedElt == NumElts)
4717       ExpectedElt = 0;
4718
4719     if (M[i] < 0)
4720       continue; // ignore UNDEF indices
4721     if (ExpectedElt != static_cast<unsigned>(M[i]))
4722       return false;
4723   }
4724
4725   return true;
4726 }
4727
4728 // check if an EXT instruction can handle the shuffle mask when the
4729 // vector sources of the shuffle are different.
4730 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4731                       unsigned &Imm) {
4732   // Look for the first non-undef element.
4733   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4734       [](int Elt) {return Elt >= 0;});
4735
4736   // Benefit form APInt to handle overflow when calculating expected element.
4737   unsigned NumElts = VT.getVectorNumElements();
4738   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4739   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4740   // The following shuffle indices must be the successive elements after the
4741   // first real element.
4742   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4743       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4744   if (FirstWrongElt != M.end())
4745     return false;
4746
4747   // The index of an EXT is the first element if it is not UNDEF.
4748   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4749   // value of the first element.  E.g.
4750   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4751   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4752   // ExpectedElt is the last mask index plus 1.
4753   Imm = ExpectedElt.getZExtValue();
4754
4755   // There are two difference cases requiring to reverse input vectors.
4756   // For example, for vector <4 x i32> we have the following cases,
4757   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4758   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4759   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4760   // to reverse two input vectors.
4761   if (Imm < NumElts)
4762     ReverseEXT = true;
4763   else
4764     Imm -= NumElts;
4765
4766   return true;
4767 }
4768
4769 /// isREVMask - Check if a vector shuffle corresponds to a REV
4770 /// instruction with the specified blocksize.  (The order of the elements
4771 /// within each block of the vector is reversed.)
4772 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4773   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4774          "Only possible block sizes for REV are: 16, 32, 64");
4775
4776   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4777   if (EltSz == 64)
4778     return false;
4779
4780   unsigned NumElts = VT.getVectorNumElements();
4781   unsigned BlockElts = M[0] + 1;
4782   // If the first shuffle index is UNDEF, be optimistic.
4783   if (M[0] < 0)
4784     BlockElts = BlockSize / EltSz;
4785
4786   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4787     return false;
4788
4789   for (unsigned i = 0; i < NumElts; ++i) {
4790     if (M[i] < 0)
4791       continue; // ignore UNDEF indices
4792     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4793       return false;
4794   }
4795
4796   return true;
4797 }
4798
4799 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4800   unsigned NumElts = VT.getVectorNumElements();
4801   WhichResult = (M[0] == 0 ? 0 : 1);
4802   unsigned Idx = WhichResult * NumElts / 2;
4803   for (unsigned i = 0; i != NumElts; i += 2) {
4804     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4805         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4806       return false;
4807     Idx += 1;
4808   }
4809
4810   return true;
4811 }
4812
4813 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4814   unsigned NumElts = VT.getVectorNumElements();
4815   WhichResult = (M[0] == 0 ? 0 : 1);
4816   for (unsigned i = 0; i != NumElts; ++i) {
4817     if (M[i] < 0)
4818       continue; // ignore UNDEF indices
4819     if ((unsigned)M[i] != 2 * i + WhichResult)
4820       return false;
4821   }
4822
4823   return true;
4824 }
4825
4826 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4827   unsigned NumElts = VT.getVectorNumElements();
4828   WhichResult = (M[0] == 0 ? 0 : 1);
4829   for (unsigned i = 0; i < NumElts; i += 2) {
4830     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4831         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4832       return false;
4833   }
4834   return true;
4835 }
4836
4837 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4838 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4839 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4840 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4841   unsigned NumElts = VT.getVectorNumElements();
4842   WhichResult = (M[0] == 0 ? 0 : 1);
4843   unsigned Idx = WhichResult * NumElts / 2;
4844   for (unsigned i = 0; i != NumElts; i += 2) {
4845     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4846         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4847       return false;
4848     Idx += 1;
4849   }
4850
4851   return true;
4852 }
4853
4854 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4855 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4856 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4857 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4858   unsigned Half = VT.getVectorNumElements() / 2;
4859   WhichResult = (M[0] == 0 ? 0 : 1);
4860   for (unsigned j = 0; j != 2; ++j) {
4861     unsigned Idx = WhichResult;
4862     for (unsigned i = 0; i != Half; ++i) {
4863       int MIdx = M[i + j * Half];
4864       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4865         return false;
4866       Idx += 2;
4867     }
4868   }
4869
4870   return true;
4871 }
4872
4873 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4874 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4875 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4876 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4877   unsigned NumElts = VT.getVectorNumElements();
4878   WhichResult = (M[0] == 0 ? 0 : 1);
4879   for (unsigned i = 0; i < NumElts; i += 2) {
4880     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4881         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4882       return false;
4883   }
4884   return true;
4885 }
4886
4887 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4888                       bool &DstIsLeft, int &Anomaly) {
4889   if (M.size() != static_cast<size_t>(NumInputElements))
4890     return false;
4891
4892   int NumLHSMatch = 0, NumRHSMatch = 0;
4893   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4894
4895   for (int i = 0; i < NumInputElements; ++i) {
4896     if (M[i] == -1) {
4897       ++NumLHSMatch;
4898       ++NumRHSMatch;
4899       continue;
4900     }
4901
4902     if (M[i] == i)
4903       ++NumLHSMatch;
4904     else
4905       LastLHSMismatch = i;
4906
4907     if (M[i] == i + NumInputElements)
4908       ++NumRHSMatch;
4909     else
4910       LastRHSMismatch = i;
4911   }
4912
4913   if (NumLHSMatch == NumInputElements - 1) {
4914     DstIsLeft = true;
4915     Anomaly = LastLHSMismatch;
4916     return true;
4917   } else if (NumRHSMatch == NumInputElements - 1) {
4918     DstIsLeft = false;
4919     Anomaly = LastRHSMismatch;
4920     return true;
4921   }
4922
4923   return false;
4924 }
4925
4926 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4927   if (VT.getSizeInBits() != 128)
4928     return false;
4929
4930   unsigned NumElts = VT.getVectorNumElements();
4931
4932   for (int I = 0, E = NumElts / 2; I != E; I++) {
4933     if (Mask[I] != I)
4934       return false;
4935   }
4936
4937   int Offset = NumElts / 2;
4938   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4939     if (Mask[I] != I + SplitLHS * Offset)
4940       return false;
4941   }
4942
4943   return true;
4944 }
4945
4946 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4947   SDLoc DL(Op);
4948   EVT VT = Op.getValueType();
4949   SDValue V0 = Op.getOperand(0);
4950   SDValue V1 = Op.getOperand(1);
4951   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4952
4953   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4954       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4955     return SDValue();
4956
4957   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4958
4959   if (!isConcatMask(Mask, VT, SplitV0))
4960     return SDValue();
4961
4962   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4963                                 VT.getVectorNumElements() / 2);
4964   if (SplitV0) {
4965     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4966                      DAG.getConstant(0, MVT::i64));
4967   }
4968   if (V1.getValueType().getSizeInBits() == 128) {
4969     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4970                      DAG.getConstant(0, MVT::i64));
4971   }
4972   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4973 }
4974
4975 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4976 /// the specified operations to build the shuffle.
4977 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4978                                       SDValue RHS, SelectionDAG &DAG,
4979                                       SDLoc dl) {
4980   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4981   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4982   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4983
4984   enum {
4985     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4986     OP_VREV,
4987     OP_VDUP0,
4988     OP_VDUP1,
4989     OP_VDUP2,
4990     OP_VDUP3,
4991     OP_VEXT1,
4992     OP_VEXT2,
4993     OP_VEXT3,
4994     OP_VUZPL, // VUZP, left result
4995     OP_VUZPR, // VUZP, right result
4996     OP_VZIPL, // VZIP, left result
4997     OP_VZIPR, // VZIP, right result
4998     OP_VTRNL, // VTRN, left result
4999     OP_VTRNR  // VTRN, right result
5000   };
5001
5002   if (OpNum == OP_COPY) {
5003     if (LHSID == (1 * 9 + 2) * 9 + 3)
5004       return LHS;
5005     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5006     return RHS;
5007   }
5008
5009   SDValue OpLHS, OpRHS;
5010   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5011   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5012   EVT VT = OpLHS.getValueType();
5013
5014   switch (OpNum) {
5015   default:
5016     llvm_unreachable("Unknown shuffle opcode!");
5017   case OP_VREV:
5018     // VREV divides the vector in half and swaps within the half.
5019     if (VT.getVectorElementType() == MVT::i32 ||
5020         VT.getVectorElementType() == MVT::f32)
5021       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5022     // vrev <4 x i16> -> REV32
5023     if (VT.getVectorElementType() == MVT::i16 ||
5024         VT.getVectorElementType() == MVT::f16)
5025       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5026     // vrev <4 x i8> -> REV16
5027     assert(VT.getVectorElementType() == MVT::i8);
5028     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5029   case OP_VDUP0:
5030   case OP_VDUP1:
5031   case OP_VDUP2:
5032   case OP_VDUP3: {
5033     EVT EltTy = VT.getVectorElementType();
5034     unsigned Opcode;
5035     if (EltTy == MVT::i8)
5036       Opcode = AArch64ISD::DUPLANE8;
5037     else if (EltTy == MVT::i16)
5038       Opcode = AArch64ISD::DUPLANE16;
5039     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5040       Opcode = AArch64ISD::DUPLANE32;
5041     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5042       Opcode = AArch64ISD::DUPLANE64;
5043     else
5044       llvm_unreachable("Invalid vector element type?");
5045
5046     if (VT.getSizeInBits() == 64)
5047       OpLHS = WidenVector(OpLHS, DAG);
5048     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5049     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5050   }
5051   case OP_VEXT1:
5052   case OP_VEXT2:
5053   case OP_VEXT3: {
5054     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5055     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5056                        DAG.getConstant(Imm, MVT::i32));
5057   }
5058   case OP_VUZPL:
5059     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5060                        OpRHS);
5061   case OP_VUZPR:
5062     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5063                        OpRHS);
5064   case OP_VZIPL:
5065     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5066                        OpRHS);
5067   case OP_VZIPR:
5068     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5069                        OpRHS);
5070   case OP_VTRNL:
5071     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5072                        OpRHS);
5073   case OP_VTRNR:
5074     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   }
5077 }
5078
5079 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5080                            SelectionDAG &DAG) {
5081   // Check to see if we can use the TBL instruction.
5082   SDValue V1 = Op.getOperand(0);
5083   SDValue V2 = Op.getOperand(1);
5084   SDLoc DL(Op);
5085
5086   EVT EltVT = Op.getValueType().getVectorElementType();
5087   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5088
5089   SmallVector<SDValue, 8> TBLMask;
5090   for (int Val : ShuffleMask) {
5091     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5092       unsigned Offset = Byte + Val * BytesPerElt;
5093       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5094     }
5095   }
5096
5097   MVT IndexVT = MVT::v8i8;
5098   unsigned IndexLen = 8;
5099   if (Op.getValueType().getSizeInBits() == 128) {
5100     IndexVT = MVT::v16i8;
5101     IndexLen = 16;
5102   }
5103
5104   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5105   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5106
5107   SDValue Shuffle;
5108   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5109     if (IndexLen == 8)
5110       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5111     Shuffle = DAG.getNode(
5112         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5113         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5114         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5115                     makeArrayRef(TBLMask.data(), IndexLen)));
5116   } else {
5117     if (IndexLen == 8) {
5118       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5119       Shuffle = DAG.getNode(
5120           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5121           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5122           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5123                       makeArrayRef(TBLMask.data(), IndexLen)));
5124     } else {
5125       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5126       // cannot currently represent the register constraints on the input
5127       // table registers.
5128       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5129       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5130       //                               &TBLMask[0], IndexLen));
5131       Shuffle = DAG.getNode(
5132           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5133           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5134           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5135                       makeArrayRef(TBLMask.data(), IndexLen)));
5136     }
5137   }
5138   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5139 }
5140
5141 static unsigned getDUPLANEOp(EVT EltType) {
5142   if (EltType == MVT::i8)
5143     return AArch64ISD::DUPLANE8;
5144   if (EltType == MVT::i16 || EltType == MVT::f16)
5145     return AArch64ISD::DUPLANE16;
5146   if (EltType == MVT::i32 || EltType == MVT::f32)
5147     return AArch64ISD::DUPLANE32;
5148   if (EltType == MVT::i64 || EltType == MVT::f64)
5149     return AArch64ISD::DUPLANE64;
5150
5151   llvm_unreachable("Invalid vector element type?");
5152 }
5153
5154 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5155                                                    SelectionDAG &DAG) const {
5156   SDLoc dl(Op);
5157   EVT VT = Op.getValueType();
5158
5159   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5160
5161   // Convert shuffles that are directly supported on NEON to target-specific
5162   // DAG nodes, instead of keeping them as shuffles and matching them again
5163   // during code selection.  This is more efficient and avoids the possibility
5164   // of inconsistencies between legalization and selection.
5165   ArrayRef<int> ShuffleMask = SVN->getMask();
5166
5167   SDValue V1 = Op.getOperand(0);
5168   SDValue V2 = Op.getOperand(1);
5169
5170   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5171                                        V1.getValueType().getSimpleVT())) {
5172     int Lane = SVN->getSplatIndex();
5173     // If this is undef splat, generate it via "just" vdup, if possible.
5174     if (Lane == -1)
5175       Lane = 0;
5176
5177     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5178       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5179                          V1.getOperand(0));
5180     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5181     // constant. If so, we can just reference the lane's definition directly.
5182     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5183         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5184       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5185
5186     // Otherwise, duplicate from the lane of the input vector.
5187     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5188
5189     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5190     // to make a vector of the same size as this SHUFFLE. We can ignore the
5191     // extract entirely, and canonicalise the concat using WidenVector.
5192     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5193       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5194       V1 = V1.getOperand(0);
5195     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5196       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5197       Lane -= Idx * VT.getVectorNumElements() / 2;
5198       V1 = WidenVector(V1.getOperand(Idx), DAG);
5199     } else if (VT.getSizeInBits() == 64)
5200       V1 = WidenVector(V1, DAG);
5201
5202     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5203   }
5204
5205   if (isREVMask(ShuffleMask, VT, 64))
5206     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5207   if (isREVMask(ShuffleMask, VT, 32))
5208     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5209   if (isREVMask(ShuffleMask, VT, 16))
5210     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5211
5212   bool ReverseEXT = false;
5213   unsigned Imm;
5214   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5215     if (ReverseEXT)
5216       std::swap(V1, V2);
5217     Imm *= getExtFactor(V1);
5218     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5219                        DAG.getConstant(Imm, MVT::i32));
5220   } else if (V2->getOpcode() == ISD::UNDEF &&
5221              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5222     Imm *= getExtFactor(V1);
5223     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5224                        DAG.getConstant(Imm, MVT::i32));
5225   }
5226
5227   unsigned WhichResult;
5228   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5229     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5230     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5231   }
5232   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5233     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5234     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5235   }
5236   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5237     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5238     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5239   }
5240
5241   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5242     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5243     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5244   }
5245   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5246     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5247     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5248   }
5249   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5250     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5251     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5252   }
5253
5254   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5255   if (Concat.getNode())
5256     return Concat;
5257
5258   bool DstIsLeft;
5259   int Anomaly;
5260   int NumInputElements = V1.getValueType().getVectorNumElements();
5261   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5262     SDValue DstVec = DstIsLeft ? V1 : V2;
5263     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5264
5265     SDValue SrcVec = V1;
5266     int SrcLane = ShuffleMask[Anomaly];
5267     if (SrcLane >= NumInputElements) {
5268       SrcVec = V2;
5269       SrcLane -= VT.getVectorNumElements();
5270     }
5271     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5272
5273     EVT ScalarVT = VT.getVectorElementType();
5274
5275     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5276       ScalarVT = MVT::i32;
5277
5278     return DAG.getNode(
5279         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5280         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5281         DstLaneV);
5282   }
5283
5284   // If the shuffle is not directly supported and it has 4 elements, use
5285   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5286   unsigned NumElts = VT.getVectorNumElements();
5287   if (NumElts == 4) {
5288     unsigned PFIndexes[4];
5289     for (unsigned i = 0; i != 4; ++i) {
5290       if (ShuffleMask[i] < 0)
5291         PFIndexes[i] = 8;
5292       else
5293         PFIndexes[i] = ShuffleMask[i];
5294     }
5295
5296     // Compute the index in the perfect shuffle table.
5297     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5298                             PFIndexes[2] * 9 + PFIndexes[3];
5299     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5300     unsigned Cost = (PFEntry >> 30);
5301
5302     if (Cost <= 4)
5303       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5304   }
5305
5306   return GenerateTBL(Op, ShuffleMask, DAG);
5307 }
5308
5309 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5310                                APInt &UndefBits) {
5311   EVT VT = BVN->getValueType(0);
5312   APInt SplatBits, SplatUndef;
5313   unsigned SplatBitSize;
5314   bool HasAnyUndefs;
5315   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5316     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5317
5318     for (unsigned i = 0; i < NumSplats; ++i) {
5319       CnstBits <<= SplatBitSize;
5320       UndefBits <<= SplatBitSize;
5321       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5322       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5323     }
5324
5325     return true;
5326   }
5327
5328   return false;
5329 }
5330
5331 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5332                                               SelectionDAG &DAG) const {
5333   BuildVectorSDNode *BVN =
5334       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5335   SDValue LHS = Op.getOperand(0);
5336   SDLoc dl(Op);
5337   EVT VT = Op.getValueType();
5338
5339   if (!BVN)
5340     return Op;
5341
5342   APInt CnstBits(VT.getSizeInBits(), 0);
5343   APInt UndefBits(VT.getSizeInBits(), 0);
5344   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5345     // We only have BIC vector immediate instruction, which is and-not.
5346     CnstBits = ~CnstBits;
5347
5348     // We make use of a little bit of goto ickiness in order to avoid having to
5349     // duplicate the immediate matching logic for the undef toggled case.
5350     bool SecondTry = false;
5351   AttemptModImm:
5352
5353     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5354       CnstBits = CnstBits.zextOrTrunc(64);
5355       uint64_t CnstVal = CnstBits.getZExtValue();
5356
5357       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5358         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5359         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5360         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5361                                   DAG.getConstant(CnstVal, MVT::i32),
5362                                   DAG.getConstant(0, MVT::i32));
5363         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5364       }
5365
5366       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5367         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5368         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5369         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5370                                   DAG.getConstant(CnstVal, MVT::i32),
5371                                   DAG.getConstant(8, MVT::i32));
5372         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5373       }
5374
5375       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5376         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5377         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5378         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5379                                   DAG.getConstant(CnstVal, MVT::i32),
5380                                   DAG.getConstant(16, MVT::i32));
5381         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5382       }
5383
5384       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5385         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5386         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5387         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5388                                   DAG.getConstant(CnstVal, MVT::i32),
5389                                   DAG.getConstant(24, MVT::i32));
5390         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5391       }
5392
5393       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5394         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5395         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5396         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5397                                   DAG.getConstant(CnstVal, MVT::i32),
5398                                   DAG.getConstant(0, MVT::i32));
5399         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5400       }
5401
5402       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5403         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5404         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5405         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5406                                   DAG.getConstant(CnstVal, MVT::i32),
5407                                   DAG.getConstant(8, MVT::i32));
5408         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5409       }
5410     }
5411
5412     if (SecondTry)
5413       goto FailedModImm;
5414     SecondTry = true;
5415     CnstBits = ~UndefBits;
5416     goto AttemptModImm;
5417   }
5418
5419 // We can always fall back to a non-immediate AND.
5420 FailedModImm:
5421   return Op;
5422 }
5423
5424 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5425 // consists of only the same constant int value, returned in reference arg
5426 // ConstVal
5427 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5428                                      uint64_t &ConstVal) {
5429   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5430   if (!Bvec)
5431     return false;
5432   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5433   if (!FirstElt)
5434     return false;
5435   EVT VT = Bvec->getValueType(0);
5436   unsigned NumElts = VT.getVectorNumElements();
5437   for (unsigned i = 1; i < NumElts; ++i)
5438     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5439       return false;
5440   ConstVal = FirstElt->getZExtValue();
5441   return true;
5442 }
5443
5444 static unsigned getIntrinsicID(const SDNode *N) {
5445   unsigned Opcode = N->getOpcode();
5446   switch (Opcode) {
5447   default:
5448     return Intrinsic::not_intrinsic;
5449   case ISD::INTRINSIC_WO_CHAIN: {
5450     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5451     if (IID < Intrinsic::num_intrinsics)
5452       return IID;
5453     return Intrinsic::not_intrinsic;
5454   }
5455   }
5456 }
5457
5458 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5459 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5460 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5461 // Also, logical shift right -> sri, with the same structure.
5462 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5463   EVT VT = N->getValueType(0);
5464
5465   if (!VT.isVector())
5466     return SDValue();
5467
5468   SDLoc DL(N);
5469
5470   // Is the first op an AND?
5471   const SDValue And = N->getOperand(0);
5472   if (And.getOpcode() != ISD::AND)
5473     return SDValue();
5474
5475   // Is the second op an shl or lshr?
5476   SDValue Shift = N->getOperand(1);
5477   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5478   // or AArch64ISD::VLSHR vector, #shift
5479   unsigned ShiftOpc = Shift.getOpcode();
5480   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5481     return SDValue();
5482   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5483
5484   // Is the shift amount constant?
5485   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5486   if (!C2node)
5487     return SDValue();
5488
5489   // Is the and mask vector all constant?
5490   uint64_t C1;
5491   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5492     return SDValue();
5493
5494   // Is C1 == ~C2, taking into account how much one can shift elements of a
5495   // particular size?
5496   uint64_t C2 = C2node->getZExtValue();
5497   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5498   if (C2 > ElemSizeInBits)
5499     return SDValue();
5500   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5501   if ((C1 & ElemMask) != (~C2 & ElemMask))
5502     return SDValue();
5503
5504   SDValue X = And.getOperand(0);
5505   SDValue Y = Shift.getOperand(0);
5506
5507   unsigned Intrin =
5508       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5509   SDValue ResultSLI =
5510       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5511                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5512
5513   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5514   DEBUG(N->dump(&DAG));
5515   DEBUG(dbgs() << "into: \n");
5516   DEBUG(ResultSLI->dump(&DAG));
5517
5518   ++NumShiftInserts;
5519   return ResultSLI;
5520 }
5521
5522 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5523                                              SelectionDAG &DAG) const {
5524   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5525   if (EnableAArch64SlrGeneration) {
5526     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5527     if (Res.getNode())
5528       return Res;
5529   }
5530
5531   BuildVectorSDNode *BVN =
5532       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5533   SDValue LHS = Op.getOperand(1);
5534   SDLoc dl(Op);
5535   EVT VT = Op.getValueType();
5536
5537   // OR commutes, so try swapping the operands.
5538   if (!BVN) {
5539     LHS = Op.getOperand(0);
5540     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5541   }
5542   if (!BVN)
5543     return Op;
5544
5545   APInt CnstBits(VT.getSizeInBits(), 0);
5546   APInt UndefBits(VT.getSizeInBits(), 0);
5547   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5548     // We make use of a little bit of goto ickiness in order to avoid having to
5549     // duplicate the immediate matching logic for the undef toggled case.
5550     bool SecondTry = false;
5551   AttemptModImm:
5552
5553     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5554       CnstBits = CnstBits.zextOrTrunc(64);
5555       uint64_t CnstVal = CnstBits.getZExtValue();
5556
5557       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5558         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5559         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5560         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5561                                   DAG.getConstant(CnstVal, MVT::i32),
5562                                   DAG.getConstant(0, MVT::i32));
5563         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5564       }
5565
5566       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5567         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5568         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5569         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5570                                   DAG.getConstant(CnstVal, MVT::i32),
5571                                   DAG.getConstant(8, MVT::i32));
5572         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5573       }
5574
5575       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5576         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5577         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5578         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5579                                   DAG.getConstant(CnstVal, MVT::i32),
5580                                   DAG.getConstant(16, MVT::i32));
5581         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5582       }
5583
5584       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5585         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5586         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5587         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5588                                   DAG.getConstant(CnstVal, MVT::i32),
5589                                   DAG.getConstant(24, MVT::i32));
5590         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5591       }
5592
5593       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5594         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5595         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5596         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5597                                   DAG.getConstant(CnstVal, MVT::i32),
5598                                   DAG.getConstant(0, MVT::i32));
5599         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5600       }
5601
5602       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5603         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5604         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5605         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5606                                   DAG.getConstant(CnstVal, MVT::i32),
5607                                   DAG.getConstant(8, MVT::i32));
5608         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5609       }
5610     }
5611
5612     if (SecondTry)
5613       goto FailedModImm;
5614     SecondTry = true;
5615     CnstBits = UndefBits;
5616     goto AttemptModImm;
5617   }
5618
5619 // We can always fall back to a non-immediate OR.
5620 FailedModImm:
5621   return Op;
5622 }
5623
5624 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5625 // be truncated to fit element width.
5626 static SDValue NormalizeBuildVector(SDValue Op,
5627                                     SelectionDAG &DAG) {
5628   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5629   SDLoc dl(Op);
5630   EVT VT = Op.getValueType();
5631   EVT EltTy= VT.getVectorElementType();
5632
5633   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5634     return Op;
5635
5636   SmallVector<SDValue, 16> Ops;
5637   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5638     SDValue Lane = Op.getOperand(I);
5639     if (Lane.getOpcode() == ISD::Constant) {
5640       APInt LowBits(EltTy.getSizeInBits(),
5641                     cast<ConstantSDNode>(Lane)->getZExtValue());
5642       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5643     }
5644     Ops.push_back(Lane);
5645   }
5646   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5647 }
5648
5649 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5650                                                  SelectionDAG &DAG) const {
5651   SDLoc dl(Op);
5652   EVT VT = Op.getValueType();
5653   Op = NormalizeBuildVector(Op, DAG);
5654   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5655
5656   APInt CnstBits(VT.getSizeInBits(), 0);
5657   APInt UndefBits(VT.getSizeInBits(), 0);
5658   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5659     // We make use of a little bit of goto ickiness in order to avoid having to
5660     // duplicate the immediate matching logic for the undef toggled case.
5661     bool SecondTry = false;
5662   AttemptModImm:
5663
5664     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5665       CnstBits = CnstBits.zextOrTrunc(64);
5666       uint64_t CnstVal = CnstBits.getZExtValue();
5667
5668       // Certain magic vector constants (used to express things like NOT
5669       // and NEG) are passed through unmodified.  This allows codegen patterns
5670       // for these operations to match.  Special-purpose patterns will lower
5671       // these immediates to MOVIs if it proves necessary.
5672       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5673         return Op;
5674
5675       // The many faces of MOVI...
5676       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5677         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5678         if (VT.getSizeInBits() == 128) {
5679           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5680                                     DAG.getConstant(CnstVal, MVT::i32));
5681           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5682         }
5683
5684         // Support the V64 version via subregister insertion.
5685         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5686                                   DAG.getConstant(CnstVal, MVT::i32));
5687         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5688       }
5689
5690       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5691         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5692         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5693         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5694                                   DAG.getConstant(CnstVal, MVT::i32),
5695                                   DAG.getConstant(0, MVT::i32));
5696         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5697       }
5698
5699       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5700         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5701         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5702         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5703                                   DAG.getConstant(CnstVal, MVT::i32),
5704                                   DAG.getConstant(8, MVT::i32));
5705         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5706       }
5707
5708       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5709         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5710         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5711         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5712                                   DAG.getConstant(CnstVal, MVT::i32),
5713                                   DAG.getConstant(16, MVT::i32));
5714         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5715       }
5716
5717       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5718         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5719         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5720         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5721                                   DAG.getConstant(CnstVal, MVT::i32),
5722                                   DAG.getConstant(24, MVT::i32));
5723         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5724       }
5725
5726       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5727         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5728         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5729         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5730                                   DAG.getConstant(CnstVal, MVT::i32),
5731                                   DAG.getConstant(0, MVT::i32));
5732         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5733       }
5734
5735       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5736         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5737         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5738         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5739                                   DAG.getConstant(CnstVal, MVT::i32),
5740                                   DAG.getConstant(8, MVT::i32));
5741         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5742       }
5743
5744       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5745         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5746         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5747         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5748                                   DAG.getConstant(CnstVal, MVT::i32),
5749                                   DAG.getConstant(264, MVT::i32));
5750         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5751       }
5752
5753       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5754         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5755         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5756         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5757                                   DAG.getConstant(CnstVal, MVT::i32),
5758                                   DAG.getConstant(272, MVT::i32));
5759         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5760       }
5761
5762       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5763         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5764         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5765         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5766                                   DAG.getConstant(CnstVal, MVT::i32));
5767         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5768       }
5769
5770       // The few faces of FMOV...
5771       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5772         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5773         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5774         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5775                                   DAG.getConstant(CnstVal, MVT::i32));
5776         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5777       }
5778
5779       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5780           VT.getSizeInBits() == 128) {
5781         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5782         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5783                                   DAG.getConstant(CnstVal, MVT::i32));
5784         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5785       }
5786
5787       // The many faces of MVNI...
5788       CnstVal = ~CnstVal;
5789       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5790         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5791         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5792         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5793                                   DAG.getConstant(CnstVal, MVT::i32),
5794                                   DAG.getConstant(0, MVT::i32));
5795         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5796       }
5797
5798       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5799         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5800         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5801         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5802                                   DAG.getConstant(CnstVal, MVT::i32),
5803                                   DAG.getConstant(8, MVT::i32));
5804         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5805       }
5806
5807       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5808         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5809         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5810         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5811                                   DAG.getConstant(CnstVal, MVT::i32),
5812                                   DAG.getConstant(16, MVT::i32));
5813         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5814       }
5815
5816       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5817         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5818         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5819         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5820                                   DAG.getConstant(CnstVal, MVT::i32),
5821                                   DAG.getConstant(24, MVT::i32));
5822         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5823       }
5824
5825       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5826         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5827         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5828         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5829                                   DAG.getConstant(CnstVal, MVT::i32),
5830                                   DAG.getConstant(0, MVT::i32));
5831         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5832       }
5833
5834       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5835         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5836         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5837         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5838                                   DAG.getConstant(CnstVal, MVT::i32),
5839                                   DAG.getConstant(8, MVT::i32));
5840         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5841       }
5842
5843       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5844         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5845         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5846         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5847                                   DAG.getConstant(CnstVal, MVT::i32),
5848                                   DAG.getConstant(264, MVT::i32));
5849         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5850       }
5851
5852       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5853         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5854         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5855         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5856                                   DAG.getConstant(CnstVal, MVT::i32),
5857                                   DAG.getConstant(272, MVT::i32));
5858         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5859       }
5860     }
5861
5862     if (SecondTry)
5863       goto FailedModImm;
5864     SecondTry = true;
5865     CnstBits = UndefBits;
5866     goto AttemptModImm;
5867   }
5868 FailedModImm:
5869
5870   // Scan through the operands to find some interesting properties we can
5871   // exploit:
5872   //   1) If only one value is used, we can use a DUP, or
5873   //   2) if only the low element is not undef, we can just insert that, or
5874   //   3) if only one constant value is used (w/ some non-constant lanes),
5875   //      we can splat the constant value into the whole vector then fill
5876   //      in the non-constant lanes.
5877   //   4) FIXME: If different constant values are used, but we can intelligently
5878   //             select the values we'll be overwriting for the non-constant
5879   //             lanes such that we can directly materialize the vector
5880   //             some other way (MOVI, e.g.), we can be sneaky.
5881   unsigned NumElts = VT.getVectorNumElements();
5882   bool isOnlyLowElement = true;
5883   bool usesOnlyOneValue = true;
5884   bool usesOnlyOneConstantValue = true;
5885   bool isConstant = true;
5886   unsigned NumConstantLanes = 0;
5887   SDValue Value;
5888   SDValue ConstantValue;
5889   for (unsigned i = 0; i < NumElts; ++i) {
5890     SDValue V = Op.getOperand(i);
5891     if (V.getOpcode() == ISD::UNDEF)
5892       continue;
5893     if (i > 0)
5894       isOnlyLowElement = false;
5895     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5896       isConstant = false;
5897
5898     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5899       ++NumConstantLanes;
5900       if (!ConstantValue.getNode())
5901         ConstantValue = V;
5902       else if (ConstantValue != V)
5903         usesOnlyOneConstantValue = false;
5904     }
5905
5906     if (!Value.getNode())
5907       Value = V;
5908     else if (V != Value)
5909       usesOnlyOneValue = false;
5910   }
5911
5912   if (!Value.getNode())
5913     return DAG.getUNDEF(VT);
5914
5915   if (isOnlyLowElement)
5916     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5917
5918   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5919   // i32 and try again.
5920   if (usesOnlyOneValue) {
5921     if (!isConstant) {
5922       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5923           Value.getValueType() != VT)
5924         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5925
5926       // This is actually a DUPLANExx operation, which keeps everything vectory.
5927
5928       // DUPLANE works on 128-bit vectors, widen it if necessary.
5929       SDValue Lane = Value.getOperand(1);
5930       Value = Value.getOperand(0);
5931       if (Value.getValueType().getSizeInBits() == 64)
5932         Value = WidenVector(Value, DAG);
5933
5934       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5935       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5936     }
5937
5938     if (VT.getVectorElementType().isFloatingPoint()) {
5939       SmallVector<SDValue, 8> Ops;
5940       MVT NewType =
5941           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5942       for (unsigned i = 0; i < NumElts; ++i)
5943         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5944       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5945       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5946       Val = LowerBUILD_VECTOR(Val, DAG);
5947       if (Val.getNode())
5948         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5949     }
5950   }
5951
5952   // If there was only one constant value used and for more than one lane,
5953   // start by splatting that value, then replace the non-constant lanes. This
5954   // is better than the default, which will perform a separate initialization
5955   // for each lane.
5956   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5957     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5958     // Now insert the non-constant lanes.
5959     for (unsigned i = 0; i < NumElts; ++i) {
5960       SDValue V = Op.getOperand(i);
5961       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5962       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5963         // Note that type legalization likely mucked about with the VT of the
5964         // source operand, so we may have to convert it here before inserting.
5965         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5966       }
5967     }
5968     return Val;
5969   }
5970
5971   // If all elements are constants and the case above didn't get hit, fall back
5972   // to the default expansion, which will generate a load from the constant
5973   // pool.
5974   if (isConstant)
5975     return SDValue();
5976
5977   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5978   if (NumElts >= 4) {
5979     SDValue shuffle = ReconstructShuffle(Op, DAG);
5980     if (shuffle != SDValue())
5981       return shuffle;
5982   }
5983
5984   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5985   // know the default expansion would otherwise fall back on something even
5986   // worse. For a vector with one or two non-undef values, that's
5987   // scalar_to_vector for the elements followed by a shuffle (provided the
5988   // shuffle is valid for the target) and materialization element by element
5989   // on the stack followed by a load for everything else.
5990   if (!isConstant && !usesOnlyOneValue) {
5991     SDValue Vec = DAG.getUNDEF(VT);
5992     SDValue Op0 = Op.getOperand(0);
5993     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5994     unsigned i = 0;
5995     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5996     // a) Avoid a RMW dependency on the full vector register, and
5997     // b) Allow the register coalescer to fold away the copy if the
5998     //    value is already in an S or D register.
5999     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6000       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6001       MachineSDNode *N =
6002           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6003                              DAG.getTargetConstant(SubIdx, MVT::i32));
6004       Vec = SDValue(N, 0);
6005       ++i;
6006     }
6007     for (; i < NumElts; ++i) {
6008       SDValue V = Op.getOperand(i);
6009       if (V.getOpcode() == ISD::UNDEF)
6010         continue;
6011       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6012       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6013     }
6014     return Vec;
6015   }
6016
6017   // Just use the default expansion. We failed to find a better alternative.
6018   return SDValue();
6019 }
6020
6021 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6022                                                       SelectionDAG &DAG) const {
6023   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6024
6025   // Check for non-constant or out of range lane.
6026   EVT VT = Op.getOperand(0).getValueType();
6027   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6028   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6029     return SDValue();
6030
6031
6032   // Insertion/extraction are legal for V128 types.
6033   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6034       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6035       VT == MVT::v8f16)
6036     return Op;
6037
6038   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6039       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6040     return SDValue();
6041
6042   // For V64 types, we perform insertion by expanding the value
6043   // to a V128 type and perform the insertion on that.
6044   SDLoc DL(Op);
6045   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6046   EVT WideTy = WideVec.getValueType();
6047
6048   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6049                              Op.getOperand(1), Op.getOperand(2));
6050   // Re-narrow the resultant vector.
6051   return NarrowVector(Node, DAG);
6052 }
6053
6054 SDValue
6055 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6056                                                SelectionDAG &DAG) const {
6057   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6058
6059   // Check for non-constant or out of range lane.
6060   EVT VT = Op.getOperand(0).getValueType();
6061   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6062   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6063     return SDValue();
6064
6065
6066   // Insertion/extraction are legal for V128 types.
6067   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6068       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6069       VT == MVT::v8f16)
6070     return Op;
6071
6072   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6073       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6074     return SDValue();
6075
6076   // For V64 types, we perform extraction by expanding the value
6077   // to a V128 type and perform the extraction on that.
6078   SDLoc DL(Op);
6079   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6080   EVT WideTy = WideVec.getValueType();
6081
6082   EVT ExtrTy = WideTy.getVectorElementType();
6083   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6084     ExtrTy = MVT::i32;
6085
6086   // For extractions, we just return the result directly.
6087   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6088                      Op.getOperand(1));
6089 }
6090
6091 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6092                                                       SelectionDAG &DAG) const {
6093   EVT VT = Op.getOperand(0).getValueType();
6094   SDLoc dl(Op);
6095   // Just in case...
6096   if (!VT.isVector())
6097     return SDValue();
6098
6099   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6100   if (!Cst)
6101     return SDValue();
6102   unsigned Val = Cst->getZExtValue();
6103
6104   unsigned Size = Op.getValueType().getSizeInBits();
6105   if (Val == 0) {
6106     switch (Size) {
6107     case 8:
6108       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6109                                         Op.getOperand(0));
6110     case 16:
6111       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6112                                         Op.getOperand(0));
6113     case 32:
6114       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6115                                         Op.getOperand(0));
6116     case 64:
6117       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6118                                         Op.getOperand(0));
6119     default:
6120       llvm_unreachable("Unexpected vector type in extract_subvector!");
6121     }
6122   }
6123   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6124   // that directly.
6125   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6126     return Op;
6127
6128   return SDValue();
6129 }
6130
6131 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6132                                                EVT VT) const {
6133   if (VT.getVectorNumElements() == 4 &&
6134       (VT.is128BitVector() || VT.is64BitVector())) {
6135     unsigned PFIndexes[4];
6136     for (unsigned i = 0; i != 4; ++i) {
6137       if (M[i] < 0)
6138         PFIndexes[i] = 8;
6139       else
6140         PFIndexes[i] = M[i];
6141     }
6142
6143     // Compute the index in the perfect shuffle table.
6144     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6145                             PFIndexes[2] * 9 + PFIndexes[3];
6146     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6147     unsigned Cost = (PFEntry >> 30);
6148
6149     if (Cost <= 4)
6150       return true;
6151   }
6152
6153   bool DummyBool;
6154   int DummyInt;
6155   unsigned DummyUnsigned;
6156
6157   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6158           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6159           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6160           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6161           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6162           isZIPMask(M, VT, DummyUnsigned) ||
6163           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6164           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6165           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6166           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6167           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6168 }
6169
6170 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6171 /// operand of a vector shift operation, where all the elements of the
6172 /// build_vector must have the same constant integer value.
6173 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6174   // Ignore bit_converts.
6175   while (Op.getOpcode() == ISD::BITCAST)
6176     Op = Op.getOperand(0);
6177   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6178   APInt SplatBits, SplatUndef;
6179   unsigned SplatBitSize;
6180   bool HasAnyUndefs;
6181   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6182                                     HasAnyUndefs, ElementBits) ||
6183       SplatBitSize > ElementBits)
6184     return false;
6185   Cnt = SplatBits.getSExtValue();
6186   return true;
6187 }
6188
6189 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6190 /// operand of a vector shift left operation.  That value must be in the range:
6191 ///   0 <= Value < ElementBits for a left shift; or
6192 ///   0 <= Value <= ElementBits for a long left shift.
6193 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6194   assert(VT.isVector() && "vector shift count is not a vector type");
6195   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6196   if (!getVShiftImm(Op, ElementBits, Cnt))
6197     return false;
6198   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6199 }
6200
6201 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6202 /// operand of a vector shift right operation.  For a shift opcode, the value
6203 /// is positive, but for an intrinsic the value count must be negative. The
6204 /// absolute value must be in the range:
6205 ///   1 <= |Value| <= ElementBits for a right shift; or
6206 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6207 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6208                          int64_t &Cnt) {
6209   assert(VT.isVector() && "vector shift count is not a vector type");
6210   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6211   if (!getVShiftImm(Op, ElementBits, Cnt))
6212     return false;
6213   if (isIntrinsic)
6214     Cnt = -Cnt;
6215   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6216 }
6217
6218 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6219                                                       SelectionDAG &DAG) const {
6220   EVT VT = Op.getValueType();
6221   SDLoc DL(Op);
6222   int64_t Cnt;
6223
6224   if (!Op.getOperand(1).getValueType().isVector())
6225     return Op;
6226   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6227
6228   switch (Op.getOpcode()) {
6229   default:
6230     llvm_unreachable("unexpected shift opcode");
6231
6232   case ISD::SHL:
6233     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6234       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6235                          DAG.getConstant(Cnt, MVT::i32));
6236     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6237                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6238                        Op.getOperand(0), Op.getOperand(1));
6239   case ISD::SRA:
6240   case ISD::SRL:
6241     // Right shift immediate
6242     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6243         Cnt < EltSize) {
6244       unsigned Opc =
6245           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6246       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6247                          DAG.getConstant(Cnt, MVT::i32));
6248     }
6249
6250     // Right shift register.  Note, there is not a shift right register
6251     // instruction, but the shift left register instruction takes a signed
6252     // value, where negative numbers specify a right shift.
6253     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6254                                                 : Intrinsic::aarch64_neon_ushl;
6255     // negate the shift amount
6256     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6257     SDValue NegShiftLeft =
6258         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6259                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6260     return NegShiftLeft;
6261   }
6262
6263   return SDValue();
6264 }
6265
6266 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6267                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6268                                     SDLoc dl, SelectionDAG &DAG) {
6269   EVT SrcVT = LHS.getValueType();
6270
6271   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6272   APInt CnstBits(VT.getSizeInBits(), 0);
6273   APInt UndefBits(VT.getSizeInBits(), 0);
6274   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6275   bool IsZero = IsCnst && (CnstBits == 0);
6276
6277   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6278     switch (CC) {
6279     default:
6280       return SDValue();
6281     case AArch64CC::NE: {
6282       SDValue Fcmeq;
6283       if (IsZero)
6284         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6285       else
6286         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6287       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6288     }
6289     case AArch64CC::EQ:
6290       if (IsZero)
6291         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6292       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6293     case AArch64CC::GE:
6294       if (IsZero)
6295         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6296       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6297     case AArch64CC::GT:
6298       if (IsZero)
6299         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6300       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6301     case AArch64CC::LS:
6302       if (IsZero)
6303         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6304       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6305     case AArch64CC::LT:
6306       if (!NoNans)
6307         return SDValue();
6308     // If we ignore NaNs then we can use to the MI implementation.
6309     // Fallthrough.
6310     case AArch64CC::MI:
6311       if (IsZero)
6312         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6313       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6314     }
6315   }
6316
6317   switch (CC) {
6318   default:
6319     return SDValue();
6320   case AArch64CC::NE: {
6321     SDValue Cmeq;
6322     if (IsZero)
6323       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6324     else
6325       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6326     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6327   }
6328   case AArch64CC::EQ:
6329     if (IsZero)
6330       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6331     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6332   case AArch64CC::GE:
6333     if (IsZero)
6334       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6335     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6336   case AArch64CC::GT:
6337     if (IsZero)
6338       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6339     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6340   case AArch64CC::LE:
6341     if (IsZero)
6342       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6343     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6344   case AArch64CC::LS:
6345     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6346   case AArch64CC::LO:
6347     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6348   case AArch64CC::LT:
6349     if (IsZero)
6350       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6351     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6352   case AArch64CC::HI:
6353     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6354   case AArch64CC::HS:
6355     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6356   }
6357 }
6358
6359 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6360                                            SelectionDAG &DAG) const {
6361   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6362   SDValue LHS = Op.getOperand(0);
6363   SDValue RHS = Op.getOperand(1);
6364   SDLoc dl(Op);
6365
6366   if (LHS.getValueType().getVectorElementType().isInteger()) {
6367     assert(LHS.getValueType() == RHS.getValueType());
6368     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6369     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6370                                 dl, DAG);
6371   }
6372
6373   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6374          LHS.getValueType().getVectorElementType() == MVT::f64);
6375
6376   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6377   // clean.  Some of them require two branches to implement.
6378   AArch64CC::CondCode CC1, CC2;
6379   bool ShouldInvert;
6380   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6381
6382   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6383   SDValue Cmp =
6384       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6385   if (!Cmp.getNode())
6386     return SDValue();
6387
6388   if (CC2 != AArch64CC::AL) {
6389     SDValue Cmp2 =
6390         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6391     if (!Cmp2.getNode())
6392       return SDValue();
6393
6394     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6395   }
6396
6397   if (ShouldInvert)
6398     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6399
6400   return Cmp;
6401 }
6402
6403 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6404 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6405 /// specified in the intrinsic calls.
6406 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6407                                                const CallInst &I,
6408                                                unsigned Intrinsic) const {
6409   switch (Intrinsic) {
6410   case Intrinsic::aarch64_neon_ld2:
6411   case Intrinsic::aarch64_neon_ld3:
6412   case Intrinsic::aarch64_neon_ld4:
6413   case Intrinsic::aarch64_neon_ld1x2:
6414   case Intrinsic::aarch64_neon_ld1x3:
6415   case Intrinsic::aarch64_neon_ld1x4:
6416   case Intrinsic::aarch64_neon_ld2lane:
6417   case Intrinsic::aarch64_neon_ld3lane:
6418   case Intrinsic::aarch64_neon_ld4lane:
6419   case Intrinsic::aarch64_neon_ld2r:
6420   case Intrinsic::aarch64_neon_ld3r:
6421   case Intrinsic::aarch64_neon_ld4r: {
6422     Info.opc = ISD::INTRINSIC_W_CHAIN;
6423     // Conservatively set memVT to the entire set of vectors loaded.
6424     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6425     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6426     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6427     Info.offset = 0;
6428     Info.align = 0;
6429     Info.vol = false; // volatile loads with NEON intrinsics not supported
6430     Info.readMem = true;
6431     Info.writeMem = false;
6432     return true;
6433   }
6434   case Intrinsic::aarch64_neon_st2:
6435   case Intrinsic::aarch64_neon_st3:
6436   case Intrinsic::aarch64_neon_st4:
6437   case Intrinsic::aarch64_neon_st1x2:
6438   case Intrinsic::aarch64_neon_st1x3:
6439   case Intrinsic::aarch64_neon_st1x4:
6440   case Intrinsic::aarch64_neon_st2lane:
6441   case Intrinsic::aarch64_neon_st3lane:
6442   case Intrinsic::aarch64_neon_st4lane: {
6443     Info.opc = ISD::INTRINSIC_VOID;
6444     // Conservatively set memVT to the entire set of vectors stored.
6445     unsigned NumElts = 0;
6446     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6447       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6448       if (!ArgTy->isVectorTy())
6449         break;
6450       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6451     }
6452     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6453     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6454     Info.offset = 0;
6455     Info.align = 0;
6456     Info.vol = false; // volatile stores with NEON intrinsics not supported
6457     Info.readMem = false;
6458     Info.writeMem = true;
6459     return true;
6460   }
6461   case Intrinsic::aarch64_ldaxr:
6462   case Intrinsic::aarch64_ldxr: {
6463     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6464     Info.opc = ISD::INTRINSIC_W_CHAIN;
6465     Info.memVT = MVT::getVT(PtrTy->getElementType());
6466     Info.ptrVal = I.getArgOperand(0);
6467     Info.offset = 0;
6468     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6469     Info.vol = true;
6470     Info.readMem = true;
6471     Info.writeMem = false;
6472     return true;
6473   }
6474   case Intrinsic::aarch64_stlxr:
6475   case Intrinsic::aarch64_stxr: {
6476     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6477     Info.opc = ISD::INTRINSIC_W_CHAIN;
6478     Info.memVT = MVT::getVT(PtrTy->getElementType());
6479     Info.ptrVal = I.getArgOperand(1);
6480     Info.offset = 0;
6481     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6482     Info.vol = true;
6483     Info.readMem = false;
6484     Info.writeMem = true;
6485     return true;
6486   }
6487   case Intrinsic::aarch64_ldaxp:
6488   case Intrinsic::aarch64_ldxp: {
6489     Info.opc = ISD::INTRINSIC_W_CHAIN;
6490     Info.memVT = MVT::i128;
6491     Info.ptrVal = I.getArgOperand(0);
6492     Info.offset = 0;
6493     Info.align = 16;
6494     Info.vol = true;
6495     Info.readMem = true;
6496     Info.writeMem = false;
6497     return true;
6498   }
6499   case Intrinsic::aarch64_stlxp:
6500   case Intrinsic::aarch64_stxp: {
6501     Info.opc = ISD::INTRINSIC_W_CHAIN;
6502     Info.memVT = MVT::i128;
6503     Info.ptrVal = I.getArgOperand(2);
6504     Info.offset = 0;
6505     Info.align = 16;
6506     Info.vol = true;
6507     Info.readMem = false;
6508     Info.writeMem = true;
6509     return true;
6510   }
6511   default:
6512     break;
6513   }
6514
6515   return false;
6516 }
6517
6518 // Truncations from 64-bit GPR to 32-bit GPR is free.
6519 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6520   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6521     return false;
6522   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6523   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6524   return NumBits1 > NumBits2;
6525 }
6526 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6527   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6528     return false;
6529   unsigned NumBits1 = VT1.getSizeInBits();
6530   unsigned NumBits2 = VT2.getSizeInBits();
6531   return NumBits1 > NumBits2;
6532 }
6533
6534 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6535 // 64-bit GPR.
6536 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6537   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6538     return false;
6539   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6540   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6541   return NumBits1 == 32 && NumBits2 == 64;
6542 }
6543 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6544   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6545     return false;
6546   unsigned NumBits1 = VT1.getSizeInBits();
6547   unsigned NumBits2 = VT2.getSizeInBits();
6548   return NumBits1 == 32 && NumBits2 == 64;
6549 }
6550
6551 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6552   EVT VT1 = Val.getValueType();
6553   if (isZExtFree(VT1, VT2)) {
6554     return true;
6555   }
6556
6557   if (Val.getOpcode() != ISD::LOAD)
6558     return false;
6559
6560   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6561   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6562           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6563           VT1.getSizeInBits() <= 32);
6564 }
6565
6566 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6567                                           unsigned &RequiredAligment) const {
6568   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6569     return false;
6570   // Cyclone supports unaligned accesses.
6571   RequiredAligment = 0;
6572   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6573   return NumBits == 32 || NumBits == 64;
6574 }
6575
6576 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6577                                           unsigned &RequiredAligment) const {
6578   if (!LoadedType.isSimple() ||
6579       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6580     return false;
6581   // Cyclone supports unaligned accesses.
6582   RequiredAligment = 0;
6583   unsigned NumBits = LoadedType.getSizeInBits();
6584   return NumBits == 32 || NumBits == 64;
6585 }
6586
6587 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6588                        unsigned AlignCheck) {
6589   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6590           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6591 }
6592
6593 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6594                                                unsigned SrcAlign, bool IsMemset,
6595                                                bool ZeroMemset,
6596                                                bool MemcpyStrSrc,
6597                                                MachineFunction &MF) const {
6598   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6599   // instruction to materialize the v2i64 zero and one store (with restrictive
6600   // addressing mode). Just do two i64 store of zero-registers.
6601   bool Fast;
6602   const Function *F = MF.getFunction();
6603   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6604       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6605                                        Attribute::NoImplicitFloat) &&
6606       (memOpAlign(SrcAlign, DstAlign, 16) ||
6607        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6608     return MVT::f128;
6609
6610   return Size >= 8 ? MVT::i64 : MVT::i32;
6611 }
6612
6613 // 12-bit optionally shifted immediates are legal for adds.
6614 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6615   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6616     return true;
6617   return false;
6618 }
6619
6620 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6621 // immediates is the same as for an add or a sub.
6622 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6623   if (Immed < 0)
6624     Immed *= -1;
6625   return isLegalAddImmediate(Immed);
6626 }
6627
6628 /// isLegalAddressingMode - Return true if the addressing mode represented
6629 /// by AM is legal for this target, for a load/store of the specified type.
6630 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6631                                                   Type *Ty) const {
6632   // AArch64 has five basic addressing modes:
6633   //  reg
6634   //  reg + 9-bit signed offset
6635   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6636   //  reg1 + reg2
6637   //  reg + SIZE_IN_BYTES * reg
6638
6639   // No global is ever allowed as a base.
6640   if (AM.BaseGV)
6641     return false;
6642
6643   // No reg+reg+imm addressing.
6644   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6645     return false;
6646
6647   // check reg + imm case:
6648   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6649   uint64_t NumBytes = 0;
6650   if (Ty->isSized()) {
6651     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6652     NumBytes = NumBits / 8;
6653     if (!isPowerOf2_64(NumBits))
6654       NumBytes = 0;
6655   }
6656
6657   if (!AM.Scale) {
6658     int64_t Offset = AM.BaseOffs;
6659
6660     // 9-bit signed offset
6661     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6662       return true;
6663
6664     // 12-bit unsigned offset
6665     unsigned shift = Log2_64(NumBytes);
6666     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6667         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6668         (Offset >> shift) << shift == Offset)
6669       return true;
6670     return false;
6671   }
6672
6673   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6674
6675   if (!AM.Scale || AM.Scale == 1 ||
6676       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6677     return true;
6678   return false;
6679 }
6680
6681 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6682                                                 Type *Ty) const {
6683   // Scaling factors are not free at all.
6684   // Operands                     | Rt Latency
6685   // -------------------------------------------
6686   // Rt, [Xn, Xm]                 | 4
6687   // -------------------------------------------
6688   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6689   // Rt, [Xn, Wm, <extend> #imm]  |
6690   if (isLegalAddressingMode(AM, Ty))
6691     // Scale represents reg2 * scale, thus account for 1 if
6692     // it is not equal to 0 or 1.
6693     return AM.Scale != 0 && AM.Scale != 1;
6694   return -1;
6695 }
6696
6697 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6698   VT = VT.getScalarType();
6699
6700   if (!VT.isSimple())
6701     return false;
6702
6703   switch (VT.getSimpleVT().SimpleTy) {
6704   case MVT::f32:
6705   case MVT::f64:
6706     return true;
6707   default:
6708     break;
6709   }
6710
6711   return false;
6712 }
6713
6714 const MCPhysReg *
6715 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6716   // LR is a callee-save register, but we must treat it as clobbered by any call
6717   // site. Hence we include LR in the scratch registers, which are in turn added
6718   // as implicit-defs for stackmaps and patchpoints.
6719   static const MCPhysReg ScratchRegs[] = {
6720     AArch64::X16, AArch64::X17, AArch64::LR, 0
6721   };
6722   return ScratchRegs;
6723 }
6724
6725 bool
6726 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6727   EVT VT = N->getValueType(0);
6728     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6729     // it with shift to let it be lowered to UBFX.
6730   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6731       isa<ConstantSDNode>(N->getOperand(1))) {
6732     uint64_t TruncMask = N->getConstantOperandVal(1);
6733     if (isMask_64(TruncMask) &&
6734       N->getOperand(0).getOpcode() == ISD::SRL &&
6735       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6736       return false;
6737   }
6738   return true;
6739 }
6740
6741 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6742                                                               Type *Ty) const {
6743   assert(Ty->isIntegerTy());
6744
6745   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6746   if (BitSize == 0)
6747     return false;
6748
6749   int64_t Val = Imm.getSExtValue();
6750   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6751     return true;
6752
6753   if ((int64_t)Val < 0)
6754     Val = ~Val;
6755   if (BitSize == 32)
6756     Val &= (1LL << 32) - 1;
6757
6758   unsigned LZ = countLeadingZeros((uint64_t)Val);
6759   unsigned Shift = (63 - LZ) / 16;
6760   // MOVZ is free so return true for one or fewer MOVK.
6761   return (Shift < 3) ? true : false;
6762 }
6763
6764 // Generate SUBS and CSEL for integer abs.
6765 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6766   EVT VT = N->getValueType(0);
6767
6768   SDValue N0 = N->getOperand(0);
6769   SDValue N1 = N->getOperand(1);
6770   SDLoc DL(N);
6771
6772   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6773   // and change it to SUB and CSEL.
6774   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6775       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6776       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6777     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6778       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6779         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6780                                   N0.getOperand(0));
6781         // Generate SUBS & CSEL.
6782         SDValue Cmp =
6783             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6784                         N0.getOperand(0), DAG.getConstant(0, VT));
6785         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6786                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6787                            SDValue(Cmp.getNode(), 1));
6788       }
6789   return SDValue();
6790 }
6791
6792 // performXorCombine - Attempts to handle integer ABS.
6793 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6794                                  TargetLowering::DAGCombinerInfo &DCI,
6795                                  const AArch64Subtarget *Subtarget) {
6796   if (DCI.isBeforeLegalizeOps())
6797     return SDValue();
6798
6799   return performIntegerAbsCombine(N, DAG);
6800 }
6801
6802 SDValue
6803 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6804                                      SelectionDAG &DAG,
6805                                      std::vector<SDNode *> *Created) const {
6806   // fold (sdiv X, pow2)
6807   EVT VT = N->getValueType(0);
6808   if ((VT != MVT::i32 && VT != MVT::i64) ||
6809       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6810     return SDValue();
6811
6812   SDLoc DL(N);
6813   SDValue N0 = N->getOperand(0);
6814   unsigned Lg2 = Divisor.countTrailingZeros();
6815   SDValue Zero = DAG.getConstant(0, VT);
6816   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6817
6818   // Add (N0 < 0) ? Pow2 - 1 : 0;
6819   SDValue CCVal;
6820   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6821   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6822   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6823
6824   if (Created) {
6825     Created->push_back(Cmp.getNode());
6826     Created->push_back(Add.getNode());
6827     Created->push_back(CSel.getNode());
6828   }
6829
6830   // Divide by pow2.
6831   SDValue SRA =
6832       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6833
6834   // If we're dividing by a positive value, we're done.  Otherwise, we must
6835   // negate the result.
6836   if (Divisor.isNonNegative())
6837     return SRA;
6838
6839   if (Created)
6840     Created->push_back(SRA.getNode());
6841   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6842 }
6843
6844 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6845                                  TargetLowering::DAGCombinerInfo &DCI,
6846                                  const AArch64Subtarget *Subtarget) {
6847   if (DCI.isBeforeLegalizeOps())
6848     return SDValue();
6849
6850   // Multiplication of a power of two plus/minus one can be done more
6851   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6852   // future CPUs have a cheaper MADD instruction, this may need to be
6853   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6854   // 64-bit is 5 cycles, so this is always a win.
6855   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6856     APInt Value = C->getAPIntValue();
6857     EVT VT = N->getValueType(0);
6858     if (Value.isNonNegative()) {
6859       // (mul x, 2^N + 1) => (add (shl x, N), x)
6860       APInt VM1 = Value - 1;
6861       if (VM1.isPowerOf2()) {
6862         SDValue ShiftedVal =
6863             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6864                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6865         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6866                            N->getOperand(0));
6867       }
6868       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6869       APInt VP1 = Value + 1;
6870       if (VP1.isPowerOf2()) {
6871         SDValue ShiftedVal =
6872             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6873                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6874         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6875                            N->getOperand(0));
6876       }
6877     } else {
6878       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6879       APInt VNM1 = -Value - 1;
6880       if (VNM1.isPowerOf2()) {
6881         SDValue ShiftedVal =
6882             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6883                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6884         SDValue Add =
6885             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6886         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6887       }
6888       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6889       APInt VNP1 = -Value + 1;
6890       if (VNP1.isPowerOf2()) {
6891         SDValue ShiftedVal =
6892             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6893                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6894         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6895                            ShiftedVal);
6896       }
6897     }
6898   }
6899   return SDValue();
6900 }
6901
6902 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6903                                                          SelectionDAG &DAG) {
6904   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6905   // optimize away operation when it's from a constant.
6906   //
6907   // The general transformation is:
6908   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6909   //       AND(VECTOR_CMP(x,y), constant2)
6910   //    constant2 = UNARYOP(constant)
6911
6912   // Early exit if this isn't a vector operation, the operand of the
6913   // unary operation isn't a bitwise AND, or if the sizes of the operations
6914   // aren't the same.
6915   EVT VT = N->getValueType(0);
6916   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6917       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6918       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6919     return SDValue();
6920
6921   // Now check that the other operand of the AND is a constant. We could
6922   // make the transformation for non-constant splats as well, but it's unclear
6923   // that would be a benefit as it would not eliminate any operations, just
6924   // perform one more step in scalar code before moving to the vector unit.
6925   if (BuildVectorSDNode *BV =
6926           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6927     // Bail out if the vector isn't a constant.
6928     if (!BV->isConstant())
6929       return SDValue();
6930
6931     // Everything checks out. Build up the new and improved node.
6932     SDLoc DL(N);
6933     EVT IntVT = BV->getValueType(0);
6934     // Create a new constant of the appropriate type for the transformed
6935     // DAG.
6936     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6937     // The AND node needs bitcasts to/from an integer vector type around it.
6938     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6939     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6940                                  N->getOperand(0)->getOperand(0), MaskConst);
6941     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6942     return Res;
6943   }
6944
6945   return SDValue();
6946 }
6947
6948 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6949   // First try to optimize away the conversion when it's conditionally from
6950   // a constant. Vectors only.
6951   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6952   if (Res != SDValue())
6953     return Res;
6954
6955   EVT VT = N->getValueType(0);
6956   if (VT != MVT::f32 && VT != MVT::f64)
6957     return SDValue();
6958
6959   // Only optimize when the source and destination types have the same width.
6960   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6961     return SDValue();
6962
6963   // If the result of an integer load is only used by an integer-to-float
6964   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6965   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6966   SDValue N0 = N->getOperand(0);
6967   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6968       // Do not change the width of a volatile load.
6969       !cast<LoadSDNode>(N0)->isVolatile()) {
6970     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6971     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6972                                LN0->getPointerInfo(), LN0->isVolatile(),
6973                                LN0->isNonTemporal(), LN0->isInvariant(),
6974                                LN0->getAlignment());
6975
6976     // Make sure successors of the original load stay after it by updating them
6977     // to use the new Chain.
6978     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6979
6980     unsigned Opcode =
6981         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6982     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6983   }
6984
6985   return SDValue();
6986 }
6987
6988 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6989 /// searches for and classifies those shifts.
6990 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6991                          bool &FromHi) {
6992   if (N.getOpcode() == ISD::SHL)
6993     FromHi = false;
6994   else if (N.getOpcode() == ISD::SRL)
6995     FromHi = true;
6996   else
6997     return false;
6998
6999   if (!isa<ConstantSDNode>(N.getOperand(1)))
7000     return false;
7001
7002   ShiftAmount = N->getConstantOperandVal(1);
7003   Src = N->getOperand(0);
7004   return true;
7005 }
7006
7007 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7008 /// registers viewed as a high/low pair. This function looks for the pattern:
7009 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7010 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7011 /// independent.
7012 static SDValue tryCombineToEXTR(SDNode *N,
7013                                 TargetLowering::DAGCombinerInfo &DCI) {
7014   SelectionDAG &DAG = DCI.DAG;
7015   SDLoc DL(N);
7016   EVT VT = N->getValueType(0);
7017
7018   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7019
7020   if (VT != MVT::i32 && VT != MVT::i64)
7021     return SDValue();
7022
7023   SDValue LHS;
7024   uint32_t ShiftLHS = 0;
7025   bool LHSFromHi = 0;
7026   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7027     return SDValue();
7028
7029   SDValue RHS;
7030   uint32_t ShiftRHS = 0;
7031   bool RHSFromHi = 0;
7032   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7033     return SDValue();
7034
7035   // If they're both trying to come from the high part of the register, they're
7036   // not really an EXTR.
7037   if (LHSFromHi == RHSFromHi)
7038     return SDValue();
7039
7040   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7041     return SDValue();
7042
7043   if (LHSFromHi) {
7044     std::swap(LHS, RHS);
7045     std::swap(ShiftLHS, ShiftRHS);
7046   }
7047
7048   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7049                      DAG.getConstant(ShiftRHS, MVT::i64));
7050 }
7051
7052 static SDValue tryCombineToBSL(SDNode *N,
7053                                 TargetLowering::DAGCombinerInfo &DCI) {
7054   EVT VT = N->getValueType(0);
7055   SelectionDAG &DAG = DCI.DAG;
7056   SDLoc DL(N);
7057
7058   if (!VT.isVector())
7059     return SDValue();
7060
7061   SDValue N0 = N->getOperand(0);
7062   if (N0.getOpcode() != ISD::AND)
7063     return SDValue();
7064
7065   SDValue N1 = N->getOperand(1);
7066   if (N1.getOpcode() != ISD::AND)
7067     return SDValue();
7068
7069   // We only have to look for constant vectors here since the general, variable
7070   // case can be handled in TableGen.
7071   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7072   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7073   for (int i = 1; i >= 0; --i)
7074     for (int j = 1; j >= 0; --j) {
7075       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7076       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7077       if (!BVN0 || !BVN1)
7078         continue;
7079
7080       bool FoundMatch = true;
7081       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7082         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7083         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7084         if (!CN0 || !CN1 ||
7085             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7086           FoundMatch = false;
7087           break;
7088         }
7089       }
7090
7091       if (FoundMatch)
7092         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7093                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7094     }
7095
7096   return SDValue();
7097 }
7098
7099 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7100                                 const AArch64Subtarget *Subtarget) {
7101   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7102   if (!EnableAArch64ExtrGeneration)
7103     return SDValue();
7104   SelectionDAG &DAG = DCI.DAG;
7105   EVT VT = N->getValueType(0);
7106
7107   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7108     return SDValue();
7109
7110   SDValue Res = tryCombineToEXTR(N, DCI);
7111   if (Res.getNode())
7112     return Res;
7113
7114   Res = tryCombineToBSL(N, DCI);
7115   if (Res.getNode())
7116     return Res;
7117
7118   return SDValue();
7119 }
7120
7121 static SDValue performBitcastCombine(SDNode *N,
7122                                      TargetLowering::DAGCombinerInfo &DCI,
7123                                      SelectionDAG &DAG) {
7124   // Wait 'til after everything is legalized to try this. That way we have
7125   // legal vector types and such.
7126   if (DCI.isBeforeLegalizeOps())
7127     return SDValue();
7128
7129   // Remove extraneous bitcasts around an extract_subvector.
7130   // For example,
7131   //    (v4i16 (bitconvert
7132   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7133   //  becomes
7134   //    (extract_subvector ((v8i16 ...), (i64 4)))
7135
7136   // Only interested in 64-bit vectors as the ultimate result.
7137   EVT VT = N->getValueType(0);
7138   if (!VT.isVector())
7139     return SDValue();
7140   if (VT.getSimpleVT().getSizeInBits() != 64)
7141     return SDValue();
7142   // Is the operand an extract_subvector starting at the beginning or halfway
7143   // point of the vector? A low half may also come through as an
7144   // EXTRACT_SUBREG, so look for that, too.
7145   SDValue Op0 = N->getOperand(0);
7146   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7147       !(Op0->isMachineOpcode() &&
7148         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7149     return SDValue();
7150   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7151   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7152     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7153       return SDValue();
7154   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7155     if (idx != AArch64::dsub)
7156       return SDValue();
7157     // The dsub reference is equivalent to a lane zero subvector reference.
7158     idx = 0;
7159   }
7160   // Look through the bitcast of the input to the extract.
7161   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7162     return SDValue();
7163   SDValue Source = Op0->getOperand(0)->getOperand(0);
7164   // If the source type has twice the number of elements as our destination
7165   // type, we know this is an extract of the high or low half of the vector.
7166   EVT SVT = Source->getValueType(0);
7167   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7168     return SDValue();
7169
7170   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7171
7172   // Create the simplified form to just extract the low or high half of the
7173   // vector directly rather than bothering with the bitcasts.
7174   SDLoc dl(N);
7175   unsigned NumElements = VT.getVectorNumElements();
7176   if (idx) {
7177     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7178     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7179   } else {
7180     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7181     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7182                                       Source, SubReg),
7183                    0);
7184   }
7185 }
7186
7187 static SDValue performConcatVectorsCombine(SDNode *N,
7188                                            TargetLowering::DAGCombinerInfo &DCI,
7189                                            SelectionDAG &DAG) {
7190   // Wait 'til after everything is legalized to try this. That way we have
7191   // legal vector types and such.
7192   if (DCI.isBeforeLegalizeOps())
7193     return SDValue();
7194
7195   SDLoc dl(N);
7196   EVT VT = N->getValueType(0);
7197
7198   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7199   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7200   // canonicalise to that.
7201   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7202     assert(VT.getVectorElementType().getSizeInBits() == 64);
7203     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7204                        WidenVector(N->getOperand(0), DAG),
7205                        DAG.getConstant(0, MVT::i64));
7206   }
7207
7208   // Canonicalise concat_vectors so that the right-hand vector has as few
7209   // bit-casts as possible before its real operation. The primary matching
7210   // destination for these operations will be the narrowing "2" instructions,
7211   // which depend on the operation being performed on this right-hand vector.
7212   // For example,
7213   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7214   // becomes
7215   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7216
7217   SDValue Op1 = N->getOperand(1);
7218   if (Op1->getOpcode() != ISD::BITCAST)
7219     return SDValue();
7220   SDValue RHS = Op1->getOperand(0);
7221   MVT RHSTy = RHS.getValueType().getSimpleVT();
7222   // If the RHS is not a vector, this is not the pattern we're looking for.
7223   if (!RHSTy.isVector())
7224     return SDValue();
7225
7226   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7227
7228   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7229                                   RHSTy.getVectorNumElements() * 2);
7230   return DAG.getNode(
7231       ISD::BITCAST, dl, VT,
7232       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7233                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7234 }
7235
7236 static SDValue tryCombineFixedPointConvert(SDNode *N,
7237                                            TargetLowering::DAGCombinerInfo &DCI,
7238                                            SelectionDAG &DAG) {
7239   // Wait 'til after everything is legalized to try this. That way we have
7240   // legal vector types and such.
7241   if (DCI.isBeforeLegalizeOps())
7242     return SDValue();
7243   // Transform a scalar conversion of a value from a lane extract into a
7244   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7245   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7246   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7247   //
7248   // The second form interacts better with instruction selection and the
7249   // register allocator to avoid cross-class register copies that aren't
7250   // coalescable due to a lane reference.
7251
7252   // Check the operand and see if it originates from a lane extract.
7253   SDValue Op1 = N->getOperand(1);
7254   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7255     // Yep, no additional predication needed. Perform the transform.
7256     SDValue IID = N->getOperand(0);
7257     SDValue Shift = N->getOperand(2);
7258     SDValue Vec = Op1.getOperand(0);
7259     SDValue Lane = Op1.getOperand(1);
7260     EVT ResTy = N->getValueType(0);
7261     EVT VecResTy;
7262     SDLoc DL(N);
7263
7264     // The vector width should be 128 bits by the time we get here, even
7265     // if it started as 64 bits (the extract_vector handling will have
7266     // done so).
7267     assert(Vec.getValueType().getSizeInBits() == 128 &&
7268            "unexpected vector size on extract_vector_elt!");
7269     if (Vec.getValueType() == MVT::v4i32)
7270       VecResTy = MVT::v4f32;
7271     else if (Vec.getValueType() == MVT::v2i64)
7272       VecResTy = MVT::v2f64;
7273     else
7274       llvm_unreachable("unexpected vector type!");
7275
7276     SDValue Convert =
7277         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7278     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7279   }
7280   return SDValue();
7281 }
7282
7283 // AArch64 high-vector "long" operations are formed by performing the non-high
7284 // version on an extract_subvector of each operand which gets the high half:
7285 //
7286 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7287 //
7288 // However, there are cases which don't have an extract_high explicitly, but
7289 // have another operation that can be made compatible with one for free. For
7290 // example:
7291 //
7292 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7293 //
7294 // This routine does the actual conversion of such DUPs, once outer routines
7295 // have determined that everything else is in order.
7296 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7297   // We can handle most types of duplicate, but the lane ones have an extra
7298   // operand saying *which* lane, so we need to know.
7299   bool IsDUPLANE;
7300   switch (N.getOpcode()) {
7301   case AArch64ISD::DUP:
7302     IsDUPLANE = false;
7303     break;
7304   case AArch64ISD::DUPLANE8:
7305   case AArch64ISD::DUPLANE16:
7306   case AArch64ISD::DUPLANE32:
7307   case AArch64ISD::DUPLANE64:
7308     IsDUPLANE = true;
7309     break;
7310   default:
7311     return SDValue();
7312   }
7313
7314   MVT NarrowTy = N.getSimpleValueType();
7315   if (!NarrowTy.is64BitVector())
7316     return SDValue();
7317
7318   MVT ElementTy = NarrowTy.getVectorElementType();
7319   unsigned NumElems = NarrowTy.getVectorNumElements();
7320   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7321
7322   SDValue NewDUP;
7323   if (IsDUPLANE)
7324     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7325                          N.getOperand(1));
7326   else
7327     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7328
7329   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7330                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7331 }
7332
7333 static bool isEssentiallyExtractSubvector(SDValue N) {
7334   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7335     return true;
7336
7337   return N.getOpcode() == ISD::BITCAST &&
7338          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7339 }
7340
7341 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7342 struct GenericSetCCInfo {
7343   const SDValue *Opnd0;
7344   const SDValue *Opnd1;
7345   ISD::CondCode CC;
7346 };
7347
7348 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7349 struct AArch64SetCCInfo {
7350   const SDValue *Cmp;
7351   AArch64CC::CondCode CC;
7352 };
7353
7354 /// \brief Helper structure to keep track of SetCC information.
7355 union SetCCInfo {
7356   GenericSetCCInfo Generic;
7357   AArch64SetCCInfo AArch64;
7358 };
7359
7360 /// \brief Helper structure to be able to read SetCC information.  If set to
7361 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7362 /// GenericSetCCInfo.
7363 struct SetCCInfoAndKind {
7364   SetCCInfo Info;
7365   bool IsAArch64;
7366 };
7367
7368 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7369 /// an
7370 /// AArch64 lowered one.
7371 /// \p SetCCInfo is filled accordingly.
7372 /// \post SetCCInfo is meanginfull only when this function returns true.
7373 /// \return True when Op is a kind of SET_CC operation.
7374 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7375   // If this is a setcc, this is straight forward.
7376   if (Op.getOpcode() == ISD::SETCC) {
7377     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7378     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7379     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7380     SetCCInfo.IsAArch64 = false;
7381     return true;
7382   }
7383   // Otherwise, check if this is a matching csel instruction.
7384   // In other words:
7385   // - csel 1, 0, cc
7386   // - csel 0, 1, !cc
7387   if (Op.getOpcode() != AArch64ISD::CSEL)
7388     return false;
7389   // Set the information about the operands.
7390   // TODO: we want the operands of the Cmp not the csel
7391   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7392   SetCCInfo.IsAArch64 = true;
7393   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7394       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7395
7396   // Check that the operands matches the constraints:
7397   // (1) Both operands must be constants.
7398   // (2) One must be 1 and the other must be 0.
7399   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7400   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7401
7402   // Check (1).
7403   if (!TValue || !FValue)
7404     return false;
7405
7406   // Check (2).
7407   if (!TValue->isOne()) {
7408     // Update the comparison when we are interested in !cc.
7409     std::swap(TValue, FValue);
7410     SetCCInfo.Info.AArch64.CC =
7411         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7412   }
7413   return TValue->isOne() && FValue->isNullValue();
7414 }
7415
7416 // Returns true if Op is setcc or zext of setcc.
7417 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7418   if (isSetCC(Op, Info))
7419     return true;
7420   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7421     isSetCC(Op->getOperand(0), Info));
7422 }
7423
7424 // The folding we want to perform is:
7425 // (add x, [zext] (setcc cc ...) )
7426 //   -->
7427 // (csel x, (add x, 1), !cc ...)
7428 //
7429 // The latter will get matched to a CSINC instruction.
7430 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7431   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7432   SDValue LHS = Op->getOperand(0);
7433   SDValue RHS = Op->getOperand(1);
7434   SetCCInfoAndKind InfoAndKind;
7435
7436   // If neither operand is a SET_CC, give up.
7437   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7438     std::swap(LHS, RHS);
7439     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7440       return SDValue();
7441   }
7442
7443   // FIXME: This could be generatized to work for FP comparisons.
7444   EVT CmpVT = InfoAndKind.IsAArch64
7445                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7446                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7447   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7448     return SDValue();
7449
7450   SDValue CCVal;
7451   SDValue Cmp;
7452   SDLoc dl(Op);
7453   if (InfoAndKind.IsAArch64) {
7454     CCVal = DAG.getConstant(
7455         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7456     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7457   } else
7458     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7459                       *InfoAndKind.Info.Generic.Opnd1,
7460                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7461                       CCVal, DAG, dl);
7462
7463   EVT VT = Op->getValueType(0);
7464   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7465   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7466 }
7467
7468 // The basic add/sub long vector instructions have variants with "2" on the end
7469 // which act on the high-half of their inputs. They are normally matched by
7470 // patterns like:
7471 //
7472 // (add (zeroext (extract_high LHS)),
7473 //      (zeroext (extract_high RHS)))
7474 // -> uaddl2 vD, vN, vM
7475 //
7476 // However, if one of the extracts is something like a duplicate, this
7477 // instruction can still be used profitably. This function puts the DAG into a
7478 // more appropriate form for those patterns to trigger.
7479 static SDValue performAddSubLongCombine(SDNode *N,
7480                                         TargetLowering::DAGCombinerInfo &DCI,
7481                                         SelectionDAG &DAG) {
7482   if (DCI.isBeforeLegalizeOps())
7483     return SDValue();
7484
7485   MVT VT = N->getSimpleValueType(0);
7486   if (!VT.is128BitVector()) {
7487     if (N->getOpcode() == ISD::ADD)
7488       return performSetccAddFolding(N, DAG);
7489     return SDValue();
7490   }
7491
7492   // Make sure both branches are extended in the same way.
7493   SDValue LHS = N->getOperand(0);
7494   SDValue RHS = N->getOperand(1);
7495   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7496        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7497       LHS.getOpcode() != RHS.getOpcode())
7498     return SDValue();
7499
7500   unsigned ExtType = LHS.getOpcode();
7501
7502   // It's not worth doing if at least one of the inputs isn't already an
7503   // extract, but we don't know which it'll be so we have to try both.
7504   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7505     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7506     if (!RHS.getNode())
7507       return SDValue();
7508
7509     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7510   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7511     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7512     if (!LHS.getNode())
7513       return SDValue();
7514
7515     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7516   }
7517
7518   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7519 }
7520
7521 // Massage DAGs which we can use the high-half "long" operations on into
7522 // something isel will recognize better. E.g.
7523 //
7524 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7525 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7526 //                     (extract_high (v2i64 (dup128 scalar)))))
7527 //
7528 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7529                                        TargetLowering::DAGCombinerInfo &DCI,
7530                                        SelectionDAG &DAG) {
7531   if (DCI.isBeforeLegalizeOps())
7532     return SDValue();
7533
7534   SDValue LHS = N->getOperand(1);
7535   SDValue RHS = N->getOperand(2);
7536   assert(LHS.getValueType().is64BitVector() &&
7537          RHS.getValueType().is64BitVector() &&
7538          "unexpected shape for long operation");
7539
7540   // Either node could be a DUP, but it's not worth doing both of them (you'd
7541   // just as well use the non-high version) so look for a corresponding extract
7542   // operation on the other "wing".
7543   if (isEssentiallyExtractSubvector(LHS)) {
7544     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7545     if (!RHS.getNode())
7546       return SDValue();
7547   } else if (isEssentiallyExtractSubvector(RHS)) {
7548     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7549     if (!LHS.getNode())
7550       return SDValue();
7551   }
7552
7553   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7554                      N->getOperand(0), LHS, RHS);
7555 }
7556
7557 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7558   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7559   unsigned ElemBits = ElemTy.getSizeInBits();
7560
7561   int64_t ShiftAmount;
7562   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7563     APInt SplatValue, SplatUndef;
7564     unsigned SplatBitSize;
7565     bool HasAnyUndefs;
7566     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7567                               HasAnyUndefs, ElemBits) ||
7568         SplatBitSize != ElemBits)
7569       return SDValue();
7570
7571     ShiftAmount = SplatValue.getSExtValue();
7572   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7573     ShiftAmount = CVN->getSExtValue();
7574   } else
7575     return SDValue();
7576
7577   unsigned Opcode;
7578   bool IsRightShift;
7579   switch (IID) {
7580   default:
7581     llvm_unreachable("Unknown shift intrinsic");
7582   case Intrinsic::aarch64_neon_sqshl:
7583     Opcode = AArch64ISD::SQSHL_I;
7584     IsRightShift = false;
7585     break;
7586   case Intrinsic::aarch64_neon_uqshl:
7587     Opcode = AArch64ISD::UQSHL_I;
7588     IsRightShift = false;
7589     break;
7590   case Intrinsic::aarch64_neon_srshl:
7591     Opcode = AArch64ISD::SRSHR_I;
7592     IsRightShift = true;
7593     break;
7594   case Intrinsic::aarch64_neon_urshl:
7595     Opcode = AArch64ISD::URSHR_I;
7596     IsRightShift = true;
7597     break;
7598   case Intrinsic::aarch64_neon_sqshlu:
7599     Opcode = AArch64ISD::SQSHLU_I;
7600     IsRightShift = false;
7601     break;
7602   }
7603
7604   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7605     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7606                        DAG.getConstant(-ShiftAmount, MVT::i32));
7607   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7608     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7609                        DAG.getConstant(ShiftAmount, MVT::i32));
7610
7611   return SDValue();
7612 }
7613
7614 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7615 // the intrinsics must be legal and take an i32, this means there's almost
7616 // certainly going to be a zext in the DAG which we can eliminate.
7617 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7618   SDValue AndN = N->getOperand(2);
7619   if (AndN.getOpcode() != ISD::AND)
7620     return SDValue();
7621
7622   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7623   if (!CMask || CMask->getZExtValue() != Mask)
7624     return SDValue();
7625
7626   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7627                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7628 }
7629
7630 static SDValue performIntrinsicCombine(SDNode *N,
7631                                        TargetLowering::DAGCombinerInfo &DCI,
7632                                        const AArch64Subtarget *Subtarget) {
7633   SelectionDAG &DAG = DCI.DAG;
7634   unsigned IID = getIntrinsicID(N);
7635   switch (IID) {
7636   default:
7637     break;
7638   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7639   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7640     return tryCombineFixedPointConvert(N, DCI, DAG);
7641     break;
7642   case Intrinsic::aarch64_neon_fmax:
7643     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7644                        N->getOperand(1), N->getOperand(2));
7645   case Intrinsic::aarch64_neon_fmin:
7646     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7647                        N->getOperand(1), N->getOperand(2));
7648   case Intrinsic::aarch64_neon_smull:
7649   case Intrinsic::aarch64_neon_umull:
7650   case Intrinsic::aarch64_neon_pmull:
7651   case Intrinsic::aarch64_neon_sqdmull:
7652     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7653   case Intrinsic::aarch64_neon_sqshl:
7654   case Intrinsic::aarch64_neon_uqshl:
7655   case Intrinsic::aarch64_neon_sqshlu:
7656   case Intrinsic::aarch64_neon_srshl:
7657   case Intrinsic::aarch64_neon_urshl:
7658     return tryCombineShiftImm(IID, N, DAG);
7659   case Intrinsic::aarch64_crc32b:
7660   case Intrinsic::aarch64_crc32cb:
7661     return tryCombineCRC32(0xff, N, DAG);
7662   case Intrinsic::aarch64_crc32h:
7663   case Intrinsic::aarch64_crc32ch:
7664     return tryCombineCRC32(0xffff, N, DAG);
7665   }
7666   return SDValue();
7667 }
7668
7669 static SDValue performExtendCombine(SDNode *N,
7670                                     TargetLowering::DAGCombinerInfo &DCI,
7671                                     SelectionDAG &DAG) {
7672   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7673   // we can convert that DUP into another extract_high (of a bigger DUP), which
7674   // helps the backend to decide that an sabdl2 would be useful, saving a real
7675   // extract_high operation.
7676   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7677       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7678     SDNode *ABDNode = N->getOperand(0).getNode();
7679     unsigned IID = getIntrinsicID(ABDNode);
7680     if (IID == Intrinsic::aarch64_neon_sabd ||
7681         IID == Intrinsic::aarch64_neon_uabd) {
7682       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7683       if (!NewABD.getNode())
7684         return SDValue();
7685
7686       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7687                          NewABD);
7688     }
7689   }
7690
7691   // This is effectively a custom type legalization for AArch64.
7692   //
7693   // Type legalization will split an extend of a small, legal, type to a larger
7694   // illegal type by first splitting the destination type, often creating
7695   // illegal source types, which then get legalized in isel-confusing ways,
7696   // leading to really terrible codegen. E.g.,
7697   //   %result = v8i32 sext v8i8 %value
7698   // becomes
7699   //   %losrc = extract_subreg %value, ...
7700   //   %hisrc = extract_subreg %value, ...
7701   //   %lo = v4i32 sext v4i8 %losrc
7702   //   %hi = v4i32 sext v4i8 %hisrc
7703   // Things go rapidly downhill from there.
7704   //
7705   // For AArch64, the [sz]ext vector instructions can only go up one element
7706   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7707   // take two instructions.
7708   //
7709   // This implies that the most efficient way to do the extend from v8i8
7710   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7711   // the normal splitting to happen for the v8i16->v8i32.
7712
7713   // This is pre-legalization to catch some cases where the default
7714   // type legalization will create ill-tempered code.
7715   if (!DCI.isBeforeLegalizeOps())
7716     return SDValue();
7717
7718   // We're only interested in cleaning things up for non-legal vector types
7719   // here. If both the source and destination are legal, things will just
7720   // work naturally without any fiddling.
7721   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7722   EVT ResVT = N->getValueType(0);
7723   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7724     return SDValue();
7725   // If the vector type isn't a simple VT, it's beyond the scope of what
7726   // we're  worried about here. Let legalization do its thing and hope for
7727   // the best.
7728   SDValue Src = N->getOperand(0);
7729   EVT SrcVT = Src->getValueType(0);
7730   if (!ResVT.isSimple() || !SrcVT.isSimple())
7731     return SDValue();
7732
7733   // If the source VT is a 64-bit vector, we can play games and get the
7734   // better results we want.
7735   if (SrcVT.getSizeInBits() != 64)
7736     return SDValue();
7737
7738   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7739   unsigned ElementCount = SrcVT.getVectorNumElements();
7740   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7741   SDLoc DL(N);
7742   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7743
7744   // Now split the rest of the operation into two halves, each with a 64
7745   // bit source.
7746   EVT LoVT, HiVT;
7747   SDValue Lo, Hi;
7748   unsigned NumElements = ResVT.getVectorNumElements();
7749   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7750   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7751                                  ResVT.getVectorElementType(), NumElements / 2);
7752
7753   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7754                                LoVT.getVectorNumElements());
7755   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7756                    DAG.getIntPtrConstant(0));
7757   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7758                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7759   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7760   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7761
7762   // Now combine the parts back together so we still have a single result
7763   // like the combiner expects.
7764   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7765 }
7766
7767 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7768 /// value. The load store optimizer pass will merge them to store pair stores.
7769 /// This has better performance than a splat of the scalar followed by a split
7770 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7771 /// followed by an ext.b and two stores.
7772 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7773   SDValue StVal = St->getValue();
7774   EVT VT = StVal.getValueType();
7775
7776   // Don't replace floating point stores, they possibly won't be transformed to
7777   // stp because of the store pair suppress pass.
7778   if (VT.isFloatingPoint())
7779     return SDValue();
7780
7781   // Check for insert vector elements.
7782   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7783     return SDValue();
7784
7785   // We can express a splat as store pair(s) for 2 or 4 elements.
7786   unsigned NumVecElts = VT.getVectorNumElements();
7787   if (NumVecElts != 4 && NumVecElts != 2)
7788     return SDValue();
7789   SDValue SplatVal = StVal.getOperand(1);
7790   unsigned RemainInsertElts = NumVecElts - 1;
7791
7792   // Check that this is a splat.
7793   while (--RemainInsertElts) {
7794     SDValue NextInsertElt = StVal.getOperand(0);
7795     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7796       return SDValue();
7797     if (NextInsertElt.getOperand(1) != SplatVal)
7798       return SDValue();
7799     StVal = NextInsertElt;
7800   }
7801   unsigned OrigAlignment = St->getAlignment();
7802   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7803   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7804
7805   // Create scalar stores. This is at least as good as the code sequence for a
7806   // split unaligned store wich is a dup.s, ext.b, and two stores.
7807   // Most of the time the three stores should be replaced by store pair
7808   // instructions (stp).
7809   SDLoc DL(St);
7810   SDValue BasePtr = St->getBasePtr();
7811   SDValue NewST1 =
7812       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7813                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7814
7815   unsigned Offset = EltOffset;
7816   while (--NumVecElts) {
7817     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7818                                     DAG.getConstant(Offset, MVT::i64));
7819     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7820                           St->getPointerInfo(), St->isVolatile(),
7821                           St->isNonTemporal(), Alignment);
7822     Offset += EltOffset;
7823   }
7824   return NewST1;
7825 }
7826
7827 static SDValue performSTORECombine(SDNode *N,
7828                                    TargetLowering::DAGCombinerInfo &DCI,
7829                                    SelectionDAG &DAG,
7830                                    const AArch64Subtarget *Subtarget) {
7831   if (!DCI.isBeforeLegalize())
7832     return SDValue();
7833
7834   StoreSDNode *S = cast<StoreSDNode>(N);
7835   if (S->isVolatile())
7836     return SDValue();
7837
7838   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7839   // page boundries. We want to split such stores.
7840   if (!Subtarget->isCyclone())
7841     return SDValue();
7842
7843   // Don't split at Oz.
7844   MachineFunction &MF = DAG.getMachineFunction();
7845   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7846       AttributeSet::FunctionIndex, Attribute::MinSize);
7847   if (IsMinSize)
7848     return SDValue();
7849
7850   SDValue StVal = S->getValue();
7851   EVT VT = StVal.getValueType();
7852
7853   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7854   // those up regresses performance on micro-benchmarks and olden/bh.
7855   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7856     return SDValue();
7857
7858   // Split unaligned 16B stores. They are terrible for performance.
7859   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7860   // extensions can use this to mark that it does not want splitting to happen
7861   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7862   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7863   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7864       S->getAlignment() <= 2)
7865     return SDValue();
7866
7867   // If we get a splat of a scalar convert this vector store to a store of
7868   // scalars. They will be merged into store pairs thereby removing two
7869   // instructions.
7870   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7871   if (ReplacedSplat != SDValue())
7872     return ReplacedSplat;
7873
7874   SDLoc DL(S);
7875   unsigned NumElts = VT.getVectorNumElements() / 2;
7876   // Split VT into two.
7877   EVT HalfVT =
7878       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7879   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7880                                    DAG.getIntPtrConstant(0));
7881   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7882                                    DAG.getIntPtrConstant(NumElts));
7883   SDValue BasePtr = S->getBasePtr();
7884   SDValue NewST1 =
7885       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7886                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7887   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7888                                   DAG.getConstant(8, MVT::i64));
7889   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7890                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7891                       S->getAlignment());
7892 }
7893
7894 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7895 /// post-increment LD1R.
7896 static SDValue performPostLD1Combine(SDNode *N,
7897                                      TargetLowering::DAGCombinerInfo &DCI,
7898                                      bool IsLaneOp) {
7899   if (DCI.isBeforeLegalizeOps())
7900     return SDValue();
7901
7902   SelectionDAG &DAG = DCI.DAG;
7903   EVT VT = N->getValueType(0);
7904
7905   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7906   SDNode *LD = N->getOperand(LoadIdx).getNode();
7907   // If it is not LOAD, can not do such combine.
7908   if (LD->getOpcode() != ISD::LOAD)
7909     return SDValue();
7910
7911   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7912   EVT MemVT = LoadSDN->getMemoryVT();
7913   // Check if memory operand is the same type as the vector element.
7914   if (MemVT != VT.getVectorElementType())
7915     return SDValue();
7916
7917   // Check if there are other uses. If so, do not combine as it will introduce
7918   // an extra load.
7919   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7920        ++UI) {
7921     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7922       continue;
7923     if (*UI != N)
7924       return SDValue();
7925   }
7926
7927   SDValue Addr = LD->getOperand(1);
7928   SDValue Vector = N->getOperand(0);
7929   // Search for a use of the address operand that is an increment.
7930   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7931        Addr.getNode()->use_end(); UI != UE; ++UI) {
7932     SDNode *User = *UI;
7933     if (User->getOpcode() != ISD::ADD
7934         || UI.getUse().getResNo() != Addr.getResNo())
7935       continue;
7936
7937     // Check that the add is independent of the load.  Otherwise, folding it
7938     // would create a cycle.
7939     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7940       continue;
7941     // Also check that add is not used in the vector operand.  This would also
7942     // create a cycle.
7943     if (User->isPredecessorOf(Vector.getNode()))
7944       continue;
7945
7946     // If the increment is a constant, it must match the memory ref size.
7947     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7948     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7949       uint32_t IncVal = CInc->getZExtValue();
7950       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7951       if (IncVal != NumBytes)
7952         continue;
7953       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7954     }
7955
7956     SmallVector<SDValue, 8> Ops;
7957     Ops.push_back(LD->getOperand(0));  // Chain
7958     if (IsLaneOp) {
7959       Ops.push_back(Vector);           // The vector to be inserted
7960       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7961     }
7962     Ops.push_back(Addr);
7963     Ops.push_back(Inc);
7964
7965     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7966     SDVTList SDTys = DAG.getVTList(Tys);
7967     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7968     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7969                                            MemVT,
7970                                            LoadSDN->getMemOperand());
7971
7972     // Update the uses.
7973     std::vector<SDValue> NewResults;
7974     NewResults.push_back(SDValue(LD, 0));             // The result of load
7975     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7976     DCI.CombineTo(LD, NewResults);
7977     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7978     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7979
7980     break;
7981   }
7982   return SDValue();
7983 }
7984
7985 /// Target-specific DAG combine function for NEON load/store intrinsics
7986 /// to merge base address updates.
7987 static SDValue performNEONPostLDSTCombine(SDNode *N,
7988                                           TargetLowering::DAGCombinerInfo &DCI,
7989                                           SelectionDAG &DAG) {
7990   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7991     return SDValue();
7992
7993   unsigned AddrOpIdx = N->getNumOperands() - 1;
7994   SDValue Addr = N->getOperand(AddrOpIdx);
7995
7996   // Search for a use of the address operand that is an increment.
7997   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7998        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7999     SDNode *User = *UI;
8000     if (User->getOpcode() != ISD::ADD ||
8001         UI.getUse().getResNo() != Addr.getResNo())
8002       continue;
8003
8004     // Check that the add is independent of the load/store.  Otherwise, folding
8005     // it would create a cycle.
8006     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8007       continue;
8008
8009     // Find the new opcode for the updating load/store.
8010     bool IsStore = false;
8011     bool IsLaneOp = false;
8012     bool IsDupOp = false;
8013     unsigned NewOpc = 0;
8014     unsigned NumVecs = 0;
8015     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8016     switch (IntNo) {
8017     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8018     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8019       NumVecs = 2; break;
8020     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8021       NumVecs = 3; break;
8022     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8023       NumVecs = 4; break;
8024     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8025       NumVecs = 2; IsStore = true; break;
8026     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8027       NumVecs = 3; IsStore = true; break;
8028     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8029       NumVecs = 4; IsStore = true; break;
8030     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8031       NumVecs = 2; break;
8032     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8033       NumVecs = 3; break;
8034     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8035       NumVecs = 4; break;
8036     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8037       NumVecs = 2; IsStore = true; break;
8038     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8039       NumVecs = 3; IsStore = true; break;
8040     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8041       NumVecs = 4; IsStore = true; break;
8042     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8043       NumVecs = 2; IsDupOp = true; break;
8044     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8045       NumVecs = 3; IsDupOp = true; break;
8046     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8047       NumVecs = 4; IsDupOp = true; break;
8048     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8049       NumVecs = 2; IsLaneOp = true; break;
8050     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8051       NumVecs = 3; IsLaneOp = true; break;
8052     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8053       NumVecs = 4; IsLaneOp = true; break;
8054     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8055       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8056     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8057       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8058     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8059       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8060     }
8061
8062     EVT VecTy;
8063     if (IsStore)
8064       VecTy = N->getOperand(2).getValueType();
8065     else
8066       VecTy = N->getValueType(0);
8067
8068     // If the increment is a constant, it must match the memory ref size.
8069     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8070     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8071       uint32_t IncVal = CInc->getZExtValue();
8072       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8073       if (IsLaneOp || IsDupOp)
8074         NumBytes /= VecTy.getVectorNumElements();
8075       if (IncVal != NumBytes)
8076         continue;
8077       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8078     }
8079     SmallVector<SDValue, 8> Ops;
8080     Ops.push_back(N->getOperand(0)); // Incoming chain
8081     // Load lane and store have vector list as input.
8082     if (IsLaneOp || IsStore)
8083       for (unsigned i = 2; i < AddrOpIdx; ++i)
8084         Ops.push_back(N->getOperand(i));
8085     Ops.push_back(Addr); // Base register
8086     Ops.push_back(Inc);
8087
8088     // Return Types.
8089     EVT Tys[6];
8090     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8091     unsigned n;
8092     for (n = 0; n < NumResultVecs; ++n)
8093       Tys[n] = VecTy;
8094     Tys[n++] = MVT::i64;  // Type of write back register
8095     Tys[n] = MVT::Other;  // Type of the chain
8096     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8097
8098     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8099     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8100                                            MemInt->getMemoryVT(),
8101                                            MemInt->getMemOperand());
8102
8103     // Update the uses.
8104     std::vector<SDValue> NewResults;
8105     for (unsigned i = 0; i < NumResultVecs; ++i) {
8106       NewResults.push_back(SDValue(UpdN.getNode(), i));
8107     }
8108     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8109     DCI.CombineTo(N, NewResults);
8110     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8111
8112     break;
8113   }
8114   return SDValue();
8115 }
8116
8117 // Checks to see if the value is the prescribed width and returns information
8118 // about its extension mode.
8119 static
8120 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8121   ExtType = ISD::NON_EXTLOAD;
8122   switch(V.getNode()->getOpcode()) {
8123   default:
8124     return false;
8125   case ISD::LOAD: {
8126     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8127     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8128        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8129       ExtType = LoadNode->getExtensionType();
8130       return true;
8131     }
8132     return false;
8133   }
8134   case ISD::AssertSext: {
8135     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8136     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8137        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8138       ExtType = ISD::SEXTLOAD;
8139       return true;
8140     }
8141     return false;
8142   }
8143   case ISD::AssertZext: {
8144     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8145     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8146        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8147       ExtType = ISD::ZEXTLOAD;
8148       return true;
8149     }
8150     return false;
8151   }
8152   case ISD::Constant:
8153   case ISD::TargetConstant: {
8154     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8155         1LL << (width - 1))
8156       return true;
8157     return false;
8158   }
8159   }
8160
8161   return true;
8162 }
8163
8164 // This function does a whole lot of voodoo to determine if the tests are
8165 // equivalent without and with a mask. Essentially what happens is that given a
8166 // DAG resembling:
8167 //
8168 //  +-------------+ +-------------+ +-------------+ +-------------+
8169 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8170 //  +-------------+ +-------------+ +-------------+ +-------------+
8171 //           |           |           |               |
8172 //           V           V           |    +----------+
8173 //          +-------------+  +----+  |    |
8174 //          |     ADD     |  |0xff|  |    |
8175 //          +-------------+  +----+  |    |
8176 //                  |           |    |    |
8177 //                  V           V    |    |
8178 //                 +-------------+   |    |
8179 //                 |     AND     |   |    |
8180 //                 +-------------+   |    |
8181 //                      |            |    |
8182 //                      +-----+      |    |
8183 //                            |      |    |
8184 //                            V      V    V
8185 //                           +-------------+
8186 //                           |     CMP     |
8187 //                           +-------------+
8188 //
8189 // The AND node may be safely removed for some combinations of inputs. In
8190 // particular we need to take into account the extension type of the Input,
8191 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8192 // width of the input (this can work for any width inputs, the above graph is
8193 // specific to 8 bits.
8194 //
8195 // The specific equations were worked out by generating output tables for each
8196 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8197 // problem was simplified by working with 4 bit inputs, which means we only
8198 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8199 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8200 // patterns present in both extensions (0,7). For every distinct set of
8201 // AddConstant and CompConstants bit patterns we can consider the masked and
8202 // unmasked versions to be equivalent if the result of this function is true for
8203 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8204 //
8205 //   sub      w8, w0, w1
8206 //   and      w10, w8, #0x0f
8207 //   cmp      w8, w2
8208 //   cset     w9, AArch64CC
8209 //   cmp      w10, w2
8210 //   cset     w11, AArch64CC
8211 //   cmp      w9, w11
8212 //   cset     w0, eq
8213 //   ret
8214 //
8215 // Since the above function shows when the outputs are equivalent it defines
8216 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8217 // would be expensive to run during compiles. The equations below were written
8218 // in a test harness that confirmed they gave equivalent outputs to the above
8219 // for all inputs function, so they can be used determine if the removal is
8220 // legal instead.
8221 //
8222 // isEquivalentMaskless() is the code for testing if the AND can be removed
8223 // factored out of the DAG recognition as the DAG can take several forms.
8224
8225 static
8226 bool isEquivalentMaskless(unsigned CC, unsigned width,
8227                           ISD::LoadExtType ExtType, signed AddConstant,
8228                           signed CompConstant) {
8229   // By being careful about our equations and only writing the in term
8230   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8231   // make them generally applicable to all bit widths.
8232   signed MaxUInt = (1 << width);
8233
8234   // For the purposes of these comparisons sign extending the type is
8235   // equivalent to zero extending the add and displacing it by half the integer
8236   // width. Provided we are careful and make sure our equations are valid over
8237   // the whole range we can just adjust the input and avoid writing equations
8238   // for sign extended inputs.
8239   if (ExtType == ISD::SEXTLOAD)
8240     AddConstant -= (1 << (width-1));
8241
8242   switch(CC) {
8243   case AArch64CC::LE:
8244   case AArch64CC::GT: {
8245     if ((AddConstant == 0) ||
8246         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8247         (AddConstant >= 0 && CompConstant < 0) ||
8248         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8249       return true;
8250   } break;
8251   case AArch64CC::LT:
8252   case AArch64CC::GE: {
8253     if ((AddConstant == 0) ||
8254         (AddConstant >= 0 && CompConstant <= 0) ||
8255         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8256       return true;
8257   } break;
8258   case AArch64CC::HI:
8259   case AArch64CC::LS: {
8260     if ((AddConstant >= 0 && CompConstant < 0) ||
8261        (AddConstant <= 0 && CompConstant >= -1 &&
8262         CompConstant < AddConstant + MaxUInt))
8263       return true;
8264   } break;
8265   case AArch64CC::PL:
8266   case AArch64CC::MI: {
8267     if ((AddConstant == 0) ||
8268         (AddConstant > 0 && CompConstant <= 0) ||
8269         (AddConstant < 0 && CompConstant <= AddConstant))
8270       return true;
8271   } break;
8272   case AArch64CC::LO:
8273   case AArch64CC::HS: {
8274     if ((AddConstant >= 0 && CompConstant <= 0) ||
8275         (AddConstant <= 0 && CompConstant >= 0 &&
8276          CompConstant <= AddConstant + MaxUInt))
8277       return true;
8278   } break;
8279   case AArch64CC::EQ:
8280   case AArch64CC::NE: {
8281     if ((AddConstant > 0 && CompConstant < 0) ||
8282         (AddConstant < 0 && CompConstant >= 0 &&
8283          CompConstant < AddConstant + MaxUInt) ||
8284         (AddConstant >= 0 && CompConstant >= 0 &&
8285          CompConstant >= AddConstant) ||
8286         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8287
8288       return true;
8289   } break;
8290   case AArch64CC::VS:
8291   case AArch64CC::VC:
8292   case AArch64CC::AL:
8293   case AArch64CC::NV:
8294     return true;
8295   case AArch64CC::Invalid:
8296     break;
8297   }
8298
8299   return false;
8300 }
8301
8302 static
8303 SDValue performCONDCombine(SDNode *N,
8304                            TargetLowering::DAGCombinerInfo &DCI,
8305                            SelectionDAG &DAG, unsigned CCIndex,
8306                            unsigned CmpIndex) {
8307   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8308   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8309   unsigned CondOpcode = SubsNode->getOpcode();
8310
8311   if (CondOpcode != AArch64ISD::SUBS)
8312     return SDValue();
8313
8314   // There is a SUBS feeding this condition. Is it fed by a mask we can
8315   // use?
8316
8317   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8318   unsigned MaskBits = 0;
8319
8320   if (AndNode->getOpcode() != ISD::AND)
8321     return SDValue();
8322
8323   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8324     uint32_t CNV = CN->getZExtValue();
8325     if (CNV == 255)
8326       MaskBits = 8;
8327     else if (CNV == 65535)
8328       MaskBits = 16;
8329   }
8330
8331   if (!MaskBits)
8332     return SDValue();
8333
8334   SDValue AddValue = AndNode->getOperand(0);
8335
8336   if (AddValue.getOpcode() != ISD::ADD)
8337     return SDValue();
8338
8339   // The basic dag structure is correct, grab the inputs and validate them.
8340
8341   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8342   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8343   SDValue SubsInputValue = SubsNode->getOperand(1);
8344
8345   // The mask is present and the provenance of all the values is a smaller type,
8346   // lets see if the mask is superfluous.
8347
8348   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8349       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8350     return SDValue();
8351
8352   ISD::LoadExtType ExtType;
8353
8354   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8355       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8356       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8357     return SDValue();
8358
8359   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8360                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8361                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8362     return SDValue();
8363
8364   // The AND is not necessary, remove it.
8365
8366   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8367                                SubsNode->getValueType(1));
8368   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8369
8370   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8371   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8372
8373   return SDValue(N, 0);
8374 }
8375
8376 // Optimize compare with zero and branch.
8377 static SDValue performBRCONDCombine(SDNode *N,
8378                                     TargetLowering::DAGCombinerInfo &DCI,
8379                                     SelectionDAG &DAG) {
8380   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8381   if (NV.getNode())
8382     N = NV.getNode();
8383   SDValue Chain = N->getOperand(0);
8384   SDValue Dest = N->getOperand(1);
8385   SDValue CCVal = N->getOperand(2);
8386   SDValue Cmp = N->getOperand(3);
8387
8388   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8389   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8390   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8391     return SDValue();
8392
8393   unsigned CmpOpc = Cmp.getOpcode();
8394   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8395     return SDValue();
8396
8397   // Only attempt folding if there is only one use of the flag and no use of the
8398   // value.
8399   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8400     return SDValue();
8401
8402   SDValue LHS = Cmp.getOperand(0);
8403   SDValue RHS = Cmp.getOperand(1);
8404
8405   assert(LHS.getValueType() == RHS.getValueType() &&
8406          "Expected the value type to be the same for both operands!");
8407   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8408     return SDValue();
8409
8410   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8411     std::swap(LHS, RHS);
8412
8413   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8414     return SDValue();
8415
8416   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8417       LHS.getOpcode() == ISD::SRL)
8418     return SDValue();
8419
8420   // Fold the compare into the branch instruction.
8421   SDValue BR;
8422   if (CC == AArch64CC::EQ)
8423     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8424   else
8425     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8426
8427   // Do not add new nodes to DAG combiner worklist.
8428   DCI.CombineTo(N, BR, false);
8429
8430   return SDValue();
8431 }
8432
8433 // vselect (v1i1 setcc) ->
8434 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8435 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8436 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8437 // such VSELECT.
8438 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8439   SDValue N0 = N->getOperand(0);
8440   EVT CCVT = N0.getValueType();
8441
8442   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8443       CCVT.getVectorElementType() != MVT::i1)
8444     return SDValue();
8445
8446   EVT ResVT = N->getValueType(0);
8447   EVT CmpVT = N0.getOperand(0).getValueType();
8448   // Only combine when the result type is of the same size as the compared
8449   // operands.
8450   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8451     return SDValue();
8452
8453   SDValue IfTrue = N->getOperand(1);
8454   SDValue IfFalse = N->getOperand(2);
8455   SDValue SetCC =
8456       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8457                    N0.getOperand(0), N0.getOperand(1),
8458                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8459   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8460                      IfTrue, IfFalse);
8461 }
8462
8463 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8464 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8465 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8466 /// with a vector one followed by a DUP shuffle on the result.
8467 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8468   SDValue N0 = N->getOperand(0);
8469   EVT ResVT = N->getValueType(0);
8470
8471   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8472     return SDValue();
8473
8474   // If NumMaskElts == 0, the comparison is larger than select result. The
8475   // largest real NEON comparison is 64-bits per lane, which means the result is
8476   // at most 32-bits and an illegal vector. Just bail out for now.
8477   EVT SrcVT = N0.getOperand(0).getValueType();
8478   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8479   if (!ResVT.isVector() || NumMaskElts == 0)
8480     return SDValue();
8481
8482   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8483   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8484
8485   // First perform a vector comparison, where lane 0 is the one we're interested
8486   // in.
8487   SDLoc DL(N0);
8488   SDValue LHS =
8489       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8490   SDValue RHS =
8491       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8492   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8493
8494   // Now duplicate the comparison mask we want across all other lanes.
8495   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8496   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8497   Mask = DAG.getNode(ISD::BITCAST, DL,
8498                      ResVT.changeVectorElementTypeToInteger(), Mask);
8499
8500   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8501 }
8502
8503 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8504                                                  DAGCombinerInfo &DCI) const {
8505   SelectionDAG &DAG = DCI.DAG;
8506   switch (N->getOpcode()) {
8507   default:
8508     break;
8509   case ISD::ADD:
8510   case ISD::SUB:
8511     return performAddSubLongCombine(N, DCI, DAG);
8512   case ISD::XOR:
8513     return performXorCombine(N, DAG, DCI, Subtarget);
8514   case ISD::MUL:
8515     return performMulCombine(N, DAG, DCI, Subtarget);
8516   case ISD::SINT_TO_FP:
8517   case ISD::UINT_TO_FP:
8518     return performIntToFpCombine(N, DAG);
8519   case ISD::OR:
8520     return performORCombine(N, DCI, Subtarget);
8521   case ISD::INTRINSIC_WO_CHAIN:
8522     return performIntrinsicCombine(N, DCI, Subtarget);
8523   case ISD::ANY_EXTEND:
8524   case ISD::ZERO_EXTEND:
8525   case ISD::SIGN_EXTEND:
8526     return performExtendCombine(N, DCI, DAG);
8527   case ISD::BITCAST:
8528     return performBitcastCombine(N, DCI, DAG);
8529   case ISD::CONCAT_VECTORS:
8530     return performConcatVectorsCombine(N, DCI, DAG);
8531   case ISD::SELECT:
8532     return performSelectCombine(N, DAG);
8533   case ISD::VSELECT:
8534     return performVSelectCombine(N, DCI.DAG);
8535   case ISD::STORE:
8536     return performSTORECombine(N, DCI, DAG, Subtarget);
8537   case AArch64ISD::BRCOND:
8538     return performBRCONDCombine(N, DCI, DAG);
8539   case AArch64ISD::CSEL:
8540     return performCONDCombine(N, DCI, DAG, 2, 3);
8541   case AArch64ISD::DUP:
8542     return performPostLD1Combine(N, DCI, false);
8543   case ISD::INSERT_VECTOR_ELT:
8544     return performPostLD1Combine(N, DCI, true);
8545   case ISD::INTRINSIC_VOID:
8546   case ISD::INTRINSIC_W_CHAIN:
8547     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8548     case Intrinsic::aarch64_neon_ld2:
8549     case Intrinsic::aarch64_neon_ld3:
8550     case Intrinsic::aarch64_neon_ld4:
8551     case Intrinsic::aarch64_neon_ld1x2:
8552     case Intrinsic::aarch64_neon_ld1x3:
8553     case Intrinsic::aarch64_neon_ld1x4:
8554     case Intrinsic::aarch64_neon_ld2lane:
8555     case Intrinsic::aarch64_neon_ld3lane:
8556     case Intrinsic::aarch64_neon_ld4lane:
8557     case Intrinsic::aarch64_neon_ld2r:
8558     case Intrinsic::aarch64_neon_ld3r:
8559     case Intrinsic::aarch64_neon_ld4r:
8560     case Intrinsic::aarch64_neon_st2:
8561     case Intrinsic::aarch64_neon_st3:
8562     case Intrinsic::aarch64_neon_st4:
8563     case Intrinsic::aarch64_neon_st1x2:
8564     case Intrinsic::aarch64_neon_st1x3:
8565     case Intrinsic::aarch64_neon_st1x4:
8566     case Intrinsic::aarch64_neon_st2lane:
8567     case Intrinsic::aarch64_neon_st3lane:
8568     case Intrinsic::aarch64_neon_st4lane:
8569       return performNEONPostLDSTCombine(N, DCI, DAG);
8570     default:
8571       break;
8572     }
8573   }
8574   return SDValue();
8575 }
8576
8577 // Check if the return value is used as only a return value, as otherwise
8578 // we can't perform a tail-call. In particular, we need to check for
8579 // target ISD nodes that are returns and any other "odd" constructs
8580 // that the generic analysis code won't necessarily catch.
8581 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8582                                                SDValue &Chain) const {
8583   if (N->getNumValues() != 1)
8584     return false;
8585   if (!N->hasNUsesOfValue(1, 0))
8586     return false;
8587
8588   SDValue TCChain = Chain;
8589   SDNode *Copy = *N->use_begin();
8590   if (Copy->getOpcode() == ISD::CopyToReg) {
8591     // If the copy has a glue operand, we conservatively assume it isn't safe to
8592     // perform a tail call.
8593     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8594         MVT::Glue)
8595       return false;
8596     TCChain = Copy->getOperand(0);
8597   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8598     return false;
8599
8600   bool HasRet = false;
8601   for (SDNode *Node : Copy->uses()) {
8602     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8603       return false;
8604     HasRet = true;
8605   }
8606
8607   if (!HasRet)
8608     return false;
8609
8610   Chain = TCChain;
8611   return true;
8612 }
8613
8614 // Return whether the an instruction can potentially be optimized to a tail
8615 // call. This will cause the optimizers to attempt to move, or duplicate,
8616 // return instructions to help enable tail call optimizations for this
8617 // instruction.
8618 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8619   if (!CI->isTailCall())
8620     return false;
8621
8622   return true;
8623 }
8624
8625 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8626                                                    SDValue &Offset,
8627                                                    ISD::MemIndexedMode &AM,
8628                                                    bool &IsInc,
8629                                                    SelectionDAG &DAG) const {
8630   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8631     return false;
8632
8633   Base = Op->getOperand(0);
8634   // All of the indexed addressing mode instructions take a signed
8635   // 9 bit immediate offset.
8636   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8637     int64_t RHSC = (int64_t)RHS->getZExtValue();
8638     if (RHSC >= 256 || RHSC <= -256)
8639       return false;
8640     IsInc = (Op->getOpcode() == ISD::ADD);
8641     Offset = Op->getOperand(1);
8642     return true;
8643   }
8644   return false;
8645 }
8646
8647 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8648                                                       SDValue &Offset,
8649                                                       ISD::MemIndexedMode &AM,
8650                                                       SelectionDAG &DAG) const {
8651   EVT VT;
8652   SDValue Ptr;
8653   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8654     VT = LD->getMemoryVT();
8655     Ptr = LD->getBasePtr();
8656   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8657     VT = ST->getMemoryVT();
8658     Ptr = ST->getBasePtr();
8659   } else
8660     return false;
8661
8662   bool IsInc;
8663   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8664     return false;
8665   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8666   return true;
8667 }
8668
8669 bool AArch64TargetLowering::getPostIndexedAddressParts(
8670     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8671     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8672   EVT VT;
8673   SDValue Ptr;
8674   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8675     VT = LD->getMemoryVT();
8676     Ptr = LD->getBasePtr();
8677   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8678     VT = ST->getMemoryVT();
8679     Ptr = ST->getBasePtr();
8680   } else
8681     return false;
8682
8683   bool IsInc;
8684   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8685     return false;
8686   // Post-indexing updates the base, so it's not a valid transform
8687   // if that's not the same as the load's pointer.
8688   if (Ptr != Base)
8689     return false;
8690   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8691   return true;
8692 }
8693
8694 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8695                                   SelectionDAG &DAG) {
8696   if (N->getValueType(0) != MVT::i16)
8697     return;
8698
8699   SDLoc DL(N);
8700   SDValue Op = N->getOperand(0);
8701   assert(Op.getValueType() == MVT::f16 &&
8702          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
8703   Op = SDValue(
8704       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8705                          DAG.getUNDEF(MVT::i32), Op,
8706                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8707       0);
8708   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8709   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8710 }
8711
8712 void AArch64TargetLowering::ReplaceNodeResults(
8713     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8714   switch (N->getOpcode()) {
8715   default:
8716     llvm_unreachable("Don't know how to custom expand this");
8717   case ISD::BITCAST:
8718     ReplaceBITCASTResults(N, Results, DAG);
8719     return;
8720   case ISD::FP_TO_UINT:
8721   case ISD::FP_TO_SINT:
8722     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8723     // Let normal code take care of it by not adding anything to Results.
8724     return;
8725   }
8726 }
8727
8728 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8729   return true;
8730 }
8731
8732 TargetLoweringBase::LegalizeTypeAction
8733 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8734   MVT SVT = VT.getSimpleVT();
8735   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8736   // v4i16, v2i32 instead of to promote.
8737   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8738       || SVT == MVT::v1f32)
8739     return TypeWidenVector;
8740
8741   return TargetLoweringBase::getPreferredVectorAction(VT);
8742 }
8743
8744 // Loads and stores less than 128-bits are already atomic; ones above that
8745 // are doomed anyway, so defer to the default libcall and blame the OS when
8746 // things go wrong.
8747 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8748   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8749   return Size == 128;
8750 }
8751
8752 // Loads and stores less than 128-bits are already atomic; ones above that
8753 // are doomed anyway, so defer to the default libcall and blame the OS when
8754 // things go wrong.
8755 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8756   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8757   return Size == 128;
8758 }
8759
8760 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8761 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8762   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8763   return Size <= 128;
8764 }
8765
8766 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8767   return true;
8768 }
8769
8770 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8771                                              AtomicOrdering Ord) const {
8772   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8773   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8774   bool IsAcquire = isAtLeastAcquire(Ord);
8775
8776   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8777   // intrinsic must return {i64, i64} and we have to recombine them into a
8778   // single i128 here.
8779   if (ValTy->getPrimitiveSizeInBits() == 128) {
8780     Intrinsic::ID Int =
8781         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8782     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8783
8784     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8785     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8786
8787     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8788     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8789     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8790     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8791     return Builder.CreateOr(
8792         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8793   }
8794
8795   Type *Tys[] = { Addr->getType() };
8796   Intrinsic::ID Int =
8797       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8798   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8799
8800   return Builder.CreateTruncOrBitCast(
8801       Builder.CreateCall(Ldxr, Addr),
8802       cast<PointerType>(Addr->getType())->getElementType());
8803 }
8804
8805 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8806                                                    Value *Val, Value *Addr,
8807                                                    AtomicOrdering Ord) const {
8808   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8809   bool IsRelease = isAtLeastRelease(Ord);
8810
8811   // Since the intrinsics must have legal type, the i128 intrinsics take two
8812   // parameters: "i64, i64". We must marshal Val into the appropriate form
8813   // before the call.
8814   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8815     Intrinsic::ID Int =
8816         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8817     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8818     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8819
8820     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8821     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8822     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8823     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8824   }
8825
8826   Intrinsic::ID Int =
8827       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8828   Type *Tys[] = { Addr->getType() };
8829   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8830
8831   return Builder.CreateCall2(
8832       Stxr, Builder.CreateZExtOrBitCast(
8833                 Val, Stxr->getFunctionType()->getParamType(0)),
8834       Addr);
8835 }