lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GetElementPtrTypeIterator.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 #define DEBUG_TYPE "aarch64-lower"
  39
  40 STATISTIC(NumTailCalls, "Number of tail calls");
  41 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  42
  43 namespace {
  44 enum AlignMode {
  45   StrictAlign,
  46   NoStrictAlign
  47 };
  48 }
  49
  50 static cl::opt<AlignMode>
  51 Align(cl::desc("Load/store alignment support"),
  52       cl::Hidden, cl::init(NoStrictAlign),
  53       cl::values(
  54           clEnumValN(StrictAlign,   "aarch64-strict-align",
  55                      "Disallow all unaligned memory accesses"),
  56           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  57                      "Allow unaligned memory accesses"),
  58           clEnumValEnd));
  59
  60 // Place holder until extr generation is tested fully.
  61 static cl::opt<bool>
  62 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  63                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  64                           cl::init(true));
  65
  66 static cl::opt<bool>
  67 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  68                            cl::desc("Allow AArch64 SLI/SRI formation"),
  69                            cl::init(false));
  70
  71 // FIXME: The necessary dtprel relocations don't seem to be supported
  72 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  73 // default, for now, fall back to GeneralDynamic code generation.
  74 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  75     "aarch64-elf-ldtls-generation", cl::Hidden,
  76     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  77     cl::init(false));
  78
  79 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  80                                              const AArch64Subtarget &STI)
  81     : TargetLowering(TM), Subtarget(&STI) {
  82
  83   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  84   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  85   setBooleanContents(ZeroOrOneBooleanContent);
  86   // When comparing vectors the result sets the different elements in the
  87   // vector to all-one or all-zero.
  88   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  89
  90   // Set up the register classes.
  91   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  92   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  93
  94   if (Subtarget->hasFPARMv8()) {
  95     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  96     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  97     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  98     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  99   }
 100
 101   if (Subtarget->hasNEON()) {
 102     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 103     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 104     // Someone set us up the NEON.
 105     addDRTypeForNEON(MVT::v2f32);
 106     addDRTypeForNEON(MVT::v8i8);
 107     addDRTypeForNEON(MVT::v4i16);
 108     addDRTypeForNEON(MVT::v2i32);
 109     addDRTypeForNEON(MVT::v1i64);
 110     addDRTypeForNEON(MVT::v1f64);
 111     addDRTypeForNEON(MVT::v4f16);
 112
 113     addQRTypeForNEON(MVT::v4f32);
 114     addQRTypeForNEON(MVT::v2f64);
 115     addQRTypeForNEON(MVT::v16i8);
 116     addQRTypeForNEON(MVT::v8i16);
 117     addQRTypeForNEON(MVT::v4i32);
 118     addQRTypeForNEON(MVT::v2i64);
 119     addQRTypeForNEON(MVT::v8f16);
 120   }
 121
 122   // Compute derived properties from the register classes
 123   computeRegisterProperties(Subtarget->getRegisterInfo());
 124
 125   // Provide all sorts of operation actions
 126   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 129   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 131   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 132   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 133   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 144   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 145   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 146   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 150   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 151
 152   setOperationAction(ISD::FREM, MVT::f32, Expand);
 153   setOperationAction(ISD::FREM, MVT::f64, Expand);
 154   setOperationAction(ISD::FREM, MVT::f80, Expand);
 155
 156   // Custom lowering hooks are needed for XOR
 157   // to fold it into CSINC/CSINV.
 158   setOperationAction(ISD::XOR, MVT::i32, Custom);
 159   setOperationAction(ISD::XOR, MVT::i64, Custom);
 160
 161   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 162   // there's a valid register class, so we need custom operations in most cases.
 163   setOperationAction(ISD::FABS, MVT::f128, Expand);
 164   setOperationAction(ISD::FADD, MVT::f128, Custom);
 165   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 166   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 168   setOperationAction(ISD::FMA, MVT::f128, Expand);
 169   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 170   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 171   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 172   setOperationAction(ISD::FREM, MVT::f128, Expand);
 173   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 174   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 175   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 176   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 177   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 178   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 179   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 180   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 182   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 183   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 184
 185   // Lowering for many of the conversions is actually specified by the non-f128
 186   // type. The LowerXXX function will be trivial when f128 isn't involved.
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 189   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 192   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 195   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 198   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 200   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 201
 202   // Variable arguments.
 203   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 204   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 205   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 206   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 207
 208   // Variable-sized objects.
 209   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 210   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 211   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 212
 213   // Exception handling.
 214   // FIXME: These are guesses. Has this been defined yet?
 215   setExceptionPointerRegister(AArch64::X0);
 216   setExceptionSelectorRegister(AArch64::X1);
 217
 218   // Constant pool entries
 219   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 220
 221   // BlockAddress
 222   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 223
 224   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 225   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 229   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 230   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 232   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 233
 234   // AArch64 lacks both left-rotate and popcount instructions.
 235   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 236   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 237
 238   // AArch64 doesn't have {U|S}MUL_LOHI.
 239   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 240   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 241
 242
 243   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 244   // counterparts, which AArch64 supports directly.
 245   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 247   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 248   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 249
 250   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 251   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 252
 253   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::SREM, MVT::i32, Expand);
 256   setOperationAction(ISD::SREM, MVT::i64, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 258   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 259   setOperationAction(ISD::UREM, MVT::i32, Expand);
 260   setOperationAction(ISD::UREM, MVT::i64, Expand);
 261
 262   // Custom lower Add/Sub/Mul with overflow.
 263   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 264   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 266   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 268   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 270   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 272   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 274   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 275
 276   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 277   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 279   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 281   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 283   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 284
 285   // f16 is a storage-only type, always promote it to f32.
 286   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 289   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 290   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 295   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 296   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 298   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 300   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 301   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 302   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 304   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 306   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 307   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 308   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 310   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 313   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 316   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 317   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 318
 319   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 320   // known to be safe.
 321   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 326   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 327   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 332   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 333
 334   // Expand all other v4f16 operations.
 335   // FIXME: We could generate better code by promoting some operations to
 336   // a pair of v4f32s
 337   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 362   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 363
 364
 365   // v8f16 is also a storage-only type, so expand it.
 366   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 386   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 390   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 396   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 397
 398   // AArch64 has implementations of a lot of rounding-like FP operations.
 399   for (MVT Ty : {MVT::f32, MVT::f64}) {
 400     setOperationAction(ISD::FFLOOR, Ty, Legal);
 401     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 402     setOperationAction(ISD::FCEIL, Ty, Legal);
 403     setOperationAction(ISD::FRINT, Ty, Legal);
 404     setOperationAction(ISD::FTRUNC, Ty, Legal);
 405     setOperationAction(ISD::FROUND, Ty, Legal);
 406   }
 407
 408   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 409
 410   if (Subtarget->isTargetMachO()) {
 411     // For iOS, we don't want to the normal expansion of a libcall to
 412     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 413     // traffic.
 414     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 415     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 416   } else {
 417     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 418     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 419   }
 420
 421   // Make floating-point constants legal for the large code model, so they don't
 422   // become loads from the constant pool.
 423   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 424     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 425     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 426   }
 427
 428   // AArch64 does not have floating-point extending loads, i1 sign-extending
 429   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 430   for (MVT VT : MVT::fp_valuetypes()) {
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 434     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 435   }
 436   for (MVT VT : MVT::integer_valuetypes())
 437     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 438
 439   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 441   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 445   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 446
 447   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 448   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 449
 450   // Indexed loads and stores are supported.
 451   for (unsigned im = (unsigned)ISD::PRE_INC;
 452        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 453     setIndexedLoadAction(im, MVT::i8, Legal);
 454     setIndexedLoadAction(im, MVT::i16, Legal);
 455     setIndexedLoadAction(im, MVT::i32, Legal);
 456     setIndexedLoadAction(im, MVT::i64, Legal);
 457     setIndexedLoadAction(im, MVT::f64, Legal);
 458     setIndexedLoadAction(im, MVT::f32, Legal);
 459     setIndexedStoreAction(im, MVT::i8, Legal);
 460     setIndexedStoreAction(im, MVT::i16, Legal);
 461     setIndexedStoreAction(im, MVT::i32, Legal);
 462     setIndexedStoreAction(im, MVT::i64, Legal);
 463     setIndexedStoreAction(im, MVT::f64, Legal);
 464     setIndexedStoreAction(im, MVT::f32, Legal);
 465   }
 466
 467   // Trap.
 468   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 469
 470   // We combine OR nodes for bitfield operations.
 471   setTargetDAGCombine(ISD::OR);
 472
 473   // Vector add and sub nodes may conceal a high-half opportunity.
 474   // Also, try to fold ADD into CSINC/CSINV..
 475   setTargetDAGCombine(ISD::ADD);
 476   setTargetDAGCombine(ISD::SUB);
 477
 478   setTargetDAGCombine(ISD::XOR);
 479   setTargetDAGCombine(ISD::SINT_TO_FP);
 480   setTargetDAGCombine(ISD::UINT_TO_FP);
 481
 482   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 483
 484   setTargetDAGCombine(ISD::ANY_EXTEND);
 485   setTargetDAGCombine(ISD::ZERO_EXTEND);
 486   setTargetDAGCombine(ISD::SIGN_EXTEND);
 487   setTargetDAGCombine(ISD::BITCAST);
 488   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 489   setTargetDAGCombine(ISD::STORE);
 490
 491   setTargetDAGCombine(ISD::MUL);
 492
 493   setTargetDAGCombine(ISD::SELECT);
 494   setTargetDAGCombine(ISD::VSELECT);
 495   setTargetDAGCombine(ISD::SELECT_CC);
 496
 497   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 498   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 499   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 500
 501   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 502   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 503   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 504
 505   setStackPointerRegisterToSaveRestore(AArch64::SP);
 506
 507   setSchedulingPreference(Sched::Hybrid);
 508
 509   // Enable TBZ/TBNZ
 510   MaskAndBranchFoldingIsLegal = true;
 511   EnableExtLdPromotion = true;
 512
 513   setMinFunctionAlignment(2);
 514
 515   RequireStrictAlign = (Align == StrictAlign);
 516
 517   setHasExtractBitsInsn(true);
 518
 519   if (Subtarget->hasNEON()) {
 520     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 521     // silliness like this:
 522     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 540     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 541     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 543     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 544     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 545     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 546     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 547
 548     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 549     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 550     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 551     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 552     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 553
 554     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 555
 556     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 557     // elements smaller than i32, so promote the input to i32 first.
 558     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 559     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 560     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 561     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 562     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 563     // -> v8f16 conversions.
 564     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 565     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 566     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 567     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 568     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 569     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 570     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 571     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 572     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 573     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 574     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 575     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 576     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 577
 578     // AArch64 doesn't have MUL.2d:
 579     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 580     // Custom handling for some quad-vector types to detect MULL.
 581     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 582     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 583     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 584
 585     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 586     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 587     // Likewise, narrowing and extending vector loads/stores aren't handled
 588     // directly.
 589     for (MVT VT : MVT::vector_valuetypes()) {
 590       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 591
 592       setOperationAction(ISD::MULHS, VT, Expand);
 593       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 594       setOperationAction(ISD::MULHU, VT, Expand);
 595       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 596
 597       setOperationAction(ISD::BSWAP, VT, Expand);
 598
 599       for (MVT InnerVT : MVT::vector_valuetypes()) {
 600         setTruncStoreAction(VT, InnerVT, Expand);
 601         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 602         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 603         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 604       }
 605     }
 606
 607     // AArch64 has implementations of a lot of rounding-like FP operations.
 608     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 609       setOperationAction(ISD::FFLOOR, Ty, Legal);
 610       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 611       setOperationAction(ISD::FCEIL, Ty, Legal);
 612       setOperationAction(ISD::FRINT, Ty, Legal);
 613       setOperationAction(ISD::FTRUNC, Ty, Legal);
 614       setOperationAction(ISD::FROUND, Ty, Legal);
 615     }
 616   }
 617
 618   // Prefer likely predicted branches to selects on out-of-order cores.
 619   if (Subtarget->isCortexA57())
 620     PredictableSelectIsExpensive = true;
 621 }
 622
 623 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 624   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 625     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 626     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 627
 628     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 629     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 630   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 631     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 632     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 633
 634     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 635     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 636   }
 637
 638   // Mark vector float intrinsics as expand.
 639   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 640     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 641     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 642     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 643     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 644     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 645     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 646     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 647     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 648     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 649   }
 650
 651   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 652   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 653   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 654   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 655   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 656   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 658   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 659   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 660   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 661   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 662   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 663
 664   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 666   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 667   for (MVT InnerVT : MVT::all_valuetypes())
 668     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 669
 670   // CNT supports only B element sizes.
 671   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 672     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 673
 674   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 675   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 676   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 677   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 678   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 679
 680   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 681   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 682
 683   // [SU][MIN|MAX] are available for all NEON types apart from i64.
 684   if (!VT.isFloatingPoint() &&
 685       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
 686     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
 687       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 688
 689   if (Subtarget->isLittleEndian()) {
 690     for (unsigned im = (unsigned)ISD::PRE_INC;
 691          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 692       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 693       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 694     }
 695   }
 696 }
 697
 698 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 699   addRegisterClass(VT, &AArch64::FPR64RegClass);
 700   addTypeForNEON(VT, MVT::v2i32);
 701 }
 702
 703 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 704   addRegisterClass(VT, &AArch64::FPR128RegClass);
 705   addTypeForNEON(VT, MVT::v4i32);
 706 }
 707
 708 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 709   if (!VT.isVector())
 710     return MVT::i32;
 711   return VT.changeVectorElementTypeToInteger();
 712 }
 713
 714 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 715 /// Mask are known to be either zero or one and return them in the
 716 /// KnownZero/KnownOne bitsets.
 717 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 718     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 719     const SelectionDAG &DAG, unsigned Depth) const {
 720   switch (Op.getOpcode()) {
 721   default:
 722     break;
 723   case AArch64ISD::CSEL: {
 724     APInt KnownZero2, KnownOne2;
 725     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 726     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 727     KnownZero &= KnownZero2;
 728     KnownOne &= KnownOne2;
 729     break;
 730   }
 731   case ISD::INTRINSIC_W_CHAIN: {
 732    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 733     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 734     switch (IntID) {
 735     default: return;
 736     case Intrinsic::aarch64_ldaxr:
 737     case Intrinsic::aarch64_ldxr: {
 738       unsigned BitWidth = KnownOne.getBitWidth();
 739       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 740       unsigned MemBits = VT.getScalarType().getSizeInBits();
 741       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 742       return;
 743     }
 744     }
 745     break;
 746   }
 747   case ISD::INTRINSIC_WO_CHAIN:
 748   case ISD::INTRINSIC_VOID: {
 749     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 750     switch (IntNo) {
 751     default:
 752       break;
 753     case Intrinsic::aarch64_neon_umaxv:
 754     case Intrinsic::aarch64_neon_uminv: {
 755       // Figure out the datatype of the vector operand. The UMINV instruction
 756       // will zero extend the result, so we can mark as known zero all the
 757       // bits larger than the element datatype. 32-bit or larget doesn't need
 758       // this as those are legal types and will be handled by isel directly.
 759       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 760       unsigned BitWidth = KnownZero.getBitWidth();
 761       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 762         assert(BitWidth >= 8 && "Unexpected width!");
 763         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 764         KnownZero |= Mask;
 765       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 766         assert(BitWidth >= 16 && "Unexpected width!");
 767         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 768         KnownZero |= Mask;
 769       }
 770       break;
 771     } break;
 772     }
 773   }
 774   }
 775 }
 776
 777 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 778   return MVT::i64;
 779 }
 780
 781 FastISel *
 782 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 783                                       const TargetLibraryInfo *libInfo) const {
 784   return AArch64::createFastISel(funcInfo, libInfo);
 785 }
 786
 787 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 788   switch ((AArch64ISD::NodeType)Opcode) {
 789   case AArch64ISD::FIRST_NUMBER:      break;
 790   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 791   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 792   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 793   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 794   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 795   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 796   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 797   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 798   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 799   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 800   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 801   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 802   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 803   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 804   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 805   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 806   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 807   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 808   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 809   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 810   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 811   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 812   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 813   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 814   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 815   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 816   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 817   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 818   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 819   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 820   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 821   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 822   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 823   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 824   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 825   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 826   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 827   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 828   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 829   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 830   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 831   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 832   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 833   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 834   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 835   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 836   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 837   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 838   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 839   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 840   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 841   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 842   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 843   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 844   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 845   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 846   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 847   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 848   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 849   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 850   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 851   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 852   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 853   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 854   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 855   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 856   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 857   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 858   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 859   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 860   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 861   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 862   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 863   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 864   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 865   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 866   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 867   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 868   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 869   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 870   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 871   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 872   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 873   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 874   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 875   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 876   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 877   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 878   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 879   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 880   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 881   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 882   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 883   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 884   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 885   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 886   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 887   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 888   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 889   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 890   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 891   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 892   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 893   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 894   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 895   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 896   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 897   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 898   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 899   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 900   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 901   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 902   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 903   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 904   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 905   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 906   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 907   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 908   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 909   }
 910   return nullptr;
 911 }
 912
 913 MachineBasicBlock *
 914 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 915                                     MachineBasicBlock *MBB) const {
 916   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 917   // phi node:
 918
 919   // OrigBB:
 920   //     [... previous instrs leading to comparison ...]
 921   //     b.ne TrueBB
 922   //     b EndBB
 923   // TrueBB:
 924   //     ; Fallthrough
 925   // EndBB:
 926   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 927
 928   MachineFunction *MF = MBB->getParent();
 929   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 930   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 931   DebugLoc DL = MI->getDebugLoc();
 932   MachineFunction::iterator It = MBB;
 933   ++It;
 934
 935   unsigned DestReg = MI->getOperand(0).getReg();
 936   unsigned IfTrueReg = MI->getOperand(1).getReg();
 937   unsigned IfFalseReg = MI->getOperand(2).getReg();
 938   unsigned CondCode = MI->getOperand(3).getImm();
 939   bool NZCVKilled = MI->getOperand(4).isKill();
 940
 941   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 942   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 943   MF->insert(It, TrueBB);
 944   MF->insert(It, EndBB);
 945
 946   // Transfer rest of current basic-block to EndBB
 947   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 948                 MBB->end());
 949   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 950
 951   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 952   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 953   MBB->addSuccessor(TrueBB);
 954   MBB->addSuccessor(EndBB);
 955
 956   // TrueBB falls through to the end.
 957   TrueBB->addSuccessor(EndBB);
 958
 959   if (!NZCVKilled) {
 960     TrueBB->addLiveIn(AArch64::NZCV);
 961     EndBB->addLiveIn(AArch64::NZCV);
 962   }
 963
 964   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 965       .addReg(IfTrueReg)
 966       .addMBB(TrueBB)
 967       .addReg(IfFalseReg)
 968       .addMBB(MBB);
 969
 970   MI->eraseFromParent();
 971   return EndBB;
 972 }
 973
 974 MachineBasicBlock *
 975 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 976                                                  MachineBasicBlock *BB) const {
 977   switch (MI->getOpcode()) {
 978   default:
 979 #ifndef NDEBUG
 980     MI->dump();
 981 #endif
 982     llvm_unreachable("Unexpected instruction for custom inserter!");
 983
 984   case AArch64::F128CSEL:
 985     return EmitF128CSEL(MI, BB);
 986
 987   case TargetOpcode::STACKMAP:
 988   case TargetOpcode::PATCHPOINT:
 989     return emitPatchPoint(MI, BB);
 990   }
 991 }
 992
 993 //===----------------------------------------------------------------------===//
 994 // AArch64 Lowering private implementation.
 995 //===----------------------------------------------------------------------===//
 996
 997 //===----------------------------------------------------------------------===//
 998 // Lowering Code
 999 //===----------------------------------------------------------------------===//
1000
1001 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1002 /// CC
1003 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1004   switch (CC) {
1005   default:
1006     llvm_unreachable("Unknown condition code!");
1007   case ISD::SETNE:
1008     return AArch64CC::NE;
1009   case ISD::SETEQ:
1010     return AArch64CC::EQ;
1011   case ISD::SETGT:
1012     return AArch64CC::GT;
1013   case ISD::SETGE:
1014     return AArch64CC::GE;
1015   case ISD::SETLT:
1016     return AArch64CC::LT;
1017   case ISD::SETLE:
1018     return AArch64CC::LE;
1019   case ISD::SETUGT:
1020     return AArch64CC::HI;
1021   case ISD::SETUGE:
1022     return AArch64CC::HS;
1023   case ISD::SETULT:
1024     return AArch64CC::LO;
1025   case ISD::SETULE:
1026     return AArch64CC::LS;
1027   }
1028 }
1029
1030 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1031 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1032                                   AArch64CC::CondCode &CondCode,
1033                                   AArch64CC::CondCode &CondCode2) {
1034   CondCode2 = AArch64CC::AL;
1035   switch (CC) {
1036   default:
1037     llvm_unreachable("Unknown FP condition!");
1038   case ISD::SETEQ:
1039   case ISD::SETOEQ:
1040     CondCode = AArch64CC::EQ;
1041     break;
1042   case ISD::SETGT:
1043   case ISD::SETOGT:
1044     CondCode = AArch64CC::GT;
1045     break;
1046   case ISD::SETGE:
1047   case ISD::SETOGE:
1048     CondCode = AArch64CC::GE;
1049     break;
1050   case ISD::SETOLT:
1051     CondCode = AArch64CC::MI;
1052     break;
1053   case ISD::SETOLE:
1054     CondCode = AArch64CC::LS;
1055     break;
1056   case ISD::SETONE:
1057     CondCode = AArch64CC::MI;
1058     CondCode2 = AArch64CC::GT;
1059     break;
1060   case ISD::SETO:
1061     CondCode = AArch64CC::VC;
1062     break;
1063   case ISD::SETUO:
1064     CondCode = AArch64CC::VS;
1065     break;
1066   case ISD::SETUEQ:
1067     CondCode = AArch64CC::EQ;
1068     CondCode2 = AArch64CC::VS;
1069     break;
1070   case ISD::SETUGT:
1071     CondCode = AArch64CC::HI;
1072     break;
1073   case ISD::SETUGE:
1074     CondCode = AArch64CC::PL;
1075     break;
1076   case ISD::SETLT:
1077   case ISD::SETULT:
1078     CondCode = AArch64CC::LT;
1079     break;
1080   case ISD::SETLE:
1081   case ISD::SETULE:
1082     CondCode = AArch64CC::LE;
1083     break;
1084   case ISD::SETNE:
1085   case ISD::SETUNE:
1086     CondCode = AArch64CC::NE;
1087     break;
1088   }
1089 }
1090
1091 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1092 /// CC usable with the vector instructions. Fewer operations are available
1093 /// without a real NZCV register, so we have to use less efficient combinations
1094 /// to get the same effect.
1095 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1096                                         AArch64CC::CondCode &CondCode,
1097                                         AArch64CC::CondCode &CondCode2,
1098                                         bool &Invert) {
1099   Invert = false;
1100   switch (CC) {
1101   default:
1102     // Mostly the scalar mappings work fine.
1103     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1104     break;
1105   case ISD::SETUO:
1106     Invert = true; // Fallthrough
1107   case ISD::SETO:
1108     CondCode = AArch64CC::MI;
1109     CondCode2 = AArch64CC::GE;
1110     break;
1111   case ISD::SETUEQ:
1112   case ISD::SETULT:
1113   case ISD::SETULE:
1114   case ISD::SETUGT:
1115   case ISD::SETUGE:
1116     // All of the compare-mask comparisons are ordered, but we can switch
1117     // between the two by a double inversion. E.g. ULE == !OGT.
1118     Invert = true;
1119     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1120     break;
1121   }
1122 }
1123
1124 static bool isLegalArithImmed(uint64_t C) {
1125   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1126   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1127 }
1128
1129 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1130                               SDLoc dl, SelectionDAG &DAG) {
1131   EVT VT = LHS.getValueType();
1132
1133   if (VT.isFloatingPoint())
1134     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1135
1136   // The CMP instruction is just an alias for SUBS, and representing it as
1137   // SUBS means that it's possible to get CSE with subtract operations.
1138   // A later phase can perform the optimization of setting the destination
1139   // register to WZR/XZR if it ends up being unused.
1140   unsigned Opcode = AArch64ISD::SUBS;
1141
1142   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1143       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1144       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1145     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1146     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1147     // can be set differently by this operation. It comes down to whether
1148     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1149     // everything is fine. If not then the optimization is wrong. Thus general
1150     // comparisons are only valid if op2 != 0.
1151
1152     // So, finally, the only LLVM-native comparisons that don't mention C and V
1153     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1154     // the absence of information about op2.
1155     Opcode = AArch64ISD::ADDS;
1156     RHS = RHS.getOperand(1);
1157   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1158              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1159              !isUnsignedIntSetCC(CC)) {
1160     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1161     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1162     // of the signed comparisons.
1163     Opcode = AArch64ISD::ANDS;
1164     RHS = LHS.getOperand(1);
1165     LHS = LHS.getOperand(0);
1166   }
1167
1168   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1169       .getValue(1);
1170 }
1171
1172 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1173                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1174   SDValue Cmp;
1175   AArch64CC::CondCode AArch64CC;
1176   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1177     EVT VT = RHS.getValueType();
1178     uint64_t C = RHSC->getZExtValue();
1179     if (!isLegalArithImmed(C)) {
1180       // Constant does not fit, try adjusting it by one?
1181       switch (CC) {
1182       default:
1183         break;
1184       case ISD::SETLT:
1185       case ISD::SETGE:
1186         if ((VT == MVT::i32 && C != 0x80000000 &&
1187              isLegalArithImmed((uint32_t)(C - 1))) ||
1188             (VT == MVT::i64 && C != 0x80000000ULL &&
1189              isLegalArithImmed(C - 1ULL))) {
1190           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1191           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1192           RHS = DAG.getConstant(C, dl, VT);
1193         }
1194         break;
1195       case ISD::SETULT:
1196       case ISD::SETUGE:
1197         if ((VT == MVT::i32 && C != 0 &&
1198              isLegalArithImmed((uint32_t)(C - 1))) ||
1199             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1200           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1201           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1202           RHS = DAG.getConstant(C, dl, VT);
1203         }
1204         break;
1205       case ISD::SETLE:
1206       case ISD::SETGT:
1207         if ((VT == MVT::i32 && C != INT32_MAX &&
1208              isLegalArithImmed((uint32_t)(C + 1))) ||
1209             (VT == MVT::i64 && C != INT64_MAX &&
1210              isLegalArithImmed(C + 1ULL))) {
1211           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1212           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1213           RHS = DAG.getConstant(C, dl, VT);
1214         }
1215         break;
1216       case ISD::SETULE:
1217       case ISD::SETUGT:
1218         if ((VT == MVT::i32 && C != UINT32_MAX &&
1219              isLegalArithImmed((uint32_t)(C + 1))) ||
1220             (VT == MVT::i64 && C != UINT64_MAX &&
1221              isLegalArithImmed(C + 1ULL))) {
1222           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1223           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1224           RHS = DAG.getConstant(C, dl, VT);
1225         }
1226         break;
1227       }
1228     }
1229   }
1230   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1231   // For the i8 operand, the largest immediate is 255, so this can be easily
1232   // encoded in the compare instruction. For the i16 operand, however, the
1233   // largest immediate cannot be encoded in the compare.
1234   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1235   // constant. For example,
1236   // movz w1, #65535
1237   // ldrh w0, [x0, #0]
1238   // cmp w0, w1
1239   // >
1240   // ldrsh w0, [x0, #0]
1241   // cmn w0, #1
1242   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1243   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1244   // both the LHS and RHS are truely zero extended and to make sure the
1245   // transformation is profitable.
1246   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1247     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1248         isa<LoadSDNode>(LHS)) {
1249       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1250           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1251           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1252         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1253         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1254           SDValue SExt =
1255               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1256                           DAG.getValueType(MVT::i16));
1257           Cmp = emitComparison(SExt,
1258                                DAG.getConstant(ValueofRHS, dl,
1259                                                RHS.getValueType()),
1260                                CC, dl, DAG);
1261           AArch64CC = changeIntCCToAArch64CC(CC);
1262           AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1263           return Cmp;
1264         }
1265       }
1266     }
1267   }
1268   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1269   AArch64CC = changeIntCCToAArch64CC(CC);
1270   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1271   return Cmp;
1272 }
1273
1274 static std::pair<SDValue, SDValue>
1275 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1276   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1277          "Unsupported value type");
1278   SDValue Value, Overflow;
1279   SDLoc DL(Op);
1280   SDValue LHS = Op.getOperand(0);
1281   SDValue RHS = Op.getOperand(1);
1282   unsigned Opc = 0;
1283   switch (Op.getOpcode()) {
1284   default:
1285     llvm_unreachable("Unknown overflow instruction!");
1286   case ISD::SADDO:
1287     Opc = AArch64ISD::ADDS;
1288     CC = AArch64CC::VS;
1289     break;
1290   case ISD::UADDO:
1291     Opc = AArch64ISD::ADDS;
1292     CC = AArch64CC::HS;
1293     break;
1294   case ISD::SSUBO:
1295     Opc = AArch64ISD::SUBS;
1296     CC = AArch64CC::VS;
1297     break;
1298   case ISD::USUBO:
1299     Opc = AArch64ISD::SUBS;
1300     CC = AArch64CC::LO;
1301     break;
1302   // Multiply needs a little bit extra work.
1303   case ISD::SMULO:
1304   case ISD::UMULO: {
1305     CC = AArch64CC::NE;
1306     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1307     if (Op.getValueType() == MVT::i32) {
1308       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1309       // For a 32 bit multiply with overflow check we want the instruction
1310       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1311       // need to generate the following pattern:
1312       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1313       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1314       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1315       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1316       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1317                                 DAG.getConstant(0, DL, MVT::i64));
1318       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1319       // operation. We need to clear out the upper 32 bits, because we used a
1320       // widening multiply that wrote all 64 bits. In the end this should be a
1321       // noop.
1322       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1323       if (IsSigned) {
1324         // The signed overflow check requires more than just a simple check for
1325         // any bit set in the upper 32 bits of the result. These bits could be
1326         // just the sign bits of a negative number. To perform the overflow
1327         // check we have to arithmetic shift right the 32nd bit of the result by
1328         // 31 bits. Then we compare the result to the upper 32 bits.
1329         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1330                                         DAG.getConstant(32, DL, MVT::i64));
1331         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1332         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1333                                         DAG.getConstant(31, DL, MVT::i64));
1334         // It is important that LowerBits is last, otherwise the arithmetic
1335         // shift will not be folded into the compare (SUBS).
1336         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1337         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1338                        .getValue(1);
1339       } else {
1340         // The overflow check for unsigned multiply is easy. We only need to
1341         // check if any of the upper 32 bits are set. This can be done with a
1342         // CMP (shifted register). For that we need to generate the following
1343         // pattern:
1344         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1345         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1346                                         DAG.getConstant(32, DL, MVT::i64));
1347         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1348         Overflow =
1349             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1350                         DAG.getConstant(0, DL, MVT::i64),
1351                         UpperBits).getValue(1);
1352       }
1353       break;
1354     }
1355     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1356     // For the 64 bit multiply
1357     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1358     if (IsSigned) {
1359       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1360       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1361                                       DAG.getConstant(63, DL, MVT::i64));
1362       // It is important that LowerBits is last, otherwise the arithmetic
1363       // shift will not be folded into the compare (SUBS).
1364       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1365       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1366                      .getValue(1);
1367     } else {
1368       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1369       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1370       Overflow =
1371           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1372                       DAG.getConstant(0, DL, MVT::i64),
1373                       UpperBits).getValue(1);
1374     }
1375     break;
1376   }
1377   } // switch (...)
1378
1379   if (Opc) {
1380     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1381
1382     // Emit the AArch64 operation with overflow check.
1383     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1384     Overflow = Value.getValue(1);
1385   }
1386   return std::make_pair(Value, Overflow);
1387 }
1388
1389 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1390                                              RTLIB::Libcall Call) const {
1391   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1392   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1393                      SDLoc(Op)).first;
1394 }
1395
1396 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1397   SDValue Sel = Op.getOperand(0);
1398   SDValue Other = Op.getOperand(1);
1399
1400   // If neither operand is a SELECT_CC, give up.
1401   if (Sel.getOpcode() != ISD::SELECT_CC)
1402     std::swap(Sel, Other);
1403   if (Sel.getOpcode() != ISD::SELECT_CC)
1404     return Op;
1405
1406   // The folding we want to perform is:
1407   // (xor x, (select_cc a, b, cc, 0, -1) )
1408   //   -->
1409   // (csel x, (xor x, -1), cc ...)
1410   //
1411   // The latter will get matched to a CSINV instruction.
1412
1413   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1414   SDValue LHS = Sel.getOperand(0);
1415   SDValue RHS = Sel.getOperand(1);
1416   SDValue TVal = Sel.getOperand(2);
1417   SDValue FVal = Sel.getOperand(3);
1418   SDLoc dl(Sel);
1419
1420   // FIXME: This could be generalized to non-integer comparisons.
1421   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1422     return Op;
1423
1424   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1425   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1426
1427   // The values aren't constants, this isn't the pattern we're looking for.
1428   if (!CFVal || !CTVal)
1429     return Op;
1430
1431   // We can commute the SELECT_CC by inverting the condition.  This
1432   // might be needed to make this fit into a CSINV pattern.
1433   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1434     std::swap(TVal, FVal);
1435     std::swap(CTVal, CFVal);
1436     CC = ISD::getSetCCInverse(CC, true);
1437   }
1438
1439   // If the constants line up, perform the transform!
1440   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1441     SDValue CCVal;
1442     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1443
1444     FVal = Other;
1445     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1446                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1447
1448     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1449                        CCVal, Cmp);
1450   }
1451
1452   return Op;
1453 }
1454
1455 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1456   EVT VT = Op.getValueType();
1457
1458   // Let legalize expand this if it isn't a legal type yet.
1459   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1460     return SDValue();
1461
1462   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1463
1464   unsigned Opc;
1465   bool ExtraOp = false;
1466   switch (Op.getOpcode()) {
1467   default:
1468     llvm_unreachable("Invalid code");
1469   case ISD::ADDC:
1470     Opc = AArch64ISD::ADDS;
1471     break;
1472   case ISD::SUBC:
1473     Opc = AArch64ISD::SUBS;
1474     break;
1475   case ISD::ADDE:
1476     Opc = AArch64ISD::ADCS;
1477     ExtraOp = true;
1478     break;
1479   case ISD::SUBE:
1480     Opc = AArch64ISD::SBCS;
1481     ExtraOp = true;
1482     break;
1483   }
1484
1485   if (!ExtraOp)
1486     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1487   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1488                      Op.getOperand(2));
1489 }
1490
1491 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1492   // Let legalize expand this if it isn't a legal type yet.
1493   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1494     return SDValue();
1495
1496   SDLoc dl(Op);
1497   AArch64CC::CondCode CC;
1498   // The actual operation that sets the overflow or carry flag.
1499   SDValue Value, Overflow;
1500   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1501
1502   // We use 0 and 1 as false and true values.
1503   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1504   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1505
1506   // We use an inverted condition, because the conditional select is inverted
1507   // too. This will allow it to be selected to a single instruction:
1508   // CSINC Wd, WZR, WZR, invert(cond).
1509   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1510   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1511                          CCVal, Overflow);
1512
1513   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1514   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1515 }
1516
1517 // Prefetch operands are:
1518 // 1: Address to prefetch
1519 // 2: bool isWrite
1520 // 3: int locality (0 = no locality ... 3 = extreme locality)
1521 // 4: bool isDataCache
1522 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1523   SDLoc DL(Op);
1524   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1525   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1526   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1527
1528   bool IsStream = !Locality;
1529   // When the locality number is set
1530   if (Locality) {
1531     // The front-end should have filtered out the out-of-range values
1532     assert(Locality <= 3 && "Prefetch locality out-of-range");
1533     // The locality degree is the opposite of the cache speed.
1534     // Put the number the other way around.
1535     // The encoding starts at 0 for level 1
1536     Locality = 3 - Locality;
1537   }
1538
1539   // built the mask value encoding the expected behavior.
1540   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1541                    (!IsData << 3) |     // IsDataCache bit
1542                    (Locality << 1) |    // Cache level bits
1543                    (unsigned)IsStream;  // Stream bit
1544   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1545                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1546 }
1547
1548 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1549                                               SelectionDAG &DAG) const {
1550   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1551
1552   RTLIB::Libcall LC;
1553   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1554
1555   return LowerF128Call(Op, DAG, LC);
1556 }
1557
1558 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1559                                              SelectionDAG &DAG) const {
1560   if (Op.getOperand(0).getValueType() != MVT::f128) {
1561     // It's legal except when f128 is involved
1562     return Op;
1563   }
1564
1565   RTLIB::Libcall LC;
1566   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1567
1568   // FP_ROUND node has a second operand indicating whether it is known to be
1569   // precise. That doesn't take part in the LibCall so we can't directly use
1570   // LowerF128Call.
1571   SDValue SrcVal = Op.getOperand(0);
1572   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1573                      /*isSigned*/ false, SDLoc(Op)).first;
1574 }
1575
1576 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1577   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1578   // Any additional optimization in this function should be recorded
1579   // in the cost tables.
1580   EVT InVT = Op.getOperand(0).getValueType();
1581   EVT VT = Op.getValueType();
1582
1583   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1584     SDLoc dl(Op);
1585     SDValue Cv =
1586         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1587                     Op.getOperand(0));
1588     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1589   }
1590
1591   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1592     SDLoc dl(Op);
1593     MVT ExtVT =
1594         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1595                          VT.getVectorNumElements());
1596     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1597     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1598   }
1599
1600   // Type changing conversions are illegal.
1601   return Op;
1602 }
1603
1604 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1605                                               SelectionDAG &DAG) const {
1606   if (Op.getOperand(0).getValueType().isVector())
1607     return LowerVectorFP_TO_INT(Op, DAG);
1608
1609   // f16 conversions are promoted to f32.
1610   if (Op.getOperand(0).getValueType() == MVT::f16) {
1611     SDLoc dl(Op);
1612     return DAG.getNode(
1613         Op.getOpcode(), dl, Op.getValueType(),
1614         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1615   }
1616
1617   if (Op.getOperand(0).getValueType() != MVT::f128) {
1618     // It's legal except when f128 is involved
1619     return Op;
1620   }
1621
1622   RTLIB::Libcall LC;
1623   if (Op.getOpcode() == ISD::FP_TO_SINT)
1624     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1625   else
1626     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1627
1628   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1629   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1630                      SDLoc(Op)).first;
1631 }
1632
1633 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1634   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1635   // Any additional optimization in this function should be recorded
1636   // in the cost tables.
1637   EVT VT = Op.getValueType();
1638   SDLoc dl(Op);
1639   SDValue In = Op.getOperand(0);
1640   EVT InVT = In.getValueType();
1641
1642   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1643     MVT CastVT =
1644         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1645                          InVT.getVectorNumElements());
1646     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1647     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1648   }
1649
1650   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1651     unsigned CastOpc =
1652         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1653     EVT CastVT = VT.changeVectorElementTypeToInteger();
1654     In = DAG.getNode(CastOpc, dl, CastVT, In);
1655     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1656   }
1657
1658   return Op;
1659 }
1660
1661 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1662                                             SelectionDAG &DAG) const {
1663   if (Op.getValueType().isVector())
1664     return LowerVectorINT_TO_FP(Op, DAG);
1665
1666   // f16 conversions are promoted to f32.
1667   if (Op.getValueType() == MVT::f16) {
1668     SDLoc dl(Op);
1669     return DAG.getNode(
1670         ISD::FP_ROUND, dl, MVT::f16,
1671         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1672         DAG.getIntPtrConstant(0, dl));
1673   }
1674
1675   // i128 conversions are libcalls.
1676   if (Op.getOperand(0).getValueType() == MVT::i128)
1677     return SDValue();
1678
1679   // Other conversions are legal, unless it's to the completely software-based
1680   // fp128.
1681   if (Op.getValueType() != MVT::f128)
1682     return Op;
1683
1684   RTLIB::Libcall LC;
1685   if (Op.getOpcode() == ISD::SINT_TO_FP)
1686     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1687   else
1688     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1689
1690   return LowerF128Call(Op, DAG, LC);
1691 }
1692
1693 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1694                                             SelectionDAG &DAG) const {
1695   // For iOS, we want to call an alternative entry point: __sincos_stret,
1696   // which returns the values in two S / D registers.
1697   SDLoc dl(Op);
1698   SDValue Arg = Op.getOperand(0);
1699   EVT ArgVT = Arg.getValueType();
1700   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1701
1702   ArgListTy Args;
1703   ArgListEntry Entry;
1704
1705   Entry.Node = Arg;
1706   Entry.Ty = ArgTy;
1707   Entry.isSExt = false;
1708   Entry.isZExt = false;
1709   Args.push_back(Entry);
1710
1711   const char *LibcallName =
1712       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1713   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1714
1715   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1716   TargetLowering::CallLoweringInfo CLI(DAG);
1717   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1718     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1719
1720   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1721   return CallResult.first;
1722 }
1723
1724 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1725   if (Op.getValueType() != MVT::f16)
1726     return SDValue();
1727
1728   assert(Op.getOperand(0).getValueType() == MVT::i16);
1729   SDLoc DL(Op);
1730
1731   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1732   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1733   return SDValue(
1734       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1735                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1736       0);
1737 }
1738
1739 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1740   if (OrigVT.getSizeInBits() >= 64)
1741     return OrigVT;
1742
1743   assert(OrigVT.isSimple() && "Expecting a simple value type");
1744
1745   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1746   switch (OrigSimpleTy) {
1747   default: llvm_unreachable("Unexpected Vector Type");
1748   case MVT::v2i8:
1749   case MVT::v2i16:
1750      return MVT::v2i32;
1751   case MVT::v4i8:
1752     return  MVT::v4i16;
1753   }
1754 }
1755
1756 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1757                                                  const EVT &OrigTy,
1758                                                  const EVT &ExtTy,
1759                                                  unsigned ExtOpcode) {
1760   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1761   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1762   // 64-bits we need to insert a new extension so that it will be 64-bits.
1763   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1764   if (OrigTy.getSizeInBits() >= 64)
1765     return N;
1766
1767   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1768   EVT NewVT = getExtensionTo64Bits(OrigTy);
1769
1770   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1771 }
1772
1773 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1774                                    bool isSigned) {
1775   EVT VT = N->getValueType(0);
1776
1777   if (N->getOpcode() != ISD::BUILD_VECTOR)
1778     return false;
1779
1780   for (const SDValue &Elt : N->op_values()) {
1781     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1782       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1783       unsigned HalfSize = EltSize / 2;
1784       if (isSigned) {
1785         if (!isIntN(HalfSize, C->getSExtValue()))
1786           return false;
1787       } else {
1788         if (!isUIntN(HalfSize, C->getZExtValue()))
1789           return false;
1790       }
1791       continue;
1792     }
1793     return false;
1794   }
1795
1796   return true;
1797 }
1798
1799 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1800   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1801     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1802                                              N->getOperand(0)->getValueType(0),
1803                                              N->getValueType(0),
1804                                              N->getOpcode());
1805
1806   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1807   EVT VT = N->getValueType(0);
1808   SDLoc dl(N);
1809   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1810   unsigned NumElts = VT.getVectorNumElements();
1811   MVT TruncVT = MVT::getIntegerVT(EltSize);
1812   SmallVector<SDValue, 8> Ops;
1813   for (unsigned i = 0; i != NumElts; ++i) {
1814     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1815     const APInt &CInt = C->getAPIntValue();
1816     // Element types smaller than 32 bits are not legal, so use i32 elements.
1817     // The values are implicitly truncated so sext vs. zext doesn't matter.
1818     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
1819   }
1820   return DAG.getNode(ISD::BUILD_VECTOR, dl,
1821                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1822 }
1823
1824 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1825   if (N->getOpcode() == ISD::SIGN_EXTEND)
1826     return true;
1827   if (isExtendedBUILD_VECTOR(N, DAG, true))
1828     return true;
1829   return false;
1830 }
1831
1832 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1833   if (N->getOpcode() == ISD::ZERO_EXTEND)
1834     return true;
1835   if (isExtendedBUILD_VECTOR(N, DAG, false))
1836     return true;
1837   return false;
1838 }
1839
1840 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1841   unsigned Opcode = N->getOpcode();
1842   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1843     SDNode *N0 = N->getOperand(0).getNode();
1844     SDNode *N1 = N->getOperand(1).getNode();
1845     return N0->hasOneUse() && N1->hasOneUse() &&
1846       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1847   }
1848   return false;
1849 }
1850
1851 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1852   unsigned Opcode = N->getOpcode();
1853   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1854     SDNode *N0 = N->getOperand(0).getNode();
1855     SDNode *N1 = N->getOperand(1).getNode();
1856     return N0->hasOneUse() && N1->hasOneUse() &&
1857       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1858   }
1859   return false;
1860 }
1861
1862 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1863   // Multiplications are only custom-lowered for 128-bit vectors so that
1864   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1865   EVT VT = Op.getValueType();
1866   assert(VT.is128BitVector() && VT.isInteger() &&
1867          "unexpected type for custom-lowering ISD::MUL");
1868   SDNode *N0 = Op.getOperand(0).getNode();
1869   SDNode *N1 = Op.getOperand(1).getNode();
1870   unsigned NewOpc = 0;
1871   bool isMLA = false;
1872   bool isN0SExt = isSignExtended(N0, DAG);
1873   bool isN1SExt = isSignExtended(N1, DAG);
1874   if (isN0SExt && isN1SExt)
1875     NewOpc = AArch64ISD::SMULL;
1876   else {
1877     bool isN0ZExt = isZeroExtended(N0, DAG);
1878     bool isN1ZExt = isZeroExtended(N1, DAG);
1879     if (isN0ZExt && isN1ZExt)
1880       NewOpc = AArch64ISD::UMULL;
1881     else if (isN1SExt || isN1ZExt) {
1882       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1883       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1884       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1885         NewOpc = AArch64ISD::SMULL;
1886         isMLA = true;
1887       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1888         NewOpc =  AArch64ISD::UMULL;
1889         isMLA = true;
1890       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1891         std::swap(N0, N1);
1892         NewOpc =  AArch64ISD::UMULL;
1893         isMLA = true;
1894       }
1895     }
1896
1897     if (!NewOpc) {
1898       if (VT == MVT::v2i64)
1899         // Fall through to expand this.  It is not legal.
1900         return SDValue();
1901       else
1902         // Other vector multiplications are legal.
1903         return Op;
1904     }
1905   }
1906
1907   // Legalize to a S/UMULL instruction
1908   SDLoc DL(Op);
1909   SDValue Op0;
1910   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1911   if (!isMLA) {
1912     Op0 = skipExtensionForVectorMULL(N0, DAG);
1913     assert(Op0.getValueType().is64BitVector() &&
1914            Op1.getValueType().is64BitVector() &&
1915            "unexpected types for extended operands to VMULL");
1916     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1917   }
1918   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1919   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1920   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1921   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1922   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1923   EVT Op1VT = Op1.getValueType();
1924   return DAG.getNode(N0->getOpcode(), DL, VT,
1925                      DAG.getNode(NewOpc, DL, VT,
1926                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1927                      DAG.getNode(NewOpc, DL, VT,
1928                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1929 }
1930
1931 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1932                                               SelectionDAG &DAG) const {
1933   switch (Op.getOpcode()) {
1934   default:
1935     llvm_unreachable("unimplemented operand");
1936     return SDValue();
1937   case ISD::BITCAST:
1938     return LowerBITCAST(Op, DAG);
1939   case ISD::GlobalAddress:
1940     return LowerGlobalAddress(Op, DAG);
1941   case ISD::GlobalTLSAddress:
1942     return LowerGlobalTLSAddress(Op, DAG);
1943   case ISD::SETCC:
1944     return LowerSETCC(Op, DAG);
1945   case ISD::BR_CC:
1946     return LowerBR_CC(Op, DAG);
1947   case ISD::SELECT:
1948     return LowerSELECT(Op, DAG);
1949   case ISD::SELECT_CC:
1950     return LowerSELECT_CC(Op, DAG);
1951   case ISD::JumpTable:
1952     return LowerJumpTable(Op, DAG);
1953   case ISD::ConstantPool:
1954     return LowerConstantPool(Op, DAG);
1955   case ISD::BlockAddress:
1956     return LowerBlockAddress(Op, DAG);
1957   case ISD::VASTART:
1958     return LowerVASTART(Op, DAG);
1959   case ISD::VACOPY:
1960     return LowerVACOPY(Op, DAG);
1961   case ISD::VAARG:
1962     return LowerVAARG(Op, DAG);
1963   case ISD::ADDC:
1964   case ISD::ADDE:
1965   case ISD::SUBC:
1966   case ISD::SUBE:
1967     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1968   case ISD::SADDO:
1969   case ISD::UADDO:
1970   case ISD::SSUBO:
1971   case ISD::USUBO:
1972   case ISD::SMULO:
1973   case ISD::UMULO:
1974     return LowerXALUO(Op, DAG);
1975   case ISD::FADD:
1976     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1977   case ISD::FSUB:
1978     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1979   case ISD::FMUL:
1980     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1981   case ISD::FDIV:
1982     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1983   case ISD::FP_ROUND:
1984     return LowerFP_ROUND(Op, DAG);
1985   case ISD::FP_EXTEND:
1986     return LowerFP_EXTEND(Op, DAG);
1987   case ISD::FRAMEADDR:
1988     return LowerFRAMEADDR(Op, DAG);
1989   case ISD::RETURNADDR:
1990     return LowerRETURNADDR(Op, DAG);
1991   case ISD::INSERT_VECTOR_ELT:
1992     return LowerINSERT_VECTOR_ELT(Op, DAG);
1993   case ISD::EXTRACT_VECTOR_ELT:
1994     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1995   case ISD::BUILD_VECTOR:
1996     return LowerBUILD_VECTOR(Op, DAG);
1997   case ISD::VECTOR_SHUFFLE:
1998     return LowerVECTOR_SHUFFLE(Op, DAG);
1999   case ISD::EXTRACT_SUBVECTOR:
2000     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2001   case ISD::SRA:
2002   case ISD::SRL:
2003   case ISD::SHL:
2004     return LowerVectorSRA_SRL_SHL(Op, DAG);
2005   case ISD::SHL_PARTS:
2006     return LowerShiftLeftParts(Op, DAG);
2007   case ISD::SRL_PARTS:
2008   case ISD::SRA_PARTS:
2009     return LowerShiftRightParts(Op, DAG);
2010   case ISD::CTPOP:
2011     return LowerCTPOP(Op, DAG);
2012   case ISD::FCOPYSIGN:
2013     return LowerFCOPYSIGN(Op, DAG);
2014   case ISD::AND:
2015     return LowerVectorAND(Op, DAG);
2016   case ISD::OR:
2017     return LowerVectorOR(Op, DAG);
2018   case ISD::XOR:
2019     return LowerXOR(Op, DAG);
2020   case ISD::PREFETCH:
2021     return LowerPREFETCH(Op, DAG);
2022   case ISD::SINT_TO_FP:
2023   case ISD::UINT_TO_FP:
2024     return LowerINT_TO_FP(Op, DAG);
2025   case ISD::FP_TO_SINT:
2026   case ISD::FP_TO_UINT:
2027     return LowerFP_TO_INT(Op, DAG);
2028   case ISD::FSINCOS:
2029     return LowerFSINCOS(Op, DAG);
2030   case ISD::MUL:
2031     return LowerMUL(Op, DAG);
2032   }
2033 }
2034
2035 /// getFunctionAlignment - Return the Log2 alignment of this function.
2036 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2037   return 2;
2038 }
2039
2040 //===----------------------------------------------------------------------===//
2041 //                      Calling Convention Implementation
2042 //===----------------------------------------------------------------------===//
2043
2044 #include "AArch64GenCallingConv.inc"
2045
2046 /// Selects the correct CCAssignFn for a given CallingConvention value.
2047 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2048                                                      bool IsVarArg) const {
2049   switch (CC) {
2050   default:
2051     llvm_unreachable("Unsupported calling convention.");
2052   case CallingConv::WebKit_JS:
2053     return CC_AArch64_WebKit_JS;
2054   case CallingConv::GHC:
2055     return CC_AArch64_GHC;
2056   case CallingConv::C:
2057   case CallingConv::Fast:
2058     if (!Subtarget->isTargetDarwin())
2059       return CC_AArch64_AAPCS;
2060     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2061   }
2062 }
2063
2064 SDValue AArch64TargetLowering::LowerFormalArguments(
2065     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2066     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2067     SmallVectorImpl<SDValue> &InVals) const {
2068   MachineFunction &MF = DAG.getMachineFunction();
2069   MachineFrameInfo *MFI = MF.getFrameInfo();
2070
2071   // Assign locations to all of the incoming arguments.
2072   SmallVector<CCValAssign, 16> ArgLocs;
2073   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2074                  *DAG.getContext());
2075
2076   // At this point, Ins[].VT may already be promoted to i32. To correctly
2077   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2078   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2079   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2080   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2081   // LocVT.
2082   unsigned NumArgs = Ins.size();
2083   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2084   unsigned CurArgIdx = 0;
2085   for (unsigned i = 0; i != NumArgs; ++i) {
2086     MVT ValVT = Ins[i].VT;
2087     if (Ins[i].isOrigArg()) {
2088       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2089       CurArgIdx = Ins[i].getOrigArgIndex();
2090
2091       // Get type of the original argument.
2092       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2093       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2094       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2095       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2096         ValVT = MVT::i8;
2097       else if (ActualMVT == MVT::i16)
2098         ValVT = MVT::i16;
2099     }
2100     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2101     bool Res =
2102         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2103     assert(!Res && "Call operand has unhandled type");
2104     (void)Res;
2105   }
2106   assert(ArgLocs.size() == Ins.size());
2107   SmallVector<SDValue, 16> ArgValues;
2108   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2109     CCValAssign &VA = ArgLocs[i];
2110
2111     if (Ins[i].Flags.isByVal()) {
2112       // Byval is used for HFAs in the PCS, but the system should work in a
2113       // non-compliant manner for larger structs.
2114       EVT PtrTy = getPointerTy();
2115       int Size = Ins[i].Flags.getByValSize();
2116       unsigned NumRegs = (Size + 7) / 8;
2117
2118       // FIXME: This works on big-endian for composite byvals, which are the common
2119       // case. It should also work for fundamental types too.
2120       unsigned FrameIdx =
2121         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2122       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2123       InVals.push_back(FrameIdxN);
2124
2125       continue;
2126     }
2127
2128     if (VA.isRegLoc()) {
2129       // Arguments stored in registers.
2130       EVT RegVT = VA.getLocVT();
2131
2132       SDValue ArgValue;
2133       const TargetRegisterClass *RC;
2134
2135       if (RegVT == MVT::i32)
2136         RC = &AArch64::GPR32RegClass;
2137       else if (RegVT == MVT::i64)
2138         RC = &AArch64::GPR64RegClass;
2139       else if (RegVT == MVT::f16)
2140         RC = &AArch64::FPR16RegClass;
2141       else if (RegVT == MVT::f32)
2142         RC = &AArch64::FPR32RegClass;
2143       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2144         RC = &AArch64::FPR64RegClass;
2145       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2146         RC = &AArch64::FPR128RegClass;
2147       else
2148         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2149
2150       // Transform the arguments in physical registers into virtual ones.
2151       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2152       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2153
2154       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2155       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2156       // truncate to the right size.
2157       switch (VA.getLocInfo()) {
2158       default:
2159         llvm_unreachable("Unknown loc info!");
2160       case CCValAssign::Full:
2161         break;
2162       case CCValAssign::BCvt:
2163         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2164         break;
2165       case CCValAssign::AExt:
2166       case CCValAssign::SExt:
2167       case CCValAssign::ZExt:
2168         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2169         // nodes after our lowering.
2170         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2171         break;
2172       }
2173
2174       InVals.push_back(ArgValue);
2175
2176     } else { // VA.isRegLoc()
2177       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2178       unsigned ArgOffset = VA.getLocMemOffset();
2179       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2180
2181       uint32_t BEAlign = 0;
2182       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2183           !Ins[i].Flags.isInConsecutiveRegs())
2184         BEAlign = 8 - ArgSize;
2185
2186       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2187
2188       // Create load nodes to retrieve arguments from the stack.
2189       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2190       SDValue ArgValue;
2191
2192       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2193       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2194       MVT MemVT = VA.getValVT();
2195
2196       switch (VA.getLocInfo()) {
2197       default:
2198         break;
2199       case CCValAssign::BCvt:
2200         MemVT = VA.getLocVT();
2201         break;
2202       case CCValAssign::SExt:
2203         ExtType = ISD::SEXTLOAD;
2204         break;
2205       case CCValAssign::ZExt:
2206         ExtType = ISD::ZEXTLOAD;
2207         break;
2208       case CCValAssign::AExt:
2209         ExtType = ISD::EXTLOAD;
2210         break;
2211       }
2212
2213       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2214                                 MachinePointerInfo::getFixedStack(FI),
2215                                 MemVT, false, false, false, 0);
2216
2217       InVals.push_back(ArgValue);
2218     }
2219   }
2220
2221   // varargs
2222   if (isVarArg) {
2223     if (!Subtarget->isTargetDarwin()) {
2224       // The AAPCS variadic function ABI is identical to the non-variadic
2225       // one. As a result there may be more arguments in registers and we should
2226       // save them for future reference.
2227       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2228     }
2229
2230     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2231     // This will point to the next argument passed via stack.
2232     unsigned StackOffset = CCInfo.getNextStackOffset();
2233     // We currently pass all varargs at 8-byte alignment.
2234     StackOffset = ((StackOffset + 7) & ~7);
2235     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2236   }
2237
2238   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2239   unsigned StackArgSize = CCInfo.getNextStackOffset();
2240   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2241   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2242     // This is a non-standard ABI so by fiat I say we're allowed to make full
2243     // use of the stack area to be popped, which must be aligned to 16 bytes in
2244     // any case:
2245     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2246
2247     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2248     // a multiple of 16.
2249     FuncInfo->setArgumentStackToRestore(StackArgSize);
2250
2251     // This realignment carries over to the available bytes below. Our own
2252     // callers will guarantee the space is free by giving an aligned value to
2253     // CALLSEQ_START.
2254   }
2255   // Even if we're not expected to free up the space, it's useful to know how
2256   // much is there while considering tail calls (because we can reuse it).
2257   FuncInfo->setBytesInStackArgArea(StackArgSize);
2258
2259   return Chain;
2260 }
2261
2262 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2263                                                 SelectionDAG &DAG, SDLoc DL,
2264                                                 SDValue &Chain) const {
2265   MachineFunction &MF = DAG.getMachineFunction();
2266   MachineFrameInfo *MFI = MF.getFrameInfo();
2267   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2268
2269   SmallVector<SDValue, 8> MemOps;
2270
2271   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2272                                           AArch64::X3, AArch64::X4, AArch64::X5,
2273                                           AArch64::X6, AArch64::X7 };
2274   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2275   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2276
2277   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2278   int GPRIdx = 0;
2279   if (GPRSaveSize != 0) {
2280     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2281
2282     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2283
2284     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2285       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2286       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2287       SDValue Store =
2288           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2289                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2290       MemOps.push_back(Store);
2291       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2292                         DAG.getConstant(8, DL, getPointerTy()));
2293     }
2294   }
2295   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2296   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2297
2298   if (Subtarget->hasFPARMv8()) {
2299     static const MCPhysReg FPRArgRegs[] = {
2300         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2301         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2302     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2303     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2304
2305     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2306     int FPRIdx = 0;
2307     if (FPRSaveSize != 0) {
2308       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2309
2310       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2311
2312       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2313         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2314         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2315
2316         SDValue Store =
2317             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2318                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2319         MemOps.push_back(Store);
2320         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2321                           DAG.getConstant(16, DL, getPointerTy()));
2322       }
2323     }
2324     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2325     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2326   }
2327
2328   if (!MemOps.empty()) {
2329     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2330   }
2331 }
2332
2333 /// LowerCallResult - Lower the result values of a call into the
2334 /// appropriate copies out of appropriate physical registers.
2335 SDValue AArch64TargetLowering::LowerCallResult(
2336     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2337     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2338     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2339     SDValue ThisVal) const {
2340   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2341                           ? RetCC_AArch64_WebKit_JS
2342                           : RetCC_AArch64_AAPCS;
2343   // Assign locations to each value returned by this call.
2344   SmallVector<CCValAssign, 16> RVLocs;
2345   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2346                  *DAG.getContext());
2347   CCInfo.AnalyzeCallResult(Ins, RetCC);
2348
2349   // Copy all of the result registers out of their specified physreg.
2350   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2351     CCValAssign VA = RVLocs[i];
2352
2353     // Pass 'this' value directly from the argument to return value, to avoid
2354     // reg unit interference
2355     if (i == 0 && isThisReturn) {
2356       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2357              "unexpected return calling convention register assignment");
2358       InVals.push_back(ThisVal);
2359       continue;
2360     }
2361
2362     SDValue Val =
2363         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2364     Chain = Val.getValue(1);
2365     InFlag = Val.getValue(2);
2366
2367     switch (VA.getLocInfo()) {
2368     default:
2369       llvm_unreachable("Unknown loc info!");
2370     case CCValAssign::Full:
2371       break;
2372     case CCValAssign::BCvt:
2373       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2374       break;
2375     }
2376
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2384     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2385     bool isCalleeStructRet, bool isCallerStructRet,
2386     const SmallVectorImpl<ISD::OutputArg> &Outs,
2387     const SmallVectorImpl<SDValue> &OutVals,
2388     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2389   // For CallingConv::C this function knows whether the ABI needs
2390   // changing. That's not true for other conventions so they will have to opt in
2391   // manually.
2392   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2393     return false;
2394
2395   const MachineFunction &MF = DAG.getMachineFunction();
2396   const Function *CallerF = MF.getFunction();
2397   CallingConv::ID CallerCC = CallerF->getCallingConv();
2398   bool CCMatch = CallerCC == CalleeCC;
2399
2400   // Byval parameters hand the function a pointer directly into the stack area
2401   // we want to reuse during a tail call. Working around this *is* possible (see
2402   // X86) but less efficient and uglier in LowerCall.
2403   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2404                                     e = CallerF->arg_end();
2405        i != e; ++i)
2406     if (i->hasByValAttr())
2407       return false;
2408
2409   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2410     if (IsTailCallConvention(CalleeCC) && CCMatch)
2411       return true;
2412     return false;
2413   }
2414
2415   // Externally-defined functions with weak linkage should not be
2416   // tail-called on AArch64 when the OS does not support dynamic
2417   // pre-emption of symbols, as the AAELF spec requires normal calls
2418   // to undefined weak functions to be replaced with a NOP or jump to the
2419   // next instruction. The behaviour of branch instructions in this
2420   // situation (as used for tail calls) is implementation-defined, so we
2421   // cannot rely on the linker replacing the tail call with a return.
2422   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2423     const GlobalValue *GV = G->getGlobal();
2424     const Triple &TT = getTargetMachine().getTargetTriple();
2425     if (GV->hasExternalWeakLinkage() &&
2426         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2427       return false;
2428   }
2429
2430   // Now we search for cases where we can use a tail call without changing the
2431   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2432   // concept.
2433
2434   // I want anyone implementing a new calling convention to think long and hard
2435   // about this assert.
2436   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2437          "Unexpected variadic calling convention");
2438
2439   if (isVarArg && !Outs.empty()) {
2440     // At least two cases here: if caller is fastcc then we can't have any
2441     // memory arguments (we'd be expected to clean up the stack afterwards). If
2442     // caller is C then we could potentially use its argument area.
2443
2444     // FIXME: for now we take the most conservative of these in both cases:
2445     // disallow all variadic memory operands.
2446     SmallVector<CCValAssign, 16> ArgLocs;
2447     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2448                    *DAG.getContext());
2449
2450     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2451     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2452       if (!ArgLocs[i].isRegLoc())
2453         return false;
2454   }
2455
2456   // If the calling conventions do not match, then we'd better make sure the
2457   // results are returned in the same way as what the caller expects.
2458   if (!CCMatch) {
2459     SmallVector<CCValAssign, 16> RVLocs1;
2460     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2461                     *DAG.getContext());
2462     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2463
2464     SmallVector<CCValAssign, 16> RVLocs2;
2465     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2466                     *DAG.getContext());
2467     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2468
2469     if (RVLocs1.size() != RVLocs2.size())
2470       return false;
2471     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2472       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2473         return false;
2474       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2475         return false;
2476       if (RVLocs1[i].isRegLoc()) {
2477         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2478           return false;
2479       } else {
2480         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2481           return false;
2482       }
2483     }
2484   }
2485
2486   // Nothing more to check if the callee is taking no arguments
2487   if (Outs.empty())
2488     return true;
2489
2490   SmallVector<CCValAssign, 16> ArgLocs;
2491   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2492                  *DAG.getContext());
2493
2494   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2495
2496   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2497
2498   // If the stack arguments for this call would fit into our own save area then
2499   // the call can be made tail.
2500   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2501 }
2502
2503 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2504                                                    SelectionDAG &DAG,
2505                                                    MachineFrameInfo *MFI,
2506                                                    int ClobberedFI) const {
2507   SmallVector<SDValue, 8> ArgChains;
2508   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2509   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2510
2511   // Include the original chain at the beginning of the list. When this is
2512   // used by target LowerCall hooks, this helps legalize find the
2513   // CALLSEQ_BEGIN node.
2514   ArgChains.push_back(Chain);
2515
2516   // Add a chain value for each stack argument corresponding
2517   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2518                             UE = DAG.getEntryNode().getNode()->use_end();
2519        U != UE; ++U)
2520     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2521       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2522         if (FI->getIndex() < 0) {
2523           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2524           int64_t InLastByte = InFirstByte;
2525           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2526
2527           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2528               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2529             ArgChains.push_back(SDValue(L, 1));
2530         }
2531
2532   // Build a tokenfactor for all the chains.
2533   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2534 }
2535
2536 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2537                                                    bool TailCallOpt) const {
2538   return CallCC == CallingConv::Fast && TailCallOpt;
2539 }
2540
2541 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2542   return CallCC == CallingConv::Fast;
2543 }
2544
2545 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2546 /// and add input and output parameter nodes.
2547 SDValue
2548 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2549                                  SmallVectorImpl<SDValue> &InVals) const {
2550   SelectionDAG &DAG = CLI.DAG;
2551   SDLoc &DL = CLI.DL;
2552   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2553   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2554   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2555   SDValue Chain = CLI.Chain;
2556   SDValue Callee = CLI.Callee;
2557   bool &IsTailCall = CLI.IsTailCall;
2558   CallingConv::ID CallConv = CLI.CallConv;
2559   bool IsVarArg = CLI.IsVarArg;
2560
2561   MachineFunction &MF = DAG.getMachineFunction();
2562   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2563   bool IsThisReturn = false;
2564
2565   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2566   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2567   bool IsSibCall = false;
2568
2569   if (IsTailCall) {
2570     // Check if it's really possible to do a tail call.
2571     IsTailCall = isEligibleForTailCallOptimization(
2572         Callee, CallConv, IsVarArg, IsStructRet,
2573         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2574     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2575       report_fatal_error("failed to perform tail call elimination on a call "
2576                          "site marked musttail");
2577
2578     // A sibling call is one where we're under the usual C ABI and not planning
2579     // to change that but can still do a tail call:
2580     if (!TailCallOpt && IsTailCall)
2581       IsSibCall = true;
2582
2583     if (IsTailCall)
2584       ++NumTailCalls;
2585   }
2586
2587   // Analyze operands of the call, assigning locations to each operand.
2588   SmallVector<CCValAssign, 16> ArgLocs;
2589   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2590                  *DAG.getContext());
2591
2592   if (IsVarArg) {
2593     // Handle fixed and variable vector arguments differently.
2594     // Variable vector arguments always go into memory.
2595     unsigned NumArgs = Outs.size();
2596
2597     for (unsigned i = 0; i != NumArgs; ++i) {
2598       MVT ArgVT = Outs[i].VT;
2599       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2600       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2601                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2602       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2603       assert(!Res && "Call operand has unhandled type");
2604       (void)Res;
2605     }
2606   } else {
2607     // At this point, Outs[].VT may already be promoted to i32. To correctly
2608     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2609     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2610     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2611     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2612     // LocVT.
2613     unsigned NumArgs = Outs.size();
2614     for (unsigned i = 0; i != NumArgs; ++i) {
2615       MVT ValVT = Outs[i].VT;
2616       // Get type of the original argument.
2617       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2618                                   /*AllowUnknown*/ true);
2619       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2620       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2621       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2622       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2623         ValVT = MVT::i8;
2624       else if (ActualMVT == MVT::i16)
2625         ValVT = MVT::i16;
2626
2627       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2628       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2629       assert(!Res && "Call operand has unhandled type");
2630       (void)Res;
2631     }
2632   }
2633
2634   // Get a count of how many bytes are to be pushed on the stack.
2635   unsigned NumBytes = CCInfo.getNextStackOffset();
2636
2637   if (IsSibCall) {
2638     // Since we're not changing the ABI to make this a tail call, the memory
2639     // operands are already available in the caller's incoming argument space.
2640     NumBytes = 0;
2641   }
2642
2643   // FPDiff is the byte offset of the call's argument area from the callee's.
2644   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2645   // by this amount for a tail call. In a sibling call it must be 0 because the
2646   // caller will deallocate the entire stack and the callee still expects its
2647   // arguments to begin at SP+0. Completely unused for non-tail calls.
2648   int FPDiff = 0;
2649
2650   if (IsTailCall && !IsSibCall) {
2651     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2652
2653     // Since callee will pop argument stack as a tail call, we must keep the
2654     // popped size 16-byte aligned.
2655     NumBytes = RoundUpToAlignment(NumBytes, 16);
2656
2657     // FPDiff will be negative if this tail call requires more space than we
2658     // would automatically have in our incoming argument space. Positive if we
2659     // can actually shrink the stack.
2660     FPDiff = NumReusableBytes - NumBytes;
2661
2662     // The stack pointer must be 16-byte aligned at all times it's used for a
2663     // memory operation, which in practice means at *all* times and in
2664     // particular across call boundaries. Therefore our own arguments started at
2665     // a 16-byte aligned SP and the delta applied for the tail call should
2666     // satisfy the same constraint.
2667     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2668   }
2669
2670   // Adjust the stack pointer for the new arguments...
2671   // These operations are automatically eliminated by the prolog/epilog pass
2672   if (!IsSibCall)
2673     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2674                                                               true),
2675                                  DL);
2676
2677   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2678
2679   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2680   SmallVector<SDValue, 8> MemOpChains;
2681
2682   // Walk the register/memloc assignments, inserting copies/loads.
2683   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2684        ++i, ++realArgIdx) {
2685     CCValAssign &VA = ArgLocs[i];
2686     SDValue Arg = OutVals[realArgIdx];
2687     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2688
2689     // Promote the value if needed.
2690     switch (VA.getLocInfo()) {
2691     default:
2692       llvm_unreachable("Unknown loc info!");
2693     case CCValAssign::Full:
2694       break;
2695     case CCValAssign::SExt:
2696       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2697       break;
2698     case CCValAssign::ZExt:
2699       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2700       break;
2701     case CCValAssign::AExt:
2702       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2703         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2704         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2705         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2706       }
2707       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2708       break;
2709     case CCValAssign::BCvt:
2710       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2711       break;
2712     case CCValAssign::FPExt:
2713       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2714       break;
2715     }
2716
2717     if (VA.isRegLoc()) {
2718       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2719         assert(VA.getLocVT() == MVT::i64 &&
2720                "unexpected calling convention register assignment");
2721         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2722                "unexpected use of 'returned'");
2723         IsThisReturn = true;
2724       }
2725       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2726     } else {
2727       assert(VA.isMemLoc());
2728
2729       SDValue DstAddr;
2730       MachinePointerInfo DstInfo;
2731
2732       // FIXME: This works on big-endian for composite byvals, which are the
2733       // common case. It should also work for fundamental types too.
2734       uint32_t BEAlign = 0;
2735       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2736                                         : VA.getValVT().getSizeInBits();
2737       OpSize = (OpSize + 7) / 8;
2738       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2739           !Flags.isInConsecutiveRegs()) {
2740         if (OpSize < 8)
2741           BEAlign = 8 - OpSize;
2742       }
2743       unsigned LocMemOffset = VA.getLocMemOffset();
2744       int32_t Offset = LocMemOffset + BEAlign;
2745       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2746       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2747
2748       if (IsTailCall) {
2749         Offset = Offset + FPDiff;
2750         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2751
2752         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2753         DstInfo = MachinePointerInfo::getFixedStack(FI);
2754
2755         // Make sure any stack arguments overlapping with where we're storing
2756         // are loaded before this eventual operation. Otherwise they'll be
2757         // clobbered.
2758         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2759       } else {
2760         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2761
2762         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2763         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2764       }
2765
2766       if (Outs[i].Flags.isByVal()) {
2767         SDValue SizeNode =
2768             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
2769         SDValue Cpy = DAG.getMemcpy(
2770             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2771             /*isVol = */ false, /*AlwaysInline = */ false,
2772             /*isTailCall = */ false,
2773             DstInfo, MachinePointerInfo());
2774
2775         MemOpChains.push_back(Cpy);
2776       } else {
2777         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2778         // promoted to a legal register type i32, we should truncate Arg back to
2779         // i1/i8/i16.
2780         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2781             VA.getValVT() == MVT::i16)
2782           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2783
2784         SDValue Store =
2785             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2786         MemOpChains.push_back(Store);
2787       }
2788     }
2789   }
2790
2791   if (!MemOpChains.empty())
2792     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2793
2794   // Build a sequence of copy-to-reg nodes chained together with token chain
2795   // and flag operands which copy the outgoing args into the appropriate regs.
2796   SDValue InFlag;
2797   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2798     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2799                              RegsToPass[i].second, InFlag);
2800     InFlag = Chain.getValue(1);
2801   }
2802
2803   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2804   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2805   // node so that legalize doesn't hack it.
2806   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2807       Subtarget->isTargetMachO()) {
2808     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2809       const GlobalValue *GV = G->getGlobal();
2810       bool InternalLinkage = GV->hasInternalLinkage();
2811       if (InternalLinkage)
2812         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2813       else {
2814         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2815                                             AArch64II::MO_GOT);
2816         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2817       }
2818     } else if (ExternalSymbolSDNode *S =
2819                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2820       const char *Sym = S->getSymbol();
2821       Callee =
2822           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2823       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2824     }
2825   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2826     const GlobalValue *GV = G->getGlobal();
2827     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2828   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2829     const char *Sym = S->getSymbol();
2830     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2831   }
2832
2833   // We don't usually want to end the call-sequence here because we would tidy
2834   // the frame up *after* the call, however in the ABI-changing tail-call case
2835   // we've carefully laid out the parameters so that when sp is reset they'll be
2836   // in the correct location.
2837   if (IsTailCall && !IsSibCall) {
2838     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2839                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
2840     InFlag = Chain.getValue(1);
2841   }
2842
2843   std::vector<SDValue> Ops;
2844   Ops.push_back(Chain);
2845   Ops.push_back(Callee);
2846
2847   if (IsTailCall) {
2848     // Each tail call may have to adjust the stack by a different amount, so
2849     // this information must travel along with the operation for eventual
2850     // consumption by emitEpilogue.
2851     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
2852   }
2853
2854   // Add argument registers to the end of the list so that they are known live
2855   // into the call.
2856   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2857     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2858                                   RegsToPass[i].second.getValueType()));
2859
2860   // Add a register mask operand representing the call-preserved registers.
2861   const uint32_t *Mask;
2862   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2863   if (IsThisReturn) {
2864     // For 'this' returns, use the X0-preserving mask if applicable
2865     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2866     if (!Mask) {
2867       IsThisReturn = false;
2868       Mask = TRI->getCallPreservedMask(MF, CallConv);
2869     }
2870   } else
2871     Mask = TRI->getCallPreservedMask(MF, CallConv);
2872
2873   assert(Mask && "Missing call preserved mask for calling convention");
2874   Ops.push_back(DAG.getRegisterMask(Mask));
2875
2876   if (InFlag.getNode())
2877     Ops.push_back(InFlag);
2878
2879   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2880
2881   // If we're doing a tall call, use a TC_RETURN here rather than an
2882   // actual call instruction.
2883   if (IsTailCall) {
2884     MF.getFrameInfo()->setHasTailCall();
2885     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2886   }
2887
2888   // Returns a chain and a flag for retval copy to use.
2889   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2890   InFlag = Chain.getValue(1);
2891
2892   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2893                                 ? RoundUpToAlignment(NumBytes, 16)
2894                                 : 0;
2895
2896   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2897                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
2898                              InFlag, DL);
2899   if (!Ins.empty())
2900     InFlag = Chain.getValue(1);
2901
2902   // Handle result values, copying them out of physregs into vregs that we
2903   // return.
2904   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2905                          InVals, IsThisReturn,
2906                          IsThisReturn ? OutVals[0] : SDValue());
2907 }
2908
2909 bool AArch64TargetLowering::CanLowerReturn(
2910     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2911     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2912   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2913                           ? RetCC_AArch64_WebKit_JS
2914                           : RetCC_AArch64_AAPCS;
2915   SmallVector<CCValAssign, 16> RVLocs;
2916   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2917   return CCInfo.CheckReturn(Outs, RetCC);
2918 }
2919
2920 SDValue
2921 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2922                                    bool isVarArg,
2923                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2924                                    const SmallVectorImpl<SDValue> &OutVals,
2925                                    SDLoc DL, SelectionDAG &DAG) const {
2926   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2927                           ? RetCC_AArch64_WebKit_JS
2928                           : RetCC_AArch64_AAPCS;
2929   SmallVector<CCValAssign, 16> RVLocs;
2930   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2931                  *DAG.getContext());
2932   CCInfo.AnalyzeReturn(Outs, RetCC);
2933
2934   // Copy the result values into the output registers.
2935   SDValue Flag;
2936   SmallVector<SDValue, 4> RetOps(1, Chain);
2937   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2938        ++i, ++realRVLocIdx) {
2939     CCValAssign &VA = RVLocs[i];
2940     assert(VA.isRegLoc() && "Can only return in registers!");
2941     SDValue Arg = OutVals[realRVLocIdx];
2942
2943     switch (VA.getLocInfo()) {
2944     default:
2945       llvm_unreachable("Unknown loc info!");
2946     case CCValAssign::Full:
2947       if (Outs[i].ArgVT == MVT::i1) {
2948         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2949         // value. This is strictly redundant on Darwin (which uses "zeroext
2950         // i1"), but will be optimised out before ISel.
2951         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2952         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2953       }
2954       break;
2955     case CCValAssign::BCvt:
2956       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2957       break;
2958     }
2959
2960     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2961     Flag = Chain.getValue(1);
2962     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2963   }
2964
2965   RetOps[0] = Chain; // Update chain.
2966
2967   // Add the flag if we have it.
2968   if (Flag.getNode())
2969     RetOps.push_back(Flag);
2970
2971   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2972 }
2973
2974 //===----------------------------------------------------------------------===//
2975 //  Other Lowering Code
2976 //===----------------------------------------------------------------------===//
2977
2978 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2979                                                   SelectionDAG &DAG) const {
2980   EVT PtrVT = getPointerTy();
2981   SDLoc DL(Op);
2982   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2983   const GlobalValue *GV = GN->getGlobal();
2984   unsigned char OpFlags =
2985       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2986
2987   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2988          "unexpected offset in global node");
2989
2990   // This also catched the large code model case for Darwin.
2991   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2992     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2993     // FIXME: Once remat is capable of dealing with instructions with register
2994     // operands, expand this into two nodes instead of using a wrapper node.
2995     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2996   }
2997
2998   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2999     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3000            "use of MO_CONSTPOOL only supported on small model");
3001     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3002     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3003     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3004     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3005     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3006     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3007                                      MachinePointerInfo::getConstantPool(),
3008                                      /*isVolatile=*/ false,
3009                                      /*isNonTemporal=*/ true,
3010                                      /*isInvariant=*/ true, 8);
3011     if (GN->getOffset() != 0)
3012       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3013                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3014     return GlobalAddr;
3015   }
3016
3017   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3018     const unsigned char MO_NC = AArch64II::MO_NC;
3019     return DAG.getNode(
3020         AArch64ISD::WrapperLarge, DL, PtrVT,
3021         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3022         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3023         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3024         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3025   } else {
3026     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3027     // the only correct model on Darwin.
3028     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3029                                             OpFlags | AArch64II::MO_PAGE);
3030     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3031     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3032
3033     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3034     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3035   }
3036 }
3037
3038 /// \brief Convert a TLS address reference into the correct sequence of loads
3039 /// and calls to compute the variable's address (for Darwin, currently) and
3040 /// return an SDValue containing the final node.
3041
3042 /// Darwin only has one TLS scheme which must be capable of dealing with the
3043 /// fully general situation, in the worst case. This means:
3044 ///     + "extern __thread" declaration.
3045 ///     + Defined in a possibly unknown dynamic library.
3046 ///
3047 /// The general system is that each __thread variable has a [3 x i64] descriptor
3048 /// which contains information used by the runtime to calculate the address. The
3049 /// only part of this the compiler needs to know about is the first xword, which
3050 /// contains a function pointer that must be called with the address of the
3051 /// entire descriptor in "x0".
3052 ///
3053 /// Since this descriptor may be in a different unit, in general even the
3054 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3055 /// is:
3056 ///     adrp x0, _var@TLVPPAGE
3057 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3058 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3059 ///                                      ; the function pointer
3060 ///     blr x1                           ; Uses descriptor address in x0
3061 ///     ; Address of _var is now in x0.
3062 ///
3063 /// If the address of _var's descriptor *is* known to the linker, then it can
3064 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3065 /// a slight efficiency gain.
3066 SDValue
3067 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3068                                                    SelectionDAG &DAG) const {
3069   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3070
3071   SDLoc DL(Op);
3072   MVT PtrVT = getPointerTy();
3073   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3074
3075   SDValue TLVPAddr =
3076       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3077   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3078
3079   // The first entry in the descriptor is a function pointer that we must call
3080   // to obtain the address of the variable.
3081   SDValue Chain = DAG.getEntryNode();
3082   SDValue FuncTLVGet =
3083       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3084                   false, true, true, 8);
3085   Chain = FuncTLVGet.getValue(1);
3086
3087   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3088   MFI->setAdjustsStack(true);
3089
3090   // TLS calls preserve all registers except those that absolutely must be
3091   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3092   // silly).
3093   const uint32_t *Mask =
3094       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3095
3096   // Finally, we can make the call. This is just a degenerate version of a
3097   // normal AArch64 call node: x0 takes the address of the descriptor, and
3098   // returns the address of the variable in this thread.
3099   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3100   Chain =
3101       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3102                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3103                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3104   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3105 }
3106
3107 /// When accessing thread-local variables under either the general-dynamic or
3108 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3109 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3110 /// is a function pointer to carry out the resolution.
3111 ///
3112 /// The sequence is:
3113 ///    adrp  x0, :tlsdesc:var
3114 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3115 ///    add   x0, x0, #:tlsdesc_lo12:var
3116 ///    .tlsdesccall var
3117 ///    blr   x1
3118 ///    (TPIDR_EL0 offset now in x0)
3119 ///
3120 ///  The above sequence must be produced unscheduled, to enable the linker to
3121 ///  optimize/relax this sequence.
3122 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3123 ///  above sequence, and expanded really late in the compilation flow, to ensure
3124 ///  the sequence is produced as per above.
3125 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3126                                                       SelectionDAG &DAG) const {
3127   EVT PtrVT = getPointerTy();
3128
3129   SDValue Chain = DAG.getEntryNode();
3130   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3131
3132   SmallVector<SDValue, 2> Ops;
3133   Ops.push_back(Chain);
3134   Ops.push_back(SymAddr);
3135
3136   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3137   SDValue Glue = Chain.getValue(1);
3138
3139   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3140 }
3141
3142 SDValue
3143 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3144                                                 SelectionDAG &DAG) const {
3145   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3146   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3147          "ELF TLS only supported in small memory model");
3148   // Different choices can be made for the maximum size of the TLS area for a
3149   // module. For the small address model, the default TLS size is 16MiB and the
3150   // maximum TLS size is 4GiB.
3151   // FIXME: add -mtls-size command line option and make it control the 16MiB
3152   // vs. 4GiB code sequence generation.
3153   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3154
3155   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3156   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3157     if (Model == TLSModel::LocalDynamic)
3158       Model = TLSModel::GeneralDynamic;
3159   }
3160
3161   SDValue TPOff;
3162   EVT PtrVT = getPointerTy();
3163   SDLoc DL(Op);
3164   const GlobalValue *GV = GA->getGlobal();
3165
3166   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3167
3168   if (Model == TLSModel::LocalExec) {
3169     SDValue HiVar = DAG.getTargetGlobalAddress(
3170         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3171     SDValue LoVar = DAG.getTargetGlobalAddress(
3172         GV, DL, PtrVT, 0,
3173         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3174
3175     SDValue TPWithOff_lo =
3176         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3177                                    HiVar,
3178                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3179                 0);
3180     SDValue TPWithOff =
3181         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3182                                    LoVar,
3183                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3184                 0);
3185     return TPWithOff;
3186   } else if (Model == TLSModel::InitialExec) {
3187     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3188     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3189   } else if (Model == TLSModel::LocalDynamic) {
3190     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3191     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3192     // the beginning of the module's TLS region, followed by a DTPREL offset
3193     // calculation.
3194
3195     // These accesses will need deduplicating if there's more than one.
3196     AArch64FunctionInfo *MFI =
3197         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3198     MFI->incNumLocalDynamicTLSAccesses();
3199
3200     // The call needs a relocation too for linker relaxation. It doesn't make
3201     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3202     // the address.
3203     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3204                                                   AArch64II::MO_TLS);
3205
3206     // Now we can calculate the offset from TPIDR_EL0 to this module's
3207     // thread-local area.
3208     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3209
3210     // Now use :dtprel_whatever: operations to calculate this variable's offset
3211     // in its thread-storage area.
3212     SDValue HiVar = DAG.getTargetGlobalAddress(
3213         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3214     SDValue LoVar = DAG.getTargetGlobalAddress(
3215         GV, DL, MVT::i64, 0,
3216         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3217
3218     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3219                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3220                     0);
3221     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3222                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3223                     0);
3224   } else if (Model == TLSModel::GeneralDynamic) {
3225     // The call needs a relocation too for linker relaxation. It doesn't make
3226     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3227     // the address.
3228     SDValue SymAddr =
3229         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3230
3231     // Finally we can make a call to calculate the offset from tpidr_el0.
3232     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3233   } else
3234     llvm_unreachable("Unsupported ELF TLS access model");
3235
3236   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3237 }
3238
3239 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3240                                                      SelectionDAG &DAG) const {
3241   if (Subtarget->isTargetDarwin())
3242     return LowerDarwinGlobalTLSAddress(Op, DAG);
3243   else if (Subtarget->isTargetELF())
3244     return LowerELFGlobalTLSAddress(Op, DAG);
3245
3246   llvm_unreachable("Unexpected platform trying to use TLS");
3247 }
3248 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3249   SDValue Chain = Op.getOperand(0);
3250   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3251   SDValue LHS = Op.getOperand(2);
3252   SDValue RHS = Op.getOperand(3);
3253   SDValue Dest = Op.getOperand(4);
3254   SDLoc dl(Op);
3255
3256   // Handle f128 first, since lowering it will result in comparing the return
3257   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3258   // is expecting to deal with.
3259   if (LHS.getValueType() == MVT::f128) {
3260     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3261
3262     // If softenSetCCOperands returned a scalar, we need to compare the result
3263     // against zero to select between true and false values.
3264     if (!RHS.getNode()) {
3265       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3266       CC = ISD::SETNE;
3267     }
3268   }
3269
3270   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3271   // instruction.
3272   unsigned Opc = LHS.getOpcode();
3273   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3274       cast<ConstantSDNode>(RHS)->isOne() &&
3275       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3276        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3277     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3278            "Unexpected condition code.");
3279     // Only lower legal XALUO ops.
3280     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3281       return SDValue();
3282
3283     // The actual operation with overflow check.
3284     AArch64CC::CondCode OFCC;
3285     SDValue Value, Overflow;
3286     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3287
3288     if (CC == ISD::SETNE)
3289       OFCC = getInvertedCondCode(OFCC);
3290     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3291
3292     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3293                        Overflow);
3294   }
3295
3296   if (LHS.getValueType().isInteger()) {
3297     assert((LHS.getValueType() == RHS.getValueType()) &&
3298            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3299
3300     // If the RHS of the comparison is zero, we can potentially fold this
3301     // to a specialized branch.
3302     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3303     if (RHSC && RHSC->getZExtValue() == 0) {
3304       if (CC == ISD::SETEQ) {
3305         // See if we can use a TBZ to fold in an AND as well.
3306         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3307         // out of bounds, a late MI-layer pass rewrites branches.
3308         // 403.gcc is an example that hits this case.
3309         if (LHS.getOpcode() == ISD::AND &&
3310             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3311             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3312           SDValue Test = LHS.getOperand(0);
3313           uint64_t Mask = LHS.getConstantOperandVal(1);
3314           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3315                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3316                              Dest);
3317         }
3318
3319         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3320       } else if (CC == ISD::SETNE) {
3321         // See if we can use a TBZ to fold in an AND as well.
3322         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3323         // out of bounds, a late MI-layer pass rewrites branches.
3324         // 403.gcc is an example that hits this case.
3325         if (LHS.getOpcode() == ISD::AND &&
3326             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3327             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3328           SDValue Test = LHS.getOperand(0);
3329           uint64_t Mask = LHS.getConstantOperandVal(1);
3330           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3331                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3332                              Dest);
3333         }
3334
3335         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3336       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3337         // Don't combine AND since emitComparison converts the AND to an ANDS
3338         // (a.k.a. TST) and the test in the test bit and branch instruction
3339         // becomes redundant.  This would also increase register pressure.
3340         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3341         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3342                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3343       }
3344     }
3345     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3346         LHS.getOpcode() != ISD::AND) {
3347       // Don't combine AND since emitComparison converts the AND to an ANDS
3348       // (a.k.a. TST) and the test in the test bit and branch instruction
3349       // becomes redundant.  This would also increase register pressure.
3350       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3351       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3352                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3353     }
3354
3355     SDValue CCVal;
3356     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3357     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3358                        Cmp);
3359   }
3360
3361   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3362
3363   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3364   // clean.  Some of them require two branches to implement.
3365   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3366   AArch64CC::CondCode CC1, CC2;
3367   changeFPCCToAArch64CC(CC, CC1, CC2);
3368   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3369   SDValue BR1 =
3370       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3371   if (CC2 != AArch64CC::AL) {
3372     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3373     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3374                        Cmp);
3375   }
3376
3377   return BR1;
3378 }
3379
3380 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3381                                               SelectionDAG &DAG) const {
3382   EVT VT = Op.getValueType();
3383   SDLoc DL(Op);
3384
3385   SDValue In1 = Op.getOperand(0);
3386   SDValue In2 = Op.getOperand(1);
3387   EVT SrcVT = In2.getValueType();
3388   if (SrcVT != VT) {
3389     if (SrcVT == MVT::f32 && VT == MVT::f64)
3390       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3391     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3392       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3393                         DAG.getIntPtrConstant(0, DL));
3394     else
3395       // FIXME: Src type is different, bail out for now. Can VT really be a
3396       // vector type?
3397       return SDValue();
3398   }
3399
3400   EVT VecVT;
3401   EVT EltVT;
3402   uint64_t EltMask;
3403   SDValue VecVal1, VecVal2;
3404   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3405     EltVT = MVT::i32;
3406     VecVT = MVT::v4i32;
3407     EltMask = 0x80000000ULL;
3408
3409     if (!VT.isVector()) {
3410       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3411                                           DAG.getUNDEF(VecVT), In1);
3412       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3413                                           DAG.getUNDEF(VecVT), In2);
3414     } else {
3415       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3416       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3417     }
3418   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3419     EltVT = MVT::i64;
3420     VecVT = MVT::v2i64;
3421
3422     // We want to materialize a mask with the high bit set, but the AdvSIMD
3423     // immediate moves cannot materialize that in a single instruction for
3424     // 64-bit elements. Instead, materialize zero and then negate it.
3425     EltMask = 0;
3426
3427     if (!VT.isVector()) {
3428       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3429                                           DAG.getUNDEF(VecVT), In1);
3430       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3431                                           DAG.getUNDEF(VecVT), In2);
3432     } else {
3433       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3434       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3435     }
3436   } else {
3437     llvm_unreachable("Invalid type for copysign!");
3438   }
3439
3440   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3441
3442   // If we couldn't materialize the mask above, then the mask vector will be
3443   // the zero vector, and we need to negate it here.
3444   if (VT == MVT::f64 || VT == MVT::v2f64) {
3445     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3446     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3447     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3448   }
3449
3450   SDValue Sel =
3451       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3452
3453   if (VT == MVT::f32)
3454     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3455   else if (VT == MVT::f64)
3456     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3457   else
3458     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3459 }
3460
3461 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3462   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3463           Attribute::NoImplicitFloat))
3464     return SDValue();
3465
3466   if (!Subtarget->hasNEON())
3467     return SDValue();
3468
3469   // While there is no integer popcount instruction, it can
3470   // be more efficiently lowered to the following sequence that uses
3471   // AdvSIMD registers/instructions as long as the copies to/from
3472   // the AdvSIMD registers are cheap.
3473   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3474   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3475   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3476   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3477   SDValue Val = Op.getOperand(0);
3478   SDLoc DL(Op);
3479   EVT VT = Op.getValueType();
3480
3481   if (VT == MVT::i32)
3482     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3483   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3484
3485   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3486   SDValue UaddLV = DAG.getNode(
3487       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3488       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3489
3490   if (VT == MVT::i64)
3491     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3492   return UaddLV;
3493 }
3494
3495 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3496
3497   if (Op.getValueType().isVector())
3498     return LowerVSETCC(Op, DAG);
3499
3500   SDValue LHS = Op.getOperand(0);
3501   SDValue RHS = Op.getOperand(1);
3502   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3503   SDLoc dl(Op);
3504
3505   // We chose ZeroOrOneBooleanContents, so use zero and one.
3506   EVT VT = Op.getValueType();
3507   SDValue TVal = DAG.getConstant(1, dl, VT);
3508   SDValue FVal = DAG.getConstant(0, dl, VT);
3509
3510   // Handle f128 first, since one possible outcome is a normal integer
3511   // comparison which gets picked up by the next if statement.
3512   if (LHS.getValueType() == MVT::f128) {
3513     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3514
3515     // If softenSetCCOperands returned a scalar, use it.
3516     if (!RHS.getNode()) {
3517       assert(LHS.getValueType() == Op.getValueType() &&
3518              "Unexpected setcc expansion!");
3519       return LHS;
3520     }
3521   }
3522
3523   if (LHS.getValueType().isInteger()) {
3524     SDValue CCVal;
3525     SDValue Cmp =
3526         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3527
3528     // Note that we inverted the condition above, so we reverse the order of
3529     // the true and false operands here.  This will allow the setcc to be
3530     // matched to a single CSINC instruction.
3531     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3532   }
3533
3534   // Now we know we're dealing with FP values.
3535   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3536
3537   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3538   // and do the comparison.
3539   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3540
3541   AArch64CC::CondCode CC1, CC2;
3542   changeFPCCToAArch64CC(CC, CC1, CC2);
3543   if (CC2 == AArch64CC::AL) {
3544     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3545     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3546
3547     // Note that we inverted the condition above, so we reverse the order of
3548     // the true and false operands here.  This will allow the setcc to be
3549     // matched to a single CSINC instruction.
3550     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3551   } else {
3552     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3553     // totally clean.  Some of them require two CSELs to implement.  As is in
3554     // this case, we emit the first CSEL and then emit a second using the output
3555     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3556
3557     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3558     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3559     SDValue CS1 =
3560         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3561
3562     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3563     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3564   }
3565 }
3566
3567 /// A SELECT_CC operation is really some kind of max or min if both values being
3568 /// compared are, in some sense, equal to the results in either case. However,
3569 /// it is permissible to compare f32 values and produce directly extended f64
3570 /// values.
3571 ///
3572 /// Extending the comparison operands would also be allowed, but is less likely
3573 /// to happen in practice since their use is right here. Note that truncate
3574 /// operations would *not* be semantically equivalent.
3575 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3576   if (Cmp == Result)
3577     return (Cmp.getValueType() == MVT::f32 ||
3578             Cmp.getValueType() == MVT::f64);
3579
3580   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3581   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3582   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3583       Result.getValueType() == MVT::f64) {
3584     bool Lossy;
3585     APFloat CmpVal = CCmp->getValueAPF();
3586     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3587     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3588   }
3589
3590   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3591 }
3592
3593 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3594                                               SDValue RHS, SDValue TVal,
3595                                               SDValue FVal, SDLoc dl,
3596                                               SelectionDAG &DAG) const {
3597   // Handle f128 first, because it will result in a comparison of some RTLIB
3598   // call result against zero.
3599   if (LHS.getValueType() == MVT::f128) {
3600     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3601
3602     // If softenSetCCOperands returned a scalar, we need to compare the result
3603     // against zero to select between true and false values.
3604     if (!RHS.getNode()) {
3605       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3606       CC = ISD::SETNE;
3607     }
3608   }
3609
3610   // Handle integers first.
3611   if (LHS.getValueType().isInteger()) {
3612     assert((LHS.getValueType() == RHS.getValueType()) &&
3613            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3614
3615     unsigned Opcode = AArch64ISD::CSEL;
3616
3617     // If both the TVal and the FVal are constants, see if we can swap them in
3618     // order to for a CSINV or CSINC out of them.
3619     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3620     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3621
3622     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3623       std::swap(TVal, FVal);
3624       std::swap(CTVal, CFVal);
3625       CC = ISD::getSetCCInverse(CC, true);
3626     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3627       std::swap(TVal, FVal);
3628       std::swap(CTVal, CFVal);
3629       CC = ISD::getSetCCInverse(CC, true);
3630     } else if (TVal.getOpcode() == ISD::XOR) {
3631       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3632       // with a CSINV rather than a CSEL.
3633       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3634
3635       if (CVal && CVal->isAllOnesValue()) {
3636         std::swap(TVal, FVal);
3637         std::swap(CTVal, CFVal);
3638         CC = ISD::getSetCCInverse(CC, true);
3639       }
3640     } else if (TVal.getOpcode() == ISD::SUB) {
3641       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3642       // that we can match with a CSNEG rather than a CSEL.
3643       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3644
3645       if (CVal && CVal->isNullValue()) {
3646         std::swap(TVal, FVal);
3647         std::swap(CTVal, CFVal);
3648         CC = ISD::getSetCCInverse(CC, true);
3649       }
3650     } else if (CTVal && CFVal) {
3651       const int64_t TrueVal = CTVal->getSExtValue();
3652       const int64_t FalseVal = CFVal->getSExtValue();
3653       bool Swap = false;
3654
3655       // If both TVal and FVal are constants, see if FVal is the
3656       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3657       // instead of a CSEL in that case.
3658       if (TrueVal == ~FalseVal) {
3659         Opcode = AArch64ISD::CSINV;
3660       } else if (TrueVal == -FalseVal) {
3661         Opcode = AArch64ISD::CSNEG;
3662       } else if (TVal.getValueType() == MVT::i32) {
3663         // If our operands are only 32-bit wide, make sure we use 32-bit
3664         // arithmetic for the check whether we can use CSINC. This ensures that
3665         // the addition in the check will wrap around properly in case there is
3666         // an overflow (which would not be the case if we do the check with
3667         // 64-bit arithmetic).
3668         const uint32_t TrueVal32 = CTVal->getZExtValue();
3669         const uint32_t FalseVal32 = CFVal->getZExtValue();
3670
3671         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3672           Opcode = AArch64ISD::CSINC;
3673
3674           if (TrueVal32 > FalseVal32) {
3675             Swap = true;
3676           }
3677         }
3678         // 64-bit check whether we can use CSINC.
3679       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3680         Opcode = AArch64ISD::CSINC;
3681
3682         if (TrueVal > FalseVal) {
3683           Swap = true;
3684         }
3685       }
3686
3687       // Swap TVal and FVal if necessary.
3688       if (Swap) {
3689         std::swap(TVal, FVal);
3690         std::swap(CTVal, CFVal);
3691         CC = ISD::getSetCCInverse(CC, true);
3692       }
3693
3694       if (Opcode != AArch64ISD::CSEL) {
3695         // Drop FVal since we can get its value by simply inverting/negating
3696         // TVal.
3697         FVal = TVal;
3698       }
3699     }
3700
3701     SDValue CCVal;
3702     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3703
3704     EVT VT = TVal.getValueType();
3705     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3706   }
3707
3708   // Now we know we're dealing with FP values.
3709   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3710   assert(LHS.getValueType() == RHS.getValueType());
3711   EVT VT = TVal.getValueType();
3712   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3713
3714   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3715   // clean.  Some of them require two CSELs to implement.
3716   AArch64CC::CondCode CC1, CC2;
3717   changeFPCCToAArch64CC(CC, CC1, CC2);
3718   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3719   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3720
3721   // If we need a second CSEL, emit it, using the output of the first as the
3722   // RHS.  We're effectively OR'ing the two CC's together.
3723   if (CC2 != AArch64CC::AL) {
3724     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3725     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3726   }
3727
3728   // Otherwise, return the output of the first CSEL.
3729   return CS1;
3730 }
3731
3732 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3733                                               SelectionDAG &DAG) const {
3734   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3735   SDValue LHS = Op.getOperand(0);
3736   SDValue RHS = Op.getOperand(1);
3737   SDValue TVal = Op.getOperand(2);
3738   SDValue FVal = Op.getOperand(3);
3739   SDLoc DL(Op);
3740   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3741 }
3742
3743 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3744                                            SelectionDAG &DAG) const {
3745   SDValue CCVal = Op->getOperand(0);
3746   SDValue TVal = Op->getOperand(1);
3747   SDValue FVal = Op->getOperand(2);
3748   SDLoc DL(Op);
3749
3750   unsigned Opc = CCVal.getOpcode();
3751   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3752   // instruction.
3753   if (CCVal.getResNo() == 1 &&
3754       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3755        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3756     // Only lower legal XALUO ops.
3757     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3758       return SDValue();
3759
3760     AArch64CC::CondCode OFCC;
3761     SDValue Value, Overflow;
3762     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3763     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
3764
3765     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3766                        CCVal, Overflow);
3767   }
3768
3769   // Lower it the same way as we would lower a SELECT_CC node.
3770   ISD::CondCode CC;
3771   SDValue LHS, RHS;
3772   if (CCVal.getOpcode() == ISD::SETCC) {
3773     LHS = CCVal.getOperand(0);
3774     RHS = CCVal.getOperand(1);
3775     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3776   } else {
3777     LHS = CCVal;
3778     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
3779     CC = ISD::SETNE;
3780   }
3781   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3782 }
3783
3784 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3785                                               SelectionDAG &DAG) const {
3786   // Jump table entries as PC relative offsets. No additional tweaking
3787   // is necessary here. Just get the address of the jump table.
3788   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3789   EVT PtrVT = getPointerTy();
3790   SDLoc DL(Op);
3791
3792   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3793       !Subtarget->isTargetMachO()) {
3794     const unsigned char MO_NC = AArch64II::MO_NC;
3795     return DAG.getNode(
3796         AArch64ISD::WrapperLarge, DL, PtrVT,
3797         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3798         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3799         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3800         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3801                                AArch64II::MO_G0 | MO_NC));
3802   }
3803
3804   SDValue Hi =
3805       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3806   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3807                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3808   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3809   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3810 }
3811
3812 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3813                                                  SelectionDAG &DAG) const {
3814   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3815   EVT PtrVT = getPointerTy();
3816   SDLoc DL(Op);
3817
3818   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3819     // Use the GOT for the large code model on iOS.
3820     if (Subtarget->isTargetMachO()) {
3821       SDValue GotAddr = DAG.getTargetConstantPool(
3822           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3823           AArch64II::MO_GOT);
3824       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3825     }
3826
3827     const unsigned char MO_NC = AArch64II::MO_NC;
3828     return DAG.getNode(
3829         AArch64ISD::WrapperLarge, DL, PtrVT,
3830         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3831                                   CP->getOffset(), AArch64II::MO_G3),
3832         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3833                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3834         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3835                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3836         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3837                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3838   } else {
3839     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3840     // ELF, the only valid one on Darwin.
3841     SDValue Hi =
3842         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3843                                   CP->getOffset(), AArch64II::MO_PAGE);
3844     SDValue Lo = DAG.getTargetConstantPool(
3845         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3846         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3847
3848     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3849     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3850   }
3851 }
3852
3853 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3854                                                SelectionDAG &DAG) const {
3855   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3856   EVT PtrVT = getPointerTy();
3857   SDLoc DL(Op);
3858   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3859       !Subtarget->isTargetMachO()) {
3860     const unsigned char MO_NC = AArch64II::MO_NC;
3861     return DAG.getNode(
3862         AArch64ISD::WrapperLarge, DL, PtrVT,
3863         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3864         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3865         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3866         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3867   } else {
3868     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3869     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3870                                                              AArch64II::MO_NC);
3871     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3872     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3873   }
3874 }
3875
3876 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3877                                                  SelectionDAG &DAG) const {
3878   AArch64FunctionInfo *FuncInfo =
3879       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3880
3881   SDLoc DL(Op);
3882   SDValue FR =
3883       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3884   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3885   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3886                       MachinePointerInfo(SV), false, false, 0);
3887 }
3888
3889 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3890                                                 SelectionDAG &DAG) const {
3891   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3892   // Standard, section B.3.
3893   MachineFunction &MF = DAG.getMachineFunction();
3894   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3895   SDLoc DL(Op);
3896
3897   SDValue Chain = Op.getOperand(0);
3898   SDValue VAList = Op.getOperand(1);
3899   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3900   SmallVector<SDValue, 4> MemOps;
3901
3902   // void *__stack at offset 0
3903   SDValue Stack =
3904       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3905   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3906                                 MachinePointerInfo(SV), false, false, 8));
3907
3908   // void *__gr_top at offset 8
3909   int GPRSize = FuncInfo->getVarArgsGPRSize();
3910   if (GPRSize > 0) {
3911     SDValue GRTop, GRTopAddr;
3912
3913     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3914                             DAG.getConstant(8, DL, getPointerTy()));
3915
3916     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3917     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3918                         DAG.getConstant(GPRSize, DL, getPointerTy()));
3919
3920     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3921                                   MachinePointerInfo(SV, 8), false, false, 8));
3922   }
3923
3924   // void *__vr_top at offset 16
3925   int FPRSize = FuncInfo->getVarArgsFPRSize();
3926   if (FPRSize > 0) {
3927     SDValue VRTop, VRTopAddr;
3928     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3929                             DAG.getConstant(16, DL, getPointerTy()));
3930
3931     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3932     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3933                         DAG.getConstant(FPRSize, DL, getPointerTy()));
3934
3935     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3936                                   MachinePointerInfo(SV, 16), false, false, 8));
3937   }
3938
3939   // int __gr_offs at offset 24
3940   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3941                                    DAG.getConstant(24, DL, getPointerTy()));
3942   MemOps.push_back(DAG.getStore(Chain, DL,
3943                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
3944                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3945                                 false, 4));
3946
3947   // int __vr_offs at offset 28
3948   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3949                                    DAG.getConstant(28, DL, getPointerTy()));
3950   MemOps.push_back(DAG.getStore(Chain, DL,
3951                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
3952                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3953                                 false, 4));
3954
3955   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3956 }
3957
3958 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3959                                             SelectionDAG &DAG) const {
3960   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3961                                      : LowerAAPCS_VASTART(Op, DAG);
3962 }
3963
3964 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3965                                            SelectionDAG &DAG) const {
3966   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3967   // pointer.
3968   SDLoc DL(Op);
3969   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3970   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3971   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3972
3973   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
3974                        Op.getOperand(2),
3975                        DAG.getConstant(VaListSize, DL, MVT::i32),
3976                        8, false, false, false, MachinePointerInfo(DestSV),
3977                        MachinePointerInfo(SrcSV));
3978 }
3979
3980 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3981   assert(Subtarget->isTargetDarwin() &&
3982          "automatic va_arg instruction only works on Darwin");
3983
3984   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3985   EVT VT = Op.getValueType();
3986   SDLoc DL(Op);
3987   SDValue Chain = Op.getOperand(0);
3988   SDValue Addr = Op.getOperand(1);
3989   unsigned Align = Op.getConstantOperandVal(3);
3990
3991   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3992                                MachinePointerInfo(V), false, false, false, 0);
3993   Chain = VAList.getValue(1);
3994
3995   if (Align > 8) {
3996     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3997     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3998                          DAG.getConstant(Align - 1, DL, getPointerTy()));
3999     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4000                          DAG.getConstant(-(int64_t)Align, DL, getPointerTy()));
4001   }
4002
4003   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4004   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4005
4006   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4007   // up to 64 bits.  At the very least, we have to increase the striding of the
4008   // vaargs list to match this, and for FP values we need to introduce
4009   // FP_ROUND nodes as well.
4010   if (VT.isInteger() && !VT.isVector())
4011     ArgSize = 8;
4012   bool NeedFPTrunc = false;
4013   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4014     ArgSize = 8;
4015     NeedFPTrunc = true;
4016   }
4017
4018   // Increment the pointer, VAList, to the next vaarg
4019   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4020                                DAG.getConstant(ArgSize, DL, getPointerTy()));
4021   // Store the incremented VAList to the legalized pointer
4022   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4023                                  false, false, 0);
4024
4025   // Load the actual argument out of the pointer VAList
4026   if (NeedFPTrunc) {
4027     // Load the value as an f64.
4028     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4029                                  MachinePointerInfo(), false, false, false, 0);
4030     // Round the value down to an f32.
4031     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4032                                    DAG.getIntPtrConstant(1, DL));
4033     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4034     // Merge the rounded value with the chain output of the load.
4035     return DAG.getMergeValues(Ops, DL);
4036   }
4037
4038   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4039                      false, false, 0);
4040 }
4041
4042 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4043                                               SelectionDAG &DAG) const {
4044   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4045   MFI->setFrameAddressIsTaken(true);
4046
4047   EVT VT = Op.getValueType();
4048   SDLoc DL(Op);
4049   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4050   SDValue FrameAddr =
4051       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4052   while (Depth--)
4053     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4054                             MachinePointerInfo(), false, false, false, 0);
4055   return FrameAddr;
4056 }
4057
4058 // FIXME? Maybe this could be a TableGen attribute on some registers and
4059 // this table could be generated automatically from RegInfo.
4060 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4061                                                   EVT VT) const {
4062   unsigned Reg = StringSwitch<unsigned>(RegName)
4063                        .Case("sp", AArch64::SP)
4064                        .Default(0);
4065   if (Reg)
4066     return Reg;
4067   report_fatal_error(Twine("Invalid register name \""
4068                               + StringRef(RegName)  + "\"."));
4069 }
4070
4071 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4072                                                SelectionDAG &DAG) const {
4073   MachineFunction &MF = DAG.getMachineFunction();
4074   MachineFrameInfo *MFI = MF.getFrameInfo();
4075   MFI->setReturnAddressIsTaken(true);
4076
4077   EVT VT = Op.getValueType();
4078   SDLoc DL(Op);
4079   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4080   if (Depth) {
4081     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4082     SDValue Offset = DAG.getConstant(8, DL, getPointerTy());
4083     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4084                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4085                        MachinePointerInfo(), false, false, false, 0);
4086   }
4087
4088   // Return LR, which contains the return address. Mark it an implicit live-in.
4089   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4090   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4091 }
4092
4093 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4094 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4095 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4096                                                     SelectionDAG &DAG) const {
4097   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4098   EVT VT = Op.getValueType();
4099   unsigned VTBits = VT.getSizeInBits();
4100   SDLoc dl(Op);
4101   SDValue ShOpLo = Op.getOperand(0);
4102   SDValue ShOpHi = Op.getOperand(1);
4103   SDValue ShAmt = Op.getOperand(2);
4104   SDValue ARMcc;
4105   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4106
4107   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4108
4109   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4110                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4111   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4112   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4113                                    DAG.getConstant(VTBits, dl, MVT::i64));
4114   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4115
4116   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4117                                ISD::SETGE, dl, DAG);
4118   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4119
4120   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4121   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4122   SDValue Lo =
4123       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4124
4125   // AArch64 shifts larger than the register width are wrapped rather than
4126   // clamped, so we can't just emit "hi >> x".
4127   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4128   SDValue TrueValHi = Opc == ISD::SRA
4129                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4130                                         DAG.getConstant(VTBits - 1, dl,
4131                                                         MVT::i64))
4132                           : DAG.getConstant(0, dl, VT);
4133   SDValue Hi =
4134       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4135
4136   SDValue Ops[2] = { Lo, Hi };
4137   return DAG.getMergeValues(Ops, dl);
4138 }
4139
4140 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4141 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4142 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4143                                                  SelectionDAG &DAG) const {
4144   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4145   EVT VT = Op.getValueType();
4146   unsigned VTBits = VT.getSizeInBits();
4147   SDLoc dl(Op);
4148   SDValue ShOpLo = Op.getOperand(0);
4149   SDValue ShOpHi = Op.getOperand(1);
4150   SDValue ShAmt = Op.getOperand(2);
4151   SDValue ARMcc;
4152
4153   assert(Op.getOpcode() == ISD::SHL_PARTS);
4154   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4155                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4156   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4157   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4158                                    DAG.getConstant(VTBits, dl, MVT::i64));
4159   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4160   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4161
4162   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4163
4164   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4165                                ISD::SETGE, dl, DAG);
4166   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4167   SDValue Hi =
4168       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4169
4170   // AArch64 shifts of larger than register sizes are wrapped rather than
4171   // clamped, so we can't just emit "lo << a" if a is too big.
4172   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4173   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4174   SDValue Lo =
4175       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4176
4177   SDValue Ops[2] = { Lo, Hi };
4178   return DAG.getMergeValues(Ops, dl);
4179 }
4180
4181 bool AArch64TargetLowering::isOffsetFoldingLegal(
4182     const GlobalAddressSDNode *GA) const {
4183   // The AArch64 target doesn't support folding offsets into global addresses.
4184   return false;
4185 }
4186
4187 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4188   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4189   // FIXME: We should be able to handle f128 as well with a clever lowering.
4190   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4191     return true;
4192
4193   if (VT == MVT::f64)
4194     return AArch64_AM::getFP64Imm(Imm) != -1;
4195   else if (VT == MVT::f32)
4196     return AArch64_AM::getFP32Imm(Imm) != -1;
4197   return false;
4198 }
4199
4200 //===----------------------------------------------------------------------===//
4201 //                          AArch64 Optimization Hooks
4202 //===----------------------------------------------------------------------===//
4203
4204 //===----------------------------------------------------------------------===//
4205 //                          AArch64 Inline Assembly Support
4206 //===----------------------------------------------------------------------===//
4207
4208 // Table of Constraints
4209 // TODO: This is the current set of constraints supported by ARM for the
4210 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4211 //
4212 // r - A general register
4213 // w - An FP/SIMD register of some size in the range v0-v31
4214 // x - An FP/SIMD register of some size in the range v0-v15
4215 // I - Constant that can be used with an ADD instruction
4216 // J - Constant that can be used with a SUB instruction
4217 // K - Constant that can be used with a 32-bit logical instruction
4218 // L - Constant that can be used with a 64-bit logical instruction
4219 // M - Constant that can be used as a 32-bit MOV immediate
4220 // N - Constant that can be used as a 64-bit MOV immediate
4221 // Q - A memory reference with base register and no offset
4222 // S - A symbolic address
4223 // Y - Floating point constant zero
4224 // Z - Integer constant zero
4225 //
4226 //   Note that general register operands will be output using their 64-bit x
4227 // register name, whatever the size of the variable, unless the asm operand
4228 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4229 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4230 // %q modifier.
4231
4232 /// getConstraintType - Given a constraint letter, return the type of
4233 /// constraint it is for this target.
4234 AArch64TargetLowering::ConstraintType
4235 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
4236   if (Constraint.size() == 1) {
4237     switch (Constraint[0]) {
4238     default:
4239       break;
4240     case 'z':
4241       return C_Other;
4242     case 'x':
4243     case 'w':
4244       return C_RegisterClass;
4245     // An address with a single base register. Due to the way we
4246     // currently handle addresses it is the same as 'r'.
4247     case 'Q':
4248       return C_Memory;
4249     }
4250   }
4251   return TargetLowering::getConstraintType(Constraint);
4252 }
4253
4254 /// Examine constraint type and operand type and determine a weight value.
4255 /// This object must already have been set up with the operand type
4256 /// and the current alternative constraint selected.
4257 TargetLowering::ConstraintWeight
4258 AArch64TargetLowering::getSingleConstraintMatchWeight(
4259     AsmOperandInfo &info, const char *constraint) const {
4260   ConstraintWeight weight = CW_Invalid;
4261   Value *CallOperandVal = info.CallOperandVal;
4262   // If we don't have a value, we can't do a match,
4263   // but allow it at the lowest weight.
4264   if (!CallOperandVal)
4265     return CW_Default;
4266   Type *type = CallOperandVal->getType();
4267   // Look at the constraint type.
4268   switch (*constraint) {
4269   default:
4270     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4271     break;
4272   case 'x':
4273   case 'w':
4274     if (type->isFloatingPointTy() || type->isVectorTy())
4275       weight = CW_Register;
4276     break;
4277   case 'z':
4278     weight = CW_Constant;
4279     break;
4280   }
4281   return weight;
4282 }
4283
4284 std::pair<unsigned, const TargetRegisterClass *>
4285 AArch64TargetLowering::getRegForInlineAsmConstraint(
4286     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
4287   if (Constraint.size() == 1) {
4288     switch (Constraint[0]) {
4289     case 'r':
4290       if (VT.getSizeInBits() == 64)
4291         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4292       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4293     case 'w':
4294       if (VT == MVT::f32)
4295         return std::make_pair(0U, &AArch64::FPR32RegClass);
4296       if (VT.getSizeInBits() == 64)
4297         return std::make_pair(0U, &AArch64::FPR64RegClass);
4298       if (VT.getSizeInBits() == 128)
4299         return std::make_pair(0U, &AArch64::FPR128RegClass);
4300       break;
4301     // The instructions that this constraint is designed for can
4302     // only take 128-bit registers so just use that regclass.
4303     case 'x':
4304       if (VT.getSizeInBits() == 128)
4305         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4306       break;
4307     }
4308   }
4309   if (StringRef("{cc}").equals_lower(Constraint))
4310     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4311
4312   // Use the default implementation in TargetLowering to convert the register
4313   // constraint into a member of a register class.
4314   std::pair<unsigned, const TargetRegisterClass *> Res;
4315   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4316
4317   // Not found as a standard register?
4318   if (!Res.second) {
4319     unsigned Size = Constraint.size();
4320     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4321         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4322       int RegNo;
4323       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
4324       if (!Failed && RegNo >= 0 && RegNo <= 31) {
4325         // v0 - v31 are aliases of q0 - q31.
4326         // By default we'll emit v0-v31 for this unless there's a modifier where
4327         // we'll emit the correct register as well.
4328         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4329         Res.second = &AArch64::FPR128RegClass;
4330       }
4331     }
4332   }
4333
4334   return Res;
4335 }
4336
4337 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4338 /// vector.  If it is invalid, don't add anything to Ops.
4339 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4340     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4341     SelectionDAG &DAG) const {
4342   SDValue Result;
4343
4344   // Currently only support length 1 constraints.
4345   if (Constraint.length() != 1)
4346     return;
4347
4348   char ConstraintLetter = Constraint[0];
4349   switch (ConstraintLetter) {
4350   default:
4351     break;
4352
4353   // This set of constraints deal with valid constants for various instructions.
4354   // Validate and return a target constant for them if we can.
4355   case 'z': {
4356     // 'z' maps to xzr or wzr so it needs an input of 0.
4357     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4358     if (!C || C->getZExtValue() != 0)
4359       return;
4360
4361     if (Op.getValueType() == MVT::i64)
4362       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4363     else
4364       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4365     break;
4366   }
4367
4368   case 'I':
4369   case 'J':
4370   case 'K':
4371   case 'L':
4372   case 'M':
4373   case 'N':
4374     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4375     if (!C)
4376       return;
4377
4378     // Grab the value and do some validation.
4379     uint64_t CVal = C->getZExtValue();
4380     switch (ConstraintLetter) {
4381     // The I constraint applies only to simple ADD or SUB immediate operands:
4382     // i.e. 0 to 4095 with optional shift by 12
4383     // The J constraint applies only to ADD or SUB immediates that would be
4384     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4385     // instruction [or vice versa], in other words -1 to -4095 with optional
4386     // left shift by 12.
4387     case 'I':
4388       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4389         break;
4390       return;
4391     case 'J': {
4392       uint64_t NVal = -C->getSExtValue();
4393       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4394         CVal = C->getSExtValue();
4395         break;
4396       }
4397       return;
4398     }
4399     // The K and L constraints apply *only* to logical immediates, including
4400     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4401     // been removed and MOV should be used). So these constraints have to
4402     // distinguish between bit patterns that are valid 32-bit or 64-bit
4403     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4404     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4405     // versa.
4406     case 'K':
4407       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4408         break;
4409       return;
4410     case 'L':
4411       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4412         break;
4413       return;
4414     // The M and N constraints are a superset of K and L respectively, for use
4415     // with the MOV (immediate) alias. As well as the logical immediates they
4416     // also match 32 or 64-bit immediates that can be loaded either using a
4417     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4418     // (M) or 64-bit 0x1234000000000000 (N) etc.
4419     // As a note some of this code is liberally stolen from the asm parser.
4420     case 'M': {
4421       if (!isUInt<32>(CVal))
4422         return;
4423       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4424         break;
4425       if ((CVal & 0xFFFF) == CVal)
4426         break;
4427       if ((CVal & 0xFFFF0000ULL) == CVal)
4428         break;
4429       uint64_t NCVal = ~(uint32_t)CVal;
4430       if ((NCVal & 0xFFFFULL) == NCVal)
4431         break;
4432       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4433         break;
4434       return;
4435     }
4436     case 'N': {
4437       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4438         break;
4439       if ((CVal & 0xFFFFULL) == CVal)
4440         break;
4441       if ((CVal & 0xFFFF0000ULL) == CVal)
4442         break;
4443       if ((CVal & 0xFFFF00000000ULL) == CVal)
4444         break;
4445       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4446         break;
4447       uint64_t NCVal = ~CVal;
4448       if ((NCVal & 0xFFFFULL) == NCVal)
4449         break;
4450       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4451         break;
4452       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4453         break;
4454       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4455         break;
4456       return;
4457     }
4458     default:
4459       return;
4460     }
4461
4462     // All assembler immediates are 64-bit integers.
4463     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4464     break;
4465   }
4466
4467   if (Result.getNode()) {
4468     Ops.push_back(Result);
4469     return;
4470   }
4471
4472   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4473 }
4474
4475 //===----------------------------------------------------------------------===//
4476 //                     AArch64 Advanced SIMD Support
4477 //===----------------------------------------------------------------------===//
4478
4479 /// WidenVector - Given a value in the V64 register class, produce the
4480 /// equivalent value in the V128 register class.
4481 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4482   EVT VT = V64Reg.getValueType();
4483   unsigned NarrowSize = VT.getVectorNumElements();
4484   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4485   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4486   SDLoc DL(V64Reg);
4487
4488   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4489                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4490 }
4491
4492 /// getExtFactor - Determine the adjustment factor for the position when
4493 /// generating an "extract from vector registers" instruction.
4494 static unsigned getExtFactor(SDValue &V) {
4495   EVT EltType = V.getValueType().getVectorElementType();
4496   return EltType.getSizeInBits() / 8;
4497 }
4498
4499 /// NarrowVector - Given a value in the V128 register class, produce the
4500 /// equivalent value in the V64 register class.
4501 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4502   EVT VT = V128Reg.getValueType();
4503   unsigned WideSize = VT.getVectorNumElements();
4504   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4505   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4506   SDLoc DL(V128Reg);
4507
4508   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4509 }
4510
4511 // Gather data to see if the operation can be modelled as a
4512 // shuffle in combination with VEXTs.
4513 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4514                                                   SelectionDAG &DAG) const {
4515   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4516   SDLoc dl(Op);
4517   EVT VT = Op.getValueType();
4518   unsigned NumElts = VT.getVectorNumElements();
4519
4520   struct ShuffleSourceInfo {
4521     SDValue Vec;
4522     unsigned MinElt;
4523     unsigned MaxElt;
4524
4525     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4526     // be compatible with the shuffle we intend to construct. As a result
4527     // ShuffleVec will be some sliding window into the original Vec.
4528     SDValue ShuffleVec;
4529
4530     // Code should guarantee that element i in Vec starts at element "WindowBase
4531     // + i * WindowScale in ShuffleVec".
4532     int WindowBase;
4533     int WindowScale;
4534
4535     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4536     ShuffleSourceInfo(SDValue Vec)
4537         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4538           WindowScale(1) {}
4539   };
4540
4541   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4542   // node.
4543   SmallVector<ShuffleSourceInfo, 2> Sources;
4544   for (unsigned i = 0; i < NumElts; ++i) {
4545     SDValue V = Op.getOperand(i);
4546     if (V.getOpcode() == ISD::UNDEF)
4547       continue;
4548     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4549       // A shuffle can only come from building a vector from various
4550       // elements of other vectors.
4551       return SDValue();
4552     }
4553
4554     // Add this element source to the list if it's not already there.
4555     SDValue SourceVec = V.getOperand(0);
4556     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4557     if (Source == Sources.end())
4558       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4559
4560     // Update the minimum and maximum lane number seen.
4561     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4562     Source->MinElt = std::min(Source->MinElt, EltNo);
4563     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4564   }
4565
4566   // Currently only do something sane when at most two source vectors
4567   // are involved.
4568   if (Sources.size() > 2)
4569     return SDValue();
4570
4571   // Find out the smallest element size among result and two sources, and use
4572   // it as element size to build the shuffle_vector.
4573   EVT SmallestEltTy = VT.getVectorElementType();
4574   for (auto &Source : Sources) {
4575     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4576     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4577       SmallestEltTy = SrcEltTy;
4578     }
4579   }
4580   unsigned ResMultiplier =
4581       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4582   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4583   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4584
4585   // If the source vector is too wide or too narrow, we may nevertheless be able
4586   // to construct a compatible shuffle either by concatenating it with UNDEF or
4587   // extracting a suitable range of elements.
4588   for (auto &Src : Sources) {
4589     EVT SrcVT = Src.ShuffleVec.getValueType();
4590
4591     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4592       continue;
4593
4594     // This stage of the search produces a source with the same element type as
4595     // the original, but with a total width matching the BUILD_VECTOR output.
4596     EVT EltVT = SrcVT.getVectorElementType();
4597     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4598     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4599
4600     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4601       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4602       // We can pad out the smaller vector for free, so if it's part of a
4603       // shuffle...
4604       Src.ShuffleVec =
4605           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4606                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4607       continue;
4608     }
4609
4610     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4611
4612     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4613       // Span too large for a VEXT to cope
4614       return SDValue();
4615     }
4616
4617     if (Src.MinElt >= NumSrcElts) {
4618       // The extraction can just take the second half
4619       Src.ShuffleVec =
4620           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4621                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4622       Src.WindowBase = -NumSrcElts;
4623     } else if (Src.MaxElt < NumSrcElts) {
4624       // The extraction can just take the first half
4625       Src.ShuffleVec =
4626           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4627                       DAG.getConstant(0, dl, MVT::i64));
4628     } else {
4629       // An actual VEXT is needed
4630       SDValue VEXTSrc1 =
4631           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4632                       DAG.getConstant(0, dl, MVT::i64));
4633       SDValue VEXTSrc2 =
4634           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4635                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4636       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4637
4638       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4639                                    VEXTSrc2,
4640                                    DAG.getConstant(Imm, dl, MVT::i32));
4641       Src.WindowBase = -Src.MinElt;
4642     }
4643   }
4644
4645   // Another possible incompatibility occurs from the vector element types. We
4646   // can fix this by bitcasting the source vectors to the same type we intend
4647   // for the shuffle.
4648   for (auto &Src : Sources) {
4649     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4650     if (SrcEltTy == SmallestEltTy)
4651       continue;
4652     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4653     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4654     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4655     Src.WindowBase *= Src.WindowScale;
4656   }
4657
4658   // Final sanity check before we try to actually produce a shuffle.
4659   DEBUG(
4660     for (auto Src : Sources)
4661       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4662   );
4663
4664   // The stars all align, our next step is to produce the mask for the shuffle.
4665   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4666   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4667   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4668     SDValue Entry = Op.getOperand(i);
4669     if (Entry.getOpcode() == ISD::UNDEF)
4670       continue;
4671
4672     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4673     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4674
4675     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4676     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4677     // segment.
4678     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4679     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4680                                VT.getVectorElementType().getSizeInBits());
4681     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4682
4683     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4684     // starting at the appropriate offset.
4685     int *LaneMask = &Mask[i * ResMultiplier];
4686
4687     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4688     ExtractBase += NumElts * (Src - Sources.begin());
4689     for (int j = 0; j < LanesDefined; ++j)
4690       LaneMask[j] = ExtractBase + j;
4691   }
4692
4693   // Final check before we try to produce nonsense...
4694   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4695     return SDValue();
4696
4697   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4698   for (unsigned i = 0; i < Sources.size(); ++i)
4699     ShuffleOps[i] = Sources[i].ShuffleVec;
4700
4701   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4702                                          ShuffleOps[1], &Mask[0]);
4703   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4704 }
4705
4706 // check if an EXT instruction can handle the shuffle mask when the
4707 // vector sources of the shuffle are the same.
4708 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4709   unsigned NumElts = VT.getVectorNumElements();
4710
4711   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4712   if (M[0] < 0)
4713     return false;
4714
4715   Imm = M[0];
4716
4717   // If this is a VEXT shuffle, the immediate value is the index of the first
4718   // element.  The other shuffle indices must be the successive elements after
4719   // the first one.
4720   unsigned ExpectedElt = Imm;
4721   for (unsigned i = 1; i < NumElts; ++i) {
4722     // Increment the expected index.  If it wraps around, just follow it
4723     // back to index zero and keep going.
4724     ++ExpectedElt;
4725     if (ExpectedElt == NumElts)
4726       ExpectedElt = 0;
4727
4728     if (M[i] < 0)
4729       continue; // ignore UNDEF indices
4730     if (ExpectedElt != static_cast<unsigned>(M[i]))
4731       return false;
4732   }
4733
4734   return true;
4735 }
4736
4737 // check if an EXT instruction can handle the shuffle mask when the
4738 // vector sources of the shuffle are different.
4739 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4740                       unsigned &Imm) {
4741   // Look for the first non-undef element.
4742   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4743       [](int Elt) {return Elt >= 0;});
4744
4745   // Benefit form APInt to handle overflow when calculating expected element.
4746   unsigned NumElts = VT.getVectorNumElements();
4747   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4748   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4749   // The following shuffle indices must be the successive elements after the
4750   // first real element.
4751   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4752       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4753   if (FirstWrongElt != M.end())
4754     return false;
4755
4756   // The index of an EXT is the first element if it is not UNDEF.
4757   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4758   // value of the first element.  E.g.
4759   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4760   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4761   // ExpectedElt is the last mask index plus 1.
4762   Imm = ExpectedElt.getZExtValue();
4763
4764   // There are two difference cases requiring to reverse input vectors.
4765   // For example, for vector <4 x i32> we have the following cases,
4766   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4767   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4768   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4769   // to reverse two input vectors.
4770   if (Imm < NumElts)
4771     ReverseEXT = true;
4772   else
4773     Imm -= NumElts;
4774
4775   return true;
4776 }
4777
4778 /// isREVMask - Check if a vector shuffle corresponds to a REV
4779 /// instruction with the specified blocksize.  (The order of the elements
4780 /// within each block of the vector is reversed.)
4781 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4782   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4783          "Only possible block sizes for REV are: 16, 32, 64");
4784
4785   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4786   if (EltSz == 64)
4787     return false;
4788
4789   unsigned NumElts = VT.getVectorNumElements();
4790   unsigned BlockElts = M[0] + 1;
4791   // If the first shuffle index is UNDEF, be optimistic.
4792   if (M[0] < 0)
4793     BlockElts = BlockSize / EltSz;
4794
4795   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4796     return false;
4797
4798   for (unsigned i = 0; i < NumElts; ++i) {
4799     if (M[i] < 0)
4800       continue; // ignore UNDEF indices
4801     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4802       return false;
4803   }
4804
4805   return true;
4806 }
4807
4808 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4809   unsigned NumElts = VT.getVectorNumElements();
4810   WhichResult = (M[0] == 0 ? 0 : 1);
4811   unsigned Idx = WhichResult * NumElts / 2;
4812   for (unsigned i = 0; i != NumElts; i += 2) {
4813     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4814         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4815       return false;
4816     Idx += 1;
4817   }
4818
4819   return true;
4820 }
4821
4822 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4823   unsigned NumElts = VT.getVectorNumElements();
4824   WhichResult = (M[0] == 0 ? 0 : 1);
4825   for (unsigned i = 0; i != NumElts; ++i) {
4826     if (M[i] < 0)
4827       continue; // ignore UNDEF indices
4828     if ((unsigned)M[i] != 2 * i + WhichResult)
4829       return false;
4830   }
4831
4832   return true;
4833 }
4834
4835 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4836   unsigned NumElts = VT.getVectorNumElements();
4837   WhichResult = (M[0] == 0 ? 0 : 1);
4838   for (unsigned i = 0; i < NumElts; i += 2) {
4839     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4840         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4841       return false;
4842   }
4843   return true;
4844 }
4845
4846 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4847 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4848 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4849 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4850   unsigned NumElts = VT.getVectorNumElements();
4851   WhichResult = (M[0] == 0 ? 0 : 1);
4852   unsigned Idx = WhichResult * NumElts / 2;
4853   for (unsigned i = 0; i != NumElts; i += 2) {
4854     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4855         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4856       return false;
4857     Idx += 1;
4858   }
4859
4860   return true;
4861 }
4862
4863 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4864 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4865 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4866 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4867   unsigned Half = VT.getVectorNumElements() / 2;
4868   WhichResult = (M[0] == 0 ? 0 : 1);
4869   for (unsigned j = 0; j != 2; ++j) {
4870     unsigned Idx = WhichResult;
4871     for (unsigned i = 0; i != Half; ++i) {
4872       int MIdx = M[i + j * Half];
4873       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4874         return false;
4875       Idx += 2;
4876     }
4877   }
4878
4879   return true;
4880 }
4881
4882 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4883 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4884 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4885 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4886   unsigned NumElts = VT.getVectorNumElements();
4887   WhichResult = (M[0] == 0 ? 0 : 1);
4888   for (unsigned i = 0; i < NumElts; i += 2) {
4889     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4890         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4891       return false;
4892   }
4893   return true;
4894 }
4895
4896 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4897                       bool &DstIsLeft, int &Anomaly) {
4898   if (M.size() != static_cast<size_t>(NumInputElements))
4899     return false;
4900
4901   int NumLHSMatch = 0, NumRHSMatch = 0;
4902   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4903
4904   for (int i = 0; i < NumInputElements; ++i) {
4905     if (M[i] == -1) {
4906       ++NumLHSMatch;
4907       ++NumRHSMatch;
4908       continue;
4909     }
4910
4911     if (M[i] == i)
4912       ++NumLHSMatch;
4913     else
4914       LastLHSMismatch = i;
4915
4916     if (M[i] == i + NumInputElements)
4917       ++NumRHSMatch;
4918     else
4919       LastRHSMismatch = i;
4920   }
4921
4922   if (NumLHSMatch == NumInputElements - 1) {
4923     DstIsLeft = true;
4924     Anomaly = LastLHSMismatch;
4925     return true;
4926   } else if (NumRHSMatch == NumInputElements - 1) {
4927     DstIsLeft = false;
4928     Anomaly = LastRHSMismatch;
4929     return true;
4930   }
4931
4932   return false;
4933 }
4934
4935 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4936   if (VT.getSizeInBits() != 128)
4937     return false;
4938
4939   unsigned NumElts = VT.getVectorNumElements();
4940
4941   for (int I = 0, E = NumElts / 2; I != E; I++) {
4942     if (Mask[I] != I)
4943       return false;
4944   }
4945
4946   int Offset = NumElts / 2;
4947   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4948     if (Mask[I] != I + SplitLHS * Offset)
4949       return false;
4950   }
4951
4952   return true;
4953 }
4954
4955 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4956   SDLoc DL(Op);
4957   EVT VT = Op.getValueType();
4958   SDValue V0 = Op.getOperand(0);
4959   SDValue V1 = Op.getOperand(1);
4960   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4961
4962   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4963       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4964     return SDValue();
4965
4966   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4967
4968   if (!isConcatMask(Mask, VT, SplitV0))
4969     return SDValue();
4970
4971   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4972                                 VT.getVectorNumElements() / 2);
4973   if (SplitV0) {
4974     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4975                      DAG.getConstant(0, DL, MVT::i64));
4976   }
4977   if (V1.getValueType().getSizeInBits() == 128) {
4978     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4979                      DAG.getConstant(0, DL, MVT::i64));
4980   }
4981   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4982 }
4983
4984 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4985 /// the specified operations to build the shuffle.
4986 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4987                                       SDValue RHS, SelectionDAG &DAG,
4988                                       SDLoc dl) {
4989   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4990   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4991   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4992
4993   enum {
4994     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4995     OP_VREV,
4996     OP_VDUP0,
4997     OP_VDUP1,
4998     OP_VDUP2,
4999     OP_VDUP3,
5000     OP_VEXT1,
5001     OP_VEXT2,
5002     OP_VEXT3,
5003     OP_VUZPL, // VUZP, left result
5004     OP_VUZPR, // VUZP, right result
5005     OP_VZIPL, // VZIP, left result
5006     OP_VZIPR, // VZIP, right result
5007     OP_VTRNL, // VTRN, left result
5008     OP_VTRNR  // VTRN, right result
5009   };
5010
5011   if (OpNum == OP_COPY) {
5012     if (LHSID == (1 * 9 + 2) * 9 + 3)
5013       return LHS;
5014     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5015     return RHS;
5016   }
5017
5018   SDValue OpLHS, OpRHS;
5019   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5020   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5021   EVT VT = OpLHS.getValueType();
5022
5023   switch (OpNum) {
5024   default:
5025     llvm_unreachable("Unknown shuffle opcode!");
5026   case OP_VREV:
5027     // VREV divides the vector in half and swaps within the half.
5028     if (VT.getVectorElementType() == MVT::i32 ||
5029         VT.getVectorElementType() == MVT::f32)
5030       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5031     // vrev <4 x i16> -> REV32
5032     if (VT.getVectorElementType() == MVT::i16 ||
5033         VT.getVectorElementType() == MVT::f16)
5034       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5035     // vrev <4 x i8> -> REV16
5036     assert(VT.getVectorElementType() == MVT::i8);
5037     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5038   case OP_VDUP0:
5039   case OP_VDUP1:
5040   case OP_VDUP2:
5041   case OP_VDUP3: {
5042     EVT EltTy = VT.getVectorElementType();
5043     unsigned Opcode;
5044     if (EltTy == MVT::i8)
5045       Opcode = AArch64ISD::DUPLANE8;
5046     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5047       Opcode = AArch64ISD::DUPLANE16;
5048     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5049       Opcode = AArch64ISD::DUPLANE32;
5050     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5051       Opcode = AArch64ISD::DUPLANE64;
5052     else
5053       llvm_unreachable("Invalid vector element type?");
5054
5055     if (VT.getSizeInBits() == 64)
5056       OpLHS = WidenVector(OpLHS, DAG);
5057     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5058     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5059   }
5060   case OP_VEXT1:
5061   case OP_VEXT2:
5062   case OP_VEXT3: {
5063     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5064     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5065                        DAG.getConstant(Imm, dl, MVT::i32));
5066   }
5067   case OP_VUZPL:
5068     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5069                        OpRHS);
5070   case OP_VUZPR:
5071     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5072                        OpRHS);
5073   case OP_VZIPL:
5074     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   case OP_VZIPR:
5077     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VTRNL:
5080     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   case OP_VTRNR:
5083     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5084                        OpRHS);
5085   }
5086 }
5087
5088 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5089                            SelectionDAG &DAG) {
5090   // Check to see if we can use the TBL instruction.
5091   SDValue V1 = Op.getOperand(0);
5092   SDValue V2 = Op.getOperand(1);
5093   SDLoc DL(Op);
5094
5095   EVT EltVT = Op.getValueType().getVectorElementType();
5096   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5097
5098   SmallVector<SDValue, 8> TBLMask;
5099   for (int Val : ShuffleMask) {
5100     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5101       unsigned Offset = Byte + Val * BytesPerElt;
5102       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5103     }
5104   }
5105
5106   MVT IndexVT = MVT::v8i8;
5107   unsigned IndexLen = 8;
5108   if (Op.getValueType().getSizeInBits() == 128) {
5109     IndexVT = MVT::v16i8;
5110     IndexLen = 16;
5111   }
5112
5113   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5114   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5115
5116   SDValue Shuffle;
5117   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5118     if (IndexLen == 8)
5119       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5120     Shuffle = DAG.getNode(
5121         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5122         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5123         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5124                     makeArrayRef(TBLMask.data(), IndexLen)));
5125   } else {
5126     if (IndexLen == 8) {
5127       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5128       Shuffle = DAG.getNode(
5129           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5130           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5131           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5132                       makeArrayRef(TBLMask.data(), IndexLen)));
5133     } else {
5134       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5135       // cannot currently represent the register constraints on the input
5136       // table registers.
5137       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5138       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5139       //                               &TBLMask[0], IndexLen));
5140       Shuffle = DAG.getNode(
5141           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5142           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5143           V1Cst, V2Cst,
5144           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5145                       makeArrayRef(TBLMask.data(), IndexLen)));
5146     }
5147   }
5148   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5149 }
5150
5151 static unsigned getDUPLANEOp(EVT EltType) {
5152   if (EltType == MVT::i8)
5153     return AArch64ISD::DUPLANE8;
5154   if (EltType == MVT::i16 || EltType == MVT::f16)
5155     return AArch64ISD::DUPLANE16;
5156   if (EltType == MVT::i32 || EltType == MVT::f32)
5157     return AArch64ISD::DUPLANE32;
5158   if (EltType == MVT::i64 || EltType == MVT::f64)
5159     return AArch64ISD::DUPLANE64;
5160
5161   llvm_unreachable("Invalid vector element type?");
5162 }
5163
5164 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5165                                                    SelectionDAG &DAG) const {
5166   SDLoc dl(Op);
5167   EVT VT = Op.getValueType();
5168
5169   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5170
5171   // Convert shuffles that are directly supported on NEON to target-specific
5172   // DAG nodes, instead of keeping them as shuffles and matching them again
5173   // during code selection.  This is more efficient and avoids the possibility
5174   // of inconsistencies between legalization and selection.
5175   ArrayRef<int> ShuffleMask = SVN->getMask();
5176
5177   SDValue V1 = Op.getOperand(0);
5178   SDValue V2 = Op.getOperand(1);
5179
5180   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5181                                        V1.getValueType().getSimpleVT())) {
5182     int Lane = SVN->getSplatIndex();
5183     // If this is undef splat, generate it via "just" vdup, if possible.
5184     if (Lane == -1)
5185       Lane = 0;
5186
5187     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5188       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5189                          V1.getOperand(0));
5190     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5191     // constant. If so, we can just reference the lane's definition directly.
5192     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5193         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5194       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5195
5196     // Otherwise, duplicate from the lane of the input vector.
5197     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5198
5199     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5200     // to make a vector of the same size as this SHUFFLE. We can ignore the
5201     // extract entirely, and canonicalise the concat using WidenVector.
5202     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5203       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5204       V1 = V1.getOperand(0);
5205     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5206       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5207       Lane -= Idx * VT.getVectorNumElements() / 2;
5208       V1 = WidenVector(V1.getOperand(Idx), DAG);
5209     } else if (VT.getSizeInBits() == 64)
5210       V1 = WidenVector(V1, DAG);
5211
5212     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5213   }
5214
5215   if (isREVMask(ShuffleMask, VT, 64))
5216     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5217   if (isREVMask(ShuffleMask, VT, 32))
5218     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5219   if (isREVMask(ShuffleMask, VT, 16))
5220     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5221
5222   bool ReverseEXT = false;
5223   unsigned Imm;
5224   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5225     if (ReverseEXT)
5226       std::swap(V1, V2);
5227     Imm *= getExtFactor(V1);
5228     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5229                        DAG.getConstant(Imm, dl, MVT::i32));
5230   } else if (V2->getOpcode() == ISD::UNDEF &&
5231              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5232     Imm *= getExtFactor(V1);
5233     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5234                        DAG.getConstant(Imm, dl, MVT::i32));
5235   }
5236
5237   unsigned WhichResult;
5238   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5239     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5240     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5241   }
5242   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5243     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5244     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5245   }
5246   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5247     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5248     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5249   }
5250
5251   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5252     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5253     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5254   }
5255   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5256     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5257     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5258   }
5259   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5260     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5261     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5262   }
5263
5264   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5265   if (Concat.getNode())
5266     return Concat;
5267
5268   bool DstIsLeft;
5269   int Anomaly;
5270   int NumInputElements = V1.getValueType().getVectorNumElements();
5271   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5272     SDValue DstVec = DstIsLeft ? V1 : V2;
5273     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5274
5275     SDValue SrcVec = V1;
5276     int SrcLane = ShuffleMask[Anomaly];
5277     if (SrcLane >= NumInputElements) {
5278       SrcVec = V2;
5279       SrcLane -= VT.getVectorNumElements();
5280     }
5281     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5282
5283     EVT ScalarVT = VT.getVectorElementType();
5284
5285     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5286       ScalarVT = MVT::i32;
5287
5288     return DAG.getNode(
5289         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5290         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5291         DstLaneV);
5292   }
5293
5294   // If the shuffle is not directly supported and it has 4 elements, use
5295   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5296   unsigned NumElts = VT.getVectorNumElements();
5297   if (NumElts == 4) {
5298     unsigned PFIndexes[4];
5299     for (unsigned i = 0; i != 4; ++i) {
5300       if (ShuffleMask[i] < 0)
5301         PFIndexes[i] = 8;
5302       else
5303         PFIndexes[i] = ShuffleMask[i];
5304     }
5305
5306     // Compute the index in the perfect shuffle table.
5307     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5308                             PFIndexes[2] * 9 + PFIndexes[3];
5309     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5310     unsigned Cost = (PFEntry >> 30);
5311
5312     if (Cost <= 4)
5313       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5314   }
5315
5316   return GenerateTBL(Op, ShuffleMask, DAG);
5317 }
5318
5319 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5320                                APInt &UndefBits) {
5321   EVT VT = BVN->getValueType(0);
5322   APInt SplatBits, SplatUndef;
5323   unsigned SplatBitSize;
5324   bool HasAnyUndefs;
5325   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5326     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5327
5328     for (unsigned i = 0; i < NumSplats; ++i) {
5329       CnstBits <<= SplatBitSize;
5330       UndefBits <<= SplatBitSize;
5331       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5332       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5333     }
5334
5335     return true;
5336   }
5337
5338   return false;
5339 }
5340
5341 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5342                                               SelectionDAG &DAG) const {
5343   BuildVectorSDNode *BVN =
5344       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5345   SDValue LHS = Op.getOperand(0);
5346   SDLoc dl(Op);
5347   EVT VT = Op.getValueType();
5348
5349   if (!BVN)
5350     return Op;
5351
5352   APInt CnstBits(VT.getSizeInBits(), 0);
5353   APInt UndefBits(VT.getSizeInBits(), 0);
5354   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5355     // We only have BIC vector immediate instruction, which is and-not.
5356     CnstBits = ~CnstBits;
5357
5358     // We make use of a little bit of goto ickiness in order to avoid having to
5359     // duplicate the immediate matching logic for the undef toggled case.
5360     bool SecondTry = false;
5361   AttemptModImm:
5362
5363     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5364       CnstBits = CnstBits.zextOrTrunc(64);
5365       uint64_t CnstVal = CnstBits.getZExtValue();
5366
5367       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5368         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5369         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5370         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5371                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5372                                   DAG.getConstant(0, dl, MVT::i32));
5373         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5374       }
5375
5376       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5377         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5378         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5379         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5380                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5381                                   DAG.getConstant(8, dl, MVT::i32));
5382         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5383       }
5384
5385       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5386         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5387         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5388         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5389                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5390                                   DAG.getConstant(16, dl, MVT::i32));
5391         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5392       }
5393
5394       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5395         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5396         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5397         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5398                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5399                                   DAG.getConstant(24, dl, MVT::i32));
5400         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5401       }
5402
5403       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5404         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5405         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5406         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5407                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5408                                   DAG.getConstant(0, dl, MVT::i32));
5409         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5410       }
5411
5412       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5413         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5414         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5415         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5416                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5417                                   DAG.getConstant(8, dl, MVT::i32));
5418         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5419       }
5420     }
5421
5422     if (SecondTry)
5423       goto FailedModImm;
5424     SecondTry = true;
5425     CnstBits = ~UndefBits;
5426     goto AttemptModImm;
5427   }
5428
5429 // We can always fall back to a non-immediate AND.
5430 FailedModImm:
5431   return Op;
5432 }
5433
5434 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5435 // consists of only the same constant int value, returned in reference arg
5436 // ConstVal
5437 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5438                                      uint64_t &ConstVal) {
5439   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5440   if (!Bvec)
5441     return false;
5442   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5443   if (!FirstElt)
5444     return false;
5445   EVT VT = Bvec->getValueType(0);
5446   unsigned NumElts = VT.getVectorNumElements();
5447   for (unsigned i = 1; i < NumElts; ++i)
5448     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5449       return false;
5450   ConstVal = FirstElt->getZExtValue();
5451   return true;
5452 }
5453
5454 static unsigned getIntrinsicID(const SDNode *N) {
5455   unsigned Opcode = N->getOpcode();
5456   switch (Opcode) {
5457   default:
5458     return Intrinsic::not_intrinsic;
5459   case ISD::INTRINSIC_WO_CHAIN: {
5460     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5461     if (IID < Intrinsic::num_intrinsics)
5462       return IID;
5463     return Intrinsic::not_intrinsic;
5464   }
5465   }
5466 }
5467
5468 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5469 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5470 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5471 // Also, logical shift right -> sri, with the same structure.
5472 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5473   EVT VT = N->getValueType(0);
5474
5475   if (!VT.isVector())
5476     return SDValue();
5477
5478   SDLoc DL(N);
5479
5480   // Is the first op an AND?
5481   const SDValue And = N->getOperand(0);
5482   if (And.getOpcode() != ISD::AND)
5483     return SDValue();
5484
5485   // Is the second op an shl or lshr?
5486   SDValue Shift = N->getOperand(1);
5487   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5488   // or AArch64ISD::VLSHR vector, #shift
5489   unsigned ShiftOpc = Shift.getOpcode();
5490   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5491     return SDValue();
5492   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5493
5494   // Is the shift amount constant?
5495   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5496   if (!C2node)
5497     return SDValue();
5498
5499   // Is the and mask vector all constant?
5500   uint64_t C1;
5501   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5502     return SDValue();
5503
5504   // Is C1 == ~C2, taking into account how much one can shift elements of a
5505   // particular size?
5506   uint64_t C2 = C2node->getZExtValue();
5507   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5508   if (C2 > ElemSizeInBits)
5509     return SDValue();
5510   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5511   if ((C1 & ElemMask) != (~C2 & ElemMask))
5512     return SDValue();
5513
5514   SDValue X = And.getOperand(0);
5515   SDValue Y = Shift.getOperand(0);
5516
5517   unsigned Intrin =
5518       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5519   SDValue ResultSLI =
5520       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5521                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5522                   Shift.getOperand(1));
5523
5524   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5525   DEBUG(N->dump(&DAG));
5526   DEBUG(dbgs() << "into: \n");
5527   DEBUG(ResultSLI->dump(&DAG));
5528
5529   ++NumShiftInserts;
5530   return ResultSLI;
5531 }
5532
5533 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5534                                              SelectionDAG &DAG) const {
5535   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5536   if (EnableAArch64SlrGeneration) {
5537     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5538     if (Res.getNode())
5539       return Res;
5540   }
5541
5542   BuildVectorSDNode *BVN =
5543       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5544   SDValue LHS = Op.getOperand(1);
5545   SDLoc dl(Op);
5546   EVT VT = Op.getValueType();
5547
5548   // OR commutes, so try swapping the operands.
5549   if (!BVN) {
5550     LHS = Op.getOperand(0);
5551     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5552   }
5553   if (!BVN)
5554     return Op;
5555
5556   APInt CnstBits(VT.getSizeInBits(), 0);
5557   APInt UndefBits(VT.getSizeInBits(), 0);
5558   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5559     // We make use of a little bit of goto ickiness in order to avoid having to
5560     // duplicate the immediate matching logic for the undef toggled case.
5561     bool SecondTry = false;
5562   AttemptModImm:
5563
5564     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5565       CnstBits = CnstBits.zextOrTrunc(64);
5566       uint64_t CnstVal = CnstBits.getZExtValue();
5567
5568       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5569         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5570         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5571         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5572                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5573                                   DAG.getConstant(0, dl, MVT::i32));
5574         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5575       }
5576
5577       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5578         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5579         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5580         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5581                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5582                                   DAG.getConstant(8, dl, MVT::i32));
5583         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5584       }
5585
5586       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5587         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5588         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5589         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5590                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5591                                   DAG.getConstant(16, dl, MVT::i32));
5592         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5593       }
5594
5595       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5596         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5597         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5598         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5599                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5600                                   DAG.getConstant(24, dl, MVT::i32));
5601         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5602       }
5603
5604       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5605         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5606         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5607         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5608                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5609                                   DAG.getConstant(0, dl, MVT::i32));
5610         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5611       }
5612
5613       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5614         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5615         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5616         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5617                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5618                                   DAG.getConstant(8, dl, MVT::i32));
5619         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5620       }
5621     }
5622
5623     if (SecondTry)
5624       goto FailedModImm;
5625     SecondTry = true;
5626     CnstBits = UndefBits;
5627     goto AttemptModImm;
5628   }
5629
5630 // We can always fall back to a non-immediate OR.
5631 FailedModImm:
5632   return Op;
5633 }
5634
5635 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5636 // be truncated to fit element width.
5637 static SDValue NormalizeBuildVector(SDValue Op,
5638                                     SelectionDAG &DAG) {
5639   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5640   SDLoc dl(Op);
5641   EVT VT = Op.getValueType();
5642   EVT EltTy= VT.getVectorElementType();
5643
5644   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5645     return Op;
5646
5647   SmallVector<SDValue, 16> Ops;
5648   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5649     SDValue Lane = Op.getOperand(I);
5650     if (Lane.getOpcode() == ISD::Constant) {
5651       APInt LowBits(EltTy.getSizeInBits(),
5652                     cast<ConstantSDNode>(Lane)->getZExtValue());
5653       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5654     }
5655     Ops.push_back(Lane);
5656   }
5657   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5658 }
5659
5660 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5661                                                  SelectionDAG &DAG) const {
5662   SDLoc dl(Op);
5663   EVT VT = Op.getValueType();
5664   Op = NormalizeBuildVector(Op, DAG);
5665   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5666
5667   APInt CnstBits(VT.getSizeInBits(), 0);
5668   APInt UndefBits(VT.getSizeInBits(), 0);
5669   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5670     // We make use of a little bit of goto ickiness in order to avoid having to
5671     // duplicate the immediate matching logic for the undef toggled case.
5672     bool SecondTry = false;
5673   AttemptModImm:
5674
5675     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5676       CnstBits = CnstBits.zextOrTrunc(64);
5677       uint64_t CnstVal = CnstBits.getZExtValue();
5678
5679       // Certain magic vector constants (used to express things like NOT
5680       // and NEG) are passed through unmodified.  This allows codegen patterns
5681       // for these operations to match.  Special-purpose patterns will lower
5682       // these immediates to MOVIs if it proves necessary.
5683       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5684         return Op;
5685
5686       // The many faces of MOVI...
5687       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5688         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5689         if (VT.getSizeInBits() == 128) {
5690           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5691                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5692           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5693         }
5694
5695         // Support the V64 version via subregister insertion.
5696         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5697                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5698         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5699       }
5700
5701       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5702         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5703         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5704         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5705                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5706                                   DAG.getConstant(0, dl, MVT::i32));
5707         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5708       }
5709
5710       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5711         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5712         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5713         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5714                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5715                                   DAG.getConstant(8, dl, MVT::i32));
5716         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5717       }
5718
5719       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5720         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5721         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5722         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5723                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5724                                   DAG.getConstant(16, dl, MVT::i32));
5725         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5726       }
5727
5728       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5729         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5730         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5731         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5732                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5733                                   DAG.getConstant(24, dl, MVT::i32));
5734         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5735       }
5736
5737       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5738         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5739         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5740         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5741                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5742                                   DAG.getConstant(0, dl, MVT::i32));
5743         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5744       }
5745
5746       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5747         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5748         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5749         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5750                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5751                                   DAG.getConstant(8, dl, MVT::i32));
5752         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5753       }
5754
5755       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5756         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5757         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5758         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5759                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5760                                   DAG.getConstant(264, dl, MVT::i32));
5761         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5762       }
5763
5764       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5765         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5766         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5767         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5768                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5769                                   DAG.getConstant(272, dl, MVT::i32));
5770         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5771       }
5772
5773       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5774         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5775         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5776         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5777                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5778         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5779       }
5780
5781       // The few faces of FMOV...
5782       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5783         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5784         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5785         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5786                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5787         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5788       }
5789
5790       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5791           VT.getSizeInBits() == 128) {
5792         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5793         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5794                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5795         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5796       }
5797
5798       // The many faces of MVNI...
5799       CnstVal = ~CnstVal;
5800       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5801         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5802         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5803         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5804                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5805                                   DAG.getConstant(0, dl, MVT::i32));
5806         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5807       }
5808
5809       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5810         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5811         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5812         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5813                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5814                                   DAG.getConstant(8, dl, MVT::i32));
5815         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5816       }
5817
5818       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5819         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5820         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5821         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5822                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5823                                   DAG.getConstant(16, dl, MVT::i32));
5824         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5825       }
5826
5827       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5828         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5829         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5830         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5831                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5832                                   DAG.getConstant(24, dl, MVT::i32));
5833         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5834       }
5835
5836       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5837         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5838         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5839         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5840                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5841                                   DAG.getConstant(0, dl, MVT::i32));
5842         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5843       }
5844
5845       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5846         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5847         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5848         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5849                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5850                                   DAG.getConstant(8, dl, MVT::i32));
5851         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5852       }
5853
5854       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5855         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5856         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5857         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5858                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5859                                   DAG.getConstant(264, dl, MVT::i32));
5860         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5861       }
5862
5863       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5864         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5865         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5866         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5867                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5868                                   DAG.getConstant(272, dl, MVT::i32));
5869         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5870       }
5871     }
5872
5873     if (SecondTry)
5874       goto FailedModImm;
5875     SecondTry = true;
5876     CnstBits = UndefBits;
5877     goto AttemptModImm;
5878   }
5879 FailedModImm:
5880
5881   // Scan through the operands to find some interesting properties we can
5882   // exploit:
5883   //   1) If only one value is used, we can use a DUP, or
5884   //   2) if only the low element is not undef, we can just insert that, or
5885   //   3) if only one constant value is used (w/ some non-constant lanes),
5886   //      we can splat the constant value into the whole vector then fill
5887   //      in the non-constant lanes.
5888   //   4) FIXME: If different constant values are used, but we can intelligently
5889   //             select the values we'll be overwriting for the non-constant
5890   //             lanes such that we can directly materialize the vector
5891   //             some other way (MOVI, e.g.), we can be sneaky.
5892   unsigned NumElts = VT.getVectorNumElements();
5893   bool isOnlyLowElement = true;
5894   bool usesOnlyOneValue = true;
5895   bool usesOnlyOneConstantValue = true;
5896   bool isConstant = true;
5897   unsigned NumConstantLanes = 0;
5898   SDValue Value;
5899   SDValue ConstantValue;
5900   for (unsigned i = 0; i < NumElts; ++i) {
5901     SDValue V = Op.getOperand(i);
5902     if (V.getOpcode() == ISD::UNDEF)
5903       continue;
5904     if (i > 0)
5905       isOnlyLowElement = false;
5906     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5907       isConstant = false;
5908
5909     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5910       ++NumConstantLanes;
5911       if (!ConstantValue.getNode())
5912         ConstantValue = V;
5913       else if (ConstantValue != V)
5914         usesOnlyOneConstantValue = false;
5915     }
5916
5917     if (!Value.getNode())
5918       Value = V;
5919     else if (V != Value)
5920       usesOnlyOneValue = false;
5921   }
5922
5923   if (!Value.getNode())
5924     return DAG.getUNDEF(VT);
5925
5926   if (isOnlyLowElement)
5927     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5928
5929   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5930   // i32 and try again.
5931   if (usesOnlyOneValue) {
5932     if (!isConstant) {
5933       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5934           Value.getValueType() != VT)
5935         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5936
5937       // This is actually a DUPLANExx operation, which keeps everything vectory.
5938
5939       // DUPLANE works on 128-bit vectors, widen it if necessary.
5940       SDValue Lane = Value.getOperand(1);
5941       Value = Value.getOperand(0);
5942       if (Value.getValueType().getSizeInBits() == 64)
5943         Value = WidenVector(Value, DAG);
5944
5945       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5946       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5947     }
5948
5949     if (VT.getVectorElementType().isFloatingPoint()) {
5950       SmallVector<SDValue, 8> Ops;
5951       EVT EltTy = VT.getVectorElementType();
5952       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5953               "Unsupported floating-point vector type");
5954       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5955       for (unsigned i = 0; i < NumElts; ++i)
5956         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5957       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5958       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5959       Val = LowerBUILD_VECTOR(Val, DAG);
5960       if (Val.getNode())
5961         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5962     }
5963   }
5964
5965   // If there was only one constant value used and for more than one lane,
5966   // start by splatting that value, then replace the non-constant lanes. This
5967   // is better than the default, which will perform a separate initialization
5968   // for each lane.
5969   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5970     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5971     // Now insert the non-constant lanes.
5972     for (unsigned i = 0; i < NumElts; ++i) {
5973       SDValue V = Op.getOperand(i);
5974       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
5975       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5976         // Note that type legalization likely mucked about with the VT of the
5977         // source operand, so we may have to convert it here before inserting.
5978         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5979       }
5980     }
5981     return Val;
5982   }
5983
5984   // If all elements are constants and the case above didn't get hit, fall back
5985   // to the default expansion, which will generate a load from the constant
5986   // pool.
5987   if (isConstant)
5988     return SDValue();
5989
5990   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5991   if (NumElts >= 4) {
5992     SDValue shuffle = ReconstructShuffle(Op, DAG);
5993     if (shuffle != SDValue())
5994       return shuffle;
5995   }
5996
5997   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5998   // know the default expansion would otherwise fall back on something even
5999   // worse. For a vector with one or two non-undef values, that's
6000   // scalar_to_vector for the elements followed by a shuffle (provided the
6001   // shuffle is valid for the target) and materialization element by element
6002   // on the stack followed by a load for everything else.
6003   if (!isConstant && !usesOnlyOneValue) {
6004     SDValue Vec = DAG.getUNDEF(VT);
6005     SDValue Op0 = Op.getOperand(0);
6006     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6007     unsigned i = 0;
6008     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6009     // a) Avoid a RMW dependency on the full vector register, and
6010     // b) Allow the register coalescer to fold away the copy if the
6011     //    value is already in an S or D register.
6012     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6013       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6014       MachineSDNode *N =
6015           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6016                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6017       Vec = SDValue(N, 0);
6018       ++i;
6019     }
6020     for (; i < NumElts; ++i) {
6021       SDValue V = Op.getOperand(i);
6022       if (V.getOpcode() == ISD::UNDEF)
6023         continue;
6024       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6025       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6026     }
6027     return Vec;
6028   }
6029
6030   // Just use the default expansion. We failed to find a better alternative.
6031   return SDValue();
6032 }
6033
6034 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6035                                                       SelectionDAG &DAG) const {
6036   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6037
6038   // Check for non-constant or out of range lane.
6039   EVT VT = Op.getOperand(0).getValueType();
6040   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6041   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6042     return SDValue();
6043
6044
6045   // Insertion/extraction are legal for V128 types.
6046   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6047       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6048       VT == MVT::v8f16)
6049     return Op;
6050
6051   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6052       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6053     return SDValue();
6054
6055   // For V64 types, we perform insertion by expanding the value
6056   // to a V128 type and perform the insertion on that.
6057   SDLoc DL(Op);
6058   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6059   EVT WideTy = WideVec.getValueType();
6060
6061   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6062                              Op.getOperand(1), Op.getOperand(2));
6063   // Re-narrow the resultant vector.
6064   return NarrowVector(Node, DAG);
6065 }
6066
6067 SDValue
6068 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6069                                                SelectionDAG &DAG) const {
6070   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6071
6072   // Check for non-constant or out of range lane.
6073   EVT VT = Op.getOperand(0).getValueType();
6074   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6075   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6076     return SDValue();
6077
6078
6079   // Insertion/extraction are legal for V128 types.
6080   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6081       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6082       VT == MVT::v8f16)
6083     return Op;
6084
6085   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6086       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6087     return SDValue();
6088
6089   // For V64 types, we perform extraction by expanding the value
6090   // to a V128 type and perform the extraction on that.
6091   SDLoc DL(Op);
6092   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6093   EVT WideTy = WideVec.getValueType();
6094
6095   EVT ExtrTy = WideTy.getVectorElementType();
6096   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6097     ExtrTy = MVT::i32;
6098
6099   // For extractions, we just return the result directly.
6100   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6101                      Op.getOperand(1));
6102 }
6103
6104 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6105                                                       SelectionDAG &DAG) const {
6106   EVT VT = Op.getOperand(0).getValueType();
6107   SDLoc dl(Op);
6108   // Just in case...
6109   if (!VT.isVector())
6110     return SDValue();
6111
6112   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6113   if (!Cst)
6114     return SDValue();
6115   unsigned Val = Cst->getZExtValue();
6116
6117   unsigned Size = Op.getValueType().getSizeInBits();
6118   if (Val == 0) {
6119     switch (Size) {
6120     case 8:
6121       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6122                                         Op.getOperand(0));
6123     case 16:
6124       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6125                                         Op.getOperand(0));
6126     case 32:
6127       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6128                                         Op.getOperand(0));
6129     case 64:
6130       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6131                                         Op.getOperand(0));
6132     default:
6133       llvm_unreachable("Unexpected vector type in extract_subvector!");
6134     }
6135   }
6136   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6137   // that directly.
6138   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6139     return Op;
6140
6141   return SDValue();
6142 }
6143
6144 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6145                                                EVT VT) const {
6146   if (VT.getVectorNumElements() == 4 &&
6147       (VT.is128BitVector() || VT.is64BitVector())) {
6148     unsigned PFIndexes[4];
6149     for (unsigned i = 0; i != 4; ++i) {
6150       if (M[i] < 0)
6151         PFIndexes[i] = 8;
6152       else
6153         PFIndexes[i] = M[i];
6154     }
6155
6156     // Compute the index in the perfect shuffle table.
6157     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6158                             PFIndexes[2] * 9 + PFIndexes[3];
6159     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6160     unsigned Cost = (PFEntry >> 30);
6161
6162     if (Cost <= 4)
6163       return true;
6164   }
6165
6166   bool DummyBool;
6167   int DummyInt;
6168   unsigned DummyUnsigned;
6169
6170   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6171           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6172           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6173           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6174           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6175           isZIPMask(M, VT, DummyUnsigned) ||
6176           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6177           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6180           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6181 }
6182
6183 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6184 /// operand of a vector shift operation, where all the elements of the
6185 /// build_vector must have the same constant integer value.
6186 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6187   // Ignore bit_converts.
6188   while (Op.getOpcode() == ISD::BITCAST)
6189     Op = Op.getOperand(0);
6190   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6191   APInt SplatBits, SplatUndef;
6192   unsigned SplatBitSize;
6193   bool HasAnyUndefs;
6194   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6195                                     HasAnyUndefs, ElementBits) ||
6196       SplatBitSize > ElementBits)
6197     return false;
6198   Cnt = SplatBits.getSExtValue();
6199   return true;
6200 }
6201
6202 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6203 /// operand of a vector shift left operation.  That value must be in the range:
6204 ///   0 <= Value < ElementBits for a left shift; or
6205 ///   0 <= Value <= ElementBits for a long left shift.
6206 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6207   assert(VT.isVector() && "vector shift count is not a vector type");
6208   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6209   if (!getVShiftImm(Op, ElementBits, Cnt))
6210     return false;
6211   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6212 }
6213
6214 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6215 /// operand of a vector shift right operation.  For a shift opcode, the value
6216 /// is positive, but for an intrinsic the value count must be negative. The
6217 /// absolute value must be in the range:
6218 ///   1 <= |Value| <= ElementBits for a right shift; or
6219 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6220 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6221                          int64_t &Cnt) {
6222   assert(VT.isVector() && "vector shift count is not a vector type");
6223   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6224   if (!getVShiftImm(Op, ElementBits, Cnt))
6225     return false;
6226   if (isIntrinsic)
6227     Cnt = -Cnt;
6228   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6229 }
6230
6231 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6232                                                       SelectionDAG &DAG) const {
6233   EVT VT = Op.getValueType();
6234   SDLoc DL(Op);
6235   int64_t Cnt;
6236
6237   if (!Op.getOperand(1).getValueType().isVector())
6238     return Op;
6239   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6240
6241   switch (Op.getOpcode()) {
6242   default:
6243     llvm_unreachable("unexpected shift opcode");
6244
6245   case ISD::SHL:
6246     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6247       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6248                          DAG.getConstant(Cnt, DL, MVT::i32));
6249     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6250                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6251                                        MVT::i32),
6252                        Op.getOperand(0), Op.getOperand(1));
6253   case ISD::SRA:
6254   case ISD::SRL:
6255     // Right shift immediate
6256     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6257         Cnt < EltSize) {
6258       unsigned Opc =
6259           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6260       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6261                          DAG.getConstant(Cnt, DL, MVT::i32));
6262     }
6263
6264     // Right shift register.  Note, there is not a shift right register
6265     // instruction, but the shift left register instruction takes a signed
6266     // value, where negative numbers specify a right shift.
6267     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6268                                                 : Intrinsic::aarch64_neon_ushl;
6269     // negate the shift amount
6270     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6271     SDValue NegShiftLeft =
6272         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6273                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6274                     NegShift);
6275     return NegShiftLeft;
6276   }
6277
6278   return SDValue();
6279 }
6280
6281 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6282                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6283                                     SDLoc dl, SelectionDAG &DAG) {
6284   EVT SrcVT = LHS.getValueType();
6285   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6286          "function only supposed to emit natural comparisons");
6287
6288   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6289   APInt CnstBits(VT.getSizeInBits(), 0);
6290   APInt UndefBits(VT.getSizeInBits(), 0);
6291   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6292   bool IsZero = IsCnst && (CnstBits == 0);
6293
6294   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6295     switch (CC) {
6296     default:
6297       return SDValue();
6298     case AArch64CC::NE: {
6299       SDValue Fcmeq;
6300       if (IsZero)
6301         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6302       else
6303         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6304       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6305     }
6306     case AArch64CC::EQ:
6307       if (IsZero)
6308         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6309       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6310     case AArch64CC::GE:
6311       if (IsZero)
6312         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6313       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6314     case AArch64CC::GT:
6315       if (IsZero)
6316         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6317       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6318     case AArch64CC::LS:
6319       if (IsZero)
6320         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6321       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6322     case AArch64CC::LT:
6323       if (!NoNans)
6324         return SDValue();
6325     // If we ignore NaNs then we can use to the MI implementation.
6326     // Fallthrough.
6327     case AArch64CC::MI:
6328       if (IsZero)
6329         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6330       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6331     }
6332   }
6333
6334   switch (CC) {
6335   default:
6336     return SDValue();
6337   case AArch64CC::NE: {
6338     SDValue Cmeq;
6339     if (IsZero)
6340       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6341     else
6342       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6343     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6344   }
6345   case AArch64CC::EQ:
6346     if (IsZero)
6347       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6348     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6349   case AArch64CC::GE:
6350     if (IsZero)
6351       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6352     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6353   case AArch64CC::GT:
6354     if (IsZero)
6355       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6356     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6357   case AArch64CC::LE:
6358     if (IsZero)
6359       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6360     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6361   case AArch64CC::LS:
6362     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6363   case AArch64CC::LO:
6364     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6365   case AArch64CC::LT:
6366     if (IsZero)
6367       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6368     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6369   case AArch64CC::HI:
6370     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6371   case AArch64CC::HS:
6372     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6373   }
6374 }
6375
6376 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6377                                            SelectionDAG &DAG) const {
6378   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6379   SDValue LHS = Op.getOperand(0);
6380   SDValue RHS = Op.getOperand(1);
6381   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6382   SDLoc dl(Op);
6383
6384   if (LHS.getValueType().getVectorElementType().isInteger()) {
6385     assert(LHS.getValueType() == RHS.getValueType());
6386     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6387     SDValue Cmp =
6388         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6389     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6390   }
6391
6392   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6393          LHS.getValueType().getVectorElementType() == MVT::f64);
6394
6395   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6396   // clean.  Some of them require two branches to implement.
6397   AArch64CC::CondCode CC1, CC2;
6398   bool ShouldInvert;
6399   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6400
6401   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6402   SDValue Cmp =
6403       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6404   if (!Cmp.getNode())
6405     return SDValue();
6406
6407   if (CC2 != AArch64CC::AL) {
6408     SDValue Cmp2 =
6409         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6410     if (!Cmp2.getNode())
6411       return SDValue();
6412
6413     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6414   }
6415
6416   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6417
6418   if (ShouldInvert)
6419     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6420
6421   return Cmp;
6422 }
6423
6424 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6425 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6426 /// specified in the intrinsic calls.
6427 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6428                                                const CallInst &I,
6429                                                unsigned Intrinsic) const {
6430   switch (Intrinsic) {
6431   case Intrinsic::aarch64_neon_ld2:
6432   case Intrinsic::aarch64_neon_ld3:
6433   case Intrinsic::aarch64_neon_ld4:
6434   case Intrinsic::aarch64_neon_ld1x2:
6435   case Intrinsic::aarch64_neon_ld1x3:
6436   case Intrinsic::aarch64_neon_ld1x4:
6437   case Intrinsic::aarch64_neon_ld2lane:
6438   case Intrinsic::aarch64_neon_ld3lane:
6439   case Intrinsic::aarch64_neon_ld4lane:
6440   case Intrinsic::aarch64_neon_ld2r:
6441   case Intrinsic::aarch64_neon_ld3r:
6442   case Intrinsic::aarch64_neon_ld4r: {
6443     Info.opc = ISD::INTRINSIC_W_CHAIN;
6444     // Conservatively set memVT to the entire set of vectors loaded.
6445     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6446     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6447     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6448     Info.offset = 0;
6449     Info.align = 0;
6450     Info.vol = false; // volatile loads with NEON intrinsics not supported
6451     Info.readMem = true;
6452     Info.writeMem = false;
6453     return true;
6454   }
6455   case Intrinsic::aarch64_neon_st2:
6456   case Intrinsic::aarch64_neon_st3:
6457   case Intrinsic::aarch64_neon_st4:
6458   case Intrinsic::aarch64_neon_st1x2:
6459   case Intrinsic::aarch64_neon_st1x3:
6460   case Intrinsic::aarch64_neon_st1x4:
6461   case Intrinsic::aarch64_neon_st2lane:
6462   case Intrinsic::aarch64_neon_st3lane:
6463   case Intrinsic::aarch64_neon_st4lane: {
6464     Info.opc = ISD::INTRINSIC_VOID;
6465     // Conservatively set memVT to the entire set of vectors stored.
6466     unsigned NumElts = 0;
6467     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6468       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6469       if (!ArgTy->isVectorTy())
6470         break;
6471       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6472     }
6473     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6474     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6475     Info.offset = 0;
6476     Info.align = 0;
6477     Info.vol = false; // volatile stores with NEON intrinsics not supported
6478     Info.readMem = false;
6479     Info.writeMem = true;
6480     return true;
6481   }
6482   case Intrinsic::aarch64_ldaxr:
6483   case Intrinsic::aarch64_ldxr: {
6484     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6485     Info.opc = ISD::INTRINSIC_W_CHAIN;
6486     Info.memVT = MVT::getVT(PtrTy->getElementType());
6487     Info.ptrVal = I.getArgOperand(0);
6488     Info.offset = 0;
6489     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6490     Info.vol = true;
6491     Info.readMem = true;
6492     Info.writeMem = false;
6493     return true;
6494   }
6495   case Intrinsic::aarch64_stlxr:
6496   case Intrinsic::aarch64_stxr: {
6497     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6498     Info.opc = ISD::INTRINSIC_W_CHAIN;
6499     Info.memVT = MVT::getVT(PtrTy->getElementType());
6500     Info.ptrVal = I.getArgOperand(1);
6501     Info.offset = 0;
6502     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6503     Info.vol = true;
6504     Info.readMem = false;
6505     Info.writeMem = true;
6506     return true;
6507   }
6508   case Intrinsic::aarch64_ldaxp:
6509   case Intrinsic::aarch64_ldxp: {
6510     Info.opc = ISD::INTRINSIC_W_CHAIN;
6511     Info.memVT = MVT::i128;
6512     Info.ptrVal = I.getArgOperand(0);
6513     Info.offset = 0;
6514     Info.align = 16;
6515     Info.vol = true;
6516     Info.readMem = true;
6517     Info.writeMem = false;
6518     return true;
6519   }
6520   case Intrinsic::aarch64_stlxp:
6521   case Intrinsic::aarch64_stxp: {
6522     Info.opc = ISD::INTRINSIC_W_CHAIN;
6523     Info.memVT = MVT::i128;
6524     Info.ptrVal = I.getArgOperand(2);
6525     Info.offset = 0;
6526     Info.align = 16;
6527     Info.vol = true;
6528     Info.readMem = false;
6529     Info.writeMem = true;
6530     return true;
6531   }
6532   default:
6533     break;
6534   }
6535
6536   return false;
6537 }
6538
6539 // Truncations from 64-bit GPR to 32-bit GPR is free.
6540 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6541   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6542     return false;
6543   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6544   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6545   return NumBits1 > NumBits2;
6546 }
6547 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6548   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6549     return false;
6550   unsigned NumBits1 = VT1.getSizeInBits();
6551   unsigned NumBits2 = VT2.getSizeInBits();
6552   return NumBits1 > NumBits2;
6553 }
6554
6555 /// Check if it is profitable to hoist instruction in then/else to if.
6556 /// Not profitable if I and it's user can form a FMA instruction
6557 /// because we prefer FMSUB/FMADD.
6558 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6559   if (I->getOpcode() != Instruction::FMul)
6560     return true;
6561
6562   if (I->getNumUses() != 1)
6563     return true;
6564
6565   Instruction *User = I->user_back();
6566
6567   if (User &&
6568       !(User->getOpcode() == Instruction::FSub ||
6569         User->getOpcode() == Instruction::FAdd))
6570     return true;
6571
6572   const TargetOptions &Options = getTargetMachine().Options;
6573   EVT VT = getValueType(User->getOperand(0)->getType());
6574
6575   if (isFMAFasterThanFMulAndFAdd(VT) &&
6576       isOperationLegalOrCustom(ISD::FMA, VT) &&
6577       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6578     return false;
6579
6580   return true;
6581 }
6582
6583 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6584 // 64-bit GPR.
6585 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6586   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6587     return false;
6588   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6589   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6590   return NumBits1 == 32 && NumBits2 == 64;
6591 }
6592 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6593   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6594     return false;
6595   unsigned NumBits1 = VT1.getSizeInBits();
6596   unsigned NumBits2 = VT2.getSizeInBits();
6597   return NumBits1 == 32 && NumBits2 == 64;
6598 }
6599
6600 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6601   EVT VT1 = Val.getValueType();
6602   if (isZExtFree(VT1, VT2)) {
6603     return true;
6604   }
6605
6606   if (Val.getOpcode() != ISD::LOAD)
6607     return false;
6608
6609   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6610   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6611           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6612           VT1.getSizeInBits() <= 32);
6613 }
6614
6615 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6616   if (isa<FPExtInst>(Ext))
6617     return false;
6618
6619   // Vector types are next free.
6620   if (Ext->getType()->isVectorTy())
6621     return false;
6622
6623   for (const Use &U : Ext->uses()) {
6624     // The extension is free if we can fold it with a left shift in an
6625     // addressing mode or an arithmetic operation: add, sub, and cmp.
6626
6627     // Is there a shift?
6628     const Instruction *Instr = cast<Instruction>(U.getUser());
6629
6630     // Is this a constant shift?
6631     switch (Instr->getOpcode()) {
6632     case Instruction::Shl:
6633       if (!isa<ConstantInt>(Instr->getOperand(1)))
6634         return false;
6635       break;
6636     case Instruction::GetElementPtr: {
6637       gep_type_iterator GTI = gep_type_begin(Instr);
6638       std::advance(GTI, U.getOperandNo());
6639       Type *IdxTy = *GTI;
6640       // This extension will end up with a shift because of the scaling factor.
6641       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6642       // Get the shift amount based on the scaling factor:
6643       // log2(sizeof(IdxTy)) - log2(8).
6644       uint64_t ShiftAmt =
6645         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6646       // Is the constant foldable in the shift of the addressing mode?
6647       // I.e., shift amount is between 1 and 4 inclusive.
6648       if (ShiftAmt == 0 || ShiftAmt > 4)
6649         return false;
6650       break;
6651     }
6652     case Instruction::Trunc:
6653       // Check if this is a noop.
6654       // trunc(sext ty1 to ty2) to ty1.
6655       if (Instr->getType() == Ext->getOperand(0)->getType())
6656         continue;
6657     // FALL THROUGH.
6658     default:
6659       return false;
6660     }
6661
6662     // At this point we can use the bfm family, so this extension is free
6663     // for that use.
6664   }
6665   return true;
6666 }
6667
6668 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6669                                           unsigned &RequiredAligment) const {
6670   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6671     return false;
6672   // Cyclone supports unaligned accesses.
6673   RequiredAligment = 0;
6674   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6675   return NumBits == 32 || NumBits == 64;
6676 }
6677
6678 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6679                                           unsigned &RequiredAligment) const {
6680   if (!LoadedType.isSimple() ||
6681       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6682     return false;
6683   // Cyclone supports unaligned accesses.
6684   RequiredAligment = 0;
6685   unsigned NumBits = LoadedType.getSizeInBits();
6686   return NumBits == 32 || NumBits == 64;
6687 }
6688
6689 /// \brief Lower an interleaved load into a ldN intrinsic.
6690 ///
6691 /// E.g. Lower an interleaved load (Factor = 2):
6692 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
6693 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
6694 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
6695 ///
6696 ///      Into:
6697 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
6698 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
6699 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
6700 bool AArch64TargetLowering::lowerInterleavedLoad(
6701     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
6702     ArrayRef<unsigned> Indices, unsigned Factor) const {
6703   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
6704          "Invalid interleave factor");
6705   assert(!Shuffles.empty() && "Empty shufflevector input");
6706   assert(Shuffles.size() == Indices.size() &&
6707          "Unmatched number of shufflevectors and indices");
6708
6709   const DataLayout *DL = getDataLayout();
6710
6711   VectorType *VecTy = Shuffles[0]->getType();
6712   unsigned VecSize = DL->getTypeAllocSizeInBits(VecTy);
6713
6714   // Skip illegal vector types.
6715   if (VecSize != 64 && VecSize != 128)
6716     return false;
6717
6718   // A pointer vector can not be the return type of the ldN intrinsics. Need to
6719   // load integer vectors first and then convert to pointer vectors.
6720   Type *EltTy = VecTy->getVectorElementType();
6721   if (EltTy->isPointerTy())
6722     VecTy = VectorType::get(DL->getIntPtrType(EltTy),
6723                             VecTy->getVectorNumElements());
6724
6725   Type *PtrTy = VecTy->getPointerTo(LI->getPointerAddressSpace());
6726   Type *Tys[2] = {VecTy, PtrTy};
6727   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
6728                                             Intrinsic::aarch64_neon_ld3,
6729                                             Intrinsic::aarch64_neon_ld4};
6730   Function *LdNFunc =
6731       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
6732
6733   IRBuilder<> Builder(LI);
6734   Value *Ptr = Builder.CreateBitCast(LI->getPointerOperand(), PtrTy);
6735
6736   CallInst *LdN = Builder.CreateCall(LdNFunc, Ptr, "ldN");
6737
6738   // Replace uses of each shufflevector with the corresponding vector loaded
6739   // by ldN.
6740   for (unsigned i = 0; i < Shuffles.size(); i++) {
6741     ShuffleVectorInst *SVI = Shuffles[i];
6742     unsigned Index = Indices[i];
6743
6744     Value *SubVec = Builder.CreateExtractValue(LdN, Index);
6745
6746     // Convert the integer vector to pointer vector if the element is pointer.
6747     if (EltTy->isPointerTy())
6748       SubVec = Builder.CreateIntToPtr(SubVec, SVI->getType());
6749
6750     SVI->replaceAllUsesWith(SubVec);
6751   }
6752
6753   return true;
6754 }
6755
6756 /// \brief Get a mask consisting of sequential integers starting from \p Start.
6757 ///
6758 /// I.e. <Start, Start + 1, ..., Start + NumElts - 1>
6759 static Constant *getSequentialMask(IRBuilder<> &Builder, unsigned Start,
6760                                    unsigned NumElts) {
6761   SmallVector<Constant *, 16> Mask;
6762   for (unsigned i = 0; i < NumElts; i++)
6763     Mask.push_back(Builder.getInt32(Start + i));
6764
6765   return ConstantVector::get(Mask);
6766 }
6767
6768 /// \brief Lower an interleaved store into a stN intrinsic.
6769 ///
6770 /// E.g. Lower an interleaved store (Factor = 3):
6771 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
6772 ///                                  <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
6773 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
6774 ///
6775 ///      Into:
6776 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
6777 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
6778 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
6779 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
6780 ///
6781 /// Note that the new shufflevectors will be removed and we'll only generate one
6782 /// st3 instruction in CodeGen.
6783 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
6784                                                   ShuffleVectorInst *SVI,
6785                                                   unsigned Factor) const {
6786   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
6787          "Invalid interleave factor");
6788
6789   VectorType *VecTy = SVI->getType();
6790   assert(VecTy->getVectorNumElements() % Factor == 0 &&
6791          "Invalid interleaved store");
6792
6793   unsigned NumSubElts = VecTy->getVectorNumElements() / Factor;
6794   Type *EltTy = VecTy->getVectorElementType();
6795   VectorType *SubVecTy = VectorType::get(EltTy, NumSubElts);
6796
6797   const DataLayout *DL = getDataLayout();
6798   unsigned SubVecSize = DL->getTypeAllocSizeInBits(SubVecTy);
6799
6800   // Skip illegal vector types.
6801   if (SubVecSize != 64 && SubVecSize != 128)
6802     return false;
6803
6804   Value *Op0 = SVI->getOperand(0);
6805   Value *Op1 = SVI->getOperand(1);
6806   IRBuilder<> Builder(SI);
6807
6808   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
6809   // vectors to integer vectors.
6810   if (EltTy->isPointerTy()) {
6811     Type *IntTy = DL->getIntPtrType(EltTy);
6812     unsigned NumOpElts =
6813         dyn_cast<VectorType>(Op0->getType())->getVectorNumElements();
6814
6815     // Convert to the corresponding integer vector.
6816     Type *IntVecTy = VectorType::get(IntTy, NumOpElts);
6817     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
6818     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
6819
6820     SubVecTy = VectorType::get(IntTy, NumSubElts);
6821   }
6822
6823   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
6824   Type *Tys[2] = {SubVecTy, PtrTy};
6825   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
6826                                              Intrinsic::aarch64_neon_st3,
6827                                              Intrinsic::aarch64_neon_st4};
6828   Function *StNFunc =
6829       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
6830
6831   SmallVector<Value *, 5> Ops;
6832
6833   // Split the shufflevector operands into sub vectors for the new stN call.
6834   for (unsigned i = 0; i < Factor; i++)
6835     Ops.push_back(Builder.CreateShuffleVector(
6836         Op0, Op1, getSequentialMask(Builder, NumSubElts * i, NumSubElts)));
6837
6838   Ops.push_back(Builder.CreateBitCast(SI->getPointerOperand(), PtrTy));
6839   Builder.CreateCall(StNFunc, Ops);
6840   return true;
6841 }
6842
6843 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6844                        unsigned AlignCheck) {
6845   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6846           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6847 }
6848
6849 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6850                                                unsigned SrcAlign, bool IsMemset,
6851                                                bool ZeroMemset,
6852                                                bool MemcpyStrSrc,
6853                                                MachineFunction &MF) const {
6854   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6855   // instruction to materialize the v2i64 zero and one store (with restrictive
6856   // addressing mode). Just do two i64 store of zero-registers.
6857   bool Fast;
6858   const Function *F = MF.getFunction();
6859   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6860       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6861       (memOpAlign(SrcAlign, DstAlign, 16) ||
6862        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6863     return MVT::f128;
6864
6865   if (Size >= 8 &&
6866       (memOpAlign(SrcAlign, DstAlign, 8) ||
6867        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6868     return MVT::i64;
6869
6870   if (Size >= 4 &&
6871       (memOpAlign(SrcAlign, DstAlign, 4) ||
6872        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6873     return MVT::i32;
6874
6875   return MVT::Other;
6876 }
6877
6878 // 12-bit optionally shifted immediates are legal for adds.
6879 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6880   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6881     return true;
6882   return false;
6883 }
6884
6885 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6886 // immediates is the same as for an add or a sub.
6887 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6888   if (Immed < 0)
6889     Immed *= -1;
6890   return isLegalAddImmediate(Immed);
6891 }
6892
6893 /// isLegalAddressingMode - Return true if the addressing mode represented
6894 /// by AM is legal for this target, for a load/store of the specified type.
6895 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6896                                                   Type *Ty,
6897                                                   unsigned AS) const {
6898   // AArch64 has five basic addressing modes:
6899   //  reg
6900   //  reg + 9-bit signed offset
6901   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6902   //  reg1 + reg2
6903   //  reg + SIZE_IN_BYTES * reg
6904
6905   // No global is ever allowed as a base.
6906   if (AM.BaseGV)
6907     return false;
6908
6909   // No reg+reg+imm addressing.
6910   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6911     return false;
6912
6913   // check reg + imm case:
6914   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6915   uint64_t NumBytes = 0;
6916   if (Ty->isSized()) {
6917     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6918     NumBytes = NumBits / 8;
6919     if (!isPowerOf2_64(NumBits))
6920       NumBytes = 0;
6921   }
6922
6923   if (!AM.Scale) {
6924     int64_t Offset = AM.BaseOffs;
6925
6926     // 9-bit signed offset
6927     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6928       return true;
6929
6930     // 12-bit unsigned offset
6931     unsigned shift = Log2_64(NumBytes);
6932     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6933         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6934         (Offset >> shift) << shift == Offset)
6935       return true;
6936     return false;
6937   }
6938
6939   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6940
6941   if (!AM.Scale || AM.Scale == 1 ||
6942       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6943     return true;
6944   return false;
6945 }
6946
6947 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6948                                                 Type *Ty,
6949                                                 unsigned AS) const {
6950   // Scaling factors are not free at all.
6951   // Operands                     | Rt Latency
6952   // -------------------------------------------
6953   // Rt, [Xn, Xm]                 | 4
6954   // -------------------------------------------
6955   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6956   // Rt, [Xn, Wm, <extend> #imm]  |
6957   if (isLegalAddressingMode(AM, Ty, AS))
6958     // Scale represents reg2 * scale, thus account for 1 if
6959     // it is not equal to 0 or 1.
6960     return AM.Scale != 0 && AM.Scale != 1;
6961   return -1;
6962 }
6963
6964 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6965   VT = VT.getScalarType();
6966
6967   if (!VT.isSimple())
6968     return false;
6969
6970   switch (VT.getSimpleVT().SimpleTy) {
6971   case MVT::f32:
6972   case MVT::f64:
6973     return true;
6974   default:
6975     break;
6976   }
6977
6978   return false;
6979 }
6980
6981 const MCPhysReg *
6982 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6983   // LR is a callee-save register, but we must treat it as clobbered by any call
6984   // site. Hence we include LR in the scratch registers, which are in turn added
6985   // as implicit-defs for stackmaps and patchpoints.
6986   static const MCPhysReg ScratchRegs[] = {
6987     AArch64::X16, AArch64::X17, AArch64::LR, 0
6988   };
6989   return ScratchRegs;
6990 }
6991
6992 bool
6993 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6994   EVT VT = N->getValueType(0);
6995     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6996     // it with shift to let it be lowered to UBFX.
6997   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6998       isa<ConstantSDNode>(N->getOperand(1))) {
6999     uint64_t TruncMask = N->getConstantOperandVal(1);
7000     if (isMask_64(TruncMask) &&
7001       N->getOperand(0).getOpcode() == ISD::SRL &&
7002       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
7003       return false;
7004   }
7005   return true;
7006 }
7007
7008 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
7009                                                               Type *Ty) const {
7010   assert(Ty->isIntegerTy());
7011
7012   unsigned BitSize = Ty->getPrimitiveSizeInBits();
7013   if (BitSize == 0)
7014     return false;
7015
7016   int64_t Val = Imm.getSExtValue();
7017   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
7018     return true;
7019
7020   if ((int64_t)Val < 0)
7021     Val = ~Val;
7022   if (BitSize == 32)
7023     Val &= (1LL << 32) - 1;
7024
7025   unsigned LZ = countLeadingZeros((uint64_t)Val);
7026   unsigned Shift = (63 - LZ) / 16;
7027   // MOVZ is free so return true for one or fewer MOVK.
7028   return Shift < 3;
7029 }
7030
7031 // Generate SUBS and CSEL for integer abs.
7032 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
7033   EVT VT = N->getValueType(0);
7034
7035   SDValue N0 = N->getOperand(0);
7036   SDValue N1 = N->getOperand(1);
7037   SDLoc DL(N);
7038
7039   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
7040   // and change it to SUB and CSEL.
7041   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
7042       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
7043       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
7044     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
7045       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
7046         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
7047                                   N0.getOperand(0));
7048         // Generate SUBS & CSEL.
7049         SDValue Cmp =
7050             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
7051                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
7052         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
7053                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
7054                            SDValue(Cmp.getNode(), 1));
7055       }
7056   return SDValue();
7057 }
7058
7059 // performXorCombine - Attempts to handle integer ABS.
7060 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
7061                                  TargetLowering::DAGCombinerInfo &DCI,
7062                                  const AArch64Subtarget *Subtarget) {
7063   if (DCI.isBeforeLegalizeOps())
7064     return SDValue();
7065
7066   return performIntegerAbsCombine(N, DAG);
7067 }
7068
7069 SDValue
7070 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
7071                                      SelectionDAG &DAG,
7072                                      std::vector<SDNode *> *Created) const {
7073   // fold (sdiv X, pow2)
7074   EVT VT = N->getValueType(0);
7075   if ((VT != MVT::i32 && VT != MVT::i64) ||
7076       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
7077     return SDValue();
7078
7079   SDLoc DL(N);
7080   SDValue N0 = N->getOperand(0);
7081   unsigned Lg2 = Divisor.countTrailingZeros();
7082   SDValue Zero = DAG.getConstant(0, DL, VT);
7083   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
7084
7085   // Add (N0 < 0) ? Pow2 - 1 : 0;
7086   SDValue CCVal;
7087   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
7088   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
7089   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
7090
7091   if (Created) {
7092     Created->push_back(Cmp.getNode());
7093     Created->push_back(Add.getNode());
7094     Created->push_back(CSel.getNode());
7095   }
7096
7097   // Divide by pow2.
7098   SDValue SRA =
7099       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
7100
7101   // If we're dividing by a positive value, we're done.  Otherwise, we must
7102   // negate the result.
7103   if (Divisor.isNonNegative())
7104     return SRA;
7105
7106   if (Created)
7107     Created->push_back(SRA.getNode());
7108   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
7109 }
7110
7111 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
7112                                  TargetLowering::DAGCombinerInfo &DCI,
7113                                  const AArch64Subtarget *Subtarget) {
7114   if (DCI.isBeforeLegalizeOps())
7115     return SDValue();
7116
7117   // Multiplication of a power of two plus/minus one can be done more
7118   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
7119   // future CPUs have a cheaper MADD instruction, this may need to be
7120   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
7121   // 64-bit is 5 cycles, so this is always a win.
7122   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
7123     APInt Value = C->getAPIntValue();
7124     EVT VT = N->getValueType(0);
7125     SDLoc DL(N);
7126     if (Value.isNonNegative()) {
7127       // (mul x, 2^N + 1) => (add (shl x, N), x)
7128       APInt VM1 = Value - 1;
7129       if (VM1.isPowerOf2()) {
7130         SDValue ShiftedVal =
7131             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7132                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
7133         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
7134                            N->getOperand(0));
7135       }
7136       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7137       APInt VP1 = Value + 1;
7138       if (VP1.isPowerOf2()) {
7139         SDValue ShiftedVal =
7140             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7141                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
7142         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
7143                            N->getOperand(0));
7144       }
7145     } else {
7146       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7147       APInt VNP1 = -Value + 1;
7148       if (VNP1.isPowerOf2()) {
7149         SDValue ShiftedVal =
7150             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7151                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
7152         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
7153                            ShiftedVal);
7154       }
7155       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7156       APInt VNM1 = -Value - 1;
7157       if (VNM1.isPowerOf2()) {
7158         SDValue ShiftedVal =
7159             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7160                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7161         SDValue Add =
7162             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7163         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7164       }
7165     }
7166   }
7167   return SDValue();
7168 }
7169
7170 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7171                                                          SelectionDAG &DAG) {
7172   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7173   // optimize away operation when it's from a constant.
7174   //
7175   // The general transformation is:
7176   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7177   //       AND(VECTOR_CMP(x,y), constant2)
7178   //    constant2 = UNARYOP(constant)
7179
7180   // Early exit if this isn't a vector operation, the operand of the
7181   // unary operation isn't a bitwise AND, or if the sizes of the operations
7182   // aren't the same.
7183   EVT VT = N->getValueType(0);
7184   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7185       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7186       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7187     return SDValue();
7188
7189   // Now check that the other operand of the AND is a constant. We could
7190   // make the transformation for non-constant splats as well, but it's unclear
7191   // that would be a benefit as it would not eliminate any operations, just
7192   // perform one more step in scalar code before moving to the vector unit.
7193   if (BuildVectorSDNode *BV =
7194           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7195     // Bail out if the vector isn't a constant.
7196     if (!BV->isConstant())
7197       return SDValue();
7198
7199     // Everything checks out. Build up the new and improved node.
7200     SDLoc DL(N);
7201     EVT IntVT = BV->getValueType(0);
7202     // Create a new constant of the appropriate type for the transformed
7203     // DAG.
7204     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7205     // The AND node needs bitcasts to/from an integer vector type around it.
7206     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7207     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7208                                  N->getOperand(0)->getOperand(0), MaskConst);
7209     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7210     return Res;
7211   }
7212
7213   return SDValue();
7214 }
7215
7216 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7217                                      const AArch64Subtarget *Subtarget) {
7218   // First try to optimize away the conversion when it's conditionally from
7219   // a constant. Vectors only.
7220   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7221   if (Res != SDValue())
7222     return Res;
7223
7224   EVT VT = N->getValueType(0);
7225   if (VT != MVT::f32 && VT != MVT::f64)
7226     return SDValue();
7227
7228   // Only optimize when the source and destination types have the same width.
7229   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7230     return SDValue();
7231
7232   // If the result of an integer load is only used by an integer-to-float
7233   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7234   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7235   SDValue N0 = N->getOperand(0);
7236   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7237       // Do not change the width of a volatile load.
7238       !cast<LoadSDNode>(N0)->isVolatile()) {
7239     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7240     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7241                                LN0->getPointerInfo(), LN0->isVolatile(),
7242                                LN0->isNonTemporal(), LN0->isInvariant(),
7243                                LN0->getAlignment());
7244
7245     // Make sure successors of the original load stay after it by updating them
7246     // to use the new Chain.
7247     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7248
7249     unsigned Opcode =
7250         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7251     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7252   }
7253
7254   return SDValue();
7255 }
7256
7257 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7258 /// searches for and classifies those shifts.
7259 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7260                          bool &FromHi) {
7261   if (N.getOpcode() == ISD::SHL)
7262     FromHi = false;
7263   else if (N.getOpcode() == ISD::SRL)
7264     FromHi = true;
7265   else
7266     return false;
7267
7268   if (!isa<ConstantSDNode>(N.getOperand(1)))
7269     return false;
7270
7271   ShiftAmount = N->getConstantOperandVal(1);
7272   Src = N->getOperand(0);
7273   return true;
7274 }
7275
7276 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7277 /// registers viewed as a high/low pair. This function looks for the pattern:
7278 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7279 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7280 /// independent.
7281 static SDValue tryCombineToEXTR(SDNode *N,
7282                                 TargetLowering::DAGCombinerInfo &DCI) {
7283   SelectionDAG &DAG = DCI.DAG;
7284   SDLoc DL(N);
7285   EVT VT = N->getValueType(0);
7286
7287   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7288
7289   if (VT != MVT::i32 && VT != MVT::i64)
7290     return SDValue();
7291
7292   SDValue LHS;
7293   uint32_t ShiftLHS = 0;
7294   bool LHSFromHi = 0;
7295   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7296     return SDValue();
7297
7298   SDValue RHS;
7299   uint32_t ShiftRHS = 0;
7300   bool RHSFromHi = 0;
7301   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7302     return SDValue();
7303
7304   // If they're both trying to come from the high part of the register, they're
7305   // not really an EXTR.
7306   if (LHSFromHi == RHSFromHi)
7307     return SDValue();
7308
7309   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7310     return SDValue();
7311
7312   if (LHSFromHi) {
7313     std::swap(LHS, RHS);
7314     std::swap(ShiftLHS, ShiftRHS);
7315   }
7316
7317   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7318                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7319 }
7320
7321 static SDValue tryCombineToBSL(SDNode *N,
7322                                 TargetLowering::DAGCombinerInfo &DCI) {
7323   EVT VT = N->getValueType(0);
7324   SelectionDAG &DAG = DCI.DAG;
7325   SDLoc DL(N);
7326
7327   if (!VT.isVector())
7328     return SDValue();
7329
7330   SDValue N0 = N->getOperand(0);
7331   if (N0.getOpcode() != ISD::AND)
7332     return SDValue();
7333
7334   SDValue N1 = N->getOperand(1);
7335   if (N1.getOpcode() != ISD::AND)
7336     return SDValue();
7337
7338   // We only have to look for constant vectors here since the general, variable
7339   // case can be handled in TableGen.
7340   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7341   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7342   for (int i = 1; i >= 0; --i)
7343     for (int j = 1; j >= 0; --j) {
7344       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7345       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7346       if (!BVN0 || !BVN1)
7347         continue;
7348
7349       bool FoundMatch = true;
7350       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7351         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7352         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7353         if (!CN0 || !CN1 ||
7354             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7355           FoundMatch = false;
7356           break;
7357         }
7358       }
7359
7360       if (FoundMatch)
7361         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7362                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7363     }
7364
7365   return SDValue();
7366 }
7367
7368 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7369                                 const AArch64Subtarget *Subtarget) {
7370   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7371   if (!EnableAArch64ExtrGeneration)
7372     return SDValue();
7373   SelectionDAG &DAG = DCI.DAG;
7374   EVT VT = N->getValueType(0);
7375
7376   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7377     return SDValue();
7378
7379   SDValue Res = tryCombineToEXTR(N, DCI);
7380   if (Res.getNode())
7381     return Res;
7382
7383   Res = tryCombineToBSL(N, DCI);
7384   if (Res.getNode())
7385     return Res;
7386
7387   return SDValue();
7388 }
7389
7390 static SDValue performBitcastCombine(SDNode *N,
7391                                      TargetLowering::DAGCombinerInfo &DCI,
7392                                      SelectionDAG &DAG) {
7393   // Wait 'til after everything is legalized to try this. That way we have
7394   // legal vector types and such.
7395   if (DCI.isBeforeLegalizeOps())
7396     return SDValue();
7397
7398   // Remove extraneous bitcasts around an extract_subvector.
7399   // For example,
7400   //    (v4i16 (bitconvert
7401   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7402   //  becomes
7403   //    (extract_subvector ((v8i16 ...), (i64 4)))
7404
7405   // Only interested in 64-bit vectors as the ultimate result.
7406   EVT VT = N->getValueType(0);
7407   if (!VT.isVector())
7408     return SDValue();
7409   if (VT.getSimpleVT().getSizeInBits() != 64)
7410     return SDValue();
7411   // Is the operand an extract_subvector starting at the beginning or halfway
7412   // point of the vector? A low half may also come through as an
7413   // EXTRACT_SUBREG, so look for that, too.
7414   SDValue Op0 = N->getOperand(0);
7415   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7416       !(Op0->isMachineOpcode() &&
7417         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7418     return SDValue();
7419   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7420   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7421     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7422       return SDValue();
7423   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7424     if (idx != AArch64::dsub)
7425       return SDValue();
7426     // The dsub reference is equivalent to a lane zero subvector reference.
7427     idx = 0;
7428   }
7429   // Look through the bitcast of the input to the extract.
7430   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7431     return SDValue();
7432   SDValue Source = Op0->getOperand(0)->getOperand(0);
7433   // If the source type has twice the number of elements as our destination
7434   // type, we know this is an extract of the high or low half of the vector.
7435   EVT SVT = Source->getValueType(0);
7436   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7437     return SDValue();
7438
7439   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7440
7441   // Create the simplified form to just extract the low or high half of the
7442   // vector directly rather than bothering with the bitcasts.
7443   SDLoc dl(N);
7444   unsigned NumElements = VT.getVectorNumElements();
7445   if (idx) {
7446     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7447     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7448   } else {
7449     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7450     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7451                                       Source, SubReg),
7452                    0);
7453   }
7454 }
7455
7456 static SDValue performConcatVectorsCombine(SDNode *N,
7457                                            TargetLowering::DAGCombinerInfo &DCI,
7458                                            SelectionDAG &DAG) {
7459   SDLoc dl(N);
7460   EVT VT = N->getValueType(0);
7461   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7462
7463   // Optimize concat_vectors of truncated vectors, where the intermediate
7464   // type is illegal, to avoid said illegality,  e.g.,
7465   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7466   //                          (v2i16 (truncate (v2i64)))))
7467   // ->
7468   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7469   //                                    (v4i32 (bitcast (v2i64))),
7470   //                                    <0, 2, 4, 6>)))
7471   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7472   // on both input and result type, so we might generate worse code.
7473   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7474   if (N->getNumOperands() == 2 &&
7475       N0->getOpcode() == ISD::TRUNCATE &&
7476       N1->getOpcode() == ISD::TRUNCATE) {
7477     SDValue N00 = N0->getOperand(0);
7478     SDValue N10 = N1->getOperand(0);
7479     EVT N00VT = N00.getValueType();
7480
7481     if (N00VT == N10.getValueType() &&
7482         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7483         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7484       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7485       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7486       for (size_t i = 0; i < Mask.size(); ++i)
7487         Mask[i] = i * 2;
7488       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7489                          DAG.getVectorShuffle(
7490                              MidVT, dl,
7491                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7492                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7493     }
7494   }
7495
7496   // Wait 'til after everything is legalized to try this. That way we have
7497   // legal vector types and such.
7498   if (DCI.isBeforeLegalizeOps())
7499     return SDValue();
7500
7501   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7502   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7503   // canonicalise to that.
7504   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7505     assert(VT.getVectorElementType().getSizeInBits() == 64);
7506     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7507                        DAG.getConstant(0, dl, MVT::i64));
7508   }
7509
7510   // Canonicalise concat_vectors so that the right-hand vector has as few
7511   // bit-casts as possible before its real operation. The primary matching
7512   // destination for these operations will be the narrowing "2" instructions,
7513   // which depend on the operation being performed on this right-hand vector.
7514   // For example,
7515   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7516   // becomes
7517   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7518
7519   if (N1->getOpcode() != ISD::BITCAST)
7520     return SDValue();
7521   SDValue RHS = N1->getOperand(0);
7522   MVT RHSTy = RHS.getValueType().getSimpleVT();
7523   // If the RHS is not a vector, this is not the pattern we're looking for.
7524   if (!RHSTy.isVector())
7525     return SDValue();
7526
7527   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7528
7529   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7530                                   RHSTy.getVectorNumElements() * 2);
7531   return DAG.getNode(ISD::BITCAST, dl, VT,
7532                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7533                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7534                                  RHS));
7535 }
7536
7537 static SDValue tryCombineFixedPointConvert(SDNode *N,
7538                                            TargetLowering::DAGCombinerInfo &DCI,
7539                                            SelectionDAG &DAG) {
7540   // Wait 'til after everything is legalized to try this. That way we have
7541   // legal vector types and such.
7542   if (DCI.isBeforeLegalizeOps())
7543     return SDValue();
7544   // Transform a scalar conversion of a value from a lane extract into a
7545   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7546   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7547   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7548   //
7549   // The second form interacts better with instruction selection and the
7550   // register allocator to avoid cross-class register copies that aren't
7551   // coalescable due to a lane reference.
7552
7553   // Check the operand and see if it originates from a lane extract.
7554   SDValue Op1 = N->getOperand(1);
7555   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7556     // Yep, no additional predication needed. Perform the transform.
7557     SDValue IID = N->getOperand(0);
7558     SDValue Shift = N->getOperand(2);
7559     SDValue Vec = Op1.getOperand(0);
7560     SDValue Lane = Op1.getOperand(1);
7561     EVT ResTy = N->getValueType(0);
7562     EVT VecResTy;
7563     SDLoc DL(N);
7564
7565     // The vector width should be 128 bits by the time we get here, even
7566     // if it started as 64 bits (the extract_vector handling will have
7567     // done so).
7568     assert(Vec.getValueType().getSizeInBits() == 128 &&
7569            "unexpected vector size on extract_vector_elt!");
7570     if (Vec.getValueType() == MVT::v4i32)
7571       VecResTy = MVT::v4f32;
7572     else if (Vec.getValueType() == MVT::v2i64)
7573       VecResTy = MVT::v2f64;
7574     else
7575       llvm_unreachable("unexpected vector type!");
7576
7577     SDValue Convert =
7578         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7579     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7580   }
7581   return SDValue();
7582 }
7583
7584 // AArch64 high-vector "long" operations are formed by performing the non-high
7585 // version on an extract_subvector of each operand which gets the high half:
7586 //
7587 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7588 //
7589 // However, there are cases which don't have an extract_high explicitly, but
7590 // have another operation that can be made compatible with one for free. For
7591 // example:
7592 //
7593 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7594 //
7595 // This routine does the actual conversion of such DUPs, once outer routines
7596 // have determined that everything else is in order.
7597 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
7598 // similarly here.
7599 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7600   switch (N.getOpcode()) {
7601   case AArch64ISD::DUP:
7602   case AArch64ISD::DUPLANE8:
7603   case AArch64ISD::DUPLANE16:
7604   case AArch64ISD::DUPLANE32:
7605   case AArch64ISD::DUPLANE64:
7606   case AArch64ISD::MOVI:
7607   case AArch64ISD::MOVIshift:
7608   case AArch64ISD::MOVIedit:
7609   case AArch64ISD::MOVImsl:
7610   case AArch64ISD::MVNIshift:
7611   case AArch64ISD::MVNImsl:
7612     break;
7613   default:
7614     // FMOV could be supported, but isn't very useful, as it would only occur
7615     // if you passed a bitcast' floating point immediate to an eligible long
7616     // integer op (addl, smull, ...).
7617     return SDValue();
7618   }
7619
7620   MVT NarrowTy = N.getSimpleValueType();
7621   if (!NarrowTy.is64BitVector())
7622     return SDValue();
7623
7624   MVT ElementTy = NarrowTy.getVectorElementType();
7625   unsigned NumElems = NarrowTy.getVectorNumElements();
7626   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7627
7628   SDLoc dl(N);
7629   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
7630                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
7631                      DAG.getConstant(NumElems, dl, MVT::i64));
7632 }
7633
7634 static bool isEssentiallyExtractSubvector(SDValue N) {
7635   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7636     return true;
7637
7638   return N.getOpcode() == ISD::BITCAST &&
7639          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7640 }
7641
7642 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7643 struct GenericSetCCInfo {
7644   const SDValue *Opnd0;
7645   const SDValue *Opnd1;
7646   ISD::CondCode CC;
7647 };
7648
7649 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7650 struct AArch64SetCCInfo {
7651   const SDValue *Cmp;
7652   AArch64CC::CondCode CC;
7653 };
7654
7655 /// \brief Helper structure to keep track of SetCC information.
7656 union SetCCInfo {
7657   GenericSetCCInfo Generic;
7658   AArch64SetCCInfo AArch64;
7659 };
7660
7661 /// \brief Helper structure to be able to read SetCC information.  If set to
7662 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7663 /// GenericSetCCInfo.
7664 struct SetCCInfoAndKind {
7665   SetCCInfo Info;
7666   bool IsAArch64;
7667 };
7668
7669 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7670 /// an
7671 /// AArch64 lowered one.
7672 /// \p SetCCInfo is filled accordingly.
7673 /// \post SetCCInfo is meanginfull only when this function returns true.
7674 /// \return True when Op is a kind of SET_CC operation.
7675 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7676   // If this is a setcc, this is straight forward.
7677   if (Op.getOpcode() == ISD::SETCC) {
7678     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7679     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7680     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7681     SetCCInfo.IsAArch64 = false;
7682     return true;
7683   }
7684   // Otherwise, check if this is a matching csel instruction.
7685   // In other words:
7686   // - csel 1, 0, cc
7687   // - csel 0, 1, !cc
7688   if (Op.getOpcode() != AArch64ISD::CSEL)
7689     return false;
7690   // Set the information about the operands.
7691   // TODO: we want the operands of the Cmp not the csel
7692   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7693   SetCCInfo.IsAArch64 = true;
7694   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7695       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7696
7697   // Check that the operands matches the constraints:
7698   // (1) Both operands must be constants.
7699   // (2) One must be 1 and the other must be 0.
7700   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7701   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7702
7703   // Check (1).
7704   if (!TValue || !FValue)
7705     return false;
7706
7707   // Check (2).
7708   if (!TValue->isOne()) {
7709     // Update the comparison when we are interested in !cc.
7710     std::swap(TValue, FValue);
7711     SetCCInfo.Info.AArch64.CC =
7712         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7713   }
7714   return TValue->isOne() && FValue->isNullValue();
7715 }
7716
7717 // Returns true if Op is setcc or zext of setcc.
7718 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7719   if (isSetCC(Op, Info))
7720     return true;
7721   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7722     isSetCC(Op->getOperand(0), Info));
7723 }
7724
7725 // The folding we want to perform is:
7726 // (add x, [zext] (setcc cc ...) )
7727 //   -->
7728 // (csel x, (add x, 1), !cc ...)
7729 //
7730 // The latter will get matched to a CSINC instruction.
7731 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7732   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7733   SDValue LHS = Op->getOperand(0);
7734   SDValue RHS = Op->getOperand(1);
7735   SetCCInfoAndKind InfoAndKind;
7736
7737   // If neither operand is a SET_CC, give up.
7738   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7739     std::swap(LHS, RHS);
7740     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7741       return SDValue();
7742   }
7743
7744   // FIXME: This could be generatized to work for FP comparisons.
7745   EVT CmpVT = InfoAndKind.IsAArch64
7746                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7747                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7748   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7749     return SDValue();
7750
7751   SDValue CCVal;
7752   SDValue Cmp;
7753   SDLoc dl(Op);
7754   if (InfoAndKind.IsAArch64) {
7755     CCVal = DAG.getConstant(
7756         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
7757         MVT::i32);
7758     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7759   } else
7760     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7761                       *InfoAndKind.Info.Generic.Opnd1,
7762                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7763                       CCVal, DAG, dl);
7764
7765   EVT VT = Op->getValueType(0);
7766   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
7767   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7768 }
7769
7770 // The basic add/sub long vector instructions have variants with "2" on the end
7771 // which act on the high-half of their inputs. They are normally matched by
7772 // patterns like:
7773 //
7774 // (add (zeroext (extract_high LHS)),
7775 //      (zeroext (extract_high RHS)))
7776 // -> uaddl2 vD, vN, vM
7777 //
7778 // However, if one of the extracts is something like a duplicate, this
7779 // instruction can still be used profitably. This function puts the DAG into a
7780 // more appropriate form for those patterns to trigger.
7781 static SDValue performAddSubLongCombine(SDNode *N,
7782                                         TargetLowering::DAGCombinerInfo &DCI,
7783                                         SelectionDAG &DAG) {
7784   if (DCI.isBeforeLegalizeOps())
7785     return SDValue();
7786
7787   MVT VT = N->getSimpleValueType(0);
7788   if (!VT.is128BitVector()) {
7789     if (N->getOpcode() == ISD::ADD)
7790       return performSetccAddFolding(N, DAG);
7791     return SDValue();
7792   }
7793
7794   // Make sure both branches are extended in the same way.
7795   SDValue LHS = N->getOperand(0);
7796   SDValue RHS = N->getOperand(1);
7797   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7798        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7799       LHS.getOpcode() != RHS.getOpcode())
7800     return SDValue();
7801
7802   unsigned ExtType = LHS.getOpcode();
7803
7804   // It's not worth doing if at least one of the inputs isn't already an
7805   // extract, but we don't know which it'll be so we have to try both.
7806   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7807     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7808     if (!RHS.getNode())
7809       return SDValue();
7810
7811     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7812   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7813     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7814     if (!LHS.getNode())
7815       return SDValue();
7816
7817     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7818   }
7819
7820   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7821 }
7822
7823 // Massage DAGs which we can use the high-half "long" operations on into
7824 // something isel will recognize better. E.g.
7825 //
7826 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7827 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7828 //                     (extract_high (v2i64 (dup128 scalar)))))
7829 //
7830 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7831                                        TargetLowering::DAGCombinerInfo &DCI,
7832                                        SelectionDAG &DAG) {
7833   if (DCI.isBeforeLegalizeOps())
7834     return SDValue();
7835
7836   SDValue LHS = N->getOperand(1);
7837   SDValue RHS = N->getOperand(2);
7838   assert(LHS.getValueType().is64BitVector() &&
7839          RHS.getValueType().is64BitVector() &&
7840          "unexpected shape for long operation");
7841
7842   // Either node could be a DUP, but it's not worth doing both of them (you'd
7843   // just as well use the non-high version) so look for a corresponding extract
7844   // operation on the other "wing".
7845   if (isEssentiallyExtractSubvector(LHS)) {
7846     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7847     if (!RHS.getNode())
7848       return SDValue();
7849   } else if (isEssentiallyExtractSubvector(RHS)) {
7850     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7851     if (!LHS.getNode())
7852       return SDValue();
7853   }
7854
7855   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7856                      N->getOperand(0), LHS, RHS);
7857 }
7858
7859 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7860   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7861   unsigned ElemBits = ElemTy.getSizeInBits();
7862
7863   int64_t ShiftAmount;
7864   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7865     APInt SplatValue, SplatUndef;
7866     unsigned SplatBitSize;
7867     bool HasAnyUndefs;
7868     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7869                               HasAnyUndefs, ElemBits) ||
7870         SplatBitSize != ElemBits)
7871       return SDValue();
7872
7873     ShiftAmount = SplatValue.getSExtValue();
7874   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7875     ShiftAmount = CVN->getSExtValue();
7876   } else
7877     return SDValue();
7878
7879   unsigned Opcode;
7880   bool IsRightShift;
7881   switch (IID) {
7882   default:
7883     llvm_unreachable("Unknown shift intrinsic");
7884   case Intrinsic::aarch64_neon_sqshl:
7885     Opcode = AArch64ISD::SQSHL_I;
7886     IsRightShift = false;
7887     break;
7888   case Intrinsic::aarch64_neon_uqshl:
7889     Opcode = AArch64ISD::UQSHL_I;
7890     IsRightShift = false;
7891     break;
7892   case Intrinsic::aarch64_neon_srshl:
7893     Opcode = AArch64ISD::SRSHR_I;
7894     IsRightShift = true;
7895     break;
7896   case Intrinsic::aarch64_neon_urshl:
7897     Opcode = AArch64ISD::URSHR_I;
7898     IsRightShift = true;
7899     break;
7900   case Intrinsic::aarch64_neon_sqshlu:
7901     Opcode = AArch64ISD::SQSHLU_I;
7902     IsRightShift = false;
7903     break;
7904   }
7905
7906   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
7907     SDLoc dl(N);
7908     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7909                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
7910   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
7911     SDLoc dl(N);
7912     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7913                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
7914   }
7915
7916   return SDValue();
7917 }
7918
7919 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7920 // the intrinsics must be legal and take an i32, this means there's almost
7921 // certainly going to be a zext in the DAG which we can eliminate.
7922 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7923   SDValue AndN = N->getOperand(2);
7924   if (AndN.getOpcode() != ISD::AND)
7925     return SDValue();
7926
7927   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7928   if (!CMask || CMask->getZExtValue() != Mask)
7929     return SDValue();
7930
7931   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7932                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7933 }
7934
7935 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7936                                            SelectionDAG &DAG) {
7937   SDLoc dl(N);
7938   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
7939                      DAG.getNode(Opc, dl,
7940                                  N->getOperand(1).getSimpleValueType(),
7941                                  N->getOperand(1)),
7942                      DAG.getConstant(0, dl, MVT::i64));
7943 }
7944
7945 static SDValue performIntrinsicCombine(SDNode *N,
7946                                        TargetLowering::DAGCombinerInfo &DCI,
7947                                        const AArch64Subtarget *Subtarget) {
7948   SelectionDAG &DAG = DCI.DAG;
7949   unsigned IID = getIntrinsicID(N);
7950   switch (IID) {
7951   default:
7952     break;
7953   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7954   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7955     return tryCombineFixedPointConvert(N, DCI, DAG);
7956     break;
7957   case Intrinsic::aarch64_neon_saddv:
7958     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7959   case Intrinsic::aarch64_neon_uaddv:
7960     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7961   case Intrinsic::aarch64_neon_sminv:
7962     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7963   case Intrinsic::aarch64_neon_uminv:
7964     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7965   case Intrinsic::aarch64_neon_smaxv:
7966     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7967   case Intrinsic::aarch64_neon_umaxv:
7968     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7969   case Intrinsic::aarch64_neon_fmax:
7970     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7971                        N->getOperand(1), N->getOperand(2));
7972   case Intrinsic::aarch64_neon_fmin:
7973     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7974                        N->getOperand(1), N->getOperand(2));
7975   case Intrinsic::aarch64_neon_smull:
7976   case Intrinsic::aarch64_neon_umull:
7977   case Intrinsic::aarch64_neon_pmull:
7978   case Intrinsic::aarch64_neon_sqdmull:
7979     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7980   case Intrinsic::aarch64_neon_sqshl:
7981   case Intrinsic::aarch64_neon_uqshl:
7982   case Intrinsic::aarch64_neon_sqshlu:
7983   case Intrinsic::aarch64_neon_srshl:
7984   case Intrinsic::aarch64_neon_urshl:
7985     return tryCombineShiftImm(IID, N, DAG);
7986   case Intrinsic::aarch64_crc32b:
7987   case Intrinsic::aarch64_crc32cb:
7988     return tryCombineCRC32(0xff, N, DAG);
7989   case Intrinsic::aarch64_crc32h:
7990   case Intrinsic::aarch64_crc32ch:
7991     return tryCombineCRC32(0xffff, N, DAG);
7992   }
7993   return SDValue();
7994 }
7995
7996 static SDValue performExtendCombine(SDNode *N,
7997                                     TargetLowering::DAGCombinerInfo &DCI,
7998                                     SelectionDAG &DAG) {
7999   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
8000   // we can convert that DUP into another extract_high (of a bigger DUP), which
8001   // helps the backend to decide that an sabdl2 would be useful, saving a real
8002   // extract_high operation.
8003   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
8004       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
8005     SDNode *ABDNode = N->getOperand(0).getNode();
8006     unsigned IID = getIntrinsicID(ABDNode);
8007     if (IID == Intrinsic::aarch64_neon_sabd ||
8008         IID == Intrinsic::aarch64_neon_uabd) {
8009       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
8010       if (!NewABD.getNode())
8011         return SDValue();
8012
8013       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
8014                          NewABD);
8015     }
8016   }
8017
8018   // This is effectively a custom type legalization for AArch64.
8019   //
8020   // Type legalization will split an extend of a small, legal, type to a larger
8021   // illegal type by first splitting the destination type, often creating
8022   // illegal source types, which then get legalized in isel-confusing ways,
8023   // leading to really terrible codegen. E.g.,
8024   //   %result = v8i32 sext v8i8 %value
8025   // becomes
8026   //   %losrc = extract_subreg %value, ...
8027   //   %hisrc = extract_subreg %value, ...
8028   //   %lo = v4i32 sext v4i8 %losrc
8029   //   %hi = v4i32 sext v4i8 %hisrc
8030   // Things go rapidly downhill from there.
8031   //
8032   // For AArch64, the [sz]ext vector instructions can only go up one element
8033   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
8034   // take two instructions.
8035   //
8036   // This implies that the most efficient way to do the extend from v8i8
8037   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
8038   // the normal splitting to happen for the v8i16->v8i32.
8039
8040   // This is pre-legalization to catch some cases where the default
8041   // type legalization will create ill-tempered code.
8042   if (!DCI.isBeforeLegalizeOps())
8043     return SDValue();
8044
8045   // We're only interested in cleaning things up for non-legal vector types
8046   // here. If both the source and destination are legal, things will just
8047   // work naturally without any fiddling.
8048   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8049   EVT ResVT = N->getValueType(0);
8050   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
8051     return SDValue();
8052   // If the vector type isn't a simple VT, it's beyond the scope of what
8053   // we're  worried about here. Let legalization do its thing and hope for
8054   // the best.
8055   SDValue Src = N->getOperand(0);
8056   EVT SrcVT = Src->getValueType(0);
8057   if (!ResVT.isSimple() || !SrcVT.isSimple())
8058     return SDValue();
8059
8060   // If the source VT is a 64-bit vector, we can play games and get the
8061   // better results we want.
8062   if (SrcVT.getSizeInBits() != 64)
8063     return SDValue();
8064
8065   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
8066   unsigned ElementCount = SrcVT.getVectorNumElements();
8067   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
8068   SDLoc DL(N);
8069   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
8070
8071   // Now split the rest of the operation into two halves, each with a 64
8072   // bit source.
8073   EVT LoVT, HiVT;
8074   SDValue Lo, Hi;
8075   unsigned NumElements = ResVT.getVectorNumElements();
8076   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
8077   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
8078                                  ResVT.getVectorElementType(), NumElements / 2);
8079
8080   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
8081                                LoVT.getVectorNumElements());
8082   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8083                    DAG.getConstant(0, DL, MVT::i64));
8084   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8085                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
8086   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
8087   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
8088
8089   // Now combine the parts back together so we still have a single result
8090   // like the combiner expects.
8091   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
8092 }
8093
8094 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
8095 /// value. The load store optimizer pass will merge them to store pair stores.
8096 /// This has better performance than a splat of the scalar followed by a split
8097 /// vector store. Even if the stores are not merged it is four stores vs a dup,
8098 /// followed by an ext.b and two stores.
8099 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
8100   SDValue StVal = St->getValue();
8101   EVT VT = StVal.getValueType();
8102
8103   // Don't replace floating point stores, they possibly won't be transformed to
8104   // stp because of the store pair suppress pass.
8105   if (VT.isFloatingPoint())
8106     return SDValue();
8107
8108   // Check for insert vector elements.
8109   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
8110     return SDValue();
8111
8112   // We can express a splat as store pair(s) for 2 or 4 elements.
8113   unsigned NumVecElts = VT.getVectorNumElements();
8114   if (NumVecElts != 4 && NumVecElts != 2)
8115     return SDValue();
8116   SDValue SplatVal = StVal.getOperand(1);
8117   unsigned RemainInsertElts = NumVecElts - 1;
8118
8119   // Check that this is a splat.
8120   while (--RemainInsertElts) {
8121     SDValue NextInsertElt = StVal.getOperand(0);
8122     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
8123       return SDValue();
8124     if (NextInsertElt.getOperand(1) != SplatVal)
8125       return SDValue();
8126     StVal = NextInsertElt;
8127   }
8128   unsigned OrigAlignment = St->getAlignment();
8129   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
8130   unsigned Alignment = std::min(OrigAlignment, EltOffset);
8131
8132   // Create scalar stores. This is at least as good as the code sequence for a
8133   // split unaligned store wich is a dup.s, ext.b, and two stores.
8134   // Most of the time the three stores should be replaced by store pair
8135   // instructions (stp).
8136   SDLoc DL(St);
8137   SDValue BasePtr = St->getBasePtr();
8138   SDValue NewST1 =
8139       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
8140                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
8141
8142   unsigned Offset = EltOffset;
8143   while (--NumVecElts) {
8144     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8145                                     DAG.getConstant(Offset, DL, MVT::i64));
8146     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
8147                           St->getPointerInfo(), St->isVolatile(),
8148                           St->isNonTemporal(), Alignment);
8149     Offset += EltOffset;
8150   }
8151   return NewST1;
8152 }
8153
8154 static SDValue performSTORECombine(SDNode *N,
8155                                    TargetLowering::DAGCombinerInfo &DCI,
8156                                    SelectionDAG &DAG,
8157                                    const AArch64Subtarget *Subtarget) {
8158   if (!DCI.isBeforeLegalize())
8159     return SDValue();
8160
8161   StoreSDNode *S = cast<StoreSDNode>(N);
8162   if (S->isVolatile())
8163     return SDValue();
8164
8165   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8166   // page boundaries. We want to split such stores.
8167   if (!Subtarget->isCyclone())
8168     return SDValue();
8169
8170   // Don't split at Oz.
8171   MachineFunction &MF = DAG.getMachineFunction();
8172   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8173   if (IsMinSize)
8174     return SDValue();
8175
8176   SDValue StVal = S->getValue();
8177   EVT VT = StVal.getValueType();
8178
8179   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8180   // those up regresses performance on micro-benchmarks and olden/bh.
8181   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8182     return SDValue();
8183
8184   // Split unaligned 16B stores. They are terrible for performance.
8185   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8186   // extensions can use this to mark that it does not want splitting to happen
8187   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8188   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8189   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8190       S->getAlignment() <= 2)
8191     return SDValue();
8192
8193   // If we get a splat of a scalar convert this vector store to a store of
8194   // scalars. They will be merged into store pairs thereby removing two
8195   // instructions.
8196   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8197   if (ReplacedSplat != SDValue())
8198     return ReplacedSplat;
8199
8200   SDLoc DL(S);
8201   unsigned NumElts = VT.getVectorNumElements() / 2;
8202   // Split VT into two.
8203   EVT HalfVT =
8204       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8205   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8206                                    DAG.getConstant(0, DL, MVT::i64));
8207   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8208                                    DAG.getConstant(NumElts, DL, MVT::i64));
8209   SDValue BasePtr = S->getBasePtr();
8210   SDValue NewST1 =
8211       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8212                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8213   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8214                                   DAG.getConstant(8, DL, MVT::i64));
8215   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8216                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8217                       S->getAlignment());
8218 }
8219
8220 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8221 /// post-increment LD1R.
8222 static SDValue performPostLD1Combine(SDNode *N,
8223                                      TargetLowering::DAGCombinerInfo &DCI,
8224                                      bool IsLaneOp) {
8225   if (DCI.isBeforeLegalizeOps())
8226     return SDValue();
8227
8228   SelectionDAG &DAG = DCI.DAG;
8229   EVT VT = N->getValueType(0);
8230
8231   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8232   SDNode *LD = N->getOperand(LoadIdx).getNode();
8233   // If it is not LOAD, can not do such combine.
8234   if (LD->getOpcode() != ISD::LOAD)
8235     return SDValue();
8236
8237   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8238   EVT MemVT = LoadSDN->getMemoryVT();
8239   // Check if memory operand is the same type as the vector element.
8240   if (MemVT != VT.getVectorElementType())
8241     return SDValue();
8242
8243   // Check if there are other uses. If so, do not combine as it will introduce
8244   // an extra load.
8245   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8246        ++UI) {
8247     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8248       continue;
8249     if (*UI != N)
8250       return SDValue();
8251   }
8252
8253   SDValue Addr = LD->getOperand(1);
8254   SDValue Vector = N->getOperand(0);
8255   // Search for a use of the address operand that is an increment.
8256   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8257        Addr.getNode()->use_end(); UI != UE; ++UI) {
8258     SDNode *User = *UI;
8259     if (User->getOpcode() != ISD::ADD
8260         || UI.getUse().getResNo() != Addr.getResNo())
8261       continue;
8262
8263     // Check that the add is independent of the load.  Otherwise, folding it
8264     // would create a cycle.
8265     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8266       continue;
8267     // Also check that add is not used in the vector operand.  This would also
8268     // create a cycle.
8269     if (User->isPredecessorOf(Vector.getNode()))
8270       continue;
8271
8272     // If the increment is a constant, it must match the memory ref size.
8273     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8274     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8275       uint32_t IncVal = CInc->getZExtValue();
8276       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8277       if (IncVal != NumBytes)
8278         continue;
8279       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8280     }
8281
8282     // Finally, check that the vector doesn't depend on the load.
8283     // Again, this would create a cycle.
8284     // The load depending on the vector is fine, as that's the case for the
8285     // LD1*post we'll eventually generate anyway.
8286     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8287       continue;
8288
8289     SmallVector<SDValue, 8> Ops;
8290     Ops.push_back(LD->getOperand(0));  // Chain
8291     if (IsLaneOp) {
8292       Ops.push_back(Vector);           // The vector to be inserted
8293       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8294     }
8295     Ops.push_back(Addr);
8296     Ops.push_back(Inc);
8297
8298     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8299     SDVTList SDTys = DAG.getVTList(Tys);
8300     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8301     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8302                                            MemVT,
8303                                            LoadSDN->getMemOperand());
8304
8305     // Update the uses.
8306     SmallVector<SDValue, 2> NewResults;
8307     NewResults.push_back(SDValue(LD, 0));             // The result of load
8308     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8309     DCI.CombineTo(LD, NewResults);
8310     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8311     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8312
8313     break;
8314   }
8315   return SDValue();
8316 }
8317
8318 /// Target-specific DAG combine function for NEON load/store intrinsics
8319 /// to merge base address updates.
8320 static SDValue performNEONPostLDSTCombine(SDNode *N,
8321                                           TargetLowering::DAGCombinerInfo &DCI,
8322                                           SelectionDAG &DAG) {
8323   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8324     return SDValue();
8325
8326   unsigned AddrOpIdx = N->getNumOperands() - 1;
8327   SDValue Addr = N->getOperand(AddrOpIdx);
8328
8329   // Search for a use of the address operand that is an increment.
8330   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8331        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8332     SDNode *User = *UI;
8333     if (User->getOpcode() != ISD::ADD ||
8334         UI.getUse().getResNo() != Addr.getResNo())
8335       continue;
8336
8337     // Check that the add is independent of the load/store.  Otherwise, folding
8338     // it would create a cycle.
8339     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8340       continue;
8341
8342     // Find the new opcode for the updating load/store.
8343     bool IsStore = false;
8344     bool IsLaneOp = false;
8345     bool IsDupOp = false;
8346     unsigned NewOpc = 0;
8347     unsigned NumVecs = 0;
8348     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8349     switch (IntNo) {
8350     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8351     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8352       NumVecs = 2; break;
8353     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8354       NumVecs = 3; break;
8355     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8356       NumVecs = 4; break;
8357     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8358       NumVecs = 2; IsStore = true; break;
8359     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8360       NumVecs = 3; IsStore = true; break;
8361     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8362       NumVecs = 4; IsStore = true; break;
8363     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8364       NumVecs = 2; break;
8365     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8366       NumVecs = 3; break;
8367     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8368       NumVecs = 4; break;
8369     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8370       NumVecs = 2; IsStore = true; break;
8371     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8372       NumVecs = 3; IsStore = true; break;
8373     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8374       NumVecs = 4; IsStore = true; break;
8375     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8376       NumVecs = 2; IsDupOp = true; break;
8377     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8378       NumVecs = 3; IsDupOp = true; break;
8379     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8380       NumVecs = 4; IsDupOp = true; break;
8381     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8382       NumVecs = 2; IsLaneOp = true; break;
8383     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8384       NumVecs = 3; IsLaneOp = true; break;
8385     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8386       NumVecs = 4; IsLaneOp = true; break;
8387     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8388       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8389     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8390       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8391     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8392       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8393     }
8394
8395     EVT VecTy;
8396     if (IsStore)
8397       VecTy = N->getOperand(2).getValueType();
8398     else
8399       VecTy = N->getValueType(0);
8400
8401     // If the increment is a constant, it must match the memory ref size.
8402     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8403     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8404       uint32_t IncVal = CInc->getZExtValue();
8405       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8406       if (IsLaneOp || IsDupOp)
8407         NumBytes /= VecTy.getVectorNumElements();
8408       if (IncVal != NumBytes)
8409         continue;
8410       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8411     }
8412     SmallVector<SDValue, 8> Ops;
8413     Ops.push_back(N->getOperand(0)); // Incoming chain
8414     // Load lane and store have vector list as input.
8415     if (IsLaneOp || IsStore)
8416       for (unsigned i = 2; i < AddrOpIdx; ++i)
8417         Ops.push_back(N->getOperand(i));
8418     Ops.push_back(Addr); // Base register
8419     Ops.push_back(Inc);
8420
8421     // Return Types.
8422     EVT Tys[6];
8423     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8424     unsigned n;
8425     for (n = 0; n < NumResultVecs; ++n)
8426       Tys[n] = VecTy;
8427     Tys[n++] = MVT::i64;  // Type of write back register
8428     Tys[n] = MVT::Other;  // Type of the chain
8429     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8430
8431     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8432     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8433                                            MemInt->getMemoryVT(),
8434                                            MemInt->getMemOperand());
8435
8436     // Update the uses.
8437     std::vector<SDValue> NewResults;
8438     for (unsigned i = 0; i < NumResultVecs; ++i) {
8439       NewResults.push_back(SDValue(UpdN.getNode(), i));
8440     }
8441     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8442     DCI.CombineTo(N, NewResults);
8443     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8444
8445     break;
8446   }
8447   return SDValue();
8448 }
8449
8450 // Checks to see if the value is the prescribed width and returns information
8451 // about its extension mode.
8452 static
8453 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8454   ExtType = ISD::NON_EXTLOAD;
8455   switch(V.getNode()->getOpcode()) {
8456   default:
8457     return false;
8458   case ISD::LOAD: {
8459     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8460     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8461        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8462       ExtType = LoadNode->getExtensionType();
8463       return true;
8464     }
8465     return false;
8466   }
8467   case ISD::AssertSext: {
8468     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8469     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8470        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8471       ExtType = ISD::SEXTLOAD;
8472       return true;
8473     }
8474     return false;
8475   }
8476   case ISD::AssertZext: {
8477     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8478     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8479        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8480       ExtType = ISD::ZEXTLOAD;
8481       return true;
8482     }
8483     return false;
8484   }
8485   case ISD::Constant:
8486   case ISD::TargetConstant: {
8487     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8488         1LL << (width - 1))
8489       return true;
8490     return false;
8491   }
8492   }
8493
8494   return true;
8495 }
8496
8497 // This function does a whole lot of voodoo to determine if the tests are
8498 // equivalent without and with a mask. Essentially what happens is that given a
8499 // DAG resembling:
8500 //
8501 //  +-------------+ +-------------+ +-------------+ +-------------+
8502 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8503 //  +-------------+ +-------------+ +-------------+ +-------------+
8504 //           |           |           |               |
8505 //           V           V           |    +----------+
8506 //          +-------------+  +----+  |    |
8507 //          |     ADD     |  |0xff|  |    |
8508 //          +-------------+  +----+  |    |
8509 //                  |           |    |    |
8510 //                  V           V    |    |
8511 //                 +-------------+   |    |
8512 //                 |     AND     |   |    |
8513 //                 +-------------+   |    |
8514 //                      |            |    |
8515 //                      +-----+      |    |
8516 //                            |      |    |
8517 //                            V      V    V
8518 //                           +-------------+
8519 //                           |     CMP     |
8520 //                           +-------------+
8521 //
8522 // The AND node may be safely removed for some combinations of inputs. In
8523 // particular we need to take into account the extension type of the Input,
8524 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8525 // width of the input (this can work for any width inputs, the above graph is
8526 // specific to 8 bits.
8527 //
8528 // The specific equations were worked out by generating output tables for each
8529 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8530 // problem was simplified by working with 4 bit inputs, which means we only
8531 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8532 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8533 // patterns present in both extensions (0,7). For every distinct set of
8534 // AddConstant and CompConstants bit patterns we can consider the masked and
8535 // unmasked versions to be equivalent if the result of this function is true for
8536 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8537 //
8538 //   sub      w8, w0, w1
8539 //   and      w10, w8, #0x0f
8540 //   cmp      w8, w2
8541 //   cset     w9, AArch64CC
8542 //   cmp      w10, w2
8543 //   cset     w11, AArch64CC
8544 //   cmp      w9, w11
8545 //   cset     w0, eq
8546 //   ret
8547 //
8548 // Since the above function shows when the outputs are equivalent it defines
8549 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8550 // would be expensive to run during compiles. The equations below were written
8551 // in a test harness that confirmed they gave equivalent outputs to the above
8552 // for all inputs function, so they can be used determine if the removal is
8553 // legal instead.
8554 //
8555 // isEquivalentMaskless() is the code for testing if the AND can be removed
8556 // factored out of the DAG recognition as the DAG can take several forms.
8557
8558 static
8559 bool isEquivalentMaskless(unsigned CC, unsigned width,
8560                           ISD::LoadExtType ExtType, signed AddConstant,
8561                           signed CompConstant) {
8562   // By being careful about our equations and only writing the in term
8563   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8564   // make them generally applicable to all bit widths.
8565   signed MaxUInt = (1 << width);
8566
8567   // For the purposes of these comparisons sign extending the type is
8568   // equivalent to zero extending the add and displacing it by half the integer
8569   // width. Provided we are careful and make sure our equations are valid over
8570   // the whole range we can just adjust the input and avoid writing equations
8571   // for sign extended inputs.
8572   if (ExtType == ISD::SEXTLOAD)
8573     AddConstant -= (1 << (width-1));
8574
8575   switch(CC) {
8576   case AArch64CC::LE:
8577   case AArch64CC::GT: {
8578     if ((AddConstant == 0) ||
8579         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8580         (AddConstant >= 0 && CompConstant < 0) ||
8581         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8582       return true;
8583   } break;
8584   case AArch64CC::LT:
8585   case AArch64CC::GE: {
8586     if ((AddConstant == 0) ||
8587         (AddConstant >= 0 && CompConstant <= 0) ||
8588         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8589       return true;
8590   } break;
8591   case AArch64CC::HI:
8592   case AArch64CC::LS: {
8593     if ((AddConstant >= 0 && CompConstant < 0) ||
8594        (AddConstant <= 0 && CompConstant >= -1 &&
8595         CompConstant < AddConstant + MaxUInt))
8596       return true;
8597   } break;
8598   case AArch64CC::PL:
8599   case AArch64CC::MI: {
8600     if ((AddConstant == 0) ||
8601         (AddConstant > 0 && CompConstant <= 0) ||
8602         (AddConstant < 0 && CompConstant <= AddConstant))
8603       return true;
8604   } break;
8605   case AArch64CC::LO:
8606   case AArch64CC::HS: {
8607     if ((AddConstant >= 0 && CompConstant <= 0) ||
8608         (AddConstant <= 0 && CompConstant >= 0 &&
8609          CompConstant <= AddConstant + MaxUInt))
8610       return true;
8611   } break;
8612   case AArch64CC::EQ:
8613   case AArch64CC::NE: {
8614     if ((AddConstant > 0 && CompConstant < 0) ||
8615         (AddConstant < 0 && CompConstant >= 0 &&
8616          CompConstant < AddConstant + MaxUInt) ||
8617         (AddConstant >= 0 && CompConstant >= 0 &&
8618          CompConstant >= AddConstant) ||
8619         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8620
8621       return true;
8622   } break;
8623   case AArch64CC::VS:
8624   case AArch64CC::VC:
8625   case AArch64CC::AL:
8626   case AArch64CC::NV:
8627     return true;
8628   case AArch64CC::Invalid:
8629     break;
8630   }
8631
8632   return false;
8633 }
8634
8635 static
8636 SDValue performCONDCombine(SDNode *N,
8637                            TargetLowering::DAGCombinerInfo &DCI,
8638                            SelectionDAG &DAG, unsigned CCIndex,
8639                            unsigned CmpIndex) {
8640   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8641   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8642   unsigned CondOpcode = SubsNode->getOpcode();
8643
8644   if (CondOpcode != AArch64ISD::SUBS)
8645     return SDValue();
8646
8647   // There is a SUBS feeding this condition. Is it fed by a mask we can
8648   // use?
8649
8650   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8651   unsigned MaskBits = 0;
8652
8653   if (AndNode->getOpcode() != ISD::AND)
8654     return SDValue();
8655
8656   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8657     uint32_t CNV = CN->getZExtValue();
8658     if (CNV == 255)
8659       MaskBits = 8;
8660     else if (CNV == 65535)
8661       MaskBits = 16;
8662   }
8663
8664   if (!MaskBits)
8665     return SDValue();
8666
8667   SDValue AddValue = AndNode->getOperand(0);
8668
8669   if (AddValue.getOpcode() != ISD::ADD)
8670     return SDValue();
8671
8672   // The basic dag structure is correct, grab the inputs and validate them.
8673
8674   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8675   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8676   SDValue SubsInputValue = SubsNode->getOperand(1);
8677
8678   // The mask is present and the provenance of all the values is a smaller type,
8679   // lets see if the mask is superfluous.
8680
8681   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8682       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8683     return SDValue();
8684
8685   ISD::LoadExtType ExtType;
8686
8687   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8688       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8689       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8690     return SDValue();
8691
8692   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8693                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8694                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8695     return SDValue();
8696
8697   // The AND is not necessary, remove it.
8698
8699   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8700                                SubsNode->getValueType(1));
8701   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8702
8703   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8704   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8705
8706   return SDValue(N, 0);
8707 }
8708
8709 // Optimize compare with zero and branch.
8710 static SDValue performBRCONDCombine(SDNode *N,
8711                                     TargetLowering::DAGCombinerInfo &DCI,
8712                                     SelectionDAG &DAG) {
8713   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8714   if (NV.getNode())
8715     N = NV.getNode();
8716   SDValue Chain = N->getOperand(0);
8717   SDValue Dest = N->getOperand(1);
8718   SDValue CCVal = N->getOperand(2);
8719   SDValue Cmp = N->getOperand(3);
8720
8721   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8722   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8723   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8724     return SDValue();
8725
8726   unsigned CmpOpc = Cmp.getOpcode();
8727   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8728     return SDValue();
8729
8730   // Only attempt folding if there is only one use of the flag and no use of the
8731   // value.
8732   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8733     return SDValue();
8734
8735   SDValue LHS = Cmp.getOperand(0);
8736   SDValue RHS = Cmp.getOperand(1);
8737
8738   assert(LHS.getValueType() == RHS.getValueType() &&
8739          "Expected the value type to be the same for both operands!");
8740   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8741     return SDValue();
8742
8743   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8744     std::swap(LHS, RHS);
8745
8746   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8747     return SDValue();
8748
8749   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8750       LHS.getOpcode() == ISD::SRL)
8751     return SDValue();
8752
8753   // Fold the compare into the branch instruction.
8754   SDValue BR;
8755   if (CC == AArch64CC::EQ)
8756     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8757   else
8758     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8759
8760   // Do not add new nodes to DAG combiner worklist.
8761   DCI.CombineTo(N, BR, false);
8762
8763   return SDValue();
8764 }
8765
8766 // vselect (v1i1 setcc) ->
8767 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8768 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8769 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8770 // such VSELECT.
8771 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8772   SDValue N0 = N->getOperand(0);
8773   EVT CCVT = N0.getValueType();
8774
8775   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8776       CCVT.getVectorElementType() != MVT::i1)
8777     return SDValue();
8778
8779   EVT ResVT = N->getValueType(0);
8780   EVT CmpVT = N0.getOperand(0).getValueType();
8781   // Only combine when the result type is of the same size as the compared
8782   // operands.
8783   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8784     return SDValue();
8785
8786   SDValue IfTrue = N->getOperand(1);
8787   SDValue IfFalse = N->getOperand(2);
8788   SDValue SetCC =
8789       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8790                    N0.getOperand(0), N0.getOperand(1),
8791                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8792   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8793                      IfTrue, IfFalse);
8794 }
8795
8796 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8797 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8798 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8799 /// with a vector one followed by a DUP shuffle on the result.
8800 static SDValue performSelectCombine(SDNode *N,
8801                                     TargetLowering::DAGCombinerInfo &DCI) {
8802   SelectionDAG &DAG = DCI.DAG;
8803   SDValue N0 = N->getOperand(0);
8804   EVT ResVT = N->getValueType(0);
8805
8806   if (N0.getOpcode() != ISD::SETCC)
8807     return SDValue();
8808
8809   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
8810   // scalar SetCCResultType. We also don't expect vectors, because we assume
8811   // that selects fed by vector SETCCs are canonicalized to VSELECT.
8812   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
8813          "Scalar-SETCC feeding SELECT has unexpected result type!");
8814
8815   // If NumMaskElts == 0, the comparison is larger than select result. The
8816   // largest real NEON comparison is 64-bits per lane, which means the result is
8817   // at most 32-bits and an illegal vector. Just bail out for now.
8818   EVT SrcVT = N0.getOperand(0).getValueType();
8819
8820   // Don't try to do this optimization when the setcc itself has i1 operands.
8821   // There are no legal vectors of i1, so this would be pointless.
8822   if (SrcVT == MVT::i1)
8823     return SDValue();
8824
8825   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8826   if (!ResVT.isVector() || NumMaskElts == 0)
8827     return SDValue();
8828
8829   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8830   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8831
8832   // Also bail out if the vector CCVT isn't the same size as ResVT.
8833   // This can happen if the SETCC operand size doesn't divide the ResVT size
8834   // (e.g., f64 vs v3f32).
8835   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
8836     return SDValue();
8837
8838   // Make sure we didn't create illegal types, if we're not supposed to.
8839   assert(DCI.isBeforeLegalize() ||
8840          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
8841
8842   // First perform a vector comparison, where lane 0 is the one we're interested
8843   // in.
8844   SDLoc DL(N0);
8845   SDValue LHS =
8846       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8847   SDValue RHS =
8848       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8849   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8850
8851   // Now duplicate the comparison mask we want across all other lanes.
8852   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8853   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8854   Mask = DAG.getNode(ISD::BITCAST, DL,
8855                      ResVT.changeVectorElementTypeToInteger(), Mask);
8856
8857   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8858 }
8859
8860 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
8861 /// to match FMIN/FMAX patterns.
8862 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
8863   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
8864   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
8865   // vmax/vmin return NaN if either operand is a NaN;
8866   // only do the transformation when it matches that behavior.
8867
8868   SDValue CondLHS = N->getOperand(0);
8869   SDValue CondRHS = N->getOperand(1);
8870   SDValue LHS = N->getOperand(2);
8871   SDValue RHS = N->getOperand(3);
8872   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
8873
8874   unsigned Opcode;
8875   bool IsReversed;
8876   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
8877       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
8878     IsReversed = false; // x CC y ? x : y
8879   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
8880              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
8881     IsReversed = true ; // x CC y ? y : x
8882   } else {
8883     return SDValue();
8884   }
8885
8886   bool IsUnordered = false, IsOrEqual;
8887   switch (CC) {
8888   default:
8889     return SDValue();
8890   case ISD::SETULT:
8891   case ISD::SETULE:
8892     IsUnordered = true;
8893   case ISD::SETOLT:
8894   case ISD::SETOLE:
8895   case ISD::SETLT:
8896   case ISD::SETLE:
8897     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
8898     Opcode = IsReversed ? AArch64ISD::FMAX : AArch64ISD::FMIN;
8899     break;
8900
8901   case ISD::SETUGT:
8902   case ISD::SETUGE:
8903     IsUnordered = true;
8904   case ISD::SETOGT:
8905   case ISD::SETOGE:
8906   case ISD::SETGT:
8907   case ISD::SETGE:
8908     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
8909     Opcode = IsReversed ? AArch64ISD::FMIN : AArch64ISD::FMAX;
8910     break;
8911   }
8912
8913   // If LHS is NaN, an ordered comparison will be false and the result will be
8914   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
8915   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
8916   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8917     return SDValue();
8918
8919   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
8920   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
8921   // used for unsafe math or if one of the operands is known to be nonzero.
8922   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
8923       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8924     return SDValue();
8925
8926   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
8927 }
8928
8929 /// Get rid of unnecessary NVCASTs (that don't change the type).
8930 static SDValue performNVCASTCombine(SDNode *N) {
8931   if (N->getValueType(0) == N->getOperand(0).getValueType())
8932     return N->getOperand(0);
8933
8934   return SDValue();
8935 }
8936
8937 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8938                                                  DAGCombinerInfo &DCI) const {
8939   SelectionDAG &DAG = DCI.DAG;
8940   switch (N->getOpcode()) {
8941   default:
8942     break;
8943   case ISD::ADD:
8944   case ISD::SUB:
8945     return performAddSubLongCombine(N, DCI, DAG);
8946   case ISD::XOR:
8947     return performXorCombine(N, DAG, DCI, Subtarget);
8948   case ISD::MUL:
8949     return performMulCombine(N, DAG, DCI, Subtarget);
8950   case ISD::SINT_TO_FP:
8951   case ISD::UINT_TO_FP:
8952     return performIntToFpCombine(N, DAG, Subtarget);
8953   case ISD::OR:
8954     return performORCombine(N, DCI, Subtarget);
8955   case ISD::INTRINSIC_WO_CHAIN:
8956     return performIntrinsicCombine(N, DCI, Subtarget);
8957   case ISD::ANY_EXTEND:
8958   case ISD::ZERO_EXTEND:
8959   case ISD::SIGN_EXTEND:
8960     return performExtendCombine(N, DCI, DAG);
8961   case ISD::BITCAST:
8962     return performBitcastCombine(N, DCI, DAG);
8963   case ISD::CONCAT_VECTORS:
8964     return performConcatVectorsCombine(N, DCI, DAG);
8965   case ISD::SELECT:
8966     return performSelectCombine(N, DCI);
8967   case ISD::VSELECT:
8968     return performVSelectCombine(N, DCI.DAG);
8969   case ISD::SELECT_CC:
8970     return performSelectCCCombine(N, DCI.DAG);
8971   case ISD::STORE:
8972     return performSTORECombine(N, DCI, DAG, Subtarget);
8973   case AArch64ISD::BRCOND:
8974     return performBRCONDCombine(N, DCI, DAG);
8975   case AArch64ISD::CSEL:
8976     return performCONDCombine(N, DCI, DAG, 2, 3);
8977   case AArch64ISD::DUP:
8978     return performPostLD1Combine(N, DCI, false);
8979   case AArch64ISD::NVCAST:
8980     return performNVCASTCombine(N);
8981   case ISD::INSERT_VECTOR_ELT:
8982     return performPostLD1Combine(N, DCI, true);
8983   case ISD::INTRINSIC_VOID:
8984   case ISD::INTRINSIC_W_CHAIN:
8985     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8986     case Intrinsic::aarch64_neon_ld2:
8987     case Intrinsic::aarch64_neon_ld3:
8988     case Intrinsic::aarch64_neon_ld4:
8989     case Intrinsic::aarch64_neon_ld1x2:
8990     case Intrinsic::aarch64_neon_ld1x3:
8991     case Intrinsic::aarch64_neon_ld1x4:
8992     case Intrinsic::aarch64_neon_ld2lane:
8993     case Intrinsic::aarch64_neon_ld3lane:
8994     case Intrinsic::aarch64_neon_ld4lane:
8995     case Intrinsic::aarch64_neon_ld2r:
8996     case Intrinsic::aarch64_neon_ld3r:
8997     case Intrinsic::aarch64_neon_ld4r:
8998     case Intrinsic::aarch64_neon_st2:
8999     case Intrinsic::aarch64_neon_st3:
9000     case Intrinsic::aarch64_neon_st4:
9001     case Intrinsic::aarch64_neon_st1x2:
9002     case Intrinsic::aarch64_neon_st1x3:
9003     case Intrinsic::aarch64_neon_st1x4:
9004     case Intrinsic::aarch64_neon_st2lane:
9005     case Intrinsic::aarch64_neon_st3lane:
9006     case Intrinsic::aarch64_neon_st4lane:
9007       return performNEONPostLDSTCombine(N, DCI, DAG);
9008     default:
9009       break;
9010     }
9011   }
9012   return SDValue();
9013 }
9014
9015 // Check if the return value is used as only a return value, as otherwise
9016 // we can't perform a tail-call. In particular, we need to check for
9017 // target ISD nodes that are returns and any other "odd" constructs
9018 // that the generic analysis code won't necessarily catch.
9019 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
9020                                                SDValue &Chain) const {
9021   if (N->getNumValues() != 1)
9022     return false;
9023   if (!N->hasNUsesOfValue(1, 0))
9024     return false;
9025
9026   SDValue TCChain = Chain;
9027   SDNode *Copy = *N->use_begin();
9028   if (Copy->getOpcode() == ISD::CopyToReg) {
9029     // If the copy has a glue operand, we conservatively assume it isn't safe to
9030     // perform a tail call.
9031     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
9032         MVT::Glue)
9033       return false;
9034     TCChain = Copy->getOperand(0);
9035   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
9036     return false;
9037
9038   bool HasRet = false;
9039   for (SDNode *Node : Copy->uses()) {
9040     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
9041       return false;
9042     HasRet = true;
9043   }
9044
9045   if (!HasRet)
9046     return false;
9047
9048   Chain = TCChain;
9049   return true;
9050 }
9051
9052 // Return whether the an instruction can potentially be optimized to a tail
9053 // call. This will cause the optimizers to attempt to move, or duplicate,
9054 // return instructions to help enable tail call optimizations for this
9055 // instruction.
9056 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
9057   if (!CI->isTailCall())
9058     return false;
9059
9060   return true;
9061 }
9062
9063 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
9064                                                    SDValue &Offset,
9065                                                    ISD::MemIndexedMode &AM,
9066                                                    bool &IsInc,
9067                                                    SelectionDAG &DAG) const {
9068   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
9069     return false;
9070
9071   Base = Op->getOperand(0);
9072   // All of the indexed addressing mode instructions take a signed
9073   // 9 bit immediate offset.
9074   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
9075     int64_t RHSC = (int64_t)RHS->getZExtValue();
9076     if (RHSC >= 256 || RHSC <= -256)
9077       return false;
9078     IsInc = (Op->getOpcode() == ISD::ADD);
9079     Offset = Op->getOperand(1);
9080     return true;
9081   }
9082   return false;
9083 }
9084
9085 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
9086                                                       SDValue &Offset,
9087                                                       ISD::MemIndexedMode &AM,
9088                                                       SelectionDAG &DAG) const {
9089   EVT VT;
9090   SDValue Ptr;
9091   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9092     VT = LD->getMemoryVT();
9093     Ptr = LD->getBasePtr();
9094   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9095     VT = ST->getMemoryVT();
9096     Ptr = ST->getBasePtr();
9097   } else
9098     return false;
9099
9100   bool IsInc;
9101   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
9102     return false;
9103   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
9104   return true;
9105 }
9106
9107 bool AArch64TargetLowering::getPostIndexedAddressParts(
9108     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
9109     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
9110   EVT VT;
9111   SDValue Ptr;
9112   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9113     VT = LD->getMemoryVT();
9114     Ptr = LD->getBasePtr();
9115   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9116     VT = ST->getMemoryVT();
9117     Ptr = ST->getBasePtr();
9118   } else
9119     return false;
9120
9121   bool IsInc;
9122   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
9123     return false;
9124   // Post-indexing updates the base, so it's not a valid transform
9125   // if that's not the same as the load's pointer.
9126   if (Ptr != Base)
9127     return false;
9128   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
9129   return true;
9130 }
9131
9132 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
9133                                   SelectionDAG &DAG) {
9134   SDLoc DL(N);
9135   SDValue Op = N->getOperand(0);
9136
9137   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
9138     return;
9139
9140   Op = SDValue(
9141       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
9142                          DAG.getUNDEF(MVT::i32), Op,
9143                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
9144       0);
9145   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
9146   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
9147 }
9148
9149 void AArch64TargetLowering::ReplaceNodeResults(
9150     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
9151   switch (N->getOpcode()) {
9152   default:
9153     llvm_unreachable("Don't know how to custom expand this");
9154   case ISD::BITCAST:
9155     ReplaceBITCASTResults(N, Results, DAG);
9156     return;
9157   case ISD::FP_TO_UINT:
9158   case ISD::FP_TO_SINT:
9159     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
9160     // Let normal code take care of it by not adding anything to Results.
9161     return;
9162   }
9163 }
9164
9165 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9166   return true;
9167 }
9168
9169 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
9170   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9171   // reciprocal if there are three or more FDIVs.
9172   return NumUsers > 2;
9173 }
9174
9175 TargetLoweringBase::LegalizeTypeAction
9176 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9177   MVT SVT = VT.getSimpleVT();
9178   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9179   // v4i16, v2i32 instead of to promote.
9180   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9181       || SVT == MVT::v1f32)
9182     return TypeWidenVector;
9183
9184   return TargetLoweringBase::getPreferredVectorAction(VT);
9185 }
9186
9187 // Loads and stores less than 128-bits are already atomic; ones above that
9188 // are doomed anyway, so defer to the default libcall and blame the OS when
9189 // things go wrong.
9190 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9191   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9192   return Size == 128;
9193 }
9194
9195 // Loads and stores less than 128-bits are already atomic; ones above that
9196 // are doomed anyway, so defer to the default libcall and blame the OS when
9197 // things go wrong.
9198 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9199   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9200   return Size == 128;
9201 }
9202
9203 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9204 TargetLoweringBase::AtomicRMWExpansionKind
9205 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9206   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9207   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9208                      : AtomicRMWExpansionKind::None;
9209 }
9210
9211 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9212   return true;
9213 }
9214
9215 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9216                                              AtomicOrdering Ord) const {
9217   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9218   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9219   bool IsAcquire = isAtLeastAcquire(Ord);
9220
9221   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9222   // intrinsic must return {i64, i64} and we have to recombine them into a
9223   // single i128 here.
9224   if (ValTy->getPrimitiveSizeInBits() == 128) {
9225     Intrinsic::ID Int =
9226         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9227     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9228
9229     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9230     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9231
9232     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9233     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9234     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9235     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9236     return Builder.CreateOr(
9237         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9238   }
9239
9240   Type *Tys[] = { Addr->getType() };
9241   Intrinsic::ID Int =
9242       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9243   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9244
9245   return Builder.CreateTruncOrBitCast(
9246       Builder.CreateCall(Ldxr, Addr),
9247       cast<PointerType>(Addr->getType())->getElementType());
9248 }
9249
9250 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9251                                                    Value *Val, Value *Addr,
9252                                                    AtomicOrdering Ord) const {
9253   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9254   bool IsRelease = isAtLeastRelease(Ord);
9255
9256   // Since the intrinsics must have legal type, the i128 intrinsics take two
9257   // parameters: "i64, i64". We must marshal Val into the appropriate form
9258   // before the call.
9259   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9260     Intrinsic::ID Int =
9261         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9262     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9263     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9264
9265     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9266     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9267     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9268     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9269   }
9270
9271   Intrinsic::ID Int =
9272       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9273   Type *Tys[] = { Addr->getType() };
9274   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9275
9276   return Builder.CreateCall(Stxr,
9277                             {Builder.CreateZExtOrBitCast(
9278                                  Val, Stxr->getFunctionType()->getParamType(0)),
9279                              Addr});
9280 }
9281
9282 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9283     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9284   return Ty->isArrayTy();
9285 }