lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // AArch64 does not have floating-point extending loads, i1 sign-extending
 391   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 392   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 393   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 394   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 395   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 396   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 397   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 398   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 399   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 400   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 401   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 402   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 403   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 404
 405   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 406   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 407
 408   // Indexed loads and stores are supported.
 409   for (unsigned im = (unsigned)ISD::PRE_INC;
 410        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 411     setIndexedLoadAction(im, MVT::i8, Legal);
 412     setIndexedLoadAction(im, MVT::i16, Legal);
 413     setIndexedLoadAction(im, MVT::i32, Legal);
 414     setIndexedLoadAction(im, MVT::i64, Legal);
 415     setIndexedLoadAction(im, MVT::f64, Legal);
 416     setIndexedLoadAction(im, MVT::f32, Legal);
 417     setIndexedStoreAction(im, MVT::i8, Legal);
 418     setIndexedStoreAction(im, MVT::i16, Legal);
 419     setIndexedStoreAction(im, MVT::i32, Legal);
 420     setIndexedStoreAction(im, MVT::i64, Legal);
 421     setIndexedStoreAction(im, MVT::f64, Legal);
 422     setIndexedStoreAction(im, MVT::f32, Legal);
 423   }
 424
 425   // Trap.
 426   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 427
 428   // We combine OR nodes for bitfield operations.
 429   setTargetDAGCombine(ISD::OR);
 430
 431   // Vector add and sub nodes may conceal a high-half opportunity.
 432   // Also, try to fold ADD into CSINC/CSINV..
 433   setTargetDAGCombine(ISD::ADD);
 434   setTargetDAGCombine(ISD::SUB);
 435
 436   setTargetDAGCombine(ISD::XOR);
 437   setTargetDAGCombine(ISD::SINT_TO_FP);
 438   setTargetDAGCombine(ISD::UINT_TO_FP);
 439
 440   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 441
 442   setTargetDAGCombine(ISD::ANY_EXTEND);
 443   setTargetDAGCombine(ISD::ZERO_EXTEND);
 444   setTargetDAGCombine(ISD::SIGN_EXTEND);
 445   setTargetDAGCombine(ISD::BITCAST);
 446   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 447   setTargetDAGCombine(ISD::STORE);
 448
 449   setTargetDAGCombine(ISD::MUL);
 450
 451   setTargetDAGCombine(ISD::SELECT);
 452   setTargetDAGCombine(ISD::VSELECT);
 453
 454   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 455   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 456   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 457
 458   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 459   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 460   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 461
 462   setStackPointerRegisterToSaveRestore(AArch64::SP);
 463
 464   setSchedulingPreference(Sched::Hybrid);
 465
 466   // Enable TBZ/TBNZ
 467   MaskAndBranchFoldingIsLegal = true;
 468
 469   setMinFunctionAlignment(2);
 470
 471   RequireStrictAlign = (Align == StrictAlign);
 472
 473   setHasExtractBitsInsn(true);
 474
 475   if (Subtarget->hasNEON()) {
 476     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 477     // silliness like this:
 478     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 479     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 480     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 481     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 482     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 483     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 484     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 485     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 486     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 498     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 499     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 500     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 501     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 503
 504     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 505     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 506     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 507     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 508     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 509
 510     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 511
 512     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 513     // elements smaller than i32, so promote the input to i32 first.
 514     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 515     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 516     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 517     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 518     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 519     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 520     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 521     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 522     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 523
 524     // AArch64 doesn't have MUL.2d:
 525     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 526     // Custom handling for some quad-vector types to detect MULL.
 527     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 528     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 529     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 530
 531     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 532     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 533     // Likewise, narrowing and extending vector loads/stores aren't handled
 534     // directly.
 535     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 536          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 537
 538       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 539                          Expand);
 540
 541       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 542       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 543       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 544       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 545
 546       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 547
 548       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 550         setTruncStoreAction((MVT::SimpleValueType)VT,
 551                             (MVT::SimpleValueType)InnerVT, Expand);
 552       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 553       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 554       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 555     }
 556
 557     // AArch64 has implementations of a lot of rounding-like FP operations.
 558     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 559     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 560       MVT Ty = RoundingVecTypes[I];
 561       setOperationAction(ISD::FFLOOR, Ty, Legal);
 562       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 563       setOperationAction(ISD::FCEIL, Ty, Legal);
 564       setOperationAction(ISD::FRINT, Ty, Legal);
 565       setOperationAction(ISD::FTRUNC, Ty, Legal);
 566       setOperationAction(ISD::FROUND, Ty, Legal);
 567     }
 568   }
 569
 570   // Prefer likely predicted branches to selects on out-of-order cores.
 571   if (Subtarget->isCortexA57())
 572     PredictableSelectIsExpensive = true;
 573 }
 574
 575 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 576   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 577     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 578     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 579
 580     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 581     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 582   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 583     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 584     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 585
 586     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 587     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 588   }
 589
 590   // Mark vector float intrinsics as expand.
 591   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 592     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 593     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 594     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 595     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 596     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 597     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 598     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 601   }
 602
 603   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 604   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 605   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 606   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 607   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 608   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 609   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 615
 616   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 617   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 618   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 619   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 620
 621   // CNT supports only B element sizes.
 622   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 623     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 624
 625   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 626   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 627   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 628   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 629   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 630
 631   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 632   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 633
 634   if (Subtarget->isLittleEndian()) {
 635     for (unsigned im = (unsigned)ISD::PRE_INC;
 636          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 637       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 638       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 639     }
 640   }
 641 }
 642
 643 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 644   addRegisterClass(VT, &AArch64::FPR64RegClass);
 645   addTypeForNEON(VT, MVT::v2i32);
 646 }
 647
 648 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 649   addRegisterClass(VT, &AArch64::FPR128RegClass);
 650   addTypeForNEON(VT, MVT::v4i32);
 651 }
 652
 653 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 654   if (!VT.isVector())
 655     return MVT::i32;
 656   return VT.changeVectorElementTypeToInteger();
 657 }
 658
 659 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 660 /// Mask are known to be either zero or one and return them in the
 661 /// KnownZero/KnownOne bitsets.
 662 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 663     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 664     const SelectionDAG &DAG, unsigned Depth) const {
 665   switch (Op.getOpcode()) {
 666   default:
 667     break;
 668   case AArch64ISD::CSEL: {
 669     APInt KnownZero2, KnownOne2;
 670     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 671     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 672     KnownZero &= KnownZero2;
 673     KnownOne &= KnownOne2;
 674     break;
 675   }
 676   case ISD::INTRINSIC_W_CHAIN: {
 677    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 678     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 679     switch (IntID) {
 680     default: return;
 681     case Intrinsic::aarch64_ldaxr:
 682     case Intrinsic::aarch64_ldxr: {
 683       unsigned BitWidth = KnownOne.getBitWidth();
 684       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 685       unsigned MemBits = VT.getScalarType().getSizeInBits();
 686       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 687       return;
 688     }
 689     }
 690     break;
 691   }
 692   case ISD::INTRINSIC_WO_CHAIN:
 693   case ISD::INTRINSIC_VOID: {
 694     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 695     switch (IntNo) {
 696     default:
 697       break;
 698     case Intrinsic::aarch64_neon_umaxv:
 699     case Intrinsic::aarch64_neon_uminv: {
 700       // Figure out the datatype of the vector operand. The UMINV instruction
 701       // will zero extend the result, so we can mark as known zero all the
 702       // bits larger than the element datatype. 32-bit or larget doesn't need
 703       // this as those are legal types and will be handled by isel directly.
 704       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 705       unsigned BitWidth = KnownZero.getBitWidth();
 706       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 707         assert(BitWidth >= 8 && "Unexpected width!");
 708         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 709         KnownZero |= Mask;
 710       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 711         assert(BitWidth >= 16 && "Unexpected width!");
 712         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 713         KnownZero |= Mask;
 714       }
 715       break;
 716     } break;
 717     }
 718   }
 719   }
 720 }
 721
 722 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 723   return MVT::i64;
 724 }
 725
 726 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 727   // FIXME: On AArch64, this depends on the type.
 728   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 729   // and the offset has to be a multiple of the related size in bytes.
 730   return 4095;
 731 }
 732
 733 FastISel *
 734 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 735                                       const TargetLibraryInfo *libInfo) const {
 736   return AArch64::createFastISel(funcInfo, libInfo);
 737 }
 738
 739 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 740   switch (Opcode) {
 741   default:
 742     return nullptr;
 743   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 744   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 745   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 746   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 747   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 748   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 749   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 750   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 751   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 752   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 753   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 754   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 755   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 756   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 757   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 758   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 759   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 760   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 761   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 762   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 763   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 764   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 765   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 766   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 767   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 768   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 769   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 770   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 771   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 772   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 773   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 774   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 775   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 776   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 777   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 778   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 779   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 780   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 781   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 782   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 783   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 784   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 785   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 786   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 787   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 788   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 789   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 790   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 791   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 792   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 793   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 794   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 795   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 796   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 797   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 798   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 799   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 800   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 801   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 802   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 803   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 804   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 805   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 806   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 807   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 808   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 809   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 810   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 811   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 812   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 813   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 814   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 815   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 816   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 817   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 818   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 819   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 820   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 821   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 822   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 823   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 824   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 825   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 826   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 827   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 828   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 829   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 830   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 831   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 832   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 833   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 834   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 835   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 836   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 837   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 838   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 839   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 840   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 841   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 842   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 843   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 844   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 845   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 846   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 847   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 848   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 849   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 850   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 851   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 852   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 853   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 854   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 855   }
 856 }
 857
 858 MachineBasicBlock *
 859 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 860                                     MachineBasicBlock *MBB) const {
 861   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 862   // phi node:
 863
 864   // OrigBB:
 865   //     [... previous instrs leading to comparison ...]
 866   //     b.ne TrueBB
 867   //     b EndBB
 868   // TrueBB:
 869   //     ; Fallthrough
 870   // EndBB:
 871   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 872
 873   const TargetInstrInfo *TII =
 874       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 875   MachineFunction *MF = MBB->getParent();
 876   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 877   DebugLoc DL = MI->getDebugLoc();
 878   MachineFunction::iterator It = MBB;
 879   ++It;
 880
 881   unsigned DestReg = MI->getOperand(0).getReg();
 882   unsigned IfTrueReg = MI->getOperand(1).getReg();
 883   unsigned IfFalseReg = MI->getOperand(2).getReg();
 884   unsigned CondCode = MI->getOperand(3).getImm();
 885   bool NZCVKilled = MI->getOperand(4).isKill();
 886
 887   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 888   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 889   MF->insert(It, TrueBB);
 890   MF->insert(It, EndBB);
 891
 892   // Transfer rest of current basic-block to EndBB
 893   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 894                 MBB->end());
 895   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 896
 897   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 898   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 899   MBB->addSuccessor(TrueBB);
 900   MBB->addSuccessor(EndBB);
 901
 902   // TrueBB falls through to the end.
 903   TrueBB->addSuccessor(EndBB);
 904
 905   if (!NZCVKilled) {
 906     TrueBB->addLiveIn(AArch64::NZCV);
 907     EndBB->addLiveIn(AArch64::NZCV);
 908   }
 909
 910   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 911       .addReg(IfTrueReg)
 912       .addMBB(TrueBB)
 913       .addReg(IfFalseReg)
 914       .addMBB(MBB);
 915
 916   MI->eraseFromParent();
 917   return EndBB;
 918 }
 919
 920 MachineBasicBlock *
 921 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 922                                                  MachineBasicBlock *BB) const {
 923   switch (MI->getOpcode()) {
 924   default:
 925 #ifndef NDEBUG
 926     MI->dump();
 927 #endif
 928     llvm_unreachable("Unexpected instruction for custom inserter!");
 929
 930   case AArch64::F128CSEL:
 931     return EmitF128CSEL(MI, BB);
 932
 933   case TargetOpcode::STACKMAP:
 934   case TargetOpcode::PATCHPOINT:
 935     return emitPatchPoint(MI, BB);
 936   }
 937 }
 938
 939 //===----------------------------------------------------------------------===//
 940 // AArch64 Lowering private implementation.
 941 //===----------------------------------------------------------------------===//
 942
 943 //===----------------------------------------------------------------------===//
 944 // Lowering Code
 945 //===----------------------------------------------------------------------===//
 946
 947 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 948 /// CC
 949 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 950   switch (CC) {
 951   default:
 952     llvm_unreachable("Unknown condition code!");
 953   case ISD::SETNE:
 954     return AArch64CC::NE;
 955   case ISD::SETEQ:
 956     return AArch64CC::EQ;
 957   case ISD::SETGT:
 958     return AArch64CC::GT;
 959   case ISD::SETGE:
 960     return AArch64CC::GE;
 961   case ISD::SETLT:
 962     return AArch64CC::LT;
 963   case ISD::SETLE:
 964     return AArch64CC::LE;
 965   case ISD::SETUGT:
 966     return AArch64CC::HI;
 967   case ISD::SETUGE:
 968     return AArch64CC::HS;
 969   case ISD::SETULT:
 970     return AArch64CC::LO;
 971   case ISD::SETULE:
 972     return AArch64CC::LS;
 973   }
 974 }
 975
 976 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 977 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 978                                   AArch64CC::CondCode &CondCode,
 979                                   AArch64CC::CondCode &CondCode2) {
 980   CondCode2 = AArch64CC::AL;
 981   switch (CC) {
 982   default:
 983     llvm_unreachable("Unknown FP condition!");
 984   case ISD::SETEQ:
 985   case ISD::SETOEQ:
 986     CondCode = AArch64CC::EQ;
 987     break;
 988   case ISD::SETGT:
 989   case ISD::SETOGT:
 990     CondCode = AArch64CC::GT;
 991     break;
 992   case ISD::SETGE:
 993   case ISD::SETOGE:
 994     CondCode = AArch64CC::GE;
 995     break;
 996   case ISD::SETOLT:
 997     CondCode = AArch64CC::MI;
 998     break;
 999   case ISD::SETOLE:
1000     CondCode = AArch64CC::LS;
1001     break;
1002   case ISD::SETONE:
1003     CondCode = AArch64CC::MI;
1004     CondCode2 = AArch64CC::GT;
1005     break;
1006   case ISD::SETO:
1007     CondCode = AArch64CC::VC;
1008     break;
1009   case ISD::SETUO:
1010     CondCode = AArch64CC::VS;
1011     break;
1012   case ISD::SETUEQ:
1013     CondCode = AArch64CC::EQ;
1014     CondCode2 = AArch64CC::VS;
1015     break;
1016   case ISD::SETUGT:
1017     CondCode = AArch64CC::HI;
1018     break;
1019   case ISD::SETUGE:
1020     CondCode = AArch64CC::PL;
1021     break;
1022   case ISD::SETLT:
1023   case ISD::SETULT:
1024     CondCode = AArch64CC::LT;
1025     break;
1026   case ISD::SETLE:
1027   case ISD::SETULE:
1028     CondCode = AArch64CC::LE;
1029     break;
1030   case ISD::SETNE:
1031   case ISD::SETUNE:
1032     CondCode = AArch64CC::NE;
1033     break;
1034   }
1035 }
1036
1037 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1038 /// CC usable with the vector instructions. Fewer operations are available
1039 /// without a real NZCV register, so we have to use less efficient combinations
1040 /// to get the same effect.
1041 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1042                                         AArch64CC::CondCode &CondCode,
1043                                         AArch64CC::CondCode &CondCode2,
1044                                         bool &Invert) {
1045   Invert = false;
1046   switch (CC) {
1047   default:
1048     // Mostly the scalar mappings work fine.
1049     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1050     break;
1051   case ISD::SETUO:
1052     Invert = true; // Fallthrough
1053   case ISD::SETO:
1054     CondCode = AArch64CC::MI;
1055     CondCode2 = AArch64CC::GE;
1056     break;
1057   case ISD::SETUEQ:
1058   case ISD::SETULT:
1059   case ISD::SETULE:
1060   case ISD::SETUGT:
1061   case ISD::SETUGE:
1062     // All of the compare-mask comparisons are ordered, but we can switch
1063     // between the two by a double inversion. E.g. ULE == !OGT.
1064     Invert = true;
1065     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1066     break;
1067   }
1068 }
1069
1070 static bool isLegalArithImmed(uint64_t C) {
1071   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1072   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1073 }
1074
1075 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1076                               SDLoc dl, SelectionDAG &DAG) {
1077   EVT VT = LHS.getValueType();
1078
1079   if (VT.isFloatingPoint())
1080     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1081
1082   // The CMP instruction is just an alias for SUBS, and representing it as
1083   // SUBS means that it's possible to get CSE with subtract operations.
1084   // A later phase can perform the optimization of setting the destination
1085   // register to WZR/XZR if it ends up being unused.
1086   unsigned Opcode = AArch64ISD::SUBS;
1087
1088   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1089       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1090       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1091     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1092     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1093     // can be set differently by this operation. It comes down to whether
1094     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1095     // everything is fine. If not then the optimization is wrong. Thus general
1096     // comparisons are only valid if op2 != 0.
1097
1098     // So, finally, the only LLVM-native comparisons that don't mention C and V
1099     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1100     // the absence of information about op2.
1101     Opcode = AArch64ISD::ADDS;
1102     RHS = RHS.getOperand(1);
1103   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1104              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1105              !isUnsignedIntSetCC(CC)) {
1106     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1107     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1108     // of the signed comparisons.
1109     Opcode = AArch64ISD::ANDS;
1110     RHS = LHS.getOperand(1);
1111     LHS = LHS.getOperand(0);
1112   }
1113
1114   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1115       .getValue(1);
1116 }
1117
1118 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1119                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1120   SDValue Cmp;
1121   AArch64CC::CondCode AArch64CC;
1122   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1123     EVT VT = RHS.getValueType();
1124     uint64_t C = RHSC->getZExtValue();
1125     if (!isLegalArithImmed(C)) {
1126       // Constant does not fit, try adjusting it by one?
1127       switch (CC) {
1128       default:
1129         break;
1130       case ISD::SETLT:
1131       case ISD::SETGE:
1132         if ((VT == MVT::i32 && C != 0x80000000 &&
1133              isLegalArithImmed((uint32_t)(C - 1))) ||
1134             (VT == MVT::i64 && C != 0x80000000ULL &&
1135              isLegalArithImmed(C - 1ULL))) {
1136           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1137           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1138           RHS = DAG.getConstant(C, VT);
1139         }
1140         break;
1141       case ISD::SETULT:
1142       case ISD::SETUGE:
1143         if ((VT == MVT::i32 && C != 0 &&
1144              isLegalArithImmed((uint32_t)(C - 1))) ||
1145             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1146           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1147           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1148           RHS = DAG.getConstant(C, VT);
1149         }
1150         break;
1151       case ISD::SETLE:
1152       case ISD::SETGT:
1153         if ((VT == MVT::i32 && C != INT32_MAX &&
1154              isLegalArithImmed((uint32_t)(C + 1))) ||
1155             (VT == MVT::i64 && C != INT64_MAX &&
1156              isLegalArithImmed(C + 1ULL))) {
1157           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1158           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1159           RHS = DAG.getConstant(C, VT);
1160         }
1161         break;
1162       case ISD::SETULE:
1163       case ISD::SETUGT:
1164         if ((VT == MVT::i32 && C != UINT32_MAX &&
1165              isLegalArithImmed((uint32_t)(C + 1))) ||
1166             (VT == MVT::i64 && C != UINT64_MAX &&
1167              isLegalArithImmed(C + 1ULL))) {
1168           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1169           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1170           RHS = DAG.getConstant(C, VT);
1171         }
1172         break;
1173       }
1174     }
1175   }
1176   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1177   // For the i8 operand, the largest immediate is 255, so this can be easily
1178   // encoded in the compare instruction. For the i16 operand, however, the
1179   // largest immediate cannot be encoded in the compare.
1180   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1181   // constant. For example,
1182   // movz w1, #65535
1183   // ldrh w0, [x0, #0]
1184   // cmp w0, w1
1185   // >
1186   // ldrsh w0, [x0, #0]
1187   // cmn w0, #1
1188   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1189   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1190   // both the LHS and RHS are truely zero extended and to make sure the
1191   // transformation is profitable.
1192   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1193     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1194         isa<LoadSDNode>(LHS)) {
1195       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1196           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1197           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1198         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1199         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1200           SDValue SExt =
1201               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1202                           DAG.getValueType(MVT::i16));
1203           Cmp = emitComparison(SExt,
1204                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1205                                CC, dl, DAG);
1206           AArch64CC = changeIntCCToAArch64CC(CC);
1207           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1208           return Cmp;
1209         }
1210       }
1211     }
1212   }
1213   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1214   AArch64CC = changeIntCCToAArch64CC(CC);
1215   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1216   return Cmp;
1217 }
1218
1219 static std::pair<SDValue, SDValue>
1220 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1221   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1222          "Unsupported value type");
1223   SDValue Value, Overflow;
1224   SDLoc DL(Op);
1225   SDValue LHS = Op.getOperand(0);
1226   SDValue RHS = Op.getOperand(1);
1227   unsigned Opc = 0;
1228   switch (Op.getOpcode()) {
1229   default:
1230     llvm_unreachable("Unknown overflow instruction!");
1231   case ISD::SADDO:
1232     Opc = AArch64ISD::ADDS;
1233     CC = AArch64CC::VS;
1234     break;
1235   case ISD::UADDO:
1236     Opc = AArch64ISD::ADDS;
1237     CC = AArch64CC::HS;
1238     break;
1239   case ISD::SSUBO:
1240     Opc = AArch64ISD::SUBS;
1241     CC = AArch64CC::VS;
1242     break;
1243   case ISD::USUBO:
1244     Opc = AArch64ISD::SUBS;
1245     CC = AArch64CC::LO;
1246     break;
1247   // Multiply needs a little bit extra work.
1248   case ISD::SMULO:
1249   case ISD::UMULO: {
1250     CC = AArch64CC::NE;
1251     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1252     if (Op.getValueType() == MVT::i32) {
1253       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1254       // For a 32 bit multiply with overflow check we want the instruction
1255       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1256       // need to generate the following pattern:
1257       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1258       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1259       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1260       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1261       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1262                                 DAG.getConstant(0, MVT::i64));
1263       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1264       // operation. We need to clear out the upper 32 bits, because we used a
1265       // widening multiply that wrote all 64 bits. In the end this should be a
1266       // noop.
1267       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1268       if (IsSigned) {
1269         // The signed overflow check requires more than just a simple check for
1270         // any bit set in the upper 32 bits of the result. These bits could be
1271         // just the sign bits of a negative number. To perform the overflow
1272         // check we have to arithmetic shift right the 32nd bit of the result by
1273         // 31 bits. Then we compare the result to the upper 32 bits.
1274         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1275                                         DAG.getConstant(32, MVT::i64));
1276         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1277         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1278                                         DAG.getConstant(31, MVT::i64));
1279         // It is important that LowerBits is last, otherwise the arithmetic
1280         // shift will not be folded into the compare (SUBS).
1281         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1282         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1283                        .getValue(1);
1284       } else {
1285         // The overflow check for unsigned multiply is easy. We only need to
1286         // check if any of the upper 32 bits are set. This can be done with a
1287         // CMP (shifted register). For that we need to generate the following
1288         // pattern:
1289         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1290         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1291                                         DAG.getConstant(32, MVT::i64));
1292         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1293         Overflow =
1294             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1295                         UpperBits).getValue(1);
1296       }
1297       break;
1298     }
1299     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1300     // For the 64 bit multiply
1301     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1302     if (IsSigned) {
1303       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1304       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1305                                       DAG.getConstant(63, MVT::i64));
1306       // It is important that LowerBits is last, otherwise the arithmetic
1307       // shift will not be folded into the compare (SUBS).
1308       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1309       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1310                      .getValue(1);
1311     } else {
1312       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1313       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1314       Overflow =
1315           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1316                       UpperBits).getValue(1);
1317     }
1318     break;
1319   }
1320   } // switch (...)
1321
1322   if (Opc) {
1323     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1324
1325     // Emit the AArch64 operation with overflow check.
1326     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1327     Overflow = Value.getValue(1);
1328   }
1329   return std::make_pair(Value, Overflow);
1330 }
1331
1332 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1333                                              RTLIB::Libcall Call) const {
1334   SmallVector<SDValue, 2> Ops;
1335   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1336     Ops.push_back(Op.getOperand(i));
1337
1338   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1339                      SDLoc(Op)).first;
1340 }
1341
1342 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1343   SDValue Sel = Op.getOperand(0);
1344   SDValue Other = Op.getOperand(1);
1345
1346   // If neither operand is a SELECT_CC, give up.
1347   if (Sel.getOpcode() != ISD::SELECT_CC)
1348     std::swap(Sel, Other);
1349   if (Sel.getOpcode() != ISD::SELECT_CC)
1350     return Op;
1351
1352   // The folding we want to perform is:
1353   // (xor x, (select_cc a, b, cc, 0, -1) )
1354   //   -->
1355   // (csel x, (xor x, -1), cc ...)
1356   //
1357   // The latter will get matched to a CSINV instruction.
1358
1359   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1360   SDValue LHS = Sel.getOperand(0);
1361   SDValue RHS = Sel.getOperand(1);
1362   SDValue TVal = Sel.getOperand(2);
1363   SDValue FVal = Sel.getOperand(3);
1364   SDLoc dl(Sel);
1365
1366   // FIXME: This could be generalized to non-integer comparisons.
1367   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1368     return Op;
1369
1370   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1371   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1372
1373   // The the values aren't constants, this isn't the pattern we're looking for.
1374   if (!CFVal || !CTVal)
1375     return Op;
1376
1377   // We can commute the SELECT_CC by inverting the condition.  This
1378   // might be needed to make this fit into a CSINV pattern.
1379   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1380     std::swap(TVal, FVal);
1381     std::swap(CTVal, CFVal);
1382     CC = ISD::getSetCCInverse(CC, true);
1383   }
1384
1385   // If the constants line up, perform the transform!
1386   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1387     SDValue CCVal;
1388     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1389
1390     FVal = Other;
1391     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1392                        DAG.getConstant(-1ULL, Other.getValueType()));
1393
1394     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1395                        CCVal, Cmp);
1396   }
1397
1398   return Op;
1399 }
1400
1401 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1402   EVT VT = Op.getValueType();
1403
1404   // Let legalize expand this if it isn't a legal type yet.
1405   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1406     return SDValue();
1407
1408   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1409
1410   unsigned Opc;
1411   bool ExtraOp = false;
1412   switch (Op.getOpcode()) {
1413   default:
1414     llvm_unreachable("Invalid code");
1415   case ISD::ADDC:
1416     Opc = AArch64ISD::ADDS;
1417     break;
1418   case ISD::SUBC:
1419     Opc = AArch64ISD::SUBS;
1420     break;
1421   case ISD::ADDE:
1422     Opc = AArch64ISD::ADCS;
1423     ExtraOp = true;
1424     break;
1425   case ISD::SUBE:
1426     Opc = AArch64ISD::SBCS;
1427     ExtraOp = true;
1428     break;
1429   }
1430
1431   if (!ExtraOp)
1432     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1433   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1434                      Op.getOperand(2));
1435 }
1436
1437 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1438   // Let legalize expand this if it isn't a legal type yet.
1439   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1440     return SDValue();
1441
1442   AArch64CC::CondCode CC;
1443   // The actual operation that sets the overflow or carry flag.
1444   SDValue Value, Overflow;
1445   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1446
1447   // We use 0 and 1 as false and true values.
1448   SDValue TVal = DAG.getConstant(1, MVT::i32);
1449   SDValue FVal = DAG.getConstant(0, MVT::i32);
1450
1451   // We use an inverted condition, because the conditional select is inverted
1452   // too. This will allow it to be selected to a single instruction:
1453   // CSINC Wd, WZR, WZR, invert(cond).
1454   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1455   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1456                          CCVal, Overflow);
1457
1458   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1459   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1460 }
1461
1462 // Prefetch operands are:
1463 // 1: Address to prefetch
1464 // 2: bool isWrite
1465 // 3: int locality (0 = no locality ... 3 = extreme locality)
1466 // 4: bool isDataCache
1467 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1468   SDLoc DL(Op);
1469   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1470   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1471   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1472
1473   bool IsStream = !Locality;
1474   // When the locality number is set
1475   if (Locality) {
1476     // The front-end should have filtered out the out-of-range values
1477     assert(Locality <= 3 && "Prefetch locality out-of-range");
1478     // The locality degree is the opposite of the cache speed.
1479     // Put the number the other way around.
1480     // The encoding starts at 0 for level 1
1481     Locality = 3 - Locality;
1482   }
1483
1484   // built the mask value encoding the expected behavior.
1485   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1486                    (!IsData << 3) |     // IsDataCache bit
1487                    (Locality << 1) |    // Cache level bits
1488                    (unsigned)IsStream;  // Stream bit
1489   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1490                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1491 }
1492
1493 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1494                                               SelectionDAG &DAG) const {
1495   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1496
1497   RTLIB::Libcall LC;
1498   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1499
1500   return LowerF128Call(Op, DAG, LC);
1501 }
1502
1503 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1504                                              SelectionDAG &DAG) const {
1505   if (Op.getOperand(0).getValueType() != MVT::f128) {
1506     // It's legal except when f128 is involved
1507     return Op;
1508   }
1509
1510   RTLIB::Libcall LC;
1511   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1512
1513   // FP_ROUND node has a second operand indicating whether it is known to be
1514   // precise. That doesn't take part in the LibCall so we can't directly use
1515   // LowerF128Call.
1516   SDValue SrcVal = Op.getOperand(0);
1517   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1518                      /*isSigned*/ false, SDLoc(Op)).first;
1519 }
1520
1521 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1522   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1523   // Any additional optimization in this function should be recorded
1524   // in the cost tables.
1525   EVT InVT = Op.getOperand(0).getValueType();
1526   EVT VT = Op.getValueType();
1527
1528   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1529     SDLoc dl(Op);
1530     SDValue Cv =
1531         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1532                     Op.getOperand(0));
1533     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1534   }
1535
1536   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1537     SDLoc dl(Op);
1538     MVT ExtVT =
1539         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1540                          VT.getVectorNumElements());
1541     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1542     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1543   }
1544
1545   // Type changing conversions are illegal.
1546   return Op;
1547 }
1548
1549 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1550                                               SelectionDAG &DAG) const {
1551   if (Op.getOperand(0).getValueType().isVector())
1552     return LowerVectorFP_TO_INT(Op, DAG);
1553
1554   if (Op.getOperand(0).getValueType() != MVT::f128) {
1555     // It's legal except when f128 is involved
1556     return Op;
1557   }
1558
1559   RTLIB::Libcall LC;
1560   if (Op.getOpcode() == ISD::FP_TO_SINT)
1561     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1562   else
1563     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1564
1565   SmallVector<SDValue, 2> Ops;
1566   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1567     Ops.push_back(Op.getOperand(i));
1568
1569   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1570                      SDLoc(Op)).first;
1571 }
1572
1573 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1574   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1575   // Any additional optimization in this function should be recorded
1576   // in the cost tables.
1577   EVT VT = Op.getValueType();
1578   SDLoc dl(Op);
1579   SDValue In = Op.getOperand(0);
1580   EVT InVT = In.getValueType();
1581
1582   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1583     MVT CastVT =
1584         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1585                          InVT.getVectorNumElements());
1586     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1587     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1588   }
1589
1590   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1591     unsigned CastOpc =
1592         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1593     EVT CastVT = VT.changeVectorElementTypeToInteger();
1594     In = DAG.getNode(CastOpc, dl, CastVT, In);
1595     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1596   }
1597
1598   return Op;
1599 }
1600
1601 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1602                                             SelectionDAG &DAG) const {
1603   if (Op.getValueType().isVector())
1604     return LowerVectorINT_TO_FP(Op, DAG);
1605
1606   // i128 conversions are libcalls.
1607   if (Op.getOperand(0).getValueType() == MVT::i128)
1608     return SDValue();
1609
1610   // Other conversions are legal, unless it's to the completely software-based
1611   // fp128.
1612   if (Op.getValueType() != MVT::f128)
1613     return Op;
1614
1615   RTLIB::Libcall LC;
1616   if (Op.getOpcode() == ISD::SINT_TO_FP)
1617     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1618   else
1619     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1620
1621   return LowerF128Call(Op, DAG, LC);
1622 }
1623
1624 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1625                                             SelectionDAG &DAG) const {
1626   // For iOS, we want to call an alternative entry point: __sincos_stret,
1627   // which returns the values in two S / D registers.
1628   SDLoc dl(Op);
1629   SDValue Arg = Op.getOperand(0);
1630   EVT ArgVT = Arg.getValueType();
1631   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1632
1633   ArgListTy Args;
1634   ArgListEntry Entry;
1635
1636   Entry.Node = Arg;
1637   Entry.Ty = ArgTy;
1638   Entry.isSExt = false;
1639   Entry.isZExt = false;
1640   Args.push_back(Entry);
1641
1642   const char *LibcallName =
1643       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1644   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1645
1646   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1647   TargetLowering::CallLoweringInfo CLI(DAG);
1648   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1649     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1650
1651   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1652   return CallResult.first;
1653 }
1654
1655 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1656   if (Op.getValueType() != MVT::f16)
1657     return SDValue();
1658
1659   assert(Op.getOperand(0).getValueType() == MVT::i16);
1660   SDLoc DL(Op);
1661
1662   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1663   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1664   return SDValue(
1665       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1666                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1667       0);
1668 }
1669
1670 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1671   if (OrigVT.getSizeInBits() >= 64)
1672     return OrigVT;
1673
1674   assert(OrigVT.isSimple() && "Expecting a simple value type");
1675
1676   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1677   switch (OrigSimpleTy) {
1678   default: llvm_unreachable("Unexpected Vector Type");
1679   case MVT::v2i8:
1680   case MVT::v2i16:
1681      return MVT::v2i32;
1682   case MVT::v4i8:
1683     return  MVT::v4i16;
1684   }
1685 }
1686
1687 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1688                                                  const EVT &OrigTy,
1689                                                  const EVT &ExtTy,
1690                                                  unsigned ExtOpcode) {
1691   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1692   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1693   // 64-bits we need to insert a new extension so that it will be 64-bits.
1694   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1695   if (OrigTy.getSizeInBits() >= 64)
1696     return N;
1697
1698   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1699   EVT NewVT = getExtensionTo64Bits(OrigTy);
1700
1701   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1702 }
1703
1704 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1705                                    bool isSigned) {
1706   EVT VT = N->getValueType(0);
1707
1708   if (N->getOpcode() != ISD::BUILD_VECTOR)
1709     return false;
1710
1711   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1712     SDNode *Elt = N->getOperand(i).getNode();
1713     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1714       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1715       unsigned HalfSize = EltSize / 2;
1716       if (isSigned) {
1717         if (!isIntN(HalfSize, C->getSExtValue()))
1718           return false;
1719       } else {
1720         if (!isUIntN(HalfSize, C->getZExtValue()))
1721           return false;
1722       }
1723       continue;
1724     }
1725     return false;
1726   }
1727
1728   return true;
1729 }
1730
1731 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1732   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1733     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1734                                              N->getOperand(0)->getValueType(0),
1735                                              N->getValueType(0),
1736                                              N->getOpcode());
1737
1738   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1739   EVT VT = N->getValueType(0);
1740   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1741   unsigned NumElts = VT.getVectorNumElements();
1742   MVT TruncVT = MVT::getIntegerVT(EltSize);
1743   SmallVector<SDValue, 8> Ops;
1744   for (unsigned i = 0; i != NumElts; ++i) {
1745     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1746     const APInt &CInt = C->getAPIntValue();
1747     // Element types smaller than 32 bits are not legal, so use i32 elements.
1748     // The values are implicitly truncated so sext vs. zext doesn't matter.
1749     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1750   }
1751   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1752                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1753 }
1754
1755 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1756   if (N->getOpcode() == ISD::SIGN_EXTEND)
1757     return true;
1758   if (isExtendedBUILD_VECTOR(N, DAG, true))
1759     return true;
1760   return false;
1761 }
1762
1763 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1764   if (N->getOpcode() == ISD::ZERO_EXTEND)
1765     return true;
1766   if (isExtendedBUILD_VECTOR(N, DAG, false))
1767     return true;
1768   return false;
1769 }
1770
1771 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1772   unsigned Opcode = N->getOpcode();
1773   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1774     SDNode *N0 = N->getOperand(0).getNode();
1775     SDNode *N1 = N->getOperand(1).getNode();
1776     return N0->hasOneUse() && N1->hasOneUse() &&
1777       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1778   }
1779   return false;
1780 }
1781
1782 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1783   unsigned Opcode = N->getOpcode();
1784   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1785     SDNode *N0 = N->getOperand(0).getNode();
1786     SDNode *N1 = N->getOperand(1).getNode();
1787     return N0->hasOneUse() && N1->hasOneUse() &&
1788       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1789   }
1790   return false;
1791 }
1792
1793 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1794   // Multiplications are only custom-lowered for 128-bit vectors so that
1795   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1796   EVT VT = Op.getValueType();
1797   assert(VT.is128BitVector() && VT.isInteger() &&
1798          "unexpected type for custom-lowering ISD::MUL");
1799   SDNode *N0 = Op.getOperand(0).getNode();
1800   SDNode *N1 = Op.getOperand(1).getNode();
1801   unsigned NewOpc = 0;
1802   bool isMLA = false;
1803   bool isN0SExt = isSignExtended(N0, DAG);
1804   bool isN1SExt = isSignExtended(N1, DAG);
1805   if (isN0SExt && isN1SExt)
1806     NewOpc = AArch64ISD::SMULL;
1807   else {
1808     bool isN0ZExt = isZeroExtended(N0, DAG);
1809     bool isN1ZExt = isZeroExtended(N1, DAG);
1810     if (isN0ZExt && isN1ZExt)
1811       NewOpc = AArch64ISD::UMULL;
1812     else if (isN1SExt || isN1ZExt) {
1813       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1814       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1815       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1816         NewOpc = AArch64ISD::SMULL;
1817         isMLA = true;
1818       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1819         NewOpc =  AArch64ISD::UMULL;
1820         isMLA = true;
1821       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1822         std::swap(N0, N1);
1823         NewOpc =  AArch64ISD::UMULL;
1824         isMLA = true;
1825       }
1826     }
1827
1828     if (!NewOpc) {
1829       if (VT == MVT::v2i64)
1830         // Fall through to expand this.  It is not legal.
1831         return SDValue();
1832       else
1833         // Other vector multiplications are legal.
1834         return Op;
1835     }
1836   }
1837
1838   // Legalize to a S/UMULL instruction
1839   SDLoc DL(Op);
1840   SDValue Op0;
1841   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1842   if (!isMLA) {
1843     Op0 = skipExtensionForVectorMULL(N0, DAG);
1844     assert(Op0.getValueType().is64BitVector() &&
1845            Op1.getValueType().is64BitVector() &&
1846            "unexpected types for extended operands to VMULL");
1847     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1848   }
1849   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1850   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1851   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1852   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1853   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1854   EVT Op1VT = Op1.getValueType();
1855   return DAG.getNode(N0->getOpcode(), DL, VT,
1856                      DAG.getNode(NewOpc, DL, VT,
1857                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1858                      DAG.getNode(NewOpc, DL, VT,
1859                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1860 }
1861
1862 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1863                                               SelectionDAG &DAG) const {
1864   switch (Op.getOpcode()) {
1865   default:
1866     llvm_unreachable("unimplemented operand");
1867     return SDValue();
1868   case ISD::BITCAST:
1869     return LowerBITCAST(Op, DAG);
1870   case ISD::GlobalAddress:
1871     return LowerGlobalAddress(Op, DAG);
1872   case ISD::GlobalTLSAddress:
1873     return LowerGlobalTLSAddress(Op, DAG);
1874   case ISD::SETCC:
1875     return LowerSETCC(Op, DAG);
1876   case ISD::BR_CC:
1877     return LowerBR_CC(Op, DAG);
1878   case ISD::SELECT:
1879     return LowerSELECT(Op, DAG);
1880   case ISD::SELECT_CC:
1881     return LowerSELECT_CC(Op, DAG);
1882   case ISD::JumpTable:
1883     return LowerJumpTable(Op, DAG);
1884   case ISD::ConstantPool:
1885     return LowerConstantPool(Op, DAG);
1886   case ISD::BlockAddress:
1887     return LowerBlockAddress(Op, DAG);
1888   case ISD::VASTART:
1889     return LowerVASTART(Op, DAG);
1890   case ISD::VACOPY:
1891     return LowerVACOPY(Op, DAG);
1892   case ISD::VAARG:
1893     return LowerVAARG(Op, DAG);
1894   case ISD::ADDC:
1895   case ISD::ADDE:
1896   case ISD::SUBC:
1897   case ISD::SUBE:
1898     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1899   case ISD::SADDO:
1900   case ISD::UADDO:
1901   case ISD::SSUBO:
1902   case ISD::USUBO:
1903   case ISD::SMULO:
1904   case ISD::UMULO:
1905     return LowerXALUO(Op, DAG);
1906   case ISD::FADD:
1907     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1908   case ISD::FSUB:
1909     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1910   case ISD::FMUL:
1911     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1912   case ISD::FDIV:
1913     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1914   case ISD::FP_ROUND:
1915     return LowerFP_ROUND(Op, DAG);
1916   case ISD::FP_EXTEND:
1917     return LowerFP_EXTEND(Op, DAG);
1918   case ISD::FRAMEADDR:
1919     return LowerFRAMEADDR(Op, DAG);
1920   case ISD::RETURNADDR:
1921     return LowerRETURNADDR(Op, DAG);
1922   case ISD::INSERT_VECTOR_ELT:
1923     return LowerINSERT_VECTOR_ELT(Op, DAG);
1924   case ISD::EXTRACT_VECTOR_ELT:
1925     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1926   case ISD::BUILD_VECTOR:
1927     return LowerBUILD_VECTOR(Op, DAG);
1928   case ISD::VECTOR_SHUFFLE:
1929     return LowerVECTOR_SHUFFLE(Op, DAG);
1930   case ISD::EXTRACT_SUBVECTOR:
1931     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1932   case ISD::SRA:
1933   case ISD::SRL:
1934   case ISD::SHL:
1935     return LowerVectorSRA_SRL_SHL(Op, DAG);
1936   case ISD::SHL_PARTS:
1937     return LowerShiftLeftParts(Op, DAG);
1938   case ISD::SRL_PARTS:
1939   case ISD::SRA_PARTS:
1940     return LowerShiftRightParts(Op, DAG);
1941   case ISD::CTPOP:
1942     return LowerCTPOP(Op, DAG);
1943   case ISD::FCOPYSIGN:
1944     return LowerFCOPYSIGN(Op, DAG);
1945   case ISD::AND:
1946     return LowerVectorAND(Op, DAG);
1947   case ISD::OR:
1948     return LowerVectorOR(Op, DAG);
1949   case ISD::XOR:
1950     return LowerXOR(Op, DAG);
1951   case ISD::PREFETCH:
1952     return LowerPREFETCH(Op, DAG);
1953   case ISD::SINT_TO_FP:
1954   case ISD::UINT_TO_FP:
1955     return LowerINT_TO_FP(Op, DAG);
1956   case ISD::FP_TO_SINT:
1957   case ISD::FP_TO_UINT:
1958     return LowerFP_TO_INT(Op, DAG);
1959   case ISD::FSINCOS:
1960     return LowerFSINCOS(Op, DAG);
1961   case ISD::MUL:
1962     return LowerMUL(Op, DAG);
1963   }
1964 }
1965
1966 /// getFunctionAlignment - Return the Log2 alignment of this function.
1967 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1968   return 2;
1969 }
1970
1971 //===----------------------------------------------------------------------===//
1972 //                      Calling Convention Implementation
1973 //===----------------------------------------------------------------------===//
1974
1975 #include "AArch64GenCallingConv.inc"
1976
1977 /// Selects the correct CCAssignFn for a given CallingConvention value.
1978 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1979                                                      bool IsVarArg) const {
1980   switch (CC) {
1981   default:
1982     llvm_unreachable("Unsupported calling convention.");
1983   case CallingConv::WebKit_JS:
1984     return CC_AArch64_WebKit_JS;
1985   case CallingConv::C:
1986   case CallingConv::Fast:
1987     if (!Subtarget->isTargetDarwin())
1988       return CC_AArch64_AAPCS;
1989     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1990   }
1991 }
1992
1993 SDValue AArch64TargetLowering::LowerFormalArguments(
1994     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1995     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1996     SmallVectorImpl<SDValue> &InVals) const {
1997   MachineFunction &MF = DAG.getMachineFunction();
1998   MachineFrameInfo *MFI = MF.getFrameInfo();
1999
2000   // Assign locations to all of the incoming arguments.
2001   SmallVector<CCValAssign, 16> ArgLocs;
2002   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2003                  *DAG.getContext());
2004
2005   // At this point, Ins[].VT may already be promoted to i32. To correctly
2006   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2007   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2008   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2009   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2010   // LocVT.
2011   unsigned NumArgs = Ins.size();
2012   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2013   unsigned CurArgIdx = 0;
2014   for (unsigned i = 0; i != NumArgs; ++i) {
2015     MVT ValVT = Ins[i].VT;
2016     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2017     CurArgIdx = Ins[i].OrigArgIndex;
2018
2019     // Get type of the original argument.
2020     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2021     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2022     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2023     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2024       ValVT = MVT::i8;
2025     else if (ActualMVT == MVT::i16)
2026       ValVT = MVT::i16;
2027
2028     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2029     bool Res =
2030         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2031     assert(!Res && "Call operand has unhandled type");
2032     (void)Res;
2033   }
2034   assert(ArgLocs.size() == Ins.size());
2035   SmallVector<SDValue, 16> ArgValues;
2036   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2037     CCValAssign &VA = ArgLocs[i];
2038
2039     if (Ins[i].Flags.isByVal()) {
2040       // Byval is used for HFAs in the PCS, but the system should work in a
2041       // non-compliant manner for larger structs.
2042       EVT PtrTy = getPointerTy();
2043       int Size = Ins[i].Flags.getByValSize();
2044       unsigned NumRegs = (Size + 7) / 8;
2045
2046       // FIXME: This works on big-endian for composite byvals, which are the common
2047       // case. It should also work for fundamental types too.
2048       unsigned FrameIdx =
2049         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2050       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2051       InVals.push_back(FrameIdxN);
2052
2053       continue;
2054     }
2055
2056     if (VA.isRegLoc()) {
2057       // Arguments stored in registers.
2058       EVT RegVT = VA.getLocVT();
2059
2060       SDValue ArgValue;
2061       const TargetRegisterClass *RC;
2062
2063       if (RegVT == MVT::i32)
2064         RC = &AArch64::GPR32RegClass;
2065       else if (RegVT == MVT::i64)
2066         RC = &AArch64::GPR64RegClass;
2067       else if (RegVT == MVT::f16)
2068         RC = &AArch64::FPR16RegClass;
2069       else if (RegVT == MVT::f32)
2070         RC = &AArch64::FPR32RegClass;
2071       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2072         RC = &AArch64::FPR64RegClass;
2073       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2074         RC = &AArch64::FPR128RegClass;
2075       else
2076         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2077
2078       // Transform the arguments in physical registers into virtual ones.
2079       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2080       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2081
2082       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2083       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2084       // truncate to the right size.
2085       switch (VA.getLocInfo()) {
2086       default:
2087         llvm_unreachable("Unknown loc info!");
2088       case CCValAssign::Full:
2089         break;
2090       case CCValAssign::BCvt:
2091         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2092         break;
2093       case CCValAssign::AExt:
2094       case CCValAssign::SExt:
2095       case CCValAssign::ZExt:
2096         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2097         // nodes after our lowering.
2098         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2099         break;
2100       }
2101
2102       InVals.push_back(ArgValue);
2103
2104     } else { // VA.isRegLoc()
2105       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2106       unsigned ArgOffset = VA.getLocMemOffset();
2107       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2108
2109       uint32_t BEAlign = 0;
2110       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2111           !Ins[i].Flags.isInConsecutiveRegs())
2112         BEAlign = 8 - ArgSize;
2113
2114       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2115
2116       // Create load nodes to retrieve arguments from the stack.
2117       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2118       SDValue ArgValue;
2119
2120       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2121       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2122       MVT MemVT = VA.getValVT();
2123
2124       switch (VA.getLocInfo()) {
2125       default:
2126         break;
2127       case CCValAssign::BCvt:
2128         MemVT = VA.getLocVT();
2129         break;
2130       case CCValAssign::SExt:
2131         ExtType = ISD::SEXTLOAD;
2132         break;
2133       case CCValAssign::ZExt:
2134         ExtType = ISD::ZEXTLOAD;
2135         break;
2136       case CCValAssign::AExt:
2137         ExtType = ISD::EXTLOAD;
2138         break;
2139       }
2140
2141       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2142                                 MachinePointerInfo::getFixedStack(FI),
2143                                 MemVT, false, false, false, 0);
2144
2145       InVals.push_back(ArgValue);
2146     }
2147   }
2148
2149   // varargs
2150   if (isVarArg) {
2151     if (!Subtarget->isTargetDarwin()) {
2152       // The AAPCS variadic function ABI is identical to the non-variadic
2153       // one. As a result there may be more arguments in registers and we should
2154       // save them for future reference.
2155       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2156     }
2157
2158     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2159     // This will point to the next argument passed via stack.
2160     unsigned StackOffset = CCInfo.getNextStackOffset();
2161     // We currently pass all varargs at 8-byte alignment.
2162     StackOffset = ((StackOffset + 7) & ~7);
2163     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2164   }
2165
2166   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2167   unsigned StackArgSize = CCInfo.getNextStackOffset();
2168   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2169   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2170     // This is a non-standard ABI so by fiat I say we're allowed to make full
2171     // use of the stack area to be popped, which must be aligned to 16 bytes in
2172     // any case:
2173     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2174
2175     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2176     // a multiple of 16.
2177     FuncInfo->setArgumentStackToRestore(StackArgSize);
2178
2179     // This realignment carries over to the available bytes below. Our own
2180     // callers will guarantee the space is free by giving an aligned value to
2181     // CALLSEQ_START.
2182   }
2183   // Even if we're not expected to free up the space, it's useful to know how
2184   // much is there while considering tail calls (because we can reuse it).
2185   FuncInfo->setBytesInStackArgArea(StackArgSize);
2186
2187   return Chain;
2188 }
2189
2190 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2191                                                 SelectionDAG &DAG, SDLoc DL,
2192                                                 SDValue &Chain) const {
2193   MachineFunction &MF = DAG.getMachineFunction();
2194   MachineFrameInfo *MFI = MF.getFrameInfo();
2195   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2196
2197   SmallVector<SDValue, 8> MemOps;
2198
2199   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2200                                           AArch64::X3, AArch64::X4, AArch64::X5,
2201                                           AArch64::X6, AArch64::X7 };
2202   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2203   unsigned FirstVariadicGPR =
2204       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2205
2206   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2207   int GPRIdx = 0;
2208   if (GPRSaveSize != 0) {
2209     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2210
2211     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2212
2213     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2214       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2215       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2216       SDValue Store =
2217           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2218                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2219       MemOps.push_back(Store);
2220       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2221                         DAG.getConstant(8, getPointerTy()));
2222     }
2223   }
2224   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2225   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2226
2227   if (Subtarget->hasFPARMv8()) {
2228     static const MCPhysReg FPRArgRegs[] = {
2229         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2230         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2231     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2232     unsigned FirstVariadicFPR =
2233         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2234
2235     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2236     int FPRIdx = 0;
2237     if (FPRSaveSize != 0) {
2238       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2239
2240       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2241
2242       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2243         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2244         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2245
2246         SDValue Store =
2247             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2248                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2249         MemOps.push_back(Store);
2250         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2251                           DAG.getConstant(16, getPointerTy()));
2252       }
2253     }
2254     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2255     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2256   }
2257
2258   if (!MemOps.empty()) {
2259     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2260   }
2261 }
2262
2263 /// LowerCallResult - Lower the result values of a call into the
2264 /// appropriate copies out of appropriate physical registers.
2265 SDValue AArch64TargetLowering::LowerCallResult(
2266     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2267     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2268     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2269     SDValue ThisVal) const {
2270   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2271                           ? RetCC_AArch64_WebKit_JS
2272                           : RetCC_AArch64_AAPCS;
2273   // Assign locations to each value returned by this call.
2274   SmallVector<CCValAssign, 16> RVLocs;
2275   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2276                  *DAG.getContext());
2277   CCInfo.AnalyzeCallResult(Ins, RetCC);
2278
2279   // Copy all of the result registers out of their specified physreg.
2280   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2281     CCValAssign VA = RVLocs[i];
2282
2283     // Pass 'this' value directly from the argument to return value, to avoid
2284     // reg unit interference
2285     if (i == 0 && isThisReturn) {
2286       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2287              "unexpected return calling convention register assignment");
2288       InVals.push_back(ThisVal);
2289       continue;
2290     }
2291
2292     SDValue Val =
2293         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2294     Chain = Val.getValue(1);
2295     InFlag = Val.getValue(2);
2296
2297     switch (VA.getLocInfo()) {
2298     default:
2299       llvm_unreachable("Unknown loc info!");
2300     case CCValAssign::Full:
2301       break;
2302     case CCValAssign::BCvt:
2303       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2304       break;
2305     }
2306
2307     InVals.push_back(Val);
2308   }
2309
2310   return Chain;
2311 }
2312
2313 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2314     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2315     bool isCalleeStructRet, bool isCallerStructRet,
2316     const SmallVectorImpl<ISD::OutputArg> &Outs,
2317     const SmallVectorImpl<SDValue> &OutVals,
2318     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2319   // For CallingConv::C this function knows whether the ABI needs
2320   // changing. That's not true for other conventions so they will have to opt in
2321   // manually.
2322   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2323     return false;
2324
2325   const MachineFunction &MF = DAG.getMachineFunction();
2326   const Function *CallerF = MF.getFunction();
2327   CallingConv::ID CallerCC = CallerF->getCallingConv();
2328   bool CCMatch = CallerCC == CalleeCC;
2329
2330   // Byval parameters hand the function a pointer directly into the stack area
2331   // we want to reuse during a tail call. Working around this *is* possible (see
2332   // X86) but less efficient and uglier in LowerCall.
2333   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2334                                     e = CallerF->arg_end();
2335        i != e; ++i)
2336     if (i->hasByValAttr())
2337       return false;
2338
2339   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2340     if (IsTailCallConvention(CalleeCC) && CCMatch)
2341       return true;
2342     return false;
2343   }
2344
2345   // Externally-defined functions with weak linkage should not be
2346   // tail-called on AArch64 when the OS does not support dynamic
2347   // pre-emption of symbols, as the AAELF spec requires normal calls
2348   // to undefined weak functions to be replaced with a NOP or jump to the
2349   // next instruction. The behaviour of branch instructions in this
2350   // situation (as used for tail calls) is implementation-defined, so we
2351   // cannot rely on the linker replacing the tail call with a return.
2352   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2353     const GlobalValue *GV = G->getGlobal();
2354     if (GV->hasExternalWeakLinkage())
2355       return false;
2356   }
2357
2358   // Now we search for cases where we can use a tail call without changing the
2359   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2360   // concept.
2361
2362   // I want anyone implementing a new calling convention to think long and hard
2363   // about this assert.
2364   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2365          "Unexpected variadic calling convention");
2366
2367   if (isVarArg && !Outs.empty()) {
2368     // At least two cases here: if caller is fastcc then we can't have any
2369     // memory arguments (we'd be expected to clean up the stack afterwards). If
2370     // caller is C then we could potentially use its argument area.
2371
2372     // FIXME: for now we take the most conservative of these in both cases:
2373     // disallow all variadic memory operands.
2374     SmallVector<CCValAssign, 16> ArgLocs;
2375     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2376                    *DAG.getContext());
2377
2378     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2379     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2380       if (!ArgLocs[i].isRegLoc())
2381         return false;
2382   }
2383
2384   // If the calling conventions do not match, then we'd better make sure the
2385   // results are returned in the same way as what the caller expects.
2386   if (!CCMatch) {
2387     SmallVector<CCValAssign, 16> RVLocs1;
2388     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2389                     *DAG.getContext());
2390     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2391
2392     SmallVector<CCValAssign, 16> RVLocs2;
2393     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2394                     *DAG.getContext());
2395     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2396
2397     if (RVLocs1.size() != RVLocs2.size())
2398       return false;
2399     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2400       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2401         return false;
2402       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2403         return false;
2404       if (RVLocs1[i].isRegLoc()) {
2405         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2406           return false;
2407       } else {
2408         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2409           return false;
2410       }
2411     }
2412   }
2413
2414   // Nothing more to check if the callee is taking no arguments
2415   if (Outs.empty())
2416     return true;
2417
2418   SmallVector<CCValAssign, 16> ArgLocs;
2419   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2420                  *DAG.getContext());
2421
2422   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2423
2424   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2425
2426   // If the stack arguments for this call would fit into our own save area then
2427   // the call can be made tail.
2428   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2429 }
2430
2431 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2432                                                    SelectionDAG &DAG,
2433                                                    MachineFrameInfo *MFI,
2434                                                    int ClobberedFI) const {
2435   SmallVector<SDValue, 8> ArgChains;
2436   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2437   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2438
2439   // Include the original chain at the beginning of the list. When this is
2440   // used by target LowerCall hooks, this helps legalize find the
2441   // CALLSEQ_BEGIN node.
2442   ArgChains.push_back(Chain);
2443
2444   // Add a chain value for each stack argument corresponding
2445   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2446                             UE = DAG.getEntryNode().getNode()->use_end();
2447        U != UE; ++U)
2448     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2449       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2450         if (FI->getIndex() < 0) {
2451           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2452           int64_t InLastByte = InFirstByte;
2453           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2454
2455           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2456               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2457             ArgChains.push_back(SDValue(L, 1));
2458         }
2459
2460   // Build a tokenfactor for all the chains.
2461   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2462 }
2463
2464 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2465                                                    bool TailCallOpt) const {
2466   return CallCC == CallingConv::Fast && TailCallOpt;
2467 }
2468
2469 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2470   return CallCC == CallingConv::Fast;
2471 }
2472
2473 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2474 /// and add input and output parameter nodes.
2475 SDValue
2476 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2477                                  SmallVectorImpl<SDValue> &InVals) const {
2478   SelectionDAG &DAG = CLI.DAG;
2479   SDLoc &DL = CLI.DL;
2480   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2481   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2482   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2483   SDValue Chain = CLI.Chain;
2484   SDValue Callee = CLI.Callee;
2485   bool &IsTailCall = CLI.IsTailCall;
2486   CallingConv::ID CallConv = CLI.CallConv;
2487   bool IsVarArg = CLI.IsVarArg;
2488
2489   MachineFunction &MF = DAG.getMachineFunction();
2490   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2491   bool IsThisReturn = false;
2492
2493   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2494   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2495   bool IsSibCall = false;
2496
2497   if (IsTailCall) {
2498     // Check if it's really possible to do a tail call.
2499     IsTailCall = isEligibleForTailCallOptimization(
2500         Callee, CallConv, IsVarArg, IsStructRet,
2501         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2502     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2503       report_fatal_error("failed to perform tail call elimination on a call "
2504                          "site marked musttail");
2505
2506     // A sibling call is one where we're under the usual C ABI and not planning
2507     // to change that but can still do a tail call:
2508     if (!TailCallOpt && IsTailCall)
2509       IsSibCall = true;
2510
2511     if (IsTailCall)
2512       ++NumTailCalls;
2513   }
2514
2515   // Analyze operands of the call, assigning locations to each operand.
2516   SmallVector<CCValAssign, 16> ArgLocs;
2517   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2518                  *DAG.getContext());
2519
2520   if (IsVarArg) {
2521     // Handle fixed and variable vector arguments differently.
2522     // Variable vector arguments always go into memory.
2523     unsigned NumArgs = Outs.size();
2524
2525     for (unsigned i = 0; i != NumArgs; ++i) {
2526       MVT ArgVT = Outs[i].VT;
2527       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2528       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2529                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2530       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2531       assert(!Res && "Call operand has unhandled type");
2532       (void)Res;
2533     }
2534   } else {
2535     // At this point, Outs[].VT may already be promoted to i32. To correctly
2536     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2537     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2538     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2539     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2540     // LocVT.
2541     unsigned NumArgs = Outs.size();
2542     for (unsigned i = 0; i != NumArgs; ++i) {
2543       MVT ValVT = Outs[i].VT;
2544       // Get type of the original argument.
2545       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2546                                   /*AllowUnknown*/ true);
2547       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2548       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2549       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2550       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2551         ValVT = MVT::i8;
2552       else if (ActualMVT == MVT::i16)
2553         ValVT = MVT::i16;
2554
2555       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2556       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2557       assert(!Res && "Call operand has unhandled type");
2558       (void)Res;
2559     }
2560   }
2561
2562   // Get a count of how many bytes are to be pushed on the stack.
2563   unsigned NumBytes = CCInfo.getNextStackOffset();
2564
2565   if (IsSibCall) {
2566     // Since we're not changing the ABI to make this a tail call, the memory
2567     // operands are already available in the caller's incoming argument space.
2568     NumBytes = 0;
2569   }
2570
2571   // FPDiff is the byte offset of the call's argument area from the callee's.
2572   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2573   // by this amount for a tail call. In a sibling call it must be 0 because the
2574   // caller will deallocate the entire stack and the callee still expects its
2575   // arguments to begin at SP+0. Completely unused for non-tail calls.
2576   int FPDiff = 0;
2577
2578   if (IsTailCall && !IsSibCall) {
2579     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2580
2581     // Since callee will pop argument stack as a tail call, we must keep the
2582     // popped size 16-byte aligned.
2583     NumBytes = RoundUpToAlignment(NumBytes, 16);
2584
2585     // FPDiff will be negative if this tail call requires more space than we
2586     // would automatically have in our incoming argument space. Positive if we
2587     // can actually shrink the stack.
2588     FPDiff = NumReusableBytes - NumBytes;
2589
2590     // The stack pointer must be 16-byte aligned at all times it's used for a
2591     // memory operation, which in practice means at *all* times and in
2592     // particular across call boundaries. Therefore our own arguments started at
2593     // a 16-byte aligned SP and the delta applied for the tail call should
2594     // satisfy the same constraint.
2595     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2596   }
2597
2598   // Adjust the stack pointer for the new arguments...
2599   // These operations are automatically eliminated by the prolog/epilog pass
2600   if (!IsSibCall)
2601     Chain =
2602         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2603
2604   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2605
2606   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2607   SmallVector<SDValue, 8> MemOpChains;
2608
2609   // Walk the register/memloc assignments, inserting copies/loads.
2610   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2611        ++i, ++realArgIdx) {
2612     CCValAssign &VA = ArgLocs[i];
2613     SDValue Arg = OutVals[realArgIdx];
2614     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2615
2616     // Promote the value if needed.
2617     switch (VA.getLocInfo()) {
2618     default:
2619       llvm_unreachable("Unknown loc info!");
2620     case CCValAssign::Full:
2621       break;
2622     case CCValAssign::SExt:
2623       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2624       break;
2625     case CCValAssign::ZExt:
2626       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2627       break;
2628     case CCValAssign::AExt:
2629       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2630         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2631         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2632         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2633       }
2634       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2635       break;
2636     case CCValAssign::BCvt:
2637       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2638       break;
2639     case CCValAssign::FPExt:
2640       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2641       break;
2642     }
2643
2644     if (VA.isRegLoc()) {
2645       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2646         assert(VA.getLocVT() == MVT::i64 &&
2647                "unexpected calling convention register assignment");
2648         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2649                "unexpected use of 'returned'");
2650         IsThisReturn = true;
2651       }
2652       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2653     } else {
2654       assert(VA.isMemLoc());
2655
2656       SDValue DstAddr;
2657       MachinePointerInfo DstInfo;
2658
2659       // FIXME: This works on big-endian for composite byvals, which are the
2660       // common case. It should also work for fundamental types too.
2661       uint32_t BEAlign = 0;
2662       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2663                                         : VA.getValVT().getSizeInBits();
2664       OpSize = (OpSize + 7) / 8;
2665       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2666           !Flags.isInConsecutiveRegs()) {
2667         if (OpSize < 8)
2668           BEAlign = 8 - OpSize;
2669       }
2670       unsigned LocMemOffset = VA.getLocMemOffset();
2671       int32_t Offset = LocMemOffset + BEAlign;
2672       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2673       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2674
2675       if (IsTailCall) {
2676         Offset = Offset + FPDiff;
2677         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2678
2679         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2680         DstInfo = MachinePointerInfo::getFixedStack(FI);
2681
2682         // Make sure any stack arguments overlapping with where we're storing
2683         // are loaded before this eventual operation. Otherwise they'll be
2684         // clobbered.
2685         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2686       } else {
2687         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2688
2689         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2690         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2691       }
2692
2693       if (Outs[i].Flags.isByVal()) {
2694         SDValue SizeNode =
2695             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2696         SDValue Cpy = DAG.getMemcpy(
2697             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2698             /*isVol = */ false,
2699             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2700
2701         MemOpChains.push_back(Cpy);
2702       } else {
2703         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2704         // promoted to a legal register type i32, we should truncate Arg back to
2705         // i1/i8/i16.
2706         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2707             VA.getValVT() == MVT::i16)
2708           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2709
2710         SDValue Store =
2711             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2712         MemOpChains.push_back(Store);
2713       }
2714     }
2715   }
2716
2717   if (!MemOpChains.empty())
2718     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2719
2720   // Build a sequence of copy-to-reg nodes chained together with token chain
2721   // and flag operands which copy the outgoing args into the appropriate regs.
2722   SDValue InFlag;
2723   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2724     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2725                              RegsToPass[i].second, InFlag);
2726     InFlag = Chain.getValue(1);
2727   }
2728
2729   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2730   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2731   // node so that legalize doesn't hack it.
2732   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2733       Subtarget->isTargetMachO()) {
2734     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2735       const GlobalValue *GV = G->getGlobal();
2736       bool InternalLinkage = GV->hasInternalLinkage();
2737       if (InternalLinkage)
2738         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2739       else {
2740         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2741                                             AArch64II::MO_GOT);
2742         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2743       }
2744     } else if (ExternalSymbolSDNode *S =
2745                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2746       const char *Sym = S->getSymbol();
2747       Callee =
2748           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2749       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2750     }
2751   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2752     const GlobalValue *GV = G->getGlobal();
2753     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2754   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2755     const char *Sym = S->getSymbol();
2756     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2757   }
2758
2759   // We don't usually want to end the call-sequence here because we would tidy
2760   // the frame up *after* the call, however in the ABI-changing tail-call case
2761   // we've carefully laid out the parameters so that when sp is reset they'll be
2762   // in the correct location.
2763   if (IsTailCall && !IsSibCall) {
2764     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2765                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2766     InFlag = Chain.getValue(1);
2767   }
2768
2769   std::vector<SDValue> Ops;
2770   Ops.push_back(Chain);
2771   Ops.push_back(Callee);
2772
2773   if (IsTailCall) {
2774     // Each tail call may have to adjust the stack by a different amount, so
2775     // this information must travel along with the operation for eventual
2776     // consumption by emitEpilogue.
2777     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2778   }
2779
2780   // Add argument registers to the end of the list so that they are known live
2781   // into the call.
2782   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2783     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2784                                   RegsToPass[i].second.getValueType()));
2785
2786   // Add a register mask operand representing the call-preserved registers.
2787   const uint32_t *Mask;
2788   const TargetRegisterInfo *TRI =
2789       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2790   const AArch64RegisterInfo *ARI =
2791       static_cast<const AArch64RegisterInfo *>(TRI);
2792   if (IsThisReturn) {
2793     // For 'this' returns, use the X0-preserving mask if applicable
2794     Mask = ARI->getThisReturnPreservedMask(CallConv);
2795     if (!Mask) {
2796       IsThisReturn = false;
2797       Mask = ARI->getCallPreservedMask(CallConv);
2798     }
2799   } else
2800     Mask = ARI->getCallPreservedMask(CallConv);
2801
2802   assert(Mask && "Missing call preserved mask for calling convention");
2803   Ops.push_back(DAG.getRegisterMask(Mask));
2804
2805   if (InFlag.getNode())
2806     Ops.push_back(InFlag);
2807
2808   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2809
2810   // If we're doing a tall call, use a TC_RETURN here rather than an
2811   // actual call instruction.
2812   if (IsTailCall)
2813     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2814
2815   // Returns a chain and a flag for retval copy to use.
2816   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2817   InFlag = Chain.getValue(1);
2818
2819   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2820                                 ? RoundUpToAlignment(NumBytes, 16)
2821                                 : 0;
2822
2823   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2824                              DAG.getIntPtrConstant(CalleePopBytes, true),
2825                              InFlag, DL);
2826   if (!Ins.empty())
2827     InFlag = Chain.getValue(1);
2828
2829   // Handle result values, copying them out of physregs into vregs that we
2830   // return.
2831   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2832                          InVals, IsThisReturn,
2833                          IsThisReturn ? OutVals[0] : SDValue());
2834 }
2835
2836 bool AArch64TargetLowering::CanLowerReturn(
2837     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2838     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2839   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2840                           ? RetCC_AArch64_WebKit_JS
2841                           : RetCC_AArch64_AAPCS;
2842   SmallVector<CCValAssign, 16> RVLocs;
2843   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2844   return CCInfo.CheckReturn(Outs, RetCC);
2845 }
2846
2847 SDValue
2848 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2849                                    bool isVarArg,
2850                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2851                                    const SmallVectorImpl<SDValue> &OutVals,
2852                                    SDLoc DL, SelectionDAG &DAG) const {
2853   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2854                           ? RetCC_AArch64_WebKit_JS
2855                           : RetCC_AArch64_AAPCS;
2856   SmallVector<CCValAssign, 16> RVLocs;
2857   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2858                  *DAG.getContext());
2859   CCInfo.AnalyzeReturn(Outs, RetCC);
2860
2861   // Copy the result values into the output registers.
2862   SDValue Flag;
2863   SmallVector<SDValue, 4> RetOps(1, Chain);
2864   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2865        ++i, ++realRVLocIdx) {
2866     CCValAssign &VA = RVLocs[i];
2867     assert(VA.isRegLoc() && "Can only return in registers!");
2868     SDValue Arg = OutVals[realRVLocIdx];
2869
2870     switch (VA.getLocInfo()) {
2871     default:
2872       llvm_unreachable("Unknown loc info!");
2873     case CCValAssign::Full:
2874       if (Outs[i].ArgVT == MVT::i1) {
2875         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2876         // value. This is strictly redundant on Darwin (which uses "zeroext
2877         // i1"), but will be optimised out before ISel.
2878         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2879         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2880       }
2881       break;
2882     case CCValAssign::BCvt:
2883       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2884       break;
2885     }
2886
2887     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2888     Flag = Chain.getValue(1);
2889     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2890   }
2891
2892   RetOps[0] = Chain; // Update chain.
2893
2894   // Add the flag if we have it.
2895   if (Flag.getNode())
2896     RetOps.push_back(Flag);
2897
2898   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2899 }
2900
2901 //===----------------------------------------------------------------------===//
2902 //  Other Lowering Code
2903 //===----------------------------------------------------------------------===//
2904
2905 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2906                                                   SelectionDAG &DAG) const {
2907   EVT PtrVT = getPointerTy();
2908   SDLoc DL(Op);
2909   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2910   const GlobalValue *GV = GN->getGlobal();
2911   unsigned char OpFlags =
2912       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2913
2914   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2915          "unexpected offset in global node");
2916
2917   // This also catched the large code model case for Darwin.
2918   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2919     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2920     // FIXME: Once remat is capable of dealing with instructions with register
2921     // operands, expand this into two nodes instead of using a wrapper node.
2922     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2923   }
2924
2925   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2926     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2927            "use of MO_CONSTPOOL only supported on small model");
2928     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2929     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2930     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2931     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2932     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2933     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2934                                      MachinePointerInfo::getConstantPool(),
2935                                      /*isVolatile=*/ false,
2936                                      /*isNonTemporal=*/ true,
2937                                      /*isInvariant=*/ true, 8);
2938     if (GN->getOffset() != 0)
2939       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2940                          DAG.getConstant(GN->getOffset(), PtrVT));
2941     return GlobalAddr;
2942   }
2943
2944   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2945     const unsigned char MO_NC = AArch64II::MO_NC;
2946     return DAG.getNode(
2947         AArch64ISD::WrapperLarge, DL, PtrVT,
2948         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2949         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2950         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2951         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2952   } else {
2953     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2954     // the only correct model on Darwin.
2955     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2956                                             OpFlags | AArch64II::MO_PAGE);
2957     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2958     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2959
2960     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2961     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2962   }
2963 }
2964
2965 /// \brief Convert a TLS address reference into the correct sequence of loads
2966 /// and calls to compute the variable's address (for Darwin, currently) and
2967 /// return an SDValue containing the final node.
2968
2969 /// Darwin only has one TLS scheme which must be capable of dealing with the
2970 /// fully general situation, in the worst case. This means:
2971 ///     + "extern __thread" declaration.
2972 ///     + Defined in a possibly unknown dynamic library.
2973 ///
2974 /// The general system is that each __thread variable has a [3 x i64] descriptor
2975 /// which contains information used by the runtime to calculate the address. The
2976 /// only part of this the compiler needs to know about is the first xword, which
2977 /// contains a function pointer that must be called with the address of the
2978 /// entire descriptor in "x0".
2979 ///
2980 /// Since this descriptor may be in a different unit, in general even the
2981 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2982 /// is:
2983 ///     adrp x0, _var@TLVPPAGE
2984 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2985 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2986 ///                                      ; the function pointer
2987 ///     blr x1                           ; Uses descriptor address in x0
2988 ///     ; Address of _var is now in x0.
2989 ///
2990 /// If the address of _var's descriptor *is* known to the linker, then it can
2991 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2992 /// a slight efficiency gain.
2993 SDValue
2994 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2995                                                    SelectionDAG &DAG) const {
2996   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2997
2998   SDLoc DL(Op);
2999   MVT PtrVT = getPointerTy();
3000   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3001
3002   SDValue TLVPAddr =
3003       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3004   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3005
3006   // The first entry in the descriptor is a function pointer that we must call
3007   // to obtain the address of the variable.
3008   SDValue Chain = DAG.getEntryNode();
3009   SDValue FuncTLVGet =
3010       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3011                   false, true, true, 8);
3012   Chain = FuncTLVGet.getValue(1);
3013
3014   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3015   MFI->setAdjustsStack(true);
3016
3017   // TLS calls preserve all registers except those that absolutely must be
3018   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3019   // silly).
3020   const TargetRegisterInfo *TRI =
3021       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3022   const AArch64RegisterInfo *ARI =
3023       static_cast<const AArch64RegisterInfo *>(TRI);
3024   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3025
3026   // Finally, we can make the call. This is just a degenerate version of a
3027   // normal AArch64 call node: x0 takes the address of the descriptor, and
3028   // returns the address of the variable in this thread.
3029   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3030   Chain =
3031       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3032                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3033                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3034   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3035 }
3036
3037 /// When accessing thread-local variables under either the general-dynamic or
3038 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3039 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3040 /// is a function pointer to carry out the resolution. This function takes the
3041 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3042 /// other registers (except LR, NZCV) are preserved.
3043 ///
3044 /// Thus, the ideal call sequence on AArch64 is:
3045 ///
3046 ///     adrp x0, :tlsdesc:thread_var
3047 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3048 ///     add x0, x0, :tlsdesc_lo12:thread_var
3049 ///     .tlsdesccall thread_var
3050 ///     blr x8
3051 ///     (TPIDR_EL0 offset now in x0).
3052 ///
3053 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3054 /// relocation to help the linker relax this sequence if it turns out to be too
3055 /// conservative.
3056 ///
3057 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3058 /// is harmless.
3059 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3060                                                    SDValue DescAddr, SDLoc DL,
3061                                                    SelectionDAG &DAG) const {
3062   EVT PtrVT = getPointerTy();
3063
3064   // The function we need to call is simply the first entry in the GOT for this
3065   // descriptor, load it in preparation.
3066   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3067
3068   // TLS calls preserve all registers except those that absolutely must be
3069   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3070   // silly).
3071   const TargetRegisterInfo *TRI =
3072       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3073   const AArch64RegisterInfo *ARI =
3074       static_cast<const AArch64RegisterInfo *>(TRI);
3075   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3076
3077   // The function takes only one argument: the address of the descriptor itself
3078   // in X0.
3079   SDValue Glue, Chain;
3080   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3081   Glue = Chain.getValue(1);
3082
3083   // We're now ready to populate the argument list, as with a normal call:
3084   SmallVector<SDValue, 6> Ops;
3085   Ops.push_back(Chain);
3086   Ops.push_back(Func);
3087   Ops.push_back(SymAddr);
3088   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3089   Ops.push_back(DAG.getRegisterMask(Mask));
3090   Ops.push_back(Glue);
3091
3092   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3093   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3094   Glue = Chain.getValue(1);
3095
3096   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3097 }
3098
3099 SDValue
3100 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3101                                                 SelectionDAG &DAG) const {
3102   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3103   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3104          "ELF TLS only supported in small memory model");
3105   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3106
3107   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3108
3109   SDValue TPOff;
3110   EVT PtrVT = getPointerTy();
3111   SDLoc DL(Op);
3112   const GlobalValue *GV = GA->getGlobal();
3113
3114   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3115
3116   if (Model == TLSModel::LocalExec) {
3117     SDValue HiVar = DAG.getTargetGlobalAddress(
3118         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3119     SDValue LoVar = DAG.getTargetGlobalAddress(
3120         GV, DL, PtrVT, 0,
3121         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3122
3123     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3124                                        DAG.getTargetConstant(16, MVT::i32)),
3125                     0);
3126     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3127                                        DAG.getTargetConstant(0, MVT::i32)),
3128                     0);
3129   } else if (Model == TLSModel::InitialExec) {
3130     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3131     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3132   } else if (Model == TLSModel::LocalDynamic) {
3133     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3134     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3135     // the beginning of the module's TLS region, followed by a DTPREL offset
3136     // calculation.
3137
3138     // These accesses will need deduplicating if there's more than one.
3139     AArch64FunctionInfo *MFI =
3140         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3141     MFI->incNumLocalDynamicTLSAccesses();
3142
3143     // Accesses used in this sequence go via the TLS descriptor which lives in
3144     // the GOT. Prepare an address we can use to handle this.
3145     SDValue HiDesc = DAG.getTargetExternalSymbol(
3146         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3147     SDValue LoDesc = DAG.getTargetExternalSymbol(
3148         "_TLS_MODULE_BASE_", PtrVT,
3149         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3150
3151     // First argument to the descriptor call is the address of the descriptor
3152     // itself.
3153     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3154     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3155
3156     // The call needs a relocation too for linker relaxation. It doesn't make
3157     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3158     // the address.
3159     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3160                                                   AArch64II::MO_TLS);
3161
3162     // Now we can calculate the offset from TPIDR_EL0 to this module's
3163     // thread-local area.
3164     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3165
3166     // Now use :dtprel_whatever: operations to calculate this variable's offset
3167     // in its thread-storage area.
3168     SDValue HiVar = DAG.getTargetGlobalAddress(
3169         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3170     SDValue LoVar = DAG.getTargetGlobalAddress(
3171         GV, DL, MVT::i64, 0,
3172         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3173
3174     SDValue DTPOff =
3175         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3176                                    DAG.getTargetConstant(16, MVT::i32)),
3177                 0);
3178     DTPOff =
3179         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3180                                    DAG.getTargetConstant(0, MVT::i32)),
3181                 0);
3182
3183     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3184   } else if (Model == TLSModel::GeneralDynamic) {
3185     // Accesses used in this sequence go via the TLS descriptor which lives in
3186     // the GOT. Prepare an address we can use to handle this.
3187     SDValue HiDesc = DAG.getTargetGlobalAddress(
3188         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3189     SDValue LoDesc = DAG.getTargetGlobalAddress(
3190         GV, DL, PtrVT, 0,
3191         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3192
3193     // First argument to the descriptor call is the address of the descriptor
3194     // itself.
3195     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3196     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3197
3198     // The call needs a relocation too for linker relaxation. It doesn't make
3199     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3200     // the address.
3201     SDValue SymAddr =
3202         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3203
3204     // Finally we can make a call to calculate the offset from tpidr_el0.
3205     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3206   } else
3207     llvm_unreachable("Unsupported ELF TLS access model");
3208
3209   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3210 }
3211
3212 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3213                                                      SelectionDAG &DAG) const {
3214   if (Subtarget->isTargetDarwin())
3215     return LowerDarwinGlobalTLSAddress(Op, DAG);
3216   else if (Subtarget->isTargetELF())
3217     return LowerELFGlobalTLSAddress(Op, DAG);
3218
3219   llvm_unreachable("Unexpected platform trying to use TLS");
3220 }
3221 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3222   SDValue Chain = Op.getOperand(0);
3223   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3224   SDValue LHS = Op.getOperand(2);
3225   SDValue RHS = Op.getOperand(3);
3226   SDValue Dest = Op.getOperand(4);
3227   SDLoc dl(Op);
3228
3229   // Handle f128 first, since lowering it will result in comparing the return
3230   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3231   // is expecting to deal with.
3232   if (LHS.getValueType() == MVT::f128) {
3233     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3234
3235     // If softenSetCCOperands returned a scalar, we need to compare the result
3236     // against zero to select between true and false values.
3237     if (!RHS.getNode()) {
3238       RHS = DAG.getConstant(0, LHS.getValueType());
3239       CC = ISD::SETNE;
3240     }
3241   }
3242
3243   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3244   // instruction.
3245   unsigned Opc = LHS.getOpcode();
3246   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3247       cast<ConstantSDNode>(RHS)->isOne() &&
3248       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3249        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3250     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3251            "Unexpected condition code.");
3252     // Only lower legal XALUO ops.
3253     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3254       return SDValue();
3255
3256     // The actual operation with overflow check.
3257     AArch64CC::CondCode OFCC;
3258     SDValue Value, Overflow;
3259     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3260
3261     if (CC == ISD::SETNE)
3262       OFCC = getInvertedCondCode(OFCC);
3263     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3264
3265     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3266                        CCVal, Overflow);
3267   }
3268
3269   if (LHS.getValueType().isInteger()) {
3270     assert((LHS.getValueType() == RHS.getValueType()) &&
3271            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3272
3273     // If the RHS of the comparison is zero, we can potentially fold this
3274     // to a specialized branch.
3275     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3276     if (RHSC && RHSC->getZExtValue() == 0) {
3277       if (CC == ISD::SETEQ) {
3278         // See if we can use a TBZ to fold in an AND as well.
3279         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3280         // out of bounds, a late MI-layer pass rewrites branches.
3281         // 403.gcc is an example that hits this case.
3282         if (LHS.getOpcode() == ISD::AND &&
3283             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3284             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3285           SDValue Test = LHS.getOperand(0);
3286           uint64_t Mask = LHS.getConstantOperandVal(1);
3287           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3288                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3289         }
3290
3291         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3292       } else if (CC == ISD::SETNE) {
3293         // See if we can use a TBZ to fold in an AND as well.
3294         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3295         // out of bounds, a late MI-layer pass rewrites branches.
3296         // 403.gcc is an example that hits this case.
3297         if (LHS.getOpcode() == ISD::AND &&
3298             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3299             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3300           SDValue Test = LHS.getOperand(0);
3301           uint64_t Mask = LHS.getConstantOperandVal(1);
3302           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3303                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3304         }
3305
3306         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3307       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3308         // Don't combine AND since emitComparison converts the AND to an ANDS
3309         // (a.k.a. TST) and the test in the test bit and branch instruction
3310         // becomes redundant.  This would also increase register pressure.
3311         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3312         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3313                            DAG.getConstant(Mask, MVT::i64), Dest);
3314       }
3315     }
3316     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3317         LHS.getOpcode() != ISD::AND) {
3318       // Don't combine AND since emitComparison converts the AND to an ANDS
3319       // (a.k.a. TST) and the test in the test bit and branch instruction
3320       // becomes redundant.  This would also increase register pressure.
3321       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3322       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3323                          DAG.getConstant(Mask, MVT::i64), Dest);
3324     }
3325
3326     SDValue CCVal;
3327     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3328     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3329                        Cmp);
3330   }
3331
3332   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3333
3334   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3335   // clean.  Some of them require two branches to implement.
3336   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3337   AArch64CC::CondCode CC1, CC2;
3338   changeFPCCToAArch64CC(CC, CC1, CC2);
3339   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3340   SDValue BR1 =
3341       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3342   if (CC2 != AArch64CC::AL) {
3343     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3344     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3345                        Cmp);
3346   }
3347
3348   return BR1;
3349 }
3350
3351 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3352                                               SelectionDAG &DAG) const {
3353   EVT VT = Op.getValueType();
3354   SDLoc DL(Op);
3355
3356   SDValue In1 = Op.getOperand(0);
3357   SDValue In2 = Op.getOperand(1);
3358   EVT SrcVT = In2.getValueType();
3359   if (SrcVT != VT) {
3360     if (SrcVT == MVT::f32 && VT == MVT::f64)
3361       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3362     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3363       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3364     else
3365       // FIXME: Src type is different, bail out for now. Can VT really be a
3366       // vector type?
3367       return SDValue();
3368   }
3369
3370   EVT VecVT;
3371   EVT EltVT;
3372   SDValue EltMask, VecVal1, VecVal2;
3373   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3374     EltVT = MVT::i32;
3375     VecVT = MVT::v4i32;
3376     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3377
3378     if (!VT.isVector()) {
3379       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3380                                           DAG.getUNDEF(VecVT), In1);
3381       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3382                                           DAG.getUNDEF(VecVT), In2);
3383     } else {
3384       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3385       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3386     }
3387   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3388     EltVT = MVT::i64;
3389     VecVT = MVT::v2i64;
3390
3391     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3392     // immediate moves cannot materialize that in a single instruction for
3393     // 64-bit elements. Instead, materialize zero and then negate it.
3394     EltMask = DAG.getConstant(0, EltVT);
3395
3396     if (!VT.isVector()) {
3397       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3398                                           DAG.getUNDEF(VecVT), In1);
3399       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3400                                           DAG.getUNDEF(VecVT), In2);
3401     } else {
3402       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3403       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3404     }
3405   } else {
3406     llvm_unreachable("Invalid type for copysign!");
3407   }
3408
3409   std::vector<SDValue> BuildVectorOps;
3410   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3411     BuildVectorOps.push_back(EltMask);
3412
3413   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3414
3415   // If we couldn't materialize the mask above, then the mask vector will be
3416   // the zero vector, and we need to negate it here.
3417   if (VT == MVT::f64 || VT == MVT::v2f64) {
3418     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3419     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3420     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3421   }
3422
3423   SDValue Sel =
3424       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3425
3426   if (VT == MVT::f32)
3427     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3428   else if (VT == MVT::f64)
3429     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3430   else
3431     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3432 }
3433
3434 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3435   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3436           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3437     return SDValue();
3438
3439   if (!Subtarget->hasNEON())
3440     return SDValue();
3441
3442   // While there is no integer popcount instruction, it can
3443   // be more efficiently lowered to the following sequence that uses
3444   // AdvSIMD registers/instructions as long as the copies to/from
3445   // the AdvSIMD registers are cheap.
3446   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3447   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3448   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3449   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3450   SDValue Val = Op.getOperand(0);
3451   SDLoc DL(Op);
3452   EVT VT = Op.getValueType();
3453   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3454
3455   SDValue VecVal;
3456   if (VT == MVT::i32) {
3457     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3458     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3459                                        VecVal);
3460   } else {
3461     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3462   }
3463
3464   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3465   SDValue UaddLV = DAG.getNode(
3466       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3467       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3468
3469   if (VT == MVT::i64)
3470     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3471   return UaddLV;
3472 }
3473
3474 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3475
3476   if (Op.getValueType().isVector())
3477     return LowerVSETCC(Op, DAG);
3478
3479   SDValue LHS = Op.getOperand(0);
3480   SDValue RHS = Op.getOperand(1);
3481   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3482   SDLoc dl(Op);
3483
3484   // We chose ZeroOrOneBooleanContents, so use zero and one.
3485   EVT VT = Op.getValueType();
3486   SDValue TVal = DAG.getConstant(1, VT);
3487   SDValue FVal = DAG.getConstant(0, VT);
3488
3489   // Handle f128 first, since one possible outcome is a normal integer
3490   // comparison which gets picked up by the next if statement.
3491   if (LHS.getValueType() == MVT::f128) {
3492     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3493
3494     // If softenSetCCOperands returned a scalar, use it.
3495     if (!RHS.getNode()) {
3496       assert(LHS.getValueType() == Op.getValueType() &&
3497              "Unexpected setcc expansion!");
3498       return LHS;
3499     }
3500   }
3501
3502   if (LHS.getValueType().isInteger()) {
3503     SDValue CCVal;
3504     SDValue Cmp =
3505         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3506
3507     // Note that we inverted the condition above, so we reverse the order of
3508     // the true and false operands here.  This will allow the setcc to be
3509     // matched to a single CSINC instruction.
3510     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3511   }
3512
3513   // Now we know we're dealing with FP values.
3514   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3515
3516   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3517   // and do the comparison.
3518   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3519
3520   AArch64CC::CondCode CC1, CC2;
3521   changeFPCCToAArch64CC(CC, CC1, CC2);
3522   if (CC2 == AArch64CC::AL) {
3523     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3524     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3525
3526     // Note that we inverted the condition above, so we reverse the order of
3527     // the true and false operands here.  This will allow the setcc to be
3528     // matched to a single CSINC instruction.
3529     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3530   } else {
3531     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3532     // totally clean.  Some of them require two CSELs to implement.  As is in
3533     // this case, we emit the first CSEL and then emit a second using the output
3534     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3535
3536     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3537     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3538     SDValue CS1 =
3539         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3540
3541     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3542     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3543   }
3544 }
3545
3546 /// A SELECT_CC operation is really some kind of max or min if both values being
3547 /// compared are, in some sense, equal to the results in either case. However,
3548 /// it is permissible to compare f32 values and produce directly extended f64
3549 /// values.
3550 ///
3551 /// Extending the comparison operands would also be allowed, but is less likely
3552 /// to happen in practice since their use is right here. Note that truncate
3553 /// operations would *not* be semantically equivalent.
3554 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3555   if (Cmp == Result)
3556     return true;
3557
3558   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3559   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3560   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3561       Result.getValueType() == MVT::f64) {
3562     bool Lossy;
3563     APFloat CmpVal = CCmp->getValueAPF();
3564     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3565     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3566   }
3567
3568   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3569 }
3570
3571 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3572                                            SelectionDAG &DAG) const {
3573   SDValue CC = Op->getOperand(0);
3574   SDValue TVal = Op->getOperand(1);
3575   SDValue FVal = Op->getOperand(2);
3576   SDLoc DL(Op);
3577
3578   unsigned Opc = CC.getOpcode();
3579   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3580   // instruction.
3581   if (CC.getResNo() == 1 &&
3582       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3583        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3584     // Only lower legal XALUO ops.
3585     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3586       return SDValue();
3587
3588     AArch64CC::CondCode OFCC;
3589     SDValue Value, Overflow;
3590     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3591     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3592
3593     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3594                        CCVal, Overflow);
3595   }
3596
3597   if (CC.getOpcode() == ISD::SETCC)
3598     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3599                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3600   else
3601     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3602                            FVal, ISD::SETNE);
3603 }
3604
3605 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3606                                               SelectionDAG &DAG) const {
3607   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3608   SDValue LHS = Op.getOperand(0);
3609   SDValue RHS = Op.getOperand(1);
3610   SDValue TVal = Op.getOperand(2);
3611   SDValue FVal = Op.getOperand(3);
3612   SDLoc dl(Op);
3613
3614   // Handle f128 first, because it will result in a comparison of some RTLIB
3615   // call result against zero.
3616   if (LHS.getValueType() == MVT::f128) {
3617     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3618
3619     // If softenSetCCOperands returned a scalar, we need to compare the result
3620     // against zero to select between true and false values.
3621     if (!RHS.getNode()) {
3622       RHS = DAG.getConstant(0, LHS.getValueType());
3623       CC = ISD::SETNE;
3624     }
3625   }
3626
3627   // Handle integers first.
3628   if (LHS.getValueType().isInteger()) {
3629     assert((LHS.getValueType() == RHS.getValueType()) &&
3630            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3631
3632     unsigned Opcode = AArch64ISD::CSEL;
3633
3634     // If both the TVal and the FVal are constants, see if we can swap them in
3635     // order to for a CSINV or CSINC out of them.
3636     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3637     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3638
3639     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3640       std::swap(TVal, FVal);
3641       std::swap(CTVal, CFVal);
3642       CC = ISD::getSetCCInverse(CC, true);
3643     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3644       std::swap(TVal, FVal);
3645       std::swap(CTVal, CFVal);
3646       CC = ISD::getSetCCInverse(CC, true);
3647     } else if (TVal.getOpcode() == ISD::XOR) {
3648       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3649       // with a CSINV rather than a CSEL.
3650       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3651
3652       if (CVal && CVal->isAllOnesValue()) {
3653         std::swap(TVal, FVal);
3654         std::swap(CTVal, CFVal);
3655         CC = ISD::getSetCCInverse(CC, true);
3656       }
3657     } else if (TVal.getOpcode() == ISD::SUB) {
3658       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3659       // that we can match with a CSNEG rather than a CSEL.
3660       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3661
3662       if (CVal && CVal->isNullValue()) {
3663         std::swap(TVal, FVal);
3664         std::swap(CTVal, CFVal);
3665         CC = ISD::getSetCCInverse(CC, true);
3666       }
3667     } else if (CTVal && CFVal) {
3668       const int64_t TrueVal = CTVal->getSExtValue();
3669       const int64_t FalseVal = CFVal->getSExtValue();
3670       bool Swap = false;
3671
3672       // If both TVal and FVal are constants, see if FVal is the
3673       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3674       // instead of a CSEL in that case.
3675       if (TrueVal == ~FalseVal) {
3676         Opcode = AArch64ISD::CSINV;
3677       } else if (TrueVal == -FalseVal) {
3678         Opcode = AArch64ISD::CSNEG;
3679       } else if (TVal.getValueType() == MVT::i32) {
3680         // If our operands are only 32-bit wide, make sure we use 32-bit
3681         // arithmetic for the check whether we can use CSINC. This ensures that
3682         // the addition in the check will wrap around properly in case there is
3683         // an overflow (which would not be the case if we do the check with
3684         // 64-bit arithmetic).
3685         const uint32_t TrueVal32 = CTVal->getZExtValue();
3686         const uint32_t FalseVal32 = CFVal->getZExtValue();
3687
3688         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3689           Opcode = AArch64ISD::CSINC;
3690
3691           if (TrueVal32 > FalseVal32) {
3692             Swap = true;
3693           }
3694         }
3695         // 64-bit check whether we can use CSINC.
3696       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3697         Opcode = AArch64ISD::CSINC;
3698
3699         if (TrueVal > FalseVal) {
3700           Swap = true;
3701         }
3702       }
3703
3704       // Swap TVal and FVal if necessary.
3705       if (Swap) {
3706         std::swap(TVal, FVal);
3707         std::swap(CTVal, CFVal);
3708         CC = ISD::getSetCCInverse(CC, true);
3709       }
3710
3711       if (Opcode != AArch64ISD::CSEL) {
3712         // Drop FVal since we can get its value by simply inverting/negating
3713         // TVal.
3714         FVal = TVal;
3715       }
3716     }
3717
3718     SDValue CCVal;
3719     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3720
3721     EVT VT = Op.getValueType();
3722     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3723   }
3724
3725   // Now we know we're dealing with FP values.
3726   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3727   assert(LHS.getValueType() == RHS.getValueType());
3728   EVT VT = Op.getValueType();
3729
3730   // Try to match this select into a max/min operation, which have dedicated
3731   // opcode in the instruction set.
3732   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3733   // in no-NaNs mode.
3734   if (getTargetMachine().Options.NoNaNsFPMath) {
3735     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3736     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3737         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3738       CC = ISD::getSetCCSwappedOperands(CC);
3739       std::swap(MinMaxLHS, MinMaxRHS);
3740     }
3741
3742     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3743         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3744       switch (CC) {
3745       default:
3746         break;
3747       case ISD::SETGT:
3748       case ISD::SETGE:
3749       case ISD::SETUGT:
3750       case ISD::SETUGE:
3751       case ISD::SETOGT:
3752       case ISD::SETOGE:
3753         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3754         break;
3755       case ISD::SETLT:
3756       case ISD::SETLE:
3757       case ISD::SETULT:
3758       case ISD::SETULE:
3759       case ISD::SETOLT:
3760       case ISD::SETOLE:
3761         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3762         break;
3763       }
3764     }
3765   }
3766
3767   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3768   // and do the comparison.
3769   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3770
3771   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3772   // clean.  Some of them require two CSELs to implement.
3773   AArch64CC::CondCode CC1, CC2;
3774   changeFPCCToAArch64CC(CC, CC1, CC2);
3775   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3776   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3777
3778   // If we need a second CSEL, emit it, using the output of the first as the
3779   // RHS.  We're effectively OR'ing the two CC's together.
3780   if (CC2 != AArch64CC::AL) {
3781     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3782     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3783   }
3784
3785   // Otherwise, return the output of the first CSEL.
3786   return CS1;
3787 }
3788
3789 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3790                                               SelectionDAG &DAG) const {
3791   // Jump table entries as PC relative offsets. No additional tweaking
3792   // is necessary here. Just get the address of the jump table.
3793   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3794   EVT PtrVT = getPointerTy();
3795   SDLoc DL(Op);
3796
3797   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3798       !Subtarget->isTargetMachO()) {
3799     const unsigned char MO_NC = AArch64II::MO_NC;
3800     return DAG.getNode(
3801         AArch64ISD::WrapperLarge, DL, PtrVT,
3802         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3803         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3804         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3805         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3806                                AArch64II::MO_G0 | MO_NC));
3807   }
3808
3809   SDValue Hi =
3810       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3811   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3812                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3813   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3814   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3815 }
3816
3817 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3818                                                  SelectionDAG &DAG) const {
3819   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3820   EVT PtrVT = getPointerTy();
3821   SDLoc DL(Op);
3822
3823   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3824     // Use the GOT for the large code model on iOS.
3825     if (Subtarget->isTargetMachO()) {
3826       SDValue GotAddr = DAG.getTargetConstantPool(
3827           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3828           AArch64II::MO_GOT);
3829       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3830     }
3831
3832     const unsigned char MO_NC = AArch64II::MO_NC;
3833     return DAG.getNode(
3834         AArch64ISD::WrapperLarge, DL, PtrVT,
3835         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3836                                   CP->getOffset(), AArch64II::MO_G3),
3837         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3838                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3839         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3840                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3841         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3842                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3843   } else {
3844     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3845     // ELF, the only valid one on Darwin.
3846     SDValue Hi =
3847         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3848                                   CP->getOffset(), AArch64II::MO_PAGE);
3849     SDValue Lo = DAG.getTargetConstantPool(
3850         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3851         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3852
3853     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3854     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3855   }
3856 }
3857
3858 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3859                                                SelectionDAG &DAG) const {
3860   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3861   EVT PtrVT = getPointerTy();
3862   SDLoc DL(Op);
3863   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3864       !Subtarget->isTargetMachO()) {
3865     const unsigned char MO_NC = AArch64II::MO_NC;
3866     return DAG.getNode(
3867         AArch64ISD::WrapperLarge, DL, PtrVT,
3868         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3869         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3870         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3871         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3872   } else {
3873     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3874     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3875                                                              AArch64II::MO_NC);
3876     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3877     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3878   }
3879 }
3880
3881 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3882                                                  SelectionDAG &DAG) const {
3883   AArch64FunctionInfo *FuncInfo =
3884       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3885
3886   SDLoc DL(Op);
3887   SDValue FR =
3888       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3889   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3890   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3891                       MachinePointerInfo(SV), false, false, 0);
3892 }
3893
3894 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3895                                                 SelectionDAG &DAG) const {
3896   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3897   // Standard, section B.3.
3898   MachineFunction &MF = DAG.getMachineFunction();
3899   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3900   SDLoc DL(Op);
3901
3902   SDValue Chain = Op.getOperand(0);
3903   SDValue VAList = Op.getOperand(1);
3904   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3905   SmallVector<SDValue, 4> MemOps;
3906
3907   // void *__stack at offset 0
3908   SDValue Stack =
3909       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3910   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3911                                 MachinePointerInfo(SV), false, false, 8));
3912
3913   // void *__gr_top at offset 8
3914   int GPRSize = FuncInfo->getVarArgsGPRSize();
3915   if (GPRSize > 0) {
3916     SDValue GRTop, GRTopAddr;
3917
3918     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3919                             DAG.getConstant(8, getPointerTy()));
3920
3921     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3922     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3923                         DAG.getConstant(GPRSize, getPointerTy()));
3924
3925     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3926                                   MachinePointerInfo(SV, 8), false, false, 8));
3927   }
3928
3929   // void *__vr_top at offset 16
3930   int FPRSize = FuncInfo->getVarArgsFPRSize();
3931   if (FPRSize > 0) {
3932     SDValue VRTop, VRTopAddr;
3933     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3934                             DAG.getConstant(16, getPointerTy()));
3935
3936     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3937     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3938                         DAG.getConstant(FPRSize, getPointerTy()));
3939
3940     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3941                                   MachinePointerInfo(SV, 16), false, false, 8));
3942   }
3943
3944   // int __gr_offs at offset 24
3945   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3946                                    DAG.getConstant(24, getPointerTy()));
3947   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3948                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3949                                 false, 4));
3950
3951   // int __vr_offs at offset 28
3952   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3953                                    DAG.getConstant(28, getPointerTy()));
3954   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3955                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3956                                 false, 4));
3957
3958   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3959 }
3960
3961 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3962                                             SelectionDAG &DAG) const {
3963   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3964                                      : LowerAAPCS_VASTART(Op, DAG);
3965 }
3966
3967 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3968                                            SelectionDAG &DAG) const {
3969   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3970   // pointer.
3971   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3972   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3973   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3974
3975   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3976                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3977                        8, false, false, MachinePointerInfo(DestSV),
3978                        MachinePointerInfo(SrcSV));
3979 }
3980
3981 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3982   assert(Subtarget->isTargetDarwin() &&
3983          "automatic va_arg instruction only works on Darwin");
3984
3985   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3986   EVT VT = Op.getValueType();
3987   SDLoc DL(Op);
3988   SDValue Chain = Op.getOperand(0);
3989   SDValue Addr = Op.getOperand(1);
3990   unsigned Align = Op.getConstantOperandVal(3);
3991
3992   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3993                                MachinePointerInfo(V), false, false, false, 0);
3994   Chain = VAList.getValue(1);
3995
3996   if (Align > 8) {
3997     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3998     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3999                          DAG.getConstant(Align - 1, getPointerTy()));
4000     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4001                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4002   }
4003
4004   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4005   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4006
4007   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4008   // up to 64 bits.  At the very least, we have to increase the striding of the
4009   // vaargs list to match this, and for FP values we need to introduce
4010   // FP_ROUND nodes as well.
4011   if (VT.isInteger() && !VT.isVector())
4012     ArgSize = 8;
4013   bool NeedFPTrunc = false;
4014   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4015     ArgSize = 8;
4016     NeedFPTrunc = true;
4017   }
4018
4019   // Increment the pointer, VAList, to the next vaarg
4020   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4021                                DAG.getConstant(ArgSize, getPointerTy()));
4022   // Store the incremented VAList to the legalized pointer
4023   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4024                                  false, false, 0);
4025
4026   // Load the actual argument out of the pointer VAList
4027   if (NeedFPTrunc) {
4028     // Load the value as an f64.
4029     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4030                                  MachinePointerInfo(), false, false, false, 0);
4031     // Round the value down to an f32.
4032     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4033                                    DAG.getIntPtrConstant(1));
4034     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4035     // Merge the rounded value with the chain output of the load.
4036     return DAG.getMergeValues(Ops, DL);
4037   }
4038
4039   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4040                      false, false, 0);
4041 }
4042
4043 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4044                                               SelectionDAG &DAG) const {
4045   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4046   MFI->setFrameAddressIsTaken(true);
4047
4048   EVT VT = Op.getValueType();
4049   SDLoc DL(Op);
4050   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4051   SDValue FrameAddr =
4052       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4053   while (Depth--)
4054     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4055                             MachinePointerInfo(), false, false, false, 0);
4056   return FrameAddr;
4057 }
4058
4059 // FIXME? Maybe this could be a TableGen attribute on some registers and
4060 // this table could be generated automatically from RegInfo.
4061 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4062                                                   EVT VT) const {
4063   unsigned Reg = StringSwitch<unsigned>(RegName)
4064                        .Case("sp", AArch64::SP)
4065                        .Default(0);
4066   if (Reg)
4067     return Reg;
4068   report_fatal_error("Invalid register name global variable");
4069 }
4070
4071 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4072                                                SelectionDAG &DAG) const {
4073   MachineFunction &MF = DAG.getMachineFunction();
4074   MachineFrameInfo *MFI = MF.getFrameInfo();
4075   MFI->setReturnAddressIsTaken(true);
4076
4077   EVT VT = Op.getValueType();
4078   SDLoc DL(Op);
4079   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4080   if (Depth) {
4081     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4082     SDValue Offset = DAG.getConstant(8, getPointerTy());
4083     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4084                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4085                        MachinePointerInfo(), false, false, false, 0);
4086   }
4087
4088   // Return LR, which contains the return address. Mark it an implicit live-in.
4089   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4090   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4091 }
4092
4093 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4094 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4095 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4096                                                     SelectionDAG &DAG) const {
4097   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4098   EVT VT = Op.getValueType();
4099   unsigned VTBits = VT.getSizeInBits();
4100   SDLoc dl(Op);
4101   SDValue ShOpLo = Op.getOperand(0);
4102   SDValue ShOpHi = Op.getOperand(1);
4103   SDValue ShAmt = Op.getOperand(2);
4104   SDValue ARMcc;
4105   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4106
4107   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4108
4109   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4110                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4111   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4112   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4113                                    DAG.getConstant(VTBits, MVT::i64));
4114   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4115
4116   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4117                                ISD::SETGE, dl, DAG);
4118   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4119
4120   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4121   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4122   SDValue Lo =
4123       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4124
4125   // AArch64 shifts larger than the register width are wrapped rather than
4126   // clamped, so we can't just emit "hi >> x".
4127   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4128   SDValue TrueValHi = Opc == ISD::SRA
4129                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4130                                         DAG.getConstant(VTBits - 1, MVT::i64))
4131                           : DAG.getConstant(0, VT);
4132   SDValue Hi =
4133       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4134
4135   SDValue Ops[2] = { Lo, Hi };
4136   return DAG.getMergeValues(Ops, dl);
4137 }
4138
4139 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4140 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4141 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4142                                                  SelectionDAG &DAG) const {
4143   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4144   EVT VT = Op.getValueType();
4145   unsigned VTBits = VT.getSizeInBits();
4146   SDLoc dl(Op);
4147   SDValue ShOpLo = Op.getOperand(0);
4148   SDValue ShOpHi = Op.getOperand(1);
4149   SDValue ShAmt = Op.getOperand(2);
4150   SDValue ARMcc;
4151
4152   assert(Op.getOpcode() == ISD::SHL_PARTS);
4153   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4154                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4155   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4156   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4157                                    DAG.getConstant(VTBits, MVT::i64));
4158   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4159   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4160
4161   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4162
4163   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4164                                ISD::SETGE, dl, DAG);
4165   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4166   SDValue Hi =
4167       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4168
4169   // AArch64 shifts of larger than register sizes are wrapped rather than
4170   // clamped, so we can't just emit "lo << a" if a is too big.
4171   SDValue TrueValLo = DAG.getConstant(0, VT);
4172   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4173   SDValue Lo =
4174       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4175
4176   SDValue Ops[2] = { Lo, Hi };
4177   return DAG.getMergeValues(Ops, dl);
4178 }
4179
4180 bool AArch64TargetLowering::isOffsetFoldingLegal(
4181     const GlobalAddressSDNode *GA) const {
4182   // The AArch64 target doesn't support folding offsets into global addresses.
4183   return false;
4184 }
4185
4186 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4187   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4188   // FIXME: We should be able to handle f128 as well with a clever lowering.
4189   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4190     return true;
4191
4192   if (VT == MVT::f64)
4193     return AArch64_AM::getFP64Imm(Imm) != -1;
4194   else if (VT == MVT::f32)
4195     return AArch64_AM::getFP32Imm(Imm) != -1;
4196   return false;
4197 }
4198
4199 //===----------------------------------------------------------------------===//
4200 //                          AArch64 Optimization Hooks
4201 //===----------------------------------------------------------------------===//
4202
4203 //===----------------------------------------------------------------------===//
4204 //                          AArch64 Inline Assembly Support
4205 //===----------------------------------------------------------------------===//
4206
4207 // Table of Constraints
4208 // TODO: This is the current set of constraints supported by ARM for the
4209 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4210 //
4211 // r - A general register
4212 // w - An FP/SIMD register of some size in the range v0-v31
4213 // x - An FP/SIMD register of some size in the range v0-v15
4214 // I - Constant that can be used with an ADD instruction
4215 // J - Constant that can be used with a SUB instruction
4216 // K - Constant that can be used with a 32-bit logical instruction
4217 // L - Constant that can be used with a 64-bit logical instruction
4218 // M - Constant that can be used as a 32-bit MOV immediate
4219 // N - Constant that can be used as a 64-bit MOV immediate
4220 // Q - A memory reference with base register and no offset
4221 // S - A symbolic address
4222 // Y - Floating point constant zero
4223 // Z - Integer constant zero
4224 //
4225 //   Note that general register operands will be output using their 64-bit x
4226 // register name, whatever the size of the variable, unless the asm operand
4227 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4228 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4229 // %q modifier.
4230
4231 /// getConstraintType - Given a constraint letter, return the type of
4232 /// constraint it is for this target.
4233 AArch64TargetLowering::ConstraintType
4234 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4235   if (Constraint.size() == 1) {
4236     switch (Constraint[0]) {
4237     default:
4238       break;
4239     case 'z':
4240       return C_Other;
4241     case 'x':
4242     case 'w':
4243       return C_RegisterClass;
4244     // An address with a single base register. Due to the way we
4245     // currently handle addresses it is the same as 'r'.
4246     case 'Q':
4247       return C_Memory;
4248     }
4249   }
4250   return TargetLowering::getConstraintType(Constraint);
4251 }
4252
4253 /// Examine constraint type and operand type and determine a weight value.
4254 /// This object must already have been set up with the operand type
4255 /// and the current alternative constraint selected.
4256 TargetLowering::ConstraintWeight
4257 AArch64TargetLowering::getSingleConstraintMatchWeight(
4258     AsmOperandInfo &info, const char *constraint) const {
4259   ConstraintWeight weight = CW_Invalid;
4260   Value *CallOperandVal = info.CallOperandVal;
4261   // If we don't have a value, we can't do a match,
4262   // but allow it at the lowest weight.
4263   if (!CallOperandVal)
4264     return CW_Default;
4265   Type *type = CallOperandVal->getType();
4266   // Look at the constraint type.
4267   switch (*constraint) {
4268   default:
4269     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4270     break;
4271   case 'x':
4272   case 'w':
4273     if (type->isFloatingPointTy() || type->isVectorTy())
4274       weight = CW_Register;
4275     break;
4276   case 'z':
4277     weight = CW_Constant;
4278     break;
4279   }
4280   return weight;
4281 }
4282
4283 std::pair<unsigned, const TargetRegisterClass *>
4284 AArch64TargetLowering::getRegForInlineAsmConstraint(
4285     const std::string &Constraint, MVT VT) const {
4286   if (Constraint.size() == 1) {
4287     switch (Constraint[0]) {
4288     case 'r':
4289       if (VT.getSizeInBits() == 64)
4290         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4291       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4292     case 'w':
4293       if (VT == MVT::f32)
4294         return std::make_pair(0U, &AArch64::FPR32RegClass);
4295       if (VT.getSizeInBits() == 64)
4296         return std::make_pair(0U, &AArch64::FPR64RegClass);
4297       if (VT.getSizeInBits() == 128)
4298         return std::make_pair(0U, &AArch64::FPR128RegClass);
4299       break;
4300     // The instructions that this constraint is designed for can
4301     // only take 128-bit registers so just use that regclass.
4302     case 'x':
4303       if (VT.getSizeInBits() == 128)
4304         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4305       break;
4306     }
4307   }
4308   if (StringRef("{cc}").equals_lower(Constraint))
4309     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4310
4311   // Use the default implementation in TargetLowering to convert the register
4312   // constraint into a member of a register class.
4313   std::pair<unsigned, const TargetRegisterClass *> Res;
4314   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4315
4316   // Not found as a standard register?
4317   if (!Res.second) {
4318     unsigned Size = Constraint.size();
4319     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4320         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4321       const std::string Reg =
4322           std::string(&Constraint[2], &Constraint[Size - 1]);
4323       int RegNo = atoi(Reg.c_str());
4324       if (RegNo >= 0 && RegNo <= 31) {
4325         // v0 - v31 are aliases of q0 - q31.
4326         // By default we'll emit v0-v31 for this unless there's a modifier where
4327         // we'll emit the correct register as well.
4328         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4329         Res.second = &AArch64::FPR128RegClass;
4330       }
4331     }
4332   }
4333
4334   return Res;
4335 }
4336
4337 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4338 /// vector.  If it is invalid, don't add anything to Ops.
4339 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4340     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4341     SelectionDAG &DAG) const {
4342   SDValue Result;
4343
4344   // Currently only support length 1 constraints.
4345   if (Constraint.length() != 1)
4346     return;
4347
4348   char ConstraintLetter = Constraint[0];
4349   switch (ConstraintLetter) {
4350   default:
4351     break;
4352
4353   // This set of constraints deal with valid constants for various instructions.
4354   // Validate and return a target constant for them if we can.
4355   case 'z': {
4356     // 'z' maps to xzr or wzr so it needs an input of 0.
4357     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4358     if (!C || C->getZExtValue() != 0)
4359       return;
4360
4361     if (Op.getValueType() == MVT::i64)
4362       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4363     else
4364       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4365     break;
4366   }
4367
4368   case 'I':
4369   case 'J':
4370   case 'K':
4371   case 'L':
4372   case 'M':
4373   case 'N':
4374     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4375     if (!C)
4376       return;
4377
4378     // Grab the value and do some validation.
4379     uint64_t CVal = C->getZExtValue();
4380     switch (ConstraintLetter) {
4381     // The I constraint applies only to simple ADD or SUB immediate operands:
4382     // i.e. 0 to 4095 with optional shift by 12
4383     // The J constraint applies only to ADD or SUB immediates that would be
4384     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4385     // instruction [or vice versa], in other words -1 to -4095 with optional
4386     // left shift by 12.
4387     case 'I':
4388       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4389         break;
4390       return;
4391     case 'J': {
4392       uint64_t NVal = -C->getSExtValue();
4393       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4394         CVal = C->getSExtValue();
4395         break;
4396       }
4397       return;
4398     }
4399     // The K and L constraints apply *only* to logical immediates, including
4400     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4401     // been removed and MOV should be used). So these constraints have to
4402     // distinguish between bit patterns that are valid 32-bit or 64-bit
4403     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4404     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4405     // versa.
4406     case 'K':
4407       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4408         break;
4409       return;
4410     case 'L':
4411       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4412         break;
4413       return;
4414     // The M and N constraints are a superset of K and L respectively, for use
4415     // with the MOV (immediate) alias. As well as the logical immediates they
4416     // also match 32 or 64-bit immediates that can be loaded either using a
4417     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4418     // (M) or 64-bit 0x1234000000000000 (N) etc.
4419     // As a note some of this code is liberally stolen from the asm parser.
4420     case 'M': {
4421       if (!isUInt<32>(CVal))
4422         return;
4423       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4424         break;
4425       if ((CVal & 0xFFFF) == CVal)
4426         break;
4427       if ((CVal & 0xFFFF0000ULL) == CVal)
4428         break;
4429       uint64_t NCVal = ~(uint32_t)CVal;
4430       if ((NCVal & 0xFFFFULL) == NCVal)
4431         break;
4432       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4433         break;
4434       return;
4435     }
4436     case 'N': {
4437       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4438         break;
4439       if ((CVal & 0xFFFFULL) == CVal)
4440         break;
4441       if ((CVal & 0xFFFF0000ULL) == CVal)
4442         break;
4443       if ((CVal & 0xFFFF00000000ULL) == CVal)
4444         break;
4445       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4446         break;
4447       uint64_t NCVal = ~CVal;
4448       if ((NCVal & 0xFFFFULL) == NCVal)
4449         break;
4450       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4451         break;
4452       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4453         break;
4454       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4455         break;
4456       return;
4457     }
4458     default:
4459       return;
4460     }
4461
4462     // All assembler immediates are 64-bit integers.
4463     Result = DAG.getTargetConstant(CVal, MVT::i64);
4464     break;
4465   }
4466
4467   if (Result.getNode()) {
4468     Ops.push_back(Result);
4469     return;
4470   }
4471
4472   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4473 }
4474
4475 //===----------------------------------------------------------------------===//
4476 //                     AArch64 Advanced SIMD Support
4477 //===----------------------------------------------------------------------===//
4478
4479 /// WidenVector - Given a value in the V64 register class, produce the
4480 /// equivalent value in the V128 register class.
4481 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4482   EVT VT = V64Reg.getValueType();
4483   unsigned NarrowSize = VT.getVectorNumElements();
4484   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4485   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4486   SDLoc DL(V64Reg);
4487
4488   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4489                      V64Reg, DAG.getConstant(0, MVT::i32));
4490 }
4491
4492 /// getExtFactor - Determine the adjustment factor for the position when
4493 /// generating an "extract from vector registers" instruction.
4494 static unsigned getExtFactor(SDValue &V) {
4495   EVT EltType = V.getValueType().getVectorElementType();
4496   return EltType.getSizeInBits() / 8;
4497 }
4498
4499 /// NarrowVector - Given a value in the V128 register class, produce the
4500 /// equivalent value in the V64 register class.
4501 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4502   EVT VT = V128Reg.getValueType();
4503   unsigned WideSize = VT.getVectorNumElements();
4504   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4505   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4506   SDLoc DL(V128Reg);
4507
4508   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4509 }
4510
4511 // Gather data to see if the operation can be modelled as a
4512 // shuffle in combination with VEXTs.
4513 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4514                                                   SelectionDAG &DAG) const {
4515   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4516   SDLoc dl(Op);
4517   EVT VT = Op.getValueType();
4518   unsigned NumElts = VT.getVectorNumElements();
4519
4520   struct ShuffleSourceInfo {
4521     SDValue Vec;
4522     unsigned MinElt;
4523     unsigned MaxElt;
4524
4525     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4526     // be compatible with the shuffle we intend to construct. As a result
4527     // ShuffleVec will be some sliding window into the original Vec.
4528     SDValue ShuffleVec;
4529
4530     // Code should guarantee that element i in Vec starts at element "WindowBase
4531     // + i * WindowScale in ShuffleVec".
4532     int WindowBase;
4533     int WindowScale;
4534
4535     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4536     ShuffleSourceInfo(SDValue Vec)
4537         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4538           WindowScale(1) {}
4539   };
4540
4541   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4542   // node.
4543   SmallVector<ShuffleSourceInfo, 2> Sources;
4544   for (unsigned i = 0; i < NumElts; ++i) {
4545     SDValue V = Op.getOperand(i);
4546     if (V.getOpcode() == ISD::UNDEF)
4547       continue;
4548     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4549       // A shuffle can only come from building a vector from various
4550       // elements of other vectors.
4551       return SDValue();
4552     }
4553
4554     // Add this element source to the list if it's not already there.
4555     SDValue SourceVec = V.getOperand(0);
4556     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4557     if (Source == Sources.end())
4558       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4559
4560     // Update the minimum and maximum lane number seen.
4561     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4562     Source->MinElt = std::min(Source->MinElt, EltNo);
4563     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4564   }
4565
4566   // Currently only do something sane when at most two source vectors
4567   // are involved.
4568   if (Sources.size() > 2)
4569     return SDValue();
4570
4571   // Find out the smallest element size among result and two sources, and use
4572   // it as element size to build the shuffle_vector.
4573   EVT SmallestEltTy = VT.getVectorElementType();
4574   for (auto &Source : Sources) {
4575     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4576     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4577       SmallestEltTy = SrcEltTy;
4578     }
4579   }
4580   unsigned ResMultiplier =
4581       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4582   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4583   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4584
4585   // If the source vector is too wide or too narrow, we may nevertheless be able
4586   // to construct a compatible shuffle either by concatenating it with UNDEF or
4587   // extracting a suitable range of elements.
4588   for (auto &Src : Sources) {
4589     EVT SrcVT = Src.ShuffleVec.getValueType();
4590
4591     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4592       continue;
4593
4594     // This stage of the search produces a source with the same element type as
4595     // the original, but with a total width matching the BUILD_VECTOR output.
4596     EVT EltVT = SrcVT.getVectorElementType();
4597     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4598     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4599
4600     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4601       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4602       // We can pad out the smaller vector for free, so if it's part of a
4603       // shuffle...
4604       Src.ShuffleVec =
4605           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4606                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4607       continue;
4608     }
4609
4610     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4611
4612     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4613       // Span too large for a VEXT to cope
4614       return SDValue();
4615     }
4616
4617     if (Src.MinElt >= NumSrcElts) {
4618       // The extraction can just take the second half
4619       Src.ShuffleVec =
4620           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4621                       DAG.getIntPtrConstant(NumSrcElts));
4622       Src.WindowBase = -NumSrcElts;
4623     } else if (Src.MaxElt < NumSrcElts) {
4624       // The extraction can just take the first half
4625       Src.ShuffleVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4626                                    Src.ShuffleVec, DAG.getIntPtrConstant(0));
4627     } else {
4628       // An actual VEXT is needed
4629       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4630                                      Src.ShuffleVec, DAG.getIntPtrConstant(0));
4631       SDValue VEXTSrc2 =
4632           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4633                       DAG.getIntPtrConstant(NumSrcElts));
4634       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4635
4636       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4637                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4638       Src.WindowBase = -Src.MinElt;
4639     }
4640   }
4641
4642   // Another possible incompatibility occurs from the vector element types. We
4643   // can fix this by bitcasting the source vectors to the same type we intend
4644   // for the shuffle.
4645   for (auto &Src : Sources) {
4646     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4647     if (SrcEltTy == SmallestEltTy)
4648       continue;
4649     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4650     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4651     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4652     Src.WindowBase *= Src.WindowScale;
4653   }
4654
4655   // Final sanity check before we try to actually produce a shuffle.
4656   DEBUG(
4657     for (auto Src : Sources)
4658       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4659   );
4660
4661   // The stars all align, our next step is to produce the mask for the shuffle.
4662   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4663   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4664   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4665     SDValue Entry = Op.getOperand(i);
4666     if (Entry.getOpcode() == ISD::UNDEF)
4667       continue;
4668
4669     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4670     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4671
4672     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4673     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4674     // segment.
4675     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4676     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4677                                VT.getVectorElementType().getSizeInBits());
4678     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4679
4680     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4681     // starting at the appropriate offset.
4682     int *LaneMask = &Mask[i * ResMultiplier];
4683
4684     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4685     ExtractBase += NumElts * (Src - Sources.begin());
4686     for (int j = 0; j < LanesDefined; ++j)
4687       LaneMask[j] = ExtractBase + j;
4688   }
4689
4690   // Final check before we try to produce nonsense...
4691   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4692     return SDValue();
4693
4694   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4695   for (unsigned i = 0; i < Sources.size(); ++i)
4696     ShuffleOps[i] = Sources[i].ShuffleVec;
4697
4698   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4699                                          ShuffleOps[1], &Mask[0]);
4700   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4701 }
4702
4703 // check if an EXT instruction can handle the shuffle mask when the
4704 // vector sources of the shuffle are the same.
4705 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4706   unsigned NumElts = VT.getVectorNumElements();
4707
4708   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4709   if (M[0] < 0)
4710     return false;
4711
4712   Imm = M[0];
4713
4714   // If this is a VEXT shuffle, the immediate value is the index of the first
4715   // element.  The other shuffle indices must be the successive elements after
4716   // the first one.
4717   unsigned ExpectedElt = Imm;
4718   for (unsigned i = 1; i < NumElts; ++i) {
4719     // Increment the expected index.  If it wraps around, just follow it
4720     // back to index zero and keep going.
4721     ++ExpectedElt;
4722     if (ExpectedElt == NumElts)
4723       ExpectedElt = 0;
4724
4725     if (M[i] < 0)
4726       continue; // ignore UNDEF indices
4727     if (ExpectedElt != static_cast<unsigned>(M[i]))
4728       return false;
4729   }
4730
4731   return true;
4732 }
4733
4734 // check if an EXT instruction can handle the shuffle mask when the
4735 // vector sources of the shuffle are different.
4736 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4737                       unsigned &Imm) {
4738   // Look for the first non-undef element.
4739   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4740       [](int Elt) {return Elt >= 0;});
4741
4742   // Benefit form APInt to handle overflow when calculating expected element.
4743   unsigned NumElts = VT.getVectorNumElements();
4744   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4745   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4746   // The following shuffle indices must be the successive elements after the
4747   // first real element.
4748   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4749       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4750   if (FirstWrongElt != M.end())
4751     return false;
4752
4753   // The index of an EXT is the first element if it is not UNDEF.
4754   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4755   // value of the first element.  E.g.
4756   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4757   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4758   // ExpectedElt is the last mask index plus 1.
4759   Imm = ExpectedElt.getZExtValue();
4760
4761   // There are two difference cases requiring to reverse input vectors.
4762   // For example, for vector <4 x i32> we have the following cases,
4763   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4764   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4765   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4766   // to reverse two input vectors.
4767   if (Imm < NumElts)
4768     ReverseEXT = true;
4769   else
4770     Imm -= NumElts;
4771
4772   return true;
4773 }
4774
4775 /// isREVMask - Check if a vector shuffle corresponds to a REV
4776 /// instruction with the specified blocksize.  (The order of the elements
4777 /// within each block of the vector is reversed.)
4778 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4779   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4780          "Only possible block sizes for REV are: 16, 32, 64");
4781
4782   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4783   if (EltSz == 64)
4784     return false;
4785
4786   unsigned NumElts = VT.getVectorNumElements();
4787   unsigned BlockElts = M[0] + 1;
4788   // If the first shuffle index is UNDEF, be optimistic.
4789   if (M[0] < 0)
4790     BlockElts = BlockSize / EltSz;
4791
4792   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4793     return false;
4794
4795   for (unsigned i = 0; i < NumElts; ++i) {
4796     if (M[i] < 0)
4797       continue; // ignore UNDEF indices
4798     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4799       return false;
4800   }
4801
4802   return true;
4803 }
4804
4805 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4806   unsigned NumElts = VT.getVectorNumElements();
4807   WhichResult = (M[0] == 0 ? 0 : 1);
4808   unsigned Idx = WhichResult * NumElts / 2;
4809   for (unsigned i = 0; i != NumElts; i += 2) {
4810     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4811         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4812       return false;
4813     Idx += 1;
4814   }
4815
4816   return true;
4817 }
4818
4819 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4820   unsigned NumElts = VT.getVectorNumElements();
4821   WhichResult = (M[0] == 0 ? 0 : 1);
4822   for (unsigned i = 0; i != NumElts; ++i) {
4823     if (M[i] < 0)
4824       continue; // ignore UNDEF indices
4825     if ((unsigned)M[i] != 2 * i + WhichResult)
4826       return false;
4827   }
4828
4829   return true;
4830 }
4831
4832 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4833   unsigned NumElts = VT.getVectorNumElements();
4834   WhichResult = (M[0] == 0 ? 0 : 1);
4835   for (unsigned i = 0; i < NumElts; i += 2) {
4836     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4837         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4838       return false;
4839   }
4840   return true;
4841 }
4842
4843 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4844 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4845 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4846 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4847   unsigned NumElts = VT.getVectorNumElements();
4848   WhichResult = (M[0] == 0 ? 0 : 1);
4849   unsigned Idx = WhichResult * NumElts / 2;
4850   for (unsigned i = 0; i != NumElts; i += 2) {
4851     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4852         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4853       return false;
4854     Idx += 1;
4855   }
4856
4857   return true;
4858 }
4859
4860 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4861 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4862 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4863 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4864   unsigned Half = VT.getVectorNumElements() / 2;
4865   WhichResult = (M[0] == 0 ? 0 : 1);
4866   for (unsigned j = 0; j != 2; ++j) {
4867     unsigned Idx = WhichResult;
4868     for (unsigned i = 0; i != Half; ++i) {
4869       int MIdx = M[i + j * Half];
4870       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4871         return false;
4872       Idx += 2;
4873     }
4874   }
4875
4876   return true;
4877 }
4878
4879 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4880 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4881 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4882 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4883   unsigned NumElts = VT.getVectorNumElements();
4884   WhichResult = (M[0] == 0 ? 0 : 1);
4885   for (unsigned i = 0; i < NumElts; i += 2) {
4886     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4887         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4888       return false;
4889   }
4890   return true;
4891 }
4892
4893 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4894                       bool &DstIsLeft, int &Anomaly) {
4895   if (M.size() != static_cast<size_t>(NumInputElements))
4896     return false;
4897
4898   int NumLHSMatch = 0, NumRHSMatch = 0;
4899   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4900
4901   for (int i = 0; i < NumInputElements; ++i) {
4902     if (M[i] == -1) {
4903       ++NumLHSMatch;
4904       ++NumRHSMatch;
4905       continue;
4906     }
4907
4908     if (M[i] == i)
4909       ++NumLHSMatch;
4910     else
4911       LastLHSMismatch = i;
4912
4913     if (M[i] == i + NumInputElements)
4914       ++NumRHSMatch;
4915     else
4916       LastRHSMismatch = i;
4917   }
4918
4919   if (NumLHSMatch == NumInputElements - 1) {
4920     DstIsLeft = true;
4921     Anomaly = LastLHSMismatch;
4922     return true;
4923   } else if (NumRHSMatch == NumInputElements - 1) {
4924     DstIsLeft = false;
4925     Anomaly = LastRHSMismatch;
4926     return true;
4927   }
4928
4929   return false;
4930 }
4931
4932 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4933   if (VT.getSizeInBits() != 128)
4934     return false;
4935
4936   unsigned NumElts = VT.getVectorNumElements();
4937
4938   for (int I = 0, E = NumElts / 2; I != E; I++) {
4939     if (Mask[I] != I)
4940       return false;
4941   }
4942
4943   int Offset = NumElts / 2;
4944   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4945     if (Mask[I] != I + SplitLHS * Offset)
4946       return false;
4947   }
4948
4949   return true;
4950 }
4951
4952 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4953   SDLoc DL(Op);
4954   EVT VT = Op.getValueType();
4955   SDValue V0 = Op.getOperand(0);
4956   SDValue V1 = Op.getOperand(1);
4957   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4958
4959   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4960       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4961     return SDValue();
4962
4963   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4964
4965   if (!isConcatMask(Mask, VT, SplitV0))
4966     return SDValue();
4967
4968   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4969                                 VT.getVectorNumElements() / 2);
4970   if (SplitV0) {
4971     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4972                      DAG.getConstant(0, MVT::i64));
4973   }
4974   if (V1.getValueType().getSizeInBits() == 128) {
4975     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4976                      DAG.getConstant(0, MVT::i64));
4977   }
4978   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4979 }
4980
4981 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4982 /// the specified operations to build the shuffle.
4983 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4984                                       SDValue RHS, SelectionDAG &DAG,
4985                                       SDLoc dl) {
4986   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4987   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4988   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4989
4990   enum {
4991     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4992     OP_VREV,
4993     OP_VDUP0,
4994     OP_VDUP1,
4995     OP_VDUP2,
4996     OP_VDUP3,
4997     OP_VEXT1,
4998     OP_VEXT2,
4999     OP_VEXT3,
5000     OP_VUZPL, // VUZP, left result
5001     OP_VUZPR, // VUZP, right result
5002     OP_VZIPL, // VZIP, left result
5003     OP_VZIPR, // VZIP, right result
5004     OP_VTRNL, // VTRN, left result
5005     OP_VTRNR  // VTRN, right result
5006   };
5007
5008   if (OpNum == OP_COPY) {
5009     if (LHSID == (1 * 9 + 2) * 9 + 3)
5010       return LHS;
5011     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5012     return RHS;
5013   }
5014
5015   SDValue OpLHS, OpRHS;
5016   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5017   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5018   EVT VT = OpLHS.getValueType();
5019
5020   switch (OpNum) {
5021   default:
5022     llvm_unreachable("Unknown shuffle opcode!");
5023   case OP_VREV:
5024     // VREV divides the vector in half and swaps within the half.
5025     if (VT.getVectorElementType() == MVT::i32 ||
5026         VT.getVectorElementType() == MVT::f32)
5027       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5028     // vrev <4 x i16> -> REV32
5029     if (VT.getVectorElementType() == MVT::i16 ||
5030         VT.getVectorElementType() == MVT::f16)
5031       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5032     // vrev <4 x i8> -> REV16
5033     assert(VT.getVectorElementType() == MVT::i8);
5034     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5035   case OP_VDUP0:
5036   case OP_VDUP1:
5037   case OP_VDUP2:
5038   case OP_VDUP3: {
5039     EVT EltTy = VT.getVectorElementType();
5040     unsigned Opcode;
5041     if (EltTy == MVT::i8)
5042       Opcode = AArch64ISD::DUPLANE8;
5043     else if (EltTy == MVT::i16)
5044       Opcode = AArch64ISD::DUPLANE16;
5045     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5046       Opcode = AArch64ISD::DUPLANE32;
5047     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5048       Opcode = AArch64ISD::DUPLANE64;
5049     else
5050       llvm_unreachable("Invalid vector element type?");
5051
5052     if (VT.getSizeInBits() == 64)
5053       OpLHS = WidenVector(OpLHS, DAG);
5054     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5055     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5056   }
5057   case OP_VEXT1:
5058   case OP_VEXT2:
5059   case OP_VEXT3: {
5060     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5061     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5062                        DAG.getConstant(Imm, MVT::i32));
5063   }
5064   case OP_VUZPL:
5065     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5066                        OpRHS);
5067   case OP_VUZPR:
5068     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5069                        OpRHS);
5070   case OP_VZIPL:
5071     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5072                        OpRHS);
5073   case OP_VZIPR:
5074     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   case OP_VTRNL:
5077     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VTRNR:
5080     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   }
5083 }
5084
5085 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5086                            SelectionDAG &DAG) {
5087   // Check to see if we can use the TBL instruction.
5088   SDValue V1 = Op.getOperand(0);
5089   SDValue V2 = Op.getOperand(1);
5090   SDLoc DL(Op);
5091
5092   EVT EltVT = Op.getValueType().getVectorElementType();
5093   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5094
5095   SmallVector<SDValue, 8> TBLMask;
5096   for (int Val : ShuffleMask) {
5097     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5098       unsigned Offset = Byte + Val * BytesPerElt;
5099       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5100     }
5101   }
5102
5103   MVT IndexVT = MVT::v8i8;
5104   unsigned IndexLen = 8;
5105   if (Op.getValueType().getSizeInBits() == 128) {
5106     IndexVT = MVT::v16i8;
5107     IndexLen = 16;
5108   }
5109
5110   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5111   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5112
5113   SDValue Shuffle;
5114   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5115     if (IndexLen == 8)
5116       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5117     Shuffle = DAG.getNode(
5118         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5119         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5120         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5121                     makeArrayRef(TBLMask.data(), IndexLen)));
5122   } else {
5123     if (IndexLen == 8) {
5124       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5125       Shuffle = DAG.getNode(
5126           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5127           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5128           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5129                       makeArrayRef(TBLMask.data(), IndexLen)));
5130     } else {
5131       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5132       // cannot currently represent the register constraints on the input
5133       // table registers.
5134       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5135       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5136       //                               &TBLMask[0], IndexLen));
5137       Shuffle = DAG.getNode(
5138           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5139           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5140           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5141                       makeArrayRef(TBLMask.data(), IndexLen)));
5142     }
5143   }
5144   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5145 }
5146
5147 static unsigned getDUPLANEOp(EVT EltType) {
5148   if (EltType == MVT::i8)
5149     return AArch64ISD::DUPLANE8;
5150   if (EltType == MVT::i16 || EltType == MVT::f16)
5151     return AArch64ISD::DUPLANE16;
5152   if (EltType == MVT::i32 || EltType == MVT::f32)
5153     return AArch64ISD::DUPLANE32;
5154   if (EltType == MVT::i64 || EltType == MVT::f64)
5155     return AArch64ISD::DUPLANE64;
5156
5157   llvm_unreachable("Invalid vector element type?");
5158 }
5159
5160 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5161                                                    SelectionDAG &DAG) const {
5162   SDLoc dl(Op);
5163   EVT VT = Op.getValueType();
5164
5165   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5166
5167   // Convert shuffles that are directly supported on NEON to target-specific
5168   // DAG nodes, instead of keeping them as shuffles and matching them again
5169   // during code selection.  This is more efficient and avoids the possibility
5170   // of inconsistencies between legalization and selection.
5171   ArrayRef<int> ShuffleMask = SVN->getMask();
5172
5173   SDValue V1 = Op.getOperand(0);
5174   SDValue V2 = Op.getOperand(1);
5175
5176   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5177                                        V1.getValueType().getSimpleVT())) {
5178     int Lane = SVN->getSplatIndex();
5179     // If this is undef splat, generate it via "just" vdup, if possible.
5180     if (Lane == -1)
5181       Lane = 0;
5182
5183     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5184       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5185                          V1.getOperand(0));
5186     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5187     // constant. If so, we can just reference the lane's definition directly.
5188     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5189         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5190       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5191
5192     // Otherwise, duplicate from the lane of the input vector.
5193     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5194
5195     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5196     // to make a vector of the same size as this SHUFFLE. We can ignore the
5197     // extract entirely, and canonicalise the concat using WidenVector.
5198     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5199       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5200       V1 = V1.getOperand(0);
5201     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5202       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5203       Lane -= Idx * VT.getVectorNumElements() / 2;
5204       V1 = WidenVector(V1.getOperand(Idx), DAG);
5205     } else if (VT.getSizeInBits() == 64)
5206       V1 = WidenVector(V1, DAG);
5207
5208     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5209   }
5210
5211   if (isREVMask(ShuffleMask, VT, 64))
5212     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5213   if (isREVMask(ShuffleMask, VT, 32))
5214     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5215   if (isREVMask(ShuffleMask, VT, 16))
5216     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5217
5218   bool ReverseEXT = false;
5219   unsigned Imm;
5220   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5221     if (ReverseEXT)
5222       std::swap(V1, V2);
5223     Imm *= getExtFactor(V1);
5224     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5225                        DAG.getConstant(Imm, MVT::i32));
5226   } else if (V2->getOpcode() == ISD::UNDEF &&
5227              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5228     Imm *= getExtFactor(V1);
5229     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5230                        DAG.getConstant(Imm, MVT::i32));
5231   }
5232
5233   unsigned WhichResult;
5234   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5235     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5236     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5237   }
5238   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5239     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5240     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5241   }
5242   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5243     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5244     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5245   }
5246
5247   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5248     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5249     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5250   }
5251   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5252     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5253     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5254   }
5255   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5256     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5257     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5258   }
5259
5260   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5261   if (Concat.getNode())
5262     return Concat;
5263
5264   bool DstIsLeft;
5265   int Anomaly;
5266   int NumInputElements = V1.getValueType().getVectorNumElements();
5267   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5268     SDValue DstVec = DstIsLeft ? V1 : V2;
5269     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5270
5271     SDValue SrcVec = V1;
5272     int SrcLane = ShuffleMask[Anomaly];
5273     if (SrcLane >= NumInputElements) {
5274       SrcVec = V2;
5275       SrcLane -= VT.getVectorNumElements();
5276     }
5277     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5278
5279     EVT ScalarVT = VT.getVectorElementType();
5280
5281     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5282       ScalarVT = MVT::i32;
5283
5284     return DAG.getNode(
5285         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5286         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5287         DstLaneV);
5288   }
5289
5290   // If the shuffle is not directly supported and it has 4 elements, use
5291   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5292   unsigned NumElts = VT.getVectorNumElements();
5293   if (NumElts == 4) {
5294     unsigned PFIndexes[4];
5295     for (unsigned i = 0; i != 4; ++i) {
5296       if (ShuffleMask[i] < 0)
5297         PFIndexes[i] = 8;
5298       else
5299         PFIndexes[i] = ShuffleMask[i];
5300     }
5301
5302     // Compute the index in the perfect shuffle table.
5303     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5304                             PFIndexes[2] * 9 + PFIndexes[3];
5305     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5306     unsigned Cost = (PFEntry >> 30);
5307
5308     if (Cost <= 4)
5309       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5310   }
5311
5312   return GenerateTBL(Op, ShuffleMask, DAG);
5313 }
5314
5315 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5316                                APInt &UndefBits) {
5317   EVT VT = BVN->getValueType(0);
5318   APInt SplatBits, SplatUndef;
5319   unsigned SplatBitSize;
5320   bool HasAnyUndefs;
5321   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5322     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5323
5324     for (unsigned i = 0; i < NumSplats; ++i) {
5325       CnstBits <<= SplatBitSize;
5326       UndefBits <<= SplatBitSize;
5327       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5328       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5329     }
5330
5331     return true;
5332   }
5333
5334   return false;
5335 }
5336
5337 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5338                                               SelectionDAG &DAG) const {
5339   BuildVectorSDNode *BVN =
5340       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5341   SDValue LHS = Op.getOperand(0);
5342   SDLoc dl(Op);
5343   EVT VT = Op.getValueType();
5344
5345   if (!BVN)
5346     return Op;
5347
5348   APInt CnstBits(VT.getSizeInBits(), 0);
5349   APInt UndefBits(VT.getSizeInBits(), 0);
5350   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5351     // We only have BIC vector immediate instruction, which is and-not.
5352     CnstBits = ~CnstBits;
5353
5354     // We make use of a little bit of goto ickiness in order to avoid having to
5355     // duplicate the immediate matching logic for the undef toggled case.
5356     bool SecondTry = false;
5357   AttemptModImm:
5358
5359     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5360       CnstBits = CnstBits.zextOrTrunc(64);
5361       uint64_t CnstVal = CnstBits.getZExtValue();
5362
5363       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5364         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5365         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5366         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5367                                   DAG.getConstant(CnstVal, MVT::i32),
5368                                   DAG.getConstant(0, MVT::i32));
5369         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5370       }
5371
5372       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5373         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5374         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5375         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5376                                   DAG.getConstant(CnstVal, MVT::i32),
5377                                   DAG.getConstant(8, MVT::i32));
5378         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5379       }
5380
5381       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5382         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5383         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5384         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5385                                   DAG.getConstant(CnstVal, MVT::i32),
5386                                   DAG.getConstant(16, MVT::i32));
5387         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5388       }
5389
5390       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5391         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5392         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5393         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5394                                   DAG.getConstant(CnstVal, MVT::i32),
5395                                   DAG.getConstant(24, MVT::i32));
5396         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5397       }
5398
5399       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5400         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5401         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5402         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5403                                   DAG.getConstant(CnstVal, MVT::i32),
5404                                   DAG.getConstant(0, MVT::i32));
5405         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5406       }
5407
5408       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5409         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5410         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5411         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5412                                   DAG.getConstant(CnstVal, MVT::i32),
5413                                   DAG.getConstant(8, MVT::i32));
5414         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5415       }
5416     }
5417
5418     if (SecondTry)
5419       goto FailedModImm;
5420     SecondTry = true;
5421     CnstBits = ~UndefBits;
5422     goto AttemptModImm;
5423   }
5424
5425 // We can always fall back to a non-immediate AND.
5426 FailedModImm:
5427   return Op;
5428 }
5429
5430 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5431 // consists of only the same constant int value, returned in reference arg
5432 // ConstVal
5433 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5434                                      uint64_t &ConstVal) {
5435   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5436   if (!Bvec)
5437     return false;
5438   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5439   if (!FirstElt)
5440     return false;
5441   EVT VT = Bvec->getValueType(0);
5442   unsigned NumElts = VT.getVectorNumElements();
5443   for (unsigned i = 1; i < NumElts; ++i)
5444     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5445       return false;
5446   ConstVal = FirstElt->getZExtValue();
5447   return true;
5448 }
5449
5450 static unsigned getIntrinsicID(const SDNode *N) {
5451   unsigned Opcode = N->getOpcode();
5452   switch (Opcode) {
5453   default:
5454     return Intrinsic::not_intrinsic;
5455   case ISD::INTRINSIC_WO_CHAIN: {
5456     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5457     if (IID < Intrinsic::num_intrinsics)
5458       return IID;
5459     return Intrinsic::not_intrinsic;
5460   }
5461   }
5462 }
5463
5464 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5465 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5466 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5467 // Also, logical shift right -> sri, with the same structure.
5468 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5469   EVT VT = N->getValueType(0);
5470
5471   if (!VT.isVector())
5472     return SDValue();
5473
5474   SDLoc DL(N);
5475
5476   // Is the first op an AND?
5477   const SDValue And = N->getOperand(0);
5478   if (And.getOpcode() != ISD::AND)
5479     return SDValue();
5480
5481   // Is the second op an shl or lshr?
5482   SDValue Shift = N->getOperand(1);
5483   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5484   // or AArch64ISD::VLSHR vector, #shift
5485   unsigned ShiftOpc = Shift.getOpcode();
5486   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5487     return SDValue();
5488   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5489
5490   // Is the shift amount constant?
5491   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5492   if (!C2node)
5493     return SDValue();
5494
5495   // Is the and mask vector all constant?
5496   uint64_t C1;
5497   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5498     return SDValue();
5499
5500   // Is C1 == ~C2, taking into account how much one can shift elements of a
5501   // particular size?
5502   uint64_t C2 = C2node->getZExtValue();
5503   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5504   if (C2 > ElemSizeInBits)
5505     return SDValue();
5506   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5507   if ((C1 & ElemMask) != (~C2 & ElemMask))
5508     return SDValue();
5509
5510   SDValue X = And.getOperand(0);
5511   SDValue Y = Shift.getOperand(0);
5512
5513   unsigned Intrin =
5514       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5515   SDValue ResultSLI =
5516       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5517                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5518
5519   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5520   DEBUG(N->dump(&DAG));
5521   DEBUG(dbgs() << "into: \n");
5522   DEBUG(ResultSLI->dump(&DAG));
5523
5524   ++NumShiftInserts;
5525   return ResultSLI;
5526 }
5527
5528 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5529                                              SelectionDAG &DAG) const {
5530   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5531   if (EnableAArch64SlrGeneration) {
5532     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5533     if (Res.getNode())
5534       return Res;
5535   }
5536
5537   BuildVectorSDNode *BVN =
5538       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5539   SDValue LHS = Op.getOperand(1);
5540   SDLoc dl(Op);
5541   EVT VT = Op.getValueType();
5542
5543   // OR commutes, so try swapping the operands.
5544   if (!BVN) {
5545     LHS = Op.getOperand(0);
5546     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5547   }
5548   if (!BVN)
5549     return Op;
5550
5551   APInt CnstBits(VT.getSizeInBits(), 0);
5552   APInt UndefBits(VT.getSizeInBits(), 0);
5553   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5554     // We make use of a little bit of goto ickiness in order to avoid having to
5555     // duplicate the immediate matching logic for the undef toggled case.
5556     bool SecondTry = false;
5557   AttemptModImm:
5558
5559     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5560       CnstBits = CnstBits.zextOrTrunc(64);
5561       uint64_t CnstVal = CnstBits.getZExtValue();
5562
5563       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5564         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5565         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5566         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5567                                   DAG.getConstant(CnstVal, MVT::i32),
5568                                   DAG.getConstant(0, MVT::i32));
5569         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5570       }
5571
5572       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5573         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5574         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5575         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5576                                   DAG.getConstant(CnstVal, MVT::i32),
5577                                   DAG.getConstant(8, MVT::i32));
5578         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5579       }
5580
5581       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5582         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5583         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5584         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5585                                   DAG.getConstant(CnstVal, MVT::i32),
5586                                   DAG.getConstant(16, MVT::i32));
5587         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5588       }
5589
5590       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5591         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5592         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5593         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5594                                   DAG.getConstant(CnstVal, MVT::i32),
5595                                   DAG.getConstant(24, MVT::i32));
5596         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5597       }
5598
5599       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5600         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5601         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5602         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5603                                   DAG.getConstant(CnstVal, MVT::i32),
5604                                   DAG.getConstant(0, MVT::i32));
5605         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5606       }
5607
5608       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5609         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5610         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5611         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5612                                   DAG.getConstant(CnstVal, MVT::i32),
5613                                   DAG.getConstant(8, MVT::i32));
5614         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5615       }
5616     }
5617
5618     if (SecondTry)
5619       goto FailedModImm;
5620     SecondTry = true;
5621     CnstBits = UndefBits;
5622     goto AttemptModImm;
5623   }
5624
5625 // We can always fall back to a non-immediate OR.
5626 FailedModImm:
5627   return Op;
5628 }
5629
5630 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5631 // be truncated to fit element width.
5632 static SDValue NormalizeBuildVector(SDValue Op,
5633                                     SelectionDAG &DAG) {
5634   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5635   SDLoc dl(Op);
5636   EVT VT = Op.getValueType();
5637   EVT EltTy= VT.getVectorElementType();
5638
5639   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5640     return Op;
5641
5642   SmallVector<SDValue, 16> Ops;
5643   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5644     SDValue Lane = Op.getOperand(I);
5645     if (Lane.getOpcode() == ISD::Constant) {
5646       APInt LowBits(EltTy.getSizeInBits(),
5647                     cast<ConstantSDNode>(Lane)->getZExtValue());
5648       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5649     }
5650     Ops.push_back(Lane);
5651   }
5652   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5653 }
5654
5655 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5656                                                  SelectionDAG &DAG) const {
5657   SDLoc dl(Op);
5658   EVT VT = Op.getValueType();
5659   Op = NormalizeBuildVector(Op, DAG);
5660   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5661
5662   APInt CnstBits(VT.getSizeInBits(), 0);
5663   APInt UndefBits(VT.getSizeInBits(), 0);
5664   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5665     // We make use of a little bit of goto ickiness in order to avoid having to
5666     // duplicate the immediate matching logic for the undef toggled case.
5667     bool SecondTry = false;
5668   AttemptModImm:
5669
5670     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5671       CnstBits = CnstBits.zextOrTrunc(64);
5672       uint64_t CnstVal = CnstBits.getZExtValue();
5673
5674       // Certain magic vector constants (used to express things like NOT
5675       // and NEG) are passed through unmodified.  This allows codegen patterns
5676       // for these operations to match.  Special-purpose patterns will lower
5677       // these immediates to MOVIs if it proves necessary.
5678       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5679         return Op;
5680
5681       // The many faces of MOVI...
5682       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5683         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5684         if (VT.getSizeInBits() == 128) {
5685           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5686                                     DAG.getConstant(CnstVal, MVT::i32));
5687           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5688         }
5689
5690         // Support the V64 version via subregister insertion.
5691         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5692                                   DAG.getConstant(CnstVal, MVT::i32));
5693         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5694       }
5695
5696       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5697         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5698         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5699         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5700                                   DAG.getConstant(CnstVal, MVT::i32),
5701                                   DAG.getConstant(0, MVT::i32));
5702         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5703       }
5704
5705       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5706         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5707         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5708         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5709                                   DAG.getConstant(CnstVal, MVT::i32),
5710                                   DAG.getConstant(8, MVT::i32));
5711         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5712       }
5713
5714       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5715         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5716         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5717         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5718                                   DAG.getConstant(CnstVal, MVT::i32),
5719                                   DAG.getConstant(16, MVT::i32));
5720         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5721       }
5722
5723       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5724         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5725         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5726         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5727                                   DAG.getConstant(CnstVal, MVT::i32),
5728                                   DAG.getConstant(24, MVT::i32));
5729         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5730       }
5731
5732       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5733         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5734         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5735         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5736                                   DAG.getConstant(CnstVal, MVT::i32),
5737                                   DAG.getConstant(0, MVT::i32));
5738         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5739       }
5740
5741       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5742         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5743         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5744         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5745                                   DAG.getConstant(CnstVal, MVT::i32),
5746                                   DAG.getConstant(8, MVT::i32));
5747         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5748       }
5749
5750       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5751         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5752         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5753         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5754                                   DAG.getConstant(CnstVal, MVT::i32),
5755                                   DAG.getConstant(264, MVT::i32));
5756         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5757       }
5758
5759       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5760         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5761         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5762         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5763                                   DAG.getConstant(CnstVal, MVT::i32),
5764                                   DAG.getConstant(272, MVT::i32));
5765         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5766       }
5767
5768       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5769         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5770         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5771         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5772                                   DAG.getConstant(CnstVal, MVT::i32));
5773         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5774       }
5775
5776       // The few faces of FMOV...
5777       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5778         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5779         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5780         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5781                                   DAG.getConstant(CnstVal, MVT::i32));
5782         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5783       }
5784
5785       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5786           VT.getSizeInBits() == 128) {
5787         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5788         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5789                                   DAG.getConstant(CnstVal, MVT::i32));
5790         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5791       }
5792
5793       // The many faces of MVNI...
5794       CnstVal = ~CnstVal;
5795       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5796         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5797         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5798         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5799                                   DAG.getConstant(CnstVal, MVT::i32),
5800                                   DAG.getConstant(0, MVT::i32));
5801         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5802       }
5803
5804       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5805         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5806         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5807         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5808                                   DAG.getConstant(CnstVal, MVT::i32),
5809                                   DAG.getConstant(8, MVT::i32));
5810         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5811       }
5812
5813       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5814         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5815         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5816         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5817                                   DAG.getConstant(CnstVal, MVT::i32),
5818                                   DAG.getConstant(16, MVT::i32));
5819         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5820       }
5821
5822       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5823         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5824         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5825         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5826                                   DAG.getConstant(CnstVal, MVT::i32),
5827                                   DAG.getConstant(24, MVT::i32));
5828         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5829       }
5830
5831       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5832         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5833         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5834         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5835                                   DAG.getConstant(CnstVal, MVT::i32),
5836                                   DAG.getConstant(0, MVT::i32));
5837         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5838       }
5839
5840       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5841         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5842         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5843         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5844                                   DAG.getConstant(CnstVal, MVT::i32),
5845                                   DAG.getConstant(8, MVT::i32));
5846         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5847       }
5848
5849       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5850         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5851         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5852         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5853                                   DAG.getConstant(CnstVal, MVT::i32),
5854                                   DAG.getConstant(264, MVT::i32));
5855         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5856       }
5857
5858       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5859         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5860         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5861         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5862                                   DAG.getConstant(CnstVal, MVT::i32),
5863                                   DAG.getConstant(272, MVT::i32));
5864         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5865       }
5866     }
5867
5868     if (SecondTry)
5869       goto FailedModImm;
5870     SecondTry = true;
5871     CnstBits = UndefBits;
5872     goto AttemptModImm;
5873   }
5874 FailedModImm:
5875
5876   // Scan through the operands to find some interesting properties we can
5877   // exploit:
5878   //   1) If only one value is used, we can use a DUP, or
5879   //   2) if only the low element is not undef, we can just insert that, or
5880   //   3) if only one constant value is used (w/ some non-constant lanes),
5881   //      we can splat the constant value into the whole vector then fill
5882   //      in the non-constant lanes.
5883   //   4) FIXME: If different constant values are used, but we can intelligently
5884   //             select the values we'll be overwriting for the non-constant
5885   //             lanes such that we can directly materialize the vector
5886   //             some other way (MOVI, e.g.), we can be sneaky.
5887   unsigned NumElts = VT.getVectorNumElements();
5888   bool isOnlyLowElement = true;
5889   bool usesOnlyOneValue = true;
5890   bool usesOnlyOneConstantValue = true;
5891   bool isConstant = true;
5892   unsigned NumConstantLanes = 0;
5893   SDValue Value;
5894   SDValue ConstantValue;
5895   for (unsigned i = 0; i < NumElts; ++i) {
5896     SDValue V = Op.getOperand(i);
5897     if (V.getOpcode() == ISD::UNDEF)
5898       continue;
5899     if (i > 0)
5900       isOnlyLowElement = false;
5901     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5902       isConstant = false;
5903
5904     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5905       ++NumConstantLanes;
5906       if (!ConstantValue.getNode())
5907         ConstantValue = V;
5908       else if (ConstantValue != V)
5909         usesOnlyOneConstantValue = false;
5910     }
5911
5912     if (!Value.getNode())
5913       Value = V;
5914     else if (V != Value)
5915       usesOnlyOneValue = false;
5916   }
5917
5918   if (!Value.getNode())
5919     return DAG.getUNDEF(VT);
5920
5921   if (isOnlyLowElement)
5922     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5923
5924   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5925   // i32 and try again.
5926   if (usesOnlyOneValue) {
5927     if (!isConstant) {
5928       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5929           Value.getValueType() != VT)
5930         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5931
5932       // This is actually a DUPLANExx operation, which keeps everything vectory.
5933
5934       // DUPLANE works on 128-bit vectors, widen it if necessary.
5935       SDValue Lane = Value.getOperand(1);
5936       Value = Value.getOperand(0);
5937       if (Value.getValueType().getSizeInBits() == 64)
5938         Value = WidenVector(Value, DAG);
5939
5940       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5941       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5942     }
5943
5944     if (VT.getVectorElementType().isFloatingPoint()) {
5945       SmallVector<SDValue, 8> Ops;
5946       MVT NewType =
5947           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5948       for (unsigned i = 0; i < NumElts; ++i)
5949         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5950       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5951       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5952       Val = LowerBUILD_VECTOR(Val, DAG);
5953       if (Val.getNode())
5954         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5955     }
5956   }
5957
5958   // If there was only one constant value used and for more than one lane,
5959   // start by splatting that value, then replace the non-constant lanes. This
5960   // is better than the default, which will perform a separate initialization
5961   // for each lane.
5962   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5963     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5964     // Now insert the non-constant lanes.
5965     for (unsigned i = 0; i < NumElts; ++i) {
5966       SDValue V = Op.getOperand(i);
5967       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5968       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5969         // Note that type legalization likely mucked about with the VT of the
5970         // source operand, so we may have to convert it here before inserting.
5971         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5972       }
5973     }
5974     return Val;
5975   }
5976
5977   // If all elements are constants and the case above didn't get hit, fall back
5978   // to the default expansion, which will generate a load from the constant
5979   // pool.
5980   if (isConstant)
5981     return SDValue();
5982
5983   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5984   if (NumElts >= 4) {
5985     SDValue shuffle = ReconstructShuffle(Op, DAG);
5986     if (shuffle != SDValue())
5987       return shuffle;
5988   }
5989
5990   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5991   // know the default expansion would otherwise fall back on something even
5992   // worse. For a vector with one or two non-undef values, that's
5993   // scalar_to_vector for the elements followed by a shuffle (provided the
5994   // shuffle is valid for the target) and materialization element by element
5995   // on the stack followed by a load for everything else.
5996   if (!isConstant && !usesOnlyOneValue) {
5997     SDValue Vec = DAG.getUNDEF(VT);
5998     SDValue Op0 = Op.getOperand(0);
5999     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6000     unsigned i = 0;
6001     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6002     // a) Avoid a RMW dependency on the full vector register, and
6003     // b) Allow the register coalescer to fold away the copy if the
6004     //    value is already in an S or D register.
6005     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6006       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6007       MachineSDNode *N =
6008           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6009                              DAG.getTargetConstant(SubIdx, MVT::i32));
6010       Vec = SDValue(N, 0);
6011       ++i;
6012     }
6013     for (; i < NumElts; ++i) {
6014       SDValue V = Op.getOperand(i);
6015       if (V.getOpcode() == ISD::UNDEF)
6016         continue;
6017       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6018       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6019     }
6020     return Vec;
6021   }
6022
6023   // Just use the default expansion. We failed to find a better alternative.
6024   return SDValue();
6025 }
6026
6027 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6028                                                       SelectionDAG &DAG) const {
6029   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6030
6031   // Check for non-constant or out of range lane.
6032   EVT VT = Op.getOperand(0).getValueType();
6033   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6034   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6035     return SDValue();
6036
6037
6038   // Insertion/extraction are legal for V128 types.
6039   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6040       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6041       VT == MVT::v8f16)
6042     return Op;
6043
6044   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6045       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6046     return SDValue();
6047
6048   // For V64 types, we perform insertion by expanding the value
6049   // to a V128 type and perform the insertion on that.
6050   SDLoc DL(Op);
6051   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6052   EVT WideTy = WideVec.getValueType();
6053
6054   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6055                              Op.getOperand(1), Op.getOperand(2));
6056   // Re-narrow the resultant vector.
6057   return NarrowVector(Node, DAG);
6058 }
6059
6060 SDValue
6061 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6062                                                SelectionDAG &DAG) const {
6063   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6064
6065   // Check for non-constant or out of range lane.
6066   EVT VT = Op.getOperand(0).getValueType();
6067   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6068   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6069     return SDValue();
6070
6071
6072   // Insertion/extraction are legal for V128 types.
6073   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6074       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6075       VT == MVT::v8f16)
6076     return Op;
6077
6078   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6079       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6080     return SDValue();
6081
6082   // For V64 types, we perform extraction by expanding the value
6083   // to a V128 type and perform the extraction on that.
6084   SDLoc DL(Op);
6085   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6086   EVT WideTy = WideVec.getValueType();
6087
6088   EVT ExtrTy = WideTy.getVectorElementType();
6089   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6090     ExtrTy = MVT::i32;
6091
6092   // For extractions, we just return the result directly.
6093   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6094                      Op.getOperand(1));
6095 }
6096
6097 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6098                                                       SelectionDAG &DAG) const {
6099   EVT VT = Op.getOperand(0).getValueType();
6100   SDLoc dl(Op);
6101   // Just in case...
6102   if (!VT.isVector())
6103     return SDValue();
6104
6105   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6106   if (!Cst)
6107     return SDValue();
6108   unsigned Val = Cst->getZExtValue();
6109
6110   unsigned Size = Op.getValueType().getSizeInBits();
6111   if (Val == 0) {
6112     switch (Size) {
6113     case 8:
6114       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6115                                         Op.getOperand(0));
6116     case 16:
6117       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6118                                         Op.getOperand(0));
6119     case 32:
6120       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6121                                         Op.getOperand(0));
6122     case 64:
6123       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6124                                         Op.getOperand(0));
6125     default:
6126       llvm_unreachable("Unexpected vector type in extract_subvector!");
6127     }
6128   }
6129   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6130   // that directly.
6131   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6132     return Op;
6133
6134   return SDValue();
6135 }
6136
6137 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6138                                                EVT VT) const {
6139   if (VT.getVectorNumElements() == 4 &&
6140       (VT.is128BitVector() || VT.is64BitVector())) {
6141     unsigned PFIndexes[4];
6142     for (unsigned i = 0; i != 4; ++i) {
6143       if (M[i] < 0)
6144         PFIndexes[i] = 8;
6145       else
6146         PFIndexes[i] = M[i];
6147     }
6148
6149     // Compute the index in the perfect shuffle table.
6150     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6151                             PFIndexes[2] * 9 + PFIndexes[3];
6152     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6153     unsigned Cost = (PFEntry >> 30);
6154
6155     if (Cost <= 4)
6156       return true;
6157   }
6158
6159   bool DummyBool;
6160   int DummyInt;
6161   unsigned DummyUnsigned;
6162
6163   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6164           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6165           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6166           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6167           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6168           isZIPMask(M, VT, DummyUnsigned) ||
6169           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6170           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6171           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6172           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6173           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6174 }
6175
6176 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6177 /// operand of a vector shift operation, where all the elements of the
6178 /// build_vector must have the same constant integer value.
6179 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6180   // Ignore bit_converts.
6181   while (Op.getOpcode() == ISD::BITCAST)
6182     Op = Op.getOperand(0);
6183   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6184   APInt SplatBits, SplatUndef;
6185   unsigned SplatBitSize;
6186   bool HasAnyUndefs;
6187   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6188                                     HasAnyUndefs, ElementBits) ||
6189       SplatBitSize > ElementBits)
6190     return false;
6191   Cnt = SplatBits.getSExtValue();
6192   return true;
6193 }
6194
6195 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6196 /// operand of a vector shift left operation.  That value must be in the range:
6197 ///   0 <= Value < ElementBits for a left shift; or
6198 ///   0 <= Value <= ElementBits for a long left shift.
6199 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6200   assert(VT.isVector() && "vector shift count is not a vector type");
6201   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6202   if (!getVShiftImm(Op, ElementBits, Cnt))
6203     return false;
6204   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6205 }
6206
6207 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6208 /// operand of a vector shift right operation.  For a shift opcode, the value
6209 /// is positive, but for an intrinsic the value count must be negative. The
6210 /// absolute value must be in the range:
6211 ///   1 <= |Value| <= ElementBits for a right shift; or
6212 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6213 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6214                          int64_t &Cnt) {
6215   assert(VT.isVector() && "vector shift count is not a vector type");
6216   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6217   if (!getVShiftImm(Op, ElementBits, Cnt))
6218     return false;
6219   if (isIntrinsic)
6220     Cnt = -Cnt;
6221   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6222 }
6223
6224 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6225                                                       SelectionDAG &DAG) const {
6226   EVT VT = Op.getValueType();
6227   SDLoc DL(Op);
6228   int64_t Cnt;
6229
6230   if (!Op.getOperand(1).getValueType().isVector())
6231     return Op;
6232   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6233
6234   switch (Op.getOpcode()) {
6235   default:
6236     llvm_unreachable("unexpected shift opcode");
6237
6238   case ISD::SHL:
6239     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6240       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6241                          DAG.getConstant(Cnt, MVT::i32));
6242     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6243                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6244                        Op.getOperand(0), Op.getOperand(1));
6245   case ISD::SRA:
6246   case ISD::SRL:
6247     // Right shift immediate
6248     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6249         Cnt < EltSize) {
6250       unsigned Opc =
6251           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6252       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6253                          DAG.getConstant(Cnt, MVT::i32));
6254     }
6255
6256     // Right shift register.  Note, there is not a shift right register
6257     // instruction, but the shift left register instruction takes a signed
6258     // value, where negative numbers specify a right shift.
6259     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6260                                                 : Intrinsic::aarch64_neon_ushl;
6261     // negate the shift amount
6262     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6263     SDValue NegShiftLeft =
6264         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6265                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6266     return NegShiftLeft;
6267   }
6268
6269   return SDValue();
6270 }
6271
6272 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6273                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6274                                     SDLoc dl, SelectionDAG &DAG) {
6275   EVT SrcVT = LHS.getValueType();
6276
6277   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6278   APInt CnstBits(VT.getSizeInBits(), 0);
6279   APInt UndefBits(VT.getSizeInBits(), 0);
6280   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6281   bool IsZero = IsCnst && (CnstBits == 0);
6282
6283   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6284     switch (CC) {
6285     default:
6286       return SDValue();
6287     case AArch64CC::NE: {
6288       SDValue Fcmeq;
6289       if (IsZero)
6290         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6291       else
6292         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6293       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6294     }
6295     case AArch64CC::EQ:
6296       if (IsZero)
6297         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6298       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6299     case AArch64CC::GE:
6300       if (IsZero)
6301         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6302       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6303     case AArch64CC::GT:
6304       if (IsZero)
6305         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6306       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6307     case AArch64CC::LS:
6308       if (IsZero)
6309         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6310       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6311     case AArch64CC::LT:
6312       if (!NoNans)
6313         return SDValue();
6314     // If we ignore NaNs then we can use to the MI implementation.
6315     // Fallthrough.
6316     case AArch64CC::MI:
6317       if (IsZero)
6318         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6319       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6320     }
6321   }
6322
6323   switch (CC) {
6324   default:
6325     return SDValue();
6326   case AArch64CC::NE: {
6327     SDValue Cmeq;
6328     if (IsZero)
6329       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6330     else
6331       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6332     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6333   }
6334   case AArch64CC::EQ:
6335     if (IsZero)
6336       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6337     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6338   case AArch64CC::GE:
6339     if (IsZero)
6340       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6341     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6342   case AArch64CC::GT:
6343     if (IsZero)
6344       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6345     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6346   case AArch64CC::LE:
6347     if (IsZero)
6348       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6349     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6350   case AArch64CC::LS:
6351     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6352   case AArch64CC::LO:
6353     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6354   case AArch64CC::LT:
6355     if (IsZero)
6356       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6357     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6358   case AArch64CC::HI:
6359     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6360   case AArch64CC::HS:
6361     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6362   }
6363 }
6364
6365 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6366                                            SelectionDAG &DAG) const {
6367   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6368   SDValue LHS = Op.getOperand(0);
6369   SDValue RHS = Op.getOperand(1);
6370   SDLoc dl(Op);
6371
6372   if (LHS.getValueType().getVectorElementType().isInteger()) {
6373     assert(LHS.getValueType() == RHS.getValueType());
6374     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6375     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6376                                 dl, DAG);
6377   }
6378
6379   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6380          LHS.getValueType().getVectorElementType() == MVT::f64);
6381
6382   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6383   // clean.  Some of them require two branches to implement.
6384   AArch64CC::CondCode CC1, CC2;
6385   bool ShouldInvert;
6386   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6387
6388   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6389   SDValue Cmp =
6390       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6391   if (!Cmp.getNode())
6392     return SDValue();
6393
6394   if (CC2 != AArch64CC::AL) {
6395     SDValue Cmp2 =
6396         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6397     if (!Cmp2.getNode())
6398       return SDValue();
6399
6400     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6401   }
6402
6403   if (ShouldInvert)
6404     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6405
6406   return Cmp;
6407 }
6408
6409 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6410 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6411 /// specified in the intrinsic calls.
6412 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6413                                                const CallInst &I,
6414                                                unsigned Intrinsic) const {
6415   switch (Intrinsic) {
6416   case Intrinsic::aarch64_neon_ld2:
6417   case Intrinsic::aarch64_neon_ld3:
6418   case Intrinsic::aarch64_neon_ld4:
6419   case Intrinsic::aarch64_neon_ld1x2:
6420   case Intrinsic::aarch64_neon_ld1x3:
6421   case Intrinsic::aarch64_neon_ld1x4:
6422   case Intrinsic::aarch64_neon_ld2lane:
6423   case Intrinsic::aarch64_neon_ld3lane:
6424   case Intrinsic::aarch64_neon_ld4lane:
6425   case Intrinsic::aarch64_neon_ld2r:
6426   case Intrinsic::aarch64_neon_ld3r:
6427   case Intrinsic::aarch64_neon_ld4r: {
6428     Info.opc = ISD::INTRINSIC_W_CHAIN;
6429     // Conservatively set memVT to the entire set of vectors loaded.
6430     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6431     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6432     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6433     Info.offset = 0;
6434     Info.align = 0;
6435     Info.vol = false; // volatile loads with NEON intrinsics not supported
6436     Info.readMem = true;
6437     Info.writeMem = false;
6438     return true;
6439   }
6440   case Intrinsic::aarch64_neon_st2:
6441   case Intrinsic::aarch64_neon_st3:
6442   case Intrinsic::aarch64_neon_st4:
6443   case Intrinsic::aarch64_neon_st1x2:
6444   case Intrinsic::aarch64_neon_st1x3:
6445   case Intrinsic::aarch64_neon_st1x4:
6446   case Intrinsic::aarch64_neon_st2lane:
6447   case Intrinsic::aarch64_neon_st3lane:
6448   case Intrinsic::aarch64_neon_st4lane: {
6449     Info.opc = ISD::INTRINSIC_VOID;
6450     // Conservatively set memVT to the entire set of vectors stored.
6451     unsigned NumElts = 0;
6452     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6453       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6454       if (!ArgTy->isVectorTy())
6455         break;
6456       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6457     }
6458     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6459     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6460     Info.offset = 0;
6461     Info.align = 0;
6462     Info.vol = false; // volatile stores with NEON intrinsics not supported
6463     Info.readMem = false;
6464     Info.writeMem = true;
6465     return true;
6466   }
6467   case Intrinsic::aarch64_ldaxr:
6468   case Intrinsic::aarch64_ldxr: {
6469     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6470     Info.opc = ISD::INTRINSIC_W_CHAIN;
6471     Info.memVT = MVT::getVT(PtrTy->getElementType());
6472     Info.ptrVal = I.getArgOperand(0);
6473     Info.offset = 0;
6474     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6475     Info.vol = true;
6476     Info.readMem = true;
6477     Info.writeMem = false;
6478     return true;
6479   }
6480   case Intrinsic::aarch64_stlxr:
6481   case Intrinsic::aarch64_stxr: {
6482     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6483     Info.opc = ISD::INTRINSIC_W_CHAIN;
6484     Info.memVT = MVT::getVT(PtrTy->getElementType());
6485     Info.ptrVal = I.getArgOperand(1);
6486     Info.offset = 0;
6487     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6488     Info.vol = true;
6489     Info.readMem = false;
6490     Info.writeMem = true;
6491     return true;
6492   }
6493   case Intrinsic::aarch64_ldaxp:
6494   case Intrinsic::aarch64_ldxp: {
6495     Info.opc = ISD::INTRINSIC_W_CHAIN;
6496     Info.memVT = MVT::i128;
6497     Info.ptrVal = I.getArgOperand(0);
6498     Info.offset = 0;
6499     Info.align = 16;
6500     Info.vol = true;
6501     Info.readMem = true;
6502     Info.writeMem = false;
6503     return true;
6504   }
6505   case Intrinsic::aarch64_stlxp:
6506   case Intrinsic::aarch64_stxp: {
6507     Info.opc = ISD::INTRINSIC_W_CHAIN;
6508     Info.memVT = MVT::i128;
6509     Info.ptrVal = I.getArgOperand(2);
6510     Info.offset = 0;
6511     Info.align = 16;
6512     Info.vol = true;
6513     Info.readMem = false;
6514     Info.writeMem = true;
6515     return true;
6516   }
6517   default:
6518     break;
6519   }
6520
6521   return false;
6522 }
6523
6524 // Truncations from 64-bit GPR to 32-bit GPR is free.
6525 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6526   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6527     return false;
6528   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6529   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6530   return NumBits1 > NumBits2;
6531 }
6532 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6533   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6534     return false;
6535   unsigned NumBits1 = VT1.getSizeInBits();
6536   unsigned NumBits2 = VT2.getSizeInBits();
6537   return NumBits1 > NumBits2;
6538 }
6539
6540 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6541 // 64-bit GPR.
6542 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6543   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6544     return false;
6545   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6546   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6547   return NumBits1 == 32 && NumBits2 == 64;
6548 }
6549 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6550   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6551     return false;
6552   unsigned NumBits1 = VT1.getSizeInBits();
6553   unsigned NumBits2 = VT2.getSizeInBits();
6554   return NumBits1 == 32 && NumBits2 == 64;
6555 }
6556
6557 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6558   EVT VT1 = Val.getValueType();
6559   if (isZExtFree(VT1, VT2)) {
6560     return true;
6561   }
6562
6563   if (Val.getOpcode() != ISD::LOAD)
6564     return false;
6565
6566   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6567   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6568           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6569           VT1.getSizeInBits() <= 32);
6570 }
6571
6572 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6573                                           unsigned &RequiredAligment) const {
6574   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6575     return false;
6576   // Cyclone supports unaligned accesses.
6577   RequiredAligment = 0;
6578   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6579   return NumBits == 32 || NumBits == 64;
6580 }
6581
6582 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6583                                           unsigned &RequiredAligment) const {
6584   if (!LoadedType.isSimple() ||
6585       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6586     return false;
6587   // Cyclone supports unaligned accesses.
6588   RequiredAligment = 0;
6589   unsigned NumBits = LoadedType.getSizeInBits();
6590   return NumBits == 32 || NumBits == 64;
6591 }
6592
6593 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6594                        unsigned AlignCheck) {
6595   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6596           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6597 }
6598
6599 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6600                                                unsigned SrcAlign, bool IsMemset,
6601                                                bool ZeroMemset,
6602                                                bool MemcpyStrSrc,
6603                                                MachineFunction &MF) const {
6604   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6605   // instruction to materialize the v2i64 zero and one store (with restrictive
6606   // addressing mode). Just do two i64 store of zero-registers.
6607   bool Fast;
6608   const Function *F = MF.getFunction();
6609   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6610       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6611                                        Attribute::NoImplicitFloat) &&
6612       (memOpAlign(SrcAlign, DstAlign, 16) ||
6613        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6614     return MVT::f128;
6615
6616   return Size >= 8 ? MVT::i64 : MVT::i32;
6617 }
6618
6619 // 12-bit optionally shifted immediates are legal for adds.
6620 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6621   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6622     return true;
6623   return false;
6624 }
6625
6626 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6627 // immediates is the same as for an add or a sub.
6628 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6629   if (Immed < 0)
6630     Immed *= -1;
6631   return isLegalAddImmediate(Immed);
6632 }
6633
6634 /// isLegalAddressingMode - Return true if the addressing mode represented
6635 /// by AM is legal for this target, for a load/store of the specified type.
6636 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6637                                                   Type *Ty) const {
6638   // AArch64 has five basic addressing modes:
6639   //  reg
6640   //  reg + 9-bit signed offset
6641   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6642   //  reg1 + reg2
6643   //  reg + SIZE_IN_BYTES * reg
6644
6645   // No global is ever allowed as a base.
6646   if (AM.BaseGV)
6647     return false;
6648
6649   // No reg+reg+imm addressing.
6650   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6651     return false;
6652
6653   // check reg + imm case:
6654   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6655   uint64_t NumBytes = 0;
6656   if (Ty->isSized()) {
6657     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6658     NumBytes = NumBits / 8;
6659     if (!isPowerOf2_64(NumBits))
6660       NumBytes = 0;
6661   }
6662
6663   if (!AM.Scale) {
6664     int64_t Offset = AM.BaseOffs;
6665
6666     // 9-bit signed offset
6667     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6668       return true;
6669
6670     // 12-bit unsigned offset
6671     unsigned shift = Log2_64(NumBytes);
6672     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6673         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6674         (Offset >> shift) << shift == Offset)
6675       return true;
6676     return false;
6677   }
6678
6679   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6680
6681   if (!AM.Scale || AM.Scale == 1 ||
6682       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6683     return true;
6684   return false;
6685 }
6686
6687 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6688                                                 Type *Ty) const {
6689   // Scaling factors are not free at all.
6690   // Operands                     | Rt Latency
6691   // -------------------------------------------
6692   // Rt, [Xn, Xm]                 | 4
6693   // -------------------------------------------
6694   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6695   // Rt, [Xn, Wm, <extend> #imm]  |
6696   if (isLegalAddressingMode(AM, Ty))
6697     // Scale represents reg2 * scale, thus account for 1 if
6698     // it is not equal to 0 or 1.
6699     return AM.Scale != 0 && AM.Scale != 1;
6700   return -1;
6701 }
6702
6703 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6704   VT = VT.getScalarType();
6705
6706   if (!VT.isSimple())
6707     return false;
6708
6709   switch (VT.getSimpleVT().SimpleTy) {
6710   case MVT::f32:
6711   case MVT::f64:
6712     return true;
6713   default:
6714     break;
6715   }
6716
6717   return false;
6718 }
6719
6720 const MCPhysReg *
6721 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6722   // LR is a callee-save register, but we must treat it as clobbered by any call
6723   // site. Hence we include LR in the scratch registers, which are in turn added
6724   // as implicit-defs for stackmaps and patchpoints.
6725   static const MCPhysReg ScratchRegs[] = {
6726     AArch64::X16, AArch64::X17, AArch64::LR, 0
6727   };
6728   return ScratchRegs;
6729 }
6730
6731 bool
6732 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6733   EVT VT = N->getValueType(0);
6734     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6735     // it with shift to let it be lowered to UBFX.
6736   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6737       isa<ConstantSDNode>(N->getOperand(1))) {
6738     uint64_t TruncMask = N->getConstantOperandVal(1);
6739     if (isMask_64(TruncMask) &&
6740       N->getOperand(0).getOpcode() == ISD::SRL &&
6741       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6742       return false;
6743   }
6744   return true;
6745 }
6746
6747 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6748                                                               Type *Ty) const {
6749   assert(Ty->isIntegerTy());
6750
6751   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6752   if (BitSize == 0)
6753     return false;
6754
6755   int64_t Val = Imm.getSExtValue();
6756   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6757     return true;
6758
6759   if ((int64_t)Val < 0)
6760     Val = ~Val;
6761   if (BitSize == 32)
6762     Val &= (1LL << 32) - 1;
6763
6764   unsigned LZ = countLeadingZeros((uint64_t)Val);
6765   unsigned Shift = (63 - LZ) / 16;
6766   // MOVZ is free so return true for one or fewer MOVK.
6767   return (Shift < 3) ? true : false;
6768 }
6769
6770 // Generate SUBS and CSEL for integer abs.
6771 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6772   EVT VT = N->getValueType(0);
6773
6774   SDValue N0 = N->getOperand(0);
6775   SDValue N1 = N->getOperand(1);
6776   SDLoc DL(N);
6777
6778   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6779   // and change it to SUB and CSEL.
6780   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6781       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6782       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6783     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6784       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6785         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6786                                   N0.getOperand(0));
6787         // Generate SUBS & CSEL.
6788         SDValue Cmp =
6789             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6790                         N0.getOperand(0), DAG.getConstant(0, VT));
6791         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6792                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6793                            SDValue(Cmp.getNode(), 1));
6794       }
6795   return SDValue();
6796 }
6797
6798 // performXorCombine - Attempts to handle integer ABS.
6799 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6800                                  TargetLowering::DAGCombinerInfo &DCI,
6801                                  const AArch64Subtarget *Subtarget) {
6802   if (DCI.isBeforeLegalizeOps())
6803     return SDValue();
6804
6805   return performIntegerAbsCombine(N, DAG);
6806 }
6807
6808 SDValue
6809 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6810                                      SelectionDAG &DAG,
6811                                      std::vector<SDNode *> *Created) const {
6812   // fold (sdiv X, pow2)
6813   EVT VT = N->getValueType(0);
6814   if ((VT != MVT::i32 && VT != MVT::i64) ||
6815       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6816     return SDValue();
6817
6818   SDLoc DL(N);
6819   SDValue N0 = N->getOperand(0);
6820   unsigned Lg2 = Divisor.countTrailingZeros();
6821   SDValue Zero = DAG.getConstant(0, VT);
6822   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6823
6824   // Add (N0 < 0) ? Pow2 - 1 : 0;
6825   SDValue CCVal;
6826   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6827   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6828   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6829
6830   if (Created) {
6831     Created->push_back(Cmp.getNode());
6832     Created->push_back(Add.getNode());
6833     Created->push_back(CSel.getNode());
6834   }
6835
6836   // Divide by pow2.
6837   SDValue SRA =
6838       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6839
6840   // If we're dividing by a positive value, we're done.  Otherwise, we must
6841   // negate the result.
6842   if (Divisor.isNonNegative())
6843     return SRA;
6844
6845   if (Created)
6846     Created->push_back(SRA.getNode());
6847   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6848 }
6849
6850 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6851                                  TargetLowering::DAGCombinerInfo &DCI,
6852                                  const AArch64Subtarget *Subtarget) {
6853   if (DCI.isBeforeLegalizeOps())
6854     return SDValue();
6855
6856   // Multiplication of a power of two plus/minus one can be done more
6857   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6858   // future CPUs have a cheaper MADD instruction, this may need to be
6859   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6860   // 64-bit is 5 cycles, so this is always a win.
6861   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6862     APInt Value = C->getAPIntValue();
6863     EVT VT = N->getValueType(0);
6864     if (Value.isNonNegative()) {
6865       // (mul x, 2^N + 1) => (add (shl x, N), x)
6866       APInt VM1 = Value - 1;
6867       if (VM1.isPowerOf2()) {
6868         SDValue ShiftedVal =
6869             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6870                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6871         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6872                            N->getOperand(0));
6873       }
6874       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6875       APInt VP1 = Value + 1;
6876       if (VP1.isPowerOf2()) {
6877         SDValue ShiftedVal =
6878             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6879                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6880         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6881                            N->getOperand(0));
6882       }
6883     } else {
6884       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6885       APInt VNM1 = -Value - 1;
6886       if (VNM1.isPowerOf2()) {
6887         SDValue ShiftedVal =
6888             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6889                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6890         SDValue Add =
6891             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6892         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6893       }
6894       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6895       APInt VNP1 = -Value + 1;
6896       if (VNP1.isPowerOf2()) {
6897         SDValue ShiftedVal =
6898             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6899                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6900         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6901                            ShiftedVal);
6902       }
6903     }
6904   }
6905   return SDValue();
6906 }
6907
6908 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6909                                                          SelectionDAG &DAG) {
6910   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6911   // optimize away operation when it's from a constant.
6912   //
6913   // The general transformation is:
6914   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6915   //       AND(VECTOR_CMP(x,y), constant2)
6916   //    constant2 = UNARYOP(constant)
6917
6918   // Early exit if this isn't a vector operation, the operand of the
6919   // unary operation isn't a bitwise AND, or if the sizes of the operations
6920   // aren't the same.
6921   EVT VT = N->getValueType(0);
6922   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6923       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6924       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6925     return SDValue();
6926
6927   // Now check that the other operand of the AND is a constant. We could
6928   // make the transformation for non-constant splats as well, but it's unclear
6929   // that would be a benefit as it would not eliminate any operations, just
6930   // perform one more step in scalar code before moving to the vector unit.
6931   if (BuildVectorSDNode *BV =
6932           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6933     // Bail out if the vector isn't a constant.
6934     if (!BV->isConstant())
6935       return SDValue();
6936
6937     // Everything checks out. Build up the new and improved node.
6938     SDLoc DL(N);
6939     EVT IntVT = BV->getValueType(0);
6940     // Create a new constant of the appropriate type for the transformed
6941     // DAG.
6942     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6943     // The AND node needs bitcasts to/from an integer vector type around it.
6944     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6945     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6946                                  N->getOperand(0)->getOperand(0), MaskConst);
6947     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6948     return Res;
6949   }
6950
6951   return SDValue();
6952 }
6953
6954 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6955   // First try to optimize away the conversion when it's conditionally from
6956   // a constant. Vectors only.
6957   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6958   if (Res != SDValue())
6959     return Res;
6960
6961   EVT VT = N->getValueType(0);
6962   if (VT != MVT::f32 && VT != MVT::f64)
6963     return SDValue();
6964
6965   // Only optimize when the source and destination types have the same width.
6966   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6967     return SDValue();
6968
6969   // If the result of an integer load is only used by an integer-to-float
6970   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6971   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6972   SDValue N0 = N->getOperand(0);
6973   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6974       // Do not change the width of a volatile load.
6975       !cast<LoadSDNode>(N0)->isVolatile()) {
6976     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6977     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6978                                LN0->getPointerInfo(), LN0->isVolatile(),
6979                                LN0->isNonTemporal(), LN0->isInvariant(),
6980                                LN0->getAlignment());
6981
6982     // Make sure successors of the original load stay after it by updating them
6983     // to use the new Chain.
6984     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6985
6986     unsigned Opcode =
6987         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6988     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6989   }
6990
6991   return SDValue();
6992 }
6993
6994 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6995 /// searches for and classifies those shifts.
6996 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6997                          bool &FromHi) {
6998   if (N.getOpcode() == ISD::SHL)
6999     FromHi = false;
7000   else if (N.getOpcode() == ISD::SRL)
7001     FromHi = true;
7002   else
7003     return false;
7004
7005   if (!isa<ConstantSDNode>(N.getOperand(1)))
7006     return false;
7007
7008   ShiftAmount = N->getConstantOperandVal(1);
7009   Src = N->getOperand(0);
7010   return true;
7011 }
7012
7013 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7014 /// registers viewed as a high/low pair. This function looks for the pattern:
7015 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7016 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7017 /// independent.
7018 static SDValue tryCombineToEXTR(SDNode *N,
7019                                 TargetLowering::DAGCombinerInfo &DCI) {
7020   SelectionDAG &DAG = DCI.DAG;
7021   SDLoc DL(N);
7022   EVT VT = N->getValueType(0);
7023
7024   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7025
7026   if (VT != MVT::i32 && VT != MVT::i64)
7027     return SDValue();
7028
7029   SDValue LHS;
7030   uint32_t ShiftLHS = 0;
7031   bool LHSFromHi = 0;
7032   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7033     return SDValue();
7034
7035   SDValue RHS;
7036   uint32_t ShiftRHS = 0;
7037   bool RHSFromHi = 0;
7038   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7039     return SDValue();
7040
7041   // If they're both trying to come from the high part of the register, they're
7042   // not really an EXTR.
7043   if (LHSFromHi == RHSFromHi)
7044     return SDValue();
7045
7046   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7047     return SDValue();
7048
7049   if (LHSFromHi) {
7050     std::swap(LHS, RHS);
7051     std::swap(ShiftLHS, ShiftRHS);
7052   }
7053
7054   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7055                      DAG.getConstant(ShiftRHS, MVT::i64));
7056 }
7057
7058 static SDValue tryCombineToBSL(SDNode *N,
7059                                 TargetLowering::DAGCombinerInfo &DCI) {
7060   EVT VT = N->getValueType(0);
7061   SelectionDAG &DAG = DCI.DAG;
7062   SDLoc DL(N);
7063
7064   if (!VT.isVector())
7065     return SDValue();
7066
7067   SDValue N0 = N->getOperand(0);
7068   if (N0.getOpcode() != ISD::AND)
7069     return SDValue();
7070
7071   SDValue N1 = N->getOperand(1);
7072   if (N1.getOpcode() != ISD::AND)
7073     return SDValue();
7074
7075   // We only have to look for constant vectors here since the general, variable
7076   // case can be handled in TableGen.
7077   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7078   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7079   for (int i = 1; i >= 0; --i)
7080     for (int j = 1; j >= 0; --j) {
7081       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7082       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7083       if (!BVN0 || !BVN1)
7084         continue;
7085
7086       bool FoundMatch = true;
7087       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7088         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7089         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7090         if (!CN0 || !CN1 ||
7091             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7092           FoundMatch = false;
7093           break;
7094         }
7095       }
7096
7097       if (FoundMatch)
7098         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7099                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7100     }
7101
7102   return SDValue();
7103 }
7104
7105 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7106                                 const AArch64Subtarget *Subtarget) {
7107   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7108   if (!EnableAArch64ExtrGeneration)
7109     return SDValue();
7110   SelectionDAG &DAG = DCI.DAG;
7111   EVT VT = N->getValueType(0);
7112
7113   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7114     return SDValue();
7115
7116   SDValue Res = tryCombineToEXTR(N, DCI);
7117   if (Res.getNode())
7118     return Res;
7119
7120   Res = tryCombineToBSL(N, DCI);
7121   if (Res.getNode())
7122     return Res;
7123
7124   return SDValue();
7125 }
7126
7127 static SDValue performBitcastCombine(SDNode *N,
7128                                      TargetLowering::DAGCombinerInfo &DCI,
7129                                      SelectionDAG &DAG) {
7130   // Wait 'til after everything is legalized to try this. That way we have
7131   // legal vector types and such.
7132   if (DCI.isBeforeLegalizeOps())
7133     return SDValue();
7134
7135   // Remove extraneous bitcasts around an extract_subvector.
7136   // For example,
7137   //    (v4i16 (bitconvert
7138   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7139   //  becomes
7140   //    (extract_subvector ((v8i16 ...), (i64 4)))
7141
7142   // Only interested in 64-bit vectors as the ultimate result.
7143   EVT VT = N->getValueType(0);
7144   if (!VT.isVector())
7145     return SDValue();
7146   if (VT.getSimpleVT().getSizeInBits() != 64)
7147     return SDValue();
7148   // Is the operand an extract_subvector starting at the beginning or halfway
7149   // point of the vector? A low half may also come through as an
7150   // EXTRACT_SUBREG, so look for that, too.
7151   SDValue Op0 = N->getOperand(0);
7152   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7153       !(Op0->isMachineOpcode() &&
7154         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7155     return SDValue();
7156   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7157   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7158     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7159       return SDValue();
7160   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7161     if (idx != AArch64::dsub)
7162       return SDValue();
7163     // The dsub reference is equivalent to a lane zero subvector reference.
7164     idx = 0;
7165   }
7166   // Look through the bitcast of the input to the extract.
7167   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7168     return SDValue();
7169   SDValue Source = Op0->getOperand(0)->getOperand(0);
7170   // If the source type has twice the number of elements as our destination
7171   // type, we know this is an extract of the high or low half of the vector.
7172   EVT SVT = Source->getValueType(0);
7173   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7174     return SDValue();
7175
7176   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7177
7178   // Create the simplified form to just extract the low or high half of the
7179   // vector directly rather than bothering with the bitcasts.
7180   SDLoc dl(N);
7181   unsigned NumElements = VT.getVectorNumElements();
7182   if (idx) {
7183     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7184     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7185   } else {
7186     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7187     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7188                                       Source, SubReg),
7189                    0);
7190   }
7191 }
7192
7193 static SDValue performConcatVectorsCombine(SDNode *N,
7194                                            TargetLowering::DAGCombinerInfo &DCI,
7195                                            SelectionDAG &DAG) {
7196   // Wait 'til after everything is legalized to try this. That way we have
7197   // legal vector types and such.
7198   if (DCI.isBeforeLegalizeOps())
7199     return SDValue();
7200
7201   SDLoc dl(N);
7202   EVT VT = N->getValueType(0);
7203
7204   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7205   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7206   // canonicalise to that.
7207   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7208     assert(VT.getVectorElementType().getSizeInBits() == 64);
7209     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7210                        WidenVector(N->getOperand(0), DAG),
7211                        DAG.getConstant(0, MVT::i64));
7212   }
7213
7214   // Canonicalise concat_vectors so that the right-hand vector has as few
7215   // bit-casts as possible before its real operation. The primary matching
7216   // destination for these operations will be the narrowing "2" instructions,
7217   // which depend on the operation being performed on this right-hand vector.
7218   // For example,
7219   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7220   // becomes
7221   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7222
7223   SDValue Op1 = N->getOperand(1);
7224   if (Op1->getOpcode() != ISD::BITCAST)
7225     return SDValue();
7226   SDValue RHS = Op1->getOperand(0);
7227   MVT RHSTy = RHS.getValueType().getSimpleVT();
7228   // If the RHS is not a vector, this is not the pattern we're looking for.
7229   if (!RHSTy.isVector())
7230     return SDValue();
7231
7232   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7233
7234   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7235                                   RHSTy.getVectorNumElements() * 2);
7236   return DAG.getNode(
7237       ISD::BITCAST, dl, VT,
7238       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7239                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7240 }
7241
7242 static SDValue tryCombineFixedPointConvert(SDNode *N,
7243                                            TargetLowering::DAGCombinerInfo &DCI,
7244                                            SelectionDAG &DAG) {
7245   // Wait 'til after everything is legalized to try this. That way we have
7246   // legal vector types and such.
7247   if (DCI.isBeforeLegalizeOps())
7248     return SDValue();
7249   // Transform a scalar conversion of a value from a lane extract into a
7250   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7251   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7252   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7253   //
7254   // The second form interacts better with instruction selection and the
7255   // register allocator to avoid cross-class register copies that aren't
7256   // coalescable due to a lane reference.
7257
7258   // Check the operand and see if it originates from a lane extract.
7259   SDValue Op1 = N->getOperand(1);
7260   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7261     // Yep, no additional predication needed. Perform the transform.
7262     SDValue IID = N->getOperand(0);
7263     SDValue Shift = N->getOperand(2);
7264     SDValue Vec = Op1.getOperand(0);
7265     SDValue Lane = Op1.getOperand(1);
7266     EVT ResTy = N->getValueType(0);
7267     EVT VecResTy;
7268     SDLoc DL(N);
7269
7270     // The vector width should be 128 bits by the time we get here, even
7271     // if it started as 64 bits (the extract_vector handling will have
7272     // done so).
7273     assert(Vec.getValueType().getSizeInBits() == 128 &&
7274            "unexpected vector size on extract_vector_elt!");
7275     if (Vec.getValueType() == MVT::v4i32)
7276       VecResTy = MVT::v4f32;
7277     else if (Vec.getValueType() == MVT::v2i64)
7278       VecResTy = MVT::v2f64;
7279     else
7280       llvm_unreachable("unexpected vector type!");
7281
7282     SDValue Convert =
7283         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7284     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7285   }
7286   return SDValue();
7287 }
7288
7289 // AArch64 high-vector "long" operations are formed by performing the non-high
7290 // version on an extract_subvector of each operand which gets the high half:
7291 //
7292 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7293 //
7294 // However, there are cases which don't have an extract_high explicitly, but
7295 // have another operation that can be made compatible with one for free. For
7296 // example:
7297 //
7298 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7299 //
7300 // This routine does the actual conversion of such DUPs, once outer routines
7301 // have determined that everything else is in order.
7302 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7303   // We can handle most types of duplicate, but the lane ones have an extra
7304   // operand saying *which* lane, so we need to know.
7305   bool IsDUPLANE;
7306   switch (N.getOpcode()) {
7307   case AArch64ISD::DUP:
7308     IsDUPLANE = false;
7309     break;
7310   case AArch64ISD::DUPLANE8:
7311   case AArch64ISD::DUPLANE16:
7312   case AArch64ISD::DUPLANE32:
7313   case AArch64ISD::DUPLANE64:
7314     IsDUPLANE = true;
7315     break;
7316   default:
7317     return SDValue();
7318   }
7319
7320   MVT NarrowTy = N.getSimpleValueType();
7321   if (!NarrowTy.is64BitVector())
7322     return SDValue();
7323
7324   MVT ElementTy = NarrowTy.getVectorElementType();
7325   unsigned NumElems = NarrowTy.getVectorNumElements();
7326   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7327
7328   SDValue NewDUP;
7329   if (IsDUPLANE)
7330     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7331                          N.getOperand(1));
7332   else
7333     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7334
7335   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7336                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7337 }
7338
7339 static bool isEssentiallyExtractSubvector(SDValue N) {
7340   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7341     return true;
7342
7343   return N.getOpcode() == ISD::BITCAST &&
7344          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7345 }
7346
7347 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7348 struct GenericSetCCInfo {
7349   const SDValue *Opnd0;
7350   const SDValue *Opnd1;
7351   ISD::CondCode CC;
7352 };
7353
7354 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7355 struct AArch64SetCCInfo {
7356   const SDValue *Cmp;
7357   AArch64CC::CondCode CC;
7358 };
7359
7360 /// \brief Helper structure to keep track of SetCC information.
7361 union SetCCInfo {
7362   GenericSetCCInfo Generic;
7363   AArch64SetCCInfo AArch64;
7364 };
7365
7366 /// \brief Helper structure to be able to read SetCC information.  If set to
7367 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7368 /// GenericSetCCInfo.
7369 struct SetCCInfoAndKind {
7370   SetCCInfo Info;
7371   bool IsAArch64;
7372 };
7373
7374 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7375 /// an
7376 /// AArch64 lowered one.
7377 /// \p SetCCInfo is filled accordingly.
7378 /// \post SetCCInfo is meanginfull only when this function returns true.
7379 /// \return True when Op is a kind of SET_CC operation.
7380 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7381   // If this is a setcc, this is straight forward.
7382   if (Op.getOpcode() == ISD::SETCC) {
7383     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7384     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7385     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7386     SetCCInfo.IsAArch64 = false;
7387     return true;
7388   }
7389   // Otherwise, check if this is a matching csel instruction.
7390   // In other words:
7391   // - csel 1, 0, cc
7392   // - csel 0, 1, !cc
7393   if (Op.getOpcode() != AArch64ISD::CSEL)
7394     return false;
7395   // Set the information about the operands.
7396   // TODO: we want the operands of the Cmp not the csel
7397   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7398   SetCCInfo.IsAArch64 = true;
7399   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7400       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7401
7402   // Check that the operands matches the constraints:
7403   // (1) Both operands must be constants.
7404   // (2) One must be 1 and the other must be 0.
7405   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7406   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7407
7408   // Check (1).
7409   if (!TValue || !FValue)
7410     return false;
7411
7412   // Check (2).
7413   if (!TValue->isOne()) {
7414     // Update the comparison when we are interested in !cc.
7415     std::swap(TValue, FValue);
7416     SetCCInfo.Info.AArch64.CC =
7417         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7418   }
7419   return TValue->isOne() && FValue->isNullValue();
7420 }
7421
7422 // Returns true if Op is setcc or zext of setcc.
7423 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7424   if (isSetCC(Op, Info))
7425     return true;
7426   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7427     isSetCC(Op->getOperand(0), Info));
7428 }
7429
7430 // The folding we want to perform is:
7431 // (add x, [zext] (setcc cc ...) )
7432 //   -->
7433 // (csel x, (add x, 1), !cc ...)
7434 //
7435 // The latter will get matched to a CSINC instruction.
7436 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7437   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7438   SDValue LHS = Op->getOperand(0);
7439   SDValue RHS = Op->getOperand(1);
7440   SetCCInfoAndKind InfoAndKind;
7441
7442   // If neither operand is a SET_CC, give up.
7443   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7444     std::swap(LHS, RHS);
7445     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7446       return SDValue();
7447   }
7448
7449   // FIXME: This could be generatized to work for FP comparisons.
7450   EVT CmpVT = InfoAndKind.IsAArch64
7451                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7452                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7453   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7454     return SDValue();
7455
7456   SDValue CCVal;
7457   SDValue Cmp;
7458   SDLoc dl(Op);
7459   if (InfoAndKind.IsAArch64) {
7460     CCVal = DAG.getConstant(
7461         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7462     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7463   } else
7464     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7465                       *InfoAndKind.Info.Generic.Opnd1,
7466                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7467                       CCVal, DAG, dl);
7468
7469   EVT VT = Op->getValueType(0);
7470   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7471   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7472 }
7473
7474 // The basic add/sub long vector instructions have variants with "2" on the end
7475 // which act on the high-half of their inputs. They are normally matched by
7476 // patterns like:
7477 //
7478 // (add (zeroext (extract_high LHS)),
7479 //      (zeroext (extract_high RHS)))
7480 // -> uaddl2 vD, vN, vM
7481 //
7482 // However, if one of the extracts is something like a duplicate, this
7483 // instruction can still be used profitably. This function puts the DAG into a
7484 // more appropriate form for those patterns to trigger.
7485 static SDValue performAddSubLongCombine(SDNode *N,
7486                                         TargetLowering::DAGCombinerInfo &DCI,
7487                                         SelectionDAG &DAG) {
7488   if (DCI.isBeforeLegalizeOps())
7489     return SDValue();
7490
7491   MVT VT = N->getSimpleValueType(0);
7492   if (!VT.is128BitVector()) {
7493     if (N->getOpcode() == ISD::ADD)
7494       return performSetccAddFolding(N, DAG);
7495     return SDValue();
7496   }
7497
7498   // Make sure both branches are extended in the same way.
7499   SDValue LHS = N->getOperand(0);
7500   SDValue RHS = N->getOperand(1);
7501   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7502        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7503       LHS.getOpcode() != RHS.getOpcode())
7504     return SDValue();
7505
7506   unsigned ExtType = LHS.getOpcode();
7507
7508   // It's not worth doing if at least one of the inputs isn't already an
7509   // extract, but we don't know which it'll be so we have to try both.
7510   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7511     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7512     if (!RHS.getNode())
7513       return SDValue();
7514
7515     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7516   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7517     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7518     if (!LHS.getNode())
7519       return SDValue();
7520
7521     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7522   }
7523
7524   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7525 }
7526
7527 // Massage DAGs which we can use the high-half "long" operations on into
7528 // something isel will recognize better. E.g.
7529 //
7530 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7531 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7532 //                     (extract_high (v2i64 (dup128 scalar)))))
7533 //
7534 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7535                                        TargetLowering::DAGCombinerInfo &DCI,
7536                                        SelectionDAG &DAG) {
7537   if (DCI.isBeforeLegalizeOps())
7538     return SDValue();
7539
7540   SDValue LHS = N->getOperand(1);
7541   SDValue RHS = N->getOperand(2);
7542   assert(LHS.getValueType().is64BitVector() &&
7543          RHS.getValueType().is64BitVector() &&
7544          "unexpected shape for long operation");
7545
7546   // Either node could be a DUP, but it's not worth doing both of them (you'd
7547   // just as well use the non-high version) so look for a corresponding extract
7548   // operation on the other "wing".
7549   if (isEssentiallyExtractSubvector(LHS)) {
7550     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7551     if (!RHS.getNode())
7552       return SDValue();
7553   } else if (isEssentiallyExtractSubvector(RHS)) {
7554     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7555     if (!LHS.getNode())
7556       return SDValue();
7557   }
7558
7559   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7560                      N->getOperand(0), LHS, RHS);
7561 }
7562
7563 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7564   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7565   unsigned ElemBits = ElemTy.getSizeInBits();
7566
7567   int64_t ShiftAmount;
7568   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7569     APInt SplatValue, SplatUndef;
7570     unsigned SplatBitSize;
7571     bool HasAnyUndefs;
7572     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7573                               HasAnyUndefs, ElemBits) ||
7574         SplatBitSize != ElemBits)
7575       return SDValue();
7576
7577     ShiftAmount = SplatValue.getSExtValue();
7578   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7579     ShiftAmount = CVN->getSExtValue();
7580   } else
7581     return SDValue();
7582
7583   unsigned Opcode;
7584   bool IsRightShift;
7585   switch (IID) {
7586   default:
7587     llvm_unreachable("Unknown shift intrinsic");
7588   case Intrinsic::aarch64_neon_sqshl:
7589     Opcode = AArch64ISD::SQSHL_I;
7590     IsRightShift = false;
7591     break;
7592   case Intrinsic::aarch64_neon_uqshl:
7593     Opcode = AArch64ISD::UQSHL_I;
7594     IsRightShift = false;
7595     break;
7596   case Intrinsic::aarch64_neon_srshl:
7597     Opcode = AArch64ISD::SRSHR_I;
7598     IsRightShift = true;
7599     break;
7600   case Intrinsic::aarch64_neon_urshl:
7601     Opcode = AArch64ISD::URSHR_I;
7602     IsRightShift = true;
7603     break;
7604   case Intrinsic::aarch64_neon_sqshlu:
7605     Opcode = AArch64ISD::SQSHLU_I;
7606     IsRightShift = false;
7607     break;
7608   }
7609
7610   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7611     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7612                        DAG.getConstant(-ShiftAmount, MVT::i32));
7613   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7614     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7615                        DAG.getConstant(ShiftAmount, MVT::i32));
7616
7617   return SDValue();
7618 }
7619
7620 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7621 // the intrinsics must be legal and take an i32, this means there's almost
7622 // certainly going to be a zext in the DAG which we can eliminate.
7623 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7624   SDValue AndN = N->getOperand(2);
7625   if (AndN.getOpcode() != ISD::AND)
7626     return SDValue();
7627
7628   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7629   if (!CMask || CMask->getZExtValue() != Mask)
7630     return SDValue();
7631
7632   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7633                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7634 }
7635
7636 static SDValue performIntrinsicCombine(SDNode *N,
7637                                        TargetLowering::DAGCombinerInfo &DCI,
7638                                        const AArch64Subtarget *Subtarget) {
7639   SelectionDAG &DAG = DCI.DAG;
7640   unsigned IID = getIntrinsicID(N);
7641   switch (IID) {
7642   default:
7643     break;
7644   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7645   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7646     return tryCombineFixedPointConvert(N, DCI, DAG);
7647     break;
7648   case Intrinsic::aarch64_neon_fmax:
7649     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7650                        N->getOperand(1), N->getOperand(2));
7651   case Intrinsic::aarch64_neon_fmin:
7652     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7653                        N->getOperand(1), N->getOperand(2));
7654   case Intrinsic::aarch64_neon_smull:
7655   case Intrinsic::aarch64_neon_umull:
7656   case Intrinsic::aarch64_neon_pmull:
7657   case Intrinsic::aarch64_neon_sqdmull:
7658     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7659   case Intrinsic::aarch64_neon_sqshl:
7660   case Intrinsic::aarch64_neon_uqshl:
7661   case Intrinsic::aarch64_neon_sqshlu:
7662   case Intrinsic::aarch64_neon_srshl:
7663   case Intrinsic::aarch64_neon_urshl:
7664     return tryCombineShiftImm(IID, N, DAG);
7665   case Intrinsic::aarch64_crc32b:
7666   case Intrinsic::aarch64_crc32cb:
7667     return tryCombineCRC32(0xff, N, DAG);
7668   case Intrinsic::aarch64_crc32h:
7669   case Intrinsic::aarch64_crc32ch:
7670     return tryCombineCRC32(0xffff, N, DAG);
7671   }
7672   return SDValue();
7673 }
7674
7675 static SDValue performExtendCombine(SDNode *N,
7676                                     TargetLowering::DAGCombinerInfo &DCI,
7677                                     SelectionDAG &DAG) {
7678   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7679   // we can convert that DUP into another extract_high (of a bigger DUP), which
7680   // helps the backend to decide that an sabdl2 would be useful, saving a real
7681   // extract_high operation.
7682   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7683       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7684     SDNode *ABDNode = N->getOperand(0).getNode();
7685     unsigned IID = getIntrinsicID(ABDNode);
7686     if (IID == Intrinsic::aarch64_neon_sabd ||
7687         IID == Intrinsic::aarch64_neon_uabd) {
7688       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7689       if (!NewABD.getNode())
7690         return SDValue();
7691
7692       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7693                          NewABD);
7694     }
7695   }
7696
7697   // This is effectively a custom type legalization for AArch64.
7698   //
7699   // Type legalization will split an extend of a small, legal, type to a larger
7700   // illegal type by first splitting the destination type, often creating
7701   // illegal source types, which then get legalized in isel-confusing ways,
7702   // leading to really terrible codegen. E.g.,
7703   //   %result = v8i32 sext v8i8 %value
7704   // becomes
7705   //   %losrc = extract_subreg %value, ...
7706   //   %hisrc = extract_subreg %value, ...
7707   //   %lo = v4i32 sext v4i8 %losrc
7708   //   %hi = v4i32 sext v4i8 %hisrc
7709   // Things go rapidly downhill from there.
7710   //
7711   // For AArch64, the [sz]ext vector instructions can only go up one element
7712   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7713   // take two instructions.
7714   //
7715   // This implies that the most efficient way to do the extend from v8i8
7716   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7717   // the normal splitting to happen for the v8i16->v8i32.
7718
7719   // This is pre-legalization to catch some cases where the default
7720   // type legalization will create ill-tempered code.
7721   if (!DCI.isBeforeLegalizeOps())
7722     return SDValue();
7723
7724   // We're only interested in cleaning things up for non-legal vector types
7725   // here. If both the source and destination are legal, things will just
7726   // work naturally without any fiddling.
7727   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7728   EVT ResVT = N->getValueType(0);
7729   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7730     return SDValue();
7731   // If the vector type isn't a simple VT, it's beyond the scope of what
7732   // we're  worried about here. Let legalization do its thing and hope for
7733   // the best.
7734   SDValue Src = N->getOperand(0);
7735   EVT SrcVT = Src->getValueType(0);
7736   if (!ResVT.isSimple() || !SrcVT.isSimple())
7737     return SDValue();
7738
7739   // If the source VT is a 64-bit vector, we can play games and get the
7740   // better results we want.
7741   if (SrcVT.getSizeInBits() != 64)
7742     return SDValue();
7743
7744   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7745   unsigned ElementCount = SrcVT.getVectorNumElements();
7746   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7747   SDLoc DL(N);
7748   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7749
7750   // Now split the rest of the operation into two halves, each with a 64
7751   // bit source.
7752   EVT LoVT, HiVT;
7753   SDValue Lo, Hi;
7754   unsigned NumElements = ResVT.getVectorNumElements();
7755   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7756   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7757                                  ResVT.getVectorElementType(), NumElements / 2);
7758
7759   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7760                                LoVT.getVectorNumElements());
7761   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7762                    DAG.getIntPtrConstant(0));
7763   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7764                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7765   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7766   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7767
7768   // Now combine the parts back together so we still have a single result
7769   // like the combiner expects.
7770   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7771 }
7772
7773 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7774 /// value. The load store optimizer pass will merge them to store pair stores.
7775 /// This has better performance than a splat of the scalar followed by a split
7776 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7777 /// followed by an ext.b and two stores.
7778 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7779   SDValue StVal = St->getValue();
7780   EVT VT = StVal.getValueType();
7781
7782   // Don't replace floating point stores, they possibly won't be transformed to
7783   // stp because of the store pair suppress pass.
7784   if (VT.isFloatingPoint())
7785     return SDValue();
7786
7787   // Check for insert vector elements.
7788   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7789     return SDValue();
7790
7791   // We can express a splat as store pair(s) for 2 or 4 elements.
7792   unsigned NumVecElts = VT.getVectorNumElements();
7793   if (NumVecElts != 4 && NumVecElts != 2)
7794     return SDValue();
7795   SDValue SplatVal = StVal.getOperand(1);
7796   unsigned RemainInsertElts = NumVecElts - 1;
7797
7798   // Check that this is a splat.
7799   while (--RemainInsertElts) {
7800     SDValue NextInsertElt = StVal.getOperand(0);
7801     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7802       return SDValue();
7803     if (NextInsertElt.getOperand(1) != SplatVal)
7804       return SDValue();
7805     StVal = NextInsertElt;
7806   }
7807   unsigned OrigAlignment = St->getAlignment();
7808   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7809   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7810
7811   // Create scalar stores. This is at least as good as the code sequence for a
7812   // split unaligned store wich is a dup.s, ext.b, and two stores.
7813   // Most of the time the three stores should be replaced by store pair
7814   // instructions (stp).
7815   SDLoc DL(St);
7816   SDValue BasePtr = St->getBasePtr();
7817   SDValue NewST1 =
7818       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7819                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7820
7821   unsigned Offset = EltOffset;
7822   while (--NumVecElts) {
7823     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7824                                     DAG.getConstant(Offset, MVT::i64));
7825     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7826                           St->getPointerInfo(), St->isVolatile(),
7827                           St->isNonTemporal(), Alignment);
7828     Offset += EltOffset;
7829   }
7830   return NewST1;
7831 }
7832
7833 static SDValue performSTORECombine(SDNode *N,
7834                                    TargetLowering::DAGCombinerInfo &DCI,
7835                                    SelectionDAG &DAG,
7836                                    const AArch64Subtarget *Subtarget) {
7837   if (!DCI.isBeforeLegalize())
7838     return SDValue();
7839
7840   StoreSDNode *S = cast<StoreSDNode>(N);
7841   if (S->isVolatile())
7842     return SDValue();
7843
7844   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7845   // page boundries. We want to split such stores.
7846   if (!Subtarget->isCyclone())
7847     return SDValue();
7848
7849   // Don't split at Oz.
7850   MachineFunction &MF = DAG.getMachineFunction();
7851   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7852       AttributeSet::FunctionIndex, Attribute::MinSize);
7853   if (IsMinSize)
7854     return SDValue();
7855
7856   SDValue StVal = S->getValue();
7857   EVT VT = StVal.getValueType();
7858
7859   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7860   // those up regresses performance on micro-benchmarks and olden/bh.
7861   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7862     return SDValue();
7863
7864   // Split unaligned 16B stores. They are terrible for performance.
7865   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7866   // extensions can use this to mark that it does not want splitting to happen
7867   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7868   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7869   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7870       S->getAlignment() <= 2)
7871     return SDValue();
7872
7873   // If we get a splat of a scalar convert this vector store to a store of
7874   // scalars. They will be merged into store pairs thereby removing two
7875   // instructions.
7876   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7877   if (ReplacedSplat != SDValue())
7878     return ReplacedSplat;
7879
7880   SDLoc DL(S);
7881   unsigned NumElts = VT.getVectorNumElements() / 2;
7882   // Split VT into two.
7883   EVT HalfVT =
7884       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7885   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7886                                    DAG.getIntPtrConstant(0));
7887   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7888                                    DAG.getIntPtrConstant(NumElts));
7889   SDValue BasePtr = S->getBasePtr();
7890   SDValue NewST1 =
7891       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7892                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7893   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7894                                   DAG.getConstant(8, MVT::i64));
7895   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7896                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7897                       S->getAlignment());
7898 }
7899
7900 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7901 /// post-increment LD1R.
7902 static SDValue performPostLD1Combine(SDNode *N,
7903                                      TargetLowering::DAGCombinerInfo &DCI,
7904                                      bool IsLaneOp) {
7905   if (DCI.isBeforeLegalizeOps())
7906     return SDValue();
7907
7908   SelectionDAG &DAG = DCI.DAG;
7909   EVT VT = N->getValueType(0);
7910
7911   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7912   SDNode *LD = N->getOperand(LoadIdx).getNode();
7913   // If it is not LOAD, can not do such combine.
7914   if (LD->getOpcode() != ISD::LOAD)
7915     return SDValue();
7916
7917   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7918   EVT MemVT = LoadSDN->getMemoryVT();
7919   // Check if memory operand is the same type as the vector element.
7920   if (MemVT != VT.getVectorElementType())
7921     return SDValue();
7922
7923   // Check if there are other uses. If so, do not combine as it will introduce
7924   // an extra load.
7925   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7926        ++UI) {
7927     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7928       continue;
7929     if (*UI != N)
7930       return SDValue();
7931   }
7932
7933   SDValue Addr = LD->getOperand(1);
7934   SDValue Vector = N->getOperand(0);
7935   // Search for a use of the address operand that is an increment.
7936   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7937        Addr.getNode()->use_end(); UI != UE; ++UI) {
7938     SDNode *User = *UI;
7939     if (User->getOpcode() != ISD::ADD
7940         || UI.getUse().getResNo() != Addr.getResNo())
7941       continue;
7942
7943     // Check that the add is independent of the load.  Otherwise, folding it
7944     // would create a cycle.
7945     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7946       continue;
7947     // Also check that add is not used in the vector operand.  This would also
7948     // create a cycle.
7949     if (User->isPredecessorOf(Vector.getNode()))
7950       continue;
7951
7952     // If the increment is a constant, it must match the memory ref size.
7953     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7954     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7955       uint32_t IncVal = CInc->getZExtValue();
7956       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7957       if (IncVal != NumBytes)
7958         continue;
7959       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7960     }
7961
7962     SmallVector<SDValue, 8> Ops;
7963     Ops.push_back(LD->getOperand(0));  // Chain
7964     if (IsLaneOp) {
7965       Ops.push_back(Vector);           // The vector to be inserted
7966       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7967     }
7968     Ops.push_back(Addr);
7969     Ops.push_back(Inc);
7970
7971     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7972     SDVTList SDTys = DAG.getVTList(Tys);
7973     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7974     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7975                                            MemVT,
7976                                            LoadSDN->getMemOperand());
7977
7978     // Update the uses.
7979     std::vector<SDValue> NewResults;
7980     NewResults.push_back(SDValue(LD, 0));             // The result of load
7981     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7982     DCI.CombineTo(LD, NewResults);
7983     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7984     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7985
7986     break;
7987   }
7988   return SDValue();
7989 }
7990
7991 /// Target-specific DAG combine function for NEON load/store intrinsics
7992 /// to merge base address updates.
7993 static SDValue performNEONPostLDSTCombine(SDNode *N,
7994                                           TargetLowering::DAGCombinerInfo &DCI,
7995                                           SelectionDAG &DAG) {
7996   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7997     return SDValue();
7998
7999   unsigned AddrOpIdx = N->getNumOperands() - 1;
8000   SDValue Addr = N->getOperand(AddrOpIdx);
8001
8002   // Search for a use of the address operand that is an increment.
8003   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8004        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8005     SDNode *User = *UI;
8006     if (User->getOpcode() != ISD::ADD ||
8007         UI.getUse().getResNo() != Addr.getResNo())
8008       continue;
8009
8010     // Check that the add is independent of the load/store.  Otherwise, folding
8011     // it would create a cycle.
8012     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8013       continue;
8014
8015     // Find the new opcode for the updating load/store.
8016     bool IsStore = false;
8017     bool IsLaneOp = false;
8018     bool IsDupOp = false;
8019     unsigned NewOpc = 0;
8020     unsigned NumVecs = 0;
8021     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8022     switch (IntNo) {
8023     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8024     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8025       NumVecs = 2; break;
8026     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8027       NumVecs = 3; break;
8028     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8029       NumVecs = 4; break;
8030     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8031       NumVecs = 2; IsStore = true; break;
8032     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8033       NumVecs = 3; IsStore = true; break;
8034     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8035       NumVecs = 4; IsStore = true; break;
8036     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8037       NumVecs = 2; break;
8038     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8039       NumVecs = 3; break;
8040     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8041       NumVecs = 4; break;
8042     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8043       NumVecs = 2; IsStore = true; break;
8044     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8045       NumVecs = 3; IsStore = true; break;
8046     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8047       NumVecs = 4; IsStore = true; break;
8048     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8049       NumVecs = 2; IsDupOp = true; break;
8050     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8051       NumVecs = 3; IsDupOp = true; break;
8052     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8053       NumVecs = 4; IsDupOp = true; break;
8054     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8055       NumVecs = 2; IsLaneOp = true; break;
8056     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8057       NumVecs = 3; IsLaneOp = true; break;
8058     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8059       NumVecs = 4; IsLaneOp = true; break;
8060     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8061       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8062     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8063       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8064     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8065       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8066     }
8067
8068     EVT VecTy;
8069     if (IsStore)
8070       VecTy = N->getOperand(2).getValueType();
8071     else
8072       VecTy = N->getValueType(0);
8073
8074     // If the increment is a constant, it must match the memory ref size.
8075     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8076     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8077       uint32_t IncVal = CInc->getZExtValue();
8078       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8079       if (IsLaneOp || IsDupOp)
8080         NumBytes /= VecTy.getVectorNumElements();
8081       if (IncVal != NumBytes)
8082         continue;
8083       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8084     }
8085     SmallVector<SDValue, 8> Ops;
8086     Ops.push_back(N->getOperand(0)); // Incoming chain
8087     // Load lane and store have vector list as input.
8088     if (IsLaneOp || IsStore)
8089       for (unsigned i = 2; i < AddrOpIdx; ++i)
8090         Ops.push_back(N->getOperand(i));
8091     Ops.push_back(Addr); // Base register
8092     Ops.push_back(Inc);
8093
8094     // Return Types.
8095     EVT Tys[6];
8096     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8097     unsigned n;
8098     for (n = 0; n < NumResultVecs; ++n)
8099       Tys[n] = VecTy;
8100     Tys[n++] = MVT::i64;  // Type of write back register
8101     Tys[n] = MVT::Other;  // Type of the chain
8102     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8103
8104     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8105     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8106                                            MemInt->getMemoryVT(),
8107                                            MemInt->getMemOperand());
8108
8109     // Update the uses.
8110     std::vector<SDValue> NewResults;
8111     for (unsigned i = 0; i < NumResultVecs; ++i) {
8112       NewResults.push_back(SDValue(UpdN.getNode(), i));
8113     }
8114     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8115     DCI.CombineTo(N, NewResults);
8116     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8117
8118     break;
8119   }
8120   return SDValue();
8121 }
8122
8123 // Checks to see if the value is the prescribed width and returns information
8124 // about its extension mode.
8125 static
8126 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8127   ExtType = ISD::NON_EXTLOAD;
8128   switch(V.getNode()->getOpcode()) {
8129   default:
8130     return false;
8131   case ISD::LOAD: {
8132     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8133     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8134        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8135       ExtType = LoadNode->getExtensionType();
8136       return true;
8137     }
8138     return false;
8139   }
8140   case ISD::AssertSext: {
8141     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8142     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8143        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8144       ExtType = ISD::SEXTLOAD;
8145       return true;
8146     }
8147     return false;
8148   }
8149   case ISD::AssertZext: {
8150     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8151     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8152        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8153       ExtType = ISD::ZEXTLOAD;
8154       return true;
8155     }
8156     return false;
8157   }
8158   case ISD::Constant:
8159   case ISD::TargetConstant: {
8160     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8161         1LL << (width - 1))
8162       return true;
8163     return false;
8164   }
8165   }
8166
8167   return true;
8168 }
8169
8170 // This function does a whole lot of voodoo to determine if the tests are
8171 // equivalent without and with a mask. Essentially what happens is that given a
8172 // DAG resembling:
8173 //
8174 //  +-------------+ +-------------+ +-------------+ +-------------+
8175 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8176 //  +-------------+ +-------------+ +-------------+ +-------------+
8177 //           |           |           |               |
8178 //           V           V           |    +----------+
8179 //          +-------------+  +----+  |    |
8180 //          |     ADD     |  |0xff|  |    |
8181 //          +-------------+  +----+  |    |
8182 //                  |           |    |    |
8183 //                  V           V    |    |
8184 //                 +-------------+   |    |
8185 //                 |     AND     |   |    |
8186 //                 +-------------+   |    |
8187 //                      |            |    |
8188 //                      +-----+      |    |
8189 //                            |      |    |
8190 //                            V      V    V
8191 //                           +-------------+
8192 //                           |     CMP     |
8193 //                           +-------------+
8194 //
8195 // The AND node may be safely removed for some combinations of inputs. In
8196 // particular we need to take into account the extension type of the Input,
8197 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8198 // width of the input (this can work for any width inputs, the above graph is
8199 // specific to 8 bits.
8200 //
8201 // The specific equations were worked out by generating output tables for each
8202 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8203 // problem was simplified by working with 4 bit inputs, which means we only
8204 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8205 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8206 // patterns present in both extensions (0,7). For every distinct set of
8207 // AddConstant and CompConstants bit patterns we can consider the masked and
8208 // unmasked versions to be equivalent if the result of this function is true for
8209 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8210 //
8211 //   sub      w8, w0, w1
8212 //   and      w10, w8, #0x0f
8213 //   cmp      w8, w2
8214 //   cset     w9, AArch64CC
8215 //   cmp      w10, w2
8216 //   cset     w11, AArch64CC
8217 //   cmp      w9, w11
8218 //   cset     w0, eq
8219 //   ret
8220 //
8221 // Since the above function shows when the outputs are equivalent it defines
8222 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8223 // would be expensive to run during compiles. The equations below were written
8224 // in a test harness that confirmed they gave equivalent outputs to the above
8225 // for all inputs function, so they can be used determine if the removal is
8226 // legal instead.
8227 //
8228 // isEquivalentMaskless() is the code for testing if the AND can be removed
8229 // factored out of the DAG recognition as the DAG can take several forms.
8230
8231 static
8232 bool isEquivalentMaskless(unsigned CC, unsigned width,
8233                           ISD::LoadExtType ExtType, signed AddConstant,
8234                           signed CompConstant) {
8235   // By being careful about our equations and only writing the in term
8236   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8237   // make them generally applicable to all bit widths.
8238   signed MaxUInt = (1 << width);
8239
8240   // For the purposes of these comparisons sign extending the type is
8241   // equivalent to zero extending the add and displacing it by half the integer
8242   // width. Provided we are careful and make sure our equations are valid over
8243   // the whole range we can just adjust the input and avoid writing equations
8244   // for sign extended inputs.
8245   if (ExtType == ISD::SEXTLOAD)
8246     AddConstant -= (1 << (width-1));
8247
8248   switch(CC) {
8249   case AArch64CC::LE:
8250   case AArch64CC::GT: {
8251     if ((AddConstant == 0) ||
8252         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8253         (AddConstant >= 0 && CompConstant < 0) ||
8254         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8255       return true;
8256   } break;
8257   case AArch64CC::LT:
8258   case AArch64CC::GE: {
8259     if ((AddConstant == 0) ||
8260         (AddConstant >= 0 && CompConstant <= 0) ||
8261         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8262       return true;
8263   } break;
8264   case AArch64CC::HI:
8265   case AArch64CC::LS: {
8266     if ((AddConstant >= 0 && CompConstant < 0) ||
8267        (AddConstant <= 0 && CompConstant >= -1 &&
8268         CompConstant < AddConstant + MaxUInt))
8269       return true;
8270   } break;
8271   case AArch64CC::PL:
8272   case AArch64CC::MI: {
8273     if ((AddConstant == 0) ||
8274         (AddConstant > 0 && CompConstant <= 0) ||
8275         (AddConstant < 0 && CompConstant <= AddConstant))
8276       return true;
8277   } break;
8278   case AArch64CC::LO:
8279   case AArch64CC::HS: {
8280     if ((AddConstant >= 0 && CompConstant <= 0) ||
8281         (AddConstant <= 0 && CompConstant >= 0 &&
8282          CompConstant <= AddConstant + MaxUInt))
8283       return true;
8284   } break;
8285   case AArch64CC::EQ:
8286   case AArch64CC::NE: {
8287     if ((AddConstant > 0 && CompConstant < 0) ||
8288         (AddConstant < 0 && CompConstant >= 0 &&
8289          CompConstant < AddConstant + MaxUInt) ||
8290         (AddConstant >= 0 && CompConstant >= 0 &&
8291          CompConstant >= AddConstant) ||
8292         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8293
8294       return true;
8295   } break;
8296   case AArch64CC::VS:
8297   case AArch64CC::VC:
8298   case AArch64CC::AL:
8299   case AArch64CC::NV:
8300     return true;
8301   case AArch64CC::Invalid:
8302     break;
8303   }
8304
8305   return false;
8306 }
8307
8308 static
8309 SDValue performCONDCombine(SDNode *N,
8310                            TargetLowering::DAGCombinerInfo &DCI,
8311                            SelectionDAG &DAG, unsigned CCIndex,
8312                            unsigned CmpIndex) {
8313   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8314   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8315   unsigned CondOpcode = SubsNode->getOpcode();
8316
8317   if (CondOpcode != AArch64ISD::SUBS)
8318     return SDValue();
8319
8320   // There is a SUBS feeding this condition. Is it fed by a mask we can
8321   // use?
8322
8323   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8324   unsigned MaskBits = 0;
8325
8326   if (AndNode->getOpcode() != ISD::AND)
8327     return SDValue();
8328
8329   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8330     uint32_t CNV = CN->getZExtValue();
8331     if (CNV == 255)
8332       MaskBits = 8;
8333     else if (CNV == 65535)
8334       MaskBits = 16;
8335   }
8336
8337   if (!MaskBits)
8338     return SDValue();
8339
8340   SDValue AddValue = AndNode->getOperand(0);
8341
8342   if (AddValue.getOpcode() != ISD::ADD)
8343     return SDValue();
8344
8345   // The basic dag structure is correct, grab the inputs and validate them.
8346
8347   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8348   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8349   SDValue SubsInputValue = SubsNode->getOperand(1);
8350
8351   // The mask is present and the provenance of all the values is a smaller type,
8352   // lets see if the mask is superfluous.
8353
8354   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8355       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8356     return SDValue();
8357
8358   ISD::LoadExtType ExtType;
8359
8360   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8361       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8362       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8363     return SDValue();
8364
8365   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8366                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8367                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8368     return SDValue();
8369
8370   // The AND is not necessary, remove it.
8371
8372   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8373                                SubsNode->getValueType(1));
8374   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8375
8376   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8377   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8378
8379   return SDValue(N, 0);
8380 }
8381
8382 // Optimize compare with zero and branch.
8383 static SDValue performBRCONDCombine(SDNode *N,
8384                                     TargetLowering::DAGCombinerInfo &DCI,
8385                                     SelectionDAG &DAG) {
8386   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8387   if (NV.getNode())
8388     N = NV.getNode();
8389   SDValue Chain = N->getOperand(0);
8390   SDValue Dest = N->getOperand(1);
8391   SDValue CCVal = N->getOperand(2);
8392   SDValue Cmp = N->getOperand(3);
8393
8394   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8395   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8396   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8397     return SDValue();
8398
8399   unsigned CmpOpc = Cmp.getOpcode();
8400   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8401     return SDValue();
8402
8403   // Only attempt folding if there is only one use of the flag and no use of the
8404   // value.
8405   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8406     return SDValue();
8407
8408   SDValue LHS = Cmp.getOperand(0);
8409   SDValue RHS = Cmp.getOperand(1);
8410
8411   assert(LHS.getValueType() == RHS.getValueType() &&
8412          "Expected the value type to be the same for both operands!");
8413   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8414     return SDValue();
8415
8416   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8417     std::swap(LHS, RHS);
8418
8419   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8420     return SDValue();
8421
8422   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8423       LHS.getOpcode() == ISD::SRL)
8424     return SDValue();
8425
8426   // Fold the compare into the branch instruction.
8427   SDValue BR;
8428   if (CC == AArch64CC::EQ)
8429     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8430   else
8431     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8432
8433   // Do not add new nodes to DAG combiner worklist.
8434   DCI.CombineTo(N, BR, false);
8435
8436   return SDValue();
8437 }
8438
8439 // vselect (v1i1 setcc) ->
8440 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8441 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8442 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8443 // such VSELECT.
8444 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8445   SDValue N0 = N->getOperand(0);
8446   EVT CCVT = N0.getValueType();
8447
8448   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8449       CCVT.getVectorElementType() != MVT::i1)
8450     return SDValue();
8451
8452   EVT ResVT = N->getValueType(0);
8453   EVT CmpVT = N0.getOperand(0).getValueType();
8454   // Only combine when the result type is of the same size as the compared
8455   // operands.
8456   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8457     return SDValue();
8458
8459   SDValue IfTrue = N->getOperand(1);
8460   SDValue IfFalse = N->getOperand(2);
8461   SDValue SetCC =
8462       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8463                    N0.getOperand(0), N0.getOperand(1),
8464                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8465   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8466                      IfTrue, IfFalse);
8467 }
8468
8469 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8470 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8471 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8472 /// with a vector one followed by a DUP shuffle on the result.
8473 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8474   SDValue N0 = N->getOperand(0);
8475   EVT ResVT = N->getValueType(0);
8476
8477   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8478     return SDValue();
8479
8480   // If NumMaskElts == 0, the comparison is larger than select result. The
8481   // largest real NEON comparison is 64-bits per lane, which means the result is
8482   // at most 32-bits and an illegal vector. Just bail out for now.
8483   EVT SrcVT = N0.getOperand(0).getValueType();
8484
8485   // Don't try to do this optimization when the setcc itself has i1 operands.
8486   // There are no legal vectors of i1, so this would be pointless.
8487   if (SrcVT == MVT::i1)
8488     return SDValue();
8489
8490   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8491   if (!ResVT.isVector() || NumMaskElts == 0)
8492     return SDValue();
8493
8494   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8495   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8496
8497   // First perform a vector comparison, where lane 0 is the one we're interested
8498   // in.
8499   SDLoc DL(N0);
8500   SDValue LHS =
8501       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8502   SDValue RHS =
8503       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8504   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8505
8506   // Now duplicate the comparison mask we want across all other lanes.
8507   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8508   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8509   Mask = DAG.getNode(ISD::BITCAST, DL,
8510                      ResVT.changeVectorElementTypeToInteger(), Mask);
8511
8512   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8513 }
8514
8515 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8516                                                  DAGCombinerInfo &DCI) const {
8517   SelectionDAG &DAG = DCI.DAG;
8518   switch (N->getOpcode()) {
8519   default:
8520     break;
8521   case ISD::ADD:
8522   case ISD::SUB:
8523     return performAddSubLongCombine(N, DCI, DAG);
8524   case ISD::XOR:
8525     return performXorCombine(N, DAG, DCI, Subtarget);
8526   case ISD::MUL:
8527     return performMulCombine(N, DAG, DCI, Subtarget);
8528   case ISD::SINT_TO_FP:
8529   case ISD::UINT_TO_FP:
8530     return performIntToFpCombine(N, DAG);
8531   case ISD::OR:
8532     return performORCombine(N, DCI, Subtarget);
8533   case ISD::INTRINSIC_WO_CHAIN:
8534     return performIntrinsicCombine(N, DCI, Subtarget);
8535   case ISD::ANY_EXTEND:
8536   case ISD::ZERO_EXTEND:
8537   case ISD::SIGN_EXTEND:
8538     return performExtendCombine(N, DCI, DAG);
8539   case ISD::BITCAST:
8540     return performBitcastCombine(N, DCI, DAG);
8541   case ISD::CONCAT_VECTORS:
8542     return performConcatVectorsCombine(N, DCI, DAG);
8543   case ISD::SELECT:
8544     return performSelectCombine(N, DAG);
8545   case ISD::VSELECT:
8546     return performVSelectCombine(N, DCI.DAG);
8547   case ISD::STORE:
8548     return performSTORECombine(N, DCI, DAG, Subtarget);
8549   case AArch64ISD::BRCOND:
8550     return performBRCONDCombine(N, DCI, DAG);
8551   case AArch64ISD::CSEL:
8552     return performCONDCombine(N, DCI, DAG, 2, 3);
8553   case AArch64ISD::DUP:
8554     return performPostLD1Combine(N, DCI, false);
8555   case ISD::INSERT_VECTOR_ELT:
8556     return performPostLD1Combine(N, DCI, true);
8557   case ISD::INTRINSIC_VOID:
8558   case ISD::INTRINSIC_W_CHAIN:
8559     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8560     case Intrinsic::aarch64_neon_ld2:
8561     case Intrinsic::aarch64_neon_ld3:
8562     case Intrinsic::aarch64_neon_ld4:
8563     case Intrinsic::aarch64_neon_ld1x2:
8564     case Intrinsic::aarch64_neon_ld1x3:
8565     case Intrinsic::aarch64_neon_ld1x4:
8566     case Intrinsic::aarch64_neon_ld2lane:
8567     case Intrinsic::aarch64_neon_ld3lane:
8568     case Intrinsic::aarch64_neon_ld4lane:
8569     case Intrinsic::aarch64_neon_ld2r:
8570     case Intrinsic::aarch64_neon_ld3r:
8571     case Intrinsic::aarch64_neon_ld4r:
8572     case Intrinsic::aarch64_neon_st2:
8573     case Intrinsic::aarch64_neon_st3:
8574     case Intrinsic::aarch64_neon_st4:
8575     case Intrinsic::aarch64_neon_st1x2:
8576     case Intrinsic::aarch64_neon_st1x3:
8577     case Intrinsic::aarch64_neon_st1x4:
8578     case Intrinsic::aarch64_neon_st2lane:
8579     case Intrinsic::aarch64_neon_st3lane:
8580     case Intrinsic::aarch64_neon_st4lane:
8581       return performNEONPostLDSTCombine(N, DCI, DAG);
8582     default:
8583       break;
8584     }
8585   }
8586   return SDValue();
8587 }
8588
8589 // Check if the return value is used as only a return value, as otherwise
8590 // we can't perform a tail-call. In particular, we need to check for
8591 // target ISD nodes that are returns and any other "odd" constructs
8592 // that the generic analysis code won't necessarily catch.
8593 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8594                                                SDValue &Chain) const {
8595   if (N->getNumValues() != 1)
8596     return false;
8597   if (!N->hasNUsesOfValue(1, 0))
8598     return false;
8599
8600   SDValue TCChain = Chain;
8601   SDNode *Copy = *N->use_begin();
8602   if (Copy->getOpcode() == ISD::CopyToReg) {
8603     // If the copy has a glue operand, we conservatively assume it isn't safe to
8604     // perform a tail call.
8605     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8606         MVT::Glue)
8607       return false;
8608     TCChain = Copy->getOperand(0);
8609   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8610     return false;
8611
8612   bool HasRet = false;
8613   for (SDNode *Node : Copy->uses()) {
8614     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8615       return false;
8616     HasRet = true;
8617   }
8618
8619   if (!HasRet)
8620     return false;
8621
8622   Chain = TCChain;
8623   return true;
8624 }
8625
8626 // Return whether the an instruction can potentially be optimized to a tail
8627 // call. This will cause the optimizers to attempt to move, or duplicate,
8628 // return instructions to help enable tail call optimizations for this
8629 // instruction.
8630 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8631   if (!CI->isTailCall())
8632     return false;
8633
8634   return true;
8635 }
8636
8637 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8638                                                    SDValue &Offset,
8639                                                    ISD::MemIndexedMode &AM,
8640                                                    bool &IsInc,
8641                                                    SelectionDAG &DAG) const {
8642   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8643     return false;
8644
8645   Base = Op->getOperand(0);
8646   // All of the indexed addressing mode instructions take a signed
8647   // 9 bit immediate offset.
8648   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8649     int64_t RHSC = (int64_t)RHS->getZExtValue();
8650     if (RHSC >= 256 || RHSC <= -256)
8651       return false;
8652     IsInc = (Op->getOpcode() == ISD::ADD);
8653     Offset = Op->getOperand(1);
8654     return true;
8655   }
8656   return false;
8657 }
8658
8659 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8660                                                       SDValue &Offset,
8661                                                       ISD::MemIndexedMode &AM,
8662                                                       SelectionDAG &DAG) const {
8663   EVT VT;
8664   SDValue Ptr;
8665   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8666     VT = LD->getMemoryVT();
8667     Ptr = LD->getBasePtr();
8668   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8669     VT = ST->getMemoryVT();
8670     Ptr = ST->getBasePtr();
8671   } else
8672     return false;
8673
8674   bool IsInc;
8675   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8676     return false;
8677   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8678   return true;
8679 }
8680
8681 bool AArch64TargetLowering::getPostIndexedAddressParts(
8682     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8683     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8684   EVT VT;
8685   SDValue Ptr;
8686   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8687     VT = LD->getMemoryVT();
8688     Ptr = LD->getBasePtr();
8689   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8690     VT = ST->getMemoryVT();
8691     Ptr = ST->getBasePtr();
8692   } else
8693     return false;
8694
8695   bool IsInc;
8696   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8697     return false;
8698   // Post-indexing updates the base, so it's not a valid transform
8699   // if that's not the same as the load's pointer.
8700   if (Ptr != Base)
8701     return false;
8702   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8703   return true;
8704 }
8705
8706 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8707                                   SelectionDAG &DAG) {
8708   SDLoc DL(N);
8709   SDValue Op = N->getOperand(0);
8710
8711   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8712     return;
8713
8714   Op = SDValue(
8715       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8716                          DAG.getUNDEF(MVT::i32), Op,
8717                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8718       0);
8719   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8720   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8721 }
8722
8723 void AArch64TargetLowering::ReplaceNodeResults(
8724     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8725   switch (N->getOpcode()) {
8726   default:
8727     llvm_unreachable("Don't know how to custom expand this");
8728   case ISD::BITCAST:
8729     ReplaceBITCASTResults(N, Results, DAG);
8730     return;
8731   case ISD::FP_TO_UINT:
8732   case ISD::FP_TO_SINT:
8733     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8734     // Let normal code take care of it by not adding anything to Results.
8735     return;
8736   }
8737 }
8738
8739 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8740   return true;
8741 }
8742
8743 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8744   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8745   // reciprocal if there are three or more FDIVs.
8746   return NumUsers > 2;
8747 }
8748
8749 TargetLoweringBase::LegalizeTypeAction
8750 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8751   MVT SVT = VT.getSimpleVT();
8752   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8753   // v4i16, v2i32 instead of to promote.
8754   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8755       || SVT == MVT::v1f32)
8756     return TypeWidenVector;
8757
8758   return TargetLoweringBase::getPreferredVectorAction(VT);
8759 }
8760
8761 // Loads and stores less than 128-bits are already atomic; ones above that
8762 // are doomed anyway, so defer to the default libcall and blame the OS when
8763 // things go wrong.
8764 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8765   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8766   return Size == 128;
8767 }
8768
8769 // Loads and stores less than 128-bits are already atomic; ones above that
8770 // are doomed anyway, so defer to the default libcall and blame the OS when
8771 // things go wrong.
8772 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8773   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8774   return Size == 128;
8775 }
8776
8777 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8778 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8779   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8780   return Size <= 128;
8781 }
8782
8783 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8784   return true;
8785 }
8786
8787 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8788                                              AtomicOrdering Ord) const {
8789   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8790   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8791   bool IsAcquire = isAtLeastAcquire(Ord);
8792
8793   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8794   // intrinsic must return {i64, i64} and we have to recombine them into a
8795   // single i128 here.
8796   if (ValTy->getPrimitiveSizeInBits() == 128) {
8797     Intrinsic::ID Int =
8798         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8799     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8800
8801     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8802     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8803
8804     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8805     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8806     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8807     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8808     return Builder.CreateOr(
8809         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8810   }
8811
8812   Type *Tys[] = { Addr->getType() };
8813   Intrinsic::ID Int =
8814       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8815   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8816
8817   return Builder.CreateTruncOrBitCast(
8818       Builder.CreateCall(Ldxr, Addr),
8819       cast<PointerType>(Addr->getType())->getElementType());
8820 }
8821
8822 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8823                                                    Value *Val, Value *Addr,
8824                                                    AtomicOrdering Ord) const {
8825   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8826   bool IsRelease = isAtLeastRelease(Ord);
8827
8828   // Since the intrinsics must have legal type, the i128 intrinsics take two
8829   // parameters: "i64, i64". We must marshal Val into the appropriate form
8830   // before the call.
8831   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8832     Intrinsic::ID Int =
8833         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8834     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8835     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8836
8837     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8838     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8839     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8840     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8841   }
8842
8843   Intrinsic::ID Int =
8844       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8845   Type *Tys[] = { Addr->getType() };
8846   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8847
8848   return Builder.CreateCall2(
8849       Stxr, Builder.CreateZExtOrBitCast(
8850                 Val, Stxr->getFunctionType()->getParamType(0)),
8851       Addr);
8852 }
8853
8854 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8855     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8856   return Ty->isArrayTy();
8857 }