lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64PerfectShuffle.h"
  16 #include "AArch64Subtarget.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 311   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 312   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 313   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 315   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 319   // Indexed loads and stores are supported.
 320   for (unsigned im = (unsigned)ISD::PRE_INC;
 321        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 322     setIndexedLoadAction(im, MVT::i8, Legal);
 323     setIndexedLoadAction(im, MVT::i16, Legal);
 324     setIndexedLoadAction(im, MVT::i32, Legal);
 325     setIndexedLoadAction(im, MVT::i64, Legal);
 326     setIndexedLoadAction(im, MVT::f64, Legal);
 327     setIndexedLoadAction(im, MVT::f32, Legal);
 328     setIndexedStoreAction(im, MVT::i8, Legal);
 329     setIndexedStoreAction(im, MVT::i16, Legal);
 330     setIndexedStoreAction(im, MVT::i32, Legal);
 331     setIndexedStoreAction(im, MVT::i64, Legal);
 332     setIndexedStoreAction(im, MVT::f64, Legal);
 333     setIndexedStoreAction(im, MVT::f32, Legal);
 334   }
 335
 336   // Trap.
 337   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 338
 339   // We combine OR nodes for bitfield operations.
 340   setTargetDAGCombine(ISD::OR);
 341
 342   // Vector add and sub nodes may conceal a high-half opportunity.
 343   // Also, try to fold ADD into CSINC/CSINV..
 344   setTargetDAGCombine(ISD::ADD);
 345   setTargetDAGCombine(ISD::SUB);
 346
 347   setTargetDAGCombine(ISD::XOR);
 348   setTargetDAGCombine(ISD::SINT_TO_FP);
 349   setTargetDAGCombine(ISD::UINT_TO_FP);
 350
 351   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 352
 353   setTargetDAGCombine(ISD::ANY_EXTEND);
 354   setTargetDAGCombine(ISD::ZERO_EXTEND);
 355   setTargetDAGCombine(ISD::SIGN_EXTEND);
 356   setTargetDAGCombine(ISD::BITCAST);
 357   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 358   setTargetDAGCombine(ISD::STORE);
 359
 360   setTargetDAGCombine(ISD::MUL);
 361
 362   setTargetDAGCombine(ISD::SELECT);
 363   setTargetDAGCombine(ISD::VSELECT);
 364
 365   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 366   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 367   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 368
 369   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 370   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 371   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 372
 373   setStackPointerRegisterToSaveRestore(AArch64::SP);
 374
 375   setSchedulingPreference(Sched::Hybrid);
 376
 377   // Enable TBZ/TBNZ
 378   MaskAndBranchFoldingIsLegal = true;
 379
 380   setMinFunctionAlignment(2);
 381
 382   RequireStrictAlign = (Align == StrictAlign);
 383
 384   setHasExtractBitsInsn(true);
 385
 386   if (Subtarget->hasNEON()) {
 387     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 388     // silliness like this:
 389     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 390     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 391     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 392     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 393     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 394     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 409     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 410     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 411     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 414
 415     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 416     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 417     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 418     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 419     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 420
 421     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 422
 423     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 424     // elements smaller than i32, so promote the input to i32 first.
 425     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 426     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 427     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 428     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 429     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 430     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 432     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 433     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 434
 435     // AArch64 doesn't have MUL.2d:
 436     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 437     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 438     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 439     // Likewise, narrowing and extending vector loads/stores aren't handled
 440     // directly.
 441     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 442          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 443
 444       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 445                          Expand);
 446
 447       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 448       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 449       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 450       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 451
 452       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 453
 454       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 455            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 456         setTruncStoreAction((MVT::SimpleValueType)VT,
 457                             (MVT::SimpleValueType)InnerVT, Expand);
 458       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 459       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 460       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 461     }
 462
 463     // AArch64 has implementations of a lot of rounding-like FP operations.
 464     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 465     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 466       MVT Ty = RoundingVecTypes[I];
 467       setOperationAction(ISD::FFLOOR, Ty, Legal);
 468       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 469       setOperationAction(ISD::FCEIL, Ty, Legal);
 470       setOperationAction(ISD::FRINT, Ty, Legal);
 471       setOperationAction(ISD::FTRUNC, Ty, Legal);
 472       setOperationAction(ISD::FROUND, Ty, Legal);
 473     }
 474   }
 475 }
 476
 477 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 478   if (VT == MVT::v2f32) {
 479     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 480     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 481
 482     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 483     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 484   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 485     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 486     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 487
 488     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 489     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 490   }
 491
 492   // Mark vector float intrinsics as expand.
 493   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 494     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 495     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 496     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 497     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 498     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 499     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 500     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 501     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 502     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 503   }
 504
 505   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 506   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 507   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 508   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 509   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 510   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 511   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 512   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 513   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 514   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 517
 518   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 519   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 520   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 521   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 522
 523   // CNT supports only B element sizes.
 524   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 525     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 526
 527   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 528   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 529   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 530   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 531   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 532
 533   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 534   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 535
 536   if (Subtarget->isLittleEndian()) {
 537     for (unsigned im = (unsigned)ISD::PRE_INC;
 538          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 539       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 540       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 541     }
 542   }
 543 }
 544
 545 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 546   addRegisterClass(VT, &AArch64::FPR64RegClass);
 547   addTypeForNEON(VT, MVT::v2i32);
 548 }
 549
 550 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 551   addRegisterClass(VT, &AArch64::FPR128RegClass);
 552   addTypeForNEON(VT, MVT::v4i32);
 553 }
 554
 555 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 556   if (!VT.isVector())
 557     return MVT::i32;
 558   return VT.changeVectorElementTypeToInteger();
 559 }
 560
 561 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 562 /// Mask are known to be either zero or one and return them in the
 563 /// KnownZero/KnownOne bitsets.
 564 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 565     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 566     const SelectionDAG &DAG, unsigned Depth) const {
 567   switch (Op.getOpcode()) {
 568   default:
 569     break;
 570   case AArch64ISD::CSEL: {
 571     APInt KnownZero2, KnownOne2;
 572     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 573     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 574     KnownZero &= KnownZero2;
 575     KnownOne &= KnownOne2;
 576     break;
 577   }
 578   case ISD::INTRINSIC_W_CHAIN: {
 579    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 580     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 581     switch (IntID) {
 582     default: return;
 583     case Intrinsic::aarch64_ldaxr:
 584     case Intrinsic::aarch64_ldxr: {
 585       unsigned BitWidth = KnownOne.getBitWidth();
 586       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 587       unsigned MemBits = VT.getScalarType().getSizeInBits();
 588       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 589       return;
 590     }
 591     }
 592     break;
 593   }
 594   case ISD::INTRINSIC_WO_CHAIN:
 595   case ISD::INTRINSIC_VOID: {
 596     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 597     switch (IntNo) {
 598     default:
 599       break;
 600     case Intrinsic::aarch64_neon_umaxv:
 601     case Intrinsic::aarch64_neon_uminv: {
 602       // Figure out the datatype of the vector operand. The UMINV instruction
 603       // will zero extend the result, so we can mark as known zero all the
 604       // bits larger than the element datatype. 32-bit or larget doesn't need
 605       // this as those are legal types and will be handled by isel directly.
 606       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 607       unsigned BitWidth = KnownZero.getBitWidth();
 608       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 609         assert(BitWidth >= 8 && "Unexpected width!");
 610         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 611         KnownZero |= Mask;
 612       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 613         assert(BitWidth >= 16 && "Unexpected width!");
 614         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 615         KnownZero |= Mask;
 616       }
 617       break;
 618     } break;
 619     }
 620   }
 621   }
 622 }
 623
 624 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 625   return MVT::i64;
 626 }
 627
 628 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 629   // FIXME: On AArch64, this depends on the type.
 630   // Basically, the addressable offsets are o to 4095 * Ty.getSizeInBytes().
 631   // and the offset has to be a multiple of the related size in bytes.
 632   return 4095;
 633 }
 634
 635 FastISel *
 636 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 637                                       const TargetLibraryInfo *libInfo) const {
 638   return AArch64::createFastISel(funcInfo, libInfo);
 639 }
 640
 641 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 642   switch (Opcode) {
 643   default:
 644     return nullptr;
 645   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 646   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 647   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 648   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 649   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 650   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 651   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 652   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 653   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 654   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 655   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 656   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 657   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 658   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 659   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 660   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 661   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 662   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 663   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 664   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 665   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 666   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 667   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 668   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 669   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 670   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 671   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 672   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 673   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 674   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 675   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 676   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 677   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 678   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 679   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 680   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 681   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 682   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 683   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 684   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 685   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 686   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 687   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 688   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 689   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 690   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 691   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 692   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 693   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 694   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 695   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 696   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 697   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 698   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 699   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 700   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 701   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 702   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 703   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 704   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 705   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 706   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 707   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 708   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 709   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 710   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 711   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 712   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 713   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 714   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 715   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 716   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 717   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 718   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 719   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 720   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 721   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 722   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 723   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 724   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 725   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 726   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 727   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 728   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 729   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 730   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 731   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 732   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 733   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 734   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 735   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 736   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 737   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 738   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 739   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 740   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 741   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 742   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 743   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 744   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 745   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 746   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 747   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 748   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 749   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 750   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 751   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 752   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 753   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 754   }
 755 }
 756
 757 MachineBasicBlock *
 758 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 759                                     MachineBasicBlock *MBB) const {
 760   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 761   // phi node:
 762
 763   // OrigBB:
 764   //     [... previous instrs leading to comparison ...]
 765   //     b.ne TrueBB
 766   //     b EndBB
 767   // TrueBB:
 768   //     ; Fallthrough
 769   // EndBB:
 770   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 771
 772   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 773   MachineFunction *MF = MBB->getParent();
 774   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 775   DebugLoc DL = MI->getDebugLoc();
 776   MachineFunction::iterator It = MBB;
 777   ++It;
 778
 779   unsigned DestReg = MI->getOperand(0).getReg();
 780   unsigned IfTrueReg = MI->getOperand(1).getReg();
 781   unsigned IfFalseReg = MI->getOperand(2).getReg();
 782   unsigned CondCode = MI->getOperand(3).getImm();
 783   bool NZCVKilled = MI->getOperand(4).isKill();
 784
 785   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 786   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 787   MF->insert(It, TrueBB);
 788   MF->insert(It, EndBB);
 789
 790   // Transfer rest of current basic-block to EndBB
 791   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 792                 MBB->end());
 793   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 794
 795   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 796   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 797   MBB->addSuccessor(TrueBB);
 798   MBB->addSuccessor(EndBB);
 799
 800   // TrueBB falls through to the end.
 801   TrueBB->addSuccessor(EndBB);
 802
 803   if (!NZCVKilled) {
 804     TrueBB->addLiveIn(AArch64::NZCV);
 805     EndBB->addLiveIn(AArch64::NZCV);
 806   }
 807
 808   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 809       .addReg(IfTrueReg)
 810       .addMBB(TrueBB)
 811       .addReg(IfFalseReg)
 812       .addMBB(MBB);
 813
 814   MI->eraseFromParent();
 815   return EndBB;
 816 }
 817
 818 MachineBasicBlock *
 819 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 820                                                  MachineBasicBlock *BB) const {
 821   switch (MI->getOpcode()) {
 822   default:
 823 #ifndef NDEBUG
 824     MI->dump();
 825 #endif
 826     assert(0 && "Unexpected instruction for custom inserter!");
 827     break;
 828
 829   case AArch64::F128CSEL:
 830     return EmitF128CSEL(MI, BB);
 831
 832   case TargetOpcode::STACKMAP:
 833   case TargetOpcode::PATCHPOINT:
 834     return emitPatchPoint(MI, BB);
 835   }
 836   llvm_unreachable("Unexpected instruction for custom inserter!");
 837 }
 838
 839 //===----------------------------------------------------------------------===//
 840 // AArch64 Lowering private implementation.
 841 //===----------------------------------------------------------------------===//
 842
 843 //===----------------------------------------------------------------------===//
 844 // Lowering Code
 845 //===----------------------------------------------------------------------===//
 846
 847 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 848 /// CC
 849 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 850   switch (CC) {
 851   default:
 852     llvm_unreachable("Unknown condition code!");
 853   case ISD::SETNE:
 854     return AArch64CC::NE;
 855   case ISD::SETEQ:
 856     return AArch64CC::EQ;
 857   case ISD::SETGT:
 858     return AArch64CC::GT;
 859   case ISD::SETGE:
 860     return AArch64CC::GE;
 861   case ISD::SETLT:
 862     return AArch64CC::LT;
 863   case ISD::SETLE:
 864     return AArch64CC::LE;
 865   case ISD::SETUGT:
 866     return AArch64CC::HI;
 867   case ISD::SETUGE:
 868     return AArch64CC::HS;
 869   case ISD::SETULT:
 870     return AArch64CC::LO;
 871   case ISD::SETULE:
 872     return AArch64CC::LS;
 873   }
 874 }
 875
 876 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 877 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 878                                   AArch64CC::CondCode &CondCode,
 879                                   AArch64CC::CondCode &CondCode2) {
 880   CondCode2 = AArch64CC::AL;
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Unknown FP condition!");
 884   case ISD::SETEQ:
 885   case ISD::SETOEQ:
 886     CondCode = AArch64CC::EQ;
 887     break;
 888   case ISD::SETGT:
 889   case ISD::SETOGT:
 890     CondCode = AArch64CC::GT;
 891     break;
 892   case ISD::SETGE:
 893   case ISD::SETOGE:
 894     CondCode = AArch64CC::GE;
 895     break;
 896   case ISD::SETOLT:
 897     CondCode = AArch64CC::MI;
 898     break;
 899   case ISD::SETOLE:
 900     CondCode = AArch64CC::LS;
 901     break;
 902   case ISD::SETONE:
 903     CondCode = AArch64CC::MI;
 904     CondCode2 = AArch64CC::GT;
 905     break;
 906   case ISD::SETO:
 907     CondCode = AArch64CC::VC;
 908     break;
 909   case ISD::SETUO:
 910     CondCode = AArch64CC::VS;
 911     break;
 912   case ISD::SETUEQ:
 913     CondCode = AArch64CC::EQ;
 914     CondCode2 = AArch64CC::VS;
 915     break;
 916   case ISD::SETUGT:
 917     CondCode = AArch64CC::HI;
 918     break;
 919   case ISD::SETUGE:
 920     CondCode = AArch64CC::PL;
 921     break;
 922   case ISD::SETLT:
 923   case ISD::SETULT:
 924     CondCode = AArch64CC::LT;
 925     break;
 926   case ISD::SETLE:
 927   case ISD::SETULE:
 928     CondCode = AArch64CC::LE;
 929     break;
 930   case ISD::SETNE:
 931   case ISD::SETUNE:
 932     CondCode = AArch64CC::NE;
 933     break;
 934   }
 935 }
 936
 937 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 938 /// CC usable with the vector instructions. Fewer operations are available
 939 /// without a real NZCV register, so we have to use less efficient combinations
 940 /// to get the same effect.
 941 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 942                                         AArch64CC::CondCode &CondCode,
 943                                         AArch64CC::CondCode &CondCode2,
 944                                         bool &Invert) {
 945   Invert = false;
 946   switch (CC) {
 947   default:
 948     // Mostly the scalar mappings work fine.
 949     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 950     break;
 951   case ISD::SETUO:
 952     Invert = true; // Fallthrough
 953   case ISD::SETO:
 954     CondCode = AArch64CC::MI;
 955     CondCode2 = AArch64CC::GE;
 956     break;
 957   case ISD::SETUEQ:
 958   case ISD::SETULT:
 959   case ISD::SETULE:
 960   case ISD::SETUGT:
 961   case ISD::SETUGE:
 962     // All of the compare-mask comparisons are ordered, but we can switch
 963     // between the two by a double inversion. E.g. ULE == !OGT.
 964     Invert = true;
 965     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 966     break;
 967   }
 968 }
 969
 970 static bool isLegalArithImmed(uint64_t C) {
 971   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 972   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 973 }
 974
 975 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 976                               SDLoc dl, SelectionDAG &DAG) {
 977   EVT VT = LHS.getValueType();
 978
 979   if (VT.isFloatingPoint())
 980     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 981
 982   // The CMP instruction is just an alias for SUBS, and representing it as
 983   // SUBS means that it's possible to get CSE with subtract operations.
 984   // A later phase can perform the optimization of setting the destination
 985   // register to WZR/XZR if it ends up being unused.
 986   unsigned Opcode = AArch64ISD::SUBS;
 987
 988   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 989       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 990       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 991     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 992     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 993     // can be set differently by this operation. It comes down to whether
 994     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 995     // everything is fine. If not then the optimization is wrong. Thus general
 996     // comparisons are only valid if op2 != 0.
 997
 998     // So, finally, the only LLVM-native comparisons that don't mention C and V
 999     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1000     // the absence of information about op2.
1001     Opcode = AArch64ISD::ADDS;
1002     RHS = RHS.getOperand(1);
1003   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1004              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1005              !isUnsignedIntSetCC(CC)) {
1006     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1007     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1008     // of the signed comparisons.
1009     Opcode = AArch64ISD::ANDS;
1010     RHS = LHS.getOperand(1);
1011     LHS = LHS.getOperand(0);
1012   }
1013
1014   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1015       .getValue(1);
1016 }
1017
1018 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1019                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1020   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1021     EVT VT = RHS.getValueType();
1022     uint64_t C = RHSC->getZExtValue();
1023     if (!isLegalArithImmed(C)) {
1024       // Constant does not fit, try adjusting it by one?
1025       switch (CC) {
1026       default:
1027         break;
1028       case ISD::SETLT:
1029       case ISD::SETGE:
1030         if ((VT == MVT::i32 && C != 0x80000000 &&
1031              isLegalArithImmed((uint32_t)(C - 1))) ||
1032             (VT == MVT::i64 && C != 0x80000000ULL &&
1033              isLegalArithImmed(C - 1ULL))) {
1034           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1035           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1036           RHS = DAG.getConstant(C, VT);
1037         }
1038         break;
1039       case ISD::SETULT:
1040       case ISD::SETUGE:
1041         if ((VT == MVT::i32 && C != 0 &&
1042              isLegalArithImmed((uint32_t)(C - 1))) ||
1043             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1044           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1045           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1046           RHS = DAG.getConstant(C, VT);
1047         }
1048         break;
1049       case ISD::SETLE:
1050       case ISD::SETGT:
1051         if ((VT == MVT::i32 && C != 0x7fffffff &&
1052              isLegalArithImmed((uint32_t)(C + 1))) ||
1053             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1054              isLegalArithImmed(C + 1ULL))) {
1055           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1056           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1057           RHS = DAG.getConstant(C, VT);
1058         }
1059         break;
1060       case ISD::SETULE:
1061       case ISD::SETUGT:
1062         if ((VT == MVT::i32 && C != 0xffffffff &&
1063              isLegalArithImmed((uint32_t)(C + 1))) ||
1064             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1065              isLegalArithImmed(C + 1ULL))) {
1066           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1067           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1068           RHS = DAG.getConstant(C, VT);
1069         }
1070         break;
1071       }
1072     }
1073   }
1074
1075   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1076   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1077   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1078   return Cmp;
1079 }
1080
1081 static std::pair<SDValue, SDValue>
1082 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1083   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1084          "Unsupported value type");
1085   SDValue Value, Overflow;
1086   SDLoc DL(Op);
1087   SDValue LHS = Op.getOperand(0);
1088   SDValue RHS = Op.getOperand(1);
1089   unsigned Opc = 0;
1090   switch (Op.getOpcode()) {
1091   default:
1092     llvm_unreachable("Unknown overflow instruction!");
1093   case ISD::SADDO:
1094     Opc = AArch64ISD::ADDS;
1095     CC = AArch64CC::VS;
1096     break;
1097   case ISD::UADDO:
1098     Opc = AArch64ISD::ADDS;
1099     CC = AArch64CC::HS;
1100     break;
1101   case ISD::SSUBO:
1102     Opc = AArch64ISD::SUBS;
1103     CC = AArch64CC::VS;
1104     break;
1105   case ISD::USUBO:
1106     Opc = AArch64ISD::SUBS;
1107     CC = AArch64CC::LO;
1108     break;
1109   // Multiply needs a little bit extra work.
1110   case ISD::SMULO:
1111   case ISD::UMULO: {
1112     CC = AArch64CC::NE;
1113     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1114     if (Op.getValueType() == MVT::i32) {
1115       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1116       // For a 32 bit multiply with overflow check we want the instruction
1117       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1118       // need to generate the following pattern:
1119       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1120       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1121       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1122       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1123       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1124                                 DAG.getConstant(0, MVT::i64));
1125       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1126       // operation. We need to clear out the upper 32 bits, because we used a
1127       // widening multiply that wrote all 64 bits. In the end this should be a
1128       // noop.
1129       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1130       if (IsSigned) {
1131         // The signed overflow check requires more than just a simple check for
1132         // any bit set in the upper 32 bits of the result. These bits could be
1133         // just the sign bits of a negative number. To perform the overflow
1134         // check we have to arithmetic shift right the 32nd bit of the result by
1135         // 31 bits. Then we compare the result to the upper 32 bits.
1136         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1137                                         DAG.getConstant(32, MVT::i64));
1138         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1139         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1140                                         DAG.getConstant(31, MVT::i64));
1141         // It is important that LowerBits is last, otherwise the arithmetic
1142         // shift will not be folded into the compare (SUBS).
1143         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1144         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1145                        .getValue(1);
1146       } else {
1147         // The overflow check for unsigned multiply is easy. We only need to
1148         // check if any of the upper 32 bits are set. This can be done with a
1149         // CMP (shifted register). For that we need to generate the following
1150         // pattern:
1151         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1152         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1153                                         DAG.getConstant(32, MVT::i64));
1154         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1155         Overflow =
1156             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1157                         UpperBits).getValue(1);
1158       }
1159       break;
1160     }
1161     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1162     // For the 64 bit multiply
1163     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1164     if (IsSigned) {
1165       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1166       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1167                                       DAG.getConstant(63, MVT::i64));
1168       // It is important that LowerBits is last, otherwise the arithmetic
1169       // shift will not be folded into the compare (SUBS).
1170       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1171       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1172                      .getValue(1);
1173     } else {
1174       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1175       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1176       Overflow =
1177           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1178                       UpperBits).getValue(1);
1179     }
1180     break;
1181   }
1182   } // switch (...)
1183
1184   if (Opc) {
1185     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1186
1187     // Emit the AArch64 operation with overflow check.
1188     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1189     Overflow = Value.getValue(1);
1190   }
1191   return std::make_pair(Value, Overflow);
1192 }
1193
1194 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1195                                              RTLIB::Libcall Call) const {
1196   SmallVector<SDValue, 2> Ops;
1197   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1198     Ops.push_back(Op.getOperand(i));
1199
1200   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1201                      SDLoc(Op)).first;
1202 }
1203
1204 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1205   SDValue Sel = Op.getOperand(0);
1206   SDValue Other = Op.getOperand(1);
1207
1208   // If neither operand is a SELECT_CC, give up.
1209   if (Sel.getOpcode() != ISD::SELECT_CC)
1210     std::swap(Sel, Other);
1211   if (Sel.getOpcode() != ISD::SELECT_CC)
1212     return Op;
1213
1214   // The folding we want to perform is:
1215   // (xor x, (select_cc a, b, cc, 0, -1) )
1216   //   -->
1217   // (csel x, (xor x, -1), cc ...)
1218   //
1219   // The latter will get matched to a CSINV instruction.
1220
1221   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1222   SDValue LHS = Sel.getOperand(0);
1223   SDValue RHS = Sel.getOperand(1);
1224   SDValue TVal = Sel.getOperand(2);
1225   SDValue FVal = Sel.getOperand(3);
1226   SDLoc dl(Sel);
1227
1228   // FIXME: This could be generalized to non-integer comparisons.
1229   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1230     return Op;
1231
1232   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1233   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1234
1235   // The the values aren't constants, this isn't the pattern we're looking for.
1236   if (!CFVal || !CTVal)
1237     return Op;
1238
1239   // We can commute the SELECT_CC by inverting the condition.  This
1240   // might be needed to make this fit into a CSINV pattern.
1241   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1242     std::swap(TVal, FVal);
1243     std::swap(CTVal, CFVal);
1244     CC = ISD::getSetCCInverse(CC, true);
1245   }
1246
1247   // If the constants line up, perform the transform!
1248   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1249     SDValue CCVal;
1250     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1251
1252     FVal = Other;
1253     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1254                        DAG.getConstant(-1ULL, Other.getValueType()));
1255
1256     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1257                        CCVal, Cmp);
1258   }
1259
1260   return Op;
1261 }
1262
1263 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1264   EVT VT = Op.getValueType();
1265
1266   // Let legalize expand this if it isn't a legal type yet.
1267   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1268     return SDValue();
1269
1270   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1271
1272   unsigned Opc;
1273   bool ExtraOp = false;
1274   switch (Op.getOpcode()) {
1275   default:
1276     llvm_unreachable("Invalid code");
1277   case ISD::ADDC:
1278     Opc = AArch64ISD::ADDS;
1279     break;
1280   case ISD::SUBC:
1281     Opc = AArch64ISD::SUBS;
1282     break;
1283   case ISD::ADDE:
1284     Opc = AArch64ISD::ADCS;
1285     ExtraOp = true;
1286     break;
1287   case ISD::SUBE:
1288     Opc = AArch64ISD::SBCS;
1289     ExtraOp = true;
1290     break;
1291   }
1292
1293   if (!ExtraOp)
1294     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1295   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1296                      Op.getOperand(2));
1297 }
1298
1299 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1300   // Let legalize expand this if it isn't a legal type yet.
1301   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1302     return SDValue();
1303
1304   AArch64CC::CondCode CC;
1305   // The actual operation that sets the overflow or carry flag.
1306   SDValue Value, Overflow;
1307   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1308
1309   // We use 0 and 1 as false and true values.
1310   SDValue TVal = DAG.getConstant(1, MVT::i32);
1311   SDValue FVal = DAG.getConstant(0, MVT::i32);
1312
1313   // We use an inverted condition, because the conditional select is inverted
1314   // too. This will allow it to be selected to a single instruction:
1315   // CSINC Wd, WZR, WZR, invert(cond).
1316   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1317   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1318                          CCVal, Overflow);
1319
1320   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1321   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1322 }
1323
1324 // Prefetch operands are:
1325 // 1: Address to prefetch
1326 // 2: bool isWrite
1327 // 3: int locality (0 = no locality ... 3 = extreme locality)
1328 // 4: bool isDataCache
1329 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1330   SDLoc DL(Op);
1331   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1332   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1333   // The data thing is not used.
1334   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1335
1336   bool IsStream = !Locality;
1337   // When the locality number is set
1338   if (Locality) {
1339     // The front-end should have filtered out the out-of-range values
1340     assert(Locality <= 3 && "Prefetch locality out-of-range");
1341     // The locality degree is the opposite of the cache speed.
1342     // Put the number the other way around.
1343     // The encoding starts at 0 for level 1
1344     Locality = 3 - Locality;
1345   }
1346
1347   // built the mask value encoding the expected behavior.
1348   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1349                    (Locality << 1) |    // Cache level bits
1350                    (unsigned)IsStream;  // Stream bit
1351   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1352                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1353 }
1354
1355 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1356                                               SelectionDAG &DAG) const {
1357   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1358
1359   RTLIB::Libcall LC;
1360   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1361
1362   return LowerF128Call(Op, DAG, LC);
1363 }
1364
1365 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1366                                              SelectionDAG &DAG) const {
1367   if (Op.getOperand(0).getValueType() != MVT::f128) {
1368     // It's legal except when f128 is involved
1369     return Op;
1370   }
1371
1372   RTLIB::Libcall LC;
1373   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1374
1375   // FP_ROUND node has a second operand indicating whether it is known to be
1376   // precise. That doesn't take part in the LibCall so we can't directly use
1377   // LowerF128Call.
1378   SDValue SrcVal = Op.getOperand(0);
1379   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1380                      /*isSigned*/ false, SDLoc(Op)).first;
1381 }
1382
1383 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1384   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1385   // Any additional optimization in this function should be recorded
1386   // in the cost tables.
1387   EVT InVT = Op.getOperand(0).getValueType();
1388   EVT VT = Op.getValueType();
1389
1390   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1391     SDLoc dl(Op);
1392     SDValue Cv =
1393         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1394                     Op.getOperand(0));
1395     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1396   }
1397
1398   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1399     SDLoc dl(Op);
1400     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1401     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1402   }
1403
1404   // Type changing conversions are illegal.
1405   return Op;
1406 }
1407
1408 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1409                                               SelectionDAG &DAG) const {
1410   if (Op.getOperand(0).getValueType().isVector())
1411     return LowerVectorFP_TO_INT(Op, DAG);
1412
1413   if (Op.getOperand(0).getValueType() != MVT::f128) {
1414     // It's legal except when f128 is involved
1415     return Op;
1416   }
1417
1418   RTLIB::Libcall LC;
1419   if (Op.getOpcode() == ISD::FP_TO_SINT)
1420     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1421   else
1422     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1423
1424   SmallVector<SDValue, 2> Ops;
1425   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1426     Ops.push_back(Op.getOperand(i));
1427
1428   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1429                      SDLoc(Op)).first;
1430 }
1431
1432 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1433   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1434   // Any additional optimization in this function should be recorded
1435   // in the cost tables.
1436   EVT VT = Op.getValueType();
1437   SDLoc dl(Op);
1438   SDValue In = Op.getOperand(0);
1439   EVT InVT = In.getValueType();
1440
1441   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1442     MVT CastVT =
1443         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1444                          InVT.getVectorNumElements());
1445     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1446     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1447   }
1448
1449   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1450     unsigned CastOpc =
1451         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1452     EVT CastVT = VT.changeVectorElementTypeToInteger();
1453     In = DAG.getNode(CastOpc, dl, CastVT, In);
1454     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1455   }
1456
1457   return Op;
1458 }
1459
1460 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1461                                             SelectionDAG &DAG) const {
1462   if (Op.getValueType().isVector())
1463     return LowerVectorINT_TO_FP(Op, DAG);
1464
1465   // i128 conversions are libcalls.
1466   if (Op.getOperand(0).getValueType() == MVT::i128)
1467     return SDValue();
1468
1469   // Other conversions are legal, unless it's to the completely software-based
1470   // fp128.
1471   if (Op.getValueType() != MVT::f128)
1472     return Op;
1473
1474   RTLIB::Libcall LC;
1475   if (Op.getOpcode() == ISD::SINT_TO_FP)
1476     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1477   else
1478     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1479
1480   return LowerF128Call(Op, DAG, LC);
1481 }
1482
1483 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1484                                             SelectionDAG &DAG) const {
1485   // For iOS, we want to call an alternative entry point: __sincos_stret,
1486   // which returns the values in two S / D registers.
1487   SDLoc dl(Op);
1488   SDValue Arg = Op.getOperand(0);
1489   EVT ArgVT = Arg.getValueType();
1490   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1491
1492   ArgListTy Args;
1493   ArgListEntry Entry;
1494
1495   Entry.Node = Arg;
1496   Entry.Ty = ArgTy;
1497   Entry.isSExt = false;
1498   Entry.isZExt = false;
1499   Args.push_back(Entry);
1500
1501   const char *LibcallName =
1502       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1503   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1504
1505   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1506   TargetLowering::CallLoweringInfo CLI(DAG);
1507   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1508     .setCallee(CallingConv::Fast, RetTy, Callee, &Args, 0);
1509
1510   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1511   return CallResult.first;
1512 }
1513
1514 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1515                                               SelectionDAG &DAG) const {
1516   switch (Op.getOpcode()) {
1517   default:
1518     llvm_unreachable("unimplemented operand");
1519     return SDValue();
1520   case ISD::GlobalAddress:
1521     return LowerGlobalAddress(Op, DAG);
1522   case ISD::GlobalTLSAddress:
1523     return LowerGlobalTLSAddress(Op, DAG);
1524   case ISD::SETCC:
1525     return LowerSETCC(Op, DAG);
1526   case ISD::BR_CC:
1527     return LowerBR_CC(Op, DAG);
1528   case ISD::SELECT:
1529     return LowerSELECT(Op, DAG);
1530   case ISD::SELECT_CC:
1531     return LowerSELECT_CC(Op, DAG);
1532   case ISD::JumpTable:
1533     return LowerJumpTable(Op, DAG);
1534   case ISD::ConstantPool:
1535     return LowerConstantPool(Op, DAG);
1536   case ISD::BlockAddress:
1537     return LowerBlockAddress(Op, DAG);
1538   case ISD::VASTART:
1539     return LowerVASTART(Op, DAG);
1540   case ISD::VACOPY:
1541     return LowerVACOPY(Op, DAG);
1542   case ISD::VAARG:
1543     return LowerVAARG(Op, DAG);
1544   case ISD::ADDC:
1545   case ISD::ADDE:
1546   case ISD::SUBC:
1547   case ISD::SUBE:
1548     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1549   case ISD::SADDO:
1550   case ISD::UADDO:
1551   case ISD::SSUBO:
1552   case ISD::USUBO:
1553   case ISD::SMULO:
1554   case ISD::UMULO:
1555     return LowerXALUO(Op, DAG);
1556   case ISD::FADD:
1557     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1558   case ISD::FSUB:
1559     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1560   case ISD::FMUL:
1561     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1562   case ISD::FDIV:
1563     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1564   case ISD::FP_ROUND:
1565     return LowerFP_ROUND(Op, DAG);
1566   case ISD::FP_EXTEND:
1567     return LowerFP_EXTEND(Op, DAG);
1568   case ISD::FRAMEADDR:
1569     return LowerFRAMEADDR(Op, DAG);
1570   case ISD::RETURNADDR:
1571     return LowerRETURNADDR(Op, DAG);
1572   case ISD::INSERT_VECTOR_ELT:
1573     return LowerINSERT_VECTOR_ELT(Op, DAG);
1574   case ISD::EXTRACT_VECTOR_ELT:
1575     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1576   case ISD::BUILD_VECTOR:
1577     return LowerBUILD_VECTOR(Op, DAG);
1578   case ISD::VECTOR_SHUFFLE:
1579     return LowerVECTOR_SHUFFLE(Op, DAG);
1580   case ISD::EXTRACT_SUBVECTOR:
1581     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1582   case ISD::SRA:
1583   case ISD::SRL:
1584   case ISD::SHL:
1585     return LowerVectorSRA_SRL_SHL(Op, DAG);
1586   case ISD::SHL_PARTS:
1587     return LowerShiftLeftParts(Op, DAG);
1588   case ISD::SRL_PARTS:
1589   case ISD::SRA_PARTS:
1590     return LowerShiftRightParts(Op, DAG);
1591   case ISD::CTPOP:
1592     return LowerCTPOP(Op, DAG);
1593   case ISD::FCOPYSIGN:
1594     return LowerFCOPYSIGN(Op, DAG);
1595   case ISD::AND:
1596     return LowerVectorAND(Op, DAG);
1597   case ISD::OR:
1598     return LowerVectorOR(Op, DAG);
1599   case ISD::XOR:
1600     return LowerXOR(Op, DAG);
1601   case ISD::PREFETCH:
1602     return LowerPREFETCH(Op, DAG);
1603   case ISD::SINT_TO_FP:
1604   case ISD::UINT_TO_FP:
1605     return LowerINT_TO_FP(Op, DAG);
1606   case ISD::FP_TO_SINT:
1607   case ISD::FP_TO_UINT:
1608     return LowerFP_TO_INT(Op, DAG);
1609   case ISD::FSINCOS:
1610     return LowerFSINCOS(Op, DAG);
1611   }
1612 }
1613
1614 /// getFunctionAlignment - Return the Log2 alignment of this function.
1615 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1616   return 2;
1617 }
1618
1619 //===----------------------------------------------------------------------===//
1620 //                      Calling Convention Implementation
1621 //===----------------------------------------------------------------------===//
1622
1623 #include "AArch64GenCallingConv.inc"
1624
1625 /// Selects the correct CCAssignFn for a the given CallingConvention
1626 /// value.
1627 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1628                                                      bool IsVarArg) const {
1629   switch (CC) {
1630   default:
1631     llvm_unreachable("Unsupported calling convention.");
1632   case CallingConv::WebKit_JS:
1633     return CC_AArch64_WebKit_JS;
1634   case CallingConv::C:
1635   case CallingConv::Fast:
1636     if (!Subtarget->isTargetDarwin())
1637       return CC_AArch64_AAPCS;
1638     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1639   }
1640 }
1641
1642 SDValue AArch64TargetLowering::LowerFormalArguments(
1643     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1644     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1645     SmallVectorImpl<SDValue> &InVals) const {
1646   MachineFunction &MF = DAG.getMachineFunction();
1647   MachineFrameInfo *MFI = MF.getFrameInfo();
1648
1649   // Assign locations to all of the incoming arguments.
1650   SmallVector<CCValAssign, 16> ArgLocs;
1651   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1652                  getTargetMachine(), ArgLocs, *DAG.getContext());
1653
1654   // At this point, Ins[].VT may already be promoted to i32. To correctly
1655   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1656   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1657   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1658   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1659   // LocVT.
1660   unsigned NumArgs = Ins.size();
1661   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1662   unsigned CurArgIdx = 0;
1663   for (unsigned i = 0; i != NumArgs; ++i) {
1664     MVT ValVT = Ins[i].VT;
1665     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1666     CurArgIdx = Ins[i].OrigArgIndex;
1667
1668     // Get type of the original argument.
1669     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1670     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1671     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1672     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1673       ValVT = MVT::i8;
1674     else if (ActualMVT == MVT::i16)
1675       ValVT = MVT::i16;
1676
1677     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1678     bool Res =
1679         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1680     assert(!Res && "Call operand has unhandled type");
1681     (void)Res;
1682   }
1683   assert(ArgLocs.size() == Ins.size());
1684   SmallVector<SDValue, 16> ArgValues;
1685   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1686     CCValAssign &VA = ArgLocs[i];
1687
1688     if (Ins[i].Flags.isByVal()) {
1689       // Byval is used for HFAs in the PCS, but the system should work in a
1690       // non-compliant manner for larger structs.
1691       EVT PtrTy = getPointerTy();
1692       int Size = Ins[i].Flags.getByValSize();
1693       unsigned NumRegs = (Size + 7) / 8;
1694
1695       // FIXME: This works on big-endian for composite byvals, which are the common
1696       // case. It should also work for fundamental types too.
1697       unsigned FrameIdx =
1698         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1699       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1700       InVals.push_back(FrameIdxN);
1701
1702       continue;
1703     }
1704
1705     if (VA.isRegLoc()) {
1706       // Arguments stored in registers.
1707       EVT RegVT = VA.getLocVT();
1708
1709       SDValue ArgValue;
1710       const TargetRegisterClass *RC;
1711
1712       if (RegVT == MVT::i32)
1713         RC = &AArch64::GPR32RegClass;
1714       else if (RegVT == MVT::i64)
1715         RC = &AArch64::GPR64RegClass;
1716       else if (RegVT == MVT::f32)
1717         RC = &AArch64::FPR32RegClass;
1718       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1719         RC = &AArch64::FPR64RegClass;
1720       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1721         RC = &AArch64::FPR128RegClass;
1722       else
1723         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1724
1725       // Transform the arguments in physical registers into virtual ones.
1726       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1727       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1728
1729       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1730       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1731       // truncate to the right size.
1732       switch (VA.getLocInfo()) {
1733       default:
1734         llvm_unreachable("Unknown loc info!");
1735       case CCValAssign::Full:
1736         break;
1737       case CCValAssign::BCvt:
1738         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1739         break;
1740       case CCValAssign::AExt:
1741       case CCValAssign::SExt:
1742       case CCValAssign::ZExt:
1743         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1744         // nodes after our lowering.
1745         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1746         break;
1747       }
1748
1749       InVals.push_back(ArgValue);
1750
1751     } else { // VA.isRegLoc()
1752       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1753       unsigned ArgOffset = VA.getLocMemOffset();
1754       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1755
1756       uint32_t BEAlign = 0;
1757       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1758         BEAlign = 8 - ArgSize;
1759
1760       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1761
1762       // Create load nodes to retrieve arguments from the stack.
1763       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1764       SDValue ArgValue;
1765
1766       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1767       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1768       MVT MemVT = VA.getValVT();
1769
1770       switch (VA.getLocInfo()) {
1771       default:
1772         break;
1773       case CCValAssign::BCvt:
1774         MemVT = VA.getLocVT();
1775         break;
1776       case CCValAssign::SExt:
1777         ExtType = ISD::SEXTLOAD;
1778         break;
1779       case CCValAssign::ZExt:
1780         ExtType = ISD::ZEXTLOAD;
1781         break;
1782       case CCValAssign::AExt:
1783         ExtType = ISD::EXTLOAD;
1784         break;
1785       }
1786
1787       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1788                                 MachinePointerInfo::getFixedStack(FI),
1789                                 MemVT, false, false, false, nullptr);
1790
1791       InVals.push_back(ArgValue);
1792     }
1793   }
1794
1795   // varargs
1796   if (isVarArg) {
1797     if (!Subtarget->isTargetDarwin()) {
1798       // The AAPCS variadic function ABI is identical to the non-variadic
1799       // one. As a result there may be more arguments in registers and we should
1800       // save them for future reference.
1801       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1802     }
1803
1804     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1805     // This will point to the next argument passed via stack.
1806     unsigned StackOffset = CCInfo.getNextStackOffset();
1807     // We currently pass all varargs at 8-byte alignment.
1808     StackOffset = ((StackOffset + 7) & ~7);
1809     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1810   }
1811
1812   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1813   unsigned StackArgSize = CCInfo.getNextStackOffset();
1814   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1815   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1816     // This is a non-standard ABI so by fiat I say we're allowed to make full
1817     // use of the stack area to be popped, which must be aligned to 16 bytes in
1818     // any case:
1819     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1820
1821     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1822     // a multiple of 16.
1823     FuncInfo->setArgumentStackToRestore(StackArgSize);
1824
1825     // This realignment carries over to the available bytes below. Our own
1826     // callers will guarantee the space is free by giving an aligned value to
1827     // CALLSEQ_START.
1828   }
1829   // Even if we're not expected to free up the space, it's useful to know how
1830   // much is there while considering tail calls (because we can reuse it).
1831   FuncInfo->setBytesInStackArgArea(StackArgSize);
1832
1833   return Chain;
1834 }
1835
1836 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1837                                                 SelectionDAG &DAG, SDLoc DL,
1838                                                 SDValue &Chain) const {
1839   MachineFunction &MF = DAG.getMachineFunction();
1840   MachineFrameInfo *MFI = MF.getFrameInfo();
1841   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1842
1843   SmallVector<SDValue, 8> MemOps;
1844
1845   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1846                                           AArch64::X3, AArch64::X4, AArch64::X5,
1847                                           AArch64::X6, AArch64::X7 };
1848   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1849   unsigned FirstVariadicGPR =
1850       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1851
1852   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1853   int GPRIdx = 0;
1854   if (GPRSaveSize != 0) {
1855     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1856
1857     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1858
1859     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1860       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1861       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1862       SDValue Store =
1863           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1864                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1865       MemOps.push_back(Store);
1866       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1867                         DAG.getConstant(8, getPointerTy()));
1868     }
1869   }
1870   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1871   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1872
1873   if (Subtarget->hasFPARMv8()) {
1874     static const MCPhysReg FPRArgRegs[] = {
1875         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1876         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1877     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1878     unsigned FirstVariadicFPR =
1879         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1880
1881     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1882     int FPRIdx = 0;
1883     if (FPRSaveSize != 0) {
1884       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1885
1886       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1887
1888       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1889         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1890         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1891
1892         SDValue Store =
1893             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1894                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1895         MemOps.push_back(Store);
1896         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1897                           DAG.getConstant(16, getPointerTy()));
1898       }
1899     }
1900     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1901     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1902   }
1903
1904   if (!MemOps.empty()) {
1905     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1906   }
1907 }
1908
1909 /// LowerCallResult - Lower the result values of a call into the
1910 /// appropriate copies out of appropriate physical registers.
1911 SDValue AArch64TargetLowering::LowerCallResult(
1912     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1913     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1914     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1915     SDValue ThisVal) const {
1916   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1917                           ? RetCC_AArch64_WebKit_JS
1918                           : RetCC_AArch64_AAPCS;
1919   // Assign locations to each value returned by this call.
1920   SmallVector<CCValAssign, 16> RVLocs;
1921   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1922                  getTargetMachine(), RVLocs, *DAG.getContext());
1923   CCInfo.AnalyzeCallResult(Ins, RetCC);
1924
1925   // Copy all of the result registers out of their specified physreg.
1926   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1927     CCValAssign VA = RVLocs[i];
1928
1929     // Pass 'this' value directly from the argument to return value, to avoid
1930     // reg unit interference
1931     if (i == 0 && isThisReturn) {
1932       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1933              "unexpected return calling convention register assignment");
1934       InVals.push_back(ThisVal);
1935       continue;
1936     }
1937
1938     SDValue Val =
1939         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1940     Chain = Val.getValue(1);
1941     InFlag = Val.getValue(2);
1942
1943     switch (VA.getLocInfo()) {
1944     default:
1945       llvm_unreachable("Unknown loc info!");
1946     case CCValAssign::Full:
1947       break;
1948     case CCValAssign::BCvt:
1949       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1950       break;
1951     }
1952
1953     InVals.push_back(Val);
1954   }
1955
1956   return Chain;
1957 }
1958
1959 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1960     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1961     bool isCalleeStructRet, bool isCallerStructRet,
1962     const SmallVectorImpl<ISD::OutputArg> &Outs,
1963     const SmallVectorImpl<SDValue> &OutVals,
1964     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1965   // For CallingConv::C this function knows whether the ABI needs
1966   // changing. That's not true for other conventions so they will have to opt in
1967   // manually.
1968   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1969     return false;
1970
1971   const MachineFunction &MF = DAG.getMachineFunction();
1972   const Function *CallerF = MF.getFunction();
1973   CallingConv::ID CallerCC = CallerF->getCallingConv();
1974   bool CCMatch = CallerCC == CalleeCC;
1975
1976   // Byval parameters hand the function a pointer directly into the stack area
1977   // we want to reuse during a tail call. Working around this *is* possible (see
1978   // X86) but less efficient and uglier in LowerCall.
1979   for (Function::const_arg_iterator i = CallerF->arg_begin(),
1980                                     e = CallerF->arg_end();
1981        i != e; ++i)
1982     if (i->hasByValAttr())
1983       return false;
1984
1985   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
1986     if (IsTailCallConvention(CalleeCC) && CCMatch)
1987       return true;
1988     return false;
1989   }
1990
1991   // Now we search for cases where we can use a tail call without changing the
1992   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
1993   // concept.
1994
1995   // I want anyone implementing a new calling convention to think long and hard
1996   // about this assert.
1997   assert((!isVarArg || CalleeCC == CallingConv::C) &&
1998          "Unexpected variadic calling convention");
1999
2000   if (isVarArg && !Outs.empty()) {
2001     // At least two cases here: if caller is fastcc then we can't have any
2002     // memory arguments (we'd be expected to clean up the stack afterwards). If
2003     // caller is C then we could potentially use its argument area.
2004
2005     // FIXME: for now we take the most conservative of these in both cases:
2006     // disallow all variadic memory operands.
2007     SmallVector<CCValAssign, 16> ArgLocs;
2008     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2009                    getTargetMachine(), ArgLocs, *DAG.getContext());
2010
2011     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2012     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2013       if (!ArgLocs[i].isRegLoc())
2014         return false;
2015   }
2016
2017   // If the calling conventions do not match, then we'd better make sure the
2018   // results are returned in the same way as what the caller expects.
2019   if (!CCMatch) {
2020     SmallVector<CCValAssign, 16> RVLocs1;
2021     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2022                     getTargetMachine(), RVLocs1, *DAG.getContext());
2023     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2024
2025     SmallVector<CCValAssign, 16> RVLocs2;
2026     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2027                     getTargetMachine(), RVLocs2, *DAG.getContext());
2028     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2029
2030     if (RVLocs1.size() != RVLocs2.size())
2031       return false;
2032     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2033       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2034         return false;
2035       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2036         return false;
2037       if (RVLocs1[i].isRegLoc()) {
2038         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2039           return false;
2040       } else {
2041         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2042           return false;
2043       }
2044     }
2045   }
2046
2047   // Nothing more to check if the callee is taking no arguments
2048   if (Outs.empty())
2049     return true;
2050
2051   SmallVector<CCValAssign, 16> ArgLocs;
2052   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2053                  getTargetMachine(), ArgLocs, *DAG.getContext());
2054
2055   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2056
2057   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2058
2059   // If the stack arguments for this call would fit into our own save area then
2060   // the call can be made tail.
2061   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2062 }
2063
2064 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2065                                                    SelectionDAG &DAG,
2066                                                    MachineFrameInfo *MFI,
2067                                                    int ClobberedFI) const {
2068   SmallVector<SDValue, 8> ArgChains;
2069   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2070   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2071
2072   // Include the original chain at the beginning of the list. When this is
2073   // used by target LowerCall hooks, this helps legalize find the
2074   // CALLSEQ_BEGIN node.
2075   ArgChains.push_back(Chain);
2076
2077   // Add a chain value for each stack argument corresponding
2078   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2079                             UE = DAG.getEntryNode().getNode()->use_end();
2080        U != UE; ++U)
2081     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2082       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2083         if (FI->getIndex() < 0) {
2084           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2085           int64_t InLastByte = InFirstByte;
2086           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2087
2088           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2089               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2090             ArgChains.push_back(SDValue(L, 1));
2091         }
2092
2093   // Build a tokenfactor for all the chains.
2094   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2095 }
2096
2097 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2098                                                    bool TailCallOpt) const {
2099   return CallCC == CallingConv::Fast && TailCallOpt;
2100 }
2101
2102 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2103   return CallCC == CallingConv::Fast;
2104 }
2105
2106 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2107 /// and add input and output parameter nodes.
2108 SDValue
2109 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2110                                  SmallVectorImpl<SDValue> &InVals) const {
2111   SelectionDAG &DAG = CLI.DAG;
2112   SDLoc &DL = CLI.DL;
2113   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2114   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2115   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2116   SDValue Chain = CLI.Chain;
2117   SDValue Callee = CLI.Callee;
2118   bool &IsTailCall = CLI.IsTailCall;
2119   CallingConv::ID CallConv = CLI.CallConv;
2120   bool IsVarArg = CLI.IsVarArg;
2121
2122   MachineFunction &MF = DAG.getMachineFunction();
2123   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2124   bool IsThisReturn = false;
2125
2126   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2127   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2128   bool IsSibCall = false;
2129
2130   if (IsTailCall) {
2131     // Check if it's really possible to do a tail call.
2132     IsTailCall = isEligibleForTailCallOptimization(
2133         Callee, CallConv, IsVarArg, IsStructRet,
2134         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2135     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2136       report_fatal_error("failed to perform tail call elimination on a call "
2137                          "site marked musttail");
2138
2139     // A sibling call is one where we're under the usual C ABI and not planning
2140     // to change that but can still do a tail call:
2141     if (!TailCallOpt && IsTailCall)
2142       IsSibCall = true;
2143
2144     if (IsTailCall)
2145       ++NumTailCalls;
2146   }
2147
2148   // Analyze operands of the call, assigning locations to each operand.
2149   SmallVector<CCValAssign, 16> ArgLocs;
2150   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2151                  getTargetMachine(), ArgLocs, *DAG.getContext());
2152
2153   if (IsVarArg) {
2154     // Handle fixed and variable vector arguments differently.
2155     // Variable vector arguments always go into memory.
2156     unsigned NumArgs = Outs.size();
2157
2158     for (unsigned i = 0; i != NumArgs; ++i) {
2159       MVT ArgVT = Outs[i].VT;
2160       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2161       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2162                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2163       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2164       assert(!Res && "Call operand has unhandled type");
2165       (void)Res;
2166     }
2167   } else {
2168     // At this point, Outs[].VT may already be promoted to i32. To correctly
2169     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2170     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2171     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2172     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2173     // LocVT.
2174     unsigned NumArgs = Outs.size();
2175     for (unsigned i = 0; i != NumArgs; ++i) {
2176       MVT ValVT = Outs[i].VT;
2177       // Get type of the original argument.
2178       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2179                                   /*AllowUnknown*/ true);
2180       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2181       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2182       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2183       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2184         ValVT = MVT::i8;
2185       else if (ActualMVT == MVT::i16)
2186         ValVT = MVT::i16;
2187
2188       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2189       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2190       assert(!Res && "Call operand has unhandled type");
2191       (void)Res;
2192     }
2193   }
2194
2195   // Get a count of how many bytes are to be pushed on the stack.
2196   unsigned NumBytes = CCInfo.getNextStackOffset();
2197
2198   if (IsSibCall) {
2199     // Since we're not changing the ABI to make this a tail call, the memory
2200     // operands are already available in the caller's incoming argument space.
2201     NumBytes = 0;
2202   }
2203
2204   // FPDiff is the byte offset of the call's argument area from the callee's.
2205   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2206   // by this amount for a tail call. In a sibling call it must be 0 because the
2207   // caller will deallocate the entire stack and the callee still expects its
2208   // arguments to begin at SP+0. Completely unused for non-tail calls.
2209   int FPDiff = 0;
2210
2211   if (IsTailCall && !IsSibCall) {
2212     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2213
2214     // Since callee will pop argument stack as a tail call, we must keep the
2215     // popped size 16-byte aligned.
2216     NumBytes = RoundUpToAlignment(NumBytes, 16);
2217
2218     // FPDiff will be negative if this tail call requires more space than we
2219     // would automatically have in our incoming argument space. Positive if we
2220     // can actually shrink the stack.
2221     FPDiff = NumReusableBytes - NumBytes;
2222
2223     // The stack pointer must be 16-byte aligned at all times it's used for a
2224     // memory operation, which in practice means at *all* times and in
2225     // particular across call boundaries. Therefore our own arguments started at
2226     // a 16-byte aligned SP and the delta applied for the tail call should
2227     // satisfy the same constraint.
2228     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2229   }
2230
2231   // Adjust the stack pointer for the new arguments...
2232   // These operations are automatically eliminated by the prolog/epilog pass
2233   if (!IsSibCall)
2234     Chain =
2235         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2236
2237   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2238
2239   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2240   SmallVector<SDValue, 8> MemOpChains;
2241
2242   // Walk the register/memloc assignments, inserting copies/loads.
2243   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2244        ++i, ++realArgIdx) {
2245     CCValAssign &VA = ArgLocs[i];
2246     SDValue Arg = OutVals[realArgIdx];
2247     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2248
2249     // Promote the value if needed.
2250     switch (VA.getLocInfo()) {
2251     default:
2252       llvm_unreachable("Unknown loc info!");
2253     case CCValAssign::Full:
2254       break;
2255     case CCValAssign::SExt:
2256       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2257       break;
2258     case CCValAssign::ZExt:
2259       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2260       break;
2261     case CCValAssign::AExt:
2262       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2263         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2264         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2265         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2266       }
2267       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2268       break;
2269     case CCValAssign::BCvt:
2270       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2271       break;
2272     case CCValAssign::FPExt:
2273       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2274       break;
2275     }
2276
2277     if (VA.isRegLoc()) {
2278       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2279         assert(VA.getLocVT() == MVT::i64 &&
2280                "unexpected calling convention register assignment");
2281         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2282                "unexpected use of 'returned'");
2283         IsThisReturn = true;
2284       }
2285       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2286     } else {
2287       assert(VA.isMemLoc());
2288
2289       SDValue DstAddr;
2290       MachinePointerInfo DstInfo;
2291
2292       // FIXME: This works on big-endian for composite byvals, which are the
2293       // common case. It should also work for fundamental types too.
2294       uint32_t BEAlign = 0;
2295       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2296                                         : VA.getLocVT().getSizeInBits();
2297       OpSize = (OpSize + 7) / 8;
2298       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2299         if (OpSize < 8)
2300           BEAlign = 8 - OpSize;
2301       }
2302       unsigned LocMemOffset = VA.getLocMemOffset();
2303       int32_t Offset = LocMemOffset + BEAlign;
2304       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2305       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2306
2307       if (IsTailCall) {
2308         Offset = Offset + FPDiff;
2309         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2310
2311         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2312         DstInfo = MachinePointerInfo::getFixedStack(FI);
2313
2314         // Make sure any stack arguments overlapping with where we're storing
2315         // are loaded before this eventual operation. Otherwise they'll be
2316         // clobbered.
2317         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2318       } else {
2319         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2320
2321         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2322         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2323       }
2324
2325       if (Outs[i].Flags.isByVal()) {
2326         SDValue SizeNode =
2327             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2328         SDValue Cpy = DAG.getMemcpy(
2329             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2330             /*isVolatile = */ false,
2331             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2332
2333         MemOpChains.push_back(Cpy);
2334       } else {
2335         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2336         // promoted to a legal register type i32, we should truncate Arg back to
2337         // i1/i8/i16.
2338         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2339             VA.getValVT() == MVT::i16)
2340           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2341
2342         SDValue Store =
2343             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2344         MemOpChains.push_back(Store);
2345       }
2346     }
2347   }
2348
2349   if (!MemOpChains.empty())
2350     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2351
2352   // Build a sequence of copy-to-reg nodes chained together with token chain
2353   // and flag operands which copy the outgoing args into the appropriate regs.
2354   SDValue InFlag;
2355   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2356     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2357                              RegsToPass[i].second, InFlag);
2358     InFlag = Chain.getValue(1);
2359   }
2360
2361   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2362   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2363   // node so that legalize doesn't hack it.
2364   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2365       Subtarget->isTargetMachO()) {
2366     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2367       const GlobalValue *GV = G->getGlobal();
2368       bool InternalLinkage = GV->hasInternalLinkage();
2369       if (InternalLinkage)
2370         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2371       else {
2372         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2373                                             AArch64II::MO_GOT);
2374         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2375       }
2376     } else if (ExternalSymbolSDNode *S =
2377                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2378       const char *Sym = S->getSymbol();
2379       Callee =
2380           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2381       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2382     }
2383   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2384     const GlobalValue *GV = G->getGlobal();
2385     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2386   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2387     const char *Sym = S->getSymbol();
2388     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2389   }
2390
2391   // We don't usually want to end the call-sequence here because we would tidy
2392   // the frame up *after* the call, however in the ABI-changing tail-call case
2393   // we've carefully laid out the parameters so that when sp is reset they'll be
2394   // in the correct location.
2395   if (IsTailCall && !IsSibCall) {
2396     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2397                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2398     InFlag = Chain.getValue(1);
2399   }
2400
2401   std::vector<SDValue> Ops;
2402   Ops.push_back(Chain);
2403   Ops.push_back(Callee);
2404
2405   if (IsTailCall) {
2406     // Each tail call may have to adjust the stack by a different amount, so
2407     // this information must travel along with the operation for eventual
2408     // consumption by emitEpilogue.
2409     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2410   }
2411
2412   // Add argument registers to the end of the list so that they are known live
2413   // into the call.
2414   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2415     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2416                                   RegsToPass[i].second.getValueType()));
2417
2418   // Add a register mask operand representing the call-preserved registers.
2419   const uint32_t *Mask;
2420   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2421   const AArch64RegisterInfo *ARI =
2422       static_cast<const AArch64RegisterInfo *>(TRI);
2423   if (IsThisReturn) {
2424     // For 'this' returns, use the X0-preserving mask if applicable
2425     Mask = ARI->getThisReturnPreservedMask(CallConv);
2426     if (!Mask) {
2427       IsThisReturn = false;
2428       Mask = ARI->getCallPreservedMask(CallConv);
2429     }
2430   } else
2431     Mask = ARI->getCallPreservedMask(CallConv);
2432
2433   assert(Mask && "Missing call preserved mask for calling convention");
2434   Ops.push_back(DAG.getRegisterMask(Mask));
2435
2436   if (InFlag.getNode())
2437     Ops.push_back(InFlag);
2438
2439   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2440
2441   // If we're doing a tall call, use a TC_RETURN here rather than an
2442   // actual call instruction.
2443   if (IsTailCall)
2444     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2445
2446   // Returns a chain and a flag for retval copy to use.
2447   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2448   InFlag = Chain.getValue(1);
2449
2450   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2451                                 ? RoundUpToAlignment(NumBytes, 16)
2452                                 : 0;
2453
2454   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2455                              DAG.getIntPtrConstant(CalleePopBytes, true),
2456                              InFlag, DL);
2457   if (!Ins.empty())
2458     InFlag = Chain.getValue(1);
2459
2460   // Handle result values, copying them out of physregs into vregs that we
2461   // return.
2462   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2463                          InVals, IsThisReturn,
2464                          IsThisReturn ? OutVals[0] : SDValue());
2465 }
2466
2467 bool AArch64TargetLowering::CanLowerReturn(
2468     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2469     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2470   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2471                           ? RetCC_AArch64_WebKit_JS
2472                           : RetCC_AArch64_AAPCS;
2473   SmallVector<CCValAssign, 16> RVLocs;
2474   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2475   return CCInfo.CheckReturn(Outs, RetCC);
2476 }
2477
2478 SDValue
2479 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2480                                    bool isVarArg,
2481                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2482                                    const SmallVectorImpl<SDValue> &OutVals,
2483                                    SDLoc DL, SelectionDAG &DAG) const {
2484   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2485                           ? RetCC_AArch64_WebKit_JS
2486                           : RetCC_AArch64_AAPCS;
2487   SmallVector<CCValAssign, 16> RVLocs;
2488   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2489                  getTargetMachine(), RVLocs, *DAG.getContext());
2490   CCInfo.AnalyzeReturn(Outs, RetCC);
2491
2492   // Copy the result values into the output registers.
2493   SDValue Flag;
2494   SmallVector<SDValue, 4> RetOps(1, Chain);
2495   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2496        ++i, ++realRVLocIdx) {
2497     CCValAssign &VA = RVLocs[i];
2498     assert(VA.isRegLoc() && "Can only return in registers!");
2499     SDValue Arg = OutVals[realRVLocIdx];
2500
2501     switch (VA.getLocInfo()) {
2502     default:
2503       llvm_unreachable("Unknown loc info!");
2504     case CCValAssign::Full:
2505       if (Outs[i].ArgVT == MVT::i1) {
2506         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2507         // value. This is strictly redundant on Darwin (which uses "zeroext
2508         // i1"), but will be optimised out before ISel.
2509         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2510         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2511       }
2512       break;
2513     case CCValAssign::BCvt:
2514       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2515       break;
2516     }
2517
2518     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2519     Flag = Chain.getValue(1);
2520     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2521   }
2522
2523   RetOps[0] = Chain; // Update chain.
2524
2525   // Add the flag if we have it.
2526   if (Flag.getNode())
2527     RetOps.push_back(Flag);
2528
2529   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2530 }
2531
2532 //===----------------------------------------------------------------------===//
2533 //  Other Lowering Code
2534 //===----------------------------------------------------------------------===//
2535
2536 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2537                                                   SelectionDAG &DAG) const {
2538   EVT PtrVT = getPointerTy();
2539   SDLoc DL(Op);
2540   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2541   unsigned char OpFlags =
2542       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2543
2544   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2545          "unexpected offset in global node");
2546
2547   // This also catched the large code model case for Darwin.
2548   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2549     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2550     // FIXME: Once remat is capable of dealing with instructions with register
2551     // operands, expand this into two nodes instead of using a wrapper node.
2552     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2553   }
2554
2555   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2556     const unsigned char MO_NC = AArch64II::MO_NC;
2557     return DAG.getNode(
2558         AArch64ISD::WrapperLarge, DL, PtrVT,
2559         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2560         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2561         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2562         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2563   } else {
2564     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2565     // the only correct model on Darwin.
2566     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2567                                             OpFlags | AArch64II::MO_PAGE);
2568     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2569     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2570
2571     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2572     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2573   }
2574 }
2575
2576 /// \brief Convert a TLS address reference into the correct sequence of loads
2577 /// and calls to compute the variable's address (for Darwin, currently) and
2578 /// return an SDValue containing the final node.
2579
2580 /// Darwin only has one TLS scheme which must be capable of dealing with the
2581 /// fully general situation, in the worst case. This means:
2582 ///     + "extern __thread" declaration.
2583 ///     + Defined in a possibly unknown dynamic library.
2584 ///
2585 /// The general system is that each __thread variable has a [3 x i64] descriptor
2586 /// which contains information used by the runtime to calculate the address. The
2587 /// only part of this the compiler needs to know about is the first xword, which
2588 /// contains a function pointer that must be called with the address of the
2589 /// entire descriptor in "x0".
2590 ///
2591 /// Since this descriptor may be in a different unit, in general even the
2592 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2593 /// is:
2594 ///     adrp x0, _var@TLVPPAGE
2595 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2596 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2597 ///                                      ; the function pointer
2598 ///     blr x1                           ; Uses descriptor address in x0
2599 ///     ; Address of _var is now in x0.
2600 ///
2601 /// If the address of _var's descriptor *is* known to the linker, then it can
2602 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2603 /// a slight efficiency gain.
2604 SDValue
2605 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2606                                                    SelectionDAG &DAG) const {
2607   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2608
2609   SDLoc DL(Op);
2610   MVT PtrVT = getPointerTy();
2611   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2612
2613   SDValue TLVPAddr =
2614       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2615   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2616
2617   // The first entry in the descriptor is a function pointer that we must call
2618   // to obtain the address of the variable.
2619   SDValue Chain = DAG.getEntryNode();
2620   SDValue FuncTLVGet =
2621       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2622                   false, true, true, 8);
2623   Chain = FuncTLVGet.getValue(1);
2624
2625   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2626   MFI->setAdjustsStack(true);
2627
2628   // TLS calls preserve all registers except those that absolutely must be
2629   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2630   // silly).
2631   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2632   const AArch64RegisterInfo *ARI =
2633       static_cast<const AArch64RegisterInfo *>(TRI);
2634   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2635
2636   // Finally, we can make the call. This is just a degenerate version of a
2637   // normal AArch64 call node: x0 takes the address of the descriptor, and
2638   // returns the address of the variable in this thread.
2639   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2640   Chain =
2641       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2642                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2643                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2644   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2645 }
2646
2647 /// When accessing thread-local variables under either the general-dynamic or
2648 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2649 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2650 /// is a function pointer to carry out the resolution. This function takes the
2651 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2652 /// other registers (except LR, NZCV) are preserved.
2653 ///
2654 /// Thus, the ideal call sequence on AArch64 is:
2655 ///
2656 ///     adrp x0, :tlsdesc:thread_var
2657 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2658 ///     add x0, x0, :tlsdesc_lo12:thread_var
2659 ///     .tlsdesccall thread_var
2660 ///     blr x8
2661 ///     (TPIDR_EL0 offset now in x0).
2662 ///
2663 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2664 /// relocation to help the linker relax this sequence if it turns out to be too
2665 /// conservative.
2666 ///
2667 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2668 /// is harmless.
2669 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2670                                                    SDValue DescAddr, SDLoc DL,
2671                                                    SelectionDAG &DAG) const {
2672   EVT PtrVT = getPointerTy();
2673
2674   // The function we need to call is simply the first entry in the GOT for this
2675   // descriptor, load it in preparation.
2676   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2677
2678   // TLS calls preserve all registers except those that absolutely must be
2679   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2680   // silly).
2681   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2682   const AArch64RegisterInfo *ARI =
2683       static_cast<const AArch64RegisterInfo *>(TRI);
2684   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2685
2686   // The function takes only one argument: the address of the descriptor itself
2687   // in X0.
2688   SDValue Glue, Chain;
2689   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2690   Glue = Chain.getValue(1);
2691
2692   // We're now ready to populate the argument list, as with a normal call:
2693   SmallVector<SDValue, 6> Ops;
2694   Ops.push_back(Chain);
2695   Ops.push_back(Func);
2696   Ops.push_back(SymAddr);
2697   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2698   Ops.push_back(DAG.getRegisterMask(Mask));
2699   Ops.push_back(Glue);
2700
2701   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2702   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2703   Glue = Chain.getValue(1);
2704
2705   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2706 }
2707
2708 SDValue
2709 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2710                                                 SelectionDAG &DAG) const {
2711   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2712   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2713          "ELF TLS only supported in small memory model");
2714   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2715
2716   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2717
2718   SDValue TPOff;
2719   EVT PtrVT = getPointerTy();
2720   SDLoc DL(Op);
2721   const GlobalValue *GV = GA->getGlobal();
2722
2723   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2724
2725   if (Model == TLSModel::LocalExec) {
2726     SDValue HiVar = DAG.getTargetGlobalAddress(
2727         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2728     SDValue LoVar = DAG.getTargetGlobalAddress(
2729         GV, DL, PtrVT, 0,
2730         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2731
2732     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2733                                        DAG.getTargetConstant(16, MVT::i32)),
2734                     0);
2735     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2736                                        DAG.getTargetConstant(0, MVT::i32)),
2737                     0);
2738   } else if (Model == TLSModel::InitialExec) {
2739     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2740     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2741   } else if (Model == TLSModel::LocalDynamic) {
2742     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2743     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2744     // the beginning of the module's TLS region, followed by a DTPREL offset
2745     // calculation.
2746
2747     // These accesses will need deduplicating if there's more than one.
2748     AArch64FunctionInfo *MFI =
2749         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2750     MFI->incNumLocalDynamicTLSAccesses();
2751
2752     // Accesses used in this sequence go via the TLS descriptor which lives in
2753     // the GOT. Prepare an address we can use to handle this.
2754     SDValue HiDesc = DAG.getTargetExternalSymbol(
2755         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2756     SDValue LoDesc = DAG.getTargetExternalSymbol(
2757         "_TLS_MODULE_BASE_", PtrVT,
2758         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2759
2760     // First argument to the descriptor call is the address of the descriptor
2761     // itself.
2762     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2763     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2764
2765     // The call needs a relocation too for linker relaxation. It doesn't make
2766     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2767     // the address.
2768     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2769                                                   AArch64II::MO_TLS);
2770
2771     // Now we can calculate the offset from TPIDR_EL0 to this module's
2772     // thread-local area.
2773     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2774
2775     // Now use :dtprel_whatever: operations to calculate this variable's offset
2776     // in its thread-storage area.
2777     SDValue HiVar = DAG.getTargetGlobalAddress(
2778         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2779     SDValue LoVar = DAG.getTargetGlobalAddress(
2780         GV, DL, MVT::i64, 0,
2781         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2782
2783     SDValue DTPOff =
2784         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2785                                    DAG.getTargetConstant(16, MVT::i32)),
2786                 0);
2787     DTPOff =
2788         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2789                                    DAG.getTargetConstant(0, MVT::i32)),
2790                 0);
2791
2792     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2793   } else if (Model == TLSModel::GeneralDynamic) {
2794     // Accesses used in this sequence go via the TLS descriptor which lives in
2795     // the GOT. Prepare an address we can use to handle this.
2796     SDValue HiDesc = DAG.getTargetGlobalAddress(
2797         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2798     SDValue LoDesc = DAG.getTargetGlobalAddress(
2799         GV, DL, PtrVT, 0,
2800         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2801
2802     // First argument to the descriptor call is the address of the descriptor
2803     // itself.
2804     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2805     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2806
2807     // The call needs a relocation too for linker relaxation. It doesn't make
2808     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2809     // the address.
2810     SDValue SymAddr =
2811         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2812
2813     // Finally we can make a call to calculate the offset from tpidr_el0.
2814     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2815   } else
2816     llvm_unreachable("Unsupported ELF TLS access model");
2817
2818   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2819 }
2820
2821 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2822                                                      SelectionDAG &DAG) const {
2823   if (Subtarget->isTargetDarwin())
2824     return LowerDarwinGlobalTLSAddress(Op, DAG);
2825   else if (Subtarget->isTargetELF())
2826     return LowerELFGlobalTLSAddress(Op, DAG);
2827
2828   llvm_unreachable("Unexpected platform trying to use TLS");
2829 }
2830 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2831   SDValue Chain = Op.getOperand(0);
2832   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2833   SDValue LHS = Op.getOperand(2);
2834   SDValue RHS = Op.getOperand(3);
2835   SDValue Dest = Op.getOperand(4);
2836   SDLoc dl(Op);
2837
2838   // Handle f128 first, since lowering it will result in comparing the return
2839   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2840   // is expecting to deal with.
2841   if (LHS.getValueType() == MVT::f128) {
2842     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2843
2844     // If softenSetCCOperands returned a scalar, we need to compare the result
2845     // against zero to select between true and false values.
2846     if (!RHS.getNode()) {
2847       RHS = DAG.getConstant(0, LHS.getValueType());
2848       CC = ISD::SETNE;
2849     }
2850   }
2851
2852   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2853   // instruction.
2854   unsigned Opc = LHS.getOpcode();
2855   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2856       cast<ConstantSDNode>(RHS)->isOne() &&
2857       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2858        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2859     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2860            "Unexpected condition code.");
2861     // Only lower legal XALUO ops.
2862     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2863       return SDValue();
2864
2865     // The actual operation with overflow check.
2866     AArch64CC::CondCode OFCC;
2867     SDValue Value, Overflow;
2868     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2869
2870     if (CC == ISD::SETNE)
2871       OFCC = getInvertedCondCode(OFCC);
2872     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2873
2874     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2875                        CCVal, Overflow);
2876   }
2877
2878   if (LHS.getValueType().isInteger()) {
2879     assert((LHS.getValueType() == RHS.getValueType()) &&
2880            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2881
2882     // If the RHS of the comparison is zero, we can potentially fold this
2883     // to a specialized branch.
2884     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2885     if (RHSC && RHSC->getZExtValue() == 0) {
2886       if (CC == ISD::SETEQ) {
2887         // See if we can use a TBZ to fold in an AND as well.
2888         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2889         // out of bounds, a late MI-layer pass rewrites branches.
2890         // 403.gcc is an example that hits this case.
2891         if (LHS.getOpcode() == ISD::AND &&
2892             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2893             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2894           SDValue Test = LHS.getOperand(0);
2895           uint64_t Mask = LHS.getConstantOperandVal(1);
2896
2897           // TBZ only operates on i64's, but the ext should be free.
2898           if (Test.getValueType() == MVT::i32)
2899             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2900
2901           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2902                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2903         }
2904
2905         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2906       } else if (CC == ISD::SETNE) {
2907         // See if we can use a TBZ to fold in an AND as well.
2908         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2909         // out of bounds, a late MI-layer pass rewrites branches.
2910         // 403.gcc is an example that hits this case.
2911         if (LHS.getOpcode() == ISD::AND &&
2912             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2913             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2914           SDValue Test = LHS.getOperand(0);
2915           uint64_t Mask = LHS.getConstantOperandVal(1);
2916
2917           // TBNZ only operates on i64's, but the ext should be free.
2918           if (Test.getValueType() == MVT::i32)
2919             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2920
2921           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2922                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2923         }
2924
2925         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2926       }
2927     }
2928
2929     SDValue CCVal;
2930     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2931     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2932                        Cmp);
2933   }
2934
2935   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2936
2937   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2938   // clean.  Some of them require two branches to implement.
2939   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2940   AArch64CC::CondCode CC1, CC2;
2941   changeFPCCToAArch64CC(CC, CC1, CC2);
2942   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2943   SDValue BR1 =
2944       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2945   if (CC2 != AArch64CC::AL) {
2946     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2947     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2948                        Cmp);
2949   }
2950
2951   return BR1;
2952 }
2953
2954 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2955                                               SelectionDAG &DAG) const {
2956   EVT VT = Op.getValueType();
2957   SDLoc DL(Op);
2958
2959   SDValue In1 = Op.getOperand(0);
2960   SDValue In2 = Op.getOperand(1);
2961   EVT SrcVT = In2.getValueType();
2962   if (SrcVT != VT) {
2963     if (SrcVT == MVT::f32 && VT == MVT::f64)
2964       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2965     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2966       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2967     else
2968       // FIXME: Src type is different, bail out for now. Can VT really be a
2969       // vector type?
2970       return SDValue();
2971   }
2972
2973   EVT VecVT;
2974   EVT EltVT;
2975   SDValue EltMask, VecVal1, VecVal2;
2976   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
2977     EltVT = MVT::i32;
2978     VecVT = MVT::v4i32;
2979     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
2980
2981     if (!VT.isVector()) {
2982       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2983                                           DAG.getUNDEF(VecVT), In1);
2984       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2985                                           DAG.getUNDEF(VecVT), In2);
2986     } else {
2987       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
2988       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
2989     }
2990   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
2991     EltVT = MVT::i64;
2992     VecVT = MVT::v2i64;
2993
2994     // We want to materialize a mask with the the high bit set, but the AdvSIMD
2995     // immediate moves cannot materialize that in a single instruction for
2996     // 64-bit elements. Instead, materialize zero and then negate it.
2997     EltMask = DAG.getConstant(0, EltVT);
2998
2999     if (!VT.isVector()) {
3000       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3001                                           DAG.getUNDEF(VecVT), In1);
3002       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3003                                           DAG.getUNDEF(VecVT), In2);
3004     } else {
3005       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3006       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3007     }
3008   } else {
3009     llvm_unreachable("Invalid type for copysign!");
3010   }
3011
3012   std::vector<SDValue> BuildVectorOps;
3013   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3014     BuildVectorOps.push_back(EltMask);
3015
3016   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3017
3018   // If we couldn't materialize the mask above, then the mask vector will be
3019   // the zero vector, and we need to negate it here.
3020   if (VT == MVT::f64 || VT == MVT::v2f64) {
3021     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3022     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3023     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3024   }
3025
3026   SDValue Sel =
3027       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3028
3029   if (VT == MVT::f32)
3030     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3031   else if (VT == MVT::f64)
3032     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3033   else
3034     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3035 }
3036
3037 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3038   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3039           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3040     return SDValue();
3041
3042   // While there is no integer popcount instruction, it can
3043   // be more efficiently lowered to the following sequence that uses
3044   // AdvSIMD registers/instructions as long as the copies to/from
3045   // the AdvSIMD registers are cheap.
3046   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3047   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3048   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3049   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3050   SDValue Val = Op.getOperand(0);
3051   SDLoc DL(Op);
3052   EVT VT = Op.getValueType();
3053   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3054
3055   SDValue VecVal;
3056   if (VT == MVT::i32) {
3057     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3058     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3059                                        VecVal);
3060   } else {
3061     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3062   }
3063
3064   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3065   SDValue UaddLV = DAG.getNode(
3066       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3067       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3068
3069   if (VT == MVT::i64)
3070     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3071   return UaddLV;
3072 }
3073
3074 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3075
3076   if (Op.getValueType().isVector())
3077     return LowerVSETCC(Op, DAG);
3078
3079   SDValue LHS = Op.getOperand(0);
3080   SDValue RHS = Op.getOperand(1);
3081   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3082   SDLoc dl(Op);
3083
3084   // We chose ZeroOrOneBooleanContents, so use zero and one.
3085   EVT VT = Op.getValueType();
3086   SDValue TVal = DAG.getConstant(1, VT);
3087   SDValue FVal = DAG.getConstant(0, VT);
3088
3089   // Handle f128 first, since one possible outcome is a normal integer
3090   // comparison which gets picked up by the next if statement.
3091   if (LHS.getValueType() == MVT::f128) {
3092     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3093
3094     // If softenSetCCOperands returned a scalar, use it.
3095     if (!RHS.getNode()) {
3096       assert(LHS.getValueType() == Op.getValueType() &&
3097              "Unexpected setcc expansion!");
3098       return LHS;
3099     }
3100   }
3101
3102   if (LHS.getValueType().isInteger()) {
3103     SDValue CCVal;
3104     SDValue Cmp =
3105         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3106
3107     // Note that we inverted the condition above, so we reverse the order of
3108     // the true and false operands here.  This will allow the setcc to be
3109     // matched to a single CSINC instruction.
3110     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3111   }
3112
3113   // Now we know we're dealing with FP values.
3114   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3115
3116   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3117   // and do the comparison.
3118   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3119
3120   AArch64CC::CondCode CC1, CC2;
3121   changeFPCCToAArch64CC(CC, CC1, CC2);
3122   if (CC2 == AArch64CC::AL) {
3123     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3124     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3125
3126     // Note that we inverted the condition above, so we reverse the order of
3127     // the true and false operands here.  This will allow the setcc to be
3128     // matched to a single CSINC instruction.
3129     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3130   } else {
3131     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3132     // totally clean.  Some of them require two CSELs to implement.  As is in
3133     // this case, we emit the first CSEL and then emit a second using the output
3134     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3135
3136     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3137     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3138     SDValue CS1 =
3139         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3140
3141     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3142     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3143   }
3144 }
3145
3146 /// A SELECT_CC operation is really some kind of max or min if both values being
3147 /// compared are, in some sense, equal to the results in either case. However,
3148 /// it is permissible to compare f32 values and produce directly extended f64
3149 /// values.
3150 ///
3151 /// Extending the comparison operands would also be allowed, but is less likely
3152 /// to happen in practice since their use is right here. Note that truncate
3153 /// operations would *not* be semantically equivalent.
3154 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3155   if (Cmp == Result)
3156     return true;
3157
3158   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3159   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3160   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3161       Result.getValueType() == MVT::f64) {
3162     bool Lossy;
3163     APFloat CmpVal = CCmp->getValueAPF();
3164     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3165     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3166   }
3167
3168   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3169 }
3170
3171 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3172                                            SelectionDAG &DAG) const {
3173   SDValue CC = Op->getOperand(0);
3174   SDValue TVal = Op->getOperand(1);
3175   SDValue FVal = Op->getOperand(2);
3176   SDLoc DL(Op);
3177
3178   unsigned Opc = CC.getOpcode();
3179   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3180   // instruction.
3181   if (CC.getResNo() == 1 &&
3182       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3183        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3184     // Only lower legal XALUO ops.
3185     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3186       return SDValue();
3187
3188     AArch64CC::CondCode OFCC;
3189     SDValue Value, Overflow;
3190     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3191     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3192
3193     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3194                        CCVal, Overflow);
3195   }
3196
3197   if (CC.getOpcode() == ISD::SETCC)
3198     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3199                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3200   else
3201     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3202                            FVal, ISD::SETNE);
3203 }
3204
3205 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3206                                               SelectionDAG &DAG) const {
3207   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3208   SDValue LHS = Op.getOperand(0);
3209   SDValue RHS = Op.getOperand(1);
3210   SDValue TVal = Op.getOperand(2);
3211   SDValue FVal = Op.getOperand(3);
3212   SDLoc dl(Op);
3213
3214   // Handle f128 first, because it will result in a comparison of some RTLIB
3215   // call result against zero.
3216   if (LHS.getValueType() == MVT::f128) {
3217     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3218
3219     // If softenSetCCOperands returned a scalar, we need to compare the result
3220     // against zero to select between true and false values.
3221     if (!RHS.getNode()) {
3222       RHS = DAG.getConstant(0, LHS.getValueType());
3223       CC = ISD::SETNE;
3224     }
3225   }
3226
3227   // Handle integers first.
3228   if (LHS.getValueType().isInteger()) {
3229     assert((LHS.getValueType() == RHS.getValueType()) &&
3230            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3231
3232     unsigned Opcode = AArch64ISD::CSEL;
3233
3234     // If both the TVal and the FVal are constants, see if we can swap them in
3235     // order to for a CSINV or CSINC out of them.
3236     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3237     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3238
3239     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3240       std::swap(TVal, FVal);
3241       std::swap(CTVal, CFVal);
3242       CC = ISD::getSetCCInverse(CC, true);
3243     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3244       std::swap(TVal, FVal);
3245       std::swap(CTVal, CFVal);
3246       CC = ISD::getSetCCInverse(CC, true);
3247     } else if (TVal.getOpcode() == ISD::XOR) {
3248       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3249       // with a CSINV rather than a CSEL.
3250       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3251
3252       if (CVal && CVal->isAllOnesValue()) {
3253         std::swap(TVal, FVal);
3254         std::swap(CTVal, CFVal);
3255         CC = ISD::getSetCCInverse(CC, true);
3256       }
3257     } else if (TVal.getOpcode() == ISD::SUB) {
3258       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3259       // that we can match with a CSNEG rather than a CSEL.
3260       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3261
3262       if (CVal && CVal->isNullValue()) {
3263         std::swap(TVal, FVal);
3264         std::swap(CTVal, CFVal);
3265         CC = ISD::getSetCCInverse(CC, true);
3266       }
3267     } else if (CTVal && CFVal) {
3268       const int64_t TrueVal = CTVal->getSExtValue();
3269       const int64_t FalseVal = CFVal->getSExtValue();
3270       bool Swap = false;
3271
3272       // If both TVal and FVal are constants, see if FVal is the
3273       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3274       // instead of a CSEL in that case.
3275       if (TrueVal == ~FalseVal) {
3276         Opcode = AArch64ISD::CSINV;
3277       } else if (TrueVal == -FalseVal) {
3278         Opcode = AArch64ISD::CSNEG;
3279       } else if (TVal.getValueType() == MVT::i32) {
3280         // If our operands are only 32-bit wide, make sure we use 32-bit
3281         // arithmetic for the check whether we can use CSINC. This ensures that
3282         // the addition in the check will wrap around properly in case there is
3283         // an overflow (which would not be the case if we do the check with
3284         // 64-bit arithmetic).
3285         const uint32_t TrueVal32 = CTVal->getZExtValue();
3286         const uint32_t FalseVal32 = CFVal->getZExtValue();
3287
3288         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3289           Opcode = AArch64ISD::CSINC;
3290
3291           if (TrueVal32 > FalseVal32) {
3292             Swap = true;
3293           }
3294         }
3295         // 64-bit check whether we can use CSINC.
3296       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3297         Opcode = AArch64ISD::CSINC;
3298
3299         if (TrueVal > FalseVal) {
3300           Swap = true;
3301         }
3302       }
3303
3304       // Swap TVal and FVal if necessary.
3305       if (Swap) {
3306         std::swap(TVal, FVal);
3307         std::swap(CTVal, CFVal);
3308         CC = ISD::getSetCCInverse(CC, true);
3309       }
3310
3311       if (Opcode != AArch64ISD::CSEL) {
3312         // Drop FVal since we can get its value by simply inverting/negating
3313         // TVal.
3314         FVal = TVal;
3315       }
3316     }
3317
3318     SDValue CCVal;
3319     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3320
3321     EVT VT = Op.getValueType();
3322     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3323   }
3324
3325   // Now we know we're dealing with FP values.
3326   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3327   assert(LHS.getValueType() == RHS.getValueType());
3328   EVT VT = Op.getValueType();
3329
3330   // Try to match this select into a max/min operation, which have dedicated
3331   // opcode in the instruction set.
3332   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3333   // in no-NaNs mode.
3334   if (getTargetMachine().Options.NoNaNsFPMath) {
3335     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3336     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3337         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3338       CC = ISD::getSetCCSwappedOperands(CC);
3339       std::swap(MinMaxLHS, MinMaxRHS);
3340     }
3341
3342     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3343         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3344       switch (CC) {
3345       default:
3346         break;
3347       case ISD::SETGT:
3348       case ISD::SETGE:
3349       case ISD::SETUGT:
3350       case ISD::SETUGE:
3351       case ISD::SETOGT:
3352       case ISD::SETOGE:
3353         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3354         break;
3355       case ISD::SETLT:
3356       case ISD::SETLE:
3357       case ISD::SETULT:
3358       case ISD::SETULE:
3359       case ISD::SETOLT:
3360       case ISD::SETOLE:
3361         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3362         break;
3363       }
3364     }
3365   }
3366
3367   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3368   // and do the comparison.
3369   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3370
3371   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3372   // clean.  Some of them require two CSELs to implement.
3373   AArch64CC::CondCode CC1, CC2;
3374   changeFPCCToAArch64CC(CC, CC1, CC2);
3375   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3376   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3377
3378   // If we need a second CSEL, emit it, using the output of the first as the
3379   // RHS.  We're effectively OR'ing the two CC's together.
3380   if (CC2 != AArch64CC::AL) {
3381     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3382     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3383   }
3384
3385   // Otherwise, return the output of the first CSEL.
3386   return CS1;
3387 }
3388
3389 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3390                                               SelectionDAG &DAG) const {
3391   // Jump table entries as PC relative offsets. No additional tweaking
3392   // is necessary here. Just get the address of the jump table.
3393   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3394   EVT PtrVT = getPointerTy();
3395   SDLoc DL(Op);
3396
3397   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3398       !Subtarget->isTargetMachO()) {
3399     const unsigned char MO_NC = AArch64II::MO_NC;
3400     return DAG.getNode(
3401         AArch64ISD::WrapperLarge, DL, PtrVT,
3402         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3403         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3404         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3405         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3406                                AArch64II::MO_G0 | MO_NC));
3407   }
3408
3409   SDValue Hi =
3410       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3411   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3412                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3413   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3414   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3415 }
3416
3417 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3418                                                  SelectionDAG &DAG) const {
3419   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3420   EVT PtrVT = getPointerTy();
3421   SDLoc DL(Op);
3422
3423   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3424     // Use the GOT for the large code model on iOS.
3425     if (Subtarget->isTargetMachO()) {
3426       SDValue GotAddr = DAG.getTargetConstantPool(
3427           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3428           AArch64II::MO_GOT);
3429       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3430     }
3431
3432     const unsigned char MO_NC = AArch64II::MO_NC;
3433     return DAG.getNode(
3434         AArch64ISD::WrapperLarge, DL, PtrVT,
3435         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3436                                   CP->getOffset(), AArch64II::MO_G3),
3437         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3438                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3439         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3440                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3441         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3442                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3443   } else {
3444     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3445     // ELF, the only valid one on Darwin.
3446     SDValue Hi =
3447         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3448                                   CP->getOffset(), AArch64II::MO_PAGE);
3449     SDValue Lo = DAG.getTargetConstantPool(
3450         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3451         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3452
3453     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3454     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3455   }
3456 }
3457
3458 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3459                                                SelectionDAG &DAG) const {
3460   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3461   EVT PtrVT = getPointerTy();
3462   SDLoc DL(Op);
3463   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3464       !Subtarget->isTargetMachO()) {
3465     const unsigned char MO_NC = AArch64II::MO_NC;
3466     return DAG.getNode(
3467         AArch64ISD::WrapperLarge, DL, PtrVT,
3468         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3469         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3470         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3471         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3472   } else {
3473     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3474     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3475                                                              AArch64II::MO_NC);
3476     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3477     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3478   }
3479 }
3480
3481 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3482                                                  SelectionDAG &DAG) const {
3483   AArch64FunctionInfo *FuncInfo =
3484       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3485
3486   SDLoc DL(Op);
3487   SDValue FR =
3488       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3489   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3490   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3491                       MachinePointerInfo(SV), false, false, 0);
3492 }
3493
3494 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3495                                                 SelectionDAG &DAG) const {
3496   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3497   // Standard, section B.3.
3498   MachineFunction &MF = DAG.getMachineFunction();
3499   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3500   SDLoc DL(Op);
3501
3502   SDValue Chain = Op.getOperand(0);
3503   SDValue VAList = Op.getOperand(1);
3504   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3505   SmallVector<SDValue, 4> MemOps;
3506
3507   // void *__stack at offset 0
3508   SDValue Stack =
3509       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3510   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3511                                 MachinePointerInfo(SV), false, false, 8));
3512
3513   // void *__gr_top at offset 8
3514   int GPRSize = FuncInfo->getVarArgsGPRSize();
3515   if (GPRSize > 0) {
3516     SDValue GRTop, GRTopAddr;
3517
3518     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3519                             DAG.getConstant(8, getPointerTy()));
3520
3521     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3522     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3523                         DAG.getConstant(GPRSize, getPointerTy()));
3524
3525     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3526                                   MachinePointerInfo(SV, 8), false, false, 8));
3527   }
3528
3529   // void *__vr_top at offset 16
3530   int FPRSize = FuncInfo->getVarArgsFPRSize();
3531   if (FPRSize > 0) {
3532     SDValue VRTop, VRTopAddr;
3533     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3534                             DAG.getConstant(16, getPointerTy()));
3535
3536     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3537     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3538                         DAG.getConstant(FPRSize, getPointerTy()));
3539
3540     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3541                                   MachinePointerInfo(SV, 16), false, false, 8));
3542   }
3543
3544   // int __gr_offs at offset 24
3545   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3546                                    DAG.getConstant(24, getPointerTy()));
3547   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3548                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3549                                 false, 4));
3550
3551   // int __vr_offs at offset 28
3552   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3553                                    DAG.getConstant(28, getPointerTy()));
3554   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3555                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3556                                 false, 4));
3557
3558   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3559 }
3560
3561 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3562                                             SelectionDAG &DAG) const {
3563   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3564                                      : LowerAAPCS_VASTART(Op, DAG);
3565 }
3566
3567 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3568                                            SelectionDAG &DAG) const {
3569   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3570   // pointer.
3571   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3572   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3573   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3574
3575   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3576                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3577                        8, false, false, MachinePointerInfo(DestSV),
3578                        MachinePointerInfo(SrcSV));
3579 }
3580
3581 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3582   assert(Subtarget->isTargetDarwin() &&
3583          "automatic va_arg instruction only works on Darwin");
3584
3585   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3586   EVT VT = Op.getValueType();
3587   SDLoc DL(Op);
3588   SDValue Chain = Op.getOperand(0);
3589   SDValue Addr = Op.getOperand(1);
3590   unsigned Align = Op.getConstantOperandVal(3);
3591
3592   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3593                                MachinePointerInfo(V), false, false, false, 0);
3594   Chain = VAList.getValue(1);
3595
3596   if (Align > 8) {
3597     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3598     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3599                          DAG.getConstant(Align - 1, getPointerTy()));
3600     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3601                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3602   }
3603
3604   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3605   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3606
3607   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3608   // up to 64 bits.  At the very least, we have to increase the striding of the
3609   // vaargs list to match this, and for FP values we need to introduce
3610   // FP_ROUND nodes as well.
3611   if (VT.isInteger() && !VT.isVector())
3612     ArgSize = 8;
3613   bool NeedFPTrunc = false;
3614   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3615     ArgSize = 8;
3616     NeedFPTrunc = true;
3617   }
3618
3619   // Increment the pointer, VAList, to the next vaarg
3620   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3621                                DAG.getConstant(ArgSize, getPointerTy()));
3622   // Store the incremented VAList to the legalized pointer
3623   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3624                                  false, false, 0);
3625
3626   // Load the actual argument out of the pointer VAList
3627   if (NeedFPTrunc) {
3628     // Load the value as an f64.
3629     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3630                                  MachinePointerInfo(), false, false, false, 0);
3631     // Round the value down to an f32.
3632     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3633                                    DAG.getIntPtrConstant(1));
3634     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3635     // Merge the rounded value with the chain output of the load.
3636     return DAG.getMergeValues(Ops, DL);
3637   }
3638
3639   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3640                      false, false, 0);
3641 }
3642
3643 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3644                                               SelectionDAG &DAG) const {
3645   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3646   MFI->setFrameAddressIsTaken(true);
3647
3648   EVT VT = Op.getValueType();
3649   SDLoc DL(Op);
3650   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3651   SDValue FrameAddr =
3652       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3653   while (Depth--)
3654     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3655                             MachinePointerInfo(), false, false, false, 0);
3656   return FrameAddr;
3657 }
3658
3659 // FIXME? Maybe this could be a TableGen attribute on some registers and
3660 // this table could be generated automatically from RegInfo.
3661 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3662                                                   EVT VT) const {
3663   unsigned Reg = StringSwitch<unsigned>(RegName)
3664                        .Case("sp", AArch64::SP)
3665                        .Default(0);
3666   if (Reg)
3667     return Reg;
3668   report_fatal_error("Invalid register name global variable");
3669 }
3670
3671 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3672                                                SelectionDAG &DAG) const {
3673   MachineFunction &MF = DAG.getMachineFunction();
3674   MachineFrameInfo *MFI = MF.getFrameInfo();
3675   MFI->setReturnAddressIsTaken(true);
3676
3677   EVT VT = Op.getValueType();
3678   SDLoc DL(Op);
3679   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3680   if (Depth) {
3681     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3682     SDValue Offset = DAG.getConstant(8, getPointerTy());
3683     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3684                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3685                        MachinePointerInfo(), false, false, false, 0);
3686   }
3687
3688   // Return LR, which contains the return address. Mark it an implicit live-in.
3689   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3690   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3691 }
3692
3693 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3694 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3695 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3696                                                     SelectionDAG &DAG) const {
3697   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3698   EVT VT = Op.getValueType();
3699   unsigned VTBits = VT.getSizeInBits();
3700   SDLoc dl(Op);
3701   SDValue ShOpLo = Op.getOperand(0);
3702   SDValue ShOpHi = Op.getOperand(1);
3703   SDValue ShAmt = Op.getOperand(2);
3704   SDValue ARMcc;
3705   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3706
3707   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3708
3709   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3710                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3711   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3712   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3713                                    DAG.getConstant(VTBits, MVT::i64));
3714   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3715
3716   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3717                                ISD::SETGE, dl, DAG);
3718   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3719
3720   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3721   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3722   SDValue Lo =
3723       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3724
3725   // AArch64 shifts larger than the register width are wrapped rather than
3726   // clamped, so we can't just emit "hi >> x".
3727   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3728   SDValue TrueValHi = Opc == ISD::SRA
3729                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3730                                         DAG.getConstant(VTBits - 1, MVT::i64))
3731                           : DAG.getConstant(0, VT);
3732   SDValue Hi =
3733       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3734
3735   SDValue Ops[2] = { Lo, Hi };
3736   return DAG.getMergeValues(Ops, dl);
3737 }
3738
3739 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3740 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3741 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3742                                                  SelectionDAG &DAG) const {
3743   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3744   EVT VT = Op.getValueType();
3745   unsigned VTBits = VT.getSizeInBits();
3746   SDLoc dl(Op);
3747   SDValue ShOpLo = Op.getOperand(0);
3748   SDValue ShOpHi = Op.getOperand(1);
3749   SDValue ShAmt = Op.getOperand(2);
3750   SDValue ARMcc;
3751
3752   assert(Op.getOpcode() == ISD::SHL_PARTS);
3753   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3754                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3755   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3756   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3757                                    DAG.getConstant(VTBits, MVT::i64));
3758   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3759   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3760
3761   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3762
3763   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3764                                ISD::SETGE, dl, DAG);
3765   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3766   SDValue Hi =
3767       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3768
3769   // AArch64 shifts of larger than register sizes are wrapped rather than
3770   // clamped, so we can't just emit "lo << a" if a is too big.
3771   SDValue TrueValLo = DAG.getConstant(0, VT);
3772   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3773   SDValue Lo =
3774       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3775
3776   SDValue Ops[2] = { Lo, Hi };
3777   return DAG.getMergeValues(Ops, dl);
3778 }
3779
3780 bool AArch64TargetLowering::isOffsetFoldingLegal(
3781     const GlobalAddressSDNode *GA) const {
3782   // The AArch64 target doesn't support folding offsets into global addresses.
3783   return false;
3784 }
3785
3786 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3787   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3788   // FIXME: We should be able to handle f128 as well with a clever lowering.
3789   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3790     return true;
3791
3792   if (VT == MVT::f64)
3793     return AArch64_AM::getFP64Imm(Imm) != -1;
3794   else if (VT == MVT::f32)
3795     return AArch64_AM::getFP32Imm(Imm) != -1;
3796   return false;
3797 }
3798
3799 //===----------------------------------------------------------------------===//
3800 //                          AArch64 Optimization Hooks
3801 //===----------------------------------------------------------------------===//
3802
3803 //===----------------------------------------------------------------------===//
3804 //                          AArch64 Inline Assembly Support
3805 //===----------------------------------------------------------------------===//
3806
3807 // Table of Constraints
3808 // TODO: This is the current set of constraints supported by ARM for the
3809 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3810 //
3811 // r - A general register
3812 // w - An FP/SIMD register of some size in the range v0-v31
3813 // x - An FP/SIMD register of some size in the range v0-v15
3814 // I - Constant that can be used with an ADD instruction
3815 // J - Constant that can be used with a SUB instruction
3816 // K - Constant that can be used with a 32-bit logical instruction
3817 // L - Constant that can be used with a 64-bit logical instruction
3818 // M - Constant that can be used as a 32-bit MOV immediate
3819 // N - Constant that can be used as a 64-bit MOV immediate
3820 // Q - A memory reference with base register and no offset
3821 // S - A symbolic address
3822 // Y - Floating point constant zero
3823 // Z - Integer constant zero
3824 //
3825 //   Note that general register operands will be output using their 64-bit x
3826 // register name, whatever the size of the variable, unless the asm operand
3827 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3828 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3829 // %q modifier.
3830
3831 /// getConstraintType - Given a constraint letter, return the type of
3832 /// constraint it is for this target.
3833 AArch64TargetLowering::ConstraintType
3834 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3835   if (Constraint.size() == 1) {
3836     switch (Constraint[0]) {
3837     default:
3838       break;
3839     case 'z':
3840       return C_Other;
3841     case 'x':
3842     case 'w':
3843       return C_RegisterClass;
3844     // An address with a single base register. Due to the way we
3845     // currently handle addresses it is the same as 'r'.
3846     case 'Q':
3847       return C_Memory;
3848     }
3849   }
3850   return TargetLowering::getConstraintType(Constraint);
3851 }
3852
3853 /// Examine constraint type and operand type and determine a weight value.
3854 /// This object must already have been set up with the operand type
3855 /// and the current alternative constraint selected.
3856 TargetLowering::ConstraintWeight
3857 AArch64TargetLowering::getSingleConstraintMatchWeight(
3858     AsmOperandInfo &info, const char *constraint) const {
3859   ConstraintWeight weight = CW_Invalid;
3860   Value *CallOperandVal = info.CallOperandVal;
3861   // If we don't have a value, we can't do a match,
3862   // but allow it at the lowest weight.
3863   if (!CallOperandVal)
3864     return CW_Default;
3865   Type *type = CallOperandVal->getType();
3866   // Look at the constraint type.
3867   switch (*constraint) {
3868   default:
3869     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3870     break;
3871   case 'x':
3872   case 'w':
3873     if (type->isFloatingPointTy() || type->isVectorTy())
3874       weight = CW_Register;
3875     break;
3876   case 'z':
3877     weight = CW_Constant;
3878     break;
3879   }
3880   return weight;
3881 }
3882
3883 std::pair<unsigned, const TargetRegisterClass *>
3884 AArch64TargetLowering::getRegForInlineAsmConstraint(
3885     const std::string &Constraint, MVT VT) const {
3886   if (Constraint.size() == 1) {
3887     switch (Constraint[0]) {
3888     case 'r':
3889       if (VT.getSizeInBits() == 64)
3890         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3891       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3892     case 'w':
3893       if (VT == MVT::f32)
3894         return std::make_pair(0U, &AArch64::FPR32RegClass);
3895       if (VT.getSizeInBits() == 64)
3896         return std::make_pair(0U, &AArch64::FPR64RegClass);
3897       if (VT.getSizeInBits() == 128)
3898         return std::make_pair(0U, &AArch64::FPR128RegClass);
3899       break;
3900     // The instructions that this constraint is designed for can
3901     // only take 128-bit registers so just use that regclass.
3902     case 'x':
3903       if (VT.getSizeInBits() == 128)
3904         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3905       break;
3906     }
3907   }
3908   if (StringRef("{cc}").equals_lower(Constraint))
3909     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3910
3911   // Use the default implementation in TargetLowering to convert the register
3912   // constraint into a member of a register class.
3913   std::pair<unsigned, const TargetRegisterClass *> Res;
3914   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3915
3916   // Not found as a standard register?
3917   if (!Res.second) {
3918     unsigned Size = Constraint.size();
3919     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3920         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3921       const std::string Reg =
3922           std::string(&Constraint[2], &Constraint[Size - 1]);
3923       int RegNo = atoi(Reg.c_str());
3924       if (RegNo >= 0 && RegNo <= 31) {
3925         // v0 - v31 are aliases of q0 - q31.
3926         // By default we'll emit v0-v31 for this unless there's a modifier where
3927         // we'll emit the correct register as well.
3928         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3929         Res.second = &AArch64::FPR128RegClass;
3930       }
3931     }
3932   }
3933
3934   return Res;
3935 }
3936
3937 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3938 /// vector.  If it is invalid, don't add anything to Ops.
3939 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3940     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3941     SelectionDAG &DAG) const {
3942   SDValue Result;
3943
3944   // Currently only support length 1 constraints.
3945   if (Constraint.length() != 1)
3946     return;
3947
3948   char ConstraintLetter = Constraint[0];
3949   switch (ConstraintLetter) {
3950   default:
3951     break;
3952
3953   // This set of constraints deal with valid constants for various instructions.
3954   // Validate and return a target constant for them if we can.
3955   case 'z': {
3956     // 'z' maps to xzr or wzr so it needs an input of 0.
3957     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3958     if (!C || C->getZExtValue() != 0)
3959       return;
3960
3961     if (Op.getValueType() == MVT::i64)
3962       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
3963     else
3964       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
3965     break;
3966   }
3967
3968   case 'I':
3969   case 'J':
3970   case 'K':
3971   case 'L':
3972   case 'M':
3973   case 'N':
3974     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3975     if (!C)
3976       return;
3977
3978     // Grab the value and do some validation.
3979     uint64_t CVal = C->getZExtValue();
3980     switch (ConstraintLetter) {
3981     // The I constraint applies only to simple ADD or SUB immediate operands:
3982     // i.e. 0 to 4095 with optional shift by 12
3983     // The J constraint applies only to ADD or SUB immediates that would be
3984     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
3985     // instruction [or vice versa], in other words -1 to -4095 with optional
3986     // left shift by 12.
3987     case 'I':
3988       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
3989         break;
3990       return;
3991     case 'J': {
3992       uint64_t NVal = -C->getSExtValue();
3993       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
3994         break;
3995       return;
3996     }
3997     // The K and L constraints apply *only* to logical immediates, including
3998     // what used to be the MOVI alias for ORR (though the MOVI alias has now
3999     // been removed and MOV should be used). So these constraints have to
4000     // distinguish between bit patterns that are valid 32-bit or 64-bit
4001     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4002     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4003     // versa.
4004     case 'K':
4005       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4006         break;
4007       return;
4008     case 'L':
4009       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4010         break;
4011       return;
4012     // The M and N constraints are a superset of K and L respectively, for use
4013     // with the MOV (immediate) alias. As well as the logical immediates they
4014     // also match 32 or 64-bit immediates that can be loaded either using a
4015     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4016     // (M) or 64-bit 0x1234000000000000 (N) etc.
4017     // As a note some of this code is liberally stolen from the asm parser.
4018     case 'M': {
4019       if (!isUInt<32>(CVal))
4020         return;
4021       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4022         break;
4023       if ((CVal & 0xFFFF) == CVal)
4024         break;
4025       if ((CVal & 0xFFFF0000ULL) == CVal)
4026         break;
4027       uint64_t NCVal = ~(uint32_t)CVal;
4028       if ((NCVal & 0xFFFFULL) == NCVal)
4029         break;
4030       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4031         break;
4032       return;
4033     }
4034     case 'N': {
4035       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4036         break;
4037       if ((CVal & 0xFFFFULL) == CVal)
4038         break;
4039       if ((CVal & 0xFFFF0000ULL) == CVal)
4040         break;
4041       if ((CVal & 0xFFFF00000000ULL) == CVal)
4042         break;
4043       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4044         break;
4045       uint64_t NCVal = ~CVal;
4046       if ((NCVal & 0xFFFFULL) == NCVal)
4047         break;
4048       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4049         break;
4050       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4051         break;
4052       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4053         break;
4054       return;
4055     }
4056     default:
4057       return;
4058     }
4059
4060     // All assembler immediates are 64-bit integers.
4061     Result = DAG.getTargetConstant(CVal, MVT::i64);
4062     break;
4063   }
4064
4065   if (Result.getNode()) {
4066     Ops.push_back(Result);
4067     return;
4068   }
4069
4070   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4071 }
4072
4073 //===----------------------------------------------------------------------===//
4074 //                     AArch64 Advanced SIMD Support
4075 //===----------------------------------------------------------------------===//
4076
4077 /// WidenVector - Given a value in the V64 register class, produce the
4078 /// equivalent value in the V128 register class.
4079 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4080   EVT VT = V64Reg.getValueType();
4081   unsigned NarrowSize = VT.getVectorNumElements();
4082   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4083   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4084   SDLoc DL(V64Reg);
4085
4086   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4087                      V64Reg, DAG.getConstant(0, MVT::i32));
4088 }
4089
4090 /// getExtFactor - Determine the adjustment factor for the position when
4091 /// generating an "extract from vector registers" instruction.
4092 static unsigned getExtFactor(SDValue &V) {
4093   EVT EltType = V.getValueType().getVectorElementType();
4094   return EltType.getSizeInBits() / 8;
4095 }
4096
4097 /// NarrowVector - Given a value in the V128 register class, produce the
4098 /// equivalent value in the V64 register class.
4099 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4100   EVT VT = V128Reg.getValueType();
4101   unsigned WideSize = VT.getVectorNumElements();
4102   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4103   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4104   SDLoc DL(V128Reg);
4105
4106   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4107 }
4108
4109 // Gather data to see if the operation can be modelled as a
4110 // shuffle in combination with VEXTs.
4111 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4112                                                   SelectionDAG &DAG) const {
4113   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4114   SDLoc dl(Op);
4115   EVT VT = Op.getValueType();
4116   unsigned NumElts = VT.getVectorNumElements();
4117
4118   SmallVector<SDValue, 2> SourceVecs;
4119   SmallVector<unsigned, 2> MinElts;
4120   SmallVector<unsigned, 2> MaxElts;
4121
4122   for (unsigned i = 0; i < NumElts; ++i) {
4123     SDValue V = Op.getOperand(i);
4124     if (V.getOpcode() == ISD::UNDEF)
4125       continue;
4126     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4127       // A shuffle can only come from building a vector from various
4128       // elements of other vectors.
4129       return SDValue();
4130     }
4131
4132     // Record this extraction against the appropriate vector if possible...
4133     SDValue SourceVec = V.getOperand(0);
4134     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4135     bool FoundSource = false;
4136     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4137       if (SourceVecs[j] == SourceVec) {
4138         if (MinElts[j] > EltNo)
4139           MinElts[j] = EltNo;
4140         if (MaxElts[j] < EltNo)
4141           MaxElts[j] = EltNo;
4142         FoundSource = true;
4143         break;
4144       }
4145     }
4146
4147     // Or record a new source if not...
4148     if (!FoundSource) {
4149       SourceVecs.push_back(SourceVec);
4150       MinElts.push_back(EltNo);
4151       MaxElts.push_back(EltNo);
4152     }
4153   }
4154
4155   // Currently only do something sane when at most two source vectors
4156   // involved.
4157   if (SourceVecs.size() > 2)
4158     return SDValue();
4159
4160   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4161   int VEXTOffsets[2] = { 0, 0 };
4162   int OffsetMultipliers[2] = { 1, 1 };
4163
4164   // This loop extracts the usage patterns of the source vectors
4165   // and prepares appropriate SDValues for a shuffle if possible.
4166   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4167     unsigned NumSrcElts = SourceVecs[i].getValueType().getVectorNumElements();
4168     SDValue CurSource = SourceVecs[i];
4169     if (SourceVecs[i].getValueType().getVectorElementType() !=
4170         VT.getVectorElementType()) {
4171       // It may hit this case if SourceVecs[i] is AssertSext/AssertZext.
4172       // Then bitcast it to the vector which holds asserted element type,
4173       // and record the multiplier of element width between SourceVecs and
4174       // Build_vector which is needed to extract the correct lanes later.
4175       EVT CastVT =
4176           EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4177                            SourceVecs[i].getValueSizeInBits() /
4178                                VT.getVectorElementType().getSizeInBits());
4179
4180       CurSource = DAG.getNode(ISD::BITCAST, dl, CastVT, SourceVecs[i]);
4181       OffsetMultipliers[i] = CastVT.getVectorNumElements() / NumSrcElts;
4182       NumSrcElts *= OffsetMultipliers[i];
4183       MaxElts[i] *= OffsetMultipliers[i];
4184       MinElts[i] *= OffsetMultipliers[i];
4185     }
4186
4187     if (CurSource.getValueType() == VT) {
4188       // No VEXT necessary
4189       ShuffleSrcs[i] = CurSource;
4190       VEXTOffsets[i] = 0;
4191       continue;
4192     } else if (NumSrcElts < NumElts) {
4193       // We can pad out the smaller vector for free, so if it's part of a
4194       // shuffle...
4195       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, CurSource,
4196                                    DAG.getUNDEF(CurSource.getValueType()));
4197       continue;
4198     }
4199
4200     // Since only 64-bit and 128-bit vectors are legal on ARM and
4201     // we've eliminated the other cases...
4202     assert(NumSrcElts == 2 * NumElts &&
4203            "unexpected vector sizes in ReconstructShuffle");
4204
4205     if (MaxElts[i] - MinElts[i] >= NumElts) {
4206       // Span too large for a VEXT to cope
4207       return SDValue();
4208     }
4209
4210     if (MinElts[i] >= NumElts) {
4211       // The extraction can just take the second half
4212       VEXTOffsets[i] = NumElts;
4213       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4214                                    DAG.getIntPtrConstant(NumElts));
4215     } else if (MaxElts[i] < NumElts) {
4216       // The extraction can just take the first half
4217       VEXTOffsets[i] = 0;
4218       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4219                                    DAG.getIntPtrConstant(0));
4220     } else {
4221       // An actual VEXT is needed
4222       VEXTOffsets[i] = MinElts[i];
4223       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4224                                      DAG.getIntPtrConstant(0));
4225       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4226                                      DAG.getIntPtrConstant(NumElts));
4227       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
4228       ShuffleSrcs[i] = DAG.getNode(AArch64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
4229                                    DAG.getConstant(Imm, MVT::i32));
4230     }
4231   }
4232
4233   SmallVector<int, 8> Mask;
4234
4235   for (unsigned i = 0; i < NumElts; ++i) {
4236     SDValue Entry = Op.getOperand(i);
4237     if (Entry.getOpcode() == ISD::UNDEF) {
4238       Mask.push_back(-1);
4239       continue;
4240     }
4241
4242     SDValue ExtractVec = Entry.getOperand(0);
4243     int ExtractElt =
4244         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
4245     if (ExtractVec == SourceVecs[0]) {
4246       Mask.push_back(ExtractElt * OffsetMultipliers[0] - VEXTOffsets[0]);
4247     } else {
4248       Mask.push_back(ExtractElt * OffsetMultipliers[1] + NumElts -
4249                      VEXTOffsets[1]);
4250     }
4251   }
4252
4253   // Final check before we try to produce nonsense...
4254   if (isShuffleMaskLegal(Mask, VT))
4255     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4256                                 &Mask[0]);
4257
4258   return SDValue();
4259 }
4260
4261 // check if an EXT instruction can handle the shuffle mask when the
4262 // vector sources of the shuffle are the same.
4263 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4264   unsigned NumElts = VT.getVectorNumElements();
4265
4266   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4267   if (M[0] < 0)
4268     return false;
4269
4270   Imm = M[0];
4271
4272   // If this is a VEXT shuffle, the immediate value is the index of the first
4273   // element.  The other shuffle indices must be the successive elements after
4274   // the first one.
4275   unsigned ExpectedElt = Imm;
4276   for (unsigned i = 1; i < NumElts; ++i) {
4277     // Increment the expected index.  If it wraps around, just follow it
4278     // back to index zero and keep going.
4279     ++ExpectedElt;
4280     if (ExpectedElt == NumElts)
4281       ExpectedElt = 0;
4282
4283     if (M[i] < 0)
4284       continue; // ignore UNDEF indices
4285     if (ExpectedElt != static_cast<unsigned>(M[i]))
4286       return false;
4287   }
4288
4289   return true;
4290 }
4291
4292 // check if an EXT instruction can handle the shuffle mask when the
4293 // vector sources of the shuffle are different.
4294 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4295                       unsigned &Imm) {
4296   // Look for the first non-undef element.
4297   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4298       [](int Elt) {return Elt >= 0;});
4299
4300   // Benefit form APInt to handle overflow when calculating expected element.
4301   unsigned NumElts = VT.getVectorNumElements();
4302   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4303   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4304   // The following shuffle indices must be the successive elements after the
4305   // first real element.
4306   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4307       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4308   if (FirstWrongElt != M.end())
4309     return false;
4310
4311   // The index of an EXT is the first element if it is not UNDEF.
4312   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4313   // value of the first element.  E.g.
4314   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4315   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4316   // ExpectedElt is the last mask index plus 1.
4317   Imm = ExpectedElt.getZExtValue();
4318
4319   // There are two difference cases requiring to reverse input vectors.
4320   // For example, for vector <4 x i32> we have the following cases,
4321   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4322   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4323   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4324   // to reverse two input vectors.
4325   if (Imm < NumElts)
4326     ReverseEXT = true;
4327   else
4328     Imm -= NumElts;
4329
4330   return true;
4331 }
4332
4333 /// isREVMask - Check if a vector shuffle corresponds to a REV
4334 /// instruction with the specified blocksize.  (The order of the elements
4335 /// within each block of the vector is reversed.)
4336 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4337   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4338          "Only possible block sizes for REV are: 16, 32, 64");
4339
4340   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4341   if (EltSz == 64)
4342     return false;
4343
4344   unsigned NumElts = VT.getVectorNumElements();
4345   unsigned BlockElts = M[0] + 1;
4346   // If the first shuffle index is UNDEF, be optimistic.
4347   if (M[0] < 0)
4348     BlockElts = BlockSize / EltSz;
4349
4350   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4351     return false;
4352
4353   for (unsigned i = 0; i < NumElts; ++i) {
4354     if (M[i] < 0)
4355       continue; // ignore UNDEF indices
4356     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4357       return false;
4358   }
4359
4360   return true;
4361 }
4362
4363 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4364   unsigned NumElts = VT.getVectorNumElements();
4365   WhichResult = (M[0] == 0 ? 0 : 1);
4366   unsigned Idx = WhichResult * NumElts / 2;
4367   for (unsigned i = 0; i != NumElts; i += 2) {
4368     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4369         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4370       return false;
4371     Idx += 1;
4372   }
4373
4374   return true;
4375 }
4376
4377 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4378   unsigned NumElts = VT.getVectorNumElements();
4379   WhichResult = (M[0] == 0 ? 0 : 1);
4380   for (unsigned i = 0; i != NumElts; ++i) {
4381     if (M[i] < 0)
4382       continue; // ignore UNDEF indices
4383     if ((unsigned)M[i] != 2 * i + WhichResult)
4384       return false;
4385   }
4386
4387   return true;
4388 }
4389
4390 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4391   unsigned NumElts = VT.getVectorNumElements();
4392   WhichResult = (M[0] == 0 ? 0 : 1);
4393   for (unsigned i = 0; i < NumElts; i += 2) {
4394     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4395         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4396       return false;
4397   }
4398   return true;
4399 }
4400
4401 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4402 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4403 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4404 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4405   unsigned NumElts = VT.getVectorNumElements();
4406   WhichResult = (M[0] == 0 ? 0 : 1);
4407   unsigned Idx = WhichResult * NumElts / 2;
4408   for (unsigned i = 0; i != NumElts; i += 2) {
4409     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4410         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4411       return false;
4412     Idx += 1;
4413   }
4414
4415   return true;
4416 }
4417
4418 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4419 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4420 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4421 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4422   unsigned Half = VT.getVectorNumElements() / 2;
4423   WhichResult = (M[0] == 0 ? 0 : 1);
4424   for (unsigned j = 0; j != 2; ++j) {
4425     unsigned Idx = WhichResult;
4426     for (unsigned i = 0; i != Half; ++i) {
4427       int MIdx = M[i + j * Half];
4428       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4429         return false;
4430       Idx += 2;
4431     }
4432   }
4433
4434   return true;
4435 }
4436
4437 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4438 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4439 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4440 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4441   unsigned NumElts = VT.getVectorNumElements();
4442   WhichResult = (M[0] == 0 ? 0 : 1);
4443   for (unsigned i = 0; i < NumElts; i += 2) {
4444     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4445         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4446       return false;
4447   }
4448   return true;
4449 }
4450
4451 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4452                       bool &DstIsLeft, int &Anomaly) {
4453   if (M.size() != static_cast<size_t>(NumInputElements))
4454     return false;
4455
4456   int NumLHSMatch = 0, NumRHSMatch = 0;
4457   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4458
4459   for (int i = 0; i < NumInputElements; ++i) {
4460     if (M[i] == -1) {
4461       ++NumLHSMatch;
4462       ++NumRHSMatch;
4463       continue;
4464     }
4465
4466     if (M[i] == i)
4467       ++NumLHSMatch;
4468     else
4469       LastLHSMismatch = i;
4470
4471     if (M[i] == i + NumInputElements)
4472       ++NumRHSMatch;
4473     else
4474       LastRHSMismatch = i;
4475   }
4476
4477   if (NumLHSMatch == NumInputElements - 1) {
4478     DstIsLeft = true;
4479     Anomaly = LastLHSMismatch;
4480     return true;
4481   } else if (NumRHSMatch == NumInputElements - 1) {
4482     DstIsLeft = false;
4483     Anomaly = LastRHSMismatch;
4484     return true;
4485   }
4486
4487   return false;
4488 }
4489
4490 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4491   if (VT.getSizeInBits() != 128)
4492     return false;
4493
4494   unsigned NumElts = VT.getVectorNumElements();
4495
4496   for (int I = 0, E = NumElts / 2; I != E; I++) {
4497     if (Mask[I] != I)
4498       return false;
4499   }
4500
4501   int Offset = NumElts / 2;
4502   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4503     if (Mask[I] != I + SplitLHS * Offset)
4504       return false;
4505   }
4506
4507   return true;
4508 }
4509
4510 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4511   SDLoc DL(Op);
4512   EVT VT = Op.getValueType();
4513   SDValue V0 = Op.getOperand(0);
4514   SDValue V1 = Op.getOperand(1);
4515   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4516
4517   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4518       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4519     return SDValue();
4520
4521   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4522
4523   if (!isConcatMask(Mask, VT, SplitV0))
4524     return SDValue();
4525
4526   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4527                                 VT.getVectorNumElements() / 2);
4528   if (SplitV0) {
4529     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4530                      DAG.getConstant(0, MVT::i64));
4531   }
4532   if (V1.getValueType().getSizeInBits() == 128) {
4533     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4534                      DAG.getConstant(0, MVT::i64));
4535   }
4536   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4537 }
4538
4539 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4540 /// the specified operations to build the shuffle.
4541 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4542                                       SDValue RHS, SelectionDAG &DAG,
4543                                       SDLoc dl) {
4544   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4545   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4546   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4547
4548   enum {
4549     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4550     OP_VREV,
4551     OP_VDUP0,
4552     OP_VDUP1,
4553     OP_VDUP2,
4554     OP_VDUP3,
4555     OP_VEXT1,
4556     OP_VEXT2,
4557     OP_VEXT3,
4558     OP_VUZPL, // VUZP, left result
4559     OP_VUZPR, // VUZP, right result
4560     OP_VZIPL, // VZIP, left result
4561     OP_VZIPR, // VZIP, right result
4562     OP_VTRNL, // VTRN, left result
4563     OP_VTRNR  // VTRN, right result
4564   };
4565
4566   if (OpNum == OP_COPY) {
4567     if (LHSID == (1 * 9 + 2) * 9 + 3)
4568       return LHS;
4569     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4570     return RHS;
4571   }
4572
4573   SDValue OpLHS, OpRHS;
4574   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4575   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4576   EVT VT = OpLHS.getValueType();
4577
4578   switch (OpNum) {
4579   default:
4580     llvm_unreachable("Unknown shuffle opcode!");
4581   case OP_VREV:
4582     // VREV divides the vector in half and swaps within the half.
4583     if (VT.getVectorElementType() == MVT::i32 ||
4584         VT.getVectorElementType() == MVT::f32)
4585       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4586     // vrev <4 x i16> -> REV32
4587     if (VT.getVectorElementType() == MVT::i16)
4588       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4589     // vrev <4 x i8> -> REV16
4590     assert(VT.getVectorElementType() == MVT::i8);
4591     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4592   case OP_VDUP0:
4593   case OP_VDUP1:
4594   case OP_VDUP2:
4595   case OP_VDUP3: {
4596     EVT EltTy = VT.getVectorElementType();
4597     unsigned Opcode;
4598     if (EltTy == MVT::i8)
4599       Opcode = AArch64ISD::DUPLANE8;
4600     else if (EltTy == MVT::i16)
4601       Opcode = AArch64ISD::DUPLANE16;
4602     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4603       Opcode = AArch64ISD::DUPLANE32;
4604     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4605       Opcode = AArch64ISD::DUPLANE64;
4606     else
4607       llvm_unreachable("Invalid vector element type?");
4608
4609     if (VT.getSizeInBits() == 64)
4610       OpLHS = WidenVector(OpLHS, DAG);
4611     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4612     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4613   }
4614   case OP_VEXT1:
4615   case OP_VEXT2:
4616   case OP_VEXT3: {
4617     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4618     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4619                        DAG.getConstant(Imm, MVT::i32));
4620   }
4621   case OP_VUZPL:
4622     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4623                        OpRHS);
4624   case OP_VUZPR:
4625     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4626                        OpRHS);
4627   case OP_VZIPL:
4628     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4629                        OpRHS);
4630   case OP_VZIPR:
4631     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4632                        OpRHS);
4633   case OP_VTRNL:
4634     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4635                        OpRHS);
4636   case OP_VTRNR:
4637     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4638                        OpRHS);
4639   }
4640 }
4641
4642 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4643                            SelectionDAG &DAG) {
4644   // Check to see if we can use the TBL instruction.
4645   SDValue V1 = Op.getOperand(0);
4646   SDValue V2 = Op.getOperand(1);
4647   SDLoc DL(Op);
4648
4649   EVT EltVT = Op.getValueType().getVectorElementType();
4650   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4651
4652   SmallVector<SDValue, 8> TBLMask;
4653   for (int Val : ShuffleMask) {
4654     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4655       unsigned Offset = Byte + Val * BytesPerElt;
4656       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4657     }
4658   }
4659
4660   MVT IndexVT = MVT::v8i8;
4661   unsigned IndexLen = 8;
4662   if (Op.getValueType().getSizeInBits() == 128) {
4663     IndexVT = MVT::v16i8;
4664     IndexLen = 16;
4665   }
4666
4667   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4668   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4669
4670   SDValue Shuffle;
4671   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4672     if (IndexLen == 8)
4673       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4674     Shuffle = DAG.getNode(
4675         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4676         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4677         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4678                     makeArrayRef(TBLMask.data(), IndexLen)));
4679   } else {
4680     if (IndexLen == 8) {
4681       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4682       Shuffle = DAG.getNode(
4683           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4684           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4685           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4686                       makeArrayRef(TBLMask.data(), IndexLen)));
4687     } else {
4688       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4689       // cannot currently represent the register constraints on the input
4690       // table registers.
4691       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4692       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4693       //                               &TBLMask[0], IndexLen));
4694       Shuffle = DAG.getNode(
4695           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4696           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4697           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4698                       makeArrayRef(TBLMask.data(), IndexLen)));
4699     }
4700   }
4701   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4702 }
4703
4704 static unsigned getDUPLANEOp(EVT EltType) {
4705   if (EltType == MVT::i8)
4706     return AArch64ISD::DUPLANE8;
4707   if (EltType == MVT::i16)
4708     return AArch64ISD::DUPLANE16;
4709   if (EltType == MVT::i32 || EltType == MVT::f32)
4710     return AArch64ISD::DUPLANE32;
4711   if (EltType == MVT::i64 || EltType == MVT::f64)
4712     return AArch64ISD::DUPLANE64;
4713
4714   llvm_unreachable("Invalid vector element type?");
4715 }
4716
4717 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4718                                                    SelectionDAG &DAG) const {
4719   SDLoc dl(Op);
4720   EVT VT = Op.getValueType();
4721
4722   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4723
4724   // Convert shuffles that are directly supported on NEON to target-specific
4725   // DAG nodes, instead of keeping them as shuffles and matching them again
4726   // during code selection.  This is more efficient and avoids the possibility
4727   // of inconsistencies between legalization and selection.
4728   ArrayRef<int> ShuffleMask = SVN->getMask();
4729
4730   SDValue V1 = Op.getOperand(0);
4731   SDValue V2 = Op.getOperand(1);
4732
4733   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4734                                        V1.getValueType().getSimpleVT())) {
4735     int Lane = SVN->getSplatIndex();
4736     // If this is undef splat, generate it via "just" vdup, if possible.
4737     if (Lane == -1)
4738       Lane = 0;
4739
4740     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4741       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4742                          V1.getOperand(0));
4743     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4744     // constant. If so, we can just reference the lane's definition directly.
4745     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4746         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4747       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4748
4749     // Otherwise, duplicate from the lane of the input vector.
4750     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4751
4752     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4753     // to make a vector of the same size as this SHUFFLE. We can ignore the
4754     // extract entirely, and canonicalise the concat using WidenVector.
4755     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4756       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4757       V1 = V1.getOperand(0);
4758     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4759       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4760       Lane -= Idx * VT.getVectorNumElements() / 2;
4761       V1 = WidenVector(V1.getOperand(Idx), DAG);
4762     } else if (VT.getSizeInBits() == 64)
4763       V1 = WidenVector(V1, DAG);
4764
4765     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4766   }
4767
4768   if (isREVMask(ShuffleMask, VT, 64))
4769     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4770   if (isREVMask(ShuffleMask, VT, 32))
4771     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4772   if (isREVMask(ShuffleMask, VT, 16))
4773     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4774
4775   bool ReverseEXT = false;
4776   unsigned Imm;
4777   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4778     if (ReverseEXT)
4779       std::swap(V1, V2);
4780     Imm *= getExtFactor(V1);
4781     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4782                        DAG.getConstant(Imm, MVT::i32));
4783   } else if (V2->getOpcode() == ISD::UNDEF &&
4784              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4785     Imm *= getExtFactor(V1);
4786     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4787                        DAG.getConstant(Imm, MVT::i32));
4788   }
4789
4790   unsigned WhichResult;
4791   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4792     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4793     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4794   }
4795   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4796     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4797     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4798   }
4799   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4800     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4801     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4802   }
4803
4804   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4805     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4806     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4807   }
4808   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4809     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4810     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4811   }
4812   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4813     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4814     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4815   }
4816
4817   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4818   if (Concat.getNode())
4819     return Concat;
4820
4821   bool DstIsLeft;
4822   int Anomaly;
4823   int NumInputElements = V1.getValueType().getVectorNumElements();
4824   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4825     SDValue DstVec = DstIsLeft ? V1 : V2;
4826     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4827
4828     SDValue SrcVec = V1;
4829     int SrcLane = ShuffleMask[Anomaly];
4830     if (SrcLane >= NumInputElements) {
4831       SrcVec = V2;
4832       SrcLane -= VT.getVectorNumElements();
4833     }
4834     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4835
4836     EVT ScalarVT = VT.getVectorElementType();
4837     if (ScalarVT.getSizeInBits() < 32)
4838       ScalarVT = MVT::i32;
4839
4840     return DAG.getNode(
4841         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4842         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4843         DstLaneV);
4844   }
4845
4846   // If the shuffle is not directly supported and it has 4 elements, use
4847   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4848   unsigned NumElts = VT.getVectorNumElements();
4849   if (NumElts == 4) {
4850     unsigned PFIndexes[4];
4851     for (unsigned i = 0; i != 4; ++i) {
4852       if (ShuffleMask[i] < 0)
4853         PFIndexes[i] = 8;
4854       else
4855         PFIndexes[i] = ShuffleMask[i];
4856     }
4857
4858     // Compute the index in the perfect shuffle table.
4859     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4860                             PFIndexes[2] * 9 + PFIndexes[3];
4861     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4862     unsigned Cost = (PFEntry >> 30);
4863
4864     if (Cost <= 4)
4865       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4866   }
4867
4868   return GenerateTBL(Op, ShuffleMask, DAG);
4869 }
4870
4871 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4872                                APInt &UndefBits) {
4873   EVT VT = BVN->getValueType(0);
4874   APInt SplatBits, SplatUndef;
4875   unsigned SplatBitSize;
4876   bool HasAnyUndefs;
4877   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4878     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4879
4880     for (unsigned i = 0; i < NumSplats; ++i) {
4881       CnstBits <<= SplatBitSize;
4882       UndefBits <<= SplatBitSize;
4883       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4884       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4885     }
4886
4887     return true;
4888   }
4889
4890   return false;
4891 }
4892
4893 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4894                                               SelectionDAG &DAG) const {
4895   BuildVectorSDNode *BVN =
4896       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4897   SDValue LHS = Op.getOperand(0);
4898   SDLoc dl(Op);
4899   EVT VT = Op.getValueType();
4900
4901   if (!BVN)
4902     return Op;
4903
4904   APInt CnstBits(VT.getSizeInBits(), 0);
4905   APInt UndefBits(VT.getSizeInBits(), 0);
4906   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4907     // We only have BIC vector immediate instruction, which is and-not.
4908     CnstBits = ~CnstBits;
4909
4910     // We make use of a little bit of goto ickiness in order to avoid having to
4911     // duplicate the immediate matching logic for the undef toggled case.
4912     bool SecondTry = false;
4913   AttemptModImm:
4914
4915     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4916       CnstBits = CnstBits.zextOrTrunc(64);
4917       uint64_t CnstVal = CnstBits.getZExtValue();
4918
4919       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4920         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
4921         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4922         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4923                                   DAG.getConstant(CnstVal, MVT::i32),
4924                                   DAG.getConstant(0, MVT::i32));
4925         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4926       }
4927
4928       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
4929         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
4930         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4931         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4932                                   DAG.getConstant(CnstVal, MVT::i32),
4933                                   DAG.getConstant(8, MVT::i32));
4934         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4935       }
4936
4937       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
4938         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
4939         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4940         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4941                                   DAG.getConstant(CnstVal, MVT::i32),
4942                                   DAG.getConstant(16, MVT::i32));
4943         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4944       }
4945
4946       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
4947         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
4948         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4949         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4950                                   DAG.getConstant(CnstVal, MVT::i32),
4951                                   DAG.getConstant(24, MVT::i32));
4952         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4953       }
4954
4955       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
4956         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
4957         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4958         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4959                                   DAG.getConstant(CnstVal, MVT::i32),
4960                                   DAG.getConstant(0, MVT::i32));
4961         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4962       }
4963
4964       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
4965         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
4966         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4967         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4968                                   DAG.getConstant(CnstVal, MVT::i32),
4969                                   DAG.getConstant(8, MVT::i32));
4970         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4971       }
4972     }
4973
4974     if (SecondTry)
4975       goto FailedModImm;
4976     SecondTry = true;
4977     CnstBits = ~UndefBits;
4978     goto AttemptModImm;
4979   }
4980
4981 // We can always fall back to a non-immediate AND.
4982 FailedModImm:
4983   return Op;
4984 }
4985
4986 // Specialized code to quickly find if PotentialBVec is a BuildVector that
4987 // consists of only the same constant int value, returned in reference arg
4988 // ConstVal
4989 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
4990                                      uint64_t &ConstVal) {
4991   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
4992   if (!Bvec)
4993     return false;
4994   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
4995   if (!FirstElt)
4996     return false;
4997   EVT VT = Bvec->getValueType(0);
4998   unsigned NumElts = VT.getVectorNumElements();
4999   for (unsigned i = 1; i < NumElts; ++i)
5000     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5001       return false;
5002   ConstVal = FirstElt->getZExtValue();
5003   return true;
5004 }
5005
5006 static unsigned getIntrinsicID(const SDNode *N) {
5007   unsigned Opcode = N->getOpcode();
5008   switch (Opcode) {
5009   default:
5010     return Intrinsic::not_intrinsic;
5011   case ISD::INTRINSIC_WO_CHAIN: {
5012     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5013     if (IID < Intrinsic::num_intrinsics)
5014       return IID;
5015     return Intrinsic::not_intrinsic;
5016   }
5017   }
5018 }
5019
5020 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5021 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5022 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5023 // Also, logical shift right -> sri, with the same structure.
5024 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5025   EVT VT = N->getValueType(0);
5026
5027   if (!VT.isVector())
5028     return SDValue();
5029
5030   SDLoc DL(N);
5031
5032   // Is the first op an AND?
5033   const SDValue And = N->getOperand(0);
5034   if (And.getOpcode() != ISD::AND)
5035     return SDValue();
5036
5037   // Is the second op an shl or lshr?
5038   SDValue Shift = N->getOperand(1);
5039   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5040   // or AArch64ISD::VLSHR vector, #shift
5041   unsigned ShiftOpc = Shift.getOpcode();
5042   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5043     return SDValue();
5044   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5045
5046   // Is the shift amount constant?
5047   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5048   if (!C2node)
5049     return SDValue();
5050
5051   // Is the and mask vector all constant?
5052   uint64_t C1;
5053   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5054     return SDValue();
5055
5056   // Is C1 == ~C2, taking into account how much one can shift elements of a
5057   // particular size?
5058   uint64_t C2 = C2node->getZExtValue();
5059   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5060   if (C2 > ElemSizeInBits)
5061     return SDValue();
5062   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5063   if ((C1 & ElemMask) != (~C2 & ElemMask))
5064     return SDValue();
5065
5066   SDValue X = And.getOperand(0);
5067   SDValue Y = Shift.getOperand(0);
5068
5069   unsigned Intrin =
5070       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5071   SDValue ResultSLI =
5072       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5073                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5074
5075   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5076   DEBUG(N->dump(&DAG));
5077   DEBUG(dbgs() << "into: \n");
5078   DEBUG(ResultSLI->dump(&DAG));
5079
5080   ++NumShiftInserts;
5081   return ResultSLI;
5082 }
5083
5084 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5085                                              SelectionDAG &DAG) const {
5086   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5087   if (EnableAArch64SlrGeneration) {
5088     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5089     if (Res.getNode())
5090       return Res;
5091   }
5092
5093   BuildVectorSDNode *BVN =
5094       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5095   SDValue LHS = Op.getOperand(1);
5096   SDLoc dl(Op);
5097   EVT VT = Op.getValueType();
5098
5099   // OR commutes, so try swapping the operands.
5100   if (!BVN) {
5101     LHS = Op.getOperand(0);
5102     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5103   }
5104   if (!BVN)
5105     return Op;
5106
5107   APInt CnstBits(VT.getSizeInBits(), 0);
5108   APInt UndefBits(VT.getSizeInBits(), 0);
5109   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5110     // We make use of a little bit of goto ickiness in order to avoid having to
5111     // duplicate the immediate matching logic for the undef toggled case.
5112     bool SecondTry = false;
5113   AttemptModImm:
5114
5115     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5116       CnstBits = CnstBits.zextOrTrunc(64);
5117       uint64_t CnstVal = CnstBits.getZExtValue();
5118
5119       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5120         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5121         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5122         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5123                                   DAG.getConstant(CnstVal, MVT::i32),
5124                                   DAG.getConstant(0, MVT::i32));
5125         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5126       }
5127
5128       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5129         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5130         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5131         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5132                                   DAG.getConstant(CnstVal, MVT::i32),
5133                                   DAG.getConstant(8, MVT::i32));
5134         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5135       }
5136
5137       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5138         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5139         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5140         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5141                                   DAG.getConstant(CnstVal, MVT::i32),
5142                                   DAG.getConstant(16, MVT::i32));
5143         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5144       }
5145
5146       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5147         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5148         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5149         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5150                                   DAG.getConstant(CnstVal, MVT::i32),
5151                                   DAG.getConstant(24, MVT::i32));
5152         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5153       }
5154
5155       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5156         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5157         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5158         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5159                                   DAG.getConstant(CnstVal, MVT::i32),
5160                                   DAG.getConstant(0, MVT::i32));
5161         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5162       }
5163
5164       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5165         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5166         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5167         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5168                                   DAG.getConstant(CnstVal, MVT::i32),
5169                                   DAG.getConstant(8, MVT::i32));
5170         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5171       }
5172     }
5173
5174     if (SecondTry)
5175       goto FailedModImm;
5176     SecondTry = true;
5177     CnstBits = UndefBits;
5178     goto AttemptModImm;
5179   }
5180
5181 // We can always fall back to a non-immediate OR.
5182 FailedModImm:
5183   return Op;
5184 }
5185
5186 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5187                                                  SelectionDAG &DAG) const {
5188   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5189   SDLoc dl(Op);
5190   EVT VT = Op.getValueType();
5191
5192   APInt CnstBits(VT.getSizeInBits(), 0);
5193   APInt UndefBits(VT.getSizeInBits(), 0);
5194   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5195     // We make use of a little bit of goto ickiness in order to avoid having to
5196     // duplicate the immediate matching logic for the undef toggled case.
5197     bool SecondTry = false;
5198   AttemptModImm:
5199
5200     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5201       CnstBits = CnstBits.zextOrTrunc(64);
5202       uint64_t CnstVal = CnstBits.getZExtValue();
5203
5204       // Certain magic vector constants (used to express things like NOT
5205       // and NEG) are passed through unmodified.  This allows codegen patterns
5206       // for these operations to match.  Special-purpose patterns will lower
5207       // these immediates to MOVIs if it proves necessary.
5208       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5209         return Op;
5210
5211       // The many faces of MOVI...
5212       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5213         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5214         if (VT.getSizeInBits() == 128) {
5215           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5216                                     DAG.getConstant(CnstVal, MVT::i32));
5217           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5218         }
5219
5220         // Support the V64 version via subregister insertion.
5221         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5222                                   DAG.getConstant(CnstVal, MVT::i32));
5223         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5224       }
5225
5226       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5227         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5228         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5229         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5230                                   DAG.getConstant(CnstVal, MVT::i32),
5231                                   DAG.getConstant(0, MVT::i32));
5232         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5233       }
5234
5235       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5236         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5237         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5238         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5239                                   DAG.getConstant(CnstVal, MVT::i32),
5240                                   DAG.getConstant(8, MVT::i32));
5241         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5242       }
5243
5244       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5245         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5246         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5247         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5248                                   DAG.getConstant(CnstVal, MVT::i32),
5249                                   DAG.getConstant(16, MVT::i32));
5250         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5251       }
5252
5253       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5254         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5255         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5256         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5257                                   DAG.getConstant(CnstVal, MVT::i32),
5258                                   DAG.getConstant(24, MVT::i32));
5259         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5260       }
5261
5262       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5263         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5264         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5265         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5266                                   DAG.getConstant(CnstVal, MVT::i32),
5267                                   DAG.getConstant(0, MVT::i32));
5268         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5269       }
5270
5271       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5272         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5273         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5274         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5275                                   DAG.getConstant(CnstVal, MVT::i32),
5276                                   DAG.getConstant(8, MVT::i32));
5277         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5278       }
5279
5280       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5281         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5282         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5283         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5284                                   DAG.getConstant(CnstVal, MVT::i32),
5285                                   DAG.getConstant(264, MVT::i32));
5286         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5287       }
5288
5289       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5290         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5291         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5292         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5293                                   DAG.getConstant(CnstVal, MVT::i32),
5294                                   DAG.getConstant(272, MVT::i32));
5295         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5296       }
5297
5298       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5299         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5300         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5301         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5302                                   DAG.getConstant(CnstVal, MVT::i32));
5303         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5304       }
5305
5306       // The few faces of FMOV...
5307       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5308         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5309         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5310         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5311                                   DAG.getConstant(CnstVal, MVT::i32));
5312         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5313       }
5314
5315       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5316           VT.getSizeInBits() == 128) {
5317         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5318         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5319                                   DAG.getConstant(CnstVal, MVT::i32));
5320         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5321       }
5322
5323       // The many faces of MVNI...
5324       CnstVal = ~CnstVal;
5325       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5326         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5327         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5328         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5329                                   DAG.getConstant(CnstVal, MVT::i32),
5330                                   DAG.getConstant(0, MVT::i32));
5331         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5332       }
5333
5334       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5335         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5336         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5337         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5338                                   DAG.getConstant(CnstVal, MVT::i32),
5339                                   DAG.getConstant(8, MVT::i32));
5340         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5341       }
5342
5343       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5344         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5345         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5346         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5347                                   DAG.getConstant(CnstVal, MVT::i32),
5348                                   DAG.getConstant(16, MVT::i32));
5349         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5350       }
5351
5352       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5353         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5354         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5355         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5356                                   DAG.getConstant(CnstVal, MVT::i32),
5357                                   DAG.getConstant(24, MVT::i32));
5358         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5359       }
5360
5361       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5362         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5363         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5364         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5365                                   DAG.getConstant(CnstVal, MVT::i32),
5366                                   DAG.getConstant(0, MVT::i32));
5367         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5368       }
5369
5370       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5371         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5372         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5373         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5374                                   DAG.getConstant(CnstVal, MVT::i32),
5375                                   DAG.getConstant(8, MVT::i32));
5376         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5377       }
5378
5379       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5380         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5381         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5382         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5383                                   DAG.getConstant(CnstVal, MVT::i32),
5384                                   DAG.getConstant(264, MVT::i32));
5385         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5386       }
5387
5388       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5389         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5390         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5391         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5392                                   DAG.getConstant(CnstVal, MVT::i32),
5393                                   DAG.getConstant(272, MVT::i32));
5394         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5395       }
5396     }
5397
5398     if (SecondTry)
5399       goto FailedModImm;
5400     SecondTry = true;
5401     CnstBits = UndefBits;
5402     goto AttemptModImm;
5403   }
5404 FailedModImm:
5405
5406   // Scan through the operands to find some interesting properties we can
5407   // exploit:
5408   //   1) If only one value is used, we can use a DUP, or
5409   //   2) if only the low element is not undef, we can just insert that, or
5410   //   3) if only one constant value is used (w/ some non-constant lanes),
5411   //      we can splat the constant value into the whole vector then fill
5412   //      in the non-constant lanes.
5413   //   4) FIXME: If different constant values are used, but we can intelligently
5414   //             select the values we'll be overwriting for the non-constant
5415   //             lanes such that we can directly materialize the vector
5416   //             some other way (MOVI, e.g.), we can be sneaky.
5417   unsigned NumElts = VT.getVectorNumElements();
5418   bool isOnlyLowElement = true;
5419   bool usesOnlyOneValue = true;
5420   bool usesOnlyOneConstantValue = true;
5421   bool isConstant = true;
5422   unsigned NumConstantLanes = 0;
5423   SDValue Value;
5424   SDValue ConstantValue;
5425   for (unsigned i = 0; i < NumElts; ++i) {
5426     SDValue V = Op.getOperand(i);
5427     if (V.getOpcode() == ISD::UNDEF)
5428       continue;
5429     if (i > 0)
5430       isOnlyLowElement = false;
5431     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5432       isConstant = false;
5433
5434     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5435       ++NumConstantLanes;
5436       if (!ConstantValue.getNode())
5437         ConstantValue = V;
5438       else if (ConstantValue != V)
5439         usesOnlyOneConstantValue = false;
5440     }
5441
5442     if (!Value.getNode())
5443       Value = V;
5444     else if (V != Value)
5445       usesOnlyOneValue = false;
5446   }
5447
5448   if (!Value.getNode())
5449     return DAG.getUNDEF(VT);
5450
5451   if (isOnlyLowElement)
5452     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5453
5454   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5455   // i32 and try again.
5456   if (usesOnlyOneValue) {
5457     if (!isConstant) {
5458       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5459           Value.getValueType() != VT)
5460         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5461
5462       // This is actually a DUPLANExx operation, which keeps everything vectory.
5463
5464       // DUPLANE works on 128-bit vectors, widen it if necessary.
5465       SDValue Lane = Value.getOperand(1);
5466       Value = Value.getOperand(0);
5467       if (Value.getValueType().getSizeInBits() == 64)
5468         Value = WidenVector(Value, DAG);
5469
5470       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5471       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5472     }
5473
5474     if (VT.getVectorElementType().isFloatingPoint()) {
5475       SmallVector<SDValue, 8> Ops;
5476       MVT NewType =
5477           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5478       for (unsigned i = 0; i < NumElts; ++i)
5479         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5480       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5481       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5482       Val = LowerBUILD_VECTOR(Val, DAG);
5483       if (Val.getNode())
5484         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5485     }
5486   }
5487
5488   // If there was only one constant value used and for more than one lane,
5489   // start by splatting that value, then replace the non-constant lanes. This
5490   // is better than the default, which will perform a separate initialization
5491   // for each lane.
5492   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5493     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5494     // Now insert the non-constant lanes.
5495     for (unsigned i = 0; i < NumElts; ++i) {
5496       SDValue V = Op.getOperand(i);
5497       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5498       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5499         // Note that type legalization likely mucked about with the VT of the
5500         // source operand, so we may have to convert it here before inserting.
5501         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5502       }
5503     }
5504     return Val;
5505   }
5506
5507   // If all elements are constants and the case above didn't get hit, fall back
5508   // to the default expansion, which will generate a load from the constant
5509   // pool.
5510   if (isConstant)
5511     return SDValue();
5512
5513   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5514   if (NumElts >= 4) {
5515     SDValue shuffle = ReconstructShuffle(Op, DAG);
5516     if (shuffle != SDValue())
5517       return shuffle;
5518   }
5519
5520   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5521   // know the default expansion would otherwise fall back on something even
5522   // worse. For a vector with one or two non-undef values, that's
5523   // scalar_to_vector for the elements followed by a shuffle (provided the
5524   // shuffle is valid for the target) and materialization element by element
5525   // on the stack followed by a load for everything else.
5526   if (!isConstant && !usesOnlyOneValue) {
5527     SDValue Vec = DAG.getUNDEF(VT);
5528     SDValue Op0 = Op.getOperand(0);
5529     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5530     unsigned i = 0;
5531     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5532     // a) Avoid a RMW dependency on the full vector register, and
5533     // b) Allow the register coalescer to fold away the copy if the
5534     //    value is already in an S or D register.
5535     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5536       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5537       MachineSDNode *N =
5538           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5539                              DAG.getTargetConstant(SubIdx, MVT::i32));
5540       Vec = SDValue(N, 0);
5541       ++i;
5542     }
5543     for (; i < NumElts; ++i) {
5544       SDValue V = Op.getOperand(i);
5545       if (V.getOpcode() == ISD::UNDEF)
5546         continue;
5547       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5548       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5549     }
5550     return Vec;
5551   }
5552
5553   // Just use the default expansion. We failed to find a better alternative.
5554   return SDValue();
5555 }
5556
5557 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5558                                                       SelectionDAG &DAG) const {
5559   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5560
5561   // Check for non-constant lane.
5562   if (!isa<ConstantSDNode>(Op.getOperand(2)))
5563     return SDValue();
5564
5565   EVT VT = Op.getOperand(0).getValueType();
5566
5567   // Insertion/extraction are legal for V128 types.
5568   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5569       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5570     return Op;
5571
5572   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5573       VT != MVT::v1i64 && VT != MVT::v2f32)
5574     return SDValue();
5575
5576   // For V64 types, we perform insertion by expanding the value
5577   // to a V128 type and perform the insertion on that.
5578   SDLoc DL(Op);
5579   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5580   EVT WideTy = WideVec.getValueType();
5581
5582   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5583                              Op.getOperand(1), Op.getOperand(2));
5584   // Re-narrow the resultant vector.
5585   return NarrowVector(Node, DAG);
5586 }
5587
5588 SDValue
5589 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5590                                                SelectionDAG &DAG) const {
5591   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5592
5593   // Check for non-constant lane.
5594   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5595     return SDValue();
5596
5597   EVT VT = Op.getOperand(0).getValueType();
5598
5599   // Insertion/extraction are legal for V128 types.
5600   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5601       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5602     return Op;
5603
5604   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5605       VT != MVT::v1i64 && VT != MVT::v2f32)
5606     return SDValue();
5607
5608   // For V64 types, we perform extraction by expanding the value
5609   // to a V128 type and perform the extraction on that.
5610   SDLoc DL(Op);
5611   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5612   EVT WideTy = WideVec.getValueType();
5613
5614   EVT ExtrTy = WideTy.getVectorElementType();
5615   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5616     ExtrTy = MVT::i32;
5617
5618   // For extractions, we just return the result directly.
5619   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5620                      Op.getOperand(1));
5621 }
5622
5623 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5624                                                       SelectionDAG &DAG) const {
5625   EVT VT = Op.getOperand(0).getValueType();
5626   SDLoc dl(Op);
5627   // Just in case...
5628   if (!VT.isVector())
5629     return SDValue();
5630
5631   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5632   if (!Cst)
5633     return SDValue();
5634   unsigned Val = Cst->getZExtValue();
5635
5636   unsigned Size = Op.getValueType().getSizeInBits();
5637   if (Val == 0) {
5638     switch (Size) {
5639     case 8:
5640       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5641                                         Op.getOperand(0));
5642     case 16:
5643       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5644                                         Op.getOperand(0));
5645     case 32:
5646       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5647                                         Op.getOperand(0));
5648     case 64:
5649       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5650                                         Op.getOperand(0));
5651     default:
5652       llvm_unreachable("Unexpected vector type in extract_subvector!");
5653     }
5654   }
5655   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5656   // that directly.
5657   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5658     return Op;
5659
5660   return SDValue();
5661 }
5662
5663 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5664                                                EVT VT) const {
5665   if (VT.getVectorNumElements() == 4 &&
5666       (VT.is128BitVector() || VT.is64BitVector())) {
5667     unsigned PFIndexes[4];
5668     for (unsigned i = 0; i != 4; ++i) {
5669       if (M[i] < 0)
5670         PFIndexes[i] = 8;
5671       else
5672         PFIndexes[i] = M[i];
5673     }
5674
5675     // Compute the index in the perfect shuffle table.
5676     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5677                             PFIndexes[2] * 9 + PFIndexes[3];
5678     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5679     unsigned Cost = (PFEntry >> 30);
5680
5681     if (Cost <= 4)
5682       return true;
5683   }
5684
5685   bool DummyBool;
5686   int DummyInt;
5687   unsigned DummyUnsigned;
5688
5689   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5690           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5691           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5692           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5693           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5694           isZIPMask(M, VT, DummyUnsigned) ||
5695           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5696           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5697           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5698           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5699           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5700 }
5701
5702 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5703 /// operand of a vector shift operation, where all the elements of the
5704 /// build_vector must have the same constant integer value.
5705 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5706   // Ignore bit_converts.
5707   while (Op.getOpcode() == ISD::BITCAST)
5708     Op = Op.getOperand(0);
5709   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5710   APInt SplatBits, SplatUndef;
5711   unsigned SplatBitSize;
5712   bool HasAnyUndefs;
5713   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5714                                     HasAnyUndefs, ElementBits) ||
5715       SplatBitSize > ElementBits)
5716     return false;
5717   Cnt = SplatBits.getSExtValue();
5718   return true;
5719 }
5720
5721 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5722 /// operand of a vector shift left operation.  That value must be in the range:
5723 ///   0 <= Value < ElementBits for a left shift; or
5724 ///   0 <= Value <= ElementBits for a long left shift.
5725 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5726   assert(VT.isVector() && "vector shift count is not a vector type");
5727   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5728   if (!getVShiftImm(Op, ElementBits, Cnt))
5729     return false;
5730   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5731 }
5732
5733 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5734 /// operand of a vector shift right operation.  For a shift opcode, the value
5735 /// is positive, but for an intrinsic the value count must be negative. The
5736 /// absolute value must be in the range:
5737 ///   1 <= |Value| <= ElementBits for a right shift; or
5738 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5739 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5740                          int64_t &Cnt) {
5741   assert(VT.isVector() && "vector shift count is not a vector type");
5742   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5743   if (!getVShiftImm(Op, ElementBits, Cnt))
5744     return false;
5745   if (isIntrinsic)
5746     Cnt = -Cnt;
5747   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5748 }
5749
5750 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5751                                                       SelectionDAG &DAG) const {
5752   EVT VT = Op.getValueType();
5753   SDLoc DL(Op);
5754   int64_t Cnt;
5755
5756   if (!Op.getOperand(1).getValueType().isVector())
5757     return Op;
5758   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5759
5760   switch (Op.getOpcode()) {
5761   default:
5762     llvm_unreachable("unexpected shift opcode");
5763
5764   case ISD::SHL:
5765     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5766       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5767                          DAG.getConstant(Cnt, MVT::i32));
5768     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5769                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5770                        Op.getOperand(0), Op.getOperand(1));
5771   case ISD::SRA:
5772   case ISD::SRL:
5773     // Right shift immediate
5774     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5775         Cnt < EltSize) {
5776       unsigned Opc =
5777           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5778       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5779                          DAG.getConstant(Cnt, MVT::i32));
5780     }
5781
5782     // Right shift register.  Note, there is not a shift right register
5783     // instruction, but the shift left register instruction takes a signed
5784     // value, where negative numbers specify a right shift.
5785     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5786                                                 : Intrinsic::aarch64_neon_ushl;
5787     // negate the shift amount
5788     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5789     SDValue NegShiftLeft =
5790         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5791                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5792     return NegShiftLeft;
5793   }
5794
5795   return SDValue();
5796 }
5797
5798 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5799                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5800                                     SDLoc dl, SelectionDAG &DAG) {
5801   EVT SrcVT = LHS.getValueType();
5802
5803   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5804   APInt CnstBits(VT.getSizeInBits(), 0);
5805   APInt UndefBits(VT.getSizeInBits(), 0);
5806   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5807   bool IsZero = IsCnst && (CnstBits == 0);
5808
5809   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5810     switch (CC) {
5811     default:
5812       return SDValue();
5813     case AArch64CC::NE: {
5814       SDValue Fcmeq;
5815       if (IsZero)
5816         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5817       else
5818         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5819       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5820     }
5821     case AArch64CC::EQ:
5822       if (IsZero)
5823         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5824       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5825     case AArch64CC::GE:
5826       if (IsZero)
5827         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5828       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5829     case AArch64CC::GT:
5830       if (IsZero)
5831         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5832       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5833     case AArch64CC::LS:
5834       if (IsZero)
5835         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5836       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5837     case AArch64CC::LT:
5838       if (!NoNans)
5839         return SDValue();
5840     // If we ignore NaNs then we can use to the MI implementation.
5841     // Fallthrough.
5842     case AArch64CC::MI:
5843       if (IsZero)
5844         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5845       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5846     }
5847   }
5848
5849   switch (CC) {
5850   default:
5851     return SDValue();
5852   case AArch64CC::NE: {
5853     SDValue Cmeq;
5854     if (IsZero)
5855       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5856     else
5857       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5858     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5859   }
5860   case AArch64CC::EQ:
5861     if (IsZero)
5862       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5863     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5864   case AArch64CC::GE:
5865     if (IsZero)
5866       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5867     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5868   case AArch64CC::GT:
5869     if (IsZero)
5870       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5871     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5872   case AArch64CC::LE:
5873     if (IsZero)
5874       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5875     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5876   case AArch64CC::LS:
5877     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5878   case AArch64CC::LO:
5879     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5880   case AArch64CC::LT:
5881     if (IsZero)
5882       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5883     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5884   case AArch64CC::HI:
5885     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5886   case AArch64CC::HS:
5887     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5888   }
5889 }
5890
5891 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5892                                            SelectionDAG &DAG) const {
5893   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5894   SDValue LHS = Op.getOperand(0);
5895   SDValue RHS = Op.getOperand(1);
5896   SDLoc dl(Op);
5897
5898   if (LHS.getValueType().getVectorElementType().isInteger()) {
5899     assert(LHS.getValueType() == RHS.getValueType());
5900     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5901     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
5902                                 dl, DAG);
5903   }
5904
5905   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5906          LHS.getValueType().getVectorElementType() == MVT::f64);
5907
5908   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5909   // clean.  Some of them require two branches to implement.
5910   AArch64CC::CondCode CC1, CC2;
5911   bool ShouldInvert;
5912   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
5913
5914   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5915   SDValue Cmp =
5916       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5917   if (!Cmp.getNode())
5918     return SDValue();
5919
5920   if (CC2 != AArch64CC::AL) {
5921     SDValue Cmp2 =
5922         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5923     if (!Cmp2.getNode())
5924       return SDValue();
5925
5926     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5927   }
5928
5929   if (ShouldInvert)
5930     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5931
5932   return Cmp;
5933 }
5934
5935 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5936 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5937 /// specified in the intrinsic calls.
5938 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5939                                                const CallInst &I,
5940                                                unsigned Intrinsic) const {
5941   switch (Intrinsic) {
5942   case Intrinsic::aarch64_neon_ld2:
5943   case Intrinsic::aarch64_neon_ld3:
5944   case Intrinsic::aarch64_neon_ld4:
5945   case Intrinsic::aarch64_neon_ld1x2:
5946   case Intrinsic::aarch64_neon_ld1x3:
5947   case Intrinsic::aarch64_neon_ld1x4:
5948   case Intrinsic::aarch64_neon_ld2lane:
5949   case Intrinsic::aarch64_neon_ld3lane:
5950   case Intrinsic::aarch64_neon_ld4lane:
5951   case Intrinsic::aarch64_neon_ld2r:
5952   case Intrinsic::aarch64_neon_ld3r:
5953   case Intrinsic::aarch64_neon_ld4r: {
5954     Info.opc = ISD::INTRINSIC_W_CHAIN;
5955     // Conservatively set memVT to the entire set of vectors loaded.
5956     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
5957     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5958     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5959     Info.offset = 0;
5960     Info.align = 0;
5961     Info.vol = false; // volatile loads with NEON intrinsics not supported
5962     Info.readMem = true;
5963     Info.writeMem = false;
5964     return true;
5965   }
5966   case Intrinsic::aarch64_neon_st2:
5967   case Intrinsic::aarch64_neon_st3:
5968   case Intrinsic::aarch64_neon_st4:
5969   case Intrinsic::aarch64_neon_st1x2:
5970   case Intrinsic::aarch64_neon_st1x3:
5971   case Intrinsic::aarch64_neon_st1x4:
5972   case Intrinsic::aarch64_neon_st2lane:
5973   case Intrinsic::aarch64_neon_st3lane:
5974   case Intrinsic::aarch64_neon_st4lane: {
5975     Info.opc = ISD::INTRINSIC_VOID;
5976     // Conservatively set memVT to the entire set of vectors stored.
5977     unsigned NumElts = 0;
5978     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5979       Type *ArgTy = I.getArgOperand(ArgI)->getType();
5980       if (!ArgTy->isVectorTy())
5981         break;
5982       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
5983     }
5984     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5985     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5986     Info.offset = 0;
5987     Info.align = 0;
5988     Info.vol = false; // volatile stores with NEON intrinsics not supported
5989     Info.readMem = false;
5990     Info.writeMem = true;
5991     return true;
5992   }
5993   case Intrinsic::aarch64_ldaxr:
5994   case Intrinsic::aarch64_ldxr: {
5995     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
5996     Info.opc = ISD::INTRINSIC_W_CHAIN;
5997     Info.memVT = MVT::getVT(PtrTy->getElementType());
5998     Info.ptrVal = I.getArgOperand(0);
5999     Info.offset = 0;
6000     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6001     Info.vol = true;
6002     Info.readMem = true;
6003     Info.writeMem = false;
6004     return true;
6005   }
6006   case Intrinsic::aarch64_stlxr:
6007   case Intrinsic::aarch64_stxr: {
6008     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6009     Info.opc = ISD::INTRINSIC_W_CHAIN;
6010     Info.memVT = MVT::getVT(PtrTy->getElementType());
6011     Info.ptrVal = I.getArgOperand(1);
6012     Info.offset = 0;
6013     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6014     Info.vol = true;
6015     Info.readMem = false;
6016     Info.writeMem = true;
6017     return true;
6018   }
6019   case Intrinsic::aarch64_ldaxp:
6020   case Intrinsic::aarch64_ldxp: {
6021     Info.opc = ISD::INTRINSIC_W_CHAIN;
6022     Info.memVT = MVT::i128;
6023     Info.ptrVal = I.getArgOperand(0);
6024     Info.offset = 0;
6025     Info.align = 16;
6026     Info.vol = true;
6027     Info.readMem = true;
6028     Info.writeMem = false;
6029     return true;
6030   }
6031   case Intrinsic::aarch64_stlxp:
6032   case Intrinsic::aarch64_stxp: {
6033     Info.opc = ISD::INTRINSIC_W_CHAIN;
6034     Info.memVT = MVT::i128;
6035     Info.ptrVal = I.getArgOperand(2);
6036     Info.offset = 0;
6037     Info.align = 16;
6038     Info.vol = true;
6039     Info.readMem = false;
6040     Info.writeMem = true;
6041     return true;
6042   }
6043   default:
6044     break;
6045   }
6046
6047   return false;
6048 }
6049
6050 // Truncations from 64-bit GPR to 32-bit GPR is free.
6051 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6052   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6053     return false;
6054   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6055   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6056   return NumBits1 > NumBits2;
6057 }
6058 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6059   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6060     return false;
6061   unsigned NumBits1 = VT1.getSizeInBits();
6062   unsigned NumBits2 = VT2.getSizeInBits();
6063   return NumBits1 > NumBits2;
6064 }
6065
6066 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6067 // 64-bit GPR.
6068 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6069   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6070     return false;
6071   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6072   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6073   return NumBits1 == 32 && NumBits2 == 64;
6074 }
6075 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6076   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6077     return false;
6078   unsigned NumBits1 = VT1.getSizeInBits();
6079   unsigned NumBits2 = VT2.getSizeInBits();
6080   return NumBits1 == 32 && NumBits2 == 64;
6081 }
6082
6083 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6084   EVT VT1 = Val.getValueType();
6085   if (isZExtFree(VT1, VT2)) {
6086     return true;
6087   }
6088
6089   if (Val.getOpcode() != ISD::LOAD)
6090     return false;
6091
6092   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6093   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6094           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6095           VT1.getSizeInBits() <= 32);
6096 }
6097
6098 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6099                                           unsigned &RequiredAligment) const {
6100   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6101     return false;
6102   // Cyclone supports unaligned accesses.
6103   RequiredAligment = 0;
6104   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6105   return NumBits == 32 || NumBits == 64;
6106 }
6107
6108 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6109                                           unsigned &RequiredAligment) const {
6110   if (!LoadedType.isSimple() ||
6111       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6112     return false;
6113   // Cyclone supports unaligned accesses.
6114   RequiredAligment = 0;
6115   unsigned NumBits = LoadedType.getSizeInBits();
6116   return NumBits == 32 || NumBits == 64;
6117 }
6118
6119 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6120                        unsigned AlignCheck) {
6121   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6122           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6123 }
6124
6125 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6126                                                unsigned SrcAlign, bool IsMemset,
6127                                                bool ZeroMemset,
6128                                                bool MemcpyStrSrc,
6129                                                MachineFunction &MF) const {
6130   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6131   // instruction to materialize the v2i64 zero and one store (with restrictive
6132   // addressing mode). Just do two i64 store of zero-registers.
6133   bool Fast;
6134   const Function *F = MF.getFunction();
6135   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6136       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6137                                        Attribute::NoImplicitFloat) &&
6138       (memOpAlign(SrcAlign, DstAlign, 16) ||
6139        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
6140     return MVT::f128;
6141
6142   return Size >= 8 ? MVT::i64 : MVT::i32;
6143 }
6144
6145 // 12-bit optionally shifted immediates are legal for adds.
6146 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6147   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6148     return true;
6149   return false;
6150 }
6151
6152 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6153 // immediates is the same as for an add or a sub.
6154 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6155   if (Immed < 0)
6156     Immed *= -1;
6157   return isLegalAddImmediate(Immed);
6158 }
6159
6160 /// isLegalAddressingMode - Return true if the addressing mode represented
6161 /// by AM is legal for this target, for a load/store of the specified type.
6162 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6163                                                   Type *Ty) const {
6164   // AArch64 has five basic addressing modes:
6165   //  reg
6166   //  reg + 9-bit signed offset
6167   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6168   //  reg1 + reg2
6169   //  reg + SIZE_IN_BYTES * reg
6170
6171   // No global is ever allowed as a base.
6172   if (AM.BaseGV)
6173     return false;
6174
6175   // No reg+reg+imm addressing.
6176   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6177     return false;
6178
6179   // check reg + imm case:
6180   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6181   uint64_t NumBytes = 0;
6182   if (Ty->isSized()) {
6183     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6184     NumBytes = NumBits / 8;
6185     if (!isPowerOf2_64(NumBits))
6186       NumBytes = 0;
6187   }
6188
6189   if (!AM.Scale) {
6190     int64_t Offset = AM.BaseOffs;
6191
6192     // 9-bit signed offset
6193     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6194       return true;
6195
6196     // 12-bit unsigned offset
6197     unsigned shift = Log2_64(NumBytes);
6198     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6199         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6200         (Offset >> shift) << shift == Offset)
6201       return true;
6202     return false;
6203   }
6204
6205   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6206
6207   if (!AM.Scale || AM.Scale == 1 ||
6208       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6209     return true;
6210   return false;
6211 }
6212
6213 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6214                                                 Type *Ty) const {
6215   // Scaling factors are not free at all.
6216   // Operands                     | Rt Latency
6217   // -------------------------------------------
6218   // Rt, [Xn, Xm]                 | 4
6219   // -------------------------------------------
6220   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6221   // Rt, [Xn, Wm, <extend> #imm]  |
6222   if (isLegalAddressingMode(AM, Ty))
6223     // Scale represents reg2 * scale, thus account for 1 if
6224     // it is not equal to 0 or 1.
6225     return AM.Scale != 0 && AM.Scale != 1;
6226   return -1;
6227 }
6228
6229 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6230   VT = VT.getScalarType();
6231
6232   if (!VT.isSimple())
6233     return false;
6234
6235   switch (VT.getSimpleVT().SimpleTy) {
6236   case MVT::f32:
6237   case MVT::f64:
6238     return true;
6239   default:
6240     break;
6241   }
6242
6243   return false;
6244 }
6245
6246 const MCPhysReg *
6247 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6248   // LR is a callee-save register, but we must treat it as clobbered by any call
6249   // site. Hence we include LR in the scratch registers, which are in turn added
6250   // as implicit-defs for stackmaps and patchpoints.
6251   static const MCPhysReg ScratchRegs[] = {
6252     AArch64::X16, AArch64::X17, AArch64::LR, 0
6253   };
6254   return ScratchRegs;
6255 }
6256
6257 bool
6258 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6259   EVT VT = N->getValueType(0);
6260     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6261     // it with shift to let it be lowered to UBFX.
6262   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6263       isa<ConstantSDNode>(N->getOperand(1))) {
6264     uint64_t TruncMask = N->getConstantOperandVal(1);
6265     if (isMask_64(TruncMask) &&
6266       N->getOperand(0).getOpcode() == ISD::SRL &&
6267       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6268       return false;
6269   }
6270   return true;
6271 }
6272
6273 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6274                                                               Type *Ty) const {
6275   assert(Ty->isIntegerTy());
6276
6277   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6278   if (BitSize == 0)
6279     return false;
6280
6281   int64_t Val = Imm.getSExtValue();
6282   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6283     return true;
6284
6285   if ((int64_t)Val < 0)
6286     Val = ~Val;
6287   if (BitSize == 32)
6288     Val &= (1LL << 32) - 1;
6289
6290   unsigned LZ = countLeadingZeros((uint64_t)Val);
6291   unsigned Shift = (63 - LZ) / 16;
6292   // MOVZ is free so return true for one or fewer MOVK.
6293   return (Shift < 3) ? true : false;
6294 }
6295
6296 // Generate SUBS and CSEL for integer abs.
6297 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6298   EVT VT = N->getValueType(0);
6299
6300   SDValue N0 = N->getOperand(0);
6301   SDValue N1 = N->getOperand(1);
6302   SDLoc DL(N);
6303
6304   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6305   // and change it to SUB and CSEL.
6306   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6307       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6308       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6309     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6310       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6311         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6312                                   N0.getOperand(0));
6313         // Generate SUBS & CSEL.
6314         SDValue Cmp =
6315             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6316                         N0.getOperand(0), DAG.getConstant(0, VT));
6317         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6318                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6319                            SDValue(Cmp.getNode(), 1));
6320       }
6321   return SDValue();
6322 }
6323
6324 // performXorCombine - Attempts to handle integer ABS.
6325 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6326                                  TargetLowering::DAGCombinerInfo &DCI,
6327                                  const AArch64Subtarget *Subtarget) {
6328   if (DCI.isBeforeLegalizeOps())
6329     return SDValue();
6330
6331   return performIntegerAbsCombine(N, DAG);
6332 }
6333
6334 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6335                                  TargetLowering::DAGCombinerInfo &DCI,
6336                                  const AArch64Subtarget *Subtarget) {
6337   if (DCI.isBeforeLegalizeOps())
6338     return SDValue();
6339
6340   // Multiplication of a power of two plus/minus one can be done more
6341   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6342   // future CPUs have a cheaper MADD instruction, this may need to be
6343   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6344   // 64-bit is 5 cycles, so this is always a win.
6345   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6346     APInt Value = C->getAPIntValue();
6347     EVT VT = N->getValueType(0);
6348     APInt VM1 = Value - 1;
6349     if (VM1.isPowerOf2()) {
6350       // Multiplying by one more than a power of two, replace with a shift
6351       // and an add.
6352       SDValue ShiftedVal =
6353           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6354                       DAG.getConstant(VM1.logBase2(), MVT::i64));
6355       return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6356     }
6357     APInt VP1 = Value + 1;
6358     if (VP1.isPowerOf2()) {
6359       // Multiplying by one less than a power of two, replace with a shift
6360       // and a subtract.
6361       SDValue ShiftedVal =
6362           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6363                       DAG.getConstant(VP1.logBase2(), MVT::i64));
6364       return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6365     }
6366   }
6367   return SDValue();
6368 }
6369
6370 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6371   EVT VT = N->getValueType(0);
6372   if (VT != MVT::f32 && VT != MVT::f64)
6373     return SDValue();
6374   // Only optimize when the source and destination types have the same width.
6375   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6376     return SDValue();
6377
6378   // If the result of an integer load is only used by an integer-to-float
6379   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6380   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6381   SDValue N0 = N->getOperand(0);
6382   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6383       // Do not change the width of a volatile load.
6384       !cast<LoadSDNode>(N0)->isVolatile()) {
6385     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6386     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6387                                LN0->getPointerInfo(), LN0->isVolatile(),
6388                                LN0->isNonTemporal(), LN0->isInvariant(),
6389                                LN0->getAlignment());
6390
6391     // Make sure successors of the original load stay after it by updating them
6392     // to use the new Chain.
6393     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6394
6395     unsigned Opcode =
6396         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6397     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6398   }
6399
6400   return SDValue();
6401 }
6402
6403 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6404 /// searches for and classifies those shifts.
6405 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6406                          bool &FromHi) {
6407   if (N.getOpcode() == ISD::SHL)
6408     FromHi = false;
6409   else if (N.getOpcode() == ISD::SRL)
6410     FromHi = true;
6411   else
6412     return false;
6413
6414   if (!isa<ConstantSDNode>(N.getOperand(1)))
6415     return false;
6416
6417   ShiftAmount = N->getConstantOperandVal(1);
6418   Src = N->getOperand(0);
6419   return true;
6420 }
6421
6422 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6423 /// registers viewed as a high/low pair. This function looks for the pattern:
6424 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6425 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6426 /// independent.
6427 static SDValue tryCombineToEXTR(SDNode *N,
6428                                 TargetLowering::DAGCombinerInfo &DCI) {
6429   SelectionDAG &DAG = DCI.DAG;
6430   SDLoc DL(N);
6431   EVT VT = N->getValueType(0);
6432
6433   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6434
6435   if (VT != MVT::i32 && VT != MVT::i64)
6436     return SDValue();
6437
6438   SDValue LHS;
6439   uint32_t ShiftLHS = 0;
6440   bool LHSFromHi = 0;
6441   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6442     return SDValue();
6443
6444   SDValue RHS;
6445   uint32_t ShiftRHS = 0;
6446   bool RHSFromHi = 0;
6447   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6448     return SDValue();
6449
6450   // If they're both trying to come from the high part of the register, they're
6451   // not really an EXTR.
6452   if (LHSFromHi == RHSFromHi)
6453     return SDValue();
6454
6455   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6456     return SDValue();
6457
6458   if (LHSFromHi) {
6459     std::swap(LHS, RHS);
6460     std::swap(ShiftLHS, ShiftRHS);
6461   }
6462
6463   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6464                      DAG.getConstant(ShiftRHS, MVT::i64));
6465 }
6466
6467 static SDValue tryCombineToBSL(SDNode *N,
6468                                 TargetLowering::DAGCombinerInfo &DCI) {
6469   EVT VT = N->getValueType(0);
6470   SelectionDAG &DAG = DCI.DAG;
6471   SDLoc DL(N);
6472
6473   if (!VT.isVector())
6474     return SDValue();
6475
6476   SDValue N0 = N->getOperand(0);
6477   if (N0.getOpcode() != ISD::AND)
6478     return SDValue();
6479
6480   SDValue N1 = N->getOperand(1);
6481   if (N1.getOpcode() != ISD::AND)
6482     return SDValue();
6483
6484   // We only have to look for constant vectors here since the general, variable
6485   // case can be handled in TableGen.
6486   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6487   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6488   for (int i = 1; i >= 0; --i)
6489     for (int j = 1; j >= 0; --j) {
6490       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6491       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6492       if (!BVN0 || !BVN1)
6493         continue;
6494
6495       bool FoundMatch = true;
6496       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6497         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6498         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6499         if (!CN0 || !CN1 ||
6500             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6501           FoundMatch = false;
6502           break;
6503         }
6504       }
6505
6506       if (FoundMatch)
6507         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6508                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6509     }
6510
6511   return SDValue();
6512 }
6513
6514 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6515                                 const AArch64Subtarget *Subtarget) {
6516   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6517   if (!EnableAArch64ExtrGeneration)
6518     return SDValue();
6519   SelectionDAG &DAG = DCI.DAG;
6520   EVT VT = N->getValueType(0);
6521
6522   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6523     return SDValue();
6524
6525   SDValue Res = tryCombineToEXTR(N, DCI);
6526   if (Res.getNode())
6527     return Res;
6528
6529   Res = tryCombineToBSL(N, DCI);
6530   if (Res.getNode())
6531     return Res;
6532
6533   return SDValue();
6534 }
6535
6536 static SDValue performBitcastCombine(SDNode *N,
6537                                      TargetLowering::DAGCombinerInfo &DCI,
6538                                      SelectionDAG &DAG) {
6539   // Wait 'til after everything is legalized to try this. That way we have
6540   // legal vector types and such.
6541   if (DCI.isBeforeLegalizeOps())
6542     return SDValue();
6543
6544   // Remove extraneous bitcasts around an extract_subvector.
6545   // For example,
6546   //    (v4i16 (bitconvert
6547   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6548   //  becomes
6549   //    (extract_subvector ((v8i16 ...), (i64 4)))
6550
6551   // Only interested in 64-bit vectors as the ultimate result.
6552   EVT VT = N->getValueType(0);
6553   if (!VT.isVector())
6554     return SDValue();
6555   if (VT.getSimpleVT().getSizeInBits() != 64)
6556     return SDValue();
6557   // Is the operand an extract_subvector starting at the beginning or halfway
6558   // point of the vector? A low half may also come through as an
6559   // EXTRACT_SUBREG, so look for that, too.
6560   SDValue Op0 = N->getOperand(0);
6561   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6562       !(Op0->isMachineOpcode() &&
6563         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6564     return SDValue();
6565   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6566   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6567     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6568       return SDValue();
6569   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6570     if (idx != AArch64::dsub)
6571       return SDValue();
6572     // The dsub reference is equivalent to a lane zero subvector reference.
6573     idx = 0;
6574   }
6575   // Look through the bitcast of the input to the extract.
6576   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6577     return SDValue();
6578   SDValue Source = Op0->getOperand(0)->getOperand(0);
6579   // If the source type has twice the number of elements as our destination
6580   // type, we know this is an extract of the high or low half of the vector.
6581   EVT SVT = Source->getValueType(0);
6582   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6583     return SDValue();
6584
6585   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6586
6587   // Create the simplified form to just extract the low or high half of the
6588   // vector directly rather than bothering with the bitcasts.
6589   SDLoc dl(N);
6590   unsigned NumElements = VT.getVectorNumElements();
6591   if (idx) {
6592     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6593     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6594   } else {
6595     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6596     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6597                                       Source, SubReg),
6598                    0);
6599   }
6600 }
6601
6602 static SDValue performConcatVectorsCombine(SDNode *N,
6603                                            TargetLowering::DAGCombinerInfo &DCI,
6604                                            SelectionDAG &DAG) {
6605   // Wait 'til after everything is legalized to try this. That way we have
6606   // legal vector types and such.
6607   if (DCI.isBeforeLegalizeOps())
6608     return SDValue();
6609
6610   SDLoc dl(N);
6611   EVT VT = N->getValueType(0);
6612
6613   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6614   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6615   // canonicalise to that.
6616   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6617     assert(VT.getVectorElementType().getSizeInBits() == 64);
6618     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6619                        WidenVector(N->getOperand(0), DAG),
6620                        DAG.getConstant(0, MVT::i64));
6621   }
6622
6623   // Canonicalise concat_vectors so that the right-hand vector has as few
6624   // bit-casts as possible before its real operation. The primary matching
6625   // destination for these operations will be the narrowing "2" instructions,
6626   // which depend on the operation being performed on this right-hand vector.
6627   // For example,
6628   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6629   // becomes
6630   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6631
6632   SDValue Op1 = N->getOperand(1);
6633   if (Op1->getOpcode() != ISD::BITCAST)
6634     return SDValue();
6635   SDValue RHS = Op1->getOperand(0);
6636   MVT RHSTy = RHS.getValueType().getSimpleVT();
6637   // If the RHS is not a vector, this is not the pattern we're looking for.
6638   if (!RHSTy.isVector())
6639     return SDValue();
6640
6641   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6642
6643   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6644                                   RHSTy.getVectorNumElements() * 2);
6645   return DAG.getNode(
6646       ISD::BITCAST, dl, VT,
6647       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6648                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6649 }
6650
6651 static SDValue tryCombineFixedPointConvert(SDNode *N,
6652                                            TargetLowering::DAGCombinerInfo &DCI,
6653                                            SelectionDAG &DAG) {
6654   // Wait 'til after everything is legalized to try this. That way we have
6655   // legal vector types and such.
6656   if (DCI.isBeforeLegalizeOps())
6657     return SDValue();
6658   // Transform a scalar conversion of a value from a lane extract into a
6659   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6660   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6661   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6662   //
6663   // The second form interacts better with instruction selection and the
6664   // register allocator to avoid cross-class register copies that aren't
6665   // coalescable due to a lane reference.
6666
6667   // Check the operand and see if it originates from a lane extract.
6668   SDValue Op1 = N->getOperand(1);
6669   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6670     // Yep, no additional predication needed. Perform the transform.
6671     SDValue IID = N->getOperand(0);
6672     SDValue Shift = N->getOperand(2);
6673     SDValue Vec = Op1.getOperand(0);
6674     SDValue Lane = Op1.getOperand(1);
6675     EVT ResTy = N->getValueType(0);
6676     EVT VecResTy;
6677     SDLoc DL(N);
6678
6679     // The vector width should be 128 bits by the time we get here, even
6680     // if it started as 64 bits (the extract_vector handling will have
6681     // done so).
6682     assert(Vec.getValueType().getSizeInBits() == 128 &&
6683            "unexpected vector size on extract_vector_elt!");
6684     if (Vec.getValueType() == MVT::v4i32)
6685       VecResTy = MVT::v4f32;
6686     else if (Vec.getValueType() == MVT::v2i64)
6687       VecResTy = MVT::v2f64;
6688     else
6689       llvm_unreachable("unexpected vector type!");
6690
6691     SDValue Convert =
6692         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6693     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6694   }
6695   return SDValue();
6696 }
6697
6698 // AArch64 high-vector "long" operations are formed by performing the non-high
6699 // version on an extract_subvector of each operand which gets the high half:
6700 //
6701 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6702 //
6703 // However, there are cases which don't have an extract_high explicitly, but
6704 // have another operation that can be made compatible with one for free. For
6705 // example:
6706 //
6707 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6708 //
6709 // This routine does the actual conversion of such DUPs, once outer routines
6710 // have determined that everything else is in order.
6711 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6712   // We can handle most types of duplicate, but the lane ones have an extra
6713   // operand saying *which* lane, so we need to know.
6714   bool IsDUPLANE;
6715   switch (N.getOpcode()) {
6716   case AArch64ISD::DUP:
6717     IsDUPLANE = false;
6718     break;
6719   case AArch64ISD::DUPLANE8:
6720   case AArch64ISD::DUPLANE16:
6721   case AArch64ISD::DUPLANE32:
6722   case AArch64ISD::DUPLANE64:
6723     IsDUPLANE = true;
6724     break;
6725   default:
6726     return SDValue();
6727   }
6728
6729   MVT NarrowTy = N.getSimpleValueType();
6730   if (!NarrowTy.is64BitVector())
6731     return SDValue();
6732
6733   MVT ElementTy = NarrowTy.getVectorElementType();
6734   unsigned NumElems = NarrowTy.getVectorNumElements();
6735   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6736
6737   SDValue NewDUP;
6738   if (IsDUPLANE)
6739     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6740                          N.getOperand(1));
6741   else
6742     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6743
6744   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6745                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6746 }
6747
6748 static bool isEssentiallyExtractSubvector(SDValue N) {
6749   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6750     return true;
6751
6752   return N.getOpcode() == ISD::BITCAST &&
6753          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6754 }
6755
6756 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6757 struct GenericSetCCInfo {
6758   const SDValue *Opnd0;
6759   const SDValue *Opnd1;
6760   ISD::CondCode CC;
6761 };
6762
6763 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6764 struct AArch64SetCCInfo {
6765   const SDValue *Cmp;
6766   AArch64CC::CondCode CC;
6767 };
6768
6769 /// \brief Helper structure to keep track of SetCC information.
6770 union SetCCInfo {
6771   GenericSetCCInfo Generic;
6772   AArch64SetCCInfo AArch64;
6773 };
6774
6775 /// \brief Helper structure to be able to read SetCC information.  If set to
6776 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
6777 /// GenericSetCCInfo.
6778 struct SetCCInfoAndKind {
6779   SetCCInfo Info;
6780   bool IsAArch64;
6781 };
6782
6783 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6784 /// an
6785 /// AArch64 lowered one.
6786 /// \p SetCCInfo is filled accordingly.
6787 /// \post SetCCInfo is meanginfull only when this function returns true.
6788 /// \return True when Op is a kind of SET_CC operation.
6789 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6790   // If this is a setcc, this is straight forward.
6791   if (Op.getOpcode() == ISD::SETCC) {
6792     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6793     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6794     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6795     SetCCInfo.IsAArch64 = false;
6796     return true;
6797   }
6798   // Otherwise, check if this is a matching csel instruction.
6799   // In other words:
6800   // - csel 1, 0, cc
6801   // - csel 0, 1, !cc
6802   if (Op.getOpcode() != AArch64ISD::CSEL)
6803     return false;
6804   // Set the information about the operands.
6805   // TODO: we want the operands of the Cmp not the csel
6806   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
6807   SetCCInfo.IsAArch64 = true;
6808   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
6809       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6810
6811   // Check that the operands matches the constraints:
6812   // (1) Both operands must be constants.
6813   // (2) One must be 1 and the other must be 0.
6814   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6815   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6816
6817   // Check (1).
6818   if (!TValue || !FValue)
6819     return false;
6820
6821   // Check (2).
6822   if (!TValue->isOne()) {
6823     // Update the comparison when we are interested in !cc.
6824     std::swap(TValue, FValue);
6825     SetCCInfo.Info.AArch64.CC =
6826         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
6827   }
6828   return TValue->isOne() && FValue->isNullValue();
6829 }
6830
6831 // Returns true if Op is setcc or zext of setcc.
6832 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
6833   if (isSetCC(Op, Info))
6834     return true;
6835   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
6836     isSetCC(Op->getOperand(0), Info));
6837 }
6838
6839 // The folding we want to perform is:
6840 // (add x, [zext] (setcc cc ...) )
6841 //   -->
6842 // (csel x, (add x, 1), !cc ...)
6843 //
6844 // The latter will get matched to a CSINC instruction.
6845 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6846   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6847   SDValue LHS = Op->getOperand(0);
6848   SDValue RHS = Op->getOperand(1);
6849   SetCCInfoAndKind InfoAndKind;
6850
6851   // If neither operand is a SET_CC, give up.
6852   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
6853     std::swap(LHS, RHS);
6854     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
6855       return SDValue();
6856   }
6857
6858   // FIXME: This could be generatized to work for FP comparisons.
6859   EVT CmpVT = InfoAndKind.IsAArch64
6860                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
6861                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6862   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6863     return SDValue();
6864
6865   SDValue CCVal;
6866   SDValue Cmp;
6867   SDLoc dl(Op);
6868   if (InfoAndKind.IsAArch64) {
6869     CCVal = DAG.getConstant(
6870         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
6871     Cmp = *InfoAndKind.Info.AArch64.Cmp;
6872   } else
6873     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
6874                       *InfoAndKind.Info.Generic.Opnd1,
6875                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
6876                       CCVal, DAG, dl);
6877
6878   EVT VT = Op->getValueType(0);
6879   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
6880   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
6881 }
6882
6883 // The basic add/sub long vector instructions have variants with "2" on the end
6884 // which act on the high-half of their inputs. They are normally matched by
6885 // patterns like:
6886 //
6887 // (add (zeroext (extract_high LHS)),
6888 //      (zeroext (extract_high RHS)))
6889 // -> uaddl2 vD, vN, vM
6890 //
6891 // However, if one of the extracts is something like a duplicate, this
6892 // instruction can still be used profitably. This function puts the DAG into a
6893 // more appropriate form for those patterns to trigger.
6894 static SDValue performAddSubLongCombine(SDNode *N,
6895                                         TargetLowering::DAGCombinerInfo &DCI,
6896                                         SelectionDAG &DAG) {
6897   if (DCI.isBeforeLegalizeOps())
6898     return SDValue();
6899
6900   MVT VT = N->getSimpleValueType(0);
6901   if (!VT.is128BitVector()) {
6902     if (N->getOpcode() == ISD::ADD)
6903       return performSetccAddFolding(N, DAG);
6904     return SDValue();
6905   }
6906
6907   // Make sure both branches are extended in the same way.
6908   SDValue LHS = N->getOperand(0);
6909   SDValue RHS = N->getOperand(1);
6910   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
6911        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
6912       LHS.getOpcode() != RHS.getOpcode())
6913     return SDValue();
6914
6915   unsigned ExtType = LHS.getOpcode();
6916
6917   // It's not worth doing if at least one of the inputs isn't already an
6918   // extract, but we don't know which it'll be so we have to try both.
6919   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
6920     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
6921     if (!RHS.getNode())
6922       return SDValue();
6923
6924     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
6925   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
6926     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
6927     if (!LHS.getNode())
6928       return SDValue();
6929
6930     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
6931   }
6932
6933   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
6934 }
6935
6936 // Massage DAGs which we can use the high-half "long" operations on into
6937 // something isel will recognize better. E.g.
6938 //
6939 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
6940 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
6941 //                     (extract_high (v2i64 (dup128 scalar)))))
6942 //
6943 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
6944                                        TargetLowering::DAGCombinerInfo &DCI,
6945                                        SelectionDAG &DAG) {
6946   if (DCI.isBeforeLegalizeOps())
6947     return SDValue();
6948
6949   SDValue LHS = N->getOperand(1);
6950   SDValue RHS = N->getOperand(2);
6951   assert(LHS.getValueType().is64BitVector() &&
6952          RHS.getValueType().is64BitVector() &&
6953          "unexpected shape for long operation");
6954
6955   // Either node could be a DUP, but it's not worth doing both of them (you'd
6956   // just as well use the non-high version) so look for a corresponding extract
6957   // operation on the other "wing".
6958   if (isEssentiallyExtractSubvector(LHS)) {
6959     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
6960     if (!RHS.getNode())
6961       return SDValue();
6962   } else if (isEssentiallyExtractSubvector(RHS)) {
6963     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
6964     if (!LHS.getNode())
6965       return SDValue();
6966   }
6967
6968   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
6969                      N->getOperand(0), LHS, RHS);
6970 }
6971
6972 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
6973   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
6974   unsigned ElemBits = ElemTy.getSizeInBits();
6975
6976   int64_t ShiftAmount;
6977   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
6978     APInt SplatValue, SplatUndef;
6979     unsigned SplatBitSize;
6980     bool HasAnyUndefs;
6981     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
6982                               HasAnyUndefs, ElemBits) ||
6983         SplatBitSize != ElemBits)
6984       return SDValue();
6985
6986     ShiftAmount = SplatValue.getSExtValue();
6987   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
6988     ShiftAmount = CVN->getSExtValue();
6989   } else
6990     return SDValue();
6991
6992   unsigned Opcode;
6993   bool IsRightShift;
6994   switch (IID) {
6995   default:
6996     llvm_unreachable("Unknown shift intrinsic");
6997   case Intrinsic::aarch64_neon_sqshl:
6998     Opcode = AArch64ISD::SQSHL_I;
6999     IsRightShift = false;
7000     break;
7001   case Intrinsic::aarch64_neon_uqshl:
7002     Opcode = AArch64ISD::UQSHL_I;
7003     IsRightShift = false;
7004     break;
7005   case Intrinsic::aarch64_neon_srshl:
7006     Opcode = AArch64ISD::SRSHR_I;
7007     IsRightShift = true;
7008     break;
7009   case Intrinsic::aarch64_neon_urshl:
7010     Opcode = AArch64ISD::URSHR_I;
7011     IsRightShift = true;
7012     break;
7013   case Intrinsic::aarch64_neon_sqshlu:
7014     Opcode = AArch64ISD::SQSHLU_I;
7015     IsRightShift = false;
7016     break;
7017   }
7018
7019   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7020     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7021                        DAG.getConstant(-ShiftAmount, MVT::i32));
7022   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7023     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7024                        DAG.getConstant(ShiftAmount, MVT::i32));
7025
7026   return SDValue();
7027 }
7028
7029 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7030 // the intrinsics must be legal and take an i32, this means there's almost
7031 // certainly going to be a zext in the DAG which we can eliminate.
7032 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7033   SDValue AndN = N->getOperand(2);
7034   if (AndN.getOpcode() != ISD::AND)
7035     return SDValue();
7036
7037   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7038   if (!CMask || CMask->getZExtValue() != Mask)
7039     return SDValue();
7040
7041   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7042                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7043 }
7044
7045 static SDValue performIntrinsicCombine(SDNode *N,
7046                                        TargetLowering::DAGCombinerInfo &DCI,
7047                                        const AArch64Subtarget *Subtarget) {
7048   SelectionDAG &DAG = DCI.DAG;
7049   unsigned IID = getIntrinsicID(N);
7050   switch (IID) {
7051   default:
7052     break;
7053   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7054   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7055     return tryCombineFixedPointConvert(N, DCI, DAG);
7056     break;
7057   case Intrinsic::aarch64_neon_fmax:
7058     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7059                        N->getOperand(1), N->getOperand(2));
7060   case Intrinsic::aarch64_neon_fmin:
7061     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7062                        N->getOperand(1), N->getOperand(2));
7063   case Intrinsic::aarch64_neon_smull:
7064   case Intrinsic::aarch64_neon_umull:
7065   case Intrinsic::aarch64_neon_pmull:
7066   case Intrinsic::aarch64_neon_sqdmull:
7067     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7068   case Intrinsic::aarch64_neon_sqshl:
7069   case Intrinsic::aarch64_neon_uqshl:
7070   case Intrinsic::aarch64_neon_sqshlu:
7071   case Intrinsic::aarch64_neon_srshl:
7072   case Intrinsic::aarch64_neon_urshl:
7073     return tryCombineShiftImm(IID, N, DAG);
7074   case Intrinsic::aarch64_crc32b:
7075   case Intrinsic::aarch64_crc32cb:
7076     return tryCombineCRC32(0xff, N, DAG);
7077   case Intrinsic::aarch64_crc32h:
7078   case Intrinsic::aarch64_crc32ch:
7079     return tryCombineCRC32(0xffff, N, DAG);
7080   }
7081   return SDValue();
7082 }
7083
7084 static SDValue performExtendCombine(SDNode *N,
7085                                     TargetLowering::DAGCombinerInfo &DCI,
7086                                     SelectionDAG &DAG) {
7087   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7088   // we can convert that DUP into another extract_high (of a bigger DUP), which
7089   // helps the backend to decide that an sabdl2 would be useful, saving a real
7090   // extract_high operation.
7091   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7092       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7093     SDNode *ABDNode = N->getOperand(0).getNode();
7094     unsigned IID = getIntrinsicID(ABDNode);
7095     if (IID == Intrinsic::aarch64_neon_sabd ||
7096         IID == Intrinsic::aarch64_neon_uabd) {
7097       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7098       if (!NewABD.getNode())
7099         return SDValue();
7100
7101       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7102                          NewABD);
7103     }
7104   }
7105
7106   // This is effectively a custom type legalization for AArch64.
7107   //
7108   // Type legalization will split an extend of a small, legal, type to a larger
7109   // illegal type by first splitting the destination type, often creating
7110   // illegal source types, which then get legalized in isel-confusing ways,
7111   // leading to really terrible codegen. E.g.,
7112   //   %result = v8i32 sext v8i8 %value
7113   // becomes
7114   //   %losrc = extract_subreg %value, ...
7115   //   %hisrc = extract_subreg %value, ...
7116   //   %lo = v4i32 sext v4i8 %losrc
7117   //   %hi = v4i32 sext v4i8 %hisrc
7118   // Things go rapidly downhill from there.
7119   //
7120   // For AArch64, the [sz]ext vector instructions can only go up one element
7121   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7122   // take two instructions.
7123   //
7124   // This implies that the most efficient way to do the extend from v8i8
7125   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7126   // the normal splitting to happen for the v8i16->v8i32.
7127
7128   // This is pre-legalization to catch some cases where the default
7129   // type legalization will create ill-tempered code.
7130   if (!DCI.isBeforeLegalizeOps())
7131     return SDValue();
7132
7133   // We're only interested in cleaning things up for non-legal vector types
7134   // here. If both the source and destination are legal, things will just
7135   // work naturally without any fiddling.
7136   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7137   EVT ResVT = N->getValueType(0);
7138   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7139     return SDValue();
7140   // If the vector type isn't a simple VT, it's beyond the scope of what
7141   // we're  worried about here. Let legalization do its thing and hope for
7142   // the best.
7143   if (!ResVT.isSimple())
7144     return SDValue();
7145
7146   SDValue Src = N->getOperand(0);
7147   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7148   // If the source VT is a 64-bit vector, we can play games and get the
7149   // better results we want.
7150   if (SrcVT.getSizeInBits() != 64)
7151     return SDValue();
7152
7153   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7154   unsigned ElementCount = SrcVT.getVectorNumElements();
7155   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7156   SDLoc DL(N);
7157   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7158
7159   // Now split the rest of the operation into two halves, each with a 64
7160   // bit source.
7161   EVT LoVT, HiVT;
7162   SDValue Lo, Hi;
7163   unsigned NumElements = ResVT.getVectorNumElements();
7164   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7165   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7166                                  ResVT.getVectorElementType(), NumElements / 2);
7167
7168   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7169                                LoVT.getVectorNumElements());
7170   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7171                    DAG.getIntPtrConstant(0));
7172   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7173                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7174   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7175   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7176
7177   // Now combine the parts back together so we still have a single result
7178   // like the combiner expects.
7179   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7180 }
7181
7182 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7183 /// value. The load store optimizer pass will merge them to store pair stores.
7184 /// This has better performance than a splat of the scalar followed by a split
7185 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7186 /// followed by an ext.b and two stores.
7187 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7188   SDValue StVal = St->getValue();
7189   EVT VT = StVal.getValueType();
7190
7191   // Don't replace floating point stores, they possibly won't be transformed to
7192   // stp because of the store pair suppress pass.
7193   if (VT.isFloatingPoint())
7194     return SDValue();
7195
7196   // Check for insert vector elements.
7197   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7198     return SDValue();
7199
7200   // We can express a splat as store pair(s) for 2 or 4 elements.
7201   unsigned NumVecElts = VT.getVectorNumElements();
7202   if (NumVecElts != 4 && NumVecElts != 2)
7203     return SDValue();
7204   SDValue SplatVal = StVal.getOperand(1);
7205   unsigned RemainInsertElts = NumVecElts - 1;
7206
7207   // Check that this is a splat.
7208   while (--RemainInsertElts) {
7209     SDValue NextInsertElt = StVal.getOperand(0);
7210     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7211       return SDValue();
7212     if (NextInsertElt.getOperand(1) != SplatVal)
7213       return SDValue();
7214     StVal = NextInsertElt;
7215   }
7216   unsigned OrigAlignment = St->getAlignment();
7217   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7218   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7219
7220   // Create scalar stores. This is at least as good as the code sequence for a
7221   // split unaligned store wich is a dup.s, ext.b, and two stores.
7222   // Most of the time the three stores should be replaced by store pair
7223   // instructions (stp).
7224   SDLoc DL(St);
7225   SDValue BasePtr = St->getBasePtr();
7226   SDValue NewST1 =
7227       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7228                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7229
7230   unsigned Offset = EltOffset;
7231   while (--NumVecElts) {
7232     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7233                                     DAG.getConstant(Offset, MVT::i64));
7234     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7235                           St->getPointerInfo(), St->isVolatile(),
7236                           St->isNonTemporal(), Alignment);
7237     Offset += EltOffset;
7238   }
7239   return NewST1;
7240 }
7241
7242 static SDValue performSTORECombine(SDNode *N,
7243                                    TargetLowering::DAGCombinerInfo &DCI,
7244                                    SelectionDAG &DAG,
7245                                    const AArch64Subtarget *Subtarget) {
7246   if (!DCI.isBeforeLegalize())
7247     return SDValue();
7248
7249   StoreSDNode *S = cast<StoreSDNode>(N);
7250   if (S->isVolatile())
7251     return SDValue();
7252
7253   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7254   // page boundries. We want to split such stores.
7255   if (!Subtarget->isCyclone())
7256     return SDValue();
7257
7258   // Don't split at Oz.
7259   MachineFunction &MF = DAG.getMachineFunction();
7260   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7261       AttributeSet::FunctionIndex, Attribute::MinSize);
7262   if (IsMinSize)
7263     return SDValue();
7264
7265   SDValue StVal = S->getValue();
7266   EVT VT = StVal.getValueType();
7267
7268   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7269   // those up regresses performance on micro-benchmarks and olden/bh.
7270   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7271     return SDValue();
7272
7273   // Split unaligned 16B stores. They are terrible for performance.
7274   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7275   // extensions can use this to mark that it does not want splitting to happen
7276   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7277   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7278   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7279       S->getAlignment() <= 2)
7280     return SDValue();
7281
7282   // If we get a splat of a scalar convert this vector store to a store of
7283   // scalars. They will be merged into store pairs thereby removing two
7284   // instructions.
7285   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7286   if (ReplacedSplat != SDValue())
7287     return ReplacedSplat;
7288
7289   SDLoc DL(S);
7290   unsigned NumElts = VT.getVectorNumElements() / 2;
7291   // Split VT into two.
7292   EVT HalfVT =
7293       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7294   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7295                                    DAG.getIntPtrConstant(0));
7296   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7297                                    DAG.getIntPtrConstant(NumElts));
7298   SDValue BasePtr = S->getBasePtr();
7299   SDValue NewST1 =
7300       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7301                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7302   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7303                                   DAG.getConstant(8, MVT::i64));
7304   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7305                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7306                       S->getAlignment());
7307 }
7308
7309 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7310 /// post-increment LD1R.
7311 static SDValue performPostLD1Combine(SDNode *N,
7312                                      TargetLowering::DAGCombinerInfo &DCI,
7313                                      bool IsLaneOp) {
7314   if (DCI.isBeforeLegalizeOps())
7315     return SDValue();
7316
7317   SelectionDAG &DAG = DCI.DAG;
7318   EVT VT = N->getValueType(0);
7319
7320   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7321   SDNode *LD = N->getOperand(LoadIdx).getNode();
7322   // If it is not LOAD, can not do such combine.
7323   if (LD->getOpcode() != ISD::LOAD)
7324     return SDValue();
7325
7326   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7327   EVT MemVT = LoadSDN->getMemoryVT();
7328   // Check if memory operand is the same type as the vector element.
7329   if (MemVT != VT.getVectorElementType())
7330     return SDValue();
7331
7332   // Check if there are other uses. If so, do not combine as it will introduce
7333   // an extra load.
7334   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7335        ++UI) {
7336     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7337       continue;
7338     if (*UI != N)
7339       return SDValue();
7340   }
7341
7342   SDValue Addr = LD->getOperand(1);
7343   SDValue Vector = N->getOperand(0);
7344   // Search for a use of the address operand that is an increment.
7345   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7346        Addr.getNode()->use_end(); UI != UE; ++UI) {
7347     SDNode *User = *UI;
7348     if (User->getOpcode() != ISD::ADD
7349         || UI.getUse().getResNo() != Addr.getResNo())
7350       continue;
7351
7352     // Check that the add is independent of the load.  Otherwise, folding it
7353     // would create a cycle.
7354     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7355       continue;
7356     // Also check that add is not used in the vector operand.  This would also
7357     // create a cycle.
7358     if (User->isPredecessorOf(Vector.getNode()))
7359       continue;
7360
7361     // If the increment is a constant, it must match the memory ref size.
7362     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7363     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7364       uint32_t IncVal = CInc->getZExtValue();
7365       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7366       if (IncVal != NumBytes)
7367         continue;
7368       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7369     }
7370
7371     SmallVector<SDValue, 8> Ops;
7372     Ops.push_back(LD->getOperand(0));  // Chain
7373     if (IsLaneOp) {
7374       Ops.push_back(Vector);           // The vector to be inserted
7375       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7376     }
7377     Ops.push_back(Addr);
7378     Ops.push_back(Inc);
7379
7380     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7381     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7382     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7383     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7384                                            MemVT,
7385                                            LoadSDN->getMemOperand());
7386
7387     // Update the uses.
7388     std::vector<SDValue> NewResults;
7389     NewResults.push_back(SDValue(LD, 0));             // The result of load
7390     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7391     DCI.CombineTo(LD, NewResults);
7392     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7393     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7394
7395     break;
7396   }
7397   return SDValue();
7398 }
7399
7400 /// Target-specific DAG combine function for NEON load/store intrinsics
7401 /// to merge base address updates.
7402 static SDValue performNEONPostLDSTCombine(SDNode *N,
7403                                           TargetLowering::DAGCombinerInfo &DCI,
7404                                           SelectionDAG &DAG) {
7405   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7406     return SDValue();
7407
7408   unsigned AddrOpIdx = N->getNumOperands() - 1;
7409   SDValue Addr = N->getOperand(AddrOpIdx);
7410
7411   // Search for a use of the address operand that is an increment.
7412   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7413        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7414     SDNode *User = *UI;
7415     if (User->getOpcode() != ISD::ADD ||
7416         UI.getUse().getResNo() != Addr.getResNo())
7417       continue;
7418
7419     // Check that the add is independent of the load/store.  Otherwise, folding
7420     // it would create a cycle.
7421     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7422       continue;
7423
7424     // Find the new opcode for the updating load/store.
7425     bool IsStore = false;
7426     bool IsLaneOp = false;
7427     bool IsDupOp = false;
7428     unsigned NewOpc = 0;
7429     unsigned NumVecs = 0;
7430     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7431     switch (IntNo) {
7432     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7433     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7434       NumVecs = 2; break;
7435     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7436       NumVecs = 3; break;
7437     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7438       NumVecs = 4; break;
7439     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7440       NumVecs = 2; IsStore = true; break;
7441     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7442       NumVecs = 3; IsStore = true; break;
7443     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7444       NumVecs = 4; IsStore = true; break;
7445     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7446       NumVecs = 2; break;
7447     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7448       NumVecs = 3; break;
7449     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7450       NumVecs = 4; break;
7451     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7452       NumVecs = 2; IsStore = true; break;
7453     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7454       NumVecs = 3; IsStore = true; break;
7455     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7456       NumVecs = 4; IsStore = true; break;
7457     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7458       NumVecs = 2; IsDupOp = true; break;
7459     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7460       NumVecs = 3; IsDupOp = true; break;
7461     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7462       NumVecs = 4; IsDupOp = true; break;
7463     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7464       NumVecs = 2; IsLaneOp = true; break;
7465     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7466       NumVecs = 3; IsLaneOp = true; break;
7467     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7468       NumVecs = 4; IsLaneOp = true; break;
7469     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7470       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7471     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7472       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7473     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7474       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7475     }
7476
7477     EVT VecTy;
7478     if (IsStore)
7479       VecTy = N->getOperand(2).getValueType();
7480     else
7481       VecTy = N->getValueType(0);
7482
7483     // If the increment is a constant, it must match the memory ref size.
7484     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7485     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7486       uint32_t IncVal = CInc->getZExtValue();
7487       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7488       if (IsLaneOp || IsDupOp)
7489         NumBytes /= VecTy.getVectorNumElements();
7490       if (IncVal != NumBytes)
7491         continue;
7492       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7493     }
7494     SmallVector<SDValue, 8> Ops;
7495     Ops.push_back(N->getOperand(0)); // Incoming chain
7496     // Load lane and store have vector list as input.
7497     if (IsLaneOp || IsStore)
7498       for (unsigned i = 2; i < AddrOpIdx; ++i)
7499         Ops.push_back(N->getOperand(i));
7500     Ops.push_back(Addr); // Base register
7501     Ops.push_back(Inc);
7502
7503     // Return Types.
7504     EVT Tys[6];
7505     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7506     unsigned n;
7507     for (n = 0; n < NumResultVecs; ++n)
7508       Tys[n] = VecTy;
7509     Tys[n++] = MVT::i64;  // Type of write back register
7510     Tys[n] = MVT::Other;  // Type of the chain
7511     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7512
7513     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7514     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7515                                            MemInt->getMemoryVT(),
7516                                            MemInt->getMemOperand());
7517
7518     // Update the uses.
7519     std::vector<SDValue> NewResults;
7520     for (unsigned i = 0; i < NumResultVecs; ++i) {
7521       NewResults.push_back(SDValue(UpdN.getNode(), i));
7522     }
7523     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7524     DCI.CombineTo(N, NewResults);
7525     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7526
7527     break;
7528   }
7529   return SDValue();
7530 }
7531
7532 // Optimize compare with zero and branch.
7533 static SDValue performBRCONDCombine(SDNode *N,
7534                                     TargetLowering::DAGCombinerInfo &DCI,
7535                                     SelectionDAG &DAG) {
7536   SDValue Chain = N->getOperand(0);
7537   SDValue Dest = N->getOperand(1);
7538   SDValue CCVal = N->getOperand(2);
7539   SDValue Cmp = N->getOperand(3);
7540
7541   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7542   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7543   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7544     return SDValue();
7545
7546   unsigned CmpOpc = Cmp.getOpcode();
7547   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7548     return SDValue();
7549
7550   // Only attempt folding if there is only one use of the flag and no use of the
7551   // value.
7552   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7553     return SDValue();
7554
7555   SDValue LHS = Cmp.getOperand(0);
7556   SDValue RHS = Cmp.getOperand(1);
7557
7558   assert(LHS.getValueType() == RHS.getValueType() &&
7559          "Expected the value type to be the same for both operands!");
7560   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7561     return SDValue();
7562
7563   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7564     std::swap(LHS, RHS);
7565
7566   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7567     return SDValue();
7568
7569   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7570       LHS.getOpcode() == ISD::SRL)
7571     return SDValue();
7572
7573   // Fold the compare into the branch instruction.
7574   SDValue BR;
7575   if (CC == AArch64CC::EQ)
7576     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7577   else
7578     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7579
7580   // Do not add new nodes to DAG combiner worklist.
7581   DCI.CombineTo(N, BR, false);
7582
7583   return SDValue();
7584 }
7585
7586 // vselect (v1i1 setcc) ->
7587 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7588 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7589 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7590 // such VSELECT.
7591 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7592   SDValue N0 = N->getOperand(0);
7593   EVT CCVT = N0.getValueType();
7594
7595   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7596       CCVT.getVectorElementType() != MVT::i1)
7597     return SDValue();
7598
7599   EVT ResVT = N->getValueType(0);
7600   EVT CmpVT = N0.getOperand(0).getValueType();
7601   // Only combine when the result type is of the same size as the compared
7602   // operands.
7603   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7604     return SDValue();
7605
7606   SDValue IfTrue = N->getOperand(1);
7607   SDValue IfFalse = N->getOperand(2);
7608   SDValue SetCC =
7609       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7610                    N0.getOperand(0), N0.getOperand(1),
7611                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7612   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7613                      IfTrue, IfFalse);
7614 }
7615
7616 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7617 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7618 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7619 /// with a vector one followed by a DUP shuffle on the result.
7620 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7621   SDValue N0 = N->getOperand(0);
7622   EVT ResVT = N->getValueType(0);
7623
7624   if (!N->getOperand(1).getValueType().isVector())
7625     return SDValue();
7626
7627   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7628     return SDValue();
7629
7630   SDLoc DL(N0);
7631
7632   EVT SrcVT = N0.getOperand(0).getValueType();
7633   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7634                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7635   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7636
7637   // First perform a vector comparison, where lane 0 is the one we're interested
7638   // in.
7639   SDValue LHS =
7640       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7641   SDValue RHS =
7642       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7643   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7644
7645   // Now duplicate the comparison mask we want across all other lanes.
7646   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7647   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7648   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7649                      Mask);
7650
7651   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7652 }
7653
7654 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7655                                                  DAGCombinerInfo &DCI) const {
7656   SelectionDAG &DAG = DCI.DAG;
7657   switch (N->getOpcode()) {
7658   default:
7659     break;
7660   case ISD::ADD:
7661   case ISD::SUB:
7662     return performAddSubLongCombine(N, DCI, DAG);
7663   case ISD::XOR:
7664     return performXorCombine(N, DAG, DCI, Subtarget);
7665   case ISD::MUL:
7666     return performMulCombine(N, DAG, DCI, Subtarget);
7667   case ISD::SINT_TO_FP:
7668   case ISD::UINT_TO_FP:
7669     return performIntToFpCombine(N, DAG);
7670   case ISD::OR:
7671     return performORCombine(N, DCI, Subtarget);
7672   case ISD::INTRINSIC_WO_CHAIN:
7673     return performIntrinsicCombine(N, DCI, Subtarget);
7674   case ISD::ANY_EXTEND:
7675   case ISD::ZERO_EXTEND:
7676   case ISD::SIGN_EXTEND:
7677     return performExtendCombine(N, DCI, DAG);
7678   case ISD::BITCAST:
7679     return performBitcastCombine(N, DCI, DAG);
7680   case ISD::CONCAT_VECTORS:
7681     return performConcatVectorsCombine(N, DCI, DAG);
7682   case ISD::SELECT:
7683     return performSelectCombine(N, DAG);
7684   case ISD::VSELECT:
7685     return performVSelectCombine(N, DCI.DAG);
7686   case ISD::STORE:
7687     return performSTORECombine(N, DCI, DAG, Subtarget);
7688   case AArch64ISD::BRCOND:
7689     return performBRCONDCombine(N, DCI, DAG);
7690   case AArch64ISD::DUP:
7691     return performPostLD1Combine(N, DCI, false);
7692   case ISD::INSERT_VECTOR_ELT:
7693     return performPostLD1Combine(N, DCI, true);
7694   case ISD::INTRINSIC_VOID:
7695   case ISD::INTRINSIC_W_CHAIN:
7696     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7697     case Intrinsic::aarch64_neon_ld2:
7698     case Intrinsic::aarch64_neon_ld3:
7699     case Intrinsic::aarch64_neon_ld4:
7700     case Intrinsic::aarch64_neon_ld1x2:
7701     case Intrinsic::aarch64_neon_ld1x3:
7702     case Intrinsic::aarch64_neon_ld1x4:
7703     case Intrinsic::aarch64_neon_ld2lane:
7704     case Intrinsic::aarch64_neon_ld3lane:
7705     case Intrinsic::aarch64_neon_ld4lane:
7706     case Intrinsic::aarch64_neon_ld2r:
7707     case Intrinsic::aarch64_neon_ld3r:
7708     case Intrinsic::aarch64_neon_ld4r:
7709     case Intrinsic::aarch64_neon_st2:
7710     case Intrinsic::aarch64_neon_st3:
7711     case Intrinsic::aarch64_neon_st4:
7712     case Intrinsic::aarch64_neon_st1x2:
7713     case Intrinsic::aarch64_neon_st1x3:
7714     case Intrinsic::aarch64_neon_st1x4:
7715     case Intrinsic::aarch64_neon_st2lane:
7716     case Intrinsic::aarch64_neon_st3lane:
7717     case Intrinsic::aarch64_neon_st4lane:
7718       return performNEONPostLDSTCombine(N, DCI, DAG);
7719     default:
7720       break;
7721     }
7722   }
7723   return SDValue();
7724 }
7725
7726 // Check if the return value is used as only a return value, as otherwise
7727 // we can't perform a tail-call. In particular, we need to check for
7728 // target ISD nodes that are returns and any other "odd" constructs
7729 // that the generic analysis code won't necessarily catch.
7730 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7731                                                SDValue &Chain) const {
7732   if (N->getNumValues() != 1)
7733     return false;
7734   if (!N->hasNUsesOfValue(1, 0))
7735     return false;
7736
7737   SDValue TCChain = Chain;
7738   SDNode *Copy = *N->use_begin();
7739   if (Copy->getOpcode() == ISD::CopyToReg) {
7740     // If the copy has a glue operand, we conservatively assume it isn't safe to
7741     // perform a tail call.
7742     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7743         MVT::Glue)
7744       return false;
7745     TCChain = Copy->getOperand(0);
7746   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7747     return false;
7748
7749   bool HasRet = false;
7750   for (SDNode *Node : Copy->uses()) {
7751     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7752       return false;
7753     HasRet = true;
7754   }
7755
7756   if (!HasRet)
7757     return false;
7758
7759   Chain = TCChain;
7760   return true;
7761 }
7762
7763 // Return whether the an instruction can potentially be optimized to a tail
7764 // call. This will cause the optimizers to attempt to move, or duplicate,
7765 // return instructions to help enable tail call optimizations for this
7766 // instruction.
7767 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7768   if (!CI->isTailCall())
7769     return false;
7770
7771   return true;
7772 }
7773
7774 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7775                                                    SDValue &Offset,
7776                                                    ISD::MemIndexedMode &AM,
7777                                                    bool &IsInc,
7778                                                    SelectionDAG &DAG) const {
7779   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7780     return false;
7781
7782   Base = Op->getOperand(0);
7783   // All of the indexed addressing mode instructions take a signed
7784   // 9 bit immediate offset.
7785   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7786     int64_t RHSC = (int64_t)RHS->getZExtValue();
7787     if (RHSC >= 256 || RHSC <= -256)
7788       return false;
7789     IsInc = (Op->getOpcode() == ISD::ADD);
7790     Offset = Op->getOperand(1);
7791     return true;
7792   }
7793   return false;
7794 }
7795
7796 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7797                                                       SDValue &Offset,
7798                                                       ISD::MemIndexedMode &AM,
7799                                                       SelectionDAG &DAG) const {
7800   EVT VT;
7801   SDValue Ptr;
7802   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7803     VT = LD->getMemoryVT();
7804     Ptr = LD->getBasePtr();
7805   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7806     VT = ST->getMemoryVT();
7807     Ptr = ST->getBasePtr();
7808   } else
7809     return false;
7810
7811   bool IsInc;
7812   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7813     return false;
7814   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7815   return true;
7816 }
7817
7818 bool AArch64TargetLowering::getPostIndexedAddressParts(
7819     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
7820     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
7821   EVT VT;
7822   SDValue Ptr;
7823   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7824     VT = LD->getMemoryVT();
7825     Ptr = LD->getBasePtr();
7826   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7827     VT = ST->getMemoryVT();
7828     Ptr = ST->getBasePtr();
7829   } else
7830     return false;
7831
7832   bool IsInc;
7833   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7834     return false;
7835   // Post-indexing updates the base, so it's not a valid transform
7836   // if that's not the same as the load's pointer.
7837   if (Ptr != Base)
7838     return false;
7839   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7840   return true;
7841 }
7842
7843 void AArch64TargetLowering::ReplaceNodeResults(
7844     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
7845   switch (N->getOpcode()) {
7846   default:
7847     llvm_unreachable("Don't know how to custom expand this");
7848   case ISD::FP_TO_UINT:
7849   case ISD::FP_TO_SINT:
7850     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
7851     // Let normal code take care of it by not adding anything to Results.
7852     return;
7853   }
7854 }
7855
7856 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
7857   // Loads and stores less than 128-bits are already atomic; ones above that
7858   // are doomed anyway, so defer to the default libcall and blame the OS when
7859   // things go wrong:
7860   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
7861     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
7862   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
7863     return LI->getType()->getPrimitiveSizeInBits() == 128;
7864
7865   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
7866   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
7867 }
7868
7869 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
7870                                              AtomicOrdering Ord) const {
7871   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7872   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
7873   bool IsAcquire =
7874       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7875
7876   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
7877   // intrinsic must return {i64, i64} and we have to recombine them into a
7878   // single i128 here.
7879   if (ValTy->getPrimitiveSizeInBits() == 128) {
7880     Intrinsic::ID Int =
7881         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
7882     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
7883
7884     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7885     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
7886
7887     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
7888     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
7889     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
7890     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
7891     return Builder.CreateOr(
7892         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
7893   }
7894
7895   Type *Tys[] = { Addr->getType() };
7896   Intrinsic::ID Int =
7897       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
7898   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
7899
7900   return Builder.CreateTruncOrBitCast(
7901       Builder.CreateCall(Ldxr, Addr),
7902       cast<PointerType>(Addr->getType())->getElementType());
7903 }
7904
7905 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
7906                                                    Value *Val, Value *Addr,
7907                                                    AtomicOrdering Ord) const {
7908   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7909   bool IsRelease =
7910       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7911
7912   // Since the intrinsics must have legal type, the i128 intrinsics take two
7913   // parameters: "i64, i64". We must marshal Val into the appropriate form
7914   // before the call.
7915   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
7916     Intrinsic::ID Int =
7917         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
7918     Function *Stxr = Intrinsic::getDeclaration(M, Int);
7919     Type *Int64Ty = Type::getInt64Ty(M->getContext());
7920
7921     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
7922     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
7923     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7924     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
7925   }
7926
7927   Intrinsic::ID Int =
7928       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
7929   Type *Tys[] = { Addr->getType() };
7930   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
7931
7932   return Builder.CreateCall2(
7933       Stxr, Builder.CreateZExtOrBitCast(
7934                 Val, Stxr->getFunctionType()->getParamType(0)),
7935       Addr);
7936 }