lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GetElementPtrTypeIterator.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 #define DEBUG_TYPE "aarch64-lower"
  39
  40 STATISTIC(NumTailCalls, "Number of tail calls");
  41 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  42
  43 namespace {
  44 enum AlignMode {
  45   StrictAlign,
  46   NoStrictAlign
  47 };
  48 }
  49
  50 static cl::opt<AlignMode>
  51 Align(cl::desc("Load/store alignment support"),
  52       cl::Hidden, cl::init(NoStrictAlign),
  53       cl::values(
  54           clEnumValN(StrictAlign,   "aarch64-strict-align",
  55                      "Disallow all unaligned memory accesses"),
  56           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  57                      "Allow unaligned memory accesses"),
  58           clEnumValEnd));
  59
  60 // Place holder until extr generation is tested fully.
  61 static cl::opt<bool>
  62 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  63                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  64                           cl::init(true));
  65
  66 static cl::opt<bool>
  67 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  68                            cl::desc("Allow AArch64 SLI/SRI formation"),
  69                            cl::init(false));
  70
  71 // FIXME: The necessary dtprel relocations don't seem to be supported
  72 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  73 // default, for now, fall back to GeneralDynamic code generation.
  74 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  75     "aarch64-elf-ldtls-generation", cl::Hidden,
  76     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  77     cl::init(false));
  78
  79 /// Value type used for condition codes.
  80 static const MVT MVT_CC = MVT::i32;
  81
  82 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  83                                              const AArch64Subtarget &STI)
  84     : TargetLowering(TM), Subtarget(&STI) {
  85
  86   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  87   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  88   setBooleanContents(ZeroOrOneBooleanContent);
  89   // When comparing vectors the result sets the different elements in the
  90   // vector to all-one or all-zero.
  91   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  92
  93   // Set up the register classes.
  94   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  95   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  96
  97   if (Subtarget->hasFPARMv8()) {
  98     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  99     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
 100     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
 101     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
 102   }
 103
 104   if (Subtarget->hasNEON()) {
 105     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 106     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 107     // Someone set us up the NEON.
 108     addDRTypeForNEON(MVT::v2f32);
 109     addDRTypeForNEON(MVT::v8i8);
 110     addDRTypeForNEON(MVT::v4i16);
 111     addDRTypeForNEON(MVT::v2i32);
 112     addDRTypeForNEON(MVT::v1i64);
 113     addDRTypeForNEON(MVT::v1f64);
 114     addDRTypeForNEON(MVT::v4f16);
 115
 116     addQRTypeForNEON(MVT::v4f32);
 117     addQRTypeForNEON(MVT::v2f64);
 118     addQRTypeForNEON(MVT::v16i8);
 119     addQRTypeForNEON(MVT::v8i16);
 120     addQRTypeForNEON(MVT::v4i32);
 121     addQRTypeForNEON(MVT::v2i64);
 122     addQRTypeForNEON(MVT::v8f16);
 123   }
 124
 125   // Compute derived properties from the register classes
 126   computeRegisterProperties(Subtarget->getRegisterInfo());
 127
 128   // Provide all sorts of operation actions
 129   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 130   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 131   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 132   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 133   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 134   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 135   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 136   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 137   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 138   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 139   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 144   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 145   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 146   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 147   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 148   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 149   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 152   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 153   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 154
 155   setOperationAction(ISD::FREM, MVT::f32, Expand);
 156   setOperationAction(ISD::FREM, MVT::f64, Expand);
 157   setOperationAction(ISD::FREM, MVT::f80, Expand);
 158
 159   // Custom lowering hooks are needed for XOR
 160   // to fold it into CSINC/CSINV.
 161   setOperationAction(ISD::XOR, MVT::i32, Custom);
 162   setOperationAction(ISD::XOR, MVT::i64, Custom);
 163
 164   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 165   // there's a valid register class, so we need custom operations in most cases.
 166   setOperationAction(ISD::FABS, MVT::f128, Expand);
 167   setOperationAction(ISD::FADD, MVT::f128, Custom);
 168   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 169   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 170   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 171   setOperationAction(ISD::FMA, MVT::f128, Expand);
 172   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 173   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 174   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 175   setOperationAction(ISD::FREM, MVT::f128, Expand);
 176   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 177   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 178   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 179   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 180   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 181   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 182   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 183   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 184   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 185   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 186   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 187
 188   // Lowering for many of the conversions is actually specified by the non-f128
 189   // type. The LowerXXX function will be trivial when f128 isn't involved.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 192   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 193   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 194   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 195   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 196   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 197   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 198   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 199   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 200   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 201   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 202   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 203   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 204
 205   // Variable arguments.
 206   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 207   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 208   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 209   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 210
 211   // Variable-sized objects.
 212   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 213   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 214   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 215
 216   // Exception handling.
 217   // FIXME: These are guesses. Has this been defined yet?
 218   setExceptionPointerRegister(AArch64::X0);
 219   setExceptionSelectorRegister(AArch64::X1);
 220
 221   // Constant pool entries
 222   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 223
 224   // BlockAddress
 225   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 226
 227   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 228   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 232   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 233   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 234   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 235   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 236
 237   // AArch64 lacks both left-rotate and popcount instructions.
 238   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 239   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 240
 241   // AArch64 doesn't have {U|S}MUL_LOHI.
 242   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 243   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 244
 245
 246   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 247   // counterparts, which AArch64 supports directly.
 248   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 249   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 250   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 251   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 252
 253   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 254   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 255
 256   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::SREM, MVT::i32, Expand);
 259   setOperationAction(ISD::SREM, MVT::i64, Expand);
 260   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 261   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 262   setOperationAction(ISD::UREM, MVT::i32, Expand);
 263   setOperationAction(ISD::UREM, MVT::i64, Expand);
 264
 265   // Custom lower Add/Sub/Mul with overflow.
 266   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 267   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 268   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 269   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 270   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 271   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 272   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 273   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 274   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 275   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 276   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 277   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 278
 279   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 280   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 282   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 283   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 284   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 285   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 286   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 287
 288   // f16 is a storage-only type, always promote it to f32.
 289   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 290   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 291   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 292   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 293   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 295   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 298   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 299   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 300   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 301   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 302   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 303   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 304   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 305   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 306   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 307   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 308   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 309   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 310   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 311   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 312   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 313   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 314   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 315   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 316   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 317   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 318   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 319   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 320   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 321
 322   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 323   // known to be safe.
 324   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 326   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 327   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 328   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 329   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 330   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 332   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 333   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 334   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 335   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 336
 337   // Expand all other v4f16 operations.
 338   // FIXME: We could generate better code by promoting some operations to
 339   // a pair of v4f32s
 340   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 353   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 354   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 355   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 356   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 357   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 358   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 359   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 360   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 362   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 363   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 364   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 365   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 366
 367
 368   // v8f16 is also a storage-only type, so expand it.
 369   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 386   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 387   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 388   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 389   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 390   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 391   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 392   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 393   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 396   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 397   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 398   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 399   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 400
 401   // AArch64 has implementations of a lot of rounding-like FP operations.
 402   for (MVT Ty : {MVT::f32, MVT::f64}) {
 403     setOperationAction(ISD::FFLOOR, Ty, Legal);
 404     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 405     setOperationAction(ISD::FCEIL, Ty, Legal);
 406     setOperationAction(ISD::FRINT, Ty, Legal);
 407     setOperationAction(ISD::FTRUNC, Ty, Legal);
 408     setOperationAction(ISD::FROUND, Ty, Legal);
 409   }
 410
 411   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 412
 413   if (Subtarget->isTargetMachO()) {
 414     // For iOS, we don't want to the normal expansion of a libcall to
 415     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 416     // traffic.
 417     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 418     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 419   } else {
 420     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 421     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 422   }
 423
 424   // Make floating-point constants legal for the large code model, so they don't
 425   // become loads from the constant pool.
 426   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 427     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 428     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 429   }
 430
 431   // AArch64 does not have floating-point extending loads, i1 sign-extending
 432   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 433   for (MVT VT : MVT::fp_valuetypes()) {
 434     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 435     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 436     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 437     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 438   }
 439   for (MVT VT : MVT::integer_valuetypes())
 440     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 441
 442   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 443   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 444   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 445   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 446   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 447   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 448   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 449
 450   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 451   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 452
 453   // Indexed loads and stores are supported.
 454   for (unsigned im = (unsigned)ISD::PRE_INC;
 455        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 456     setIndexedLoadAction(im, MVT::i8, Legal);
 457     setIndexedLoadAction(im, MVT::i16, Legal);
 458     setIndexedLoadAction(im, MVT::i32, Legal);
 459     setIndexedLoadAction(im, MVT::i64, Legal);
 460     setIndexedLoadAction(im, MVT::f64, Legal);
 461     setIndexedLoadAction(im, MVT::f32, Legal);
 462     setIndexedStoreAction(im, MVT::i8, Legal);
 463     setIndexedStoreAction(im, MVT::i16, Legal);
 464     setIndexedStoreAction(im, MVT::i32, Legal);
 465     setIndexedStoreAction(im, MVT::i64, Legal);
 466     setIndexedStoreAction(im, MVT::f64, Legal);
 467     setIndexedStoreAction(im, MVT::f32, Legal);
 468   }
 469
 470   // Trap.
 471   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 472
 473   // We combine OR nodes for bitfield operations.
 474   setTargetDAGCombine(ISD::OR);
 475
 476   // Vector add and sub nodes may conceal a high-half opportunity.
 477   // Also, try to fold ADD into CSINC/CSINV..
 478   setTargetDAGCombine(ISD::ADD);
 479   setTargetDAGCombine(ISD::SUB);
 480
 481   setTargetDAGCombine(ISD::XOR);
 482   setTargetDAGCombine(ISD::SINT_TO_FP);
 483   setTargetDAGCombine(ISD::UINT_TO_FP);
 484
 485   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 486
 487   setTargetDAGCombine(ISD::ANY_EXTEND);
 488   setTargetDAGCombine(ISD::ZERO_EXTEND);
 489   setTargetDAGCombine(ISD::SIGN_EXTEND);
 490   setTargetDAGCombine(ISD::BITCAST);
 491   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 492   setTargetDAGCombine(ISD::STORE);
 493
 494   setTargetDAGCombine(ISD::MUL);
 495
 496   setTargetDAGCombine(ISD::SELECT);
 497   setTargetDAGCombine(ISD::VSELECT);
 498   setTargetDAGCombine(ISD::SELECT_CC);
 499
 500   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 501   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 502   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 503
 504   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 505   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 506   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 507
 508   setStackPointerRegisterToSaveRestore(AArch64::SP);
 509
 510   setSchedulingPreference(Sched::Hybrid);
 511
 512   // Enable TBZ/TBNZ
 513   MaskAndBranchFoldingIsLegal = true;
 514   EnableExtLdPromotion = true;
 515
 516   setMinFunctionAlignment(2);
 517
 518   RequireStrictAlign = (Align == StrictAlign);
 519
 520   setHasExtractBitsInsn(true);
 521
 522   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 523
 524   if (Subtarget->hasNEON()) {
 525     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 526     // silliness like this:
 527     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 540     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 541     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 542     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 543     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 544     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 545     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 546     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 547     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 548     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 549     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 550     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 551     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 552
 553     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 554     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 555     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 556     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 557     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 558
 559     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 560
 561     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 562     // elements smaller than i32, so promote the input to i32 first.
 563     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 564     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 565     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 566     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 567     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 568     // -> v8f16 conversions.
 569     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 570     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 571     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 572     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 573     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 574     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 575     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 576     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 577     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 578     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 579     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 580     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 581     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 582
 583     // AArch64 doesn't have MUL.2d:
 584     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 585     // Custom handling for some quad-vector types to detect MULL.
 586     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 587     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 588     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 589
 590     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 591     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 592     // Likewise, narrowing and extending vector loads/stores aren't handled
 593     // directly.
 594     for (MVT VT : MVT::vector_valuetypes()) {
 595       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 596
 597       setOperationAction(ISD::MULHS, VT, Expand);
 598       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 599       setOperationAction(ISD::MULHU, VT, Expand);
 600       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 601
 602       setOperationAction(ISD::BSWAP, VT, Expand);
 603
 604       for (MVT InnerVT : MVT::vector_valuetypes()) {
 605         setTruncStoreAction(VT, InnerVT, Expand);
 606         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 607         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 608         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 609       }
 610     }
 611
 612     // AArch64 has implementations of a lot of rounding-like FP operations.
 613     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 614       setOperationAction(ISD::FFLOOR, Ty, Legal);
 615       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 616       setOperationAction(ISD::FCEIL, Ty, Legal);
 617       setOperationAction(ISD::FRINT, Ty, Legal);
 618       setOperationAction(ISD::FTRUNC, Ty, Legal);
 619       setOperationAction(ISD::FROUND, Ty, Legal);
 620     }
 621   }
 622
 623   // Prefer likely predicted branches to selects on out-of-order cores.
 624   if (Subtarget->isCortexA57())
 625     PredictableSelectIsExpensive = true;
 626 }
 627
 628 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 629   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 630     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 631     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 632
 633     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 634     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 635   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 636     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 637     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 638
 639     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 640     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 641   }
 642
 643   // Mark vector float intrinsics as expand.
 644   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 645     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 646     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 647     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 648     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 649     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 650     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 651     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 652     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 653     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 654   }
 655
 656   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 658   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 659   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 660   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 661   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 662   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 663   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 664   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 665   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 666   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 667   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 668
 669   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 670   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 671   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 672   for (MVT InnerVT : MVT::all_valuetypes())
 673     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 674
 675   // CNT supports only B element sizes.
 676   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 677     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 678
 679   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 680   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 681   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 682   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 683   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 684
 685   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 686   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 687
 688   // [SU][MIN|MAX] and [SU]ABSDIFF are available for all NEON types apart from
 689   // i64.
 690   if (!VT.isFloatingPoint() &&
 691       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
 692     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX,
 693                             ISD::SABSDIFF, ISD::UABSDIFF})
 694       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 695
 696   if (Subtarget->isLittleEndian()) {
 697     for (unsigned im = (unsigned)ISD::PRE_INC;
 698          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 699       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 700       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 701     }
 702   }
 703 }
 704
 705 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 706   addRegisterClass(VT, &AArch64::FPR64RegClass);
 707   addTypeForNEON(VT, MVT::v2i32);
 708 }
 709
 710 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 711   addRegisterClass(VT, &AArch64::FPR128RegClass);
 712   addTypeForNEON(VT, MVT::v4i32);
 713 }
 714
 715 EVT AArch64TargetLowering::getSetCCResultType(const DataLayout &, LLVMContext &,
 716                                               EVT VT) const {
 717   if (!VT.isVector())
 718     return MVT::i32;
 719   return VT.changeVectorElementTypeToInteger();
 720 }
 721
 722 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 723 /// Mask are known to be either zero or one and return them in the
 724 /// KnownZero/KnownOne bitsets.
 725 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 726     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 727     const SelectionDAG &DAG, unsigned Depth) const {
 728   switch (Op.getOpcode()) {
 729   default:
 730     break;
 731   case AArch64ISD::CSEL: {
 732     APInt KnownZero2, KnownOne2;
 733     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 734     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 735     KnownZero &= KnownZero2;
 736     KnownOne &= KnownOne2;
 737     break;
 738   }
 739   case ISD::INTRINSIC_W_CHAIN: {
 740    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 741     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 742     switch (IntID) {
 743     default: return;
 744     case Intrinsic::aarch64_ldaxr:
 745     case Intrinsic::aarch64_ldxr: {
 746       unsigned BitWidth = KnownOne.getBitWidth();
 747       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 748       unsigned MemBits = VT.getScalarType().getSizeInBits();
 749       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 750       return;
 751     }
 752     }
 753     break;
 754   }
 755   case ISD::INTRINSIC_WO_CHAIN:
 756   case ISD::INTRINSIC_VOID: {
 757     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 758     switch (IntNo) {
 759     default:
 760       break;
 761     case Intrinsic::aarch64_neon_umaxv:
 762     case Intrinsic::aarch64_neon_uminv: {
 763       // Figure out the datatype of the vector operand. The UMINV instruction
 764       // will zero extend the result, so we can mark as known zero all the
 765       // bits larger than the element datatype. 32-bit or larget doesn't need
 766       // this as those are legal types and will be handled by isel directly.
 767       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 768       unsigned BitWidth = KnownZero.getBitWidth();
 769       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 770         assert(BitWidth >= 8 && "Unexpected width!");
 771         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 772         KnownZero |= Mask;
 773       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 774         assert(BitWidth >= 16 && "Unexpected width!");
 775         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 776         KnownZero |= Mask;
 777       }
 778       break;
 779     } break;
 780     }
 781   }
 782   }
 783 }
 784
 785 MVT AArch64TargetLowering::getScalarShiftAmountTy(const DataLayout &DL,
 786                                                   EVT) const {
 787   return MVT::i64;
 788 }
 789
 790 FastISel *
 791 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 792                                       const TargetLibraryInfo *libInfo) const {
 793   return AArch64::createFastISel(funcInfo, libInfo);
 794 }
 795
 796 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 797   switch ((AArch64ISD::NodeType)Opcode) {
 798   case AArch64ISD::FIRST_NUMBER:      break;
 799   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 800   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 801   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 802   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 803   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 804   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 805   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 806   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 807   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 808   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 809   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 810   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 811   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 812   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 813   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 814   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 815   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 816   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 817   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 818   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 819   case AArch64ISD::CCMP:              return "AArch64ISD::CCMP";
 820   case AArch64ISD::CCMN:              return "AArch64ISD::CCMN";
 821   case AArch64ISD::FCCMP:             return "AArch64ISD::FCCMP";
 822   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 823   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 824   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 825   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 826   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 827   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 828   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 829   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 830   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 831   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 832   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 833   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 834   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 835   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 836   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 837   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 838   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 839   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 840   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 841   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 842   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 843   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 844   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 845   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 846   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 847   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 848   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 849   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 850   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 851   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 852   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 853   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 854   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 855   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 856   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 857   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 858   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 859   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 860   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 861   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 862   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 863   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 864   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 865   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 866   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 867   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 868   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 869   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 870   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 871   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 872   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 873   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 874   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 875   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 876   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 877   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 878   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 879   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 880   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 881   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 882   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 883   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 884   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 885   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 886   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 887   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 888   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 889   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 890   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 891   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 892   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 893   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 894   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 895   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 896   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 897   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 898   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 899   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 900   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 901   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 902   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 903   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 904   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 905   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 906   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 907   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 908   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 909   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 910   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 911   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 912   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 913   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 914   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 915   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 916   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 917   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 918   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 919   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 920   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 921   }
 922   return nullptr;
 923 }
 924
 925 MachineBasicBlock *
 926 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 927                                     MachineBasicBlock *MBB) const {
 928   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 929   // phi node:
 930
 931   // OrigBB:
 932   //     [... previous instrs leading to comparison ...]
 933   //     b.ne TrueBB
 934   //     b EndBB
 935   // TrueBB:
 936   //     ; Fallthrough
 937   // EndBB:
 938   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 939
 940   MachineFunction *MF = MBB->getParent();
 941   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 942   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 943   DebugLoc DL = MI->getDebugLoc();
 944   MachineFunction::iterator It = MBB;
 945   ++It;
 946
 947   unsigned DestReg = MI->getOperand(0).getReg();
 948   unsigned IfTrueReg = MI->getOperand(1).getReg();
 949   unsigned IfFalseReg = MI->getOperand(2).getReg();
 950   unsigned CondCode = MI->getOperand(3).getImm();
 951   bool NZCVKilled = MI->getOperand(4).isKill();
 952
 953   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 954   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 955   MF->insert(It, TrueBB);
 956   MF->insert(It, EndBB);
 957
 958   // Transfer rest of current basic-block to EndBB
 959   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 960                 MBB->end());
 961   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 962
 963   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 964   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 965   MBB->addSuccessor(TrueBB);
 966   MBB->addSuccessor(EndBB);
 967
 968   // TrueBB falls through to the end.
 969   TrueBB->addSuccessor(EndBB);
 970
 971   if (!NZCVKilled) {
 972     TrueBB->addLiveIn(AArch64::NZCV);
 973     EndBB->addLiveIn(AArch64::NZCV);
 974   }
 975
 976   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 977       .addReg(IfTrueReg)
 978       .addMBB(TrueBB)
 979       .addReg(IfFalseReg)
 980       .addMBB(MBB);
 981
 982   MI->eraseFromParent();
 983   return EndBB;
 984 }
 985
 986 MachineBasicBlock *
 987 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 988                                                  MachineBasicBlock *BB) const {
 989   switch (MI->getOpcode()) {
 990   default:
 991 #ifndef NDEBUG
 992     MI->dump();
 993 #endif
 994     llvm_unreachable("Unexpected instruction for custom inserter!");
 995
 996   case AArch64::F128CSEL:
 997     return EmitF128CSEL(MI, BB);
 998
 999   case TargetOpcode::STACKMAP:
1000   case TargetOpcode::PATCHPOINT:
1001     return emitPatchPoint(MI, BB);
1002   }
1003 }
1004
1005 //===----------------------------------------------------------------------===//
1006 // AArch64 Lowering private implementation.
1007 //===----------------------------------------------------------------------===//
1008
1009 //===----------------------------------------------------------------------===//
1010 // Lowering Code
1011 //===----------------------------------------------------------------------===//
1012
1013 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1014 /// CC
1015 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1016   switch (CC) {
1017   default:
1018     llvm_unreachable("Unknown condition code!");
1019   case ISD::SETNE:
1020     return AArch64CC::NE;
1021   case ISD::SETEQ:
1022     return AArch64CC::EQ;
1023   case ISD::SETGT:
1024     return AArch64CC::GT;
1025   case ISD::SETGE:
1026     return AArch64CC::GE;
1027   case ISD::SETLT:
1028     return AArch64CC::LT;
1029   case ISD::SETLE:
1030     return AArch64CC::LE;
1031   case ISD::SETUGT:
1032     return AArch64CC::HI;
1033   case ISD::SETUGE:
1034     return AArch64CC::HS;
1035   case ISD::SETULT:
1036     return AArch64CC::LO;
1037   case ISD::SETULE:
1038     return AArch64CC::LS;
1039   }
1040 }
1041
1042 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1043 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1044                                   AArch64CC::CondCode &CondCode,
1045                                   AArch64CC::CondCode &CondCode2) {
1046   CondCode2 = AArch64CC::AL;
1047   switch (CC) {
1048   default:
1049     llvm_unreachable("Unknown FP condition!");
1050   case ISD::SETEQ:
1051   case ISD::SETOEQ:
1052     CondCode = AArch64CC::EQ;
1053     break;
1054   case ISD::SETGT:
1055   case ISD::SETOGT:
1056     CondCode = AArch64CC::GT;
1057     break;
1058   case ISD::SETGE:
1059   case ISD::SETOGE:
1060     CondCode = AArch64CC::GE;
1061     break;
1062   case ISD::SETOLT:
1063     CondCode = AArch64CC::MI;
1064     break;
1065   case ISD::SETOLE:
1066     CondCode = AArch64CC::LS;
1067     break;
1068   case ISD::SETONE:
1069     CondCode = AArch64CC::MI;
1070     CondCode2 = AArch64CC::GT;
1071     break;
1072   case ISD::SETO:
1073     CondCode = AArch64CC::VC;
1074     break;
1075   case ISD::SETUO:
1076     CondCode = AArch64CC::VS;
1077     break;
1078   case ISD::SETUEQ:
1079     CondCode = AArch64CC::EQ;
1080     CondCode2 = AArch64CC::VS;
1081     break;
1082   case ISD::SETUGT:
1083     CondCode = AArch64CC::HI;
1084     break;
1085   case ISD::SETUGE:
1086     CondCode = AArch64CC::PL;
1087     break;
1088   case ISD::SETLT:
1089   case ISD::SETULT:
1090     CondCode = AArch64CC::LT;
1091     break;
1092   case ISD::SETLE:
1093   case ISD::SETULE:
1094     CondCode = AArch64CC::LE;
1095     break;
1096   case ISD::SETNE:
1097   case ISD::SETUNE:
1098     CondCode = AArch64CC::NE;
1099     break;
1100   }
1101 }
1102
1103 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1104 /// CC usable with the vector instructions. Fewer operations are available
1105 /// without a real NZCV register, so we have to use less efficient combinations
1106 /// to get the same effect.
1107 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1108                                         AArch64CC::CondCode &CondCode,
1109                                         AArch64CC::CondCode &CondCode2,
1110                                         bool &Invert) {
1111   Invert = false;
1112   switch (CC) {
1113   default:
1114     // Mostly the scalar mappings work fine.
1115     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1116     break;
1117   case ISD::SETUO:
1118     Invert = true; // Fallthrough
1119   case ISD::SETO:
1120     CondCode = AArch64CC::MI;
1121     CondCode2 = AArch64CC::GE;
1122     break;
1123   case ISD::SETUEQ:
1124   case ISD::SETULT:
1125   case ISD::SETULE:
1126   case ISD::SETUGT:
1127   case ISD::SETUGE:
1128     // All of the compare-mask comparisons are ordered, but we can switch
1129     // between the two by a double inversion. E.g. ULE == !OGT.
1130     Invert = true;
1131     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1132     break;
1133   }
1134 }
1135
1136 static bool isLegalArithImmed(uint64_t C) {
1137   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1138   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1139 }
1140
1141 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1142                               SDLoc dl, SelectionDAG &DAG) {
1143   EVT VT = LHS.getValueType();
1144
1145   if (VT.isFloatingPoint())
1146     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1147
1148   // The CMP instruction is just an alias for SUBS, and representing it as
1149   // SUBS means that it's possible to get CSE with subtract operations.
1150   // A later phase can perform the optimization of setting the destination
1151   // register to WZR/XZR if it ends up being unused.
1152   unsigned Opcode = AArch64ISD::SUBS;
1153
1154   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1155       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1156       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1157     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1158     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1159     // can be set differently by this operation. It comes down to whether
1160     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1161     // everything is fine. If not then the optimization is wrong. Thus general
1162     // comparisons are only valid if op2 != 0.
1163
1164     // So, finally, the only LLVM-native comparisons that don't mention C and V
1165     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1166     // the absence of information about op2.
1167     Opcode = AArch64ISD::ADDS;
1168     RHS = RHS.getOperand(1);
1169   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1170              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1171              !isUnsignedIntSetCC(CC)) {
1172     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1173     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1174     // of the signed comparisons.
1175     Opcode = AArch64ISD::ANDS;
1176     RHS = LHS.getOperand(1);
1177     LHS = LHS.getOperand(0);
1178   }
1179
1180   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT_CC), LHS, RHS)
1181       .getValue(1);
1182 }
1183
1184 /// \defgroup AArch64CCMP CMP;CCMP matching
1185 ///
1186 /// These functions deal with the formation of CMP;CCMP;... sequences.
1187 /// The CCMP/CCMN/FCCMP/FCCMPE instructions allow the conditional execution of
1188 /// a comparison. They set the NZCV flags to a predefined value if their
1189 /// predicate is false. This allows to express arbitrary conjunctions, for
1190 /// example "cmp 0 (and (setCA (cmp A)) (setCB (cmp B))))"
1191 /// expressed as:
1192 ///   cmp A
1193 ///   ccmp B, inv(CB), CA
1194 ///   check for CB flags
1195 ///
1196 /// In general we can create code for arbitrary "... (and (and A B) C)"
1197 /// sequences. We can also implement some "or" expressions, because "(or A B)"
1198 /// is equivalent to "not (and (not A) (not B))" and we can implement some
1199 /// negation operations:
1200 /// We can negate the results of a single comparison by inverting the flags
1201 /// used when the predicate fails and inverting the flags tested in the next
1202 /// instruction; We can also negate the results of the whole previous
1203 /// conditional compare sequence by inverting the flags tested in the next
1204 /// instruction. However there is no way to negate the result of a partial
1205 /// sequence.
1206 ///
1207 /// Therefore on encountering an "or" expression we can negate the subtree on
1208 /// one side and have to be able to push the negate to the leafs of the subtree
1209 /// on the other side (see also the comments in code). As complete example:
1210 /// "or (or (setCA (cmp A)) (setCB (cmp B)))
1211 ///     (and (setCC (cmp C)) (setCD (cmp D)))"
1212 /// is transformed to
1213 /// "not (and (not (and (setCC (cmp C)) (setCC (cmp D))))
1214 ///           (and (not (setCA (cmp A)) (not (setCB (cmp B))))))"
1215 /// and implemented as:
1216 ///   cmp C
1217 ///   ccmp D, inv(CD), CC
1218 ///   ccmp A, CA, inv(CD)
1219 ///   ccmp B, CB, inv(CA)
1220 ///   check for CB flags
1221 /// A counterexample is "or (and A B) (and C D)" which cannot be implemented
1222 /// by conditional compare sequences.
1223 /// @{
1224
1225 /// Create a conditional comparison; Use CCMP, CCMN or FCCMP as appropriate.
1226 static SDValue emitConditionalComparison(SDValue LHS, SDValue RHS,
1227                                          ISD::CondCode CC, SDValue CCOp,
1228                                          SDValue Condition, unsigned NZCV,
1229                                          SDLoc DL, SelectionDAG &DAG) {
1230   unsigned Opcode = 0;
1231   if (LHS.getValueType().isFloatingPoint())
1232     Opcode = AArch64ISD::FCCMP;
1233   else if (RHS.getOpcode() == ISD::SUB) {
1234     SDValue SubOp0 = RHS.getOperand(0);
1235     if (const ConstantSDNode *SubOp0C = dyn_cast<ConstantSDNode>(SubOp0))
1236       if (SubOp0C->isNullValue() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1237         // See emitComparison() on why we can only do this for SETEQ and SETNE.
1238         Opcode = AArch64ISD::CCMN;
1239         RHS = RHS.getOperand(1);
1240       }
1241   }
1242   if (Opcode == 0)
1243     Opcode = AArch64ISD::CCMP;
1244
1245   SDValue NZCVOp = DAG.getConstant(NZCV, DL, MVT::i32);
1246   return DAG.getNode(Opcode, DL, MVT_CC, LHS, RHS, NZCVOp, Condition, CCOp);
1247 }
1248
1249 /// Returns true if @p Val is a tree of AND/OR/SETCC operations.
1250 /// CanPushNegate is set to true if we can push a negate operation through
1251 /// the tree in a was that we are left with AND operations and negate operations
1252 /// at the leafs only. i.e. "not (or (or x y) z)" can be changed to
1253 /// "and (and (not x) (not y)) (not z)"; "not (or (and x y) z)" cannot be
1254 /// brought into such a form.
1255 static bool isConjunctionDisjunctionTree(const SDValue Val, bool &CanPushNegate,
1256                                          unsigned Depth = 0) {
1257   if (!Val.hasOneUse())
1258     return false;
1259   unsigned Opcode = Val->getOpcode();
1260   if (Opcode == ISD::SETCC) {
1261     CanPushNegate = true;
1262     return true;
1263   }
1264   // Protect against stack overflow.
1265   if (Depth > 15)
1266     return false;
1267   if (Opcode == ISD::AND || Opcode == ISD::OR) {
1268     SDValue O0 = Val->getOperand(0);
1269     SDValue O1 = Val->getOperand(1);
1270     bool CanPushNegateL;
1271     if (!isConjunctionDisjunctionTree(O0, CanPushNegateL, Depth+1))
1272       return false;
1273     bool CanPushNegateR;
1274     if (!isConjunctionDisjunctionTree(O1, CanPushNegateR, Depth+1))
1275       return false;
1276     // We cannot push a negate through an AND operation (it would become an OR),
1277     // we can however change a (not (or x y)) to (and (not x) (not y)) if we can
1278     // push the negate through the x/y subtrees.
1279     CanPushNegate = (Opcode == ISD::OR) && CanPushNegateL && CanPushNegateR;
1280     return true;
1281   }
1282   return false;
1283 }
1284
1285 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
1286 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
1287 /// Tries to transform the given i1 producing node @p Val to a series compare
1288 /// and conditional compare operations. @returns an NZCV flags producing node
1289 /// and sets @p OutCC to the flags that should be tested or returns SDValue() if
1290 /// transformation was not possible.
1291 /// On recursive invocations @p PushNegate may be set to true to have negation
1292 /// effects pushed to the tree leafs; @p Predicate is an NZCV flag predicate
1293 /// for the comparisons in the current subtree; @p Depth limits the search
1294 /// depth to avoid stack overflow.
1295 static SDValue emitConjunctionDisjunctionTree(SelectionDAG &DAG, SDValue Val,
1296     AArch64CC::CondCode &OutCC, bool PushNegate = false,
1297     SDValue CCOp = SDValue(), AArch64CC::CondCode Predicate = AArch64CC::AL,
1298     unsigned Depth = 0) {
1299   // We're at a tree leaf, produce a conditional comparison operation.
1300   unsigned Opcode = Val->getOpcode();
1301   if (Opcode == ISD::SETCC) {
1302     SDValue LHS = Val->getOperand(0);
1303     SDValue RHS = Val->getOperand(1);
1304     ISD::CondCode CC = cast<CondCodeSDNode>(Val->getOperand(2))->get();
1305     bool isInteger = LHS.getValueType().isInteger();
1306     if (PushNegate)
1307       CC = getSetCCInverse(CC, isInteger);
1308     SDLoc DL(Val);
1309     // Determine OutCC and handle FP special case.
1310     if (isInteger) {
1311       OutCC = changeIntCCToAArch64CC(CC);
1312     } else {
1313       assert(LHS.getValueType().isFloatingPoint());
1314       AArch64CC::CondCode ExtraCC;
1315       changeFPCCToAArch64CC(CC, OutCC, ExtraCC);
1316       // Surpisingly some floating point conditions can't be tested with a
1317       // single condition code. Construct an additional comparison in this case.
1318       // See comment below on how we deal with OR conditions.
1319       if (ExtraCC != AArch64CC::AL) {
1320         SDValue ExtraCmp;
1321         if (!CCOp.getNode())
1322           ExtraCmp = emitComparison(LHS, RHS, CC, DL, DAG);
1323         else {
1324           SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1325           // Note that we want the inverse of ExtraCC, so NZCV is not inversed.
1326           unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(ExtraCC);
1327           ExtraCmp = emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp,
1328                                                NZCV, DL, DAG);
1329         }
1330         CCOp = ExtraCmp;
1331         Predicate = AArch64CC::getInvertedCondCode(ExtraCC);
1332         OutCC = AArch64CC::getInvertedCondCode(OutCC);
1333       }
1334     }
1335
1336     // Produce a normal comparison if we are first in the chain
1337     if (!CCOp.getNode())
1338       return emitComparison(LHS, RHS, CC, DL, DAG);
1339     // Otherwise produce a ccmp.
1340     SDValue ConditionOp = DAG.getConstant(Predicate, DL, MVT_CC);
1341     AArch64CC::CondCode InvOutCC = AArch64CC::getInvertedCondCode(OutCC);
1342     unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(InvOutCC);
1343     return emitConditionalComparison(LHS, RHS, CC, CCOp, ConditionOp, NZCV, DL,
1344                                      DAG);
1345   } else if (Opcode != ISD::AND && Opcode != ISD::OR)
1346     return SDValue();
1347
1348   assert((Opcode == ISD::OR || !PushNegate)
1349          && "Can only push negate through OR operation");
1350
1351   // Check if both sides can be transformed.
1352   SDValue LHS = Val->getOperand(0);
1353   SDValue RHS = Val->getOperand(1);
1354   bool CanPushNegateL;
1355   if (!isConjunctionDisjunctionTree(LHS, CanPushNegateL, Depth+1))
1356     return SDValue();
1357   bool CanPushNegateR;
1358   if (!isConjunctionDisjunctionTree(RHS, CanPushNegateR, Depth+1))
1359     return SDValue();
1360
1361   // Do we need to negate our operands?
1362   bool NegateOperands = Opcode == ISD::OR;
1363   // We can negate the results of all previous operations by inverting the
1364   // predicate flags giving us a free negation for one side. For the other side
1365   // we need to be able to push the negation to the leafs of the tree.
1366   if (NegateOperands) {
1367     if (!CanPushNegateL && !CanPushNegateR)
1368       return SDValue();
1369     // Order the side where we can push the negate through to LHS.
1370     if (!CanPushNegateL && CanPushNegateR) {
1371       std::swap(LHS, RHS);
1372       CanPushNegateL = true;
1373     }
1374   }
1375
1376   // Emit RHS. If we want to negate the tree we only need to push a negate
1377   // through if we are already in a PushNegate case, otherwise we can negate
1378   // the "flags to test" afterwards.
1379   AArch64CC::CondCode RHSCC;
1380   SDValue CmpR = emitConjunctionDisjunctionTree(DAG, RHS, RHSCC, PushNegate,
1381                                                 CCOp, Predicate, Depth+1);
1382   if (NegateOperands && !PushNegate)
1383     RHSCC = AArch64CC::getInvertedCondCode(RHSCC);
1384   // Emit LHS. We must push the negate through if we need to negate it.
1385   SDValue CmpL = emitConjunctionDisjunctionTree(DAG, LHS, OutCC, NegateOperands,
1386                                                 CmpR, RHSCC, Depth+1);
1387   // If we transformed an OR to and AND then we have to negate the result
1388   // (or absorb a PushNegate resulting in a double negation).
1389   if (Opcode == ISD::OR && !PushNegate)
1390     OutCC = AArch64CC::getInvertedCondCode(OutCC);
1391   return CmpL;
1392 }
1393
1394 /// @}
1395
1396 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1397                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1398   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1399     EVT VT = RHS.getValueType();
1400     uint64_t C = RHSC->getZExtValue();
1401     if (!isLegalArithImmed(C)) {
1402       // Constant does not fit, try adjusting it by one?
1403       switch (CC) {
1404       default:
1405         break;
1406       case ISD::SETLT:
1407       case ISD::SETGE:
1408         if ((VT == MVT::i32 && C != 0x80000000 &&
1409              isLegalArithImmed((uint32_t)(C - 1))) ||
1410             (VT == MVT::i64 && C != 0x80000000ULL &&
1411              isLegalArithImmed(C - 1ULL))) {
1412           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1413           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1414           RHS = DAG.getConstant(C, dl, VT);
1415         }
1416         break;
1417       case ISD::SETULT:
1418       case ISD::SETUGE:
1419         if ((VT == MVT::i32 && C != 0 &&
1420              isLegalArithImmed((uint32_t)(C - 1))) ||
1421             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1422           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1423           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1424           RHS = DAG.getConstant(C, dl, VT);
1425         }
1426         break;
1427       case ISD::SETLE:
1428       case ISD::SETGT:
1429         if ((VT == MVT::i32 && C != INT32_MAX &&
1430              isLegalArithImmed((uint32_t)(C + 1))) ||
1431             (VT == MVT::i64 && C != INT64_MAX &&
1432              isLegalArithImmed(C + 1ULL))) {
1433           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1434           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1435           RHS = DAG.getConstant(C, dl, VT);
1436         }
1437         break;
1438       case ISD::SETULE:
1439       case ISD::SETUGT:
1440         if ((VT == MVT::i32 && C != UINT32_MAX &&
1441              isLegalArithImmed((uint32_t)(C + 1))) ||
1442             (VT == MVT::i64 && C != UINT64_MAX &&
1443              isLegalArithImmed(C + 1ULL))) {
1444           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1445           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1446           RHS = DAG.getConstant(C, dl, VT);
1447         }
1448         break;
1449       }
1450     }
1451   }
1452   SDValue Cmp;
1453   AArch64CC::CondCode AArch64CC;
1454   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1455     const ConstantSDNode *RHSC = cast<ConstantSDNode>(RHS);
1456
1457     // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1458     // For the i8 operand, the largest immediate is 255, so this can be easily
1459     // encoded in the compare instruction. For the i16 operand, however, the
1460     // largest immediate cannot be encoded in the compare.
1461     // Therefore, use a sign extending load and cmn to avoid materializing the
1462     // -1 constant. For example,
1463     // movz w1, #65535
1464     // ldrh w0, [x0, #0]
1465     // cmp w0, w1
1466     // >
1467     // ldrsh w0, [x0, #0]
1468     // cmn w0, #1
1469     // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1470     // if and only if (sext LHS) == (sext RHS). The checks are in place to
1471     // ensure both the LHS and RHS are truely zero extended and to make sure the
1472     // transformation is profitable.
1473     if ((RHSC->getZExtValue() >> 16 == 0) && isa<LoadSDNode>(LHS) &&
1474         cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1475         cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1476         LHS.getNode()->hasNUsesOfValue(1, 0)) {
1477       int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1478       if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1479         SDValue SExt =
1480             DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1481                         DAG.getValueType(MVT::i16));
1482         Cmp = emitComparison(SExt, DAG.getConstant(ValueofRHS, dl,
1483                                                    RHS.getValueType()),
1484                              CC, dl, DAG);
1485         AArch64CC = changeIntCCToAArch64CC(CC);
1486       }
1487     }
1488
1489     if (!Cmp && (RHSC->isNullValue() || RHSC->isOne())) {
1490       if ((Cmp = emitConjunctionDisjunctionTree(DAG, LHS, AArch64CC))) {
1491         if ((CC == ISD::SETNE) ^ RHSC->isNullValue())
1492           AArch64CC = AArch64CC::getInvertedCondCode(AArch64CC);
1493       }
1494     }
1495   }
1496
1497   if (!Cmp) {
1498     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1499     AArch64CC = changeIntCCToAArch64CC(CC);
1500   }
1501   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT_CC);
1502   return Cmp;
1503 }
1504
1505 static std::pair<SDValue, SDValue>
1506 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1507   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1508          "Unsupported value type");
1509   SDValue Value, Overflow;
1510   SDLoc DL(Op);
1511   SDValue LHS = Op.getOperand(0);
1512   SDValue RHS = Op.getOperand(1);
1513   unsigned Opc = 0;
1514   switch (Op.getOpcode()) {
1515   default:
1516     llvm_unreachable("Unknown overflow instruction!");
1517   case ISD::SADDO:
1518     Opc = AArch64ISD::ADDS;
1519     CC = AArch64CC::VS;
1520     break;
1521   case ISD::UADDO:
1522     Opc = AArch64ISD::ADDS;
1523     CC = AArch64CC::HS;
1524     break;
1525   case ISD::SSUBO:
1526     Opc = AArch64ISD::SUBS;
1527     CC = AArch64CC::VS;
1528     break;
1529   case ISD::USUBO:
1530     Opc = AArch64ISD::SUBS;
1531     CC = AArch64CC::LO;
1532     break;
1533   // Multiply needs a little bit extra work.
1534   case ISD::SMULO:
1535   case ISD::UMULO: {
1536     CC = AArch64CC::NE;
1537     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1538     if (Op.getValueType() == MVT::i32) {
1539       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1540       // For a 32 bit multiply with overflow check we want the instruction
1541       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1542       // need to generate the following pattern:
1543       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1544       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1545       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1546       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1547       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1548                                 DAG.getConstant(0, DL, MVT::i64));
1549       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1550       // operation. We need to clear out the upper 32 bits, because we used a
1551       // widening multiply that wrote all 64 bits. In the end this should be a
1552       // noop.
1553       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1554       if (IsSigned) {
1555         // The signed overflow check requires more than just a simple check for
1556         // any bit set in the upper 32 bits of the result. These bits could be
1557         // just the sign bits of a negative number. To perform the overflow
1558         // check we have to arithmetic shift right the 32nd bit of the result by
1559         // 31 bits. Then we compare the result to the upper 32 bits.
1560         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1561                                         DAG.getConstant(32, DL, MVT::i64));
1562         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1563         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1564                                         DAG.getConstant(31, DL, MVT::i64));
1565         // It is important that LowerBits is last, otherwise the arithmetic
1566         // shift will not be folded into the compare (SUBS).
1567         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1568         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1569                        .getValue(1);
1570       } else {
1571         // The overflow check for unsigned multiply is easy. We only need to
1572         // check if any of the upper 32 bits are set. This can be done with a
1573         // CMP (shifted register). For that we need to generate the following
1574         // pattern:
1575         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1576         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1577                                         DAG.getConstant(32, DL, MVT::i64));
1578         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1579         Overflow =
1580             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1581                         DAG.getConstant(0, DL, MVT::i64),
1582                         UpperBits).getValue(1);
1583       }
1584       break;
1585     }
1586     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1587     // For the 64 bit multiply
1588     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1589     if (IsSigned) {
1590       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1591       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1592                                       DAG.getConstant(63, DL, MVT::i64));
1593       // It is important that LowerBits is last, otherwise the arithmetic
1594       // shift will not be folded into the compare (SUBS).
1595       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1596       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1597                      .getValue(1);
1598     } else {
1599       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1600       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1601       Overflow =
1602           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1603                       DAG.getConstant(0, DL, MVT::i64),
1604                       UpperBits).getValue(1);
1605     }
1606     break;
1607   }
1608   } // switch (...)
1609
1610   if (Opc) {
1611     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1612
1613     // Emit the AArch64 operation with overflow check.
1614     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1615     Overflow = Value.getValue(1);
1616   }
1617   return std::make_pair(Value, Overflow);
1618 }
1619
1620 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1621                                              RTLIB::Libcall Call) const {
1622   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1623   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1624                      SDLoc(Op)).first;
1625 }
1626
1627 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1628   SDValue Sel = Op.getOperand(0);
1629   SDValue Other = Op.getOperand(1);
1630
1631   // If neither operand is a SELECT_CC, give up.
1632   if (Sel.getOpcode() != ISD::SELECT_CC)
1633     std::swap(Sel, Other);
1634   if (Sel.getOpcode() != ISD::SELECT_CC)
1635     return Op;
1636
1637   // The folding we want to perform is:
1638   // (xor x, (select_cc a, b, cc, 0, -1) )
1639   //   -->
1640   // (csel x, (xor x, -1), cc ...)
1641   //
1642   // The latter will get matched to a CSINV instruction.
1643
1644   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1645   SDValue LHS = Sel.getOperand(0);
1646   SDValue RHS = Sel.getOperand(1);
1647   SDValue TVal = Sel.getOperand(2);
1648   SDValue FVal = Sel.getOperand(3);
1649   SDLoc dl(Sel);
1650
1651   // FIXME: This could be generalized to non-integer comparisons.
1652   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1653     return Op;
1654
1655   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1656   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1657
1658   // The values aren't constants, this isn't the pattern we're looking for.
1659   if (!CFVal || !CTVal)
1660     return Op;
1661
1662   // We can commute the SELECT_CC by inverting the condition.  This
1663   // might be needed to make this fit into a CSINV pattern.
1664   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1665     std::swap(TVal, FVal);
1666     std::swap(CTVal, CFVal);
1667     CC = ISD::getSetCCInverse(CC, true);
1668   }
1669
1670   // If the constants line up, perform the transform!
1671   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1672     SDValue CCVal;
1673     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1674
1675     FVal = Other;
1676     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1677                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1678
1679     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1680                        CCVal, Cmp);
1681   }
1682
1683   return Op;
1684 }
1685
1686 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1687   EVT VT = Op.getValueType();
1688
1689   // Let legalize expand this if it isn't a legal type yet.
1690   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1691     return SDValue();
1692
1693   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1694
1695   unsigned Opc;
1696   bool ExtraOp = false;
1697   switch (Op.getOpcode()) {
1698   default:
1699     llvm_unreachable("Invalid code");
1700   case ISD::ADDC:
1701     Opc = AArch64ISD::ADDS;
1702     break;
1703   case ISD::SUBC:
1704     Opc = AArch64ISD::SUBS;
1705     break;
1706   case ISD::ADDE:
1707     Opc = AArch64ISD::ADCS;
1708     ExtraOp = true;
1709     break;
1710   case ISD::SUBE:
1711     Opc = AArch64ISD::SBCS;
1712     ExtraOp = true;
1713     break;
1714   }
1715
1716   if (!ExtraOp)
1717     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1718   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1719                      Op.getOperand(2));
1720 }
1721
1722 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1723   // Let legalize expand this if it isn't a legal type yet.
1724   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1725     return SDValue();
1726
1727   SDLoc dl(Op);
1728   AArch64CC::CondCode CC;
1729   // The actual operation that sets the overflow or carry flag.
1730   SDValue Value, Overflow;
1731   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1732
1733   // We use 0 and 1 as false and true values.
1734   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1735   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1736
1737   // We use an inverted condition, because the conditional select is inverted
1738   // too. This will allow it to be selected to a single instruction:
1739   // CSINC Wd, WZR, WZR, invert(cond).
1740   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1741   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1742                          CCVal, Overflow);
1743
1744   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1745   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1746 }
1747
1748 // Prefetch operands are:
1749 // 1: Address to prefetch
1750 // 2: bool isWrite
1751 // 3: int locality (0 = no locality ... 3 = extreme locality)
1752 // 4: bool isDataCache
1753 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1754   SDLoc DL(Op);
1755   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1756   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1757   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1758
1759   bool IsStream = !Locality;
1760   // When the locality number is set
1761   if (Locality) {
1762     // The front-end should have filtered out the out-of-range values
1763     assert(Locality <= 3 && "Prefetch locality out-of-range");
1764     // The locality degree is the opposite of the cache speed.
1765     // Put the number the other way around.
1766     // The encoding starts at 0 for level 1
1767     Locality = 3 - Locality;
1768   }
1769
1770   // built the mask value encoding the expected behavior.
1771   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1772                    (!IsData << 3) |     // IsDataCache bit
1773                    (Locality << 1) |    // Cache level bits
1774                    (unsigned)IsStream;  // Stream bit
1775   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1776                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1777 }
1778
1779 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1780                                               SelectionDAG &DAG) const {
1781   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1782
1783   RTLIB::Libcall LC;
1784   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1785
1786   return LowerF128Call(Op, DAG, LC);
1787 }
1788
1789 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1790                                              SelectionDAG &DAG) const {
1791   if (Op.getOperand(0).getValueType() != MVT::f128) {
1792     // It's legal except when f128 is involved
1793     return Op;
1794   }
1795
1796   RTLIB::Libcall LC;
1797   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1798
1799   // FP_ROUND node has a second operand indicating whether it is known to be
1800   // precise. That doesn't take part in the LibCall so we can't directly use
1801   // LowerF128Call.
1802   SDValue SrcVal = Op.getOperand(0);
1803   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1804                      /*isSigned*/ false, SDLoc(Op)).first;
1805 }
1806
1807 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1808   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1809   // Any additional optimization in this function should be recorded
1810   // in the cost tables.
1811   EVT InVT = Op.getOperand(0).getValueType();
1812   EVT VT = Op.getValueType();
1813
1814   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1815     SDLoc dl(Op);
1816     SDValue Cv =
1817         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1818                     Op.getOperand(0));
1819     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1820   }
1821
1822   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1823     SDLoc dl(Op);
1824     MVT ExtVT =
1825         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1826                          VT.getVectorNumElements());
1827     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1828     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1829   }
1830
1831   // Type changing conversions are illegal.
1832   return Op;
1833 }
1834
1835 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1836                                               SelectionDAG &DAG) const {
1837   if (Op.getOperand(0).getValueType().isVector())
1838     return LowerVectorFP_TO_INT(Op, DAG);
1839
1840   // f16 conversions are promoted to f32.
1841   if (Op.getOperand(0).getValueType() == MVT::f16) {
1842     SDLoc dl(Op);
1843     return DAG.getNode(
1844         Op.getOpcode(), dl, Op.getValueType(),
1845         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1846   }
1847
1848   if (Op.getOperand(0).getValueType() != MVT::f128) {
1849     // It's legal except when f128 is involved
1850     return Op;
1851   }
1852
1853   RTLIB::Libcall LC;
1854   if (Op.getOpcode() == ISD::FP_TO_SINT)
1855     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1856   else
1857     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1858
1859   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1860   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1861                      SDLoc(Op)).first;
1862 }
1863
1864 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1865   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1866   // Any additional optimization in this function should be recorded
1867   // in the cost tables.
1868   EVT VT = Op.getValueType();
1869   SDLoc dl(Op);
1870   SDValue In = Op.getOperand(0);
1871   EVT InVT = In.getValueType();
1872
1873   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1874     MVT CastVT =
1875         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1876                          InVT.getVectorNumElements());
1877     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1878     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1879   }
1880
1881   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1882     unsigned CastOpc =
1883         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1884     EVT CastVT = VT.changeVectorElementTypeToInteger();
1885     In = DAG.getNode(CastOpc, dl, CastVT, In);
1886     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1887   }
1888
1889   return Op;
1890 }
1891
1892 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1893                                             SelectionDAG &DAG) const {
1894   if (Op.getValueType().isVector())
1895     return LowerVectorINT_TO_FP(Op, DAG);
1896
1897   // f16 conversions are promoted to f32.
1898   if (Op.getValueType() == MVT::f16) {
1899     SDLoc dl(Op);
1900     return DAG.getNode(
1901         ISD::FP_ROUND, dl, MVT::f16,
1902         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1903         DAG.getIntPtrConstant(0, dl));
1904   }
1905
1906   // i128 conversions are libcalls.
1907   if (Op.getOperand(0).getValueType() == MVT::i128)
1908     return SDValue();
1909
1910   // Other conversions are legal, unless it's to the completely software-based
1911   // fp128.
1912   if (Op.getValueType() != MVT::f128)
1913     return Op;
1914
1915   RTLIB::Libcall LC;
1916   if (Op.getOpcode() == ISD::SINT_TO_FP)
1917     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1918   else
1919     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1920
1921   return LowerF128Call(Op, DAG, LC);
1922 }
1923
1924 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1925                                             SelectionDAG &DAG) const {
1926   // For iOS, we want to call an alternative entry point: __sincos_stret,
1927   // which returns the values in two S / D registers.
1928   SDLoc dl(Op);
1929   SDValue Arg = Op.getOperand(0);
1930   EVT ArgVT = Arg.getValueType();
1931   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1932
1933   ArgListTy Args;
1934   ArgListEntry Entry;
1935
1936   Entry.Node = Arg;
1937   Entry.Ty = ArgTy;
1938   Entry.isSExt = false;
1939   Entry.isZExt = false;
1940   Args.push_back(Entry);
1941
1942   const char *LibcallName =
1943       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1944   SDValue Callee =
1945       DAG.getExternalSymbol(LibcallName, getPointerTy(DAG.getDataLayout()));
1946
1947   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1948   TargetLowering::CallLoweringInfo CLI(DAG);
1949   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1950     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1951
1952   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1953   return CallResult.first;
1954 }
1955
1956 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1957   if (Op.getValueType() != MVT::f16)
1958     return SDValue();
1959
1960   assert(Op.getOperand(0).getValueType() == MVT::i16);
1961   SDLoc DL(Op);
1962
1963   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1964   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1965   return SDValue(
1966       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1967                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1968       0);
1969 }
1970
1971 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1972   if (OrigVT.getSizeInBits() >= 64)
1973     return OrigVT;
1974
1975   assert(OrigVT.isSimple() && "Expecting a simple value type");
1976
1977   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1978   switch (OrigSimpleTy) {
1979   default: llvm_unreachable("Unexpected Vector Type");
1980   case MVT::v2i8:
1981   case MVT::v2i16:
1982      return MVT::v2i32;
1983   case MVT::v4i8:
1984     return  MVT::v4i16;
1985   }
1986 }
1987
1988 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1989                                                  const EVT &OrigTy,
1990                                                  const EVT &ExtTy,
1991                                                  unsigned ExtOpcode) {
1992   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1993   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1994   // 64-bits we need to insert a new extension so that it will be 64-bits.
1995   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1996   if (OrigTy.getSizeInBits() >= 64)
1997     return N;
1998
1999   // Must extend size to at least 64 bits to be used as an operand for VMULL.
2000   EVT NewVT = getExtensionTo64Bits(OrigTy);
2001
2002   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
2003 }
2004
2005 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
2006                                    bool isSigned) {
2007   EVT VT = N->getValueType(0);
2008
2009   if (N->getOpcode() != ISD::BUILD_VECTOR)
2010     return false;
2011
2012   for (const SDValue &Elt : N->op_values()) {
2013     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
2014       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
2015       unsigned HalfSize = EltSize / 2;
2016       if (isSigned) {
2017         if (!isIntN(HalfSize, C->getSExtValue()))
2018           return false;
2019       } else {
2020         if (!isUIntN(HalfSize, C->getZExtValue()))
2021           return false;
2022       }
2023       continue;
2024     }
2025     return false;
2026   }
2027
2028   return true;
2029 }
2030
2031 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
2032   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
2033     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
2034                                              N->getOperand(0)->getValueType(0),
2035                                              N->getValueType(0),
2036                                              N->getOpcode());
2037
2038   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
2039   EVT VT = N->getValueType(0);
2040   SDLoc dl(N);
2041   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
2042   unsigned NumElts = VT.getVectorNumElements();
2043   MVT TruncVT = MVT::getIntegerVT(EltSize);
2044   SmallVector<SDValue, 8> Ops;
2045   for (unsigned i = 0; i != NumElts; ++i) {
2046     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
2047     const APInt &CInt = C->getAPIntValue();
2048     // Element types smaller than 32 bits are not legal, so use i32 elements.
2049     // The values are implicitly truncated so sext vs. zext doesn't matter.
2050     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
2051   }
2052   return DAG.getNode(ISD::BUILD_VECTOR, dl,
2053                      MVT::getVectorVT(TruncVT, NumElts), Ops);
2054 }
2055
2056 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
2057   if (N->getOpcode() == ISD::SIGN_EXTEND)
2058     return true;
2059   if (isExtendedBUILD_VECTOR(N, DAG, true))
2060     return true;
2061   return false;
2062 }
2063
2064 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
2065   if (N->getOpcode() == ISD::ZERO_EXTEND)
2066     return true;
2067   if (isExtendedBUILD_VECTOR(N, DAG, false))
2068     return true;
2069   return false;
2070 }
2071
2072 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
2073   unsigned Opcode = N->getOpcode();
2074   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2075     SDNode *N0 = N->getOperand(0).getNode();
2076     SDNode *N1 = N->getOperand(1).getNode();
2077     return N0->hasOneUse() && N1->hasOneUse() &&
2078       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
2079   }
2080   return false;
2081 }
2082
2083 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
2084   unsigned Opcode = N->getOpcode();
2085   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2086     SDNode *N0 = N->getOperand(0).getNode();
2087     SDNode *N1 = N->getOperand(1).getNode();
2088     return N0->hasOneUse() && N1->hasOneUse() &&
2089       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
2090   }
2091   return false;
2092 }
2093
2094 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
2095   // Multiplications are only custom-lowered for 128-bit vectors so that
2096   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
2097   EVT VT = Op.getValueType();
2098   assert(VT.is128BitVector() && VT.isInteger() &&
2099          "unexpected type for custom-lowering ISD::MUL");
2100   SDNode *N0 = Op.getOperand(0).getNode();
2101   SDNode *N1 = Op.getOperand(1).getNode();
2102   unsigned NewOpc = 0;
2103   bool isMLA = false;
2104   bool isN0SExt = isSignExtended(N0, DAG);
2105   bool isN1SExt = isSignExtended(N1, DAG);
2106   if (isN0SExt && isN1SExt)
2107     NewOpc = AArch64ISD::SMULL;
2108   else {
2109     bool isN0ZExt = isZeroExtended(N0, DAG);
2110     bool isN1ZExt = isZeroExtended(N1, DAG);
2111     if (isN0ZExt && isN1ZExt)
2112       NewOpc = AArch64ISD::UMULL;
2113     else if (isN1SExt || isN1ZExt) {
2114       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
2115       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
2116       if (isN1SExt && isAddSubSExt(N0, DAG)) {
2117         NewOpc = AArch64ISD::SMULL;
2118         isMLA = true;
2119       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
2120         NewOpc =  AArch64ISD::UMULL;
2121         isMLA = true;
2122       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
2123         std::swap(N0, N1);
2124         NewOpc =  AArch64ISD::UMULL;
2125         isMLA = true;
2126       }
2127     }
2128
2129     if (!NewOpc) {
2130       if (VT == MVT::v2i64)
2131         // Fall through to expand this.  It is not legal.
2132         return SDValue();
2133       else
2134         // Other vector multiplications are legal.
2135         return Op;
2136     }
2137   }
2138
2139   // Legalize to a S/UMULL instruction
2140   SDLoc DL(Op);
2141   SDValue Op0;
2142   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
2143   if (!isMLA) {
2144     Op0 = skipExtensionForVectorMULL(N0, DAG);
2145     assert(Op0.getValueType().is64BitVector() &&
2146            Op1.getValueType().is64BitVector() &&
2147            "unexpected types for extended operands to VMULL");
2148     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
2149   }
2150   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
2151   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
2152   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
2153   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
2154   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
2155   EVT Op1VT = Op1.getValueType();
2156   return DAG.getNode(N0->getOpcode(), DL, VT,
2157                      DAG.getNode(NewOpc, DL, VT,
2158                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
2159                      DAG.getNode(NewOpc, DL, VT,
2160                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
2161 }
2162
2163 SDValue AArch64TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
2164                                                      SelectionDAG &DAG) const {
2165   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2166   SDLoc dl(Op);
2167   switch (IntNo) {
2168   default: return SDValue();    // Don't custom lower most intrinsics.
2169   case Intrinsic::aarch64_thread_pointer: {
2170     EVT PtrVT = getPointerTy(DAG.getDataLayout());
2171     return DAG.getNode(AArch64ISD::THREAD_POINTER, dl, PtrVT);
2172   }
2173   }
2174 }
2175
2176 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
2177                                               SelectionDAG &DAG) const {
2178   switch (Op.getOpcode()) {
2179   default:
2180     llvm_unreachable("unimplemented operand");
2181     return SDValue();
2182   case ISD::BITCAST:
2183     return LowerBITCAST(Op, DAG);
2184   case ISD::GlobalAddress:
2185     return LowerGlobalAddress(Op, DAG);
2186   case ISD::GlobalTLSAddress:
2187     return LowerGlobalTLSAddress(Op, DAG);
2188   case ISD::SETCC:
2189     return LowerSETCC(Op, DAG);
2190   case ISD::BR_CC:
2191     return LowerBR_CC(Op, DAG);
2192   case ISD::SELECT:
2193     return LowerSELECT(Op, DAG);
2194   case ISD::SELECT_CC:
2195     return LowerSELECT_CC(Op, DAG);
2196   case ISD::JumpTable:
2197     return LowerJumpTable(Op, DAG);
2198   case ISD::ConstantPool:
2199     return LowerConstantPool(Op, DAG);
2200   case ISD::BlockAddress:
2201     return LowerBlockAddress(Op, DAG);
2202   case ISD::VASTART:
2203     return LowerVASTART(Op, DAG);
2204   case ISD::VACOPY:
2205     return LowerVACOPY(Op, DAG);
2206   case ISD::VAARG:
2207     return LowerVAARG(Op, DAG);
2208   case ISD::ADDC:
2209   case ISD::ADDE:
2210   case ISD::SUBC:
2211   case ISD::SUBE:
2212     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2213   case ISD::SADDO:
2214   case ISD::UADDO:
2215   case ISD::SSUBO:
2216   case ISD::USUBO:
2217   case ISD::SMULO:
2218   case ISD::UMULO:
2219     return LowerXALUO(Op, DAG);
2220   case ISD::FADD:
2221     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
2222   case ISD::FSUB:
2223     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
2224   case ISD::FMUL:
2225     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
2226   case ISD::FDIV:
2227     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
2228   case ISD::FP_ROUND:
2229     return LowerFP_ROUND(Op, DAG);
2230   case ISD::FP_EXTEND:
2231     return LowerFP_EXTEND(Op, DAG);
2232   case ISD::FRAMEADDR:
2233     return LowerFRAMEADDR(Op, DAG);
2234   case ISD::RETURNADDR:
2235     return LowerRETURNADDR(Op, DAG);
2236   case ISD::INSERT_VECTOR_ELT:
2237     return LowerINSERT_VECTOR_ELT(Op, DAG);
2238   case ISD::EXTRACT_VECTOR_ELT:
2239     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2240   case ISD::BUILD_VECTOR:
2241     return LowerBUILD_VECTOR(Op, DAG);
2242   case ISD::VECTOR_SHUFFLE:
2243     return LowerVECTOR_SHUFFLE(Op, DAG);
2244   case ISD::EXTRACT_SUBVECTOR:
2245     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2246   case ISD::SRA:
2247   case ISD::SRL:
2248   case ISD::SHL:
2249     return LowerVectorSRA_SRL_SHL(Op, DAG);
2250   case ISD::SHL_PARTS:
2251     return LowerShiftLeftParts(Op, DAG);
2252   case ISD::SRL_PARTS:
2253   case ISD::SRA_PARTS:
2254     return LowerShiftRightParts(Op, DAG);
2255   case ISD::CTPOP:
2256     return LowerCTPOP(Op, DAG);
2257   case ISD::FCOPYSIGN:
2258     return LowerFCOPYSIGN(Op, DAG);
2259   case ISD::AND:
2260     return LowerVectorAND(Op, DAG);
2261   case ISD::OR:
2262     return LowerVectorOR(Op, DAG);
2263   case ISD::XOR:
2264     return LowerXOR(Op, DAG);
2265   case ISD::PREFETCH:
2266     return LowerPREFETCH(Op, DAG);
2267   case ISD::SINT_TO_FP:
2268   case ISD::UINT_TO_FP:
2269     return LowerINT_TO_FP(Op, DAG);
2270   case ISD::FP_TO_SINT:
2271   case ISD::FP_TO_UINT:
2272     return LowerFP_TO_INT(Op, DAG);
2273   case ISD::FSINCOS:
2274     return LowerFSINCOS(Op, DAG);
2275   case ISD::MUL:
2276     return LowerMUL(Op, DAG);
2277   case ISD::INTRINSIC_WO_CHAIN:
2278     return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2279   }
2280 }
2281
2282 /// getFunctionAlignment - Return the Log2 alignment of this function.
2283 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2284   return 2;
2285 }
2286
2287 //===----------------------------------------------------------------------===//
2288 //                      Calling Convention Implementation
2289 //===----------------------------------------------------------------------===//
2290
2291 #include "AArch64GenCallingConv.inc"
2292
2293 /// Selects the correct CCAssignFn for a given CallingConvention value.
2294 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2295                                                      bool IsVarArg) const {
2296   switch (CC) {
2297   default:
2298     llvm_unreachable("Unsupported calling convention.");
2299   case CallingConv::WebKit_JS:
2300     return CC_AArch64_WebKit_JS;
2301   case CallingConv::GHC:
2302     return CC_AArch64_GHC;
2303   case CallingConv::C:
2304   case CallingConv::Fast:
2305     if (!Subtarget->isTargetDarwin())
2306       return CC_AArch64_AAPCS;
2307     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2308   }
2309 }
2310
2311 SDValue AArch64TargetLowering::LowerFormalArguments(
2312     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2313     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2314     SmallVectorImpl<SDValue> &InVals) const {
2315   MachineFunction &MF = DAG.getMachineFunction();
2316   MachineFrameInfo *MFI = MF.getFrameInfo();
2317
2318   // Assign locations to all of the incoming arguments.
2319   SmallVector<CCValAssign, 16> ArgLocs;
2320   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2321                  *DAG.getContext());
2322
2323   // At this point, Ins[].VT may already be promoted to i32. To correctly
2324   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2325   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2326   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2327   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2328   // LocVT.
2329   unsigned NumArgs = Ins.size();
2330   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2331   unsigned CurArgIdx = 0;
2332   for (unsigned i = 0; i != NumArgs; ++i) {
2333     MVT ValVT = Ins[i].VT;
2334     if (Ins[i].isOrigArg()) {
2335       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2336       CurArgIdx = Ins[i].getOrigArgIndex();
2337
2338       // Get type of the original argument.
2339       EVT ActualVT = getValueType(DAG.getDataLayout(), CurOrigArg->getType(),
2340                                   /*AllowUnknown*/ true);
2341       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2342       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2343       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2344         ValVT = MVT::i8;
2345       else if (ActualMVT == MVT::i16)
2346         ValVT = MVT::i16;
2347     }
2348     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2349     bool Res =
2350         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2351     assert(!Res && "Call operand has unhandled type");
2352     (void)Res;
2353   }
2354   assert(ArgLocs.size() == Ins.size());
2355   SmallVector<SDValue, 16> ArgValues;
2356   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2357     CCValAssign &VA = ArgLocs[i];
2358
2359     if (Ins[i].Flags.isByVal()) {
2360       // Byval is used for HFAs in the PCS, but the system should work in a
2361       // non-compliant manner for larger structs.
2362       EVT PtrVT = getPointerTy(DAG.getDataLayout());
2363       int Size = Ins[i].Flags.getByValSize();
2364       unsigned NumRegs = (Size + 7) / 8;
2365
2366       // FIXME: This works on big-endian for composite byvals, which are the common
2367       // case. It should also work for fundamental types too.
2368       unsigned FrameIdx =
2369         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2370       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrVT);
2371       InVals.push_back(FrameIdxN);
2372
2373       continue;
2374     }
2375
2376     if (VA.isRegLoc()) {
2377       // Arguments stored in registers.
2378       EVT RegVT = VA.getLocVT();
2379
2380       SDValue ArgValue;
2381       const TargetRegisterClass *RC;
2382
2383       if (RegVT == MVT::i32)
2384         RC = &AArch64::GPR32RegClass;
2385       else if (RegVT == MVT::i64)
2386         RC = &AArch64::GPR64RegClass;
2387       else if (RegVT == MVT::f16)
2388         RC = &AArch64::FPR16RegClass;
2389       else if (RegVT == MVT::f32)
2390         RC = &AArch64::FPR32RegClass;
2391       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2392         RC = &AArch64::FPR64RegClass;
2393       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2394         RC = &AArch64::FPR128RegClass;
2395       else
2396         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2397
2398       // Transform the arguments in physical registers into virtual ones.
2399       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2400       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2401
2402       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2403       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2404       // truncate to the right size.
2405       switch (VA.getLocInfo()) {
2406       default:
2407         llvm_unreachable("Unknown loc info!");
2408       case CCValAssign::Full:
2409         break;
2410       case CCValAssign::BCvt:
2411         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2412         break;
2413       case CCValAssign::AExt:
2414       case CCValAssign::SExt:
2415       case CCValAssign::ZExt:
2416         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2417         // nodes after our lowering.
2418         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2419         break;
2420       }
2421
2422       InVals.push_back(ArgValue);
2423
2424     } else { // VA.isRegLoc()
2425       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2426       unsigned ArgOffset = VA.getLocMemOffset();
2427       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2428
2429       uint32_t BEAlign = 0;
2430       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2431           !Ins[i].Flags.isInConsecutiveRegs())
2432         BEAlign = 8 - ArgSize;
2433
2434       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2435
2436       // Create load nodes to retrieve arguments from the stack.
2437       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2438       SDValue ArgValue;
2439
2440       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2441       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2442       MVT MemVT = VA.getValVT();
2443
2444       switch (VA.getLocInfo()) {
2445       default:
2446         break;
2447       case CCValAssign::BCvt:
2448         MemVT = VA.getLocVT();
2449         break;
2450       case CCValAssign::SExt:
2451         ExtType = ISD::SEXTLOAD;
2452         break;
2453       case CCValAssign::ZExt:
2454         ExtType = ISD::ZEXTLOAD;
2455         break;
2456       case CCValAssign::AExt:
2457         ExtType = ISD::EXTLOAD;
2458         break;
2459       }
2460
2461       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2462                                 MachinePointerInfo::getFixedStack(FI),
2463                                 MemVT, false, false, false, 0);
2464
2465       InVals.push_back(ArgValue);
2466     }
2467   }
2468
2469   // varargs
2470   if (isVarArg) {
2471     if (!Subtarget->isTargetDarwin()) {
2472       // The AAPCS variadic function ABI is identical to the non-variadic
2473       // one. As a result there may be more arguments in registers and we should
2474       // save them for future reference.
2475       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2476     }
2477
2478     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2479     // This will point to the next argument passed via stack.
2480     unsigned StackOffset = CCInfo.getNextStackOffset();
2481     // We currently pass all varargs at 8-byte alignment.
2482     StackOffset = ((StackOffset + 7) & ~7);
2483     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2484   }
2485
2486   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2487   unsigned StackArgSize = CCInfo.getNextStackOffset();
2488   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2489   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2490     // This is a non-standard ABI so by fiat I say we're allowed to make full
2491     // use of the stack area to be popped, which must be aligned to 16 bytes in
2492     // any case:
2493     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2494
2495     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2496     // a multiple of 16.
2497     FuncInfo->setArgumentStackToRestore(StackArgSize);
2498
2499     // This realignment carries over to the available bytes below. Our own
2500     // callers will guarantee the space is free by giving an aligned value to
2501     // CALLSEQ_START.
2502   }
2503   // Even if we're not expected to free up the space, it's useful to know how
2504   // much is there while considering tail calls (because we can reuse it).
2505   FuncInfo->setBytesInStackArgArea(StackArgSize);
2506
2507   return Chain;
2508 }
2509
2510 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2511                                                 SelectionDAG &DAG, SDLoc DL,
2512                                                 SDValue &Chain) const {
2513   MachineFunction &MF = DAG.getMachineFunction();
2514   MachineFrameInfo *MFI = MF.getFrameInfo();
2515   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2516   auto PtrVT = getPointerTy(DAG.getDataLayout());
2517
2518   SmallVector<SDValue, 8> MemOps;
2519
2520   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2521                                           AArch64::X3, AArch64::X4, AArch64::X5,
2522                                           AArch64::X6, AArch64::X7 };
2523   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2524   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2525
2526   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2527   int GPRIdx = 0;
2528   if (GPRSaveSize != 0) {
2529     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2530
2531     SDValue FIN = DAG.getFrameIndex(GPRIdx, PtrVT);
2532
2533     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2534       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2535       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2536       SDValue Store =
2537           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2538                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2539       MemOps.push_back(Store);
2540       FIN =
2541           DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getConstant(8, DL, PtrVT));
2542     }
2543   }
2544   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2545   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2546
2547   if (Subtarget->hasFPARMv8()) {
2548     static const MCPhysReg FPRArgRegs[] = {
2549         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2550         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2551     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2552     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2553
2554     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2555     int FPRIdx = 0;
2556     if (FPRSaveSize != 0) {
2557       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2558
2559       SDValue FIN = DAG.getFrameIndex(FPRIdx, PtrVT);
2560
2561       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2562         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2563         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2564
2565         SDValue Store =
2566             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2567                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2568         MemOps.push_back(Store);
2569         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
2570                           DAG.getConstant(16, DL, PtrVT));
2571       }
2572     }
2573     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2574     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2575   }
2576
2577   if (!MemOps.empty()) {
2578     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2579   }
2580 }
2581
2582 /// LowerCallResult - Lower the result values of a call into the
2583 /// appropriate copies out of appropriate physical registers.
2584 SDValue AArch64TargetLowering::LowerCallResult(
2585     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2586     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2587     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2588     SDValue ThisVal) const {
2589   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2590                           ? RetCC_AArch64_WebKit_JS
2591                           : RetCC_AArch64_AAPCS;
2592   // Assign locations to each value returned by this call.
2593   SmallVector<CCValAssign, 16> RVLocs;
2594   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2595                  *DAG.getContext());
2596   CCInfo.AnalyzeCallResult(Ins, RetCC);
2597
2598   // Copy all of the result registers out of their specified physreg.
2599   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2600     CCValAssign VA = RVLocs[i];
2601
2602     // Pass 'this' value directly from the argument to return value, to avoid
2603     // reg unit interference
2604     if (i == 0 && isThisReturn) {
2605       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2606              "unexpected return calling convention register assignment");
2607       InVals.push_back(ThisVal);
2608       continue;
2609     }
2610
2611     SDValue Val =
2612         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2613     Chain = Val.getValue(1);
2614     InFlag = Val.getValue(2);
2615
2616     switch (VA.getLocInfo()) {
2617     default:
2618       llvm_unreachable("Unknown loc info!");
2619     case CCValAssign::Full:
2620       break;
2621     case CCValAssign::BCvt:
2622       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2623       break;
2624     }
2625
2626     InVals.push_back(Val);
2627   }
2628
2629   return Chain;
2630 }
2631
2632 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2633     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2634     bool isCalleeStructRet, bool isCallerStructRet,
2635     const SmallVectorImpl<ISD::OutputArg> &Outs,
2636     const SmallVectorImpl<SDValue> &OutVals,
2637     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2638   // For CallingConv::C this function knows whether the ABI needs
2639   // changing. That's not true for other conventions so they will have to opt in
2640   // manually.
2641   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2642     return false;
2643
2644   const MachineFunction &MF = DAG.getMachineFunction();
2645   const Function *CallerF = MF.getFunction();
2646   CallingConv::ID CallerCC = CallerF->getCallingConv();
2647   bool CCMatch = CallerCC == CalleeCC;
2648
2649   // Byval parameters hand the function a pointer directly into the stack area
2650   // we want to reuse during a tail call. Working around this *is* possible (see
2651   // X86) but less efficient and uglier in LowerCall.
2652   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2653                                     e = CallerF->arg_end();
2654        i != e; ++i)
2655     if (i->hasByValAttr())
2656       return false;
2657
2658   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2659     if (IsTailCallConvention(CalleeCC) && CCMatch)
2660       return true;
2661     return false;
2662   }
2663
2664   // Externally-defined functions with weak linkage should not be
2665   // tail-called on AArch64 when the OS does not support dynamic
2666   // pre-emption of symbols, as the AAELF spec requires normal calls
2667   // to undefined weak functions to be replaced with a NOP or jump to the
2668   // next instruction. The behaviour of branch instructions in this
2669   // situation (as used for tail calls) is implementation-defined, so we
2670   // cannot rely on the linker replacing the tail call with a return.
2671   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2672     const GlobalValue *GV = G->getGlobal();
2673     const Triple &TT = getTargetMachine().getTargetTriple();
2674     if (GV->hasExternalWeakLinkage() &&
2675         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2676       return false;
2677   }
2678
2679   // Now we search for cases where we can use a tail call without changing the
2680   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2681   // concept.
2682
2683   // I want anyone implementing a new calling convention to think long and hard
2684   // about this assert.
2685   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2686          "Unexpected variadic calling convention");
2687
2688   if (isVarArg && !Outs.empty()) {
2689     // At least two cases here: if caller is fastcc then we can't have any
2690     // memory arguments (we'd be expected to clean up the stack afterwards). If
2691     // caller is C then we could potentially use its argument area.
2692
2693     // FIXME: for now we take the most conservative of these in both cases:
2694     // disallow all variadic memory operands.
2695     SmallVector<CCValAssign, 16> ArgLocs;
2696     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2697                    *DAG.getContext());
2698
2699     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2700     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2701       if (!ArgLocs[i].isRegLoc())
2702         return false;
2703   }
2704
2705   // If the calling conventions do not match, then we'd better make sure the
2706   // results are returned in the same way as what the caller expects.
2707   if (!CCMatch) {
2708     SmallVector<CCValAssign, 16> RVLocs1;
2709     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2710                     *DAG.getContext());
2711     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2712
2713     SmallVector<CCValAssign, 16> RVLocs2;
2714     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2715                     *DAG.getContext());
2716     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2717
2718     if (RVLocs1.size() != RVLocs2.size())
2719       return false;
2720     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2721       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2722         return false;
2723       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2724         return false;
2725       if (RVLocs1[i].isRegLoc()) {
2726         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2727           return false;
2728       } else {
2729         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2730           return false;
2731       }
2732     }
2733   }
2734
2735   // Nothing more to check if the callee is taking no arguments
2736   if (Outs.empty())
2737     return true;
2738
2739   SmallVector<CCValAssign, 16> ArgLocs;
2740   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2741                  *DAG.getContext());
2742
2743   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2744
2745   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2746
2747   // If the stack arguments for this call would fit into our own save area then
2748   // the call can be made tail.
2749   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2750 }
2751
2752 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2753                                                    SelectionDAG &DAG,
2754                                                    MachineFrameInfo *MFI,
2755                                                    int ClobberedFI) const {
2756   SmallVector<SDValue, 8> ArgChains;
2757   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2758   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2759
2760   // Include the original chain at the beginning of the list. When this is
2761   // used by target LowerCall hooks, this helps legalize find the
2762   // CALLSEQ_BEGIN node.
2763   ArgChains.push_back(Chain);
2764
2765   // Add a chain value for each stack argument corresponding
2766   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2767                             UE = DAG.getEntryNode().getNode()->use_end();
2768        U != UE; ++U)
2769     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2770       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2771         if (FI->getIndex() < 0) {
2772           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2773           int64_t InLastByte = InFirstByte;
2774           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2775
2776           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2777               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2778             ArgChains.push_back(SDValue(L, 1));
2779         }
2780
2781   // Build a tokenfactor for all the chains.
2782   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2783 }
2784
2785 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2786                                                    bool TailCallOpt) const {
2787   return CallCC == CallingConv::Fast && TailCallOpt;
2788 }
2789
2790 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2791   return CallCC == CallingConv::Fast;
2792 }
2793
2794 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2795 /// and add input and output parameter nodes.
2796 SDValue
2797 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2798                                  SmallVectorImpl<SDValue> &InVals) const {
2799   SelectionDAG &DAG = CLI.DAG;
2800   SDLoc &DL = CLI.DL;
2801   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2802   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2803   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2804   SDValue Chain = CLI.Chain;
2805   SDValue Callee = CLI.Callee;
2806   bool &IsTailCall = CLI.IsTailCall;
2807   CallingConv::ID CallConv = CLI.CallConv;
2808   bool IsVarArg = CLI.IsVarArg;
2809
2810   MachineFunction &MF = DAG.getMachineFunction();
2811   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2812   bool IsThisReturn = false;
2813
2814   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2815   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2816   bool IsSibCall = false;
2817
2818   if (IsTailCall) {
2819     // Check if it's really possible to do a tail call.
2820     IsTailCall = isEligibleForTailCallOptimization(
2821         Callee, CallConv, IsVarArg, IsStructRet,
2822         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2823     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2824       report_fatal_error("failed to perform tail call elimination on a call "
2825                          "site marked musttail");
2826
2827     // A sibling call is one where we're under the usual C ABI and not planning
2828     // to change that but can still do a tail call:
2829     if (!TailCallOpt && IsTailCall)
2830       IsSibCall = true;
2831
2832     if (IsTailCall)
2833       ++NumTailCalls;
2834   }
2835
2836   // Analyze operands of the call, assigning locations to each operand.
2837   SmallVector<CCValAssign, 16> ArgLocs;
2838   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2839                  *DAG.getContext());
2840
2841   if (IsVarArg) {
2842     // Handle fixed and variable vector arguments differently.
2843     // Variable vector arguments always go into memory.
2844     unsigned NumArgs = Outs.size();
2845
2846     for (unsigned i = 0; i != NumArgs; ++i) {
2847       MVT ArgVT = Outs[i].VT;
2848       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2849       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2850                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2851       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2852       assert(!Res && "Call operand has unhandled type");
2853       (void)Res;
2854     }
2855   } else {
2856     // At this point, Outs[].VT may already be promoted to i32. To correctly
2857     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2858     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2859     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2860     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2861     // LocVT.
2862     unsigned NumArgs = Outs.size();
2863     for (unsigned i = 0; i != NumArgs; ++i) {
2864       MVT ValVT = Outs[i].VT;
2865       // Get type of the original argument.
2866       EVT ActualVT = getValueType(DAG.getDataLayout(),
2867                                   CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2868                                   /*AllowUnknown*/ true);
2869       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2870       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2871       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2872       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2873         ValVT = MVT::i8;
2874       else if (ActualMVT == MVT::i16)
2875         ValVT = MVT::i16;
2876
2877       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2878       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2879       assert(!Res && "Call operand has unhandled type");
2880       (void)Res;
2881     }
2882   }
2883
2884   // Get a count of how many bytes are to be pushed on the stack.
2885   unsigned NumBytes = CCInfo.getNextStackOffset();
2886
2887   if (IsSibCall) {
2888     // Since we're not changing the ABI to make this a tail call, the memory
2889     // operands are already available in the caller's incoming argument space.
2890     NumBytes = 0;
2891   }
2892
2893   // FPDiff is the byte offset of the call's argument area from the callee's.
2894   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2895   // by this amount for a tail call. In a sibling call it must be 0 because the
2896   // caller will deallocate the entire stack and the callee still expects its
2897   // arguments to begin at SP+0. Completely unused for non-tail calls.
2898   int FPDiff = 0;
2899
2900   if (IsTailCall && !IsSibCall) {
2901     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2902
2903     // Since callee will pop argument stack as a tail call, we must keep the
2904     // popped size 16-byte aligned.
2905     NumBytes = RoundUpToAlignment(NumBytes, 16);
2906
2907     // FPDiff will be negative if this tail call requires more space than we
2908     // would automatically have in our incoming argument space. Positive if we
2909     // can actually shrink the stack.
2910     FPDiff = NumReusableBytes - NumBytes;
2911
2912     // The stack pointer must be 16-byte aligned at all times it's used for a
2913     // memory operation, which in practice means at *all* times and in
2914     // particular across call boundaries. Therefore our own arguments started at
2915     // a 16-byte aligned SP and the delta applied for the tail call should
2916     // satisfy the same constraint.
2917     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2918   }
2919
2920   // Adjust the stack pointer for the new arguments...
2921   // These operations are automatically eliminated by the prolog/epilog pass
2922   if (!IsSibCall)
2923     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2924                                                               true),
2925                                  DL);
2926
2927   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP,
2928                                         getPointerTy(DAG.getDataLayout()));
2929
2930   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2931   SmallVector<SDValue, 8> MemOpChains;
2932   auto PtrVT = getPointerTy(DAG.getDataLayout());
2933
2934   // Walk the register/memloc assignments, inserting copies/loads.
2935   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2936        ++i, ++realArgIdx) {
2937     CCValAssign &VA = ArgLocs[i];
2938     SDValue Arg = OutVals[realArgIdx];
2939     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2940
2941     // Promote the value if needed.
2942     switch (VA.getLocInfo()) {
2943     default:
2944       llvm_unreachable("Unknown loc info!");
2945     case CCValAssign::Full:
2946       break;
2947     case CCValAssign::SExt:
2948       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2949       break;
2950     case CCValAssign::ZExt:
2951       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2952       break;
2953     case CCValAssign::AExt:
2954       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2955         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2956         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2957         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2958       }
2959       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2960       break;
2961     case CCValAssign::BCvt:
2962       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2963       break;
2964     case CCValAssign::FPExt:
2965       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2966       break;
2967     }
2968
2969     if (VA.isRegLoc()) {
2970       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2971         assert(VA.getLocVT() == MVT::i64 &&
2972                "unexpected calling convention register assignment");
2973         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2974                "unexpected use of 'returned'");
2975         IsThisReturn = true;
2976       }
2977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2978     } else {
2979       assert(VA.isMemLoc());
2980
2981       SDValue DstAddr;
2982       MachinePointerInfo DstInfo;
2983
2984       // FIXME: This works on big-endian for composite byvals, which are the
2985       // common case. It should also work for fundamental types too.
2986       uint32_t BEAlign = 0;
2987       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2988                                         : VA.getValVT().getSizeInBits();
2989       OpSize = (OpSize + 7) / 8;
2990       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2991           !Flags.isInConsecutiveRegs()) {
2992         if (OpSize < 8)
2993           BEAlign = 8 - OpSize;
2994       }
2995       unsigned LocMemOffset = VA.getLocMemOffset();
2996       int32_t Offset = LocMemOffset + BEAlign;
2997       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2998       PtrOff = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
2999
3000       if (IsTailCall) {
3001         Offset = Offset + FPDiff;
3002         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3003
3004         DstAddr = DAG.getFrameIndex(FI, PtrVT);
3005         DstInfo = MachinePointerInfo::getFixedStack(FI);
3006
3007         // Make sure any stack arguments overlapping with where we're storing
3008         // are loaded before this eventual operation. Otherwise they'll be
3009         // clobbered.
3010         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
3011       } else {
3012         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3013
3014         DstAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3015         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
3016       }
3017
3018       if (Outs[i].Flags.isByVal()) {
3019         SDValue SizeNode =
3020             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
3021         SDValue Cpy = DAG.getMemcpy(
3022             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
3023             /*isVol = */ false, /*AlwaysInline = */ false,
3024             /*isTailCall = */ false,
3025             DstInfo, MachinePointerInfo());
3026
3027         MemOpChains.push_back(Cpy);
3028       } else {
3029         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
3030         // promoted to a legal register type i32, we should truncate Arg back to
3031         // i1/i8/i16.
3032         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
3033             VA.getValVT() == MVT::i16)
3034           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
3035
3036         SDValue Store =
3037             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
3038         MemOpChains.push_back(Store);
3039       }
3040     }
3041   }
3042
3043   if (!MemOpChains.empty())
3044     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
3045
3046   // Build a sequence of copy-to-reg nodes chained together with token chain
3047   // and flag operands which copy the outgoing args into the appropriate regs.
3048   SDValue InFlag;
3049   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3050     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
3051                              RegsToPass[i].second, InFlag);
3052     InFlag = Chain.getValue(1);
3053   }
3054
3055   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
3056   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
3057   // node so that legalize doesn't hack it.
3058   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3059       Subtarget->isTargetMachO()) {
3060     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3061       const GlobalValue *GV = G->getGlobal();
3062       bool InternalLinkage = GV->hasInternalLinkage();
3063       if (InternalLinkage)
3064         Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3065       else {
3066         Callee =
3067             DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_GOT);
3068         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3069       }
3070     } else if (ExternalSymbolSDNode *S =
3071                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
3072       const char *Sym = S->getSymbol();
3073       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, AArch64II::MO_GOT);
3074       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3075     }
3076   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3077     const GlobalValue *GV = G->getGlobal();
3078     Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3079   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3080     const char *Sym = S->getSymbol();
3081     Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, 0);
3082   }
3083
3084   // We don't usually want to end the call-sequence here because we would tidy
3085   // the frame up *after* the call, however in the ABI-changing tail-call case
3086   // we've carefully laid out the parameters so that when sp is reset they'll be
3087   // in the correct location.
3088   if (IsTailCall && !IsSibCall) {
3089     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3090                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
3091     InFlag = Chain.getValue(1);
3092   }
3093
3094   std::vector<SDValue> Ops;
3095   Ops.push_back(Chain);
3096   Ops.push_back(Callee);
3097
3098   if (IsTailCall) {
3099     // Each tail call may have to adjust the stack by a different amount, so
3100     // this information must travel along with the operation for eventual
3101     // consumption by emitEpilogue.
3102     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
3103   }
3104
3105   // Add argument registers to the end of the list so that they are known live
3106   // into the call.
3107   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3108     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3109                                   RegsToPass[i].second.getValueType()));
3110
3111   // Add a register mask operand representing the call-preserved registers.
3112   const uint32_t *Mask;
3113   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
3114   if (IsThisReturn) {
3115     // For 'this' returns, use the X0-preserving mask if applicable
3116     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
3117     if (!Mask) {
3118       IsThisReturn = false;
3119       Mask = TRI->getCallPreservedMask(MF, CallConv);
3120     }
3121   } else
3122     Mask = TRI->getCallPreservedMask(MF, CallConv);
3123
3124   assert(Mask && "Missing call preserved mask for calling convention");
3125   Ops.push_back(DAG.getRegisterMask(Mask));
3126
3127   if (InFlag.getNode())
3128     Ops.push_back(InFlag);
3129
3130   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3131
3132   // If we're doing a tall call, use a TC_RETURN here rather than an
3133   // actual call instruction.
3134   if (IsTailCall) {
3135     MF.getFrameInfo()->setHasTailCall();
3136     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
3137   }
3138
3139   // Returns a chain and a flag for retval copy to use.
3140   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
3141   InFlag = Chain.getValue(1);
3142
3143   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
3144                                 ? RoundUpToAlignment(NumBytes, 16)
3145                                 : 0;
3146
3147   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3148                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
3149                              InFlag, DL);
3150   if (!Ins.empty())
3151     InFlag = Chain.getValue(1);
3152
3153   // Handle result values, copying them out of physregs into vregs that we
3154   // return.
3155   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
3156                          InVals, IsThisReturn,
3157                          IsThisReturn ? OutVals[0] : SDValue());
3158 }
3159
3160 bool AArch64TargetLowering::CanLowerReturn(
3161     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
3162     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
3163   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3164                           ? RetCC_AArch64_WebKit_JS
3165                           : RetCC_AArch64_AAPCS;
3166   SmallVector<CCValAssign, 16> RVLocs;
3167   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
3168   return CCInfo.CheckReturn(Outs, RetCC);
3169 }
3170
3171 SDValue
3172 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
3173                                    bool isVarArg,
3174                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
3175                                    const SmallVectorImpl<SDValue> &OutVals,
3176                                    SDLoc DL, SelectionDAG &DAG) const {
3177   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3178                           ? RetCC_AArch64_WebKit_JS
3179                           : RetCC_AArch64_AAPCS;
3180   SmallVector<CCValAssign, 16> RVLocs;
3181   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
3182                  *DAG.getContext());
3183   CCInfo.AnalyzeReturn(Outs, RetCC);
3184
3185   // Copy the result values into the output registers.
3186   SDValue Flag;
3187   SmallVector<SDValue, 4> RetOps(1, Chain);
3188   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
3189        ++i, ++realRVLocIdx) {
3190     CCValAssign &VA = RVLocs[i];
3191     assert(VA.isRegLoc() && "Can only return in registers!");
3192     SDValue Arg = OutVals[realRVLocIdx];
3193
3194     switch (VA.getLocInfo()) {
3195     default:
3196       llvm_unreachable("Unknown loc info!");
3197     case CCValAssign::Full:
3198       if (Outs[i].ArgVT == MVT::i1) {
3199         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
3200         // value. This is strictly redundant on Darwin (which uses "zeroext
3201         // i1"), but will be optimised out before ISel.
3202         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
3203         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
3204       }
3205       break;
3206     case CCValAssign::BCvt:
3207       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
3208       break;
3209     }
3210
3211     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
3212     Flag = Chain.getValue(1);
3213     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
3214   }
3215
3216   RetOps[0] = Chain; // Update chain.
3217
3218   // Add the flag if we have it.
3219   if (Flag.getNode())
3220     RetOps.push_back(Flag);
3221
3222   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
3223 }
3224
3225 //===----------------------------------------------------------------------===//
3226 //  Other Lowering Code
3227 //===----------------------------------------------------------------------===//
3228
3229 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
3230                                                   SelectionDAG &DAG) const {
3231   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3232   SDLoc DL(Op);
3233   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
3234   const GlobalValue *GV = GN->getGlobal();
3235   unsigned char OpFlags =
3236       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
3237
3238   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
3239          "unexpected offset in global node");
3240
3241   // This also catched the large code model case for Darwin.
3242   if ((OpFlags & AArch64II::MO_GOT) != 0) {
3243     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
3244     // FIXME: Once remat is capable of dealing with instructions with register
3245     // operands, expand this into two nodes instead of using a wrapper node.
3246     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3247   }
3248
3249   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
3250     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3251            "use of MO_CONSTPOOL only supported on small model");
3252     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3253     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3254     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3255     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3256     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3257     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3258                                      MachinePointerInfo::getConstantPool(),
3259                                      /*isVolatile=*/ false,
3260                                      /*isNonTemporal=*/ true,
3261                                      /*isInvariant=*/ true, 8);
3262     if (GN->getOffset() != 0)
3263       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3264                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3265     return GlobalAddr;
3266   }
3267
3268   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3269     const unsigned char MO_NC = AArch64II::MO_NC;
3270     return DAG.getNode(
3271         AArch64ISD::WrapperLarge, DL, PtrVT,
3272         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3273         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3274         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3275         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3276   } else {
3277     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3278     // the only correct model on Darwin.
3279     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3280                                             OpFlags | AArch64II::MO_PAGE);
3281     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3282     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3283
3284     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3285     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3286   }
3287 }
3288
3289 /// \brief Convert a TLS address reference into the correct sequence of loads
3290 /// and calls to compute the variable's address (for Darwin, currently) and
3291 /// return an SDValue containing the final node.
3292
3293 /// Darwin only has one TLS scheme which must be capable of dealing with the
3294 /// fully general situation, in the worst case. This means:
3295 ///     + "extern __thread" declaration.
3296 ///     + Defined in a possibly unknown dynamic library.
3297 ///
3298 /// The general system is that each __thread variable has a [3 x i64] descriptor
3299 /// which contains information used by the runtime to calculate the address. The
3300 /// only part of this the compiler needs to know about is the first xword, which
3301 /// contains a function pointer that must be called with the address of the
3302 /// entire descriptor in "x0".
3303 ///
3304 /// Since this descriptor may be in a different unit, in general even the
3305 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3306 /// is:
3307 ///     adrp x0, _var@TLVPPAGE
3308 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3309 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3310 ///                                      ; the function pointer
3311 ///     blr x1                           ; Uses descriptor address in x0
3312 ///     ; Address of _var is now in x0.
3313 ///
3314 /// If the address of _var's descriptor *is* known to the linker, then it can
3315 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3316 /// a slight efficiency gain.
3317 SDValue
3318 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3319                                                    SelectionDAG &DAG) const {
3320   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3321
3322   SDLoc DL(Op);
3323   MVT PtrVT = getPointerTy(DAG.getDataLayout());
3324   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3325
3326   SDValue TLVPAddr =
3327       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3328   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3329
3330   // The first entry in the descriptor is a function pointer that we must call
3331   // to obtain the address of the variable.
3332   SDValue Chain = DAG.getEntryNode();
3333   SDValue FuncTLVGet =
3334       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3335                   false, true, true, 8);
3336   Chain = FuncTLVGet.getValue(1);
3337
3338   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3339   MFI->setAdjustsStack(true);
3340
3341   // TLS calls preserve all registers except those that absolutely must be
3342   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3343   // silly).
3344   const uint32_t *Mask =
3345       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3346
3347   // Finally, we can make the call. This is just a degenerate version of a
3348   // normal AArch64 call node: x0 takes the address of the descriptor, and
3349   // returns the address of the variable in this thread.
3350   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3351   Chain =
3352       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3353                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3354                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3355   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3356 }
3357
3358 /// When accessing thread-local variables under either the general-dynamic or
3359 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3360 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3361 /// is a function pointer to carry out the resolution.
3362 ///
3363 /// The sequence is:
3364 ///    adrp  x0, :tlsdesc:var
3365 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3366 ///    add   x0, x0, #:tlsdesc_lo12:var
3367 ///    .tlsdesccall var
3368 ///    blr   x1
3369 ///    (TPIDR_EL0 offset now in x0)
3370 ///
3371 ///  The above sequence must be produced unscheduled, to enable the linker to
3372 ///  optimize/relax this sequence.
3373 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3374 ///  above sequence, and expanded really late in the compilation flow, to ensure
3375 ///  the sequence is produced as per above.
3376 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3377                                                       SelectionDAG &DAG) const {
3378   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3379
3380   SDValue Chain = DAG.getEntryNode();
3381   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3382
3383   SmallVector<SDValue, 2> Ops;
3384   Ops.push_back(Chain);
3385   Ops.push_back(SymAddr);
3386
3387   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3388   SDValue Glue = Chain.getValue(1);
3389
3390   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3391 }
3392
3393 SDValue
3394 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3395                                                 SelectionDAG &DAG) const {
3396   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3397   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3398          "ELF TLS only supported in small memory model");
3399   // Different choices can be made for the maximum size of the TLS area for a
3400   // module. For the small address model, the default TLS size is 16MiB and the
3401   // maximum TLS size is 4GiB.
3402   // FIXME: add -mtls-size command line option and make it control the 16MiB
3403   // vs. 4GiB code sequence generation.
3404   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3405
3406   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3407   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3408     if (Model == TLSModel::LocalDynamic)
3409       Model = TLSModel::GeneralDynamic;
3410   }
3411
3412   SDValue TPOff;
3413   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3414   SDLoc DL(Op);
3415   const GlobalValue *GV = GA->getGlobal();
3416
3417   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3418
3419   if (Model == TLSModel::LocalExec) {
3420     SDValue HiVar = DAG.getTargetGlobalAddress(
3421         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3422     SDValue LoVar = DAG.getTargetGlobalAddress(
3423         GV, DL, PtrVT, 0,
3424         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3425
3426     SDValue TPWithOff_lo =
3427         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3428                                    HiVar,
3429                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3430                 0);
3431     SDValue TPWithOff =
3432         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3433                                    LoVar,
3434                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3435                 0);
3436     return TPWithOff;
3437   } else if (Model == TLSModel::InitialExec) {
3438     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3439     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3440   } else if (Model == TLSModel::LocalDynamic) {
3441     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3442     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3443     // the beginning of the module's TLS region, followed by a DTPREL offset
3444     // calculation.
3445
3446     // These accesses will need deduplicating if there's more than one.
3447     AArch64FunctionInfo *MFI =
3448         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3449     MFI->incNumLocalDynamicTLSAccesses();
3450
3451     // The call needs a relocation too for linker relaxation. It doesn't make
3452     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3453     // the address.
3454     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3455                                                   AArch64II::MO_TLS);
3456
3457     // Now we can calculate the offset from TPIDR_EL0 to this module's
3458     // thread-local area.
3459     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3460
3461     // Now use :dtprel_whatever: operations to calculate this variable's offset
3462     // in its thread-storage area.
3463     SDValue HiVar = DAG.getTargetGlobalAddress(
3464         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3465     SDValue LoVar = DAG.getTargetGlobalAddress(
3466         GV, DL, MVT::i64, 0,
3467         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3468
3469     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3470                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3471                     0);
3472     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3473                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3474                     0);
3475   } else if (Model == TLSModel::GeneralDynamic) {
3476     // The call needs a relocation too for linker relaxation. It doesn't make
3477     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3478     // the address.
3479     SDValue SymAddr =
3480         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3481
3482     // Finally we can make a call to calculate the offset from tpidr_el0.
3483     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3484   } else
3485     llvm_unreachable("Unsupported ELF TLS access model");
3486
3487   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3488 }
3489
3490 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3491                                                      SelectionDAG &DAG) const {
3492   if (Subtarget->isTargetDarwin())
3493     return LowerDarwinGlobalTLSAddress(Op, DAG);
3494   else if (Subtarget->isTargetELF())
3495     return LowerELFGlobalTLSAddress(Op, DAG);
3496
3497   llvm_unreachable("Unexpected platform trying to use TLS");
3498 }
3499 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3500   SDValue Chain = Op.getOperand(0);
3501   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3502   SDValue LHS = Op.getOperand(2);
3503   SDValue RHS = Op.getOperand(3);
3504   SDValue Dest = Op.getOperand(4);
3505   SDLoc dl(Op);
3506
3507   // Handle f128 first, since lowering it will result in comparing the return
3508   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3509   // is expecting to deal with.
3510   if (LHS.getValueType() == MVT::f128) {
3511     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3512
3513     // If softenSetCCOperands returned a scalar, we need to compare the result
3514     // against zero to select between true and false values.
3515     if (!RHS.getNode()) {
3516       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3517       CC = ISD::SETNE;
3518     }
3519   }
3520
3521   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3522   // instruction.
3523   unsigned Opc = LHS.getOpcode();
3524   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3525       cast<ConstantSDNode>(RHS)->isOne() &&
3526       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3527        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3528     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3529            "Unexpected condition code.");
3530     // Only lower legal XALUO ops.
3531     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3532       return SDValue();
3533
3534     // The actual operation with overflow check.
3535     AArch64CC::CondCode OFCC;
3536     SDValue Value, Overflow;
3537     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3538
3539     if (CC == ISD::SETNE)
3540       OFCC = getInvertedCondCode(OFCC);
3541     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3542
3543     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3544                        Overflow);
3545   }
3546
3547   if (LHS.getValueType().isInteger()) {
3548     assert((LHS.getValueType() == RHS.getValueType()) &&
3549            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3550
3551     // If the RHS of the comparison is zero, we can potentially fold this
3552     // to a specialized branch.
3553     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3554     if (RHSC && RHSC->getZExtValue() == 0) {
3555       if (CC == ISD::SETEQ) {
3556         // See if we can use a TBZ to fold in an AND as well.
3557         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3558         // out of bounds, a late MI-layer pass rewrites branches.
3559         // 403.gcc is an example that hits this case.
3560         if (LHS.getOpcode() == ISD::AND &&
3561             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3562             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3563           SDValue Test = LHS.getOperand(0);
3564           uint64_t Mask = LHS.getConstantOperandVal(1);
3565           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3566                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3567                              Dest);
3568         }
3569
3570         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3571       } else if (CC == ISD::SETNE) {
3572         // See if we can use a TBZ to fold in an AND as well.
3573         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3574         // out of bounds, a late MI-layer pass rewrites branches.
3575         // 403.gcc is an example that hits this case.
3576         if (LHS.getOpcode() == ISD::AND &&
3577             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3578             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3579           SDValue Test = LHS.getOperand(0);
3580           uint64_t Mask = LHS.getConstantOperandVal(1);
3581           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3582                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3583                              Dest);
3584         }
3585
3586         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3587       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3588         // Don't combine AND since emitComparison converts the AND to an ANDS
3589         // (a.k.a. TST) and the test in the test bit and branch instruction
3590         // becomes redundant.  This would also increase register pressure.
3591         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3592         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3593                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3594       }
3595     }
3596     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3597         LHS.getOpcode() != ISD::AND) {
3598       // Don't combine AND since emitComparison converts the AND to an ANDS
3599       // (a.k.a. TST) and the test in the test bit and branch instruction
3600       // becomes redundant.  This would also increase register pressure.
3601       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3602       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3603                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3604     }
3605
3606     SDValue CCVal;
3607     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3608     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3609                        Cmp);
3610   }
3611
3612   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3613
3614   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3615   // clean.  Some of them require two branches to implement.
3616   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3617   AArch64CC::CondCode CC1, CC2;
3618   changeFPCCToAArch64CC(CC, CC1, CC2);
3619   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3620   SDValue BR1 =
3621       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3622   if (CC2 != AArch64CC::AL) {
3623     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3624     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3625                        Cmp);
3626   }
3627
3628   return BR1;
3629 }
3630
3631 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3632                                               SelectionDAG &DAG) const {
3633   EVT VT = Op.getValueType();
3634   SDLoc DL(Op);
3635
3636   SDValue In1 = Op.getOperand(0);
3637   SDValue In2 = Op.getOperand(1);
3638   EVT SrcVT = In2.getValueType();
3639   if (SrcVT != VT) {
3640     if (SrcVT == MVT::f32 && VT == MVT::f64)
3641       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3642     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3643       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3644                         DAG.getIntPtrConstant(0, DL));
3645     else
3646       // FIXME: Src type is different, bail out for now. Can VT really be a
3647       // vector type?
3648       return SDValue();
3649   }
3650
3651   EVT VecVT;
3652   EVT EltVT;
3653   uint64_t EltMask;
3654   SDValue VecVal1, VecVal2;
3655   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3656     EltVT = MVT::i32;
3657     VecVT = MVT::v4i32;
3658     EltMask = 0x80000000ULL;
3659
3660     if (!VT.isVector()) {
3661       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3662                                           DAG.getUNDEF(VecVT), In1);
3663       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3664                                           DAG.getUNDEF(VecVT), In2);
3665     } else {
3666       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3667       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3668     }
3669   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3670     EltVT = MVT::i64;
3671     VecVT = MVT::v2i64;
3672
3673     // We want to materialize a mask with the high bit set, but the AdvSIMD
3674     // immediate moves cannot materialize that in a single instruction for
3675     // 64-bit elements. Instead, materialize zero and then negate it.
3676     EltMask = 0;
3677
3678     if (!VT.isVector()) {
3679       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3680                                           DAG.getUNDEF(VecVT), In1);
3681       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3682                                           DAG.getUNDEF(VecVT), In2);
3683     } else {
3684       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3685       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3686     }
3687   } else {
3688     llvm_unreachable("Invalid type for copysign!");
3689   }
3690
3691   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3692
3693   // If we couldn't materialize the mask above, then the mask vector will be
3694   // the zero vector, and we need to negate it here.
3695   if (VT == MVT::f64 || VT == MVT::v2f64) {
3696     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3697     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3698     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3699   }
3700
3701   SDValue Sel =
3702       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3703
3704   if (VT == MVT::f32)
3705     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3706   else if (VT == MVT::f64)
3707     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3708   else
3709     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3710 }
3711
3712 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3713   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3714           Attribute::NoImplicitFloat))
3715     return SDValue();
3716
3717   if (!Subtarget->hasNEON())
3718     return SDValue();
3719
3720   // While there is no integer popcount instruction, it can
3721   // be more efficiently lowered to the following sequence that uses
3722   // AdvSIMD registers/instructions as long as the copies to/from
3723   // the AdvSIMD registers are cheap.
3724   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3725   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3726   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3727   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3728   SDValue Val = Op.getOperand(0);
3729   SDLoc DL(Op);
3730   EVT VT = Op.getValueType();
3731
3732   if (VT == MVT::i32)
3733     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3734   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3735
3736   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3737   SDValue UaddLV = DAG.getNode(
3738       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3739       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3740
3741   if (VT == MVT::i64)
3742     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3743   return UaddLV;
3744 }
3745
3746 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3747
3748   if (Op.getValueType().isVector())
3749     return LowerVSETCC(Op, DAG);
3750
3751   SDValue LHS = Op.getOperand(0);
3752   SDValue RHS = Op.getOperand(1);
3753   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3754   SDLoc dl(Op);
3755
3756   // We chose ZeroOrOneBooleanContents, so use zero and one.
3757   EVT VT = Op.getValueType();
3758   SDValue TVal = DAG.getConstant(1, dl, VT);
3759   SDValue FVal = DAG.getConstant(0, dl, VT);
3760
3761   // Handle f128 first, since one possible outcome is a normal integer
3762   // comparison which gets picked up by the next if statement.
3763   if (LHS.getValueType() == MVT::f128) {
3764     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3765
3766     // If softenSetCCOperands returned a scalar, use it.
3767     if (!RHS.getNode()) {
3768       assert(LHS.getValueType() == Op.getValueType() &&
3769              "Unexpected setcc expansion!");
3770       return LHS;
3771     }
3772   }
3773
3774   if (LHS.getValueType().isInteger()) {
3775     SDValue CCVal;
3776     SDValue Cmp =
3777         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3778
3779     // Note that we inverted the condition above, so we reverse the order of
3780     // the true and false operands here.  This will allow the setcc to be
3781     // matched to a single CSINC instruction.
3782     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3783   }
3784
3785   // Now we know we're dealing with FP values.
3786   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3787
3788   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3789   // and do the comparison.
3790   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3791
3792   AArch64CC::CondCode CC1, CC2;
3793   changeFPCCToAArch64CC(CC, CC1, CC2);
3794   if (CC2 == AArch64CC::AL) {
3795     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3796     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3797
3798     // Note that we inverted the condition above, so we reverse the order of
3799     // the true and false operands here.  This will allow the setcc to be
3800     // matched to a single CSINC instruction.
3801     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3802   } else {
3803     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3804     // totally clean.  Some of them require two CSELs to implement.  As is in
3805     // this case, we emit the first CSEL and then emit a second using the output
3806     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3807
3808     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3809     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3810     SDValue CS1 =
3811         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3812
3813     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3814     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3815   }
3816 }
3817
3818 /// A SELECT_CC operation is really some kind of max or min if both values being
3819 /// compared are, in some sense, equal to the results in either case. However,
3820 /// it is permissible to compare f32 values and produce directly extended f64
3821 /// values.
3822 ///
3823 /// Extending the comparison operands would also be allowed, but is less likely
3824 /// to happen in practice since their use is right here. Note that truncate
3825 /// operations would *not* be semantically equivalent.
3826 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3827   if (Cmp == Result)
3828     return (Cmp.getValueType() == MVT::f32 ||
3829             Cmp.getValueType() == MVT::f64);
3830
3831   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3832   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3833   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3834       Result.getValueType() == MVT::f64) {
3835     bool Lossy;
3836     APFloat CmpVal = CCmp->getValueAPF();
3837     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3838     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3839   }
3840
3841   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3842 }
3843
3844 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3845                                               SDValue RHS, SDValue TVal,
3846                                               SDValue FVal, SDLoc dl,
3847                                               SelectionDAG &DAG) const {
3848   // Handle f128 first, because it will result in a comparison of some RTLIB
3849   // call result against zero.
3850   if (LHS.getValueType() == MVT::f128) {
3851     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3852
3853     // If softenSetCCOperands returned a scalar, we need to compare the result
3854     // against zero to select between true and false values.
3855     if (!RHS.getNode()) {
3856       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3857       CC = ISD::SETNE;
3858     }
3859   }
3860
3861   // Handle integers first.
3862   if (LHS.getValueType().isInteger()) {
3863     assert((LHS.getValueType() == RHS.getValueType()) &&
3864            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3865
3866     unsigned Opcode = AArch64ISD::CSEL;
3867
3868     // If both the TVal and the FVal are constants, see if we can swap them in
3869     // order to for a CSINV or CSINC out of them.
3870     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3871     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3872
3873     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3874       std::swap(TVal, FVal);
3875       std::swap(CTVal, CFVal);
3876       CC = ISD::getSetCCInverse(CC, true);
3877     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3878       std::swap(TVal, FVal);
3879       std::swap(CTVal, CFVal);
3880       CC = ISD::getSetCCInverse(CC, true);
3881     } else if (TVal.getOpcode() == ISD::XOR) {
3882       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3883       // with a CSINV rather than a CSEL.
3884       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3885
3886       if (CVal && CVal->isAllOnesValue()) {
3887         std::swap(TVal, FVal);
3888         std::swap(CTVal, CFVal);
3889         CC = ISD::getSetCCInverse(CC, true);
3890       }
3891     } else if (TVal.getOpcode() == ISD::SUB) {
3892       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3893       // that we can match with a CSNEG rather than a CSEL.
3894       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3895
3896       if (CVal && CVal->isNullValue()) {
3897         std::swap(TVal, FVal);
3898         std::swap(CTVal, CFVal);
3899         CC = ISD::getSetCCInverse(CC, true);
3900       }
3901     } else if (CTVal && CFVal) {
3902       const int64_t TrueVal = CTVal->getSExtValue();
3903       const int64_t FalseVal = CFVal->getSExtValue();
3904       bool Swap = false;
3905
3906       // If both TVal and FVal are constants, see if FVal is the
3907       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3908       // instead of a CSEL in that case.
3909       if (TrueVal == ~FalseVal) {
3910         Opcode = AArch64ISD::CSINV;
3911       } else if (TrueVal == -FalseVal) {
3912         Opcode = AArch64ISD::CSNEG;
3913       } else if (TVal.getValueType() == MVT::i32) {
3914         // If our operands are only 32-bit wide, make sure we use 32-bit
3915         // arithmetic for the check whether we can use CSINC. This ensures that
3916         // the addition in the check will wrap around properly in case there is
3917         // an overflow (which would not be the case if we do the check with
3918         // 64-bit arithmetic).
3919         const uint32_t TrueVal32 = CTVal->getZExtValue();
3920         const uint32_t FalseVal32 = CFVal->getZExtValue();
3921
3922         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3923           Opcode = AArch64ISD::CSINC;
3924
3925           if (TrueVal32 > FalseVal32) {
3926             Swap = true;
3927           }
3928         }
3929         // 64-bit check whether we can use CSINC.
3930       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3931         Opcode = AArch64ISD::CSINC;
3932
3933         if (TrueVal > FalseVal) {
3934           Swap = true;
3935         }
3936       }
3937
3938       // Swap TVal and FVal if necessary.
3939       if (Swap) {
3940         std::swap(TVal, FVal);
3941         std::swap(CTVal, CFVal);
3942         CC = ISD::getSetCCInverse(CC, true);
3943       }
3944
3945       if (Opcode != AArch64ISD::CSEL) {
3946         // Drop FVal since we can get its value by simply inverting/negating
3947         // TVal.
3948         FVal = TVal;
3949       }
3950     }
3951
3952     SDValue CCVal;
3953     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3954
3955     EVT VT = TVal.getValueType();
3956     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3957   }
3958
3959   // Now we know we're dealing with FP values.
3960   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3961   assert(LHS.getValueType() == RHS.getValueType());
3962   EVT VT = TVal.getValueType();
3963   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3964
3965   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3966   // clean.  Some of them require two CSELs to implement.
3967   AArch64CC::CondCode CC1, CC2;
3968   changeFPCCToAArch64CC(CC, CC1, CC2);
3969   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3970   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3971
3972   // If we need a second CSEL, emit it, using the output of the first as the
3973   // RHS.  We're effectively OR'ing the two CC's together.
3974   if (CC2 != AArch64CC::AL) {
3975     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3976     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3977   }
3978
3979   // Otherwise, return the output of the first CSEL.
3980   return CS1;
3981 }
3982
3983 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3984                                               SelectionDAG &DAG) const {
3985   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3986   SDValue LHS = Op.getOperand(0);
3987   SDValue RHS = Op.getOperand(1);
3988   SDValue TVal = Op.getOperand(2);
3989   SDValue FVal = Op.getOperand(3);
3990   SDLoc DL(Op);
3991   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3992 }
3993
3994 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3995                                            SelectionDAG &DAG) const {
3996   SDValue CCVal = Op->getOperand(0);
3997   SDValue TVal = Op->getOperand(1);
3998   SDValue FVal = Op->getOperand(2);
3999   SDLoc DL(Op);
4000
4001   unsigned Opc = CCVal.getOpcode();
4002   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
4003   // instruction.
4004   if (CCVal.getResNo() == 1 &&
4005       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
4006        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
4007     // Only lower legal XALUO ops.
4008     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
4009       return SDValue();
4010
4011     AArch64CC::CondCode OFCC;
4012     SDValue Value, Overflow;
4013     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
4014     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
4015
4016     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
4017                        CCVal, Overflow);
4018   }
4019
4020   // Lower it the same way as we would lower a SELECT_CC node.
4021   ISD::CondCode CC;
4022   SDValue LHS, RHS;
4023   if (CCVal.getOpcode() == ISD::SETCC) {
4024     LHS = CCVal.getOperand(0);
4025     RHS = CCVal.getOperand(1);
4026     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
4027   } else {
4028     LHS = CCVal;
4029     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
4030     CC = ISD::SETNE;
4031   }
4032   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4033 }
4034
4035 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
4036                                               SelectionDAG &DAG) const {
4037   // Jump table entries as PC relative offsets. No additional tweaking
4038   // is necessary here. Just get the address of the jump table.
4039   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4040   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4041   SDLoc DL(Op);
4042
4043   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4044       !Subtarget->isTargetMachO()) {
4045     const unsigned char MO_NC = AArch64II::MO_NC;
4046     return DAG.getNode(
4047         AArch64ISD::WrapperLarge, DL, PtrVT,
4048         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
4049         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
4050         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
4051         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4052                                AArch64II::MO_G0 | MO_NC));
4053   }
4054
4055   SDValue Hi =
4056       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
4057   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4058                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4059   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4060   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4061 }
4062
4063 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
4064                                                  SelectionDAG &DAG) const {
4065   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4066   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4067   SDLoc DL(Op);
4068
4069   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
4070     // Use the GOT for the large code model on iOS.
4071     if (Subtarget->isTargetMachO()) {
4072       SDValue GotAddr = DAG.getTargetConstantPool(
4073           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4074           AArch64II::MO_GOT);
4075       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
4076     }
4077
4078     const unsigned char MO_NC = AArch64II::MO_NC;
4079     return DAG.getNode(
4080         AArch64ISD::WrapperLarge, DL, PtrVT,
4081         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4082                                   CP->getOffset(), AArch64II::MO_G3),
4083         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4084                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
4085         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4086                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
4087         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4088                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
4089   } else {
4090     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
4091     // ELF, the only valid one on Darwin.
4092     SDValue Hi =
4093         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4094                                   CP->getOffset(), AArch64II::MO_PAGE);
4095     SDValue Lo = DAG.getTargetConstantPool(
4096         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4097         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4098
4099     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4100     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4101   }
4102 }
4103
4104 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
4105                                                SelectionDAG &DAG) const {
4106   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4107   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4108   SDLoc DL(Op);
4109   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4110       !Subtarget->isTargetMachO()) {
4111     const unsigned char MO_NC = AArch64II::MO_NC;
4112     return DAG.getNode(
4113         AArch64ISD::WrapperLarge, DL, PtrVT,
4114         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
4115         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
4116         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
4117         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
4118   } else {
4119     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
4120     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
4121                                                              AArch64II::MO_NC);
4122     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4123     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4124   }
4125 }
4126
4127 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
4128                                                  SelectionDAG &DAG) const {
4129   AArch64FunctionInfo *FuncInfo =
4130       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
4131
4132   SDLoc DL(Op);
4133   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(),
4134                                  getPointerTy(DAG.getDataLayout()));
4135   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4136   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
4137                       MachinePointerInfo(SV), false, false, 0);
4138 }
4139
4140 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
4141                                                 SelectionDAG &DAG) const {
4142   // The layout of the va_list struct is specified in the AArch64 Procedure Call
4143   // Standard, section B.3.
4144   MachineFunction &MF = DAG.getMachineFunction();
4145   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4146   auto PtrVT = getPointerTy(DAG.getDataLayout());
4147   SDLoc DL(Op);
4148
4149   SDValue Chain = Op.getOperand(0);
4150   SDValue VAList = Op.getOperand(1);
4151   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4152   SmallVector<SDValue, 4> MemOps;
4153
4154   // void *__stack at offset 0
4155   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), PtrVT);
4156   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
4157                                 MachinePointerInfo(SV), false, false, 8));
4158
4159   // void *__gr_top at offset 8
4160   int GPRSize = FuncInfo->getVarArgsGPRSize();
4161   if (GPRSize > 0) {
4162     SDValue GRTop, GRTopAddr;
4163
4164     GRTopAddr =
4165         DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(8, DL, PtrVT));
4166
4167     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), PtrVT);
4168     GRTop = DAG.getNode(ISD::ADD, DL, PtrVT, GRTop,
4169                         DAG.getConstant(GPRSize, DL, PtrVT));
4170
4171     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
4172                                   MachinePointerInfo(SV, 8), false, false, 8));
4173   }
4174
4175   // void *__vr_top at offset 16
4176   int FPRSize = FuncInfo->getVarArgsFPRSize();
4177   if (FPRSize > 0) {
4178     SDValue VRTop, VRTopAddr;
4179     VRTopAddr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4180                             DAG.getConstant(16, DL, PtrVT));
4181
4182     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), PtrVT);
4183     VRTop = DAG.getNode(ISD::ADD, DL, PtrVT, VRTop,
4184                         DAG.getConstant(FPRSize, DL, PtrVT));
4185
4186     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
4187                                   MachinePointerInfo(SV, 16), false, false, 8));
4188   }
4189
4190   // int __gr_offs at offset 24
4191   SDValue GROffsAddr =
4192       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(24, DL, PtrVT));
4193   MemOps.push_back(DAG.getStore(Chain, DL,
4194                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
4195                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
4196                                 false, 4));
4197
4198   // int __vr_offs at offset 28
4199   SDValue VROffsAddr =
4200       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(28, DL, PtrVT));
4201   MemOps.push_back(DAG.getStore(Chain, DL,
4202                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
4203                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
4204                                 false, 4));
4205
4206   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
4207 }
4208
4209 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
4210                                             SelectionDAG &DAG) const {
4211   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
4212                                      : LowerAAPCS_VASTART(Op, DAG);
4213 }
4214
4215 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
4216                                            SelectionDAG &DAG) const {
4217   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
4218   // pointer.
4219   SDLoc DL(Op);
4220   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
4221   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
4222   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
4223
4224   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
4225                        Op.getOperand(2),
4226                        DAG.getConstant(VaListSize, DL, MVT::i32),
4227                        8, false, false, false, MachinePointerInfo(DestSV),
4228                        MachinePointerInfo(SrcSV));
4229 }
4230
4231 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
4232   assert(Subtarget->isTargetDarwin() &&
4233          "automatic va_arg instruction only works on Darwin");
4234
4235   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4236   EVT VT = Op.getValueType();
4237   SDLoc DL(Op);
4238   SDValue Chain = Op.getOperand(0);
4239   SDValue Addr = Op.getOperand(1);
4240   unsigned Align = Op.getConstantOperandVal(3);
4241   auto PtrVT = getPointerTy(DAG.getDataLayout());
4242
4243   SDValue VAList = DAG.getLoad(PtrVT, DL, Chain, Addr, MachinePointerInfo(V),
4244                                false, false, false, 0);
4245   Chain = VAList.getValue(1);
4246
4247   if (Align > 8) {
4248     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4249     VAList = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4250                          DAG.getConstant(Align - 1, DL, PtrVT));
4251     VAList = DAG.getNode(ISD::AND, DL, PtrVT, VAList,
4252                          DAG.getConstant(-(int64_t)Align, DL, PtrVT));
4253   }
4254
4255   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4256   uint64_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
4257
4258   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4259   // up to 64 bits.  At the very least, we have to increase the striding of the
4260   // vaargs list to match this, and for FP values we need to introduce
4261   // FP_ROUND nodes as well.
4262   if (VT.isInteger() && !VT.isVector())
4263     ArgSize = 8;
4264   bool NeedFPTrunc = false;
4265   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4266     ArgSize = 8;
4267     NeedFPTrunc = true;
4268   }
4269
4270   // Increment the pointer, VAList, to the next vaarg
4271   SDValue VANext = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4272                                DAG.getConstant(ArgSize, DL, PtrVT));
4273   // Store the incremented VAList to the legalized pointer
4274   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4275                                  false, false, 0);
4276
4277   // Load the actual argument out of the pointer VAList
4278   if (NeedFPTrunc) {
4279     // Load the value as an f64.
4280     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4281                                  MachinePointerInfo(), false, false, false, 0);
4282     // Round the value down to an f32.
4283     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4284                                    DAG.getIntPtrConstant(1, DL));
4285     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4286     // Merge the rounded value with the chain output of the load.
4287     return DAG.getMergeValues(Ops, DL);
4288   }
4289
4290   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4291                      false, false, 0);
4292 }
4293
4294 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4295                                               SelectionDAG &DAG) const {
4296   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4297   MFI->setFrameAddressIsTaken(true);
4298
4299   EVT VT = Op.getValueType();
4300   SDLoc DL(Op);
4301   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4302   SDValue FrameAddr =
4303       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4304   while (Depth--)
4305     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4306                             MachinePointerInfo(), false, false, false, 0);
4307   return FrameAddr;
4308 }
4309
4310 // FIXME? Maybe this could be a TableGen attribute on some registers and
4311 // this table could be generated automatically from RegInfo.
4312 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName, EVT VT,
4313                                                   SelectionDAG &DAG) const {
4314   unsigned Reg = StringSwitch<unsigned>(RegName)
4315                        .Case("sp", AArch64::SP)
4316                        .Default(0);
4317   if (Reg)
4318     return Reg;
4319   report_fatal_error(Twine("Invalid register name \""
4320                               + StringRef(RegName)  + "\"."));
4321 }
4322
4323 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4324                                                SelectionDAG &DAG) const {
4325   MachineFunction &MF = DAG.getMachineFunction();
4326   MachineFrameInfo *MFI = MF.getFrameInfo();
4327   MFI->setReturnAddressIsTaken(true);
4328
4329   EVT VT = Op.getValueType();
4330   SDLoc DL(Op);
4331   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4332   if (Depth) {
4333     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4334     SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
4335     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4336                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4337                        MachinePointerInfo(), false, false, false, 0);
4338   }
4339
4340   // Return LR, which contains the return address. Mark it an implicit live-in.
4341   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4342   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4343 }
4344
4345 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4346 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4347 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4348                                                     SelectionDAG &DAG) const {
4349   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4350   EVT VT = Op.getValueType();
4351   unsigned VTBits = VT.getSizeInBits();
4352   SDLoc dl(Op);
4353   SDValue ShOpLo = Op.getOperand(0);
4354   SDValue ShOpHi = Op.getOperand(1);
4355   SDValue ShAmt = Op.getOperand(2);
4356   SDValue ARMcc;
4357   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4358
4359   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4360
4361   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4362                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4363   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4364   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4365                                    DAG.getConstant(VTBits, dl, MVT::i64));
4366   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4367
4368   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4369                                ISD::SETGE, dl, DAG);
4370   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4371
4372   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4373   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4374   SDValue Lo =
4375       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4376
4377   // AArch64 shifts larger than the register width are wrapped rather than
4378   // clamped, so we can't just emit "hi >> x".
4379   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4380   SDValue TrueValHi = Opc == ISD::SRA
4381                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4382                                         DAG.getConstant(VTBits - 1, dl,
4383                                                         MVT::i64))
4384                           : DAG.getConstant(0, dl, VT);
4385   SDValue Hi =
4386       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4387
4388   SDValue Ops[2] = { Lo, Hi };
4389   return DAG.getMergeValues(Ops, dl);
4390 }
4391
4392 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4393 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4394 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4395                                                  SelectionDAG &DAG) const {
4396   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4397   EVT VT = Op.getValueType();
4398   unsigned VTBits = VT.getSizeInBits();
4399   SDLoc dl(Op);
4400   SDValue ShOpLo = Op.getOperand(0);
4401   SDValue ShOpHi = Op.getOperand(1);
4402   SDValue ShAmt = Op.getOperand(2);
4403   SDValue ARMcc;
4404
4405   assert(Op.getOpcode() == ISD::SHL_PARTS);
4406   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4407                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4408   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4409   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4410                                    DAG.getConstant(VTBits, dl, MVT::i64));
4411   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4412   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4413
4414   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4415
4416   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4417                                ISD::SETGE, dl, DAG);
4418   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4419   SDValue Hi =
4420       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4421
4422   // AArch64 shifts of larger than register sizes are wrapped rather than
4423   // clamped, so we can't just emit "lo << a" if a is too big.
4424   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4425   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4426   SDValue Lo =
4427       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4428
4429   SDValue Ops[2] = { Lo, Hi };
4430   return DAG.getMergeValues(Ops, dl);
4431 }
4432
4433 bool AArch64TargetLowering::isOffsetFoldingLegal(
4434     const GlobalAddressSDNode *GA) const {
4435   // The AArch64 target doesn't support folding offsets into global addresses.
4436   return false;
4437 }
4438
4439 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4440   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4441   // FIXME: We should be able to handle f128 as well with a clever lowering.
4442   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4443     return true;
4444
4445   if (VT == MVT::f64)
4446     return AArch64_AM::getFP64Imm(Imm) != -1;
4447   else if (VT == MVT::f32)
4448     return AArch64_AM::getFP32Imm(Imm) != -1;
4449   return false;
4450 }
4451
4452 //===----------------------------------------------------------------------===//
4453 //                          AArch64 Optimization Hooks
4454 //===----------------------------------------------------------------------===//
4455
4456 //===----------------------------------------------------------------------===//
4457 //                          AArch64 Inline Assembly Support
4458 //===----------------------------------------------------------------------===//
4459
4460 // Table of Constraints
4461 // TODO: This is the current set of constraints supported by ARM for the
4462 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4463 //
4464 // r - A general register
4465 // w - An FP/SIMD register of some size in the range v0-v31
4466 // x - An FP/SIMD register of some size in the range v0-v15
4467 // I - Constant that can be used with an ADD instruction
4468 // J - Constant that can be used with a SUB instruction
4469 // K - Constant that can be used with a 32-bit logical instruction
4470 // L - Constant that can be used with a 64-bit logical instruction
4471 // M - Constant that can be used as a 32-bit MOV immediate
4472 // N - Constant that can be used as a 64-bit MOV immediate
4473 // Q - A memory reference with base register and no offset
4474 // S - A symbolic address
4475 // Y - Floating point constant zero
4476 // Z - Integer constant zero
4477 //
4478 //   Note that general register operands will be output using their 64-bit x
4479 // register name, whatever the size of the variable, unless the asm operand
4480 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4481 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4482 // %q modifier.
4483
4484 /// getConstraintType - Given a constraint letter, return the type of
4485 /// constraint it is for this target.
4486 AArch64TargetLowering::ConstraintType
4487 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
4488   if (Constraint.size() == 1) {
4489     switch (Constraint[0]) {
4490     default:
4491       break;
4492     case 'z':
4493       return C_Other;
4494     case 'x':
4495     case 'w':
4496       return C_RegisterClass;
4497     // An address with a single base register. Due to the way we
4498     // currently handle addresses it is the same as 'r'.
4499     case 'Q':
4500       return C_Memory;
4501     }
4502   }
4503   return TargetLowering::getConstraintType(Constraint);
4504 }
4505
4506 /// Examine constraint type and operand type and determine a weight value.
4507 /// This object must already have been set up with the operand type
4508 /// and the current alternative constraint selected.
4509 TargetLowering::ConstraintWeight
4510 AArch64TargetLowering::getSingleConstraintMatchWeight(
4511     AsmOperandInfo &info, const char *constraint) const {
4512   ConstraintWeight weight = CW_Invalid;
4513   Value *CallOperandVal = info.CallOperandVal;
4514   // If we don't have a value, we can't do a match,
4515   // but allow it at the lowest weight.
4516   if (!CallOperandVal)
4517     return CW_Default;
4518   Type *type = CallOperandVal->getType();
4519   // Look at the constraint type.
4520   switch (*constraint) {
4521   default:
4522     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4523     break;
4524   case 'x':
4525   case 'w':
4526     if (type->isFloatingPointTy() || type->isVectorTy())
4527       weight = CW_Register;
4528     break;
4529   case 'z':
4530     weight = CW_Constant;
4531     break;
4532   }
4533   return weight;
4534 }
4535
4536 std::pair<unsigned, const TargetRegisterClass *>
4537 AArch64TargetLowering::getRegForInlineAsmConstraint(
4538     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
4539   if (Constraint.size() == 1) {
4540     switch (Constraint[0]) {
4541     case 'r':
4542       if (VT.getSizeInBits() == 64)
4543         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4544       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4545     case 'w':
4546       if (VT == MVT::f32)
4547         return std::make_pair(0U, &AArch64::FPR32RegClass);
4548       if (VT.getSizeInBits() == 64)
4549         return std::make_pair(0U, &AArch64::FPR64RegClass);
4550       if (VT.getSizeInBits() == 128)
4551         return std::make_pair(0U, &AArch64::FPR128RegClass);
4552       break;
4553     // The instructions that this constraint is designed for can
4554     // only take 128-bit registers so just use that regclass.
4555     case 'x':
4556       if (VT.getSizeInBits() == 128)
4557         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4558       break;
4559     }
4560   }
4561   if (StringRef("{cc}").equals_lower(Constraint))
4562     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4563
4564   // Use the default implementation in TargetLowering to convert the register
4565   // constraint into a member of a register class.
4566   std::pair<unsigned, const TargetRegisterClass *> Res;
4567   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4568
4569   // Not found as a standard register?
4570   if (!Res.second) {
4571     unsigned Size = Constraint.size();
4572     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4573         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4574       int RegNo;
4575       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
4576       if (!Failed && RegNo >= 0 && RegNo <= 31) {
4577         // v0 - v31 are aliases of q0 - q31.
4578         // By default we'll emit v0-v31 for this unless there's a modifier where
4579         // we'll emit the correct register as well.
4580         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4581         Res.second = &AArch64::FPR128RegClass;
4582       }
4583     }
4584   }
4585
4586   return Res;
4587 }
4588
4589 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4590 /// vector.  If it is invalid, don't add anything to Ops.
4591 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4592     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4593     SelectionDAG &DAG) const {
4594   SDValue Result;
4595
4596   // Currently only support length 1 constraints.
4597   if (Constraint.length() != 1)
4598     return;
4599
4600   char ConstraintLetter = Constraint[0];
4601   switch (ConstraintLetter) {
4602   default:
4603     break;
4604
4605   // This set of constraints deal with valid constants for various instructions.
4606   // Validate and return a target constant for them if we can.
4607   case 'z': {
4608     // 'z' maps to xzr or wzr so it needs an input of 0.
4609     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4610     if (!C || C->getZExtValue() != 0)
4611       return;
4612
4613     if (Op.getValueType() == MVT::i64)
4614       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4615     else
4616       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4617     break;
4618   }
4619
4620   case 'I':
4621   case 'J':
4622   case 'K':
4623   case 'L':
4624   case 'M':
4625   case 'N':
4626     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4627     if (!C)
4628       return;
4629
4630     // Grab the value and do some validation.
4631     uint64_t CVal = C->getZExtValue();
4632     switch (ConstraintLetter) {
4633     // The I constraint applies only to simple ADD or SUB immediate operands:
4634     // i.e. 0 to 4095 with optional shift by 12
4635     // The J constraint applies only to ADD or SUB immediates that would be
4636     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4637     // instruction [or vice versa], in other words -1 to -4095 with optional
4638     // left shift by 12.
4639     case 'I':
4640       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4641         break;
4642       return;
4643     case 'J': {
4644       uint64_t NVal = -C->getSExtValue();
4645       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4646         CVal = C->getSExtValue();
4647         break;
4648       }
4649       return;
4650     }
4651     // The K and L constraints apply *only* to logical immediates, including
4652     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4653     // been removed and MOV should be used). So these constraints have to
4654     // distinguish between bit patterns that are valid 32-bit or 64-bit
4655     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4656     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4657     // versa.
4658     case 'K':
4659       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4660         break;
4661       return;
4662     case 'L':
4663       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4664         break;
4665       return;
4666     // The M and N constraints are a superset of K and L respectively, for use
4667     // with the MOV (immediate) alias. As well as the logical immediates they
4668     // also match 32 or 64-bit immediates that can be loaded either using a
4669     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4670     // (M) or 64-bit 0x1234000000000000 (N) etc.
4671     // As a note some of this code is liberally stolen from the asm parser.
4672     case 'M': {
4673       if (!isUInt<32>(CVal))
4674         return;
4675       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4676         break;
4677       if ((CVal & 0xFFFF) == CVal)
4678         break;
4679       if ((CVal & 0xFFFF0000ULL) == CVal)
4680         break;
4681       uint64_t NCVal = ~(uint32_t)CVal;
4682       if ((NCVal & 0xFFFFULL) == NCVal)
4683         break;
4684       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4685         break;
4686       return;
4687     }
4688     case 'N': {
4689       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4690         break;
4691       if ((CVal & 0xFFFFULL) == CVal)
4692         break;
4693       if ((CVal & 0xFFFF0000ULL) == CVal)
4694         break;
4695       if ((CVal & 0xFFFF00000000ULL) == CVal)
4696         break;
4697       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4698         break;
4699       uint64_t NCVal = ~CVal;
4700       if ((NCVal & 0xFFFFULL) == NCVal)
4701         break;
4702       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4703         break;
4704       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4705         break;
4706       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4707         break;
4708       return;
4709     }
4710     default:
4711       return;
4712     }
4713
4714     // All assembler immediates are 64-bit integers.
4715     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4716     break;
4717   }
4718
4719   if (Result.getNode()) {
4720     Ops.push_back(Result);
4721     return;
4722   }
4723
4724   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4725 }
4726
4727 //===----------------------------------------------------------------------===//
4728 //                     AArch64 Advanced SIMD Support
4729 //===----------------------------------------------------------------------===//
4730
4731 /// WidenVector - Given a value in the V64 register class, produce the
4732 /// equivalent value in the V128 register class.
4733 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4734   EVT VT = V64Reg.getValueType();
4735   unsigned NarrowSize = VT.getVectorNumElements();
4736   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4737   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4738   SDLoc DL(V64Reg);
4739
4740   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4741                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4742 }
4743
4744 /// getExtFactor - Determine the adjustment factor for the position when
4745 /// generating an "extract from vector registers" instruction.
4746 static unsigned getExtFactor(SDValue &V) {
4747   EVT EltType = V.getValueType().getVectorElementType();
4748   return EltType.getSizeInBits() / 8;
4749 }
4750
4751 /// NarrowVector - Given a value in the V128 register class, produce the
4752 /// equivalent value in the V64 register class.
4753 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4754   EVT VT = V128Reg.getValueType();
4755   unsigned WideSize = VT.getVectorNumElements();
4756   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4757   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4758   SDLoc DL(V128Reg);
4759
4760   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4761 }
4762
4763 // Gather data to see if the operation can be modelled as a
4764 // shuffle in combination with VEXTs.
4765 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4766                                                   SelectionDAG &DAG) const {
4767   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4768   SDLoc dl(Op);
4769   EVT VT = Op.getValueType();
4770   unsigned NumElts = VT.getVectorNumElements();
4771
4772   struct ShuffleSourceInfo {
4773     SDValue Vec;
4774     unsigned MinElt;
4775     unsigned MaxElt;
4776
4777     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4778     // be compatible with the shuffle we intend to construct. As a result
4779     // ShuffleVec will be some sliding window into the original Vec.
4780     SDValue ShuffleVec;
4781
4782     // Code should guarantee that element i in Vec starts at element "WindowBase
4783     // + i * WindowScale in ShuffleVec".
4784     int WindowBase;
4785     int WindowScale;
4786
4787     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4788     ShuffleSourceInfo(SDValue Vec)
4789         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4790           WindowScale(1) {}
4791   };
4792
4793   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4794   // node.
4795   SmallVector<ShuffleSourceInfo, 2> Sources;
4796   for (unsigned i = 0; i < NumElts; ++i) {
4797     SDValue V = Op.getOperand(i);
4798     if (V.getOpcode() == ISD::UNDEF)
4799       continue;
4800     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4801       // A shuffle can only come from building a vector from various
4802       // elements of other vectors.
4803       return SDValue();
4804     }
4805
4806     // Add this element source to the list if it's not already there.
4807     SDValue SourceVec = V.getOperand(0);
4808     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4809     if (Source == Sources.end())
4810       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4811
4812     // Update the minimum and maximum lane number seen.
4813     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4814     Source->MinElt = std::min(Source->MinElt, EltNo);
4815     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4816   }
4817
4818   // Currently only do something sane when at most two source vectors
4819   // are involved.
4820   if (Sources.size() > 2)
4821     return SDValue();
4822
4823   // Find out the smallest element size among result and two sources, and use
4824   // it as element size to build the shuffle_vector.
4825   EVT SmallestEltTy = VT.getVectorElementType();
4826   for (auto &Source : Sources) {
4827     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4828     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4829       SmallestEltTy = SrcEltTy;
4830     }
4831   }
4832   unsigned ResMultiplier =
4833       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4834   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4835   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4836
4837   // If the source vector is too wide or too narrow, we may nevertheless be able
4838   // to construct a compatible shuffle either by concatenating it with UNDEF or
4839   // extracting a suitable range of elements.
4840   for (auto &Src : Sources) {
4841     EVT SrcVT = Src.ShuffleVec.getValueType();
4842
4843     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4844       continue;
4845
4846     // This stage of the search produces a source with the same element type as
4847     // the original, but with a total width matching the BUILD_VECTOR output.
4848     EVT EltVT = SrcVT.getVectorElementType();
4849     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4850     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4851
4852     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4853       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4854       // We can pad out the smaller vector for free, so if it's part of a
4855       // shuffle...
4856       Src.ShuffleVec =
4857           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4858                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4859       continue;
4860     }
4861
4862     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4863
4864     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4865       // Span too large for a VEXT to cope
4866       return SDValue();
4867     }
4868
4869     if (Src.MinElt >= NumSrcElts) {
4870       // The extraction can just take the second half
4871       Src.ShuffleVec =
4872           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4873                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4874       Src.WindowBase = -NumSrcElts;
4875     } else if (Src.MaxElt < NumSrcElts) {
4876       // The extraction can just take the first half
4877       Src.ShuffleVec =
4878           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4879                       DAG.getConstant(0, dl, MVT::i64));
4880     } else {
4881       // An actual VEXT is needed
4882       SDValue VEXTSrc1 =
4883           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4884                       DAG.getConstant(0, dl, MVT::i64));
4885       SDValue VEXTSrc2 =
4886           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4887                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4888       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4889
4890       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4891                                    VEXTSrc2,
4892                                    DAG.getConstant(Imm, dl, MVT::i32));
4893       Src.WindowBase = -Src.MinElt;
4894     }
4895   }
4896
4897   // Another possible incompatibility occurs from the vector element types. We
4898   // can fix this by bitcasting the source vectors to the same type we intend
4899   // for the shuffle.
4900   for (auto &Src : Sources) {
4901     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4902     if (SrcEltTy == SmallestEltTy)
4903       continue;
4904     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4905     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4906     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4907     Src.WindowBase *= Src.WindowScale;
4908   }
4909
4910   // Final sanity check before we try to actually produce a shuffle.
4911   DEBUG(
4912     for (auto Src : Sources)
4913       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4914   );
4915
4916   // The stars all align, our next step is to produce the mask for the shuffle.
4917   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4918   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4919   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4920     SDValue Entry = Op.getOperand(i);
4921     if (Entry.getOpcode() == ISD::UNDEF)
4922       continue;
4923
4924     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4925     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4926
4927     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4928     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4929     // segment.
4930     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4931     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4932                                VT.getVectorElementType().getSizeInBits());
4933     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4934
4935     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4936     // starting at the appropriate offset.
4937     int *LaneMask = &Mask[i * ResMultiplier];
4938
4939     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4940     ExtractBase += NumElts * (Src - Sources.begin());
4941     for (int j = 0; j < LanesDefined; ++j)
4942       LaneMask[j] = ExtractBase + j;
4943   }
4944
4945   // Final check before we try to produce nonsense...
4946   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4947     return SDValue();
4948
4949   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4950   for (unsigned i = 0; i < Sources.size(); ++i)
4951     ShuffleOps[i] = Sources[i].ShuffleVec;
4952
4953   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4954                                          ShuffleOps[1], &Mask[0]);
4955   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4956 }
4957
4958 // check if an EXT instruction can handle the shuffle mask when the
4959 // vector sources of the shuffle are the same.
4960 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4961   unsigned NumElts = VT.getVectorNumElements();
4962
4963   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4964   if (M[0] < 0)
4965     return false;
4966
4967   Imm = M[0];
4968
4969   // If this is a VEXT shuffle, the immediate value is the index of the first
4970   // element.  The other shuffle indices must be the successive elements after
4971   // the first one.
4972   unsigned ExpectedElt = Imm;
4973   for (unsigned i = 1; i < NumElts; ++i) {
4974     // Increment the expected index.  If it wraps around, just follow it
4975     // back to index zero and keep going.
4976     ++ExpectedElt;
4977     if (ExpectedElt == NumElts)
4978       ExpectedElt = 0;
4979
4980     if (M[i] < 0)
4981       continue; // ignore UNDEF indices
4982     if (ExpectedElt != static_cast<unsigned>(M[i]))
4983       return false;
4984   }
4985
4986   return true;
4987 }
4988
4989 // check if an EXT instruction can handle the shuffle mask when the
4990 // vector sources of the shuffle are different.
4991 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4992                       unsigned &Imm) {
4993   // Look for the first non-undef element.
4994   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4995       [](int Elt) {return Elt >= 0;});
4996
4997   // Benefit form APInt to handle overflow when calculating expected element.
4998   unsigned NumElts = VT.getVectorNumElements();
4999   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
5000   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
5001   // The following shuffle indices must be the successive elements after the
5002   // first real element.
5003   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
5004       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
5005   if (FirstWrongElt != M.end())
5006     return false;
5007
5008   // The index of an EXT is the first element if it is not UNDEF.
5009   // Watch out for the beginning UNDEFs. The EXT index should be the expected
5010   // value of the first element.  E.g.
5011   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
5012   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
5013   // ExpectedElt is the last mask index plus 1.
5014   Imm = ExpectedElt.getZExtValue();
5015
5016   // There are two difference cases requiring to reverse input vectors.
5017   // For example, for vector <4 x i32> we have the following cases,
5018   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
5019   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
5020   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
5021   // to reverse two input vectors.
5022   if (Imm < NumElts)
5023     ReverseEXT = true;
5024   else
5025     Imm -= NumElts;
5026
5027   return true;
5028 }
5029
5030 /// isREVMask - Check if a vector shuffle corresponds to a REV
5031 /// instruction with the specified blocksize.  (The order of the elements
5032 /// within each block of the vector is reversed.)
5033 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
5034   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
5035          "Only possible block sizes for REV are: 16, 32, 64");
5036
5037   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5038   if (EltSz == 64)
5039     return false;
5040
5041   unsigned NumElts = VT.getVectorNumElements();
5042   unsigned BlockElts = M[0] + 1;
5043   // If the first shuffle index is UNDEF, be optimistic.
5044   if (M[0] < 0)
5045     BlockElts = BlockSize / EltSz;
5046
5047   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
5048     return false;
5049
5050   for (unsigned i = 0; i < NumElts; ++i) {
5051     if (M[i] < 0)
5052       continue; // ignore UNDEF indices
5053     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
5054       return false;
5055   }
5056
5057   return true;
5058 }
5059
5060 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5061   unsigned NumElts = VT.getVectorNumElements();
5062   WhichResult = (M[0] == 0 ? 0 : 1);
5063   unsigned Idx = WhichResult * NumElts / 2;
5064   for (unsigned i = 0; i != NumElts; i += 2) {
5065     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5066         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
5067       return false;
5068     Idx += 1;
5069   }
5070
5071   return true;
5072 }
5073
5074 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5075   unsigned NumElts = VT.getVectorNumElements();
5076   WhichResult = (M[0] == 0 ? 0 : 1);
5077   for (unsigned i = 0; i != NumElts; ++i) {
5078     if (M[i] < 0)
5079       continue; // ignore UNDEF indices
5080     if ((unsigned)M[i] != 2 * i + WhichResult)
5081       return false;
5082   }
5083
5084   return true;
5085 }
5086
5087 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5088   unsigned NumElts = VT.getVectorNumElements();
5089   WhichResult = (M[0] == 0 ? 0 : 1);
5090   for (unsigned i = 0; i < NumElts; i += 2) {
5091     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5092         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
5093       return false;
5094   }
5095   return true;
5096 }
5097
5098 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
5099 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5100 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5101 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5102   unsigned NumElts = VT.getVectorNumElements();
5103   WhichResult = (M[0] == 0 ? 0 : 1);
5104   unsigned Idx = WhichResult * NumElts / 2;
5105   for (unsigned i = 0; i != NumElts; i += 2) {
5106     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5107         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
5108       return false;
5109     Idx += 1;
5110   }
5111
5112   return true;
5113 }
5114
5115 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
5116 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5117 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
5118 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5119   unsigned Half = VT.getVectorNumElements() / 2;
5120   WhichResult = (M[0] == 0 ? 0 : 1);
5121   for (unsigned j = 0; j != 2; ++j) {
5122     unsigned Idx = WhichResult;
5123     for (unsigned i = 0; i != Half; ++i) {
5124       int MIdx = M[i + j * Half];
5125       if (MIdx >= 0 && (unsigned)MIdx != Idx)
5126         return false;
5127       Idx += 2;
5128     }
5129   }
5130
5131   return true;
5132 }
5133
5134 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
5135 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5136 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
5137 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5138   unsigned NumElts = VT.getVectorNumElements();
5139   WhichResult = (M[0] == 0 ? 0 : 1);
5140   for (unsigned i = 0; i < NumElts; i += 2) {
5141     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5142         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
5143       return false;
5144   }
5145   return true;
5146 }
5147
5148 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
5149                       bool &DstIsLeft, int &Anomaly) {
5150   if (M.size() != static_cast<size_t>(NumInputElements))
5151     return false;
5152
5153   int NumLHSMatch = 0, NumRHSMatch = 0;
5154   int LastLHSMismatch = -1, LastRHSMismatch = -1;
5155
5156   for (int i = 0; i < NumInputElements; ++i) {
5157     if (M[i] == -1) {
5158       ++NumLHSMatch;
5159       ++NumRHSMatch;
5160       continue;
5161     }
5162
5163     if (M[i] == i)
5164       ++NumLHSMatch;
5165     else
5166       LastLHSMismatch = i;
5167
5168     if (M[i] == i + NumInputElements)
5169       ++NumRHSMatch;
5170     else
5171       LastRHSMismatch = i;
5172   }
5173
5174   if (NumLHSMatch == NumInputElements - 1) {
5175     DstIsLeft = true;
5176     Anomaly = LastLHSMismatch;
5177     return true;
5178   } else if (NumRHSMatch == NumInputElements - 1) {
5179     DstIsLeft = false;
5180     Anomaly = LastRHSMismatch;
5181     return true;
5182   }
5183
5184   return false;
5185 }
5186
5187 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
5188   if (VT.getSizeInBits() != 128)
5189     return false;
5190
5191   unsigned NumElts = VT.getVectorNumElements();
5192
5193   for (int I = 0, E = NumElts / 2; I != E; I++) {
5194     if (Mask[I] != I)
5195       return false;
5196   }
5197
5198   int Offset = NumElts / 2;
5199   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
5200     if (Mask[I] != I + SplitLHS * Offset)
5201       return false;
5202   }
5203
5204   return true;
5205 }
5206
5207 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
5208   SDLoc DL(Op);
5209   EVT VT = Op.getValueType();
5210   SDValue V0 = Op.getOperand(0);
5211   SDValue V1 = Op.getOperand(1);
5212   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
5213
5214   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
5215       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
5216     return SDValue();
5217
5218   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
5219
5220   if (!isConcatMask(Mask, VT, SplitV0))
5221     return SDValue();
5222
5223   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
5224                                 VT.getVectorNumElements() / 2);
5225   if (SplitV0) {
5226     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
5227                      DAG.getConstant(0, DL, MVT::i64));
5228   }
5229   if (V1.getValueType().getSizeInBits() == 128) {
5230     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
5231                      DAG.getConstant(0, DL, MVT::i64));
5232   }
5233   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
5234 }
5235
5236 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5237 /// the specified operations to build the shuffle.
5238 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5239                                       SDValue RHS, SelectionDAG &DAG,
5240                                       SDLoc dl) {
5241   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5242   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
5243   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5244
5245   enum {
5246     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5247     OP_VREV,
5248     OP_VDUP0,
5249     OP_VDUP1,
5250     OP_VDUP2,
5251     OP_VDUP3,
5252     OP_VEXT1,
5253     OP_VEXT2,
5254     OP_VEXT3,
5255     OP_VUZPL, // VUZP, left result
5256     OP_VUZPR, // VUZP, right result
5257     OP_VZIPL, // VZIP, left result
5258     OP_VZIPR, // VZIP, right result
5259     OP_VTRNL, // VTRN, left result
5260     OP_VTRNR  // VTRN, right result
5261   };
5262
5263   if (OpNum == OP_COPY) {
5264     if (LHSID == (1 * 9 + 2) * 9 + 3)
5265       return LHS;
5266     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5267     return RHS;
5268   }
5269
5270   SDValue OpLHS, OpRHS;
5271   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5272   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5273   EVT VT = OpLHS.getValueType();
5274
5275   switch (OpNum) {
5276   default:
5277     llvm_unreachable("Unknown shuffle opcode!");
5278   case OP_VREV:
5279     // VREV divides the vector in half and swaps within the half.
5280     if (VT.getVectorElementType() == MVT::i32 ||
5281         VT.getVectorElementType() == MVT::f32)
5282       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5283     // vrev <4 x i16> -> REV32
5284     if (VT.getVectorElementType() == MVT::i16 ||
5285         VT.getVectorElementType() == MVT::f16)
5286       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5287     // vrev <4 x i8> -> REV16
5288     assert(VT.getVectorElementType() == MVT::i8);
5289     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5290   case OP_VDUP0:
5291   case OP_VDUP1:
5292   case OP_VDUP2:
5293   case OP_VDUP3: {
5294     EVT EltTy = VT.getVectorElementType();
5295     unsigned Opcode;
5296     if (EltTy == MVT::i8)
5297       Opcode = AArch64ISD::DUPLANE8;
5298     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5299       Opcode = AArch64ISD::DUPLANE16;
5300     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5301       Opcode = AArch64ISD::DUPLANE32;
5302     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5303       Opcode = AArch64ISD::DUPLANE64;
5304     else
5305       llvm_unreachable("Invalid vector element type?");
5306
5307     if (VT.getSizeInBits() == 64)
5308       OpLHS = WidenVector(OpLHS, DAG);
5309     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5310     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5311   }
5312   case OP_VEXT1:
5313   case OP_VEXT2:
5314   case OP_VEXT3: {
5315     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5316     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5317                        DAG.getConstant(Imm, dl, MVT::i32));
5318   }
5319   case OP_VUZPL:
5320     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5321                        OpRHS);
5322   case OP_VUZPR:
5323     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5324                        OpRHS);
5325   case OP_VZIPL:
5326     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5327                        OpRHS);
5328   case OP_VZIPR:
5329     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5330                        OpRHS);
5331   case OP_VTRNL:
5332     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5333                        OpRHS);
5334   case OP_VTRNR:
5335     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5336                        OpRHS);
5337   }
5338 }
5339
5340 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5341                            SelectionDAG &DAG) {
5342   // Check to see if we can use the TBL instruction.
5343   SDValue V1 = Op.getOperand(0);
5344   SDValue V2 = Op.getOperand(1);
5345   SDLoc DL(Op);
5346
5347   EVT EltVT = Op.getValueType().getVectorElementType();
5348   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5349
5350   SmallVector<SDValue, 8> TBLMask;
5351   for (int Val : ShuffleMask) {
5352     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5353       unsigned Offset = Byte + Val * BytesPerElt;
5354       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5355     }
5356   }
5357
5358   MVT IndexVT = MVT::v8i8;
5359   unsigned IndexLen = 8;
5360   if (Op.getValueType().getSizeInBits() == 128) {
5361     IndexVT = MVT::v16i8;
5362     IndexLen = 16;
5363   }
5364
5365   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5366   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5367
5368   SDValue Shuffle;
5369   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5370     if (IndexLen == 8)
5371       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5372     Shuffle = DAG.getNode(
5373         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5374         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5375         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5376                     makeArrayRef(TBLMask.data(), IndexLen)));
5377   } else {
5378     if (IndexLen == 8) {
5379       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5380       Shuffle = DAG.getNode(
5381           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5382           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5383           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5384                       makeArrayRef(TBLMask.data(), IndexLen)));
5385     } else {
5386       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5387       // cannot currently represent the register constraints on the input
5388       // table registers.
5389       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5390       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5391       //                               &TBLMask[0], IndexLen));
5392       Shuffle = DAG.getNode(
5393           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5394           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5395           V1Cst, V2Cst,
5396           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5397                       makeArrayRef(TBLMask.data(), IndexLen)));
5398     }
5399   }
5400   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5401 }
5402
5403 static unsigned getDUPLANEOp(EVT EltType) {
5404   if (EltType == MVT::i8)
5405     return AArch64ISD::DUPLANE8;
5406   if (EltType == MVT::i16 || EltType == MVT::f16)
5407     return AArch64ISD::DUPLANE16;
5408   if (EltType == MVT::i32 || EltType == MVT::f32)
5409     return AArch64ISD::DUPLANE32;
5410   if (EltType == MVT::i64 || EltType == MVT::f64)
5411     return AArch64ISD::DUPLANE64;
5412
5413   llvm_unreachable("Invalid vector element type?");
5414 }
5415
5416 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5417                                                    SelectionDAG &DAG) const {
5418   SDLoc dl(Op);
5419   EVT VT = Op.getValueType();
5420
5421   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5422
5423   // Convert shuffles that are directly supported on NEON to target-specific
5424   // DAG nodes, instead of keeping them as shuffles and matching them again
5425   // during code selection.  This is more efficient and avoids the possibility
5426   // of inconsistencies between legalization and selection.
5427   ArrayRef<int> ShuffleMask = SVN->getMask();
5428
5429   SDValue V1 = Op.getOperand(0);
5430   SDValue V2 = Op.getOperand(1);
5431
5432   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5433                                        V1.getValueType().getSimpleVT())) {
5434     int Lane = SVN->getSplatIndex();
5435     // If this is undef splat, generate it via "just" vdup, if possible.
5436     if (Lane == -1)
5437       Lane = 0;
5438
5439     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5440       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5441                          V1.getOperand(0));
5442     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5443     // constant. If so, we can just reference the lane's definition directly.
5444     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5445         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5446       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5447
5448     // Otherwise, duplicate from the lane of the input vector.
5449     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5450
5451     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5452     // to make a vector of the same size as this SHUFFLE. We can ignore the
5453     // extract entirely, and canonicalise the concat using WidenVector.
5454     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5455       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5456       V1 = V1.getOperand(0);
5457     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5458       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5459       Lane -= Idx * VT.getVectorNumElements() / 2;
5460       V1 = WidenVector(V1.getOperand(Idx), DAG);
5461     } else if (VT.getSizeInBits() == 64)
5462       V1 = WidenVector(V1, DAG);
5463
5464     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5465   }
5466
5467   if (isREVMask(ShuffleMask, VT, 64))
5468     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5469   if (isREVMask(ShuffleMask, VT, 32))
5470     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5471   if (isREVMask(ShuffleMask, VT, 16))
5472     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5473
5474   bool ReverseEXT = false;
5475   unsigned Imm;
5476   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5477     if (ReverseEXT)
5478       std::swap(V1, V2);
5479     Imm *= getExtFactor(V1);
5480     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5481                        DAG.getConstant(Imm, dl, MVT::i32));
5482   } else if (V2->getOpcode() == ISD::UNDEF &&
5483              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5484     Imm *= getExtFactor(V1);
5485     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5486                        DAG.getConstant(Imm, dl, MVT::i32));
5487   }
5488
5489   unsigned WhichResult;
5490   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5491     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5492     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5493   }
5494   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5495     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5496     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5497   }
5498   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5499     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5500     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5501   }
5502
5503   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5504     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5505     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5506   }
5507   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5508     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5509     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5510   }
5511   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5512     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5513     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5514   }
5515
5516   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5517   if (Concat.getNode())
5518     return Concat;
5519
5520   bool DstIsLeft;
5521   int Anomaly;
5522   int NumInputElements = V1.getValueType().getVectorNumElements();
5523   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5524     SDValue DstVec = DstIsLeft ? V1 : V2;
5525     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5526
5527     SDValue SrcVec = V1;
5528     int SrcLane = ShuffleMask[Anomaly];
5529     if (SrcLane >= NumInputElements) {
5530       SrcVec = V2;
5531       SrcLane -= VT.getVectorNumElements();
5532     }
5533     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5534
5535     EVT ScalarVT = VT.getVectorElementType();
5536
5537     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5538       ScalarVT = MVT::i32;
5539
5540     return DAG.getNode(
5541         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5542         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5543         DstLaneV);
5544   }
5545
5546   // If the shuffle is not directly supported and it has 4 elements, use
5547   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5548   unsigned NumElts = VT.getVectorNumElements();
5549   if (NumElts == 4) {
5550     unsigned PFIndexes[4];
5551     for (unsigned i = 0; i != 4; ++i) {
5552       if (ShuffleMask[i] < 0)
5553         PFIndexes[i] = 8;
5554       else
5555         PFIndexes[i] = ShuffleMask[i];
5556     }
5557
5558     // Compute the index in the perfect shuffle table.
5559     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5560                             PFIndexes[2] * 9 + PFIndexes[3];
5561     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5562     unsigned Cost = (PFEntry >> 30);
5563
5564     if (Cost <= 4)
5565       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5566   }
5567
5568   return GenerateTBL(Op, ShuffleMask, DAG);
5569 }
5570
5571 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5572                                APInt &UndefBits) {
5573   EVT VT = BVN->getValueType(0);
5574   APInt SplatBits, SplatUndef;
5575   unsigned SplatBitSize;
5576   bool HasAnyUndefs;
5577   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5578     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5579
5580     for (unsigned i = 0; i < NumSplats; ++i) {
5581       CnstBits <<= SplatBitSize;
5582       UndefBits <<= SplatBitSize;
5583       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5584       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5585     }
5586
5587     return true;
5588   }
5589
5590   return false;
5591 }
5592
5593 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5594                                               SelectionDAG &DAG) const {
5595   BuildVectorSDNode *BVN =
5596       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5597   SDValue LHS = Op.getOperand(0);
5598   SDLoc dl(Op);
5599   EVT VT = Op.getValueType();
5600
5601   if (!BVN)
5602     return Op;
5603
5604   APInt CnstBits(VT.getSizeInBits(), 0);
5605   APInt UndefBits(VT.getSizeInBits(), 0);
5606   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5607     // We only have BIC vector immediate instruction, which is and-not.
5608     CnstBits = ~CnstBits;
5609
5610     // We make use of a little bit of goto ickiness in order to avoid having to
5611     // duplicate the immediate matching logic for the undef toggled case.
5612     bool SecondTry = false;
5613   AttemptModImm:
5614
5615     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5616       CnstBits = CnstBits.zextOrTrunc(64);
5617       uint64_t CnstVal = CnstBits.getZExtValue();
5618
5619       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5620         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5621         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5622         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5623                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5624                                   DAG.getConstant(0, dl, MVT::i32));
5625         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5626       }
5627
5628       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5629         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5630         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5631         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5632                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5633                                   DAG.getConstant(8, dl, MVT::i32));
5634         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5635       }
5636
5637       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5638         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5639         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5640         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5641                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5642                                   DAG.getConstant(16, dl, MVT::i32));
5643         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5644       }
5645
5646       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5647         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5648         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5649         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5650                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5651                                   DAG.getConstant(24, dl, MVT::i32));
5652         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5653       }
5654
5655       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5656         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5657         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5658         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5659                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5660                                   DAG.getConstant(0, dl, MVT::i32));
5661         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5662       }
5663
5664       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5665         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5666         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5667         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5668                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5669                                   DAG.getConstant(8, dl, MVT::i32));
5670         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5671       }
5672     }
5673
5674     if (SecondTry)
5675       goto FailedModImm;
5676     SecondTry = true;
5677     CnstBits = ~UndefBits;
5678     goto AttemptModImm;
5679   }
5680
5681 // We can always fall back to a non-immediate AND.
5682 FailedModImm:
5683   return Op;
5684 }
5685
5686 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5687 // consists of only the same constant int value, returned in reference arg
5688 // ConstVal
5689 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5690                                      uint64_t &ConstVal) {
5691   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5692   if (!Bvec)
5693     return false;
5694   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5695   if (!FirstElt)
5696     return false;
5697   EVT VT = Bvec->getValueType(0);
5698   unsigned NumElts = VT.getVectorNumElements();
5699   for (unsigned i = 1; i < NumElts; ++i)
5700     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5701       return false;
5702   ConstVal = FirstElt->getZExtValue();
5703   return true;
5704 }
5705
5706 static unsigned getIntrinsicID(const SDNode *N) {
5707   unsigned Opcode = N->getOpcode();
5708   switch (Opcode) {
5709   default:
5710     return Intrinsic::not_intrinsic;
5711   case ISD::INTRINSIC_WO_CHAIN: {
5712     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5713     if (IID < Intrinsic::num_intrinsics)
5714       return IID;
5715     return Intrinsic::not_intrinsic;
5716   }
5717   }
5718 }
5719
5720 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5721 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5722 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5723 // Also, logical shift right -> sri, with the same structure.
5724 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5725   EVT VT = N->getValueType(0);
5726
5727   if (!VT.isVector())
5728     return SDValue();
5729
5730   SDLoc DL(N);
5731
5732   // Is the first op an AND?
5733   const SDValue And = N->getOperand(0);
5734   if (And.getOpcode() != ISD::AND)
5735     return SDValue();
5736
5737   // Is the second op an shl or lshr?
5738   SDValue Shift = N->getOperand(1);
5739   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5740   // or AArch64ISD::VLSHR vector, #shift
5741   unsigned ShiftOpc = Shift.getOpcode();
5742   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5743     return SDValue();
5744   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5745
5746   // Is the shift amount constant?
5747   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5748   if (!C2node)
5749     return SDValue();
5750
5751   // Is the and mask vector all constant?
5752   uint64_t C1;
5753   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5754     return SDValue();
5755
5756   // Is C1 == ~C2, taking into account how much one can shift elements of a
5757   // particular size?
5758   uint64_t C2 = C2node->getZExtValue();
5759   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5760   if (C2 > ElemSizeInBits)
5761     return SDValue();
5762   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5763   if ((C1 & ElemMask) != (~C2 & ElemMask))
5764     return SDValue();
5765
5766   SDValue X = And.getOperand(0);
5767   SDValue Y = Shift.getOperand(0);
5768
5769   unsigned Intrin =
5770       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5771   SDValue ResultSLI =
5772       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5773                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5774                   Shift.getOperand(1));
5775
5776   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5777   DEBUG(N->dump(&DAG));
5778   DEBUG(dbgs() << "into: \n");
5779   DEBUG(ResultSLI->dump(&DAG));
5780
5781   ++NumShiftInserts;
5782   return ResultSLI;
5783 }
5784
5785 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5786                                              SelectionDAG &DAG) const {
5787   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5788   if (EnableAArch64SlrGeneration) {
5789     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5790     if (Res.getNode())
5791       return Res;
5792   }
5793
5794   BuildVectorSDNode *BVN =
5795       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5796   SDValue LHS = Op.getOperand(1);
5797   SDLoc dl(Op);
5798   EVT VT = Op.getValueType();
5799
5800   // OR commutes, so try swapping the operands.
5801   if (!BVN) {
5802     LHS = Op.getOperand(0);
5803     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5804   }
5805   if (!BVN)
5806     return Op;
5807
5808   APInt CnstBits(VT.getSizeInBits(), 0);
5809   APInt UndefBits(VT.getSizeInBits(), 0);
5810   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5811     // We make use of a little bit of goto ickiness in order to avoid having to
5812     // duplicate the immediate matching logic for the undef toggled case.
5813     bool SecondTry = false;
5814   AttemptModImm:
5815
5816     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5817       CnstBits = CnstBits.zextOrTrunc(64);
5818       uint64_t CnstVal = CnstBits.getZExtValue();
5819
5820       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5821         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5822         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5823         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5824                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5825                                   DAG.getConstant(0, dl, MVT::i32));
5826         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5827       }
5828
5829       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5830         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5831         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5832         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5833                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5834                                   DAG.getConstant(8, dl, MVT::i32));
5835         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5836       }
5837
5838       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5839         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5840         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5841         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5842                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5843                                   DAG.getConstant(16, dl, MVT::i32));
5844         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5845       }
5846
5847       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5848         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5849         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5850         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5851                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5852                                   DAG.getConstant(24, dl, MVT::i32));
5853         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5854       }
5855
5856       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5857         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5858         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5859         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5860                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5861                                   DAG.getConstant(0, dl, MVT::i32));
5862         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5863       }
5864
5865       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5866         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5867         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5868         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5869                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5870                                   DAG.getConstant(8, dl, MVT::i32));
5871         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5872       }
5873     }
5874
5875     if (SecondTry)
5876       goto FailedModImm;
5877     SecondTry = true;
5878     CnstBits = UndefBits;
5879     goto AttemptModImm;
5880   }
5881
5882 // We can always fall back to a non-immediate OR.
5883 FailedModImm:
5884   return Op;
5885 }
5886
5887 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5888 // be truncated to fit element width.
5889 static SDValue NormalizeBuildVector(SDValue Op,
5890                                     SelectionDAG &DAG) {
5891   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5892   SDLoc dl(Op);
5893   EVT VT = Op.getValueType();
5894   EVT EltTy= VT.getVectorElementType();
5895
5896   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5897     return Op;
5898
5899   SmallVector<SDValue, 16> Ops;
5900   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5901     SDValue Lane = Op.getOperand(I);
5902     if (Lane.getOpcode() == ISD::Constant) {
5903       APInt LowBits(EltTy.getSizeInBits(),
5904                     cast<ConstantSDNode>(Lane)->getZExtValue());
5905       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5906     }
5907     Ops.push_back(Lane);
5908   }
5909   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5910 }
5911
5912 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5913                                                  SelectionDAG &DAG) const {
5914   SDLoc dl(Op);
5915   EVT VT = Op.getValueType();
5916   Op = NormalizeBuildVector(Op, DAG);
5917   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5918
5919   APInt CnstBits(VT.getSizeInBits(), 0);
5920   APInt UndefBits(VT.getSizeInBits(), 0);
5921   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5922     // We make use of a little bit of goto ickiness in order to avoid having to
5923     // duplicate the immediate matching logic for the undef toggled case.
5924     bool SecondTry = false;
5925   AttemptModImm:
5926
5927     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5928       CnstBits = CnstBits.zextOrTrunc(64);
5929       uint64_t CnstVal = CnstBits.getZExtValue();
5930
5931       // Certain magic vector constants (used to express things like NOT
5932       // and NEG) are passed through unmodified.  This allows codegen patterns
5933       // for these operations to match.  Special-purpose patterns will lower
5934       // these immediates to MOVIs if it proves necessary.
5935       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5936         return Op;
5937
5938       // The many faces of MOVI...
5939       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5940         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5941         if (VT.getSizeInBits() == 128) {
5942           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5943                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5944           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5945         }
5946
5947         // Support the V64 version via subregister insertion.
5948         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5949                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5950         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5951       }
5952
5953       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5954         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5955         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5956         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5957                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5958                                   DAG.getConstant(0, dl, MVT::i32));
5959         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5960       }
5961
5962       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5963         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5964         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5965         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5966                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5967                                   DAG.getConstant(8, dl, MVT::i32));
5968         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5969       }
5970
5971       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5972         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5973         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5974         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5975                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5976                                   DAG.getConstant(16, dl, MVT::i32));
5977         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5978       }
5979
5980       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5981         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5982         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5983         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5984                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5985                                   DAG.getConstant(24, dl, MVT::i32));
5986         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5987       }
5988
5989       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5990         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5991         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5992         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5993                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5994                                   DAG.getConstant(0, dl, MVT::i32));
5995         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5996       }
5997
5998       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5999         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6000         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6001         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6002                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6003                                   DAG.getConstant(8, dl, MVT::i32));
6004         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6005       }
6006
6007       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6008         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6009         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6010         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6011                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6012                                   DAG.getConstant(264, dl, MVT::i32));
6013         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6014       }
6015
6016       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6017         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6018         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6019         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6020                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6021                                   DAG.getConstant(272, dl, MVT::i32));
6022         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6023       }
6024
6025       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
6026         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
6027         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
6028         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
6029                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6030         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6031       }
6032
6033       // The few faces of FMOV...
6034       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
6035         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
6036         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
6037         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
6038                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6039         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6040       }
6041
6042       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
6043           VT.getSizeInBits() == 128) {
6044         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
6045         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
6046                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6047         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6048       }
6049
6050       // The many faces of MVNI...
6051       CnstVal = ~CnstVal;
6052       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6053         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6054         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6055         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6056                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6057                                   DAG.getConstant(0, dl, MVT::i32));
6058         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6059       }
6060
6061       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6062         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6063         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6064         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6065                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6066                                   DAG.getConstant(8, dl, MVT::i32));
6067         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6068       }
6069
6070       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6071         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6072         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6073         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6074                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6075                                   DAG.getConstant(16, dl, MVT::i32));
6076         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6077       }
6078
6079       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6080         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6081         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6082         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6083                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6084                                   DAG.getConstant(24, dl, MVT::i32));
6085         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6086       }
6087
6088       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6089         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6090         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6091         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6092                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6093                                   DAG.getConstant(0, dl, MVT::i32));
6094         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6095       }
6096
6097       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6098         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6099         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6100         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6101                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6102                                   DAG.getConstant(8, dl, MVT::i32));
6103         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6104       }
6105
6106       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6107         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6108         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6109         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6110                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6111                                   DAG.getConstant(264, dl, MVT::i32));
6112         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6113       }
6114
6115       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6116         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6117         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6118         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6119                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6120                                   DAG.getConstant(272, dl, MVT::i32));
6121         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6122       }
6123     }
6124
6125     if (SecondTry)
6126       goto FailedModImm;
6127     SecondTry = true;
6128     CnstBits = UndefBits;
6129     goto AttemptModImm;
6130   }
6131 FailedModImm:
6132
6133   // Scan through the operands to find some interesting properties we can
6134   // exploit:
6135   //   1) If only one value is used, we can use a DUP, or
6136   //   2) if only the low element is not undef, we can just insert that, or
6137   //   3) if only one constant value is used (w/ some non-constant lanes),
6138   //      we can splat the constant value into the whole vector then fill
6139   //      in the non-constant lanes.
6140   //   4) FIXME: If different constant values are used, but we can intelligently
6141   //             select the values we'll be overwriting for the non-constant
6142   //             lanes such that we can directly materialize the vector
6143   //             some other way (MOVI, e.g.), we can be sneaky.
6144   unsigned NumElts = VT.getVectorNumElements();
6145   bool isOnlyLowElement = true;
6146   bool usesOnlyOneValue = true;
6147   bool usesOnlyOneConstantValue = true;
6148   bool isConstant = true;
6149   unsigned NumConstantLanes = 0;
6150   SDValue Value;
6151   SDValue ConstantValue;
6152   for (unsigned i = 0; i < NumElts; ++i) {
6153     SDValue V = Op.getOperand(i);
6154     if (V.getOpcode() == ISD::UNDEF)
6155       continue;
6156     if (i > 0)
6157       isOnlyLowElement = false;
6158     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
6159       isConstant = false;
6160
6161     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
6162       ++NumConstantLanes;
6163       if (!ConstantValue.getNode())
6164         ConstantValue = V;
6165       else if (ConstantValue != V)
6166         usesOnlyOneConstantValue = false;
6167     }
6168
6169     if (!Value.getNode())
6170       Value = V;
6171     else if (V != Value)
6172       usesOnlyOneValue = false;
6173   }
6174
6175   if (!Value.getNode())
6176     return DAG.getUNDEF(VT);
6177
6178   if (isOnlyLowElement)
6179     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
6180
6181   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
6182   // i32 and try again.
6183   if (usesOnlyOneValue) {
6184     if (!isConstant) {
6185       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6186           Value.getValueType() != VT)
6187         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
6188
6189       // This is actually a DUPLANExx operation, which keeps everything vectory.
6190
6191       // DUPLANE works on 128-bit vectors, widen it if necessary.
6192       SDValue Lane = Value.getOperand(1);
6193       Value = Value.getOperand(0);
6194       if (Value.getValueType().getSizeInBits() == 64)
6195         Value = WidenVector(Value, DAG);
6196
6197       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
6198       return DAG.getNode(Opcode, dl, VT, Value, Lane);
6199     }
6200
6201     if (VT.getVectorElementType().isFloatingPoint()) {
6202       SmallVector<SDValue, 8> Ops;
6203       EVT EltTy = VT.getVectorElementType();
6204       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
6205               "Unsupported floating-point vector type");
6206       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
6207       for (unsigned i = 0; i < NumElts; ++i)
6208         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
6209       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
6210       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
6211       Val = LowerBUILD_VECTOR(Val, DAG);
6212       if (Val.getNode())
6213         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
6214     }
6215   }
6216
6217   // If there was only one constant value used and for more than one lane,
6218   // start by splatting that value, then replace the non-constant lanes. This
6219   // is better than the default, which will perform a separate initialization
6220   // for each lane.
6221   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
6222     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
6223     // Now insert the non-constant lanes.
6224     for (unsigned i = 0; i < NumElts; ++i) {
6225       SDValue V = Op.getOperand(i);
6226       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6227       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
6228         // Note that type legalization likely mucked about with the VT of the
6229         // source operand, so we may have to convert it here before inserting.
6230         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
6231       }
6232     }
6233     return Val;
6234   }
6235
6236   // If all elements are constants and the case above didn't get hit, fall back
6237   // to the default expansion, which will generate a load from the constant
6238   // pool.
6239   if (isConstant)
6240     return SDValue();
6241
6242   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
6243   if (NumElts >= 4) {
6244     SDValue shuffle = ReconstructShuffle(Op, DAG);
6245     if (shuffle != SDValue())
6246       return shuffle;
6247   }
6248
6249   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6250   // know the default expansion would otherwise fall back on something even
6251   // worse. For a vector with one or two non-undef values, that's
6252   // scalar_to_vector for the elements followed by a shuffle (provided the
6253   // shuffle is valid for the target) and materialization element by element
6254   // on the stack followed by a load for everything else.
6255   if (!isConstant && !usesOnlyOneValue) {
6256     SDValue Vec = DAG.getUNDEF(VT);
6257     SDValue Op0 = Op.getOperand(0);
6258     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6259     unsigned i = 0;
6260     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6261     // a) Avoid a RMW dependency on the full vector register, and
6262     // b) Allow the register coalescer to fold away the copy if the
6263     //    value is already in an S or D register.
6264     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6265       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6266       MachineSDNode *N =
6267           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6268                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6269       Vec = SDValue(N, 0);
6270       ++i;
6271     }
6272     for (; i < NumElts; ++i) {
6273       SDValue V = Op.getOperand(i);
6274       if (V.getOpcode() == ISD::UNDEF)
6275         continue;
6276       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6277       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6278     }
6279     return Vec;
6280   }
6281
6282   // Just use the default expansion. We failed to find a better alternative.
6283   return SDValue();
6284 }
6285
6286 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6287                                                       SelectionDAG &DAG) const {
6288   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6289
6290   // Check for non-constant or out of range lane.
6291   EVT VT = Op.getOperand(0).getValueType();
6292   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6293   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6294     return SDValue();
6295
6296
6297   // Insertion/extraction are legal for V128 types.
6298   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6299       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6300       VT == MVT::v8f16)
6301     return Op;
6302
6303   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6304       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6305     return SDValue();
6306
6307   // For V64 types, we perform insertion by expanding the value
6308   // to a V128 type and perform the insertion on that.
6309   SDLoc DL(Op);
6310   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6311   EVT WideTy = WideVec.getValueType();
6312
6313   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6314                              Op.getOperand(1), Op.getOperand(2));
6315   // Re-narrow the resultant vector.
6316   return NarrowVector(Node, DAG);
6317 }
6318
6319 SDValue
6320 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6321                                                SelectionDAG &DAG) const {
6322   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6323
6324   // Check for non-constant or out of range lane.
6325   EVT VT = Op.getOperand(0).getValueType();
6326   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6327   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6328     return SDValue();
6329
6330
6331   // Insertion/extraction are legal for V128 types.
6332   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6333       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6334       VT == MVT::v8f16)
6335     return Op;
6336
6337   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6338       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6339     return SDValue();
6340
6341   // For V64 types, we perform extraction by expanding the value
6342   // to a V128 type and perform the extraction on that.
6343   SDLoc DL(Op);
6344   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6345   EVT WideTy = WideVec.getValueType();
6346
6347   EVT ExtrTy = WideTy.getVectorElementType();
6348   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6349     ExtrTy = MVT::i32;
6350
6351   // For extractions, we just return the result directly.
6352   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6353                      Op.getOperand(1));
6354 }
6355
6356 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6357                                                       SelectionDAG &DAG) const {
6358   EVT VT = Op.getOperand(0).getValueType();
6359   SDLoc dl(Op);
6360   // Just in case...
6361   if (!VT.isVector())
6362     return SDValue();
6363
6364   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6365   if (!Cst)
6366     return SDValue();
6367   unsigned Val = Cst->getZExtValue();
6368
6369   unsigned Size = Op.getValueType().getSizeInBits();
6370   if (Val == 0) {
6371     switch (Size) {
6372     case 8:
6373       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6374                                         Op.getOperand(0));
6375     case 16:
6376       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6377                                         Op.getOperand(0));
6378     case 32:
6379       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6380                                         Op.getOperand(0));
6381     case 64:
6382       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6383                                         Op.getOperand(0));
6384     default:
6385       llvm_unreachable("Unexpected vector type in extract_subvector!");
6386     }
6387   }
6388   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6389   // that directly.
6390   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6391     return Op;
6392
6393   return SDValue();
6394 }
6395
6396 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6397                                                EVT VT) const {
6398   if (VT.getVectorNumElements() == 4 &&
6399       (VT.is128BitVector() || VT.is64BitVector())) {
6400     unsigned PFIndexes[4];
6401     for (unsigned i = 0; i != 4; ++i) {
6402       if (M[i] < 0)
6403         PFIndexes[i] = 8;
6404       else
6405         PFIndexes[i] = M[i];
6406     }
6407
6408     // Compute the index in the perfect shuffle table.
6409     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6410                             PFIndexes[2] * 9 + PFIndexes[3];
6411     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6412     unsigned Cost = (PFEntry >> 30);
6413
6414     if (Cost <= 4)
6415       return true;
6416   }
6417
6418   bool DummyBool;
6419   int DummyInt;
6420   unsigned DummyUnsigned;
6421
6422   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6423           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6424           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6425           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6426           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6427           isZIPMask(M, VT, DummyUnsigned) ||
6428           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6429           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6430           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6431           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6432           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6433 }
6434
6435 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6436 /// operand of a vector shift operation, where all the elements of the
6437 /// build_vector must have the same constant integer value.
6438 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6439   // Ignore bit_converts.
6440   while (Op.getOpcode() == ISD::BITCAST)
6441     Op = Op.getOperand(0);
6442   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6443   APInt SplatBits, SplatUndef;
6444   unsigned SplatBitSize;
6445   bool HasAnyUndefs;
6446   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6447                                     HasAnyUndefs, ElementBits) ||
6448       SplatBitSize > ElementBits)
6449     return false;
6450   Cnt = SplatBits.getSExtValue();
6451   return true;
6452 }
6453
6454 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6455 /// operand of a vector shift left operation.  That value must be in the range:
6456 ///   0 <= Value < ElementBits for a left shift; or
6457 ///   0 <= Value <= ElementBits for a long left shift.
6458 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6459   assert(VT.isVector() && "vector shift count is not a vector type");
6460   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6461   if (!getVShiftImm(Op, ElementBits, Cnt))
6462     return false;
6463   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6464 }
6465
6466 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6467 /// operand of a vector shift right operation. The value must be in the range:
6468 ///   1 <= Value <= ElementBits for a right shift; or
6469 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, int64_t &Cnt) {
6470   assert(VT.isVector() && "vector shift count is not a vector type");
6471   int64_t ElementBits = VT.getVectorElementType().getSizeInBits();
6472   if (!getVShiftImm(Op, ElementBits, Cnt))
6473     return false;
6474   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6475 }
6476
6477 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6478                                                       SelectionDAG &DAG) const {
6479   EVT VT = Op.getValueType();
6480   SDLoc DL(Op);
6481   int64_t Cnt;
6482
6483   if (!Op.getOperand(1).getValueType().isVector())
6484     return Op;
6485   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6486
6487   switch (Op.getOpcode()) {
6488   default:
6489     llvm_unreachable("unexpected shift opcode");
6490
6491   case ISD::SHL:
6492     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6493       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6494                          DAG.getConstant(Cnt, DL, MVT::i32));
6495     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6496                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6497                                        MVT::i32),
6498                        Op.getOperand(0), Op.getOperand(1));
6499   case ISD::SRA:
6500   case ISD::SRL:
6501     // Right shift immediate
6502     if (isVShiftRImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize) {
6503       unsigned Opc =
6504           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6505       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6506                          DAG.getConstant(Cnt, DL, MVT::i32));
6507     }
6508
6509     // Right shift register.  Note, there is not a shift right register
6510     // instruction, but the shift left register instruction takes a signed
6511     // value, where negative numbers specify a right shift.
6512     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6513                                                 : Intrinsic::aarch64_neon_ushl;
6514     // negate the shift amount
6515     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6516     SDValue NegShiftLeft =
6517         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6518                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6519                     NegShift);
6520     return NegShiftLeft;
6521   }
6522
6523   return SDValue();
6524 }
6525
6526 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6527                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6528                                     SDLoc dl, SelectionDAG &DAG) {
6529   EVT SrcVT = LHS.getValueType();
6530   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6531          "function only supposed to emit natural comparisons");
6532
6533   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6534   APInt CnstBits(VT.getSizeInBits(), 0);
6535   APInt UndefBits(VT.getSizeInBits(), 0);
6536   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6537   bool IsZero = IsCnst && (CnstBits == 0);
6538
6539   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6540     switch (CC) {
6541     default:
6542       return SDValue();
6543     case AArch64CC::NE: {
6544       SDValue Fcmeq;
6545       if (IsZero)
6546         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6547       else
6548         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6549       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6550     }
6551     case AArch64CC::EQ:
6552       if (IsZero)
6553         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6554       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6555     case AArch64CC::GE:
6556       if (IsZero)
6557         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6558       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6559     case AArch64CC::GT:
6560       if (IsZero)
6561         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6562       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6563     case AArch64CC::LS:
6564       if (IsZero)
6565         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6566       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6567     case AArch64CC::LT:
6568       if (!NoNans)
6569         return SDValue();
6570     // If we ignore NaNs then we can use to the MI implementation.
6571     // Fallthrough.
6572     case AArch64CC::MI:
6573       if (IsZero)
6574         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6575       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6576     }
6577   }
6578
6579   switch (CC) {
6580   default:
6581     return SDValue();
6582   case AArch64CC::NE: {
6583     SDValue Cmeq;
6584     if (IsZero)
6585       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6586     else
6587       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6588     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6589   }
6590   case AArch64CC::EQ:
6591     if (IsZero)
6592       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6593     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6594   case AArch64CC::GE:
6595     if (IsZero)
6596       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6597     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6598   case AArch64CC::GT:
6599     if (IsZero)
6600       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6601     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6602   case AArch64CC::LE:
6603     if (IsZero)
6604       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6605     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6606   case AArch64CC::LS:
6607     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6608   case AArch64CC::LO:
6609     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6610   case AArch64CC::LT:
6611     if (IsZero)
6612       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6613     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6614   case AArch64CC::HI:
6615     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6616   case AArch64CC::HS:
6617     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6618   }
6619 }
6620
6621 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6622                                            SelectionDAG &DAG) const {
6623   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6624   SDValue LHS = Op.getOperand(0);
6625   SDValue RHS = Op.getOperand(1);
6626   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6627   SDLoc dl(Op);
6628
6629   if (LHS.getValueType().getVectorElementType().isInteger()) {
6630     assert(LHS.getValueType() == RHS.getValueType());
6631     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6632     SDValue Cmp =
6633         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6634     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6635   }
6636
6637   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6638          LHS.getValueType().getVectorElementType() == MVT::f64);
6639
6640   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6641   // clean.  Some of them require two branches to implement.
6642   AArch64CC::CondCode CC1, CC2;
6643   bool ShouldInvert;
6644   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6645
6646   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6647   SDValue Cmp =
6648       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6649   if (!Cmp.getNode())
6650     return SDValue();
6651
6652   if (CC2 != AArch64CC::AL) {
6653     SDValue Cmp2 =
6654         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6655     if (!Cmp2.getNode())
6656       return SDValue();
6657
6658     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6659   }
6660
6661   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6662
6663   if (ShouldInvert)
6664     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6665
6666   return Cmp;
6667 }
6668
6669 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6670 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6671 /// specified in the intrinsic calls.
6672 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6673                                                const CallInst &I,
6674                                                unsigned Intrinsic) const {
6675   auto &DL = I.getModule()->getDataLayout();
6676   switch (Intrinsic) {
6677   case Intrinsic::aarch64_neon_ld2:
6678   case Intrinsic::aarch64_neon_ld3:
6679   case Intrinsic::aarch64_neon_ld4:
6680   case Intrinsic::aarch64_neon_ld1x2:
6681   case Intrinsic::aarch64_neon_ld1x3:
6682   case Intrinsic::aarch64_neon_ld1x4:
6683   case Intrinsic::aarch64_neon_ld2lane:
6684   case Intrinsic::aarch64_neon_ld3lane:
6685   case Intrinsic::aarch64_neon_ld4lane:
6686   case Intrinsic::aarch64_neon_ld2r:
6687   case Intrinsic::aarch64_neon_ld3r:
6688   case Intrinsic::aarch64_neon_ld4r: {
6689     Info.opc = ISD::INTRINSIC_W_CHAIN;
6690     // Conservatively set memVT to the entire set of vectors loaded.
6691     uint64_t NumElts = DL.getTypeAllocSize(I.getType()) / 8;
6692     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6693     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6694     Info.offset = 0;
6695     Info.align = 0;
6696     Info.vol = false; // volatile loads with NEON intrinsics not supported
6697     Info.readMem = true;
6698     Info.writeMem = false;
6699     return true;
6700   }
6701   case Intrinsic::aarch64_neon_st2:
6702   case Intrinsic::aarch64_neon_st3:
6703   case Intrinsic::aarch64_neon_st4:
6704   case Intrinsic::aarch64_neon_st1x2:
6705   case Intrinsic::aarch64_neon_st1x3:
6706   case Intrinsic::aarch64_neon_st1x4:
6707   case Intrinsic::aarch64_neon_st2lane:
6708   case Intrinsic::aarch64_neon_st3lane:
6709   case Intrinsic::aarch64_neon_st4lane: {
6710     Info.opc = ISD::INTRINSIC_VOID;
6711     // Conservatively set memVT to the entire set of vectors stored.
6712     unsigned NumElts = 0;
6713     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6714       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6715       if (!ArgTy->isVectorTy())
6716         break;
6717       NumElts += DL.getTypeAllocSize(ArgTy) / 8;
6718     }
6719     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6720     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6721     Info.offset = 0;
6722     Info.align = 0;
6723     Info.vol = false; // volatile stores with NEON intrinsics not supported
6724     Info.readMem = false;
6725     Info.writeMem = true;
6726     return true;
6727   }
6728   case Intrinsic::aarch64_ldaxr:
6729   case Intrinsic::aarch64_ldxr: {
6730     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6731     Info.opc = ISD::INTRINSIC_W_CHAIN;
6732     Info.memVT = MVT::getVT(PtrTy->getElementType());
6733     Info.ptrVal = I.getArgOperand(0);
6734     Info.offset = 0;
6735     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6736     Info.vol = true;
6737     Info.readMem = true;
6738     Info.writeMem = false;
6739     return true;
6740   }
6741   case Intrinsic::aarch64_stlxr:
6742   case Intrinsic::aarch64_stxr: {
6743     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6744     Info.opc = ISD::INTRINSIC_W_CHAIN;
6745     Info.memVT = MVT::getVT(PtrTy->getElementType());
6746     Info.ptrVal = I.getArgOperand(1);
6747     Info.offset = 0;
6748     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
6749     Info.vol = true;
6750     Info.readMem = false;
6751     Info.writeMem = true;
6752     return true;
6753   }
6754   case Intrinsic::aarch64_ldaxp:
6755   case Intrinsic::aarch64_ldxp: {
6756     Info.opc = ISD::INTRINSIC_W_CHAIN;
6757     Info.memVT = MVT::i128;
6758     Info.ptrVal = I.getArgOperand(0);
6759     Info.offset = 0;
6760     Info.align = 16;
6761     Info.vol = true;
6762     Info.readMem = true;
6763     Info.writeMem = false;
6764     return true;
6765   }
6766   case Intrinsic::aarch64_stlxp:
6767   case Intrinsic::aarch64_stxp: {
6768     Info.opc = ISD::INTRINSIC_W_CHAIN;
6769     Info.memVT = MVT::i128;
6770     Info.ptrVal = I.getArgOperand(2);
6771     Info.offset = 0;
6772     Info.align = 16;
6773     Info.vol = true;
6774     Info.readMem = false;
6775     Info.writeMem = true;
6776     return true;
6777   }
6778   default:
6779     break;
6780   }
6781
6782   return false;
6783 }
6784
6785 // Truncations from 64-bit GPR to 32-bit GPR is free.
6786 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6787   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6788     return false;
6789   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6790   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6791   return NumBits1 > NumBits2;
6792 }
6793 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6794   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6795     return false;
6796   unsigned NumBits1 = VT1.getSizeInBits();
6797   unsigned NumBits2 = VT2.getSizeInBits();
6798   return NumBits1 > NumBits2;
6799 }
6800
6801 /// Check if it is profitable to hoist instruction in then/else to if.
6802 /// Not profitable if I and it's user can form a FMA instruction
6803 /// because we prefer FMSUB/FMADD.
6804 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6805   if (I->getOpcode() != Instruction::FMul)
6806     return true;
6807
6808   if (I->getNumUses() != 1)
6809     return true;
6810
6811   Instruction *User = I->user_back();
6812
6813   if (User &&
6814       !(User->getOpcode() == Instruction::FSub ||
6815         User->getOpcode() == Instruction::FAdd))
6816     return true;
6817
6818   const TargetOptions &Options = getTargetMachine().Options;
6819   const DataLayout &DL = I->getModule()->getDataLayout();
6820   EVT VT = getValueType(DL, User->getOperand(0)->getType());
6821
6822   if (isFMAFasterThanFMulAndFAdd(VT) &&
6823       isOperationLegalOrCustom(ISD::FMA, VT) &&
6824       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6825     return false;
6826
6827   return true;
6828 }
6829
6830 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6831 // 64-bit GPR.
6832 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6833   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6834     return false;
6835   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6836   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6837   return NumBits1 == 32 && NumBits2 == 64;
6838 }
6839 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6840   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6841     return false;
6842   unsigned NumBits1 = VT1.getSizeInBits();
6843   unsigned NumBits2 = VT2.getSizeInBits();
6844   return NumBits1 == 32 && NumBits2 == 64;
6845 }
6846
6847 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6848   EVT VT1 = Val.getValueType();
6849   if (isZExtFree(VT1, VT2)) {
6850     return true;
6851   }
6852
6853   if (Val.getOpcode() != ISD::LOAD)
6854     return false;
6855
6856   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6857   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6858           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6859           VT1.getSizeInBits() <= 32);
6860 }
6861
6862 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6863   if (isa<FPExtInst>(Ext))
6864     return false;
6865
6866   // Vector types are next free.
6867   if (Ext->getType()->isVectorTy())
6868     return false;
6869
6870   for (const Use &U : Ext->uses()) {
6871     // The extension is free if we can fold it with a left shift in an
6872     // addressing mode or an arithmetic operation: add, sub, and cmp.
6873
6874     // Is there a shift?
6875     const Instruction *Instr = cast<Instruction>(U.getUser());
6876
6877     // Is this a constant shift?
6878     switch (Instr->getOpcode()) {
6879     case Instruction::Shl:
6880       if (!isa<ConstantInt>(Instr->getOperand(1)))
6881         return false;
6882       break;
6883     case Instruction::GetElementPtr: {
6884       gep_type_iterator GTI = gep_type_begin(Instr);
6885       auto &DL = Ext->getModule()->getDataLayout();
6886       std::advance(GTI, U.getOperandNo());
6887       Type *IdxTy = *GTI;
6888       // This extension will end up with a shift because of the scaling factor.
6889       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6890       // Get the shift amount based on the scaling factor:
6891       // log2(sizeof(IdxTy)) - log2(8).
6892       uint64_t ShiftAmt =
6893           countTrailingZeros(DL.getTypeStoreSizeInBits(IdxTy)) - 3;
6894       // Is the constant foldable in the shift of the addressing mode?
6895       // I.e., shift amount is between 1 and 4 inclusive.
6896       if (ShiftAmt == 0 || ShiftAmt > 4)
6897         return false;
6898       break;
6899     }
6900     case Instruction::Trunc:
6901       // Check if this is a noop.
6902       // trunc(sext ty1 to ty2) to ty1.
6903       if (Instr->getType() == Ext->getOperand(0)->getType())
6904         continue;
6905     // FALL THROUGH.
6906     default:
6907       return false;
6908     }
6909
6910     // At this point we can use the bfm family, so this extension is free
6911     // for that use.
6912   }
6913   return true;
6914 }
6915
6916 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6917                                           unsigned &RequiredAligment) const {
6918   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6919     return false;
6920   // Cyclone supports unaligned accesses.
6921   RequiredAligment = 0;
6922   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6923   return NumBits == 32 || NumBits == 64;
6924 }
6925
6926 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6927                                           unsigned &RequiredAligment) const {
6928   if (!LoadedType.isSimple() ||
6929       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6930     return false;
6931   // Cyclone supports unaligned accesses.
6932   RequiredAligment = 0;
6933   unsigned NumBits = LoadedType.getSizeInBits();
6934   return NumBits == 32 || NumBits == 64;
6935 }
6936
6937 /// \brief Lower an interleaved load into a ldN intrinsic.
6938 ///
6939 /// E.g. Lower an interleaved load (Factor = 2):
6940 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
6941 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
6942 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
6943 ///
6944 ///      Into:
6945 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
6946 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
6947 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
6948 bool AArch64TargetLowering::lowerInterleavedLoad(
6949     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
6950     ArrayRef<unsigned> Indices, unsigned Factor) const {
6951   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
6952          "Invalid interleave factor");
6953   assert(!Shuffles.empty() && "Empty shufflevector input");
6954   assert(Shuffles.size() == Indices.size() &&
6955          "Unmatched number of shufflevectors and indices");
6956
6957   const DataLayout &DL = LI->getModule()->getDataLayout();
6958
6959   VectorType *VecTy = Shuffles[0]->getType();
6960   unsigned VecSize = DL.getTypeAllocSizeInBits(VecTy);
6961
6962   // Skip illegal vector types.
6963   if (VecSize != 64 && VecSize != 128)
6964     return false;
6965
6966   // A pointer vector can not be the return type of the ldN intrinsics. Need to
6967   // load integer vectors first and then convert to pointer vectors.
6968   Type *EltTy = VecTy->getVectorElementType();
6969   if (EltTy->isPointerTy())
6970     VecTy =
6971         VectorType::get(DL.getIntPtrType(EltTy), VecTy->getVectorNumElements());
6972
6973   Type *PtrTy = VecTy->getPointerTo(LI->getPointerAddressSpace());
6974   Type *Tys[2] = {VecTy, PtrTy};
6975   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
6976                                             Intrinsic::aarch64_neon_ld3,
6977                                             Intrinsic::aarch64_neon_ld4};
6978   Function *LdNFunc =
6979       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
6980
6981   IRBuilder<> Builder(LI);
6982   Value *Ptr = Builder.CreateBitCast(LI->getPointerOperand(), PtrTy);
6983
6984   CallInst *LdN = Builder.CreateCall(LdNFunc, Ptr, "ldN");
6985
6986   // Replace uses of each shufflevector with the corresponding vector loaded
6987   // by ldN.
6988   for (unsigned i = 0; i < Shuffles.size(); i++) {
6989     ShuffleVectorInst *SVI = Shuffles[i];
6990     unsigned Index = Indices[i];
6991
6992     Value *SubVec = Builder.CreateExtractValue(LdN, Index);
6993
6994     // Convert the integer vector to pointer vector if the element is pointer.
6995     if (EltTy->isPointerTy())
6996       SubVec = Builder.CreateIntToPtr(SubVec, SVI->getType());
6997
6998     SVI->replaceAllUsesWith(SubVec);
6999   }
7000
7001   return true;
7002 }
7003
7004 /// \brief Get a mask consisting of sequential integers starting from \p Start.
7005 ///
7006 /// I.e. <Start, Start + 1, ..., Start + NumElts - 1>
7007 static Constant *getSequentialMask(IRBuilder<> &Builder, unsigned Start,
7008                                    unsigned NumElts) {
7009   SmallVector<Constant *, 16> Mask;
7010   for (unsigned i = 0; i < NumElts; i++)
7011     Mask.push_back(Builder.getInt32(Start + i));
7012
7013   return ConstantVector::get(Mask);
7014 }
7015
7016 /// \brief Lower an interleaved store into a stN intrinsic.
7017 ///
7018 /// E.g. Lower an interleaved store (Factor = 3):
7019 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
7020 ///                                  <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
7021 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
7022 ///
7023 ///      Into:
7024 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
7025 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
7026 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
7027 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
7028 ///
7029 /// Note that the new shufflevectors will be removed and we'll only generate one
7030 /// st3 instruction in CodeGen.
7031 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
7032                                                   ShuffleVectorInst *SVI,
7033                                                   unsigned Factor) const {
7034   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
7035          "Invalid interleave factor");
7036
7037   VectorType *VecTy = SVI->getType();
7038   assert(VecTy->getVectorNumElements() % Factor == 0 &&
7039          "Invalid interleaved store");
7040
7041   unsigned NumSubElts = VecTy->getVectorNumElements() / Factor;
7042   Type *EltTy = VecTy->getVectorElementType();
7043   VectorType *SubVecTy = VectorType::get(EltTy, NumSubElts);
7044
7045   const DataLayout &DL = SI->getModule()->getDataLayout();
7046   unsigned SubVecSize = DL.getTypeAllocSizeInBits(SubVecTy);
7047
7048   // Skip illegal vector types.
7049   if (SubVecSize != 64 && SubVecSize != 128)
7050     return false;
7051
7052   Value *Op0 = SVI->getOperand(0);
7053   Value *Op1 = SVI->getOperand(1);
7054   IRBuilder<> Builder(SI);
7055
7056   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
7057   // vectors to integer vectors.
7058   if (EltTy->isPointerTy()) {
7059     Type *IntTy = DL.getIntPtrType(EltTy);
7060     unsigned NumOpElts =
7061         dyn_cast<VectorType>(Op0->getType())->getVectorNumElements();
7062
7063     // Convert to the corresponding integer vector.
7064     Type *IntVecTy = VectorType::get(IntTy, NumOpElts);
7065     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
7066     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
7067
7068     SubVecTy = VectorType::get(IntTy, NumSubElts);
7069   }
7070
7071   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
7072   Type *Tys[2] = {SubVecTy, PtrTy};
7073   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
7074                                              Intrinsic::aarch64_neon_st3,
7075                                              Intrinsic::aarch64_neon_st4};
7076   Function *StNFunc =
7077       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
7078
7079   SmallVector<Value *, 5> Ops;
7080
7081   // Split the shufflevector operands into sub vectors for the new stN call.
7082   for (unsigned i = 0; i < Factor; i++)
7083     Ops.push_back(Builder.CreateShuffleVector(
7084         Op0, Op1, getSequentialMask(Builder, NumSubElts * i, NumSubElts)));
7085
7086   Ops.push_back(Builder.CreateBitCast(SI->getPointerOperand(), PtrTy));
7087   Builder.CreateCall(StNFunc, Ops);
7088   return true;
7089 }
7090
7091 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
7092                        unsigned AlignCheck) {
7093   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
7094           (DstAlign == 0 || DstAlign % AlignCheck == 0));
7095 }
7096
7097 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
7098                                                unsigned SrcAlign, bool IsMemset,
7099                                                bool ZeroMemset,
7100                                                bool MemcpyStrSrc,
7101                                                MachineFunction &MF) const {
7102   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
7103   // instruction to materialize the v2i64 zero and one store (with restrictive
7104   // addressing mode). Just do two i64 store of zero-registers.
7105   bool Fast;
7106   const Function *F = MF.getFunction();
7107   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
7108       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
7109       (memOpAlign(SrcAlign, DstAlign, 16) ||
7110        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
7111     return MVT::f128;
7112
7113   if (Size >= 8 &&
7114       (memOpAlign(SrcAlign, DstAlign, 8) ||
7115        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
7116     return MVT::i64;
7117
7118   if (Size >= 4 &&
7119       (memOpAlign(SrcAlign, DstAlign, 4) ||
7120        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
7121     return MVT::i32;
7122
7123   return MVT::Other;
7124 }
7125
7126 // 12-bit optionally shifted immediates are legal for adds.
7127 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
7128   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
7129     return true;
7130   return false;
7131 }
7132
7133 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
7134 // immediates is the same as for an add or a sub.
7135 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
7136   if (Immed < 0)
7137     Immed *= -1;
7138   return isLegalAddImmediate(Immed);
7139 }
7140
7141 /// isLegalAddressingMode - Return true if the addressing mode represented
7142 /// by AM is legal for this target, for a load/store of the specified type.
7143 bool AArch64TargetLowering::isLegalAddressingMode(const DataLayout &DL,
7144                                                   const AddrMode &AM, Type *Ty,
7145                                                   unsigned AS) const {
7146   // AArch64 has five basic addressing modes:
7147   //  reg
7148   //  reg + 9-bit signed offset
7149   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
7150   //  reg1 + reg2
7151   //  reg + SIZE_IN_BYTES * reg
7152
7153   // No global is ever allowed as a base.
7154   if (AM.BaseGV)
7155     return false;
7156
7157   // No reg+reg+imm addressing.
7158   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
7159     return false;
7160
7161   // check reg + imm case:
7162   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
7163   uint64_t NumBytes = 0;
7164   if (Ty->isSized()) {
7165     uint64_t NumBits = DL.getTypeSizeInBits(Ty);
7166     NumBytes = NumBits / 8;
7167     if (!isPowerOf2_64(NumBits))
7168       NumBytes = 0;
7169   }
7170
7171   if (!AM.Scale) {
7172     int64_t Offset = AM.BaseOffs;
7173
7174     // 9-bit signed offset
7175     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
7176       return true;
7177
7178     // 12-bit unsigned offset
7179     unsigned shift = Log2_64(NumBytes);
7180     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
7181         // Must be a multiple of NumBytes (NumBytes is a power of 2)
7182         (Offset >> shift) << shift == Offset)
7183       return true;
7184     return false;
7185   }
7186
7187   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
7188
7189   if (!AM.Scale || AM.Scale == 1 ||
7190       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
7191     return true;
7192   return false;
7193 }
7194
7195 int AArch64TargetLowering::getScalingFactorCost(const DataLayout &DL,
7196                                                 const AddrMode &AM, Type *Ty,
7197                                                 unsigned AS) const {
7198   // Scaling factors are not free at all.
7199   // Operands                     | Rt Latency
7200   // -------------------------------------------
7201   // Rt, [Xn, Xm]                 | 4
7202   // -------------------------------------------
7203   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
7204   // Rt, [Xn, Wm, <extend> #imm]  |
7205   if (isLegalAddressingMode(DL, AM, Ty, AS))
7206     // Scale represents reg2 * scale, thus account for 1 if
7207     // it is not equal to 0 or 1.
7208     return AM.Scale != 0 && AM.Scale != 1;
7209   return -1;
7210 }
7211
7212 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
7213   VT = VT.getScalarType();
7214
7215   if (!VT.isSimple())
7216     return false;
7217
7218   switch (VT.getSimpleVT().SimpleTy) {
7219   case MVT::f32:
7220   case MVT::f64:
7221     return true;
7222   default:
7223     break;
7224   }
7225
7226   return false;
7227 }
7228
7229 const MCPhysReg *
7230 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
7231   // LR is a callee-save register, but we must treat it as clobbered by any call
7232   // site. Hence we include LR in the scratch registers, which are in turn added
7233   // as implicit-defs for stackmaps and patchpoints.
7234   static const MCPhysReg ScratchRegs[] = {
7235     AArch64::X16, AArch64::X17, AArch64::LR, 0
7236   };
7237   return ScratchRegs;
7238 }
7239
7240 bool
7241 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
7242   EVT VT = N->getValueType(0);
7243     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
7244     // it with shift to let it be lowered to UBFX.
7245   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
7246       isa<ConstantSDNode>(N->getOperand(1))) {
7247     uint64_t TruncMask = N->getConstantOperandVal(1);
7248     if (isMask_64(TruncMask) &&
7249       N->getOperand(0).getOpcode() == ISD::SRL &&
7250       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
7251       return false;
7252   }
7253   return true;
7254 }
7255
7256 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
7257                                                               Type *Ty) const {
7258   assert(Ty->isIntegerTy());
7259
7260   unsigned BitSize = Ty->getPrimitiveSizeInBits();
7261   if (BitSize == 0)
7262     return false;
7263
7264   int64_t Val = Imm.getSExtValue();
7265   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
7266     return true;
7267
7268   if ((int64_t)Val < 0)
7269     Val = ~Val;
7270   if (BitSize == 32)
7271     Val &= (1LL << 32) - 1;
7272
7273   unsigned LZ = countLeadingZeros((uint64_t)Val);
7274   unsigned Shift = (63 - LZ) / 16;
7275   // MOVZ is free so return true for one or fewer MOVK.
7276   return Shift < 3;
7277 }
7278
7279 // Generate SUBS and CSEL for integer abs.
7280 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
7281   EVT VT = N->getValueType(0);
7282
7283   SDValue N0 = N->getOperand(0);
7284   SDValue N1 = N->getOperand(1);
7285   SDLoc DL(N);
7286
7287   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
7288   // and change it to SUB and CSEL.
7289   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
7290       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
7291       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
7292     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
7293       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
7294         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
7295                                   N0.getOperand(0));
7296         // Generate SUBS & CSEL.
7297         SDValue Cmp =
7298             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
7299                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
7300         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
7301                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
7302                            SDValue(Cmp.getNode(), 1));
7303       }
7304   return SDValue();
7305 }
7306
7307 // performXorCombine - Attempts to handle integer ABS.
7308 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
7309                                  TargetLowering::DAGCombinerInfo &DCI,
7310                                  const AArch64Subtarget *Subtarget) {
7311   if (DCI.isBeforeLegalizeOps())
7312     return SDValue();
7313
7314   return performIntegerAbsCombine(N, DAG);
7315 }
7316
7317 SDValue
7318 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
7319                                      SelectionDAG &DAG,
7320                                      std::vector<SDNode *> *Created) const {
7321   // fold (sdiv X, pow2)
7322   EVT VT = N->getValueType(0);
7323   if ((VT != MVT::i32 && VT != MVT::i64) ||
7324       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
7325     return SDValue();
7326
7327   SDLoc DL(N);
7328   SDValue N0 = N->getOperand(0);
7329   unsigned Lg2 = Divisor.countTrailingZeros();
7330   SDValue Zero = DAG.getConstant(0, DL, VT);
7331   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
7332
7333   // Add (N0 < 0) ? Pow2 - 1 : 0;
7334   SDValue CCVal;
7335   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
7336   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
7337   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
7338
7339   if (Created) {
7340     Created->push_back(Cmp.getNode());
7341     Created->push_back(Add.getNode());
7342     Created->push_back(CSel.getNode());
7343   }
7344
7345   // Divide by pow2.
7346   SDValue SRA =
7347       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
7348
7349   // If we're dividing by a positive value, we're done.  Otherwise, we must
7350   // negate the result.
7351   if (Divisor.isNonNegative())
7352     return SRA;
7353
7354   if (Created)
7355     Created->push_back(SRA.getNode());
7356   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
7357 }
7358
7359 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
7360                                  TargetLowering::DAGCombinerInfo &DCI,
7361                                  const AArch64Subtarget *Subtarget) {
7362   if (DCI.isBeforeLegalizeOps())
7363     return SDValue();
7364
7365   // Multiplication of a power of two plus/minus one can be done more
7366   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
7367   // future CPUs have a cheaper MADD instruction, this may need to be
7368   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
7369   // 64-bit is 5 cycles, so this is always a win.
7370   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
7371     APInt Value = C->getAPIntValue();
7372     EVT VT = N->getValueType(0);
7373     SDLoc DL(N);
7374     if (Value.isNonNegative()) {
7375       // (mul x, 2^N + 1) => (add (shl x, N), x)
7376       APInt VM1 = Value - 1;
7377       if (VM1.isPowerOf2()) {
7378         SDValue ShiftedVal =
7379             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7380                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
7381         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
7382                            N->getOperand(0));
7383       }
7384       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7385       APInt VP1 = Value + 1;
7386       if (VP1.isPowerOf2()) {
7387         SDValue ShiftedVal =
7388             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7389                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
7390         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
7391                            N->getOperand(0));
7392       }
7393     } else {
7394       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7395       APInt VNP1 = -Value + 1;
7396       if (VNP1.isPowerOf2()) {
7397         SDValue ShiftedVal =
7398             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7399                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
7400         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
7401                            ShiftedVal);
7402       }
7403       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7404       APInt VNM1 = -Value - 1;
7405       if (VNM1.isPowerOf2()) {
7406         SDValue ShiftedVal =
7407             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7408                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7409         SDValue Add =
7410             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7411         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7412       }
7413     }
7414   }
7415   return SDValue();
7416 }
7417
7418 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7419                                                          SelectionDAG &DAG) {
7420   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7421   // optimize away operation when it's from a constant.
7422   //
7423   // The general transformation is:
7424   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7425   //       AND(VECTOR_CMP(x,y), constant2)
7426   //    constant2 = UNARYOP(constant)
7427
7428   // Early exit if this isn't a vector operation, the operand of the
7429   // unary operation isn't a bitwise AND, or if the sizes of the operations
7430   // aren't the same.
7431   EVT VT = N->getValueType(0);
7432   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7433       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7434       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7435     return SDValue();
7436
7437   // Now check that the other operand of the AND is a constant. We could
7438   // make the transformation for non-constant splats as well, but it's unclear
7439   // that would be a benefit as it would not eliminate any operations, just
7440   // perform one more step in scalar code before moving to the vector unit.
7441   if (BuildVectorSDNode *BV =
7442           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7443     // Bail out if the vector isn't a constant.
7444     if (!BV->isConstant())
7445       return SDValue();
7446
7447     // Everything checks out. Build up the new and improved node.
7448     SDLoc DL(N);
7449     EVT IntVT = BV->getValueType(0);
7450     // Create a new constant of the appropriate type for the transformed
7451     // DAG.
7452     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7453     // The AND node needs bitcasts to/from an integer vector type around it.
7454     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7455     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7456                                  N->getOperand(0)->getOperand(0), MaskConst);
7457     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7458     return Res;
7459   }
7460
7461   return SDValue();
7462 }
7463
7464 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7465                                      const AArch64Subtarget *Subtarget) {
7466   // First try to optimize away the conversion when it's conditionally from
7467   // a constant. Vectors only.
7468   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7469   if (Res != SDValue())
7470     return Res;
7471
7472   EVT VT = N->getValueType(0);
7473   if (VT != MVT::f32 && VT != MVT::f64)
7474     return SDValue();
7475
7476   // Only optimize when the source and destination types have the same width.
7477   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7478     return SDValue();
7479
7480   // If the result of an integer load is only used by an integer-to-float
7481   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7482   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7483   SDValue N0 = N->getOperand(0);
7484   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7485       // Do not change the width of a volatile load.
7486       !cast<LoadSDNode>(N0)->isVolatile()) {
7487     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7488     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7489                                LN0->getPointerInfo(), LN0->isVolatile(),
7490                                LN0->isNonTemporal(), LN0->isInvariant(),
7491                                LN0->getAlignment());
7492
7493     // Make sure successors of the original load stay after it by updating them
7494     // to use the new Chain.
7495     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7496
7497     unsigned Opcode =
7498         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7499     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7500   }
7501
7502   return SDValue();
7503 }
7504
7505 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7506 /// searches for and classifies those shifts.
7507 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7508                          bool &FromHi) {
7509   if (N.getOpcode() == ISD::SHL)
7510     FromHi = false;
7511   else if (N.getOpcode() == ISD::SRL)
7512     FromHi = true;
7513   else
7514     return false;
7515
7516   if (!isa<ConstantSDNode>(N.getOperand(1)))
7517     return false;
7518
7519   ShiftAmount = N->getConstantOperandVal(1);
7520   Src = N->getOperand(0);
7521   return true;
7522 }
7523
7524 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7525 /// registers viewed as a high/low pair. This function looks for the pattern:
7526 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7527 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7528 /// independent.
7529 static SDValue tryCombineToEXTR(SDNode *N,
7530                                 TargetLowering::DAGCombinerInfo &DCI) {
7531   SelectionDAG &DAG = DCI.DAG;
7532   SDLoc DL(N);
7533   EVT VT = N->getValueType(0);
7534
7535   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7536
7537   if (VT != MVT::i32 && VT != MVT::i64)
7538     return SDValue();
7539
7540   SDValue LHS;
7541   uint32_t ShiftLHS = 0;
7542   bool LHSFromHi = 0;
7543   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7544     return SDValue();
7545
7546   SDValue RHS;
7547   uint32_t ShiftRHS = 0;
7548   bool RHSFromHi = 0;
7549   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7550     return SDValue();
7551
7552   // If they're both trying to come from the high part of the register, they're
7553   // not really an EXTR.
7554   if (LHSFromHi == RHSFromHi)
7555     return SDValue();
7556
7557   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7558     return SDValue();
7559
7560   if (LHSFromHi) {
7561     std::swap(LHS, RHS);
7562     std::swap(ShiftLHS, ShiftRHS);
7563   }
7564
7565   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7566                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7567 }
7568
7569 static SDValue tryCombineToBSL(SDNode *N,
7570                                 TargetLowering::DAGCombinerInfo &DCI) {
7571   EVT VT = N->getValueType(0);
7572   SelectionDAG &DAG = DCI.DAG;
7573   SDLoc DL(N);
7574
7575   if (!VT.isVector())
7576     return SDValue();
7577
7578   SDValue N0 = N->getOperand(0);
7579   if (N0.getOpcode() != ISD::AND)
7580     return SDValue();
7581
7582   SDValue N1 = N->getOperand(1);
7583   if (N1.getOpcode() != ISD::AND)
7584     return SDValue();
7585
7586   // We only have to look for constant vectors here since the general, variable
7587   // case can be handled in TableGen.
7588   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7589   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7590   for (int i = 1; i >= 0; --i)
7591     for (int j = 1; j >= 0; --j) {
7592       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7593       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7594       if (!BVN0 || !BVN1)
7595         continue;
7596
7597       bool FoundMatch = true;
7598       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7599         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7600         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7601         if (!CN0 || !CN1 ||
7602             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7603           FoundMatch = false;
7604           break;
7605         }
7606       }
7607
7608       if (FoundMatch)
7609         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7610                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7611     }
7612
7613   return SDValue();
7614 }
7615
7616 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7617                                 const AArch64Subtarget *Subtarget) {
7618   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7619   if (!EnableAArch64ExtrGeneration)
7620     return SDValue();
7621   SelectionDAG &DAG = DCI.DAG;
7622   EVT VT = N->getValueType(0);
7623
7624   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7625     return SDValue();
7626
7627   SDValue Res = tryCombineToEXTR(N, DCI);
7628   if (Res.getNode())
7629     return Res;
7630
7631   Res = tryCombineToBSL(N, DCI);
7632   if (Res.getNode())
7633     return Res;
7634
7635   return SDValue();
7636 }
7637
7638 static SDValue performBitcastCombine(SDNode *N,
7639                                      TargetLowering::DAGCombinerInfo &DCI,
7640                                      SelectionDAG &DAG) {
7641   // Wait 'til after everything is legalized to try this. That way we have
7642   // legal vector types and such.
7643   if (DCI.isBeforeLegalizeOps())
7644     return SDValue();
7645
7646   // Remove extraneous bitcasts around an extract_subvector.
7647   // For example,
7648   //    (v4i16 (bitconvert
7649   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7650   //  becomes
7651   //    (extract_subvector ((v8i16 ...), (i64 4)))
7652
7653   // Only interested in 64-bit vectors as the ultimate result.
7654   EVT VT = N->getValueType(0);
7655   if (!VT.isVector())
7656     return SDValue();
7657   if (VT.getSimpleVT().getSizeInBits() != 64)
7658     return SDValue();
7659   // Is the operand an extract_subvector starting at the beginning or halfway
7660   // point of the vector? A low half may also come through as an
7661   // EXTRACT_SUBREG, so look for that, too.
7662   SDValue Op0 = N->getOperand(0);
7663   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7664       !(Op0->isMachineOpcode() &&
7665         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7666     return SDValue();
7667   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7668   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7669     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7670       return SDValue();
7671   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7672     if (idx != AArch64::dsub)
7673       return SDValue();
7674     // The dsub reference is equivalent to a lane zero subvector reference.
7675     idx = 0;
7676   }
7677   // Look through the bitcast of the input to the extract.
7678   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7679     return SDValue();
7680   SDValue Source = Op0->getOperand(0)->getOperand(0);
7681   // If the source type has twice the number of elements as our destination
7682   // type, we know this is an extract of the high or low half of the vector.
7683   EVT SVT = Source->getValueType(0);
7684   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7685     return SDValue();
7686
7687   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7688
7689   // Create the simplified form to just extract the low or high half of the
7690   // vector directly rather than bothering with the bitcasts.
7691   SDLoc dl(N);
7692   unsigned NumElements = VT.getVectorNumElements();
7693   if (idx) {
7694     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7695     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7696   } else {
7697     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7698     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7699                                       Source, SubReg),
7700                    0);
7701   }
7702 }
7703
7704 static SDValue performConcatVectorsCombine(SDNode *N,
7705                                            TargetLowering::DAGCombinerInfo &DCI,
7706                                            SelectionDAG &DAG) {
7707   SDLoc dl(N);
7708   EVT VT = N->getValueType(0);
7709   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7710
7711   // Optimize concat_vectors of truncated vectors, where the intermediate
7712   // type is illegal, to avoid said illegality,  e.g.,
7713   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7714   //                          (v2i16 (truncate (v2i64)))))
7715   // ->
7716   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7717   //                                    (v4i32 (bitcast (v2i64))),
7718   //                                    <0, 2, 4, 6>)))
7719   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7720   // on both input and result type, so we might generate worse code.
7721   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7722   if (N->getNumOperands() == 2 &&
7723       N0->getOpcode() == ISD::TRUNCATE &&
7724       N1->getOpcode() == ISD::TRUNCATE) {
7725     SDValue N00 = N0->getOperand(0);
7726     SDValue N10 = N1->getOperand(0);
7727     EVT N00VT = N00.getValueType();
7728
7729     if (N00VT == N10.getValueType() &&
7730         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7731         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7732       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7733       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7734       for (size_t i = 0; i < Mask.size(); ++i)
7735         Mask[i] = i * 2;
7736       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7737                          DAG.getVectorShuffle(
7738                              MidVT, dl,
7739                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7740                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7741     }
7742   }
7743
7744   // Wait 'til after everything is legalized to try this. That way we have
7745   // legal vector types and such.
7746   if (DCI.isBeforeLegalizeOps())
7747     return SDValue();
7748
7749   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7750   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7751   // canonicalise to that.
7752   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7753     assert(VT.getVectorElementType().getSizeInBits() == 64);
7754     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7755                        DAG.getConstant(0, dl, MVT::i64));
7756   }
7757
7758   // Canonicalise concat_vectors so that the right-hand vector has as few
7759   // bit-casts as possible before its real operation. The primary matching
7760   // destination for these operations will be the narrowing "2" instructions,
7761   // which depend on the operation being performed on this right-hand vector.
7762   // For example,
7763   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7764   // becomes
7765   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7766
7767   if (N1->getOpcode() != ISD::BITCAST)
7768     return SDValue();
7769   SDValue RHS = N1->getOperand(0);
7770   MVT RHSTy = RHS.getValueType().getSimpleVT();
7771   // If the RHS is not a vector, this is not the pattern we're looking for.
7772   if (!RHSTy.isVector())
7773     return SDValue();
7774
7775   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7776
7777   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7778                                   RHSTy.getVectorNumElements() * 2);
7779   return DAG.getNode(ISD::BITCAST, dl, VT,
7780                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7781                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7782                                  RHS));
7783 }
7784
7785 static SDValue tryCombineFixedPointConvert(SDNode *N,
7786                                            TargetLowering::DAGCombinerInfo &DCI,
7787                                            SelectionDAG &DAG) {
7788   // Wait 'til after everything is legalized to try this. That way we have
7789   // legal vector types and such.
7790   if (DCI.isBeforeLegalizeOps())
7791     return SDValue();
7792   // Transform a scalar conversion of a value from a lane extract into a
7793   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7794   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7795   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7796   //
7797   // The second form interacts better with instruction selection and the
7798   // register allocator to avoid cross-class register copies that aren't
7799   // coalescable due to a lane reference.
7800
7801   // Check the operand and see if it originates from a lane extract.
7802   SDValue Op1 = N->getOperand(1);
7803   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7804     // Yep, no additional predication needed. Perform the transform.
7805     SDValue IID = N->getOperand(0);
7806     SDValue Shift = N->getOperand(2);
7807     SDValue Vec = Op1.getOperand(0);
7808     SDValue Lane = Op1.getOperand(1);
7809     EVT ResTy = N->getValueType(0);
7810     EVT VecResTy;
7811     SDLoc DL(N);
7812
7813     // The vector width should be 128 bits by the time we get here, even
7814     // if it started as 64 bits (the extract_vector handling will have
7815     // done so).
7816     assert(Vec.getValueType().getSizeInBits() == 128 &&
7817            "unexpected vector size on extract_vector_elt!");
7818     if (Vec.getValueType() == MVT::v4i32)
7819       VecResTy = MVT::v4f32;
7820     else if (Vec.getValueType() == MVT::v2i64)
7821       VecResTy = MVT::v2f64;
7822     else
7823       llvm_unreachable("unexpected vector type!");
7824
7825     SDValue Convert =
7826         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7827     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7828   }
7829   return SDValue();
7830 }
7831
7832 // AArch64 high-vector "long" operations are formed by performing the non-high
7833 // version on an extract_subvector of each operand which gets the high half:
7834 //
7835 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7836 //
7837 // However, there are cases which don't have an extract_high explicitly, but
7838 // have another operation that can be made compatible with one for free. For
7839 // example:
7840 //
7841 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7842 //
7843 // This routine does the actual conversion of such DUPs, once outer routines
7844 // have determined that everything else is in order.
7845 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
7846 // similarly here.
7847 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7848   switch (N.getOpcode()) {
7849   case AArch64ISD::DUP:
7850   case AArch64ISD::DUPLANE8:
7851   case AArch64ISD::DUPLANE16:
7852   case AArch64ISD::DUPLANE32:
7853   case AArch64ISD::DUPLANE64:
7854   case AArch64ISD::MOVI:
7855   case AArch64ISD::MOVIshift:
7856   case AArch64ISD::MOVIedit:
7857   case AArch64ISD::MOVImsl:
7858   case AArch64ISD::MVNIshift:
7859   case AArch64ISD::MVNImsl:
7860     break;
7861   default:
7862     // FMOV could be supported, but isn't very useful, as it would only occur
7863     // if you passed a bitcast' floating point immediate to an eligible long
7864     // integer op (addl, smull, ...).
7865     return SDValue();
7866   }
7867
7868   MVT NarrowTy = N.getSimpleValueType();
7869   if (!NarrowTy.is64BitVector())
7870     return SDValue();
7871
7872   MVT ElementTy = NarrowTy.getVectorElementType();
7873   unsigned NumElems = NarrowTy.getVectorNumElements();
7874   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7875
7876   SDLoc dl(N);
7877   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
7878                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
7879                      DAG.getConstant(NumElems, dl, MVT::i64));
7880 }
7881
7882 static bool isEssentiallyExtractSubvector(SDValue N) {
7883   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7884     return true;
7885
7886   return N.getOpcode() == ISD::BITCAST &&
7887          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7888 }
7889
7890 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7891 struct GenericSetCCInfo {
7892   const SDValue *Opnd0;
7893   const SDValue *Opnd1;
7894   ISD::CondCode CC;
7895 };
7896
7897 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7898 struct AArch64SetCCInfo {
7899   const SDValue *Cmp;
7900   AArch64CC::CondCode CC;
7901 };
7902
7903 /// \brief Helper structure to keep track of SetCC information.
7904 union SetCCInfo {
7905   GenericSetCCInfo Generic;
7906   AArch64SetCCInfo AArch64;
7907 };
7908
7909 /// \brief Helper structure to be able to read SetCC information.  If set to
7910 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7911 /// GenericSetCCInfo.
7912 struct SetCCInfoAndKind {
7913   SetCCInfo Info;
7914   bool IsAArch64;
7915 };
7916
7917 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7918 /// an
7919 /// AArch64 lowered one.
7920 /// \p SetCCInfo is filled accordingly.
7921 /// \post SetCCInfo is meanginfull only when this function returns true.
7922 /// \return True when Op is a kind of SET_CC operation.
7923 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7924   // If this is a setcc, this is straight forward.
7925   if (Op.getOpcode() == ISD::SETCC) {
7926     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7927     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7928     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7929     SetCCInfo.IsAArch64 = false;
7930     return true;
7931   }
7932   // Otherwise, check if this is a matching csel instruction.
7933   // In other words:
7934   // - csel 1, 0, cc
7935   // - csel 0, 1, !cc
7936   if (Op.getOpcode() != AArch64ISD::CSEL)
7937     return false;
7938   // Set the information about the operands.
7939   // TODO: we want the operands of the Cmp not the csel
7940   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7941   SetCCInfo.IsAArch64 = true;
7942   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7943       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7944
7945   // Check that the operands matches the constraints:
7946   // (1) Both operands must be constants.
7947   // (2) One must be 1 and the other must be 0.
7948   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7949   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7950
7951   // Check (1).
7952   if (!TValue || !FValue)
7953     return false;
7954
7955   // Check (2).
7956   if (!TValue->isOne()) {
7957     // Update the comparison when we are interested in !cc.
7958     std::swap(TValue, FValue);
7959     SetCCInfo.Info.AArch64.CC =
7960         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7961   }
7962   return TValue->isOne() && FValue->isNullValue();
7963 }
7964
7965 // Returns true if Op is setcc or zext of setcc.
7966 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7967   if (isSetCC(Op, Info))
7968     return true;
7969   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7970     isSetCC(Op->getOperand(0), Info));
7971 }
7972
7973 // The folding we want to perform is:
7974 // (add x, [zext] (setcc cc ...) )
7975 //   -->
7976 // (csel x, (add x, 1), !cc ...)
7977 //
7978 // The latter will get matched to a CSINC instruction.
7979 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7980   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7981   SDValue LHS = Op->getOperand(0);
7982   SDValue RHS = Op->getOperand(1);
7983   SetCCInfoAndKind InfoAndKind;
7984
7985   // If neither operand is a SET_CC, give up.
7986   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7987     std::swap(LHS, RHS);
7988     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7989       return SDValue();
7990   }
7991
7992   // FIXME: This could be generatized to work for FP comparisons.
7993   EVT CmpVT = InfoAndKind.IsAArch64
7994                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7995                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7996   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7997     return SDValue();
7998
7999   SDValue CCVal;
8000   SDValue Cmp;
8001   SDLoc dl(Op);
8002   if (InfoAndKind.IsAArch64) {
8003     CCVal = DAG.getConstant(
8004         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
8005         MVT::i32);
8006     Cmp = *InfoAndKind.Info.AArch64.Cmp;
8007   } else
8008     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
8009                       *InfoAndKind.Info.Generic.Opnd1,
8010                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
8011                       CCVal, DAG, dl);
8012
8013   EVT VT = Op->getValueType(0);
8014   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
8015   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
8016 }
8017
8018 // The basic add/sub long vector instructions have variants with "2" on the end
8019 // which act on the high-half of their inputs. They are normally matched by
8020 // patterns like:
8021 //
8022 // (add (zeroext (extract_high LHS)),
8023 //      (zeroext (extract_high RHS)))
8024 // -> uaddl2 vD, vN, vM
8025 //
8026 // However, if one of the extracts is something like a duplicate, this
8027 // instruction can still be used profitably. This function puts the DAG into a
8028 // more appropriate form for those patterns to trigger.
8029 static SDValue performAddSubLongCombine(SDNode *N,
8030                                         TargetLowering::DAGCombinerInfo &DCI,
8031                                         SelectionDAG &DAG) {
8032   if (DCI.isBeforeLegalizeOps())
8033     return SDValue();
8034
8035   MVT VT = N->getSimpleValueType(0);
8036   if (!VT.is128BitVector()) {
8037     if (N->getOpcode() == ISD::ADD)
8038       return performSetccAddFolding(N, DAG);
8039     return SDValue();
8040   }
8041
8042   // Make sure both branches are extended in the same way.
8043   SDValue LHS = N->getOperand(0);
8044   SDValue RHS = N->getOperand(1);
8045   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
8046        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
8047       LHS.getOpcode() != RHS.getOpcode())
8048     return SDValue();
8049
8050   unsigned ExtType = LHS.getOpcode();
8051
8052   // It's not worth doing if at least one of the inputs isn't already an
8053   // extract, but we don't know which it'll be so we have to try both.
8054   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
8055     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
8056     if (!RHS.getNode())
8057       return SDValue();
8058
8059     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
8060   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
8061     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
8062     if (!LHS.getNode())
8063       return SDValue();
8064
8065     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
8066   }
8067
8068   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
8069 }
8070
8071 // Massage DAGs which we can use the high-half "long" operations on into
8072 // something isel will recognize better. E.g.
8073 //
8074 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
8075 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
8076 //                     (extract_high (v2i64 (dup128 scalar)))))
8077 //
8078 static SDValue tryCombineLongOpWithDup(SDNode *N,
8079                                        TargetLowering::DAGCombinerInfo &DCI,
8080                                        SelectionDAG &DAG) {
8081   if (DCI.isBeforeLegalizeOps())
8082     return SDValue();
8083
8084   bool IsIntrinsic = N->getOpcode() == ISD::INTRINSIC_WO_CHAIN;
8085   SDValue LHS = N->getOperand(IsIntrinsic ? 1 : 0);
8086   SDValue RHS = N->getOperand(IsIntrinsic ? 2 : 1);
8087   assert(LHS.getValueType().is64BitVector() &&
8088          RHS.getValueType().is64BitVector() &&
8089          "unexpected shape for long operation");
8090
8091   // Either node could be a DUP, but it's not worth doing both of them (you'd
8092   // just as well use the non-high version) so look for a corresponding extract
8093   // operation on the other "wing".
8094   if (isEssentiallyExtractSubvector(LHS)) {
8095     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
8096     if (!RHS.getNode())
8097       return SDValue();
8098   } else if (isEssentiallyExtractSubvector(RHS)) {
8099     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
8100     if (!LHS.getNode())
8101       return SDValue();
8102   }
8103
8104   // N could either be an intrinsic or a sabsdiff/uabsdiff node.
8105   if (IsIntrinsic)
8106     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
8107                        N->getOperand(0), LHS, RHS);
8108   else
8109     return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
8110                        LHS, RHS);
8111 }
8112
8113 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
8114   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
8115   unsigned ElemBits = ElemTy.getSizeInBits();
8116
8117   int64_t ShiftAmount;
8118   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
8119     APInt SplatValue, SplatUndef;
8120     unsigned SplatBitSize;
8121     bool HasAnyUndefs;
8122     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
8123                               HasAnyUndefs, ElemBits) ||
8124         SplatBitSize != ElemBits)
8125       return SDValue();
8126
8127     ShiftAmount = SplatValue.getSExtValue();
8128   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
8129     ShiftAmount = CVN->getSExtValue();
8130   } else
8131     return SDValue();
8132
8133   unsigned Opcode;
8134   bool IsRightShift;
8135   switch (IID) {
8136   default:
8137     llvm_unreachable("Unknown shift intrinsic");
8138   case Intrinsic::aarch64_neon_sqshl:
8139     Opcode = AArch64ISD::SQSHL_I;
8140     IsRightShift = false;
8141     break;
8142   case Intrinsic::aarch64_neon_uqshl:
8143     Opcode = AArch64ISD::UQSHL_I;
8144     IsRightShift = false;
8145     break;
8146   case Intrinsic::aarch64_neon_srshl:
8147     Opcode = AArch64ISD::SRSHR_I;
8148     IsRightShift = true;
8149     break;
8150   case Intrinsic::aarch64_neon_urshl:
8151     Opcode = AArch64ISD::URSHR_I;
8152     IsRightShift = true;
8153     break;
8154   case Intrinsic::aarch64_neon_sqshlu:
8155     Opcode = AArch64ISD::SQSHLU_I;
8156     IsRightShift = false;
8157     break;
8158   }
8159
8160   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
8161     SDLoc dl(N);
8162     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8163                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
8164   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
8165     SDLoc dl(N);
8166     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8167                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
8168   }
8169
8170   return SDValue();
8171 }
8172
8173 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
8174 // the intrinsics must be legal and take an i32, this means there's almost
8175 // certainly going to be a zext in the DAG which we can eliminate.
8176 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
8177   SDValue AndN = N->getOperand(2);
8178   if (AndN.getOpcode() != ISD::AND)
8179     return SDValue();
8180
8181   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
8182   if (!CMask || CMask->getZExtValue() != Mask)
8183     return SDValue();
8184
8185   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
8186                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
8187 }
8188
8189 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
8190                                            SelectionDAG &DAG) {
8191   SDLoc dl(N);
8192   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
8193                      DAG.getNode(Opc, dl,
8194                                  N->getOperand(1).getSimpleValueType(),
8195                                  N->getOperand(1)),
8196                      DAG.getConstant(0, dl, MVT::i64));
8197 }
8198
8199 static SDValue performIntrinsicCombine(SDNode *N,
8200                                        TargetLowering::DAGCombinerInfo &DCI,
8201                                        const AArch64Subtarget *Subtarget) {
8202   SelectionDAG &DAG = DCI.DAG;
8203   unsigned IID = getIntrinsicID(N);
8204   switch (IID) {
8205   default:
8206     break;
8207   case Intrinsic::aarch64_neon_vcvtfxs2fp:
8208   case Intrinsic::aarch64_neon_vcvtfxu2fp:
8209     return tryCombineFixedPointConvert(N, DCI, DAG);
8210     break;
8211   case Intrinsic::aarch64_neon_saddv:
8212     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
8213   case Intrinsic::aarch64_neon_uaddv:
8214     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
8215   case Intrinsic::aarch64_neon_sminv:
8216     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
8217   case Intrinsic::aarch64_neon_uminv:
8218     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
8219   case Intrinsic::aarch64_neon_smaxv:
8220     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
8221   case Intrinsic::aarch64_neon_umaxv:
8222     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
8223   case Intrinsic::aarch64_neon_fmax:
8224     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
8225                        N->getOperand(1), N->getOperand(2));
8226   case Intrinsic::aarch64_neon_fmin:
8227     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
8228                        N->getOperand(1), N->getOperand(2));
8229   case Intrinsic::aarch64_neon_sabd:
8230     return DAG.getNode(ISD::SABSDIFF, SDLoc(N), N->getValueType(0),
8231                        N->getOperand(1), N->getOperand(2));
8232   case Intrinsic::aarch64_neon_uabd:
8233     return DAG.getNode(ISD::UABSDIFF, SDLoc(N), N->getValueType(0),
8234                        N->getOperand(1), N->getOperand(2));
8235   case Intrinsic::aarch64_neon_smull:
8236   case Intrinsic::aarch64_neon_umull:
8237   case Intrinsic::aarch64_neon_pmull:
8238   case Intrinsic::aarch64_neon_sqdmull:
8239     return tryCombineLongOpWithDup(N, DCI, DAG);
8240   case Intrinsic::aarch64_neon_sqshl:
8241   case Intrinsic::aarch64_neon_uqshl:
8242   case Intrinsic::aarch64_neon_sqshlu:
8243   case Intrinsic::aarch64_neon_srshl:
8244   case Intrinsic::aarch64_neon_urshl:
8245     return tryCombineShiftImm(IID, N, DAG);
8246   case Intrinsic::aarch64_crc32b:
8247   case Intrinsic::aarch64_crc32cb:
8248     return tryCombineCRC32(0xff, N, DAG);
8249   case Intrinsic::aarch64_crc32h:
8250   case Intrinsic::aarch64_crc32ch:
8251     return tryCombineCRC32(0xffff, N, DAG);
8252   }
8253   return SDValue();
8254 }
8255
8256 static SDValue performExtendCombine(SDNode *N,
8257                                     TargetLowering::DAGCombinerInfo &DCI,
8258                                     SelectionDAG &DAG) {
8259   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
8260   // we can convert that DUP into another extract_high (of a bigger DUP), which
8261   // helps the backend to decide that an sabdl2 would be useful, saving a real
8262   // extract_high operation.
8263   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
8264       (N->getOperand(0).getOpcode() == ISD::SABSDIFF ||
8265        N->getOperand(0).getOpcode() == ISD::UABSDIFF)) {
8266     SDNode *ABDNode = N->getOperand(0).getNode();
8267     SDValue NewABD = tryCombineLongOpWithDup(ABDNode, DCI, DAG);
8268     if (!NewABD.getNode())
8269       return SDValue();
8270
8271     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
8272                        NewABD);
8273   }
8274
8275   // This is effectively a custom type legalization for AArch64.
8276   //
8277   // Type legalization will split an extend of a small, legal, type to a larger
8278   // illegal type by first splitting the destination type, often creating
8279   // illegal source types, which then get legalized in isel-confusing ways,
8280   // leading to really terrible codegen. E.g.,
8281   //   %result = v8i32 sext v8i8 %value
8282   // becomes
8283   //   %losrc = extract_subreg %value, ...
8284   //   %hisrc = extract_subreg %value, ...
8285   //   %lo = v4i32 sext v4i8 %losrc
8286   //   %hi = v4i32 sext v4i8 %hisrc
8287   // Things go rapidly downhill from there.
8288   //
8289   // For AArch64, the [sz]ext vector instructions can only go up one element
8290   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
8291   // take two instructions.
8292   //
8293   // This implies that the most efficient way to do the extend from v8i8
8294   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
8295   // the normal splitting to happen for the v8i16->v8i32.
8296
8297   // This is pre-legalization to catch some cases where the default
8298   // type legalization will create ill-tempered code.
8299   if (!DCI.isBeforeLegalizeOps())
8300     return SDValue();
8301
8302   // We're only interested in cleaning things up for non-legal vector types
8303   // here. If both the source and destination are legal, things will just
8304   // work naturally without any fiddling.
8305   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8306   EVT ResVT = N->getValueType(0);
8307   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
8308     return SDValue();
8309   // If the vector type isn't a simple VT, it's beyond the scope of what
8310   // we're  worried about here. Let legalization do its thing and hope for
8311   // the best.
8312   SDValue Src = N->getOperand(0);
8313   EVT SrcVT = Src->getValueType(0);
8314   if (!ResVT.isSimple() || !SrcVT.isSimple())
8315     return SDValue();
8316
8317   // If the source VT is a 64-bit vector, we can play games and get the
8318   // better results we want.
8319   if (SrcVT.getSizeInBits() != 64)
8320     return SDValue();
8321
8322   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
8323   unsigned ElementCount = SrcVT.getVectorNumElements();
8324   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
8325   SDLoc DL(N);
8326   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
8327
8328   // Now split the rest of the operation into two halves, each with a 64
8329   // bit source.
8330   EVT LoVT, HiVT;
8331   SDValue Lo, Hi;
8332   unsigned NumElements = ResVT.getVectorNumElements();
8333   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
8334   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
8335                                  ResVT.getVectorElementType(), NumElements / 2);
8336
8337   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
8338                                LoVT.getVectorNumElements());
8339   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8340                    DAG.getConstant(0, DL, MVT::i64));
8341   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
8342                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
8343   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
8344   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
8345
8346   // Now combine the parts back together so we still have a single result
8347   // like the combiner expects.
8348   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
8349 }
8350
8351 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
8352 /// value. The load store optimizer pass will merge them to store pair stores.
8353 /// This has better performance than a splat of the scalar followed by a split
8354 /// vector store. Even if the stores are not merged it is four stores vs a dup,
8355 /// followed by an ext.b and two stores.
8356 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
8357   SDValue StVal = St->getValue();
8358   EVT VT = StVal.getValueType();
8359
8360   // Don't replace floating point stores, they possibly won't be transformed to
8361   // stp because of the store pair suppress pass.
8362   if (VT.isFloatingPoint())
8363     return SDValue();
8364
8365   // Check for insert vector elements.
8366   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
8367     return SDValue();
8368
8369   // We can express a splat as store pair(s) for 2 or 4 elements.
8370   unsigned NumVecElts = VT.getVectorNumElements();
8371   if (NumVecElts != 4 && NumVecElts != 2)
8372     return SDValue();
8373   SDValue SplatVal = StVal.getOperand(1);
8374   unsigned RemainInsertElts = NumVecElts - 1;
8375
8376   // Check that this is a splat.
8377   while (--RemainInsertElts) {
8378     SDValue NextInsertElt = StVal.getOperand(0);
8379     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
8380       return SDValue();
8381     if (NextInsertElt.getOperand(1) != SplatVal)
8382       return SDValue();
8383     StVal = NextInsertElt;
8384   }
8385   unsigned OrigAlignment = St->getAlignment();
8386   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
8387   unsigned Alignment = std::min(OrigAlignment, EltOffset);
8388
8389   // Create scalar stores. This is at least as good as the code sequence for a
8390   // split unaligned store wich is a dup.s, ext.b, and two stores.
8391   // Most of the time the three stores should be replaced by store pair
8392   // instructions (stp).
8393   SDLoc DL(St);
8394   SDValue BasePtr = St->getBasePtr();
8395   SDValue NewST1 =
8396       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
8397                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
8398
8399   unsigned Offset = EltOffset;
8400   while (--NumVecElts) {
8401     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8402                                     DAG.getConstant(Offset, DL, MVT::i64));
8403     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
8404                           St->getPointerInfo(), St->isVolatile(),
8405                           St->isNonTemporal(), Alignment);
8406     Offset += EltOffset;
8407   }
8408   return NewST1;
8409 }
8410
8411 static SDValue performSTORECombine(SDNode *N,
8412                                    TargetLowering::DAGCombinerInfo &DCI,
8413                                    SelectionDAG &DAG,
8414                                    const AArch64Subtarget *Subtarget) {
8415   if (!DCI.isBeforeLegalize())
8416     return SDValue();
8417
8418   StoreSDNode *S = cast<StoreSDNode>(N);
8419   if (S->isVolatile())
8420     return SDValue();
8421
8422   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8423   // page boundaries. We want to split such stores.
8424   if (!Subtarget->isCyclone())
8425     return SDValue();
8426
8427   // Don't split at Oz.
8428   MachineFunction &MF = DAG.getMachineFunction();
8429   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8430   if (IsMinSize)
8431     return SDValue();
8432
8433   SDValue StVal = S->getValue();
8434   EVT VT = StVal.getValueType();
8435
8436   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8437   // those up regresses performance on micro-benchmarks and olden/bh.
8438   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8439     return SDValue();
8440
8441   // Split unaligned 16B stores. They are terrible for performance.
8442   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8443   // extensions can use this to mark that it does not want splitting to happen
8444   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8445   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8446   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8447       S->getAlignment() <= 2)
8448     return SDValue();
8449
8450   // If we get a splat of a scalar convert this vector store to a store of
8451   // scalars. They will be merged into store pairs thereby removing two
8452   // instructions.
8453   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8454   if (ReplacedSplat != SDValue())
8455     return ReplacedSplat;
8456
8457   SDLoc DL(S);
8458   unsigned NumElts = VT.getVectorNumElements() / 2;
8459   // Split VT into two.
8460   EVT HalfVT =
8461       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8462   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8463                                    DAG.getConstant(0, DL, MVT::i64));
8464   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8465                                    DAG.getConstant(NumElts, DL, MVT::i64));
8466   SDValue BasePtr = S->getBasePtr();
8467   SDValue NewST1 =
8468       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8469                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8470   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8471                                   DAG.getConstant(8, DL, MVT::i64));
8472   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8473                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8474                       S->getAlignment());
8475 }
8476
8477 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8478 /// post-increment LD1R.
8479 static SDValue performPostLD1Combine(SDNode *N,
8480                                      TargetLowering::DAGCombinerInfo &DCI,
8481                                      bool IsLaneOp) {
8482   if (DCI.isBeforeLegalizeOps())
8483     return SDValue();
8484
8485   SelectionDAG &DAG = DCI.DAG;
8486   EVT VT = N->getValueType(0);
8487
8488   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8489   SDNode *LD = N->getOperand(LoadIdx).getNode();
8490   // If it is not LOAD, can not do such combine.
8491   if (LD->getOpcode() != ISD::LOAD)
8492     return SDValue();
8493
8494   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8495   EVT MemVT = LoadSDN->getMemoryVT();
8496   // Check if memory operand is the same type as the vector element.
8497   if (MemVT != VT.getVectorElementType())
8498     return SDValue();
8499
8500   // Check if there are other uses. If so, do not combine as it will introduce
8501   // an extra load.
8502   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8503        ++UI) {
8504     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8505       continue;
8506     if (*UI != N)
8507       return SDValue();
8508   }
8509
8510   SDValue Addr = LD->getOperand(1);
8511   SDValue Vector = N->getOperand(0);
8512   // Search for a use of the address operand that is an increment.
8513   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8514        Addr.getNode()->use_end(); UI != UE; ++UI) {
8515     SDNode *User = *UI;
8516     if (User->getOpcode() != ISD::ADD
8517         || UI.getUse().getResNo() != Addr.getResNo())
8518       continue;
8519
8520     // Check that the add is independent of the load.  Otherwise, folding it
8521     // would create a cycle.
8522     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8523       continue;
8524     // Also check that add is not used in the vector operand.  This would also
8525     // create a cycle.
8526     if (User->isPredecessorOf(Vector.getNode()))
8527       continue;
8528
8529     // If the increment is a constant, it must match the memory ref size.
8530     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8531     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8532       uint32_t IncVal = CInc->getZExtValue();
8533       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8534       if (IncVal != NumBytes)
8535         continue;
8536       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8537     }
8538
8539     // Finally, check that the vector doesn't depend on the load.
8540     // Again, this would create a cycle.
8541     // The load depending on the vector is fine, as that's the case for the
8542     // LD1*post we'll eventually generate anyway.
8543     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8544       continue;
8545
8546     SmallVector<SDValue, 8> Ops;
8547     Ops.push_back(LD->getOperand(0));  // Chain
8548     if (IsLaneOp) {
8549       Ops.push_back(Vector);           // The vector to be inserted
8550       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8551     }
8552     Ops.push_back(Addr);
8553     Ops.push_back(Inc);
8554
8555     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8556     SDVTList SDTys = DAG.getVTList(Tys);
8557     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8558     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8559                                            MemVT,
8560                                            LoadSDN->getMemOperand());
8561
8562     // Update the uses.
8563     SmallVector<SDValue, 2> NewResults;
8564     NewResults.push_back(SDValue(LD, 0));             // The result of load
8565     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8566     DCI.CombineTo(LD, NewResults);
8567     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8568     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8569
8570     break;
8571   }
8572   return SDValue();
8573 }
8574
8575 /// Target-specific DAG combine function for NEON load/store intrinsics
8576 /// to merge base address updates.
8577 static SDValue performNEONPostLDSTCombine(SDNode *N,
8578                                           TargetLowering::DAGCombinerInfo &DCI,
8579                                           SelectionDAG &DAG) {
8580   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8581     return SDValue();
8582
8583   unsigned AddrOpIdx = N->getNumOperands() - 1;
8584   SDValue Addr = N->getOperand(AddrOpIdx);
8585
8586   // Search for a use of the address operand that is an increment.
8587   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8588        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8589     SDNode *User = *UI;
8590     if (User->getOpcode() != ISD::ADD ||
8591         UI.getUse().getResNo() != Addr.getResNo())
8592       continue;
8593
8594     // Check that the add is independent of the load/store.  Otherwise, folding
8595     // it would create a cycle.
8596     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8597       continue;
8598
8599     // Find the new opcode for the updating load/store.
8600     bool IsStore = false;
8601     bool IsLaneOp = false;
8602     bool IsDupOp = false;
8603     unsigned NewOpc = 0;
8604     unsigned NumVecs = 0;
8605     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8606     switch (IntNo) {
8607     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8608     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8609       NumVecs = 2; break;
8610     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8611       NumVecs = 3; break;
8612     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8613       NumVecs = 4; break;
8614     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8615       NumVecs = 2; IsStore = true; break;
8616     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8617       NumVecs = 3; IsStore = true; break;
8618     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8619       NumVecs = 4; IsStore = true; break;
8620     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8621       NumVecs = 2; break;
8622     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8623       NumVecs = 3; break;
8624     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8625       NumVecs = 4; break;
8626     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8627       NumVecs = 2; IsStore = true; break;
8628     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8629       NumVecs = 3; IsStore = true; break;
8630     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8631       NumVecs = 4; IsStore = true; break;
8632     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8633       NumVecs = 2; IsDupOp = true; break;
8634     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8635       NumVecs = 3; IsDupOp = true; break;
8636     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8637       NumVecs = 4; IsDupOp = true; break;
8638     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8639       NumVecs = 2; IsLaneOp = true; break;
8640     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8641       NumVecs = 3; IsLaneOp = true; break;
8642     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8643       NumVecs = 4; IsLaneOp = true; break;
8644     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8645       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8646     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8647       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8648     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8649       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8650     }
8651
8652     EVT VecTy;
8653     if (IsStore)
8654       VecTy = N->getOperand(2).getValueType();
8655     else
8656       VecTy = N->getValueType(0);
8657
8658     // If the increment is a constant, it must match the memory ref size.
8659     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8660     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8661       uint32_t IncVal = CInc->getZExtValue();
8662       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8663       if (IsLaneOp || IsDupOp)
8664         NumBytes /= VecTy.getVectorNumElements();
8665       if (IncVal != NumBytes)
8666         continue;
8667       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8668     }
8669     SmallVector<SDValue, 8> Ops;
8670     Ops.push_back(N->getOperand(0)); // Incoming chain
8671     // Load lane and store have vector list as input.
8672     if (IsLaneOp || IsStore)
8673       for (unsigned i = 2; i < AddrOpIdx; ++i)
8674         Ops.push_back(N->getOperand(i));
8675     Ops.push_back(Addr); // Base register
8676     Ops.push_back(Inc);
8677
8678     // Return Types.
8679     EVT Tys[6];
8680     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8681     unsigned n;
8682     for (n = 0; n < NumResultVecs; ++n)
8683       Tys[n] = VecTy;
8684     Tys[n++] = MVT::i64;  // Type of write back register
8685     Tys[n] = MVT::Other;  // Type of the chain
8686     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8687
8688     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8689     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8690                                            MemInt->getMemoryVT(),
8691                                            MemInt->getMemOperand());
8692
8693     // Update the uses.
8694     std::vector<SDValue> NewResults;
8695     for (unsigned i = 0; i < NumResultVecs; ++i) {
8696       NewResults.push_back(SDValue(UpdN.getNode(), i));
8697     }
8698     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8699     DCI.CombineTo(N, NewResults);
8700     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8701
8702     break;
8703   }
8704   return SDValue();
8705 }
8706
8707 // Checks to see if the value is the prescribed width and returns information
8708 // about its extension mode.
8709 static
8710 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8711   ExtType = ISD::NON_EXTLOAD;
8712   switch(V.getNode()->getOpcode()) {
8713   default:
8714     return false;
8715   case ISD::LOAD: {
8716     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8717     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8718        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8719       ExtType = LoadNode->getExtensionType();
8720       return true;
8721     }
8722     return false;
8723   }
8724   case ISD::AssertSext: {
8725     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8726     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8727        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8728       ExtType = ISD::SEXTLOAD;
8729       return true;
8730     }
8731     return false;
8732   }
8733   case ISD::AssertZext: {
8734     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8735     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8736        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8737       ExtType = ISD::ZEXTLOAD;
8738       return true;
8739     }
8740     return false;
8741   }
8742   case ISD::Constant:
8743   case ISD::TargetConstant: {
8744     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8745         1LL << (width - 1))
8746       return true;
8747     return false;
8748   }
8749   }
8750
8751   return true;
8752 }
8753
8754 // This function does a whole lot of voodoo to determine if the tests are
8755 // equivalent without and with a mask. Essentially what happens is that given a
8756 // DAG resembling:
8757 //
8758 //  +-------------+ +-------------+ +-------------+ +-------------+
8759 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8760 //  +-------------+ +-------------+ +-------------+ +-------------+
8761 //           |           |           |               |
8762 //           V           V           |    +----------+
8763 //          +-------------+  +----+  |    |
8764 //          |     ADD     |  |0xff|  |    |
8765 //          +-------------+  +----+  |    |
8766 //                  |           |    |    |
8767 //                  V           V    |    |
8768 //                 +-------------+   |    |
8769 //                 |     AND     |   |    |
8770 //                 +-------------+   |    |
8771 //                      |            |    |
8772 //                      +-----+      |    |
8773 //                            |      |    |
8774 //                            V      V    V
8775 //                           +-------------+
8776 //                           |     CMP     |
8777 //                           +-------------+
8778 //
8779 // The AND node may be safely removed for some combinations of inputs. In
8780 // particular we need to take into account the extension type of the Input,
8781 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8782 // width of the input (this can work for any width inputs, the above graph is
8783 // specific to 8 bits.
8784 //
8785 // The specific equations were worked out by generating output tables for each
8786 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8787 // problem was simplified by working with 4 bit inputs, which means we only
8788 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8789 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8790 // patterns present in both extensions (0,7). For every distinct set of
8791 // AddConstant and CompConstants bit patterns we can consider the masked and
8792 // unmasked versions to be equivalent if the result of this function is true for
8793 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8794 //
8795 //   sub      w8, w0, w1
8796 //   and      w10, w8, #0x0f
8797 //   cmp      w8, w2
8798 //   cset     w9, AArch64CC
8799 //   cmp      w10, w2
8800 //   cset     w11, AArch64CC
8801 //   cmp      w9, w11
8802 //   cset     w0, eq
8803 //   ret
8804 //
8805 // Since the above function shows when the outputs are equivalent it defines
8806 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8807 // would be expensive to run during compiles. The equations below were written
8808 // in a test harness that confirmed they gave equivalent outputs to the above
8809 // for all inputs function, so they can be used determine if the removal is
8810 // legal instead.
8811 //
8812 // isEquivalentMaskless() is the code for testing if the AND can be removed
8813 // factored out of the DAG recognition as the DAG can take several forms.
8814
8815 static
8816 bool isEquivalentMaskless(unsigned CC, unsigned width,
8817                           ISD::LoadExtType ExtType, signed AddConstant,
8818                           signed CompConstant) {
8819   // By being careful about our equations and only writing the in term
8820   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8821   // make them generally applicable to all bit widths.
8822   signed MaxUInt = (1 << width);
8823
8824   // For the purposes of these comparisons sign extending the type is
8825   // equivalent to zero extending the add and displacing it by half the integer
8826   // width. Provided we are careful and make sure our equations are valid over
8827   // the whole range we can just adjust the input and avoid writing equations
8828   // for sign extended inputs.
8829   if (ExtType == ISD::SEXTLOAD)
8830     AddConstant -= (1 << (width-1));
8831
8832   switch(CC) {
8833   case AArch64CC::LE:
8834   case AArch64CC::GT: {
8835     if ((AddConstant == 0) ||
8836         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8837         (AddConstant >= 0 && CompConstant < 0) ||
8838         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8839       return true;
8840   } break;
8841   case AArch64CC::LT:
8842   case AArch64CC::GE: {
8843     if ((AddConstant == 0) ||
8844         (AddConstant >= 0 && CompConstant <= 0) ||
8845         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8846       return true;
8847   } break;
8848   case AArch64CC::HI:
8849   case AArch64CC::LS: {
8850     if ((AddConstant >= 0 && CompConstant < 0) ||
8851        (AddConstant <= 0 && CompConstant >= -1 &&
8852         CompConstant < AddConstant + MaxUInt))
8853       return true;
8854   } break;
8855   case AArch64CC::PL:
8856   case AArch64CC::MI: {
8857     if ((AddConstant == 0) ||
8858         (AddConstant > 0 && CompConstant <= 0) ||
8859         (AddConstant < 0 && CompConstant <= AddConstant))
8860       return true;
8861   } break;
8862   case AArch64CC::LO:
8863   case AArch64CC::HS: {
8864     if ((AddConstant >= 0 && CompConstant <= 0) ||
8865         (AddConstant <= 0 && CompConstant >= 0 &&
8866          CompConstant <= AddConstant + MaxUInt))
8867       return true;
8868   } break;
8869   case AArch64CC::EQ:
8870   case AArch64CC::NE: {
8871     if ((AddConstant > 0 && CompConstant < 0) ||
8872         (AddConstant < 0 && CompConstant >= 0 &&
8873          CompConstant < AddConstant + MaxUInt) ||
8874         (AddConstant >= 0 && CompConstant >= 0 &&
8875          CompConstant >= AddConstant) ||
8876         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8877
8878       return true;
8879   } break;
8880   case AArch64CC::VS:
8881   case AArch64CC::VC:
8882   case AArch64CC::AL:
8883   case AArch64CC::NV:
8884     return true;
8885   case AArch64CC::Invalid:
8886     break;
8887   }
8888
8889   return false;
8890 }
8891
8892 static
8893 SDValue performCONDCombine(SDNode *N,
8894                            TargetLowering::DAGCombinerInfo &DCI,
8895                            SelectionDAG &DAG, unsigned CCIndex,
8896                            unsigned CmpIndex) {
8897   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8898   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8899   unsigned CondOpcode = SubsNode->getOpcode();
8900
8901   if (CondOpcode != AArch64ISD::SUBS)
8902     return SDValue();
8903
8904   // There is a SUBS feeding this condition. Is it fed by a mask we can
8905   // use?
8906
8907   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8908   unsigned MaskBits = 0;
8909
8910   if (AndNode->getOpcode() != ISD::AND)
8911     return SDValue();
8912
8913   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8914     uint32_t CNV = CN->getZExtValue();
8915     if (CNV == 255)
8916       MaskBits = 8;
8917     else if (CNV == 65535)
8918       MaskBits = 16;
8919   }
8920
8921   if (!MaskBits)
8922     return SDValue();
8923
8924   SDValue AddValue = AndNode->getOperand(0);
8925
8926   if (AddValue.getOpcode() != ISD::ADD)
8927     return SDValue();
8928
8929   // The basic dag structure is correct, grab the inputs and validate them.
8930
8931   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8932   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8933   SDValue SubsInputValue = SubsNode->getOperand(1);
8934
8935   // The mask is present and the provenance of all the values is a smaller type,
8936   // lets see if the mask is superfluous.
8937
8938   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8939       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8940     return SDValue();
8941
8942   ISD::LoadExtType ExtType;
8943
8944   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8945       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8946       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8947     return SDValue();
8948
8949   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8950                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8951                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8952     return SDValue();
8953
8954   // The AND is not necessary, remove it.
8955
8956   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8957                                SubsNode->getValueType(1));
8958   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8959
8960   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8961   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8962
8963   return SDValue(N, 0);
8964 }
8965
8966 // Optimize compare with zero and branch.
8967 static SDValue performBRCONDCombine(SDNode *N,
8968                                     TargetLowering::DAGCombinerInfo &DCI,
8969                                     SelectionDAG &DAG) {
8970   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8971   if (NV.getNode())
8972     N = NV.getNode();
8973   SDValue Chain = N->getOperand(0);
8974   SDValue Dest = N->getOperand(1);
8975   SDValue CCVal = N->getOperand(2);
8976   SDValue Cmp = N->getOperand(3);
8977
8978   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8979   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8980   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8981     return SDValue();
8982
8983   unsigned CmpOpc = Cmp.getOpcode();
8984   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8985     return SDValue();
8986
8987   // Only attempt folding if there is only one use of the flag and no use of the
8988   // value.
8989   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8990     return SDValue();
8991
8992   SDValue LHS = Cmp.getOperand(0);
8993   SDValue RHS = Cmp.getOperand(1);
8994
8995   assert(LHS.getValueType() == RHS.getValueType() &&
8996          "Expected the value type to be the same for both operands!");
8997   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8998     return SDValue();
8999
9000   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
9001     std::swap(LHS, RHS);
9002
9003   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
9004     return SDValue();
9005
9006   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
9007       LHS.getOpcode() == ISD::SRL)
9008     return SDValue();
9009
9010   // Fold the compare into the branch instruction.
9011   SDValue BR;
9012   if (CC == AArch64CC::EQ)
9013     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9014   else
9015     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
9016
9017   // Do not add new nodes to DAG combiner worklist.
9018   DCI.CombineTo(N, BR, false);
9019
9020   return SDValue();
9021 }
9022
9023 // vselect (v1i1 setcc) ->
9024 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
9025 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
9026 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
9027 // such VSELECT.
9028 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
9029   SDValue N0 = N->getOperand(0);
9030   EVT CCVT = N0.getValueType();
9031
9032   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
9033       CCVT.getVectorElementType() != MVT::i1)
9034     return SDValue();
9035
9036   EVT ResVT = N->getValueType(0);
9037   EVT CmpVT = N0.getOperand(0).getValueType();
9038   // Only combine when the result type is of the same size as the compared
9039   // operands.
9040   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
9041     return SDValue();
9042
9043   SDValue IfTrue = N->getOperand(1);
9044   SDValue IfFalse = N->getOperand(2);
9045   SDValue SetCC =
9046       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
9047                    N0.getOperand(0), N0.getOperand(1),
9048                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
9049   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
9050                      IfTrue, IfFalse);
9051 }
9052
9053 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
9054 /// the compare-mask instructions rather than going via NZCV, even if LHS and
9055 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
9056 /// with a vector one followed by a DUP shuffle on the result.
9057 static SDValue performSelectCombine(SDNode *N,
9058                                     TargetLowering::DAGCombinerInfo &DCI) {
9059   SelectionDAG &DAG = DCI.DAG;
9060   SDValue N0 = N->getOperand(0);
9061   EVT ResVT = N->getValueType(0);
9062
9063   if (N0.getOpcode() != ISD::SETCC)
9064     return SDValue();
9065
9066   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
9067   // scalar SetCCResultType. We also don't expect vectors, because we assume
9068   // that selects fed by vector SETCCs are canonicalized to VSELECT.
9069   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
9070          "Scalar-SETCC feeding SELECT has unexpected result type!");
9071
9072   // If NumMaskElts == 0, the comparison is larger than select result. The
9073   // largest real NEON comparison is 64-bits per lane, which means the result is
9074   // at most 32-bits and an illegal vector. Just bail out for now.
9075   EVT SrcVT = N0.getOperand(0).getValueType();
9076
9077   // Don't try to do this optimization when the setcc itself has i1 operands.
9078   // There are no legal vectors of i1, so this would be pointless.
9079   if (SrcVT == MVT::i1)
9080     return SDValue();
9081
9082   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
9083   if (!ResVT.isVector() || NumMaskElts == 0)
9084     return SDValue();
9085
9086   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
9087   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
9088
9089   // Also bail out if the vector CCVT isn't the same size as ResVT.
9090   // This can happen if the SETCC operand size doesn't divide the ResVT size
9091   // (e.g., f64 vs v3f32).
9092   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
9093     return SDValue();
9094
9095   // Make sure we didn't create illegal types, if we're not supposed to.
9096   assert(DCI.isBeforeLegalize() ||
9097          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
9098
9099   // First perform a vector comparison, where lane 0 is the one we're interested
9100   // in.
9101   SDLoc DL(N0);
9102   SDValue LHS =
9103       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
9104   SDValue RHS =
9105       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
9106   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
9107
9108   // Now duplicate the comparison mask we want across all other lanes.
9109   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
9110   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
9111   Mask = DAG.getNode(ISD::BITCAST, DL,
9112                      ResVT.changeVectorElementTypeToInteger(), Mask);
9113
9114   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
9115 }
9116
9117 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
9118 /// to match FMIN/FMAX patterns.
9119 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
9120   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
9121   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
9122   // vmax/vmin return NaN if either operand is a NaN;
9123   // only do the transformation when it matches that behavior.
9124
9125   SDValue CondLHS = N->getOperand(0);
9126   SDValue CondRHS = N->getOperand(1);
9127   SDValue LHS = N->getOperand(2);
9128   SDValue RHS = N->getOperand(3);
9129   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9130
9131   unsigned Opcode;
9132   bool IsReversed;
9133   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
9134       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
9135     IsReversed = false; // x CC y ? x : y
9136   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
9137              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
9138     IsReversed = true ; // x CC y ? y : x
9139   } else {
9140     return SDValue();
9141   }
9142
9143   bool IsUnordered = false, IsOrEqual;
9144   switch (CC) {
9145   default:
9146     return SDValue();
9147   case ISD::SETULT:
9148   case ISD::SETULE:
9149     IsUnordered = true;
9150   case ISD::SETOLT:
9151   case ISD::SETOLE:
9152   case ISD::SETLT:
9153   case ISD::SETLE:
9154     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
9155     Opcode = IsReversed ? AArch64ISD::FMAX : AArch64ISD::FMIN;
9156     break;
9157
9158   case ISD::SETUGT:
9159   case ISD::SETUGE:
9160     IsUnordered = true;
9161   case ISD::SETOGT:
9162   case ISD::SETOGE:
9163   case ISD::SETGT:
9164   case ISD::SETGE:
9165     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
9166     Opcode = IsReversed ? AArch64ISD::FMIN : AArch64ISD::FMAX;
9167     break;
9168   }
9169
9170   // If LHS is NaN, an ordered comparison will be false and the result will be
9171   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
9172   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
9173   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9174     return SDValue();
9175
9176   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
9177   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
9178   // used for unsafe math or if one of the operands is known to be nonzero.
9179   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
9180       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9181     return SDValue();
9182
9183   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9184 }
9185
9186 /// Get rid of unnecessary NVCASTs (that don't change the type).
9187 static SDValue performNVCASTCombine(SDNode *N) {
9188   if (N->getValueType(0) == N->getOperand(0).getValueType())
9189     return N->getOperand(0);
9190
9191   return SDValue();
9192 }
9193
9194 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
9195                                                  DAGCombinerInfo &DCI) const {
9196   SelectionDAG &DAG = DCI.DAG;
9197   switch (N->getOpcode()) {
9198   default:
9199     break;
9200   case ISD::ADD:
9201   case ISD::SUB:
9202     return performAddSubLongCombine(N, DCI, DAG);
9203   case ISD::XOR:
9204     return performXorCombine(N, DAG, DCI, Subtarget);
9205   case ISD::MUL:
9206     return performMulCombine(N, DAG, DCI, Subtarget);
9207   case ISD::SINT_TO_FP:
9208   case ISD::UINT_TO_FP:
9209     return performIntToFpCombine(N, DAG, Subtarget);
9210   case ISD::OR:
9211     return performORCombine(N, DCI, Subtarget);
9212   case ISD::INTRINSIC_WO_CHAIN:
9213     return performIntrinsicCombine(N, DCI, Subtarget);
9214   case ISD::ANY_EXTEND:
9215   case ISD::ZERO_EXTEND:
9216   case ISD::SIGN_EXTEND:
9217     return performExtendCombine(N, DCI, DAG);
9218   case ISD::BITCAST:
9219     return performBitcastCombine(N, DCI, DAG);
9220   case ISD::CONCAT_VECTORS:
9221     return performConcatVectorsCombine(N, DCI, DAG);
9222   case ISD::SELECT:
9223     return performSelectCombine(N, DCI);
9224   case ISD::VSELECT:
9225     return performVSelectCombine(N, DCI.DAG);
9226   case ISD::SELECT_CC:
9227     return performSelectCCCombine(N, DCI.DAG);
9228   case ISD::STORE:
9229     return performSTORECombine(N, DCI, DAG, Subtarget);
9230   case AArch64ISD::BRCOND:
9231     return performBRCONDCombine(N, DCI, DAG);
9232   case AArch64ISD::CSEL:
9233     return performCONDCombine(N, DCI, DAG, 2, 3);
9234   case AArch64ISD::DUP:
9235     return performPostLD1Combine(N, DCI, false);
9236   case AArch64ISD::NVCAST:
9237     return performNVCASTCombine(N);
9238   case ISD::INSERT_VECTOR_ELT:
9239     return performPostLD1Combine(N, DCI, true);
9240   case ISD::INTRINSIC_VOID:
9241   case ISD::INTRINSIC_W_CHAIN:
9242     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9243     case Intrinsic::aarch64_neon_ld2:
9244     case Intrinsic::aarch64_neon_ld3:
9245     case Intrinsic::aarch64_neon_ld4:
9246     case Intrinsic::aarch64_neon_ld1x2:
9247     case Intrinsic::aarch64_neon_ld1x3:
9248     case Intrinsic::aarch64_neon_ld1x4:
9249     case Intrinsic::aarch64_neon_ld2lane:
9250     case Intrinsic::aarch64_neon_ld3lane:
9251     case Intrinsic::aarch64_neon_ld4lane:
9252     case Intrinsic::aarch64_neon_ld2r:
9253     case Intrinsic::aarch64_neon_ld3r:
9254     case Intrinsic::aarch64_neon_ld4r:
9255     case Intrinsic::aarch64_neon_st2:
9256     case Intrinsic::aarch64_neon_st3:
9257     case Intrinsic::aarch64_neon_st4:
9258     case Intrinsic::aarch64_neon_st1x2:
9259     case Intrinsic::aarch64_neon_st1x3:
9260     case Intrinsic::aarch64_neon_st1x4:
9261     case Intrinsic::aarch64_neon_st2lane:
9262     case Intrinsic::aarch64_neon_st3lane:
9263     case Intrinsic::aarch64_neon_st4lane:
9264       return performNEONPostLDSTCombine(N, DCI, DAG);
9265     default:
9266       break;
9267     }
9268   }
9269   return SDValue();
9270 }
9271
9272 // Check if the return value is used as only a return value, as otherwise
9273 // we can't perform a tail-call. In particular, we need to check for
9274 // target ISD nodes that are returns and any other "odd" constructs
9275 // that the generic analysis code won't necessarily catch.
9276 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
9277                                                SDValue &Chain) const {
9278   if (N->getNumValues() != 1)
9279     return false;
9280   if (!N->hasNUsesOfValue(1, 0))
9281     return false;
9282
9283   SDValue TCChain = Chain;
9284   SDNode *Copy = *N->use_begin();
9285   if (Copy->getOpcode() == ISD::CopyToReg) {
9286     // If the copy has a glue operand, we conservatively assume it isn't safe to
9287     // perform a tail call.
9288     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
9289         MVT::Glue)
9290       return false;
9291     TCChain = Copy->getOperand(0);
9292   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
9293     return false;
9294
9295   bool HasRet = false;
9296   for (SDNode *Node : Copy->uses()) {
9297     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
9298       return false;
9299     HasRet = true;
9300   }
9301
9302   if (!HasRet)
9303     return false;
9304
9305   Chain = TCChain;
9306   return true;
9307 }
9308
9309 // Return whether the an instruction can potentially be optimized to a tail
9310 // call. This will cause the optimizers to attempt to move, or duplicate,
9311 // return instructions to help enable tail call optimizations for this
9312 // instruction.
9313 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
9314   if (!CI->isTailCall())
9315     return false;
9316
9317   return true;
9318 }
9319
9320 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
9321                                                    SDValue &Offset,
9322                                                    ISD::MemIndexedMode &AM,
9323                                                    bool &IsInc,
9324                                                    SelectionDAG &DAG) const {
9325   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
9326     return false;
9327
9328   Base = Op->getOperand(0);
9329   // All of the indexed addressing mode instructions take a signed
9330   // 9 bit immediate offset.
9331   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
9332     int64_t RHSC = (int64_t)RHS->getZExtValue();
9333     if (RHSC >= 256 || RHSC <= -256)
9334       return false;
9335     IsInc = (Op->getOpcode() == ISD::ADD);
9336     Offset = Op->getOperand(1);
9337     return true;
9338   }
9339   return false;
9340 }
9341
9342 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
9343                                                       SDValue &Offset,
9344                                                       ISD::MemIndexedMode &AM,
9345                                                       SelectionDAG &DAG) const {
9346   EVT VT;
9347   SDValue Ptr;
9348   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9349     VT = LD->getMemoryVT();
9350     Ptr = LD->getBasePtr();
9351   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9352     VT = ST->getMemoryVT();
9353     Ptr = ST->getBasePtr();
9354   } else
9355     return false;
9356
9357   bool IsInc;
9358   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
9359     return false;
9360   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
9361   return true;
9362 }
9363
9364 bool AArch64TargetLowering::getPostIndexedAddressParts(
9365     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
9366     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
9367   EVT VT;
9368   SDValue Ptr;
9369   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9370     VT = LD->getMemoryVT();
9371     Ptr = LD->getBasePtr();
9372   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9373     VT = ST->getMemoryVT();
9374     Ptr = ST->getBasePtr();
9375   } else
9376     return false;
9377
9378   bool IsInc;
9379   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
9380     return false;
9381   // Post-indexing updates the base, so it's not a valid transform
9382   // if that's not the same as the load's pointer.
9383   if (Ptr != Base)
9384     return false;
9385   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
9386   return true;
9387 }
9388
9389 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
9390                                   SelectionDAG &DAG) {
9391   SDLoc DL(N);
9392   SDValue Op = N->getOperand(0);
9393
9394   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
9395     return;
9396
9397   Op = SDValue(
9398       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
9399                          DAG.getUNDEF(MVT::i32), Op,
9400                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
9401       0);
9402   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
9403   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
9404 }
9405
9406 void AArch64TargetLowering::ReplaceNodeResults(
9407     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
9408   switch (N->getOpcode()) {
9409   default:
9410     llvm_unreachable("Don't know how to custom expand this");
9411   case ISD::BITCAST:
9412     ReplaceBITCASTResults(N, Results, DAG);
9413     return;
9414   case ISD::FP_TO_UINT:
9415   case ISD::FP_TO_SINT:
9416     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
9417     // Let normal code take care of it by not adding anything to Results.
9418     return;
9419   }
9420 }
9421
9422 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9423   return true;
9424 }
9425
9426 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
9427   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9428   // reciprocal if there are three or more FDIVs.
9429   return NumUsers > 2;
9430 }
9431
9432 TargetLoweringBase::LegalizeTypeAction
9433 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9434   MVT SVT = VT.getSimpleVT();
9435   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9436   // v4i16, v2i32 instead of to promote.
9437   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9438       || SVT == MVT::v1f32)
9439     return TypeWidenVector;
9440
9441   return TargetLoweringBase::getPreferredVectorAction(VT);
9442 }
9443
9444 // Loads and stores less than 128-bits are already atomic; ones above that
9445 // are doomed anyway, so defer to the default libcall and blame the OS when
9446 // things go wrong.
9447 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9448   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9449   return Size == 128;
9450 }
9451
9452 // Loads and stores less than 128-bits are already atomic; ones above that
9453 // are doomed anyway, so defer to the default libcall and blame the OS when
9454 // things go wrong.
9455 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9456   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9457   return Size == 128;
9458 }
9459
9460 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9461 TargetLoweringBase::AtomicRMWExpansionKind
9462 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9463   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9464   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9465                      : AtomicRMWExpansionKind::None;
9466 }
9467
9468 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9469   return true;
9470 }
9471
9472 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9473                                              AtomicOrdering Ord) const {
9474   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9475   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9476   bool IsAcquire = isAtLeastAcquire(Ord);
9477
9478   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9479   // intrinsic must return {i64, i64} and we have to recombine them into a
9480   // single i128 here.
9481   if (ValTy->getPrimitiveSizeInBits() == 128) {
9482     Intrinsic::ID Int =
9483         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9484     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9485
9486     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9487     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9488
9489     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9490     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9491     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9492     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9493     return Builder.CreateOr(
9494         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9495   }
9496
9497   Type *Tys[] = { Addr->getType() };
9498   Intrinsic::ID Int =
9499       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9500   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9501
9502   return Builder.CreateTruncOrBitCast(
9503       Builder.CreateCall(Ldxr, Addr),
9504       cast<PointerType>(Addr->getType())->getElementType());
9505 }
9506
9507 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9508                                                    Value *Val, Value *Addr,
9509                                                    AtomicOrdering Ord) const {
9510   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9511   bool IsRelease = isAtLeastRelease(Ord);
9512
9513   // Since the intrinsics must have legal type, the i128 intrinsics take two
9514   // parameters: "i64, i64". We must marshal Val into the appropriate form
9515   // before the call.
9516   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9517     Intrinsic::ID Int =
9518         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9519     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9520     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9521
9522     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9523     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9524     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9525     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9526   }
9527
9528   Intrinsic::ID Int =
9529       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9530   Type *Tys[] = { Addr->getType() };
9531   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9532
9533   return Builder.CreateCall(Stxr,
9534                             {Builder.CreateZExtOrBitCast(
9535                                  Val, Stxr->getFunctionType()->getParamType(0)),
9536                              Addr});
9537 }
9538
9539 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9540     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9541   return Ty->isArrayTy();
9542 }
9543
9544 bool AArch64TargetLowering::shouldNormalizeToSelectSequence(LLVMContext &,
9545                                                             EVT) const {
9546   return false;
9547 }