lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that AArch64 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AArch64.h"
  16 #include "AArch64ISelLowering.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "Utils/AArch64BaseInfo.h"
  21 #include "llvm/CodeGen/Analysis.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  27 #include "llvm/IR/CallingConv.h"
  28 #include "llvm/Support/MathExtras.h"
  29
  30 using namespace llvm;
  31
  32 #define DEBUG_TYPE "aarch64-isel"
  33
  34 static TargetLoweringObjectFile *createTLOF(AArch64TargetMachine &TM) {
  35   assert (TM.getSubtarget<AArch64Subtarget>().isTargetELF() &&
  36           "unknown subtarget type");
  37   return new AArch64ElfTargetObjectFile();
  38 }
  39
  40 AArch64TargetLowering::AArch64TargetLowering(AArch64TargetMachine &TM)
  41   : TargetLowering(TM, createTLOF(TM)), Itins(TM.getInstrItineraryData()) {
  42
  43   const AArch64Subtarget *Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  44
  45   // SIMD compares set the entire lane's bits to 1
  46   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  47
  48   // Scalar register <-> type mapping
  49   addRegisterClass(MVT::i32, &AArch64::GPR32RegClass);
  50   addRegisterClass(MVT::i64, &AArch64::GPR64RegClass);
  51
  52   if (Subtarget->hasFPARMv8()) {
  53     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  54     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  55     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  56     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  57   }
  58
  59   if (Subtarget->hasNEON()) {
  60     // And the vectors
  61     addRegisterClass(MVT::v1i8,  &AArch64::FPR8RegClass);
  62     addRegisterClass(MVT::v1i16, &AArch64::FPR16RegClass);
  63     addRegisterClass(MVT::v1i32, &AArch64::FPR32RegClass);
  64     addRegisterClass(MVT::v1i64, &AArch64::FPR64RegClass);
  65     addRegisterClass(MVT::v1f64, &AArch64::FPR64RegClass);
  66     addRegisterClass(MVT::v8i8,  &AArch64::FPR64RegClass);
  67     addRegisterClass(MVT::v4i16, &AArch64::FPR64RegClass);
  68     addRegisterClass(MVT::v2i32, &AArch64::FPR64RegClass);
  69     addRegisterClass(MVT::v1i64, &AArch64::FPR64RegClass);
  70     addRegisterClass(MVT::v2f32, &AArch64::FPR64RegClass);
  71     addRegisterClass(MVT::v16i8, &AArch64::FPR128RegClass);
  72     addRegisterClass(MVT::v8i16, &AArch64::FPR128RegClass);
  73     addRegisterClass(MVT::v4i32, &AArch64::FPR128RegClass);
  74     addRegisterClass(MVT::v2i64, &AArch64::FPR128RegClass);
  75     addRegisterClass(MVT::v4f32, &AArch64::FPR128RegClass);
  76     addRegisterClass(MVT::v2f64, &AArch64::FPR128RegClass);
  77   }
  78
  79   computeRegisterProperties();
  80
  81   // We combine OR nodes for bitfield and NEON BSL operations.
  82   setTargetDAGCombine(ISD::OR);
  83
  84   setTargetDAGCombine(ISD::AND);
  85   setTargetDAGCombine(ISD::SRA);
  86   setTargetDAGCombine(ISD::SRL);
  87   setTargetDAGCombine(ISD::SHL);
  88
  89   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
  90   setTargetDAGCombine(ISD::INTRINSIC_VOID);
  91   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
  92
  93   // AArch64 does not have i1 loads, or much of anything for i1 really.
  94   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  95   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
  96   setLoadExtAction(ISD::EXTLOAD, MVT::i1, Promote);
  97
  98   setStackPointerRegisterToSaveRestore(AArch64::XSP);
  99   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 100   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 101   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 102
 103   // We'll lower globals to wrappers for selection.
 104   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 105   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 106
 107   // A64 instructions have the comparison predicate attached to the user of the
 108   // result, but having a separate comparison is valuable for matching.
 109   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 110   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 111   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 112   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 113
 114   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 115   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 116   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 117   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 118
 119   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 120   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 121   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 122   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 123
 124   setOperationAction(ISD::BRCOND, MVT::Other, Custom);
 125
 126   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 128   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 130
 131   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 132   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 133   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 134
 135   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 136   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 137   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 138   setOperationAction(ISD::VAARG, MVT::Other, Expand);
 139
 140   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 141   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 142
 143   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 144   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 145
 146   setOperationAction(ISD::UREM, MVT::i32, Expand);
 147   setOperationAction(ISD::UREM, MVT::i64, Expand);
 148   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 149   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 150
 151   setOperationAction(ISD::SREM, MVT::i32, Expand);
 152   setOperationAction(ISD::SREM, MVT::i64, Expand);
 153   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 154   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 155
 156   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 157   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 158   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 159   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 160
 161   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 163
 164   // Legal floating-point operations.
 165   setOperationAction(ISD::FABS, MVT::f32, Legal);
 166   setOperationAction(ISD::FABS, MVT::f64, Legal);
 167
 168   setOperationAction(ISD::FCEIL, MVT::f32, Legal);
 169   setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 170
 171   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 172   setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 173
 174   setOperationAction(ISD::FNEARBYINT, MVT::f32, Legal);
 175   setOperationAction(ISD::FNEARBYINT, MVT::f64, Legal);
 176
 177   setOperationAction(ISD::FNEG, MVT::f32, Legal);
 178   setOperationAction(ISD::FNEG, MVT::f64, Legal);
 179
 180   setOperationAction(ISD::FRINT, MVT::f32, Legal);
 181   setOperationAction(ISD::FRINT, MVT::f64, Legal);
 182
 183   setOperationAction(ISD::FSQRT, MVT::f32, Legal);
 184   setOperationAction(ISD::FSQRT, MVT::f64, Legal);
 185
 186   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 187   setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 188
 189   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 190   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 191   setOperationAction(ISD::ConstantFP, MVT::f128, Legal);
 192
 193   // Illegal floating-point operations.
 194   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 195   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 196
 197   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 198   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 199
 200   setOperationAction(ISD::FEXP, MVT::f32, Expand);
 201   setOperationAction(ISD::FEXP, MVT::f64, Expand);
 202
 203   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 204   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 205
 206   setOperationAction(ISD::FLOG, MVT::f32, Expand);
 207   setOperationAction(ISD::FLOG, MVT::f64, Expand);
 208
 209   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 210   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 211
 212   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 213   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 214
 215   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 216   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 217
 218   setOperationAction(ISD::FPOWI, MVT::f32, Expand);
 219   setOperationAction(ISD::FPOWI, MVT::f64, Expand);
 220
 221   setOperationAction(ISD::FREM, MVT::f32, Expand);
 222   setOperationAction(ISD::FREM, MVT::f64, Expand);
 223
 224   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 225   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 226
 227   setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 228   setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 229
 230   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 231   // there's a valid register class, so we need custom operations in most cases.
 232   setOperationAction(ISD::FABS,       MVT::f128, Expand);
 233   setOperationAction(ISD::FADD,       MVT::f128, Custom);
 234   setOperationAction(ISD::FCOPYSIGN,  MVT::f128, Expand);
 235   setOperationAction(ISD::FCOS,       MVT::f128, Expand);
 236   setOperationAction(ISD::FDIV,       MVT::f128, Custom);
 237   setOperationAction(ISD::FMA,        MVT::f128, Expand);
 238   setOperationAction(ISD::FMUL,       MVT::f128, Custom);
 239   setOperationAction(ISD::FNEG,       MVT::f128, Expand);
 240   setOperationAction(ISD::FP_EXTEND,  MVT::f128, Expand);
 241   setOperationAction(ISD::FP_ROUND,   MVT::f128, Expand);
 242   setOperationAction(ISD::FPOW,       MVT::f128, Expand);
 243   setOperationAction(ISD::FREM,       MVT::f128, Expand);
 244   setOperationAction(ISD::FRINT,      MVT::f128, Expand);
 245   setOperationAction(ISD::FSIN,       MVT::f128, Expand);
 246   setOperationAction(ISD::FSINCOS,    MVT::f128, Expand);
 247   setOperationAction(ISD::FSQRT,      MVT::f128, Expand);
 248   setOperationAction(ISD::FSUB,       MVT::f128, Custom);
 249   setOperationAction(ISD::FTRUNC,     MVT::f128, Expand);
 250   setOperationAction(ISD::SETCC,      MVT::f128, Custom);
 251   setOperationAction(ISD::BR_CC,      MVT::f128, Custom);
 252   setOperationAction(ISD::SELECT,     MVT::f128, Expand);
 253   setOperationAction(ISD::SELECT_CC,  MVT::f128, Custom);
 254   setOperationAction(ISD::FP_EXTEND,  MVT::f128, Custom);
 255
 256   // Lowering for many of the conversions is actually specified by the non-f128
 257   // type. The LowerXXX function will be trivial when f128 isn't involved.
 258   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 259   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 260   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 261   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 262   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 263   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 264   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 265   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 266   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 267   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 268   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 269   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 270   setOperationAction(ISD::FP_ROUND,  MVT::f32, Custom);
 271   setOperationAction(ISD::FP_ROUND,  MVT::f64, Custom);
 272
 273   // i128 shift operation support
 274   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277
 278   // This prevents LLVM trying to compress double constants into a floating
 279   // constant-pool entry and trying to load from there. It's of doubtful benefit
 280   // for A64: we'd need LDR followed by FCVT, I believe.
 281   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 282   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 283   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 284
 285   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 286   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 287   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 288   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 289   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 290   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 291
 292   setExceptionPointerRegister(AArch64::X0);
 293   setExceptionSelectorRegister(AArch64::X1);
 294
 295   if (Subtarget->hasNEON()) {
 296     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v8i8, Expand);
 297     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Expand);
 298     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i32, Expand);
 299     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v1i64, Expand);
 300     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v16i8, Expand);
 301     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v8i16, Expand);
 302     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i32, Expand);
 303     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i64, Expand);
 304
 305     setOperationAction(ISD::BUILD_VECTOR, MVT::v1i8, Custom);
 306     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i8, Custom);
 307     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 308     setOperationAction(ISD::BUILD_VECTOR, MVT::v1i16, Custom);
 309     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i16, Custom);
 310     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 311     setOperationAction(ISD::BUILD_VECTOR, MVT::v1i32, Custom);
 312     setOperationAction(ISD::BUILD_VECTOR, MVT::v2i32, Custom);
 313     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 314     setOperationAction(ISD::BUILD_VECTOR, MVT::v1i64, Custom);
 315     setOperationAction(ISD::BUILD_VECTOR, MVT::v2i64, Custom);
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v2f32, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v1f64, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v2f64, Custom);
 320
 321     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i8, Custom);
 322     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 323     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v4i16, Custom);
 324     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i16, Custom);
 325     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v2i32, Custom);
 326     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v4i32, Custom);
 327     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v1i64, Custom);
 328     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v2i64, Custom);
 329     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v2f32, Custom);
 330     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v4f32, Custom);
 331     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v1f64, Custom);
 332     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v2f64, Custom);
 333
 334     setOperationAction(ISD::CONCAT_VECTORS, MVT::v2i32, Legal);
 335     setOperationAction(ISD::CONCAT_VECTORS, MVT::v16i8, Legal);
 336     setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i16, Legal);
 337     setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Legal);
 338     setOperationAction(ISD::CONCAT_VECTORS, MVT::v2i64, Legal);
 339     setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Legal);
 340     setOperationAction(ISD::CONCAT_VECTORS, MVT::v2f64, Legal);
 341
 342     setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i8, Custom);
 343     setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i16, Custom);
 344     setOperationAction(ISD::CONCAT_VECTORS, MVT::v16i8, Custom);
 345     setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i16, Custom);
 346     setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 347
 348     setOperationAction(ISD::SETCC, MVT::v8i8, Custom);
 349     setOperationAction(ISD::SETCC, MVT::v16i8, Custom);
 350     setOperationAction(ISD::SETCC, MVT::v4i16, Custom);
 351     setOperationAction(ISD::SETCC, MVT::v8i16, Custom);
 352     setOperationAction(ISD::SETCC, MVT::v2i32, Custom);
 353     setOperationAction(ISD::SETCC, MVT::v4i32, Custom);
 354     setOperationAction(ISD::SETCC, MVT::v1i64, Custom);
 355     setOperationAction(ISD::SETCC, MVT::v2i64, Custom);
 356     setOperationAction(ISD::SETCC, MVT::v2f32, Custom);
 357     setOperationAction(ISD::SETCC, MVT::v4f32, Custom);
 358     setOperationAction(ISD::SETCC, MVT::v1f64, Custom);
 359     setOperationAction(ISD::SETCC, MVT::v2f64, Custom);
 360
 361     setOperationAction(ISD::FFLOOR, MVT::v2f32, Legal);
 362     setOperationAction(ISD::FFLOOR, MVT::v4f32, Legal);
 363     setOperationAction(ISD::FFLOOR, MVT::v1f64, Legal);
 364     setOperationAction(ISD::FFLOOR, MVT::v2f64, Legal);
 365
 366     setOperationAction(ISD::FCEIL, MVT::v2f32, Legal);
 367     setOperationAction(ISD::FCEIL, MVT::v4f32, Legal);
 368     setOperationAction(ISD::FCEIL, MVT::v1f64, Legal);
 369     setOperationAction(ISD::FCEIL, MVT::v2f64, Legal);
 370
 371     setOperationAction(ISD::FTRUNC, MVT::v2f32, Legal);
 372     setOperationAction(ISD::FTRUNC, MVT::v4f32, Legal);
 373     setOperationAction(ISD::FTRUNC, MVT::v1f64, Legal);
 374     setOperationAction(ISD::FTRUNC, MVT::v2f64, Legal);
 375
 376     setOperationAction(ISD::FRINT, MVT::v2f32, Legal);
 377     setOperationAction(ISD::FRINT, MVT::v4f32, Legal);
 378     setOperationAction(ISD::FRINT, MVT::v1f64, Legal);
 379     setOperationAction(ISD::FRINT, MVT::v2f64, Legal);
 380
 381     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Legal);
 382     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Legal);
 383     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Legal);
 384     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Legal);
 385
 386     setOperationAction(ISD::FROUND, MVT::v2f32, Legal);
 387     setOperationAction(ISD::FROUND, MVT::v4f32, Legal);
 388     setOperationAction(ISD::FROUND, MVT::v1f64, Legal);
 389     setOperationAction(ISD::FROUND, MVT::v2f64, Legal);
 390
 391     setOperationAction(ISD::SINT_TO_FP, MVT::v1i8, Custom);
 392     setOperationAction(ISD::SINT_TO_FP, MVT::v1i16, Custom);
 393     setOperationAction(ISD::SINT_TO_FP, MVT::v1i32, Custom);
 394     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 395     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 396     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 397
 398     setOperationAction(ISD::UINT_TO_FP, MVT::v1i8, Custom);
 399     setOperationAction(ISD::UINT_TO_FP, MVT::v1i16, Custom);
 400     setOperationAction(ISD::UINT_TO_FP, MVT::v1i32, Custom);
 401     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 402     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 403     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 404
 405     setOperationAction(ISD::FP_TO_SINT, MVT::v1i8, Custom);
 406     setOperationAction(ISD::FP_TO_SINT, MVT::v1i16, Custom);
 407     setOperationAction(ISD::FP_TO_SINT, MVT::v1i32, Custom);
 408     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 409     setOperationAction(ISD::FP_TO_SINT, MVT::v2i32, Custom);
 410     setOperationAction(ISD::FP_TO_SINT, MVT::v2i64, Custom);
 411
 412     setOperationAction(ISD::FP_TO_UINT, MVT::v1i8, Custom);
 413     setOperationAction(ISD::FP_TO_UINT, MVT::v1i16, Custom);
 414     setOperationAction(ISD::FP_TO_UINT, MVT::v1i32, Custom);
 415     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 416     setOperationAction(ISD::FP_TO_UINT, MVT::v2i32, Custom);
 417     setOperationAction(ISD::FP_TO_UINT, MVT::v2i64, Custom);
 418
 419     // Neon does not support vector divide/remainder operations except
 420     // floating-point divide.
 421     setOperationAction(ISD::SDIV, MVT::v1i8, Expand);
 422     setOperationAction(ISD::SDIV, MVT::v8i8, Expand);
 423     setOperationAction(ISD::SDIV, MVT::v16i8, Expand);
 424     setOperationAction(ISD::SDIV, MVT::v1i16, Expand);
 425     setOperationAction(ISD::SDIV, MVT::v4i16, Expand);
 426     setOperationAction(ISD::SDIV, MVT::v8i16, Expand);
 427     setOperationAction(ISD::SDIV, MVT::v1i32, Expand);
 428     setOperationAction(ISD::SDIV, MVT::v2i32, Expand);
 429     setOperationAction(ISD::SDIV, MVT::v4i32, Expand);
 430     setOperationAction(ISD::SDIV, MVT::v1i64, Expand);
 431     setOperationAction(ISD::SDIV, MVT::v2i64, Expand);
 432
 433     setOperationAction(ISD::UDIV, MVT::v1i8, Expand);
 434     setOperationAction(ISD::UDIV, MVT::v8i8, Expand);
 435     setOperationAction(ISD::UDIV, MVT::v16i8, Expand);
 436     setOperationAction(ISD::UDIV, MVT::v1i16, Expand);
 437     setOperationAction(ISD::UDIV, MVT::v4i16, Expand);
 438     setOperationAction(ISD::UDIV, MVT::v8i16, Expand);
 439     setOperationAction(ISD::UDIV, MVT::v1i32, Expand);
 440     setOperationAction(ISD::UDIV, MVT::v2i32, Expand);
 441     setOperationAction(ISD::UDIV, MVT::v4i32, Expand);
 442     setOperationAction(ISD::UDIV, MVT::v1i64, Expand);
 443     setOperationAction(ISD::UDIV, MVT::v2i64, Expand);
 444
 445     setOperationAction(ISD::SREM, MVT::v1i8, Expand);
 446     setOperationAction(ISD::SREM, MVT::v8i8, Expand);
 447     setOperationAction(ISD::SREM, MVT::v16i8, Expand);
 448     setOperationAction(ISD::SREM, MVT::v1i16, Expand);
 449     setOperationAction(ISD::SREM, MVT::v4i16, Expand);
 450     setOperationAction(ISD::SREM, MVT::v8i16, Expand);
 451     setOperationAction(ISD::SREM, MVT::v1i32, Expand);
 452     setOperationAction(ISD::SREM, MVT::v2i32, Expand);
 453     setOperationAction(ISD::SREM, MVT::v4i32, Expand);
 454     setOperationAction(ISD::SREM, MVT::v1i64, Expand);
 455     setOperationAction(ISD::SREM, MVT::v2i64, Expand);
 456
 457     setOperationAction(ISD::UREM, MVT::v1i8, Expand);
 458     setOperationAction(ISD::UREM, MVT::v8i8, Expand);
 459     setOperationAction(ISD::UREM, MVT::v16i8, Expand);
 460     setOperationAction(ISD::UREM, MVT::v1i16, Expand);
 461     setOperationAction(ISD::UREM, MVT::v4i16, Expand);
 462     setOperationAction(ISD::UREM, MVT::v8i16, Expand);
 463     setOperationAction(ISD::UREM, MVT::v1i32, Expand);
 464     setOperationAction(ISD::UREM, MVT::v2i32, Expand);
 465     setOperationAction(ISD::UREM, MVT::v4i32, Expand);
 466     setOperationAction(ISD::UREM, MVT::v1i64, Expand);
 467     setOperationAction(ISD::UREM, MVT::v2i64, Expand);
 468
 469     setOperationAction(ISD::FREM, MVT::v2f32, Expand);
 470     setOperationAction(ISD::FREM, MVT::v4f32, Expand);
 471     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 472     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 473
 474     setOperationAction(ISD::SELECT, MVT::v8i8, Expand);
 475     setOperationAction(ISD::SELECT, MVT::v16i8, Expand);
 476     setOperationAction(ISD::SELECT, MVT::v4i16, Expand);
 477     setOperationAction(ISD::SELECT, MVT::v8i16, Expand);
 478     setOperationAction(ISD::SELECT, MVT::v2i32, Expand);
 479     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 480     setOperationAction(ISD::SELECT, MVT::v1i64, Expand);
 481     setOperationAction(ISD::SELECT, MVT::v2i64, Expand);
 482     setOperationAction(ISD::SELECT, MVT::v2f32, Expand);
 483     setOperationAction(ISD::SELECT, MVT::v4f32, Expand);
 484     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 485     setOperationAction(ISD::SELECT, MVT::v2f64, Expand);
 486
 487     setOperationAction(ISD::SELECT_CC, MVT::v8i8, Custom);
 488     setOperationAction(ISD::SELECT_CC, MVT::v16i8, Custom);
 489     setOperationAction(ISD::SELECT_CC, MVT::v4i16, Custom);
 490     setOperationAction(ISD::SELECT_CC, MVT::v8i16, Custom);
 491     setOperationAction(ISD::SELECT_CC, MVT::v2i32, Custom);
 492     setOperationAction(ISD::SELECT_CC, MVT::v4i32, Custom);
 493     setOperationAction(ISD::SELECT_CC, MVT::v1i64, Custom);
 494     setOperationAction(ISD::SELECT_CC, MVT::v2i64, Custom);
 495     setOperationAction(ISD::SELECT_CC, MVT::v2f32, Custom);
 496     setOperationAction(ISD::SELECT_CC, MVT::v4f32, Custom);
 497     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Custom);
 498     setOperationAction(ISD::SELECT_CC, MVT::v2f64, Custom);
 499
 500     // Vector ExtLoad and TruncStore are expanded.
 501     for (unsigned I = MVT::FIRST_VECTOR_VALUETYPE;
 502          I <= MVT::LAST_VECTOR_VALUETYPE; ++I) {
 503       MVT VT = (MVT::SimpleValueType) I;
 504       setLoadExtAction(ISD::SEXTLOAD, VT, Expand);
 505       setLoadExtAction(ISD::ZEXTLOAD, VT, Expand);
 506       setLoadExtAction(ISD::EXTLOAD, VT, Expand);
 507       for (unsigned II = MVT::FIRST_VECTOR_VALUETYPE;
 508            II <= MVT::LAST_VECTOR_VALUETYPE; ++II) {
 509         MVT VT1 = (MVT::SimpleValueType) II;
 510         // A TruncStore has two vector types of the same number of elements
 511         // and different element sizes.
 512         if (VT.getVectorNumElements() == VT1.getVectorNumElements() &&
 513             VT.getVectorElementType().getSizeInBits()
 514                 > VT1.getVectorElementType().getSizeInBits())
 515           setTruncStoreAction(VT, VT1, Expand);
 516       }
 517     }
 518
 519     // There is no v1i64/v2i64 multiply, expand v1i64/v2i64 to GPR i64 multiply.
 520     // FIXME: For a v2i64 multiply, we copy VPR to GPR and do 2 i64 multiplies,
 521     // and then copy back to VPR. This solution may be optimized by Following 3
 522     // NEON instructions:
 523     //        pmull  v2.1q, v0.1d, v1.1d
 524     //        pmull2 v3.1q, v0.2d, v1.2d
 525     //        ins    v2.d[1], v3.d[0]
 526     // As currently we can't verify the correctness of such assumption, we can
 527     // do such optimization in the future.
 528     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 529     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 530
 531     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 532     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 533     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 534     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 535     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 536     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 537     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 538     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 539     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 540   }
 541
 542   setTargetDAGCombine(ISD::SIGN_EXTEND);
 543   setTargetDAGCombine(ISD::VSELECT);
 544
 545   MaskAndBranchFoldingIsLegal = true;
 546 }
 547
 548 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 549   // It's reasonably important that this value matches the "natural" legal
 550   // promotion from i1 for scalar types. Otherwise LegalizeTypes can get itself
 551   // in a twist (e.g. inserting an any_extend which then becomes i64 -> i64).
 552   if (!VT.isVector()) return MVT::i32;
 553   return VT.changeVectorElementTypeToInteger();
 554 }
 555
 556 static void getExclusiveOperation(unsigned Size, AtomicOrdering Ord,
 557                                   unsigned &LdrOpc,
 558                                   unsigned &StrOpc) {
 559   static const unsigned LoadBares[] = {AArch64::LDXR_byte, AArch64::LDXR_hword,
 560                                        AArch64::LDXR_word, AArch64::LDXR_dword};
 561   static const unsigned LoadAcqs[] = {AArch64::LDAXR_byte, AArch64::LDAXR_hword,
 562                                      AArch64::LDAXR_word, AArch64::LDAXR_dword};
 563   static const unsigned StoreBares[] = {AArch64::STXR_byte, AArch64::STXR_hword,
 564                                        AArch64::STXR_word, AArch64::STXR_dword};
 565   static const unsigned StoreRels[] = {AArch64::STLXR_byte,AArch64::STLXR_hword,
 566                                      AArch64::STLXR_word, AArch64::STLXR_dword};
 567
 568   const unsigned *LoadOps, *StoreOps;
 569   if (Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent)
 570     LoadOps = LoadAcqs;
 571   else
 572     LoadOps = LoadBares;
 573
 574   if (Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent)
 575     StoreOps = StoreRels;
 576   else
 577     StoreOps = StoreBares;
 578
 579   assert(isPowerOf2_32(Size) && Size <= 8 &&
 580          "unsupported size for atomic binary op!");
 581
 582   LdrOpc = LoadOps[Log2_32(Size)];
 583   StrOpc = StoreOps[Log2_32(Size)];
 584 }
 585
 586 // FIXME: AArch64::DTripleRegClass and AArch64::QTripleRegClass don't really
 587 // have value type mapped, and they are both being defined as MVT::untyped.
 588 // Without knowing the MVT type, MachineLICM::getRegisterClassIDAndCost
 589 // would fail to figure out the register pressure correctly.
 590 std::pair<const TargetRegisterClass*, uint8_t>
 591 AArch64TargetLowering::findRepresentativeClass(MVT VT) const{
 592   const TargetRegisterClass *RRC = nullptr;
 593   uint8_t Cost = 1;
 594   switch (VT.SimpleTy) {
 595   default:
 596     return TargetLowering::findRepresentativeClass(VT);
 597   case MVT::v4i64:
 598     RRC = &AArch64::QPairRegClass;
 599     Cost = 2;
 600     break;
 601   case MVT::v8i64:
 602     RRC = &AArch64::QQuadRegClass;
 603     Cost = 4;
 604     break;
 605   }
 606   return std::make_pair(RRC, Cost);
 607 }
 608
 609 MachineBasicBlock *
 610 AArch64TargetLowering::emitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
 611                                         unsigned Size,
 612                                         unsigned BinOpcode) const {
 613   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
 614   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 615
 616   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 617   MachineFunction *MF = BB->getParent();
 618   MachineFunction::iterator It = BB;
 619   ++It;
 620
 621   unsigned dest = MI->getOperand(0).getReg();
 622   unsigned ptr = MI->getOperand(1).getReg();
 623   unsigned incr = MI->getOperand(2).getReg();
 624   AtomicOrdering Ord = static_cast<AtomicOrdering>(MI->getOperand(3).getImm());
 625   DebugLoc dl = MI->getDebugLoc();
 626
 627   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 628
 629   unsigned ldrOpc, strOpc;
 630   getExclusiveOperation(Size, Ord, ldrOpc, strOpc);
 631
 632   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 633   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 634   MF->insert(It, loopMBB);
 635   MF->insert(It, exitMBB);
 636
 637   // Transfer the remainder of BB and its successor edges to exitMBB.
 638   exitMBB->splice(exitMBB->begin(), BB,
 639                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
 640   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
 641
 642   const TargetRegisterClass *TRC
 643     = Size == 8 ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
 644   unsigned scratch = (!BinOpcode) ? incr : MRI.createVirtualRegister(TRC);
 645
 646   //  thisMBB:
 647   //   ...
 648   //   fallthrough --> loopMBB
 649   BB->addSuccessor(loopMBB);
 650
 651   //  loopMBB:
 652   //   ldxr dest, ptr
 653   //   <binop> scratch, dest, incr
 654   //   stxr stxr_status, scratch, ptr
 655   //   cbnz stxr_status, loopMBB
 656   //   fallthrough --> exitMBB
 657   BB = loopMBB;
 658   BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
 659   if (BinOpcode) {
 660     // All arithmetic operations we'll be creating are designed to take an extra
 661     // shift or extend operand, which we can conveniently set to zero.
 662
 663     // Operand order needs to go the other way for NAND.
 664     if (BinOpcode == AArch64::BICwww_lsl || BinOpcode == AArch64::BICxxx_lsl)
 665       BuildMI(BB, dl, TII->get(BinOpcode), scratch)
 666         .addReg(incr).addReg(dest).addImm(0);
 667     else
 668       BuildMI(BB, dl, TII->get(BinOpcode), scratch)
 669         .addReg(dest).addReg(incr).addImm(0);
 670   }
 671
 672   // From the stxr, the register is GPR32; from the cmp it's GPR32wsp
 673   unsigned stxr_status = MRI.createVirtualRegister(&AArch64::GPR32RegClass);
 674   MRI.constrainRegClass(stxr_status, &AArch64::GPR32wspRegClass);
 675
 676   BuildMI(BB, dl, TII->get(strOpc), stxr_status).addReg(scratch).addReg(ptr);
 677   BuildMI(BB, dl, TII->get(AArch64::CBNZw))
 678     .addReg(stxr_status).addMBB(loopMBB);
 679
 680   BB->addSuccessor(loopMBB);
 681   BB->addSuccessor(exitMBB);
 682
 683   //  exitMBB:
 684   //   ...
 685   BB = exitMBB;
 686
 687   MI->eraseFromParent();   // The instruction is gone now.
 688
 689   return BB;
 690 }
 691
 692 MachineBasicBlock *
 693 AArch64TargetLowering::emitAtomicBinaryMinMax(MachineInstr *MI,
 694                                               MachineBasicBlock *BB,
 695                                               unsigned Size,
 696                                               unsigned CmpOp,
 697                                               A64CC::CondCodes Cond) const {
 698   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 699
 700   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 701   MachineFunction *MF = BB->getParent();
 702   MachineFunction::iterator It = BB;
 703   ++It;
 704
 705   unsigned dest = MI->getOperand(0).getReg();
 706   unsigned ptr = MI->getOperand(1).getReg();
 707   unsigned incr = MI->getOperand(2).getReg();
 708   AtomicOrdering Ord = static_cast<AtomicOrdering>(MI->getOperand(3).getImm());
 709
 710   unsigned oldval = dest;
 711   DebugLoc dl = MI->getDebugLoc();
 712
 713   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 714   const TargetRegisterClass *TRC, *TRCsp;
 715   if (Size == 8) {
 716     TRC = &AArch64::GPR64RegClass;
 717     TRCsp = &AArch64::GPR64xspRegClass;
 718   } else {
 719     TRC = &AArch64::GPR32RegClass;
 720     TRCsp = &AArch64::GPR32wspRegClass;
 721   }
 722
 723   unsigned ldrOpc, strOpc;
 724   getExclusiveOperation(Size, Ord, ldrOpc, strOpc);
 725
 726   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 727   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 728   MF->insert(It, loopMBB);
 729   MF->insert(It, exitMBB);
 730
 731   // Transfer the remainder of BB and its successor edges to exitMBB.
 732   exitMBB->splice(exitMBB->begin(), BB,
 733                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
 734   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
 735
 736   unsigned scratch = MRI.createVirtualRegister(TRC);
 737   MRI.constrainRegClass(scratch, TRCsp);
 738
 739   //  thisMBB:
 740   //   ...
 741   //   fallthrough --> loopMBB
 742   BB->addSuccessor(loopMBB);
 743
 744   //  loopMBB:
 745   //   ldxr dest, ptr
 746   //   cmp incr, dest (, sign extend if necessary)
 747   //   csel scratch, dest, incr, cond
 748   //   stxr stxr_status, scratch, ptr
 749   //   cbnz stxr_status, loopMBB
 750   //   fallthrough --> exitMBB
 751   BB = loopMBB;
 752   BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
 753
 754   // Build compare and cmov instructions.
 755   MRI.constrainRegClass(incr, TRCsp);
 756   BuildMI(BB, dl, TII->get(CmpOp))
 757     .addReg(incr).addReg(oldval).addImm(0);
 758
 759   BuildMI(BB, dl, TII->get(Size == 8 ? AArch64::CSELxxxc : AArch64::CSELwwwc),
 760           scratch)
 761     .addReg(oldval).addReg(incr).addImm(Cond);
 762
 763   unsigned stxr_status = MRI.createVirtualRegister(&AArch64::GPR32RegClass);
 764   MRI.constrainRegClass(stxr_status, &AArch64::GPR32wspRegClass);
 765
 766   BuildMI(BB, dl, TII->get(strOpc), stxr_status)
 767     .addReg(scratch).addReg(ptr);
 768   BuildMI(BB, dl, TII->get(AArch64::CBNZw))
 769     .addReg(stxr_status).addMBB(loopMBB);
 770
 771   BB->addSuccessor(loopMBB);
 772   BB->addSuccessor(exitMBB);
 773
 774   //  exitMBB:
 775   //   ...
 776   BB = exitMBB;
 777
 778   MI->eraseFromParent();   // The instruction is gone now.
 779
 780   return BB;
 781 }
 782
 783 MachineBasicBlock *
 784 AArch64TargetLowering::emitAtomicCmpSwap(MachineInstr *MI,
 785                                          MachineBasicBlock *BB,
 786                                          unsigned Size) const {
 787   unsigned dest    = MI->getOperand(0).getReg();
 788   unsigned ptr     = MI->getOperand(1).getReg();
 789   unsigned oldval  = MI->getOperand(2).getReg();
 790   unsigned newval  = MI->getOperand(3).getReg();
 791   AtomicOrdering Ord = static_cast<AtomicOrdering>(MI->getOperand(4).getImm());
 792   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 793   DebugLoc dl = MI->getDebugLoc();
 794
 795   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 796   const TargetRegisterClass *TRCsp;
 797   TRCsp = Size == 8 ? &AArch64::GPR64xspRegClass : &AArch64::GPR32wspRegClass;
 798
 799   unsigned ldrOpc, strOpc;
 800   getExclusiveOperation(Size, Ord, ldrOpc, strOpc);
 801
 802   MachineFunction *MF = BB->getParent();
 803   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 804   MachineFunction::iterator It = BB;
 805   ++It; // insert the new blocks after the current block
 806
 807   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
 808   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
 809   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 810   MF->insert(It, loop1MBB);
 811   MF->insert(It, loop2MBB);
 812   MF->insert(It, exitMBB);
 813
 814   // Transfer the remainder of BB and its successor edges to exitMBB.
 815   exitMBB->splice(exitMBB->begin(), BB,
 816                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
 817   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
 818
 819   //  thisMBB:
 820   //   ...
 821   //   fallthrough --> loop1MBB
 822   BB->addSuccessor(loop1MBB);
 823
 824   // loop1MBB:
 825   //   ldxr dest, [ptr]
 826   //   cmp dest, oldval
 827   //   b.ne exitMBB
 828   BB = loop1MBB;
 829   BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
 830
 831   unsigned CmpOp = Size == 8 ? AArch64::CMPxx_lsl : AArch64::CMPww_lsl;
 832   MRI.constrainRegClass(dest, TRCsp);
 833   BuildMI(BB, dl, TII->get(CmpOp))
 834     .addReg(dest).addReg(oldval).addImm(0);
 835   BuildMI(BB, dl, TII->get(AArch64::Bcc))
 836     .addImm(A64CC::NE).addMBB(exitMBB);
 837   BB->addSuccessor(loop2MBB);
 838   BB->addSuccessor(exitMBB);
 839
 840   // loop2MBB:
 841   //   strex stxr_status, newval, [ptr]
 842   //   cbnz stxr_status, loop1MBB
 843   BB = loop2MBB;
 844   unsigned stxr_status = MRI.createVirtualRegister(&AArch64::GPR32RegClass);
 845   MRI.constrainRegClass(stxr_status, &AArch64::GPR32wspRegClass);
 846
 847   BuildMI(BB, dl, TII->get(strOpc), stxr_status).addReg(newval).addReg(ptr);
 848   BuildMI(BB, dl, TII->get(AArch64::CBNZw))
 849     .addReg(stxr_status).addMBB(loop1MBB);
 850   BB->addSuccessor(loop1MBB);
 851   BB->addSuccessor(exitMBB);
 852
 853   //  exitMBB:
 854   //   ...
 855   BB = exitMBB;
 856
 857   MI->eraseFromParent();   // The instruction is gone now.
 858
 859   return BB;
 860 }
 861
 862 MachineBasicBlock *
 863 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 864                                     MachineBasicBlock *MBB) const {
 865   // We materialise the F128CSEL pseudo-instruction using conditional branches
 866   // and loads, giving an instruciton sequence like:
 867   //     str q0, [sp]
 868   //     b.ne IfTrue
 869   //     b Finish
 870   // IfTrue:
 871   //     str q1, [sp]
 872   // Finish:
 873   //     ldr q0, [sp]
 874   //
 875   // Using virtual registers would probably not be beneficial since COPY
 876   // instructions are expensive for f128 (there's no actual instruction to
 877   // implement them).
 878   //
 879   // An alternative would be to do an integer-CSEL on some address. E.g.:
 880   //     mov x0, sp
 881   //     add x1, sp, #16
 882   //     str q0, [x0]
 883   //     str q1, [x1]
 884   //     csel x0, x0, x1, ne
 885   //     ldr q0, [x0]
 886   //
 887   // It's unclear which approach is actually optimal.
 888   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 889   MachineFunction *MF = MBB->getParent();
 890   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 891   DebugLoc DL = MI->getDebugLoc();
 892   MachineFunction::iterator It = MBB;
 893   ++It;
 894
 895   unsigned DestReg = MI->getOperand(0).getReg();
 896   unsigned IfTrueReg = MI->getOperand(1).getReg();
 897   unsigned IfFalseReg = MI->getOperand(2).getReg();
 898   unsigned CondCode = MI->getOperand(3).getImm();
 899   bool NZCVKilled = MI->getOperand(4).isKill();
 900
 901   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 902   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 903   MF->insert(It, TrueBB);
 904   MF->insert(It, EndBB);
 905
 906   // Transfer rest of current basic-block to EndBB
 907   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 908                 MBB->end());
 909   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 910
 911   // We need somewhere to store the f128 value needed.
 912   int ScratchFI = MF->getFrameInfo()->CreateSpillStackObject(16, 16);
 913
 914   //     [... start of incoming MBB ...]
 915   //     str qIFFALSE, [sp]
 916   //     b.cc IfTrue
 917   //     b Done
 918   BuildMI(MBB, DL, TII->get(AArch64::LSFP128_STR))
 919     .addReg(IfFalseReg)
 920     .addFrameIndex(ScratchFI)
 921     .addImm(0);
 922   BuildMI(MBB, DL, TII->get(AArch64::Bcc))
 923     .addImm(CondCode)
 924     .addMBB(TrueBB);
 925   BuildMI(MBB, DL, TII->get(AArch64::Bimm))
 926     .addMBB(EndBB);
 927   MBB->addSuccessor(TrueBB);
 928   MBB->addSuccessor(EndBB);
 929
 930   if (!NZCVKilled) {
 931     // NZCV is live-through TrueBB.
 932     TrueBB->addLiveIn(AArch64::NZCV);
 933     EndBB->addLiveIn(AArch64::NZCV);
 934   }
 935
 936   // IfTrue:
 937   //     str qIFTRUE, [sp]
 938   BuildMI(TrueBB, DL, TII->get(AArch64::LSFP128_STR))
 939     .addReg(IfTrueReg)
 940     .addFrameIndex(ScratchFI)
 941     .addImm(0);
 942
 943   // Note: fallthrough. We can rely on LLVM adding a branch if it reorders the
 944   // blocks.
 945   TrueBB->addSuccessor(EndBB);
 946
 947   // Done:
 948   //     ldr qDEST, [sp]
 949   //     [... rest of incoming MBB ...]
 950   MachineInstr *StartOfEnd = EndBB->begin();
 951   BuildMI(*EndBB, StartOfEnd, DL, TII->get(AArch64::LSFP128_LDR), DestReg)
 952     .addFrameIndex(ScratchFI)
 953     .addImm(0);
 954
 955   MI->eraseFromParent();
 956   return EndBB;
 957 }
 958
 959 MachineBasicBlock *
 960 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 961                                                  MachineBasicBlock *MBB) const {
 962   switch (MI->getOpcode()) {
 963   default: llvm_unreachable("Unhandled instruction with custom inserter");
 964   case AArch64::F128CSEL:
 965     return EmitF128CSEL(MI, MBB);
 966   case AArch64::ATOMIC_LOAD_ADD_I8:
 967     return emitAtomicBinary(MI, MBB, 1, AArch64::ADDwww_lsl);
 968   case AArch64::ATOMIC_LOAD_ADD_I16:
 969     return emitAtomicBinary(MI, MBB, 2, AArch64::ADDwww_lsl);
 970   case AArch64::ATOMIC_LOAD_ADD_I32:
 971     return emitAtomicBinary(MI, MBB, 4, AArch64::ADDwww_lsl);
 972   case AArch64::ATOMIC_LOAD_ADD_I64:
 973     return emitAtomicBinary(MI, MBB, 8, AArch64::ADDxxx_lsl);
 974
 975   case AArch64::ATOMIC_LOAD_SUB_I8:
 976     return emitAtomicBinary(MI, MBB, 1, AArch64::SUBwww_lsl);
 977   case AArch64::ATOMIC_LOAD_SUB_I16:
 978     return emitAtomicBinary(MI, MBB, 2, AArch64::SUBwww_lsl);
 979   case AArch64::ATOMIC_LOAD_SUB_I32:
 980     return emitAtomicBinary(MI, MBB, 4, AArch64::SUBwww_lsl);
 981   case AArch64::ATOMIC_LOAD_SUB_I64:
 982     return emitAtomicBinary(MI, MBB, 8, AArch64::SUBxxx_lsl);
 983
 984   case AArch64::ATOMIC_LOAD_AND_I8:
 985     return emitAtomicBinary(MI, MBB, 1, AArch64::ANDwww_lsl);
 986   case AArch64::ATOMIC_LOAD_AND_I16:
 987     return emitAtomicBinary(MI, MBB, 2, AArch64::ANDwww_lsl);
 988   case AArch64::ATOMIC_LOAD_AND_I32:
 989     return emitAtomicBinary(MI, MBB, 4, AArch64::ANDwww_lsl);
 990   case AArch64::ATOMIC_LOAD_AND_I64:
 991     return emitAtomicBinary(MI, MBB, 8, AArch64::ANDxxx_lsl);
 992
 993   case AArch64::ATOMIC_LOAD_OR_I8:
 994     return emitAtomicBinary(MI, MBB, 1, AArch64::ORRwww_lsl);
 995   case AArch64::ATOMIC_LOAD_OR_I16:
 996     return emitAtomicBinary(MI, MBB, 2, AArch64::ORRwww_lsl);
 997   case AArch64::ATOMIC_LOAD_OR_I32:
 998     return emitAtomicBinary(MI, MBB, 4, AArch64::ORRwww_lsl);
 999   case AArch64::ATOMIC_LOAD_OR_I64:
1000     return emitAtomicBinary(MI, MBB, 8, AArch64::ORRxxx_lsl);
1001
1002   case AArch64::ATOMIC_LOAD_XOR_I8:
1003     return emitAtomicBinary(MI, MBB, 1, AArch64::EORwww_lsl);
1004   case AArch64::ATOMIC_LOAD_XOR_I16:
1005     return emitAtomicBinary(MI, MBB, 2, AArch64::EORwww_lsl);
1006   case AArch64::ATOMIC_LOAD_XOR_I32:
1007     return emitAtomicBinary(MI, MBB, 4, AArch64::EORwww_lsl);
1008   case AArch64::ATOMIC_LOAD_XOR_I64:
1009     return emitAtomicBinary(MI, MBB, 8, AArch64::EORxxx_lsl);
1010
1011   case AArch64::ATOMIC_LOAD_NAND_I8:
1012     return emitAtomicBinary(MI, MBB, 1, AArch64::BICwww_lsl);
1013   case AArch64::ATOMIC_LOAD_NAND_I16:
1014     return emitAtomicBinary(MI, MBB, 2, AArch64::BICwww_lsl);
1015   case AArch64::ATOMIC_LOAD_NAND_I32:
1016     return emitAtomicBinary(MI, MBB, 4, AArch64::BICwww_lsl);
1017   case AArch64::ATOMIC_LOAD_NAND_I64:
1018     return emitAtomicBinary(MI, MBB, 8, AArch64::BICxxx_lsl);
1019
1020   case AArch64::ATOMIC_LOAD_MIN_I8:
1021     return emitAtomicBinaryMinMax(MI, MBB, 1, AArch64::CMPww_sxtb, A64CC::GT);
1022   case AArch64::ATOMIC_LOAD_MIN_I16:
1023     return emitAtomicBinaryMinMax(MI, MBB, 2, AArch64::CMPww_sxth, A64CC::GT);
1024   case AArch64::ATOMIC_LOAD_MIN_I32:
1025     return emitAtomicBinaryMinMax(MI, MBB, 4, AArch64::CMPww_lsl, A64CC::GT);
1026   case AArch64::ATOMIC_LOAD_MIN_I64:
1027     return emitAtomicBinaryMinMax(MI, MBB, 8, AArch64::CMPxx_lsl, A64CC::GT);
1028
1029   case AArch64::ATOMIC_LOAD_MAX_I8:
1030     return emitAtomicBinaryMinMax(MI, MBB, 1, AArch64::CMPww_sxtb, A64CC::LT);
1031   case AArch64::ATOMIC_LOAD_MAX_I16:
1032     return emitAtomicBinaryMinMax(MI, MBB, 2, AArch64::CMPww_sxth, A64CC::LT);
1033   case AArch64::ATOMIC_LOAD_MAX_I32:
1034     return emitAtomicBinaryMinMax(MI, MBB, 4, AArch64::CMPww_lsl, A64CC::LT);
1035   case AArch64::ATOMIC_LOAD_MAX_I64:
1036     return emitAtomicBinaryMinMax(MI, MBB, 8, AArch64::CMPxx_lsl, A64CC::LT);
1037
1038   case AArch64::ATOMIC_LOAD_UMIN_I8:
1039     return emitAtomicBinaryMinMax(MI, MBB, 1, AArch64::CMPww_uxtb, A64CC::HI);
1040   case AArch64::ATOMIC_LOAD_UMIN_I16:
1041     return emitAtomicBinaryMinMax(MI, MBB, 2, AArch64::CMPww_uxth, A64CC::HI);
1042   case AArch64::ATOMIC_LOAD_UMIN_I32:
1043     return emitAtomicBinaryMinMax(MI, MBB, 4, AArch64::CMPww_lsl, A64CC::HI);
1044   case AArch64::ATOMIC_LOAD_UMIN_I64:
1045     return emitAtomicBinaryMinMax(MI, MBB, 8, AArch64::CMPxx_lsl, A64CC::HI);
1046
1047   case AArch64::ATOMIC_LOAD_UMAX_I8:
1048     return emitAtomicBinaryMinMax(MI, MBB, 1, AArch64::CMPww_uxtb, A64CC::LO);
1049   case AArch64::ATOMIC_LOAD_UMAX_I16:
1050     return emitAtomicBinaryMinMax(MI, MBB, 2, AArch64::CMPww_uxth, A64CC::LO);
1051   case AArch64::ATOMIC_LOAD_UMAX_I32:
1052     return emitAtomicBinaryMinMax(MI, MBB, 4, AArch64::CMPww_lsl, A64CC::LO);
1053   case AArch64::ATOMIC_LOAD_UMAX_I64:
1054     return emitAtomicBinaryMinMax(MI, MBB, 8, AArch64::CMPxx_lsl, A64CC::LO);
1055
1056   case AArch64::ATOMIC_SWAP_I8:
1057     return emitAtomicBinary(MI, MBB, 1, 0);
1058   case AArch64::ATOMIC_SWAP_I16:
1059     return emitAtomicBinary(MI, MBB, 2, 0);
1060   case AArch64::ATOMIC_SWAP_I32:
1061     return emitAtomicBinary(MI, MBB, 4, 0);
1062   case AArch64::ATOMIC_SWAP_I64:
1063     return emitAtomicBinary(MI, MBB, 8, 0);
1064
1065   case AArch64::ATOMIC_CMP_SWAP_I8:
1066     return emitAtomicCmpSwap(MI, MBB, 1);
1067   case AArch64::ATOMIC_CMP_SWAP_I16:
1068     return emitAtomicCmpSwap(MI, MBB, 2);
1069   case AArch64::ATOMIC_CMP_SWAP_I32:
1070     return emitAtomicCmpSwap(MI, MBB, 4);
1071   case AArch64::ATOMIC_CMP_SWAP_I64:
1072     return emitAtomicCmpSwap(MI, MBB, 8);
1073   }
1074 }
1075
1076
1077 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
1078   switch (Opcode) {
1079   case AArch64ISD::BR_CC:          return "AArch64ISD::BR_CC";
1080   case AArch64ISD::Call:           return "AArch64ISD::Call";
1081   case AArch64ISD::FPMOV:          return "AArch64ISD::FPMOV";
1082   case AArch64ISD::GOTLoad:        return "AArch64ISD::GOTLoad";
1083   case AArch64ISD::BFI:            return "AArch64ISD::BFI";
1084   case AArch64ISD::EXTR:           return "AArch64ISD::EXTR";
1085   case AArch64ISD::Ret:            return "AArch64ISD::Ret";
1086   case AArch64ISD::SBFX:           return "AArch64ISD::SBFX";
1087   case AArch64ISD::SELECT_CC:      return "AArch64ISD::SELECT_CC";
1088   case AArch64ISD::SETCC:          return "AArch64ISD::SETCC";
1089   case AArch64ISD::TC_RETURN:      return "AArch64ISD::TC_RETURN";
1090   case AArch64ISD::THREAD_POINTER: return "AArch64ISD::THREAD_POINTER";
1091   case AArch64ISD::TLSDESCCALL:    return "AArch64ISD::TLSDESCCALL";
1092   case AArch64ISD::WrapperLarge:   return "AArch64ISD::WrapperLarge";
1093   case AArch64ISD::WrapperSmall:   return "AArch64ISD::WrapperSmall";
1094
1095   case AArch64ISD::NEON_MOVIMM:
1096     return "AArch64ISD::NEON_MOVIMM";
1097   case AArch64ISD::NEON_MVNIMM:
1098     return "AArch64ISD::NEON_MVNIMM";
1099   case AArch64ISD::NEON_FMOVIMM:
1100     return "AArch64ISD::NEON_FMOVIMM";
1101   case AArch64ISD::NEON_CMP:
1102     return "AArch64ISD::NEON_CMP";
1103   case AArch64ISD::NEON_CMPZ:
1104     return "AArch64ISD::NEON_CMPZ";
1105   case AArch64ISD::NEON_TST:
1106     return "AArch64ISD::NEON_TST";
1107   case AArch64ISD::NEON_QSHLs:
1108     return "AArch64ISD::NEON_QSHLs";
1109   case AArch64ISD::NEON_QSHLu:
1110     return "AArch64ISD::NEON_QSHLu";
1111   case AArch64ISD::NEON_VDUP:
1112     return "AArch64ISD::NEON_VDUP";
1113   case AArch64ISD::NEON_VDUPLANE:
1114     return "AArch64ISD::NEON_VDUPLANE";
1115   case AArch64ISD::NEON_REV16:
1116     return "AArch64ISD::NEON_REV16";
1117   case AArch64ISD::NEON_REV32:
1118     return "AArch64ISD::NEON_REV32";
1119   case AArch64ISD::NEON_REV64:
1120     return "AArch64ISD::NEON_REV64";
1121   case AArch64ISD::NEON_UZP1:
1122     return "AArch64ISD::NEON_UZP1";
1123   case AArch64ISD::NEON_UZP2:
1124     return "AArch64ISD::NEON_UZP2";
1125   case AArch64ISD::NEON_ZIP1:
1126     return "AArch64ISD::NEON_ZIP1";
1127   case AArch64ISD::NEON_ZIP2:
1128     return "AArch64ISD::NEON_ZIP2";
1129   case AArch64ISD::NEON_TRN1:
1130     return "AArch64ISD::NEON_TRN1";
1131   case AArch64ISD::NEON_TRN2:
1132     return "AArch64ISD::NEON_TRN2";
1133   case AArch64ISD::NEON_LD1_UPD:
1134     return "AArch64ISD::NEON_LD1_UPD";
1135   case AArch64ISD::NEON_LD2_UPD:
1136     return "AArch64ISD::NEON_LD2_UPD";
1137   case AArch64ISD::NEON_LD3_UPD:
1138     return "AArch64ISD::NEON_LD3_UPD";
1139   case AArch64ISD::NEON_LD4_UPD:
1140     return "AArch64ISD::NEON_LD4_UPD";
1141   case AArch64ISD::NEON_ST1_UPD:
1142     return "AArch64ISD::NEON_ST1_UPD";
1143   case AArch64ISD::NEON_ST2_UPD:
1144     return "AArch64ISD::NEON_ST2_UPD";
1145   case AArch64ISD::NEON_ST3_UPD:
1146     return "AArch64ISD::NEON_ST3_UPD";
1147   case AArch64ISD::NEON_ST4_UPD:
1148     return "AArch64ISD::NEON_ST4_UPD";
1149   case AArch64ISD::NEON_LD1x2_UPD:
1150     return "AArch64ISD::NEON_LD1x2_UPD";
1151   case AArch64ISD::NEON_LD1x3_UPD:
1152     return "AArch64ISD::NEON_LD1x3_UPD";
1153   case AArch64ISD::NEON_LD1x4_UPD:
1154     return "AArch64ISD::NEON_LD1x4_UPD";
1155   case AArch64ISD::NEON_ST1x2_UPD:
1156     return "AArch64ISD::NEON_ST1x2_UPD";
1157   case AArch64ISD::NEON_ST1x3_UPD:
1158     return "AArch64ISD::NEON_ST1x3_UPD";
1159   case AArch64ISD::NEON_ST1x4_UPD:
1160     return "AArch64ISD::NEON_ST1x4_UPD";
1161   case AArch64ISD::NEON_LD2DUP:
1162     return "AArch64ISD::NEON_LD2DUP";
1163   case AArch64ISD::NEON_LD3DUP:
1164     return "AArch64ISD::NEON_LD3DUP";
1165   case AArch64ISD::NEON_LD4DUP:
1166     return "AArch64ISD::NEON_LD4DUP";
1167   case AArch64ISD::NEON_LD2DUP_UPD:
1168     return "AArch64ISD::NEON_LD2DUP_UPD";
1169   case AArch64ISD::NEON_LD3DUP_UPD:
1170     return "AArch64ISD::NEON_LD3DUP_UPD";
1171   case AArch64ISD::NEON_LD4DUP_UPD:
1172     return "AArch64ISD::NEON_LD4DUP_UPD";
1173   case AArch64ISD::NEON_LD2LN_UPD:
1174     return "AArch64ISD::NEON_LD2LN_UPD";
1175   case AArch64ISD::NEON_LD3LN_UPD:
1176     return "AArch64ISD::NEON_LD3LN_UPD";
1177   case AArch64ISD::NEON_LD4LN_UPD:
1178     return "AArch64ISD::NEON_LD4LN_UPD";
1179   case AArch64ISD::NEON_ST2LN_UPD:
1180     return "AArch64ISD::NEON_ST2LN_UPD";
1181   case AArch64ISD::NEON_ST3LN_UPD:
1182     return "AArch64ISD::NEON_ST3LN_UPD";
1183   case AArch64ISD::NEON_ST4LN_UPD:
1184     return "AArch64ISD::NEON_ST4LN_UPD";
1185   case AArch64ISD::NEON_VEXTRACT:
1186     return "AArch64ISD::NEON_VEXTRACT";
1187   default:
1188     return nullptr;
1189   }
1190 }
1191
1192 static const MCPhysReg AArch64FPRArgRegs[] = {
1193   AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1194   AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7
1195 };
1196 static const unsigned NumFPRArgRegs = llvm::array_lengthof(AArch64FPRArgRegs);
1197
1198 static const MCPhysReg AArch64ArgRegs[] = {
1199   AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3,
1200   AArch64::X4, AArch64::X5, AArch64::X6, AArch64::X7
1201 };
1202 static const unsigned NumArgRegs = llvm::array_lengthof(AArch64ArgRegs);
1203
1204 static bool CC_AArch64NoMoreRegs(unsigned ValNo, MVT ValVT, MVT LocVT,
1205                                  CCValAssign::LocInfo LocInfo,
1206                                  ISD::ArgFlagsTy ArgFlags, CCState &State) {
1207   // Mark all remaining general purpose registers as allocated. We don't
1208   // backtrack: if (for example) an i128 gets put on the stack, no subsequent
1209   // i64 will go in registers (C.11).
1210   for (unsigned i = 0; i < NumArgRegs; ++i)
1211     State.AllocateReg(AArch64ArgRegs[i]);
1212
1213   return false;
1214 }
1215
1216 #include "AArch64GenCallingConv.inc"
1217
1218 CCAssignFn *AArch64TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1219
1220   switch(CC) {
1221   default: llvm_unreachable("Unsupported calling convention");
1222   case CallingConv::Fast:
1223   case CallingConv::C:
1224     return CC_A64_APCS;
1225   }
1226 }
1227
1228 void
1229 AArch64TargetLowering::SaveVarArgRegisters(CCState &CCInfo, SelectionDAG &DAG,
1230                                            SDLoc DL, SDValue &Chain) const {
1231   MachineFunction &MF = DAG.getMachineFunction();
1232   MachineFrameInfo *MFI = MF.getFrameInfo();
1233   AArch64MachineFunctionInfo *FuncInfo
1234     = MF.getInfo<AArch64MachineFunctionInfo>();
1235
1236   SmallVector<SDValue, 8> MemOps;
1237
1238   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(AArch64ArgRegs,
1239                                                          NumArgRegs);
1240   unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(AArch64FPRArgRegs,
1241                                                          NumFPRArgRegs);
1242
1243   unsigned GPRSaveSize = 8 * (NumArgRegs - FirstVariadicGPR);
1244   int GPRIdx = 0;
1245   if (GPRSaveSize != 0) {
1246     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1247
1248     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1249
1250     for (unsigned i = FirstVariadicGPR; i < NumArgRegs; ++i) {
1251       unsigned VReg = MF.addLiveIn(AArch64ArgRegs[i], &AArch64::GPR64RegClass);
1252       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1253       SDValue Store = DAG.getStore(Val.getValue(1), DL, Val, FIN,
1254                                    MachinePointerInfo::getStack(i * 8),
1255                                    false, false, 0);
1256       MemOps.push_back(Store);
1257       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1258                         DAG.getConstant(8, getPointerTy()));
1259     }
1260   }
1261
1262   if (getSubtarget()->hasFPARMv8()) {
1263   unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1264   int FPRIdx = 0;
1265     // According to the AArch64 Procedure Call Standard, section B.1/B.3, we
1266     // can omit a register save area if we know we'll never use registers of
1267     // that class.
1268     if (FPRSaveSize != 0) {
1269       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1270
1271       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1272
1273       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1274         unsigned VReg = MF.addLiveIn(AArch64FPRArgRegs[i],
1275             &AArch64::FPR128RegClass);
1276         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1277         SDValue Store = DAG.getStore(Val.getValue(1), DL, Val, FIN,
1278             MachinePointerInfo::getStack(i * 16),
1279             false, false, 0);
1280         MemOps.push_back(Store);
1281         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1282             DAG.getConstant(16, getPointerTy()));
1283       }
1284     }
1285     FuncInfo->setVariadicFPRIdx(FPRIdx);
1286     FuncInfo->setVariadicFPRSize(FPRSaveSize);
1287   }
1288
1289   unsigned StackOffset = RoundUpToAlignment(CCInfo.getNextStackOffset(), 8);
1290   int StackIdx = MFI->CreateFixedObject(8, StackOffset, true);
1291
1292   FuncInfo->setVariadicStackIdx(StackIdx);
1293   FuncInfo->setVariadicGPRIdx(GPRIdx);
1294   FuncInfo->setVariadicGPRSize(GPRSaveSize);
1295
1296   if (!MemOps.empty()) {
1297     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1298   }
1299 }
1300
1301
1302 SDValue
1303 AArch64TargetLowering::LowerFormalArguments(SDValue Chain,
1304                                       CallingConv::ID CallConv, bool isVarArg,
1305                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1306                                       SDLoc dl, SelectionDAG &DAG,
1307                                       SmallVectorImpl<SDValue> &InVals) const {
1308   MachineFunction &MF = DAG.getMachineFunction();
1309   AArch64MachineFunctionInfo *FuncInfo
1310     = MF.getInfo<AArch64MachineFunctionInfo>();
1311   MachineFrameInfo *MFI = MF.getFrameInfo();
1312   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1313
1314   SmallVector<CCValAssign, 16> ArgLocs;
1315   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1316                  getTargetMachine(), ArgLocs, *DAG.getContext());
1317   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1318
1319   SmallVector<SDValue, 16> ArgValues;
1320
1321   SDValue ArgValue;
1322   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1323     CCValAssign &VA = ArgLocs[i];
1324     ISD::ArgFlagsTy Flags = Ins[i].Flags;
1325
1326     if (Flags.isByVal()) {
1327       // Byval is used for small structs and HFAs in the PCS, but the system
1328       // should work in a non-compliant manner for larger structs.
1329       EVT PtrTy = getPointerTy();
1330       int Size = Flags.getByValSize();
1331       unsigned NumRegs = (Size + 7) / 8;
1332
1333       uint32_t BEAlign = 0;
1334       if (Size < 8 && !getSubtarget()->isLittle())
1335         BEAlign = 8-Size;
1336       unsigned FrameIdx = MFI->CreateFixedObject(8 * NumRegs,
1337                                                  VA.getLocMemOffset() + BEAlign,
1338                                                  false);
1339       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1340       InVals.push_back(FrameIdxN);
1341
1342       continue;
1343     } else if (VA.isRegLoc()) {
1344       MVT RegVT = VA.getLocVT();
1345       const TargetRegisterClass *RC = getRegClassFor(RegVT);
1346       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1347
1348       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1349     } else { // VA.isRegLoc()
1350       assert(VA.isMemLoc());
1351
1352       int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
1353                                       VA.getLocMemOffset(), true);
1354
1355       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1356       ArgValue = DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
1357                              MachinePointerInfo::getFixedStack(FI),
1358                              false, false, false, 0);
1359
1360
1361     }
1362
1363     switch (VA.getLocInfo()) {
1364     default: llvm_unreachable("Unknown loc info!");
1365     case CCValAssign::Full: break;
1366     case CCValAssign::BCvt:
1367       ArgValue = DAG.getNode(ISD::BITCAST,dl, VA.getValVT(), ArgValue);
1368       break;
1369     case CCValAssign::SExt:
1370     case CCValAssign::ZExt:
1371     case CCValAssign::AExt:
1372     case CCValAssign::FPExt: {
1373       unsigned DestSize = VA.getValVT().getSizeInBits();
1374       unsigned DestSubReg;
1375
1376       switch (DestSize) {
1377       case 8: DestSubReg = AArch64::sub_8; break;
1378       case 16: DestSubReg = AArch64::sub_16; break;
1379       case 32: DestSubReg = AArch64::sub_32; break;
1380       case 64: DestSubReg = AArch64::sub_64; break;
1381       default: llvm_unreachable("Unexpected argument promotion");
1382       }
1383
1384       ArgValue = SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl,
1385                                    VA.getValVT(), ArgValue,
1386                                    DAG.getTargetConstant(DestSubReg, MVT::i32)),
1387                          0);
1388       break;
1389     }
1390     }
1391
1392     InVals.push_back(ArgValue);
1393   }
1394
1395   if (isVarArg)
1396     SaveVarArgRegisters(CCInfo, DAG, dl, Chain);
1397
1398   unsigned StackArgSize = CCInfo.getNextStackOffset();
1399   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1400     // This is a non-standard ABI so by fiat I say we're allowed to make full
1401     // use of the stack area to be popped, which must be aligned to 16 bytes in
1402     // any case:
1403     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1404
1405     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1406     // a multiple of 16.
1407     FuncInfo->setArgumentStackToRestore(StackArgSize);
1408
1409     // This realignment carries over to the available bytes below. Our own
1410     // callers will guarantee the space is free by giving an aligned value to
1411     // CALLSEQ_START.
1412   }
1413   // Even if we're not expected to free up the space, it's useful to know how
1414   // much is there while considering tail calls (because we can reuse it).
1415   FuncInfo->setBytesInStackArgArea(StackArgSize);
1416
1417   return Chain;
1418 }
1419
1420 SDValue
1421 AArch64TargetLowering::LowerReturn(SDValue Chain,
1422                                    CallingConv::ID CallConv, bool isVarArg,
1423                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
1424                                    const SmallVectorImpl<SDValue> &OutVals,
1425                                    SDLoc dl, SelectionDAG &DAG) const {
1426   // CCValAssign - represent the assignment of the return value to a location.
1427   SmallVector<CCValAssign, 16> RVLocs;
1428
1429   // CCState - Info about the registers and stack slots.
1430   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1431                  getTargetMachine(), RVLocs, *DAG.getContext());
1432
1433   // Analyze outgoing return values.
1434   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv));
1435
1436   SDValue Flag;
1437   SmallVector<SDValue, 4> RetOps(1, Chain);
1438
1439   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
1440     // PCS: "If the type, T, of the result of a function is such that
1441     // void func(T arg) would require that arg be passed as a value in a
1442     // register (or set of registers) according to the rules in 5.4, then the
1443     // result is returned in the same registers as would be used for such an
1444     // argument.
1445     //
1446     // Otherwise, the caller shall reserve a block of memory of sufficient
1447     // size and alignment to hold the result. The address of the memory block
1448     // shall be passed as an additional argument to the function in x8."
1449     //
1450     // This is implemented in two places. The register-return values are dealt
1451     // with here, more complex returns are passed as an sret parameter, which
1452     // means we don't have to worry about it during actual return.
1453     CCValAssign &VA = RVLocs[i];
1454     assert(VA.isRegLoc() && "Only register-returns should be created by PCS");
1455
1456
1457     SDValue Arg = OutVals[i];
1458
1459     // There's no convenient note in the ABI about this as there is for normal
1460     // arguments, but it says return values are passed in the same registers as
1461     // an argument would be. I believe that includes the comments about
1462     // unspecified higher bits, putting the burden of widening on the *caller*
1463     // for return values.
1464     switch (VA.getLocInfo()) {
1465     default: llvm_unreachable("Unknown loc info");
1466     case CCValAssign::Full: break;
1467     case CCValAssign::SExt:
1468     case CCValAssign::ZExt:
1469     case CCValAssign::AExt:
1470       // Floating-point values should only be extended when they're going into
1471       // memory, which can't happen here so an integer extend is acceptable.
1472       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1473       break;
1474     case CCValAssign::BCvt:
1475       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1476       break;
1477     }
1478
1479     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1480     Flag = Chain.getValue(1);
1481     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1482   }
1483
1484   RetOps[0] = Chain;  // Update chain.
1485
1486   // Add the flag if we have it.
1487   if (Flag.getNode())
1488     RetOps.push_back(Flag);
1489
1490   return DAG.getNode(AArch64ISD::Ret, dl, MVT::Other, RetOps);
1491 }
1492
1493 unsigned AArch64TargetLowering::getByValTypeAlignment(Type *Ty) const {
1494   // This is a new backend. For anything more precise than this a FE should
1495   // set an explicit alignment.
1496   return 4;
1497 }
1498
1499 SDValue
1500 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
1501                                  SmallVectorImpl<SDValue> &InVals) const {
1502   SelectionDAG &DAG                     = CLI.DAG;
1503   SDLoc &dl                             = CLI.DL;
1504   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1505   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1506   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1507   SDValue Chain                         = CLI.Chain;
1508   SDValue Callee                        = CLI.Callee;
1509   bool &IsTailCall                      = CLI.IsTailCall;
1510   CallingConv::ID CallConv              = CLI.CallConv;
1511   bool IsVarArg                         = CLI.IsVarArg;
1512
1513   MachineFunction &MF = DAG.getMachineFunction();
1514   AArch64MachineFunctionInfo *FuncInfo
1515     = MF.getInfo<AArch64MachineFunctionInfo>();
1516   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1517   bool IsStructRet = !Outs.empty() && Outs[0].Flags.isSRet();
1518   bool IsSibCall = false;
1519
1520   if (IsTailCall) {
1521     IsTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1522                     IsVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1523                                                    Outs, OutVals, Ins, DAG);
1524
1525     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
1526       report_fatal_error("failed to perform tail call elimination on a call "
1527                          "site marked musttail");
1528
1529     // A sibling call is one where we're under the usual C ABI and not planning
1530     // to change that but can still do a tail call:
1531     if (!TailCallOpt && IsTailCall)
1532       IsSibCall = true;
1533   }
1534
1535   SmallVector<CCValAssign, 16> ArgLocs;
1536   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
1537                  getTargetMachine(), ArgLocs, *DAG.getContext());
1538   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1539
1540   // On AArch64 (and all other architectures I'm aware of) the most this has to
1541   // do is adjust the stack pointer.
1542   unsigned NumBytes = RoundUpToAlignment(CCInfo.getNextStackOffset(), 16);
1543   if (IsSibCall) {
1544     // Since we're not changing the ABI to make this a tail call, the memory
1545     // operands are already available in the caller's incoming argument space.
1546     NumBytes = 0;
1547   }
1548
1549   // FPDiff is the byte offset of the call's argument area from the callee's.
1550   // Stores to callee stack arguments will be placed in FixedStackSlots offset
1551   // by this amount for a tail call. In a sibling call it must be 0 because the
1552   // caller will deallocate the entire stack and the callee still expects its
1553   // arguments to begin at SP+0. Completely unused for non-tail calls.
1554   int FPDiff = 0;
1555
1556   if (IsTailCall && !IsSibCall) {
1557     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
1558
1559     // FPDiff will be negative if this tail call requires more space than we
1560     // would automatically have in our incoming argument space. Positive if we
1561     // can actually shrink the stack.
1562     FPDiff = NumReusableBytes - NumBytes;
1563
1564     // The stack pointer must be 16-byte aligned at all times it's used for a
1565     // memory operation, which in practice means at *all* times and in
1566     // particular across call boundaries. Therefore our own arguments started at
1567     // a 16-byte aligned SP and the delta applied for the tail call should
1568     // satisfy the same constraint.
1569     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
1570   }
1571
1572   if (!IsSibCall)
1573     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true),
1574                                  dl);
1575
1576   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, AArch64::XSP,
1577                                         getPointerTy());
1578
1579   SmallVector<SDValue, 8> MemOpChains;
1580   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1581
1582   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1583     CCValAssign &VA = ArgLocs[i];
1584     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1585     SDValue Arg = OutVals[i];
1586
1587     // Callee does the actual widening, so all extensions just use an implicit
1588     // definition of the rest of the Loc. Aesthetically, this would be nicer as
1589     // an ANY_EXTEND, but that isn't valid for floating-point types and this
1590     // alternative works on integer types too.
1591     switch (VA.getLocInfo()) {
1592     default: llvm_unreachable("Unknown loc info!");
1593     case CCValAssign::Full: break;
1594     case CCValAssign::SExt:
1595     case CCValAssign::ZExt:
1596     case CCValAssign::AExt:
1597     case CCValAssign::FPExt: {
1598       unsigned SrcSize = VA.getValVT().getSizeInBits();
1599       unsigned SrcSubReg;
1600
1601       switch (SrcSize) {
1602       case 8: SrcSubReg = AArch64::sub_8; break;
1603       case 16: SrcSubReg = AArch64::sub_16; break;
1604       case 32: SrcSubReg = AArch64::sub_32; break;
1605       case 64: SrcSubReg = AArch64::sub_64; break;
1606       default: llvm_unreachable("Unexpected argument promotion");
1607       }
1608
1609       Arg = SDValue(DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
1610                                     VA.getLocVT(),
1611                                     DAG.getUNDEF(VA.getLocVT()),
1612                                     Arg,
1613                                     DAG.getTargetConstant(SrcSubReg, MVT::i32)),
1614                     0);
1615
1616       break;
1617     }
1618     case CCValAssign::BCvt:
1619       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1620       break;
1621     }
1622
1623     if (VA.isRegLoc()) {
1624       // A normal register (sub-) argument. For now we just note it down because
1625       // we want to copy things into registers as late as possible to avoid
1626       // register-pressure (and possibly worse).
1627       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1628       continue;
1629     }
1630
1631     assert(VA.isMemLoc() && "unexpected argument location");
1632
1633     SDValue DstAddr;
1634     MachinePointerInfo DstInfo;
1635     if (IsTailCall) {
1636       uint32_t OpSize = Flags.isByVal() ? Flags.getByValSize() :
1637                                           VA.getLocVT().getSizeInBits();
1638       OpSize = (OpSize + 7) / 8;
1639       int32_t Offset = VA.getLocMemOffset() + FPDiff;
1640       int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
1641
1642       DstAddr = DAG.getFrameIndex(FI, getPointerTy());
1643       DstInfo = MachinePointerInfo::getFixedStack(FI);
1644
1645       // Make sure any stack arguments overlapping with where we're storing are
1646       // loaded before this eventual operation. Otherwise they'll be clobbered.
1647       Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
1648     } else {
1649       uint32_t OpSize = Flags.isByVal() ? Flags.getByValSize()*8 :
1650                                           VA.getLocVT().getSizeInBits();
1651       OpSize = (OpSize + 7) / 8;
1652       uint32_t BEAlign = 0;
1653       if (OpSize < 8 && !getSubtarget()->isLittle())
1654         BEAlign = 8-OpSize;
1655       SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset() + BEAlign);
1656
1657       DstAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1658       DstInfo = MachinePointerInfo::getStack(VA.getLocMemOffset());
1659     }
1660
1661     if (Flags.isByVal()) {
1662       SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i64);
1663       SDValue Cpy = DAG.getMemcpy(Chain, dl, DstAddr, Arg, SizeNode,
1664                                   Flags.getByValAlign(),
1665                                   /*isVolatile = */ false,
1666                                   /*alwaysInline = */ false,
1667                                   DstInfo, MachinePointerInfo());
1668       MemOpChains.push_back(Cpy);
1669     } else {
1670       // Normal stack argument, put it where it's needed.
1671       SDValue Store = DAG.getStore(Chain, dl, Arg, DstAddr, DstInfo,
1672                                    false, false, 0);
1673       MemOpChains.push_back(Store);
1674     }
1675   }
1676
1677   // The loads and stores generated above shouldn't clash with each
1678   // other. Combining them with this TokenFactor notes that fact for the rest of
1679   // the backend.
1680   if (!MemOpChains.empty())
1681     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1682
1683   // Most of the rest of the instructions need to be glued together; we don't
1684   // want assignments to actual registers used by a call to be rearranged by a
1685   // well-meaning scheduler.
1686   SDValue InFlag;
1687
1688   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1689     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1690                              RegsToPass[i].second, InFlag);
1691     InFlag = Chain.getValue(1);
1692   }
1693
1694   // The linker is responsible for inserting veneers when necessary to put a
1695   // function call destination in range, so we don't need to bother with a
1696   // wrapper here.
1697   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1698     const GlobalValue *GV = G->getGlobal();
1699     Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1700   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1701     const char *Sym = S->getSymbol();
1702     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1703   }
1704
1705   // We don't usually want to end the call-sequence here because we would tidy
1706   // the frame up *after* the call, however in the ABI-changing tail-call case
1707   // we've carefully laid out the parameters so that when sp is reset they'll be
1708   // in the correct location.
1709   if (IsTailCall && !IsSibCall) {
1710     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1711                                DAG.getIntPtrConstant(0, true), InFlag, dl);
1712     InFlag = Chain.getValue(1);
1713   }
1714
1715   // We produce the following DAG scheme for the actual call instruction:
1716   //     (AArch64Call Chain, Callee, reg1, ..., regn, preserveMask, inflag?
1717   //
1718   // Most arguments aren't going to be used and just keep the values live as
1719   // far as LLVM is concerned. It's expected to be selected as simply "bl
1720   // callee" (for a direct, non-tail call).
1721   std::vector<SDValue> Ops;
1722   Ops.push_back(Chain);
1723   Ops.push_back(Callee);
1724
1725   if (IsTailCall) {
1726     // Each tail call may have to adjust the stack by a different amount, so
1727     // this information must travel along with the operation for eventual
1728     // consumption by emitEpilogue.
1729     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
1730   }
1731
1732   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1733     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1734                                   RegsToPass[i].second.getValueType()));
1735
1736
1737   // Add a register mask operand representing the call-preserved registers. This
1738   // is used later in codegen to constrain register-allocation.
1739   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1740   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
1741   assert(Mask && "Missing call preserved mask for calling convention");
1742   Ops.push_back(DAG.getRegisterMask(Mask));
1743
1744   // If we needed glue, put it in as the last argument.
1745   if (InFlag.getNode())
1746     Ops.push_back(InFlag);
1747
1748   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1749
1750   if (IsTailCall) {
1751     return DAG.getNode(AArch64ISD::TC_RETURN, dl, NodeTys, Ops);
1752   }
1753
1754   Chain = DAG.getNode(AArch64ISD::Call, dl, NodeTys, Ops);
1755   InFlag = Chain.getValue(1);
1756
1757   // Now we can reclaim the stack, just as well do it before working out where
1758   // our return value is.
1759   if (!IsSibCall) {
1760     uint64_t CalleePopBytes
1761       = DoesCalleeRestoreStack(CallConv, TailCallOpt) ? NumBytes : 0;
1762
1763     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1764                                DAG.getIntPtrConstant(CalleePopBytes, true),
1765                                InFlag, dl);
1766     InFlag = Chain.getValue(1);
1767   }
1768
1769   return LowerCallResult(Chain, InFlag, CallConv,
1770                          IsVarArg, Ins, dl, DAG, InVals);
1771 }
1772
1773 SDValue
1774 AArch64TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1775                                       CallingConv::ID CallConv, bool IsVarArg,
1776                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1777                                       SDLoc dl, SelectionDAG &DAG,
1778                                       SmallVectorImpl<SDValue> &InVals) const {
1779   // Assign locations to each value returned by this call.
1780   SmallVector<CCValAssign, 16> RVLocs;
1781   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
1782                  getTargetMachine(), RVLocs, *DAG.getContext());
1783   CCInfo.AnalyzeCallResult(Ins, CCAssignFnForNode(CallConv));
1784
1785   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1786     CCValAssign VA = RVLocs[i];
1787
1788     // Return values that are too big to fit into registers should use an sret
1789     // pointer, so this can be a lot simpler than the main argument code.
1790     assert(VA.isRegLoc() && "Memory locations not expected for call return");
1791
1792     SDValue Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1793                                      InFlag);
1794     Chain = Val.getValue(1);
1795     InFlag = Val.getValue(2);
1796
1797     switch (VA.getLocInfo()) {
1798     default: llvm_unreachable("Unknown loc info!");
1799     case CCValAssign::Full: break;
1800     case CCValAssign::BCvt:
1801       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1802       break;
1803     case CCValAssign::ZExt:
1804     case CCValAssign::SExt:
1805     case CCValAssign::AExt:
1806       // Floating-point arguments only get extended/truncated if they're going
1807       // in memory, so using the integer operation is acceptable here.
1808       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
1809       break;
1810     }
1811
1812     InVals.push_back(Val);
1813   }
1814
1815   return Chain;
1816 }
1817
1818 bool
1819 AArch64TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1820                                     CallingConv::ID CalleeCC,
1821                                     bool IsVarArg,
1822                                     bool IsCalleeStructRet,
1823                                     bool IsCallerStructRet,
1824                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1825                                     const SmallVectorImpl<SDValue> &OutVals,
1826                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1827                                     SelectionDAG& DAG) const {
1828
1829   // For CallingConv::C this function knows whether the ABI needs
1830   // changing. That's not true for other conventions so they will have to opt in
1831   // manually.
1832   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1833     return false;
1834
1835   const MachineFunction &MF = DAG.getMachineFunction();
1836   const Function *CallerF = MF.getFunction();
1837   CallingConv::ID CallerCC = CallerF->getCallingConv();
1838   bool CCMatch = CallerCC == CalleeCC;
1839
1840   // Byval parameters hand the function a pointer directly into the stack area
1841   // we want to reuse during a tail call. Working around this *is* possible (see
1842   // X86) but less efficient and uglier in LowerCall.
1843   for (Function::const_arg_iterator i = CallerF->arg_begin(),
1844          e = CallerF->arg_end(); i != e; ++i)
1845     if (i->hasByValAttr())
1846       return false;
1847
1848   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
1849     if (IsTailCallConvention(CalleeCC) && CCMatch)
1850       return true;
1851     return false;
1852   }
1853
1854   // Now we search for cases where we can use a tail call without changing the
1855   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
1856   // concept.
1857
1858   // I want anyone implementing a new calling convention to think long and hard
1859   // about this assert.
1860   assert((!IsVarArg || CalleeCC == CallingConv::C)
1861          && "Unexpected variadic calling convention");
1862
1863   if (IsVarArg && !Outs.empty()) {
1864     // At least two cases here: if caller is fastcc then we can't have any
1865     // memory arguments (we'd be expected to clean up the stack afterwards). If
1866     // caller is C then we could potentially use its argument area.
1867
1868     // FIXME: for now we take the most conservative of these in both cases:
1869     // disallow all variadic memory operands.
1870     SmallVector<CCValAssign, 16> ArgLocs;
1871     CCState CCInfo(CalleeCC, IsVarArg, DAG.getMachineFunction(),
1872                    getTargetMachine(), ArgLocs, *DAG.getContext());
1873
1874     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
1875     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
1876       if (!ArgLocs[i].isRegLoc())
1877         return false;
1878   }
1879
1880   // If the calling conventions do not match, then we'd better make sure the
1881   // results are returned in the same way as what the caller expects.
1882   if (!CCMatch) {
1883     SmallVector<CCValAssign, 16> RVLocs1;
1884     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1885                     getTargetMachine(), RVLocs1, *DAG.getContext());
1886     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC));
1887
1888     SmallVector<CCValAssign, 16> RVLocs2;
1889     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1890                     getTargetMachine(), RVLocs2, *DAG.getContext());
1891     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC));
1892
1893     if (RVLocs1.size() != RVLocs2.size())
1894       return false;
1895     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1896       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1897         return false;
1898       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1899         return false;
1900       if (RVLocs1[i].isRegLoc()) {
1901         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1902           return false;
1903       } else {
1904         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1905           return false;
1906       }
1907     }
1908   }
1909
1910   // Nothing more to check if the callee is taking no arguments
1911   if (Outs.empty())
1912     return true;
1913
1914   SmallVector<CCValAssign, 16> ArgLocs;
1915   CCState CCInfo(CalleeCC, IsVarArg, DAG.getMachineFunction(),
1916                  getTargetMachine(), ArgLocs, *DAG.getContext());
1917
1918   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
1919
1920   const AArch64MachineFunctionInfo *FuncInfo
1921     = MF.getInfo<AArch64MachineFunctionInfo>();
1922
1923   // If the stack arguments for this call would fit into our own save area then
1924   // the call can be made tail.
1925   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
1926 }
1927
1928 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
1929                                                    bool TailCallOpt) const {
1930   return CallCC == CallingConv::Fast && TailCallOpt;
1931 }
1932
1933 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
1934   return CallCC == CallingConv::Fast;
1935 }
1936
1937 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
1938                                                    SelectionDAG &DAG,
1939                                                    MachineFrameInfo *MFI,
1940                                                    int ClobberedFI) const {
1941   SmallVector<SDValue, 8> ArgChains;
1942   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
1943   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
1944
1945   // Include the original chain at the beginning of the list. When this is
1946   // used by target LowerCall hooks, this helps legalize find the
1947   // CALLSEQ_BEGIN node.
1948   ArgChains.push_back(Chain);
1949
1950   // Add a chain value for each stack argument corresponding
1951   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
1952          UE = DAG.getEntryNode().getNode()->use_end(); U != UE; ++U)
1953     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
1954       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
1955         if (FI->getIndex() < 0) {
1956           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
1957           int64_t InLastByte = InFirstByte;
1958           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
1959
1960           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
1961               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
1962             ArgChains.push_back(SDValue(L, 1));
1963         }
1964
1965    // Build a tokenfactor for all the chains.
1966    return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
1967 }
1968
1969 static A64CC::CondCodes IntCCToA64CC(ISD::CondCode CC) {
1970   switch (CC) {
1971   case ISD::SETEQ:  return A64CC::EQ;
1972   case ISD::SETGT:  return A64CC::GT;
1973   case ISD::SETGE:  return A64CC::GE;
1974   case ISD::SETLT:  return A64CC::LT;
1975   case ISD::SETLE:  return A64CC::LE;
1976   case ISD::SETNE:  return A64CC::NE;
1977   case ISD::SETUGT: return A64CC::HI;
1978   case ISD::SETUGE: return A64CC::HS;
1979   case ISD::SETULT: return A64CC::LO;
1980   case ISD::SETULE: return A64CC::LS;
1981   default: llvm_unreachable("Unexpected condition code");
1982   }
1983 }
1984
1985 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Val) const {
1986   // icmp is implemented using adds/subs immediate, which take an unsigned
1987   // 12-bit immediate, optionally shifted left by 12 bits.
1988
1989   // Symmetric by using adds/subs
1990   if (Val < 0)
1991     Val = -Val;
1992
1993   return (Val & ~0xfff) == 0 || (Val & ~0xfff000) == 0;
1994 }
1995
1996 SDValue AArch64TargetLowering::getSelectableIntSetCC(SDValue LHS, SDValue RHS,
1997                                         ISD::CondCode CC, SDValue &A64cc,
1998                                         SelectionDAG &DAG, SDLoc &dl) const {
1999   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2000     int64_t C = 0;
2001     EVT VT = RHSC->getValueType(0);
2002     bool knownInvalid = false;
2003
2004     // I'm not convinced the rest of LLVM handles these edge cases properly, but
2005     // we can at least get it right.
2006     if (isSignedIntSetCC(CC)) {
2007       C = RHSC->getSExtValue();
2008     } else if (RHSC->getZExtValue() > INT64_MAX) {
2009       // A 64-bit constant not representable by a signed 64-bit integer is far
2010       // too big to fit into a SUBS immediate anyway.
2011       knownInvalid = true;
2012     } else {
2013       C = RHSC->getZExtValue();
2014     }
2015
2016     if (!knownInvalid && !isLegalICmpImmediate(C)) {
2017       // Constant does not fit, try adjusting it by one?
2018       switch (CC) {
2019       default: break;
2020       case ISD::SETLT:
2021       case ISD::SETGE:
2022         if (isLegalICmpImmediate(C-1)) {
2023           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2024           RHS = DAG.getConstant(C-1, VT);
2025         }
2026         break;
2027       case ISD::SETULT:
2028       case ISD::SETUGE:
2029         if (isLegalICmpImmediate(C-1)) {
2030           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2031           RHS = DAG.getConstant(C-1, VT);
2032         }
2033         break;
2034       case ISD::SETLE:
2035       case ISD::SETGT:
2036         if (isLegalICmpImmediate(C+1)) {
2037           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2038           RHS = DAG.getConstant(C+1, VT);
2039         }
2040         break;
2041       case ISD::SETULE:
2042       case ISD::SETUGT:
2043         if (isLegalICmpImmediate(C+1)) {
2044           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2045           RHS = DAG.getConstant(C+1, VT);
2046         }
2047         break;
2048       }
2049     }
2050   }
2051
2052   A64CC::CondCodes CondCode = IntCCToA64CC(CC);
2053   A64cc = DAG.getConstant(CondCode, MVT::i32);
2054   return DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, LHS, RHS,
2055                      DAG.getCondCode(CC));
2056 }
2057
2058 static A64CC::CondCodes FPCCToA64CC(ISD::CondCode CC,
2059                                     A64CC::CondCodes &Alternative) {
2060   A64CC::CondCodes CondCode = A64CC::Invalid;
2061   Alternative = A64CC::Invalid;
2062
2063   switch (CC) {
2064   default: llvm_unreachable("Unknown FP condition!");
2065   case ISD::SETEQ:
2066   case ISD::SETOEQ: CondCode = A64CC::EQ; break;
2067   case ISD::SETGT:
2068   case ISD::SETOGT: CondCode = A64CC::GT; break;
2069   case ISD::SETGE:
2070   case ISD::SETOGE: CondCode = A64CC::GE; break;
2071   case ISD::SETOLT: CondCode = A64CC::MI; break;
2072   case ISD::SETOLE: CondCode = A64CC::LS; break;
2073   case ISD::SETONE: CondCode = A64CC::MI; Alternative = A64CC::GT; break;
2074   case ISD::SETO:   CondCode = A64CC::VC; break;
2075   case ISD::SETUO:  CondCode = A64CC::VS; break;
2076   case ISD::SETUEQ: CondCode = A64CC::EQ; Alternative = A64CC::VS; break;
2077   case ISD::SETUGT: CondCode = A64CC::HI; break;
2078   case ISD::SETUGE: CondCode = A64CC::PL; break;
2079   case ISD::SETLT:
2080   case ISD::SETULT: CondCode = A64CC::LT; break;
2081   case ISD::SETLE:
2082   case ISD::SETULE: CondCode = A64CC::LE; break;
2083   case ISD::SETNE:
2084   case ISD::SETUNE: CondCode = A64CC::NE; break;
2085   }
2086   return CondCode;
2087 }
2088
2089 SDValue
2090 AArch64TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
2091   SDLoc DL(Op);
2092   EVT PtrVT = getPointerTy();
2093   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2094
2095   switch(getTargetMachine().getCodeModel()) {
2096   case CodeModel::Small:
2097     // The most efficient code is PC-relative anyway for the small memory model,
2098     // so we don't need to worry about relocation model.
2099     return DAG.getNode(AArch64ISD::WrapperSmall, DL, PtrVT,
2100                        DAG.getTargetBlockAddress(BA, PtrVT, 0,
2101                                                  AArch64II::MO_NO_FLAG),
2102                        DAG.getTargetBlockAddress(BA, PtrVT, 0,
2103                                                  AArch64II::MO_LO12),
2104                        DAG.getConstant(/*Alignment=*/ 4, MVT::i32));
2105   case CodeModel::Large:
2106     return DAG.getNode(
2107       AArch64ISD::WrapperLarge, DL, PtrVT,
2108       DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_ABS_G3),
2109       DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_ABS_G2_NC),
2110       DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_ABS_G1_NC),
2111       DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_ABS_G0_NC));
2112   default:
2113     llvm_unreachable("Only small and large code models supported now");
2114   }
2115 }
2116
2117
2118 // (BRCOND chain, val, dest)
2119 SDValue
2120 AArch64TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
2121   SDLoc dl(Op);
2122   SDValue Chain = Op.getOperand(0);
2123   SDValue TheBit = Op.getOperand(1);
2124   SDValue DestBB = Op.getOperand(2);
2125
2126   // AArch64 BooleanContents is the default UndefinedBooleanContent, which means
2127   // that as the consumer we are responsible for ignoring rubbish in higher
2128   // bits.
2129   TheBit = DAG.getNode(ISD::AND, dl, MVT::i32, TheBit,
2130                        DAG.getConstant(1, MVT::i32));
2131
2132   SDValue A64CMP = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, TheBit,
2133                                DAG.getConstant(0, TheBit.getValueType()),
2134                                DAG.getCondCode(ISD::SETNE));
2135
2136   return DAG.getNode(AArch64ISD::BR_CC, dl, MVT::Other, Chain,
2137                      A64CMP, DAG.getConstant(A64CC::NE, MVT::i32),
2138                      DestBB);
2139 }
2140
2141 // (BR_CC chain, condcode, lhs, rhs, dest)
2142 SDValue
2143 AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2144   SDLoc dl(Op);
2145   SDValue Chain = Op.getOperand(0);
2146   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2147   SDValue LHS = Op.getOperand(2);
2148   SDValue RHS = Op.getOperand(3);
2149   SDValue DestBB = Op.getOperand(4);
2150
2151   if (LHS.getValueType() == MVT::f128) {
2152     // f128 comparisons are lowered to runtime calls by a routine which sets
2153     // LHS, RHS and CC appropriately for the rest of this function to continue.
2154     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2155
2156     // If softenSetCCOperands returned a scalar, we need to compare the result
2157     // against zero to select between true and false values.
2158     if (!RHS.getNode()) {
2159       RHS = DAG.getConstant(0, LHS.getValueType());
2160       CC = ISD::SETNE;
2161     }
2162   }
2163
2164   if (LHS.getValueType().isInteger()) {
2165     SDValue A64cc;
2166
2167     // Integers are handled in a separate function because the combinations of
2168     // immediates and tests can get hairy and we may want to fiddle things.
2169     SDValue CmpOp = getSelectableIntSetCC(LHS, RHS, CC, A64cc, DAG, dl);
2170
2171     return DAG.getNode(AArch64ISD::BR_CC, dl, MVT::Other,
2172                        Chain, CmpOp, A64cc, DestBB);
2173   }
2174
2175   // Note that some LLVM floating-point CondCodes can't be lowered to a single
2176   // conditional branch, hence FPCCToA64CC can set a second test, where either
2177   // passing is sufficient.
2178   A64CC::CondCodes CondCode, Alternative = A64CC::Invalid;
2179   CondCode = FPCCToA64CC(CC, Alternative);
2180   SDValue A64cc = DAG.getConstant(CondCode, MVT::i32);
2181   SDValue SetCC = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, LHS, RHS,
2182                               DAG.getCondCode(CC));
2183   SDValue A64BR_CC = DAG.getNode(AArch64ISD::BR_CC, dl, MVT::Other,
2184                                  Chain, SetCC, A64cc, DestBB);
2185
2186   if (Alternative != A64CC::Invalid) {
2187     A64cc = DAG.getConstant(Alternative, MVT::i32);
2188     A64BR_CC = DAG.getNode(AArch64ISD::BR_CC, dl, MVT::Other,
2189                            A64BR_CC, SetCC, A64cc, DestBB);
2190
2191   }
2192
2193   return A64BR_CC;
2194 }
2195
2196 SDValue
2197 AArch64TargetLowering::LowerF128ToCall(SDValue Op, SelectionDAG &DAG,
2198                                        RTLIB::Libcall Call) const {
2199   ArgListTy Args;
2200   ArgListEntry Entry;
2201   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
2202     EVT ArgVT = Op.getOperand(i).getValueType();
2203     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2204     Entry.Node = Op.getOperand(i); Entry.Ty = ArgTy;
2205     Entry.isSExt = false;
2206     Entry.isZExt = false;
2207     Args.push_back(Entry);
2208   }
2209   SDValue Callee = DAG.getExternalSymbol(getLibcallName(Call), getPointerTy());
2210
2211   Type *RetTy = Op.getValueType().getTypeForEVT(*DAG.getContext());
2212
2213   // By default, the input chain to this libcall is the entry node of the
2214   // function. If the libcall is going to be emitted as a tail call then
2215   // isUsedByReturnOnly will change it to the right chain if the return
2216   // node which is being folded has a non-entry input chain.
2217   SDValue InChain = DAG.getEntryNode();
2218
2219   // isTailCall may be true since the callee does not reference caller stack
2220   // frame. Check if it's in the right position.
2221   SDValue TCChain = InChain;
2222   bool isTailCall = isInTailCallPosition(DAG, Op.getNode(), TCChain);
2223   if (isTailCall)
2224     InChain = TCChain;
2225
2226   TargetLowering::
2227   CallLoweringInfo CLI(InChain, RetTy, false, false, false, false,
2228                     0, getLibcallCallingConv(Call), isTailCall,
2229                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2230                     Callee, Args, DAG, SDLoc(Op));
2231   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2232
2233   if (!CallInfo.second.getNode())
2234     // It's a tailcall, return the chain (which is the DAG root).
2235     return DAG.getRoot();
2236
2237   return CallInfo.first;
2238 }
2239
2240 SDValue
2241 AArch64TargetLowering::LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const {
2242   if (Op.getOperand(0).getValueType() != MVT::f128) {
2243     // It's legal except when f128 is involved
2244     return Op;
2245   }
2246
2247   RTLIB::Libcall LC;
2248   LC  = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
2249
2250   SDValue SrcVal = Op.getOperand(0);
2251   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
2252                      /*isSigned*/ false, SDLoc(Op)).first;
2253 }
2254
2255 SDValue
2256 AArch64TargetLowering::LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const {
2257   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
2258
2259   RTLIB::Libcall LC;
2260   LC  = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
2261
2262   return LowerF128ToCall(Op, DAG, LC);
2263 }
2264
2265 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG,
2266                                     bool IsSigned) {
2267   SDLoc dl(Op);
2268   EVT VT = Op.getValueType();
2269   SDValue Vec = Op.getOperand(0);
2270   EVT OpVT = Vec.getValueType();
2271   unsigned Opc = IsSigned ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
2272
2273   if (VT.getVectorNumElements() == 1) {
2274     assert(OpVT == MVT::v1f64 && "Unexpected vector type!");
2275     if (VT.getSizeInBits() == OpVT.getSizeInBits())
2276       return Op;
2277     return DAG.UnrollVectorOp(Op.getNode());
2278   }
2279
2280   if (VT.getSizeInBits() > OpVT.getSizeInBits()) {
2281     assert(Vec.getValueType() == MVT::v2f32 && VT == MVT::v2i64 &&
2282            "Unexpected vector type!");
2283     Vec = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Vec);
2284     return DAG.getNode(Opc, dl, VT, Vec);
2285   } else if (VT.getSizeInBits() < OpVT.getSizeInBits()) {
2286     EVT CastVT = EVT::getIntegerVT(*DAG.getContext(),
2287                                    OpVT.getVectorElementType().getSizeInBits());
2288     CastVT =
2289         EVT::getVectorVT(*DAG.getContext(), CastVT, VT.getVectorNumElements());
2290     Vec = DAG.getNode(Opc, dl, CastVT, Vec);
2291     return DAG.getNode(ISD::TRUNCATE, dl, VT, Vec);
2292   }
2293   return DAG.getNode(Opc, dl, VT, Vec);
2294 }
2295
2296 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2297   // We custom lower concat_vectors with 4, 8, or 16 operands that are all the
2298   // same operand and of type v1* using the DUP instruction.
2299   unsigned NumOps = Op->getNumOperands();
2300   if (NumOps == 2) {
2301     assert(Op.getValueType().getSizeInBits() == 128 && "unexpected concat");
2302     return Op;
2303   }
2304
2305   if (NumOps != 4 && NumOps != 8 && NumOps != 16)
2306     return SDValue();
2307
2308   // Must be a single value for VDUP.
2309   SDValue Op0 = Op.getOperand(0);
2310   for (unsigned i = 1; i < NumOps; ++i) {
2311     SDValue OpN = Op.getOperand(i);
2312     if (Op0 != OpN)
2313       return SDValue();
2314   }
2315
2316   // Verify the value type.
2317   EVT EltVT = Op0.getValueType();
2318   switch (NumOps) {
2319   default: llvm_unreachable("Unexpected number of operands");
2320   case 4:
2321     if (EltVT != MVT::v1i16 && EltVT != MVT::v1i32)
2322       return SDValue();
2323     break;
2324   case 8:
2325     if (EltVT != MVT::v1i8 && EltVT != MVT::v1i16)
2326       return SDValue();
2327     break;
2328   case 16:
2329     if (EltVT != MVT::v1i8)
2330       return SDValue();
2331     break;
2332   }
2333
2334   SDLoc DL(Op);
2335   EVT VT = Op.getValueType();
2336   // VDUP produces better code for constants.
2337   if (Op0->getOpcode() == ISD::BUILD_VECTOR)
2338     return DAG.getNode(AArch64ISD::NEON_VDUP, DL, VT, Op0->getOperand(0));
2339   return DAG.getNode(AArch64ISD::NEON_VDUPLANE, DL, VT, Op0,
2340                      DAG.getConstant(0, MVT::i64));
2341 }
2342
2343 SDValue
2344 AArch64TargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
2345                                       bool IsSigned) const {
2346   if (Op.getValueType().isVector())
2347     return LowerVectorFP_TO_INT(Op, DAG, IsSigned);
2348   if (Op.getOperand(0).getValueType() != MVT::f128) {
2349     // It's legal except when f128 is involved
2350     return Op;
2351   }
2352
2353   RTLIB::Libcall LC;
2354   if (IsSigned)
2355     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
2356   else
2357     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
2358
2359   return LowerF128ToCall(Op, DAG, LC);
2360 }
2361
2362 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   MachineFrameInfo *MFI = MF.getFrameInfo();
2365   MFI->setReturnAddressIsTaken(true);
2366
2367   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
2368     return SDValue();
2369
2370   EVT VT = Op.getValueType();
2371   SDLoc dl(Op);
2372   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2373   if (Depth) {
2374     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2375     SDValue Offset = DAG.getConstant(8, MVT::i64);
2376     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2377                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2378                        MachinePointerInfo(), false, false, false, 0);
2379   }
2380
2381   // Return X30, which contains the return address. Mark it an implicit live-in.
2382   unsigned Reg = MF.addLiveIn(AArch64::X30, getRegClassFor(MVT::i64));
2383   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, MVT::i64);
2384 }
2385
2386
2387 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG)
2388                                               const {
2389   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2390   MFI->setFrameAddressIsTaken(true);
2391
2392   EVT VT = Op.getValueType();
2393   SDLoc dl(Op);
2394   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2395   unsigned FrameReg = AArch64::X29;
2396   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2397   while (Depth--)
2398     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2399                             MachinePointerInfo(),
2400                             false, false, false, 0);
2401   return FrameAddr;
2402 }
2403
2404 SDValue
2405 AArch64TargetLowering::LowerGlobalAddressELFLarge(SDValue Op,
2406                                                   SelectionDAG &DAG) const {
2407   assert(getTargetMachine().getCodeModel() == CodeModel::Large);
2408   assert(getTargetMachine().getRelocationModel() == Reloc::Static);
2409
2410   EVT PtrVT = getPointerTy();
2411   SDLoc dl(Op);
2412   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2413   const GlobalValue *GV = GN->getGlobal();
2414
2415   SDValue GlobalAddr = DAG.getNode(
2416       AArch64ISD::WrapperLarge, dl, PtrVT,
2417       DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, AArch64II::MO_ABS_G3),
2418       DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, AArch64II::MO_ABS_G2_NC),
2419       DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, AArch64II::MO_ABS_G1_NC),
2420       DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, AArch64II::MO_ABS_G0_NC));
2421
2422   if (GN->getOffset() != 0)
2423     return DAG.getNode(ISD::ADD, dl, PtrVT, GlobalAddr,
2424                        DAG.getConstant(GN->getOffset(), PtrVT));
2425
2426   return GlobalAddr;
2427 }
2428
2429 SDValue
2430 AArch64TargetLowering::LowerGlobalAddressELFSmall(SDValue Op,
2431                                                   SelectionDAG &DAG) const {
2432   assert(getTargetMachine().getCodeModel() == CodeModel::Small);
2433
2434   EVT PtrVT = getPointerTy();
2435   SDLoc dl(Op);
2436   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2437   const GlobalValue *GV = GN->getGlobal();
2438   unsigned Alignment = GV->getAlignment();
2439   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2440   if (GV->isWeakForLinker() && GV->isDeclaration() && RelocM == Reloc::Static) {
2441     // Weak undefined symbols can't use ADRP/ADD pair since they should evaluate
2442     // to zero when they remain undefined. In PIC mode the GOT can take care of
2443     // this, but in absolute mode we use a constant pool load.
2444     SDValue PoolAddr;
2445     PoolAddr = DAG.getNode(AArch64ISD::WrapperSmall, dl, PtrVT,
2446                            DAG.getTargetConstantPool(GV, PtrVT, 0, 0,
2447                                                      AArch64II::MO_NO_FLAG),
2448                            DAG.getTargetConstantPool(GV, PtrVT, 0, 0,
2449                                                      AArch64II::MO_LO12),
2450                            DAG.getConstant(8, MVT::i32));
2451     SDValue GlobalAddr = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), PoolAddr,
2452                                      MachinePointerInfo::getConstantPool(),
2453                                      /*isVolatile=*/ false,
2454                                      /*isNonTemporal=*/ true,
2455                                      /*isInvariant=*/ true, 8);
2456     if (GN->getOffset() != 0)
2457       return DAG.getNode(ISD::ADD, dl, PtrVT, GlobalAddr,
2458                          DAG.getConstant(GN->getOffset(), PtrVT));
2459
2460     return GlobalAddr;
2461   }
2462
2463   if (Alignment == 0) {
2464     const PointerType *GVPtrTy = cast<PointerType>(GV->getType());
2465     if (GVPtrTy->getElementType()->isSized()) {
2466       Alignment
2467         = getDataLayout()->getABITypeAlignment(GVPtrTy->getElementType());
2468     } else {
2469       // Be conservative if we can't guess, not that it really matters:
2470       // functions and labels aren't valid for loads, and the methods used to
2471       // actually calculate an address work with any alignment.
2472       Alignment = 1;
2473     }
2474   }
2475
2476   unsigned char HiFixup, LoFixup;
2477   bool UseGOT = getSubtarget()->GVIsIndirectSymbol(GV, RelocM);
2478
2479   if (UseGOT) {
2480     HiFixup = AArch64II::MO_GOT;
2481     LoFixup = AArch64II::MO_GOT_LO12;
2482     Alignment = 8;
2483   } else {
2484     HiFixup = AArch64II::MO_NO_FLAG;
2485     LoFixup = AArch64II::MO_LO12;
2486   }
2487
2488   // AArch64's small model demands the following sequence:
2489   // ADRP x0, somewhere
2490   // ADD x0, x0, #:lo12:somewhere ; (or LDR directly).
2491   SDValue GlobalRef = DAG.getNode(AArch64ISD::WrapperSmall, dl, PtrVT,
2492                                   DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
2493                                                              HiFixup),
2494                                   DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
2495                                                              LoFixup),
2496                                   DAG.getConstant(Alignment, MVT::i32));
2497
2498   if (UseGOT) {
2499     GlobalRef = DAG.getNode(AArch64ISD::GOTLoad, dl, PtrVT, DAG.getEntryNode(),
2500                             GlobalRef);
2501   }
2502
2503   if (GN->getOffset() != 0)
2504     return DAG.getNode(ISD::ADD, dl, PtrVT, GlobalRef,
2505                        DAG.getConstant(GN->getOffset(), PtrVT));
2506
2507   return GlobalRef;
2508 }
2509
2510 SDValue
2511 AArch64TargetLowering::LowerGlobalAddressELF(SDValue Op,
2512                                              SelectionDAG &DAG) const {
2513   // TableGen doesn't have easy access to the CodeModel or RelocationModel, so
2514   // we make those distinctions here.
2515
2516   switch (getTargetMachine().getCodeModel()) {
2517   case CodeModel::Small:
2518     return LowerGlobalAddressELFSmall(Op, DAG);
2519   case CodeModel::Large:
2520     return LowerGlobalAddressELFLarge(Op, DAG);
2521   default:
2522     llvm_unreachable("Only small and large code models supported now");
2523   }
2524 }
2525
2526 SDValue
2527 AArch64TargetLowering::LowerConstantPool(SDValue Op,
2528                                          SelectionDAG &DAG) const {
2529   SDLoc DL(Op);
2530   EVT PtrVT = getPointerTy();
2531   ConstantPoolSDNode *CN = cast<ConstantPoolSDNode>(Op);
2532   const Constant *C = CN->getConstVal();
2533
2534   switch(getTargetMachine().getCodeModel()) {
2535   case CodeModel::Small:
2536     // The most efficient code is PC-relative anyway for the small memory model,
2537     // so we don't need to worry about relocation model.
2538     return DAG.getNode(AArch64ISD::WrapperSmall, DL, PtrVT,
2539                        DAG.getTargetConstantPool(C, PtrVT, 0, 0,
2540                                                  AArch64II::MO_NO_FLAG),
2541                        DAG.getTargetConstantPool(C, PtrVT, 0, 0,
2542                                                  AArch64II::MO_LO12),
2543                        DAG.getConstant(CN->getAlignment(), MVT::i32));
2544   case CodeModel::Large:
2545     return DAG.getNode(
2546       AArch64ISD::WrapperLarge, DL, PtrVT,
2547       DAG.getTargetConstantPool(C, PtrVT, 0, 0, AArch64II::MO_ABS_G3),
2548       DAG.getTargetConstantPool(C, PtrVT, 0, 0, AArch64II::MO_ABS_G2_NC),
2549       DAG.getTargetConstantPool(C, PtrVT, 0, 0, AArch64II::MO_ABS_G1_NC),
2550       DAG.getTargetConstantPool(C, PtrVT, 0, 0, AArch64II::MO_ABS_G0_NC));
2551   default:
2552     llvm_unreachable("Only small and large code models supported now");
2553   }
2554 }
2555
2556 SDValue AArch64TargetLowering::LowerTLSDescCall(SDValue SymAddr,
2557                                                 SDValue DescAddr,
2558                                                 SDLoc DL,
2559                                                 SelectionDAG &DAG) const {
2560   EVT PtrVT = getPointerTy();
2561
2562   // The function we need to call is simply the first entry in the GOT for this
2563   // descriptor, load it in preparation.
2564   SDValue Func, Chain;
2565   Func = DAG.getNode(AArch64ISD::GOTLoad, DL, PtrVT, DAG.getEntryNode(),
2566                      DescAddr);
2567
2568   // The function takes only one argument: the address of the descriptor itself
2569   // in X0.
2570   SDValue Glue;
2571   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2572   Glue = Chain.getValue(1);
2573
2574   // Finally, there's a special calling-convention which means that the lookup
2575   // must preserve all registers (except X0, obviously).
2576   const TargetRegisterInfo *TRI  = getTargetMachine().getRegisterInfo();
2577   const AArch64RegisterInfo *A64RI
2578     = static_cast<const AArch64RegisterInfo *>(TRI);
2579   const uint32_t *Mask = A64RI->getTLSDescCallPreservedMask();
2580
2581   // We're now ready to populate the argument list, as with a normal call:
2582   std::vector<SDValue> Ops;
2583   Ops.push_back(Chain);
2584   Ops.push_back(Func);
2585   Ops.push_back(SymAddr);
2586   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2587   Ops.push_back(DAG.getRegisterMask(Mask));
2588   Ops.push_back(Glue);
2589
2590   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2591   Chain = DAG.getNode(AArch64ISD::TLSDESCCALL, DL, NodeTys, Ops);
2592   Glue = Chain.getValue(1);
2593
2594   // After the call, the offset from TPIDR_EL0 is in X0, copy it out and pass it
2595   // back to the generic handling code.
2596   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2597 }
2598
2599 SDValue
2600 AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2601                                              SelectionDAG &DAG) const {
2602   assert(getSubtarget()->isTargetELF() &&
2603          "TLS not implemented for non-ELF targets");
2604   assert(getTargetMachine().getCodeModel() == CodeModel::Small
2605          && "TLS only supported in small memory model");
2606   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2607
2608   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2609
2610   SDValue TPOff;
2611   EVT PtrVT = getPointerTy();
2612   SDLoc DL(Op);
2613   const GlobalValue *GV = GA->getGlobal();
2614
2615   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2616
2617   if (Model == TLSModel::InitialExec) {
2618     TPOff = DAG.getNode(AArch64ISD::WrapperSmall, DL, PtrVT,
2619                         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2620                                                    AArch64II::MO_GOTTPREL),
2621                         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2622                                                    AArch64II::MO_GOTTPREL_LO12),
2623                         DAG.getConstant(8, MVT::i32));
2624     TPOff = DAG.getNode(AArch64ISD::GOTLoad, DL, PtrVT, DAG.getEntryNode(),
2625                         TPOff);
2626   } else if (Model == TLSModel::LocalExec) {
2627     SDValue HiVar = DAG.getTargetGlobalAddress(GV, DL, MVT::i64, 0,
2628                                                AArch64II::MO_TPREL_G1);
2629     SDValue LoVar = DAG.getTargetGlobalAddress(GV, DL, MVT::i64, 0,
2630                                                AArch64II::MO_TPREL_G0_NC);
2631
2632     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZxii, DL, PtrVT, HiVar,
2633                                        DAG.getTargetConstant(1, MVT::i32)), 0);
2634     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKxii, DL, PtrVT,
2635                                        TPOff, LoVar,
2636                                        DAG.getTargetConstant(0, MVT::i32)), 0);
2637   } else if (Model == TLSModel::GeneralDynamic) {
2638     // Accesses used in this sequence go via the TLS descriptor which lives in
2639     // the GOT. Prepare an address we can use to handle this.
2640     SDValue HiDesc = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2641                                                 AArch64II::MO_TLSDESC);
2642     SDValue LoDesc = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2643                                                 AArch64II::MO_TLSDESC_LO12);
2644     SDValue DescAddr = DAG.getNode(AArch64ISD::WrapperSmall, DL, PtrVT,
2645                                    HiDesc, LoDesc,
2646                                    DAG.getConstant(8, MVT::i32));
2647     SDValue SymAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0);
2648
2649     TPOff = LowerTLSDescCall(SymAddr, DescAddr, DL, DAG);
2650   } else if (Model == TLSModel::LocalDynamic) {
2651     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2652     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2653     // the beginning of the module's TLS region, followed by a DTPREL offset
2654     // calculation.
2655
2656     // These accesses will need deduplicating if there's more than one.
2657     AArch64MachineFunctionInfo* MFI = DAG.getMachineFunction()
2658       .getInfo<AArch64MachineFunctionInfo>();
2659     MFI->incNumLocalDynamicTLSAccesses();
2660
2661
2662     // Get the location of _TLS_MODULE_BASE_:
2663     SDValue HiDesc = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2664                                                 AArch64II::MO_TLSDESC);
2665     SDValue LoDesc = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2666                                                 AArch64II::MO_TLSDESC_LO12);
2667     SDValue DescAddr = DAG.getNode(AArch64ISD::WrapperSmall, DL, PtrVT,
2668                                    HiDesc, LoDesc,
2669                                    DAG.getConstant(8, MVT::i32));
2670     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT);
2671
2672     ThreadBase = LowerTLSDescCall(SymAddr, DescAddr, DL, DAG);
2673
2674     // Get the variable's offset from _TLS_MODULE_BASE_
2675     SDValue HiVar = DAG.getTargetGlobalAddress(GV, DL, MVT::i64, 0,
2676                                                AArch64II::MO_DTPREL_G1);
2677     SDValue LoVar = DAG.getTargetGlobalAddress(GV, DL, MVT::i64, 0,
2678                                                AArch64II::MO_DTPREL_G0_NC);
2679
2680     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZxii, DL, PtrVT, HiVar,
2681                                        DAG.getTargetConstant(0, MVT::i32)), 0);
2682     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKxii, DL, PtrVT,
2683                                        TPOff, LoVar,
2684                                        DAG.getTargetConstant(0, MVT::i32)), 0);
2685   } else
2686       llvm_unreachable("Unsupported TLS access model");
2687
2688
2689   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2690 }
2691
2692 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2693                                     bool IsSigned) {
2694   SDLoc dl(Op);
2695   EVT VT = Op.getValueType();
2696   SDValue Vec = Op.getOperand(0);
2697   unsigned Opc = IsSigned ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
2698
2699   if (VT.getVectorNumElements() == 1) {
2700     assert(VT == MVT::v1f64 && "Unexpected vector type!");
2701     if (VT.getSizeInBits() == Vec.getValueSizeInBits())
2702       return Op;
2703     return DAG.UnrollVectorOp(Op.getNode());
2704   }
2705
2706   if (VT.getSizeInBits() < Vec.getValueSizeInBits()) {
2707     assert(Vec.getValueType() == MVT::v2i64 && VT == MVT::v2f32 &&
2708            "Unexpected vector type!");
2709     Vec = DAG.getNode(Opc, dl, MVT::v2f64, Vec);
2710     return DAG.getNode(ISD::FP_ROUND, dl, VT, Vec, DAG.getIntPtrConstant(0));
2711   } else if (VT.getSizeInBits() > Vec.getValueSizeInBits()) {
2712     unsigned CastOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2713     EVT CastVT = EVT::getIntegerVT(*DAG.getContext(),
2714                                    VT.getVectorElementType().getSizeInBits());
2715     CastVT =
2716         EVT::getVectorVT(*DAG.getContext(), CastVT, VT.getVectorNumElements());
2717     Vec = DAG.getNode(CastOpc, dl, CastVT, Vec);
2718   }
2719
2720   return DAG.getNode(Opc, dl, VT, Vec);
2721 }
2722
2723 SDValue
2724 AArch64TargetLowering::LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2725                                       bool IsSigned) const {
2726   if (Op.getValueType().isVector())
2727     return LowerVectorINT_TO_FP(Op, DAG, IsSigned);
2728   if (Op.getValueType() != MVT::f128) {
2729     // Legal for everything except f128.
2730     return Op;
2731   }
2732
2733   RTLIB::Libcall LC;
2734   if (IsSigned)
2735     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
2736   else
2737     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
2738
2739   return LowerF128ToCall(Op, DAG, LC);
2740 }
2741
2742
2743 SDValue
2744 AArch64TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
2745   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
2746   SDLoc dl(JT);
2747   EVT PtrVT = getPointerTy();
2748
2749   // When compiling PIC, jump tables get put in the code section so a static
2750   // relocation-style is acceptable for both cases.
2751   switch (getTargetMachine().getCodeModel()) {
2752   case CodeModel::Small:
2753     return DAG.getNode(AArch64ISD::WrapperSmall, dl, PtrVT,
2754                        DAG.getTargetJumpTable(JT->getIndex(), PtrVT),
2755                        DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
2756                                               AArch64II::MO_LO12),
2757                        DAG.getConstant(1, MVT::i32));
2758   case CodeModel::Large:
2759     return DAG.getNode(
2760       AArch64ISD::WrapperLarge, dl, PtrVT,
2761       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_ABS_G3),
2762       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_ABS_G2_NC),
2763       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_ABS_G1_NC),
2764       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_ABS_G0_NC));
2765   default:
2766     llvm_unreachable("Only small and large code models supported now");
2767   }
2768 }
2769
2770 // (SELECT testbit, iftrue, iffalse)
2771 SDValue
2772 AArch64TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2773   SDLoc dl(Op);
2774   SDValue TheBit = Op.getOperand(0);
2775   SDValue IfTrue = Op.getOperand(1);
2776   SDValue IfFalse = Op.getOperand(2);
2777
2778   // AArch64 BooleanContents is the default UndefinedBooleanContent, which means
2779   // that as the consumer we are responsible for ignoring rubbish in higher
2780   // bits.
2781   TheBit = DAG.getNode(ISD::AND, dl, MVT::i32, TheBit,
2782                        DAG.getConstant(1, MVT::i32));
2783   SDValue A64CMP = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, TheBit,
2784                                DAG.getConstant(0, TheBit.getValueType()),
2785                                DAG.getCondCode(ISD::SETNE));
2786
2787   return DAG.getNode(AArch64ISD::SELECT_CC, dl, Op.getValueType(),
2788                      A64CMP, IfTrue, IfFalse,
2789                      DAG.getConstant(A64CC::NE, MVT::i32));
2790 }
2791
2792 static SDValue LowerVectorSETCC(SDValue Op, SelectionDAG &DAG) {
2793   SDLoc DL(Op);
2794   SDValue LHS = Op.getOperand(0);
2795   SDValue RHS = Op.getOperand(1);
2796   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
2797   EVT VT = Op.getValueType();
2798   bool Invert = false;
2799   SDValue Op0, Op1;
2800   unsigned Opcode;
2801
2802   if (LHS.getValueType().isInteger()) {
2803
2804     // Attempt to use Vector Integer Compare Mask Test instruction.
2805     // TST = icmp ne (and (op0, op1), zero).
2806     if (CC == ISD::SETNE) {
2807       if (((LHS.getOpcode() == ISD::AND) &&
2808            ISD::isBuildVectorAllZeros(RHS.getNode())) ||
2809           ((RHS.getOpcode() == ISD::AND) &&
2810            ISD::isBuildVectorAllZeros(LHS.getNode()))) {
2811
2812         SDValue AndOp = (LHS.getOpcode() == ISD::AND) ? LHS : RHS;
2813         SDValue NewLHS = DAG.getNode(ISD::BITCAST, DL, VT, AndOp.getOperand(0));
2814         SDValue NewRHS = DAG.getNode(ISD::BITCAST, DL, VT, AndOp.getOperand(1));
2815         return DAG.getNode(AArch64ISD::NEON_TST, DL, VT, NewLHS, NewRHS);
2816       }
2817     }
2818
2819     // Attempt to use Vector Integer Compare Mask against Zero instr (Signed).
2820     // Note: Compare against Zero does not support unsigned predicates.
2821     if ((ISD::isBuildVectorAllZeros(RHS.getNode()) ||
2822          ISD::isBuildVectorAllZeros(LHS.getNode())) &&
2823         !isUnsignedIntSetCC(CC)) {
2824
2825       // If LHS is the zero value, swap operands and CondCode.
2826       if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
2827         CC = getSetCCSwappedOperands(CC);
2828         Op0 = RHS;
2829       } else
2830         Op0 = LHS;
2831
2832       // Ensure valid CondCode for Compare Mask against Zero instruction:
2833       // EQ, GE, GT, LE, LT.
2834       if (ISD::SETNE == CC) {
2835         Invert = true;
2836         CC = ISD::SETEQ;
2837       }
2838
2839       // Using constant type to differentiate integer and FP compares with zero.
2840       Op1 = DAG.getConstant(0, MVT::i32);
2841       Opcode = AArch64ISD::NEON_CMPZ;
2842
2843     } else {
2844       // Attempt to use Vector Integer Compare Mask instr (Signed/Unsigned).
2845       // Ensure valid CondCode for Compare Mask instr: EQ, GE, GT, UGE, UGT.
2846       bool Swap = false;
2847       switch (CC) {
2848       default:
2849         llvm_unreachable("Illegal integer comparison.");
2850       case ISD::SETEQ:
2851       case ISD::SETGT:
2852       case ISD::SETGE:
2853       case ISD::SETUGT:
2854       case ISD::SETUGE:
2855         break;
2856       case ISD::SETNE:
2857         Invert = true;
2858         CC = ISD::SETEQ;
2859         break;
2860       case ISD::SETULT:
2861       case ISD::SETULE:
2862       case ISD::SETLT:
2863       case ISD::SETLE:
2864         Swap = true;
2865         CC = getSetCCSwappedOperands(CC);
2866       }
2867
2868       if (Swap)
2869         std::swap(LHS, RHS);
2870
2871       Opcode = AArch64ISD::NEON_CMP;
2872       Op0 = LHS;
2873       Op1 = RHS;
2874     }
2875
2876     // Generate Compare Mask instr or Compare Mask against Zero instr.
2877     SDValue NeonCmp =
2878         DAG.getNode(Opcode, DL, VT, Op0, Op1, DAG.getCondCode(CC));
2879
2880     if (Invert)
2881       NeonCmp = DAG.getNOT(DL, NeonCmp, VT);
2882
2883     return NeonCmp;
2884   }
2885
2886   // Now handle Floating Point cases.
2887   // Attempt to use Vector Floating Point Compare Mask against Zero instruction.
2888   if (ISD::isBuildVectorAllZeros(RHS.getNode()) ||
2889       ISD::isBuildVectorAllZeros(LHS.getNode())) {
2890
2891     // If LHS is the zero value, swap operands and CondCode.
2892     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
2893       CC = getSetCCSwappedOperands(CC);
2894       Op0 = RHS;
2895     } else
2896       Op0 = LHS;
2897
2898     // Using constant type to differentiate integer and FP compares with zero.
2899     Op1 = DAG.getConstantFP(0, MVT::f32);
2900     Opcode = AArch64ISD::NEON_CMPZ;
2901   } else {
2902     // Attempt to use Vector Floating Point Compare Mask instruction.
2903     Op0 = LHS;
2904     Op1 = RHS;
2905     Opcode = AArch64ISD::NEON_CMP;
2906   }
2907
2908   SDValue NeonCmpAlt;
2909   // Some register compares have to be implemented with swapped CC and operands,
2910   // e.g.: OLT implemented as OGT with swapped operands.
2911   bool SwapIfRegArgs = false;
2912
2913   // Ensure valid CondCode for FP Compare Mask against Zero instruction:
2914   // EQ, GE, GT, LE, LT.
2915   // And ensure valid CondCode for FP Compare Mask instruction: EQ, GE, GT.
2916   switch (CC) {
2917   default:
2918     llvm_unreachable("Illegal FP comparison");
2919   case ISD::SETUNE:
2920   case ISD::SETNE:
2921     Invert = true; // Fallthrough
2922   case ISD::SETOEQ:
2923   case ISD::SETEQ:
2924     CC = ISD::SETEQ;
2925     break;
2926   case ISD::SETOLT:
2927   case ISD::SETLT:
2928     CC = ISD::SETLT;
2929     SwapIfRegArgs = true;
2930     break;
2931   case ISD::SETOGT:
2932   case ISD::SETGT:
2933     CC = ISD::SETGT;
2934     break;
2935   case ISD::SETOLE:
2936   case ISD::SETLE:
2937     CC = ISD::SETLE;
2938     SwapIfRegArgs = true;
2939     break;
2940   case ISD::SETOGE:
2941   case ISD::SETGE:
2942     CC = ISD::SETGE;
2943     break;
2944   case ISD::SETUGE:
2945     Invert = true;
2946     CC = ISD::SETLT;
2947     SwapIfRegArgs = true;
2948     break;
2949   case ISD::SETULE:
2950     Invert = true;
2951     CC = ISD::SETGT;
2952     break;
2953   case ISD::SETUGT:
2954     Invert = true;
2955     CC = ISD::SETLE;
2956     SwapIfRegArgs = true;
2957     break;
2958   case ISD::SETULT:
2959     Invert = true;
2960     CC = ISD::SETGE;
2961     break;
2962   case ISD::SETUEQ:
2963     Invert = true; // Fallthrough
2964   case ISD::SETONE:
2965     // Expand this to (OGT |OLT).
2966     NeonCmpAlt =
2967         DAG.getNode(Opcode, DL, VT, Op0, Op1, DAG.getCondCode(ISD::SETGT));
2968     CC = ISD::SETLT;
2969     SwapIfRegArgs = true;
2970     break;
2971   case ISD::SETUO:
2972     Invert = true; // Fallthrough
2973   case ISD::SETO:
2974     // Expand this to (OGE | OLT).
2975     NeonCmpAlt =
2976         DAG.getNode(Opcode, DL, VT, Op0, Op1, DAG.getCondCode(ISD::SETGE));
2977     CC = ISD::SETLT;
2978     SwapIfRegArgs = true;
2979     break;
2980   }
2981
2982   if (Opcode == AArch64ISD::NEON_CMP && SwapIfRegArgs) {
2983     CC = getSetCCSwappedOperands(CC);
2984     std::swap(Op0, Op1);
2985   }
2986
2987   // Generate FP Compare Mask instr or FP Compare Mask against Zero instr
2988   SDValue NeonCmp = DAG.getNode(Opcode, DL, VT, Op0, Op1, DAG.getCondCode(CC));
2989
2990   if (NeonCmpAlt.getNode())
2991     NeonCmp = DAG.getNode(ISD::OR, DL, VT, NeonCmp, NeonCmpAlt);
2992
2993   if (Invert)
2994     NeonCmp = DAG.getNOT(DL, NeonCmp, VT);
2995
2996   return NeonCmp;
2997 }
2998
2999 // (SETCC lhs, rhs, condcode)
3000 SDValue
3001 AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3002   SDLoc dl(Op);
3003   SDValue LHS = Op.getOperand(0);
3004   SDValue RHS = Op.getOperand(1);
3005   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3006   EVT VT = Op.getValueType();
3007
3008   if (VT.isVector())
3009     return LowerVectorSETCC(Op, DAG);
3010
3011   if (LHS.getValueType() == MVT::f128) {
3012     // f128 comparisons will be lowered to libcalls giving a valid LHS and RHS
3013     // for the rest of the function (some i32 or i64 values).
3014     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3015
3016     // If softenSetCCOperands returned a scalar, use it.
3017     if (!RHS.getNode()) {
3018       assert(LHS.getValueType() == Op.getValueType() &&
3019              "Unexpected setcc expansion!");
3020       return LHS;
3021     }
3022   }
3023
3024   if (LHS.getValueType().isInteger()) {
3025     SDValue A64cc;
3026
3027     // Integers are handled in a separate function because the combinations of
3028     // immediates and tests can get hairy and we may want to fiddle things.
3029     SDValue CmpOp = getSelectableIntSetCC(LHS, RHS, CC, A64cc, DAG, dl);
3030
3031     return DAG.getNode(AArch64ISD::SELECT_CC, dl, VT,
3032                        CmpOp, DAG.getConstant(1, VT), DAG.getConstant(0, VT),
3033                        A64cc);
3034   }
3035
3036   // Note that some LLVM floating-point CondCodes can't be lowered to a single
3037   // conditional branch, hence FPCCToA64CC can set a second test, where either
3038   // passing is sufficient.
3039   A64CC::CondCodes CondCode, Alternative = A64CC::Invalid;
3040   CondCode = FPCCToA64CC(CC, Alternative);
3041   SDValue A64cc = DAG.getConstant(CondCode, MVT::i32);
3042   SDValue CmpOp = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, LHS, RHS,
3043                               DAG.getCondCode(CC));
3044   SDValue A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT,
3045                                      CmpOp, DAG.getConstant(1, VT),
3046                                      DAG.getConstant(0, VT), A64cc);
3047
3048   if (Alternative != A64CC::Invalid) {
3049     A64cc = DAG.getConstant(Alternative, MVT::i32);
3050     A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT, CmpOp,
3051                                DAG.getConstant(1, VT), A64SELECT_CC, A64cc);
3052   }
3053
3054   return A64SELECT_CC;
3055 }
3056
3057 static SDValue LowerVectorSELECT_CC(SDValue Op, SelectionDAG &DAG) {
3058   SDLoc dl(Op);
3059   SDValue LHS = Op.getOperand(0);
3060   SDValue RHS = Op.getOperand(1);
3061   SDValue IfTrue = Op.getOperand(2);
3062   SDValue IfFalse = Op.getOperand(3);
3063   EVT IfTrueVT = IfTrue.getValueType();
3064   EVT CondVT = IfTrueVT.changeVectorElementTypeToInteger();
3065   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3066
3067   // If LHS & RHS are floating point and IfTrue & IfFalse are vectors, we will
3068   // use NEON compare.
3069   if ((LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64)) {
3070     EVT EltVT = LHS.getValueType();
3071     unsigned EltNum = 128 / EltVT.getSizeInBits();
3072     EVT VT = EVT::getVectorVT(*DAG.getContext(), EltVT, EltNum);
3073     unsigned SubConstant =
3074         (LHS.getValueType() == MVT::f32) ? AArch64::sub_32 :AArch64::sub_64;
3075     EVT CEltT = (LHS.getValueType() == MVT::f32) ? MVT::i32 : MVT::i64;
3076     EVT CVT = EVT::getVectorVT(*DAG.getContext(), CEltT, EltNum);
3077
3078     LHS
3079       = SDValue(DAG.getMachineNode(TargetOpcode::SUBREG_TO_REG, dl,
3080                   VT, DAG.getTargetConstant(0, MVT::i32), LHS,
3081                   DAG.getTargetConstant(SubConstant, MVT::i32)), 0);
3082     RHS
3083       = SDValue(DAG.getMachineNode(TargetOpcode::SUBREG_TO_REG, dl,
3084                   VT, DAG.getTargetConstant(0, MVT::i32), RHS,
3085                   DAG.getTargetConstant(SubConstant, MVT::i32)), 0);
3086
3087     SDValue VSetCC = DAG.getSetCC(dl, CVT, LHS, RHS, CC);
3088     SDValue ResCC = LowerVectorSETCC(VSetCC, DAG);
3089     if (CEltT.getSizeInBits() < IfTrueVT.getSizeInBits()) {
3090       EVT DUPVT =
3091           EVT::getVectorVT(*DAG.getContext(), CEltT,
3092                            IfTrueVT.getSizeInBits() / CEltT.getSizeInBits());
3093       ResCC = DAG.getNode(AArch64ISD::NEON_VDUPLANE, dl, DUPVT, ResCC,
3094                           DAG.getConstant(0, MVT::i64, false));
3095
3096       ResCC = DAG.getNode(ISD::BITCAST, dl, CondVT, ResCC);
3097     } else {
3098       // FIXME: If IfTrue & IfFalse hold v1i8, v1i16 or v1i32, this function
3099       // can't handle them and will hit this assert.
3100       assert(CEltT.getSizeInBits() == IfTrueVT.getSizeInBits() &&
3101              "Vector of IfTrue & IfFalse is too small.");
3102
3103       unsigned ExEltNum =
3104           EltNum * IfTrueVT.getSizeInBits() / ResCC.getValueSizeInBits();
3105       EVT ExVT = EVT::getVectorVT(*DAG.getContext(), CEltT, ExEltNum);
3106       ResCC = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ExVT, ResCC,
3107                           DAG.getConstant(0, MVT::i64, false));
3108       ResCC = DAG.getNode(ISD::BITCAST, dl, CondVT, ResCC);
3109     }
3110     SDValue VSelect = DAG.getNode(ISD::VSELECT, dl, IfTrue.getValueType(),
3111                                   ResCC, IfTrue, IfFalse);
3112     return VSelect;
3113   }
3114
3115   // Here we handle the case that LHS & RHS are integer and IfTrue & IfFalse are
3116   // vectors.
3117   A64CC::CondCodes CondCode, Alternative = A64CC::Invalid;
3118   CondCode = FPCCToA64CC(CC, Alternative);
3119   SDValue A64cc = DAG.getConstant(CondCode, MVT::i32);
3120   SDValue SetCC = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, LHS, RHS,
3121                               DAG.getCondCode(CC));
3122   EVT SEVT = MVT::i32;
3123   if (IfTrue.getValueType().getVectorElementType().getSizeInBits() > 32)
3124     SEVT = MVT::i64;
3125   SDValue AllOne = DAG.getConstant(-1, SEVT);
3126   SDValue AllZero = DAG.getConstant(0, SEVT);
3127   SDValue A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl, SEVT, SetCC,
3128                                      AllOne, AllZero, A64cc);
3129
3130   if (Alternative != A64CC::Invalid) {
3131     A64cc = DAG.getConstant(Alternative, MVT::i32);
3132     A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl, Op.getValueType(),
3133                                SetCC, AllOne, A64SELECT_CC, A64cc);
3134   }
3135   SDValue VDup;
3136   if (IfTrue.getValueType().getVectorNumElements() == 1)
3137     VDup = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, CondVT, A64SELECT_CC);
3138   else
3139     VDup = DAG.getNode(AArch64ISD::NEON_VDUP, dl, CondVT, A64SELECT_CC);
3140   SDValue VSelect = DAG.getNode(ISD::VSELECT, dl, IfTrue.getValueType(),
3141                                 VDup, IfTrue, IfFalse);
3142   return VSelect;
3143 }
3144
3145 // (SELECT_CC lhs, rhs, iftrue, iffalse, condcode)
3146 SDValue
3147 AArch64TargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3148   SDLoc dl(Op);
3149   SDValue LHS = Op.getOperand(0);
3150   SDValue RHS = Op.getOperand(1);
3151   SDValue IfTrue = Op.getOperand(2);
3152   SDValue IfFalse = Op.getOperand(3);
3153   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3154
3155   if (IfTrue.getValueType().isVector())
3156     return LowerVectorSELECT_CC(Op, DAG);
3157
3158   if (LHS.getValueType() == MVT::f128) {
3159     // f128 comparisons are lowered to libcalls, but slot in nicely here
3160     // afterwards.
3161     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3162
3163     // If softenSetCCOperands returned a scalar, we need to compare the result
3164     // against zero to select between true and false values.
3165     if (!RHS.getNode()) {
3166       RHS = DAG.getConstant(0, LHS.getValueType());
3167       CC = ISD::SETNE;
3168     }
3169   }
3170
3171   if (LHS.getValueType().isInteger()) {
3172     SDValue A64cc;
3173
3174     // Integers are handled in a separate function because the combinations of
3175     // immediates and tests can get hairy and we may want to fiddle things.
3176     SDValue CmpOp = getSelectableIntSetCC(LHS, RHS, CC, A64cc, DAG, dl);
3177
3178     return DAG.getNode(AArch64ISD::SELECT_CC, dl, Op.getValueType(), CmpOp,
3179                        IfTrue, IfFalse, A64cc);
3180   }
3181
3182   // Note that some LLVM floating-point CondCodes can't be lowered to a single
3183   // conditional branch, hence FPCCToA64CC can set a second test, where either
3184   // passing is sufficient.
3185   A64CC::CondCodes CondCode, Alternative = A64CC::Invalid;
3186   CondCode = FPCCToA64CC(CC, Alternative);
3187   SDValue A64cc = DAG.getConstant(CondCode, MVT::i32);
3188   SDValue SetCC = DAG.getNode(AArch64ISD::SETCC, dl, MVT::i32, LHS, RHS,
3189                               DAG.getCondCode(CC));
3190   SDValue A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl,
3191                                      Op.getValueType(),
3192                                      SetCC, IfTrue, IfFalse, A64cc);
3193
3194   if (Alternative != A64CC::Invalid) {
3195     A64cc = DAG.getConstant(Alternative, MVT::i32);
3196     A64SELECT_CC = DAG.getNode(AArch64ISD::SELECT_CC, dl, Op.getValueType(),
3197                                SetCC, IfTrue, A64SELECT_CC, A64cc);
3198
3199   }
3200
3201   return A64SELECT_CC;
3202 }
3203
3204 SDValue
3205 AArch64TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
3206   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3207   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3208
3209   // We have to make sure we copy the entire structure: 8+8+8+4+4 = 32 bytes
3210   // rather than just 8.
3211   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op),
3212                        Op.getOperand(1), Op.getOperand(2),
3213                        DAG.getConstant(32, MVT::i32), 8, false, false,
3214                        MachinePointerInfo(DestSV), MachinePointerInfo(SrcSV));
3215 }
3216
3217 SDValue
3218 AArch64TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
3219   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3220   // Standard, section B.3.
3221   MachineFunction &MF = DAG.getMachineFunction();
3222   AArch64MachineFunctionInfo *FuncInfo
3223     = MF.getInfo<AArch64MachineFunctionInfo>();
3224   SDLoc DL(Op);
3225
3226   SDValue Chain = Op.getOperand(0);
3227   SDValue VAList = Op.getOperand(1);
3228   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3229   SmallVector<SDValue, 4> MemOps;
3230
3231   // void *__stack at offset 0
3232   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVariadicStackIdx(),
3233                                     getPointerTy());
3234   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3235                                 MachinePointerInfo(SV), false, false, 0));
3236
3237   // void *__gr_top at offset 8
3238   int GPRSize = FuncInfo->getVariadicGPRSize();
3239   if (GPRSize > 0) {
3240     SDValue GRTop, GRTopAddr;
3241
3242     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3243                             DAG.getConstant(8, getPointerTy()));
3244
3245     GRTop = DAG.getFrameIndex(FuncInfo->getVariadicGPRIdx(), getPointerTy());
3246     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3247                         DAG.getConstant(GPRSize, getPointerTy()));
3248
3249     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3250                                   MachinePointerInfo(SV, 8),
3251                                   false, false, 0));
3252   }
3253
3254   // void *__vr_top at offset 16
3255   int FPRSize = FuncInfo->getVariadicFPRSize();
3256   if (FPRSize > 0) {
3257     SDValue VRTop, VRTopAddr;
3258     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3259                             DAG.getConstant(16, getPointerTy()));
3260
3261     VRTop = DAG.getFrameIndex(FuncInfo->getVariadicFPRIdx(), getPointerTy());
3262     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3263                         DAG.getConstant(FPRSize, getPointerTy()));
3264
3265     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3266                                   MachinePointerInfo(SV, 16),
3267                                   false, false, 0));
3268   }
3269
3270   // int __gr_offs at offset 24
3271   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3272                                    DAG.getConstant(24, getPointerTy()));
3273   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3274                                 GROffsAddr, MachinePointerInfo(SV, 24),
3275                                 false, false, 0));
3276
3277   // int __vr_offs at offset 28
3278   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3279                                    DAG.getConstant(28, getPointerTy()));
3280   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3281                                 VROffsAddr, MachinePointerInfo(SV, 28),
3282                                 false, false, 0));
3283
3284   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3285 }
3286
3287 SDValue
3288 AArch64TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3289   switch (Op.getOpcode()) {
3290   default: llvm_unreachable("Don't know how to custom lower this!");
3291   case ISD::FADD: return LowerF128ToCall(Op, DAG, RTLIB::ADD_F128);
3292   case ISD::FSUB: return LowerF128ToCall(Op, DAG, RTLIB::SUB_F128);
3293   case ISD::FMUL: return LowerF128ToCall(Op, DAG, RTLIB::MUL_F128);
3294   case ISD::FDIV: return LowerF128ToCall(Op, DAG, RTLIB::DIV_F128);
3295   case ISD::FP_TO_SINT: return LowerFP_TO_INT(Op, DAG, true);
3296   case ISD::FP_TO_UINT: return LowerFP_TO_INT(Op, DAG, false);
3297   case ISD::SINT_TO_FP: return LowerINT_TO_FP(Op, DAG, true);
3298   case ISD::UINT_TO_FP: return LowerINT_TO_FP(Op, DAG, false);
3299   case ISD::FP_ROUND: return LowerFP_ROUND(Op, DAG);
3300   case ISD::FP_EXTEND: return LowerFP_EXTEND(Op, DAG);
3301   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3302   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3303
3304   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3305   case ISD::SRL_PARTS:
3306   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3307
3308   case ISD::BlockAddress: return LowerBlockAddress(Op, DAG);
3309   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
3310   case ISD::BR_CC: return LowerBR_CC(Op, DAG);
3311   case ISD::GlobalAddress: return LowerGlobalAddressELF(Op, DAG);
3312   case ISD::ConstantPool: return LowerConstantPool(Op, DAG);
3313   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
3314   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
3315   case ISD::SELECT: return LowerSELECT(Op, DAG);
3316   case ISD::SELECT_CC: return LowerSELECT_CC(Op, DAG);
3317   case ISD::SETCC: return LowerSETCC(Op, DAG);
3318   case ISD::VACOPY: return LowerVACOPY(Op, DAG);
3319   case ISD::VASTART: return LowerVASTART(Op, DAG);
3320   case ISD::BUILD_VECTOR:
3321     return LowerBUILD_VECTOR(Op, DAG, getSubtarget());
3322   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3323   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3324   }
3325
3326   return SDValue();
3327 }
3328
3329 /// Check if the specified splat value corresponds to a valid vector constant
3330 /// for a Neon instruction with a "modified immediate" operand (e.g., MOVI).  If
3331 /// so, return the encoded 8-bit immediate and the OpCmode instruction fields
3332 /// values.
3333 static bool isNeonModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3334                               unsigned SplatBitSize, SelectionDAG &DAG,
3335                               bool is128Bits, NeonModImmType type, EVT &VT,
3336                               unsigned &Imm, unsigned &OpCmode) {
3337   switch (SplatBitSize) {
3338   default:
3339     llvm_unreachable("unexpected size for isNeonModifiedImm");
3340   case 8: {
3341     if (type != Neon_Mov_Imm)
3342       return false;
3343     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3344     // Neon movi per byte: Op=0, Cmode=1110.
3345     OpCmode = 0xe;
3346     Imm = SplatBits;
3347     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3348     break;
3349   }
3350   case 16: {
3351     // Neon move inst per halfword
3352     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3353     if ((SplatBits & ~0xff) == 0) {
3354       // Value = 0x00nn is 0x00nn LSL 0
3355       // movi: Op=0, Cmode=1000; mvni: Op=1, Cmode=1000
3356       // bic:  Op=1, Cmode=1001;  orr:  Op=0, Cmode=1001
3357       // Op=x, Cmode=100y
3358       Imm = SplatBits;
3359       OpCmode = 0x8;
3360       break;
3361     }
3362     if ((SplatBits & ~0xff00) == 0) {
3363       // Value = 0xnn00 is 0x00nn LSL 8
3364       // movi: Op=0, Cmode=1010; mvni: Op=1, Cmode=1010
3365       // bic:  Op=1, Cmode=1011;  orr:  Op=0, Cmode=1011
3366       // Op=x, Cmode=101x
3367       Imm = SplatBits >> 8;
3368       OpCmode = 0xa;
3369       break;
3370     }
3371     // can't handle any other
3372     return false;
3373   }
3374
3375   case 32: {
3376     // First the LSL variants (MSL is unusable by some interested instructions).
3377
3378     // Neon move instr per word, shift zeros
3379     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3380     if ((SplatBits & ~0xff) == 0) {
3381       // Value = 0x000000nn is 0x000000nn LSL 0
3382       // movi: Op=0, Cmode= 0000; mvni: Op=1, Cmode= 0000
3383       // bic:  Op=1, Cmode= 0001; orr:  Op=0, Cmode= 0001
3384       // Op=x, Cmode=000x
3385       Imm = SplatBits;
3386       OpCmode = 0;
3387       break;
3388     }
3389     if ((SplatBits & ~0xff00) == 0) {
3390       // Value = 0x0000nn00 is 0x000000nn LSL 8
3391       // movi: Op=0, Cmode= 0010;  mvni: Op=1, Cmode= 0010
3392       // bic:  Op=1, Cmode= 0011;  orr : Op=0, Cmode= 0011
3393       // Op=x, Cmode=001x
3394       Imm = SplatBits >> 8;
3395       OpCmode = 0x2;
3396       break;
3397     }
3398     if ((SplatBits & ~0xff0000) == 0) {
3399       // Value = 0x00nn0000 is 0x000000nn LSL 16
3400       // movi: Op=0, Cmode= 0100; mvni: Op=1, Cmode= 0100
3401       // bic:  Op=1, Cmode= 0101; orr:  Op=0, Cmode= 0101
3402       // Op=x, Cmode=010x
3403       Imm = SplatBits >> 16;
3404       OpCmode = 0x4;
3405       break;
3406     }
3407     if ((SplatBits & ~0xff000000) == 0) {
3408       // Value = 0xnn000000 is 0x000000nn LSL 24
3409       // movi: Op=0, Cmode= 0110; mvni: Op=1, Cmode= 0110
3410       // bic:  Op=1, Cmode= 0111; orr:  Op=0, Cmode= 0111
3411       // Op=x, Cmode=011x
3412       Imm = SplatBits >> 24;
3413       OpCmode = 0x6;
3414       break;
3415     }
3416
3417     // Now the MSL immediates.
3418
3419     // Neon move instr per word, shift ones
3420     if ((SplatBits & ~0xffff) == 0 &&
3421         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3422       // Value = 0x0000nnff is 0x000000nn MSL 8
3423       // movi: Op=0, Cmode= 1100; mvni: Op=1, Cmode= 1100
3424       // Op=x, Cmode=1100
3425       Imm = SplatBits >> 8;
3426       OpCmode = 0xc;
3427       break;
3428     }
3429     if ((SplatBits & ~0xffffff) == 0 &&
3430         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3431       // Value = 0x00nnffff is 0x000000nn MSL 16
3432       // movi: Op=1, Cmode= 1101; mvni: Op=1, Cmode= 1101
3433       // Op=x, Cmode=1101
3434       Imm = SplatBits >> 16;
3435       OpCmode = 0xd;
3436       break;
3437     }
3438     // can't handle any other
3439     return false;
3440   }
3441
3442   case 64: {
3443     if (type != Neon_Mov_Imm)
3444       return false;
3445     // Neon move instr bytemask, where each byte is either 0x00 or 0xff.
3446     // movi Op=1, Cmode=1110.
3447     OpCmode = 0x1e;
3448     uint64_t BitMask = 0xff;
3449     uint64_t Val = 0;
3450     unsigned ImmMask = 1;
3451     Imm = 0;
3452     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3453       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3454         Val |= BitMask;
3455         Imm |= ImmMask;
3456       } else if ((SplatBits & BitMask) != 0) {
3457         return false;
3458       }
3459       BitMask <<= 8;
3460       ImmMask <<= 1;
3461     }
3462     SplatBits = Val;
3463     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3464     break;
3465   }
3466   }
3467
3468   return true;
3469 }
3470
3471 static SDValue PerformANDCombine(SDNode *N,
3472                                  TargetLowering::DAGCombinerInfo &DCI) {
3473
3474   SelectionDAG &DAG = DCI.DAG;
3475   SDLoc DL(N);
3476   EVT VT = N->getValueType(0);
3477
3478   // We're looking for an SRA/SHL pair which form an SBFX.
3479
3480   if (VT != MVT::i32 && VT != MVT::i64)
3481     return SDValue();
3482
3483   if (!isa<ConstantSDNode>(N->getOperand(1)))
3484     return SDValue();
3485
3486   uint64_t TruncMask = N->getConstantOperandVal(1);
3487   if (!isMask_64(TruncMask))
3488     return SDValue();
3489
3490   uint64_t Width = CountPopulation_64(TruncMask);
3491   SDValue Shift = N->getOperand(0);
3492
3493   if (Shift.getOpcode() != ISD::SRL)
3494     return SDValue();
3495
3496   if (!isa<ConstantSDNode>(Shift->getOperand(1)))
3497     return SDValue();
3498   uint64_t LSB = Shift->getConstantOperandVal(1);
3499
3500   if (LSB > VT.getSizeInBits() || Width > VT.getSizeInBits())
3501     return SDValue();
3502
3503   return DAG.getNode(AArch64ISD::UBFX, DL, VT, Shift.getOperand(0),
3504                      DAG.getConstant(LSB, MVT::i64),
3505                      DAG.getConstant(LSB + Width - 1, MVT::i64));
3506 }
3507
3508 /// For a true bitfield insert, the bits getting into that contiguous mask
3509 /// should come from the low part of an existing value: they must be formed from
3510 /// a compatible SHL operation (unless they're already low). This function
3511 /// checks that condition and returns the least-significant bit that's
3512 /// intended. If the operation not a field preparation, -1 is returned.
3513 static int32_t getLSBForBFI(SelectionDAG &DAG, SDLoc DL, EVT VT,
3514                             SDValue &MaskedVal, uint64_t Mask) {
3515   if (!isShiftedMask_64(Mask))
3516     return -1;
3517
3518   // Now we need to alter MaskedVal so that it is an appropriate input for a BFI
3519   // instruction. BFI will do a left-shift by LSB before applying the mask we've
3520   // spotted, so in general we should pre-emptively "undo" that by making sure
3521   // the incoming bits have had a right-shift applied to them.
3522   //
3523   // This right shift, however, will combine with existing left/right shifts. In
3524   // the simplest case of a completely straight bitfield operation, it will be
3525   // expected to completely cancel out with an existing SHL. More complicated
3526   // cases (e.g. bitfield to bitfield copy) may still need a real shift before
3527   // the BFI.
3528
3529   uint64_t LSB = countTrailingZeros(Mask);
3530   int64_t ShiftRightRequired = LSB;
3531   if (MaskedVal.getOpcode() == ISD::SHL &&
3532       isa<ConstantSDNode>(MaskedVal.getOperand(1))) {
3533     ShiftRightRequired -= MaskedVal.getConstantOperandVal(1);
3534     MaskedVal = MaskedVal.getOperand(0);
3535   } else if (MaskedVal.getOpcode() == ISD::SRL &&
3536              isa<ConstantSDNode>(MaskedVal.getOperand(1))) {
3537     ShiftRightRequired += MaskedVal.getConstantOperandVal(1);
3538     MaskedVal = MaskedVal.getOperand(0);
3539   }
3540
3541   if (ShiftRightRequired > 0)
3542     MaskedVal = DAG.getNode(ISD::SRL, DL, VT, MaskedVal,
3543                             DAG.getConstant(ShiftRightRequired, MVT::i64));
3544   else if (ShiftRightRequired < 0) {
3545     // We could actually end up with a residual left shift, for example with
3546     // "struc.bitfield = val << 1".
3547     MaskedVal = DAG.getNode(ISD::SHL, DL, VT, MaskedVal,
3548                             DAG.getConstant(-ShiftRightRequired, MVT::i64));
3549   }
3550
3551   return LSB;
3552 }
3553
3554 /// Searches from N for an existing AArch64ISD::BFI node, possibly surrounded by
3555 /// a mask and an extension. Returns true if a BFI was found and provides
3556 /// information on its surroundings.
3557 static bool findMaskedBFI(SDValue N, SDValue &BFI, uint64_t &Mask,
3558                           bool &Extended) {
3559   Extended = false;
3560   if (N.getOpcode() == ISD::ZERO_EXTEND) {
3561     Extended = true;
3562     N = N.getOperand(0);
3563   }
3564
3565   if (N.getOpcode() == ISD::AND && isa<ConstantSDNode>(N.getOperand(1))) {
3566     Mask = N->getConstantOperandVal(1);
3567     N = N.getOperand(0);
3568   } else {
3569     // Mask is the whole width.
3570     Mask = -1ULL >> (64 - N.getValueType().getSizeInBits());
3571   }
3572
3573   if (N.getOpcode() == AArch64ISD::BFI) {
3574     BFI = N;
3575     return true;
3576   }
3577
3578   return false;
3579 }
3580
3581 /// Try to combine a subtree (rooted at an OR) into a "masked BFI" node, which
3582 /// is roughly equivalent to (and (BFI ...), mask). This form is used because it
3583 /// can often be further combined with a larger mask. Ultimately, we want mask
3584 /// to be 2^32-1 or 2^64-1 so the AND can be skipped.
3585 static SDValue tryCombineToBFI(SDNode *N,
3586                                TargetLowering::DAGCombinerInfo &DCI,
3587                                const AArch64Subtarget *Subtarget) {
3588   SelectionDAG &DAG = DCI.DAG;
3589   SDLoc DL(N);
3590   EVT VT = N->getValueType(0);
3591
3592   assert(N->getOpcode() == ISD::OR && "Unexpected root");
3593
3594   // We need the LHS to be (and SOMETHING, MASK). Find out what that mask is or
3595   // abandon the effort.
3596   SDValue LHS = N->getOperand(0);
3597   if (LHS.getOpcode() != ISD::AND)
3598     return SDValue();
3599
3600   uint64_t LHSMask;
3601   if (isa<ConstantSDNode>(LHS.getOperand(1)))
3602     LHSMask = LHS->getConstantOperandVal(1);
3603   else
3604     return SDValue();
3605
3606   // We also need the RHS to be (and SOMETHING, MASK). Find out what that mask
3607   // is or abandon the effort.
3608   SDValue RHS = N->getOperand(1);
3609   if (RHS.getOpcode() != ISD::AND)
3610     return SDValue();
3611
3612   uint64_t RHSMask;
3613   if (isa<ConstantSDNode>(RHS.getOperand(1)))
3614     RHSMask = RHS->getConstantOperandVal(1);
3615   else
3616     return SDValue();
3617
3618   // Can't do anything if the masks are incompatible.
3619   if (LHSMask & RHSMask)
3620     return SDValue();
3621
3622   // Now we need one of the masks to be a contiguous field. Without loss of
3623   // generality that should be the RHS one.
3624   SDValue Bitfield = LHS.getOperand(0);
3625   if (getLSBForBFI(DAG, DL, VT, Bitfield, LHSMask) != -1) {
3626     // We know that LHS is a candidate new value, and RHS isn't already a better
3627     // one.
3628     std::swap(LHS, RHS);
3629     std::swap(LHSMask, RHSMask);
3630   }
3631
3632   // We've done our best to put the right operands in the right places, all we
3633   // can do now is check whether a BFI exists.
3634   Bitfield = RHS.getOperand(0);
3635   int32_t LSB = getLSBForBFI(DAG, DL, VT, Bitfield, RHSMask);
3636   if (LSB == -1)
3637     return SDValue();
3638
3639   uint32_t Width = CountPopulation_64(RHSMask);
3640   assert(Width && "Expected non-zero bitfield width");
3641
3642   SDValue BFI = DAG.getNode(AArch64ISD::BFI, DL, VT,
3643                             LHS.getOperand(0), Bitfield,
3644                             DAG.getConstant(LSB, MVT::i64),
3645                             DAG.getConstant(Width, MVT::i64));
3646
3647   // Mask is trivial
3648   if ((LHSMask | RHSMask) == (-1ULL >> (64 - VT.getSizeInBits())))
3649     return BFI;
3650
3651   return DAG.getNode(ISD::AND, DL, VT, BFI,
3652                      DAG.getConstant(LHSMask | RHSMask, VT));
3653 }
3654
3655 /// Search for the bitwise combining (with careful masks) of a MaskedBFI and its
3656 /// original input. This is surprisingly common because SROA splits things up
3657 /// into i8 chunks, so the originally detected MaskedBFI may actually only act
3658 /// on the low (say) byte of a word. This is then orred into the rest of the
3659 /// word afterwards.
3660 ///
3661 /// Basic input: (or (and OLDFIELD, MASK1), (MaskedBFI MASK2, OLDFIELD, ...)).
3662 ///
3663 /// If MASK1 and MASK2 are compatible, we can fold the whole thing into the
3664 /// MaskedBFI. We can also deal with a certain amount of extend/truncate being
3665 /// involved.
3666 static SDValue tryCombineToLargerBFI(SDNode *N,
3667                                      TargetLowering::DAGCombinerInfo &DCI,
3668                                      const AArch64Subtarget *Subtarget) {
3669   SelectionDAG &DAG = DCI.DAG;
3670   SDLoc DL(N);
3671   EVT VT = N->getValueType(0);
3672
3673   // First job is to hunt for a MaskedBFI on either the left or right. Swap
3674   // operands if it's actually on the right.
3675   SDValue BFI;
3676   SDValue PossExtraMask;
3677   uint64_t ExistingMask = 0;
3678   bool Extended = false;
3679   if (findMaskedBFI(N->getOperand(0), BFI, ExistingMask, Extended))
3680     PossExtraMask = N->getOperand(1);
3681   else if (findMaskedBFI(N->getOperand(1), BFI, ExistingMask, Extended))
3682     PossExtraMask = N->getOperand(0);
3683   else
3684     return SDValue();
3685
3686   // We can only combine a BFI with another compatible mask.
3687   if (PossExtraMask.getOpcode() != ISD::AND ||
3688       !isa<ConstantSDNode>(PossExtraMask.getOperand(1)))
3689     return SDValue();
3690
3691   uint64_t ExtraMask = PossExtraMask->getConstantOperandVal(1);
3692
3693   // Masks must be compatible.
3694   if (ExtraMask & ExistingMask)
3695     return SDValue();
3696
3697   SDValue OldBFIVal = BFI.getOperand(0);
3698   SDValue NewBFIVal = BFI.getOperand(1);
3699   if (Extended) {
3700     // We skipped a ZERO_EXTEND above, so the input to the MaskedBFIs should be
3701     // 32-bit and we'll be forming a 64-bit MaskedBFI. The MaskedBFI arguments
3702     // need to be made compatible.
3703     assert(VT == MVT::i64 && BFI.getValueType() == MVT::i32
3704            && "Invalid types for BFI");
3705     OldBFIVal = DAG.getNode(ISD::ANY_EXTEND, DL, VT, OldBFIVal);
3706     NewBFIVal = DAG.getNode(ISD::ANY_EXTEND, DL, VT, NewBFIVal);
3707   }
3708
3709   // We need the MaskedBFI to be combined with a mask of the *same* value.
3710   if (PossExtraMask.getOperand(0) != OldBFIVal)
3711     return SDValue();
3712
3713   BFI = DAG.getNode(AArch64ISD::BFI, DL, VT,
3714                     OldBFIVal, NewBFIVal,
3715                     BFI.getOperand(2), BFI.getOperand(3));
3716
3717   // If the masking is trivial, we don't need to create it.
3718   if ((ExtraMask | ExistingMask) == (-1ULL >> (64 - VT.getSizeInBits())))
3719     return BFI;
3720
3721   return DAG.getNode(ISD::AND, DL, VT, BFI,
3722                      DAG.getConstant(ExtraMask | ExistingMask, VT));
3723 }
3724
3725 /// An EXTR instruction is made up of two shifts, ORed together. This helper
3726 /// searches for and classifies those shifts.
3727 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
3728                          bool &FromHi) {
3729   if (N.getOpcode() == ISD::SHL)
3730     FromHi = false;
3731   else if (N.getOpcode() == ISD::SRL)
3732     FromHi = true;
3733   else
3734     return false;
3735
3736   if (!isa<ConstantSDNode>(N.getOperand(1)))
3737     return false;
3738
3739   ShiftAmount = N->getConstantOperandVal(1);
3740   Src = N->getOperand(0);
3741   return true;
3742 }
3743
3744 /// EXTR instruction extracts a contiguous chunk of bits from two existing
3745 /// registers viewed as a high/low pair. This function looks for the pattern:
3746 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
3747 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
3748 /// independent.
3749 static SDValue tryCombineToEXTR(SDNode *N,
3750                                 TargetLowering::DAGCombinerInfo &DCI) {
3751   SelectionDAG &DAG = DCI.DAG;
3752   SDLoc DL(N);
3753   EVT VT = N->getValueType(0);
3754
3755   assert(N->getOpcode() == ISD::OR && "Unexpected root");
3756
3757   if (VT != MVT::i32 && VT != MVT::i64)
3758     return SDValue();
3759
3760   SDValue LHS;
3761   uint32_t ShiftLHS = 0;
3762   bool LHSFromHi = 0;
3763   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
3764     return SDValue();
3765
3766   SDValue RHS;
3767   uint32_t ShiftRHS = 0;
3768   bool RHSFromHi = 0;
3769   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
3770     return SDValue();
3771
3772   // If they're both trying to come from the high part of the register, they're
3773   // not really an EXTR.
3774   if (LHSFromHi == RHSFromHi)
3775     return SDValue();
3776
3777   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
3778     return SDValue();
3779
3780   if (LHSFromHi) {
3781     std::swap(LHS, RHS);
3782     std::swap(ShiftLHS, ShiftRHS);
3783   }
3784
3785   return DAG.getNode(AArch64ISD::EXTR, DL, VT,
3786                      LHS, RHS,
3787                      DAG.getConstant(ShiftRHS, MVT::i64));
3788 }
3789
3790 /// Target-specific dag combine xforms for ISD::OR
3791 static SDValue PerformORCombine(SDNode *N,
3792                                 TargetLowering::DAGCombinerInfo &DCI,
3793                                 const AArch64Subtarget *Subtarget) {
3794
3795   SelectionDAG &DAG = DCI.DAG;
3796   SDLoc DL(N);
3797   EVT VT = N->getValueType(0);
3798
3799   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
3800     return SDValue();
3801
3802   // Attempt to recognise bitfield-insert operations.
3803   SDValue Res = tryCombineToBFI(N, DCI, Subtarget);
3804   if (Res.getNode())
3805     return Res;
3806
3807   // Attempt to combine an existing MaskedBFI operation into one with a larger
3808   // mask.
3809   Res = tryCombineToLargerBFI(N, DCI, Subtarget);
3810   if (Res.getNode())
3811     return Res;
3812
3813   Res = tryCombineToEXTR(N, DCI);
3814   if (Res.getNode())
3815     return Res;
3816
3817   if (!Subtarget->hasNEON())
3818     return SDValue();
3819
3820   // Attempt to use vector immediate-form BSL
3821   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
3822
3823   SDValue N0 = N->getOperand(0);
3824   if (N0.getOpcode() != ISD::AND)
3825     return SDValue();
3826
3827   SDValue N1 = N->getOperand(1);
3828   if (N1.getOpcode() != ISD::AND)
3829     return SDValue();
3830
3831   if (VT.isVector() && DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
3832     APInt SplatUndef;
3833     unsigned SplatBitSize;
3834     bool HasAnyUndefs;
3835     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
3836     APInt SplatBits0;
3837     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
3838                                       HasAnyUndefs) &&
3839         !HasAnyUndefs) {
3840       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
3841       APInt SplatBits1;
3842       if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
3843                                         HasAnyUndefs) && !HasAnyUndefs &&
3844           SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
3845           SplatBits0 == ~SplatBits1) {
3846
3847         return DAG.getNode(ISD::VSELECT, DL, VT, N0->getOperand(1),
3848                            N0->getOperand(0), N1->getOperand(0));
3849       }
3850     }
3851   }
3852
3853   return SDValue();
3854 }
3855
3856 /// Target-specific dag combine xforms for ISD::SRA
3857 static SDValue PerformSRACombine(SDNode *N,
3858                                  TargetLowering::DAGCombinerInfo &DCI) {
3859
3860   SelectionDAG &DAG = DCI.DAG;
3861   SDLoc DL(N);
3862   EVT VT = N->getValueType(0);
3863
3864   // We're looking for an SRA/SHL pair which form an SBFX.
3865
3866   if (VT != MVT::i32 && VT != MVT::i64)
3867     return SDValue();
3868
3869   if (!isa<ConstantSDNode>(N->getOperand(1)))
3870     return SDValue();
3871
3872   uint64_t ExtraSignBits = N->getConstantOperandVal(1);
3873   SDValue Shift = N->getOperand(0);
3874
3875   if (Shift.getOpcode() != ISD::SHL)
3876     return SDValue();
3877
3878   if (!isa<ConstantSDNode>(Shift->getOperand(1)))
3879     return SDValue();
3880
3881   uint64_t BitsOnLeft = Shift->getConstantOperandVal(1);
3882   uint64_t Width = VT.getSizeInBits() - ExtraSignBits;
3883   uint64_t LSB = VT.getSizeInBits() - Width - BitsOnLeft;
3884
3885   if (LSB > VT.getSizeInBits() || Width > VT.getSizeInBits())
3886     return SDValue();
3887
3888   return DAG.getNode(AArch64ISD::SBFX, DL, VT, Shift.getOperand(0),
3889                      DAG.getConstant(LSB, MVT::i64),
3890                      DAG.getConstant(LSB + Width - 1, MVT::i64));
3891 }
3892
3893 /// Check if this is a valid build_vector for the immediate operand of
3894 /// a vector shift operation, where all the elements of the build_vector
3895 /// must have the same constant integer value.
3896 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3897   // Ignore bit_converts.
3898   while (Op.getOpcode() == ISD::BITCAST)
3899     Op = Op.getOperand(0);
3900   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3901   APInt SplatBits, SplatUndef;
3902   unsigned SplatBitSize;
3903   bool HasAnyUndefs;
3904   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3905                                       HasAnyUndefs, ElementBits) ||
3906       SplatBitSize > ElementBits)
3907     return false;
3908   Cnt = SplatBits.getSExtValue();
3909   return true;
3910 }
3911
3912 /// Check if this is a valid build_vector for the immediate operand of
3913 /// a vector shift left operation.  That value must be in the range:
3914 /// 0 <= Value < ElementBits
3915 static bool isVShiftLImm(SDValue Op, EVT VT, int64_t &Cnt) {
3916   assert(VT.isVector() && "vector shift count is not a vector type");
3917   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3918   if (!getVShiftImm(Op, ElementBits, Cnt))
3919     return false;
3920   return (Cnt >= 0 && Cnt < ElementBits);
3921 }
3922
3923 /// Check if this is a valid build_vector for the immediate operand of a
3924 /// vector shift right operation. The value must be in the range:
3925 ///   1 <= Value <= ElementBits
3926 static bool isVShiftRImm(SDValue Op, EVT VT, int64_t &Cnt) {
3927   assert(VT.isVector() && "vector shift count is not a vector type");
3928   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3929   if (!getVShiftImm(Op, ElementBits, Cnt))
3930     return false;
3931   return (Cnt >= 1 && Cnt <= ElementBits);
3932 }
3933
3934 static SDValue GenForSextInreg(SDNode *N,
3935                                TargetLowering::DAGCombinerInfo &DCI,
3936                                EVT SrcVT, EVT DestVT, EVT SubRegVT,
3937                                const int *Mask, SDValue Src) {
3938   SelectionDAG &DAG = DCI.DAG;
3939   SDValue Bitcast
3940     = DAG.getNode(ISD::BITCAST, SDLoc(N), SrcVT, Src);
3941   SDValue Sext
3942     = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), DestVT, Bitcast);
3943   SDValue ShuffleVec
3944     = DAG.getVectorShuffle(DestVT, SDLoc(N), Sext, DAG.getUNDEF(DestVT), Mask);
3945   SDValue ExtractSubreg
3946     = SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, SDLoc(N),
3947                 SubRegVT, ShuffleVec,
3948                 DAG.getTargetConstant(AArch64::sub_64, MVT::i32)), 0);
3949   return ExtractSubreg;
3950 }
3951
3952 /// Checks for vector shifts and lowers them.
3953 static SDValue PerformShiftCombine(SDNode *N,
3954                                    TargetLowering::DAGCombinerInfo &DCI,
3955                                    const AArch64Subtarget *ST) {
3956   SelectionDAG &DAG = DCI.DAG;
3957   EVT VT = N->getValueType(0);
3958   if (N->getOpcode() == ISD::SRA && (VT == MVT::i32 || VT == MVT::i64))
3959     return PerformSRACombine(N, DCI);
3960
3961   // We're looking for an SRA/SHL pair to help generating instruction
3962   //   sshll  v0.8h, v0.8b, #0
3963   // The instruction STXL is also the alias of this instruction.
3964   //
3965   // For example, for DAG like below,
3966   //   v2i32 = sra (v2i32 (shl v2i32, 16)), 16
3967   // we can transform it into
3968   //   v2i32 = EXTRACT_SUBREG
3969   //             (v4i32 (suffle_vector
3970   //                       (v4i32 (sext (v4i16 (bitcast v2i32))),
3971   //                       undef, (0, 2, u, u)),
3972   //             sub_64
3973   //
3974   // With this transformation we expect to generate "SSHLL + UZIP1"
3975   // Sometimes UZIP1 can be optimized away by combining with other context.
3976   int64_t ShrCnt, ShlCnt;
3977   if (N->getOpcode() == ISD::SRA
3978       && (VT == MVT::v2i32 || VT == MVT::v4i16)
3979       && isVShiftRImm(N->getOperand(1), VT, ShrCnt)
3980       && N->getOperand(0).getOpcode() == ISD::SHL
3981       && isVShiftRImm(N->getOperand(0).getOperand(1), VT, ShlCnt)) {
3982     SDValue Src = N->getOperand(0).getOperand(0);
3983     if (VT == MVT::v2i32 && ShrCnt == 16 && ShlCnt == 16) {
3984       // sext_inreg(v2i32, v2i16)
3985       // We essentially only care the Mask {0, 2, u, u}
3986       int Mask[4] = {0, 2, 4, 6};
3987       return GenForSextInreg(N, DCI, MVT::v4i16, MVT::v4i32, MVT::v2i32,
3988                              Mask, Src);
3989     }
3990     else if (VT == MVT::v2i32 && ShrCnt == 24 && ShlCnt == 24) {
3991       // sext_inreg(v2i16, v2i8)
3992       // We essentially only care the Mask {0, u, 4, u, u, u, u, u, u, u, u, u}
3993       int Mask[8] = {0, 2, 4, 6, 8, 10, 12, 14};
3994       return GenForSextInreg(N, DCI, MVT::v8i8, MVT::v8i16, MVT::v2i32,
3995                              Mask, Src);
3996     }
3997     else if (VT == MVT::v4i16 && ShrCnt == 8 && ShlCnt == 8) {
3998       // sext_inreg(v4i16, v4i8)
3999       // We essentially only care the Mask {0, 2, 4, 6, u, u, u, u, u, u, u, u}
4000       int Mask[8] = {0, 2, 4, 6, 8, 10, 12, 14};
4001       return GenForSextInreg(N, DCI, MVT::v8i8, MVT::v8i16, MVT::v4i16,
4002                              Mask, Src);
4003     }
4004   }
4005
4006   // Nothing to be done for scalar shifts.
4007   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4008   if (!VT.isVector() || !TLI.isTypeLegal(VT))
4009     return SDValue();
4010
4011   assert(ST->hasNEON() && "unexpected vector shift");
4012   int64_t Cnt;
4013
4014   switch (N->getOpcode()) {
4015   default:
4016     llvm_unreachable("unexpected shift opcode");
4017
4018   case ISD::SHL:
4019     if (isVShiftLImm(N->getOperand(1), VT, Cnt)) {
4020       SDValue RHS =
4021           DAG.getNode(AArch64ISD::NEON_VDUP, SDLoc(N->getOperand(1)), VT,
4022                       DAG.getConstant(Cnt, MVT::i32));
4023       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0), RHS);
4024     }
4025     break;
4026
4027   case ISD::SRA:
4028   case ISD::SRL:
4029     if (isVShiftRImm(N->getOperand(1), VT, Cnt)) {
4030       SDValue RHS =
4031           DAG.getNode(AArch64ISD::NEON_VDUP, SDLoc(N->getOperand(1)), VT,
4032                       DAG.getConstant(Cnt, MVT::i32));
4033       return DAG.getNode(N->getOpcode(), SDLoc(N), VT, N->getOperand(0), RHS);
4034     }
4035     break;
4036   }
4037
4038   return SDValue();
4039 }
4040
4041 /// ARM-specific DAG combining for intrinsics.
4042 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4043   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4044
4045   switch (IntNo) {
4046   default:
4047     // Don't do anything for most intrinsics.
4048     break;
4049
4050   case Intrinsic::arm_neon_vqshifts:
4051   case Intrinsic::arm_neon_vqshiftu:
4052     EVT VT = N->getOperand(1).getValueType();
4053     int64_t Cnt;
4054     if (!isVShiftLImm(N->getOperand(2), VT, Cnt))
4055       break;
4056     unsigned VShiftOpc = (IntNo == Intrinsic::arm_neon_vqshifts)
4057                              ? AArch64ISD::NEON_QSHLs
4058                              : AArch64ISD::NEON_QSHLu;
4059     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
4060                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4061   }
4062
4063   return SDValue();
4064 }
4065
4066 /// Target-specific DAG combine function for NEON load/store intrinsics
4067 /// to merge base address updates.
4068 static SDValue CombineBaseUpdate(SDNode *N,
4069                                  TargetLowering::DAGCombinerInfo &DCI) {
4070   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4071     return SDValue();
4072
4073   SelectionDAG &DAG = DCI.DAG;
4074   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
4075                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
4076   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
4077   SDValue Addr = N->getOperand(AddrOpIdx);
4078
4079   // Search for a use of the address operand that is an increment.
4080   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
4081        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
4082     SDNode *User = *UI;
4083     if (User->getOpcode() != ISD::ADD ||
4084         UI.getUse().getResNo() != Addr.getResNo())
4085       continue;
4086
4087     // Check that the add is independent of the load/store.  Otherwise, folding
4088     // it would create a cycle.
4089     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
4090       continue;
4091
4092     // Find the new opcode for the updating load/store.
4093     bool isLoad = true;
4094     bool isLaneOp = false;
4095     unsigned NewOpc = 0;
4096     unsigned NumVecs = 0;
4097     if (isIntrinsic) {
4098       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
4099       switch (IntNo) {
4100       default: llvm_unreachable("unexpected intrinsic for Neon base update");
4101       case Intrinsic::arm_neon_vld1:       NewOpc = AArch64ISD::NEON_LD1_UPD;
4102         NumVecs = 1; break;
4103       case Intrinsic::arm_neon_vld2:       NewOpc = AArch64ISD::NEON_LD2_UPD;
4104         NumVecs = 2; break;
4105       case Intrinsic::arm_neon_vld3:       NewOpc = AArch64ISD::NEON_LD3_UPD;
4106         NumVecs = 3; break;
4107       case Intrinsic::arm_neon_vld4:       NewOpc = AArch64ISD::NEON_LD4_UPD;
4108         NumVecs = 4; break;
4109       case Intrinsic::arm_neon_vst1:       NewOpc = AArch64ISD::NEON_ST1_UPD;
4110         NumVecs = 1; isLoad = false; break;
4111       case Intrinsic::arm_neon_vst2:       NewOpc = AArch64ISD::NEON_ST2_UPD;
4112         NumVecs = 2; isLoad = false; break;
4113       case Intrinsic::arm_neon_vst3:       NewOpc = AArch64ISD::NEON_ST3_UPD;
4114         NumVecs = 3; isLoad = false; break;
4115       case Intrinsic::arm_neon_vst4:       NewOpc = AArch64ISD::NEON_ST4_UPD;
4116         NumVecs = 4; isLoad = false; break;
4117       case Intrinsic::aarch64_neon_vld1x2: NewOpc = AArch64ISD::NEON_LD1x2_UPD;
4118         NumVecs = 2; break;
4119       case Intrinsic::aarch64_neon_vld1x3: NewOpc = AArch64ISD::NEON_LD1x3_UPD;
4120         NumVecs = 3; break;
4121       case Intrinsic::aarch64_neon_vld1x4: NewOpc = AArch64ISD::NEON_LD1x4_UPD;
4122         NumVecs = 4; break;
4123       case Intrinsic::aarch64_neon_vst1x2: NewOpc = AArch64ISD::NEON_ST1x2_UPD;
4124         NumVecs = 2; isLoad = false; break;
4125       case Intrinsic::aarch64_neon_vst1x3: NewOpc = AArch64ISD::NEON_ST1x3_UPD;
4126         NumVecs = 3; isLoad = false; break;
4127       case Intrinsic::aarch64_neon_vst1x4: NewOpc = AArch64ISD::NEON_ST1x4_UPD;
4128         NumVecs = 4; isLoad = false; break;
4129       case Intrinsic::arm_neon_vld2lane:   NewOpc = AArch64ISD::NEON_LD2LN_UPD;
4130         NumVecs = 2; isLaneOp = true; break;
4131       case Intrinsic::arm_neon_vld3lane:   NewOpc = AArch64ISD::NEON_LD3LN_UPD;
4132         NumVecs = 3; isLaneOp = true; break;
4133       case Intrinsic::arm_neon_vld4lane:   NewOpc = AArch64ISD::NEON_LD4LN_UPD;
4134         NumVecs = 4; isLaneOp = true; break;
4135       case Intrinsic::arm_neon_vst2lane:   NewOpc = AArch64ISD::NEON_ST2LN_UPD;
4136         NumVecs = 2; isLoad = false; isLaneOp = true; break;
4137       case Intrinsic::arm_neon_vst3lane:   NewOpc = AArch64ISD::NEON_ST3LN_UPD;
4138         NumVecs = 3; isLoad = false; isLaneOp = true; break;
4139       case Intrinsic::arm_neon_vst4lane:   NewOpc = AArch64ISD::NEON_ST4LN_UPD;
4140         NumVecs = 4; isLoad = false; isLaneOp = true; break;
4141       }
4142     } else {
4143       isLaneOp = true;
4144       switch (N->getOpcode()) {
4145       default: llvm_unreachable("unexpected opcode for Neon base update");
4146       case AArch64ISD::NEON_LD2DUP: NewOpc = AArch64ISD::NEON_LD2DUP_UPD;
4147         NumVecs = 2; break;
4148       case AArch64ISD::NEON_LD3DUP: NewOpc = AArch64ISD::NEON_LD3DUP_UPD;
4149         NumVecs = 3; break;
4150       case AArch64ISD::NEON_LD4DUP: NewOpc = AArch64ISD::NEON_LD4DUP_UPD;
4151         NumVecs = 4; break;
4152       }
4153     }
4154
4155     // Find the size of memory referenced by the load/store.
4156     EVT VecTy;
4157     if (isLoad)
4158       VecTy = N->getValueType(0);
4159     else
4160       VecTy = N->getOperand(AddrOpIdx + 1).getValueType();
4161     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
4162     if (isLaneOp)
4163       NumBytes /= VecTy.getVectorNumElements();
4164
4165     // If the increment is a constant, it must match the memory ref size.
4166     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
4167     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
4168       uint32_t IncVal = CInc->getZExtValue();
4169       if (IncVal != NumBytes)
4170         continue;
4171       Inc = DAG.getTargetConstant(IncVal, MVT::i32);
4172     }
4173
4174     // Create the new updating load/store node.
4175     EVT Tys[6];
4176     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
4177     unsigned n;
4178     for (n = 0; n < NumResultVecs; ++n)
4179       Tys[n] = VecTy;
4180     Tys[n++] = MVT::i64;
4181     Tys[n] = MVT::Other;
4182     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
4183     SmallVector<SDValue, 8> Ops;
4184     Ops.push_back(N->getOperand(0)); // incoming chain
4185     Ops.push_back(N->getOperand(AddrOpIdx));
4186     Ops.push_back(Inc);
4187     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
4188       Ops.push_back(N->getOperand(i));
4189     }
4190     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
4191     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys,
4192                                            Ops.data(), Ops.size(),
4193                                            MemInt->getMemoryVT(),
4194                                            MemInt->getMemOperand());
4195
4196     // Update the uses.
4197     std::vector<SDValue> NewResults;
4198     for (unsigned i = 0; i < NumResultVecs; ++i) {
4199       NewResults.push_back(SDValue(UpdN.getNode(), i));
4200     }
4201     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1)); // chain
4202     DCI.CombineTo(N, NewResults);
4203     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
4204
4205     break;
4206   }
4207   return SDValue();
4208 }
4209
4210 /// For a VDUPLANE node N, check if its source operand is a vldN-lane (N > 1)
4211 /// intrinsic, and if all the other uses of that intrinsic are also VDUPLANEs.
4212 /// If so, combine them to a vldN-dup operation and return true.
4213 static SDValue CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
4214   SelectionDAG &DAG = DCI.DAG;
4215   EVT VT = N->getValueType(0);
4216
4217   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
4218   SDNode *VLD = N->getOperand(0).getNode();
4219   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
4220     return SDValue();
4221   unsigned NumVecs = 0;
4222   unsigned NewOpc = 0;
4223   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
4224   if (IntNo == Intrinsic::arm_neon_vld2lane) {
4225     NumVecs = 2;
4226     NewOpc = AArch64ISD::NEON_LD2DUP;
4227   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
4228     NumVecs = 3;
4229     NewOpc = AArch64ISD::NEON_LD3DUP;
4230   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
4231     NumVecs = 4;
4232     NewOpc = AArch64ISD::NEON_LD4DUP;
4233   } else {
4234     return SDValue();
4235   }
4236
4237   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
4238   // numbers match the load.
4239   unsigned VLDLaneNo =
4240       cast<ConstantSDNode>(VLD->getOperand(NumVecs + 3))->getZExtValue();
4241   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
4242        UI != UE; ++UI) {
4243     // Ignore uses of the chain result.
4244     if (UI.getUse().getResNo() == NumVecs)
4245       continue;
4246     SDNode *User = *UI;
4247     if (User->getOpcode() != AArch64ISD::NEON_VDUPLANE ||
4248         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
4249       return SDValue();
4250   }
4251
4252   // Create the vldN-dup node.
4253   EVT Tys[5];
4254   unsigned n;
4255   for (n = 0; n < NumVecs; ++n)
4256     Tys[n] = VT;
4257   Tys[n] = MVT::Other;
4258   SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumVecs + 1));
4259   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
4260   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
4261   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys, Ops, 2,
4262                                            VLDMemInt->getMemoryVT(),
4263                                            VLDMemInt->getMemOperand());
4264
4265   // Update the uses.
4266   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
4267        UI != UE; ++UI) {
4268     unsigned ResNo = UI.getUse().getResNo();
4269     // Ignore uses of the chain result.
4270     if (ResNo == NumVecs)
4271       continue;
4272     SDNode *User = *UI;
4273     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
4274   }
4275
4276   // Now the vldN-lane intrinsic is dead except for its chain result.
4277   // Update uses of the chain.
4278   std::vector<SDValue> VLDDupResults;
4279   for (unsigned n = 0; n < NumVecs; ++n)
4280     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
4281   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
4282   DCI.CombineTo(VLD, VLDDupResults);
4283
4284   return SDValue(N, 0);
4285 }
4286
4287 // vselect (v1i1 setcc) ->
4288 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
4289 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
4290 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
4291 // such VSELECT.
4292 static SDValue PerformVSelectCombine(SDNode *N, SelectionDAG &DAG) {
4293   SDValue N0 = N->getOperand(0);
4294   EVT CCVT = N0.getValueType();
4295
4296   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
4297       CCVT.getVectorElementType() != MVT::i1)
4298     return SDValue();
4299
4300   EVT ResVT = N->getValueType(0);
4301   EVT CmpVT = N0.getOperand(0).getValueType();
4302   // Only combine when the result type is of the same size as the compared
4303   // operands.
4304   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
4305     return SDValue();
4306
4307   SDValue IfTrue = N->getOperand(1);
4308   SDValue IfFalse = N->getOperand(2);
4309   SDValue SetCC =
4310       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
4311                    N0.getOperand(0), N0.getOperand(1),
4312                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
4313   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
4314                      IfTrue, IfFalse);
4315 }
4316
4317 // sign_extend (extract_vector_elt (v1i1 setcc)) ->
4318 //     extract_vector_elt (v1iXX setcc)
4319 // (XX is the size of the compared operand type)
4320 static SDValue PerformSignExtendCombine(SDNode *N, SelectionDAG &DAG) {
4321   SDValue N0 = N->getOperand(0);
4322   SDValue Vec = N0.getOperand(0);
4323
4324   if (N0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4325       Vec.getOpcode() != ISD::SETCC)
4326     return SDValue();
4327
4328   EVT ResVT = N->getValueType(0);
4329   EVT CmpVT = Vec.getOperand(0).getValueType();
4330   // Only optimize when the result type is of the same size as the element
4331   // type of the compared operand.
4332   if (ResVT.getSizeInBits() != CmpVT.getVectorElementType().getSizeInBits())
4333     return SDValue();
4334
4335   SDValue Lane = N0.getOperand(1);
4336   SDValue SetCC =
4337       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
4338                    Vec.getOperand(0), Vec.getOperand(1),
4339                    cast<CondCodeSDNode>(Vec.getOperand(2))->get());
4340   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), ResVT,
4341                      SetCC, Lane);
4342 }
4343
4344 SDValue
4345 AArch64TargetLowering::PerformDAGCombine(SDNode *N,
4346                                          DAGCombinerInfo &DCI) const {
4347   switch (N->getOpcode()) {
4348   default: break;
4349   case ISD::AND: return PerformANDCombine(N, DCI);
4350   case ISD::OR: return PerformORCombine(N, DCI, getSubtarget());
4351   case ISD::SHL:
4352   case ISD::SRA:
4353   case ISD::SRL:
4354     return PerformShiftCombine(N, DCI, getSubtarget());
4355   case ISD::VSELECT: return PerformVSelectCombine(N, DCI.DAG);
4356   case ISD::SIGN_EXTEND: return PerformSignExtendCombine(N, DCI.DAG);
4357   case ISD::INTRINSIC_WO_CHAIN:
4358     return PerformIntrinsicCombine(N, DCI.DAG);
4359   case AArch64ISD::NEON_VDUPLANE:
4360     return CombineVLDDUP(N, DCI);
4361   case AArch64ISD::NEON_LD2DUP:
4362   case AArch64ISD::NEON_LD3DUP:
4363   case AArch64ISD::NEON_LD4DUP:
4364     return CombineBaseUpdate(N, DCI);
4365   case ISD::INTRINSIC_VOID:
4366   case ISD::INTRINSIC_W_CHAIN:
4367     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
4368     case Intrinsic::arm_neon_vld1:
4369     case Intrinsic::arm_neon_vld2:
4370     case Intrinsic::arm_neon_vld3:
4371     case Intrinsic::arm_neon_vld4:
4372     case Intrinsic::arm_neon_vst1:
4373     case Intrinsic::arm_neon_vst2:
4374     case Intrinsic::arm_neon_vst3:
4375     case Intrinsic::arm_neon_vst4:
4376     case Intrinsic::arm_neon_vld2lane:
4377     case Intrinsic::arm_neon_vld3lane:
4378     case Intrinsic::arm_neon_vld4lane:
4379     case Intrinsic::aarch64_neon_vld1x2:
4380     case Intrinsic::aarch64_neon_vld1x3:
4381     case Intrinsic::aarch64_neon_vld1x4:
4382     case Intrinsic::aarch64_neon_vst1x2:
4383     case Intrinsic::aarch64_neon_vst1x3:
4384     case Intrinsic::aarch64_neon_vst1x4:
4385     case Intrinsic::arm_neon_vst2lane:
4386     case Intrinsic::arm_neon_vst3lane:
4387     case Intrinsic::arm_neon_vst4lane:
4388       return CombineBaseUpdate(N, DCI);
4389     default:
4390       break;
4391     }
4392   }
4393   return SDValue();
4394 }
4395
4396 bool
4397 AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
4398   VT = VT.getScalarType();
4399
4400   if (!VT.isSimple())
4401     return false;
4402
4403   switch (VT.getSimpleVT().SimpleTy) {
4404   case MVT::f16:
4405   case MVT::f32:
4406   case MVT::f64:
4407     return true;
4408   case MVT::f128:
4409     return false;
4410   default:
4411     break;
4412   }
4413
4414   return false;
4415 }
4416
4417 bool AArch64TargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
4418                                                           unsigned AddrSpace,
4419                                                           bool *Fast) const {
4420   const AArch64Subtarget *Subtarget = getSubtarget();
4421   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
4422   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
4423
4424   switch (VT.getSimpleVT().SimpleTy) {
4425   default:
4426     return false;
4427   // Scalar types
4428   case MVT::i8:  case MVT::i16:
4429   case MVT::i32: case MVT::i64:
4430   case MVT::f32: case MVT::f64: {
4431     // Unaligned access can use (for example) LRDB, LRDH, LDRW
4432     if (AllowsUnaligned) {
4433       if (Fast)
4434         *Fast = true;
4435       return true;
4436     }
4437     return false;
4438   }
4439   // 64-bit vector types
4440   case MVT::v8i8:  case MVT::v4i16:
4441   case MVT::v2i32: case MVT::v1i64:
4442   case MVT::v2f32: case MVT::v1f64:
4443   // 128-bit vector types
4444   case MVT::v16i8: case MVT::v8i16:
4445   case MVT::v4i32: case MVT::v2i64:
4446   case MVT::v4f32: case MVT::v2f64: {
4447     // For any little-endian targets with neon, we can support unaligned
4448     // load/store of V registers using ld1/st1.
4449     // A big-endian target may also explicitly support unaligned accesses
4450     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
4451       if (Fast)
4452         *Fast = true;
4453       return true;
4454     }
4455     return false;
4456   }
4457   }
4458 }
4459
4460 // Check whether a shuffle_vector could be presented as concat_vector.
4461 bool AArch64TargetLowering::isConcatVector(SDValue Op, SelectionDAG &DAG,
4462                                            SDValue V0, SDValue V1,
4463                                            const int *Mask,
4464                                            SDValue &Res) const {
4465   SDLoc DL(Op);
4466   EVT VT = Op.getValueType();
4467   if (VT.getSizeInBits() != 128)
4468     return false;
4469   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4470       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4471     return false;
4472
4473   unsigned NumElts = VT.getVectorNumElements();
4474   bool isContactVector = true;
4475   bool splitV0 = false;
4476   if (V0.getValueType().getSizeInBits() == 128)
4477     splitV0 = true;
4478
4479   for (int I = 0, E = NumElts / 2; I != E; I++) {
4480     if (Mask[I] != I) {
4481       isContactVector = false;
4482       break;
4483     }
4484   }
4485
4486   if (isContactVector) {
4487     int offset = NumElts / 2;
4488     for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4489       if (Mask[I] != I + splitV0 * offset) {
4490         isContactVector = false;
4491         break;
4492       }
4493     }
4494   }
4495
4496   if (isContactVector) {
4497     EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4498                                   NumElts / 2);
4499     if (splitV0) {
4500       V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4501                        DAG.getConstant(0, MVT::i64));
4502     }
4503     if (V1.getValueType().getSizeInBits() == 128) {
4504       V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4505                        DAG.getConstant(0, MVT::i64));
4506     }
4507     Res = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4508     return true;
4509   }
4510   return false;
4511 }
4512
4513 // Check whether a Build Vector could be presented as Shuffle Vector.
4514 // This Shuffle Vector maybe not legalized, so the length of its operand and
4515 // the length of result may not equal.
4516 bool AArch64TargetLowering::isKnownShuffleVector(SDValue Op, SelectionDAG &DAG,
4517                                                  SDValue &V0, SDValue &V1,
4518                                                  int *Mask) const {
4519   SDLoc DL(Op);
4520   EVT VT = Op.getValueType();
4521   unsigned NumElts = VT.getVectorNumElements();
4522   unsigned V0NumElts = 0;
4523
4524   // Check if all elements are extracted from less than 3 vectors.
4525   for (unsigned i = 0; i < NumElts; ++i) {
4526     SDValue Elt = Op.getOperand(i);
4527     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4528         Elt.getOperand(0).getValueType().getVectorElementType() !=
4529             VT.getVectorElementType())
4530       return false;
4531
4532     if (!V0.getNode()) {
4533       V0 = Elt.getOperand(0);
4534       V0NumElts = V0.getValueType().getVectorNumElements();
4535     }
4536     if (Elt.getOperand(0) == V0) {
4537       Mask[i] = (cast<ConstantSDNode>(Elt->getOperand(1))->getZExtValue());
4538       continue;
4539     } else if (!V1.getNode()) {
4540       V1 = Elt.getOperand(0);
4541     }
4542     if (Elt.getOperand(0) == V1) {
4543       unsigned Lane = cast<ConstantSDNode>(Elt->getOperand(1))->getZExtValue();
4544       Mask[i] = (Lane + V0NumElts);
4545       continue;
4546     } else {
4547       return false;
4548     }
4549   }
4550   return true;
4551 }
4552
4553 // LowerShiftRightParts - Lower SRL_PARTS and SRA_PARTS, which returns two
4554 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4555 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4556                                                 SelectionDAG &DAG) const {
4557   assert(Op.getNumOperands() == 3 && "Not a quad-shift!");
4558   EVT VT = Op.getValueType();
4559   unsigned VTBits = VT.getSizeInBits();
4560   SDLoc dl(Op);
4561   SDValue ShOpLo = Op.getOperand(0);
4562   SDValue ShOpHi = Op.getOperand(1);
4563   SDValue ShAmt  = Op.getOperand(2);
4564   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4565
4566   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4567   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4568                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4569   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4570   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4571                                    DAG.getConstant(VTBits, MVT::i64));
4572   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4573   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4574   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4575   SDValue Tmp3 = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4576
4577   SDValue A64cc;
4578   SDValue CmpOp = getSelectableIntSetCC(ExtraShAmt,
4579                                         DAG.getConstant(0, MVT::i64),
4580                                         ISD::SETGE, A64cc,
4581                                         DAG, dl);
4582
4583   SDValue Hi = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT, CmpOp,
4584                            DAG.getConstant(0, Tmp3.getValueType()), Tmp3,
4585                            A64cc);
4586   SDValue Lo = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT, CmpOp,
4587                            TrueVal, FalseVal, A64cc);
4588
4589   SDValue Ops[2] = { Lo, Hi };
4590   return DAG.getMergeValues(Ops, 2, dl);
4591 }
4592
4593 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4594 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4595 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4596                                                SelectionDAG &DAG) const {
4597   assert(Op.getNumOperands() == 3 && "Not a quad-shift!");
4598   EVT VT = Op.getValueType();
4599   unsigned VTBits = VT.getSizeInBits();
4600   SDLoc dl(Op);
4601   SDValue ShOpLo = Op.getOperand(0);
4602   SDValue ShOpHi = Op.getOperand(1);
4603   SDValue ShAmt  = Op.getOperand(2);
4604
4605   assert(Op.getOpcode() == ISD::SHL_PARTS);
4606   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4607                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4608   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4609   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4610                                    DAG.getConstant(VTBits, MVT::i64));
4611   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4612   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4613   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4614   SDValue Tmp4 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4615
4616   SDValue A64cc;
4617   SDValue CmpOp = getSelectableIntSetCC(ExtraShAmt,
4618                                         DAG.getConstant(0, MVT::i64),
4619                                         ISD::SETGE, A64cc,
4620                                         DAG, dl);
4621
4622   SDValue Lo = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT, CmpOp,
4623                            DAG.getConstant(0, Tmp4.getValueType()), Tmp4,
4624                            A64cc);
4625   SDValue Hi = DAG.getNode(AArch64ISD::SELECT_CC, dl, VT, CmpOp,
4626                            Tmp3, FalseVal, A64cc);
4627
4628   SDValue Ops[2] = { Lo, Hi };
4629   return DAG.getMergeValues(Ops, 2, dl);
4630 }
4631
4632 // If this is a case we can't handle, return null and let the default
4633 // expansion code take care of it.
4634 SDValue
4635 AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
4636                                          const AArch64Subtarget *ST) const {
4637
4638   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4639   SDLoc DL(Op);
4640   EVT VT = Op.getValueType();
4641
4642   APInt SplatBits, SplatUndef;
4643   unsigned SplatBitSize;
4644   bool HasAnyUndefs;
4645
4646   unsigned UseNeonMov = VT.getSizeInBits() >= 64;
4647
4648   // Note we favor lowering MOVI over MVNI.
4649   // This has implications on the definition of patterns in TableGen to select
4650   // BIC immediate instructions but not ORR immediate instructions.
4651   // If this lowering order is changed, TableGen patterns for BIC immediate and
4652   // ORR immediate instructions have to be updated.
4653   if (UseNeonMov &&
4654       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4655     if (SplatBitSize <= 64) {
4656       // First attempt to use vector immediate-form MOVI
4657       EVT NeonMovVT;
4658       unsigned Imm = 0;
4659       unsigned OpCmode = 0;
4660
4661       if (isNeonModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
4662                             SplatBitSize, DAG, VT.is128BitVector(),
4663                             Neon_Mov_Imm, NeonMovVT, Imm, OpCmode)) {
4664         SDValue ImmVal = DAG.getTargetConstant(Imm, MVT::i32);
4665         SDValue OpCmodeVal = DAG.getConstant(OpCmode, MVT::i32);
4666
4667         if (ImmVal.getNode() && OpCmodeVal.getNode()) {
4668           SDValue NeonMov = DAG.getNode(AArch64ISD::NEON_MOVIMM, DL, NeonMovVT,
4669                                         ImmVal, OpCmodeVal);
4670           return DAG.getNode(ISD::BITCAST, DL, VT, NeonMov);
4671         }
4672       }
4673
4674       // Then attempt to use vector immediate-form MVNI
4675       uint64_t NegatedImm = (~SplatBits).getZExtValue();
4676       if (isNeonModifiedImm(NegatedImm, SplatUndef.getZExtValue(), SplatBitSize,
4677                             DAG, VT.is128BitVector(), Neon_Mvn_Imm, NeonMovVT,
4678                             Imm, OpCmode)) {
4679         SDValue ImmVal = DAG.getTargetConstant(Imm, MVT::i32);
4680         SDValue OpCmodeVal = DAG.getConstant(OpCmode, MVT::i32);
4681         if (ImmVal.getNode() && OpCmodeVal.getNode()) {
4682           SDValue NeonMov = DAG.getNode(AArch64ISD::NEON_MVNIMM, DL, NeonMovVT,
4683                                         ImmVal, OpCmodeVal);
4684           return DAG.getNode(ISD::BITCAST, DL, VT, NeonMov);
4685         }
4686       }
4687
4688       // Attempt to use vector immediate-form FMOV
4689       if (((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) ||
4690           (VT == MVT::v2f64 && SplatBitSize == 64)) {
4691         APFloat RealVal(
4692             SplatBitSize == 32 ? APFloat::IEEEsingle : APFloat::IEEEdouble,
4693             SplatBits);
4694         uint32_t ImmVal;
4695         if (A64Imms::isFPImm(RealVal, ImmVal)) {
4696           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
4697           return DAG.getNode(AArch64ISD::NEON_FMOVIMM, DL, VT, Val);
4698         }
4699       }
4700     }
4701   }
4702
4703   unsigned NumElts = VT.getVectorNumElements();
4704   bool isOnlyLowElement = true;
4705   bool usesOnlyOneValue = true;
4706   bool hasDominantValue = false;
4707   bool isConstant = true;
4708
4709   // Map of the number of times a particular SDValue appears in the
4710   // element list.
4711   DenseMap<SDValue, unsigned> ValueCounts;
4712   SDValue Value;
4713   for (unsigned i = 0; i < NumElts; ++i) {
4714     SDValue V = Op.getOperand(i);
4715     if (V.getOpcode() == ISD::UNDEF)
4716       continue;
4717     if (i > 0)
4718       isOnlyLowElement = false;
4719     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
4720       isConstant = false;
4721
4722     ValueCounts.insert(std::make_pair(V, 0));
4723     unsigned &Count = ValueCounts[V];
4724
4725     // Is this value dominant? (takes up more than half of the lanes)
4726     if (++Count > (NumElts / 2)) {
4727       hasDominantValue = true;
4728       Value = V;
4729     }
4730   }
4731   if (ValueCounts.size() != 1)
4732     usesOnlyOneValue = false;
4733   if (!Value.getNode() && ValueCounts.size() > 0)
4734     Value = ValueCounts.begin()->first;
4735
4736   if (ValueCounts.size() == 0)
4737     return DAG.getUNDEF(VT);
4738
4739   if (isOnlyLowElement)
4740     return DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VT, Value);
4741
4742   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4743   if (hasDominantValue && EltSize <= 64) {
4744     // Use VDUP for non-constant splats.
4745     if (!isConstant) {
4746       SDValue N;
4747
4748       // If we are DUPing a value that comes directly from a vector, we could
4749       // just use DUPLANE. We can only do this if the lane being extracted
4750       // is at a constant index, as the DUP from lane instructions only have
4751       // constant-index forms.
4752       //
4753       // If there is a TRUNCATE between EXTRACT_VECTOR_ELT and DUP, we can
4754       // remove TRUNCATE for DUPLANE by apdating the source vector to
4755       // appropriate vector type and lane index.
4756       //
4757       // FIXME: for now we have v1i8, v1i16, v1i32 legal vector types, if they
4758       // are not legal any more, no need to check the type size in bits should
4759       // be large than 64.
4760       SDValue V = Value;
4761       if (Value->getOpcode() == ISD::TRUNCATE)
4762         V = Value->getOperand(0);
4763       if (V->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
4764           isa<ConstantSDNode>(V->getOperand(1)) &&
4765           V->getOperand(0).getValueType().getSizeInBits() >= 64) {
4766
4767         // If the element size of source vector is larger than DUPLANE
4768         // element size, we can do transformation by,
4769         // 1) bitcasting source register to smaller element vector
4770         // 2) mutiplying the lane index by SrcEltSize/ResEltSize
4771         // For example, we can lower
4772         //     "v8i16 vdup_lane(v4i32, 1)"
4773         // to be
4774         //     "v8i16 vdup_lane(v8i16 bitcast(v4i32), 2)".
4775         SDValue SrcVec = V->getOperand(0);
4776         unsigned SrcEltSize =
4777             SrcVec.getValueType().getVectorElementType().getSizeInBits();
4778         unsigned ResEltSize = VT.getVectorElementType().getSizeInBits();
4779         if (SrcEltSize > ResEltSize) {
4780           assert((SrcEltSize % ResEltSize == 0) && "Invalid element size");
4781           SDValue BitCast;
4782           unsigned SrcSize = SrcVec.getValueType().getSizeInBits();
4783           unsigned ResSize = VT.getSizeInBits();
4784
4785           if (SrcSize > ResSize) {
4786             assert((SrcSize % ResSize == 0) && "Invalid vector size");
4787             EVT CastVT =
4788                 EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4789                                  SrcSize / ResEltSize);
4790             BitCast = DAG.getNode(ISD::BITCAST, DL, CastVT, SrcVec);
4791           } else {
4792             assert((SrcSize == ResSize) && "Invalid vector size of source vec");
4793             BitCast = DAG.getNode(ISD::BITCAST, DL, VT, SrcVec);
4794           }
4795
4796           unsigned LaneIdx = V->getConstantOperandVal(1);
4797           SDValue Lane =
4798               DAG.getConstant((SrcEltSize / ResEltSize) * LaneIdx, MVT::i64);
4799           N = DAG.getNode(AArch64ISD::NEON_VDUPLANE, DL, VT, BitCast, Lane);
4800         } else {
4801           assert((SrcEltSize == ResEltSize) &&
4802                  "Invalid element size of source vec");
4803           N = DAG.getNode(AArch64ISD::NEON_VDUPLANE, DL, VT, V->getOperand(0),
4804                           V->getOperand(1));
4805         }
4806       } else
4807         N = DAG.getNode(AArch64ISD::NEON_VDUP, DL, VT, Value);
4808
4809       if (!usesOnlyOneValue) {
4810         // The dominant value was splatted as 'N', but we now have to insert
4811         // all differing elements.
4812         for (unsigned I = 0; I < NumElts; ++I) {
4813           if (Op.getOperand(I) == Value)
4814             continue;
4815           SmallVector<SDValue, 3> Ops;
4816           Ops.push_back(N);
4817           Ops.push_back(Op.getOperand(I));
4818           Ops.push_back(DAG.getConstant(I, MVT::i64));
4819           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, Ops);
4820         }
4821       }
4822       return N;
4823     }
4824     if (usesOnlyOneValue && isConstant) {
4825       return DAG.getNode(AArch64ISD::NEON_VDUP, DL, VT, Value);
4826     }
4827   }
4828   // If all elements are constants and the case above didn't get hit, fall back
4829   // to the default expansion, which will generate a load from the constant
4830   // pool.
4831   if (isConstant)
4832     return SDValue();
4833
4834   // Try to lower this in lowering ShuffleVector way.
4835   SDValue V0, V1;
4836   int Mask[16];
4837   if (isKnownShuffleVector(Op, DAG, V0, V1, Mask)) {
4838     unsigned V0NumElts = V0.getValueType().getVectorNumElements();
4839     if (!V1.getNode() && V0NumElts == NumElts * 2) {
4840       V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V0,
4841                        DAG.getConstant(NumElts, MVT::i64));
4842       V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V0,
4843                        DAG.getConstant(0, MVT::i64));
4844       V0NumElts = V0.getValueType().getVectorNumElements();
4845     }
4846
4847     if (V1.getNode() && NumElts == V0NumElts &&
4848         V0NumElts == V1.getValueType().getVectorNumElements()) {
4849       SDValue Shuffle = DAG.getVectorShuffle(VT, DL, V0, V1, Mask);
4850       if (Shuffle.getOpcode() != ISD::VECTOR_SHUFFLE)
4851         return Shuffle;
4852       else
4853         return LowerVECTOR_SHUFFLE(Shuffle, DAG);
4854     } else {
4855       SDValue Res;
4856       if (isConcatVector(Op, DAG, V0, V1, Mask, Res))
4857         return Res;
4858     }
4859   }
4860
4861   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
4862   // know the default expansion would otherwise fall back on something even
4863   // worse. For a vector with one or two non-undef values, that's
4864   // scalar_to_vector for the elements followed by a shuffle (provided the
4865   // shuffle is valid for the target) and materialization element by element
4866   // on the stack followed by a load for everything else.
4867   if (!isConstant && !usesOnlyOneValue) {
4868     SDValue Vec = DAG.getUNDEF(VT);
4869     for (unsigned i = 0 ; i < NumElts; ++i) {
4870       SDValue V = Op.getOperand(i);
4871       if (V.getOpcode() == ISD::UNDEF)
4872         continue;
4873       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
4874       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, Vec, V, LaneIdx);
4875     }
4876     return Vec;
4877   }
4878   return SDValue();
4879 }
4880
4881 /// isREVMask - Check if a vector shuffle corresponds to a REV
4882 /// instruction with the specified blocksize.  (The order of the elements
4883 /// within each block of the vector is reversed.)
4884 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4885   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4886          "Only possible block sizes for REV are: 16, 32, 64");
4887
4888   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4889   if (EltSz == 64)
4890     return false;
4891
4892   unsigned NumElts = VT.getVectorNumElements();
4893   unsigned BlockElts = M[0] + 1;
4894   // If the first shuffle index is UNDEF, be optimistic.
4895   if (M[0] < 0)
4896     BlockElts = BlockSize / EltSz;
4897
4898   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4899     return false;
4900
4901   for (unsigned i = 0; i < NumElts; ++i) {
4902     if (M[i] < 0)
4903       continue; // ignore UNDEF indices
4904     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4905       return false;
4906   }
4907
4908   return true;
4909 }
4910
4911 // isPermuteMask - Check whether the vector shuffle matches to UZP, ZIP and
4912 // TRN instruction.
4913 static unsigned isPermuteMask(ArrayRef<int> M, EVT VT, bool isV2undef) {
4914   unsigned NumElts = VT.getVectorNumElements();
4915   if (NumElts < 4)
4916     return 0;
4917
4918   bool ismatch = true;
4919
4920   // Check UZP1
4921   for (unsigned i = 0; i < NumElts; ++i) {
4922     unsigned answer = i * 2;
4923     if (isV2undef && answer >= NumElts)
4924       answer -= NumElts;
4925     if (M[i] != -1 && (unsigned)M[i] != answer) {
4926       ismatch = false;
4927       break;
4928     }
4929   }
4930   if (ismatch)
4931     return AArch64ISD::NEON_UZP1;
4932
4933   // Check UZP2
4934   ismatch = true;
4935   for (unsigned i = 0; i < NumElts; ++i) {
4936     unsigned answer = i * 2 + 1;
4937     if (isV2undef && answer >= NumElts)
4938       answer -= NumElts;
4939     if (M[i] != -1 && (unsigned)M[i] != answer) {
4940       ismatch = false;
4941       break;
4942     }
4943   }
4944   if (ismatch)
4945     return AArch64ISD::NEON_UZP2;
4946
4947   // Check ZIP1
4948   ismatch = true;
4949   for (unsigned i = 0; i < NumElts; ++i) {
4950     unsigned answer = i / 2 + NumElts * (i % 2);
4951     if (isV2undef && answer >= NumElts)
4952       answer -= NumElts;
4953     if (M[i] != -1 && (unsigned)M[i] != answer) {
4954       ismatch = false;
4955       break;
4956     }
4957   }
4958   if (ismatch)
4959     return AArch64ISD::NEON_ZIP1;
4960
4961   // Check ZIP2
4962   ismatch = true;
4963   for (unsigned i = 0; i < NumElts; ++i) {
4964     unsigned answer = (NumElts + i) / 2 + NumElts * (i % 2);
4965     if (isV2undef && answer >= NumElts)
4966       answer -= NumElts;
4967     if (M[i] != -1 && (unsigned)M[i] != answer) {
4968       ismatch = false;
4969       break;
4970     }
4971   }
4972   if (ismatch)
4973     return AArch64ISD::NEON_ZIP2;
4974
4975   // Check TRN1
4976   ismatch = true;
4977   for (unsigned i = 0; i < NumElts; ++i) {
4978     unsigned answer = i + (NumElts - 1) * (i % 2);
4979     if (isV2undef && answer >= NumElts)
4980       answer -= NumElts;
4981     if (M[i] != -1 && (unsigned)M[i] != answer) {
4982       ismatch = false;
4983       break;
4984     }
4985   }
4986   if (ismatch)
4987     return AArch64ISD::NEON_TRN1;
4988
4989   // Check TRN2
4990   ismatch = true;
4991   for (unsigned i = 0; i < NumElts; ++i) {
4992     unsigned answer = 1 + i + (NumElts - 1) * (i % 2);
4993     if (isV2undef && answer >= NumElts)
4994       answer -= NumElts;
4995     if (M[i] != -1 && (unsigned)M[i] != answer) {
4996       ismatch = false;
4997       break;
4998     }
4999   }
5000   if (ismatch)
5001     return AArch64ISD::NEON_TRN2;
5002
5003   return 0;
5004 }
5005
5006 SDValue
5007 AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5008                                            SelectionDAG &DAG) const {
5009   SDValue V1 = Op.getOperand(0);
5010   SDValue V2 = Op.getOperand(1);
5011   SDLoc dl(Op);
5012   EVT VT = Op.getValueType();
5013   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5014
5015   // Convert shuffles that are directly supported on NEON to target-specific
5016   // DAG nodes, instead of keeping them as shuffles and matching them again
5017   // during code selection.  This is more efficient and avoids the possibility
5018   // of inconsistencies between legalization and selection.
5019   ArrayRef<int> ShuffleMask = SVN->getMask();
5020
5021   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5022   if (EltSize > 64)
5023     return SDValue();
5024
5025   if (isREVMask(ShuffleMask, VT, 64))
5026     return DAG.getNode(AArch64ISD::NEON_REV64, dl, VT, V1);
5027   if (isREVMask(ShuffleMask, VT, 32))
5028     return DAG.getNode(AArch64ISD::NEON_REV32, dl, VT, V1);
5029   if (isREVMask(ShuffleMask, VT, 16))
5030     return DAG.getNode(AArch64ISD::NEON_REV16, dl, VT, V1);
5031
5032   unsigned ISDNo;
5033   if (V2.getOpcode() == ISD::UNDEF)
5034     ISDNo = isPermuteMask(ShuffleMask, VT, true);
5035   else
5036     ISDNo = isPermuteMask(ShuffleMask, VT, false);
5037
5038   if (ISDNo) {
5039     if (V2.getOpcode() == ISD::UNDEF)
5040       return DAG.getNode(ISDNo, dl, VT, V1, V1);
5041     else
5042       return DAG.getNode(ISDNo, dl, VT, V1, V2);
5043   }
5044
5045   SDValue Res;
5046   if (isConcatVector(Op, DAG, V1, V2, &ShuffleMask[0], Res))
5047     return Res;
5048
5049   // If the element of shuffle mask are all the same constant, we can
5050   // transform it into either NEON_VDUP or NEON_VDUPLANE
5051   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5052     int Lane = SVN->getSplatIndex();
5053     // If this is undef splat, generate it via "just" vdup, if possible.
5054     if (Lane == -1) Lane = 0;
5055
5056     // Test if V1 is a SCALAR_TO_VECTOR.
5057     if (V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5058       return DAG.getNode(AArch64ISD::NEON_VDUP, dl, VT, V1.getOperand(0));
5059     }
5060     // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR.
5061     if (V1.getOpcode() == ISD::BUILD_VECTOR) {
5062       bool IsScalarToVector = true;
5063       for (unsigned i = 0, e = V1.getNumOperands(); i != e; ++i)
5064         if (V1.getOperand(i).getOpcode() != ISD::UNDEF &&
5065             i != (unsigned)Lane) {
5066           IsScalarToVector = false;
5067           break;
5068         }
5069       if (IsScalarToVector)
5070         return DAG.getNode(AArch64ISD::NEON_VDUP, dl, VT,
5071                            V1.getOperand(Lane));
5072     }
5073
5074     // Test if V1 is a EXTRACT_SUBVECTOR.
5075     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5076       int ExtLane = cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5077       return DAG.getNode(AArch64ISD::NEON_VDUPLANE, dl, VT, V1.getOperand(0),
5078                          DAG.getConstant(Lane + ExtLane, MVT::i64));
5079     }
5080     // Test if V1 is a CONCAT_VECTORS.
5081     if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
5082         V1.getOperand(1).getOpcode() == ISD::UNDEF) {
5083       SDValue Op0 = V1.getOperand(0);
5084       assert((unsigned)Lane < Op0.getValueType().getVectorNumElements() &&
5085              "Invalid vector lane access");
5086       return DAG.getNode(AArch64ISD::NEON_VDUPLANE, dl, VT, Op0,
5087                          DAG.getConstant(Lane, MVT::i64));
5088     }
5089
5090     return DAG.getNode(AArch64ISD::NEON_VDUPLANE, dl, VT, V1,
5091                        DAG.getConstant(Lane, MVT::i64));
5092   }
5093
5094   int Length = ShuffleMask.size();
5095   int V1EltNum = V1.getValueType().getVectorNumElements();
5096
5097   // If the number of v1 elements is the same as the number of shuffle mask
5098   // element and the shuffle masks are sequential values, we can transform
5099   // it into NEON_VEXTRACT.
5100   if (V1EltNum == Length) {
5101     // Check if the shuffle mask is sequential.
5102     int SkipUndef = 0;
5103     while (ShuffleMask[SkipUndef] == -1) {
5104       SkipUndef++;
5105     }
5106     int CurMask = ShuffleMask[SkipUndef];
5107     if (CurMask >= SkipUndef) {
5108       bool IsSequential = true;
5109       for (int I = SkipUndef; I < Length; ++I) {
5110         if (ShuffleMask[I] != -1 && ShuffleMask[I] != CurMask) {
5111           IsSequential = false;
5112           break;
5113         }
5114         CurMask++;
5115       }
5116       if (IsSequential) {
5117         assert((EltSize % 8 == 0) && "Bitsize of vector element is incorrect");
5118         unsigned VecSize = EltSize * V1EltNum;
5119         unsigned Index = (EltSize / 8) * (ShuffleMask[SkipUndef] - SkipUndef);
5120         if (VecSize == 64 || VecSize == 128)
5121           return DAG.getNode(AArch64ISD::NEON_VEXTRACT, dl, VT, V1, V2,
5122                              DAG.getConstant(Index, MVT::i64));
5123       }
5124     }
5125   }
5126
5127   // For shuffle mask like "0, 1, 2, 3, 4, 5, 13, 7", try to generate insert
5128   // by element from V2 to V1 .
5129   // If shuffle mask is like "0, 1, 10, 11, 12, 13, 14, 15", V2 would be a
5130   // better choice to be inserted than V1 as less insert needed, so we count
5131   // element to be inserted for both V1 and V2, and select less one as insert
5132   // target.
5133
5134   // Collect elements need to be inserted and their index.
5135   SmallVector<int, 8> NV1Elt;
5136   SmallVector<int, 8> N1Index;
5137   SmallVector<int, 8> NV2Elt;
5138   SmallVector<int, 8> N2Index;
5139   for (int I = 0; I != Length; ++I) {
5140     if (ShuffleMask[I] != I) {
5141       NV1Elt.push_back(ShuffleMask[I]);
5142       N1Index.push_back(I);
5143     }
5144   }
5145   for (int I = 0; I != Length; ++I) {
5146     if (ShuffleMask[I] != (I + V1EltNum)) {
5147       NV2Elt.push_back(ShuffleMask[I]);
5148       N2Index.push_back(I);
5149     }
5150   }
5151
5152   // Decide which to be inserted. If all lanes mismatch, neither V1 nor V2
5153   // will be inserted.
5154   SDValue InsV = V1;
5155   SmallVector<int, 8> InsMasks = NV1Elt;
5156   SmallVector<int, 8> InsIndex = N1Index;
5157   if ((int)NV1Elt.size() != Length || (int)NV2Elt.size() != Length) {
5158     if (NV1Elt.size() > NV2Elt.size()) {
5159       InsV = V2;
5160       InsMasks = NV2Elt;
5161       InsIndex = N2Index;
5162     }
5163   } else {
5164     InsV = DAG.getNode(ISD::UNDEF, dl, VT);
5165   }
5166
5167   for (int I = 0, E = InsMasks.size(); I != E; ++I) {
5168     SDValue ExtV = V1;
5169     int Mask = InsMasks[I];
5170     if (Mask >= V1EltNum) {
5171       ExtV = V2;
5172       Mask -= V1EltNum;
5173     }
5174     // Any value type smaller than i32 is illegal in AArch64, and this lower
5175     // function is called after legalize pass, so we need to legalize
5176     // the result here.
5177     EVT EltVT;
5178     if (VT.getVectorElementType().isFloatingPoint())
5179       EltVT = (EltSize == 64) ? MVT::f64 : MVT::f32;
5180     else
5181       EltVT = (EltSize == 64) ? MVT::i64 : MVT::i32;
5182
5183     if (Mask >= 0) {
5184       ExtV = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, ExtV,
5185                          DAG.getConstant(Mask, MVT::i64));
5186       InsV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, InsV, ExtV,
5187                          DAG.getConstant(InsIndex[I], MVT::i64));
5188     }
5189   }
5190   return InsV;
5191 }
5192
5193 AArch64TargetLowering::ConstraintType
5194 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
5195   if (Constraint.size() == 1) {
5196     switch (Constraint[0]) {
5197     default: break;
5198     case 'w': // An FP/SIMD vector register
5199       return C_RegisterClass;
5200     case 'I': // Constant that can be used with an ADD instruction
5201     case 'J': // Constant that can be used with a SUB instruction
5202     case 'K': // Constant that can be used with a 32-bit logical instruction
5203     case 'L': // Constant that can be used with a 64-bit logical instruction
5204     case 'M': // Constant that can be used as a 32-bit MOV immediate
5205     case 'N': // Constant that can be used as a 64-bit MOV immediate
5206     case 'Y': // Floating point constant zero
5207     case 'Z': // Integer constant zero
5208       return C_Other;
5209     case 'Q': // A memory reference with base register and no offset
5210       return C_Memory;
5211     case 'S': // A symbolic address
5212       return C_Other;
5213     }
5214   }
5215
5216   // FIXME: Ump, Utf, Usa, Ush
5217   // Ump: A memory address suitable for ldp/stp in SI, DI, SF and DF modes,
5218   //      whatever they may be
5219   // Utf: A memory address suitable for ldp/stp in TF mode, whatever it may be
5220   // Usa: An absolute symbolic address
5221   // Ush: The high part (bits 32:12) of a pc-relative symbolic address
5222   assert(Constraint != "Ump" && Constraint != "Utf" && Constraint != "Usa"
5223          && Constraint != "Ush" && "Unimplemented constraints");
5224
5225   return TargetLowering::getConstraintType(Constraint);
5226 }
5227
5228 TargetLowering::ConstraintWeight
5229 AArch64TargetLowering::getSingleConstraintMatchWeight(AsmOperandInfo &Info,
5230                                                 const char *Constraint) const {
5231
5232   llvm_unreachable("Constraint weight unimplemented");
5233 }
5234
5235 void
5236 AArch64TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5237                                                     std::string &Constraint,
5238                                                     std::vector<SDValue> &Ops,
5239                                                     SelectionDAG &DAG) const {
5240   SDValue Result;
5241
5242   // Only length 1 constraints are C_Other.
5243   if (Constraint.size() != 1) return;
5244
5245   // Only C_Other constraints get lowered like this. That means constants for us
5246   // so return early if there's no hope the constraint can be lowered.
5247
5248   switch(Constraint[0]) {
5249   default: break;
5250   case 'I': case 'J': case 'K': case 'L':
5251   case 'M': case 'N': case 'Z': {
5252     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5253     if (!C)
5254       return;
5255
5256     uint64_t CVal = C->getZExtValue();
5257     uint32_t Bits;
5258
5259     switch (Constraint[0]) {
5260     default:
5261       // FIXME: 'M' and 'N' are MOV pseudo-insts -- unsupported in assembly. 'J'
5262       // is a peculiarly useless SUB constraint.
5263       llvm_unreachable("Unimplemented C_Other constraint");
5264     case 'I':
5265       if (CVal <= 0xfff)
5266         break;
5267       return;
5268     case 'K':
5269       if (A64Imms::isLogicalImm(32, CVal, Bits))
5270         break;
5271       return;
5272     case 'L':
5273       if (A64Imms::isLogicalImm(64, CVal, Bits))
5274         break;
5275       return;
5276     case 'Z':
5277       if (CVal == 0)
5278         break;
5279       return;
5280     }
5281
5282     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5283     break;
5284   }
5285   case 'S': {
5286     // An absolute symbolic address or label reference.
5287     if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5288       Result = DAG.getTargetGlobalAddress(GA->getGlobal(), SDLoc(Op),
5289                                           GA->getValueType(0));
5290     } else if (const BlockAddressSDNode *BA
5291                  = dyn_cast<BlockAddressSDNode>(Op)) {
5292       Result = DAG.getTargetBlockAddress(BA->getBlockAddress(),
5293                                          BA->getValueType(0));
5294     } else if (const ExternalSymbolSDNode *ES
5295                  = dyn_cast<ExternalSymbolSDNode>(Op)) {
5296       Result = DAG.getTargetExternalSymbol(ES->getSymbol(),
5297                                            ES->getValueType(0));
5298     } else
5299       return;
5300     break;
5301   }
5302   case 'Y':
5303     if (const ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op)) {
5304       if (CFP->isExactlyValue(0.0)) {
5305         Result = DAG.getTargetConstantFP(0.0, CFP->getValueType(0));
5306         break;
5307       }
5308     }
5309     return;
5310   }
5311
5312   if (Result.getNode()) {
5313     Ops.push_back(Result);
5314     return;
5315   }
5316
5317   // It's an unknown constraint for us. Let generic code have a go.
5318   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5319 }
5320
5321 std::pair<unsigned, const TargetRegisterClass*>
5322 AArch64TargetLowering::getRegForInlineAsmConstraint(
5323                                                   const std::string &Constraint,
5324                                                   MVT VT) const {
5325   if (Constraint.size() == 1) {
5326     switch (Constraint[0]) {
5327     case 'r':
5328       if (VT.getSizeInBits() <= 32)
5329         return std::make_pair(0U, &AArch64::GPR32RegClass);
5330       else if (VT == MVT::i64)
5331         return std::make_pair(0U, &AArch64::GPR64RegClass);
5332       break;
5333     case 'w':
5334       if (VT == MVT::f16)
5335         return std::make_pair(0U, &AArch64::FPR16RegClass);
5336       else if (VT == MVT::f32)
5337         return std::make_pair(0U, &AArch64::FPR32RegClass);
5338       else if (VT.getSizeInBits() == 64)
5339         return std::make_pair(0U, &AArch64::FPR64RegClass);
5340       else if (VT.getSizeInBits() == 128)
5341         return std::make_pair(0U, &AArch64::FPR128RegClass);
5342       break;
5343     }
5344   }
5345
5346   // Use the default implementation in TargetLowering to convert the register
5347   // constraint into a member of a register class.
5348   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5349 }
5350
5351 /// Represent NEON load and store intrinsics as MemIntrinsicNodes.
5352 /// The associated MachineMemOperands record the alignment specified
5353 /// in the intrinsic calls.
5354 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5355                                                const CallInst &I,
5356                                                unsigned Intrinsic) const {
5357   switch (Intrinsic) {
5358   case Intrinsic::arm_neon_vld1:
5359   case Intrinsic::arm_neon_vld2:
5360   case Intrinsic::arm_neon_vld3:
5361   case Intrinsic::arm_neon_vld4:
5362   case Intrinsic::aarch64_neon_vld1x2:
5363   case Intrinsic::aarch64_neon_vld1x3:
5364   case Intrinsic::aarch64_neon_vld1x4:
5365   case Intrinsic::arm_neon_vld2lane:
5366   case Intrinsic::arm_neon_vld3lane:
5367   case Intrinsic::arm_neon_vld4lane: {
5368     Info.opc = ISD::INTRINSIC_W_CHAIN;
5369     // Conservatively set memVT to the entire set of vectors loaded.
5370     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
5371     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5372     Info.ptrVal = I.getArgOperand(0);
5373     Info.offset = 0;
5374     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5375     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5376     Info.vol = false; // volatile loads with NEON intrinsics not supported
5377     Info.readMem = true;
5378     Info.writeMem = false;
5379     return true;
5380   }
5381   case Intrinsic::arm_neon_vst1:
5382   case Intrinsic::arm_neon_vst2:
5383   case Intrinsic::arm_neon_vst3:
5384   case Intrinsic::arm_neon_vst4:
5385   case Intrinsic::aarch64_neon_vst1x2:
5386   case Intrinsic::aarch64_neon_vst1x3:
5387   case Intrinsic::aarch64_neon_vst1x4:
5388   case Intrinsic::arm_neon_vst2lane:
5389   case Intrinsic::arm_neon_vst3lane:
5390   case Intrinsic::arm_neon_vst4lane: {
5391     Info.opc = ISD::INTRINSIC_VOID;
5392     // Conservatively set memVT to the entire set of vectors stored.
5393     unsigned NumElts = 0;
5394     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5395       Type *ArgTy = I.getArgOperand(ArgI)->getType();
5396       if (!ArgTy->isVectorTy())
5397         break;
5398       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
5399     }
5400     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5401     Info.ptrVal = I.getArgOperand(0);
5402     Info.offset = 0;
5403     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5404     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5405     Info.vol = false; // volatile stores with NEON intrinsics not supported
5406     Info.readMem = false;
5407     Info.writeMem = true;
5408     return true;
5409   }
5410   default:
5411     break;
5412   }
5413
5414   return false;
5415 }
5416
5417 // Truncations from 64-bit GPR to 32-bit GPR is free.
5418 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
5419   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
5420     return false;
5421   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5422   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5423   if (NumBits1 <= NumBits2)
5424     return false;
5425   return true;
5426 }
5427
5428 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
5429   if (!VT1.isInteger() || !VT2.isInteger())
5430     return false;
5431   unsigned NumBits1 = VT1.getSizeInBits();
5432   unsigned NumBits2 = VT2.getSizeInBits();
5433   if (NumBits1 <= NumBits2)
5434     return false;
5435   return true;
5436 }
5437
5438 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
5439 // 64-bit GPR.
5440 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
5441   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
5442     return false;
5443   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5444   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5445   if (NumBits1 == 32 && NumBits2 == 64)
5446     return true;
5447   return false;
5448 }
5449
5450 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
5451   if (!VT1.isInteger() || !VT2.isInteger())
5452     return false;
5453   unsigned NumBits1 = VT1.getSizeInBits();
5454   unsigned NumBits2 = VT2.getSizeInBits();
5455   if (NumBits1 == 32 && NumBits2 == 64)
5456     return true;
5457   return false;
5458 }
5459
5460 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
5461   EVT VT1 = Val.getValueType();
5462   if (isZExtFree(VT1, VT2)) {
5463     return true;
5464   }
5465
5466   if (Val.getOpcode() != ISD::LOAD)
5467     return false;
5468
5469   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
5470   return (VT1.isSimple() && VT1.isInteger() && VT2.isSimple() &&
5471           VT2.isInteger() && VT1.getSizeInBits() <= 32);
5472 }
5473
5474 // isLegalAddressingMode - Return true if the addressing mode represented
5475 /// by AM is legal for this target, for a load/store of the specified type.
5476 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
5477                                                 Type *Ty) const {
5478   // AArch64 has five basic addressing modes:
5479   //  reg
5480   //  reg + 9-bit signed offset
5481   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
5482   //  reg1 + reg2
5483   //  reg + SIZE_IN_BYTES * reg
5484
5485   // No global is ever allowed as a base.
5486   if (AM.BaseGV)
5487     return false;
5488
5489   // No reg+reg+imm addressing.
5490   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
5491     return false;
5492
5493   // check reg + imm case:
5494   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
5495   uint64_t NumBytes = 0;
5496   if (Ty->isSized()) {
5497     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
5498     NumBytes = NumBits / 8;
5499     if (!isPowerOf2_64(NumBits))
5500       NumBytes = 0;
5501   }
5502
5503   if (!AM.Scale) {
5504     int64_t Offset = AM.BaseOffs;
5505
5506     // 9-bit signed offset
5507     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
5508       return true;
5509
5510     // 12-bit unsigned offset
5511     unsigned shift = Log2_64(NumBytes);
5512     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
5513         // Must be a multiple of NumBytes (NumBytes is a power of 2)
5514         (Offset >> shift) << shift == Offset)
5515       return true;
5516     return false;
5517   }
5518   if (!AM.Scale || AM.Scale == 1 ||
5519       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
5520     return true;
5521   return false;
5522 }
5523
5524 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
5525                                               Type *Ty) const {
5526   // Scaling factors are not free at all.
5527   // Operands                     | Rt Latency
5528   // -------------------------------------------
5529   // Rt, [Xn, Xm]                 | 4
5530   // -------------------------------------------
5531   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
5532   // Rt, [Xn, Wm, <extend> #imm]  |
5533   if (isLegalAddressingMode(AM, Ty))
5534     // Scale represents reg2 * scale, thus account for 1 if
5535     // it is not equal to 0 or 1.
5536     return AM.Scale != 0 && AM.Scale != 1;
5537   return -1;
5538 }
5539
5540 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
5541 /// be used for loads / stores from the global.
5542 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
5543   return 4095;
5544 }
5545