lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                            cl::desc("Allow AArch64 SLI/SRI formation"),
  68                            cl::init(false));
  69
  70 // FIXME: The necessary dtprel relocations don't seem to be supported
  71 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  72 // default, for now, fall back to GeneralDynamic code generation.
  73 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  74     "aarch64-elf-ldtls-generation", cl::Hidden,
  75     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  76     cl::init(false));
  77
  78 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  79                                              const AArch64Subtarget &STI)
  80     : TargetLowering(TM), Subtarget(&STI) {
  81
  82   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  83   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  84   setBooleanContents(ZeroOrOneBooleanContent);
  85   // When comparing vectors the result sets the different elements in the
  86   // vector to all-one or all-zero.
  87   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  88
  89   // Set up the register classes.
  90   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  91   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  92
  93   if (Subtarget->hasFPARMv8()) {
  94     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  95     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  96     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  97     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  98   }
  99
 100   if (Subtarget->hasNEON()) {
 101     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 102     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 103     // Someone set us up the NEON.
 104     addDRTypeForNEON(MVT::v2f32);
 105     addDRTypeForNEON(MVT::v8i8);
 106     addDRTypeForNEON(MVT::v4i16);
 107     addDRTypeForNEON(MVT::v2i32);
 108     addDRTypeForNEON(MVT::v1i64);
 109     addDRTypeForNEON(MVT::v1f64);
 110     addDRTypeForNEON(MVT::v4f16);
 111
 112     addQRTypeForNEON(MVT::v4f32);
 113     addQRTypeForNEON(MVT::v2f64);
 114     addQRTypeForNEON(MVT::v16i8);
 115     addQRTypeForNEON(MVT::v8i16);
 116     addQRTypeForNEON(MVT::v4i32);
 117     addQRTypeForNEON(MVT::v2i64);
 118     addQRTypeForNEON(MVT::v8f16);
 119   }
 120
 121   // Compute derived properties from the register classes
 122   computeRegisterProperties(Subtarget->getRegisterInfo());
 123
 124   // Provide all sorts of operation actions
 125   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 126   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 132   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 138   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146
 147   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 148   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::FREM, MVT::f32, Expand);
 152   setOperationAction(ISD::FREM, MVT::f64, Expand);
 153   setOperationAction(ISD::FREM, MVT::f80, Expand);
 154
 155   // Custom lowering hooks are needed for XOR
 156   // to fold it into CSINC/CSINV.
 157   setOperationAction(ISD::XOR, MVT::i32, Custom);
 158   setOperationAction(ISD::XOR, MVT::i64, Custom);
 159
 160   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 161   // there's a valid register class, so we need custom operations in most cases.
 162   setOperationAction(ISD::FABS, MVT::f128, Expand);
 163   setOperationAction(ISD::FADD, MVT::f128, Custom);
 164   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 165   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 166   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 167   setOperationAction(ISD::FMA, MVT::f128, Expand);
 168   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 169   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 170   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 171   setOperationAction(ISD::FREM, MVT::f128, Expand);
 172   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 174   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 175   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 176   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 177   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 179   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 180   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 182   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 183
 184   // Lowering for many of the conversions is actually specified by the non-f128
 185   // type. The LowerXXX function will be trivial when f128 isn't involved.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 189   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 192   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 198   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 200
 201   // Variable arguments.
 202   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 203   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 204   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 205   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 206
 207   // Variable-sized objects.
 208   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 209   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 210   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 211
 212   // Exception handling.
 213   // FIXME: These are guesses. Has this been defined yet?
 214   setExceptionPointerRegister(AArch64::X0);
 215   setExceptionSelectorRegister(AArch64::X1);
 216
 217   // Constant pool entries
 218   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 219
 220   // BlockAddress
 221   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 222
 223   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 224   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 226   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 228   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 232
 233   // AArch64 lacks both left-rotate and popcount instructions.
 234   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 235   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 236
 237   // AArch64 doesn't have {U|S}MUL_LOHI.
 238   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 239   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 240
 241
 242   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 243   // counterparts, which AArch64 supports directly.
 244   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 245   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 247   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 248
 249   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 250   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 251
 252   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 253   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 254   setOperationAction(ISD::SREM, MVT::i32, Expand);
 255   setOperationAction(ISD::SREM, MVT::i64, Expand);
 256   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::UREM, MVT::i32, Expand);
 259   setOperationAction(ISD::UREM, MVT::i64, Expand);
 260
 261   // Custom lower Add/Sub/Mul with overflow.
 262   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 263   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 264   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 266   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 268   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 270   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 272   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 274
 275   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 276   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 277   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 279   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 283
 284   // f16 is a storage-only type, always promote it to f32.
 285   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 286   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 289   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 290   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 295   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 298   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 300   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 301   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 302   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 304   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 306   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 307   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 308   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 310   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 313   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 316   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 317
 318   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 319   // known to be safe.
 320   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 321   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 326   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 327   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 332
 333   // Expand all other v4f16 operations.
 334   // FIXME: We could generate better code by promoting some operations to
 335   // a pair of v4f32s
 336   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 357   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 362
 363
 364   // v8f16 is also a storage-only type, so expand it.
 365   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 386   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 390   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 396
 397   // AArch64 has implementations of a lot of rounding-like FP operations.
 398   for (MVT Ty : {MVT::f32, MVT::f64}) {
 399     setOperationAction(ISD::FFLOOR, Ty, Legal);
 400     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 401     setOperationAction(ISD::FCEIL, Ty, Legal);
 402     setOperationAction(ISD::FRINT, Ty, Legal);
 403     setOperationAction(ISD::FTRUNC, Ty, Legal);
 404     setOperationAction(ISD::FROUND, Ty, Legal);
 405   }
 406
 407   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 408
 409   if (Subtarget->isTargetMachO()) {
 410     // For iOS, we don't want to the normal expansion of a libcall to
 411     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 412     // traffic.
 413     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 414     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 415   } else {
 416     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 417     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 418   }
 419
 420   // Make floating-point constants legal for the large code model, so they don't
 421   // become loads from the constant pool.
 422   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 423     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 424     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 425   }
 426
 427   // AArch64 does not have floating-point extending loads, i1 sign-extending
 428   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 429   for (MVT VT : MVT::fp_valuetypes()) {
 430     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 434   }
 435   for (MVT VT : MVT::integer_valuetypes())
 436     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 437
 438   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 439   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 441   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 445
 446   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 447   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 448
 449   // Indexed loads and stores are supported.
 450   for (unsigned im = (unsigned)ISD::PRE_INC;
 451        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 452     setIndexedLoadAction(im, MVT::i8, Legal);
 453     setIndexedLoadAction(im, MVT::i16, Legal);
 454     setIndexedLoadAction(im, MVT::i32, Legal);
 455     setIndexedLoadAction(im, MVT::i64, Legal);
 456     setIndexedLoadAction(im, MVT::f64, Legal);
 457     setIndexedLoadAction(im, MVT::f32, Legal);
 458     setIndexedStoreAction(im, MVT::i8, Legal);
 459     setIndexedStoreAction(im, MVT::i16, Legal);
 460     setIndexedStoreAction(im, MVT::i32, Legal);
 461     setIndexedStoreAction(im, MVT::i64, Legal);
 462     setIndexedStoreAction(im, MVT::f64, Legal);
 463     setIndexedStoreAction(im, MVT::f32, Legal);
 464   }
 465
 466   // Trap.
 467   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 468
 469   // We combine OR nodes for bitfield operations.
 470   setTargetDAGCombine(ISD::OR);
 471
 472   // Vector add and sub nodes may conceal a high-half opportunity.
 473   // Also, try to fold ADD into CSINC/CSINV..
 474   setTargetDAGCombine(ISD::ADD);
 475   setTargetDAGCombine(ISD::SUB);
 476
 477   setTargetDAGCombine(ISD::XOR);
 478   setTargetDAGCombine(ISD::SINT_TO_FP);
 479   setTargetDAGCombine(ISD::UINT_TO_FP);
 480
 481   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 482
 483   setTargetDAGCombine(ISD::ANY_EXTEND);
 484   setTargetDAGCombine(ISD::ZERO_EXTEND);
 485   setTargetDAGCombine(ISD::SIGN_EXTEND);
 486   setTargetDAGCombine(ISD::BITCAST);
 487   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 488   setTargetDAGCombine(ISD::STORE);
 489
 490   setTargetDAGCombine(ISD::MUL);
 491
 492   setTargetDAGCombine(ISD::SELECT);
 493   setTargetDAGCombine(ISD::VSELECT);
 494   setTargetDAGCombine(ISD::SELECT_CC);
 495
 496   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 497   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 498   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 499
 500   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 501   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 502   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 503
 504   setStackPointerRegisterToSaveRestore(AArch64::SP);
 505
 506   setSchedulingPreference(Sched::Hybrid);
 507
 508   // Enable TBZ/TBNZ
 509   MaskAndBranchFoldingIsLegal = true;
 510   EnableExtLdPromotion = true;
 511
 512   setMinFunctionAlignment(2);
 513
 514   RequireStrictAlign = (Align == StrictAlign);
 515
 516   setHasExtractBitsInsn(true);
 517
 518   if (Subtarget->hasNEON()) {
 519     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 520     // silliness like this:
 521     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 522     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 540     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 541     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 543     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 544     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 545     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 546
 547     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 548     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 549     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 550     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 551     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 552
 553     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 554
 555     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 556     // elements smaller than i32, so promote the input to i32 first.
 557     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 558     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 559     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 560     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 561     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 562     // -> v8f16 conversions.
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 565     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 566     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 567     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 568     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 569     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 570     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 571     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 572     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 573     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 574     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 575     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 576
 577     // AArch64 doesn't have MUL.2d:
 578     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 579     // Custom handling for some quad-vector types to detect MULL.
 580     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 581     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 582     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 583
 584     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 585     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 586     // Likewise, narrowing and extending vector loads/stores aren't handled
 587     // directly.
 588     for (MVT VT : MVT::vector_valuetypes()) {
 589       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 590
 591       setOperationAction(ISD::MULHS, VT, Expand);
 592       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 593       setOperationAction(ISD::MULHU, VT, Expand);
 594       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 595
 596       setOperationAction(ISD::BSWAP, VT, Expand);
 597
 598       for (MVT InnerVT : MVT::vector_valuetypes()) {
 599         setTruncStoreAction(VT, InnerVT, Expand);
 600         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 601         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 602         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 603       }
 604     }
 605
 606     // AArch64 has implementations of a lot of rounding-like FP operations.
 607     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 608       setOperationAction(ISD::FFLOOR, Ty, Legal);
 609       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 610       setOperationAction(ISD::FCEIL, Ty, Legal);
 611       setOperationAction(ISD::FRINT, Ty, Legal);
 612       setOperationAction(ISD::FTRUNC, Ty, Legal);
 613       setOperationAction(ISD::FROUND, Ty, Legal);
 614     }
 615   }
 616
 617   // Prefer likely predicted branches to selects on out-of-order cores.
 618   if (Subtarget->isCortexA57())
 619     PredictableSelectIsExpensive = true;
 620 }
 621
 622 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 623   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 624     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 625     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 626
 627     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 628     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 629   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 630     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 631     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 632
 633     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 634     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 635   }
 636
 637   // Mark vector float intrinsics as expand.
 638   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 639     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 640     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 641     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 642     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 643     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 644     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 645     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 646     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 647     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 648   }
 649
 650   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 651   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 652   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 653   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 654   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 655   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 656   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 658   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 659   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 660   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 661   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 662
 663   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 664   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 666   for (MVT InnerVT : MVT::all_valuetypes())
 667     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 668
 669   // CNT supports only B element sizes.
 670   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 671     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 672
 673   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 674   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 675   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 676   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 677   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 678
 679   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 680   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 681
 682   if (Subtarget->isLittleEndian()) {
 683     for (unsigned im = (unsigned)ISD::PRE_INC;
 684          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 685       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 686       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 687     }
 688   }
 689 }
 690
 691 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 692   addRegisterClass(VT, &AArch64::FPR64RegClass);
 693   addTypeForNEON(VT, MVT::v2i32);
 694 }
 695
 696 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 697   addRegisterClass(VT, &AArch64::FPR128RegClass);
 698   addTypeForNEON(VT, MVT::v4i32);
 699 }
 700
 701 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 702   if (!VT.isVector())
 703     return MVT::i32;
 704   return VT.changeVectorElementTypeToInteger();
 705 }
 706
 707 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 708 /// Mask are known to be either zero or one and return them in the
 709 /// KnownZero/KnownOne bitsets.
 710 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 711     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 712     const SelectionDAG &DAG, unsigned Depth) const {
 713   switch (Op.getOpcode()) {
 714   default:
 715     break;
 716   case AArch64ISD::CSEL: {
 717     APInt KnownZero2, KnownOne2;
 718     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 719     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 720     KnownZero &= KnownZero2;
 721     KnownOne &= KnownOne2;
 722     break;
 723   }
 724   case ISD::INTRINSIC_W_CHAIN: {
 725    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 726     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 727     switch (IntID) {
 728     default: return;
 729     case Intrinsic::aarch64_ldaxr:
 730     case Intrinsic::aarch64_ldxr: {
 731       unsigned BitWidth = KnownOne.getBitWidth();
 732       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 733       unsigned MemBits = VT.getScalarType().getSizeInBits();
 734       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 735       return;
 736     }
 737     }
 738     break;
 739   }
 740   case ISD::INTRINSIC_WO_CHAIN:
 741   case ISD::INTRINSIC_VOID: {
 742     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 743     switch (IntNo) {
 744     default:
 745       break;
 746     case Intrinsic::aarch64_neon_umaxv:
 747     case Intrinsic::aarch64_neon_uminv: {
 748       // Figure out the datatype of the vector operand. The UMINV instruction
 749       // will zero extend the result, so we can mark as known zero all the
 750       // bits larger than the element datatype. 32-bit or larget doesn't need
 751       // this as those are legal types and will be handled by isel directly.
 752       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 753       unsigned BitWidth = KnownZero.getBitWidth();
 754       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 755         assert(BitWidth >= 8 && "Unexpected width!");
 756         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 757         KnownZero |= Mask;
 758       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 759         assert(BitWidth >= 16 && "Unexpected width!");
 760         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 761         KnownZero |= Mask;
 762       }
 763       break;
 764     } break;
 765     }
 766   }
 767   }
 768 }
 769
 770 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 771   return MVT::i64;
 772 }
 773
 774 FastISel *
 775 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 776                                       const TargetLibraryInfo *libInfo) const {
 777   return AArch64::createFastISel(funcInfo, libInfo);
 778 }
 779
 780 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 781   switch ((AArch64ISD::NodeType)Opcode) {
 782   case AArch64ISD::FIRST_NUMBER:      break;
 783   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 784   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 785   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 786   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 787   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 788   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 789   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 790   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 791   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 792   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 793   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 794   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 795   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 796   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 797   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 798   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 799   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 800   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 801   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 802   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 803   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 804   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 805   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 806   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 807   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 808   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 809   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 810   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 811   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 812   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 813   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 814   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 815   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 816   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 817   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 818   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 819   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 820   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 821   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 822   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 823   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 824   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 825   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 826   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 827   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 828   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 829   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 830   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 831   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 832   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 833   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 834   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 835   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 836   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 837   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 838   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 839   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 840   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 841   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 842   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 843   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 844   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 845   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 846   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 847   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 848   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 849   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 850   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 851   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 852   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 853   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 854   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 855   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 856   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 857   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 858   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 859   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 860   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 861   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 862   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 863   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 864   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 865   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 866   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 867   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 868   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 869   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 870   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 871   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 872   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 873   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 874   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 875   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 876   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 877   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 878   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 879   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 880   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 881   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 882   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 883   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 884   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 885   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 886   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 887   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 888   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 889   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 890   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 891   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 892   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 893   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 894   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 895   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 896   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 897   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 898   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 899   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 900   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 901   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 902   }
 903   return nullptr;
 904 }
 905
 906 MachineBasicBlock *
 907 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 908                                     MachineBasicBlock *MBB) const {
 909   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 910   // phi node:
 911
 912   // OrigBB:
 913   //     [... previous instrs leading to comparison ...]
 914   //     b.ne TrueBB
 915   //     b EndBB
 916   // TrueBB:
 917   //     ; Fallthrough
 918   // EndBB:
 919   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 920
 921   MachineFunction *MF = MBB->getParent();
 922   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 923   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 924   DebugLoc DL = MI->getDebugLoc();
 925   MachineFunction::iterator It = MBB;
 926   ++It;
 927
 928   unsigned DestReg = MI->getOperand(0).getReg();
 929   unsigned IfTrueReg = MI->getOperand(1).getReg();
 930   unsigned IfFalseReg = MI->getOperand(2).getReg();
 931   unsigned CondCode = MI->getOperand(3).getImm();
 932   bool NZCVKilled = MI->getOperand(4).isKill();
 933
 934   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 935   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 936   MF->insert(It, TrueBB);
 937   MF->insert(It, EndBB);
 938
 939   // Transfer rest of current basic-block to EndBB
 940   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 941                 MBB->end());
 942   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 943
 944   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 945   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 946   MBB->addSuccessor(TrueBB);
 947   MBB->addSuccessor(EndBB);
 948
 949   // TrueBB falls through to the end.
 950   TrueBB->addSuccessor(EndBB);
 951
 952   if (!NZCVKilled) {
 953     TrueBB->addLiveIn(AArch64::NZCV);
 954     EndBB->addLiveIn(AArch64::NZCV);
 955   }
 956
 957   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 958       .addReg(IfTrueReg)
 959       .addMBB(TrueBB)
 960       .addReg(IfFalseReg)
 961       .addMBB(MBB);
 962
 963   MI->eraseFromParent();
 964   return EndBB;
 965 }
 966
 967 MachineBasicBlock *
 968 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 969                                                  MachineBasicBlock *BB) const {
 970   switch (MI->getOpcode()) {
 971   default:
 972 #ifndef NDEBUG
 973     MI->dump();
 974 #endif
 975     llvm_unreachable("Unexpected instruction for custom inserter!");
 976
 977   case AArch64::F128CSEL:
 978     return EmitF128CSEL(MI, BB);
 979
 980   case TargetOpcode::STACKMAP:
 981   case TargetOpcode::PATCHPOINT:
 982     return emitPatchPoint(MI, BB);
 983   }
 984 }
 985
 986 //===----------------------------------------------------------------------===//
 987 // AArch64 Lowering private implementation.
 988 //===----------------------------------------------------------------------===//
 989
 990 //===----------------------------------------------------------------------===//
 991 // Lowering Code
 992 //===----------------------------------------------------------------------===//
 993
 994 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 995 /// CC
 996 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 997   switch (CC) {
 998   default:
 999     llvm_unreachable("Unknown condition code!");
1000   case ISD::SETNE:
1001     return AArch64CC::NE;
1002   case ISD::SETEQ:
1003     return AArch64CC::EQ;
1004   case ISD::SETGT:
1005     return AArch64CC::GT;
1006   case ISD::SETGE:
1007     return AArch64CC::GE;
1008   case ISD::SETLT:
1009     return AArch64CC::LT;
1010   case ISD::SETLE:
1011     return AArch64CC::LE;
1012   case ISD::SETUGT:
1013     return AArch64CC::HI;
1014   case ISD::SETUGE:
1015     return AArch64CC::HS;
1016   case ISD::SETULT:
1017     return AArch64CC::LO;
1018   case ISD::SETULE:
1019     return AArch64CC::LS;
1020   }
1021 }
1022
1023 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1024 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1025                                   AArch64CC::CondCode &CondCode,
1026                                   AArch64CC::CondCode &CondCode2) {
1027   CondCode2 = AArch64CC::AL;
1028   switch (CC) {
1029   default:
1030     llvm_unreachable("Unknown FP condition!");
1031   case ISD::SETEQ:
1032   case ISD::SETOEQ:
1033     CondCode = AArch64CC::EQ;
1034     break;
1035   case ISD::SETGT:
1036   case ISD::SETOGT:
1037     CondCode = AArch64CC::GT;
1038     break;
1039   case ISD::SETGE:
1040   case ISD::SETOGE:
1041     CondCode = AArch64CC::GE;
1042     break;
1043   case ISD::SETOLT:
1044     CondCode = AArch64CC::MI;
1045     break;
1046   case ISD::SETOLE:
1047     CondCode = AArch64CC::LS;
1048     break;
1049   case ISD::SETONE:
1050     CondCode = AArch64CC::MI;
1051     CondCode2 = AArch64CC::GT;
1052     break;
1053   case ISD::SETO:
1054     CondCode = AArch64CC::VC;
1055     break;
1056   case ISD::SETUO:
1057     CondCode = AArch64CC::VS;
1058     break;
1059   case ISD::SETUEQ:
1060     CondCode = AArch64CC::EQ;
1061     CondCode2 = AArch64CC::VS;
1062     break;
1063   case ISD::SETUGT:
1064     CondCode = AArch64CC::HI;
1065     break;
1066   case ISD::SETUGE:
1067     CondCode = AArch64CC::PL;
1068     break;
1069   case ISD::SETLT:
1070   case ISD::SETULT:
1071     CondCode = AArch64CC::LT;
1072     break;
1073   case ISD::SETLE:
1074   case ISD::SETULE:
1075     CondCode = AArch64CC::LE;
1076     break;
1077   case ISD::SETNE:
1078   case ISD::SETUNE:
1079     CondCode = AArch64CC::NE;
1080     break;
1081   }
1082 }
1083
1084 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1085 /// CC usable with the vector instructions. Fewer operations are available
1086 /// without a real NZCV register, so we have to use less efficient combinations
1087 /// to get the same effect.
1088 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1089                                         AArch64CC::CondCode &CondCode,
1090                                         AArch64CC::CondCode &CondCode2,
1091                                         bool &Invert) {
1092   Invert = false;
1093   switch (CC) {
1094   default:
1095     // Mostly the scalar mappings work fine.
1096     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1097     break;
1098   case ISD::SETUO:
1099     Invert = true; // Fallthrough
1100   case ISD::SETO:
1101     CondCode = AArch64CC::MI;
1102     CondCode2 = AArch64CC::GE;
1103     break;
1104   case ISD::SETUEQ:
1105   case ISD::SETULT:
1106   case ISD::SETULE:
1107   case ISD::SETUGT:
1108   case ISD::SETUGE:
1109     // All of the compare-mask comparisons are ordered, but we can switch
1110     // between the two by a double inversion. E.g. ULE == !OGT.
1111     Invert = true;
1112     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1113     break;
1114   }
1115 }
1116
1117 static bool isLegalArithImmed(uint64_t C) {
1118   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1119   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1120 }
1121
1122 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1123                               SDLoc dl, SelectionDAG &DAG) {
1124   EVT VT = LHS.getValueType();
1125
1126   if (VT.isFloatingPoint())
1127     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1128
1129   // The CMP instruction is just an alias for SUBS, and representing it as
1130   // SUBS means that it's possible to get CSE with subtract operations.
1131   // A later phase can perform the optimization of setting the destination
1132   // register to WZR/XZR if it ends up being unused.
1133   unsigned Opcode = AArch64ISD::SUBS;
1134
1135   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1136       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1137       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1138     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1139     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1140     // can be set differently by this operation. It comes down to whether
1141     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1142     // everything is fine. If not then the optimization is wrong. Thus general
1143     // comparisons are only valid if op2 != 0.
1144
1145     // So, finally, the only LLVM-native comparisons that don't mention C and V
1146     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1147     // the absence of information about op2.
1148     Opcode = AArch64ISD::ADDS;
1149     RHS = RHS.getOperand(1);
1150   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1151              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1152              !isUnsignedIntSetCC(CC)) {
1153     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1154     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1155     // of the signed comparisons.
1156     Opcode = AArch64ISD::ANDS;
1157     RHS = LHS.getOperand(1);
1158     LHS = LHS.getOperand(0);
1159   }
1160
1161   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1162       .getValue(1);
1163 }
1164
1165 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1166                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1167   SDValue Cmp;
1168   AArch64CC::CondCode AArch64CC;
1169   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1170     EVT VT = RHS.getValueType();
1171     uint64_t C = RHSC->getZExtValue();
1172     if (!isLegalArithImmed(C)) {
1173       // Constant does not fit, try adjusting it by one?
1174       switch (CC) {
1175       default:
1176         break;
1177       case ISD::SETLT:
1178       case ISD::SETGE:
1179         if ((VT == MVT::i32 && C != 0x80000000 &&
1180              isLegalArithImmed((uint32_t)(C - 1))) ||
1181             (VT == MVT::i64 && C != 0x80000000ULL &&
1182              isLegalArithImmed(C - 1ULL))) {
1183           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1184           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1185           RHS = DAG.getConstant(C, dl, VT);
1186         }
1187         break;
1188       case ISD::SETULT:
1189       case ISD::SETUGE:
1190         if ((VT == MVT::i32 && C != 0 &&
1191              isLegalArithImmed((uint32_t)(C - 1))) ||
1192             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1193           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1194           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1195           RHS = DAG.getConstant(C, dl, VT);
1196         }
1197         break;
1198       case ISD::SETLE:
1199       case ISD::SETGT:
1200         if ((VT == MVT::i32 && C != INT32_MAX &&
1201              isLegalArithImmed((uint32_t)(C + 1))) ||
1202             (VT == MVT::i64 && C != INT64_MAX &&
1203              isLegalArithImmed(C + 1ULL))) {
1204           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1205           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1206           RHS = DAG.getConstant(C, dl, VT);
1207         }
1208         break;
1209       case ISD::SETULE:
1210       case ISD::SETUGT:
1211         if ((VT == MVT::i32 && C != UINT32_MAX &&
1212              isLegalArithImmed((uint32_t)(C + 1))) ||
1213             (VT == MVT::i64 && C != UINT64_MAX &&
1214              isLegalArithImmed(C + 1ULL))) {
1215           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1216           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1217           RHS = DAG.getConstant(C, dl, VT);
1218         }
1219         break;
1220       }
1221     }
1222   }
1223   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1224   // For the i8 operand, the largest immediate is 255, so this can be easily
1225   // encoded in the compare instruction. For the i16 operand, however, the
1226   // largest immediate cannot be encoded in the compare.
1227   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1228   // constant. For example,
1229   // movz w1, #65535
1230   // ldrh w0, [x0, #0]
1231   // cmp w0, w1
1232   // >
1233   // ldrsh w0, [x0, #0]
1234   // cmn w0, #1
1235   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1236   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1237   // both the LHS and RHS are truely zero extended and to make sure the
1238   // transformation is profitable.
1239   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1240     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1241         isa<LoadSDNode>(LHS)) {
1242       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1243           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1244           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1245         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1246         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1247           SDValue SExt =
1248               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1249                           DAG.getValueType(MVT::i16));
1250           Cmp = emitComparison(SExt,
1251                                DAG.getConstant(ValueofRHS, dl,
1252                                                RHS.getValueType()),
1253                                CC, dl, DAG);
1254           AArch64CC = changeIntCCToAArch64CC(CC);
1255           AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1256           return Cmp;
1257         }
1258       }
1259     }
1260   }
1261   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1262   AArch64CC = changeIntCCToAArch64CC(CC);
1263   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1264   return Cmp;
1265 }
1266
1267 static std::pair<SDValue, SDValue>
1268 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1269   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1270          "Unsupported value type");
1271   SDValue Value, Overflow;
1272   SDLoc DL(Op);
1273   SDValue LHS = Op.getOperand(0);
1274   SDValue RHS = Op.getOperand(1);
1275   unsigned Opc = 0;
1276   switch (Op.getOpcode()) {
1277   default:
1278     llvm_unreachable("Unknown overflow instruction!");
1279   case ISD::SADDO:
1280     Opc = AArch64ISD::ADDS;
1281     CC = AArch64CC::VS;
1282     break;
1283   case ISD::UADDO:
1284     Opc = AArch64ISD::ADDS;
1285     CC = AArch64CC::HS;
1286     break;
1287   case ISD::SSUBO:
1288     Opc = AArch64ISD::SUBS;
1289     CC = AArch64CC::VS;
1290     break;
1291   case ISD::USUBO:
1292     Opc = AArch64ISD::SUBS;
1293     CC = AArch64CC::LO;
1294     break;
1295   // Multiply needs a little bit extra work.
1296   case ISD::SMULO:
1297   case ISD::UMULO: {
1298     CC = AArch64CC::NE;
1299     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1300     if (Op.getValueType() == MVT::i32) {
1301       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1302       // For a 32 bit multiply with overflow check we want the instruction
1303       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1304       // need to generate the following pattern:
1305       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1306       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1307       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1308       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1309       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1310                                 DAG.getConstant(0, DL, MVT::i64));
1311       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1312       // operation. We need to clear out the upper 32 bits, because we used a
1313       // widening multiply that wrote all 64 bits. In the end this should be a
1314       // noop.
1315       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1316       if (IsSigned) {
1317         // The signed overflow check requires more than just a simple check for
1318         // any bit set in the upper 32 bits of the result. These bits could be
1319         // just the sign bits of a negative number. To perform the overflow
1320         // check we have to arithmetic shift right the 32nd bit of the result by
1321         // 31 bits. Then we compare the result to the upper 32 bits.
1322         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1323                                         DAG.getConstant(32, DL, MVT::i64));
1324         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1325         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1326                                         DAG.getConstant(31, DL, MVT::i64));
1327         // It is important that LowerBits is last, otherwise the arithmetic
1328         // shift will not be folded into the compare (SUBS).
1329         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1330         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1331                        .getValue(1);
1332       } else {
1333         // The overflow check for unsigned multiply is easy. We only need to
1334         // check if any of the upper 32 bits are set. This can be done with a
1335         // CMP (shifted register). For that we need to generate the following
1336         // pattern:
1337         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1338         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1339                                         DAG.getConstant(32, DL, MVT::i64));
1340         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1341         Overflow =
1342             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1343                         DAG.getConstant(0, DL, MVT::i64),
1344                         UpperBits).getValue(1);
1345       }
1346       break;
1347     }
1348     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1349     // For the 64 bit multiply
1350     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1351     if (IsSigned) {
1352       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1353       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1354                                       DAG.getConstant(63, DL, MVT::i64));
1355       // It is important that LowerBits is last, otherwise the arithmetic
1356       // shift will not be folded into the compare (SUBS).
1357       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1358       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1359                      .getValue(1);
1360     } else {
1361       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1362       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1363       Overflow =
1364           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1365                       DAG.getConstant(0, DL, MVT::i64),
1366                       UpperBits).getValue(1);
1367     }
1368     break;
1369   }
1370   } // switch (...)
1371
1372   if (Opc) {
1373     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1374
1375     // Emit the AArch64 operation with overflow check.
1376     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1377     Overflow = Value.getValue(1);
1378   }
1379   return std::make_pair(Value, Overflow);
1380 }
1381
1382 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1383                                              RTLIB::Libcall Call) const {
1384   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1385   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1386                      SDLoc(Op)).first;
1387 }
1388
1389 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1390   SDValue Sel = Op.getOperand(0);
1391   SDValue Other = Op.getOperand(1);
1392
1393   // If neither operand is a SELECT_CC, give up.
1394   if (Sel.getOpcode() != ISD::SELECT_CC)
1395     std::swap(Sel, Other);
1396   if (Sel.getOpcode() != ISD::SELECT_CC)
1397     return Op;
1398
1399   // The folding we want to perform is:
1400   // (xor x, (select_cc a, b, cc, 0, -1) )
1401   //   -->
1402   // (csel x, (xor x, -1), cc ...)
1403   //
1404   // The latter will get matched to a CSINV instruction.
1405
1406   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1407   SDValue LHS = Sel.getOperand(0);
1408   SDValue RHS = Sel.getOperand(1);
1409   SDValue TVal = Sel.getOperand(2);
1410   SDValue FVal = Sel.getOperand(3);
1411   SDLoc dl(Sel);
1412
1413   // FIXME: This could be generalized to non-integer comparisons.
1414   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1415     return Op;
1416
1417   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1418   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1419
1420   // The the values aren't constants, this isn't the pattern we're looking for.
1421   if (!CFVal || !CTVal)
1422     return Op;
1423
1424   // We can commute the SELECT_CC by inverting the condition.  This
1425   // might be needed to make this fit into a CSINV pattern.
1426   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1427     std::swap(TVal, FVal);
1428     std::swap(CTVal, CFVal);
1429     CC = ISD::getSetCCInverse(CC, true);
1430   }
1431
1432   // If the constants line up, perform the transform!
1433   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1434     SDValue CCVal;
1435     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1436
1437     FVal = Other;
1438     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1439                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1440
1441     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1442                        CCVal, Cmp);
1443   }
1444
1445   return Op;
1446 }
1447
1448 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1449   EVT VT = Op.getValueType();
1450
1451   // Let legalize expand this if it isn't a legal type yet.
1452   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1453     return SDValue();
1454
1455   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1456
1457   unsigned Opc;
1458   bool ExtraOp = false;
1459   switch (Op.getOpcode()) {
1460   default:
1461     llvm_unreachable("Invalid code");
1462   case ISD::ADDC:
1463     Opc = AArch64ISD::ADDS;
1464     break;
1465   case ISD::SUBC:
1466     Opc = AArch64ISD::SUBS;
1467     break;
1468   case ISD::ADDE:
1469     Opc = AArch64ISD::ADCS;
1470     ExtraOp = true;
1471     break;
1472   case ISD::SUBE:
1473     Opc = AArch64ISD::SBCS;
1474     ExtraOp = true;
1475     break;
1476   }
1477
1478   if (!ExtraOp)
1479     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1480   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1481                      Op.getOperand(2));
1482 }
1483
1484 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1485   // Let legalize expand this if it isn't a legal type yet.
1486   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1487     return SDValue();
1488
1489   SDLoc dl(Op);
1490   AArch64CC::CondCode CC;
1491   // The actual operation that sets the overflow or carry flag.
1492   SDValue Value, Overflow;
1493   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1494
1495   // We use 0 and 1 as false and true values.
1496   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1497   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1498
1499   // We use an inverted condition, because the conditional select is inverted
1500   // too. This will allow it to be selected to a single instruction:
1501   // CSINC Wd, WZR, WZR, invert(cond).
1502   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1503   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1504                          CCVal, Overflow);
1505
1506   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1507   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1508 }
1509
1510 // Prefetch operands are:
1511 // 1: Address to prefetch
1512 // 2: bool isWrite
1513 // 3: int locality (0 = no locality ... 3 = extreme locality)
1514 // 4: bool isDataCache
1515 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1516   SDLoc DL(Op);
1517   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1518   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1519   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1520
1521   bool IsStream = !Locality;
1522   // When the locality number is set
1523   if (Locality) {
1524     // The front-end should have filtered out the out-of-range values
1525     assert(Locality <= 3 && "Prefetch locality out-of-range");
1526     // The locality degree is the opposite of the cache speed.
1527     // Put the number the other way around.
1528     // The encoding starts at 0 for level 1
1529     Locality = 3 - Locality;
1530   }
1531
1532   // built the mask value encoding the expected behavior.
1533   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1534                    (!IsData << 3) |     // IsDataCache bit
1535                    (Locality << 1) |    // Cache level bits
1536                    (unsigned)IsStream;  // Stream bit
1537   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1538                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1539 }
1540
1541 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1542                                               SelectionDAG &DAG) const {
1543   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1544
1545   RTLIB::Libcall LC;
1546   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1547
1548   return LowerF128Call(Op, DAG, LC);
1549 }
1550
1551 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1552                                              SelectionDAG &DAG) const {
1553   if (Op.getOperand(0).getValueType() != MVT::f128) {
1554     // It's legal except when f128 is involved
1555     return Op;
1556   }
1557
1558   RTLIB::Libcall LC;
1559   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1560
1561   // FP_ROUND node has a second operand indicating whether it is known to be
1562   // precise. That doesn't take part in the LibCall so we can't directly use
1563   // LowerF128Call.
1564   SDValue SrcVal = Op.getOperand(0);
1565   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1566                      /*isSigned*/ false, SDLoc(Op)).first;
1567 }
1568
1569 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1570   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1571   // Any additional optimization in this function should be recorded
1572   // in the cost tables.
1573   EVT InVT = Op.getOperand(0).getValueType();
1574   EVT VT = Op.getValueType();
1575
1576   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1577     SDLoc dl(Op);
1578     SDValue Cv =
1579         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1580                     Op.getOperand(0));
1581     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1582   }
1583
1584   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1585     SDLoc dl(Op);
1586     MVT ExtVT =
1587         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1588                          VT.getVectorNumElements());
1589     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1590     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1591   }
1592
1593   // Type changing conversions are illegal.
1594   return Op;
1595 }
1596
1597 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1598                                               SelectionDAG &DAG) const {
1599   if (Op.getOperand(0).getValueType().isVector())
1600     return LowerVectorFP_TO_INT(Op, DAG);
1601
1602   // f16 conversions are promoted to f32.
1603   if (Op.getOperand(0).getValueType() == MVT::f16) {
1604     SDLoc dl(Op);
1605     return DAG.getNode(
1606         Op.getOpcode(), dl, Op.getValueType(),
1607         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1608   }
1609
1610   if (Op.getOperand(0).getValueType() != MVT::f128) {
1611     // It's legal except when f128 is involved
1612     return Op;
1613   }
1614
1615   RTLIB::Libcall LC;
1616   if (Op.getOpcode() == ISD::FP_TO_SINT)
1617     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1618   else
1619     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1620
1621   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1622   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1623                      SDLoc(Op)).first;
1624 }
1625
1626 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1627   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1628   // Any additional optimization in this function should be recorded
1629   // in the cost tables.
1630   EVT VT = Op.getValueType();
1631   SDLoc dl(Op);
1632   SDValue In = Op.getOperand(0);
1633   EVT InVT = In.getValueType();
1634
1635   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1636     MVT CastVT =
1637         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1638                          InVT.getVectorNumElements());
1639     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1640     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1641   }
1642
1643   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1644     unsigned CastOpc =
1645         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1646     EVT CastVT = VT.changeVectorElementTypeToInteger();
1647     In = DAG.getNode(CastOpc, dl, CastVT, In);
1648     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1649   }
1650
1651   return Op;
1652 }
1653
1654 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1655                                             SelectionDAG &DAG) const {
1656   if (Op.getValueType().isVector())
1657     return LowerVectorINT_TO_FP(Op, DAG);
1658
1659   // f16 conversions are promoted to f32.
1660   if (Op.getValueType() == MVT::f16) {
1661     SDLoc dl(Op);
1662     return DAG.getNode(
1663         ISD::FP_ROUND, dl, MVT::f16,
1664         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1665         DAG.getIntPtrConstant(0, dl));
1666   }
1667
1668   // i128 conversions are libcalls.
1669   if (Op.getOperand(0).getValueType() == MVT::i128)
1670     return SDValue();
1671
1672   // Other conversions are legal, unless it's to the completely software-based
1673   // fp128.
1674   if (Op.getValueType() != MVT::f128)
1675     return Op;
1676
1677   RTLIB::Libcall LC;
1678   if (Op.getOpcode() == ISD::SINT_TO_FP)
1679     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1680   else
1681     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1682
1683   return LowerF128Call(Op, DAG, LC);
1684 }
1685
1686 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1687                                             SelectionDAG &DAG) const {
1688   // For iOS, we want to call an alternative entry point: __sincos_stret,
1689   // which returns the values in two S / D registers.
1690   SDLoc dl(Op);
1691   SDValue Arg = Op.getOperand(0);
1692   EVT ArgVT = Arg.getValueType();
1693   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1694
1695   ArgListTy Args;
1696   ArgListEntry Entry;
1697
1698   Entry.Node = Arg;
1699   Entry.Ty = ArgTy;
1700   Entry.isSExt = false;
1701   Entry.isZExt = false;
1702   Args.push_back(Entry);
1703
1704   const char *LibcallName =
1705       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1706   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1707
1708   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1709   TargetLowering::CallLoweringInfo CLI(DAG);
1710   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1711     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1712
1713   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1714   return CallResult.first;
1715 }
1716
1717 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1718   if (Op.getValueType() != MVT::f16)
1719     return SDValue();
1720
1721   assert(Op.getOperand(0).getValueType() == MVT::i16);
1722   SDLoc DL(Op);
1723
1724   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1725   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1726   return SDValue(
1727       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1728                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1729       0);
1730 }
1731
1732 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1733   if (OrigVT.getSizeInBits() >= 64)
1734     return OrigVT;
1735
1736   assert(OrigVT.isSimple() && "Expecting a simple value type");
1737
1738   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1739   switch (OrigSimpleTy) {
1740   default: llvm_unreachable("Unexpected Vector Type");
1741   case MVT::v2i8:
1742   case MVT::v2i16:
1743      return MVT::v2i32;
1744   case MVT::v4i8:
1745     return  MVT::v4i16;
1746   }
1747 }
1748
1749 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1750                                                  const EVT &OrigTy,
1751                                                  const EVT &ExtTy,
1752                                                  unsigned ExtOpcode) {
1753   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1754   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1755   // 64-bits we need to insert a new extension so that it will be 64-bits.
1756   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1757   if (OrigTy.getSizeInBits() >= 64)
1758     return N;
1759
1760   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1761   EVT NewVT = getExtensionTo64Bits(OrigTy);
1762
1763   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1764 }
1765
1766 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1767                                    bool isSigned) {
1768   EVT VT = N->getValueType(0);
1769
1770   if (N->getOpcode() != ISD::BUILD_VECTOR)
1771     return false;
1772
1773   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1774     SDNode *Elt = N->getOperand(i).getNode();
1775     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1776       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1777       unsigned HalfSize = EltSize / 2;
1778       if (isSigned) {
1779         if (!isIntN(HalfSize, C->getSExtValue()))
1780           return false;
1781       } else {
1782         if (!isUIntN(HalfSize, C->getZExtValue()))
1783           return false;
1784       }
1785       continue;
1786     }
1787     return false;
1788   }
1789
1790   return true;
1791 }
1792
1793 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1794   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1795     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1796                                              N->getOperand(0)->getValueType(0),
1797                                              N->getValueType(0),
1798                                              N->getOpcode());
1799
1800   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1801   EVT VT = N->getValueType(0);
1802   SDLoc dl(N);
1803   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1804   unsigned NumElts = VT.getVectorNumElements();
1805   MVT TruncVT = MVT::getIntegerVT(EltSize);
1806   SmallVector<SDValue, 8> Ops;
1807   for (unsigned i = 0; i != NumElts; ++i) {
1808     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1809     const APInt &CInt = C->getAPIntValue();
1810     // Element types smaller than 32 bits are not legal, so use i32 elements.
1811     // The values are implicitly truncated so sext vs. zext doesn't matter.
1812     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
1813   }
1814   return DAG.getNode(ISD::BUILD_VECTOR, dl,
1815                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1816 }
1817
1818 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1819   if (N->getOpcode() == ISD::SIGN_EXTEND)
1820     return true;
1821   if (isExtendedBUILD_VECTOR(N, DAG, true))
1822     return true;
1823   return false;
1824 }
1825
1826 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1827   if (N->getOpcode() == ISD::ZERO_EXTEND)
1828     return true;
1829   if (isExtendedBUILD_VECTOR(N, DAG, false))
1830     return true;
1831   return false;
1832 }
1833
1834 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1835   unsigned Opcode = N->getOpcode();
1836   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1837     SDNode *N0 = N->getOperand(0).getNode();
1838     SDNode *N1 = N->getOperand(1).getNode();
1839     return N0->hasOneUse() && N1->hasOneUse() &&
1840       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1841   }
1842   return false;
1843 }
1844
1845 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1846   unsigned Opcode = N->getOpcode();
1847   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1848     SDNode *N0 = N->getOperand(0).getNode();
1849     SDNode *N1 = N->getOperand(1).getNode();
1850     return N0->hasOneUse() && N1->hasOneUse() &&
1851       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1852   }
1853   return false;
1854 }
1855
1856 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1857   // Multiplications are only custom-lowered for 128-bit vectors so that
1858   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1859   EVT VT = Op.getValueType();
1860   assert(VT.is128BitVector() && VT.isInteger() &&
1861          "unexpected type for custom-lowering ISD::MUL");
1862   SDNode *N0 = Op.getOperand(0).getNode();
1863   SDNode *N1 = Op.getOperand(1).getNode();
1864   unsigned NewOpc = 0;
1865   bool isMLA = false;
1866   bool isN0SExt = isSignExtended(N0, DAG);
1867   bool isN1SExt = isSignExtended(N1, DAG);
1868   if (isN0SExt && isN1SExt)
1869     NewOpc = AArch64ISD::SMULL;
1870   else {
1871     bool isN0ZExt = isZeroExtended(N0, DAG);
1872     bool isN1ZExt = isZeroExtended(N1, DAG);
1873     if (isN0ZExt && isN1ZExt)
1874       NewOpc = AArch64ISD::UMULL;
1875     else if (isN1SExt || isN1ZExt) {
1876       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1877       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1878       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1879         NewOpc = AArch64ISD::SMULL;
1880         isMLA = true;
1881       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1882         NewOpc =  AArch64ISD::UMULL;
1883         isMLA = true;
1884       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1885         std::swap(N0, N1);
1886         NewOpc =  AArch64ISD::UMULL;
1887         isMLA = true;
1888       }
1889     }
1890
1891     if (!NewOpc) {
1892       if (VT == MVT::v2i64)
1893         // Fall through to expand this.  It is not legal.
1894         return SDValue();
1895       else
1896         // Other vector multiplications are legal.
1897         return Op;
1898     }
1899   }
1900
1901   // Legalize to a S/UMULL instruction
1902   SDLoc DL(Op);
1903   SDValue Op0;
1904   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1905   if (!isMLA) {
1906     Op0 = skipExtensionForVectorMULL(N0, DAG);
1907     assert(Op0.getValueType().is64BitVector() &&
1908            Op1.getValueType().is64BitVector() &&
1909            "unexpected types for extended operands to VMULL");
1910     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1911   }
1912   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1913   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1914   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1915   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1916   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1917   EVT Op1VT = Op1.getValueType();
1918   return DAG.getNode(N0->getOpcode(), DL, VT,
1919                      DAG.getNode(NewOpc, DL, VT,
1920                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1921                      DAG.getNode(NewOpc, DL, VT,
1922                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1923 }
1924
1925 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1926                                               SelectionDAG &DAG) const {
1927   switch (Op.getOpcode()) {
1928   default:
1929     llvm_unreachable("unimplemented operand");
1930     return SDValue();
1931   case ISD::BITCAST:
1932     return LowerBITCAST(Op, DAG);
1933   case ISD::GlobalAddress:
1934     return LowerGlobalAddress(Op, DAG);
1935   case ISD::GlobalTLSAddress:
1936     return LowerGlobalTLSAddress(Op, DAG);
1937   case ISD::SETCC:
1938     return LowerSETCC(Op, DAG);
1939   case ISD::BR_CC:
1940     return LowerBR_CC(Op, DAG);
1941   case ISD::SELECT:
1942     return LowerSELECT(Op, DAG);
1943   case ISD::SELECT_CC:
1944     return LowerSELECT_CC(Op, DAG);
1945   case ISD::JumpTable:
1946     return LowerJumpTable(Op, DAG);
1947   case ISD::ConstantPool:
1948     return LowerConstantPool(Op, DAG);
1949   case ISD::BlockAddress:
1950     return LowerBlockAddress(Op, DAG);
1951   case ISD::VASTART:
1952     return LowerVASTART(Op, DAG);
1953   case ISD::VACOPY:
1954     return LowerVACOPY(Op, DAG);
1955   case ISD::VAARG:
1956     return LowerVAARG(Op, DAG);
1957   case ISD::ADDC:
1958   case ISD::ADDE:
1959   case ISD::SUBC:
1960   case ISD::SUBE:
1961     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1962   case ISD::SADDO:
1963   case ISD::UADDO:
1964   case ISD::SSUBO:
1965   case ISD::USUBO:
1966   case ISD::SMULO:
1967   case ISD::UMULO:
1968     return LowerXALUO(Op, DAG);
1969   case ISD::FADD:
1970     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1971   case ISD::FSUB:
1972     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1973   case ISD::FMUL:
1974     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1975   case ISD::FDIV:
1976     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1977   case ISD::FP_ROUND:
1978     return LowerFP_ROUND(Op, DAG);
1979   case ISD::FP_EXTEND:
1980     return LowerFP_EXTEND(Op, DAG);
1981   case ISD::FRAMEADDR:
1982     return LowerFRAMEADDR(Op, DAG);
1983   case ISD::RETURNADDR:
1984     return LowerRETURNADDR(Op, DAG);
1985   case ISD::INSERT_VECTOR_ELT:
1986     return LowerINSERT_VECTOR_ELT(Op, DAG);
1987   case ISD::EXTRACT_VECTOR_ELT:
1988     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1989   case ISD::BUILD_VECTOR:
1990     return LowerBUILD_VECTOR(Op, DAG);
1991   case ISD::VECTOR_SHUFFLE:
1992     return LowerVECTOR_SHUFFLE(Op, DAG);
1993   case ISD::EXTRACT_SUBVECTOR:
1994     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1995   case ISD::SRA:
1996   case ISD::SRL:
1997   case ISD::SHL:
1998     return LowerVectorSRA_SRL_SHL(Op, DAG);
1999   case ISD::SHL_PARTS:
2000     return LowerShiftLeftParts(Op, DAG);
2001   case ISD::SRL_PARTS:
2002   case ISD::SRA_PARTS:
2003     return LowerShiftRightParts(Op, DAG);
2004   case ISD::CTPOP:
2005     return LowerCTPOP(Op, DAG);
2006   case ISD::FCOPYSIGN:
2007     return LowerFCOPYSIGN(Op, DAG);
2008   case ISD::AND:
2009     return LowerVectorAND(Op, DAG);
2010   case ISD::OR:
2011     return LowerVectorOR(Op, DAG);
2012   case ISD::XOR:
2013     return LowerXOR(Op, DAG);
2014   case ISD::PREFETCH:
2015     return LowerPREFETCH(Op, DAG);
2016   case ISD::SINT_TO_FP:
2017   case ISD::UINT_TO_FP:
2018     return LowerINT_TO_FP(Op, DAG);
2019   case ISD::FP_TO_SINT:
2020   case ISD::FP_TO_UINT:
2021     return LowerFP_TO_INT(Op, DAG);
2022   case ISD::FSINCOS:
2023     return LowerFSINCOS(Op, DAG);
2024   case ISD::MUL:
2025     return LowerMUL(Op, DAG);
2026   }
2027 }
2028
2029 /// getFunctionAlignment - Return the Log2 alignment of this function.
2030 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2031   return 2;
2032 }
2033
2034 //===----------------------------------------------------------------------===//
2035 //                      Calling Convention Implementation
2036 //===----------------------------------------------------------------------===//
2037
2038 #include "AArch64GenCallingConv.inc"
2039
2040 /// Selects the correct CCAssignFn for a given CallingConvention value.
2041 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2042                                                      bool IsVarArg) const {
2043   switch (CC) {
2044   default:
2045     llvm_unreachable("Unsupported calling convention.");
2046   case CallingConv::WebKit_JS:
2047     return CC_AArch64_WebKit_JS;
2048   case CallingConv::GHC:
2049     return CC_AArch64_GHC;
2050   case CallingConv::C:
2051   case CallingConv::Fast:
2052     if (!Subtarget->isTargetDarwin())
2053       return CC_AArch64_AAPCS;
2054     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2055   }
2056 }
2057
2058 SDValue AArch64TargetLowering::LowerFormalArguments(
2059     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2060     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2061     SmallVectorImpl<SDValue> &InVals) const {
2062   MachineFunction &MF = DAG.getMachineFunction();
2063   MachineFrameInfo *MFI = MF.getFrameInfo();
2064
2065   // Assign locations to all of the incoming arguments.
2066   SmallVector<CCValAssign, 16> ArgLocs;
2067   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2068                  *DAG.getContext());
2069
2070   // At this point, Ins[].VT may already be promoted to i32. To correctly
2071   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2072   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2073   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2074   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2075   // LocVT.
2076   unsigned NumArgs = Ins.size();
2077   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2078   unsigned CurArgIdx = 0;
2079   for (unsigned i = 0; i != NumArgs; ++i) {
2080     MVT ValVT = Ins[i].VT;
2081     if (Ins[i].isOrigArg()) {
2082       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2083       CurArgIdx = Ins[i].getOrigArgIndex();
2084
2085       // Get type of the original argument.
2086       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2087       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2088       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2089       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2090         ValVT = MVT::i8;
2091       else if (ActualMVT == MVT::i16)
2092         ValVT = MVT::i16;
2093     }
2094     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2095     bool Res =
2096         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2097     assert(!Res && "Call operand has unhandled type");
2098     (void)Res;
2099   }
2100   assert(ArgLocs.size() == Ins.size());
2101   SmallVector<SDValue, 16> ArgValues;
2102   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2103     CCValAssign &VA = ArgLocs[i];
2104
2105     if (Ins[i].Flags.isByVal()) {
2106       // Byval is used for HFAs in the PCS, but the system should work in a
2107       // non-compliant manner for larger structs.
2108       EVT PtrTy = getPointerTy();
2109       int Size = Ins[i].Flags.getByValSize();
2110       unsigned NumRegs = (Size + 7) / 8;
2111
2112       // FIXME: This works on big-endian for composite byvals, which are the common
2113       // case. It should also work for fundamental types too.
2114       unsigned FrameIdx =
2115         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2116       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2117       InVals.push_back(FrameIdxN);
2118
2119       continue;
2120     }
2121
2122     if (VA.isRegLoc()) {
2123       // Arguments stored in registers.
2124       EVT RegVT = VA.getLocVT();
2125
2126       SDValue ArgValue;
2127       const TargetRegisterClass *RC;
2128
2129       if (RegVT == MVT::i32)
2130         RC = &AArch64::GPR32RegClass;
2131       else if (RegVT == MVT::i64)
2132         RC = &AArch64::GPR64RegClass;
2133       else if (RegVT == MVT::f16)
2134         RC = &AArch64::FPR16RegClass;
2135       else if (RegVT == MVT::f32)
2136         RC = &AArch64::FPR32RegClass;
2137       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2138         RC = &AArch64::FPR64RegClass;
2139       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2140         RC = &AArch64::FPR128RegClass;
2141       else
2142         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2143
2144       // Transform the arguments in physical registers into virtual ones.
2145       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2146       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2147
2148       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2149       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2150       // truncate to the right size.
2151       switch (VA.getLocInfo()) {
2152       default:
2153         llvm_unreachable("Unknown loc info!");
2154       case CCValAssign::Full:
2155         break;
2156       case CCValAssign::BCvt:
2157         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2158         break;
2159       case CCValAssign::AExt:
2160       case CCValAssign::SExt:
2161       case CCValAssign::ZExt:
2162         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2163         // nodes after our lowering.
2164         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2165         break;
2166       }
2167
2168       InVals.push_back(ArgValue);
2169
2170     } else { // VA.isRegLoc()
2171       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2172       unsigned ArgOffset = VA.getLocMemOffset();
2173       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2174
2175       uint32_t BEAlign = 0;
2176       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2177           !Ins[i].Flags.isInConsecutiveRegs())
2178         BEAlign = 8 - ArgSize;
2179
2180       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2181
2182       // Create load nodes to retrieve arguments from the stack.
2183       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2184       SDValue ArgValue;
2185
2186       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2187       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2188       MVT MemVT = VA.getValVT();
2189
2190       switch (VA.getLocInfo()) {
2191       default:
2192         break;
2193       case CCValAssign::BCvt:
2194         MemVT = VA.getLocVT();
2195         break;
2196       case CCValAssign::SExt:
2197         ExtType = ISD::SEXTLOAD;
2198         break;
2199       case CCValAssign::ZExt:
2200         ExtType = ISD::ZEXTLOAD;
2201         break;
2202       case CCValAssign::AExt:
2203         ExtType = ISD::EXTLOAD;
2204         break;
2205       }
2206
2207       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2208                                 MachinePointerInfo::getFixedStack(FI),
2209                                 MemVT, false, false, false, 0);
2210
2211       InVals.push_back(ArgValue);
2212     }
2213   }
2214
2215   // varargs
2216   if (isVarArg) {
2217     if (!Subtarget->isTargetDarwin()) {
2218       // The AAPCS variadic function ABI is identical to the non-variadic
2219       // one. As a result there may be more arguments in registers and we should
2220       // save them for future reference.
2221       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2222     }
2223
2224     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2225     // This will point to the next argument passed via stack.
2226     unsigned StackOffset = CCInfo.getNextStackOffset();
2227     // We currently pass all varargs at 8-byte alignment.
2228     StackOffset = ((StackOffset + 7) & ~7);
2229     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2230   }
2231
2232   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2233   unsigned StackArgSize = CCInfo.getNextStackOffset();
2234   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2235   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2236     // This is a non-standard ABI so by fiat I say we're allowed to make full
2237     // use of the stack area to be popped, which must be aligned to 16 bytes in
2238     // any case:
2239     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2240
2241     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2242     // a multiple of 16.
2243     FuncInfo->setArgumentStackToRestore(StackArgSize);
2244
2245     // This realignment carries over to the available bytes below. Our own
2246     // callers will guarantee the space is free by giving an aligned value to
2247     // CALLSEQ_START.
2248   }
2249   // Even if we're not expected to free up the space, it's useful to know how
2250   // much is there while considering tail calls (because we can reuse it).
2251   FuncInfo->setBytesInStackArgArea(StackArgSize);
2252
2253   return Chain;
2254 }
2255
2256 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2257                                                 SelectionDAG &DAG, SDLoc DL,
2258                                                 SDValue &Chain) const {
2259   MachineFunction &MF = DAG.getMachineFunction();
2260   MachineFrameInfo *MFI = MF.getFrameInfo();
2261   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2262
2263   SmallVector<SDValue, 8> MemOps;
2264
2265   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2266                                           AArch64::X3, AArch64::X4, AArch64::X5,
2267                                           AArch64::X6, AArch64::X7 };
2268   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2269   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2270
2271   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2272   int GPRIdx = 0;
2273   if (GPRSaveSize != 0) {
2274     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2275
2276     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2277
2278     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2279       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2280       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2281       SDValue Store =
2282           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2283                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2284       MemOps.push_back(Store);
2285       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2286                         DAG.getConstant(8, DL, getPointerTy()));
2287     }
2288   }
2289   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2290   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2291
2292   if (Subtarget->hasFPARMv8()) {
2293     static const MCPhysReg FPRArgRegs[] = {
2294         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2295         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2296     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2297     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2298
2299     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2300     int FPRIdx = 0;
2301     if (FPRSaveSize != 0) {
2302       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2303
2304       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2305
2306       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2307         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2308         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2309
2310         SDValue Store =
2311             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2312                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2313         MemOps.push_back(Store);
2314         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2315                           DAG.getConstant(16, DL, getPointerTy()));
2316       }
2317     }
2318     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2319     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2320   }
2321
2322   if (!MemOps.empty()) {
2323     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2324   }
2325 }
2326
2327 /// LowerCallResult - Lower the result values of a call into the
2328 /// appropriate copies out of appropriate physical registers.
2329 SDValue AArch64TargetLowering::LowerCallResult(
2330     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2331     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2332     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2333     SDValue ThisVal) const {
2334   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2335                           ? RetCC_AArch64_WebKit_JS
2336                           : RetCC_AArch64_AAPCS;
2337   // Assign locations to each value returned by this call.
2338   SmallVector<CCValAssign, 16> RVLocs;
2339   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2340                  *DAG.getContext());
2341   CCInfo.AnalyzeCallResult(Ins, RetCC);
2342
2343   // Copy all of the result registers out of their specified physreg.
2344   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2345     CCValAssign VA = RVLocs[i];
2346
2347     // Pass 'this' value directly from the argument to return value, to avoid
2348     // reg unit interference
2349     if (i == 0 && isThisReturn) {
2350       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2351              "unexpected return calling convention register assignment");
2352       InVals.push_back(ThisVal);
2353       continue;
2354     }
2355
2356     SDValue Val =
2357         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2358     Chain = Val.getValue(1);
2359     InFlag = Val.getValue(2);
2360
2361     switch (VA.getLocInfo()) {
2362     default:
2363       llvm_unreachable("Unknown loc info!");
2364     case CCValAssign::Full:
2365       break;
2366     case CCValAssign::BCvt:
2367       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2368       break;
2369     }
2370
2371     InVals.push_back(Val);
2372   }
2373
2374   return Chain;
2375 }
2376
2377 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2378     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2379     bool isCalleeStructRet, bool isCallerStructRet,
2380     const SmallVectorImpl<ISD::OutputArg> &Outs,
2381     const SmallVectorImpl<SDValue> &OutVals,
2382     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2383   // For CallingConv::C this function knows whether the ABI needs
2384   // changing. That's not true for other conventions so they will have to opt in
2385   // manually.
2386   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2387     return false;
2388
2389   const MachineFunction &MF = DAG.getMachineFunction();
2390   const Function *CallerF = MF.getFunction();
2391   CallingConv::ID CallerCC = CallerF->getCallingConv();
2392   bool CCMatch = CallerCC == CalleeCC;
2393
2394   // Byval parameters hand the function a pointer directly into the stack area
2395   // we want to reuse during a tail call. Working around this *is* possible (see
2396   // X86) but less efficient and uglier in LowerCall.
2397   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2398                                     e = CallerF->arg_end();
2399        i != e; ++i)
2400     if (i->hasByValAttr())
2401       return false;
2402
2403   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2404     if (IsTailCallConvention(CalleeCC) && CCMatch)
2405       return true;
2406     return false;
2407   }
2408
2409   // Externally-defined functions with weak linkage should not be
2410   // tail-called on AArch64 when the OS does not support dynamic
2411   // pre-emption of symbols, as the AAELF spec requires normal calls
2412   // to undefined weak functions to be replaced with a NOP or jump to the
2413   // next instruction. The behaviour of branch instructions in this
2414   // situation (as used for tail calls) is implementation-defined, so we
2415   // cannot rely on the linker replacing the tail call with a return.
2416   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2417     const GlobalValue *GV = G->getGlobal();
2418     const Triple TT(getTargetMachine().getTargetTriple());
2419     if (GV->hasExternalWeakLinkage() &&
2420         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2421       return false;
2422   }
2423
2424   // Now we search for cases where we can use a tail call without changing the
2425   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2426   // concept.
2427
2428   // I want anyone implementing a new calling convention to think long and hard
2429   // about this assert.
2430   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2431          "Unexpected variadic calling convention");
2432
2433   if (isVarArg && !Outs.empty()) {
2434     // At least two cases here: if caller is fastcc then we can't have any
2435     // memory arguments (we'd be expected to clean up the stack afterwards). If
2436     // caller is C then we could potentially use its argument area.
2437
2438     // FIXME: for now we take the most conservative of these in both cases:
2439     // disallow all variadic memory operands.
2440     SmallVector<CCValAssign, 16> ArgLocs;
2441     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2442                    *DAG.getContext());
2443
2444     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2445     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2446       if (!ArgLocs[i].isRegLoc())
2447         return false;
2448   }
2449
2450   // If the calling conventions do not match, then we'd better make sure the
2451   // results are returned in the same way as what the caller expects.
2452   if (!CCMatch) {
2453     SmallVector<CCValAssign, 16> RVLocs1;
2454     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2455                     *DAG.getContext());
2456     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2457
2458     SmallVector<CCValAssign, 16> RVLocs2;
2459     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2460                     *DAG.getContext());
2461     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2462
2463     if (RVLocs1.size() != RVLocs2.size())
2464       return false;
2465     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2466       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2467         return false;
2468       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2469         return false;
2470       if (RVLocs1[i].isRegLoc()) {
2471         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2472           return false;
2473       } else {
2474         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2475           return false;
2476       }
2477     }
2478   }
2479
2480   // Nothing more to check if the callee is taking no arguments
2481   if (Outs.empty())
2482     return true;
2483
2484   SmallVector<CCValAssign, 16> ArgLocs;
2485   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2486                  *DAG.getContext());
2487
2488   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2489
2490   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2491
2492   // If the stack arguments for this call would fit into our own save area then
2493   // the call can be made tail.
2494   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2495 }
2496
2497 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2498                                                    SelectionDAG &DAG,
2499                                                    MachineFrameInfo *MFI,
2500                                                    int ClobberedFI) const {
2501   SmallVector<SDValue, 8> ArgChains;
2502   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2503   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2504
2505   // Include the original chain at the beginning of the list. When this is
2506   // used by target LowerCall hooks, this helps legalize find the
2507   // CALLSEQ_BEGIN node.
2508   ArgChains.push_back(Chain);
2509
2510   // Add a chain value for each stack argument corresponding
2511   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2512                             UE = DAG.getEntryNode().getNode()->use_end();
2513        U != UE; ++U)
2514     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2515       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2516         if (FI->getIndex() < 0) {
2517           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2518           int64_t InLastByte = InFirstByte;
2519           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2520
2521           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2522               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2523             ArgChains.push_back(SDValue(L, 1));
2524         }
2525
2526   // Build a tokenfactor for all the chains.
2527   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2528 }
2529
2530 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2531                                                    bool TailCallOpt) const {
2532   return CallCC == CallingConv::Fast && TailCallOpt;
2533 }
2534
2535 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2536   return CallCC == CallingConv::Fast;
2537 }
2538
2539 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2540 /// and add input and output parameter nodes.
2541 SDValue
2542 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2543                                  SmallVectorImpl<SDValue> &InVals) const {
2544   SelectionDAG &DAG = CLI.DAG;
2545   SDLoc &DL = CLI.DL;
2546   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2547   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2548   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2549   SDValue Chain = CLI.Chain;
2550   SDValue Callee = CLI.Callee;
2551   bool &IsTailCall = CLI.IsTailCall;
2552   CallingConv::ID CallConv = CLI.CallConv;
2553   bool IsVarArg = CLI.IsVarArg;
2554
2555   MachineFunction &MF = DAG.getMachineFunction();
2556   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2557   bool IsThisReturn = false;
2558
2559   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2560   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2561   bool IsSibCall = false;
2562
2563   if (IsTailCall) {
2564     // Check if it's really possible to do a tail call.
2565     IsTailCall = isEligibleForTailCallOptimization(
2566         Callee, CallConv, IsVarArg, IsStructRet,
2567         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2568     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2569       report_fatal_error("failed to perform tail call elimination on a call "
2570                          "site marked musttail");
2571
2572     // A sibling call is one where we're under the usual C ABI and not planning
2573     // to change that but can still do a tail call:
2574     if (!TailCallOpt && IsTailCall)
2575       IsSibCall = true;
2576
2577     if (IsTailCall)
2578       ++NumTailCalls;
2579   }
2580
2581   // Analyze operands of the call, assigning locations to each operand.
2582   SmallVector<CCValAssign, 16> ArgLocs;
2583   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2584                  *DAG.getContext());
2585
2586   if (IsVarArg) {
2587     // Handle fixed and variable vector arguments differently.
2588     // Variable vector arguments always go into memory.
2589     unsigned NumArgs = Outs.size();
2590
2591     for (unsigned i = 0; i != NumArgs; ++i) {
2592       MVT ArgVT = Outs[i].VT;
2593       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2594       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2595                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2596       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2597       assert(!Res && "Call operand has unhandled type");
2598       (void)Res;
2599     }
2600   } else {
2601     // At this point, Outs[].VT may already be promoted to i32. To correctly
2602     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2603     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2604     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2605     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2606     // LocVT.
2607     unsigned NumArgs = Outs.size();
2608     for (unsigned i = 0; i != NumArgs; ++i) {
2609       MVT ValVT = Outs[i].VT;
2610       // Get type of the original argument.
2611       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2612                                   /*AllowUnknown*/ true);
2613       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2614       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2615       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2616       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2617         ValVT = MVT::i8;
2618       else if (ActualMVT == MVT::i16)
2619         ValVT = MVT::i16;
2620
2621       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2622       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2623       assert(!Res && "Call operand has unhandled type");
2624       (void)Res;
2625     }
2626   }
2627
2628   // Get a count of how many bytes are to be pushed on the stack.
2629   unsigned NumBytes = CCInfo.getNextStackOffset();
2630
2631   if (IsSibCall) {
2632     // Since we're not changing the ABI to make this a tail call, the memory
2633     // operands are already available in the caller's incoming argument space.
2634     NumBytes = 0;
2635   }
2636
2637   // FPDiff is the byte offset of the call's argument area from the callee's.
2638   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2639   // by this amount for a tail call. In a sibling call it must be 0 because the
2640   // caller will deallocate the entire stack and the callee still expects its
2641   // arguments to begin at SP+0. Completely unused for non-tail calls.
2642   int FPDiff = 0;
2643
2644   if (IsTailCall && !IsSibCall) {
2645     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2646
2647     // Since callee will pop argument stack as a tail call, we must keep the
2648     // popped size 16-byte aligned.
2649     NumBytes = RoundUpToAlignment(NumBytes, 16);
2650
2651     // FPDiff will be negative if this tail call requires more space than we
2652     // would automatically have in our incoming argument space. Positive if we
2653     // can actually shrink the stack.
2654     FPDiff = NumReusableBytes - NumBytes;
2655
2656     // The stack pointer must be 16-byte aligned at all times it's used for a
2657     // memory operation, which in practice means at *all* times and in
2658     // particular across call boundaries. Therefore our own arguments started at
2659     // a 16-byte aligned SP and the delta applied for the tail call should
2660     // satisfy the same constraint.
2661     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2662   }
2663
2664   // Adjust the stack pointer for the new arguments...
2665   // These operations are automatically eliminated by the prolog/epilog pass
2666   if (!IsSibCall)
2667     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2668                                                               true),
2669                                  DL);
2670
2671   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2672
2673   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2674   SmallVector<SDValue, 8> MemOpChains;
2675
2676   // Walk the register/memloc assignments, inserting copies/loads.
2677   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2678        ++i, ++realArgIdx) {
2679     CCValAssign &VA = ArgLocs[i];
2680     SDValue Arg = OutVals[realArgIdx];
2681     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2682
2683     // Promote the value if needed.
2684     switch (VA.getLocInfo()) {
2685     default:
2686       llvm_unreachable("Unknown loc info!");
2687     case CCValAssign::Full:
2688       break;
2689     case CCValAssign::SExt:
2690       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2691       break;
2692     case CCValAssign::ZExt:
2693       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2694       break;
2695     case CCValAssign::AExt:
2696       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2697         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2698         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2699         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2700       }
2701       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2702       break;
2703     case CCValAssign::BCvt:
2704       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2705       break;
2706     case CCValAssign::FPExt:
2707       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2708       break;
2709     }
2710
2711     if (VA.isRegLoc()) {
2712       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2713         assert(VA.getLocVT() == MVT::i64 &&
2714                "unexpected calling convention register assignment");
2715         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2716                "unexpected use of 'returned'");
2717         IsThisReturn = true;
2718       }
2719       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2720     } else {
2721       assert(VA.isMemLoc());
2722
2723       SDValue DstAddr;
2724       MachinePointerInfo DstInfo;
2725
2726       // FIXME: This works on big-endian for composite byvals, which are the
2727       // common case. It should also work for fundamental types too.
2728       uint32_t BEAlign = 0;
2729       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2730                                         : VA.getValVT().getSizeInBits();
2731       OpSize = (OpSize + 7) / 8;
2732       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2733           !Flags.isInConsecutiveRegs()) {
2734         if (OpSize < 8)
2735           BEAlign = 8 - OpSize;
2736       }
2737       unsigned LocMemOffset = VA.getLocMemOffset();
2738       int32_t Offset = LocMemOffset + BEAlign;
2739       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2740       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2741
2742       if (IsTailCall) {
2743         Offset = Offset + FPDiff;
2744         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2745
2746         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2747         DstInfo = MachinePointerInfo::getFixedStack(FI);
2748
2749         // Make sure any stack arguments overlapping with where we're storing
2750         // are loaded before this eventual operation. Otherwise they'll be
2751         // clobbered.
2752         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2753       } else {
2754         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2755
2756         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2757         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2758       }
2759
2760       if (Outs[i].Flags.isByVal()) {
2761         SDValue SizeNode =
2762             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
2763         SDValue Cpy = DAG.getMemcpy(
2764             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2765             /*isVol = */ false, /*AlwaysInline = */ false,
2766             /*isTailCall = */ false,
2767             DstInfo, MachinePointerInfo());
2768
2769         MemOpChains.push_back(Cpy);
2770       } else {
2771         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2772         // promoted to a legal register type i32, we should truncate Arg back to
2773         // i1/i8/i16.
2774         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2775             VA.getValVT() == MVT::i16)
2776           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2777
2778         SDValue Store =
2779             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2780         MemOpChains.push_back(Store);
2781       }
2782     }
2783   }
2784
2785   if (!MemOpChains.empty())
2786     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2787
2788   // Build a sequence of copy-to-reg nodes chained together with token chain
2789   // and flag operands which copy the outgoing args into the appropriate regs.
2790   SDValue InFlag;
2791   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2792     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2793                              RegsToPass[i].second, InFlag);
2794     InFlag = Chain.getValue(1);
2795   }
2796
2797   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2798   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2799   // node so that legalize doesn't hack it.
2800   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2801       Subtarget->isTargetMachO()) {
2802     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2803       const GlobalValue *GV = G->getGlobal();
2804       bool InternalLinkage = GV->hasInternalLinkage();
2805       if (InternalLinkage)
2806         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2807       else {
2808         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2809                                             AArch64II::MO_GOT);
2810         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2811       }
2812     } else if (ExternalSymbolSDNode *S =
2813                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2814       const char *Sym = S->getSymbol();
2815       Callee =
2816           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2817       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2818     }
2819   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2820     const GlobalValue *GV = G->getGlobal();
2821     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2822   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2823     const char *Sym = S->getSymbol();
2824     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2825   }
2826
2827   // We don't usually want to end the call-sequence here because we would tidy
2828   // the frame up *after* the call, however in the ABI-changing tail-call case
2829   // we've carefully laid out the parameters so that when sp is reset they'll be
2830   // in the correct location.
2831   if (IsTailCall && !IsSibCall) {
2832     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2833                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
2834     InFlag = Chain.getValue(1);
2835   }
2836
2837   std::vector<SDValue> Ops;
2838   Ops.push_back(Chain);
2839   Ops.push_back(Callee);
2840
2841   if (IsTailCall) {
2842     // Each tail call may have to adjust the stack by a different amount, so
2843     // this information must travel along with the operation for eventual
2844     // consumption by emitEpilogue.
2845     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
2846   }
2847
2848   // Add argument registers to the end of the list so that they are known live
2849   // into the call.
2850   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2851     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2852                                   RegsToPass[i].second.getValueType()));
2853
2854   // Add a register mask operand representing the call-preserved registers.
2855   const uint32_t *Mask;
2856   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2857   if (IsThisReturn) {
2858     // For 'this' returns, use the X0-preserving mask if applicable
2859     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2860     if (!Mask) {
2861       IsThisReturn = false;
2862       Mask = TRI->getCallPreservedMask(MF, CallConv);
2863     }
2864   } else
2865     Mask = TRI->getCallPreservedMask(MF, CallConv);
2866
2867   assert(Mask && "Missing call preserved mask for calling convention");
2868   Ops.push_back(DAG.getRegisterMask(Mask));
2869
2870   if (InFlag.getNode())
2871     Ops.push_back(InFlag);
2872
2873   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2874
2875   // If we're doing a tall call, use a TC_RETURN here rather than an
2876   // actual call instruction.
2877   if (IsTailCall) {
2878     MF.getFrameInfo()->setHasTailCall();
2879     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2880   }
2881
2882   // Returns a chain and a flag for retval copy to use.
2883   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2884   InFlag = Chain.getValue(1);
2885
2886   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2887                                 ? RoundUpToAlignment(NumBytes, 16)
2888                                 : 0;
2889
2890   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2891                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
2892                              InFlag, DL);
2893   if (!Ins.empty())
2894     InFlag = Chain.getValue(1);
2895
2896   // Handle result values, copying them out of physregs into vregs that we
2897   // return.
2898   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2899                          InVals, IsThisReturn,
2900                          IsThisReturn ? OutVals[0] : SDValue());
2901 }
2902
2903 bool AArch64TargetLowering::CanLowerReturn(
2904     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2905     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2906   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2907                           ? RetCC_AArch64_WebKit_JS
2908                           : RetCC_AArch64_AAPCS;
2909   SmallVector<CCValAssign, 16> RVLocs;
2910   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2911   return CCInfo.CheckReturn(Outs, RetCC);
2912 }
2913
2914 SDValue
2915 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2916                                    bool isVarArg,
2917                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2918                                    const SmallVectorImpl<SDValue> &OutVals,
2919                                    SDLoc DL, SelectionDAG &DAG) const {
2920   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2921                           ? RetCC_AArch64_WebKit_JS
2922                           : RetCC_AArch64_AAPCS;
2923   SmallVector<CCValAssign, 16> RVLocs;
2924   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2925                  *DAG.getContext());
2926   CCInfo.AnalyzeReturn(Outs, RetCC);
2927
2928   // Copy the result values into the output registers.
2929   SDValue Flag;
2930   SmallVector<SDValue, 4> RetOps(1, Chain);
2931   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2932        ++i, ++realRVLocIdx) {
2933     CCValAssign &VA = RVLocs[i];
2934     assert(VA.isRegLoc() && "Can only return in registers!");
2935     SDValue Arg = OutVals[realRVLocIdx];
2936
2937     switch (VA.getLocInfo()) {
2938     default:
2939       llvm_unreachable("Unknown loc info!");
2940     case CCValAssign::Full:
2941       if (Outs[i].ArgVT == MVT::i1) {
2942         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2943         // value. This is strictly redundant on Darwin (which uses "zeroext
2944         // i1"), but will be optimised out before ISel.
2945         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2946         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2947       }
2948       break;
2949     case CCValAssign::BCvt:
2950       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2951       break;
2952     }
2953
2954     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2955     Flag = Chain.getValue(1);
2956     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2957   }
2958
2959   RetOps[0] = Chain; // Update chain.
2960
2961   // Add the flag if we have it.
2962   if (Flag.getNode())
2963     RetOps.push_back(Flag);
2964
2965   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2966 }
2967
2968 //===----------------------------------------------------------------------===//
2969 //  Other Lowering Code
2970 //===----------------------------------------------------------------------===//
2971
2972 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2973                                                   SelectionDAG &DAG) const {
2974   EVT PtrVT = getPointerTy();
2975   SDLoc DL(Op);
2976   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2977   const GlobalValue *GV = GN->getGlobal();
2978   unsigned char OpFlags =
2979       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2980
2981   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2982          "unexpected offset in global node");
2983
2984   // This also catched the large code model case for Darwin.
2985   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2986     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2987     // FIXME: Once remat is capable of dealing with instructions with register
2988     // operands, expand this into two nodes instead of using a wrapper node.
2989     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2990   }
2991
2992   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2993     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2994            "use of MO_CONSTPOOL only supported on small model");
2995     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2996     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2997     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2998     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2999     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3000     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3001                                      MachinePointerInfo::getConstantPool(),
3002                                      /*isVolatile=*/ false,
3003                                      /*isNonTemporal=*/ true,
3004                                      /*isInvariant=*/ true, 8);
3005     if (GN->getOffset() != 0)
3006       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3007                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3008     return GlobalAddr;
3009   }
3010
3011   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3012     const unsigned char MO_NC = AArch64II::MO_NC;
3013     return DAG.getNode(
3014         AArch64ISD::WrapperLarge, DL, PtrVT,
3015         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3016         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3017         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3018         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3019   } else {
3020     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3021     // the only correct model on Darwin.
3022     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3023                                             OpFlags | AArch64II::MO_PAGE);
3024     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3025     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3026
3027     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3028     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3029   }
3030 }
3031
3032 /// \brief Convert a TLS address reference into the correct sequence of loads
3033 /// and calls to compute the variable's address (for Darwin, currently) and
3034 /// return an SDValue containing the final node.
3035
3036 /// Darwin only has one TLS scheme which must be capable of dealing with the
3037 /// fully general situation, in the worst case. This means:
3038 ///     + "extern __thread" declaration.
3039 ///     + Defined in a possibly unknown dynamic library.
3040 ///
3041 /// The general system is that each __thread variable has a [3 x i64] descriptor
3042 /// which contains information used by the runtime to calculate the address. The
3043 /// only part of this the compiler needs to know about is the first xword, which
3044 /// contains a function pointer that must be called with the address of the
3045 /// entire descriptor in "x0".
3046 ///
3047 /// Since this descriptor may be in a different unit, in general even the
3048 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3049 /// is:
3050 ///     adrp x0, _var@TLVPPAGE
3051 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3052 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3053 ///                                      ; the function pointer
3054 ///     blr x1                           ; Uses descriptor address in x0
3055 ///     ; Address of _var is now in x0.
3056 ///
3057 /// If the address of _var's descriptor *is* known to the linker, then it can
3058 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3059 /// a slight efficiency gain.
3060 SDValue
3061 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3062                                                    SelectionDAG &DAG) const {
3063   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3064
3065   SDLoc DL(Op);
3066   MVT PtrVT = getPointerTy();
3067   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3068
3069   SDValue TLVPAddr =
3070       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3071   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3072
3073   // The first entry in the descriptor is a function pointer that we must call
3074   // to obtain the address of the variable.
3075   SDValue Chain = DAG.getEntryNode();
3076   SDValue FuncTLVGet =
3077       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3078                   false, true, true, 8);
3079   Chain = FuncTLVGet.getValue(1);
3080
3081   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3082   MFI->setAdjustsStack(true);
3083
3084   // TLS calls preserve all registers except those that absolutely must be
3085   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3086   // silly).
3087   const uint32_t *Mask =
3088       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3089
3090   // Finally, we can make the call. This is just a degenerate version of a
3091   // normal AArch64 call node: x0 takes the address of the descriptor, and
3092   // returns the address of the variable in this thread.
3093   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3094   Chain =
3095       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3096                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3097                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3098   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3099 }
3100
3101 /// When accessing thread-local variables under either the general-dynamic or
3102 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3103 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3104 /// is a function pointer to carry out the resolution.
3105 ///
3106 /// The sequence is:
3107 ///    adrp  x0, :tlsdesc:var
3108 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3109 ///    add   x0, x0, #:tlsdesc_lo12:var
3110 ///    .tlsdesccall var
3111 ///    blr   x1
3112 ///    (TPIDR_EL0 offset now in x0)
3113 ///
3114 ///  The above sequence must be produced unscheduled, to enable the linker to
3115 ///  optimize/relax this sequence.
3116 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3117 ///  above sequence, and expanded really late in the compilation flow, to ensure
3118 ///  the sequence is produced as per above.
3119 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3120                                                       SelectionDAG &DAG) const {
3121   EVT PtrVT = getPointerTy();
3122
3123   SDValue Chain = DAG.getEntryNode();
3124   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3125
3126   SmallVector<SDValue, 2> Ops;
3127   Ops.push_back(Chain);
3128   Ops.push_back(SymAddr);
3129
3130   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3131   SDValue Glue = Chain.getValue(1);
3132
3133   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3134 }
3135
3136 SDValue
3137 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3138                                                 SelectionDAG &DAG) const {
3139   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3140   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3141          "ELF TLS only supported in small memory model");
3142   // Different choices can be made for the maximum size of the TLS area for a
3143   // module. For the small address model, the default TLS size is 16MiB and the
3144   // maximum TLS size is 4GiB.
3145   // FIXME: add -mtls-size command line option and make it control the 16MiB
3146   // vs. 4GiB code sequence generation.
3147   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3148
3149   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3150   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3151     if (Model == TLSModel::LocalDynamic)
3152       Model = TLSModel::GeneralDynamic;
3153   }
3154
3155   SDValue TPOff;
3156   EVT PtrVT = getPointerTy();
3157   SDLoc DL(Op);
3158   const GlobalValue *GV = GA->getGlobal();
3159
3160   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3161
3162   if (Model == TLSModel::LocalExec) {
3163     SDValue HiVar = DAG.getTargetGlobalAddress(
3164         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3165     SDValue LoVar = DAG.getTargetGlobalAddress(
3166         GV, DL, PtrVT, 0,
3167         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3168
3169     SDValue TPWithOff_lo =
3170         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3171                                    HiVar,
3172                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3173                 0);
3174     SDValue TPWithOff =
3175         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3176                                    LoVar,
3177                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3178                 0);
3179     return TPWithOff;
3180   } else if (Model == TLSModel::InitialExec) {
3181     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3182     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3183   } else if (Model == TLSModel::LocalDynamic) {
3184     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3185     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3186     // the beginning of the module's TLS region, followed by a DTPREL offset
3187     // calculation.
3188
3189     // These accesses will need deduplicating if there's more than one.
3190     AArch64FunctionInfo *MFI =
3191         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3192     MFI->incNumLocalDynamicTLSAccesses();
3193
3194     // The call needs a relocation too for linker relaxation. It doesn't make
3195     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3196     // the address.
3197     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3198                                                   AArch64II::MO_TLS);
3199
3200     // Now we can calculate the offset from TPIDR_EL0 to this module's
3201     // thread-local area.
3202     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3203
3204     // Now use :dtprel_whatever: operations to calculate this variable's offset
3205     // in its thread-storage area.
3206     SDValue HiVar = DAG.getTargetGlobalAddress(
3207         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3208     SDValue LoVar = DAG.getTargetGlobalAddress(
3209         GV, DL, MVT::i64, 0,
3210         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3211
3212     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3213                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3214                     0);
3215     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3216                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3217                     0);
3218   } else if (Model == TLSModel::GeneralDynamic) {
3219     // The call needs a relocation too for linker relaxation. It doesn't make
3220     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3221     // the address.
3222     SDValue SymAddr =
3223         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3224
3225     // Finally we can make a call to calculate the offset from tpidr_el0.
3226     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3227   } else
3228     llvm_unreachable("Unsupported ELF TLS access model");
3229
3230   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3231 }
3232
3233 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3234                                                      SelectionDAG &DAG) const {
3235   if (Subtarget->isTargetDarwin())
3236     return LowerDarwinGlobalTLSAddress(Op, DAG);
3237   else if (Subtarget->isTargetELF())
3238     return LowerELFGlobalTLSAddress(Op, DAG);
3239
3240   llvm_unreachable("Unexpected platform trying to use TLS");
3241 }
3242 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3243   SDValue Chain = Op.getOperand(0);
3244   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3245   SDValue LHS = Op.getOperand(2);
3246   SDValue RHS = Op.getOperand(3);
3247   SDValue Dest = Op.getOperand(4);
3248   SDLoc dl(Op);
3249
3250   // Handle f128 first, since lowering it will result in comparing the return
3251   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3252   // is expecting to deal with.
3253   if (LHS.getValueType() == MVT::f128) {
3254     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3255
3256     // If softenSetCCOperands returned a scalar, we need to compare the result
3257     // against zero to select between true and false values.
3258     if (!RHS.getNode()) {
3259       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3260       CC = ISD::SETNE;
3261     }
3262   }
3263
3264   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3265   // instruction.
3266   unsigned Opc = LHS.getOpcode();
3267   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3268       cast<ConstantSDNode>(RHS)->isOne() &&
3269       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3270        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3271     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3272            "Unexpected condition code.");
3273     // Only lower legal XALUO ops.
3274     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3275       return SDValue();
3276
3277     // The actual operation with overflow check.
3278     AArch64CC::CondCode OFCC;
3279     SDValue Value, Overflow;
3280     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3281
3282     if (CC == ISD::SETNE)
3283       OFCC = getInvertedCondCode(OFCC);
3284     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3285
3286     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3287                        Overflow);
3288   }
3289
3290   if (LHS.getValueType().isInteger()) {
3291     assert((LHS.getValueType() == RHS.getValueType()) &&
3292            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3293
3294     // If the RHS of the comparison is zero, we can potentially fold this
3295     // to a specialized branch.
3296     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3297     if (RHSC && RHSC->getZExtValue() == 0) {
3298       if (CC == ISD::SETEQ) {
3299         // See if we can use a TBZ to fold in an AND as well.
3300         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3301         // out of bounds, a late MI-layer pass rewrites branches.
3302         // 403.gcc is an example that hits this case.
3303         if (LHS.getOpcode() == ISD::AND &&
3304             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3305             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3306           SDValue Test = LHS.getOperand(0);
3307           uint64_t Mask = LHS.getConstantOperandVal(1);
3308           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3309                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3310                              Dest);
3311         }
3312
3313         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3314       } else if (CC == ISD::SETNE) {
3315         // See if we can use a TBZ to fold in an AND as well.
3316         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3317         // out of bounds, a late MI-layer pass rewrites branches.
3318         // 403.gcc is an example that hits this case.
3319         if (LHS.getOpcode() == ISD::AND &&
3320             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3321             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3322           SDValue Test = LHS.getOperand(0);
3323           uint64_t Mask = LHS.getConstantOperandVal(1);
3324           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3325                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3326                              Dest);
3327         }
3328
3329         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3330       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3331         // Don't combine AND since emitComparison converts the AND to an ANDS
3332         // (a.k.a. TST) and the test in the test bit and branch instruction
3333         // becomes redundant.  This would also increase register pressure.
3334         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3335         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3336                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3337       }
3338     }
3339     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3340         LHS.getOpcode() != ISD::AND) {
3341       // Don't combine AND since emitComparison converts the AND to an ANDS
3342       // (a.k.a. TST) and the test in the test bit and branch instruction
3343       // becomes redundant.  This would also increase register pressure.
3344       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3345       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3346                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3347     }
3348
3349     SDValue CCVal;
3350     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3351     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3352                        Cmp);
3353   }
3354
3355   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3356
3357   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3358   // clean.  Some of them require two branches to implement.
3359   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3360   AArch64CC::CondCode CC1, CC2;
3361   changeFPCCToAArch64CC(CC, CC1, CC2);
3362   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3363   SDValue BR1 =
3364       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3365   if (CC2 != AArch64CC::AL) {
3366     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3367     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3368                        Cmp);
3369   }
3370
3371   return BR1;
3372 }
3373
3374 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3375                                               SelectionDAG &DAG) const {
3376   EVT VT = Op.getValueType();
3377   SDLoc DL(Op);
3378
3379   SDValue In1 = Op.getOperand(0);
3380   SDValue In2 = Op.getOperand(1);
3381   EVT SrcVT = In2.getValueType();
3382   if (SrcVT != VT) {
3383     if (SrcVT == MVT::f32 && VT == MVT::f64)
3384       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3385     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3386       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3387                         DAG.getIntPtrConstant(0, DL));
3388     else
3389       // FIXME: Src type is different, bail out for now. Can VT really be a
3390       // vector type?
3391       return SDValue();
3392   }
3393
3394   EVT VecVT;
3395   EVT EltVT;
3396   uint64_t EltMask;
3397   SDValue VecVal1, VecVal2;
3398   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3399     EltVT = MVT::i32;
3400     VecVT = MVT::v4i32;
3401     EltMask = 0x80000000ULL;
3402
3403     if (!VT.isVector()) {
3404       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3405                                           DAG.getUNDEF(VecVT), In1);
3406       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3407                                           DAG.getUNDEF(VecVT), In2);
3408     } else {
3409       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3410       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3411     }
3412   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3413     EltVT = MVT::i64;
3414     VecVT = MVT::v2i64;
3415
3416     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3417     // immediate moves cannot materialize that in a single instruction for
3418     // 64-bit elements. Instead, materialize zero and then negate it.
3419     EltMask = 0;
3420
3421     if (!VT.isVector()) {
3422       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3423                                           DAG.getUNDEF(VecVT), In1);
3424       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3425                                           DAG.getUNDEF(VecVT), In2);
3426     } else {
3427       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3428       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3429     }
3430   } else {
3431     llvm_unreachable("Invalid type for copysign!");
3432   }
3433
3434   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3435
3436   // If we couldn't materialize the mask above, then the mask vector will be
3437   // the zero vector, and we need to negate it here.
3438   if (VT == MVT::f64 || VT == MVT::v2f64) {
3439     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3440     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3441     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3442   }
3443
3444   SDValue Sel =
3445       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3446
3447   if (VT == MVT::f32)
3448     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3449   else if (VT == MVT::f64)
3450     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3451   else
3452     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3453 }
3454
3455 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3456   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3457           Attribute::NoImplicitFloat))
3458     return SDValue();
3459
3460   if (!Subtarget->hasNEON())
3461     return SDValue();
3462
3463   // While there is no integer popcount instruction, it can
3464   // be more efficiently lowered to the following sequence that uses
3465   // AdvSIMD registers/instructions as long as the copies to/from
3466   // the AdvSIMD registers are cheap.
3467   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3468   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3469   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3470   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3471   SDValue Val = Op.getOperand(0);
3472   SDLoc DL(Op);
3473   EVT VT = Op.getValueType();
3474
3475   if (VT == MVT::i32)
3476     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3477   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3478
3479   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3480   SDValue UaddLV = DAG.getNode(
3481       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3482       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3483
3484   if (VT == MVT::i64)
3485     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3486   return UaddLV;
3487 }
3488
3489 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3490
3491   if (Op.getValueType().isVector())
3492     return LowerVSETCC(Op, DAG);
3493
3494   SDValue LHS = Op.getOperand(0);
3495   SDValue RHS = Op.getOperand(1);
3496   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3497   SDLoc dl(Op);
3498
3499   // We chose ZeroOrOneBooleanContents, so use zero and one.
3500   EVT VT = Op.getValueType();
3501   SDValue TVal = DAG.getConstant(1, dl, VT);
3502   SDValue FVal = DAG.getConstant(0, dl, VT);
3503
3504   // Handle f128 first, since one possible outcome is a normal integer
3505   // comparison which gets picked up by the next if statement.
3506   if (LHS.getValueType() == MVT::f128) {
3507     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3508
3509     // If softenSetCCOperands returned a scalar, use it.
3510     if (!RHS.getNode()) {
3511       assert(LHS.getValueType() == Op.getValueType() &&
3512              "Unexpected setcc expansion!");
3513       return LHS;
3514     }
3515   }
3516
3517   if (LHS.getValueType().isInteger()) {
3518     SDValue CCVal;
3519     SDValue Cmp =
3520         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3521
3522     // Note that we inverted the condition above, so we reverse the order of
3523     // the true and false operands here.  This will allow the setcc to be
3524     // matched to a single CSINC instruction.
3525     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3526   }
3527
3528   // Now we know we're dealing with FP values.
3529   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3530
3531   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3532   // and do the comparison.
3533   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3534
3535   AArch64CC::CondCode CC1, CC2;
3536   changeFPCCToAArch64CC(CC, CC1, CC2);
3537   if (CC2 == AArch64CC::AL) {
3538     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3539     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3540
3541     // Note that we inverted the condition above, so we reverse the order of
3542     // the true and false operands here.  This will allow the setcc to be
3543     // matched to a single CSINC instruction.
3544     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3545   } else {
3546     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3547     // totally clean.  Some of them require two CSELs to implement.  As is in
3548     // this case, we emit the first CSEL and then emit a second using the output
3549     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3550
3551     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3552     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3553     SDValue CS1 =
3554         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3555
3556     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3557     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3558   }
3559 }
3560
3561 /// A SELECT_CC operation is really some kind of max or min if both values being
3562 /// compared are, in some sense, equal to the results in either case. However,
3563 /// it is permissible to compare f32 values and produce directly extended f64
3564 /// values.
3565 ///
3566 /// Extending the comparison operands would also be allowed, but is less likely
3567 /// to happen in practice since their use is right here. Note that truncate
3568 /// operations would *not* be semantically equivalent.
3569 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3570   if (Cmp == Result)
3571     return (Cmp.getValueType() == MVT::f32 ||
3572             Cmp.getValueType() == MVT::f64);
3573
3574   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3575   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3576   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3577       Result.getValueType() == MVT::f64) {
3578     bool Lossy;
3579     APFloat CmpVal = CCmp->getValueAPF();
3580     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3581     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3582   }
3583
3584   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3585 }
3586
3587 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3588                                               SDValue RHS, SDValue TVal,
3589                                               SDValue FVal, SDLoc dl,
3590                                               SelectionDAG &DAG) const {
3591   // Handle f128 first, because it will result in a comparison of some RTLIB
3592   // call result against zero.
3593   if (LHS.getValueType() == MVT::f128) {
3594     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3595
3596     // If softenSetCCOperands returned a scalar, we need to compare the result
3597     // against zero to select between true and false values.
3598     if (!RHS.getNode()) {
3599       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3600       CC = ISD::SETNE;
3601     }
3602   }
3603
3604   // Handle integers first.
3605   if (LHS.getValueType().isInteger()) {
3606     assert((LHS.getValueType() == RHS.getValueType()) &&
3607            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3608
3609     unsigned Opcode = AArch64ISD::CSEL;
3610
3611     // If both the TVal and the FVal are constants, see if we can swap them in
3612     // order to for a CSINV or CSINC out of them.
3613     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3614     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3615
3616     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3617       std::swap(TVal, FVal);
3618       std::swap(CTVal, CFVal);
3619       CC = ISD::getSetCCInverse(CC, true);
3620     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3621       std::swap(TVal, FVal);
3622       std::swap(CTVal, CFVal);
3623       CC = ISD::getSetCCInverse(CC, true);
3624     } else if (TVal.getOpcode() == ISD::XOR) {
3625       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3626       // with a CSINV rather than a CSEL.
3627       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3628
3629       if (CVal && CVal->isAllOnesValue()) {
3630         std::swap(TVal, FVal);
3631         std::swap(CTVal, CFVal);
3632         CC = ISD::getSetCCInverse(CC, true);
3633       }
3634     } else if (TVal.getOpcode() == ISD::SUB) {
3635       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3636       // that we can match with a CSNEG rather than a CSEL.
3637       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3638
3639       if (CVal && CVal->isNullValue()) {
3640         std::swap(TVal, FVal);
3641         std::swap(CTVal, CFVal);
3642         CC = ISD::getSetCCInverse(CC, true);
3643       }
3644     } else if (CTVal && CFVal) {
3645       const int64_t TrueVal = CTVal->getSExtValue();
3646       const int64_t FalseVal = CFVal->getSExtValue();
3647       bool Swap = false;
3648
3649       // If both TVal and FVal are constants, see if FVal is the
3650       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3651       // instead of a CSEL in that case.
3652       if (TrueVal == ~FalseVal) {
3653         Opcode = AArch64ISD::CSINV;
3654       } else if (TrueVal == -FalseVal) {
3655         Opcode = AArch64ISD::CSNEG;
3656       } else if (TVal.getValueType() == MVT::i32) {
3657         // If our operands are only 32-bit wide, make sure we use 32-bit
3658         // arithmetic for the check whether we can use CSINC. This ensures that
3659         // the addition in the check will wrap around properly in case there is
3660         // an overflow (which would not be the case if we do the check with
3661         // 64-bit arithmetic).
3662         const uint32_t TrueVal32 = CTVal->getZExtValue();
3663         const uint32_t FalseVal32 = CFVal->getZExtValue();
3664
3665         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3666           Opcode = AArch64ISD::CSINC;
3667
3668           if (TrueVal32 > FalseVal32) {
3669             Swap = true;
3670           }
3671         }
3672         // 64-bit check whether we can use CSINC.
3673       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3674         Opcode = AArch64ISD::CSINC;
3675
3676         if (TrueVal > FalseVal) {
3677           Swap = true;
3678         }
3679       }
3680
3681       // Swap TVal and FVal if necessary.
3682       if (Swap) {
3683         std::swap(TVal, FVal);
3684         std::swap(CTVal, CFVal);
3685         CC = ISD::getSetCCInverse(CC, true);
3686       }
3687
3688       if (Opcode != AArch64ISD::CSEL) {
3689         // Drop FVal since we can get its value by simply inverting/negating
3690         // TVal.
3691         FVal = TVal;
3692       }
3693     }
3694
3695     SDValue CCVal;
3696     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3697
3698     EVT VT = TVal.getValueType();
3699     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3700   }
3701
3702   // Now we know we're dealing with FP values.
3703   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3704   assert(LHS.getValueType() == RHS.getValueType());
3705   EVT VT = TVal.getValueType();
3706   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3707
3708   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3709   // clean.  Some of them require two CSELs to implement.
3710   AArch64CC::CondCode CC1, CC2;
3711   changeFPCCToAArch64CC(CC, CC1, CC2);
3712   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3713   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3714
3715   // If we need a second CSEL, emit it, using the output of the first as the
3716   // RHS.  We're effectively OR'ing the two CC's together.
3717   if (CC2 != AArch64CC::AL) {
3718     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3719     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3720   }
3721
3722   // Otherwise, return the output of the first CSEL.
3723   return CS1;
3724 }
3725
3726 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3727                                               SelectionDAG &DAG) const {
3728   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3729   SDValue LHS = Op.getOperand(0);
3730   SDValue RHS = Op.getOperand(1);
3731   SDValue TVal = Op.getOperand(2);
3732   SDValue FVal = Op.getOperand(3);
3733   SDLoc DL(Op);
3734   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3735 }
3736
3737 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3738                                            SelectionDAG &DAG) const {
3739   SDValue CCVal = Op->getOperand(0);
3740   SDValue TVal = Op->getOperand(1);
3741   SDValue FVal = Op->getOperand(2);
3742   SDLoc DL(Op);
3743
3744   unsigned Opc = CCVal.getOpcode();
3745   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3746   // instruction.
3747   if (CCVal.getResNo() == 1 &&
3748       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3749        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3750     // Only lower legal XALUO ops.
3751     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3752       return SDValue();
3753
3754     AArch64CC::CondCode OFCC;
3755     SDValue Value, Overflow;
3756     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3757     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
3758
3759     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3760                        CCVal, Overflow);
3761   }
3762
3763   // Lower it the same way as we would lower a SELECT_CC node.
3764   ISD::CondCode CC;
3765   SDValue LHS, RHS;
3766   if (CCVal.getOpcode() == ISD::SETCC) {
3767     LHS = CCVal.getOperand(0);
3768     RHS = CCVal.getOperand(1);
3769     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3770   } else {
3771     LHS = CCVal;
3772     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
3773     CC = ISD::SETNE;
3774   }
3775   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3776 }
3777
3778 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3779                                               SelectionDAG &DAG) const {
3780   // Jump table entries as PC relative offsets. No additional tweaking
3781   // is necessary here. Just get the address of the jump table.
3782   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3783   EVT PtrVT = getPointerTy();
3784   SDLoc DL(Op);
3785
3786   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3787       !Subtarget->isTargetMachO()) {
3788     const unsigned char MO_NC = AArch64II::MO_NC;
3789     return DAG.getNode(
3790         AArch64ISD::WrapperLarge, DL, PtrVT,
3791         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3792         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3793         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3794         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3795                                AArch64II::MO_G0 | MO_NC));
3796   }
3797
3798   SDValue Hi =
3799       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3800   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3801                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3802   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3803   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3804 }
3805
3806 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3807                                                  SelectionDAG &DAG) const {
3808   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3809   EVT PtrVT = getPointerTy();
3810   SDLoc DL(Op);
3811
3812   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3813     // Use the GOT for the large code model on iOS.
3814     if (Subtarget->isTargetMachO()) {
3815       SDValue GotAddr = DAG.getTargetConstantPool(
3816           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3817           AArch64II::MO_GOT);
3818       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3819     }
3820
3821     const unsigned char MO_NC = AArch64II::MO_NC;
3822     return DAG.getNode(
3823         AArch64ISD::WrapperLarge, DL, PtrVT,
3824         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3825                                   CP->getOffset(), AArch64II::MO_G3),
3826         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3827                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3828         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3829                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3830         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3831                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3832   } else {
3833     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3834     // ELF, the only valid one on Darwin.
3835     SDValue Hi =
3836         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3837                                   CP->getOffset(), AArch64II::MO_PAGE);
3838     SDValue Lo = DAG.getTargetConstantPool(
3839         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3840         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3841
3842     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3843     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3844   }
3845 }
3846
3847 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3848                                                SelectionDAG &DAG) const {
3849   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3850   EVT PtrVT = getPointerTy();
3851   SDLoc DL(Op);
3852   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3853       !Subtarget->isTargetMachO()) {
3854     const unsigned char MO_NC = AArch64II::MO_NC;
3855     return DAG.getNode(
3856         AArch64ISD::WrapperLarge, DL, PtrVT,
3857         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3858         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3859         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3860         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3861   } else {
3862     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3863     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3864                                                              AArch64II::MO_NC);
3865     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3866     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3867   }
3868 }
3869
3870 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3871                                                  SelectionDAG &DAG) const {
3872   AArch64FunctionInfo *FuncInfo =
3873       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3874
3875   SDLoc DL(Op);
3876   SDValue FR =
3877       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3878   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3879   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3880                       MachinePointerInfo(SV), false, false, 0);
3881 }
3882
3883 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3884                                                 SelectionDAG &DAG) const {
3885   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3886   // Standard, section B.3.
3887   MachineFunction &MF = DAG.getMachineFunction();
3888   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3889   SDLoc DL(Op);
3890
3891   SDValue Chain = Op.getOperand(0);
3892   SDValue VAList = Op.getOperand(1);
3893   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3894   SmallVector<SDValue, 4> MemOps;
3895
3896   // void *__stack at offset 0
3897   SDValue Stack =
3898       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3899   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3900                                 MachinePointerInfo(SV), false, false, 8));
3901
3902   // void *__gr_top at offset 8
3903   int GPRSize = FuncInfo->getVarArgsGPRSize();
3904   if (GPRSize > 0) {
3905     SDValue GRTop, GRTopAddr;
3906
3907     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3908                             DAG.getConstant(8, DL, getPointerTy()));
3909
3910     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3911     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3912                         DAG.getConstant(GPRSize, DL, getPointerTy()));
3913
3914     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3915                                   MachinePointerInfo(SV, 8), false, false, 8));
3916   }
3917
3918   // void *__vr_top at offset 16
3919   int FPRSize = FuncInfo->getVarArgsFPRSize();
3920   if (FPRSize > 0) {
3921     SDValue VRTop, VRTopAddr;
3922     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3923                             DAG.getConstant(16, DL, getPointerTy()));
3924
3925     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3926     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3927                         DAG.getConstant(FPRSize, DL, getPointerTy()));
3928
3929     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3930                                   MachinePointerInfo(SV, 16), false, false, 8));
3931   }
3932
3933   // int __gr_offs at offset 24
3934   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3935                                    DAG.getConstant(24, DL, getPointerTy()));
3936   MemOps.push_back(DAG.getStore(Chain, DL,
3937                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
3938                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3939                                 false, 4));
3940
3941   // int __vr_offs at offset 28
3942   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3943                                    DAG.getConstant(28, DL, getPointerTy()));
3944   MemOps.push_back(DAG.getStore(Chain, DL,
3945                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
3946                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3947                                 false, 4));
3948
3949   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3950 }
3951
3952 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3953                                             SelectionDAG &DAG) const {
3954   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3955                                      : LowerAAPCS_VASTART(Op, DAG);
3956 }
3957
3958 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3959                                            SelectionDAG &DAG) const {
3960   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3961   // pointer.
3962   SDLoc DL(Op);
3963   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3964   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3965   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3966
3967   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
3968                        Op.getOperand(2),
3969                        DAG.getConstant(VaListSize, DL, MVT::i32),
3970                        8, false, false, false, MachinePointerInfo(DestSV),
3971                        MachinePointerInfo(SrcSV));
3972 }
3973
3974 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3975   assert(Subtarget->isTargetDarwin() &&
3976          "automatic va_arg instruction only works on Darwin");
3977
3978   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3979   EVT VT = Op.getValueType();
3980   SDLoc DL(Op);
3981   SDValue Chain = Op.getOperand(0);
3982   SDValue Addr = Op.getOperand(1);
3983   unsigned Align = Op.getConstantOperandVal(3);
3984
3985   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3986                                MachinePointerInfo(V), false, false, false, 0);
3987   Chain = VAList.getValue(1);
3988
3989   if (Align > 8) {
3990     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3991     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3992                          DAG.getConstant(Align - 1, DL, getPointerTy()));
3993     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3994                          DAG.getConstant(-(int64_t)Align, DL, getPointerTy()));
3995   }
3996
3997   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3998   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3999
4000   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4001   // up to 64 bits.  At the very least, we have to increase the striding of the
4002   // vaargs list to match this, and for FP values we need to introduce
4003   // FP_ROUND nodes as well.
4004   if (VT.isInteger() && !VT.isVector())
4005     ArgSize = 8;
4006   bool NeedFPTrunc = false;
4007   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4008     ArgSize = 8;
4009     NeedFPTrunc = true;
4010   }
4011
4012   // Increment the pointer, VAList, to the next vaarg
4013   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4014                                DAG.getConstant(ArgSize, DL, getPointerTy()));
4015   // Store the incremented VAList to the legalized pointer
4016   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4017                                  false, false, 0);
4018
4019   // Load the actual argument out of the pointer VAList
4020   if (NeedFPTrunc) {
4021     // Load the value as an f64.
4022     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4023                                  MachinePointerInfo(), false, false, false, 0);
4024     // Round the value down to an f32.
4025     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4026                                    DAG.getIntPtrConstant(1, DL));
4027     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4028     // Merge the rounded value with the chain output of the load.
4029     return DAG.getMergeValues(Ops, DL);
4030   }
4031
4032   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4033                      false, false, 0);
4034 }
4035
4036 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4037                                               SelectionDAG &DAG) const {
4038   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4039   MFI->setFrameAddressIsTaken(true);
4040
4041   EVT VT = Op.getValueType();
4042   SDLoc DL(Op);
4043   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4044   SDValue FrameAddr =
4045       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4046   while (Depth--)
4047     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4048                             MachinePointerInfo(), false, false, false, 0);
4049   return FrameAddr;
4050 }
4051
4052 // FIXME? Maybe this could be a TableGen attribute on some registers and
4053 // this table could be generated automatically from RegInfo.
4054 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4055                                                   EVT VT) const {
4056   unsigned Reg = StringSwitch<unsigned>(RegName)
4057                        .Case("sp", AArch64::SP)
4058                        .Default(0);
4059   if (Reg)
4060     return Reg;
4061   report_fatal_error("Invalid register name global variable");
4062 }
4063
4064 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4065                                                SelectionDAG &DAG) const {
4066   MachineFunction &MF = DAG.getMachineFunction();
4067   MachineFrameInfo *MFI = MF.getFrameInfo();
4068   MFI->setReturnAddressIsTaken(true);
4069
4070   EVT VT = Op.getValueType();
4071   SDLoc DL(Op);
4072   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4073   if (Depth) {
4074     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4075     SDValue Offset = DAG.getConstant(8, DL, getPointerTy());
4076     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4077                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4078                        MachinePointerInfo(), false, false, false, 0);
4079   }
4080
4081   // Return LR, which contains the return address. Mark it an implicit live-in.
4082   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4083   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4084 }
4085
4086 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4087 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4088 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4089                                                     SelectionDAG &DAG) const {
4090   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4091   EVT VT = Op.getValueType();
4092   unsigned VTBits = VT.getSizeInBits();
4093   SDLoc dl(Op);
4094   SDValue ShOpLo = Op.getOperand(0);
4095   SDValue ShOpHi = Op.getOperand(1);
4096   SDValue ShAmt = Op.getOperand(2);
4097   SDValue ARMcc;
4098   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4099
4100   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4101
4102   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4103                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4104   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4105   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4106                                    DAG.getConstant(VTBits, dl, MVT::i64));
4107   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4108
4109   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4110                                ISD::SETGE, dl, DAG);
4111   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4112
4113   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4114   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4115   SDValue Lo =
4116       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4117
4118   // AArch64 shifts larger than the register width are wrapped rather than
4119   // clamped, so we can't just emit "hi >> x".
4120   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4121   SDValue TrueValHi = Opc == ISD::SRA
4122                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4123                                         DAG.getConstant(VTBits - 1, dl,
4124                                                         MVT::i64))
4125                           : DAG.getConstant(0, dl, VT);
4126   SDValue Hi =
4127       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4128
4129   SDValue Ops[2] = { Lo, Hi };
4130   return DAG.getMergeValues(Ops, dl);
4131 }
4132
4133 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4134 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4135 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4136                                                  SelectionDAG &DAG) const {
4137   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4138   EVT VT = Op.getValueType();
4139   unsigned VTBits = VT.getSizeInBits();
4140   SDLoc dl(Op);
4141   SDValue ShOpLo = Op.getOperand(0);
4142   SDValue ShOpHi = Op.getOperand(1);
4143   SDValue ShAmt = Op.getOperand(2);
4144   SDValue ARMcc;
4145
4146   assert(Op.getOpcode() == ISD::SHL_PARTS);
4147   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4148                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4149   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4150   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4151                                    DAG.getConstant(VTBits, dl, MVT::i64));
4152   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4153   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4154
4155   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4156
4157   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4158                                ISD::SETGE, dl, DAG);
4159   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4160   SDValue Hi =
4161       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4162
4163   // AArch64 shifts of larger than register sizes are wrapped rather than
4164   // clamped, so we can't just emit "lo << a" if a is too big.
4165   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4166   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4167   SDValue Lo =
4168       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4169
4170   SDValue Ops[2] = { Lo, Hi };
4171   return DAG.getMergeValues(Ops, dl);
4172 }
4173
4174 bool AArch64TargetLowering::isOffsetFoldingLegal(
4175     const GlobalAddressSDNode *GA) const {
4176   // The AArch64 target doesn't support folding offsets into global addresses.
4177   return false;
4178 }
4179
4180 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4181   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4182   // FIXME: We should be able to handle f128 as well with a clever lowering.
4183   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4184     return true;
4185
4186   if (VT == MVT::f64)
4187     return AArch64_AM::getFP64Imm(Imm) != -1;
4188   else if (VT == MVT::f32)
4189     return AArch64_AM::getFP32Imm(Imm) != -1;
4190   return false;
4191 }
4192
4193 //===----------------------------------------------------------------------===//
4194 //                          AArch64 Optimization Hooks
4195 //===----------------------------------------------------------------------===//
4196
4197 //===----------------------------------------------------------------------===//
4198 //                          AArch64 Inline Assembly Support
4199 //===----------------------------------------------------------------------===//
4200
4201 // Table of Constraints
4202 // TODO: This is the current set of constraints supported by ARM for the
4203 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4204 //
4205 // r - A general register
4206 // w - An FP/SIMD register of some size in the range v0-v31
4207 // x - An FP/SIMD register of some size in the range v0-v15
4208 // I - Constant that can be used with an ADD instruction
4209 // J - Constant that can be used with a SUB instruction
4210 // K - Constant that can be used with a 32-bit logical instruction
4211 // L - Constant that can be used with a 64-bit logical instruction
4212 // M - Constant that can be used as a 32-bit MOV immediate
4213 // N - Constant that can be used as a 64-bit MOV immediate
4214 // Q - A memory reference with base register and no offset
4215 // S - A symbolic address
4216 // Y - Floating point constant zero
4217 // Z - Integer constant zero
4218 //
4219 //   Note that general register operands will be output using their 64-bit x
4220 // register name, whatever the size of the variable, unless the asm operand
4221 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4222 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4223 // %q modifier.
4224
4225 /// getConstraintType - Given a constraint letter, return the type of
4226 /// constraint it is for this target.
4227 AArch64TargetLowering::ConstraintType
4228 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4229   if (Constraint.size() == 1) {
4230     switch (Constraint[0]) {
4231     default:
4232       break;
4233     case 'z':
4234       return C_Other;
4235     case 'x':
4236     case 'w':
4237       return C_RegisterClass;
4238     // An address with a single base register. Due to the way we
4239     // currently handle addresses it is the same as 'r'.
4240     case 'Q':
4241       return C_Memory;
4242     }
4243   }
4244   return TargetLowering::getConstraintType(Constraint);
4245 }
4246
4247 /// Examine constraint type and operand type and determine a weight value.
4248 /// This object must already have been set up with the operand type
4249 /// and the current alternative constraint selected.
4250 TargetLowering::ConstraintWeight
4251 AArch64TargetLowering::getSingleConstraintMatchWeight(
4252     AsmOperandInfo &info, const char *constraint) const {
4253   ConstraintWeight weight = CW_Invalid;
4254   Value *CallOperandVal = info.CallOperandVal;
4255   // If we don't have a value, we can't do a match,
4256   // but allow it at the lowest weight.
4257   if (!CallOperandVal)
4258     return CW_Default;
4259   Type *type = CallOperandVal->getType();
4260   // Look at the constraint type.
4261   switch (*constraint) {
4262   default:
4263     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4264     break;
4265   case 'x':
4266   case 'w':
4267     if (type->isFloatingPointTy() || type->isVectorTy())
4268       weight = CW_Register;
4269     break;
4270   case 'z':
4271     weight = CW_Constant;
4272     break;
4273   }
4274   return weight;
4275 }
4276
4277 std::pair<unsigned, const TargetRegisterClass *>
4278 AArch64TargetLowering::getRegForInlineAsmConstraint(
4279     const TargetRegisterInfo *TRI, const std::string &Constraint,
4280     MVT VT) const {
4281   if (Constraint.size() == 1) {
4282     switch (Constraint[0]) {
4283     case 'r':
4284       if (VT.getSizeInBits() == 64)
4285         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4286       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4287     case 'w':
4288       if (VT == MVT::f32)
4289         return std::make_pair(0U, &AArch64::FPR32RegClass);
4290       if (VT.getSizeInBits() == 64)
4291         return std::make_pair(0U, &AArch64::FPR64RegClass);
4292       if (VT.getSizeInBits() == 128)
4293         return std::make_pair(0U, &AArch64::FPR128RegClass);
4294       break;
4295     // The instructions that this constraint is designed for can
4296     // only take 128-bit registers so just use that regclass.
4297     case 'x':
4298       if (VT.getSizeInBits() == 128)
4299         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4300       break;
4301     }
4302   }
4303   if (StringRef("{cc}").equals_lower(Constraint))
4304     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4305
4306   // Use the default implementation in TargetLowering to convert the register
4307   // constraint into a member of a register class.
4308   std::pair<unsigned, const TargetRegisterClass *> Res;
4309   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4310
4311   // Not found as a standard register?
4312   if (!Res.second) {
4313     unsigned Size = Constraint.size();
4314     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4315         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4316       const std::string Reg =
4317           std::string(&Constraint[2], &Constraint[Size - 1]);
4318       int RegNo = atoi(Reg.c_str());
4319       if (RegNo >= 0 && RegNo <= 31) {
4320         // v0 - v31 are aliases of q0 - q31.
4321         // By default we'll emit v0-v31 for this unless there's a modifier where
4322         // we'll emit the correct register as well.
4323         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4324         Res.second = &AArch64::FPR128RegClass;
4325       }
4326     }
4327   }
4328
4329   return Res;
4330 }
4331
4332 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4333 /// vector.  If it is invalid, don't add anything to Ops.
4334 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4335     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4336     SelectionDAG &DAG) const {
4337   SDValue Result;
4338
4339   // Currently only support length 1 constraints.
4340   if (Constraint.length() != 1)
4341     return;
4342
4343   char ConstraintLetter = Constraint[0];
4344   switch (ConstraintLetter) {
4345   default:
4346     break;
4347
4348   // This set of constraints deal with valid constants for various instructions.
4349   // Validate and return a target constant for them if we can.
4350   case 'z': {
4351     // 'z' maps to xzr or wzr so it needs an input of 0.
4352     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4353     if (!C || C->getZExtValue() != 0)
4354       return;
4355
4356     if (Op.getValueType() == MVT::i64)
4357       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4358     else
4359       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4360     break;
4361   }
4362
4363   case 'I':
4364   case 'J':
4365   case 'K':
4366   case 'L':
4367   case 'M':
4368   case 'N':
4369     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4370     if (!C)
4371       return;
4372
4373     // Grab the value and do some validation.
4374     uint64_t CVal = C->getZExtValue();
4375     switch (ConstraintLetter) {
4376     // The I constraint applies only to simple ADD or SUB immediate operands:
4377     // i.e. 0 to 4095 with optional shift by 12
4378     // The J constraint applies only to ADD or SUB immediates that would be
4379     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4380     // instruction [or vice versa], in other words -1 to -4095 with optional
4381     // left shift by 12.
4382     case 'I':
4383       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4384         break;
4385       return;
4386     case 'J': {
4387       uint64_t NVal = -C->getSExtValue();
4388       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4389         CVal = C->getSExtValue();
4390         break;
4391       }
4392       return;
4393     }
4394     // The K and L constraints apply *only* to logical immediates, including
4395     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4396     // been removed and MOV should be used). So these constraints have to
4397     // distinguish between bit patterns that are valid 32-bit or 64-bit
4398     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4399     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4400     // versa.
4401     case 'K':
4402       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4403         break;
4404       return;
4405     case 'L':
4406       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4407         break;
4408       return;
4409     // The M and N constraints are a superset of K and L respectively, for use
4410     // with the MOV (immediate) alias. As well as the logical immediates they
4411     // also match 32 or 64-bit immediates that can be loaded either using a
4412     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4413     // (M) or 64-bit 0x1234000000000000 (N) etc.
4414     // As a note some of this code is liberally stolen from the asm parser.
4415     case 'M': {
4416       if (!isUInt<32>(CVal))
4417         return;
4418       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4419         break;
4420       if ((CVal & 0xFFFF) == CVal)
4421         break;
4422       if ((CVal & 0xFFFF0000ULL) == CVal)
4423         break;
4424       uint64_t NCVal = ~(uint32_t)CVal;
4425       if ((NCVal & 0xFFFFULL) == NCVal)
4426         break;
4427       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4428         break;
4429       return;
4430     }
4431     case 'N': {
4432       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4433         break;
4434       if ((CVal & 0xFFFFULL) == CVal)
4435         break;
4436       if ((CVal & 0xFFFF0000ULL) == CVal)
4437         break;
4438       if ((CVal & 0xFFFF00000000ULL) == CVal)
4439         break;
4440       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4441         break;
4442       uint64_t NCVal = ~CVal;
4443       if ((NCVal & 0xFFFFULL) == NCVal)
4444         break;
4445       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4446         break;
4447       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4448         break;
4449       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4450         break;
4451       return;
4452     }
4453     default:
4454       return;
4455     }
4456
4457     // All assembler immediates are 64-bit integers.
4458     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4459     break;
4460   }
4461
4462   if (Result.getNode()) {
4463     Ops.push_back(Result);
4464     return;
4465   }
4466
4467   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4468 }
4469
4470 //===----------------------------------------------------------------------===//
4471 //                     AArch64 Advanced SIMD Support
4472 //===----------------------------------------------------------------------===//
4473
4474 /// WidenVector - Given a value in the V64 register class, produce the
4475 /// equivalent value in the V128 register class.
4476 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4477   EVT VT = V64Reg.getValueType();
4478   unsigned NarrowSize = VT.getVectorNumElements();
4479   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4480   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4481   SDLoc DL(V64Reg);
4482
4483   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4484                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4485 }
4486
4487 /// getExtFactor - Determine the adjustment factor for the position when
4488 /// generating an "extract from vector registers" instruction.
4489 static unsigned getExtFactor(SDValue &V) {
4490   EVT EltType = V.getValueType().getVectorElementType();
4491   return EltType.getSizeInBits() / 8;
4492 }
4493
4494 /// NarrowVector - Given a value in the V128 register class, produce the
4495 /// equivalent value in the V64 register class.
4496 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4497   EVT VT = V128Reg.getValueType();
4498   unsigned WideSize = VT.getVectorNumElements();
4499   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4500   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4501   SDLoc DL(V128Reg);
4502
4503   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4504 }
4505
4506 // Gather data to see if the operation can be modelled as a
4507 // shuffle in combination with VEXTs.
4508 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4509                                                   SelectionDAG &DAG) const {
4510   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4511   SDLoc dl(Op);
4512   EVT VT = Op.getValueType();
4513   unsigned NumElts = VT.getVectorNumElements();
4514
4515   struct ShuffleSourceInfo {
4516     SDValue Vec;
4517     unsigned MinElt;
4518     unsigned MaxElt;
4519
4520     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4521     // be compatible with the shuffle we intend to construct. As a result
4522     // ShuffleVec will be some sliding window into the original Vec.
4523     SDValue ShuffleVec;
4524
4525     // Code should guarantee that element i in Vec starts at element "WindowBase
4526     // + i * WindowScale in ShuffleVec".
4527     int WindowBase;
4528     int WindowScale;
4529
4530     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4531     ShuffleSourceInfo(SDValue Vec)
4532         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4533           WindowScale(1) {}
4534   };
4535
4536   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4537   // node.
4538   SmallVector<ShuffleSourceInfo, 2> Sources;
4539   for (unsigned i = 0; i < NumElts; ++i) {
4540     SDValue V = Op.getOperand(i);
4541     if (V.getOpcode() == ISD::UNDEF)
4542       continue;
4543     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4544       // A shuffle can only come from building a vector from various
4545       // elements of other vectors.
4546       return SDValue();
4547     }
4548
4549     // Add this element source to the list if it's not already there.
4550     SDValue SourceVec = V.getOperand(0);
4551     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4552     if (Source == Sources.end())
4553       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4554
4555     // Update the minimum and maximum lane number seen.
4556     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4557     Source->MinElt = std::min(Source->MinElt, EltNo);
4558     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4559   }
4560
4561   // Currently only do something sane when at most two source vectors
4562   // are involved.
4563   if (Sources.size() > 2)
4564     return SDValue();
4565
4566   // Find out the smallest element size among result and two sources, and use
4567   // it as element size to build the shuffle_vector.
4568   EVT SmallestEltTy = VT.getVectorElementType();
4569   for (auto &Source : Sources) {
4570     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4571     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4572       SmallestEltTy = SrcEltTy;
4573     }
4574   }
4575   unsigned ResMultiplier =
4576       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4577   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4578   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4579
4580   // If the source vector is too wide or too narrow, we may nevertheless be able
4581   // to construct a compatible shuffle either by concatenating it with UNDEF or
4582   // extracting a suitable range of elements.
4583   for (auto &Src : Sources) {
4584     EVT SrcVT = Src.ShuffleVec.getValueType();
4585
4586     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4587       continue;
4588
4589     // This stage of the search produces a source with the same element type as
4590     // the original, but with a total width matching the BUILD_VECTOR output.
4591     EVT EltVT = SrcVT.getVectorElementType();
4592     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4593     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4594
4595     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4596       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4597       // We can pad out the smaller vector for free, so if it's part of a
4598       // shuffle...
4599       Src.ShuffleVec =
4600           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4601                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4602       continue;
4603     }
4604
4605     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4606
4607     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4608       // Span too large for a VEXT to cope
4609       return SDValue();
4610     }
4611
4612     if (Src.MinElt >= NumSrcElts) {
4613       // The extraction can just take the second half
4614       Src.ShuffleVec =
4615           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4616                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4617       Src.WindowBase = -NumSrcElts;
4618     } else if (Src.MaxElt < NumSrcElts) {
4619       // The extraction can just take the first half
4620       Src.ShuffleVec =
4621           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4622                       DAG.getConstant(0, dl, MVT::i64));
4623     } else {
4624       // An actual VEXT is needed
4625       SDValue VEXTSrc1 =
4626           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4627                       DAG.getConstant(0, dl, MVT::i64));
4628       SDValue VEXTSrc2 =
4629           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4630                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4631       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4632
4633       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4634                                    VEXTSrc2,
4635                                    DAG.getConstant(Imm, dl, MVT::i32));
4636       Src.WindowBase = -Src.MinElt;
4637     }
4638   }
4639
4640   // Another possible incompatibility occurs from the vector element types. We
4641   // can fix this by bitcasting the source vectors to the same type we intend
4642   // for the shuffle.
4643   for (auto &Src : Sources) {
4644     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4645     if (SrcEltTy == SmallestEltTy)
4646       continue;
4647     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4648     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4649     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4650     Src.WindowBase *= Src.WindowScale;
4651   }
4652
4653   // Final sanity check before we try to actually produce a shuffle.
4654   DEBUG(
4655     for (auto Src : Sources)
4656       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4657   );
4658
4659   // The stars all align, our next step is to produce the mask for the shuffle.
4660   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4661   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4662   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4663     SDValue Entry = Op.getOperand(i);
4664     if (Entry.getOpcode() == ISD::UNDEF)
4665       continue;
4666
4667     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4668     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4669
4670     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4671     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4672     // segment.
4673     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4674     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4675                                VT.getVectorElementType().getSizeInBits());
4676     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4677
4678     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4679     // starting at the appropriate offset.
4680     int *LaneMask = &Mask[i * ResMultiplier];
4681
4682     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4683     ExtractBase += NumElts * (Src - Sources.begin());
4684     for (int j = 0; j < LanesDefined; ++j)
4685       LaneMask[j] = ExtractBase + j;
4686   }
4687
4688   // Final check before we try to produce nonsense...
4689   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4690     return SDValue();
4691
4692   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4693   for (unsigned i = 0; i < Sources.size(); ++i)
4694     ShuffleOps[i] = Sources[i].ShuffleVec;
4695
4696   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4697                                          ShuffleOps[1], &Mask[0]);
4698   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4699 }
4700
4701 // check if an EXT instruction can handle the shuffle mask when the
4702 // vector sources of the shuffle are the same.
4703 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4704   unsigned NumElts = VT.getVectorNumElements();
4705
4706   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4707   if (M[0] < 0)
4708     return false;
4709
4710   Imm = M[0];
4711
4712   // If this is a VEXT shuffle, the immediate value is the index of the first
4713   // element.  The other shuffle indices must be the successive elements after
4714   // the first one.
4715   unsigned ExpectedElt = Imm;
4716   for (unsigned i = 1; i < NumElts; ++i) {
4717     // Increment the expected index.  If it wraps around, just follow it
4718     // back to index zero and keep going.
4719     ++ExpectedElt;
4720     if (ExpectedElt == NumElts)
4721       ExpectedElt = 0;
4722
4723     if (M[i] < 0)
4724       continue; // ignore UNDEF indices
4725     if (ExpectedElt != static_cast<unsigned>(M[i]))
4726       return false;
4727   }
4728
4729   return true;
4730 }
4731
4732 // check if an EXT instruction can handle the shuffle mask when the
4733 // vector sources of the shuffle are different.
4734 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4735                       unsigned &Imm) {
4736   // Look for the first non-undef element.
4737   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4738       [](int Elt) {return Elt >= 0;});
4739
4740   // Benefit form APInt to handle overflow when calculating expected element.
4741   unsigned NumElts = VT.getVectorNumElements();
4742   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4743   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4744   // The following shuffle indices must be the successive elements after the
4745   // first real element.
4746   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4747       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4748   if (FirstWrongElt != M.end())
4749     return false;
4750
4751   // The index of an EXT is the first element if it is not UNDEF.
4752   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4753   // value of the first element.  E.g.
4754   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4755   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4756   // ExpectedElt is the last mask index plus 1.
4757   Imm = ExpectedElt.getZExtValue();
4758
4759   // There are two difference cases requiring to reverse input vectors.
4760   // For example, for vector <4 x i32> we have the following cases,
4761   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4762   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4763   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4764   // to reverse two input vectors.
4765   if (Imm < NumElts)
4766     ReverseEXT = true;
4767   else
4768     Imm -= NumElts;
4769
4770   return true;
4771 }
4772
4773 /// isREVMask - Check if a vector shuffle corresponds to a REV
4774 /// instruction with the specified blocksize.  (The order of the elements
4775 /// within each block of the vector is reversed.)
4776 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4777   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4778          "Only possible block sizes for REV are: 16, 32, 64");
4779
4780   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4781   if (EltSz == 64)
4782     return false;
4783
4784   unsigned NumElts = VT.getVectorNumElements();
4785   unsigned BlockElts = M[0] + 1;
4786   // If the first shuffle index is UNDEF, be optimistic.
4787   if (M[0] < 0)
4788     BlockElts = BlockSize / EltSz;
4789
4790   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4791     return false;
4792
4793   for (unsigned i = 0; i < NumElts; ++i) {
4794     if (M[i] < 0)
4795       continue; // ignore UNDEF indices
4796     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4797       return false;
4798   }
4799
4800   return true;
4801 }
4802
4803 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4804   unsigned NumElts = VT.getVectorNumElements();
4805   WhichResult = (M[0] == 0 ? 0 : 1);
4806   unsigned Idx = WhichResult * NumElts / 2;
4807   for (unsigned i = 0; i != NumElts; i += 2) {
4808     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4809         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4810       return false;
4811     Idx += 1;
4812   }
4813
4814   return true;
4815 }
4816
4817 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4818   unsigned NumElts = VT.getVectorNumElements();
4819   WhichResult = (M[0] == 0 ? 0 : 1);
4820   for (unsigned i = 0; i != NumElts; ++i) {
4821     if (M[i] < 0)
4822       continue; // ignore UNDEF indices
4823     if ((unsigned)M[i] != 2 * i + WhichResult)
4824       return false;
4825   }
4826
4827   return true;
4828 }
4829
4830 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4831   unsigned NumElts = VT.getVectorNumElements();
4832   WhichResult = (M[0] == 0 ? 0 : 1);
4833   for (unsigned i = 0; i < NumElts; i += 2) {
4834     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4835         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4836       return false;
4837   }
4838   return true;
4839 }
4840
4841 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4842 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4843 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4844 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4845   unsigned NumElts = VT.getVectorNumElements();
4846   WhichResult = (M[0] == 0 ? 0 : 1);
4847   unsigned Idx = WhichResult * NumElts / 2;
4848   for (unsigned i = 0; i != NumElts; i += 2) {
4849     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4850         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4851       return false;
4852     Idx += 1;
4853   }
4854
4855   return true;
4856 }
4857
4858 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4859 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4860 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4861 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4862   unsigned Half = VT.getVectorNumElements() / 2;
4863   WhichResult = (M[0] == 0 ? 0 : 1);
4864   for (unsigned j = 0; j != 2; ++j) {
4865     unsigned Idx = WhichResult;
4866     for (unsigned i = 0; i != Half; ++i) {
4867       int MIdx = M[i + j * Half];
4868       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4869         return false;
4870       Idx += 2;
4871     }
4872   }
4873
4874   return true;
4875 }
4876
4877 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4878 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4879 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4880 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4881   unsigned NumElts = VT.getVectorNumElements();
4882   WhichResult = (M[0] == 0 ? 0 : 1);
4883   for (unsigned i = 0; i < NumElts; i += 2) {
4884     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4885         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4886       return false;
4887   }
4888   return true;
4889 }
4890
4891 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4892                       bool &DstIsLeft, int &Anomaly) {
4893   if (M.size() != static_cast<size_t>(NumInputElements))
4894     return false;
4895
4896   int NumLHSMatch = 0, NumRHSMatch = 0;
4897   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4898
4899   for (int i = 0; i < NumInputElements; ++i) {
4900     if (M[i] == -1) {
4901       ++NumLHSMatch;
4902       ++NumRHSMatch;
4903       continue;
4904     }
4905
4906     if (M[i] == i)
4907       ++NumLHSMatch;
4908     else
4909       LastLHSMismatch = i;
4910
4911     if (M[i] == i + NumInputElements)
4912       ++NumRHSMatch;
4913     else
4914       LastRHSMismatch = i;
4915   }
4916
4917   if (NumLHSMatch == NumInputElements - 1) {
4918     DstIsLeft = true;
4919     Anomaly = LastLHSMismatch;
4920     return true;
4921   } else if (NumRHSMatch == NumInputElements - 1) {
4922     DstIsLeft = false;
4923     Anomaly = LastRHSMismatch;
4924     return true;
4925   }
4926
4927   return false;
4928 }
4929
4930 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4931   if (VT.getSizeInBits() != 128)
4932     return false;
4933
4934   unsigned NumElts = VT.getVectorNumElements();
4935
4936   for (int I = 0, E = NumElts / 2; I != E; I++) {
4937     if (Mask[I] != I)
4938       return false;
4939   }
4940
4941   int Offset = NumElts / 2;
4942   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4943     if (Mask[I] != I + SplitLHS * Offset)
4944       return false;
4945   }
4946
4947   return true;
4948 }
4949
4950 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4951   SDLoc DL(Op);
4952   EVT VT = Op.getValueType();
4953   SDValue V0 = Op.getOperand(0);
4954   SDValue V1 = Op.getOperand(1);
4955   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4956
4957   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4958       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4959     return SDValue();
4960
4961   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4962
4963   if (!isConcatMask(Mask, VT, SplitV0))
4964     return SDValue();
4965
4966   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4967                                 VT.getVectorNumElements() / 2);
4968   if (SplitV0) {
4969     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4970                      DAG.getConstant(0, DL, MVT::i64));
4971   }
4972   if (V1.getValueType().getSizeInBits() == 128) {
4973     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4974                      DAG.getConstant(0, DL, MVT::i64));
4975   }
4976   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4977 }
4978
4979 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4980 /// the specified operations to build the shuffle.
4981 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4982                                       SDValue RHS, SelectionDAG &DAG,
4983                                       SDLoc dl) {
4984   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4985   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4986   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4987
4988   enum {
4989     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4990     OP_VREV,
4991     OP_VDUP0,
4992     OP_VDUP1,
4993     OP_VDUP2,
4994     OP_VDUP3,
4995     OP_VEXT1,
4996     OP_VEXT2,
4997     OP_VEXT3,
4998     OP_VUZPL, // VUZP, left result
4999     OP_VUZPR, // VUZP, right result
5000     OP_VZIPL, // VZIP, left result
5001     OP_VZIPR, // VZIP, right result
5002     OP_VTRNL, // VTRN, left result
5003     OP_VTRNR  // VTRN, right result
5004   };
5005
5006   if (OpNum == OP_COPY) {
5007     if (LHSID == (1 * 9 + 2) * 9 + 3)
5008       return LHS;
5009     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5010     return RHS;
5011   }
5012
5013   SDValue OpLHS, OpRHS;
5014   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5015   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5016   EVT VT = OpLHS.getValueType();
5017
5018   switch (OpNum) {
5019   default:
5020     llvm_unreachable("Unknown shuffle opcode!");
5021   case OP_VREV:
5022     // VREV divides the vector in half and swaps within the half.
5023     if (VT.getVectorElementType() == MVT::i32 ||
5024         VT.getVectorElementType() == MVT::f32)
5025       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5026     // vrev <4 x i16> -> REV32
5027     if (VT.getVectorElementType() == MVT::i16 ||
5028         VT.getVectorElementType() == MVT::f16)
5029       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5030     // vrev <4 x i8> -> REV16
5031     assert(VT.getVectorElementType() == MVT::i8);
5032     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5033   case OP_VDUP0:
5034   case OP_VDUP1:
5035   case OP_VDUP2:
5036   case OP_VDUP3: {
5037     EVT EltTy = VT.getVectorElementType();
5038     unsigned Opcode;
5039     if (EltTy == MVT::i8)
5040       Opcode = AArch64ISD::DUPLANE8;
5041     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5042       Opcode = AArch64ISD::DUPLANE16;
5043     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5044       Opcode = AArch64ISD::DUPLANE32;
5045     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5046       Opcode = AArch64ISD::DUPLANE64;
5047     else
5048       llvm_unreachable("Invalid vector element type?");
5049
5050     if (VT.getSizeInBits() == 64)
5051       OpLHS = WidenVector(OpLHS, DAG);
5052     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5053     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5054   }
5055   case OP_VEXT1:
5056   case OP_VEXT2:
5057   case OP_VEXT3: {
5058     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5059     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5060                        DAG.getConstant(Imm, dl, MVT::i32));
5061   }
5062   case OP_VUZPL:
5063     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5064                        OpRHS);
5065   case OP_VUZPR:
5066     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5067                        OpRHS);
5068   case OP_VZIPL:
5069     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5070                        OpRHS);
5071   case OP_VZIPR:
5072     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5073                        OpRHS);
5074   case OP_VTRNL:
5075     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5076                        OpRHS);
5077   case OP_VTRNR:
5078     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5079                        OpRHS);
5080   }
5081 }
5082
5083 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5084                            SelectionDAG &DAG) {
5085   // Check to see if we can use the TBL instruction.
5086   SDValue V1 = Op.getOperand(0);
5087   SDValue V2 = Op.getOperand(1);
5088   SDLoc DL(Op);
5089
5090   EVT EltVT = Op.getValueType().getVectorElementType();
5091   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5092
5093   SmallVector<SDValue, 8> TBLMask;
5094   for (int Val : ShuffleMask) {
5095     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5096       unsigned Offset = Byte + Val * BytesPerElt;
5097       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5098     }
5099   }
5100
5101   MVT IndexVT = MVT::v8i8;
5102   unsigned IndexLen = 8;
5103   if (Op.getValueType().getSizeInBits() == 128) {
5104     IndexVT = MVT::v16i8;
5105     IndexLen = 16;
5106   }
5107
5108   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5109   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5110
5111   SDValue Shuffle;
5112   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5113     if (IndexLen == 8)
5114       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5115     Shuffle = DAG.getNode(
5116         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5117         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5118         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5119                     makeArrayRef(TBLMask.data(), IndexLen)));
5120   } else {
5121     if (IndexLen == 8) {
5122       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5123       Shuffle = DAG.getNode(
5124           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5125           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5126           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5127                       makeArrayRef(TBLMask.data(), IndexLen)));
5128     } else {
5129       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5130       // cannot currently represent the register constraints on the input
5131       // table registers.
5132       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5133       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5134       //                               &TBLMask[0], IndexLen));
5135       Shuffle = DAG.getNode(
5136           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5137           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5138           V1Cst, V2Cst,
5139           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5140                       makeArrayRef(TBLMask.data(), IndexLen)));
5141     }
5142   }
5143   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5144 }
5145
5146 static unsigned getDUPLANEOp(EVT EltType) {
5147   if (EltType == MVT::i8)
5148     return AArch64ISD::DUPLANE8;
5149   if (EltType == MVT::i16 || EltType == MVT::f16)
5150     return AArch64ISD::DUPLANE16;
5151   if (EltType == MVT::i32 || EltType == MVT::f32)
5152     return AArch64ISD::DUPLANE32;
5153   if (EltType == MVT::i64 || EltType == MVT::f64)
5154     return AArch64ISD::DUPLANE64;
5155
5156   llvm_unreachable("Invalid vector element type?");
5157 }
5158
5159 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5160                                                    SelectionDAG &DAG) const {
5161   SDLoc dl(Op);
5162   EVT VT = Op.getValueType();
5163
5164   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5165
5166   // Convert shuffles that are directly supported on NEON to target-specific
5167   // DAG nodes, instead of keeping them as shuffles and matching them again
5168   // during code selection.  This is more efficient and avoids the possibility
5169   // of inconsistencies between legalization and selection.
5170   ArrayRef<int> ShuffleMask = SVN->getMask();
5171
5172   SDValue V1 = Op.getOperand(0);
5173   SDValue V2 = Op.getOperand(1);
5174
5175   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5176                                        V1.getValueType().getSimpleVT())) {
5177     int Lane = SVN->getSplatIndex();
5178     // If this is undef splat, generate it via "just" vdup, if possible.
5179     if (Lane == -1)
5180       Lane = 0;
5181
5182     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5183       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5184                          V1.getOperand(0));
5185     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5186     // constant. If so, we can just reference the lane's definition directly.
5187     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5188         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5189       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5190
5191     // Otherwise, duplicate from the lane of the input vector.
5192     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5193
5194     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5195     // to make a vector of the same size as this SHUFFLE. We can ignore the
5196     // extract entirely, and canonicalise the concat using WidenVector.
5197     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5198       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5199       V1 = V1.getOperand(0);
5200     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5201       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5202       Lane -= Idx * VT.getVectorNumElements() / 2;
5203       V1 = WidenVector(V1.getOperand(Idx), DAG);
5204     } else if (VT.getSizeInBits() == 64)
5205       V1 = WidenVector(V1, DAG);
5206
5207     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5208   }
5209
5210   if (isREVMask(ShuffleMask, VT, 64))
5211     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5212   if (isREVMask(ShuffleMask, VT, 32))
5213     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5214   if (isREVMask(ShuffleMask, VT, 16))
5215     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5216
5217   bool ReverseEXT = false;
5218   unsigned Imm;
5219   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5220     if (ReverseEXT)
5221       std::swap(V1, V2);
5222     Imm *= getExtFactor(V1);
5223     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5224                        DAG.getConstant(Imm, dl, MVT::i32));
5225   } else if (V2->getOpcode() == ISD::UNDEF &&
5226              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5227     Imm *= getExtFactor(V1);
5228     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5229                        DAG.getConstant(Imm, dl, MVT::i32));
5230   }
5231
5232   unsigned WhichResult;
5233   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5234     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5235     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5236   }
5237   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5238     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5239     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5240   }
5241   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5242     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5243     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5244   }
5245
5246   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5247     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5248     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5249   }
5250   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5251     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5252     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5253   }
5254   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5255     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5256     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5257   }
5258
5259   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5260   if (Concat.getNode())
5261     return Concat;
5262
5263   bool DstIsLeft;
5264   int Anomaly;
5265   int NumInputElements = V1.getValueType().getVectorNumElements();
5266   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5267     SDValue DstVec = DstIsLeft ? V1 : V2;
5268     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5269
5270     SDValue SrcVec = V1;
5271     int SrcLane = ShuffleMask[Anomaly];
5272     if (SrcLane >= NumInputElements) {
5273       SrcVec = V2;
5274       SrcLane -= VT.getVectorNumElements();
5275     }
5276     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5277
5278     EVT ScalarVT = VT.getVectorElementType();
5279
5280     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5281       ScalarVT = MVT::i32;
5282
5283     return DAG.getNode(
5284         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5285         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5286         DstLaneV);
5287   }
5288
5289   // If the shuffle is not directly supported and it has 4 elements, use
5290   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5291   unsigned NumElts = VT.getVectorNumElements();
5292   if (NumElts == 4) {
5293     unsigned PFIndexes[4];
5294     for (unsigned i = 0; i != 4; ++i) {
5295       if (ShuffleMask[i] < 0)
5296         PFIndexes[i] = 8;
5297       else
5298         PFIndexes[i] = ShuffleMask[i];
5299     }
5300
5301     // Compute the index in the perfect shuffle table.
5302     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5303                             PFIndexes[2] * 9 + PFIndexes[3];
5304     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5305     unsigned Cost = (PFEntry >> 30);
5306
5307     if (Cost <= 4)
5308       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5309   }
5310
5311   return GenerateTBL(Op, ShuffleMask, DAG);
5312 }
5313
5314 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5315                                APInt &UndefBits) {
5316   EVT VT = BVN->getValueType(0);
5317   APInt SplatBits, SplatUndef;
5318   unsigned SplatBitSize;
5319   bool HasAnyUndefs;
5320   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5321     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5322
5323     for (unsigned i = 0; i < NumSplats; ++i) {
5324       CnstBits <<= SplatBitSize;
5325       UndefBits <<= SplatBitSize;
5326       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5327       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5328     }
5329
5330     return true;
5331   }
5332
5333   return false;
5334 }
5335
5336 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5337                                               SelectionDAG &DAG) const {
5338   BuildVectorSDNode *BVN =
5339       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5340   SDValue LHS = Op.getOperand(0);
5341   SDLoc dl(Op);
5342   EVT VT = Op.getValueType();
5343
5344   if (!BVN)
5345     return Op;
5346
5347   APInt CnstBits(VT.getSizeInBits(), 0);
5348   APInt UndefBits(VT.getSizeInBits(), 0);
5349   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5350     // We only have BIC vector immediate instruction, which is and-not.
5351     CnstBits = ~CnstBits;
5352
5353     // We make use of a little bit of goto ickiness in order to avoid having to
5354     // duplicate the immediate matching logic for the undef toggled case.
5355     bool SecondTry = false;
5356   AttemptModImm:
5357
5358     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5359       CnstBits = CnstBits.zextOrTrunc(64);
5360       uint64_t CnstVal = CnstBits.getZExtValue();
5361
5362       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5363         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5364         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5365         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5366                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5367                                   DAG.getConstant(0, dl, MVT::i32));
5368         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5369       }
5370
5371       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5372         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5373         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5374         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5375                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5376                                   DAG.getConstant(8, dl, MVT::i32));
5377         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5378       }
5379
5380       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5381         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5382         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5383         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5384                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5385                                   DAG.getConstant(16, dl, MVT::i32));
5386         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5387       }
5388
5389       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5390         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5391         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5392         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5393                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5394                                   DAG.getConstant(24, dl, MVT::i32));
5395         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5396       }
5397
5398       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5399         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5400         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5401         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5402                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5403                                   DAG.getConstant(0, dl, MVT::i32));
5404         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5405       }
5406
5407       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5408         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5409         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5410         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5411                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5412                                   DAG.getConstant(8, dl, MVT::i32));
5413         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5414       }
5415     }
5416
5417     if (SecondTry)
5418       goto FailedModImm;
5419     SecondTry = true;
5420     CnstBits = ~UndefBits;
5421     goto AttemptModImm;
5422   }
5423
5424 // We can always fall back to a non-immediate AND.
5425 FailedModImm:
5426   return Op;
5427 }
5428
5429 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5430 // consists of only the same constant int value, returned in reference arg
5431 // ConstVal
5432 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5433                                      uint64_t &ConstVal) {
5434   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5435   if (!Bvec)
5436     return false;
5437   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5438   if (!FirstElt)
5439     return false;
5440   EVT VT = Bvec->getValueType(0);
5441   unsigned NumElts = VT.getVectorNumElements();
5442   for (unsigned i = 1; i < NumElts; ++i)
5443     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5444       return false;
5445   ConstVal = FirstElt->getZExtValue();
5446   return true;
5447 }
5448
5449 static unsigned getIntrinsicID(const SDNode *N) {
5450   unsigned Opcode = N->getOpcode();
5451   switch (Opcode) {
5452   default:
5453     return Intrinsic::not_intrinsic;
5454   case ISD::INTRINSIC_WO_CHAIN: {
5455     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5456     if (IID < Intrinsic::num_intrinsics)
5457       return IID;
5458     return Intrinsic::not_intrinsic;
5459   }
5460   }
5461 }
5462
5463 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5464 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5465 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5466 // Also, logical shift right -> sri, with the same structure.
5467 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5468   EVT VT = N->getValueType(0);
5469
5470   if (!VT.isVector())
5471     return SDValue();
5472
5473   SDLoc DL(N);
5474
5475   // Is the first op an AND?
5476   const SDValue And = N->getOperand(0);
5477   if (And.getOpcode() != ISD::AND)
5478     return SDValue();
5479
5480   // Is the second op an shl or lshr?
5481   SDValue Shift = N->getOperand(1);
5482   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5483   // or AArch64ISD::VLSHR vector, #shift
5484   unsigned ShiftOpc = Shift.getOpcode();
5485   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5486     return SDValue();
5487   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5488
5489   // Is the shift amount constant?
5490   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5491   if (!C2node)
5492     return SDValue();
5493
5494   // Is the and mask vector all constant?
5495   uint64_t C1;
5496   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5497     return SDValue();
5498
5499   // Is C1 == ~C2, taking into account how much one can shift elements of a
5500   // particular size?
5501   uint64_t C2 = C2node->getZExtValue();
5502   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5503   if (C2 > ElemSizeInBits)
5504     return SDValue();
5505   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5506   if ((C1 & ElemMask) != (~C2 & ElemMask))
5507     return SDValue();
5508
5509   SDValue X = And.getOperand(0);
5510   SDValue Y = Shift.getOperand(0);
5511
5512   unsigned Intrin =
5513       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5514   SDValue ResultSLI =
5515       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5516                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5517                   Shift.getOperand(1));
5518
5519   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5520   DEBUG(N->dump(&DAG));
5521   DEBUG(dbgs() << "into: \n");
5522   DEBUG(ResultSLI->dump(&DAG));
5523
5524   ++NumShiftInserts;
5525   return ResultSLI;
5526 }
5527
5528 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5529                                              SelectionDAG &DAG) const {
5530   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5531   if (EnableAArch64SlrGeneration) {
5532     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5533     if (Res.getNode())
5534       return Res;
5535   }
5536
5537   BuildVectorSDNode *BVN =
5538       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5539   SDValue LHS = Op.getOperand(1);
5540   SDLoc dl(Op);
5541   EVT VT = Op.getValueType();
5542
5543   // OR commutes, so try swapping the operands.
5544   if (!BVN) {
5545     LHS = Op.getOperand(0);
5546     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5547   }
5548   if (!BVN)
5549     return Op;
5550
5551   APInt CnstBits(VT.getSizeInBits(), 0);
5552   APInt UndefBits(VT.getSizeInBits(), 0);
5553   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5554     // We make use of a little bit of goto ickiness in order to avoid having to
5555     // duplicate the immediate matching logic for the undef toggled case.
5556     bool SecondTry = false;
5557   AttemptModImm:
5558
5559     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5560       CnstBits = CnstBits.zextOrTrunc(64);
5561       uint64_t CnstVal = CnstBits.getZExtValue();
5562
5563       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5564         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5565         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5566         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5567                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5568                                   DAG.getConstant(0, dl, MVT::i32));
5569         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5570       }
5571
5572       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5573         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5574         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5575         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5576                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5577                                   DAG.getConstant(8, dl, MVT::i32));
5578         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5579       }
5580
5581       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5582         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5583         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5584         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5585                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5586                                   DAG.getConstant(16, dl, MVT::i32));
5587         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5588       }
5589
5590       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5591         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5592         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5593         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5594                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5595                                   DAG.getConstant(24, dl, MVT::i32));
5596         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5597       }
5598
5599       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5600         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5601         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5602         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5603                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5604                                   DAG.getConstant(0, dl, MVT::i32));
5605         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5606       }
5607
5608       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5609         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5610         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5611         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5612                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5613                                   DAG.getConstant(8, dl, MVT::i32));
5614         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5615       }
5616     }
5617
5618     if (SecondTry)
5619       goto FailedModImm;
5620     SecondTry = true;
5621     CnstBits = UndefBits;
5622     goto AttemptModImm;
5623   }
5624
5625 // We can always fall back to a non-immediate OR.
5626 FailedModImm:
5627   return Op;
5628 }
5629
5630 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5631 // be truncated to fit element width.
5632 static SDValue NormalizeBuildVector(SDValue Op,
5633                                     SelectionDAG &DAG) {
5634   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5635   SDLoc dl(Op);
5636   EVT VT = Op.getValueType();
5637   EVT EltTy= VT.getVectorElementType();
5638
5639   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5640     return Op;
5641
5642   SmallVector<SDValue, 16> Ops;
5643   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5644     SDValue Lane = Op.getOperand(I);
5645     if (Lane.getOpcode() == ISD::Constant) {
5646       APInt LowBits(EltTy.getSizeInBits(),
5647                     cast<ConstantSDNode>(Lane)->getZExtValue());
5648       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5649     }
5650     Ops.push_back(Lane);
5651   }
5652   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5653 }
5654
5655 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5656                                                  SelectionDAG &DAG) const {
5657   SDLoc dl(Op);
5658   EVT VT = Op.getValueType();
5659   Op = NormalizeBuildVector(Op, DAG);
5660   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5661
5662   APInt CnstBits(VT.getSizeInBits(), 0);
5663   APInt UndefBits(VT.getSizeInBits(), 0);
5664   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5665     // We make use of a little bit of goto ickiness in order to avoid having to
5666     // duplicate the immediate matching logic for the undef toggled case.
5667     bool SecondTry = false;
5668   AttemptModImm:
5669
5670     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5671       CnstBits = CnstBits.zextOrTrunc(64);
5672       uint64_t CnstVal = CnstBits.getZExtValue();
5673
5674       // Certain magic vector constants (used to express things like NOT
5675       // and NEG) are passed through unmodified.  This allows codegen patterns
5676       // for these operations to match.  Special-purpose patterns will lower
5677       // these immediates to MOVIs if it proves necessary.
5678       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5679         return Op;
5680
5681       // The many faces of MOVI...
5682       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5683         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5684         if (VT.getSizeInBits() == 128) {
5685           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5686                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5687           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5688         }
5689
5690         // Support the V64 version via subregister insertion.
5691         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5692                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5693         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5694       }
5695
5696       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5697         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5698         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5699         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5700                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5701                                   DAG.getConstant(0, dl, MVT::i32));
5702         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5703       }
5704
5705       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5706         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5707         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5708         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5709                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5710                                   DAG.getConstant(8, dl, MVT::i32));
5711         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5712       }
5713
5714       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5715         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5716         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5717         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5718                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5719                                   DAG.getConstant(16, dl, MVT::i32));
5720         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5721       }
5722
5723       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5724         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5725         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5726         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5727                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5728                                   DAG.getConstant(24, dl, MVT::i32));
5729         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5730       }
5731
5732       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5733         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5734         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5735         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5736                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5737                                   DAG.getConstant(0, dl, MVT::i32));
5738         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5739       }
5740
5741       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5742         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5743         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5744         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5745                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5746                                   DAG.getConstant(8, dl, MVT::i32));
5747         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5748       }
5749
5750       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5751         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5752         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5753         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5754                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5755                                   DAG.getConstant(264, dl, MVT::i32));
5756         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5757       }
5758
5759       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5760         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5761         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5762         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5763                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5764                                   DAG.getConstant(272, dl, MVT::i32));
5765         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5766       }
5767
5768       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5769         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5770         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5771         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5772                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5773         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5774       }
5775
5776       // The few faces of FMOV...
5777       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5778         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5779         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5780         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5781                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5782         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5783       }
5784
5785       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5786           VT.getSizeInBits() == 128) {
5787         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5788         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5789                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5790         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5791       }
5792
5793       // The many faces of MVNI...
5794       CnstVal = ~CnstVal;
5795       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5796         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5797         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5798         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5799                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5800                                   DAG.getConstant(0, dl, MVT::i32));
5801         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5802       }
5803
5804       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5805         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5806         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5807         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5808                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5809                                   DAG.getConstant(8, dl, MVT::i32));
5810         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5811       }
5812
5813       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5814         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5815         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5816         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5817                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5818                                   DAG.getConstant(16, dl, MVT::i32));
5819         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5820       }
5821
5822       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5823         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5824         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5825         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5826                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5827                                   DAG.getConstant(24, dl, MVT::i32));
5828         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5829       }
5830
5831       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5832         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5833         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5834         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5835                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5836                                   DAG.getConstant(0, dl, MVT::i32));
5837         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5838       }
5839
5840       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5841         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5842         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5843         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5844                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5845                                   DAG.getConstant(8, dl, MVT::i32));
5846         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5847       }
5848
5849       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5850         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5851         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5852         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5853                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5854                                   DAG.getConstant(264, dl, MVT::i32));
5855         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5856       }
5857
5858       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5859         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5860         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5861         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5862                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5863                                   DAG.getConstant(272, dl, MVT::i32));
5864         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5865       }
5866     }
5867
5868     if (SecondTry)
5869       goto FailedModImm;
5870     SecondTry = true;
5871     CnstBits = UndefBits;
5872     goto AttemptModImm;
5873   }
5874 FailedModImm:
5875
5876   // Scan through the operands to find some interesting properties we can
5877   // exploit:
5878   //   1) If only one value is used, we can use a DUP, or
5879   //   2) if only the low element is not undef, we can just insert that, or
5880   //   3) if only one constant value is used (w/ some non-constant lanes),
5881   //      we can splat the constant value into the whole vector then fill
5882   //      in the non-constant lanes.
5883   //   4) FIXME: If different constant values are used, but we can intelligently
5884   //             select the values we'll be overwriting for the non-constant
5885   //             lanes such that we can directly materialize the vector
5886   //             some other way (MOVI, e.g.), we can be sneaky.
5887   unsigned NumElts = VT.getVectorNumElements();
5888   bool isOnlyLowElement = true;
5889   bool usesOnlyOneValue = true;
5890   bool usesOnlyOneConstantValue = true;
5891   bool isConstant = true;
5892   unsigned NumConstantLanes = 0;
5893   SDValue Value;
5894   SDValue ConstantValue;
5895   for (unsigned i = 0; i < NumElts; ++i) {
5896     SDValue V = Op.getOperand(i);
5897     if (V.getOpcode() == ISD::UNDEF)
5898       continue;
5899     if (i > 0)
5900       isOnlyLowElement = false;
5901     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5902       isConstant = false;
5903
5904     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5905       ++NumConstantLanes;
5906       if (!ConstantValue.getNode())
5907         ConstantValue = V;
5908       else if (ConstantValue != V)
5909         usesOnlyOneConstantValue = false;
5910     }
5911
5912     if (!Value.getNode())
5913       Value = V;
5914     else if (V != Value)
5915       usesOnlyOneValue = false;
5916   }
5917
5918   if (!Value.getNode())
5919     return DAG.getUNDEF(VT);
5920
5921   if (isOnlyLowElement)
5922     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5923
5924   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5925   // i32 and try again.
5926   if (usesOnlyOneValue) {
5927     if (!isConstant) {
5928       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5929           Value.getValueType() != VT)
5930         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5931
5932       // This is actually a DUPLANExx operation, which keeps everything vectory.
5933
5934       // DUPLANE works on 128-bit vectors, widen it if necessary.
5935       SDValue Lane = Value.getOperand(1);
5936       Value = Value.getOperand(0);
5937       if (Value.getValueType().getSizeInBits() == 64)
5938         Value = WidenVector(Value, DAG);
5939
5940       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5941       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5942     }
5943
5944     if (VT.getVectorElementType().isFloatingPoint()) {
5945       SmallVector<SDValue, 8> Ops;
5946       EVT EltTy = VT.getVectorElementType();
5947       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5948               "Unsupported floating-point vector type");
5949       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5950       for (unsigned i = 0; i < NumElts; ++i)
5951         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5952       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5953       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5954       Val = LowerBUILD_VECTOR(Val, DAG);
5955       if (Val.getNode())
5956         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5957     }
5958   }
5959
5960   // If there was only one constant value used and for more than one lane,
5961   // start by splatting that value, then replace the non-constant lanes. This
5962   // is better than the default, which will perform a separate initialization
5963   // for each lane.
5964   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5965     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5966     // Now insert the non-constant lanes.
5967     for (unsigned i = 0; i < NumElts; ++i) {
5968       SDValue V = Op.getOperand(i);
5969       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
5970       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5971         // Note that type legalization likely mucked about with the VT of the
5972         // source operand, so we may have to convert it here before inserting.
5973         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5974       }
5975     }
5976     return Val;
5977   }
5978
5979   // If all elements are constants and the case above didn't get hit, fall back
5980   // to the default expansion, which will generate a load from the constant
5981   // pool.
5982   if (isConstant)
5983     return SDValue();
5984
5985   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5986   if (NumElts >= 4) {
5987     SDValue shuffle = ReconstructShuffle(Op, DAG);
5988     if (shuffle != SDValue())
5989       return shuffle;
5990   }
5991
5992   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5993   // know the default expansion would otherwise fall back on something even
5994   // worse. For a vector with one or two non-undef values, that's
5995   // scalar_to_vector for the elements followed by a shuffle (provided the
5996   // shuffle is valid for the target) and materialization element by element
5997   // on the stack followed by a load for everything else.
5998   if (!isConstant && !usesOnlyOneValue) {
5999     SDValue Vec = DAG.getUNDEF(VT);
6000     SDValue Op0 = Op.getOperand(0);
6001     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6002     unsigned i = 0;
6003     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6004     // a) Avoid a RMW dependency on the full vector register, and
6005     // b) Allow the register coalescer to fold away the copy if the
6006     //    value is already in an S or D register.
6007     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6008       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6009       MachineSDNode *N =
6010           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6011                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6012       Vec = SDValue(N, 0);
6013       ++i;
6014     }
6015     for (; i < NumElts; ++i) {
6016       SDValue V = Op.getOperand(i);
6017       if (V.getOpcode() == ISD::UNDEF)
6018         continue;
6019       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6020       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6021     }
6022     return Vec;
6023   }
6024
6025   // Just use the default expansion. We failed to find a better alternative.
6026   return SDValue();
6027 }
6028
6029 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6030                                                       SelectionDAG &DAG) const {
6031   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6032
6033   // Check for non-constant or out of range lane.
6034   EVT VT = Op.getOperand(0).getValueType();
6035   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6036   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6037     return SDValue();
6038
6039
6040   // Insertion/extraction are legal for V128 types.
6041   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6042       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6043       VT == MVT::v8f16)
6044     return Op;
6045
6046   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6047       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6048     return SDValue();
6049
6050   // For V64 types, we perform insertion by expanding the value
6051   // to a V128 type and perform the insertion on that.
6052   SDLoc DL(Op);
6053   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6054   EVT WideTy = WideVec.getValueType();
6055
6056   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6057                              Op.getOperand(1), Op.getOperand(2));
6058   // Re-narrow the resultant vector.
6059   return NarrowVector(Node, DAG);
6060 }
6061
6062 SDValue
6063 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6064                                                SelectionDAG &DAG) const {
6065   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6066
6067   // Check for non-constant or out of range lane.
6068   EVT VT = Op.getOperand(0).getValueType();
6069   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6070   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6071     return SDValue();
6072
6073
6074   // Insertion/extraction are legal for V128 types.
6075   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6076       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6077       VT == MVT::v8f16)
6078     return Op;
6079
6080   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6081       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6082     return SDValue();
6083
6084   // For V64 types, we perform extraction by expanding the value
6085   // to a V128 type and perform the extraction on that.
6086   SDLoc DL(Op);
6087   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6088   EVT WideTy = WideVec.getValueType();
6089
6090   EVT ExtrTy = WideTy.getVectorElementType();
6091   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6092     ExtrTy = MVT::i32;
6093
6094   // For extractions, we just return the result directly.
6095   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6096                      Op.getOperand(1));
6097 }
6098
6099 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6100                                                       SelectionDAG &DAG) const {
6101   EVT VT = Op.getOperand(0).getValueType();
6102   SDLoc dl(Op);
6103   // Just in case...
6104   if (!VT.isVector())
6105     return SDValue();
6106
6107   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6108   if (!Cst)
6109     return SDValue();
6110   unsigned Val = Cst->getZExtValue();
6111
6112   unsigned Size = Op.getValueType().getSizeInBits();
6113   if (Val == 0) {
6114     switch (Size) {
6115     case 8:
6116       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6117                                         Op.getOperand(0));
6118     case 16:
6119       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6120                                         Op.getOperand(0));
6121     case 32:
6122       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6123                                         Op.getOperand(0));
6124     case 64:
6125       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6126                                         Op.getOperand(0));
6127     default:
6128       llvm_unreachable("Unexpected vector type in extract_subvector!");
6129     }
6130   }
6131   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6132   // that directly.
6133   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6134     return Op;
6135
6136   return SDValue();
6137 }
6138
6139 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6140                                                EVT VT) const {
6141   if (VT.getVectorNumElements() == 4 &&
6142       (VT.is128BitVector() || VT.is64BitVector())) {
6143     unsigned PFIndexes[4];
6144     for (unsigned i = 0; i != 4; ++i) {
6145       if (M[i] < 0)
6146         PFIndexes[i] = 8;
6147       else
6148         PFIndexes[i] = M[i];
6149     }
6150
6151     // Compute the index in the perfect shuffle table.
6152     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6153                             PFIndexes[2] * 9 + PFIndexes[3];
6154     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6155     unsigned Cost = (PFEntry >> 30);
6156
6157     if (Cost <= 4)
6158       return true;
6159   }
6160
6161   bool DummyBool;
6162   int DummyInt;
6163   unsigned DummyUnsigned;
6164
6165   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6166           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6167           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6168           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6169           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6170           isZIPMask(M, VT, DummyUnsigned) ||
6171           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6172           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6173           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6174           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6175           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6176 }
6177
6178 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6179 /// operand of a vector shift operation, where all the elements of the
6180 /// build_vector must have the same constant integer value.
6181 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6182   // Ignore bit_converts.
6183   while (Op.getOpcode() == ISD::BITCAST)
6184     Op = Op.getOperand(0);
6185   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6186   APInt SplatBits, SplatUndef;
6187   unsigned SplatBitSize;
6188   bool HasAnyUndefs;
6189   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6190                                     HasAnyUndefs, ElementBits) ||
6191       SplatBitSize > ElementBits)
6192     return false;
6193   Cnt = SplatBits.getSExtValue();
6194   return true;
6195 }
6196
6197 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6198 /// operand of a vector shift left operation.  That value must be in the range:
6199 ///   0 <= Value < ElementBits for a left shift; or
6200 ///   0 <= Value <= ElementBits for a long left shift.
6201 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6202   assert(VT.isVector() && "vector shift count is not a vector type");
6203   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6204   if (!getVShiftImm(Op, ElementBits, Cnt))
6205     return false;
6206   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6207 }
6208
6209 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6210 /// operand of a vector shift right operation.  For a shift opcode, the value
6211 /// is positive, but for an intrinsic the value count must be negative. The
6212 /// absolute value must be in the range:
6213 ///   1 <= |Value| <= ElementBits for a right shift; or
6214 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6215 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6216                          int64_t &Cnt) {
6217   assert(VT.isVector() && "vector shift count is not a vector type");
6218   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6219   if (!getVShiftImm(Op, ElementBits, Cnt))
6220     return false;
6221   if (isIntrinsic)
6222     Cnt = -Cnt;
6223   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6224 }
6225
6226 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6227                                                       SelectionDAG &DAG) const {
6228   EVT VT = Op.getValueType();
6229   SDLoc DL(Op);
6230   int64_t Cnt;
6231
6232   if (!Op.getOperand(1).getValueType().isVector())
6233     return Op;
6234   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6235
6236   switch (Op.getOpcode()) {
6237   default:
6238     llvm_unreachable("unexpected shift opcode");
6239
6240   case ISD::SHL:
6241     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6242       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6243                          DAG.getConstant(Cnt, DL, MVT::i32));
6244     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6245                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6246                                        MVT::i32),
6247                        Op.getOperand(0), Op.getOperand(1));
6248   case ISD::SRA:
6249   case ISD::SRL:
6250     // Right shift immediate
6251     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6252         Cnt < EltSize) {
6253       unsigned Opc =
6254           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6255       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6256                          DAG.getConstant(Cnt, DL, MVT::i32));
6257     }
6258
6259     // Right shift register.  Note, there is not a shift right register
6260     // instruction, but the shift left register instruction takes a signed
6261     // value, where negative numbers specify a right shift.
6262     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6263                                                 : Intrinsic::aarch64_neon_ushl;
6264     // negate the shift amount
6265     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6266     SDValue NegShiftLeft =
6267         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6268                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6269                     NegShift);
6270     return NegShiftLeft;
6271   }
6272
6273   return SDValue();
6274 }
6275
6276 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6277                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6278                                     SDLoc dl, SelectionDAG &DAG) {
6279   EVT SrcVT = LHS.getValueType();
6280   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6281          "function only supposed to emit natural comparisons");
6282
6283   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6284   APInt CnstBits(VT.getSizeInBits(), 0);
6285   APInt UndefBits(VT.getSizeInBits(), 0);
6286   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6287   bool IsZero = IsCnst && (CnstBits == 0);
6288
6289   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6290     switch (CC) {
6291     default:
6292       return SDValue();
6293     case AArch64CC::NE: {
6294       SDValue Fcmeq;
6295       if (IsZero)
6296         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6297       else
6298         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6299       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6300     }
6301     case AArch64CC::EQ:
6302       if (IsZero)
6303         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6304       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6305     case AArch64CC::GE:
6306       if (IsZero)
6307         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6308       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6309     case AArch64CC::GT:
6310       if (IsZero)
6311         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6312       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6313     case AArch64CC::LS:
6314       if (IsZero)
6315         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6316       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6317     case AArch64CC::LT:
6318       if (!NoNans)
6319         return SDValue();
6320     // If we ignore NaNs then we can use to the MI implementation.
6321     // Fallthrough.
6322     case AArch64CC::MI:
6323       if (IsZero)
6324         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6325       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6326     }
6327   }
6328
6329   switch (CC) {
6330   default:
6331     return SDValue();
6332   case AArch64CC::NE: {
6333     SDValue Cmeq;
6334     if (IsZero)
6335       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6336     else
6337       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6338     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6339   }
6340   case AArch64CC::EQ:
6341     if (IsZero)
6342       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6343     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6344   case AArch64CC::GE:
6345     if (IsZero)
6346       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6347     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6348   case AArch64CC::GT:
6349     if (IsZero)
6350       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6351     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6352   case AArch64CC::LE:
6353     if (IsZero)
6354       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6355     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6356   case AArch64CC::LS:
6357     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6358   case AArch64CC::LO:
6359     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6360   case AArch64CC::LT:
6361     if (IsZero)
6362       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6363     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6364   case AArch64CC::HI:
6365     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6366   case AArch64CC::HS:
6367     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6368   }
6369 }
6370
6371 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6372                                            SelectionDAG &DAG) const {
6373   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6374   SDValue LHS = Op.getOperand(0);
6375   SDValue RHS = Op.getOperand(1);
6376   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6377   SDLoc dl(Op);
6378
6379   if (LHS.getValueType().getVectorElementType().isInteger()) {
6380     assert(LHS.getValueType() == RHS.getValueType());
6381     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6382     SDValue Cmp =
6383         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6384     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6385   }
6386
6387   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6388          LHS.getValueType().getVectorElementType() == MVT::f64);
6389
6390   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6391   // clean.  Some of them require two branches to implement.
6392   AArch64CC::CondCode CC1, CC2;
6393   bool ShouldInvert;
6394   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6395
6396   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6397   SDValue Cmp =
6398       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6399   if (!Cmp.getNode())
6400     return SDValue();
6401
6402   if (CC2 != AArch64CC::AL) {
6403     SDValue Cmp2 =
6404         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6405     if (!Cmp2.getNode())
6406       return SDValue();
6407
6408     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6409   }
6410
6411   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6412
6413   if (ShouldInvert)
6414     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6415
6416   return Cmp;
6417 }
6418
6419 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6420 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6421 /// specified in the intrinsic calls.
6422 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6423                                                const CallInst &I,
6424                                                unsigned Intrinsic) const {
6425   switch (Intrinsic) {
6426   case Intrinsic::aarch64_neon_ld2:
6427   case Intrinsic::aarch64_neon_ld3:
6428   case Intrinsic::aarch64_neon_ld4:
6429   case Intrinsic::aarch64_neon_ld1x2:
6430   case Intrinsic::aarch64_neon_ld1x3:
6431   case Intrinsic::aarch64_neon_ld1x4:
6432   case Intrinsic::aarch64_neon_ld2lane:
6433   case Intrinsic::aarch64_neon_ld3lane:
6434   case Intrinsic::aarch64_neon_ld4lane:
6435   case Intrinsic::aarch64_neon_ld2r:
6436   case Intrinsic::aarch64_neon_ld3r:
6437   case Intrinsic::aarch64_neon_ld4r: {
6438     Info.opc = ISD::INTRINSIC_W_CHAIN;
6439     // Conservatively set memVT to the entire set of vectors loaded.
6440     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6441     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6442     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6443     Info.offset = 0;
6444     Info.align = 0;
6445     Info.vol = false; // volatile loads with NEON intrinsics not supported
6446     Info.readMem = true;
6447     Info.writeMem = false;
6448     return true;
6449   }
6450   case Intrinsic::aarch64_neon_st2:
6451   case Intrinsic::aarch64_neon_st3:
6452   case Intrinsic::aarch64_neon_st4:
6453   case Intrinsic::aarch64_neon_st1x2:
6454   case Intrinsic::aarch64_neon_st1x3:
6455   case Intrinsic::aarch64_neon_st1x4:
6456   case Intrinsic::aarch64_neon_st2lane:
6457   case Intrinsic::aarch64_neon_st3lane:
6458   case Intrinsic::aarch64_neon_st4lane: {
6459     Info.opc = ISD::INTRINSIC_VOID;
6460     // Conservatively set memVT to the entire set of vectors stored.
6461     unsigned NumElts = 0;
6462     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6463       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6464       if (!ArgTy->isVectorTy())
6465         break;
6466       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6467     }
6468     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6469     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6470     Info.offset = 0;
6471     Info.align = 0;
6472     Info.vol = false; // volatile stores with NEON intrinsics not supported
6473     Info.readMem = false;
6474     Info.writeMem = true;
6475     return true;
6476   }
6477   case Intrinsic::aarch64_ldaxr:
6478   case Intrinsic::aarch64_ldxr: {
6479     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6480     Info.opc = ISD::INTRINSIC_W_CHAIN;
6481     Info.memVT = MVT::getVT(PtrTy->getElementType());
6482     Info.ptrVal = I.getArgOperand(0);
6483     Info.offset = 0;
6484     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6485     Info.vol = true;
6486     Info.readMem = true;
6487     Info.writeMem = false;
6488     return true;
6489   }
6490   case Intrinsic::aarch64_stlxr:
6491   case Intrinsic::aarch64_stxr: {
6492     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6493     Info.opc = ISD::INTRINSIC_W_CHAIN;
6494     Info.memVT = MVT::getVT(PtrTy->getElementType());
6495     Info.ptrVal = I.getArgOperand(1);
6496     Info.offset = 0;
6497     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6498     Info.vol = true;
6499     Info.readMem = false;
6500     Info.writeMem = true;
6501     return true;
6502   }
6503   case Intrinsic::aarch64_ldaxp:
6504   case Intrinsic::aarch64_ldxp: {
6505     Info.opc = ISD::INTRINSIC_W_CHAIN;
6506     Info.memVT = MVT::i128;
6507     Info.ptrVal = I.getArgOperand(0);
6508     Info.offset = 0;
6509     Info.align = 16;
6510     Info.vol = true;
6511     Info.readMem = true;
6512     Info.writeMem = false;
6513     return true;
6514   }
6515   case Intrinsic::aarch64_stlxp:
6516   case Intrinsic::aarch64_stxp: {
6517     Info.opc = ISD::INTRINSIC_W_CHAIN;
6518     Info.memVT = MVT::i128;
6519     Info.ptrVal = I.getArgOperand(2);
6520     Info.offset = 0;
6521     Info.align = 16;
6522     Info.vol = true;
6523     Info.readMem = false;
6524     Info.writeMem = true;
6525     return true;
6526   }
6527   default:
6528     break;
6529   }
6530
6531   return false;
6532 }
6533
6534 // Truncations from 64-bit GPR to 32-bit GPR is free.
6535 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6536   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6537     return false;
6538   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6539   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6540   return NumBits1 > NumBits2;
6541 }
6542 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6543   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6544     return false;
6545   unsigned NumBits1 = VT1.getSizeInBits();
6546   unsigned NumBits2 = VT2.getSizeInBits();
6547   return NumBits1 > NumBits2;
6548 }
6549
6550 /// Check if it is profitable to hoist instruction in then/else to if.
6551 /// Not profitable if I and it's user can form a FMA instruction
6552 /// because we prefer FMSUB/FMADD.
6553 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6554   if (I->getOpcode() != Instruction::FMul)
6555     return true;
6556
6557   if (I->getNumUses() != 1)
6558     return true;
6559
6560   Instruction *User = I->user_back();
6561
6562   if (User &&
6563       !(User->getOpcode() == Instruction::FSub ||
6564         User->getOpcode() == Instruction::FAdd))
6565     return true;
6566
6567   const TargetOptions &Options = getTargetMachine().Options;
6568   EVT VT = getValueType(User->getOperand(0)->getType());
6569
6570   if (isFMAFasterThanFMulAndFAdd(VT) &&
6571       isOperationLegalOrCustom(ISD::FMA, VT) &&
6572       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6573     return false;
6574
6575   return true;
6576 }
6577
6578 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6579 // 64-bit GPR.
6580 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6581   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6582     return false;
6583   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6584   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6585   return NumBits1 == 32 && NumBits2 == 64;
6586 }
6587 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6588   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6589     return false;
6590   unsigned NumBits1 = VT1.getSizeInBits();
6591   unsigned NumBits2 = VT2.getSizeInBits();
6592   return NumBits1 == 32 && NumBits2 == 64;
6593 }
6594
6595 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6596   EVT VT1 = Val.getValueType();
6597   if (isZExtFree(VT1, VT2)) {
6598     return true;
6599   }
6600
6601   if (Val.getOpcode() != ISD::LOAD)
6602     return false;
6603
6604   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6605   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6606           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6607           VT1.getSizeInBits() <= 32);
6608 }
6609
6610 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6611   if (isa<FPExtInst>(Ext))
6612     return false;
6613
6614   // Vector types are next free.
6615   if (Ext->getType()->isVectorTy())
6616     return false;
6617
6618   for (const Use &U : Ext->uses()) {
6619     // The extension is free if we can fold it with a left shift in an
6620     // addressing mode or an arithmetic operation: add, sub, and cmp.
6621
6622     // Is there a shift?
6623     const Instruction *Instr = cast<Instruction>(U.getUser());
6624
6625     // Is this a constant shift?
6626     switch (Instr->getOpcode()) {
6627     case Instruction::Shl:
6628       if (!isa<ConstantInt>(Instr->getOperand(1)))
6629         return false;
6630       break;
6631     case Instruction::GetElementPtr: {
6632       gep_type_iterator GTI = gep_type_begin(Instr);
6633       std::advance(GTI, U.getOperandNo());
6634       Type *IdxTy = *GTI;
6635       // This extension will end up with a shift because of the scaling factor.
6636       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6637       // Get the shift amount based on the scaling factor:
6638       // log2(sizeof(IdxTy)) - log2(8).
6639       uint64_t ShiftAmt =
6640         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6641       // Is the constant foldable in the shift of the addressing mode?
6642       // I.e., shift amount is between 1 and 4 inclusive.
6643       if (ShiftAmt == 0 || ShiftAmt > 4)
6644         return false;
6645       break;
6646     }
6647     case Instruction::Trunc:
6648       // Check if this is a noop.
6649       // trunc(sext ty1 to ty2) to ty1.
6650       if (Instr->getType() == Ext->getOperand(0)->getType())
6651         continue;
6652     // FALL THROUGH.
6653     default:
6654       return false;
6655     }
6656
6657     // At this point we can use the bfm family, so this extension is free
6658     // for that use.
6659   }
6660   return true;
6661 }
6662
6663 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6664                                           unsigned &RequiredAligment) const {
6665   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6666     return false;
6667   // Cyclone supports unaligned accesses.
6668   RequiredAligment = 0;
6669   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6670   return NumBits == 32 || NumBits == 64;
6671 }
6672
6673 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6674                                           unsigned &RequiredAligment) const {
6675   if (!LoadedType.isSimple() ||
6676       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6677     return false;
6678   // Cyclone supports unaligned accesses.
6679   RequiredAligment = 0;
6680   unsigned NumBits = LoadedType.getSizeInBits();
6681   return NumBits == 32 || NumBits == 64;
6682 }
6683
6684 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6685                        unsigned AlignCheck) {
6686   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6687           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6688 }
6689
6690 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6691                                                unsigned SrcAlign, bool IsMemset,
6692                                                bool ZeroMemset,
6693                                                bool MemcpyStrSrc,
6694                                                MachineFunction &MF) const {
6695   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6696   // instruction to materialize the v2i64 zero and one store (with restrictive
6697   // addressing mode). Just do two i64 store of zero-registers.
6698   bool Fast;
6699   const Function *F = MF.getFunction();
6700   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6701       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6702       (memOpAlign(SrcAlign, DstAlign, 16) ||
6703        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6704     return MVT::f128;
6705
6706   if (Size >= 8 &&
6707       (memOpAlign(SrcAlign, DstAlign, 8) ||
6708        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6709     return MVT::i64;
6710
6711   if (Size >= 4 &&
6712       (memOpAlign(SrcAlign, DstAlign, 4) ||
6713        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6714     return MVT::i32;
6715
6716   return MVT::Other;
6717 }
6718
6719 // 12-bit optionally shifted immediates are legal for adds.
6720 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6721   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6722     return true;
6723   return false;
6724 }
6725
6726 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6727 // immediates is the same as for an add or a sub.
6728 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6729   if (Immed < 0)
6730     Immed *= -1;
6731   return isLegalAddImmediate(Immed);
6732 }
6733
6734 /// isLegalAddressingMode - Return true if the addressing mode represented
6735 /// by AM is legal for this target, for a load/store of the specified type.
6736 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6737                                                   Type *Ty) const {
6738   // AArch64 has five basic addressing modes:
6739   //  reg
6740   //  reg + 9-bit signed offset
6741   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6742   //  reg1 + reg2
6743   //  reg + SIZE_IN_BYTES * reg
6744
6745   // No global is ever allowed as a base.
6746   if (AM.BaseGV)
6747     return false;
6748
6749   // No reg+reg+imm addressing.
6750   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6751     return false;
6752
6753   // check reg + imm case:
6754   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6755   uint64_t NumBytes = 0;
6756   if (Ty->isSized()) {
6757     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6758     NumBytes = NumBits / 8;
6759     if (!isPowerOf2_64(NumBits))
6760       NumBytes = 0;
6761   }
6762
6763   if (!AM.Scale) {
6764     int64_t Offset = AM.BaseOffs;
6765
6766     // 9-bit signed offset
6767     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6768       return true;
6769
6770     // 12-bit unsigned offset
6771     unsigned shift = Log2_64(NumBytes);
6772     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6773         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6774         (Offset >> shift) << shift == Offset)
6775       return true;
6776     return false;
6777   }
6778
6779   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6780
6781   if (!AM.Scale || AM.Scale == 1 ||
6782       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6783     return true;
6784   return false;
6785 }
6786
6787 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6788                                                 Type *Ty) const {
6789   // Scaling factors are not free at all.
6790   // Operands                     | Rt Latency
6791   // -------------------------------------------
6792   // Rt, [Xn, Xm]                 | 4
6793   // -------------------------------------------
6794   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6795   // Rt, [Xn, Wm, <extend> #imm]  |
6796   if (isLegalAddressingMode(AM, Ty))
6797     // Scale represents reg2 * scale, thus account for 1 if
6798     // it is not equal to 0 or 1.
6799     return AM.Scale != 0 && AM.Scale != 1;
6800   return -1;
6801 }
6802
6803 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6804   VT = VT.getScalarType();
6805
6806   if (!VT.isSimple())
6807     return false;
6808
6809   switch (VT.getSimpleVT().SimpleTy) {
6810   case MVT::f32:
6811   case MVT::f64:
6812     return true;
6813   default:
6814     break;
6815   }
6816
6817   return false;
6818 }
6819
6820 const MCPhysReg *
6821 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6822   // LR is a callee-save register, but we must treat it as clobbered by any call
6823   // site. Hence we include LR in the scratch registers, which are in turn added
6824   // as implicit-defs for stackmaps and patchpoints.
6825   static const MCPhysReg ScratchRegs[] = {
6826     AArch64::X16, AArch64::X17, AArch64::LR, 0
6827   };
6828   return ScratchRegs;
6829 }
6830
6831 bool
6832 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6833   EVT VT = N->getValueType(0);
6834     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6835     // it with shift to let it be lowered to UBFX.
6836   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6837       isa<ConstantSDNode>(N->getOperand(1))) {
6838     uint64_t TruncMask = N->getConstantOperandVal(1);
6839     if (isMask_64(TruncMask) &&
6840       N->getOperand(0).getOpcode() == ISD::SRL &&
6841       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6842       return false;
6843   }
6844   return true;
6845 }
6846
6847 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6848                                                               Type *Ty) const {
6849   assert(Ty->isIntegerTy());
6850
6851   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6852   if (BitSize == 0)
6853     return false;
6854
6855   int64_t Val = Imm.getSExtValue();
6856   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6857     return true;
6858
6859   if ((int64_t)Val < 0)
6860     Val = ~Val;
6861   if (BitSize == 32)
6862     Val &= (1LL << 32) - 1;
6863
6864   unsigned LZ = countLeadingZeros((uint64_t)Val);
6865   unsigned Shift = (63 - LZ) / 16;
6866   // MOVZ is free so return true for one or fewer MOVK.
6867   return Shift < 3;
6868 }
6869
6870 // Generate SUBS and CSEL for integer abs.
6871 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6872   EVT VT = N->getValueType(0);
6873
6874   SDValue N0 = N->getOperand(0);
6875   SDValue N1 = N->getOperand(1);
6876   SDLoc DL(N);
6877
6878   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6879   // and change it to SUB and CSEL.
6880   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6881       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6882       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6883     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6884       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6885         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
6886                                   N0.getOperand(0));
6887         // Generate SUBS & CSEL.
6888         SDValue Cmp =
6889             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6890                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
6891         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6892                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
6893                            SDValue(Cmp.getNode(), 1));
6894       }
6895   return SDValue();
6896 }
6897
6898 // performXorCombine - Attempts to handle integer ABS.
6899 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6900                                  TargetLowering::DAGCombinerInfo &DCI,
6901                                  const AArch64Subtarget *Subtarget) {
6902   if (DCI.isBeforeLegalizeOps())
6903     return SDValue();
6904
6905   return performIntegerAbsCombine(N, DAG);
6906 }
6907
6908 SDValue
6909 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6910                                      SelectionDAG &DAG,
6911                                      std::vector<SDNode *> *Created) const {
6912   // fold (sdiv X, pow2)
6913   EVT VT = N->getValueType(0);
6914   if ((VT != MVT::i32 && VT != MVT::i64) ||
6915       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6916     return SDValue();
6917
6918   SDLoc DL(N);
6919   SDValue N0 = N->getOperand(0);
6920   unsigned Lg2 = Divisor.countTrailingZeros();
6921   SDValue Zero = DAG.getConstant(0, DL, VT);
6922   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
6923
6924   // Add (N0 < 0) ? Pow2 - 1 : 0;
6925   SDValue CCVal;
6926   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6927   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6928   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6929
6930   if (Created) {
6931     Created->push_back(Cmp.getNode());
6932     Created->push_back(Add.getNode());
6933     Created->push_back(CSel.getNode());
6934   }
6935
6936   // Divide by pow2.
6937   SDValue SRA =
6938       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
6939
6940   // If we're dividing by a positive value, we're done.  Otherwise, we must
6941   // negate the result.
6942   if (Divisor.isNonNegative())
6943     return SRA;
6944
6945   if (Created)
6946     Created->push_back(SRA.getNode());
6947   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
6948 }
6949
6950 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6951                                  TargetLowering::DAGCombinerInfo &DCI,
6952                                  const AArch64Subtarget *Subtarget) {
6953   if (DCI.isBeforeLegalizeOps())
6954     return SDValue();
6955
6956   // Multiplication of a power of two plus/minus one can be done more
6957   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6958   // future CPUs have a cheaper MADD instruction, this may need to be
6959   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6960   // 64-bit is 5 cycles, so this is always a win.
6961   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6962     APInt Value = C->getAPIntValue();
6963     EVT VT = N->getValueType(0);
6964     SDLoc DL(N);
6965     if (Value.isNonNegative()) {
6966       // (mul x, 2^N + 1) => (add (shl x, N), x)
6967       APInt VM1 = Value - 1;
6968       if (VM1.isPowerOf2()) {
6969         SDValue ShiftedVal =
6970             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6971                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
6972         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
6973                            N->getOperand(0));
6974       }
6975       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6976       APInt VP1 = Value + 1;
6977       if (VP1.isPowerOf2()) {
6978         SDValue ShiftedVal =
6979             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6980                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
6981         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
6982                            N->getOperand(0));
6983       }
6984     } else {
6985       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6986       APInt VNP1 = -Value + 1;
6987       if (VNP1.isPowerOf2()) {
6988         SDValue ShiftedVal =
6989             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6990                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
6991         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
6992                            ShiftedVal);
6993       }
6994       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6995       APInt VNM1 = -Value - 1;
6996       if (VNM1.isPowerOf2()) {
6997         SDValue ShiftedVal =
6998             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6999                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7000         SDValue Add =
7001             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7002         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7003       }
7004     }
7005   }
7006   return SDValue();
7007 }
7008
7009 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7010                                                          SelectionDAG &DAG) {
7011   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7012   // optimize away operation when it's from a constant.
7013   //
7014   // The general transformation is:
7015   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7016   //       AND(VECTOR_CMP(x,y), constant2)
7017   //    constant2 = UNARYOP(constant)
7018
7019   // Early exit if this isn't a vector operation, the operand of the
7020   // unary operation isn't a bitwise AND, or if the sizes of the operations
7021   // aren't the same.
7022   EVT VT = N->getValueType(0);
7023   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7024       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7025       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7026     return SDValue();
7027
7028   // Now check that the other operand of the AND is a constant. We could
7029   // make the transformation for non-constant splats as well, but it's unclear
7030   // that would be a benefit as it would not eliminate any operations, just
7031   // perform one more step in scalar code before moving to the vector unit.
7032   if (BuildVectorSDNode *BV =
7033           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7034     // Bail out if the vector isn't a constant.
7035     if (!BV->isConstant())
7036       return SDValue();
7037
7038     // Everything checks out. Build up the new and improved node.
7039     SDLoc DL(N);
7040     EVT IntVT = BV->getValueType(0);
7041     // Create a new constant of the appropriate type for the transformed
7042     // DAG.
7043     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7044     // The AND node needs bitcasts to/from an integer vector type around it.
7045     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7046     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7047                                  N->getOperand(0)->getOperand(0), MaskConst);
7048     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7049     return Res;
7050   }
7051
7052   return SDValue();
7053 }
7054
7055 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7056                                      const AArch64Subtarget *Subtarget) {
7057   // First try to optimize away the conversion when it's conditionally from
7058   // a constant. Vectors only.
7059   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7060   if (Res != SDValue())
7061     return Res;
7062
7063   EVT VT = N->getValueType(0);
7064   if (VT != MVT::f32 && VT != MVT::f64)
7065     return SDValue();
7066
7067   // Only optimize when the source and destination types have the same width.
7068   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7069     return SDValue();
7070
7071   // If the result of an integer load is only used by an integer-to-float
7072   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7073   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7074   SDValue N0 = N->getOperand(0);
7075   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7076       // Do not change the width of a volatile load.
7077       !cast<LoadSDNode>(N0)->isVolatile()) {
7078     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7079     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7080                                LN0->getPointerInfo(), LN0->isVolatile(),
7081                                LN0->isNonTemporal(), LN0->isInvariant(),
7082                                LN0->getAlignment());
7083
7084     // Make sure successors of the original load stay after it by updating them
7085     // to use the new Chain.
7086     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7087
7088     unsigned Opcode =
7089         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7090     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7091   }
7092
7093   return SDValue();
7094 }
7095
7096 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7097 /// searches for and classifies those shifts.
7098 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7099                          bool &FromHi) {
7100   if (N.getOpcode() == ISD::SHL)
7101     FromHi = false;
7102   else if (N.getOpcode() == ISD::SRL)
7103     FromHi = true;
7104   else
7105     return false;
7106
7107   if (!isa<ConstantSDNode>(N.getOperand(1)))
7108     return false;
7109
7110   ShiftAmount = N->getConstantOperandVal(1);
7111   Src = N->getOperand(0);
7112   return true;
7113 }
7114
7115 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7116 /// registers viewed as a high/low pair. This function looks for the pattern:
7117 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7118 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7119 /// independent.
7120 static SDValue tryCombineToEXTR(SDNode *N,
7121                                 TargetLowering::DAGCombinerInfo &DCI) {
7122   SelectionDAG &DAG = DCI.DAG;
7123   SDLoc DL(N);
7124   EVT VT = N->getValueType(0);
7125
7126   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7127
7128   if (VT != MVT::i32 && VT != MVT::i64)
7129     return SDValue();
7130
7131   SDValue LHS;
7132   uint32_t ShiftLHS = 0;
7133   bool LHSFromHi = 0;
7134   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7135     return SDValue();
7136
7137   SDValue RHS;
7138   uint32_t ShiftRHS = 0;
7139   bool RHSFromHi = 0;
7140   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7141     return SDValue();
7142
7143   // If they're both trying to come from the high part of the register, they're
7144   // not really an EXTR.
7145   if (LHSFromHi == RHSFromHi)
7146     return SDValue();
7147
7148   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7149     return SDValue();
7150
7151   if (LHSFromHi) {
7152     std::swap(LHS, RHS);
7153     std::swap(ShiftLHS, ShiftRHS);
7154   }
7155
7156   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7157                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7158 }
7159
7160 static SDValue tryCombineToBSL(SDNode *N,
7161                                 TargetLowering::DAGCombinerInfo &DCI) {
7162   EVT VT = N->getValueType(0);
7163   SelectionDAG &DAG = DCI.DAG;
7164   SDLoc DL(N);
7165
7166   if (!VT.isVector())
7167     return SDValue();
7168
7169   SDValue N0 = N->getOperand(0);
7170   if (N0.getOpcode() != ISD::AND)
7171     return SDValue();
7172
7173   SDValue N1 = N->getOperand(1);
7174   if (N1.getOpcode() != ISD::AND)
7175     return SDValue();
7176
7177   // We only have to look for constant vectors here since the general, variable
7178   // case can be handled in TableGen.
7179   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7180   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7181   for (int i = 1; i >= 0; --i)
7182     for (int j = 1; j >= 0; --j) {
7183       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7184       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7185       if (!BVN0 || !BVN1)
7186         continue;
7187
7188       bool FoundMatch = true;
7189       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7190         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7191         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7192         if (!CN0 || !CN1 ||
7193             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7194           FoundMatch = false;
7195           break;
7196         }
7197       }
7198
7199       if (FoundMatch)
7200         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7201                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7202     }
7203
7204   return SDValue();
7205 }
7206
7207 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7208                                 const AArch64Subtarget *Subtarget) {
7209   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7210   if (!EnableAArch64ExtrGeneration)
7211     return SDValue();
7212   SelectionDAG &DAG = DCI.DAG;
7213   EVT VT = N->getValueType(0);
7214
7215   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7216     return SDValue();
7217
7218   SDValue Res = tryCombineToEXTR(N, DCI);
7219   if (Res.getNode())
7220     return Res;
7221
7222   Res = tryCombineToBSL(N, DCI);
7223   if (Res.getNode())
7224     return Res;
7225
7226   return SDValue();
7227 }
7228
7229 static SDValue performBitcastCombine(SDNode *N,
7230                                      TargetLowering::DAGCombinerInfo &DCI,
7231                                      SelectionDAG &DAG) {
7232   // Wait 'til after everything is legalized to try this. That way we have
7233   // legal vector types and such.
7234   if (DCI.isBeforeLegalizeOps())
7235     return SDValue();
7236
7237   // Remove extraneous bitcasts around an extract_subvector.
7238   // For example,
7239   //    (v4i16 (bitconvert
7240   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7241   //  becomes
7242   //    (extract_subvector ((v8i16 ...), (i64 4)))
7243
7244   // Only interested in 64-bit vectors as the ultimate result.
7245   EVT VT = N->getValueType(0);
7246   if (!VT.isVector())
7247     return SDValue();
7248   if (VT.getSimpleVT().getSizeInBits() != 64)
7249     return SDValue();
7250   // Is the operand an extract_subvector starting at the beginning or halfway
7251   // point of the vector? A low half may also come through as an
7252   // EXTRACT_SUBREG, so look for that, too.
7253   SDValue Op0 = N->getOperand(0);
7254   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7255       !(Op0->isMachineOpcode() &&
7256         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7257     return SDValue();
7258   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7259   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7260     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7261       return SDValue();
7262   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7263     if (idx != AArch64::dsub)
7264       return SDValue();
7265     // The dsub reference is equivalent to a lane zero subvector reference.
7266     idx = 0;
7267   }
7268   // Look through the bitcast of the input to the extract.
7269   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7270     return SDValue();
7271   SDValue Source = Op0->getOperand(0)->getOperand(0);
7272   // If the source type has twice the number of elements as our destination
7273   // type, we know this is an extract of the high or low half of the vector.
7274   EVT SVT = Source->getValueType(0);
7275   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7276     return SDValue();
7277
7278   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7279
7280   // Create the simplified form to just extract the low or high half of the
7281   // vector directly rather than bothering with the bitcasts.
7282   SDLoc dl(N);
7283   unsigned NumElements = VT.getVectorNumElements();
7284   if (idx) {
7285     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7286     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7287   } else {
7288     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7289     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7290                                       Source, SubReg),
7291                    0);
7292   }
7293 }
7294
7295 static SDValue performConcatVectorsCombine(SDNode *N,
7296                                            TargetLowering::DAGCombinerInfo &DCI,
7297                                            SelectionDAG &DAG) {
7298   SDLoc dl(N);
7299   EVT VT = N->getValueType(0);
7300   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7301
7302   // Optimize concat_vectors of truncated vectors, where the intermediate
7303   // type is illegal, to avoid said illegality,  e.g.,
7304   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7305   //                          (v2i16 (truncate (v2i64)))))
7306   // ->
7307   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7308   //                                    (v4i32 (bitcast (v2i64))),
7309   //                                    <0, 2, 4, 6>)))
7310   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7311   // on both input and result type, so we might generate worse code.
7312   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7313   if (N->getNumOperands() == 2 &&
7314       N0->getOpcode() == ISD::TRUNCATE &&
7315       N1->getOpcode() == ISD::TRUNCATE) {
7316     SDValue N00 = N0->getOperand(0);
7317     SDValue N10 = N1->getOperand(0);
7318     EVT N00VT = N00.getValueType();
7319
7320     if (N00VT == N10.getValueType() &&
7321         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7322         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7323       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7324       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7325       for (size_t i = 0; i < Mask.size(); ++i)
7326         Mask[i] = i * 2;
7327       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7328                          DAG.getVectorShuffle(
7329                              MidVT, dl,
7330                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7331                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7332     }
7333   }
7334
7335   // Wait 'til after everything is legalized to try this. That way we have
7336   // legal vector types and such.
7337   if (DCI.isBeforeLegalizeOps())
7338     return SDValue();
7339
7340   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7341   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7342   // canonicalise to that.
7343   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7344     assert(VT.getVectorElementType().getSizeInBits() == 64);
7345     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7346                        DAG.getConstant(0, dl, MVT::i64));
7347   }
7348
7349   // Canonicalise concat_vectors so that the right-hand vector has as few
7350   // bit-casts as possible before its real operation. The primary matching
7351   // destination for these operations will be the narrowing "2" instructions,
7352   // which depend on the operation being performed on this right-hand vector.
7353   // For example,
7354   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7355   // becomes
7356   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7357
7358   if (N1->getOpcode() != ISD::BITCAST)
7359     return SDValue();
7360   SDValue RHS = N1->getOperand(0);
7361   MVT RHSTy = RHS.getValueType().getSimpleVT();
7362   // If the RHS is not a vector, this is not the pattern we're looking for.
7363   if (!RHSTy.isVector())
7364     return SDValue();
7365
7366   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7367
7368   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7369                                   RHSTy.getVectorNumElements() * 2);
7370   return DAG.getNode(ISD::BITCAST, dl, VT,
7371                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7372                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7373                                  RHS));
7374 }
7375
7376 static SDValue tryCombineFixedPointConvert(SDNode *N,
7377                                            TargetLowering::DAGCombinerInfo &DCI,
7378                                            SelectionDAG &DAG) {
7379   // Wait 'til after everything is legalized to try this. That way we have
7380   // legal vector types and such.
7381   if (DCI.isBeforeLegalizeOps())
7382     return SDValue();
7383   // Transform a scalar conversion of a value from a lane extract into a
7384   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7385   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7386   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7387   //
7388   // The second form interacts better with instruction selection and the
7389   // register allocator to avoid cross-class register copies that aren't
7390   // coalescable due to a lane reference.
7391
7392   // Check the operand and see if it originates from a lane extract.
7393   SDValue Op1 = N->getOperand(1);
7394   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7395     // Yep, no additional predication needed. Perform the transform.
7396     SDValue IID = N->getOperand(0);
7397     SDValue Shift = N->getOperand(2);
7398     SDValue Vec = Op1.getOperand(0);
7399     SDValue Lane = Op1.getOperand(1);
7400     EVT ResTy = N->getValueType(0);
7401     EVT VecResTy;
7402     SDLoc DL(N);
7403
7404     // The vector width should be 128 bits by the time we get here, even
7405     // if it started as 64 bits (the extract_vector handling will have
7406     // done so).
7407     assert(Vec.getValueType().getSizeInBits() == 128 &&
7408            "unexpected vector size on extract_vector_elt!");
7409     if (Vec.getValueType() == MVT::v4i32)
7410       VecResTy = MVT::v4f32;
7411     else if (Vec.getValueType() == MVT::v2i64)
7412       VecResTy = MVT::v2f64;
7413     else
7414       llvm_unreachable("unexpected vector type!");
7415
7416     SDValue Convert =
7417         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7418     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7419   }
7420   return SDValue();
7421 }
7422
7423 // AArch64 high-vector "long" operations are formed by performing the non-high
7424 // version on an extract_subvector of each operand which gets the high half:
7425 //
7426 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7427 //
7428 // However, there are cases which don't have an extract_high explicitly, but
7429 // have another operation that can be made compatible with one for free. For
7430 // example:
7431 //
7432 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7433 //
7434 // This routine does the actual conversion of such DUPs, once outer routines
7435 // have determined that everything else is in order.
7436 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7437   // We can handle most types of duplicate, but the lane ones have an extra
7438   // operand saying *which* lane, so we need to know.
7439   bool IsDUPLANE;
7440   switch (N.getOpcode()) {
7441   case AArch64ISD::DUP:
7442     IsDUPLANE = false;
7443     break;
7444   case AArch64ISD::DUPLANE8:
7445   case AArch64ISD::DUPLANE16:
7446   case AArch64ISD::DUPLANE32:
7447   case AArch64ISD::DUPLANE64:
7448     IsDUPLANE = true;
7449     break;
7450   default:
7451     return SDValue();
7452   }
7453
7454   MVT NarrowTy = N.getSimpleValueType();
7455   if (!NarrowTy.is64BitVector())
7456     return SDValue();
7457
7458   MVT ElementTy = NarrowTy.getVectorElementType();
7459   unsigned NumElems = NarrowTy.getVectorNumElements();
7460   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7461
7462   SDLoc dl(N);
7463   SDValue NewDUP;
7464   if (IsDUPLANE)
7465     NewDUP = DAG.getNode(N.getOpcode(), dl, NewDUPVT, N.getOperand(0),
7466                          N.getOperand(1));
7467   else
7468     NewDUP = DAG.getNode(AArch64ISD::DUP, dl, NewDUPVT, N.getOperand(0));
7469
7470   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy, NewDUP,
7471                      DAG.getConstant(NumElems, dl, MVT::i64));
7472 }
7473
7474 static bool isEssentiallyExtractSubvector(SDValue N) {
7475   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7476     return true;
7477
7478   return N.getOpcode() == ISD::BITCAST &&
7479          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7480 }
7481
7482 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7483 struct GenericSetCCInfo {
7484   const SDValue *Opnd0;
7485   const SDValue *Opnd1;
7486   ISD::CondCode CC;
7487 };
7488
7489 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7490 struct AArch64SetCCInfo {
7491   const SDValue *Cmp;
7492   AArch64CC::CondCode CC;
7493 };
7494
7495 /// \brief Helper structure to keep track of SetCC information.
7496 union SetCCInfo {
7497   GenericSetCCInfo Generic;
7498   AArch64SetCCInfo AArch64;
7499 };
7500
7501 /// \brief Helper structure to be able to read SetCC information.  If set to
7502 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7503 /// GenericSetCCInfo.
7504 struct SetCCInfoAndKind {
7505   SetCCInfo Info;
7506   bool IsAArch64;
7507 };
7508
7509 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7510 /// an
7511 /// AArch64 lowered one.
7512 /// \p SetCCInfo is filled accordingly.
7513 /// \post SetCCInfo is meanginfull only when this function returns true.
7514 /// \return True when Op is a kind of SET_CC operation.
7515 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7516   // If this is a setcc, this is straight forward.
7517   if (Op.getOpcode() == ISD::SETCC) {
7518     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7519     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7520     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7521     SetCCInfo.IsAArch64 = false;
7522     return true;
7523   }
7524   // Otherwise, check if this is a matching csel instruction.
7525   // In other words:
7526   // - csel 1, 0, cc
7527   // - csel 0, 1, !cc
7528   if (Op.getOpcode() != AArch64ISD::CSEL)
7529     return false;
7530   // Set the information about the operands.
7531   // TODO: we want the operands of the Cmp not the csel
7532   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7533   SetCCInfo.IsAArch64 = true;
7534   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7535       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7536
7537   // Check that the operands matches the constraints:
7538   // (1) Both operands must be constants.
7539   // (2) One must be 1 and the other must be 0.
7540   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7541   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7542
7543   // Check (1).
7544   if (!TValue || !FValue)
7545     return false;
7546
7547   // Check (2).
7548   if (!TValue->isOne()) {
7549     // Update the comparison when we are interested in !cc.
7550     std::swap(TValue, FValue);
7551     SetCCInfo.Info.AArch64.CC =
7552         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7553   }
7554   return TValue->isOne() && FValue->isNullValue();
7555 }
7556
7557 // Returns true if Op is setcc or zext of setcc.
7558 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7559   if (isSetCC(Op, Info))
7560     return true;
7561   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7562     isSetCC(Op->getOperand(0), Info));
7563 }
7564
7565 // The folding we want to perform is:
7566 // (add x, [zext] (setcc cc ...) )
7567 //   -->
7568 // (csel x, (add x, 1), !cc ...)
7569 //
7570 // The latter will get matched to a CSINC instruction.
7571 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7572   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7573   SDValue LHS = Op->getOperand(0);
7574   SDValue RHS = Op->getOperand(1);
7575   SetCCInfoAndKind InfoAndKind;
7576
7577   // If neither operand is a SET_CC, give up.
7578   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7579     std::swap(LHS, RHS);
7580     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7581       return SDValue();
7582   }
7583
7584   // FIXME: This could be generatized to work for FP comparisons.
7585   EVT CmpVT = InfoAndKind.IsAArch64
7586                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7587                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7588   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7589     return SDValue();
7590
7591   SDValue CCVal;
7592   SDValue Cmp;
7593   SDLoc dl(Op);
7594   if (InfoAndKind.IsAArch64) {
7595     CCVal = DAG.getConstant(
7596         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
7597         MVT::i32);
7598     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7599   } else
7600     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7601                       *InfoAndKind.Info.Generic.Opnd1,
7602                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7603                       CCVal, DAG, dl);
7604
7605   EVT VT = Op->getValueType(0);
7606   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
7607   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7608 }
7609
7610 // The basic add/sub long vector instructions have variants with "2" on the end
7611 // which act on the high-half of their inputs. They are normally matched by
7612 // patterns like:
7613 //
7614 // (add (zeroext (extract_high LHS)),
7615 //      (zeroext (extract_high RHS)))
7616 // -> uaddl2 vD, vN, vM
7617 //
7618 // However, if one of the extracts is something like a duplicate, this
7619 // instruction can still be used profitably. This function puts the DAG into a
7620 // more appropriate form for those patterns to trigger.
7621 static SDValue performAddSubLongCombine(SDNode *N,
7622                                         TargetLowering::DAGCombinerInfo &DCI,
7623                                         SelectionDAG &DAG) {
7624   if (DCI.isBeforeLegalizeOps())
7625     return SDValue();
7626
7627   MVT VT = N->getSimpleValueType(0);
7628   if (!VT.is128BitVector()) {
7629     if (N->getOpcode() == ISD::ADD)
7630       return performSetccAddFolding(N, DAG);
7631     return SDValue();
7632   }
7633
7634   // Make sure both branches are extended in the same way.
7635   SDValue LHS = N->getOperand(0);
7636   SDValue RHS = N->getOperand(1);
7637   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7638        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7639       LHS.getOpcode() != RHS.getOpcode())
7640     return SDValue();
7641
7642   unsigned ExtType = LHS.getOpcode();
7643
7644   // It's not worth doing if at least one of the inputs isn't already an
7645   // extract, but we don't know which it'll be so we have to try both.
7646   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7647     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7648     if (!RHS.getNode())
7649       return SDValue();
7650
7651     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7652   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7653     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7654     if (!LHS.getNode())
7655       return SDValue();
7656
7657     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7658   }
7659
7660   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7661 }
7662
7663 // Massage DAGs which we can use the high-half "long" operations on into
7664 // something isel will recognize better. E.g.
7665 //
7666 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7667 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7668 //                     (extract_high (v2i64 (dup128 scalar)))))
7669 //
7670 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7671                                        TargetLowering::DAGCombinerInfo &DCI,
7672                                        SelectionDAG &DAG) {
7673   if (DCI.isBeforeLegalizeOps())
7674     return SDValue();
7675
7676   SDValue LHS = N->getOperand(1);
7677   SDValue RHS = N->getOperand(2);
7678   assert(LHS.getValueType().is64BitVector() &&
7679          RHS.getValueType().is64BitVector() &&
7680          "unexpected shape for long operation");
7681
7682   // Either node could be a DUP, but it's not worth doing both of them (you'd
7683   // just as well use the non-high version) so look for a corresponding extract
7684   // operation on the other "wing".
7685   if (isEssentiallyExtractSubvector(LHS)) {
7686     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7687     if (!RHS.getNode())
7688       return SDValue();
7689   } else if (isEssentiallyExtractSubvector(RHS)) {
7690     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7691     if (!LHS.getNode())
7692       return SDValue();
7693   }
7694
7695   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7696                      N->getOperand(0), LHS, RHS);
7697 }
7698
7699 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7700   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7701   unsigned ElemBits = ElemTy.getSizeInBits();
7702
7703   int64_t ShiftAmount;
7704   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7705     APInt SplatValue, SplatUndef;
7706     unsigned SplatBitSize;
7707     bool HasAnyUndefs;
7708     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7709                               HasAnyUndefs, ElemBits) ||
7710         SplatBitSize != ElemBits)
7711       return SDValue();
7712
7713     ShiftAmount = SplatValue.getSExtValue();
7714   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7715     ShiftAmount = CVN->getSExtValue();
7716   } else
7717     return SDValue();
7718
7719   unsigned Opcode;
7720   bool IsRightShift;
7721   switch (IID) {
7722   default:
7723     llvm_unreachable("Unknown shift intrinsic");
7724   case Intrinsic::aarch64_neon_sqshl:
7725     Opcode = AArch64ISD::SQSHL_I;
7726     IsRightShift = false;
7727     break;
7728   case Intrinsic::aarch64_neon_uqshl:
7729     Opcode = AArch64ISD::UQSHL_I;
7730     IsRightShift = false;
7731     break;
7732   case Intrinsic::aarch64_neon_srshl:
7733     Opcode = AArch64ISD::SRSHR_I;
7734     IsRightShift = true;
7735     break;
7736   case Intrinsic::aarch64_neon_urshl:
7737     Opcode = AArch64ISD::URSHR_I;
7738     IsRightShift = true;
7739     break;
7740   case Intrinsic::aarch64_neon_sqshlu:
7741     Opcode = AArch64ISD::SQSHLU_I;
7742     IsRightShift = false;
7743     break;
7744   }
7745
7746   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
7747     SDLoc dl(N);
7748     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7749                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
7750   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
7751     SDLoc dl(N);
7752     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7753                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
7754   }
7755
7756   return SDValue();
7757 }
7758
7759 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7760 // the intrinsics must be legal and take an i32, this means there's almost
7761 // certainly going to be a zext in the DAG which we can eliminate.
7762 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7763   SDValue AndN = N->getOperand(2);
7764   if (AndN.getOpcode() != ISD::AND)
7765     return SDValue();
7766
7767   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7768   if (!CMask || CMask->getZExtValue() != Mask)
7769     return SDValue();
7770
7771   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7772                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7773 }
7774
7775 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7776                                            SelectionDAG &DAG) {
7777   SDLoc dl(N);
7778   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
7779                      DAG.getNode(Opc, dl,
7780                                  N->getOperand(1).getSimpleValueType(),
7781                                  N->getOperand(1)),
7782                      DAG.getConstant(0, dl, MVT::i64));
7783 }
7784
7785 static SDValue performIntrinsicCombine(SDNode *N,
7786                                        TargetLowering::DAGCombinerInfo &DCI,
7787                                        const AArch64Subtarget *Subtarget) {
7788   SelectionDAG &DAG = DCI.DAG;
7789   unsigned IID = getIntrinsicID(N);
7790   switch (IID) {
7791   default:
7792     break;
7793   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7794   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7795     return tryCombineFixedPointConvert(N, DCI, DAG);
7796     break;
7797   case Intrinsic::aarch64_neon_saddv:
7798     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7799   case Intrinsic::aarch64_neon_uaddv:
7800     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7801   case Intrinsic::aarch64_neon_sminv:
7802     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7803   case Intrinsic::aarch64_neon_uminv:
7804     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7805   case Intrinsic::aarch64_neon_smaxv:
7806     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7807   case Intrinsic::aarch64_neon_umaxv:
7808     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7809   case Intrinsic::aarch64_neon_fmax:
7810     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7811                        N->getOperand(1), N->getOperand(2));
7812   case Intrinsic::aarch64_neon_fmin:
7813     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7814                        N->getOperand(1), N->getOperand(2));
7815   case Intrinsic::aarch64_neon_smull:
7816   case Intrinsic::aarch64_neon_umull:
7817   case Intrinsic::aarch64_neon_pmull:
7818   case Intrinsic::aarch64_neon_sqdmull:
7819     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7820   case Intrinsic::aarch64_neon_sqshl:
7821   case Intrinsic::aarch64_neon_uqshl:
7822   case Intrinsic::aarch64_neon_sqshlu:
7823   case Intrinsic::aarch64_neon_srshl:
7824   case Intrinsic::aarch64_neon_urshl:
7825     return tryCombineShiftImm(IID, N, DAG);
7826   case Intrinsic::aarch64_crc32b:
7827   case Intrinsic::aarch64_crc32cb:
7828     return tryCombineCRC32(0xff, N, DAG);
7829   case Intrinsic::aarch64_crc32h:
7830   case Intrinsic::aarch64_crc32ch:
7831     return tryCombineCRC32(0xffff, N, DAG);
7832   }
7833   return SDValue();
7834 }
7835
7836 static SDValue performExtendCombine(SDNode *N,
7837                                     TargetLowering::DAGCombinerInfo &DCI,
7838                                     SelectionDAG &DAG) {
7839   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7840   // we can convert that DUP into another extract_high (of a bigger DUP), which
7841   // helps the backend to decide that an sabdl2 would be useful, saving a real
7842   // extract_high operation.
7843   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7844       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7845     SDNode *ABDNode = N->getOperand(0).getNode();
7846     unsigned IID = getIntrinsicID(ABDNode);
7847     if (IID == Intrinsic::aarch64_neon_sabd ||
7848         IID == Intrinsic::aarch64_neon_uabd) {
7849       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7850       if (!NewABD.getNode())
7851         return SDValue();
7852
7853       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7854                          NewABD);
7855     }
7856   }
7857
7858   // This is effectively a custom type legalization for AArch64.
7859   //
7860   // Type legalization will split an extend of a small, legal, type to a larger
7861   // illegal type by first splitting the destination type, often creating
7862   // illegal source types, which then get legalized in isel-confusing ways,
7863   // leading to really terrible codegen. E.g.,
7864   //   %result = v8i32 sext v8i8 %value
7865   // becomes
7866   //   %losrc = extract_subreg %value, ...
7867   //   %hisrc = extract_subreg %value, ...
7868   //   %lo = v4i32 sext v4i8 %losrc
7869   //   %hi = v4i32 sext v4i8 %hisrc
7870   // Things go rapidly downhill from there.
7871   //
7872   // For AArch64, the [sz]ext vector instructions can only go up one element
7873   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7874   // take two instructions.
7875   //
7876   // This implies that the most efficient way to do the extend from v8i8
7877   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7878   // the normal splitting to happen for the v8i16->v8i32.
7879
7880   // This is pre-legalization to catch some cases where the default
7881   // type legalization will create ill-tempered code.
7882   if (!DCI.isBeforeLegalizeOps())
7883     return SDValue();
7884
7885   // We're only interested in cleaning things up for non-legal vector types
7886   // here. If both the source and destination are legal, things will just
7887   // work naturally without any fiddling.
7888   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7889   EVT ResVT = N->getValueType(0);
7890   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7891     return SDValue();
7892   // If the vector type isn't a simple VT, it's beyond the scope of what
7893   // we're  worried about here. Let legalization do its thing and hope for
7894   // the best.
7895   SDValue Src = N->getOperand(0);
7896   EVT SrcVT = Src->getValueType(0);
7897   if (!ResVT.isSimple() || !SrcVT.isSimple())
7898     return SDValue();
7899
7900   // If the source VT is a 64-bit vector, we can play games and get the
7901   // better results we want.
7902   if (SrcVT.getSizeInBits() != 64)
7903     return SDValue();
7904
7905   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7906   unsigned ElementCount = SrcVT.getVectorNumElements();
7907   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7908   SDLoc DL(N);
7909   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7910
7911   // Now split the rest of the operation into two halves, each with a 64
7912   // bit source.
7913   EVT LoVT, HiVT;
7914   SDValue Lo, Hi;
7915   unsigned NumElements = ResVT.getVectorNumElements();
7916   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7917   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7918                                  ResVT.getVectorElementType(), NumElements / 2);
7919
7920   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7921                                LoVT.getVectorNumElements());
7922   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7923                    DAG.getConstant(0, DL, MVT::i64));
7924   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7925                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
7926   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7927   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7928
7929   // Now combine the parts back together so we still have a single result
7930   // like the combiner expects.
7931   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7932 }
7933
7934 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7935 /// value. The load store optimizer pass will merge them to store pair stores.
7936 /// This has better performance than a splat of the scalar followed by a split
7937 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7938 /// followed by an ext.b and two stores.
7939 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7940   SDValue StVal = St->getValue();
7941   EVT VT = StVal.getValueType();
7942
7943   // Don't replace floating point stores, they possibly won't be transformed to
7944   // stp because of the store pair suppress pass.
7945   if (VT.isFloatingPoint())
7946     return SDValue();
7947
7948   // Check for insert vector elements.
7949   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7950     return SDValue();
7951
7952   // We can express a splat as store pair(s) for 2 or 4 elements.
7953   unsigned NumVecElts = VT.getVectorNumElements();
7954   if (NumVecElts != 4 && NumVecElts != 2)
7955     return SDValue();
7956   SDValue SplatVal = StVal.getOperand(1);
7957   unsigned RemainInsertElts = NumVecElts - 1;
7958
7959   // Check that this is a splat.
7960   while (--RemainInsertElts) {
7961     SDValue NextInsertElt = StVal.getOperand(0);
7962     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7963       return SDValue();
7964     if (NextInsertElt.getOperand(1) != SplatVal)
7965       return SDValue();
7966     StVal = NextInsertElt;
7967   }
7968   unsigned OrigAlignment = St->getAlignment();
7969   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7970   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7971
7972   // Create scalar stores. This is at least as good as the code sequence for a
7973   // split unaligned store wich is a dup.s, ext.b, and two stores.
7974   // Most of the time the three stores should be replaced by store pair
7975   // instructions (stp).
7976   SDLoc DL(St);
7977   SDValue BasePtr = St->getBasePtr();
7978   SDValue NewST1 =
7979       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7980                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7981
7982   unsigned Offset = EltOffset;
7983   while (--NumVecElts) {
7984     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7985                                     DAG.getConstant(Offset, DL, MVT::i64));
7986     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7987                           St->getPointerInfo(), St->isVolatile(),
7988                           St->isNonTemporal(), Alignment);
7989     Offset += EltOffset;
7990   }
7991   return NewST1;
7992 }
7993
7994 static SDValue performSTORECombine(SDNode *N,
7995                                    TargetLowering::DAGCombinerInfo &DCI,
7996                                    SelectionDAG &DAG,
7997                                    const AArch64Subtarget *Subtarget) {
7998   if (!DCI.isBeforeLegalize())
7999     return SDValue();
8000
8001   StoreSDNode *S = cast<StoreSDNode>(N);
8002   if (S->isVolatile())
8003     return SDValue();
8004
8005   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8006   // page boundaries. We want to split such stores.
8007   if (!Subtarget->isCyclone())
8008     return SDValue();
8009
8010   // Don't split at Oz.
8011   MachineFunction &MF = DAG.getMachineFunction();
8012   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8013   if (IsMinSize)
8014     return SDValue();
8015
8016   SDValue StVal = S->getValue();
8017   EVT VT = StVal.getValueType();
8018
8019   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8020   // those up regresses performance on micro-benchmarks and olden/bh.
8021   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8022     return SDValue();
8023
8024   // Split unaligned 16B stores. They are terrible for performance.
8025   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8026   // extensions can use this to mark that it does not want splitting to happen
8027   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8028   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8029   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8030       S->getAlignment() <= 2)
8031     return SDValue();
8032
8033   // If we get a splat of a scalar convert this vector store to a store of
8034   // scalars. They will be merged into store pairs thereby removing two
8035   // instructions.
8036   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8037   if (ReplacedSplat != SDValue())
8038     return ReplacedSplat;
8039
8040   SDLoc DL(S);
8041   unsigned NumElts = VT.getVectorNumElements() / 2;
8042   // Split VT into two.
8043   EVT HalfVT =
8044       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8045   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8046                                    DAG.getConstant(0, DL, MVT::i64));
8047   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8048                                    DAG.getConstant(NumElts, DL, MVT::i64));
8049   SDValue BasePtr = S->getBasePtr();
8050   SDValue NewST1 =
8051       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8052                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8053   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8054                                   DAG.getConstant(8, DL, MVT::i64));
8055   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8056                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8057                       S->getAlignment());
8058 }
8059
8060 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8061 /// post-increment LD1R.
8062 static SDValue performPostLD1Combine(SDNode *N,
8063                                      TargetLowering::DAGCombinerInfo &DCI,
8064                                      bool IsLaneOp) {
8065   if (DCI.isBeforeLegalizeOps())
8066     return SDValue();
8067
8068   SelectionDAG &DAG = DCI.DAG;
8069   EVT VT = N->getValueType(0);
8070
8071   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8072   SDNode *LD = N->getOperand(LoadIdx).getNode();
8073   // If it is not LOAD, can not do such combine.
8074   if (LD->getOpcode() != ISD::LOAD)
8075     return SDValue();
8076
8077   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8078   EVT MemVT = LoadSDN->getMemoryVT();
8079   // Check if memory operand is the same type as the vector element.
8080   if (MemVT != VT.getVectorElementType())
8081     return SDValue();
8082
8083   // Check if there are other uses. If so, do not combine as it will introduce
8084   // an extra load.
8085   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8086        ++UI) {
8087     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8088       continue;
8089     if (*UI != N)
8090       return SDValue();
8091   }
8092
8093   SDValue Addr = LD->getOperand(1);
8094   SDValue Vector = N->getOperand(0);
8095   // Search for a use of the address operand that is an increment.
8096   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8097        Addr.getNode()->use_end(); UI != UE; ++UI) {
8098     SDNode *User = *UI;
8099     if (User->getOpcode() != ISD::ADD
8100         || UI.getUse().getResNo() != Addr.getResNo())
8101       continue;
8102
8103     // Check that the add is independent of the load.  Otherwise, folding it
8104     // would create a cycle.
8105     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8106       continue;
8107     // Also check that add is not used in the vector operand.  This would also
8108     // create a cycle.
8109     if (User->isPredecessorOf(Vector.getNode()))
8110       continue;
8111
8112     // If the increment is a constant, it must match the memory ref size.
8113     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8114     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8115       uint32_t IncVal = CInc->getZExtValue();
8116       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8117       if (IncVal != NumBytes)
8118         continue;
8119       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8120     }
8121
8122     // Finally, check that the vector doesn't depend on the load.
8123     // Again, this would create a cycle.
8124     // The load depending on the vector is fine, as that's the case for the
8125     // LD1*post we'll eventually generate anyway.
8126     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8127       continue;
8128
8129     SmallVector<SDValue, 8> Ops;
8130     Ops.push_back(LD->getOperand(0));  // Chain
8131     if (IsLaneOp) {
8132       Ops.push_back(Vector);           // The vector to be inserted
8133       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8134     }
8135     Ops.push_back(Addr);
8136     Ops.push_back(Inc);
8137
8138     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8139     SDVTList SDTys = DAG.getVTList(Tys);
8140     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8141     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8142                                            MemVT,
8143                                            LoadSDN->getMemOperand());
8144
8145     // Update the uses.
8146     SmallVector<SDValue, 2> NewResults;
8147     NewResults.push_back(SDValue(LD, 0));             // The result of load
8148     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8149     DCI.CombineTo(LD, NewResults);
8150     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8151     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8152
8153     break;
8154   }
8155   return SDValue();
8156 }
8157
8158 /// Target-specific DAG combine function for NEON load/store intrinsics
8159 /// to merge base address updates.
8160 static SDValue performNEONPostLDSTCombine(SDNode *N,
8161                                           TargetLowering::DAGCombinerInfo &DCI,
8162                                           SelectionDAG &DAG) {
8163   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8164     return SDValue();
8165
8166   unsigned AddrOpIdx = N->getNumOperands() - 1;
8167   SDValue Addr = N->getOperand(AddrOpIdx);
8168
8169   // Search for a use of the address operand that is an increment.
8170   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8171        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8172     SDNode *User = *UI;
8173     if (User->getOpcode() != ISD::ADD ||
8174         UI.getUse().getResNo() != Addr.getResNo())
8175       continue;
8176
8177     // Check that the add is independent of the load/store.  Otherwise, folding
8178     // it would create a cycle.
8179     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8180       continue;
8181
8182     // Find the new opcode for the updating load/store.
8183     bool IsStore = false;
8184     bool IsLaneOp = false;
8185     bool IsDupOp = false;
8186     unsigned NewOpc = 0;
8187     unsigned NumVecs = 0;
8188     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8189     switch (IntNo) {
8190     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8191     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8192       NumVecs = 2; break;
8193     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8194       NumVecs = 3; break;
8195     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8196       NumVecs = 4; break;
8197     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8198       NumVecs = 2; IsStore = true; break;
8199     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8200       NumVecs = 3; IsStore = true; break;
8201     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8202       NumVecs = 4; IsStore = true; break;
8203     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8204       NumVecs = 2; break;
8205     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8206       NumVecs = 3; break;
8207     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8208       NumVecs = 4; break;
8209     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8210       NumVecs = 2; IsStore = true; break;
8211     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8212       NumVecs = 3; IsStore = true; break;
8213     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8214       NumVecs = 4; IsStore = true; break;
8215     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8216       NumVecs = 2; IsDupOp = true; break;
8217     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8218       NumVecs = 3; IsDupOp = true; break;
8219     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8220       NumVecs = 4; IsDupOp = true; break;
8221     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8222       NumVecs = 2; IsLaneOp = true; break;
8223     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8224       NumVecs = 3; IsLaneOp = true; break;
8225     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8226       NumVecs = 4; IsLaneOp = true; break;
8227     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8228       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8229     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8230       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8231     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8232       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8233     }
8234
8235     EVT VecTy;
8236     if (IsStore)
8237       VecTy = N->getOperand(2).getValueType();
8238     else
8239       VecTy = N->getValueType(0);
8240
8241     // If the increment is a constant, it must match the memory ref size.
8242     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8243     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8244       uint32_t IncVal = CInc->getZExtValue();
8245       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8246       if (IsLaneOp || IsDupOp)
8247         NumBytes /= VecTy.getVectorNumElements();
8248       if (IncVal != NumBytes)
8249         continue;
8250       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8251     }
8252     SmallVector<SDValue, 8> Ops;
8253     Ops.push_back(N->getOperand(0)); // Incoming chain
8254     // Load lane and store have vector list as input.
8255     if (IsLaneOp || IsStore)
8256       for (unsigned i = 2; i < AddrOpIdx; ++i)
8257         Ops.push_back(N->getOperand(i));
8258     Ops.push_back(Addr); // Base register
8259     Ops.push_back(Inc);
8260
8261     // Return Types.
8262     EVT Tys[6];
8263     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8264     unsigned n;
8265     for (n = 0; n < NumResultVecs; ++n)
8266       Tys[n] = VecTy;
8267     Tys[n++] = MVT::i64;  // Type of write back register
8268     Tys[n] = MVT::Other;  // Type of the chain
8269     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8270
8271     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8272     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8273                                            MemInt->getMemoryVT(),
8274                                            MemInt->getMemOperand());
8275
8276     // Update the uses.
8277     std::vector<SDValue> NewResults;
8278     for (unsigned i = 0; i < NumResultVecs; ++i) {
8279       NewResults.push_back(SDValue(UpdN.getNode(), i));
8280     }
8281     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8282     DCI.CombineTo(N, NewResults);
8283     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8284
8285     break;
8286   }
8287   return SDValue();
8288 }
8289
8290 // Checks to see if the value is the prescribed width and returns information
8291 // about its extension mode.
8292 static
8293 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8294   ExtType = ISD::NON_EXTLOAD;
8295   switch(V.getNode()->getOpcode()) {
8296   default:
8297     return false;
8298   case ISD::LOAD: {
8299     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8300     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8301        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8302       ExtType = LoadNode->getExtensionType();
8303       return true;
8304     }
8305     return false;
8306   }
8307   case ISD::AssertSext: {
8308     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8309     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8310        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8311       ExtType = ISD::SEXTLOAD;
8312       return true;
8313     }
8314     return false;
8315   }
8316   case ISD::AssertZext: {
8317     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8318     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8319        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8320       ExtType = ISD::ZEXTLOAD;
8321       return true;
8322     }
8323     return false;
8324   }
8325   case ISD::Constant:
8326   case ISD::TargetConstant: {
8327     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8328         1LL << (width - 1))
8329       return true;
8330     return false;
8331   }
8332   }
8333
8334   return true;
8335 }
8336
8337 // This function does a whole lot of voodoo to determine if the tests are
8338 // equivalent without and with a mask. Essentially what happens is that given a
8339 // DAG resembling:
8340 //
8341 //  +-------------+ +-------------+ +-------------+ +-------------+
8342 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8343 //  +-------------+ +-------------+ +-------------+ +-------------+
8344 //           |           |           |               |
8345 //           V           V           |    +----------+
8346 //          +-------------+  +----+  |    |
8347 //          |     ADD     |  |0xff|  |    |
8348 //          +-------------+  +----+  |    |
8349 //                  |           |    |    |
8350 //                  V           V    |    |
8351 //                 +-------------+   |    |
8352 //                 |     AND     |   |    |
8353 //                 +-------------+   |    |
8354 //                      |            |    |
8355 //                      +-----+      |    |
8356 //                            |      |    |
8357 //                            V      V    V
8358 //                           +-------------+
8359 //                           |     CMP     |
8360 //                           +-------------+
8361 //
8362 // The AND node may be safely removed for some combinations of inputs. In
8363 // particular we need to take into account the extension type of the Input,
8364 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8365 // width of the input (this can work for any width inputs, the above graph is
8366 // specific to 8 bits.
8367 //
8368 // The specific equations were worked out by generating output tables for each
8369 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8370 // problem was simplified by working with 4 bit inputs, which means we only
8371 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8372 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8373 // patterns present in both extensions (0,7). For every distinct set of
8374 // AddConstant and CompConstants bit patterns we can consider the masked and
8375 // unmasked versions to be equivalent if the result of this function is true for
8376 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8377 //
8378 //   sub      w8, w0, w1
8379 //   and      w10, w8, #0x0f
8380 //   cmp      w8, w2
8381 //   cset     w9, AArch64CC
8382 //   cmp      w10, w2
8383 //   cset     w11, AArch64CC
8384 //   cmp      w9, w11
8385 //   cset     w0, eq
8386 //   ret
8387 //
8388 // Since the above function shows when the outputs are equivalent it defines
8389 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8390 // would be expensive to run during compiles. The equations below were written
8391 // in a test harness that confirmed they gave equivalent outputs to the above
8392 // for all inputs function, so they can be used determine if the removal is
8393 // legal instead.
8394 //
8395 // isEquivalentMaskless() is the code for testing if the AND can be removed
8396 // factored out of the DAG recognition as the DAG can take several forms.
8397
8398 static
8399 bool isEquivalentMaskless(unsigned CC, unsigned width,
8400                           ISD::LoadExtType ExtType, signed AddConstant,
8401                           signed CompConstant) {
8402   // By being careful about our equations and only writing the in term
8403   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8404   // make them generally applicable to all bit widths.
8405   signed MaxUInt = (1 << width);
8406
8407   // For the purposes of these comparisons sign extending the type is
8408   // equivalent to zero extending the add and displacing it by half the integer
8409   // width. Provided we are careful and make sure our equations are valid over
8410   // the whole range we can just adjust the input and avoid writing equations
8411   // for sign extended inputs.
8412   if (ExtType == ISD::SEXTLOAD)
8413     AddConstant -= (1 << (width-1));
8414
8415   switch(CC) {
8416   case AArch64CC::LE:
8417   case AArch64CC::GT: {
8418     if ((AddConstant == 0) ||
8419         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8420         (AddConstant >= 0 && CompConstant < 0) ||
8421         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8422       return true;
8423   } break;
8424   case AArch64CC::LT:
8425   case AArch64CC::GE: {
8426     if ((AddConstant == 0) ||
8427         (AddConstant >= 0 && CompConstant <= 0) ||
8428         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8429       return true;
8430   } break;
8431   case AArch64CC::HI:
8432   case AArch64CC::LS: {
8433     if ((AddConstant >= 0 && CompConstant < 0) ||
8434        (AddConstant <= 0 && CompConstant >= -1 &&
8435         CompConstant < AddConstant + MaxUInt))
8436       return true;
8437   } break;
8438   case AArch64CC::PL:
8439   case AArch64CC::MI: {
8440     if ((AddConstant == 0) ||
8441         (AddConstant > 0 && CompConstant <= 0) ||
8442         (AddConstant < 0 && CompConstant <= AddConstant))
8443       return true;
8444   } break;
8445   case AArch64CC::LO:
8446   case AArch64CC::HS: {
8447     if ((AddConstant >= 0 && CompConstant <= 0) ||
8448         (AddConstant <= 0 && CompConstant >= 0 &&
8449          CompConstant <= AddConstant + MaxUInt))
8450       return true;
8451   } break;
8452   case AArch64CC::EQ:
8453   case AArch64CC::NE: {
8454     if ((AddConstant > 0 && CompConstant < 0) ||
8455         (AddConstant < 0 && CompConstant >= 0 &&
8456          CompConstant < AddConstant + MaxUInt) ||
8457         (AddConstant >= 0 && CompConstant >= 0 &&
8458          CompConstant >= AddConstant) ||
8459         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8460
8461       return true;
8462   } break;
8463   case AArch64CC::VS:
8464   case AArch64CC::VC:
8465   case AArch64CC::AL:
8466   case AArch64CC::NV:
8467     return true;
8468   case AArch64CC::Invalid:
8469     break;
8470   }
8471
8472   return false;
8473 }
8474
8475 static
8476 SDValue performCONDCombine(SDNode *N,
8477                            TargetLowering::DAGCombinerInfo &DCI,
8478                            SelectionDAG &DAG, unsigned CCIndex,
8479                            unsigned CmpIndex) {
8480   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8481   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8482   unsigned CondOpcode = SubsNode->getOpcode();
8483
8484   if (CondOpcode != AArch64ISD::SUBS)
8485     return SDValue();
8486
8487   // There is a SUBS feeding this condition. Is it fed by a mask we can
8488   // use?
8489
8490   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8491   unsigned MaskBits = 0;
8492
8493   if (AndNode->getOpcode() != ISD::AND)
8494     return SDValue();
8495
8496   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8497     uint32_t CNV = CN->getZExtValue();
8498     if (CNV == 255)
8499       MaskBits = 8;
8500     else if (CNV == 65535)
8501       MaskBits = 16;
8502   }
8503
8504   if (!MaskBits)
8505     return SDValue();
8506
8507   SDValue AddValue = AndNode->getOperand(0);
8508
8509   if (AddValue.getOpcode() != ISD::ADD)
8510     return SDValue();
8511
8512   // The basic dag structure is correct, grab the inputs and validate them.
8513
8514   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8515   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8516   SDValue SubsInputValue = SubsNode->getOperand(1);
8517
8518   // The mask is present and the provenance of all the values is a smaller type,
8519   // lets see if the mask is superfluous.
8520
8521   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8522       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8523     return SDValue();
8524
8525   ISD::LoadExtType ExtType;
8526
8527   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8528       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8529       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8530     return SDValue();
8531
8532   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8533                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8534                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8535     return SDValue();
8536
8537   // The AND is not necessary, remove it.
8538
8539   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8540                                SubsNode->getValueType(1));
8541   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8542
8543   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8544   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8545
8546   return SDValue(N, 0);
8547 }
8548
8549 // Optimize compare with zero and branch.
8550 static SDValue performBRCONDCombine(SDNode *N,
8551                                     TargetLowering::DAGCombinerInfo &DCI,
8552                                     SelectionDAG &DAG) {
8553   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8554   if (NV.getNode())
8555     N = NV.getNode();
8556   SDValue Chain = N->getOperand(0);
8557   SDValue Dest = N->getOperand(1);
8558   SDValue CCVal = N->getOperand(2);
8559   SDValue Cmp = N->getOperand(3);
8560
8561   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8562   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8563   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8564     return SDValue();
8565
8566   unsigned CmpOpc = Cmp.getOpcode();
8567   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8568     return SDValue();
8569
8570   // Only attempt folding if there is only one use of the flag and no use of the
8571   // value.
8572   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8573     return SDValue();
8574
8575   SDValue LHS = Cmp.getOperand(0);
8576   SDValue RHS = Cmp.getOperand(1);
8577
8578   assert(LHS.getValueType() == RHS.getValueType() &&
8579          "Expected the value type to be the same for both operands!");
8580   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8581     return SDValue();
8582
8583   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8584     std::swap(LHS, RHS);
8585
8586   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8587     return SDValue();
8588
8589   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8590       LHS.getOpcode() == ISD::SRL)
8591     return SDValue();
8592
8593   // Fold the compare into the branch instruction.
8594   SDValue BR;
8595   if (CC == AArch64CC::EQ)
8596     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8597   else
8598     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8599
8600   // Do not add new nodes to DAG combiner worklist.
8601   DCI.CombineTo(N, BR, false);
8602
8603   return SDValue();
8604 }
8605
8606 // vselect (v1i1 setcc) ->
8607 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8608 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8609 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8610 // such VSELECT.
8611 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8612   SDValue N0 = N->getOperand(0);
8613   EVT CCVT = N0.getValueType();
8614
8615   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8616       CCVT.getVectorElementType() != MVT::i1)
8617     return SDValue();
8618
8619   EVT ResVT = N->getValueType(0);
8620   EVT CmpVT = N0.getOperand(0).getValueType();
8621   // Only combine when the result type is of the same size as the compared
8622   // operands.
8623   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8624     return SDValue();
8625
8626   SDValue IfTrue = N->getOperand(1);
8627   SDValue IfFalse = N->getOperand(2);
8628   SDValue SetCC =
8629       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8630                    N0.getOperand(0), N0.getOperand(1),
8631                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8632   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8633                      IfTrue, IfFalse);
8634 }
8635
8636 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8637 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8638 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8639 /// with a vector one followed by a DUP shuffle on the result.
8640 static SDValue performSelectCombine(SDNode *N,
8641                                     TargetLowering::DAGCombinerInfo &DCI) {
8642   SelectionDAG &DAG = DCI.DAG;
8643   SDValue N0 = N->getOperand(0);
8644   EVT ResVT = N->getValueType(0);
8645
8646   if (N0.getOpcode() != ISD::SETCC)
8647     return SDValue();
8648
8649   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
8650   // scalar SetCCResultType. We also don't expect vectors, because we assume
8651   // that selects fed by vector SETCCs are canonicalized to VSELECT.
8652   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
8653          "Scalar-SETCC feeding SELECT has unexpected result type!");
8654
8655   // If NumMaskElts == 0, the comparison is larger than select result. The
8656   // largest real NEON comparison is 64-bits per lane, which means the result is
8657   // at most 32-bits and an illegal vector. Just bail out for now.
8658   EVT SrcVT = N0.getOperand(0).getValueType();
8659
8660   // Don't try to do this optimization when the setcc itself has i1 operands.
8661   // There are no legal vectors of i1, so this would be pointless.
8662   if (SrcVT == MVT::i1)
8663     return SDValue();
8664
8665   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8666   if (!ResVT.isVector() || NumMaskElts == 0)
8667     return SDValue();
8668
8669   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8670   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8671
8672   // Also bail out if the vector CCVT isn't the same size as ResVT.
8673   // This can happen if the SETCC operand size doesn't divide the ResVT size
8674   // (e.g., f64 vs v3f32).
8675   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
8676     return SDValue();
8677
8678   // Make sure we didn't create illegal types, if we're not supposed to.
8679   assert(DCI.isBeforeLegalize() ||
8680          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
8681
8682   // First perform a vector comparison, where lane 0 is the one we're interested
8683   // in.
8684   SDLoc DL(N0);
8685   SDValue LHS =
8686       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8687   SDValue RHS =
8688       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8689   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8690
8691   // Now duplicate the comparison mask we want across all other lanes.
8692   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8693   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8694   Mask = DAG.getNode(ISD::BITCAST, DL,
8695                      ResVT.changeVectorElementTypeToInteger(), Mask);
8696
8697   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8698 }
8699
8700 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
8701 /// to match FMIN/FMAX patterns.
8702 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
8703   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
8704   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
8705   // vmax/vmin return NaN if either operand is a NaN;
8706   // only do the transformation when it matches that behavior.
8707
8708   SDValue CondLHS = N->getOperand(0);
8709   SDValue CondRHS = N->getOperand(1);
8710   SDValue LHS = N->getOperand(2);
8711   SDValue RHS = N->getOperand(3);
8712   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
8713
8714   unsigned Opcode;
8715   bool IsReversed;
8716   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
8717       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
8718     IsReversed = false; // x CC y ? x : y
8719   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
8720              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
8721     IsReversed = true ; // x CC y ? y : x
8722   } else {
8723     return SDValue();
8724   }
8725
8726   bool IsUnordered = false, IsOrEqual;
8727   switch (CC) {
8728   default:
8729     return SDValue();
8730   case ISD::SETULT:
8731   case ISD::SETULE:
8732     IsUnordered = true;
8733   case ISD::SETOLT:
8734   case ISD::SETOLE:
8735   case ISD::SETLT:
8736   case ISD::SETLE:
8737     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
8738     Opcode = IsReversed ? AArch64ISD::FMAX : AArch64ISD::FMIN;
8739     break;
8740
8741   case ISD::SETUGT:
8742   case ISD::SETUGE:
8743     IsUnordered = true;
8744   case ISD::SETOGT:
8745   case ISD::SETOGE:
8746   case ISD::SETGT:
8747   case ISD::SETGE:
8748     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
8749     Opcode = IsReversed ? AArch64ISD::FMIN : AArch64ISD::FMAX;
8750     break;
8751   }
8752
8753   // If LHS is NaN, an ordered comparison will be false and the result will be
8754   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
8755   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
8756   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8757     return SDValue();
8758
8759   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
8760   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
8761   // used for unsafe math or if one of the operands is known to be nonzero.
8762   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
8763       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8764     return SDValue();
8765
8766   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
8767 }
8768
8769 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8770                                                  DAGCombinerInfo &DCI) const {
8771   SelectionDAG &DAG = DCI.DAG;
8772   switch (N->getOpcode()) {
8773   default:
8774     break;
8775   case ISD::ADD:
8776   case ISD::SUB:
8777     return performAddSubLongCombine(N, DCI, DAG);
8778   case ISD::XOR:
8779     return performXorCombine(N, DAG, DCI, Subtarget);
8780   case ISD::MUL:
8781     return performMulCombine(N, DAG, DCI, Subtarget);
8782   case ISD::SINT_TO_FP:
8783   case ISD::UINT_TO_FP:
8784     return performIntToFpCombine(N, DAG, Subtarget);
8785   case ISD::OR:
8786     return performORCombine(N, DCI, Subtarget);
8787   case ISD::INTRINSIC_WO_CHAIN:
8788     return performIntrinsicCombine(N, DCI, Subtarget);
8789   case ISD::ANY_EXTEND:
8790   case ISD::ZERO_EXTEND:
8791   case ISD::SIGN_EXTEND:
8792     return performExtendCombine(N, DCI, DAG);
8793   case ISD::BITCAST:
8794     return performBitcastCombine(N, DCI, DAG);
8795   case ISD::CONCAT_VECTORS:
8796     return performConcatVectorsCombine(N, DCI, DAG);
8797   case ISD::SELECT:
8798     return performSelectCombine(N, DCI);
8799   case ISD::VSELECT:
8800     return performVSelectCombine(N, DCI.DAG);
8801   case ISD::SELECT_CC:
8802     return performSelectCCCombine(N, DCI.DAG);
8803   case ISD::STORE:
8804     return performSTORECombine(N, DCI, DAG, Subtarget);
8805   case AArch64ISD::BRCOND:
8806     return performBRCONDCombine(N, DCI, DAG);
8807   case AArch64ISD::CSEL:
8808     return performCONDCombine(N, DCI, DAG, 2, 3);
8809   case AArch64ISD::DUP:
8810     return performPostLD1Combine(N, DCI, false);
8811   case ISD::INSERT_VECTOR_ELT:
8812     return performPostLD1Combine(N, DCI, true);
8813   case ISD::INTRINSIC_VOID:
8814   case ISD::INTRINSIC_W_CHAIN:
8815     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8816     case Intrinsic::aarch64_neon_ld2:
8817     case Intrinsic::aarch64_neon_ld3:
8818     case Intrinsic::aarch64_neon_ld4:
8819     case Intrinsic::aarch64_neon_ld1x2:
8820     case Intrinsic::aarch64_neon_ld1x3:
8821     case Intrinsic::aarch64_neon_ld1x4:
8822     case Intrinsic::aarch64_neon_ld2lane:
8823     case Intrinsic::aarch64_neon_ld3lane:
8824     case Intrinsic::aarch64_neon_ld4lane:
8825     case Intrinsic::aarch64_neon_ld2r:
8826     case Intrinsic::aarch64_neon_ld3r:
8827     case Intrinsic::aarch64_neon_ld4r:
8828     case Intrinsic::aarch64_neon_st2:
8829     case Intrinsic::aarch64_neon_st3:
8830     case Intrinsic::aarch64_neon_st4:
8831     case Intrinsic::aarch64_neon_st1x2:
8832     case Intrinsic::aarch64_neon_st1x3:
8833     case Intrinsic::aarch64_neon_st1x4:
8834     case Intrinsic::aarch64_neon_st2lane:
8835     case Intrinsic::aarch64_neon_st3lane:
8836     case Intrinsic::aarch64_neon_st4lane:
8837       return performNEONPostLDSTCombine(N, DCI, DAG);
8838     default:
8839       break;
8840     }
8841   }
8842   return SDValue();
8843 }
8844
8845 // Check if the return value is used as only a return value, as otherwise
8846 // we can't perform a tail-call. In particular, we need to check for
8847 // target ISD nodes that are returns and any other "odd" constructs
8848 // that the generic analysis code won't necessarily catch.
8849 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8850                                                SDValue &Chain) const {
8851   if (N->getNumValues() != 1)
8852     return false;
8853   if (!N->hasNUsesOfValue(1, 0))
8854     return false;
8855
8856   SDValue TCChain = Chain;
8857   SDNode *Copy = *N->use_begin();
8858   if (Copy->getOpcode() == ISD::CopyToReg) {
8859     // If the copy has a glue operand, we conservatively assume it isn't safe to
8860     // perform a tail call.
8861     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8862         MVT::Glue)
8863       return false;
8864     TCChain = Copy->getOperand(0);
8865   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8866     return false;
8867
8868   bool HasRet = false;
8869   for (SDNode *Node : Copy->uses()) {
8870     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8871       return false;
8872     HasRet = true;
8873   }
8874
8875   if (!HasRet)
8876     return false;
8877
8878   Chain = TCChain;
8879   return true;
8880 }
8881
8882 // Return whether the an instruction can potentially be optimized to a tail
8883 // call. This will cause the optimizers to attempt to move, or duplicate,
8884 // return instructions to help enable tail call optimizations for this
8885 // instruction.
8886 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8887   if (!CI->isTailCall())
8888     return false;
8889
8890   return true;
8891 }
8892
8893 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8894                                                    SDValue &Offset,
8895                                                    ISD::MemIndexedMode &AM,
8896                                                    bool &IsInc,
8897                                                    SelectionDAG &DAG) const {
8898   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8899     return false;
8900
8901   Base = Op->getOperand(0);
8902   // All of the indexed addressing mode instructions take a signed
8903   // 9 bit immediate offset.
8904   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8905     int64_t RHSC = (int64_t)RHS->getZExtValue();
8906     if (RHSC >= 256 || RHSC <= -256)
8907       return false;
8908     IsInc = (Op->getOpcode() == ISD::ADD);
8909     Offset = Op->getOperand(1);
8910     return true;
8911   }
8912   return false;
8913 }
8914
8915 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8916                                                       SDValue &Offset,
8917                                                       ISD::MemIndexedMode &AM,
8918                                                       SelectionDAG &DAG) const {
8919   EVT VT;
8920   SDValue Ptr;
8921   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8922     VT = LD->getMemoryVT();
8923     Ptr = LD->getBasePtr();
8924   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8925     VT = ST->getMemoryVT();
8926     Ptr = ST->getBasePtr();
8927   } else
8928     return false;
8929
8930   bool IsInc;
8931   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8932     return false;
8933   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8934   return true;
8935 }
8936
8937 bool AArch64TargetLowering::getPostIndexedAddressParts(
8938     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8939     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8940   EVT VT;
8941   SDValue Ptr;
8942   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8943     VT = LD->getMemoryVT();
8944     Ptr = LD->getBasePtr();
8945   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8946     VT = ST->getMemoryVT();
8947     Ptr = ST->getBasePtr();
8948   } else
8949     return false;
8950
8951   bool IsInc;
8952   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8953     return false;
8954   // Post-indexing updates the base, so it's not a valid transform
8955   // if that's not the same as the load's pointer.
8956   if (Ptr != Base)
8957     return false;
8958   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8959   return true;
8960 }
8961
8962 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8963                                   SelectionDAG &DAG) {
8964   SDLoc DL(N);
8965   SDValue Op = N->getOperand(0);
8966
8967   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8968     return;
8969
8970   Op = SDValue(
8971       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8972                          DAG.getUNDEF(MVT::i32), Op,
8973                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
8974       0);
8975   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8976   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8977 }
8978
8979 void AArch64TargetLowering::ReplaceNodeResults(
8980     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8981   switch (N->getOpcode()) {
8982   default:
8983     llvm_unreachable("Don't know how to custom expand this");
8984   case ISD::BITCAST:
8985     ReplaceBITCASTResults(N, Results, DAG);
8986     return;
8987   case ISD::FP_TO_UINT:
8988   case ISD::FP_TO_SINT:
8989     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8990     // Let normal code take care of it by not adding anything to Results.
8991     return;
8992   }
8993 }
8994
8995 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8996   return true;
8997 }
8998
8999 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
9000   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9001   // reciprocal if there are three or more FDIVs.
9002   return NumUsers > 2;
9003 }
9004
9005 TargetLoweringBase::LegalizeTypeAction
9006 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9007   MVT SVT = VT.getSimpleVT();
9008   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9009   // v4i16, v2i32 instead of to promote.
9010   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9011       || SVT == MVT::v1f32)
9012     return TypeWidenVector;
9013
9014   return TargetLoweringBase::getPreferredVectorAction(VT);
9015 }
9016
9017 // Loads and stores less than 128-bits are already atomic; ones above that
9018 // are doomed anyway, so defer to the default libcall and blame the OS when
9019 // things go wrong.
9020 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9021   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9022   return Size == 128;
9023 }
9024
9025 // Loads and stores less than 128-bits are already atomic; ones above that
9026 // are doomed anyway, so defer to the default libcall and blame the OS when
9027 // things go wrong.
9028 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9029   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9030   return Size == 128;
9031 }
9032
9033 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9034 TargetLoweringBase::AtomicRMWExpansionKind
9035 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9036   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9037   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9038                      : AtomicRMWExpansionKind::None;
9039 }
9040
9041 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9042   return true;
9043 }
9044
9045 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9046                                              AtomicOrdering Ord) const {
9047   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9048   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9049   bool IsAcquire = isAtLeastAcquire(Ord);
9050
9051   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9052   // intrinsic must return {i64, i64} and we have to recombine them into a
9053   // single i128 here.
9054   if (ValTy->getPrimitiveSizeInBits() == 128) {
9055     Intrinsic::ID Int =
9056         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9057     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9058
9059     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9060     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9061
9062     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9063     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9064     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9065     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9066     return Builder.CreateOr(
9067         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9068   }
9069
9070   Type *Tys[] = { Addr->getType() };
9071   Intrinsic::ID Int =
9072       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9073   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9074
9075   return Builder.CreateTruncOrBitCast(
9076       Builder.CreateCall(Ldxr, Addr),
9077       cast<PointerType>(Addr->getType())->getElementType());
9078 }
9079
9080 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9081                                                    Value *Val, Value *Addr,
9082                                                    AtomicOrdering Ord) const {
9083   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9084   bool IsRelease = isAtLeastRelease(Ord);
9085
9086   // Since the intrinsics must have legal type, the i128 intrinsics take two
9087   // parameters: "i64, i64". We must marshal Val into the appropriate form
9088   // before the call.
9089   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9090     Intrinsic::ID Int =
9091         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9092     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9093     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9094
9095     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9096     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9097     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9098     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
9099   }
9100
9101   Intrinsic::ID Int =
9102       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9103   Type *Tys[] = { Addr->getType() };
9104   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9105
9106   return Builder.CreateCall2(
9107       Stxr, Builder.CreateZExtOrBitCast(
9108                 Val, Stxr->getFunctionType()->getParamType(0)),
9109       Addr);
9110 }
9111
9112 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9113     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9114   return Ty->isArrayTy();
9115 }