lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64CallingConvention.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/Analysis/BranchProbabilityInfo.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/IR/CallingConv.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GetElementPtrTypeIterator.h"
  34 #include "llvm/IR/GlobalAlias.h"
  35 #include "llvm/IR/GlobalVariable.h"
  36 #include "llvm/IR/Instructions.h"
  37 #include "llvm/IR/IntrinsicInst.h"
  38 #include "llvm/IR/Operator.h"
  39 #include "llvm/MC/MCSymbol.h"
  40 #include "llvm/Support/CommandLine.h"
  41 using namespace llvm;
  42
  43 namespace {
  44
  45 class AArch64FastISel final : public FastISel {
  46   class Address {
  47   public:
  48     typedef enum {
  49       RegBase,
  50       FrameIndexBase
  51     } BaseKind;
  52
  53   private:
  54     BaseKind Kind;
  55     AArch64_AM::ShiftExtendType ExtType;
  56     union {
  57       unsigned Reg;
  58       int FI;
  59     } Base;
  60     unsigned OffsetReg;
  61     unsigned Shift;
  62     int64_t Offset;
  63     const GlobalValue *GV;
  64
  65   public:
  66     Address() : Kind(RegBase), ExtType(AArch64_AM::InvalidShiftExtend),
  67       OffsetReg(0), Shift(0), Offset(0), GV(nullptr) { Base.Reg = 0; }
  68     void setKind(BaseKind K) { Kind = K; }
  69     BaseKind getKind() const { return Kind; }
  70     void setExtendType(AArch64_AM::ShiftExtendType E) { ExtType = E; }
  71     AArch64_AM::ShiftExtendType getExtendType() const { return ExtType; }
  72     bool isRegBase() const { return Kind == RegBase; }
  73     bool isFIBase() const { return Kind == FrameIndexBase; }
  74     void setReg(unsigned Reg) {
  75       assert(isRegBase() && "Invalid base register access!");
  76       Base.Reg = Reg;
  77     }
  78     unsigned getReg() const {
  79       assert(isRegBase() && "Invalid base register access!");
  80       return Base.Reg;
  81     }
  82     void setOffsetReg(unsigned Reg) {
  83       OffsetReg = Reg;
  84     }
  85     unsigned getOffsetReg() const {
  86       return OffsetReg;
  87     }
  88     void setFI(unsigned FI) {
  89       assert(isFIBase() && "Invalid base frame index  access!");
  90       Base.FI = FI;
  91     }
  92     unsigned getFI() const {
  93       assert(isFIBase() && "Invalid base frame index access!");
  94       return Base.FI;
  95     }
  96     void setOffset(int64_t O) { Offset = O; }
  97     int64_t getOffset() { return Offset; }
  98     void setShift(unsigned S) { Shift = S; }
  99     unsigned getShift() { return Shift; }
 100
 101     void setGlobalValue(const GlobalValue *G) { GV = G; }
 102     const GlobalValue *getGlobalValue() { return GV; }
 103   };
 104
 105   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
 106   /// make the right decision when generating code for different targets.
 107   const AArch64Subtarget *Subtarget;
 108   LLVMContext *Context;
 109
 110   bool fastLowerArguments() override;
 111   bool fastLowerCall(CallLoweringInfo &CLI) override;
 112   bool fastLowerIntrinsicCall(const IntrinsicInst *II) override;
 113
 114 private:
 115   // Selection routines.
 116   bool selectAddSub(const Instruction *I);
 117   bool selectLogicalOp(const Instruction *I);
 118   bool selectLoad(const Instruction *I);
 119   bool selectStore(const Instruction *I);
 120   bool selectBranch(const Instruction *I);
 121   bool selectIndirectBr(const Instruction *I);
 122   bool selectCmp(const Instruction *I);
 123   bool selectSelect(const Instruction *I);
 124   bool selectFPExt(const Instruction *I);
 125   bool selectFPTrunc(const Instruction *I);
 126   bool selectFPToInt(const Instruction *I, bool Signed);
 127   bool selectIntToFP(const Instruction *I, bool Signed);
 128   bool selectRem(const Instruction *I, unsigned ISDOpcode);
 129   bool selectRet(const Instruction *I);
 130   bool selectTrunc(const Instruction *I);
 131   bool selectIntExt(const Instruction *I);
 132   bool selectMul(const Instruction *I);
 133   bool selectShift(const Instruction *I);
 134   bool selectBitCast(const Instruction *I);
 135   bool selectFRem(const Instruction *I);
 136   bool selectSDiv(const Instruction *I);
 137   bool selectGetElementPtr(const Instruction *I);
 138
 139   // Utility helper routines.
 140   bool isTypeLegal(Type *Ty, MVT &VT);
 141   bool isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed = false);
 142   bool isValueAvailable(const Value *V) const;
 143   bool computeAddress(const Value *Obj, Address &Addr, Type *Ty = nullptr);
 144   bool computeCallAddress(const Value *V, Address &Addr);
 145   bool simplifyAddress(Address &Addr, MVT VT);
 146   void addLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 147                             unsigned Flags, unsigned ScaleFactor,
 148                             MachineMemOperand *MMO);
 149   bool isMemCpySmall(uint64_t Len, unsigned Alignment);
 150   bool tryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 151                           unsigned Alignment);
 152   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 153                          const Value *Cond);
 154   bool optimizeIntExtLoad(const Instruction *I, MVT RetVT, MVT SrcVT);
 155   bool optimizeSelect(const SelectInst *SI);
 156   std::pair<unsigned, bool> getRegForGEPIndex(const Value *Idx);
 157
 158   // Emit helper routines.
 159   unsigned emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
 160                       const Value *RHS, bool SetFlags = false,
 161                       bool WantResult = true,  bool IsZExt = false);
 162   unsigned emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
 163                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 164                          bool SetFlags = false, bool WantResult = true);
 165   unsigned emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
 166                          bool LHSIsKill, uint64_t Imm, bool SetFlags = false,
 167                          bool WantResult = true);
 168   unsigned emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
 169                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 170                          AArch64_AM::ShiftExtendType ShiftType,
 171                          uint64_t ShiftImm, bool SetFlags = false,
 172                          bool WantResult = true);
 173   unsigned emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
 174                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 175                           AArch64_AM::ShiftExtendType ExtType,
 176                           uint64_t ShiftImm, bool SetFlags = false,
 177                          bool WantResult = true);
 178
 179   // Emit functions.
 180   bool emitCompareAndBranch(const BranchInst *BI);
 181   bool emitCmp(const Value *LHS, const Value *RHS, bool IsZExt);
 182   bool emitICmp(MVT RetVT, const Value *LHS, const Value *RHS, bool IsZExt);
 183   bool emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 184   bool emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS);
 185   unsigned emitLoad(MVT VT, MVT ResultVT, Address Addr, bool WantZExt = true,
 186                     MachineMemOperand *MMO = nullptr);
 187   bool emitStore(MVT VT, unsigned SrcReg, Address Addr,
 188                  MachineMemOperand *MMO = nullptr);
 189   unsigned emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 190   unsigned emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 191   unsigned emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
 192                    bool SetFlags = false, bool WantResult = true,
 193                    bool IsZExt = false);
 194   unsigned emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill, int64_t Imm);
 195   unsigned emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
 196                    bool SetFlags = false, bool WantResult = true,
 197                    bool IsZExt = false);
 198   unsigned emitSubs_rr(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 199                        unsigned RHSReg, bool RHSIsKill, bool WantResult = true);
 200   unsigned emitSubs_rs(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 201                        unsigned RHSReg, bool RHSIsKill,
 202                        AArch64_AM::ShiftExtendType ShiftType, uint64_t ShiftImm,
 203                        bool WantResult = true);
 204   unsigned emitLogicalOp(unsigned ISDOpc, MVT RetVT, const Value *LHS,
 205                          const Value *RHS);
 206   unsigned emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 207                             bool LHSIsKill, uint64_t Imm);
 208   unsigned emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 209                             bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 210                             uint64_t ShiftImm);
 211   unsigned emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 212   unsigned emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 213                       unsigned Op1, bool Op1IsKill);
 214   unsigned emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 215                         unsigned Op1, bool Op1IsKill);
 216   unsigned emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 217                         unsigned Op1, bool Op1IsKill);
 218   unsigned emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 219                       unsigned Op1Reg, bool Op1IsKill);
 220   unsigned emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 221                       uint64_t Imm, bool IsZExt = true);
 222   unsigned emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 223                       unsigned Op1Reg, bool Op1IsKill);
 224   unsigned emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 225                       uint64_t Imm, bool IsZExt = true);
 226   unsigned emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 227                       unsigned Op1Reg, bool Op1IsKill);
 228   unsigned emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 229                       uint64_t Imm, bool IsZExt = false);
 230
 231   unsigned materializeInt(const ConstantInt *CI, MVT VT);
 232   unsigned materializeFP(const ConstantFP *CFP, MVT VT);
 233   unsigned materializeGV(const GlobalValue *GV);
 234
 235   // Call handling routines.
 236 private:
 237   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 238   bool processCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 239                        unsigned &NumBytes);
 240   bool finishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 241
 242 public:
 243   // Backend specific FastISel code.
 244   unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 245   unsigned fastMaterializeConstant(const Constant *C) override;
 246   unsigned fastMaterializeFloatZero(const ConstantFP* CF) override;
 247
 248   explicit AArch64FastISel(FunctionLoweringInfo &FuncInfo,
 249                            const TargetLibraryInfo *LibInfo)
 250       : FastISel(FuncInfo, LibInfo, /*SkipTargetIndependentISel=*/true) {
 251     Subtarget =
 252         &static_cast<const AArch64Subtarget &>(FuncInfo.MF->getSubtarget());
 253     Context = &FuncInfo.Fn->getContext();
 254   }
 255
 256   bool fastSelectInstruction(const Instruction *I) override;
 257
 258 #include "AArch64GenFastISel.inc"
 259 };
 260
 261 } // end anonymous namespace
 262
 263 #include "AArch64GenCallingConv.inc"
 264
 265 /// \brief Check if the sign-/zero-extend will be a noop.
 266 static bool isIntExtFree(const Instruction *I) {
 267   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
 268          "Unexpected integer extend instruction.");
 269   assert(!I->getType()->isVectorTy() && I->getType()->isIntegerTy() &&
 270          "Unexpected value type.");
 271   bool IsZExt = isa<ZExtInst>(I);
 272
 273   if (const auto *LI = dyn_cast<LoadInst>(I->getOperand(0)))
 274     if (LI->hasOneUse())
 275       return true;
 276
 277   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0)))
 278     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr()))
 279       return true;
 280
 281   return false;
 282 }
 283
 284 /// \brief Determine the implicit scale factor that is applied by a memory
 285 /// operation for a given value type.
 286 static unsigned getImplicitScaleFactor(MVT VT) {
 287   switch (VT.SimpleTy) {
 288   default:
 289     return 0;    // invalid
 290   case MVT::i1:  // fall-through
 291   case MVT::i8:
 292     return 1;
 293   case MVT::i16:
 294     return 2;
 295   case MVT::i32: // fall-through
 296   case MVT::f32:
 297     return 4;
 298   case MVT::i64: // fall-through
 299   case MVT::f64:
 300     return 8;
 301   }
 302 }
 303
 304 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 305   if (CC == CallingConv::WebKit_JS)
 306     return CC_AArch64_WebKit_JS;
 307   if (CC == CallingConv::GHC)
 308     return CC_AArch64_GHC;
 309   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 310 }
 311
 312 unsigned AArch64FastISel::fastMaterializeAlloca(const AllocaInst *AI) {
 313   assert(TLI.getValueType(DL, AI->getType(), true) == MVT::i64 &&
 314          "Alloca should always return a pointer.");
 315
 316   // Don't handle dynamic allocas.
 317   if (!FuncInfo.StaticAllocaMap.count(AI))
 318     return 0;
 319
 320   DenseMap<const AllocaInst *, int>::iterator SI =
 321       FuncInfo.StaticAllocaMap.find(AI);
 322
 323   if (SI != FuncInfo.StaticAllocaMap.end()) {
 324     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 325     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 326             ResultReg)
 327         .addFrameIndex(SI->second)
 328         .addImm(0)
 329         .addImm(0);
 330     return ResultReg;
 331   }
 332
 333   return 0;
 334 }
 335
 336 unsigned AArch64FastISel::materializeInt(const ConstantInt *CI, MVT VT) {
 337   if (VT > MVT::i64)
 338     return 0;
 339
 340   if (!CI->isZero())
 341     return fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 342
 343   // Create a copy from the zero register to materialize a "0" value.
 344   const TargetRegisterClass *RC = (VT == MVT::i64) ? &AArch64::GPR64RegClass
 345                                                    : &AArch64::GPR32RegClass;
 346   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
 347   unsigned ResultReg = createResultReg(RC);
 348   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TargetOpcode::COPY),
 349           ResultReg).addReg(ZeroReg, getKillRegState(true));
 350   return ResultReg;
 351 }
 352
 353 unsigned AArch64FastISel::materializeFP(const ConstantFP *CFP, MVT VT) {
 354   // Positive zero (+0.0) has to be materialized with a fmov from the zero
 355   // register, because the immediate version of fmov cannot encode zero.
 356   if (CFP->isNullValue())
 357     return fastMaterializeFloatZero(CFP);
 358
 359   if (VT != MVT::f32 && VT != MVT::f64)
 360     return 0;
 361
 362   const APFloat Val = CFP->getValueAPF();
 363   bool Is64Bit = (VT == MVT::f64);
 364   // This checks to see if we can use FMOV instructions to materialize
 365   // a constant, otherwise we have to materialize via the constant pool.
 366   if (TLI.isFPImmLegal(Val, VT)) {
 367     int Imm =
 368         Is64Bit ? AArch64_AM::getFP64Imm(Val) : AArch64_AM::getFP32Imm(Val);
 369     assert((Imm != -1) && "Cannot encode floating-point constant.");
 370     unsigned Opc = Is64Bit ? AArch64::FMOVDi : AArch64::FMOVSi;
 371     return fastEmitInst_i(Opc, TLI.getRegClassFor(VT), Imm);
 372   }
 373
 374   // For the MachO large code model materialize the FP constant in code.
 375   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 376     unsigned Opc1 = Is64Bit ? AArch64::MOVi64imm : AArch64::MOVi32imm;
 377     const TargetRegisterClass *RC = Is64Bit ?
 378         &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
 379
 380     unsigned TmpReg = createResultReg(RC);
 381     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc1), TmpReg)
 382         .addImm(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 383
 384     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 385     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 386             TII.get(TargetOpcode::COPY), ResultReg)
 387         .addReg(TmpReg, getKillRegState(true));
 388
 389     return ResultReg;
 390   }
 391
 392   // Materialize via constant pool.  MachineConstantPool wants an explicit
 393   // alignment.
 394   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 395   if (Align == 0)
 396     Align = DL.getTypeAllocSize(CFP->getType());
 397
 398   unsigned CPI = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 399   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 400   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 401           ADRPReg).addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGE);
 402
 403   unsigned Opc = Is64Bit ? AArch64::LDRDui : AArch64::LDRSui;
 404   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 405   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 406       .addReg(ADRPReg)
 407       .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 408   return ResultReg;
 409 }
 410
 411 unsigned AArch64FastISel::materializeGV(const GlobalValue *GV) {
 412   // We can't handle thread-local variables quickly yet.
 413   if (GV->isThreadLocal())
 414     return 0;
 415
 416   // MachO still uses GOT for large code-model accesses, but ELF requires
 417   // movz/movk sequences, which FastISel doesn't handle yet.
 418   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 419     return 0;
 420
 421   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 422
 423   EVT DestEVT = TLI.getValueType(DL, GV->getType(), true);
 424   if (!DestEVT.isSimple())
 425     return 0;
 426
 427   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 428   unsigned ResultReg;
 429
 430   if (OpFlags & AArch64II::MO_GOT) {
 431     // ADRP + LDRX
 432     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 433             ADRPReg)
 434       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 435
 436     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 437     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 438             ResultReg)
 439       .addReg(ADRPReg)
 440       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 441                         AArch64II::MO_NC);
 442   } else if (OpFlags & AArch64II::MO_CONSTPOOL) {
 443     // We can't handle addresses loaded from a constant pool quickly yet.
 444     return 0;
 445   } else {
 446     // ADRP + ADDX
 447     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 448             ADRPReg)
 449       .addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 450
 451     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 452     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 453             ResultReg)
 454       .addReg(ADRPReg)
 455       .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 456       .addImm(0);
 457   }
 458   return ResultReg;
 459 }
 460
 461 unsigned AArch64FastISel::fastMaterializeConstant(const Constant *C) {
 462   EVT CEVT = TLI.getValueType(DL, C->getType(), true);
 463
 464   // Only handle simple types.
 465   if (!CEVT.isSimple())
 466     return 0;
 467   MVT VT = CEVT.getSimpleVT();
 468
 469   if (const auto *CI = dyn_cast<ConstantInt>(C))
 470     return materializeInt(CI, VT);
 471   else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 472     return materializeFP(CFP, VT);
 473   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 474     return materializeGV(GV);
 475
 476   return 0;
 477 }
 478
 479 unsigned AArch64FastISel::fastMaterializeFloatZero(const ConstantFP* CFP) {
 480   assert(CFP->isNullValue() &&
 481          "Floating-point constant is not a positive zero.");
 482   MVT VT;
 483   if (!isTypeLegal(CFP->getType(), VT))
 484     return 0;
 485
 486   if (VT != MVT::f32 && VT != MVT::f64)
 487     return 0;
 488
 489   bool Is64Bit = (VT == MVT::f64);
 490   unsigned ZReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
 491   unsigned Opc = Is64Bit ? AArch64::FMOVXDr : AArch64::FMOVWSr;
 492   return fastEmitInst_r(Opc, TLI.getRegClassFor(VT), ZReg, /*IsKill=*/true);
 493 }
 494
 495 /// \brief Check if the multiply is by a power-of-2 constant.
 496 static bool isMulPowOf2(const Value *I) {
 497   if (const auto *MI = dyn_cast<MulOperator>(I)) {
 498     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(0)))
 499       if (C->getValue().isPowerOf2())
 500         return true;
 501     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(1)))
 502       if (C->getValue().isPowerOf2())
 503         return true;
 504   }
 505   return false;
 506 }
 507
 508 // Computes the address to get to an object.
 509 bool AArch64FastISel::computeAddress(const Value *Obj, Address &Addr, Type *Ty)
 510 {
 511   const User *U = nullptr;
 512   unsigned Opcode = Instruction::UserOp1;
 513   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 514     // Don't walk into other basic blocks unless the object is an alloca from
 515     // another block, otherwise it may not have a virtual register assigned.
 516     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 517         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 518       Opcode = I->getOpcode();
 519       U = I;
 520     }
 521   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 522     Opcode = C->getOpcode();
 523     U = C;
 524   }
 525
 526   if (auto *Ty = dyn_cast<PointerType>(Obj->getType()))
 527     if (Ty->getAddressSpace() > 255)
 528       // Fast instruction selection doesn't support the special
 529       // address spaces.
 530       return false;
 531
 532   switch (Opcode) {
 533   default:
 534     break;
 535   case Instruction::BitCast: {
 536     // Look through bitcasts.
 537     return computeAddress(U->getOperand(0), Addr, Ty);
 538   }
 539   case Instruction::IntToPtr: {
 540     // Look past no-op inttoptrs.
 541     if (TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 542         TLI.getPointerTy(DL))
 543       return computeAddress(U->getOperand(0), Addr, Ty);
 544     break;
 545   }
 546   case Instruction::PtrToInt: {
 547     // Look past no-op ptrtoints.
 548     if (TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 549       return computeAddress(U->getOperand(0), Addr, Ty);
 550     break;
 551   }
 552   case Instruction::GetElementPtr: {
 553     Address SavedAddr = Addr;
 554     uint64_t TmpOffset = Addr.getOffset();
 555
 556     // Iterate through the GEP folding the constants into offsets where
 557     // we can.
 558     gep_type_iterator GTI = gep_type_begin(U);
 559     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 560          ++i, ++GTI) {
 561       const Value *Op = *i;
 562       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 563         const StructLayout *SL = DL.getStructLayout(STy);
 564         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 565         TmpOffset += SL->getElementOffset(Idx);
 566       } else {
 567         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 568         for (;;) {
 569           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 570             // Constant-offset addressing.
 571             TmpOffset += CI->getSExtValue() * S;
 572             break;
 573           }
 574           if (canFoldAddIntoGEP(U, Op)) {
 575             // A compatible add with a constant operand. Fold the constant.
 576             ConstantInt *CI =
 577                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 578             TmpOffset += CI->getSExtValue() * S;
 579             // Iterate on the other operand.
 580             Op = cast<AddOperator>(Op)->getOperand(0);
 581             continue;
 582           }
 583           // Unsupported
 584           goto unsupported_gep;
 585         }
 586       }
 587     }
 588
 589     // Try to grab the base operand now.
 590     Addr.setOffset(TmpOffset);
 591     if (computeAddress(U->getOperand(0), Addr, Ty))
 592       return true;
 593
 594     // We failed, restore everything and try the other options.
 595     Addr = SavedAddr;
 596
 597   unsupported_gep:
 598     break;
 599   }
 600   case Instruction::Alloca: {
 601     const AllocaInst *AI = cast<AllocaInst>(Obj);
 602     DenseMap<const AllocaInst *, int>::iterator SI =
 603         FuncInfo.StaticAllocaMap.find(AI);
 604     if (SI != FuncInfo.StaticAllocaMap.end()) {
 605       Addr.setKind(Address::FrameIndexBase);
 606       Addr.setFI(SI->second);
 607       return true;
 608     }
 609     break;
 610   }
 611   case Instruction::Add: {
 612     // Adds of constants are common and easy enough.
 613     const Value *LHS = U->getOperand(0);
 614     const Value *RHS = U->getOperand(1);
 615
 616     if (isa<ConstantInt>(LHS))
 617       std::swap(LHS, RHS);
 618
 619     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 620       Addr.setOffset(Addr.getOffset() + CI->getSExtValue());
 621       return computeAddress(LHS, Addr, Ty);
 622     }
 623
 624     Address Backup = Addr;
 625     if (computeAddress(LHS, Addr, Ty) && computeAddress(RHS, Addr, Ty))
 626       return true;
 627     Addr = Backup;
 628
 629     break;
 630   }
 631   case Instruction::Sub: {
 632     // Subs of constants are common and easy enough.
 633     const Value *LHS = U->getOperand(0);
 634     const Value *RHS = U->getOperand(1);
 635
 636     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 637       Addr.setOffset(Addr.getOffset() - CI->getSExtValue());
 638       return computeAddress(LHS, Addr, Ty);
 639     }
 640     break;
 641   }
 642   case Instruction::Shl: {
 643     if (Addr.getOffsetReg())
 644       break;
 645
 646     const auto *CI = dyn_cast<ConstantInt>(U->getOperand(1));
 647     if (!CI)
 648       break;
 649
 650     unsigned Val = CI->getZExtValue();
 651     if (Val < 1 || Val > 3)
 652       break;
 653
 654     uint64_t NumBytes = 0;
 655     if (Ty && Ty->isSized()) {
 656       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 657       NumBytes = NumBits / 8;
 658       if (!isPowerOf2_64(NumBits))
 659         NumBytes = 0;
 660     }
 661
 662     if (NumBytes != (1ULL << Val))
 663       break;
 664
 665     Addr.setShift(Val);
 666     Addr.setExtendType(AArch64_AM::LSL);
 667
 668     const Value *Src = U->getOperand(0);
 669     if (const auto *I = dyn_cast<Instruction>(Src)) {
 670       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 671         // Fold the zext or sext when it won't become a noop.
 672         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 673           if (!isIntExtFree(ZE) &&
 674               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 675             Addr.setExtendType(AArch64_AM::UXTW);
 676             Src = ZE->getOperand(0);
 677           }
 678         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 679           if (!isIntExtFree(SE) &&
 680               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 681             Addr.setExtendType(AArch64_AM::SXTW);
 682             Src = SE->getOperand(0);
 683           }
 684         }
 685       }
 686     }
 687
 688     if (const auto *AI = dyn_cast<BinaryOperator>(Src))
 689       if (AI->getOpcode() == Instruction::And) {
 690         const Value *LHS = AI->getOperand(0);
 691         const Value *RHS = AI->getOperand(1);
 692
 693         if (const auto *C = dyn_cast<ConstantInt>(LHS))
 694           if (C->getValue() == 0xffffffff)
 695             std::swap(LHS, RHS);
 696
 697         if (const auto *C = dyn_cast<ConstantInt>(RHS))
 698           if (C->getValue() == 0xffffffff) {
 699             Addr.setExtendType(AArch64_AM::UXTW);
 700             unsigned Reg = getRegForValue(LHS);
 701             if (!Reg)
 702               return false;
 703             bool RegIsKill = hasTrivialKill(LHS);
 704             Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 705                                              AArch64::sub_32);
 706             Addr.setOffsetReg(Reg);
 707             return true;
 708           }
 709       }
 710
 711     unsigned Reg = getRegForValue(Src);
 712     if (!Reg)
 713       return false;
 714     Addr.setOffsetReg(Reg);
 715     return true;
 716   }
 717   case Instruction::Mul: {
 718     if (Addr.getOffsetReg())
 719       break;
 720
 721     if (!isMulPowOf2(U))
 722       break;
 723
 724     const Value *LHS = U->getOperand(0);
 725     const Value *RHS = U->getOperand(1);
 726
 727     // Canonicalize power-of-2 value to the RHS.
 728     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 729       if (C->getValue().isPowerOf2())
 730         std::swap(LHS, RHS);
 731
 732     assert(isa<ConstantInt>(RHS) && "Expected an ConstantInt.");
 733     const auto *C = cast<ConstantInt>(RHS);
 734     unsigned Val = C->getValue().logBase2();
 735     if (Val < 1 || Val > 3)
 736       break;
 737
 738     uint64_t NumBytes = 0;
 739     if (Ty && Ty->isSized()) {
 740       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 741       NumBytes = NumBits / 8;
 742       if (!isPowerOf2_64(NumBits))
 743         NumBytes = 0;
 744     }
 745
 746     if (NumBytes != (1ULL << Val))
 747       break;
 748
 749     Addr.setShift(Val);
 750     Addr.setExtendType(AArch64_AM::LSL);
 751
 752     const Value *Src = LHS;
 753     if (const auto *I = dyn_cast<Instruction>(Src)) {
 754       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 755         // Fold the zext or sext when it won't become a noop.
 756         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 757           if (!isIntExtFree(ZE) &&
 758               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 759             Addr.setExtendType(AArch64_AM::UXTW);
 760             Src = ZE->getOperand(0);
 761           }
 762         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 763           if (!isIntExtFree(SE) &&
 764               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 765             Addr.setExtendType(AArch64_AM::SXTW);
 766             Src = SE->getOperand(0);
 767           }
 768         }
 769       }
 770     }
 771
 772     unsigned Reg = getRegForValue(Src);
 773     if (!Reg)
 774       return false;
 775     Addr.setOffsetReg(Reg);
 776     return true;
 777   }
 778   case Instruction::And: {
 779     if (Addr.getOffsetReg())
 780       break;
 781
 782     if (!Ty || DL.getTypeSizeInBits(Ty) != 8)
 783       break;
 784
 785     const Value *LHS = U->getOperand(0);
 786     const Value *RHS = U->getOperand(1);
 787
 788     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 789       if (C->getValue() == 0xffffffff)
 790         std::swap(LHS, RHS);
 791
 792     if (const auto *C = dyn_cast<ConstantInt>(RHS))
 793       if (C->getValue() == 0xffffffff) {
 794         Addr.setShift(0);
 795         Addr.setExtendType(AArch64_AM::LSL);
 796         Addr.setExtendType(AArch64_AM::UXTW);
 797
 798         unsigned Reg = getRegForValue(LHS);
 799         if (!Reg)
 800           return false;
 801         bool RegIsKill = hasTrivialKill(LHS);
 802         Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 803                                          AArch64::sub_32);
 804         Addr.setOffsetReg(Reg);
 805         return true;
 806       }
 807     break;
 808   }
 809   case Instruction::SExt:
 810   case Instruction::ZExt: {
 811     if (!Addr.getReg() || Addr.getOffsetReg())
 812       break;
 813
 814     const Value *Src = nullptr;
 815     // Fold the zext or sext when it won't become a noop.
 816     if (const auto *ZE = dyn_cast<ZExtInst>(U)) {
 817       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 818         Addr.setExtendType(AArch64_AM::UXTW);
 819         Src = ZE->getOperand(0);
 820       }
 821     } else if (const auto *SE = dyn_cast<SExtInst>(U)) {
 822       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 823         Addr.setExtendType(AArch64_AM::SXTW);
 824         Src = SE->getOperand(0);
 825       }
 826     }
 827
 828     if (!Src)
 829       break;
 830
 831     Addr.setShift(0);
 832     unsigned Reg = getRegForValue(Src);
 833     if (!Reg)
 834       return false;
 835     Addr.setOffsetReg(Reg);
 836     return true;
 837   }
 838   } // end switch
 839
 840   if (Addr.isRegBase() && !Addr.getReg()) {
 841     unsigned Reg = getRegForValue(Obj);
 842     if (!Reg)
 843       return false;
 844     Addr.setReg(Reg);
 845     return true;
 846   }
 847
 848   if (!Addr.getOffsetReg()) {
 849     unsigned Reg = getRegForValue(Obj);
 850     if (!Reg)
 851       return false;
 852     Addr.setOffsetReg(Reg);
 853     return true;
 854   }
 855
 856   return false;
 857 }
 858
 859 bool AArch64FastISel::computeCallAddress(const Value *V, Address &Addr) {
 860   const User *U = nullptr;
 861   unsigned Opcode = Instruction::UserOp1;
 862   bool InMBB = true;
 863
 864   if (const auto *I = dyn_cast<Instruction>(V)) {
 865     Opcode = I->getOpcode();
 866     U = I;
 867     InMBB = I->getParent() == FuncInfo.MBB->getBasicBlock();
 868   } else if (const auto *C = dyn_cast<ConstantExpr>(V)) {
 869     Opcode = C->getOpcode();
 870     U = C;
 871   }
 872
 873   switch (Opcode) {
 874   default: break;
 875   case Instruction::BitCast:
 876     // Look past bitcasts if its operand is in the same BB.
 877     if (InMBB)
 878       return computeCallAddress(U->getOperand(0), Addr);
 879     break;
 880   case Instruction::IntToPtr:
 881     // Look past no-op inttoptrs if its operand is in the same BB.
 882     if (InMBB &&
 883         TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 884             TLI.getPointerTy(DL))
 885       return computeCallAddress(U->getOperand(0), Addr);
 886     break;
 887   case Instruction::PtrToInt:
 888     // Look past no-op ptrtoints if its operand is in the same BB.
 889     if (InMBB && TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 890       return computeCallAddress(U->getOperand(0), Addr);
 891     break;
 892   }
 893
 894   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 895     Addr.setGlobalValue(GV);
 896     return true;
 897   }
 898
 899   // If all else fails, try to materialize the value in a register.
 900   if (!Addr.getGlobalValue()) {
 901     Addr.setReg(getRegForValue(V));
 902     return Addr.getReg() != 0;
 903   }
 904
 905   return false;
 906 }
 907
 908
 909 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 910   EVT evt = TLI.getValueType(DL, Ty, true);
 911
 912   // Only handle simple types.
 913   if (evt == MVT::Other || !evt.isSimple())
 914     return false;
 915   VT = evt.getSimpleVT();
 916
 917   // This is a legal type, but it's not something we handle in fast-isel.
 918   if (VT == MVT::f128)
 919     return false;
 920
 921   // Handle all other legal types, i.e. a register that will directly hold this
 922   // value.
 923   return TLI.isTypeLegal(VT);
 924 }
 925
 926 /// \brief Determine if the value type is supported by FastISel.
 927 ///
 928 /// FastISel for AArch64 can handle more value types than are legal. This adds
 929 /// simple value type such as i1, i8, and i16.
 930 bool AArch64FastISel::isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed) {
 931   if (Ty->isVectorTy() && !IsVectorAllowed)
 932     return false;
 933
 934   if (isTypeLegal(Ty, VT))
 935     return true;
 936
 937   // If this is a type than can be sign or zero-extended to a basic operation
 938   // go ahead and accept it now.
 939   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 940     return true;
 941
 942   return false;
 943 }
 944
 945 bool AArch64FastISel::isValueAvailable(const Value *V) const {
 946   if (!isa<Instruction>(V))
 947     return true;
 948
 949   const auto *I = cast<Instruction>(V);
 950   if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 951     return true;
 952
 953   return false;
 954 }
 955
 956 bool AArch64FastISel::simplifyAddress(Address &Addr, MVT VT) {
 957   unsigned ScaleFactor = getImplicitScaleFactor(VT);
 958   if (!ScaleFactor)
 959     return false;
 960
 961   bool ImmediateOffsetNeedsLowering = false;
 962   bool RegisterOffsetNeedsLowering = false;
 963   int64_t Offset = Addr.getOffset();
 964   if (((Offset < 0) || (Offset & (ScaleFactor - 1))) && !isInt<9>(Offset))
 965     ImmediateOffsetNeedsLowering = true;
 966   else if (Offset > 0 && !(Offset & (ScaleFactor - 1)) &&
 967            !isUInt<12>(Offset / ScaleFactor))
 968     ImmediateOffsetNeedsLowering = true;
 969
 970   // Cannot encode an offset register and an immediate offset in the same
 971   // instruction. Fold the immediate offset into the load/store instruction and
 972   // emit an additional add to take care of the offset register.
 973   if (!ImmediateOffsetNeedsLowering && Addr.getOffset() && Addr.getOffsetReg())
 974     RegisterOffsetNeedsLowering = true;
 975
 976   // Cannot encode zero register as base.
 977   if (Addr.isRegBase() && Addr.getOffsetReg() && !Addr.getReg())
 978     RegisterOffsetNeedsLowering = true;
 979
 980   // If this is a stack pointer and the offset needs to be simplified then put
 981   // the alloca address into a register, set the base type back to register and
 982   // continue. This should almost never happen.
 983   if ((ImmediateOffsetNeedsLowering || Addr.getOffsetReg()) && Addr.isFIBase())
 984   {
 985     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 986     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 987             ResultReg)
 988       .addFrameIndex(Addr.getFI())
 989       .addImm(0)
 990       .addImm(0);
 991     Addr.setKind(Address::RegBase);
 992     Addr.setReg(ResultReg);
 993   }
 994
 995   if (RegisterOffsetNeedsLowering) {
 996     unsigned ResultReg = 0;
 997     if (Addr.getReg()) {
 998       if (Addr.getExtendType() == AArch64_AM::SXTW ||
 999           Addr.getExtendType() == AArch64_AM::UXTW   )
1000         ResultReg = emitAddSub_rx(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
1001                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1002                                   /*TODO:IsKill=*/false, Addr.getExtendType(),
1003                                   Addr.getShift());
1004       else
1005         ResultReg = emitAddSub_rs(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
1006                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1007                                   /*TODO:IsKill=*/false, AArch64_AM::LSL,
1008                                   Addr.getShift());
1009     } else {
1010       if (Addr.getExtendType() == AArch64_AM::UXTW)
1011         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1012                                /*Op0IsKill=*/false, Addr.getShift(),
1013                                /*IsZExt=*/true);
1014       else if (Addr.getExtendType() == AArch64_AM::SXTW)
1015         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1016                                /*Op0IsKill=*/false, Addr.getShift(),
1017                                /*IsZExt=*/false);
1018       else
1019         ResultReg = emitLSL_ri(MVT::i64, MVT::i64, Addr.getOffsetReg(),
1020                                /*Op0IsKill=*/false, Addr.getShift());
1021     }
1022     if (!ResultReg)
1023       return false;
1024
1025     Addr.setReg(ResultReg);
1026     Addr.setOffsetReg(0);
1027     Addr.setShift(0);
1028     Addr.setExtendType(AArch64_AM::InvalidShiftExtend);
1029   }
1030
1031   // Since the offset is too large for the load/store instruction get the
1032   // reg+offset into a register.
1033   if (ImmediateOffsetNeedsLowering) {
1034     unsigned ResultReg;
1035     if (Addr.getReg())
1036       // Try to fold the immediate into the add instruction.
1037       ResultReg = emitAdd_ri_(MVT::i64, Addr.getReg(), /*IsKill=*/false, Offset);
1038     else
1039       ResultReg = fastEmit_i(MVT::i64, MVT::i64, ISD::Constant, Offset);
1040
1041     if (!ResultReg)
1042       return false;
1043     Addr.setReg(ResultReg);
1044     Addr.setOffset(0);
1045   }
1046   return true;
1047 }
1048
1049 void AArch64FastISel::addLoadStoreOperands(Address &Addr,
1050                                            const MachineInstrBuilder &MIB,
1051                                            unsigned Flags,
1052                                            unsigned ScaleFactor,
1053                                            MachineMemOperand *MMO) {
1054   int64_t Offset = Addr.getOffset() / ScaleFactor;
1055   // Frame base works a bit differently. Handle it separately.
1056   if (Addr.isFIBase()) {
1057     int FI = Addr.getFI();
1058     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
1059     // and alignment should be based on the VT.
1060     MMO = FuncInfo.MF->getMachineMemOperand(
1061       MachinePointerInfo::getFixedStack(FI, Offset), Flags,
1062       MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
1063     // Now add the rest of the operands.
1064     MIB.addFrameIndex(FI).addImm(Offset);
1065   } else {
1066     assert(Addr.isRegBase() && "Unexpected address kind.");
1067     const MCInstrDesc &II = MIB->getDesc();
1068     unsigned Idx = (Flags & MachineMemOperand::MOStore) ? 1 : 0;
1069     Addr.setReg(
1070       constrainOperandRegClass(II, Addr.getReg(), II.getNumDefs()+Idx));
1071     Addr.setOffsetReg(
1072       constrainOperandRegClass(II, Addr.getOffsetReg(), II.getNumDefs()+Idx+1));
1073     if (Addr.getOffsetReg()) {
1074       assert(Addr.getOffset() == 0 && "Unexpected offset");
1075       bool IsSigned = Addr.getExtendType() == AArch64_AM::SXTW ||
1076                       Addr.getExtendType() == AArch64_AM::SXTX;
1077       MIB.addReg(Addr.getReg());
1078       MIB.addReg(Addr.getOffsetReg());
1079       MIB.addImm(IsSigned);
1080       MIB.addImm(Addr.getShift() != 0);
1081     } else
1082       MIB.addReg(Addr.getReg()).addImm(Offset);
1083   }
1084
1085   if (MMO)
1086     MIB.addMemOperand(MMO);
1087 }
1088
1089 unsigned AArch64FastISel::emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
1090                                      const Value *RHS, bool SetFlags,
1091                                      bool WantResult,  bool IsZExt) {
1092   AArch64_AM::ShiftExtendType ExtendType = AArch64_AM::InvalidShiftExtend;
1093   bool NeedExtend = false;
1094   switch (RetVT.SimpleTy) {
1095   default:
1096     return 0;
1097   case MVT::i1:
1098     NeedExtend = true;
1099     break;
1100   case MVT::i8:
1101     NeedExtend = true;
1102     ExtendType = IsZExt ? AArch64_AM::UXTB : AArch64_AM::SXTB;
1103     break;
1104   case MVT::i16:
1105     NeedExtend = true;
1106     ExtendType = IsZExt ? AArch64_AM::UXTH : AArch64_AM::SXTH;
1107     break;
1108   case MVT::i32:  // fall-through
1109   case MVT::i64:
1110     break;
1111   }
1112   MVT SrcVT = RetVT;
1113   RetVT.SimpleTy = std::max(RetVT.SimpleTy, MVT::i32);
1114
1115   // Canonicalize immediates to the RHS first.
1116   if (UseAdd && isa<Constant>(LHS) && !isa<Constant>(RHS))
1117     std::swap(LHS, RHS);
1118
1119   // Canonicalize mul by power of 2 to the RHS.
1120   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1121     if (isMulPowOf2(LHS))
1122       std::swap(LHS, RHS);
1123
1124   // Canonicalize shift immediate to the RHS.
1125   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1126     if (const auto *SI = dyn_cast<BinaryOperator>(LHS))
1127       if (isa<ConstantInt>(SI->getOperand(1)))
1128         if (SI->getOpcode() == Instruction::Shl  ||
1129             SI->getOpcode() == Instruction::LShr ||
1130             SI->getOpcode() == Instruction::AShr   )
1131           std::swap(LHS, RHS);
1132
1133   unsigned LHSReg = getRegForValue(LHS);
1134   if (!LHSReg)
1135     return 0;
1136   bool LHSIsKill = hasTrivialKill(LHS);
1137
1138   if (NeedExtend)
1139     LHSReg = emitIntExt(SrcVT, LHSReg, RetVT, IsZExt);
1140
1141   unsigned ResultReg = 0;
1142   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1143     uint64_t Imm = IsZExt ? C->getZExtValue() : C->getSExtValue();
1144     if (C->isNegative())
1145       ResultReg = emitAddSub_ri(!UseAdd, RetVT, LHSReg, LHSIsKill, -Imm,
1146                                 SetFlags, WantResult);
1147     else
1148       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, Imm, SetFlags,
1149                                 WantResult);
1150   } else if (const auto *C = dyn_cast<Constant>(RHS))
1151     if (C->isNullValue())
1152       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, 0, SetFlags,
1153                                 WantResult);
1154
1155   if (ResultReg)
1156     return ResultReg;
1157
1158   // Only extend the RHS within the instruction if there is a valid extend type.
1159   if (ExtendType != AArch64_AM::InvalidShiftExtend && RHS->hasOneUse() &&
1160       isValueAvailable(RHS)) {
1161     if (const auto *SI = dyn_cast<BinaryOperator>(RHS))
1162       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1)))
1163         if ((SI->getOpcode() == Instruction::Shl) && (C->getZExtValue() < 4)) {
1164           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1165           if (!RHSReg)
1166             return 0;
1167           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1168           return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1169                                RHSIsKill, ExtendType, C->getZExtValue(),
1170                                SetFlags, WantResult);
1171         }
1172     unsigned RHSReg = getRegForValue(RHS);
1173     if (!RHSReg)
1174       return 0;
1175     bool RHSIsKill = hasTrivialKill(RHS);
1176     return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1177                          ExtendType, 0, SetFlags, WantResult);
1178   }
1179
1180   // Check if the mul can be folded into the instruction.
1181   if (RHS->hasOneUse() && isValueAvailable(RHS))
1182     if (isMulPowOf2(RHS)) {
1183       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1184       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1185
1186       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1187         if (C->getValue().isPowerOf2())
1188           std::swap(MulLHS, MulRHS);
1189
1190       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1191       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1192       unsigned RHSReg = getRegForValue(MulLHS);
1193       if (!RHSReg)
1194         return 0;
1195       bool RHSIsKill = hasTrivialKill(MulLHS);
1196       return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1197                            AArch64_AM::LSL, ShiftVal, SetFlags, WantResult);
1198     }
1199
1200   // Check if the shift can be folded into the instruction.
1201   if (RHS->hasOneUse() && isValueAvailable(RHS))
1202     if (const auto *SI = dyn_cast<BinaryOperator>(RHS)) {
1203       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1204         AArch64_AM::ShiftExtendType ShiftType = AArch64_AM::InvalidShiftExtend;
1205         switch (SI->getOpcode()) {
1206         default: break;
1207         case Instruction::Shl:  ShiftType = AArch64_AM::LSL; break;
1208         case Instruction::LShr: ShiftType = AArch64_AM::LSR; break;
1209         case Instruction::AShr: ShiftType = AArch64_AM::ASR; break;
1210         }
1211         uint64_t ShiftVal = C->getZExtValue();
1212         if (ShiftType != AArch64_AM::InvalidShiftExtend) {
1213           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1214           if (!RHSReg)
1215             return 0;
1216           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1217           return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1218                                RHSIsKill, ShiftType, ShiftVal, SetFlags,
1219                                WantResult);
1220         }
1221       }
1222     }
1223
1224   unsigned RHSReg = getRegForValue(RHS);
1225   if (!RHSReg)
1226     return 0;
1227   bool RHSIsKill = hasTrivialKill(RHS);
1228
1229   if (NeedExtend)
1230     RHSReg = emitIntExt(SrcVT, RHSReg, RetVT, IsZExt);
1231
1232   return emitAddSub_rr(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1233                        SetFlags, WantResult);
1234 }
1235
1236 unsigned AArch64FastISel::emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
1237                                         bool LHSIsKill, unsigned RHSReg,
1238                                         bool RHSIsKill, bool SetFlags,
1239                                         bool WantResult) {
1240   assert(LHSReg && RHSReg && "Invalid register number.");
1241
1242   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1243     return 0;
1244
1245   static const unsigned OpcTable[2][2][2] = {
1246     { { AArch64::SUBWrr,  AArch64::SUBXrr  },
1247       { AArch64::ADDWrr,  AArch64::ADDXrr  }  },
1248     { { AArch64::SUBSWrr, AArch64::SUBSXrr },
1249       { AArch64::ADDSWrr, AArch64::ADDSXrr }  }
1250   };
1251   bool Is64Bit = RetVT == MVT::i64;
1252   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1253   const TargetRegisterClass *RC =
1254       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1255   unsigned ResultReg;
1256   if (WantResult)
1257     ResultReg = createResultReg(RC);
1258   else
1259     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1260
1261   const MCInstrDesc &II = TII.get(Opc);
1262   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1263   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1264   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1265       .addReg(LHSReg, getKillRegState(LHSIsKill))
1266       .addReg(RHSReg, getKillRegState(RHSIsKill));
1267   return ResultReg;
1268 }
1269
1270 unsigned AArch64FastISel::emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
1271                                         bool LHSIsKill, uint64_t Imm,
1272                                         bool SetFlags, bool WantResult) {
1273   assert(LHSReg && "Invalid register number.");
1274
1275   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1276     return 0;
1277
1278   unsigned ShiftImm;
1279   if (isUInt<12>(Imm))
1280     ShiftImm = 0;
1281   else if ((Imm & 0xfff000) == Imm) {
1282     ShiftImm = 12;
1283     Imm >>= 12;
1284   } else
1285     return 0;
1286
1287   static const unsigned OpcTable[2][2][2] = {
1288     { { AArch64::SUBWri,  AArch64::SUBXri  },
1289       { AArch64::ADDWri,  AArch64::ADDXri  }  },
1290     { { AArch64::SUBSWri, AArch64::SUBSXri },
1291       { AArch64::ADDSWri, AArch64::ADDSXri }  }
1292   };
1293   bool Is64Bit = RetVT == MVT::i64;
1294   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1295   const TargetRegisterClass *RC;
1296   if (SetFlags)
1297     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1298   else
1299     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1300   unsigned ResultReg;
1301   if (WantResult)
1302     ResultReg = createResultReg(RC);
1303   else
1304     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1305
1306   const MCInstrDesc &II = TII.get(Opc);
1307   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1308   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1309       .addReg(LHSReg, getKillRegState(LHSIsKill))
1310       .addImm(Imm)
1311       .addImm(getShifterImm(AArch64_AM::LSL, ShiftImm));
1312   return ResultReg;
1313 }
1314
1315 unsigned AArch64FastISel::emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
1316                                         bool LHSIsKill, unsigned RHSReg,
1317                                         bool RHSIsKill,
1318                                         AArch64_AM::ShiftExtendType ShiftType,
1319                                         uint64_t ShiftImm, bool SetFlags,
1320                                         bool WantResult) {
1321   assert(LHSReg && RHSReg && "Invalid register number.");
1322
1323   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1324     return 0;
1325
1326   static const unsigned OpcTable[2][2][2] = {
1327     { { AArch64::SUBWrs,  AArch64::SUBXrs  },
1328       { AArch64::ADDWrs,  AArch64::ADDXrs  }  },
1329     { { AArch64::SUBSWrs, AArch64::SUBSXrs },
1330       { AArch64::ADDSWrs, AArch64::ADDSXrs }  }
1331   };
1332   bool Is64Bit = RetVT == MVT::i64;
1333   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1334   const TargetRegisterClass *RC =
1335       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1336   unsigned ResultReg;
1337   if (WantResult)
1338     ResultReg = createResultReg(RC);
1339   else
1340     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1341
1342   const MCInstrDesc &II = TII.get(Opc);
1343   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1344   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1345   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1346       .addReg(LHSReg, getKillRegState(LHSIsKill))
1347       .addReg(RHSReg, getKillRegState(RHSIsKill))
1348       .addImm(getShifterImm(ShiftType, ShiftImm));
1349   return ResultReg;
1350 }
1351
1352 unsigned AArch64FastISel::emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
1353                                         bool LHSIsKill, unsigned RHSReg,
1354                                         bool RHSIsKill,
1355                                         AArch64_AM::ShiftExtendType ExtType,
1356                                         uint64_t ShiftImm, bool SetFlags,
1357                                         bool WantResult) {
1358   assert(LHSReg && RHSReg && "Invalid register number.");
1359
1360   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1361     return 0;
1362
1363   static const unsigned OpcTable[2][2][2] = {
1364     { { AArch64::SUBWrx,  AArch64::SUBXrx  },
1365       { AArch64::ADDWrx,  AArch64::ADDXrx  }  },
1366     { { AArch64::SUBSWrx, AArch64::SUBSXrx },
1367       { AArch64::ADDSWrx, AArch64::ADDSXrx }  }
1368   };
1369   bool Is64Bit = RetVT == MVT::i64;
1370   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1371   const TargetRegisterClass *RC = nullptr;
1372   if (SetFlags)
1373     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1374   else
1375     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1376   unsigned ResultReg;
1377   if (WantResult)
1378     ResultReg = createResultReg(RC);
1379   else
1380     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1381
1382   const MCInstrDesc &II = TII.get(Opc);
1383   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1384   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1385   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1386       .addReg(LHSReg, getKillRegState(LHSIsKill))
1387       .addReg(RHSReg, getKillRegState(RHSIsKill))
1388       .addImm(getArithExtendImm(ExtType, ShiftImm));
1389   return ResultReg;
1390 }
1391
1392 bool AArch64FastISel::emitCmp(const Value *LHS, const Value *RHS, bool IsZExt) {
1393   Type *Ty = LHS->getType();
1394   EVT EVT = TLI.getValueType(DL, Ty, true);
1395   if (!EVT.isSimple())
1396     return false;
1397   MVT VT = EVT.getSimpleVT();
1398
1399   switch (VT.SimpleTy) {
1400   default:
1401     return false;
1402   case MVT::i1:
1403   case MVT::i8:
1404   case MVT::i16:
1405   case MVT::i32:
1406   case MVT::i64:
1407     return emitICmp(VT, LHS, RHS, IsZExt);
1408   case MVT::f32:
1409   case MVT::f64:
1410     return emitFCmp(VT, LHS, RHS);
1411   }
1412 }
1413
1414 bool AArch64FastISel::emitICmp(MVT RetVT, const Value *LHS, const Value *RHS,
1415                                bool IsZExt) {
1416   return emitSub(RetVT, LHS, RHS, /*SetFlags=*/true, /*WantResult=*/false,
1417                  IsZExt) != 0;
1418 }
1419
1420 bool AArch64FastISel::emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1421                                   uint64_t Imm) {
1422   return emitAddSub_ri(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, Imm,
1423                        /*SetFlags=*/true, /*WantResult=*/false) != 0;
1424 }
1425
1426 bool AArch64FastISel::emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS) {
1427   if (RetVT != MVT::f32 && RetVT != MVT::f64)
1428     return false;
1429
1430   // Check to see if the 2nd operand is a constant that we can encode directly
1431   // in the compare.
1432   bool UseImm = false;
1433   if (const auto *CFP = dyn_cast<ConstantFP>(RHS))
1434     if (CFP->isZero() && !CFP->isNegative())
1435       UseImm = true;
1436
1437   unsigned LHSReg = getRegForValue(LHS);
1438   if (!LHSReg)
1439     return false;
1440   bool LHSIsKill = hasTrivialKill(LHS);
1441
1442   if (UseImm) {
1443     unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDri : AArch64::FCMPSri;
1444     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1445         .addReg(LHSReg, getKillRegState(LHSIsKill));
1446     return true;
1447   }
1448
1449   unsigned RHSReg = getRegForValue(RHS);
1450   if (!RHSReg)
1451     return false;
1452   bool RHSIsKill = hasTrivialKill(RHS);
1453
1454   unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDrr : AArch64::FCMPSrr;
1455   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1456       .addReg(LHSReg, getKillRegState(LHSIsKill))
1457       .addReg(RHSReg, getKillRegState(RHSIsKill));
1458   return true;
1459 }
1460
1461 unsigned AArch64FastISel::emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
1462                                   bool SetFlags, bool WantResult, bool IsZExt) {
1463   return emitAddSub(/*UseAdd=*/true, RetVT, LHS, RHS, SetFlags, WantResult,
1464                     IsZExt);
1465 }
1466
1467 /// \brief This method is a wrapper to simplify add emission.
1468 ///
1469 /// First try to emit an add with an immediate operand using emitAddSub_ri. If
1470 /// that fails, then try to materialize the immediate into a register and use
1471 /// emitAddSub_rr instead.
1472 unsigned AArch64FastISel::emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill,
1473                                       int64_t Imm) {
1474   unsigned ResultReg;
1475   if (Imm < 0)
1476     ResultReg = emitAddSub_ri(false, VT, Op0, Op0IsKill, -Imm);
1477   else
1478     ResultReg = emitAddSub_ri(true, VT, Op0, Op0IsKill, Imm);
1479
1480   if (ResultReg)
1481     return ResultReg;
1482
1483   unsigned CReg = fastEmit_i(VT, VT, ISD::Constant, Imm);
1484   if (!CReg)
1485     return 0;
1486
1487   ResultReg = emitAddSub_rr(true, VT, Op0, Op0IsKill, CReg, true);
1488   return ResultReg;
1489 }
1490
1491 unsigned AArch64FastISel::emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
1492                                   bool SetFlags, bool WantResult, bool IsZExt) {
1493   return emitAddSub(/*UseAdd=*/false, RetVT, LHS, RHS, SetFlags, WantResult,
1494                     IsZExt);
1495 }
1496
1497 unsigned AArch64FastISel::emitSubs_rr(MVT RetVT, unsigned LHSReg,
1498                                       bool LHSIsKill, unsigned RHSReg,
1499                                       bool RHSIsKill, bool WantResult) {
1500   return emitAddSub_rr(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1501                        RHSIsKill, /*SetFlags=*/true, WantResult);
1502 }
1503
1504 unsigned AArch64FastISel::emitSubs_rs(MVT RetVT, unsigned LHSReg,
1505                                       bool LHSIsKill, unsigned RHSReg,
1506                                       bool RHSIsKill,
1507                                       AArch64_AM::ShiftExtendType ShiftType,
1508                                       uint64_t ShiftImm, bool WantResult) {
1509   return emitAddSub_rs(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1510                        RHSIsKill, ShiftType, ShiftImm, /*SetFlags=*/true,
1511                        WantResult);
1512 }
1513
1514 unsigned AArch64FastISel::emitLogicalOp(unsigned ISDOpc, MVT RetVT,
1515                                         const Value *LHS, const Value *RHS) {
1516   // Canonicalize immediates to the RHS first.
1517   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS))
1518     std::swap(LHS, RHS);
1519
1520   // Canonicalize mul by power-of-2 to the RHS.
1521   if (LHS->hasOneUse() && isValueAvailable(LHS))
1522     if (isMulPowOf2(LHS))
1523       std::swap(LHS, RHS);
1524
1525   // Canonicalize shift immediate to the RHS.
1526   if (LHS->hasOneUse() && isValueAvailable(LHS))
1527     if (const auto *SI = dyn_cast<ShlOperator>(LHS))
1528       if (isa<ConstantInt>(SI->getOperand(1)))
1529         std::swap(LHS, RHS);
1530
1531   unsigned LHSReg = getRegForValue(LHS);
1532   if (!LHSReg)
1533     return 0;
1534   bool LHSIsKill = hasTrivialKill(LHS);
1535
1536   unsigned ResultReg = 0;
1537   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1538     uint64_t Imm = C->getZExtValue();
1539     ResultReg = emitLogicalOp_ri(ISDOpc, RetVT, LHSReg, LHSIsKill, Imm);
1540   }
1541   if (ResultReg)
1542     return ResultReg;
1543
1544   // Check if the mul can be folded into the instruction.
1545   if (RHS->hasOneUse() && isValueAvailable(RHS))
1546     if (isMulPowOf2(RHS)) {
1547       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1548       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1549
1550       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1551         if (C->getValue().isPowerOf2())
1552           std::swap(MulLHS, MulRHS);
1553
1554       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1555       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1556
1557       unsigned RHSReg = getRegForValue(MulLHS);
1558       if (!RHSReg)
1559         return 0;
1560       bool RHSIsKill = hasTrivialKill(MulLHS);
1561       return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1562                               RHSIsKill, ShiftVal);
1563     }
1564
1565   // Check if the shift can be folded into the instruction.
1566   if (RHS->hasOneUse() && isValueAvailable(RHS))
1567     if (const auto *SI = dyn_cast<ShlOperator>(RHS))
1568       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1569         uint64_t ShiftVal = C->getZExtValue();
1570         unsigned RHSReg = getRegForValue(SI->getOperand(0));
1571         if (!RHSReg)
1572           return 0;
1573         bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1574         return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1575                                 RHSIsKill, ShiftVal);
1576       }
1577
1578   unsigned RHSReg = getRegForValue(RHS);
1579   if (!RHSReg)
1580     return 0;
1581   bool RHSIsKill = hasTrivialKill(RHS);
1582
1583   MVT VT = std::max(MVT::i32, RetVT.SimpleTy);
1584   ResultReg = fastEmit_rr(VT, VT, ISDOpc, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1585   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1586     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1587     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1588   }
1589   return ResultReg;
1590 }
1591
1592 unsigned AArch64FastISel::emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT,
1593                                            unsigned LHSReg, bool LHSIsKill,
1594                                            uint64_t Imm) {
1595   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1596          "ISD nodes are not consecutive!");
1597   static const unsigned OpcTable[3][2] = {
1598     { AArch64::ANDWri, AArch64::ANDXri },
1599     { AArch64::ORRWri, AArch64::ORRXri },
1600     { AArch64::EORWri, AArch64::EORXri }
1601   };
1602   const TargetRegisterClass *RC;
1603   unsigned Opc;
1604   unsigned RegSize;
1605   switch (RetVT.SimpleTy) {
1606   default:
1607     return 0;
1608   case MVT::i1:
1609   case MVT::i8:
1610   case MVT::i16:
1611   case MVT::i32: {
1612     unsigned Idx = ISDOpc - ISD::AND;
1613     Opc = OpcTable[Idx][0];
1614     RC = &AArch64::GPR32spRegClass;
1615     RegSize = 32;
1616     break;
1617   }
1618   case MVT::i64:
1619     Opc = OpcTable[ISDOpc - ISD::AND][1];
1620     RC = &AArch64::GPR64spRegClass;
1621     RegSize = 64;
1622     break;
1623   }
1624
1625   if (!AArch64_AM::isLogicalImmediate(Imm, RegSize))
1626     return 0;
1627
1628   unsigned ResultReg =
1629       fastEmitInst_ri(Opc, RC, LHSReg, LHSIsKill,
1630                       AArch64_AM::encodeLogicalImmediate(Imm, RegSize));
1631   if (RetVT >= MVT::i8 && RetVT <= MVT::i16 && ISDOpc != ISD::AND) {
1632     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1633     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1634   }
1635   return ResultReg;
1636 }
1637
1638 unsigned AArch64FastISel::emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT,
1639                                            unsigned LHSReg, bool LHSIsKill,
1640                                            unsigned RHSReg, bool RHSIsKill,
1641                                            uint64_t ShiftImm) {
1642   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1643          "ISD nodes are not consecutive!");
1644   static const unsigned OpcTable[3][2] = {
1645     { AArch64::ANDWrs, AArch64::ANDXrs },
1646     { AArch64::ORRWrs, AArch64::ORRXrs },
1647     { AArch64::EORWrs, AArch64::EORXrs }
1648   };
1649   const TargetRegisterClass *RC;
1650   unsigned Opc;
1651   switch (RetVT.SimpleTy) {
1652   default:
1653     return 0;
1654   case MVT::i1:
1655   case MVT::i8:
1656   case MVT::i16:
1657   case MVT::i32:
1658     Opc = OpcTable[ISDOpc - ISD::AND][0];
1659     RC = &AArch64::GPR32RegClass;
1660     break;
1661   case MVT::i64:
1662     Opc = OpcTable[ISDOpc - ISD::AND][1];
1663     RC = &AArch64::GPR64RegClass;
1664     break;
1665   }
1666   unsigned ResultReg =
1667       fastEmitInst_rri(Opc, RC, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1668                        AArch64_AM::getShifterImm(AArch64_AM::LSL, ShiftImm));
1669   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1670     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1671     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1672   }
1673   return ResultReg;
1674 }
1675
1676 unsigned AArch64FastISel::emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1677                                      uint64_t Imm) {
1678   return emitLogicalOp_ri(ISD::AND, RetVT, LHSReg, LHSIsKill, Imm);
1679 }
1680
1681 unsigned AArch64FastISel::emitLoad(MVT VT, MVT RetVT, Address Addr,
1682                                    bool WantZExt, MachineMemOperand *MMO) {
1683   if (!TLI.allowsMisalignedMemoryAccesses(VT))
1684     return 0;
1685
1686   // Simplify this down to something we can handle.
1687   if (!simplifyAddress(Addr, VT))
1688     return 0;
1689
1690   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1691   if (!ScaleFactor)
1692     llvm_unreachable("Unexpected value type.");
1693
1694   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1695   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1696   bool UseScaled = true;
1697   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1698     UseScaled = false;
1699     ScaleFactor = 1;
1700   }
1701
1702   static const unsigned GPOpcTable[2][8][4] = {
1703     // Sign-extend.
1704     { { AArch64::LDURSBWi,  AArch64::LDURSHWi,  AArch64::LDURWi,
1705         AArch64::LDURXi  },
1706       { AArch64::LDURSBXi,  AArch64::LDURSHXi,  AArch64::LDURSWi,
1707         AArch64::LDURXi  },
1708       { AArch64::LDRSBWui,  AArch64::LDRSHWui,  AArch64::LDRWui,
1709         AArch64::LDRXui  },
1710       { AArch64::LDRSBXui,  AArch64::LDRSHXui,  AArch64::LDRSWui,
1711         AArch64::LDRXui  },
1712       { AArch64::LDRSBWroX, AArch64::LDRSHWroX, AArch64::LDRWroX,
1713         AArch64::LDRXroX },
1714       { AArch64::LDRSBXroX, AArch64::LDRSHXroX, AArch64::LDRSWroX,
1715         AArch64::LDRXroX },
1716       { AArch64::LDRSBWroW, AArch64::LDRSHWroW, AArch64::LDRWroW,
1717         AArch64::LDRXroW },
1718       { AArch64::LDRSBXroW, AArch64::LDRSHXroW, AArch64::LDRSWroW,
1719         AArch64::LDRXroW }
1720     },
1721     // Zero-extend.
1722     { { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1723         AArch64::LDURXi  },
1724       { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1725         AArch64::LDURXi  },
1726       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1727         AArch64::LDRXui  },
1728       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1729         AArch64::LDRXui  },
1730       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1731         AArch64::LDRXroX },
1732       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1733         AArch64::LDRXroX },
1734       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1735         AArch64::LDRXroW },
1736       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1737         AArch64::LDRXroW }
1738     }
1739   };
1740
1741   static const unsigned FPOpcTable[4][2] = {
1742     { AArch64::LDURSi,  AArch64::LDURDi  },
1743     { AArch64::LDRSui,  AArch64::LDRDui  },
1744     { AArch64::LDRSroX, AArch64::LDRDroX },
1745     { AArch64::LDRSroW, AArch64::LDRDroW }
1746   };
1747
1748   unsigned Opc;
1749   const TargetRegisterClass *RC;
1750   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1751                       Addr.getOffsetReg();
1752   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1753   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1754       Addr.getExtendType() == AArch64_AM::SXTW)
1755     Idx++;
1756
1757   bool IsRet64Bit = RetVT == MVT::i64;
1758   switch (VT.SimpleTy) {
1759   default:
1760     llvm_unreachable("Unexpected value type.");
1761   case MVT::i1: // Intentional fall-through.
1762   case MVT::i8:
1763     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][0];
1764     RC = (IsRet64Bit && !WantZExt) ?
1765              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1766     break;
1767   case MVT::i16:
1768     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][1];
1769     RC = (IsRet64Bit && !WantZExt) ?
1770              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1771     break;
1772   case MVT::i32:
1773     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][2];
1774     RC = (IsRet64Bit && !WantZExt) ?
1775              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1776     break;
1777   case MVT::i64:
1778     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][3];
1779     RC = &AArch64::GPR64RegClass;
1780     break;
1781   case MVT::f32:
1782     Opc = FPOpcTable[Idx][0];
1783     RC = &AArch64::FPR32RegClass;
1784     break;
1785   case MVT::f64:
1786     Opc = FPOpcTable[Idx][1];
1787     RC = &AArch64::FPR64RegClass;
1788     break;
1789   }
1790
1791   // Create the base instruction, then add the operands.
1792   unsigned ResultReg = createResultReg(RC);
1793   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1794                                     TII.get(Opc), ResultReg);
1795   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, ScaleFactor, MMO);
1796
1797   // Loading an i1 requires special handling.
1798   if (VT == MVT::i1) {
1799     unsigned ANDReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, 1);
1800     assert(ANDReg && "Unexpected AND instruction emission failure.");
1801     ResultReg = ANDReg;
1802   }
1803
1804   // For zero-extending loads to 64bit we emit a 32bit load and then convert
1805   // the 32bit reg to a 64bit reg.
1806   if (WantZExt && RetVT == MVT::i64 && VT <= MVT::i32) {
1807     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
1808     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1809             TII.get(AArch64::SUBREG_TO_REG), Reg64)
1810         .addImm(0)
1811         .addReg(ResultReg, getKillRegState(true))
1812         .addImm(AArch64::sub_32);
1813     ResultReg = Reg64;
1814   }
1815   return ResultReg;
1816 }
1817
1818 bool AArch64FastISel::selectAddSub(const Instruction *I) {
1819   MVT VT;
1820   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1821     return false;
1822
1823   if (VT.isVector())
1824     return selectOperator(I, I->getOpcode());
1825
1826   unsigned ResultReg;
1827   switch (I->getOpcode()) {
1828   default:
1829     llvm_unreachable("Unexpected instruction.");
1830   case Instruction::Add:
1831     ResultReg = emitAdd(VT, I->getOperand(0), I->getOperand(1));
1832     break;
1833   case Instruction::Sub:
1834     ResultReg = emitSub(VT, I->getOperand(0), I->getOperand(1));
1835     break;
1836   }
1837   if (!ResultReg)
1838     return false;
1839
1840   updateValueMap(I, ResultReg);
1841   return true;
1842 }
1843
1844 bool AArch64FastISel::selectLogicalOp(const Instruction *I) {
1845   MVT VT;
1846   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1847     return false;
1848
1849   if (VT.isVector())
1850     return selectOperator(I, I->getOpcode());
1851
1852   unsigned ResultReg;
1853   switch (I->getOpcode()) {
1854   default:
1855     llvm_unreachable("Unexpected instruction.");
1856   case Instruction::And:
1857     ResultReg = emitLogicalOp(ISD::AND, VT, I->getOperand(0), I->getOperand(1));
1858     break;
1859   case Instruction::Or:
1860     ResultReg = emitLogicalOp(ISD::OR, VT, I->getOperand(0), I->getOperand(1));
1861     break;
1862   case Instruction::Xor:
1863     ResultReg = emitLogicalOp(ISD::XOR, VT, I->getOperand(0), I->getOperand(1));
1864     break;
1865   }
1866   if (!ResultReg)
1867     return false;
1868
1869   updateValueMap(I, ResultReg);
1870   return true;
1871 }
1872
1873 bool AArch64FastISel::selectLoad(const Instruction *I) {
1874   MVT VT;
1875   // Verify we have a legal type before going any further.  Currently, we handle
1876   // simple types that will directly fit in a register (i32/f32/i64/f64) or
1877   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
1878   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true) ||
1879       cast<LoadInst>(I)->isAtomic())
1880     return false;
1881
1882   // See if we can handle this address.
1883   Address Addr;
1884   if (!computeAddress(I->getOperand(0), Addr, I->getType()))
1885     return false;
1886
1887   // Fold the following sign-/zero-extend into the load instruction.
1888   bool WantZExt = true;
1889   MVT RetVT = VT;
1890   const Value *IntExtVal = nullptr;
1891   if (I->hasOneUse()) {
1892     if (const auto *ZE = dyn_cast<ZExtInst>(I->use_begin()->getUser())) {
1893       if (isTypeSupported(ZE->getType(), RetVT))
1894         IntExtVal = ZE;
1895       else
1896         RetVT = VT;
1897     } else if (const auto *SE = dyn_cast<SExtInst>(I->use_begin()->getUser())) {
1898       if (isTypeSupported(SE->getType(), RetVT))
1899         IntExtVal = SE;
1900       else
1901         RetVT = VT;
1902       WantZExt = false;
1903     }
1904   }
1905
1906   unsigned ResultReg =
1907       emitLoad(VT, RetVT, Addr, WantZExt, createMachineMemOperandFor(I));
1908   if (!ResultReg)
1909     return false;
1910
1911   // There are a few different cases we have to handle, because the load or the
1912   // sign-/zero-extend might not be selected by FastISel if we fall-back to
1913   // SelectionDAG. There is also an ordering issue when both instructions are in
1914   // different basic blocks.
1915   // 1.) The load instruction is selected by FastISel, but the integer extend
1916   //     not. This usually happens when the integer extend is in a different
1917   //     basic block and SelectionDAG took over for that basic block.
1918   // 2.) The load instruction is selected before the integer extend. This only
1919   //     happens when the integer extend is in a different basic block.
1920   // 3.) The load instruction is selected by SelectionDAG and the integer extend
1921   //     by FastISel. This happens if there are instructions between the load
1922   //     and the integer extend that couldn't be selected by FastISel.
1923   if (IntExtVal) {
1924     // The integer extend hasn't been emitted yet. FastISel or SelectionDAG
1925     // could select it. Emit a copy to subreg if necessary. FastISel will remove
1926     // it when it selects the integer extend.
1927     unsigned Reg = lookUpRegForValue(IntExtVal);
1928     auto *MI = MRI.getUniqueVRegDef(Reg);
1929     if (!MI) {
1930       if (RetVT == MVT::i64 && VT <= MVT::i32) {
1931         if (WantZExt) {
1932           // Delete the last emitted instruction from emitLoad (SUBREG_TO_REG).
1933           std::prev(FuncInfo.InsertPt)->eraseFromParent();
1934           ResultReg = std::prev(FuncInfo.InsertPt)->getOperand(0).getReg();
1935         } else
1936           ResultReg = fastEmitInst_extractsubreg(MVT::i32, ResultReg,
1937                                                  /*IsKill=*/true,
1938                                                  AArch64::sub_32);
1939       }
1940       updateValueMap(I, ResultReg);
1941       return true;
1942     }
1943
1944     // The integer extend has already been emitted - delete all the instructions
1945     // that have been emitted by the integer extend lowering code and use the
1946     // result from the load instruction directly.
1947     while (MI) {
1948       Reg = 0;
1949       for (auto &Opnd : MI->uses()) {
1950         if (Opnd.isReg()) {
1951           Reg = Opnd.getReg();
1952           break;
1953         }
1954       }
1955       MI->eraseFromParent();
1956       MI = nullptr;
1957       if (Reg)
1958         MI = MRI.getUniqueVRegDef(Reg);
1959     }
1960     updateValueMap(IntExtVal, ResultReg);
1961     return true;
1962   }
1963
1964   updateValueMap(I, ResultReg);
1965   return true;
1966 }
1967
1968 bool AArch64FastISel::emitStore(MVT VT, unsigned SrcReg, Address Addr,
1969                                 MachineMemOperand *MMO) {
1970   if (!TLI.allowsMisalignedMemoryAccesses(VT))
1971     return false;
1972
1973   // Simplify this down to something we can handle.
1974   if (!simplifyAddress(Addr, VT))
1975     return false;
1976
1977   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1978   if (!ScaleFactor)
1979     llvm_unreachable("Unexpected value type.");
1980
1981   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1982   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1983   bool UseScaled = true;
1984   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1985     UseScaled = false;
1986     ScaleFactor = 1;
1987   }
1988
1989   static const unsigned OpcTable[4][6] = {
1990     { AArch64::STURBBi,  AArch64::STURHHi,  AArch64::STURWi,  AArch64::STURXi,
1991       AArch64::STURSi,   AArch64::STURDi },
1992     { AArch64::STRBBui,  AArch64::STRHHui,  AArch64::STRWui,  AArch64::STRXui,
1993       AArch64::STRSui,   AArch64::STRDui },
1994     { AArch64::STRBBroX, AArch64::STRHHroX, AArch64::STRWroX, AArch64::STRXroX,
1995       AArch64::STRSroX,  AArch64::STRDroX },
1996     { AArch64::STRBBroW, AArch64::STRHHroW, AArch64::STRWroW, AArch64::STRXroW,
1997       AArch64::STRSroW,  AArch64::STRDroW }
1998   };
1999
2000   unsigned Opc;
2001   bool VTIsi1 = false;
2002   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
2003                       Addr.getOffsetReg();
2004   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
2005   if (Addr.getExtendType() == AArch64_AM::UXTW ||
2006       Addr.getExtendType() == AArch64_AM::SXTW)
2007     Idx++;
2008
2009   switch (VT.SimpleTy) {
2010   default: llvm_unreachable("Unexpected value type.");
2011   case MVT::i1:  VTIsi1 = true;
2012   case MVT::i8:  Opc = OpcTable[Idx][0]; break;
2013   case MVT::i16: Opc = OpcTable[Idx][1]; break;
2014   case MVT::i32: Opc = OpcTable[Idx][2]; break;
2015   case MVT::i64: Opc = OpcTable[Idx][3]; break;
2016   case MVT::f32: Opc = OpcTable[Idx][4]; break;
2017   case MVT::f64: Opc = OpcTable[Idx][5]; break;
2018   }
2019
2020   // Storing an i1 requires special handling.
2021   if (VTIsi1 && SrcReg != AArch64::WZR) {
2022     unsigned ANDReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
2023     assert(ANDReg && "Unexpected AND instruction emission failure.");
2024     SrcReg = ANDReg;
2025   }
2026   // Create the base instruction, then add the operands.
2027   const MCInstrDesc &II = TII.get(Opc);
2028   SrcReg = constrainOperandRegClass(II, SrcReg, II.getNumDefs());
2029   MachineInstrBuilder MIB =
2030       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(SrcReg);
2031   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, ScaleFactor, MMO);
2032
2033   return true;
2034 }
2035
2036 bool AArch64FastISel::selectStore(const Instruction *I) {
2037   MVT VT;
2038   const Value *Op0 = I->getOperand(0);
2039   // Verify we have a legal type before going any further.  Currently, we handle
2040   // simple types that will directly fit in a register (i32/f32/i64/f64) or
2041   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
2042   if (!isTypeSupported(Op0->getType(), VT, /*IsVectorAllowed=*/true) ||
2043       cast<StoreInst>(I)->isAtomic())
2044     return false;
2045
2046   // Get the value to be stored into a register. Use the zero register directly
2047   // when possible to avoid an unnecessary copy and a wasted register.
2048   unsigned SrcReg = 0;
2049   if (const auto *CI = dyn_cast<ConstantInt>(Op0)) {
2050     if (CI->isZero())
2051       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2052   } else if (const auto *CF = dyn_cast<ConstantFP>(Op0)) {
2053     if (CF->isZero() && !CF->isNegative()) {
2054       VT = MVT::getIntegerVT(VT.getSizeInBits());
2055       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2056     }
2057   }
2058
2059   if (!SrcReg)
2060     SrcReg = getRegForValue(Op0);
2061
2062   if (!SrcReg)
2063     return false;
2064
2065   // See if we can handle this address.
2066   Address Addr;
2067   if (!computeAddress(I->getOperand(1), Addr, I->getOperand(0)->getType()))
2068     return false;
2069
2070   if (!emitStore(VT, SrcReg, Addr, createMachineMemOperandFor(I)))
2071     return false;
2072   return true;
2073 }
2074
2075 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
2076   switch (Pred) {
2077   case CmpInst::FCMP_ONE:
2078   case CmpInst::FCMP_UEQ:
2079   default:
2080     // AL is our "false" for now. The other two need more compares.
2081     return AArch64CC::AL;
2082   case CmpInst::ICMP_EQ:
2083   case CmpInst::FCMP_OEQ:
2084     return AArch64CC::EQ;
2085   case CmpInst::ICMP_SGT:
2086   case CmpInst::FCMP_OGT:
2087     return AArch64CC::GT;
2088   case CmpInst::ICMP_SGE:
2089   case CmpInst::FCMP_OGE:
2090     return AArch64CC::GE;
2091   case CmpInst::ICMP_UGT:
2092   case CmpInst::FCMP_UGT:
2093     return AArch64CC::HI;
2094   case CmpInst::FCMP_OLT:
2095     return AArch64CC::MI;
2096   case CmpInst::ICMP_ULE:
2097   case CmpInst::FCMP_OLE:
2098     return AArch64CC::LS;
2099   case CmpInst::FCMP_ORD:
2100     return AArch64CC::VC;
2101   case CmpInst::FCMP_UNO:
2102     return AArch64CC::VS;
2103   case CmpInst::FCMP_UGE:
2104     return AArch64CC::PL;
2105   case CmpInst::ICMP_SLT:
2106   case CmpInst::FCMP_ULT:
2107     return AArch64CC::LT;
2108   case CmpInst::ICMP_SLE:
2109   case CmpInst::FCMP_ULE:
2110     return AArch64CC::LE;
2111   case CmpInst::FCMP_UNE:
2112   case CmpInst::ICMP_NE:
2113     return AArch64CC::NE;
2114   case CmpInst::ICMP_UGE:
2115     return AArch64CC::HS;
2116   case CmpInst::ICMP_ULT:
2117     return AArch64CC::LO;
2118   }
2119 }
2120
2121 /// \brief Try to emit a combined compare-and-branch instruction.
2122 bool AArch64FastISel::emitCompareAndBranch(const BranchInst *BI) {
2123   assert(isa<CmpInst>(BI->getCondition()) && "Expected cmp instruction");
2124   const CmpInst *CI = cast<CmpInst>(BI->getCondition());
2125   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2126
2127   const Value *LHS = CI->getOperand(0);
2128   const Value *RHS = CI->getOperand(1);
2129
2130   MVT VT;
2131   if (!isTypeSupported(LHS->getType(), VT))
2132     return false;
2133
2134   unsigned BW = VT.getSizeInBits();
2135   if (BW > 64)
2136     return false;
2137
2138   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2139   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2140
2141   // Try to take advantage of fallthrough opportunities.
2142   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2143     std::swap(TBB, FBB);
2144     Predicate = CmpInst::getInversePredicate(Predicate);
2145   }
2146
2147   int TestBit = -1;
2148   bool IsCmpNE;
2149   switch (Predicate) {
2150   default:
2151     return false;
2152   case CmpInst::ICMP_EQ:
2153   case CmpInst::ICMP_NE:
2154     if (isa<Constant>(LHS) && cast<Constant>(LHS)->isNullValue())
2155       std::swap(LHS, RHS);
2156
2157     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2158       return false;
2159
2160     if (const auto *AI = dyn_cast<BinaryOperator>(LHS))
2161       if (AI->getOpcode() == Instruction::And && isValueAvailable(AI)) {
2162         const Value *AndLHS = AI->getOperand(0);
2163         const Value *AndRHS = AI->getOperand(1);
2164
2165         if (const auto *C = dyn_cast<ConstantInt>(AndLHS))
2166           if (C->getValue().isPowerOf2())
2167             std::swap(AndLHS, AndRHS);
2168
2169         if (const auto *C = dyn_cast<ConstantInt>(AndRHS))
2170           if (C->getValue().isPowerOf2()) {
2171             TestBit = C->getValue().logBase2();
2172             LHS = AndLHS;
2173           }
2174       }
2175
2176     if (VT == MVT::i1)
2177       TestBit = 0;
2178
2179     IsCmpNE = Predicate == CmpInst::ICMP_NE;
2180     break;
2181   case CmpInst::ICMP_SLT:
2182   case CmpInst::ICMP_SGE:
2183     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2184       return false;
2185
2186     TestBit = BW - 1;
2187     IsCmpNE = Predicate == CmpInst::ICMP_SLT;
2188     break;
2189   case CmpInst::ICMP_SGT:
2190   case CmpInst::ICMP_SLE:
2191     if (!isa<ConstantInt>(RHS))
2192       return false;
2193
2194     if (cast<ConstantInt>(RHS)->getValue() != APInt(BW, -1, true))
2195       return false;
2196
2197     TestBit = BW - 1;
2198     IsCmpNE = Predicate == CmpInst::ICMP_SLE;
2199     break;
2200   } // end switch
2201
2202   static const unsigned OpcTable[2][2][2] = {
2203     { {AArch64::CBZW,  AArch64::CBZX },
2204       {AArch64::CBNZW, AArch64::CBNZX} },
2205     { {AArch64::TBZW,  AArch64::TBZX },
2206       {AArch64::TBNZW, AArch64::TBNZX} }
2207   };
2208
2209   bool IsBitTest = TestBit != -1;
2210   bool Is64Bit = BW == 64;
2211   if (TestBit < 32 && TestBit >= 0)
2212     Is64Bit = false;
2213
2214   unsigned Opc = OpcTable[IsBitTest][IsCmpNE][Is64Bit];
2215   const MCInstrDesc &II = TII.get(Opc);
2216
2217   unsigned SrcReg = getRegForValue(LHS);
2218   if (!SrcReg)
2219     return false;
2220   bool SrcIsKill = hasTrivialKill(LHS);
2221
2222   if (BW == 64 && !Is64Bit)
2223     SrcReg = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
2224                                         AArch64::sub_32);
2225
2226   if ((BW < 32) && !IsBitTest)
2227     SrcReg = emitIntExt(VT, SrcReg, MVT::i32, /*IsZExt=*/true);
2228
2229   // Emit the combined compare and branch instruction.
2230   SrcReg = constrainOperandRegClass(II, SrcReg,  II.getNumDefs());
2231   MachineInstrBuilder MIB =
2232       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
2233           .addReg(SrcReg, getKillRegState(SrcIsKill));
2234   if (IsBitTest)
2235     MIB.addImm(TestBit);
2236   MIB.addMBB(TBB);
2237
2238   // Obtain the branch weight and add the TrueBB to the successor list.
2239   uint32_t BranchWeight = 0;
2240   if (FuncInfo.BPI)
2241     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2242                                                TBB->getBasicBlock());
2243   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2244   fastEmitBranch(FBB, DbgLoc);
2245
2246   return true;
2247 }
2248
2249 bool AArch64FastISel::selectBranch(const Instruction *I) {
2250   const BranchInst *BI = cast<BranchInst>(I);
2251   if (BI->isUnconditional()) {
2252     MachineBasicBlock *MSucc = FuncInfo.MBBMap[BI->getSuccessor(0)];
2253     fastEmitBranch(MSucc, BI->getDebugLoc());
2254     return true;
2255   }
2256
2257   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2258   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2259
2260   AArch64CC::CondCode CC = AArch64CC::NE;
2261   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
2262     if (CI->hasOneUse() && isValueAvailable(CI)) {
2263       // Try to optimize or fold the cmp.
2264       CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2265       switch (Predicate) {
2266       default:
2267         break;
2268       case CmpInst::FCMP_FALSE:
2269         fastEmitBranch(FBB, DbgLoc);
2270         return true;
2271       case CmpInst::FCMP_TRUE:
2272         fastEmitBranch(TBB, DbgLoc);
2273         return true;
2274       }
2275
2276       // Try to emit a combined compare-and-branch first.
2277       if (emitCompareAndBranch(BI))
2278         return true;
2279
2280       // Try to take advantage of fallthrough opportunities.
2281       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2282         std::swap(TBB, FBB);
2283         Predicate = CmpInst::getInversePredicate(Predicate);
2284       }
2285
2286       // Emit the cmp.
2287       if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2288         return false;
2289
2290       // FCMP_UEQ and FCMP_ONE cannot be checked with a single branch
2291       // instruction.
2292       CC = getCompareCC(Predicate);
2293       AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2294       switch (Predicate) {
2295       default:
2296         break;
2297       case CmpInst::FCMP_UEQ:
2298         ExtraCC = AArch64CC::EQ;
2299         CC = AArch64CC::VS;
2300         break;
2301       case CmpInst::FCMP_ONE:
2302         ExtraCC = AArch64CC::MI;
2303         CC = AArch64CC::GT;
2304         break;
2305       }
2306       assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2307
2308       // Emit the extra branch for FCMP_UEQ and FCMP_ONE.
2309       if (ExtraCC != AArch64CC::AL) {
2310         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2311             .addImm(ExtraCC)
2312             .addMBB(TBB);
2313       }
2314
2315       // Emit the branch.
2316       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2317           .addImm(CC)
2318           .addMBB(TBB);
2319
2320       // Obtain the branch weight and add the TrueBB to the successor list.
2321       uint32_t BranchWeight = 0;
2322       if (FuncInfo.BPI)
2323         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2324                                                   TBB->getBasicBlock());
2325       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2326
2327       fastEmitBranch(FBB, DbgLoc);
2328       return true;
2329     }
2330   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
2331     MVT SrcVT;
2332     if (TI->hasOneUse() && isValueAvailable(TI) &&
2333         isTypeSupported(TI->getOperand(0)->getType(), SrcVT)) {
2334       unsigned CondReg = getRegForValue(TI->getOperand(0));
2335       if (!CondReg)
2336         return false;
2337       bool CondIsKill = hasTrivialKill(TI->getOperand(0));
2338
2339       // Issue an extract_subreg to get the lower 32-bits.
2340       if (SrcVT == MVT::i64) {
2341         CondReg = fastEmitInst_extractsubreg(MVT::i32, CondReg, CondIsKill,
2342                                              AArch64::sub_32);
2343         CondIsKill = true;
2344       }
2345
2346       unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondIsKill, 1);
2347       assert(ANDReg && "Unexpected AND instruction emission failure.");
2348       emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2349
2350       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2351         std::swap(TBB, FBB);
2352         CC = AArch64CC::EQ;
2353       }
2354       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2355           .addImm(CC)
2356           .addMBB(TBB);
2357
2358       // Obtain the branch weight and add the TrueBB to the successor list.
2359       uint32_t BranchWeight = 0;
2360       if (FuncInfo.BPI)
2361         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2362                                                   TBB->getBasicBlock());
2363       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2364
2365       fastEmitBranch(FBB, DbgLoc);
2366       return true;
2367     }
2368   } else if (const auto *CI = dyn_cast<ConstantInt>(BI->getCondition())) {
2369     uint64_t Imm = CI->getZExtValue();
2370     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
2371     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
2372         .addMBB(Target);
2373
2374     // Obtain the branch weight and add the target to the successor list.
2375     uint32_t BranchWeight = 0;
2376     if (FuncInfo.BPI)
2377       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2378                                                  Target->getBasicBlock());
2379     FuncInfo.MBB->addSuccessor(Target, BranchWeight);
2380     return true;
2381   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
2382     // Fake request the condition, otherwise the intrinsic might be completely
2383     // optimized away.
2384     unsigned CondReg = getRegForValue(BI->getCondition());
2385     if (!CondReg)
2386       return false;
2387
2388     // Emit the branch.
2389     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2390       .addImm(CC)
2391       .addMBB(TBB);
2392
2393     // Obtain the branch weight and add the TrueBB to the successor list.
2394     uint32_t BranchWeight = 0;
2395     if (FuncInfo.BPI)
2396       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2397                                                  TBB->getBasicBlock());
2398     FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2399
2400     fastEmitBranch(FBB, DbgLoc);
2401     return true;
2402   }
2403
2404   unsigned CondReg = getRegForValue(BI->getCondition());
2405   if (CondReg == 0)
2406     return false;
2407   bool CondRegIsKill = hasTrivialKill(BI->getCondition());
2408
2409   // We've been divorced from our compare!  Our block was split, and
2410   // now our compare lives in a predecessor block.  We musn't
2411   // re-compare here, as the children of the compare aren't guaranteed
2412   // live across the block boundary (we *could* check for this).
2413   // Regardless, the compare has been done in the predecessor block,
2414   // and it left a value for us in a virtual register.  Ergo, we test
2415   // the one-bit value left in the virtual register.
2416   //
2417   // FIXME: Optimize this with TBZW/TBZNW.
2418   unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondRegIsKill, 1);
2419   assert(ANDReg && "Unexpected AND instruction emission failure.");
2420   emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2421
2422   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2423     std::swap(TBB, FBB);
2424     CC = AArch64CC::EQ;
2425   }
2426
2427   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2428       .addImm(CC)
2429       .addMBB(TBB);
2430
2431   // Obtain the branch weight and add the TrueBB to the successor list.
2432   uint32_t BranchWeight = 0;
2433   if (FuncInfo.BPI)
2434     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2435                                                TBB->getBasicBlock());
2436   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2437
2438   fastEmitBranch(FBB, DbgLoc);
2439   return true;
2440 }
2441
2442 bool AArch64FastISel::selectIndirectBr(const Instruction *I) {
2443   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
2444   unsigned AddrReg = getRegForValue(BI->getOperand(0));
2445   if (AddrReg == 0)
2446     return false;
2447
2448   // Emit the indirect branch.
2449   const MCInstrDesc &II = TII.get(AArch64::BR);
2450   AddrReg = constrainOperandRegClass(II, AddrReg,  II.getNumDefs());
2451   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(AddrReg);
2452
2453   // Make sure the CFG is up-to-date.
2454   for (auto *Succ : BI->successors())
2455     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[Succ]);
2456
2457   return true;
2458 }
2459
2460 bool AArch64FastISel::selectCmp(const Instruction *I) {
2461   const CmpInst *CI = cast<CmpInst>(I);
2462
2463   // Try to optimize or fold the cmp.
2464   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2465   unsigned ResultReg = 0;
2466   switch (Predicate) {
2467   default:
2468     break;
2469   case CmpInst::FCMP_FALSE:
2470     ResultReg = createResultReg(&AArch64::GPR32RegClass);
2471     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2472             TII.get(TargetOpcode::COPY), ResultReg)
2473         .addReg(AArch64::WZR, getKillRegState(true));
2474     break;
2475   case CmpInst::FCMP_TRUE:
2476     ResultReg = fastEmit_i(MVT::i32, MVT::i32, ISD::Constant, 1);
2477     break;
2478   }
2479
2480   if (ResultReg) {
2481     updateValueMap(I, ResultReg);
2482     return true;
2483   }
2484
2485   // Emit the cmp.
2486   if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2487     return false;
2488
2489   ResultReg = createResultReg(&AArch64::GPR32RegClass);
2490
2491   // FCMP_UEQ and FCMP_ONE cannot be checked with a single instruction. These
2492   // condition codes are inverted, because they are used by CSINC.
2493   static unsigned CondCodeTable[2][2] = {
2494     { AArch64CC::NE, AArch64CC::VC },
2495     { AArch64CC::PL, AArch64CC::LE }
2496   };
2497   unsigned *CondCodes = nullptr;
2498   switch (Predicate) {
2499   default:
2500     break;
2501   case CmpInst::FCMP_UEQ:
2502     CondCodes = &CondCodeTable[0][0];
2503     break;
2504   case CmpInst::FCMP_ONE:
2505     CondCodes = &CondCodeTable[1][0];
2506     break;
2507   }
2508
2509   if (CondCodes) {
2510     unsigned TmpReg1 = createResultReg(&AArch64::GPR32RegClass);
2511     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2512             TmpReg1)
2513         .addReg(AArch64::WZR, getKillRegState(true))
2514         .addReg(AArch64::WZR, getKillRegState(true))
2515         .addImm(CondCodes[0]);
2516     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2517             ResultReg)
2518         .addReg(TmpReg1, getKillRegState(true))
2519         .addReg(AArch64::WZR, getKillRegState(true))
2520         .addImm(CondCodes[1]);
2521
2522     updateValueMap(I, ResultReg);
2523     return true;
2524   }
2525
2526   // Now set a register based on the comparison.
2527   AArch64CC::CondCode CC = getCompareCC(Predicate);
2528   assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2529   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
2530   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2531           ResultReg)
2532       .addReg(AArch64::WZR, getKillRegState(true))
2533       .addReg(AArch64::WZR, getKillRegState(true))
2534       .addImm(invertedCC);
2535
2536   updateValueMap(I, ResultReg);
2537   return true;
2538 }
2539
2540 /// \brief Optimize selects of i1 if one of the operands has a 'true' or 'false'
2541 /// value.
2542 bool AArch64FastISel::optimizeSelect(const SelectInst *SI) {
2543   if (!SI->getType()->isIntegerTy(1))
2544     return false;
2545
2546   const Value *Src1Val, *Src2Val;
2547   unsigned Opc = 0;
2548   bool NeedExtraOp = false;
2549   if (auto *CI = dyn_cast<ConstantInt>(SI->getTrueValue())) {
2550     if (CI->isOne()) {
2551       Src1Val = SI->getCondition();
2552       Src2Val = SI->getFalseValue();
2553       Opc = AArch64::ORRWrr;
2554     } else {
2555       assert(CI->isZero());
2556       Src1Val = SI->getFalseValue();
2557       Src2Val = SI->getCondition();
2558       Opc = AArch64::BICWrr;
2559     }
2560   } else if (auto *CI = dyn_cast<ConstantInt>(SI->getFalseValue())) {
2561     if (CI->isOne()) {
2562       Src1Val = SI->getCondition();
2563       Src2Val = SI->getTrueValue();
2564       Opc = AArch64::ORRWrr;
2565       NeedExtraOp = true;
2566     } else {
2567       assert(CI->isZero());
2568       Src1Val = SI->getCondition();
2569       Src2Val = SI->getTrueValue();
2570       Opc = AArch64::ANDWrr;
2571     }
2572   }
2573
2574   if (!Opc)
2575     return false;
2576
2577   unsigned Src1Reg = getRegForValue(Src1Val);
2578   if (!Src1Reg)
2579     return false;
2580   bool Src1IsKill = hasTrivialKill(Src1Val);
2581
2582   unsigned Src2Reg = getRegForValue(Src2Val);
2583   if (!Src2Reg)
2584     return false;
2585   bool Src2IsKill = hasTrivialKill(Src2Val);
2586
2587   if (NeedExtraOp) {
2588     Src1Reg = emitLogicalOp_ri(ISD::XOR, MVT::i32, Src1Reg, Src1IsKill, 1);
2589     Src1IsKill = true;
2590   }
2591   unsigned ResultReg = fastEmitInst_rr(Opc, &AArch64::GPR32RegClass, Src1Reg,
2592                                        Src1IsKill, Src2Reg, Src2IsKill);
2593   updateValueMap(SI, ResultReg);
2594   return true;
2595 }
2596
2597 bool AArch64FastISel::selectSelect(const Instruction *I) {
2598   assert(isa<SelectInst>(I) && "Expected a select instruction.");
2599   MVT VT;
2600   if (!isTypeSupported(I->getType(), VT))
2601     return false;
2602
2603   unsigned Opc;
2604   const TargetRegisterClass *RC;
2605   switch (VT.SimpleTy) {
2606   default:
2607     return false;
2608   case MVT::i1:
2609   case MVT::i8:
2610   case MVT::i16:
2611   case MVT::i32:
2612     Opc = AArch64::CSELWr;
2613     RC = &AArch64::GPR32RegClass;
2614     break;
2615   case MVT::i64:
2616     Opc = AArch64::CSELXr;
2617     RC = &AArch64::GPR64RegClass;
2618     break;
2619   case MVT::f32:
2620     Opc = AArch64::FCSELSrrr;
2621     RC = &AArch64::FPR32RegClass;
2622     break;
2623   case MVT::f64:
2624     Opc = AArch64::FCSELDrrr;
2625     RC = &AArch64::FPR64RegClass;
2626     break;
2627   }
2628
2629   const SelectInst *SI = cast<SelectInst>(I);
2630   const Value *Cond = SI->getCondition();
2631   AArch64CC::CondCode CC = AArch64CC::NE;
2632   AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2633
2634   if (optimizeSelect(SI))
2635     return true;
2636
2637   // Try to pickup the flags, so we don't have to emit another compare.
2638   if (foldXALUIntrinsic(CC, I, Cond)) {
2639     // Fake request the condition to force emission of the XALU intrinsic.
2640     unsigned CondReg = getRegForValue(Cond);
2641     if (!CondReg)
2642       return false;
2643   } else if (isa<CmpInst>(Cond) && cast<CmpInst>(Cond)->hasOneUse() &&
2644              isValueAvailable(Cond)) {
2645     const auto *Cmp = cast<CmpInst>(Cond);
2646     // Try to optimize or fold the cmp.
2647     CmpInst::Predicate Predicate = optimizeCmpPredicate(Cmp);
2648     const Value *FoldSelect = nullptr;
2649     switch (Predicate) {
2650     default:
2651       break;
2652     case CmpInst::FCMP_FALSE:
2653       FoldSelect = SI->getFalseValue();
2654       break;
2655     case CmpInst::FCMP_TRUE:
2656       FoldSelect = SI->getTrueValue();
2657       break;
2658     }
2659
2660     if (FoldSelect) {
2661       unsigned SrcReg = getRegForValue(FoldSelect);
2662       if (!SrcReg)
2663         return false;
2664       unsigned UseReg = lookUpRegForValue(SI);
2665       if (UseReg)
2666         MRI.clearKillFlags(UseReg);
2667
2668       updateValueMap(I, SrcReg);
2669       return true;
2670     }
2671
2672     // Emit the cmp.
2673     if (!emitCmp(Cmp->getOperand(0), Cmp->getOperand(1), Cmp->isUnsigned()))
2674       return false;
2675
2676     // FCMP_UEQ and FCMP_ONE cannot be checked with a single select instruction.
2677     CC = getCompareCC(Predicate);
2678     switch (Predicate) {
2679     default:
2680       break;
2681     case CmpInst::FCMP_UEQ:
2682       ExtraCC = AArch64CC::EQ;
2683       CC = AArch64CC::VS;
2684       break;
2685     case CmpInst::FCMP_ONE:
2686       ExtraCC = AArch64CC::MI;
2687       CC = AArch64CC::GT;
2688       break;
2689     }
2690     assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2691   } else {
2692     unsigned CondReg = getRegForValue(Cond);
2693     if (!CondReg)
2694       return false;
2695     bool CondIsKill = hasTrivialKill(Cond);
2696
2697     const MCInstrDesc &II = TII.get(AArch64::ANDSWri);
2698     CondReg = constrainOperandRegClass(II, CondReg, 1);
2699
2700     // Emit a TST instruction (ANDS wzr, reg, #imm).
2701     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II,
2702             AArch64::WZR)
2703         .addReg(CondReg, getKillRegState(CondIsKill))
2704         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
2705   }
2706
2707   unsigned Src1Reg = getRegForValue(SI->getTrueValue());
2708   bool Src1IsKill = hasTrivialKill(SI->getTrueValue());
2709
2710   unsigned Src2Reg = getRegForValue(SI->getFalseValue());
2711   bool Src2IsKill = hasTrivialKill(SI->getFalseValue());
2712
2713   if (!Src1Reg || !Src2Reg)
2714     return false;
2715
2716   if (ExtraCC != AArch64CC::AL) {
2717     Src2Reg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2718                                Src2IsKill, ExtraCC);
2719     Src2IsKill = true;
2720   }
2721   unsigned ResultReg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2722                                         Src2IsKill, CC);
2723   updateValueMap(I, ResultReg);
2724   return true;
2725 }
2726
2727 bool AArch64FastISel::selectFPExt(const Instruction *I) {
2728   Value *V = I->getOperand(0);
2729   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
2730     return false;
2731
2732   unsigned Op = getRegForValue(V);
2733   if (Op == 0)
2734     return false;
2735
2736   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
2737   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
2738           ResultReg).addReg(Op);
2739   updateValueMap(I, ResultReg);
2740   return true;
2741 }
2742
2743 bool AArch64FastISel::selectFPTrunc(const Instruction *I) {
2744   Value *V = I->getOperand(0);
2745   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
2746     return false;
2747
2748   unsigned Op = getRegForValue(V);
2749   if (Op == 0)
2750     return false;
2751
2752   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
2753   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
2754           ResultReg).addReg(Op);
2755   updateValueMap(I, ResultReg);
2756   return true;
2757 }
2758
2759 // FPToUI and FPToSI
2760 bool AArch64FastISel::selectFPToInt(const Instruction *I, bool Signed) {
2761   MVT DestVT;
2762   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2763     return false;
2764
2765   unsigned SrcReg = getRegForValue(I->getOperand(0));
2766   if (SrcReg == 0)
2767     return false;
2768
2769   EVT SrcVT = TLI.getValueType(DL, I->getOperand(0)->getType(), true);
2770   if (SrcVT == MVT::f128)
2771     return false;
2772
2773   unsigned Opc;
2774   if (SrcVT == MVT::f64) {
2775     if (Signed)
2776       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
2777     else
2778       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
2779   } else {
2780     if (Signed)
2781       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
2782     else
2783       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
2784   }
2785   unsigned ResultReg = createResultReg(
2786       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
2787   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2788       .addReg(SrcReg);
2789   updateValueMap(I, ResultReg);
2790   return true;
2791 }
2792
2793 bool AArch64FastISel::selectIntToFP(const Instruction *I, bool Signed) {
2794   MVT DestVT;
2795   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2796     return false;
2797   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
2798           "Unexpected value type.");
2799
2800   unsigned SrcReg = getRegForValue(I->getOperand(0));
2801   if (!SrcReg)
2802     return false;
2803   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
2804
2805   EVT SrcVT = TLI.getValueType(DL, I->getOperand(0)->getType(), true);
2806
2807   // Handle sign-extension.
2808   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
2809     SrcReg =
2810         emitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
2811     if (!SrcReg)
2812       return false;
2813     SrcIsKill = true;
2814   }
2815
2816   unsigned Opc;
2817   if (SrcVT == MVT::i64) {
2818     if (Signed)
2819       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
2820     else
2821       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
2822   } else {
2823     if (Signed)
2824       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
2825     else
2826       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
2827   }
2828
2829   unsigned ResultReg = fastEmitInst_r(Opc, TLI.getRegClassFor(DestVT), SrcReg,
2830                                       SrcIsKill);
2831   updateValueMap(I, ResultReg);
2832   return true;
2833 }
2834
2835 bool AArch64FastISel::fastLowerArguments() {
2836   if (!FuncInfo.CanLowerReturn)
2837     return false;
2838
2839   const Function *F = FuncInfo.Fn;
2840   if (F->isVarArg())
2841     return false;
2842
2843   CallingConv::ID CC = F->getCallingConv();
2844   if (CC != CallingConv::C)
2845     return false;
2846
2847   // Only handle simple cases of up to 8 GPR and FPR each.
2848   unsigned GPRCnt = 0;
2849   unsigned FPRCnt = 0;
2850   unsigned Idx = 0;
2851   for (auto const &Arg : F->args()) {
2852     // The first argument is at index 1.
2853     ++Idx;
2854     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
2855         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
2856         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
2857         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
2858       return false;
2859
2860     Type *ArgTy = Arg.getType();
2861     if (ArgTy->isStructTy() || ArgTy->isArrayTy())
2862       return false;
2863
2864     EVT ArgVT = TLI.getValueType(DL, ArgTy);
2865     if (!ArgVT.isSimple())
2866       return false;
2867
2868     MVT VT = ArgVT.getSimpleVT().SimpleTy;
2869     if (VT.isFloatingPoint() && !Subtarget->hasFPARMv8())
2870       return false;
2871
2872     if (VT.isVector() &&
2873         (!Subtarget->hasNEON() || !Subtarget->isLittleEndian()))
2874       return false;
2875
2876     if (VT >= MVT::i1 && VT <= MVT::i64)
2877       ++GPRCnt;
2878     else if ((VT >= MVT::f16 && VT <= MVT::f64) || VT.is64BitVector() ||
2879              VT.is128BitVector())
2880       ++FPRCnt;
2881     else
2882       return false;
2883
2884     if (GPRCnt > 8 || FPRCnt > 8)
2885       return false;
2886   }
2887
2888   static const MCPhysReg Registers[6][8] = {
2889     { AArch64::W0, AArch64::W1, AArch64::W2, AArch64::W3, AArch64::W4,
2890       AArch64::W5, AArch64::W6, AArch64::W7 },
2891     { AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3, AArch64::X4,
2892       AArch64::X5, AArch64::X6, AArch64::X7 },
2893     { AArch64::H0, AArch64::H1, AArch64::H2, AArch64::H3, AArch64::H4,
2894       AArch64::H5, AArch64::H6, AArch64::H7 },
2895     { AArch64::S0, AArch64::S1, AArch64::S2, AArch64::S3, AArch64::S4,
2896       AArch64::S5, AArch64::S6, AArch64::S7 },
2897     { AArch64::D0, AArch64::D1, AArch64::D2, AArch64::D3, AArch64::D4,
2898       AArch64::D5, AArch64::D6, AArch64::D7 },
2899     { AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3, AArch64::Q4,
2900       AArch64::Q5, AArch64::Q6, AArch64::Q7 }
2901   };
2902
2903   unsigned GPRIdx = 0;
2904   unsigned FPRIdx = 0;
2905   for (auto const &Arg : F->args()) {
2906     MVT VT = TLI.getSimpleValueType(DL, Arg.getType());
2907     unsigned SrcReg;
2908     const TargetRegisterClass *RC;
2909     if (VT >= MVT::i1 && VT <= MVT::i32) {
2910       SrcReg = Registers[0][GPRIdx++];
2911       RC = &AArch64::GPR32RegClass;
2912       VT = MVT::i32;
2913     } else if (VT == MVT::i64) {
2914       SrcReg = Registers[1][GPRIdx++];
2915       RC = &AArch64::GPR64RegClass;
2916     } else if (VT == MVT::f16) {
2917       SrcReg = Registers[2][FPRIdx++];
2918       RC = &AArch64::FPR16RegClass;
2919     } else if (VT ==  MVT::f32) {
2920       SrcReg = Registers[3][FPRIdx++];
2921       RC = &AArch64::FPR32RegClass;
2922     } else if ((VT == MVT::f64) || VT.is64BitVector()) {
2923       SrcReg = Registers[4][FPRIdx++];
2924       RC = &AArch64::FPR64RegClass;
2925     } else if (VT.is128BitVector()) {
2926       SrcReg = Registers[5][FPRIdx++];
2927       RC = &AArch64::FPR128RegClass;
2928     } else
2929       llvm_unreachable("Unexpected value type.");
2930
2931     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
2932     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
2933     // Without this, EmitLiveInCopies may eliminate the livein if its only
2934     // use is a bitcast (which isn't turned into an instruction).
2935     unsigned ResultReg = createResultReg(RC);
2936     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2937             TII.get(TargetOpcode::COPY), ResultReg)
2938         .addReg(DstReg, getKillRegState(true));
2939     updateValueMap(&Arg, ResultReg);
2940   }
2941   return true;
2942 }
2943
2944 bool AArch64FastISel::processCallArgs(CallLoweringInfo &CLI,
2945                                       SmallVectorImpl<MVT> &OutVTs,
2946                                       unsigned &NumBytes) {
2947   CallingConv::ID CC = CLI.CallConv;
2948   SmallVector<CCValAssign, 16> ArgLocs;
2949   CCState CCInfo(CC, false, *FuncInfo.MF, ArgLocs, *Context);
2950   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
2951
2952   // Get a count of how many bytes are to be pushed on the stack.
2953   NumBytes = CCInfo.getNextStackOffset();
2954
2955   // Issue CALLSEQ_START
2956   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
2957   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
2958     .addImm(NumBytes);
2959
2960   // Process the args.
2961   for (CCValAssign &VA : ArgLocs) {
2962     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
2963     MVT ArgVT = OutVTs[VA.getValNo()];
2964
2965     unsigned ArgReg = getRegForValue(ArgVal);
2966     if (!ArgReg)
2967       return false;
2968
2969     // Handle arg promotion: SExt, ZExt, AExt.
2970     switch (VA.getLocInfo()) {
2971     case CCValAssign::Full:
2972       break;
2973     case CCValAssign::SExt: {
2974       MVT DestVT = VA.getLocVT();
2975       MVT SrcVT = ArgVT;
2976       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
2977       if (!ArgReg)
2978         return false;
2979       break;
2980     }
2981     case CCValAssign::AExt:
2982     // Intentional fall-through.
2983     case CCValAssign::ZExt: {
2984       MVT DestVT = VA.getLocVT();
2985       MVT SrcVT = ArgVT;
2986       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
2987       if (!ArgReg)
2988         return false;
2989       break;
2990     }
2991     default:
2992       llvm_unreachable("Unknown arg promotion!");
2993     }
2994
2995     // Now copy/store arg to correct locations.
2996     if (VA.isRegLoc() && !VA.needsCustom()) {
2997       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2998               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
2999       CLI.OutRegs.push_back(VA.getLocReg());
3000     } else if (VA.needsCustom()) {
3001       // FIXME: Handle custom args.
3002       return false;
3003     } else {
3004       assert(VA.isMemLoc() && "Assuming store on stack.");
3005
3006       // Don't emit stores for undef values.
3007       if (isa<UndefValue>(ArgVal))
3008         continue;
3009
3010       // Need to store on the stack.
3011       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
3012
3013       unsigned BEAlign = 0;
3014       if (ArgSize < 8 && !Subtarget->isLittleEndian())
3015         BEAlign = 8 - ArgSize;
3016
3017       Address Addr;
3018       Addr.setKind(Address::RegBase);
3019       Addr.setReg(AArch64::SP);
3020       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
3021
3022       unsigned Alignment = DL.getABITypeAlignment(ArgVal->getType());
3023       MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
3024         MachinePointerInfo::getStack(Addr.getOffset()),
3025         MachineMemOperand::MOStore, ArgVT.getStoreSize(), Alignment);
3026
3027       if (!emitStore(ArgVT, ArgReg, Addr, MMO))
3028         return false;
3029     }
3030   }
3031   return true;
3032 }
3033
3034 bool AArch64FastISel::finishCall(CallLoweringInfo &CLI, MVT RetVT,
3035                                  unsigned NumBytes) {
3036   CallingConv::ID CC = CLI.CallConv;
3037
3038   // Issue CALLSEQ_END
3039   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
3040   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
3041     .addImm(NumBytes).addImm(0);
3042
3043   // Now the return value.
3044   if (RetVT != MVT::isVoid) {
3045     SmallVector<CCValAssign, 16> RVLocs;
3046     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
3047     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
3048
3049     // Only handle a single return value.
3050     if (RVLocs.size() != 1)
3051       return false;
3052
3053     // Copy all of the result registers out of their specified physreg.
3054     MVT CopyVT = RVLocs[0].getValVT();
3055
3056     // TODO: Handle big-endian results
3057     if (CopyVT.isVector() && !Subtarget->isLittleEndian())
3058       return false;
3059
3060     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
3061     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3062             TII.get(TargetOpcode::COPY), ResultReg)
3063         .addReg(RVLocs[0].getLocReg());
3064     CLI.InRegs.push_back(RVLocs[0].getLocReg());
3065
3066     CLI.ResultReg = ResultReg;
3067     CLI.NumResultRegs = 1;
3068   }
3069
3070   return true;
3071 }
3072
3073 bool AArch64FastISel::fastLowerCall(CallLoweringInfo &CLI) {
3074   CallingConv::ID CC  = CLI.CallConv;
3075   bool IsTailCall     = CLI.IsTailCall;
3076   bool IsVarArg       = CLI.IsVarArg;
3077   const Value *Callee = CLI.Callee;
3078   MCSymbol *Symbol = CLI.Symbol;
3079
3080   if (!Callee && !Symbol)
3081     return false;
3082
3083   // Allow SelectionDAG isel to handle tail calls.
3084   if (IsTailCall)
3085     return false;
3086
3087   CodeModel::Model CM = TM.getCodeModel();
3088   // Only support the small and large code model.
3089   if (CM != CodeModel::Small && CM != CodeModel::Large)
3090     return false;
3091
3092   // FIXME: Add large code model support for ELF.
3093   if (CM == CodeModel::Large && !Subtarget->isTargetMachO())
3094     return false;
3095
3096   // Let SDISel handle vararg functions.
3097   if (IsVarArg)
3098     return false;
3099
3100   // FIXME: Only handle *simple* calls for now.
3101   MVT RetVT;
3102   if (CLI.RetTy->isVoidTy())
3103     RetVT = MVT::isVoid;
3104   else if (!isTypeLegal(CLI.RetTy, RetVT))
3105     return false;
3106
3107   for (auto Flag : CLI.OutFlags)
3108     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
3109       return false;
3110
3111   // Set up the argument vectors.
3112   SmallVector<MVT, 16> OutVTs;
3113   OutVTs.reserve(CLI.OutVals.size());
3114
3115   for (auto *Val : CLI.OutVals) {
3116     MVT VT;
3117     if (!isTypeLegal(Val->getType(), VT) &&
3118         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
3119       return false;
3120
3121     // We don't handle vector parameters yet.
3122     if (VT.isVector() || VT.getSizeInBits() > 64)
3123       return false;
3124
3125     OutVTs.push_back(VT);
3126   }
3127
3128   Address Addr;
3129   if (Callee && !computeCallAddress(Callee, Addr))
3130     return false;
3131
3132   // Handle the arguments now that we've gotten them.
3133   unsigned NumBytes;
3134   if (!processCallArgs(CLI, OutVTs, NumBytes))
3135     return false;
3136
3137   // Issue the call.
3138   MachineInstrBuilder MIB;
3139   if (CM == CodeModel::Small) {
3140     const MCInstrDesc &II = TII.get(Addr.getReg() ? AArch64::BLR : AArch64::BL);
3141     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II);
3142     if (Symbol)
3143       MIB.addSym(Symbol, 0);
3144     else if (Addr.getGlobalValue())
3145       MIB.addGlobalAddress(Addr.getGlobalValue(), 0, 0);
3146     else if (Addr.getReg()) {
3147       unsigned Reg = constrainOperandRegClass(II, Addr.getReg(), 0);
3148       MIB.addReg(Reg);
3149     } else
3150       return false;
3151   } else {
3152     unsigned CallReg = 0;
3153     if (Symbol) {
3154       unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
3155       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
3156               ADRPReg)
3157           .addSym(Symbol, AArch64II::MO_GOT | AArch64II::MO_PAGE);
3158
3159       CallReg = createResultReg(&AArch64::GPR64RegClass);
3160       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3161               TII.get(AArch64::LDRXui), CallReg)
3162           .addReg(ADRPReg)
3163           .addSym(Symbol,
3164                   AArch64II::MO_GOT | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3165     } else if (Addr.getGlobalValue())
3166       CallReg = materializeGV(Addr.getGlobalValue());
3167     else if (Addr.getReg())
3168       CallReg = Addr.getReg();
3169
3170     if (!CallReg)
3171       return false;
3172
3173     const MCInstrDesc &II = TII.get(AArch64::BLR);
3174     CallReg = constrainOperandRegClass(II, CallReg, 0);
3175     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(CallReg);
3176   }
3177
3178   // Add implicit physical register uses to the call.
3179   for (auto Reg : CLI.OutRegs)
3180     MIB.addReg(Reg, RegState::Implicit);
3181
3182   // Add a register mask with the call-preserved registers.
3183   // Proper defs for return values will be added by setPhysRegsDeadExcept().
3184   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
3185
3186   CLI.Call = MIB;
3187
3188   // Finish off the call including any return values.
3189   return finishCall(CLI, RetVT, NumBytes);
3190 }
3191
3192 bool AArch64FastISel::isMemCpySmall(uint64_t Len, unsigned Alignment) {
3193   if (Alignment)
3194     return Len / Alignment <= 4;
3195   else
3196     return Len < 32;
3197 }
3198
3199 bool AArch64FastISel::tryEmitSmallMemCpy(Address Dest, Address Src,
3200                                          uint64_t Len, unsigned Alignment) {
3201   // Make sure we don't bloat code by inlining very large memcpy's.
3202   if (!isMemCpySmall(Len, Alignment))
3203     return false;
3204
3205   int64_t UnscaledOffset = 0;
3206   Address OrigDest = Dest;
3207   Address OrigSrc = Src;
3208
3209   while (Len) {
3210     MVT VT;
3211     if (!Alignment || Alignment >= 8) {
3212       if (Len >= 8)
3213         VT = MVT::i64;
3214       else if (Len >= 4)
3215         VT = MVT::i32;
3216       else if (Len >= 2)
3217         VT = MVT::i16;
3218       else {
3219         VT = MVT::i8;
3220       }
3221     } else {
3222       // Bound based on alignment.
3223       if (Len >= 4 && Alignment == 4)
3224         VT = MVT::i32;
3225       else if (Len >= 2 && Alignment == 2)
3226         VT = MVT::i16;
3227       else {
3228         VT = MVT::i8;
3229       }
3230     }
3231
3232     unsigned ResultReg = emitLoad(VT, VT, Src);
3233     if (!ResultReg)
3234       return false;
3235
3236     if (!emitStore(VT, ResultReg, Dest))
3237       return false;
3238
3239     int64_t Size = VT.getSizeInBits() / 8;
3240     Len -= Size;
3241     UnscaledOffset += Size;
3242
3243     // We need to recompute the unscaled offset for each iteration.
3244     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
3245     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
3246   }
3247
3248   return true;
3249 }
3250
3251 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
3252 /// into the user. The condition code will only be updated on success.
3253 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
3254                                         const Instruction *I,
3255                                         const Value *Cond) {
3256   if (!isa<ExtractValueInst>(Cond))
3257     return false;
3258
3259   const auto *EV = cast<ExtractValueInst>(Cond);
3260   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
3261     return false;
3262
3263   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
3264   MVT RetVT;
3265   const Function *Callee = II->getCalledFunction();
3266   Type *RetTy =
3267   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
3268   if (!isTypeLegal(RetTy, RetVT))
3269     return false;
3270
3271   if (RetVT != MVT::i32 && RetVT != MVT::i64)
3272     return false;
3273
3274   const Value *LHS = II->getArgOperand(0);
3275   const Value *RHS = II->getArgOperand(1);
3276
3277   // Canonicalize immediate to the RHS.
3278   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3279       isCommutativeIntrinsic(II))
3280     std::swap(LHS, RHS);
3281
3282   // Simplify multiplies.
3283   Intrinsic::ID IID = II->getIntrinsicID();
3284   switch (IID) {
3285   default:
3286     break;
3287   case Intrinsic::smul_with_overflow:
3288     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3289       if (C->getValue() == 2)
3290         IID = Intrinsic::sadd_with_overflow;
3291     break;
3292   case Intrinsic::umul_with_overflow:
3293     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3294       if (C->getValue() == 2)
3295         IID = Intrinsic::uadd_with_overflow;
3296     break;
3297   }
3298
3299   AArch64CC::CondCode TmpCC;
3300   switch (IID) {
3301   default:
3302     return false;
3303   case Intrinsic::sadd_with_overflow:
3304   case Intrinsic::ssub_with_overflow:
3305     TmpCC = AArch64CC::VS;
3306     break;
3307   case Intrinsic::uadd_with_overflow:
3308     TmpCC = AArch64CC::HS;
3309     break;
3310   case Intrinsic::usub_with_overflow:
3311     TmpCC = AArch64CC::LO;
3312     break;
3313   case Intrinsic::smul_with_overflow:
3314   case Intrinsic::umul_with_overflow:
3315     TmpCC = AArch64CC::NE;
3316     break;
3317   }
3318
3319   // Check if both instructions are in the same basic block.
3320   if (!isValueAvailable(II))
3321     return false;
3322
3323   // Make sure nothing is in the way
3324   BasicBlock::const_iterator Start = I;
3325   BasicBlock::const_iterator End = II;
3326   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
3327     // We only expect extractvalue instructions between the intrinsic and the
3328     // instruction to be selected.
3329     if (!isa<ExtractValueInst>(Itr))
3330       return false;
3331
3332     // Check that the extractvalue operand comes from the intrinsic.
3333     const auto *EVI = cast<ExtractValueInst>(Itr);
3334     if (EVI->getAggregateOperand() != II)
3335       return false;
3336   }
3337
3338   CC = TmpCC;
3339   return true;
3340 }
3341
3342 bool AArch64FastISel::fastLowerIntrinsicCall(const IntrinsicInst *II) {
3343   // FIXME: Handle more intrinsics.
3344   switch (II->getIntrinsicID()) {
3345   default: return false;
3346   case Intrinsic::frameaddress: {
3347     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
3348     MFI->setFrameAddressIsTaken(true);
3349
3350     const AArch64RegisterInfo *RegInfo =
3351         static_cast<const AArch64RegisterInfo *>(Subtarget->getRegisterInfo());
3352     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
3353     unsigned SrcReg = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3354     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3355             TII.get(TargetOpcode::COPY), SrcReg).addReg(FramePtr);
3356     // Recursively load frame address
3357     // ldr x0, [fp]
3358     // ldr x0, [x0]
3359     // ldr x0, [x0]
3360     // ...
3361     unsigned DestReg;
3362     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
3363     while (Depth--) {
3364       DestReg = fastEmitInst_ri(AArch64::LDRXui, &AArch64::GPR64RegClass,
3365                                 SrcReg, /*IsKill=*/true, 0);
3366       assert(DestReg && "Unexpected LDR instruction emission failure.");
3367       SrcReg = DestReg;
3368     }
3369
3370     updateValueMap(II, SrcReg);
3371     return true;
3372   }
3373   case Intrinsic::memcpy:
3374   case Intrinsic::memmove: {
3375     const auto *MTI = cast<MemTransferInst>(II);
3376     // Don't handle volatile.
3377     if (MTI->isVolatile())
3378       return false;
3379
3380     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
3381     // we would emit dead code because we don't currently handle memmoves.
3382     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
3383     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
3384       // Small memcpy's are common enough that we want to do them without a call
3385       // if possible.
3386       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
3387       unsigned Alignment = MTI->getAlignment();
3388       if (isMemCpySmall(Len, Alignment)) {
3389         Address Dest, Src;
3390         if (!computeAddress(MTI->getRawDest(), Dest) ||
3391             !computeAddress(MTI->getRawSource(), Src))
3392           return false;
3393         if (tryEmitSmallMemCpy(Dest, Src, Len, Alignment))
3394           return true;
3395       }
3396     }
3397
3398     if (!MTI->getLength()->getType()->isIntegerTy(64))
3399       return false;
3400
3401     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
3402       // Fast instruction selection doesn't support the special
3403       // address spaces.
3404       return false;
3405
3406     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
3407     return lowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
3408   }
3409   case Intrinsic::memset: {
3410     const MemSetInst *MSI = cast<MemSetInst>(II);
3411     // Don't handle volatile.
3412     if (MSI->isVolatile())
3413       return false;
3414
3415     if (!MSI->getLength()->getType()->isIntegerTy(64))
3416       return false;
3417
3418     if (MSI->getDestAddressSpace() > 255)
3419       // Fast instruction selection doesn't support the special
3420       // address spaces.
3421       return false;
3422
3423     return lowerCallTo(II, "memset", II->getNumArgOperands() - 2);
3424   }
3425   case Intrinsic::sin:
3426   case Intrinsic::cos:
3427   case Intrinsic::pow: {
3428     MVT RetVT;
3429     if (!isTypeLegal(II->getType(), RetVT))
3430       return false;
3431
3432     if (RetVT != MVT::f32 && RetVT != MVT::f64)
3433       return false;
3434
3435     static const RTLIB::Libcall LibCallTable[3][2] = {
3436       { RTLIB::SIN_F32, RTLIB::SIN_F64 },
3437       { RTLIB::COS_F32, RTLIB::COS_F64 },
3438       { RTLIB::POW_F32, RTLIB::POW_F64 }
3439     };
3440     RTLIB::Libcall LC;
3441     bool Is64Bit = RetVT == MVT::f64;
3442     switch (II->getIntrinsicID()) {
3443     default:
3444       llvm_unreachable("Unexpected intrinsic.");
3445     case Intrinsic::sin:
3446       LC = LibCallTable[0][Is64Bit];
3447       break;
3448     case Intrinsic::cos:
3449       LC = LibCallTable[1][Is64Bit];
3450       break;
3451     case Intrinsic::pow:
3452       LC = LibCallTable[2][Is64Bit];
3453       break;
3454     }
3455
3456     ArgListTy Args;
3457     Args.reserve(II->getNumArgOperands());
3458
3459     // Populate the argument list.
3460     for (auto &Arg : II->arg_operands()) {
3461       ArgListEntry Entry;
3462       Entry.Val = Arg;
3463       Entry.Ty = Arg->getType();
3464       Args.push_back(Entry);
3465     }
3466
3467     CallLoweringInfo CLI;
3468     MCContext &Ctx = MF->getContext();
3469     CLI.setCallee(DL, Ctx, TLI.getLibcallCallingConv(LC), II->getType(),
3470                   TLI.getLibcallName(LC), std::move(Args));
3471     if (!lowerCallTo(CLI))
3472       return false;
3473     updateValueMap(II, CLI.ResultReg);
3474     return true;
3475   }
3476   case Intrinsic::fabs: {
3477     MVT VT;
3478     if (!isTypeLegal(II->getType(), VT))
3479       return false;
3480
3481     unsigned Opc;
3482     switch (VT.SimpleTy) {
3483     default:
3484       return false;
3485     case MVT::f32:
3486       Opc = AArch64::FABSSr;
3487       break;
3488     case MVT::f64:
3489       Opc = AArch64::FABSDr;
3490       break;
3491     }
3492     unsigned SrcReg = getRegForValue(II->getOperand(0));
3493     if (!SrcReg)
3494       return false;
3495     bool SrcRegIsKill = hasTrivialKill(II->getOperand(0));
3496     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
3497     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
3498       .addReg(SrcReg, getKillRegState(SrcRegIsKill));
3499     updateValueMap(II, ResultReg);
3500     return true;
3501   }
3502   case Intrinsic::trap: {
3503     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
3504         .addImm(1);
3505     return true;
3506   }
3507   case Intrinsic::sqrt: {
3508     Type *RetTy = II->getCalledFunction()->getReturnType();
3509
3510     MVT VT;
3511     if (!isTypeLegal(RetTy, VT))
3512       return false;
3513
3514     unsigned Op0Reg = getRegForValue(II->getOperand(0));
3515     if (!Op0Reg)
3516       return false;
3517     bool Op0IsKill = hasTrivialKill(II->getOperand(0));
3518
3519     unsigned ResultReg = fastEmit_r(VT, VT, ISD::FSQRT, Op0Reg, Op0IsKill);
3520     if (!ResultReg)
3521       return false;
3522
3523     updateValueMap(II, ResultReg);
3524     return true;
3525   }
3526   case Intrinsic::sadd_with_overflow:
3527   case Intrinsic::uadd_with_overflow:
3528   case Intrinsic::ssub_with_overflow:
3529   case Intrinsic::usub_with_overflow:
3530   case Intrinsic::smul_with_overflow:
3531   case Intrinsic::umul_with_overflow: {
3532     // This implements the basic lowering of the xalu with overflow intrinsics.
3533     const Function *Callee = II->getCalledFunction();
3534     auto *Ty = cast<StructType>(Callee->getReturnType());
3535     Type *RetTy = Ty->getTypeAtIndex(0U);
3536
3537     MVT VT;
3538     if (!isTypeLegal(RetTy, VT))
3539       return false;
3540
3541     if (VT != MVT::i32 && VT != MVT::i64)
3542       return false;
3543
3544     const Value *LHS = II->getArgOperand(0);
3545     const Value *RHS = II->getArgOperand(1);
3546     // Canonicalize immediate to the RHS.
3547     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3548         isCommutativeIntrinsic(II))
3549       std::swap(LHS, RHS);
3550
3551     // Simplify multiplies.
3552     Intrinsic::ID IID = II->getIntrinsicID();
3553     switch (IID) {
3554     default:
3555       break;
3556     case Intrinsic::smul_with_overflow:
3557       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3558         if (C->getValue() == 2) {
3559           IID = Intrinsic::sadd_with_overflow;
3560           RHS = LHS;
3561         }
3562       break;
3563     case Intrinsic::umul_with_overflow:
3564       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3565         if (C->getValue() == 2) {
3566           IID = Intrinsic::uadd_with_overflow;
3567           RHS = LHS;
3568         }
3569       break;
3570     }
3571
3572     unsigned ResultReg1 = 0, ResultReg2 = 0, MulReg = 0;
3573     AArch64CC::CondCode CC = AArch64CC::Invalid;
3574     switch (IID) {
3575     default: llvm_unreachable("Unexpected intrinsic!");
3576     case Intrinsic::sadd_with_overflow:
3577       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3578       CC = AArch64CC::VS;
3579       break;
3580     case Intrinsic::uadd_with_overflow:
3581       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3582       CC = AArch64CC::HS;
3583       break;
3584     case Intrinsic::ssub_with_overflow:
3585       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3586       CC = AArch64CC::VS;
3587       break;
3588     case Intrinsic::usub_with_overflow:
3589       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3590       CC = AArch64CC::LO;
3591       break;
3592     case Intrinsic::smul_with_overflow: {
3593       CC = AArch64CC::NE;
3594       unsigned LHSReg = getRegForValue(LHS);
3595       if (!LHSReg)
3596         return false;
3597       bool LHSIsKill = hasTrivialKill(LHS);
3598
3599       unsigned RHSReg = getRegForValue(RHS);
3600       if (!RHSReg)
3601         return false;
3602       bool RHSIsKill = hasTrivialKill(RHS);
3603
3604       if (VT == MVT::i32) {
3605         MulReg = emitSMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3606         unsigned ShiftReg = emitLSR_ri(MVT::i64, MVT::i64, MulReg,
3607                                        /*IsKill=*/false, 32);
3608         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3609                                             AArch64::sub_32);
3610         ShiftReg = fastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
3611                                               AArch64::sub_32);
3612         emitSubs_rs(VT, ShiftReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3613                     AArch64_AM::ASR, 31, /*WantResult=*/false);
3614       } else {
3615         assert(VT == MVT::i64 && "Unexpected value type.");
3616         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3617         // reused in the next instruction.
3618         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3619                             /*IsKill=*/false);
3620         unsigned SMULHReg = fastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
3621                                         RHSReg, RHSIsKill);
3622         emitSubs_rs(VT, SMULHReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3623                     AArch64_AM::ASR, 63, /*WantResult=*/false);
3624       }
3625       break;
3626     }
3627     case Intrinsic::umul_with_overflow: {
3628       CC = AArch64CC::NE;
3629       unsigned LHSReg = getRegForValue(LHS);
3630       if (!LHSReg)
3631         return false;
3632       bool LHSIsKill = hasTrivialKill(LHS);
3633
3634       unsigned RHSReg = getRegForValue(RHS);
3635       if (!RHSReg)
3636         return false;
3637       bool RHSIsKill = hasTrivialKill(RHS);
3638
3639       if (VT == MVT::i32) {
3640         MulReg = emitUMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3641         emitSubs_rs(MVT::i64, AArch64::XZR, /*IsKill=*/true, MulReg,
3642                     /*IsKill=*/false, AArch64_AM::LSR, 32,
3643                     /*WantResult=*/false);
3644         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3645                                             AArch64::sub_32);
3646       } else {
3647         assert(VT == MVT::i64 && "Unexpected value type.");
3648         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3649         // reused in the next instruction.
3650         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3651                             /*IsKill=*/false);
3652         unsigned UMULHReg = fastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
3653                                         RHSReg, RHSIsKill);
3654         emitSubs_rr(VT, AArch64::XZR, /*IsKill=*/true, UMULHReg,
3655                     /*IsKill=*/false, /*WantResult=*/false);
3656       }
3657       break;
3658     }
3659     }
3660
3661     if (MulReg) {
3662       ResultReg1 = createResultReg(TLI.getRegClassFor(VT));
3663       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3664               TII.get(TargetOpcode::COPY), ResultReg1).addReg(MulReg);
3665     }
3666
3667     ResultReg2 = fastEmitInst_rri(AArch64::CSINCWr, &AArch64::GPR32RegClass,
3668                                   AArch64::WZR, /*IsKill=*/true, AArch64::WZR,
3669                                   /*IsKill=*/true, getInvertedCondCode(CC));
3670     (void)ResultReg2;
3671     assert((ResultReg1 + 1) == ResultReg2 &&
3672            "Nonconsecutive result registers.");
3673     updateValueMap(II, ResultReg1, 2);
3674     return true;
3675   }
3676   }
3677   return false;
3678 }
3679
3680 bool AArch64FastISel::selectRet(const Instruction *I) {
3681   const ReturnInst *Ret = cast<ReturnInst>(I);
3682   const Function &F = *I->getParent()->getParent();
3683
3684   if (!FuncInfo.CanLowerReturn)
3685     return false;
3686
3687   if (F.isVarArg())
3688     return false;
3689
3690   // Build a list of return value registers.
3691   SmallVector<unsigned, 4> RetRegs;
3692
3693   if (Ret->getNumOperands() > 0) {
3694     CallingConv::ID CC = F.getCallingConv();
3695     SmallVector<ISD::OutputArg, 4> Outs;
3696     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI, DL);
3697
3698     // Analyze operands of the call, assigning locations to each operand.
3699     SmallVector<CCValAssign, 16> ValLocs;
3700     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
3701     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
3702                                                      : RetCC_AArch64_AAPCS;
3703     CCInfo.AnalyzeReturn(Outs, RetCC);
3704
3705     // Only handle a single return value for now.
3706     if (ValLocs.size() != 1)
3707       return false;
3708
3709     CCValAssign &VA = ValLocs[0];
3710     const Value *RV = Ret->getOperand(0);
3711
3712     // Don't bother handling odd stuff for now.
3713     if ((VA.getLocInfo() != CCValAssign::Full) &&
3714         (VA.getLocInfo() != CCValAssign::BCvt))
3715       return false;
3716
3717     // Only handle register returns for now.
3718     if (!VA.isRegLoc())
3719       return false;
3720
3721     unsigned Reg = getRegForValue(RV);
3722     if (Reg == 0)
3723       return false;
3724
3725     unsigned SrcReg = Reg + VA.getValNo();
3726     unsigned DestReg = VA.getLocReg();
3727     // Avoid a cross-class copy. This is very unlikely.
3728     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
3729       return false;
3730
3731     EVT RVEVT = TLI.getValueType(DL, RV->getType());
3732     if (!RVEVT.isSimple())
3733       return false;
3734
3735     // Vectors (of > 1 lane) in big endian need tricky handling.
3736     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1 &&
3737         !Subtarget->isLittleEndian())
3738       return false;
3739
3740     MVT RVVT = RVEVT.getSimpleVT();
3741     if (RVVT == MVT::f128)
3742       return false;
3743
3744     MVT DestVT = VA.getValVT();
3745     // Special handling for extended integers.
3746     if (RVVT != DestVT) {
3747       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
3748         return false;
3749
3750       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
3751         return false;
3752
3753       bool IsZExt = Outs[0].Flags.isZExt();
3754       SrcReg = emitIntExt(RVVT, SrcReg, DestVT, IsZExt);
3755       if (SrcReg == 0)
3756         return false;
3757     }
3758
3759     // Make the copy.
3760     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3761             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
3762
3763     // Add register to return instruction.
3764     RetRegs.push_back(VA.getLocReg());
3765   }
3766
3767   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3768                                     TII.get(AArch64::RET_ReallyLR));
3769   for (unsigned RetReg : RetRegs)
3770     MIB.addReg(RetReg, RegState::Implicit);
3771   return true;
3772 }
3773
3774 bool AArch64FastISel::selectTrunc(const Instruction *I) {
3775   Type *DestTy = I->getType();
3776   Value *Op = I->getOperand(0);
3777   Type *SrcTy = Op->getType();
3778
3779   EVT SrcEVT = TLI.getValueType(DL, SrcTy, true);
3780   EVT DestEVT = TLI.getValueType(DL, DestTy, true);
3781   if (!SrcEVT.isSimple())
3782     return false;
3783   if (!DestEVT.isSimple())
3784     return false;
3785
3786   MVT SrcVT = SrcEVT.getSimpleVT();
3787   MVT DestVT = DestEVT.getSimpleVT();
3788
3789   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
3790       SrcVT != MVT::i8)
3791     return false;
3792   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
3793       DestVT != MVT::i1)
3794     return false;
3795
3796   unsigned SrcReg = getRegForValue(Op);
3797   if (!SrcReg)
3798     return false;
3799   bool SrcIsKill = hasTrivialKill(Op);
3800
3801   // If we're truncating from i64 to a smaller non-legal type then generate an
3802   // AND. Otherwise, we know the high bits are undefined and a truncate only
3803   // generate a COPY. We cannot mark the source register also as result
3804   // register, because this can incorrectly transfer the kill flag onto the
3805   // source register.
3806   unsigned ResultReg;
3807   if (SrcVT == MVT::i64) {
3808     uint64_t Mask = 0;
3809     switch (DestVT.SimpleTy) {
3810     default:
3811       // Trunc i64 to i32 is handled by the target-independent fast-isel.
3812       return false;
3813     case MVT::i1:
3814       Mask = 0x1;
3815       break;
3816     case MVT::i8:
3817       Mask = 0xff;
3818       break;
3819     case MVT::i16:
3820       Mask = 0xffff;
3821       break;
3822     }
3823     // Issue an extract_subreg to get the lower 32-bits.
3824     unsigned Reg32 = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
3825                                                 AArch64::sub_32);
3826     // Create the AND instruction which performs the actual truncation.
3827     ResultReg = emitAnd_ri(MVT::i32, Reg32, /*IsKill=*/true, Mask);
3828     assert(ResultReg && "Unexpected AND instruction emission failure.");
3829   } else {
3830     ResultReg = createResultReg(&AArch64::GPR32RegClass);
3831     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3832             TII.get(TargetOpcode::COPY), ResultReg)
3833         .addReg(SrcReg, getKillRegState(SrcIsKill));
3834   }
3835
3836   updateValueMap(I, ResultReg);
3837   return true;
3838 }
3839
3840 unsigned AArch64FastISel::emiti1Ext(unsigned SrcReg, MVT DestVT, bool IsZExt) {
3841   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
3842           DestVT == MVT::i64) &&
3843          "Unexpected value type.");
3844   // Handle i8 and i16 as i32.
3845   if (DestVT == MVT::i8 || DestVT == MVT::i16)
3846     DestVT = MVT::i32;
3847
3848   if (IsZExt) {
3849     unsigned ResultReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
3850     assert(ResultReg && "Unexpected AND instruction emission failure.");
3851     if (DestVT == MVT::i64) {
3852       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
3853       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
3854       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3855       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3856               TII.get(AArch64::SUBREG_TO_REG), Reg64)
3857           .addImm(0)
3858           .addReg(ResultReg)
3859           .addImm(AArch64::sub_32);
3860       ResultReg = Reg64;
3861     }
3862     return ResultReg;
3863   } else {
3864     if (DestVT == MVT::i64) {
3865       // FIXME: We're SExt i1 to i64.
3866       return 0;
3867     }
3868     return fastEmitInst_rii(AArch64::SBFMWri, &AArch64::GPR32RegClass, SrcReg,
3869                             /*TODO:IsKill=*/false, 0, 0);
3870   }
3871 }
3872
3873 unsigned AArch64FastISel::emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3874                                       unsigned Op1, bool Op1IsKill) {
3875   unsigned Opc, ZReg;
3876   switch (RetVT.SimpleTy) {
3877   default: return 0;
3878   case MVT::i8:
3879   case MVT::i16:
3880   case MVT::i32:
3881     RetVT = MVT::i32;
3882     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
3883   case MVT::i64:
3884     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
3885   }
3886
3887   const TargetRegisterClass *RC =
3888       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3889   return fastEmitInst_rrr(Opc, RC, Op0, Op0IsKill, Op1, Op1IsKill,
3890                           /*IsKill=*/ZReg, true);
3891 }
3892
3893 unsigned AArch64FastISel::emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3894                                         unsigned Op1, bool Op1IsKill) {
3895   if (RetVT != MVT::i64)
3896     return 0;
3897
3898   return fastEmitInst_rrr(AArch64::SMADDLrrr, &AArch64::GPR64RegClass,
3899                           Op0, Op0IsKill, Op1, Op1IsKill,
3900                           AArch64::XZR, /*IsKill=*/true);
3901 }
3902
3903 unsigned AArch64FastISel::emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3904                                         unsigned Op1, bool Op1IsKill) {
3905   if (RetVT != MVT::i64)
3906     return 0;
3907
3908   return fastEmitInst_rrr(AArch64::UMADDLrrr, &AArch64::GPR64RegClass,
3909                           Op0, Op0IsKill, Op1, Op1IsKill,
3910                           AArch64::XZR, /*IsKill=*/true);
3911 }
3912
3913 unsigned AArch64FastISel::emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3914                                      unsigned Op1Reg, bool Op1IsKill) {
3915   unsigned Opc = 0;
3916   bool NeedTrunc = false;
3917   uint64_t Mask = 0;
3918   switch (RetVT.SimpleTy) {
3919   default: return 0;
3920   case MVT::i8:  Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xff;   break;
3921   case MVT::i16: Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xffff; break;
3922   case MVT::i32: Opc = AArch64::LSLVWr;                                  break;
3923   case MVT::i64: Opc = AArch64::LSLVXr;                                  break;
3924   }
3925
3926   const TargetRegisterClass *RC =
3927       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3928   if (NeedTrunc) {
3929     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3930     Op1IsKill = true;
3931   }
3932   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3933                                        Op1IsKill);
3934   if (NeedTrunc)
3935     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3936   return ResultReg;
3937 }
3938
3939 unsigned AArch64FastISel::emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3940                                      bool Op0IsKill, uint64_t Shift,
3941                                      bool IsZExt) {
3942   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3943          "Unexpected source/return type pair.");
3944   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
3945           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
3946          "Unexpected source value type.");
3947   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3948           RetVT == MVT::i64) && "Unexpected return value type.");
3949
3950   bool Is64Bit = (RetVT == MVT::i64);
3951   unsigned RegSize = Is64Bit ? 64 : 32;
3952   unsigned DstBits = RetVT.getSizeInBits();
3953   unsigned SrcBits = SrcVT.getSizeInBits();
3954   const TargetRegisterClass *RC =
3955       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3956
3957   // Just emit a copy for "zero" shifts.
3958   if (Shift == 0) {
3959     if (RetVT == SrcVT) {
3960       unsigned ResultReg = createResultReg(RC);
3961       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3962               TII.get(TargetOpcode::COPY), ResultReg)
3963           .addReg(Op0, getKillRegState(Op0IsKill));
3964       return ResultReg;
3965     } else
3966       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
3967   }
3968
3969   // Don't deal with undefined shifts.
3970   if (Shift >= DstBits)
3971     return 0;
3972
3973   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3974   // {S|U}BFM Wd, Wn, #r, #s
3975   // Wd<32+s-r,32-r> = Wn<s:0> when r > s
3976
3977   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3978   // %2 = shl i16 %1, 4
3979   // Wd<32+7-28,32-28> = Wn<7:0> <- clamp s to 7
3980   // 0b1111_1111_1111_1111__1111_1010_1010_0000 sext
3981   // 0b0000_0000_0000_0000__0000_0101_0101_0000 sext | zext
3982   // 0b0000_0000_0000_0000__0000_1010_1010_0000 zext
3983
3984   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3985   // %2 = shl i16 %1, 8
3986   // Wd<32+7-24,32-24> = Wn<7:0>
3987   // 0b1111_1111_1111_1111__1010_1010_0000_0000 sext
3988   // 0b0000_0000_0000_0000__0101_0101_0000_0000 sext | zext
3989   // 0b0000_0000_0000_0000__1010_1010_0000_0000 zext
3990
3991   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3992   // %2 = shl i16 %1, 12
3993   // Wd<32+3-20,32-20> = Wn<3:0>
3994   // 0b1111_1111_1111_1111__1010_0000_0000_0000 sext
3995   // 0b0000_0000_0000_0000__0101_0000_0000_0000 sext | zext
3996   // 0b0000_0000_0000_0000__1010_0000_0000_0000 zext
3997
3998   unsigned ImmR = RegSize - Shift;
3999   // Limit the width to the length of the source type.
4000   unsigned ImmS = std::min<unsigned>(SrcBits - 1, DstBits - 1 - Shift);
4001   static const unsigned OpcTable[2][2] = {
4002     {AArch64::SBFMWri, AArch64::SBFMXri},
4003     {AArch64::UBFMWri, AArch64::UBFMXri}
4004   };
4005   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4006   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4007     unsigned TmpReg = MRI.createVirtualRegister(RC);
4008     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4009             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4010         .addImm(0)
4011         .addReg(Op0, getKillRegState(Op0IsKill))
4012         .addImm(AArch64::sub_32);
4013     Op0 = TmpReg;
4014     Op0IsKill = true;
4015   }
4016   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4017 }
4018
4019 unsigned AArch64FastISel::emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4020                                      unsigned Op1Reg, bool Op1IsKill) {
4021   unsigned Opc = 0;
4022   bool NeedTrunc = false;
4023   uint64_t Mask = 0;
4024   switch (RetVT.SimpleTy) {
4025   default: return 0;
4026   case MVT::i8:  Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xff;   break;
4027   case MVT::i16: Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xffff; break;
4028   case MVT::i32: Opc = AArch64::LSRVWr; break;
4029   case MVT::i64: Opc = AArch64::LSRVXr; break;
4030   }
4031
4032   const TargetRegisterClass *RC =
4033       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4034   if (NeedTrunc) {
4035     Op0Reg = emitAnd_ri(MVT::i32, Op0Reg, Op0IsKill, Mask);
4036     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4037     Op0IsKill = Op1IsKill = true;
4038   }
4039   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4040                                        Op1IsKill);
4041   if (NeedTrunc)
4042     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4043   return ResultReg;
4044 }
4045
4046 unsigned AArch64FastISel::emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4047                                      bool Op0IsKill, uint64_t Shift,
4048                                      bool IsZExt) {
4049   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4050          "Unexpected source/return type pair.");
4051   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4052           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4053          "Unexpected source value type.");
4054   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4055           RetVT == MVT::i64) && "Unexpected return value type.");
4056
4057   bool Is64Bit = (RetVT == MVT::i64);
4058   unsigned RegSize = Is64Bit ? 64 : 32;
4059   unsigned DstBits = RetVT.getSizeInBits();
4060   unsigned SrcBits = SrcVT.getSizeInBits();
4061   const TargetRegisterClass *RC =
4062       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4063
4064   // Just emit a copy for "zero" shifts.
4065   if (Shift == 0) {
4066     if (RetVT == SrcVT) {
4067       unsigned ResultReg = createResultReg(RC);
4068       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4069               TII.get(TargetOpcode::COPY), ResultReg)
4070       .addReg(Op0, getKillRegState(Op0IsKill));
4071       return ResultReg;
4072     } else
4073       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4074   }
4075
4076   // Don't deal with undefined shifts.
4077   if (Shift >= DstBits)
4078     return 0;
4079
4080   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4081   // {S|U}BFM Wd, Wn, #r, #s
4082   // Wd<s-r:0> = Wn<s:r> when r <= s
4083
4084   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4085   // %2 = lshr i16 %1, 4
4086   // Wd<7-4:0> = Wn<7:4>
4087   // 0b0000_0000_0000_0000__0000_1111_1111_1010 sext
4088   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4089   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4090
4091   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4092   // %2 = lshr i16 %1, 8
4093   // Wd<7-7,0> = Wn<7:7>
4094   // 0b0000_0000_0000_0000__0000_0000_1111_1111 sext
4095   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4096   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4097
4098   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4099   // %2 = lshr i16 %1, 12
4100   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4101   // 0b0000_0000_0000_0000__0000_0000_0000_1111 sext
4102   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4103   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4104
4105   if (Shift >= SrcBits && IsZExt)
4106     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4107
4108   // It is not possible to fold a sign-extend into the LShr instruction. In this
4109   // case emit a sign-extend.
4110   if (!IsZExt) {
4111     Op0 = emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4112     if (!Op0)
4113       return 0;
4114     Op0IsKill = true;
4115     SrcVT = RetVT;
4116     SrcBits = SrcVT.getSizeInBits();
4117     IsZExt = true;
4118   }
4119
4120   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4121   unsigned ImmS = SrcBits - 1;
4122   static const unsigned OpcTable[2][2] = {
4123     {AArch64::SBFMWri, AArch64::SBFMXri},
4124     {AArch64::UBFMWri, AArch64::UBFMXri}
4125   };
4126   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4127   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4128     unsigned TmpReg = MRI.createVirtualRegister(RC);
4129     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4130             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4131         .addImm(0)
4132         .addReg(Op0, getKillRegState(Op0IsKill))
4133         .addImm(AArch64::sub_32);
4134     Op0 = TmpReg;
4135     Op0IsKill = true;
4136   }
4137   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4138 }
4139
4140 unsigned AArch64FastISel::emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4141                                      unsigned Op1Reg, bool Op1IsKill) {
4142   unsigned Opc = 0;
4143   bool NeedTrunc = false;
4144   uint64_t Mask = 0;
4145   switch (RetVT.SimpleTy) {
4146   default: return 0;
4147   case MVT::i8:  Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xff;   break;
4148   case MVT::i16: Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xffff; break;
4149   case MVT::i32: Opc = AArch64::ASRVWr;                                  break;
4150   case MVT::i64: Opc = AArch64::ASRVXr;                                  break;
4151   }
4152
4153   const TargetRegisterClass *RC =
4154       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4155   if (NeedTrunc) {
4156     Op0Reg = emitIntExt(RetVT, Op0Reg, MVT::i32, /*IsZExt=*/false);
4157     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4158     Op0IsKill = Op1IsKill = true;
4159   }
4160   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4161                                        Op1IsKill);
4162   if (NeedTrunc)
4163     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4164   return ResultReg;
4165 }
4166
4167 unsigned AArch64FastISel::emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4168                                      bool Op0IsKill, uint64_t Shift,
4169                                      bool IsZExt) {
4170   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4171          "Unexpected source/return type pair.");
4172   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4173           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4174          "Unexpected source value type.");
4175   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4176           RetVT == MVT::i64) && "Unexpected return value type.");
4177
4178   bool Is64Bit = (RetVT == MVT::i64);
4179   unsigned RegSize = Is64Bit ? 64 : 32;
4180   unsigned DstBits = RetVT.getSizeInBits();
4181   unsigned SrcBits = SrcVT.getSizeInBits();
4182   const TargetRegisterClass *RC =
4183       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4184
4185   // Just emit a copy for "zero" shifts.
4186   if (Shift == 0) {
4187     if (RetVT == SrcVT) {
4188       unsigned ResultReg = createResultReg(RC);
4189       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4190               TII.get(TargetOpcode::COPY), ResultReg)
4191       .addReg(Op0, getKillRegState(Op0IsKill));
4192       return ResultReg;
4193     } else
4194       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4195   }
4196
4197   // Don't deal with undefined shifts.
4198   if (Shift >= DstBits)
4199     return 0;
4200
4201   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4202   // {S|U}BFM Wd, Wn, #r, #s
4203   // Wd<s-r:0> = Wn<s:r> when r <= s
4204
4205   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4206   // %2 = ashr i16 %1, 4
4207   // Wd<7-4:0> = Wn<7:4>
4208   // 0b1111_1111_1111_1111__1111_1111_1111_1010 sext
4209   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4210   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4211
4212   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4213   // %2 = ashr i16 %1, 8
4214   // Wd<7-7,0> = Wn<7:7>
4215   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4216   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4217   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4218
4219   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4220   // %2 = ashr i16 %1, 12
4221   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4222   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4223   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4224   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4225
4226   if (Shift >= SrcBits && IsZExt)
4227     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4228
4229   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4230   unsigned ImmS = SrcBits - 1;
4231   static const unsigned OpcTable[2][2] = {
4232     {AArch64::SBFMWri, AArch64::SBFMXri},
4233     {AArch64::UBFMWri, AArch64::UBFMXri}
4234   };
4235   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4236   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4237     unsigned TmpReg = MRI.createVirtualRegister(RC);
4238     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4239             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4240         .addImm(0)
4241         .addReg(Op0, getKillRegState(Op0IsKill))
4242         .addImm(AArch64::sub_32);
4243     Op0 = TmpReg;
4244     Op0IsKill = true;
4245   }
4246   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4247 }
4248
4249 unsigned AArch64FastISel::emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
4250                                      bool IsZExt) {
4251   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
4252
4253   // FastISel does not have plumbing to deal with extensions where the SrcVT or
4254   // DestVT are odd things, so test to make sure that they are both types we can
4255   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
4256   // bail out to SelectionDAG.
4257   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
4258        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
4259       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
4260        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
4261     return 0;
4262
4263   unsigned Opc;
4264   unsigned Imm = 0;
4265
4266   switch (SrcVT.SimpleTy) {
4267   default:
4268     return 0;
4269   case MVT::i1:
4270     return emiti1Ext(SrcReg, DestVT, IsZExt);
4271   case MVT::i8:
4272     if (DestVT == MVT::i64)
4273       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4274     else
4275       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4276     Imm = 7;
4277     break;
4278   case MVT::i16:
4279     if (DestVT == MVT::i64)
4280       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4281     else
4282       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4283     Imm = 15;
4284     break;
4285   case MVT::i32:
4286     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
4287     Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4288     Imm = 31;
4289     break;
4290   }
4291
4292   // Handle i8 and i16 as i32.
4293   if (DestVT == MVT::i8 || DestVT == MVT::i16)
4294     DestVT = MVT::i32;
4295   else if (DestVT == MVT::i64) {
4296     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
4297     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4298             TII.get(AArch64::SUBREG_TO_REG), Src64)
4299         .addImm(0)
4300         .addReg(SrcReg)
4301         .addImm(AArch64::sub_32);
4302     SrcReg = Src64;
4303   }
4304
4305   const TargetRegisterClass *RC =
4306       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4307   return fastEmitInst_rii(Opc, RC, SrcReg, /*TODO:IsKill=*/false, 0, Imm);
4308 }
4309
4310 static bool isZExtLoad(const MachineInstr *LI) {
4311   switch (LI->getOpcode()) {
4312   default:
4313     return false;
4314   case AArch64::LDURBBi:
4315   case AArch64::LDURHHi:
4316   case AArch64::LDURWi:
4317   case AArch64::LDRBBui:
4318   case AArch64::LDRHHui:
4319   case AArch64::LDRWui:
4320   case AArch64::LDRBBroX:
4321   case AArch64::LDRHHroX:
4322   case AArch64::LDRWroX:
4323   case AArch64::LDRBBroW:
4324   case AArch64::LDRHHroW:
4325   case AArch64::LDRWroW:
4326     return true;
4327   }
4328 }
4329
4330 static bool isSExtLoad(const MachineInstr *LI) {
4331   switch (LI->getOpcode()) {
4332   default:
4333     return false;
4334   case AArch64::LDURSBWi:
4335   case AArch64::LDURSHWi:
4336   case AArch64::LDURSBXi:
4337   case AArch64::LDURSHXi:
4338   case AArch64::LDURSWi:
4339   case AArch64::LDRSBWui:
4340   case AArch64::LDRSHWui:
4341   case AArch64::LDRSBXui:
4342   case AArch64::LDRSHXui:
4343   case AArch64::LDRSWui:
4344   case AArch64::LDRSBWroX:
4345   case AArch64::LDRSHWroX:
4346   case AArch64::LDRSBXroX:
4347   case AArch64::LDRSHXroX:
4348   case AArch64::LDRSWroX:
4349   case AArch64::LDRSBWroW:
4350   case AArch64::LDRSHWroW:
4351   case AArch64::LDRSBXroW:
4352   case AArch64::LDRSHXroW:
4353   case AArch64::LDRSWroW:
4354     return true;
4355   }
4356 }
4357
4358 bool AArch64FastISel::optimizeIntExtLoad(const Instruction *I, MVT RetVT,
4359                                          MVT SrcVT) {
4360   const auto *LI = dyn_cast<LoadInst>(I->getOperand(0));
4361   if (!LI || !LI->hasOneUse())
4362     return false;
4363
4364   // Check if the load instruction has already been selected.
4365   unsigned Reg = lookUpRegForValue(LI);
4366   if (!Reg)
4367     return false;
4368
4369   MachineInstr *MI = MRI.getUniqueVRegDef(Reg);
4370   if (!MI)
4371     return false;
4372
4373   // Check if the correct load instruction has been emitted - SelectionDAG might
4374   // have emitted a zero-extending load, but we need a sign-extending load.
4375   bool IsZExt = isa<ZExtInst>(I);
4376   const auto *LoadMI = MI;
4377   if (LoadMI->getOpcode() == TargetOpcode::COPY &&
4378       LoadMI->getOperand(1).getSubReg() == AArch64::sub_32) {
4379     unsigned LoadReg = MI->getOperand(1).getReg();
4380     LoadMI = MRI.getUniqueVRegDef(LoadReg);
4381     assert(LoadMI && "Expected valid instruction");
4382   }
4383   if (!(IsZExt && isZExtLoad(LoadMI)) && !(!IsZExt && isSExtLoad(LoadMI)))
4384     return false;
4385
4386   // Nothing to be done.
4387   if (RetVT != MVT::i64 || SrcVT > MVT::i32) {
4388     updateValueMap(I, Reg);
4389     return true;
4390   }
4391
4392   if (IsZExt) {
4393     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
4394     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4395             TII.get(AArch64::SUBREG_TO_REG), Reg64)
4396         .addImm(0)
4397         .addReg(Reg, getKillRegState(true))
4398         .addImm(AArch64::sub_32);
4399     Reg = Reg64;
4400   } else {
4401     assert((MI->getOpcode() == TargetOpcode::COPY &&
4402             MI->getOperand(1).getSubReg() == AArch64::sub_32) &&
4403            "Expected copy instruction");
4404     Reg = MI->getOperand(1).getReg();
4405     MI->eraseFromParent();
4406   }
4407   updateValueMap(I, Reg);
4408   return true;
4409 }
4410
4411 bool AArch64FastISel::selectIntExt(const Instruction *I) {
4412   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
4413          "Unexpected integer extend instruction.");
4414   MVT RetVT;
4415   MVT SrcVT;
4416   if (!isTypeSupported(I->getType(), RetVT))
4417     return false;
4418
4419   if (!isTypeSupported(I->getOperand(0)->getType(), SrcVT))
4420     return false;
4421
4422   // Try to optimize already sign-/zero-extended values from load instructions.
4423   if (optimizeIntExtLoad(I, RetVT, SrcVT))
4424     return true;
4425
4426   unsigned SrcReg = getRegForValue(I->getOperand(0));
4427   if (!SrcReg)
4428     return false;
4429   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
4430
4431   // Try to optimize already sign-/zero-extended values from function arguments.
4432   bool IsZExt = isa<ZExtInst>(I);
4433   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0))) {
4434     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr())) {
4435       if (RetVT == MVT::i64 && SrcVT != MVT::i64) {
4436         unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
4437         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4438                 TII.get(AArch64::SUBREG_TO_REG), ResultReg)
4439             .addImm(0)
4440             .addReg(SrcReg, getKillRegState(SrcIsKill))
4441             .addImm(AArch64::sub_32);
4442         SrcReg = ResultReg;
4443       }
4444       // Conservatively clear all kill flags from all uses, because we are
4445       // replacing a sign-/zero-extend instruction at IR level with a nop at MI
4446       // level. The result of the instruction at IR level might have been
4447       // trivially dead, which is now not longer true.
4448       unsigned UseReg = lookUpRegForValue(I);
4449       if (UseReg)
4450         MRI.clearKillFlags(UseReg);
4451
4452       updateValueMap(I, SrcReg);
4453       return true;
4454     }
4455   }
4456
4457   unsigned ResultReg = emitIntExt(SrcVT, SrcReg, RetVT, IsZExt);
4458   if (!ResultReg)
4459     return false;
4460
4461   updateValueMap(I, ResultReg);
4462   return true;
4463 }
4464
4465 bool AArch64FastISel::selectRem(const Instruction *I, unsigned ISDOpcode) {
4466   EVT DestEVT = TLI.getValueType(DL, I->getType(), true);
4467   if (!DestEVT.isSimple())
4468     return false;
4469
4470   MVT DestVT = DestEVT.getSimpleVT();
4471   if (DestVT != MVT::i64 && DestVT != MVT::i32)
4472     return false;
4473
4474   unsigned DivOpc;
4475   bool Is64bit = (DestVT == MVT::i64);
4476   switch (ISDOpcode) {
4477   default:
4478     return false;
4479   case ISD::SREM:
4480     DivOpc = Is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
4481     break;
4482   case ISD::UREM:
4483     DivOpc = Is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
4484     break;
4485   }
4486   unsigned MSubOpc = Is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
4487   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4488   if (!Src0Reg)
4489     return false;
4490   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4491
4492   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4493   if (!Src1Reg)
4494     return false;
4495   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4496
4497   const TargetRegisterClass *RC =
4498       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4499   unsigned QuotReg = fastEmitInst_rr(DivOpc, RC, Src0Reg, /*IsKill=*/false,
4500                                      Src1Reg, /*IsKill=*/false);
4501   assert(QuotReg && "Unexpected DIV instruction emission failure.");
4502   // The remainder is computed as numerator - (quotient * denominator) using the
4503   // MSUB instruction.
4504   unsigned ResultReg = fastEmitInst_rrr(MSubOpc, RC, QuotReg, /*IsKill=*/true,
4505                                         Src1Reg, Src1IsKill, Src0Reg,
4506                                         Src0IsKill);
4507   updateValueMap(I, ResultReg);
4508   return true;
4509 }
4510
4511 bool AArch64FastISel::selectMul(const Instruction *I) {
4512   MVT VT;
4513   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
4514     return false;
4515
4516   if (VT.isVector())
4517     return selectBinaryOp(I, ISD::MUL);
4518
4519   const Value *Src0 = I->getOperand(0);
4520   const Value *Src1 = I->getOperand(1);
4521   if (const auto *C = dyn_cast<ConstantInt>(Src0))
4522     if (C->getValue().isPowerOf2())
4523       std::swap(Src0, Src1);
4524
4525   // Try to simplify to a shift instruction.
4526   if (const auto *C = dyn_cast<ConstantInt>(Src1))
4527     if (C->getValue().isPowerOf2()) {
4528       uint64_t ShiftVal = C->getValue().logBase2();
4529       MVT SrcVT = VT;
4530       bool IsZExt = true;
4531       if (const auto *ZExt = dyn_cast<ZExtInst>(Src0)) {
4532         if (!isIntExtFree(ZExt)) {
4533           MVT VT;
4534           if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), VT)) {
4535             SrcVT = VT;
4536             IsZExt = true;
4537             Src0 = ZExt->getOperand(0);
4538           }
4539         }
4540       } else if (const auto *SExt = dyn_cast<SExtInst>(Src0)) {
4541         if (!isIntExtFree(SExt)) {
4542           MVT VT;
4543           if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), VT)) {
4544             SrcVT = VT;
4545             IsZExt = false;
4546             Src0 = SExt->getOperand(0);
4547           }
4548         }
4549       }
4550
4551       unsigned Src0Reg = getRegForValue(Src0);
4552       if (!Src0Reg)
4553         return false;
4554       bool Src0IsKill = hasTrivialKill(Src0);
4555
4556       unsigned ResultReg =
4557           emitLSL_ri(VT, SrcVT, Src0Reg, Src0IsKill, ShiftVal, IsZExt);
4558
4559       if (ResultReg) {
4560         updateValueMap(I, ResultReg);
4561         return true;
4562       }
4563     }
4564
4565   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4566   if (!Src0Reg)
4567     return false;
4568   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4569
4570   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4571   if (!Src1Reg)
4572     return false;
4573   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4574
4575   unsigned ResultReg = emitMul_rr(VT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
4576
4577   if (!ResultReg)
4578     return false;
4579
4580   updateValueMap(I, ResultReg);
4581   return true;
4582 }
4583
4584 bool AArch64FastISel::selectShift(const Instruction *I) {
4585   MVT RetVT;
4586   if (!isTypeSupported(I->getType(), RetVT, /*IsVectorAllowed=*/true))
4587     return false;
4588
4589   if (RetVT.isVector())
4590     return selectOperator(I, I->getOpcode());
4591
4592   if (const auto *C = dyn_cast<ConstantInt>(I->getOperand(1))) {
4593     unsigned ResultReg = 0;
4594     uint64_t ShiftVal = C->getZExtValue();
4595     MVT SrcVT = RetVT;
4596     bool IsZExt = I->getOpcode() != Instruction::AShr;
4597     const Value *Op0 = I->getOperand(0);
4598     if (const auto *ZExt = dyn_cast<ZExtInst>(Op0)) {
4599       if (!isIntExtFree(ZExt)) {
4600         MVT TmpVT;
4601         if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), TmpVT)) {
4602           SrcVT = TmpVT;
4603           IsZExt = true;
4604           Op0 = ZExt->getOperand(0);
4605         }
4606       }
4607     } else if (const auto *SExt = dyn_cast<SExtInst>(Op0)) {
4608       if (!isIntExtFree(SExt)) {
4609         MVT TmpVT;
4610         if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), TmpVT)) {
4611           SrcVT = TmpVT;
4612           IsZExt = false;
4613           Op0 = SExt->getOperand(0);
4614         }
4615       }
4616     }
4617
4618     unsigned Op0Reg = getRegForValue(Op0);
4619     if (!Op0Reg)
4620       return false;
4621     bool Op0IsKill = hasTrivialKill(Op0);
4622
4623     switch (I->getOpcode()) {
4624     default: llvm_unreachable("Unexpected instruction.");
4625     case Instruction::Shl:
4626       ResultReg = emitLSL_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4627       break;
4628     case Instruction::AShr:
4629       ResultReg = emitASR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4630       break;
4631     case Instruction::LShr:
4632       ResultReg = emitLSR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4633       break;
4634     }
4635     if (!ResultReg)
4636       return false;
4637
4638     updateValueMap(I, ResultReg);
4639     return true;
4640   }
4641
4642   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4643   if (!Op0Reg)
4644     return false;
4645   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4646
4647   unsigned Op1Reg = getRegForValue(I->getOperand(1));
4648   if (!Op1Reg)
4649     return false;
4650   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
4651
4652   unsigned ResultReg = 0;
4653   switch (I->getOpcode()) {
4654   default: llvm_unreachable("Unexpected instruction.");
4655   case Instruction::Shl:
4656     ResultReg = emitLSL_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4657     break;
4658   case Instruction::AShr:
4659     ResultReg = emitASR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4660     break;
4661   case Instruction::LShr:
4662     ResultReg = emitLSR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4663     break;
4664   }
4665
4666   if (!ResultReg)
4667     return false;
4668
4669   updateValueMap(I, ResultReg);
4670   return true;
4671 }
4672
4673 bool AArch64FastISel::selectBitCast(const Instruction *I) {
4674   MVT RetVT, SrcVT;
4675
4676   if (!isTypeLegal(I->getOperand(0)->getType(), SrcVT))
4677     return false;
4678   if (!isTypeLegal(I->getType(), RetVT))
4679     return false;
4680
4681   unsigned Opc;
4682   if (RetVT == MVT::f32 && SrcVT == MVT::i32)
4683     Opc = AArch64::FMOVWSr;
4684   else if (RetVT == MVT::f64 && SrcVT == MVT::i64)
4685     Opc = AArch64::FMOVXDr;
4686   else if (RetVT == MVT::i32 && SrcVT == MVT::f32)
4687     Opc = AArch64::FMOVSWr;
4688   else if (RetVT == MVT::i64 && SrcVT == MVT::f64)
4689     Opc = AArch64::FMOVDXr;
4690   else
4691     return false;
4692
4693   const TargetRegisterClass *RC = nullptr;
4694   switch (RetVT.SimpleTy) {
4695   default: llvm_unreachable("Unexpected value type.");
4696   case MVT::i32: RC = &AArch64::GPR32RegClass; break;
4697   case MVT::i64: RC = &AArch64::GPR64RegClass; break;
4698   case MVT::f32: RC = &AArch64::FPR32RegClass; break;
4699   case MVT::f64: RC = &AArch64::FPR64RegClass; break;
4700   }
4701   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4702   if (!Op0Reg)
4703     return false;
4704   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4705   unsigned ResultReg = fastEmitInst_r(Opc, RC, Op0Reg, Op0IsKill);
4706
4707   if (!ResultReg)
4708     return false;
4709
4710   updateValueMap(I, ResultReg);
4711   return true;
4712 }
4713
4714 bool AArch64FastISel::selectFRem(const Instruction *I) {
4715   MVT RetVT;
4716   if (!isTypeLegal(I->getType(), RetVT))
4717     return false;
4718
4719   RTLIB::Libcall LC;
4720   switch (RetVT.SimpleTy) {
4721   default:
4722     return false;
4723   case MVT::f32:
4724     LC = RTLIB::REM_F32;
4725     break;
4726   case MVT::f64:
4727     LC = RTLIB::REM_F64;
4728     break;
4729   }
4730
4731   ArgListTy Args;
4732   Args.reserve(I->getNumOperands());
4733
4734   // Populate the argument list.
4735   for (auto &Arg : I->operands()) {
4736     ArgListEntry Entry;
4737     Entry.Val = Arg;
4738     Entry.Ty = Arg->getType();
4739     Args.push_back(Entry);
4740   }
4741
4742   CallLoweringInfo CLI;
4743   MCContext &Ctx = MF->getContext();
4744   CLI.setCallee(DL, Ctx, TLI.getLibcallCallingConv(LC), I->getType(),
4745                 TLI.getLibcallName(LC), std::move(Args));
4746   if (!lowerCallTo(CLI))
4747     return false;
4748   updateValueMap(I, CLI.ResultReg);
4749   return true;
4750 }
4751
4752 bool AArch64FastISel::selectSDiv(const Instruction *I) {
4753   MVT VT;
4754   if (!isTypeLegal(I->getType(), VT))
4755     return false;
4756
4757   if (!isa<ConstantInt>(I->getOperand(1)))
4758     return selectBinaryOp(I, ISD::SDIV);
4759
4760   const APInt &C = cast<ConstantInt>(I->getOperand(1))->getValue();
4761   if ((VT != MVT::i32 && VT != MVT::i64) || !C ||
4762       !(C.isPowerOf2() || (-C).isPowerOf2()))
4763     return selectBinaryOp(I, ISD::SDIV);
4764
4765   unsigned Lg2 = C.countTrailingZeros();
4766   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4767   if (!Src0Reg)
4768     return false;
4769   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4770
4771   if (cast<BinaryOperator>(I)->isExact()) {
4772     unsigned ResultReg = emitASR_ri(VT, VT, Src0Reg, Src0IsKill, Lg2);
4773     if (!ResultReg)
4774       return false;
4775     updateValueMap(I, ResultReg);
4776     return true;
4777   }
4778
4779   int64_t Pow2MinusOne = (1ULL << Lg2) - 1;
4780   unsigned AddReg = emitAdd_ri_(VT, Src0Reg, /*IsKill=*/false, Pow2MinusOne);
4781   if (!AddReg)
4782     return false;
4783
4784   // (Src0 < 0) ? Pow2 - 1 : 0;
4785   if (!emitICmp_ri(VT, Src0Reg, /*IsKill=*/false, 0))
4786     return false;
4787
4788   unsigned SelectOpc;
4789   const TargetRegisterClass *RC;
4790   if (VT == MVT::i64) {
4791     SelectOpc = AArch64::CSELXr;
4792     RC = &AArch64::GPR64RegClass;
4793   } else {
4794     SelectOpc = AArch64::CSELWr;
4795     RC = &AArch64::GPR32RegClass;
4796   }
4797   unsigned SelectReg =
4798       fastEmitInst_rri(SelectOpc, RC, AddReg, /*IsKill=*/true, Src0Reg,
4799                        Src0IsKill, AArch64CC::LT);
4800   if (!SelectReg)
4801     return false;
4802
4803   // Divide by Pow2 --> ashr. If we're dividing by a negative value we must also
4804   // negate the result.
4805   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
4806   unsigned ResultReg;
4807   if (C.isNegative())
4808     ResultReg = emitAddSub_rs(/*UseAdd=*/false, VT, ZeroReg, /*IsKill=*/true,
4809                               SelectReg, /*IsKill=*/true, AArch64_AM::ASR, Lg2);
4810   else
4811     ResultReg = emitASR_ri(VT, VT, SelectReg, /*IsKill=*/true, Lg2);
4812
4813   if (!ResultReg)
4814     return false;
4815
4816   updateValueMap(I, ResultReg);
4817   return true;
4818 }
4819
4820 /// This is mostly a copy of the existing FastISel getRegForGEPIndex code. We
4821 /// have to duplicate it for AArch64, because otherwise we would fail during the
4822 /// sign-extend emission.
4823 std::pair<unsigned, bool> AArch64FastISel::getRegForGEPIndex(const Value *Idx) {
4824   unsigned IdxN = getRegForValue(Idx);
4825   if (IdxN == 0)
4826     // Unhandled operand. Halt "fast" selection and bail.
4827     return std::pair<unsigned, bool>(0, false);
4828
4829   bool IdxNIsKill = hasTrivialKill(Idx);
4830
4831   // If the index is smaller or larger than intptr_t, truncate or extend it.
4832   MVT PtrVT = TLI.getPointerTy(DL);
4833   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
4834   if (IdxVT.bitsLT(PtrVT)) {
4835     IdxN = emitIntExt(IdxVT.getSimpleVT(), IdxN, PtrVT, /*IsZExt=*/false);
4836     IdxNIsKill = true;
4837   } else if (IdxVT.bitsGT(PtrVT))
4838     llvm_unreachable("AArch64 FastISel doesn't support types larger than i64");
4839   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
4840 }
4841
4842 /// This is mostly a copy of the existing FastISel GEP code, but we have to
4843 /// duplicate it for AArch64, because otherwise we would bail out even for
4844 /// simple cases. This is because the standard fastEmit functions don't cover
4845 /// MUL at all and ADD is lowered very inefficientily.
4846 bool AArch64FastISel::selectGetElementPtr(const Instruction *I) {
4847   unsigned N = getRegForValue(I->getOperand(0));
4848   if (!N)
4849     return false;
4850   bool NIsKill = hasTrivialKill(I->getOperand(0));
4851
4852   // Keep a running tab of the total offset to coalesce multiple N = N + Offset
4853   // into a single N = N + TotalOffset.
4854   uint64_t TotalOffs = 0;
4855   Type *Ty = I->getOperand(0)->getType();
4856   MVT VT = TLI.getPointerTy(DL);
4857   for (auto OI = std::next(I->op_begin()), E = I->op_end(); OI != E; ++OI) {
4858     const Value *Idx = *OI;
4859     if (auto *StTy = dyn_cast<StructType>(Ty)) {
4860       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
4861       // N = N + Offset
4862       if (Field)
4863         TotalOffs += DL.getStructLayout(StTy)->getElementOffset(Field);
4864       Ty = StTy->getElementType(Field);
4865     } else {
4866       Ty = cast<SequentialType>(Ty)->getElementType();
4867       // If this is a constant subscript, handle it quickly.
4868       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
4869         if (CI->isZero())
4870           continue;
4871         // N = N + Offset
4872         TotalOffs +=
4873             DL.getTypeAllocSize(Ty) * cast<ConstantInt>(CI)->getSExtValue();
4874         continue;
4875       }
4876       if (TotalOffs) {
4877         N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4878         if (!N)
4879           return false;
4880         NIsKill = true;
4881         TotalOffs = 0;
4882       }
4883
4884       // N = N + Idx * ElementSize;
4885       uint64_t ElementSize = DL.getTypeAllocSize(Ty);
4886       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
4887       unsigned IdxN = Pair.first;
4888       bool IdxNIsKill = Pair.second;
4889       if (!IdxN)
4890         return false;
4891
4892       if (ElementSize != 1) {
4893         unsigned C = fastEmit_i(VT, VT, ISD::Constant, ElementSize);
4894         if (!C)
4895           return false;
4896         IdxN = emitMul_rr(VT, IdxN, IdxNIsKill, C, true);
4897         if (!IdxN)
4898           return false;
4899         IdxNIsKill = true;
4900       }
4901       N = fastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
4902       if (!N)
4903         return false;
4904     }
4905   }
4906   if (TotalOffs) {
4907     N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4908     if (!N)
4909       return false;
4910   }
4911   updateValueMap(I, N);
4912   return true;
4913 }
4914
4915 bool AArch64FastISel::fastSelectInstruction(const Instruction *I) {
4916   switch (I->getOpcode()) {
4917   default:
4918     break;
4919   case Instruction::Add:
4920   case Instruction::Sub:
4921     return selectAddSub(I);
4922   case Instruction::Mul:
4923     return selectMul(I);
4924   case Instruction::SDiv:
4925     return selectSDiv(I);
4926   case Instruction::SRem:
4927     if (!selectBinaryOp(I, ISD::SREM))
4928       return selectRem(I, ISD::SREM);
4929     return true;
4930   case Instruction::URem:
4931     if (!selectBinaryOp(I, ISD::UREM))
4932       return selectRem(I, ISD::UREM);
4933     return true;
4934   case Instruction::Shl:
4935   case Instruction::LShr:
4936   case Instruction::AShr:
4937     return selectShift(I);
4938   case Instruction::And:
4939   case Instruction::Or:
4940   case Instruction::Xor:
4941     return selectLogicalOp(I);
4942   case Instruction::Br:
4943     return selectBranch(I);
4944   case Instruction::IndirectBr:
4945     return selectIndirectBr(I);
4946   case Instruction::BitCast:
4947     if (!FastISel::selectBitCast(I))
4948       return selectBitCast(I);
4949     return true;
4950   case Instruction::FPToSI:
4951     if (!selectCast(I, ISD::FP_TO_SINT))
4952       return selectFPToInt(I, /*Signed=*/true);
4953     return true;
4954   case Instruction::FPToUI:
4955     return selectFPToInt(I, /*Signed=*/false);
4956   case Instruction::ZExt:
4957   case Instruction::SExt:
4958     return selectIntExt(I);
4959   case Instruction::Trunc:
4960     if (!selectCast(I, ISD::TRUNCATE))
4961       return selectTrunc(I);
4962     return true;
4963   case Instruction::FPExt:
4964     return selectFPExt(I);
4965   case Instruction::FPTrunc:
4966     return selectFPTrunc(I);
4967   case Instruction::SIToFP:
4968     if (!selectCast(I, ISD::SINT_TO_FP))
4969       return selectIntToFP(I, /*Signed=*/true);
4970     return true;
4971   case Instruction::UIToFP:
4972     return selectIntToFP(I, /*Signed=*/false);
4973   case Instruction::Load:
4974     return selectLoad(I);
4975   case Instruction::Store:
4976     return selectStore(I);
4977   case Instruction::FCmp:
4978   case Instruction::ICmp:
4979     return selectCmp(I);
4980   case Instruction::Select:
4981     return selectSelect(I);
4982   case Instruction::Ret:
4983     return selectRet(I);
4984   case Instruction::FRem:
4985     return selectFRem(I);
4986   case Instruction::GetElementPtr:
4987     return selectGetElementPtr(I);
4988   }
4989
4990   // fall-back to target-independent instruction selection.
4991   return selectOperator(I, I->getOpcode());
4992   // Silence warnings.
4993   (void)&CC_AArch64_DarwinPCS_VarArg;
4994 }
4995
4996 namespace llvm {
4997 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &FuncInfo,
4998                                         const TargetLibraryInfo *LibInfo) {
4999   return new AArch64FastISel(FuncInfo, LibInfo);
5000 }
5001 }