lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "MCTargetDesc/AArch64AddressingModes.h"
  20 #include "llvm/Analysis/BranchProbabilityInfo.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DerivedTypes.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GetElementPtrTypeIterator.h"
  33 #include "llvm/IR/GlobalAlias.h"
  34 #include "llvm/IR/GlobalVariable.h"
  35 #include "llvm/IR/Instructions.h"
  36 #include "llvm/IR/IntrinsicInst.h"
  37 #include "llvm/IR/Operator.h"
  38 #include "llvm/Support/CommandLine.h"
  39 using namespace llvm;
  40
  41 namespace {
  42
  43 class AArch64FastISel : public FastISel {
  44
  45   class Address {
  46   public:
  47     typedef enum {
  48       RegBase,
  49       FrameIndexBase
  50     } BaseKind;
  51
  52   private:
  53     BaseKind Kind;
  54     union {
  55       unsigned Reg;
  56       int FI;
  57     } Base;
  58     int64_t Offset;
  59     const GlobalValue *GV;
  60
  61   public:
  62     Address() : Kind(RegBase), Offset(0), GV(nullptr) { Base.Reg = 0; }
  63     void setKind(BaseKind K) { Kind = K; }
  64     BaseKind getKind() const { return Kind; }
  65     bool isRegBase() const { return Kind == RegBase; }
  66     bool isFIBase() const { return Kind == FrameIndexBase; }
  67     void setReg(unsigned Reg) {
  68       assert(isRegBase() && "Invalid base register access!");
  69       Base.Reg = Reg;
  70     }
  71     unsigned getReg() const {
  72       assert(isRegBase() && "Invalid base register access!");
  73       return Base.Reg;
  74     }
  75     void setFI(unsigned FI) {
  76       assert(isFIBase() && "Invalid base frame index  access!");
  77       Base.FI = FI;
  78     }
  79     unsigned getFI() const {
  80       assert(isFIBase() && "Invalid base frame index access!");
  81       return Base.FI;
  82     }
  83     void setOffset(int64_t O) { Offset = O; }
  84     int64_t getOffset() { return Offset; }
  85
  86     void setGlobalValue(const GlobalValue *G) { GV = G; }
  87     const GlobalValue *getGlobalValue() { return GV; }
  88
  89     bool isValid() { return isFIBase() || (isRegBase() && getReg() != 0); }
  90   };
  91
  92   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
  93   /// make the right decision when generating code for different targets.
  94   const AArch64Subtarget *Subtarget;
  95   LLVMContext *Context;
  96
  97   bool FastLowerArguments() override;
  98   bool FastLowerCall(CallLoweringInfo &CLI) override;
  99   bool FastLowerIntrinsicCall(const IntrinsicInst *II) override;
 100
 101 private:
 102   // Selection routines.
 103   bool SelectLoad(const Instruction *I);
 104   bool SelectStore(const Instruction *I);
 105   bool SelectBranch(const Instruction *I);
 106   bool SelectIndirectBr(const Instruction *I);
 107   bool SelectCmp(const Instruction *I);
 108   bool SelectSelect(const Instruction *I);
 109   bool SelectFPExt(const Instruction *I);
 110   bool SelectFPTrunc(const Instruction *I);
 111   bool SelectFPToInt(const Instruction *I, bool Signed);
 112   bool SelectIntToFP(const Instruction *I, bool Signed);
 113   bool SelectRem(const Instruction *I, unsigned ISDOpcode);
 114   bool SelectRet(const Instruction *I);
 115   bool SelectTrunc(const Instruction *I);
 116   bool SelectIntExt(const Instruction *I);
 117   bool SelectMul(const Instruction *I);
 118   bool SelectShift(const Instruction *I, bool IsLeftShift, bool IsArithmetic);
 119   bool SelectBitCast(const Instruction *I);
 120
 121   // Utility helper routines.
 122   bool isTypeLegal(Type *Ty, MVT &VT);
 123   bool isLoadStoreTypeLegal(Type *Ty, MVT &VT);
 124   bool ComputeAddress(const Value *Obj, Address &Addr);
 125   bool ComputeCallAddress(const Value *V, Address &Addr);
 126   bool SimplifyAddress(Address &Addr, MVT VT, int64_t ScaleFactor,
 127                        bool UseUnscaled);
 128   void AddLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 129                             unsigned Flags, MachineMemOperand *MMO,
 130                             bool UseUnscaled);
 131   bool IsMemCpySmall(uint64_t Len, unsigned Alignment);
 132   bool TryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 133                           unsigned Alignment);
 134   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 135                          const Value *Cond);
 136
 137   // Emit functions.
 138   bool EmitCmp(Value *Src1Value, Value *Src2Value, bool isZExt);
 139   bool EmitLoad(MVT VT, unsigned &ResultReg, Address Addr,
 140                 MachineMemOperand *MMO = nullptr, bool UseUnscaled = false);
 141   bool EmitStore(MVT VT, unsigned SrcReg, Address Addr,
 142                  MachineMemOperand *MMO = nullptr, bool UseUnscaled = false);
 143   unsigned EmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 144   unsigned Emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 145   unsigned Emit_MUL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 146                        unsigned Op1, bool Op1IsKill);
 147   unsigned Emit_SMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 148                          unsigned Op1, bool Op1IsKill);
 149   unsigned Emit_UMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 150                          unsigned Op1, bool Op1IsKill);
 151   unsigned Emit_LSL_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 152   unsigned Emit_LSR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 153   unsigned Emit_ASR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 154
 155   unsigned AArch64MaterializeInt(const ConstantInt *CI, MVT VT);
 156   unsigned AArch64MaterializeFP(const ConstantFP *CFP, MVT VT);
 157   unsigned AArch64MaterializeGV(const GlobalValue *GV);
 158
 159   // Call handling routines.
 160 private:
 161   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 162   bool ProcessCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 163                        unsigned &NumBytes);
 164   bool FinishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 165
 166 public:
 167   // Backend specific FastISel code.
 168   unsigned TargetMaterializeAlloca(const AllocaInst *AI) override;
 169   unsigned TargetMaterializeConstant(const Constant *C) override;
 170
 171   explicit AArch64FastISel(FunctionLoweringInfo &funcInfo,
 172                          const TargetLibraryInfo *libInfo)
 173       : FastISel(funcInfo, libInfo) {
 174     Subtarget = &TM.getSubtarget<AArch64Subtarget>();
 175     Context = &funcInfo.Fn->getContext();
 176   }
 177
 178   bool TargetSelectInstruction(const Instruction *I) override;
 179
 180 #include "AArch64GenFastISel.inc"
 181 };
 182
 183 } // end anonymous namespace
 184
 185 #include "AArch64GenCallingConv.inc"
 186
 187 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 188   if (CC == CallingConv::WebKit_JS)
 189     return CC_AArch64_WebKit_JS;
 190   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 191 }
 192
 193 unsigned AArch64FastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 194   assert(TLI.getValueType(AI->getType(), true) == MVT::i64 &&
 195          "Alloca should always return a pointer.");
 196
 197   // Don't handle dynamic allocas.
 198   if (!FuncInfo.StaticAllocaMap.count(AI))
 199     return 0;
 200
 201   DenseMap<const AllocaInst *, int>::iterator SI =
 202       FuncInfo.StaticAllocaMap.find(AI);
 203
 204   if (SI != FuncInfo.StaticAllocaMap.end()) {
 205     unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
 206     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 207             ResultReg)
 208         .addFrameIndex(SI->second)
 209         .addImm(0)
 210         .addImm(0);
 211     return ResultReg;
 212   }
 213
 214   return 0;
 215 }
 216
 217 unsigned AArch64FastISel::AArch64MaterializeInt(const ConstantInt *CI, MVT VT) {
 218   if (VT > MVT::i64)
 219     return 0;
 220   return FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 221 }
 222
 223 unsigned AArch64FastISel::AArch64MaterializeFP(const ConstantFP *CFP, MVT VT) {
 224   if (VT != MVT::f32 && VT != MVT::f64)
 225     return 0;
 226
 227   const APFloat Val = CFP->getValueAPF();
 228   bool Is64Bit = (VT == MVT::f64);
 229
 230   // This checks to see if we can use FMOV instructions to materialize
 231   // a constant, otherwise we have to materialize via the constant pool.
 232   if (TLI.isFPImmLegal(Val, VT)) {
 233     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 234     // Positive zero (+0.0) has to be materialized with a fmov from the zero
 235     // register, because the immediate version of fmov cannot encode zero.
 236     if (Val.isPosZero()) {
 237       unsigned ZReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
 238       unsigned Opc = Is64Bit ? AArch64::FMOVDr : AArch64::FMOVSr;
 239       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 240         .addReg(ZReg, getKillRegState(true));
 241       return ResultReg;
 242     }
 243     int Imm = Is64Bit ? AArch64_AM::getFP64Imm(Val)
 244                       : AArch64_AM::getFP32Imm(Val);
 245     unsigned Opc = Is64Bit ? AArch64::FMOVDi : AArch64::FMOVSi;
 246     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 247       .addImm(Imm);
 248     return ResultReg;
 249   }
 250
 251   // Materialize via constant pool.  MachineConstantPool wants an explicit
 252   // alignment.
 253   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 254   if (Align == 0)
 255     Align = DL.getTypeAllocSize(CFP->getType());
 256
 257   unsigned CPI = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 258   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 259   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 260           ADRPReg)
 261     .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGE);
 262
 263   unsigned Opc = Is64Bit ? AArch64::LDRDui : AArch64::LDRSui;
 264   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 265   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 266     .addReg(ADRPReg)
 267     .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 268   return ResultReg;
 269 }
 270
 271 unsigned AArch64FastISel::AArch64MaterializeGV(const GlobalValue *GV) {
 272   // We can't handle thread-local variables quickly yet.
 273   if (GV->isThreadLocal())
 274     return 0;
 275
 276   // MachO still uses GOT for large code-model accesses, but ELF requires
 277   // movz/movk sequences, which FastISel doesn't handle yet.
 278   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 279     return 0;
 280
 281   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 282
 283   EVT DestEVT = TLI.getValueType(GV->getType(), true);
 284   if (!DestEVT.isSimple())
 285     return 0;
 286
 287   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 288   unsigned ResultReg;
 289
 290   if (OpFlags & AArch64II::MO_GOT) {
 291     // ADRP + LDRX
 292     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 293             ADRPReg)
 294       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 295
 296     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 297     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 298             ResultReg)
 299       .addReg(ADRPReg)
 300       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 301                         AArch64II::MO_NC);
 302   } else {
 303     // ADRP + ADDX
 304     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 305             ADRPReg)
 306       .addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 307
 308     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 309     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 310             ResultReg)
 311       .addReg(ADRPReg)
 312       .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 313       .addImm(0);
 314   }
 315   return ResultReg;
 316 }
 317
 318 unsigned AArch64FastISel::TargetMaterializeConstant(const Constant *C) {
 319   EVT CEVT = TLI.getValueType(C->getType(), true);
 320
 321   // Only handle simple types.
 322   if (!CEVT.isSimple())
 323     return 0;
 324   MVT VT = CEVT.getSimpleVT();
 325
 326   if (const auto *CI = dyn_cast<ConstantInt>(C))
 327     return AArch64MaterializeInt(CI, VT);
 328   else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 329     return AArch64MaterializeFP(CFP, VT);
 330   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 331     return AArch64MaterializeGV(GV);
 332
 333   return 0;
 334 }
 335
 336 // Computes the address to get to an object.
 337 bool AArch64FastISel::ComputeAddress(const Value *Obj, Address &Addr) {
 338   const User *U = nullptr;
 339   unsigned Opcode = Instruction::UserOp1;
 340   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 341     // Don't walk into other basic blocks unless the object is an alloca from
 342     // another block, otherwise it may not have a virtual register assigned.
 343     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 344         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 345       Opcode = I->getOpcode();
 346       U = I;
 347     }
 348   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 349     Opcode = C->getOpcode();
 350     U = C;
 351   }
 352
 353   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 354     if (Ty->getAddressSpace() > 255)
 355       // Fast instruction selection doesn't support the special
 356       // address spaces.
 357       return false;
 358
 359   switch (Opcode) {
 360   default:
 361     break;
 362   case Instruction::BitCast: {
 363     // Look through bitcasts.
 364     return ComputeAddress(U->getOperand(0), Addr);
 365   }
 366   case Instruction::IntToPtr: {
 367     // Look past no-op inttoptrs.
 368     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 369       return ComputeAddress(U->getOperand(0), Addr);
 370     break;
 371   }
 372   case Instruction::PtrToInt: {
 373     // Look past no-op ptrtoints.
 374     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 375       return ComputeAddress(U->getOperand(0), Addr);
 376     break;
 377   }
 378   case Instruction::GetElementPtr: {
 379     Address SavedAddr = Addr;
 380     uint64_t TmpOffset = Addr.getOffset();
 381
 382     // Iterate through the GEP folding the constants into offsets where
 383     // we can.
 384     gep_type_iterator GTI = gep_type_begin(U);
 385     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 386          ++i, ++GTI) {
 387       const Value *Op = *i;
 388       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 389         const StructLayout *SL = DL.getStructLayout(STy);
 390         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 391         TmpOffset += SL->getElementOffset(Idx);
 392       } else {
 393         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 394         for (;;) {
 395           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 396             // Constant-offset addressing.
 397             TmpOffset += CI->getSExtValue() * S;
 398             break;
 399           }
 400           if (canFoldAddIntoGEP(U, Op)) {
 401             // A compatible add with a constant operand. Fold the constant.
 402             ConstantInt *CI =
 403                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 404             TmpOffset += CI->getSExtValue() * S;
 405             // Iterate on the other operand.
 406             Op = cast<AddOperator>(Op)->getOperand(0);
 407             continue;
 408           }
 409           // Unsupported
 410           goto unsupported_gep;
 411         }
 412       }
 413     }
 414
 415     // Try to grab the base operand now.
 416     Addr.setOffset(TmpOffset);
 417     if (ComputeAddress(U->getOperand(0), Addr))
 418       return true;
 419
 420     // We failed, restore everything and try the other options.
 421     Addr = SavedAddr;
 422
 423   unsupported_gep:
 424     break;
 425   }
 426   case Instruction::Alloca: {
 427     const AllocaInst *AI = cast<AllocaInst>(Obj);
 428     DenseMap<const AllocaInst *, int>::iterator SI =
 429         FuncInfo.StaticAllocaMap.find(AI);
 430     if (SI != FuncInfo.StaticAllocaMap.end()) {
 431       Addr.setKind(Address::FrameIndexBase);
 432       Addr.setFI(SI->second);
 433       return true;
 434     }
 435     break;
 436   }
 437   case Instruction::Add:
 438     // Adds of constants are common and easy enough.
 439     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 440       Addr.setOffset(Addr.getOffset() + (uint64_t)CI->getSExtValue());
 441       return ComputeAddress(U->getOperand(0), Addr);
 442     }
 443     break;
 444   }
 445
 446   // Try to get this in a register if nothing else has worked.
 447   if (!Addr.isValid())
 448     Addr.setReg(getRegForValue(Obj));
 449   return Addr.isValid();
 450 }
 451
 452 bool AArch64FastISel::ComputeCallAddress(const Value *V, Address &Addr) {
 453   const User *U = nullptr;
 454   unsigned Opcode = Instruction::UserOp1;
 455   bool InMBB = true;
 456
 457   if (const auto *I = dyn_cast<Instruction>(V)) {
 458     Opcode = I->getOpcode();
 459     U = I;
 460     InMBB = I->getParent() == FuncInfo.MBB->getBasicBlock();
 461   } else if (const auto *C = dyn_cast<ConstantExpr>(V)) {
 462     Opcode = C->getOpcode();
 463     U = C;
 464   }
 465
 466   switch (Opcode) {
 467   default: break;
 468   case Instruction::BitCast:
 469     // Look past bitcasts if its operand is in the same BB.
 470     if (InMBB)
 471       return ComputeCallAddress(U->getOperand(0), Addr);
 472     break;
 473   case Instruction::IntToPtr:
 474     // Look past no-op inttoptrs if its operand is in the same BB.
 475     if (InMBB &&
 476         TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 477       return ComputeCallAddress(U->getOperand(0), Addr);
 478     break;
 479   case Instruction::PtrToInt:
 480     // Look past no-op ptrtoints if its operand is in the same BB.
 481     if (InMBB &&
 482         TLI.getValueType(U->getType()) == TLI.getPointerTy())
 483       return ComputeCallAddress(U->getOperand(0), Addr);
 484     break;
 485   }
 486
 487   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 488     Addr.setGlobalValue(GV);
 489     return true;
 490   }
 491
 492   // If all else fails, try to materialize the value in a register.
 493   if (!Addr.getGlobalValue()) {
 494     Addr.setReg(getRegForValue(V));
 495     return Addr.getReg() != 0;
 496   }
 497
 498   return false;
 499 }
 500
 501
 502 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 503   EVT evt = TLI.getValueType(Ty, true);
 504
 505   // Only handle simple types.
 506   if (evt == MVT::Other || !evt.isSimple())
 507     return false;
 508   VT = evt.getSimpleVT();
 509
 510   // This is a legal type, but it's not something we handle in fast-isel.
 511   if (VT == MVT::f128)
 512     return false;
 513
 514   // Handle all other legal types, i.e. a register that will directly hold this
 515   // value.
 516   return TLI.isTypeLegal(VT);
 517 }
 518
 519 bool AArch64FastISel::isLoadStoreTypeLegal(Type *Ty, MVT &VT) {
 520   if (isTypeLegal(Ty, VT))
 521     return true;
 522
 523   // If this is a type than can be sign or zero-extended to a basic operation
 524   // go ahead and accept it now. For stores, this reflects truncation.
 525   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 526     return true;
 527
 528   return false;
 529 }
 530
 531 bool AArch64FastISel::SimplifyAddress(Address &Addr, MVT VT,
 532                                       int64_t ScaleFactor, bool UseUnscaled) {
 533   bool needsLowering = false;
 534   int64_t Offset = Addr.getOffset();
 535   switch (VT.SimpleTy) {
 536   default:
 537     return false;
 538   case MVT::i1:
 539   case MVT::i8:
 540   case MVT::i16:
 541   case MVT::i32:
 542   case MVT::i64:
 543   case MVT::f32:
 544   case MVT::f64:
 545     if (!UseUnscaled)
 546       // Using scaled, 12-bit, unsigned immediate offsets.
 547       needsLowering = ((Offset & 0xfff) != Offset);
 548     else
 549       // Using unscaled, 9-bit, signed immediate offsets.
 550       needsLowering = (Offset > 256 || Offset < -256);
 551     break;
 552   }
 553
 554   //If this is a stack pointer and the offset needs to be simplified then put
 555   // the alloca address into a register, set the base type back to register and
 556   // continue. This should almost never happen.
 557   if (needsLowering && Addr.getKind() == Address::FrameIndexBase) {
 558     unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
 559     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 560             ResultReg)
 561         .addFrameIndex(Addr.getFI())
 562         .addImm(0)
 563         .addImm(0);
 564     Addr.setKind(Address::RegBase);
 565     Addr.setReg(ResultReg);
 566   }
 567
 568   // Since the offset is too large for the load/store instruction get the
 569   // reg+offset into a register.
 570   if (needsLowering) {
 571     uint64_t UnscaledOffset = Addr.getOffset() * ScaleFactor;
 572     unsigned ResultReg = FastEmit_ri_(MVT::i64, ISD::ADD, Addr.getReg(), false,
 573                                       UnscaledOffset, MVT::i64);
 574     if (ResultReg == 0)
 575       return false;
 576     Addr.setReg(ResultReg);
 577     Addr.setOffset(0);
 578   }
 579   return true;
 580 }
 581
 582 void AArch64FastISel::AddLoadStoreOperands(Address &Addr,
 583                                            const MachineInstrBuilder &MIB,
 584                                            unsigned Flags,
 585                                            MachineMemOperand *MMO,
 586                                            bool UseUnscaled) {
 587   int64_t Offset = Addr.getOffset();
 588   // Frame base works a bit differently. Handle it separately.
 589   if (Addr.getKind() == Address::FrameIndexBase) {
 590     int FI = Addr.getFI();
 591     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
 592     // and alignment should be based on the VT.
 593     MMO = FuncInfo.MF->getMachineMemOperand(
 594       MachinePointerInfo::getFixedStack(FI, Offset), Flags,
 595       MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
 596     // Now add the rest of the operands.
 597     MIB.addFrameIndex(FI).addImm(Offset);
 598   } else {
 599     // Now add the rest of the operands.
 600     MIB.addReg(Addr.getReg());
 601     MIB.addImm(Offset);
 602   }
 603
 604   if (MMO)
 605     MIB.addMemOperand(MMO);
 606 }
 607
 608 bool AArch64FastISel::EmitLoad(MVT VT, unsigned &ResultReg, Address Addr,
 609                                MachineMemOperand *MMO, bool UseUnscaled) {
 610   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
 611   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
 612   if (!UseUnscaled && Addr.getOffset() < 0)
 613     UseUnscaled = true;
 614
 615   unsigned Opc;
 616   const TargetRegisterClass *RC;
 617   bool VTIsi1 = false;
 618   int64_t ScaleFactor = 0;
 619   switch (VT.SimpleTy) {
 620   default:
 621     return false;
 622   case MVT::i1:
 623     VTIsi1 = true;
 624   // Intentional fall-through.
 625   case MVT::i8:
 626     Opc = UseUnscaled ? AArch64::LDURBBi : AArch64::LDRBBui;
 627     RC = &AArch64::GPR32RegClass;
 628     ScaleFactor = 1;
 629     break;
 630   case MVT::i16:
 631     Opc = UseUnscaled ? AArch64::LDURHHi : AArch64::LDRHHui;
 632     RC = &AArch64::GPR32RegClass;
 633     ScaleFactor = 2;
 634     break;
 635   case MVT::i32:
 636     Opc = UseUnscaled ? AArch64::LDURWi : AArch64::LDRWui;
 637     RC = &AArch64::GPR32RegClass;
 638     ScaleFactor = 4;
 639     break;
 640   case MVT::i64:
 641     Opc = UseUnscaled ? AArch64::LDURXi : AArch64::LDRXui;
 642     RC = &AArch64::GPR64RegClass;
 643     ScaleFactor = 8;
 644     break;
 645   case MVT::f32:
 646     Opc = UseUnscaled ? AArch64::LDURSi : AArch64::LDRSui;
 647     RC = TLI.getRegClassFor(VT);
 648     ScaleFactor = 4;
 649     break;
 650   case MVT::f64:
 651     Opc = UseUnscaled ? AArch64::LDURDi : AArch64::LDRDui;
 652     RC = TLI.getRegClassFor(VT);
 653     ScaleFactor = 8;
 654     break;
 655   }
 656   // Scale the offset.
 657   if (!UseUnscaled) {
 658     int64_t Offset = Addr.getOffset();
 659     if (Offset & (ScaleFactor - 1))
 660       // Retry using an unscaled, 9-bit, signed immediate offset.
 661       return EmitLoad(VT, ResultReg, Addr, MMO, /*UseUnscaled*/ true);
 662
 663     Addr.setOffset(Offset / ScaleFactor);
 664   }
 665
 666   // Simplify this down to something we can handle.
 667   if (!SimplifyAddress(Addr, VT, UseUnscaled ? 1 : ScaleFactor, UseUnscaled))
 668     return false;
 669
 670   // Create the base instruction, then add the operands.
 671   ResultReg = createResultReg(RC);
 672   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 673                                     TII.get(Opc), ResultReg);
 674   AddLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, MMO, UseUnscaled);
 675
 676   // Loading an i1 requires special handling.
 677   if (VTIsi1) {
 678     MRI.constrainRegClass(ResultReg, &AArch64::GPR32RegClass);
 679     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 680     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
 681             ANDReg)
 682         .addReg(ResultReg)
 683         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 684     ResultReg = ANDReg;
 685   }
 686   return true;
 687 }
 688
 689 bool AArch64FastISel::SelectLoad(const Instruction *I) {
 690   MVT VT;
 691   // Verify we have a legal type before going any further.  Currently, we handle
 692   // simple types that will directly fit in a register (i32/f32/i64/f64) or
 693   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
 694   if (!isLoadStoreTypeLegal(I->getType(), VT) || cast<LoadInst>(I)->isAtomic())
 695     return false;
 696
 697   // See if we can handle this address.
 698   Address Addr;
 699   if (!ComputeAddress(I->getOperand(0), Addr))
 700     return false;
 701
 702   unsigned ResultReg;
 703   if (!EmitLoad(VT, ResultReg, Addr, createMachineMemOperandFor(I)))
 704     return false;
 705
 706   UpdateValueMap(I, ResultReg);
 707   return true;
 708 }
 709
 710 bool AArch64FastISel::EmitStore(MVT VT, unsigned SrcReg, Address Addr,
 711                                 MachineMemOperand *MMO, bool UseUnscaled) {
 712   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
 713   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
 714   if (!UseUnscaled && Addr.getOffset() < 0)
 715     UseUnscaled = true;
 716
 717   unsigned StrOpc;
 718   bool VTIsi1 = false;
 719   int64_t ScaleFactor = 0;
 720   // Using scaled, 12-bit, unsigned immediate offsets.
 721   switch (VT.SimpleTy) {
 722   default:
 723     return false;
 724   case MVT::i1:
 725     VTIsi1 = true;
 726   case MVT::i8:
 727     StrOpc = UseUnscaled ? AArch64::STURBBi : AArch64::STRBBui;
 728     ScaleFactor = 1;
 729     break;
 730   case MVT::i16:
 731     StrOpc = UseUnscaled ? AArch64::STURHHi : AArch64::STRHHui;
 732     ScaleFactor = 2;
 733     break;
 734   case MVT::i32:
 735     StrOpc = UseUnscaled ? AArch64::STURWi : AArch64::STRWui;
 736     ScaleFactor = 4;
 737     break;
 738   case MVT::i64:
 739     StrOpc = UseUnscaled ? AArch64::STURXi : AArch64::STRXui;
 740     ScaleFactor = 8;
 741     break;
 742   case MVT::f32:
 743     StrOpc = UseUnscaled ? AArch64::STURSi : AArch64::STRSui;
 744     ScaleFactor = 4;
 745     break;
 746   case MVT::f64:
 747     StrOpc = UseUnscaled ? AArch64::STURDi : AArch64::STRDui;
 748     ScaleFactor = 8;
 749     break;
 750   }
 751   // Scale the offset.
 752   if (!UseUnscaled) {
 753     int64_t Offset = Addr.getOffset();
 754     if (Offset & (ScaleFactor - 1))
 755       // Retry using an unscaled, 9-bit, signed immediate offset.
 756       return EmitStore(VT, SrcReg, Addr, MMO, /*UseUnscaled*/ true);
 757
 758     Addr.setOffset(Offset / ScaleFactor);
 759   }
 760
 761   // Simplify this down to something we can handle.
 762   if (!SimplifyAddress(Addr, VT, UseUnscaled ? 1 : ScaleFactor, UseUnscaled))
 763     return false;
 764
 765   // Storing an i1 requires special handling.
 766   if (VTIsi1) {
 767     MRI.constrainRegClass(SrcReg, &AArch64::GPR32RegClass);
 768     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 769     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
 770             ANDReg)
 771         .addReg(SrcReg)
 772         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 773     SrcReg = ANDReg;
 774   }
 775   // Create the base instruction, then add the operands.
 776   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 777                                     TII.get(StrOpc)).addReg(SrcReg);
 778   AddLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, MMO, UseUnscaled);
 779
 780   return true;
 781 }
 782
 783 bool AArch64FastISel::SelectStore(const Instruction *I) {
 784   MVT VT;
 785   Value *Op0 = I->getOperand(0);
 786   // Verify we have a legal type before going any further.  Currently, we handle
 787   // simple types that will directly fit in a register (i32/f32/i64/f64) or
 788   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
 789   if (!isLoadStoreTypeLegal(Op0->getType(), VT) ||
 790       cast<StoreInst>(I)->isAtomic())
 791     return false;
 792
 793   // Get the value to be stored into a register.
 794   unsigned SrcReg = getRegForValue(Op0);
 795   if (SrcReg == 0)
 796     return false;
 797
 798   // See if we can handle this address.
 799   Address Addr;
 800   if (!ComputeAddress(I->getOperand(1), Addr))
 801     return false;
 802
 803   if (!EmitStore(VT, SrcReg, Addr, createMachineMemOperandFor(I)))
 804     return false;
 805   return true;
 806 }
 807
 808 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
 809   switch (Pred) {
 810   case CmpInst::FCMP_ONE:
 811   case CmpInst::FCMP_UEQ:
 812   default:
 813     // AL is our "false" for now. The other two need more compares.
 814     return AArch64CC::AL;
 815   case CmpInst::ICMP_EQ:
 816   case CmpInst::FCMP_OEQ:
 817     return AArch64CC::EQ;
 818   case CmpInst::ICMP_SGT:
 819   case CmpInst::FCMP_OGT:
 820     return AArch64CC::GT;
 821   case CmpInst::ICMP_SGE:
 822   case CmpInst::FCMP_OGE:
 823     return AArch64CC::GE;
 824   case CmpInst::ICMP_UGT:
 825   case CmpInst::FCMP_UGT:
 826     return AArch64CC::HI;
 827   case CmpInst::FCMP_OLT:
 828     return AArch64CC::MI;
 829   case CmpInst::ICMP_ULE:
 830   case CmpInst::FCMP_OLE:
 831     return AArch64CC::LS;
 832   case CmpInst::FCMP_ORD:
 833     return AArch64CC::VC;
 834   case CmpInst::FCMP_UNO:
 835     return AArch64CC::VS;
 836   case CmpInst::FCMP_UGE:
 837     return AArch64CC::PL;
 838   case CmpInst::ICMP_SLT:
 839   case CmpInst::FCMP_ULT:
 840     return AArch64CC::LT;
 841   case CmpInst::ICMP_SLE:
 842   case CmpInst::FCMP_ULE:
 843     return AArch64CC::LE;
 844   case CmpInst::FCMP_UNE:
 845   case CmpInst::ICMP_NE:
 846     return AArch64CC::NE;
 847   case CmpInst::ICMP_UGE:
 848     return AArch64CC::HS;
 849   case CmpInst::ICMP_ULT:
 850     return AArch64CC::LO;
 851   }
 852 }
 853
 854 bool AArch64FastISel::SelectBranch(const Instruction *I) {
 855   const BranchInst *BI = cast<BranchInst>(I);
 856   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 857   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 858
 859   AArch64CC::CondCode CC = AArch64CC::NE;
 860   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 861     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
 862       // We may not handle every CC for now.
 863       CC = getCompareCC(CI->getPredicate());
 864       if (CC == AArch64CC::AL)
 865         return false;
 866
 867       // Emit the cmp.
 868       if (!EmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
 869         return false;
 870
 871       // Emit the branch.
 872       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 873           .addImm(CC)
 874           .addMBB(TBB);
 875
 876       // Obtain the branch weight and add the TrueBB to the successor list.
 877       uint32_t BranchWeight = 0;
 878       if (FuncInfo.BPI)
 879         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
 880                                                   TBB->getBasicBlock());
 881       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
 882
 883       FastEmitBranch(FBB, DbgLoc);
 884       return true;
 885     }
 886   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
 887     MVT SrcVT;
 888     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
 889         (isLoadStoreTypeLegal(TI->getOperand(0)->getType(), SrcVT))) {
 890       unsigned CondReg = getRegForValue(TI->getOperand(0));
 891       if (CondReg == 0)
 892         return false;
 893
 894       // Issue an extract_subreg to get the lower 32-bits.
 895       if (SrcVT == MVT::i64)
 896         CondReg = FastEmitInst_extractsubreg(MVT::i32, CondReg, /*Kill=*/true,
 897                                              AArch64::sub_32);
 898
 899       MRI.constrainRegClass(CondReg, &AArch64::GPR32RegClass);
 900       unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 901       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 902               TII.get(AArch64::ANDWri), ANDReg)
 903           .addReg(CondReg)
 904           .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 905       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 906               TII.get(AArch64::SUBSWri), AArch64::WZR)
 907           .addReg(ANDReg)
 908           .addImm(0)
 909           .addImm(0);
 910
 911       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 912         std::swap(TBB, FBB);
 913         CC = AArch64CC::EQ;
 914       }
 915       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 916           .addImm(CC)
 917           .addMBB(TBB);
 918
 919       // Obtain the branch weight and add the TrueBB to the successor list.
 920       uint32_t BranchWeight = 0;
 921       if (FuncInfo.BPI)
 922         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
 923                                                   TBB->getBasicBlock());
 924       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
 925
 926       FastEmitBranch(FBB, DbgLoc);
 927       return true;
 928     }
 929   } else if (const ConstantInt *CI =
 930                  dyn_cast<ConstantInt>(BI->getCondition())) {
 931     uint64_t Imm = CI->getZExtValue();
 932     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
 933     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
 934         .addMBB(Target);
 935
 936     // Obtain the branch weight and add the target to the successor list.
 937     uint32_t BranchWeight = 0;
 938     if (FuncInfo.BPI)
 939       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
 940                                                  Target->getBasicBlock());
 941     FuncInfo.MBB->addSuccessor(Target, BranchWeight);
 942     return true;
 943   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
 944     // Fake request the condition, otherwise the intrinsic might be completely
 945     // optimized away.
 946     unsigned CondReg = getRegForValue(BI->getCondition());
 947     if (!CondReg)
 948       return false;
 949
 950     // Emit the branch.
 951     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 952       .addImm(CC)
 953       .addMBB(TBB);
 954
 955     // Obtain the branch weight and add the TrueBB to the successor list.
 956     uint32_t BranchWeight = 0;
 957     if (FuncInfo.BPI)
 958       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
 959                                                  TBB->getBasicBlock());
 960     FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
 961
 962     FastEmitBranch(FBB, DbgLoc);
 963     return true;
 964   }
 965
 966   unsigned CondReg = getRegForValue(BI->getCondition());
 967   if (CondReg == 0)
 968     return false;
 969
 970   // We've been divorced from our compare!  Our block was split, and
 971   // now our compare lives in a predecessor block.  We musn't
 972   // re-compare here, as the children of the compare aren't guaranteed
 973   // live across the block boundary (we *could* check for this).
 974   // Regardless, the compare has been done in the predecessor block,
 975   // and it left a value for us in a virtual register.  Ergo, we test
 976   // the one-bit value left in the virtual register.
 977   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SUBSWri),
 978           AArch64::WZR)
 979       .addReg(CondReg)
 980       .addImm(0)
 981       .addImm(0);
 982
 983   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 984     std::swap(TBB, FBB);
 985     CC = AArch64CC::EQ;
 986   }
 987
 988   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 989       .addImm(CC)
 990       .addMBB(TBB);
 991
 992   // Obtain the branch weight and add the TrueBB to the successor list.
 993   uint32_t BranchWeight = 0;
 994   if (FuncInfo.BPI)
 995     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
 996                                                TBB->getBasicBlock());
 997   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
 998
 999   FastEmitBranch(FBB, DbgLoc);
1000   return true;
1001 }
1002
1003 bool AArch64FastISel::SelectIndirectBr(const Instruction *I) {
1004   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
1005   unsigned AddrReg = getRegForValue(BI->getOperand(0));
1006   if (AddrReg == 0)
1007     return false;
1008
1009   // Emit the indirect branch.
1010   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BR))
1011       .addReg(AddrReg);
1012
1013   // Make sure the CFG is up-to-date.
1014   for (unsigned i = 0, e = BI->getNumSuccessors(); i != e; ++i)
1015     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[BI->getSuccessor(i)]);
1016
1017   return true;
1018 }
1019
1020 bool AArch64FastISel::EmitCmp(Value *Src1Value, Value *Src2Value, bool isZExt) {
1021   Type *Ty = Src1Value->getType();
1022   EVT SrcEVT = TLI.getValueType(Ty, true);
1023   if (!SrcEVT.isSimple())
1024     return false;
1025   MVT SrcVT = SrcEVT.getSimpleVT();
1026
1027   // Check to see if the 2nd operand is a constant that we can encode directly
1028   // in the compare.
1029   uint64_t Imm;
1030   bool UseImm = false;
1031   bool isNegativeImm = false;
1032   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1033     if (SrcVT == MVT::i64 || SrcVT == MVT::i32 || SrcVT == MVT::i16 ||
1034         SrcVT == MVT::i8 || SrcVT == MVT::i1) {
1035       const APInt &CIVal = ConstInt->getValue();
1036
1037       Imm = (isZExt) ? CIVal.getZExtValue() : CIVal.getSExtValue();
1038       if (CIVal.isNegative()) {
1039         isNegativeImm = true;
1040         Imm = -Imm;
1041       }
1042       // FIXME: We can handle more immediates using shifts.
1043       UseImm = ((Imm & 0xfff) == Imm);
1044     }
1045   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1046     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1047       if (ConstFP->isZero() && !ConstFP->isNegative())
1048         UseImm = true;
1049   }
1050
1051   unsigned ZReg;
1052   unsigned CmpOpc;
1053   bool isICmp = true;
1054   bool needsExt = false;
1055   switch (SrcVT.SimpleTy) {
1056   default:
1057     return false;
1058   case MVT::i1:
1059   case MVT::i8:
1060   case MVT::i16:
1061     needsExt = true;
1062   // Intentional fall-through.
1063   case MVT::i32:
1064     ZReg = AArch64::WZR;
1065     if (UseImm)
1066       CmpOpc = isNegativeImm ? AArch64::ADDSWri : AArch64::SUBSWri;
1067     else
1068       CmpOpc = AArch64::SUBSWrr;
1069     break;
1070   case MVT::i64:
1071     ZReg = AArch64::XZR;
1072     if (UseImm)
1073       CmpOpc = isNegativeImm ? AArch64::ADDSXri : AArch64::SUBSXri;
1074     else
1075       CmpOpc = AArch64::SUBSXrr;
1076     break;
1077   case MVT::f32:
1078     isICmp = false;
1079     CmpOpc = UseImm ? AArch64::FCMPSri : AArch64::FCMPSrr;
1080     break;
1081   case MVT::f64:
1082     isICmp = false;
1083     CmpOpc = UseImm ? AArch64::FCMPDri : AArch64::FCMPDrr;
1084     break;
1085   }
1086
1087   unsigned SrcReg1 = getRegForValue(Src1Value);
1088   if (SrcReg1 == 0)
1089     return false;
1090
1091   unsigned SrcReg2;
1092   if (!UseImm) {
1093     SrcReg2 = getRegForValue(Src2Value);
1094     if (SrcReg2 == 0)
1095       return false;
1096   }
1097
1098   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1099   if (needsExt) {
1100     SrcReg1 = EmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1101     if (SrcReg1 == 0)
1102       return false;
1103     if (!UseImm) {
1104       SrcReg2 = EmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1105       if (SrcReg2 == 0)
1106         return false;
1107     }
1108   }
1109
1110   if (isICmp) {
1111     if (UseImm)
1112       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), ZReg)
1113           .addReg(SrcReg1)
1114           .addImm(Imm)
1115           .addImm(0);
1116     else
1117       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), ZReg)
1118           .addReg(SrcReg1)
1119           .addReg(SrcReg2);
1120   } else {
1121     if (UseImm)
1122       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
1123           .addReg(SrcReg1);
1124     else
1125       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
1126           .addReg(SrcReg1)
1127           .addReg(SrcReg2);
1128   }
1129   return true;
1130 }
1131
1132 bool AArch64FastISel::SelectCmp(const Instruction *I) {
1133   const CmpInst *CI = cast<CmpInst>(I);
1134
1135   // We may not handle every CC for now.
1136   AArch64CC::CondCode CC = getCompareCC(CI->getPredicate());
1137   if (CC == AArch64CC::AL)
1138     return false;
1139
1140   // Emit the cmp.
1141   if (!EmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1142     return false;
1143
1144   // Now set a register based on the comparison.
1145   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
1146   unsigned ResultReg = createResultReg(&AArch64::GPR32RegClass);
1147   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
1148           ResultReg)
1149       .addReg(AArch64::WZR)
1150       .addReg(AArch64::WZR)
1151       .addImm(invertedCC);
1152
1153   UpdateValueMap(I, ResultReg);
1154   return true;
1155 }
1156
1157 bool AArch64FastISel::SelectSelect(const Instruction *I) {
1158   const SelectInst *SI = cast<SelectInst>(I);
1159
1160   EVT DestEVT = TLI.getValueType(SI->getType(), true);
1161   if (!DestEVT.isSimple())
1162     return false;
1163
1164   MVT DestVT = DestEVT.getSimpleVT();
1165   if (DestVT != MVT::i32 && DestVT != MVT::i64 && DestVT != MVT::f32 &&
1166       DestVT != MVT::f64)
1167     return false;
1168
1169   unsigned SelectOpc;
1170   switch (DestVT.SimpleTy) {
1171   default: return false;
1172   case MVT::i32: SelectOpc = AArch64::CSELWr;    break;
1173   case MVT::i64: SelectOpc = AArch64::CSELXr;    break;
1174   case MVT::f32: SelectOpc = AArch64::FCSELSrrr; break;
1175   case MVT::f64: SelectOpc = AArch64::FCSELDrrr; break;
1176   }
1177
1178   const Value *Cond = SI->getCondition();
1179   bool NeedTest = true;
1180   AArch64CC::CondCode CC = AArch64CC::NE;
1181   if (foldXALUIntrinsic(CC, I, Cond))
1182     NeedTest = false;
1183
1184   unsigned CondReg = getRegForValue(Cond);
1185   if (!CondReg)
1186     return false;
1187   bool CondIsKill = hasTrivialKill(Cond);
1188
1189   if (NeedTest) {
1190     MRI.constrainRegClass(CondReg, &AArch64::GPR32RegClass);
1191     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
1192     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
1193             ANDReg)
1194       .addReg(CondReg, getKillRegState(CondIsKill))
1195       .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
1196
1197     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SUBSWri),
1198             AArch64::WZR)
1199       .addReg(ANDReg)
1200       .addImm(0)
1201       .addImm(0);
1202   }
1203
1204   unsigned TrueReg = getRegForValue(SI->getTrueValue());
1205   bool TrueIsKill = hasTrivialKill(SI->getTrueValue());
1206
1207   unsigned FalseReg = getRegForValue(SI->getFalseValue());
1208   bool FalseIsKill = hasTrivialKill(SI->getFalseValue());
1209
1210   if (!TrueReg || !FalseReg)
1211     return false;
1212
1213   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
1214   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(SelectOpc),
1215           ResultReg)
1216     .addReg(TrueReg, getKillRegState(TrueIsKill))
1217     .addReg(FalseReg, getKillRegState(FalseIsKill))
1218     .addImm(CC);
1219
1220   UpdateValueMap(I, ResultReg);
1221   return true;
1222 }
1223
1224 bool AArch64FastISel::SelectFPExt(const Instruction *I) {
1225   Value *V = I->getOperand(0);
1226   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
1227     return false;
1228
1229   unsigned Op = getRegForValue(V);
1230   if (Op == 0)
1231     return false;
1232
1233   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
1234   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
1235           ResultReg).addReg(Op);
1236   UpdateValueMap(I, ResultReg);
1237   return true;
1238 }
1239
1240 bool AArch64FastISel::SelectFPTrunc(const Instruction *I) {
1241   Value *V = I->getOperand(0);
1242   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
1243     return false;
1244
1245   unsigned Op = getRegForValue(V);
1246   if (Op == 0)
1247     return false;
1248
1249   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
1250   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
1251           ResultReg).addReg(Op);
1252   UpdateValueMap(I, ResultReg);
1253   return true;
1254 }
1255
1256 // FPToUI and FPToSI
1257 bool AArch64FastISel::SelectFPToInt(const Instruction *I, bool Signed) {
1258   MVT DestVT;
1259   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
1260     return false;
1261
1262   unsigned SrcReg = getRegForValue(I->getOperand(0));
1263   if (SrcReg == 0)
1264     return false;
1265
1266   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
1267   if (SrcVT == MVT::f128)
1268     return false;
1269
1270   unsigned Opc;
1271   if (SrcVT == MVT::f64) {
1272     if (Signed)
1273       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
1274     else
1275       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
1276   } else {
1277     if (Signed)
1278       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
1279     else
1280       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
1281   }
1282   unsigned ResultReg = createResultReg(
1283       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
1284   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1285       .addReg(SrcReg);
1286   UpdateValueMap(I, ResultReg);
1287   return true;
1288 }
1289
1290 bool AArch64FastISel::SelectIntToFP(const Instruction *I, bool Signed) {
1291   MVT DestVT;
1292   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
1293     return false;
1294   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
1295           "Unexpected value type.");
1296
1297   unsigned SrcReg = getRegForValue(I->getOperand(0));
1298   if (SrcReg == 0)
1299     return false;
1300
1301   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
1302
1303   // Handle sign-extension.
1304   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
1305     SrcReg =
1306         EmitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
1307     if (SrcReg == 0)
1308       return false;
1309   }
1310
1311   MRI.constrainRegClass(SrcReg, SrcVT == MVT::i64 ? &AArch64::GPR64RegClass
1312                                                   : &AArch64::GPR32RegClass);
1313
1314   unsigned Opc;
1315   if (SrcVT == MVT::i64) {
1316     if (Signed)
1317       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
1318     else
1319       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
1320   } else {
1321     if (Signed)
1322       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
1323     else
1324       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
1325   }
1326
1327   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
1328   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1329       .addReg(SrcReg);
1330   UpdateValueMap(I, ResultReg);
1331   return true;
1332 }
1333
1334 bool AArch64FastISel::FastLowerArguments() {
1335   if (!FuncInfo.CanLowerReturn)
1336     return false;
1337
1338   const Function *F = FuncInfo.Fn;
1339   if (F->isVarArg())
1340     return false;
1341
1342   CallingConv::ID CC = F->getCallingConv();
1343   if (CC != CallingConv::C)
1344     return false;
1345
1346   // Only handle simple cases like i1/i8/i16/i32/i64/f32/f64 of up to 8 GPR and
1347   // FPR each.
1348   unsigned GPRCnt = 0;
1349   unsigned FPRCnt = 0;
1350   unsigned Idx = 0;
1351   for (auto const &Arg : F->args()) {
1352     // The first argument is at index 1.
1353     ++Idx;
1354     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
1355         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
1356         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
1357         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
1358       return false;
1359
1360     Type *ArgTy = Arg.getType();
1361     if (ArgTy->isStructTy() || ArgTy->isArrayTy() || ArgTy->isVectorTy())
1362       return false;
1363
1364     EVT ArgVT = TLI.getValueType(ArgTy);
1365     if (!ArgVT.isSimple()) return false;
1366     switch (ArgVT.getSimpleVT().SimpleTy) {
1367     default: return false;
1368     case MVT::i1:
1369     case MVT::i8:
1370     case MVT::i16:
1371     case MVT::i32:
1372     case MVT::i64:
1373       ++GPRCnt;
1374       break;
1375     case MVT::f16:
1376     case MVT::f32:
1377     case MVT::f64:
1378       ++FPRCnt;
1379       break;
1380     }
1381
1382     if (GPRCnt > 8 || FPRCnt > 8)
1383       return false;
1384   }
1385
1386   static const MCPhysReg Registers[5][8] = {
1387     { AArch64::W0, AArch64::W1, AArch64::W2, AArch64::W3, AArch64::W4,
1388       AArch64::W5, AArch64::W6, AArch64::W7 },
1389     { AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3, AArch64::X4,
1390       AArch64::X5, AArch64::X6, AArch64::X7 },
1391     { AArch64::H0, AArch64::H1, AArch64::H2, AArch64::H3, AArch64::H4,
1392       AArch64::H5, AArch64::H6, AArch64::H7 },
1393     { AArch64::S0, AArch64::S1, AArch64::S2, AArch64::S3, AArch64::S4,
1394       AArch64::S5, AArch64::S6, AArch64::S7 },
1395     { AArch64::D0, AArch64::D1, AArch64::D2, AArch64::D3, AArch64::D4,
1396       AArch64::D5, AArch64::D6, AArch64::D7 }
1397   };
1398
1399   unsigned GPRIdx = 0;
1400   unsigned FPRIdx = 0;
1401   for (auto const &Arg : F->args()) {
1402     MVT VT = TLI.getSimpleValueType(Arg.getType());
1403     unsigned SrcReg;
1404     switch (VT.SimpleTy) {
1405     default: llvm_unreachable("Unexpected value type.");
1406     case MVT::i1:
1407     case MVT::i8:
1408     case MVT::i16: VT = MVT::i32; // fall-through
1409     case MVT::i32: SrcReg = Registers[0][GPRIdx++]; break;
1410     case MVT::i64: SrcReg = Registers[1][GPRIdx++]; break;
1411     case MVT::f16: SrcReg = Registers[2][FPRIdx++]; break;
1412     case MVT::f32: SrcReg = Registers[3][FPRIdx++]; break;
1413     case MVT::f64: SrcReg = Registers[4][FPRIdx++]; break;
1414     }
1415
1416     // Skip unused arguments.
1417     if (Arg.use_empty()) {
1418       UpdateValueMap(&Arg, 0);
1419       continue;
1420     }
1421
1422     const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1423     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
1424     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
1425     // Without this, EmitLiveInCopies may eliminate the livein if its only
1426     // use is a bitcast (which isn't turned into an instruction).
1427     unsigned ResultReg = createResultReg(RC);
1428     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1429             TII.get(TargetOpcode::COPY), ResultReg)
1430       .addReg(DstReg, getKillRegState(true));
1431     UpdateValueMap(&Arg, ResultReg);
1432   }
1433   return true;
1434 }
1435
1436 bool AArch64FastISel::ProcessCallArgs(CallLoweringInfo &CLI,
1437                                       SmallVectorImpl<MVT> &OutVTs,
1438                                       unsigned &NumBytes) {
1439   CallingConv::ID CC = CLI.CallConv;
1440   SmallVector<CCValAssign, 16> ArgLocs;
1441   CCState CCInfo(CC, false, *FuncInfo.MF, ArgLocs, *Context);
1442   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
1443
1444   // Get a count of how many bytes are to be pushed on the stack.
1445   NumBytes = CCInfo.getNextStackOffset();
1446
1447   // Issue CALLSEQ_START
1448   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1449   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
1450     .addImm(NumBytes);
1451
1452   // Process the args.
1453   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1454     CCValAssign &VA = ArgLocs[i];
1455     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
1456     MVT ArgVT = OutVTs[VA.getValNo()];
1457
1458     unsigned ArgReg = getRegForValue(ArgVal);
1459     if (!ArgReg)
1460       return false;
1461
1462     // Handle arg promotion: SExt, ZExt, AExt.
1463     switch (VA.getLocInfo()) {
1464     case CCValAssign::Full:
1465       break;
1466     case CCValAssign::SExt: {
1467       MVT DestVT = VA.getLocVT();
1468       MVT SrcVT = ArgVT;
1469       ArgReg = EmitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
1470       if (!ArgReg)
1471         return false;
1472       break;
1473     }
1474     case CCValAssign::AExt:
1475     // Intentional fall-through.
1476     case CCValAssign::ZExt: {
1477       MVT DestVT = VA.getLocVT();
1478       MVT SrcVT = ArgVT;
1479       ArgReg = EmitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
1480       if (!ArgReg)
1481         return false;
1482       break;
1483     }
1484     default:
1485       llvm_unreachable("Unknown arg promotion!");
1486     }
1487
1488     // Now copy/store arg to correct locations.
1489     if (VA.isRegLoc() && !VA.needsCustom()) {
1490       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1491               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
1492       CLI.OutRegs.push_back(VA.getLocReg());
1493     } else if (VA.needsCustom()) {
1494       // FIXME: Handle custom args.
1495       return false;
1496     } else {
1497       assert(VA.isMemLoc() && "Assuming store on stack.");
1498
1499       // Don't emit stores for undef values.
1500       if (isa<UndefValue>(ArgVal))
1501         continue;
1502
1503       // Need to store on the stack.
1504       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
1505
1506       unsigned BEAlign = 0;
1507       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1508         BEAlign = 8 - ArgSize;
1509
1510       Address Addr;
1511       Addr.setKind(Address::RegBase);
1512       Addr.setReg(AArch64::SP);
1513       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
1514
1515       unsigned Alignment = DL.getABITypeAlignment(ArgVal->getType());
1516       MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
1517         MachinePointerInfo::getStack(Addr.getOffset()),
1518         MachineMemOperand::MOStore, ArgVT.getStoreSize(), Alignment);
1519
1520       if (!EmitStore(ArgVT, ArgReg, Addr, MMO))
1521         return false;
1522     }
1523   }
1524   return true;
1525 }
1526
1527 bool AArch64FastISel::FinishCall(CallLoweringInfo &CLI, MVT RetVT,
1528                                  unsigned NumBytes) {
1529   CallingConv::ID CC = CLI.CallConv;
1530
1531   // Issue CALLSEQ_END
1532   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1533   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
1534     .addImm(NumBytes).addImm(0);
1535
1536   // Now the return value.
1537   if (RetVT != MVT::isVoid) {
1538     SmallVector<CCValAssign, 16> RVLocs;
1539     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
1540     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
1541
1542     // Only handle a single return value.
1543     if (RVLocs.size() != 1)
1544       return false;
1545
1546     // Copy all of the result registers out of their specified physreg.
1547     MVT CopyVT = RVLocs[0].getValVT();
1548     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
1549     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1550             TII.get(TargetOpcode::COPY), ResultReg)
1551       .addReg(RVLocs[0].getLocReg());
1552     CLI.InRegs.push_back(RVLocs[0].getLocReg());
1553
1554     CLI.ResultReg = ResultReg;
1555     CLI.NumResultRegs = 1;
1556   }
1557
1558   return true;
1559 }
1560
1561 bool AArch64FastISel::FastLowerCall(CallLoweringInfo &CLI) {
1562   CallingConv::ID CC  = CLI.CallConv;
1563   bool IsTailCall     = CLI.IsTailCall;
1564   bool IsVarArg       = CLI.IsVarArg;
1565   const Value *Callee = CLI.Callee;
1566   const char *SymName = CLI.SymName;
1567
1568   // Allow SelectionDAG isel to handle tail calls.
1569   if (IsTailCall)
1570     return false;
1571
1572   CodeModel::Model CM = TM.getCodeModel();
1573   // Only support the small and large code model.
1574   if (CM != CodeModel::Small && CM != CodeModel::Large)
1575     return false;
1576
1577   // FIXME: Add large code model support for ELF.
1578   if (CM == CodeModel::Large && !Subtarget->isTargetMachO())
1579     return false;
1580
1581   // Let SDISel handle vararg functions.
1582   if (IsVarArg)
1583     return false;
1584
1585   // FIXME: Only handle *simple* calls for now.
1586   MVT RetVT;
1587   if (CLI.RetTy->isVoidTy())
1588     RetVT = MVT::isVoid;
1589   else if (!isTypeLegal(CLI.RetTy, RetVT))
1590     return false;
1591
1592   for (auto Flag : CLI.OutFlags)
1593     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
1594       return false;
1595
1596   // Set up the argument vectors.
1597   SmallVector<MVT, 16> OutVTs;
1598   OutVTs.reserve(CLI.OutVals.size());
1599
1600   for (auto *Val : CLI.OutVals) {
1601     MVT VT;
1602     if (!isTypeLegal(Val->getType(), VT) &&
1603         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
1604       return false;
1605
1606     // We don't handle vector parameters yet.
1607     if (VT.isVector() || VT.getSizeInBits() > 64)
1608       return false;
1609
1610     OutVTs.push_back(VT);
1611   }
1612
1613   Address Addr;
1614   if (!ComputeCallAddress(Callee, Addr))
1615     return false;
1616
1617   // Handle the arguments now that we've gotten them.
1618   unsigned NumBytes;
1619   if (!ProcessCallArgs(CLI, OutVTs, NumBytes))
1620     return false;
1621
1622   // Issue the call.
1623   MachineInstrBuilder MIB;
1624   if (CM == CodeModel::Small) {
1625     unsigned CallOpc = Addr.getReg() ? AArch64::BLR : AArch64::BL;
1626     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CallOpc));
1627     if (SymName)
1628       MIB.addExternalSymbol(SymName, 0);
1629     else if (Addr.getGlobalValue())
1630       MIB.addGlobalAddress(Addr.getGlobalValue(), 0, 0);
1631     else if (Addr.getReg())
1632       MIB.addReg(Addr.getReg());
1633     else
1634       return false;
1635   } else {
1636     unsigned CallReg = 0;
1637     if (SymName) {
1638       unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
1639       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
1640               ADRPReg)
1641         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGE);
1642
1643       CallReg = createResultReg(&AArch64::GPR64RegClass);
1644       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
1645               CallReg)
1646         .addReg(ADRPReg)
1647         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
1648                            AArch64II::MO_NC);
1649     } else if (Addr.getGlobalValue()) {
1650       CallReg = AArch64MaterializeGV(Addr.getGlobalValue());
1651     } else if (Addr.getReg())
1652       CallReg = Addr.getReg();
1653
1654     if (!CallReg)
1655       return false;
1656
1657     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1658                   TII.get(AArch64::BLR)).addReg(CallReg);
1659   }
1660
1661   // Add implicit physical register uses to the call.
1662   for (auto Reg : CLI.OutRegs)
1663     MIB.addReg(Reg, RegState::Implicit);
1664
1665   // Add a register mask with the call-preserved registers.
1666   // Proper defs for return values will be added by setPhysRegsDeadExcept().
1667   MIB.addRegMask(TRI.getCallPreservedMask(CC));
1668
1669   CLI.Call = MIB;
1670
1671   // Finish off the call including any return values.
1672   return FinishCall(CLI, RetVT, NumBytes);
1673 }
1674
1675 bool AArch64FastISel::IsMemCpySmall(uint64_t Len, unsigned Alignment) {
1676   if (Alignment)
1677     return Len / Alignment <= 4;
1678   else
1679     return Len < 32;
1680 }
1681
1682 bool AArch64FastISel::TryEmitSmallMemCpy(Address Dest, Address Src,
1683                                          uint64_t Len, unsigned Alignment) {
1684   // Make sure we don't bloat code by inlining very large memcpy's.
1685   if (!IsMemCpySmall(Len, Alignment))
1686     return false;
1687
1688   int64_t UnscaledOffset = 0;
1689   Address OrigDest = Dest;
1690   Address OrigSrc = Src;
1691
1692   while (Len) {
1693     MVT VT;
1694     if (!Alignment || Alignment >= 8) {
1695       if (Len >= 8)
1696         VT = MVT::i64;
1697       else if (Len >= 4)
1698         VT = MVT::i32;
1699       else if (Len >= 2)
1700         VT = MVT::i16;
1701       else {
1702         VT = MVT::i8;
1703       }
1704     } else {
1705       // Bound based on alignment.
1706       if (Len >= 4 && Alignment == 4)
1707         VT = MVT::i32;
1708       else if (Len >= 2 && Alignment == 2)
1709         VT = MVT::i16;
1710       else {
1711         VT = MVT::i8;
1712       }
1713     }
1714
1715     bool RV;
1716     unsigned ResultReg;
1717     RV = EmitLoad(VT, ResultReg, Src);
1718     if (!RV)
1719       return false;
1720
1721     RV = EmitStore(VT, ResultReg, Dest);
1722     if (!RV)
1723       return false;
1724
1725     int64_t Size = VT.getSizeInBits() / 8;
1726     Len -= Size;
1727     UnscaledOffset += Size;
1728
1729     // We need to recompute the unscaled offset for each iteration.
1730     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
1731     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
1732   }
1733
1734   return true;
1735 }
1736
1737 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
1738 /// into the user. The condition code will only be updated on success.
1739 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
1740                                         const Instruction *I,
1741                                         const Value *Cond) {
1742   if (!isa<ExtractValueInst>(Cond))
1743     return false;
1744
1745   const auto *EV = cast<ExtractValueInst>(Cond);
1746   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
1747     return false;
1748
1749   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
1750   MVT RetVT;
1751   const Function *Callee = II->getCalledFunction();
1752   Type *RetTy =
1753   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
1754   if (!isTypeLegal(RetTy, RetVT))
1755     return false;
1756
1757   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1758     return false;
1759
1760   AArch64CC::CondCode TmpCC;
1761   switch (II->getIntrinsicID()) {
1762     default: return false;
1763     case Intrinsic::sadd_with_overflow:
1764     case Intrinsic::ssub_with_overflow: TmpCC = AArch64CC::VS; break;
1765     case Intrinsic::uadd_with_overflow: TmpCC = AArch64CC::HS; break;
1766     case Intrinsic::usub_with_overflow: TmpCC = AArch64CC::LO; break;
1767     case Intrinsic::smul_with_overflow:
1768     case Intrinsic::umul_with_overflow: TmpCC = AArch64CC::NE; break;
1769   }
1770
1771   // Check if both instructions are in the same basic block.
1772   if (II->getParent() != I->getParent())
1773     return false;
1774
1775   // Make sure nothing is in the way
1776   BasicBlock::const_iterator Start = I;
1777   BasicBlock::const_iterator End = II;
1778   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
1779     // We only expect extractvalue instructions between the intrinsic and the
1780     // instruction to be selected.
1781     if (!isa<ExtractValueInst>(Itr))
1782       return false;
1783
1784     // Check that the extractvalue operand comes from the intrinsic.
1785     const auto *EVI = cast<ExtractValueInst>(Itr);
1786     if (EVI->getAggregateOperand() != II)
1787       return false;
1788   }
1789
1790   CC = TmpCC;
1791   return true;
1792 }
1793
1794 bool AArch64FastISel::FastLowerIntrinsicCall(const IntrinsicInst *II) {
1795   // FIXME: Handle more intrinsics.
1796   switch (II->getIntrinsicID()) {
1797   default: return false;
1798   case Intrinsic::frameaddress: {
1799     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
1800     MFI->setFrameAddressIsTaken(true);
1801
1802     const AArch64RegisterInfo *RegInfo =
1803         static_cast<const AArch64RegisterInfo *>(
1804             TM.getSubtargetImpl()->getRegisterInfo());
1805     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
1806     unsigned SrcReg = FramePtr;
1807
1808     // Recursively load frame address
1809     // ldr x0, [fp]
1810     // ldr x0, [x0]
1811     // ldr x0, [x0]
1812     // ...
1813     unsigned DestReg;
1814     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
1815     while (Depth--) {
1816       DestReg = createResultReg(&AArch64::GPR64RegClass);
1817       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1818               TII.get(AArch64::LDRXui), DestReg)
1819         .addReg(SrcReg).addImm(0);
1820       SrcReg = DestReg;
1821     }
1822
1823     UpdateValueMap(II, SrcReg);
1824     return true;
1825   }
1826   case Intrinsic::memcpy:
1827   case Intrinsic::memmove: {
1828     const auto *MTI = cast<MemTransferInst>(II);
1829     // Don't handle volatile.
1830     if (MTI->isVolatile())
1831       return false;
1832
1833     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
1834     // we would emit dead code because we don't currently handle memmoves.
1835     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
1836     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
1837       // Small memcpy's are common enough that we want to do them without a call
1838       // if possible.
1839       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
1840       unsigned Alignment = MTI->getAlignment();
1841       if (IsMemCpySmall(Len, Alignment)) {
1842         Address Dest, Src;
1843         if (!ComputeAddress(MTI->getRawDest(), Dest) ||
1844             !ComputeAddress(MTI->getRawSource(), Src))
1845           return false;
1846         if (TryEmitSmallMemCpy(Dest, Src, Len, Alignment))
1847           return true;
1848       }
1849     }
1850
1851     if (!MTI->getLength()->getType()->isIntegerTy(64))
1852       return false;
1853
1854     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
1855       // Fast instruction selection doesn't support the special
1856       // address spaces.
1857       return false;
1858
1859     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
1860     return LowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
1861   }
1862   case Intrinsic::memset: {
1863     const MemSetInst *MSI = cast<MemSetInst>(II);
1864     // Don't handle volatile.
1865     if (MSI->isVolatile())
1866       return false;
1867
1868     if (!MSI->getLength()->getType()->isIntegerTy(64))
1869       return false;
1870
1871     if (MSI->getDestAddressSpace() > 255)
1872       // Fast instruction selection doesn't support the special
1873       // address spaces.
1874       return false;
1875
1876     return LowerCallTo(II, "memset", II->getNumArgOperands() - 2);
1877   }
1878   case Intrinsic::trap: {
1879     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
1880         .addImm(1);
1881     return true;
1882   }
1883   case Intrinsic::sqrt: {
1884     Type *RetTy = II->getCalledFunction()->getReturnType();
1885
1886     MVT VT;
1887     if (!isTypeLegal(RetTy, VT))
1888       return false;
1889
1890     unsigned Op0Reg = getRegForValue(II->getOperand(0));
1891     if (!Op0Reg)
1892       return false;
1893     bool Op0IsKill = hasTrivialKill(II->getOperand(0));
1894
1895     unsigned ResultReg = FastEmit_r(VT, VT, ISD::FSQRT, Op0Reg, Op0IsKill);
1896     if (!ResultReg)
1897       return false;
1898
1899     UpdateValueMap(II, ResultReg);
1900     return true;
1901   }
1902   case Intrinsic::sadd_with_overflow:
1903   case Intrinsic::uadd_with_overflow:
1904   case Intrinsic::ssub_with_overflow:
1905   case Intrinsic::usub_with_overflow:
1906   case Intrinsic::smul_with_overflow:
1907   case Intrinsic::umul_with_overflow: {
1908     // This implements the basic lowering of the xalu with overflow intrinsics.
1909     const Function *Callee = II->getCalledFunction();
1910     auto *Ty = cast<StructType>(Callee->getReturnType());
1911     Type *RetTy = Ty->getTypeAtIndex(0U);
1912     Type *CondTy = Ty->getTypeAtIndex(1);
1913
1914     MVT VT;
1915     if (!isTypeLegal(RetTy, VT))
1916       return false;
1917
1918     if (VT != MVT::i32 && VT != MVT::i64)
1919       return false;
1920
1921     const Value *LHS = II->getArgOperand(0);
1922     const Value *RHS = II->getArgOperand(1);
1923     // Canonicalize immediate to the RHS.
1924     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
1925         isCommutativeIntrinsic(II))
1926       std::swap(LHS, RHS);
1927
1928     unsigned LHSReg = getRegForValue(LHS);
1929     if (!LHSReg)
1930       return false;
1931     bool LHSIsKill = hasTrivialKill(LHS);
1932
1933     // Check if the immediate can be encoded in the instruction and if we should
1934     // invert the instruction (adds -> subs) to handle negative immediates.
1935     bool UseImm = false;
1936     bool UseInverse = false;
1937     uint64_t Imm = 0;
1938     if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1939       if (C->isNegative()) {
1940         UseInverse = true;
1941         Imm = -(C->getSExtValue());
1942       } else
1943         Imm = C->getZExtValue();
1944
1945       if (isUInt<12>(Imm))
1946         UseImm = true;
1947
1948       UseInverse = UseImm && UseInverse;
1949     }
1950
1951     static const unsigned OpcTable[2][2][2] = {
1952       { {AArch64::ADDSWrr, AArch64::ADDSXrr},
1953         {AArch64::ADDSWri, AArch64::ADDSXri} },
1954       { {AArch64::SUBSWrr, AArch64::SUBSXrr},
1955         {AArch64::SUBSWri, AArch64::SUBSXri} }
1956     };
1957     unsigned Opc = 0;
1958     unsigned MulReg = 0;
1959     unsigned RHSReg = 0;
1960     bool RHSIsKill = false;
1961     AArch64CC::CondCode CC = AArch64CC::Invalid;
1962     bool Is64Bit = VT == MVT::i64;
1963     switch (II->getIntrinsicID()) {
1964     default: llvm_unreachable("Unexpected intrinsic!");
1965     case Intrinsic::sadd_with_overflow:
1966       Opc = OpcTable[UseInverse][UseImm][Is64Bit]; CC = AArch64CC::VS; break;
1967     case Intrinsic::uadd_with_overflow:
1968       Opc = OpcTable[UseInverse][UseImm][Is64Bit]; CC = AArch64CC::HS; break;
1969     case Intrinsic::ssub_with_overflow:
1970       Opc = OpcTable[!UseInverse][UseImm][Is64Bit]; CC = AArch64CC::VS; break;
1971     case Intrinsic::usub_with_overflow:
1972       Opc = OpcTable[!UseInverse][UseImm][Is64Bit]; CC = AArch64CC::LO; break;
1973     case Intrinsic::smul_with_overflow: {
1974       CC = AArch64CC::NE;
1975       RHSReg = getRegForValue(RHS);
1976       if (!RHSReg)
1977         return false;
1978       RHSIsKill = hasTrivialKill(RHS);
1979
1980       if (VT == MVT::i32) {
1981         MulReg = Emit_SMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1982         unsigned ShiftReg = Emit_LSR_ri(MVT::i64, MulReg, false, 32);
1983         MulReg = FastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
1984                                             AArch64::sub_32);
1985         ShiftReg = FastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
1986                                               AArch64::sub_32);
1987         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
1988         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1989                 TII.get(AArch64::SUBSWrs), CmpReg)
1990           .addReg(ShiftReg, getKillRegState(true))
1991           .addReg(MulReg, getKillRegState(false))
1992           .addImm(159); // 159 <-> asr #31
1993       } else {
1994         assert(VT == MVT::i64 && "Unexpected value type.");
1995         MulReg = Emit_MUL_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1996         unsigned SMULHReg = FastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
1997                                         RHSReg, RHSIsKill);
1998         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
1999         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2000                 TII.get(AArch64::SUBSXrs), CmpReg)
2001           .addReg(SMULHReg, getKillRegState(true))
2002           .addReg(MulReg, getKillRegState(false))
2003           .addImm(191); // 191 <-> asr #63
2004       }
2005       break;
2006     }
2007     case Intrinsic::umul_with_overflow: {
2008       CC = AArch64CC::NE;
2009       RHSReg = getRegForValue(RHS);
2010       if (!RHSReg)
2011         return false;
2012       RHSIsKill = hasTrivialKill(RHS);
2013
2014       if (VT == MVT::i32) {
2015         MulReg = Emit_UMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
2016         unsigned CmpReg = createResultReg(TLI.getRegClassFor(MVT::i64));
2017         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2018                 TII.get(AArch64::SUBSXrs), CmpReg)
2019           .addReg(AArch64::XZR, getKillRegState(true))
2020           .addReg(MulReg, getKillRegState(false))
2021           .addImm(96); // 96 <-> lsr #32
2022         MulReg = FastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
2023                                             AArch64::sub_32);
2024       } else {
2025         assert(VT == MVT::i64 && "Unexpected value type.");
2026         MulReg = Emit_MUL_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
2027         unsigned UMULHReg = FastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
2028                                         RHSReg, RHSIsKill);
2029         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
2030         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2031                 TII.get(AArch64::SUBSXrr), CmpReg)
2032         .addReg(AArch64::XZR, getKillRegState(true))
2033         .addReg(UMULHReg, getKillRegState(false));
2034       }
2035       break;
2036     }
2037     }
2038
2039     if (!UseImm) {
2040       RHSReg = getRegForValue(RHS);
2041       if (!RHSReg)
2042         return false;
2043       RHSIsKill = hasTrivialKill(RHS);
2044     }
2045
2046     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
2047     if (Opc) {
2048       MachineInstrBuilder MIB;
2049       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
2050                     ResultReg)
2051               .addReg(LHSReg, getKillRegState(LHSIsKill));
2052       if (UseImm) {
2053         MIB.addImm(Imm);
2054         MIB.addImm(0);
2055       } else
2056         MIB.addReg(RHSReg, getKillRegState(RHSIsKill));
2057     }
2058     else
2059       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2060               TII.get(TargetOpcode::COPY), ResultReg)
2061         .addReg(MulReg);
2062
2063     unsigned ResultReg2 = FuncInfo.CreateRegs(CondTy);
2064     assert((ResultReg+1) == ResultReg2 && "Nonconsecutive result registers.");
2065     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2066             ResultReg2)
2067       .addReg(AArch64::WZR, getKillRegState(true))
2068       .addReg(AArch64::WZR, getKillRegState(true))
2069       .addImm(getInvertedCondCode(CC));
2070
2071     UpdateValueMap(II, ResultReg, 2);
2072     return true;
2073   }
2074   }
2075   return false;
2076 }
2077
2078 bool AArch64FastISel::SelectRet(const Instruction *I) {
2079   const ReturnInst *Ret = cast<ReturnInst>(I);
2080   const Function &F = *I->getParent()->getParent();
2081
2082   if (!FuncInfo.CanLowerReturn)
2083     return false;
2084
2085   if (F.isVarArg())
2086     return false;
2087
2088   // Build a list of return value registers.
2089   SmallVector<unsigned, 4> RetRegs;
2090
2091   if (Ret->getNumOperands() > 0) {
2092     CallingConv::ID CC = F.getCallingConv();
2093     SmallVector<ISD::OutputArg, 4> Outs;
2094     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
2095
2096     // Analyze operands of the call, assigning locations to each operand.
2097     SmallVector<CCValAssign, 16> ValLocs;
2098     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
2099     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
2100                                                      : RetCC_AArch64_AAPCS;
2101     CCInfo.AnalyzeReturn(Outs, RetCC);
2102
2103     // Only handle a single return value for now.
2104     if (ValLocs.size() != 1)
2105       return false;
2106
2107     CCValAssign &VA = ValLocs[0];
2108     const Value *RV = Ret->getOperand(0);
2109
2110     // Don't bother handling odd stuff for now.
2111     if (VA.getLocInfo() != CCValAssign::Full)
2112       return false;
2113     // Only handle register returns for now.
2114     if (!VA.isRegLoc())
2115       return false;
2116     unsigned Reg = getRegForValue(RV);
2117     if (Reg == 0)
2118       return false;
2119
2120     unsigned SrcReg = Reg + VA.getValNo();
2121     unsigned DestReg = VA.getLocReg();
2122     // Avoid a cross-class copy. This is very unlikely.
2123     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
2124       return false;
2125
2126     EVT RVEVT = TLI.getValueType(RV->getType());
2127     if (!RVEVT.isSimple())
2128       return false;
2129
2130     // Vectors (of > 1 lane) in big endian need tricky handling.
2131     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1)
2132       return false;
2133
2134     MVT RVVT = RVEVT.getSimpleVT();
2135     if (RVVT == MVT::f128)
2136       return false;
2137     MVT DestVT = VA.getValVT();
2138     // Special handling for extended integers.
2139     if (RVVT != DestVT) {
2140       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
2141         return false;
2142
2143       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
2144         return false;
2145
2146       bool isZExt = Outs[0].Flags.isZExt();
2147       SrcReg = EmitIntExt(RVVT, SrcReg, DestVT, isZExt);
2148       if (SrcReg == 0)
2149         return false;
2150     }
2151
2152     // Make the copy.
2153     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2154             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
2155
2156     // Add register to return instruction.
2157     RetRegs.push_back(VA.getLocReg());
2158   }
2159
2160   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2161                                     TII.get(AArch64::RET_ReallyLR));
2162   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
2163     MIB.addReg(RetRegs[i], RegState::Implicit);
2164   return true;
2165 }
2166
2167 bool AArch64FastISel::SelectTrunc(const Instruction *I) {
2168   Type *DestTy = I->getType();
2169   Value *Op = I->getOperand(0);
2170   Type *SrcTy = Op->getType();
2171
2172   EVT SrcEVT = TLI.getValueType(SrcTy, true);
2173   EVT DestEVT = TLI.getValueType(DestTy, true);
2174   if (!SrcEVT.isSimple())
2175     return false;
2176   if (!DestEVT.isSimple())
2177     return false;
2178
2179   MVT SrcVT = SrcEVT.getSimpleVT();
2180   MVT DestVT = DestEVT.getSimpleVT();
2181
2182   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
2183       SrcVT != MVT::i8)
2184     return false;
2185   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
2186       DestVT != MVT::i1)
2187     return false;
2188
2189   unsigned SrcReg = getRegForValue(Op);
2190   if (!SrcReg)
2191     return false;
2192
2193   // If we're truncating from i64 to a smaller non-legal type then generate an
2194   // AND.  Otherwise, we know the high bits are undefined and a truncate doesn't
2195   // generate any code.
2196   if (SrcVT == MVT::i64) {
2197     uint64_t Mask = 0;
2198     switch (DestVT.SimpleTy) {
2199     default:
2200       // Trunc i64 to i32 is handled by the target-independent fast-isel.
2201       return false;
2202     case MVT::i1:
2203       Mask = 0x1;
2204       break;
2205     case MVT::i8:
2206       Mask = 0xff;
2207       break;
2208     case MVT::i16:
2209       Mask = 0xffff;
2210       break;
2211     }
2212     // Issue an extract_subreg to get the lower 32-bits.
2213     unsigned Reg32 = FastEmitInst_extractsubreg(MVT::i32, SrcReg, /*Kill=*/true,
2214                                                 AArch64::sub_32);
2215     MRI.constrainRegClass(Reg32, &AArch64::GPR32RegClass);
2216     // Create the AND instruction which performs the actual truncation.
2217     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
2218     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
2219             ANDReg)
2220         .addReg(Reg32)
2221         .addImm(AArch64_AM::encodeLogicalImmediate(Mask, 32));
2222     SrcReg = ANDReg;
2223   }
2224
2225   UpdateValueMap(I, SrcReg);
2226   return true;
2227 }
2228
2229 unsigned AArch64FastISel::Emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt) {
2230   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
2231           DestVT == MVT::i64) &&
2232          "Unexpected value type.");
2233   // Handle i8 and i16 as i32.
2234   if (DestVT == MVT::i8 || DestVT == MVT::i16)
2235     DestVT = MVT::i32;
2236
2237   if (isZExt) {
2238     MRI.constrainRegClass(SrcReg, &AArch64::GPR32RegClass);
2239     unsigned ResultReg = createResultReg(&AArch64::GPR32spRegClass);
2240     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
2241             ResultReg)
2242         .addReg(SrcReg)
2243         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
2244
2245     if (DestVT == MVT::i64) {
2246       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
2247       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
2248       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
2249       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2250               TII.get(AArch64::SUBREG_TO_REG), Reg64)
2251           .addImm(0)
2252           .addReg(ResultReg)
2253           .addImm(AArch64::sub_32);
2254       ResultReg = Reg64;
2255     }
2256     return ResultReg;
2257   } else {
2258     if (DestVT == MVT::i64) {
2259       // FIXME: We're SExt i1 to i64.
2260       return 0;
2261     }
2262     unsigned ResultReg = createResultReg(&AArch64::GPR32RegClass);
2263     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SBFMWri),
2264             ResultReg)
2265         .addReg(SrcReg)
2266         .addImm(0)
2267         .addImm(0);
2268     return ResultReg;
2269   }
2270 }
2271
2272 unsigned AArch64FastISel::Emit_MUL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
2273                                       unsigned Op1, bool Op1IsKill) {
2274   unsigned Opc, ZReg;
2275   switch (RetVT.SimpleTy) {
2276   default: return 0;
2277   case MVT::i8:
2278   case MVT::i16:
2279   case MVT::i32:
2280     RetVT = MVT::i32;
2281     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
2282   case MVT::i64:
2283     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
2284   }
2285
2286   // Create the base instruction, then add the operands.
2287   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
2288   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2289     .addReg(Op0, getKillRegState(Op0IsKill))
2290     .addReg(Op1, getKillRegState(Op1IsKill))
2291     .addReg(ZReg, getKillRegState(true));
2292
2293   return ResultReg;
2294 }
2295
2296 unsigned AArch64FastISel::Emit_SMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
2297                                         unsigned Op1, bool Op1IsKill) {
2298   if (RetVT != MVT::i64)
2299     return 0;
2300
2301   // Create the base instruction, then add the operands.
2302   unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
2303   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SMADDLrrr),
2304           ResultReg)
2305     .addReg(Op0, getKillRegState(Op0IsKill))
2306     .addReg(Op1, getKillRegState(Op1IsKill))
2307     .addReg(AArch64::XZR, getKillRegState(true));
2308
2309   return ResultReg;
2310 }
2311
2312 unsigned AArch64FastISel::Emit_UMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
2313                                         unsigned Op1, bool Op1IsKill) {
2314   if (RetVT != MVT::i64)
2315     return 0;
2316
2317   // Create the base instruction, then add the operands.
2318   unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
2319   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::UMADDLrrr),
2320           ResultReg)
2321     .addReg(Op0, getKillRegState(Op0IsKill))
2322     .addReg(Op1, getKillRegState(Op1IsKill))
2323     .addReg(AArch64::XZR, getKillRegState(true));
2324
2325   return ResultReg;
2326 }
2327
2328 unsigned AArch64FastISel::Emit_LSL_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2329                                       uint64_t Shift) {
2330   unsigned Opc, ImmR, ImmS;
2331   switch (RetVT.SimpleTy) {
2332   default: return 0;
2333   case MVT::i8:
2334     Opc = AArch64::UBFMWri; ImmR = -Shift % 32; ImmS =  7 - Shift; break;
2335   case MVT::i16:
2336     Opc = AArch64::UBFMWri; ImmR = -Shift % 32; ImmS = 15 - Shift; break;
2337   case MVT::i32:
2338     Opc = AArch64::UBFMWri; ImmR = -Shift % 32; ImmS = 31 - Shift; break;
2339   case MVT::i64:
2340     Opc = AArch64::UBFMXri; ImmR = -Shift % 64; ImmS = 63 - Shift; break;
2341   }
2342
2343   RetVT.SimpleTy = std::max(MVT::i32, RetVT.SimpleTy);
2344   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, ImmR,
2345                           ImmS);
2346 }
2347
2348 unsigned AArch64FastISel::Emit_LSR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2349                                       uint64_t Shift) {
2350   unsigned Opc, ImmS;
2351   switch (RetVT.SimpleTy) {
2352   default: return 0;
2353   case MVT::i8:  Opc = AArch64::UBFMWri; ImmS =  7; break;
2354   case MVT::i16: Opc = AArch64::UBFMWri; ImmS = 15; break;
2355   case MVT::i32: Opc = AArch64::UBFMWri; ImmS = 31; break;
2356   case MVT::i64: Opc = AArch64::UBFMXri; ImmS = 63; break;
2357   }
2358
2359   RetVT.SimpleTy = std::max(MVT::i32, RetVT.SimpleTy);
2360   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, Shift,
2361                           ImmS);
2362 }
2363
2364 unsigned AArch64FastISel::Emit_ASR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2365                                       uint64_t Shift) {
2366   unsigned Opc, ImmS;
2367   switch (RetVT.SimpleTy) {
2368   default: return 0;
2369   case MVT::i8:  Opc = AArch64::SBFMWri; ImmS =  7; break;
2370   case MVT::i16: Opc = AArch64::SBFMWri; ImmS = 15; break;
2371   case MVT::i32: Opc = AArch64::SBFMWri; ImmS = 31; break;
2372   case MVT::i64: Opc = AArch64::SBFMXri; ImmS = 63; break;
2373   }
2374
2375   RetVT.SimpleTy = std::max(MVT::i32, RetVT.SimpleTy);
2376   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, Shift,
2377                           ImmS);
2378 }
2379
2380 unsigned AArch64FastISel::EmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
2381                                      bool isZExt) {
2382   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
2383
2384   // FastISel does not have plumbing to deal with extensions where the SrcVT or
2385   // DestVT are odd things, so test to make sure that they are both types we can
2386   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
2387   // bail out to SelectionDAG.
2388   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
2389        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
2390       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
2391        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
2392     return 0;
2393
2394   unsigned Opc;
2395   unsigned Imm = 0;
2396
2397   switch (SrcVT.SimpleTy) {
2398   default:
2399     return 0;
2400   case MVT::i1:
2401     return Emiti1Ext(SrcReg, DestVT, isZExt);
2402   case MVT::i8:
2403     if (DestVT == MVT::i64)
2404       Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2405     else
2406       Opc = isZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
2407     Imm = 7;
2408     break;
2409   case MVT::i16:
2410     if (DestVT == MVT::i64)
2411       Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2412     else
2413       Opc = isZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
2414     Imm = 15;
2415     break;
2416   case MVT::i32:
2417     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
2418     Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2419     Imm = 31;
2420     break;
2421   }
2422
2423   // Handle i8 and i16 as i32.
2424   if (DestVT == MVT::i8 || DestVT == MVT::i16)
2425     DestVT = MVT::i32;
2426   else if (DestVT == MVT::i64) {
2427     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
2428     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2429             TII.get(AArch64::SUBREG_TO_REG), Src64)
2430         .addImm(0)
2431         .addReg(SrcReg)
2432         .addImm(AArch64::sub_32);
2433     SrcReg = Src64;
2434   }
2435
2436   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
2437   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2438       .addReg(SrcReg)
2439       .addImm(0)
2440       .addImm(Imm);
2441
2442   return ResultReg;
2443 }
2444
2445 bool AArch64FastISel::SelectIntExt(const Instruction *I) {
2446   // On ARM, in general, integer casts don't involve legal types; this code
2447   // handles promotable integers.  The high bits for a type smaller than
2448   // the register size are assumed to be undefined.
2449   Type *DestTy = I->getType();
2450   Value *Src = I->getOperand(0);
2451   Type *SrcTy = Src->getType();
2452
2453   bool isZExt = isa<ZExtInst>(I);
2454   unsigned SrcReg = getRegForValue(Src);
2455   if (!SrcReg)
2456     return false;
2457
2458   EVT SrcEVT = TLI.getValueType(SrcTy, true);
2459   EVT DestEVT = TLI.getValueType(DestTy, true);
2460   if (!SrcEVT.isSimple())
2461     return false;
2462   if (!DestEVT.isSimple())
2463     return false;
2464
2465   MVT SrcVT = SrcEVT.getSimpleVT();
2466   MVT DestVT = DestEVT.getSimpleVT();
2467   unsigned ResultReg = 0;
2468
2469   // Check if it is an argument and if it is already zero/sign-extended.
2470   if (const auto *Arg = dyn_cast<Argument>(Src)) {
2471     if ((isZExt && Arg->hasZExtAttr()) || (!isZExt && Arg->hasSExtAttr())) {
2472       if (DestVT == MVT::i64) {
2473         ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
2474         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2475                 TII.get(AArch64::SUBREG_TO_REG), ResultReg)
2476           .addImm(0)
2477           .addReg(SrcReg)
2478           .addImm(AArch64::sub_32);
2479       } else
2480         ResultReg = SrcReg;
2481     }
2482   }
2483
2484   if (!ResultReg)
2485     ResultReg = EmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2486
2487   if (!ResultReg)
2488     return false;
2489
2490   UpdateValueMap(I, ResultReg);
2491   return true;
2492 }
2493
2494 bool AArch64FastISel::SelectRem(const Instruction *I, unsigned ISDOpcode) {
2495   EVT DestEVT = TLI.getValueType(I->getType(), true);
2496   if (!DestEVT.isSimple())
2497     return false;
2498
2499   MVT DestVT = DestEVT.getSimpleVT();
2500   if (DestVT != MVT::i64 && DestVT != MVT::i32)
2501     return false;
2502
2503   unsigned DivOpc;
2504   bool is64bit = (DestVT == MVT::i64);
2505   switch (ISDOpcode) {
2506   default:
2507     return false;
2508   case ISD::SREM:
2509     DivOpc = is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
2510     break;
2511   case ISD::UREM:
2512     DivOpc = is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
2513     break;
2514   }
2515   unsigned MSubOpc = is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
2516   unsigned Src0Reg = getRegForValue(I->getOperand(0));
2517   if (!Src0Reg)
2518     return false;
2519
2520   unsigned Src1Reg = getRegForValue(I->getOperand(1));
2521   if (!Src1Reg)
2522     return false;
2523
2524   unsigned QuotReg = createResultReg(TLI.getRegClassFor(DestVT));
2525   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(DivOpc), QuotReg)
2526       .addReg(Src0Reg)
2527       .addReg(Src1Reg);
2528   // The remainder is computed as numerator - (quotient * denominator) using the
2529   // MSUB instruction.
2530   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
2531   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(MSubOpc), ResultReg)
2532       .addReg(QuotReg)
2533       .addReg(Src1Reg)
2534       .addReg(Src0Reg);
2535   UpdateValueMap(I, ResultReg);
2536   return true;
2537 }
2538
2539 bool AArch64FastISel::SelectMul(const Instruction *I) {
2540   EVT SrcEVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2541   if (!SrcEVT.isSimple())
2542     return false;
2543   MVT SrcVT = SrcEVT.getSimpleVT();
2544
2545   // Must be simple value type.  Don't handle vectors.
2546   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
2547       SrcVT != MVT::i8)
2548     return false;
2549
2550   unsigned Src0Reg = getRegForValue(I->getOperand(0));
2551   if (!Src0Reg)
2552     return false;
2553   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
2554
2555   unsigned Src1Reg = getRegForValue(I->getOperand(1));
2556   if (!Src1Reg)
2557     return false;
2558   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
2559
2560   unsigned ResultReg =
2561     Emit_MUL_rr(SrcVT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
2562
2563   if (!ResultReg)
2564     return false;
2565
2566   UpdateValueMap(I, ResultReg);
2567   return true;
2568 }
2569
2570 bool AArch64FastISel::SelectShift(const Instruction *I, bool IsLeftShift,
2571                                   bool IsArithmetic) {
2572   EVT RetEVT = TLI.getValueType(I->getType(), true);
2573   if (!RetEVT.isSimple())
2574     return false;
2575   MVT RetVT = RetEVT.getSimpleVT();
2576
2577   if (!isa<ConstantInt>(I->getOperand(1)))
2578     return false;
2579
2580   unsigned Op0Reg = getRegForValue(I->getOperand(0));
2581   if (!Op0Reg)
2582     return false;
2583   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
2584
2585   uint64_t ShiftVal = cast<ConstantInt>(I->getOperand(1))->getZExtValue();
2586
2587   unsigned ResultReg;
2588   if (IsLeftShift)
2589     ResultReg = Emit_LSL_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2590   else {
2591     if (IsArithmetic)
2592       ResultReg = Emit_ASR_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2593     else
2594       ResultReg = Emit_LSR_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2595   }
2596
2597   if (!ResultReg)
2598     return false;
2599
2600   UpdateValueMap(I, ResultReg);
2601   return true;
2602 }
2603
2604 bool AArch64FastISel::SelectBitCast(const Instruction *I) {
2605   MVT RetVT, SrcVT;
2606
2607   if (!isTypeLegal(I->getOperand(0)->getType(), SrcVT))
2608     return false;
2609   if (!isTypeLegal(I->getType(), RetVT))
2610     return false;
2611
2612   unsigned Opc;
2613   if (RetVT == MVT::f32 && SrcVT == MVT::i32)
2614     Opc = AArch64::FMOVWSr;
2615   else if (RetVT == MVT::f64 && SrcVT == MVT::i64)
2616     Opc = AArch64::FMOVXDr;
2617   else if (RetVT == MVT::i32 && SrcVT == MVT::f32)
2618     Opc = AArch64::FMOVSWr;
2619   else if (RetVT == MVT::i64 && SrcVT == MVT::f64)
2620     Opc = AArch64::FMOVDXr;
2621   else
2622     return false;
2623
2624   unsigned Op0Reg = getRegForValue(I->getOperand(0));
2625   if (!Op0Reg)
2626     return false;
2627   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
2628   unsigned ResultReg = FastEmitInst_r(Opc, TLI.getRegClassFor(RetVT),
2629                                       Op0Reg, Op0IsKill);
2630
2631   if (!ResultReg)
2632     return false;
2633
2634   UpdateValueMap(I, ResultReg);
2635   return true;
2636 }
2637
2638 bool AArch64FastISel::TargetSelectInstruction(const Instruction *I) {
2639   switch (I->getOpcode()) {
2640   default:
2641     break;
2642   case Instruction::Load:
2643     return SelectLoad(I);
2644   case Instruction::Store:
2645     return SelectStore(I);
2646   case Instruction::Br:
2647     return SelectBranch(I);
2648   case Instruction::IndirectBr:
2649     return SelectIndirectBr(I);
2650   case Instruction::FCmp:
2651   case Instruction::ICmp:
2652     return SelectCmp(I);
2653   case Instruction::Select:
2654     return SelectSelect(I);
2655   case Instruction::FPExt:
2656     return SelectFPExt(I);
2657   case Instruction::FPTrunc:
2658     return SelectFPTrunc(I);
2659   case Instruction::FPToSI:
2660     return SelectFPToInt(I, /*Signed=*/true);
2661   case Instruction::FPToUI:
2662     return SelectFPToInt(I, /*Signed=*/false);
2663   case Instruction::SIToFP:
2664     return SelectIntToFP(I, /*Signed=*/true);
2665   case Instruction::UIToFP:
2666     return SelectIntToFP(I, /*Signed=*/false);
2667   case Instruction::SRem:
2668     return SelectRem(I, ISD::SREM);
2669   case Instruction::URem:
2670     return SelectRem(I, ISD::UREM);
2671   case Instruction::Ret:
2672     return SelectRet(I);
2673   case Instruction::Trunc:
2674     return SelectTrunc(I);
2675   case Instruction::ZExt:
2676   case Instruction::SExt:
2677     return SelectIntExt(I);
2678
2679   // FIXME: All of these should really be handled by the target-independent
2680   // selector -> improve FastISel tblgen.
2681   case Instruction::Mul:
2682     return SelectMul(I);
2683   case Instruction::Shl:
2684       return SelectShift(I, /*IsLeftShift=*/true, /*IsArithmetic=*/false);
2685   case Instruction::LShr:
2686     return SelectShift(I, /*IsLeftShift=*/false, /*IsArithmetic=*/false);
2687   case Instruction::AShr:
2688     return SelectShift(I, /*IsLeftShift=*/false, /*IsArithmetic=*/true);
2689   case Instruction::BitCast:
2690     return SelectBitCast(I);
2691   }
2692   return false;
2693   // Silence warnings.
2694   (void)&CC_AArch64_DarwinPCS_VarArg;
2695 }
2696
2697 namespace llvm {
2698 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &funcInfo,
2699                                         const TargetLibraryInfo *libInfo) {
2700   return new AArch64FastISel(funcInfo, libInfo);
2701 }
2702 }