lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "MCTargetDesc/AArch64AddressingModes.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/FastISel.h"
  22 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/CallingConv.h"
  28 #include "llvm/IR/DataLayout.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/Function.h"
  31 #include "llvm/IR/GetElementPtrTypeIterator.h"
  32 #include "llvm/IR/GlobalAlias.h"
  33 #include "llvm/IR/GlobalVariable.h"
  34 #include "llvm/IR/Instructions.h"
  35 #include "llvm/IR/IntrinsicInst.h"
  36 #include "llvm/IR/Operator.h"
  37 #include "llvm/Support/CommandLine.h"
  38 using namespace llvm;
  39
  40 namespace {
  41
  42 class AArch64FastISel : public FastISel {
  43
  44   class Address {
  45   public:
  46     typedef enum {
  47       RegBase,
  48       FrameIndexBase
  49     } BaseKind;
  50
  51   private:
  52     BaseKind Kind;
  53     union {
  54       unsigned Reg;
  55       int FI;
  56     } Base;
  57     int64_t Offset;
  58
  59   public:
  60     Address() : Kind(RegBase), Offset(0) { Base.Reg = 0; }
  61     void setKind(BaseKind K) { Kind = K; }
  62     BaseKind getKind() const { return Kind; }
  63     bool isRegBase() const { return Kind == RegBase; }
  64     bool isFIBase() const { return Kind == FrameIndexBase; }
  65     void setReg(unsigned Reg) {
  66       assert(isRegBase() && "Invalid base register access!");
  67       Base.Reg = Reg;
  68     }
  69     unsigned getReg() const {
  70       assert(isRegBase() && "Invalid base register access!");
  71       return Base.Reg;
  72     }
  73     void setFI(unsigned FI) {
  74       assert(isFIBase() && "Invalid base frame index  access!");
  75       Base.FI = FI;
  76     }
  77     unsigned getFI() const {
  78       assert(isFIBase() && "Invalid base frame index access!");
  79       return Base.FI;
  80     }
  81     void setOffset(int64_t O) { Offset = O; }
  82     int64_t getOffset() { return Offset; }
  83
  84     bool isValid() { return isFIBase() || (isRegBase() && getReg() != 0); }
  85   };
  86
  87   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
  88   /// make the right decision when generating code for different targets.
  89   const AArch64Subtarget *Subtarget;
  90   LLVMContext *Context;
  91
  92   bool FastLowerCall(CallLoweringInfo &CLI) override;
  93   bool FastLowerIntrinsicCall(const IntrinsicInst *II) override;
  94
  95 private:
  96   // Selection routines.
  97   bool SelectLoad(const Instruction *I);
  98   bool SelectStore(const Instruction *I);
  99   bool SelectBranch(const Instruction *I);
 100   bool SelectIndirectBr(const Instruction *I);
 101   bool SelectCmp(const Instruction *I);
 102   bool SelectSelect(const Instruction *I);
 103   bool SelectFPExt(const Instruction *I);
 104   bool SelectFPTrunc(const Instruction *I);
 105   bool SelectFPToInt(const Instruction *I, bool Signed);
 106   bool SelectIntToFP(const Instruction *I, bool Signed);
 107   bool SelectRem(const Instruction *I, unsigned ISDOpcode);
 108   bool SelectRet(const Instruction *I);
 109   bool SelectTrunc(const Instruction *I);
 110   bool SelectIntExt(const Instruction *I);
 111   bool SelectMul(const Instruction *I);
 112   bool SelectShift(const Instruction *I, bool IsLeftShift, bool IsArithmetic);
 113
 114   // Utility helper routines.
 115   bool isTypeLegal(Type *Ty, MVT &VT);
 116   bool isLoadStoreTypeLegal(Type *Ty, MVT &VT);
 117   bool ComputeAddress(const Value *Obj, Address &Addr);
 118   bool SimplifyAddress(Address &Addr, MVT VT, int64_t ScaleFactor,
 119                        bool UseUnscaled);
 120   void AddLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 121                             unsigned Flags, bool UseUnscaled);
 122   bool IsMemCpySmall(uint64_t Len, unsigned Alignment);
 123   bool TryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 124                           unsigned Alignment);
 125   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 126                          const Value *Cond);
 127
 128   // Emit functions.
 129   bool EmitCmp(Value *Src1Value, Value *Src2Value, bool isZExt);
 130   bool EmitLoad(MVT VT, unsigned &ResultReg, Address Addr,
 131                 bool UseUnscaled = false);
 132   bool EmitStore(MVT VT, unsigned SrcReg, Address Addr,
 133                  bool UseUnscaled = false);
 134   unsigned EmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 135   unsigned Emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 136   unsigned Emit_MUL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 137                        unsigned Op1, bool Op1IsKill);
 138   unsigned Emit_SMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 139                          unsigned Op1, bool Op1IsKill);
 140   unsigned Emit_UMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 141                          unsigned Op1, bool Op1IsKill);
 142   unsigned Emit_LSL_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 143   unsigned Emit_LSR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 144   unsigned Emit_ASR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill, uint64_t Imm);
 145
 146   unsigned AArch64MaterializeFP(const ConstantFP *CFP, MVT VT);
 147   unsigned AArch64MaterializeGV(const GlobalValue *GV);
 148
 149   // Call handling routines.
 150 private:
 151   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 152   bool ProcessCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 153                        unsigned &NumBytes);
 154   bool FinishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 155
 156 public:
 157   // Backend specific FastISel code.
 158   unsigned TargetMaterializeAlloca(const AllocaInst *AI) override;
 159   unsigned TargetMaterializeConstant(const Constant *C) override;
 160
 161   explicit AArch64FastISel(FunctionLoweringInfo &funcInfo,
 162                          const TargetLibraryInfo *libInfo)
 163       : FastISel(funcInfo, libInfo) {
 164     Subtarget = &TM.getSubtarget<AArch64Subtarget>();
 165     Context = &funcInfo.Fn->getContext();
 166   }
 167
 168   bool TargetSelectInstruction(const Instruction *I) override;
 169
 170 #include "AArch64GenFastISel.inc"
 171 };
 172
 173 } // end anonymous namespace
 174
 175 #include "AArch64GenCallingConv.inc"
 176
 177 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 178   if (CC == CallingConv::WebKit_JS)
 179     return CC_AArch64_WebKit_JS;
 180   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 181 }
 182
 183 unsigned AArch64FastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 184   assert(TLI.getValueType(AI->getType(), true) == MVT::i64 &&
 185          "Alloca should always return a pointer.");
 186
 187   // Don't handle dynamic allocas.
 188   if (!FuncInfo.StaticAllocaMap.count(AI))
 189     return 0;
 190
 191   DenseMap<const AllocaInst *, int>::iterator SI =
 192       FuncInfo.StaticAllocaMap.find(AI);
 193
 194   if (SI != FuncInfo.StaticAllocaMap.end()) {
 195     unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
 196     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 197             ResultReg)
 198         .addFrameIndex(SI->second)
 199         .addImm(0)
 200         .addImm(0);
 201     return ResultReg;
 202   }
 203
 204   return 0;
 205 }
 206
 207 unsigned AArch64FastISel::AArch64MaterializeFP(const ConstantFP *CFP, MVT VT) {
 208   if (VT != MVT::f32 && VT != MVT::f64)
 209     return 0;
 210
 211   const APFloat Val = CFP->getValueAPF();
 212   bool is64bit = (VT == MVT::f64);
 213
 214   // This checks to see if we can use FMOV instructions to materialize
 215   // a constant, otherwise we have to materialize via the constant pool.
 216   if (TLI.isFPImmLegal(Val, VT)) {
 217     int Imm;
 218     unsigned Opc;
 219     if (is64bit) {
 220       Imm = AArch64_AM::getFP64Imm(Val);
 221       Opc = AArch64::FMOVDi;
 222     } else {
 223       Imm = AArch64_AM::getFP32Imm(Val);
 224       Opc = AArch64::FMOVSi;
 225     }
 226     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 227     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 228         .addImm(Imm);
 229     return ResultReg;
 230   }
 231
 232   // Materialize via constant pool.  MachineConstantPool wants an explicit
 233   // alignment.
 234   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 235   if (Align == 0)
 236     Align = DL.getTypeAllocSize(CFP->getType());
 237
 238   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 239   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 240   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 241           ADRPReg).addConstantPoolIndex(Idx, 0, AArch64II::MO_PAGE);
 242
 243   unsigned Opc = is64bit ? AArch64::LDRDui : AArch64::LDRSui;
 244   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 245   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 246       .addReg(ADRPReg)
 247       .addConstantPoolIndex(Idx, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 248   return ResultReg;
 249 }
 250
 251 unsigned AArch64FastISel::AArch64MaterializeGV(const GlobalValue *GV) {
 252   // We can't handle thread-local variables quickly yet.
 253   if (GV->isThreadLocal())
 254     return 0;
 255
 256   // MachO still uses GOT for large code-model accesses, but ELF requires
 257   // movz/movk sequences, which FastISel doesn't handle yet.
 258   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 259     return 0;
 260
 261   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 262
 263   EVT DestEVT = TLI.getValueType(GV->getType(), true);
 264   if (!DestEVT.isSimple())
 265     return 0;
 266
 267   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 268   unsigned ResultReg;
 269
 270   if (OpFlags & AArch64II::MO_GOT) {
 271     // ADRP + LDRX
 272     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 273             ADRPReg)
 274         .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 275
 276     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 277     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 278             ResultReg)
 279         .addReg(ADRPReg)
 280         .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 281                           AArch64II::MO_NC);
 282   } else {
 283     // ADRP + ADDX
 284     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 285             ADRPReg).addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 286
 287     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 288     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 289             ResultReg)
 290         .addReg(ADRPReg)
 291         .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 292         .addImm(0);
 293   }
 294   return ResultReg;
 295 }
 296
 297 unsigned AArch64FastISel::TargetMaterializeConstant(const Constant *C) {
 298   EVT CEVT = TLI.getValueType(C->getType(), true);
 299
 300   // Only handle simple types.
 301   if (!CEVT.isSimple())
 302     return 0;
 303   MVT VT = CEVT.getSimpleVT();
 304
 305   // FIXME: Handle ConstantInt.
 306   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 307     return AArch64MaterializeFP(CFP, VT);
 308   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 309     return AArch64MaterializeGV(GV);
 310
 311   return 0;
 312 }
 313
 314 // Computes the address to get to an object.
 315 bool AArch64FastISel::ComputeAddress(const Value *Obj, Address &Addr) {
 316   const User *U = nullptr;
 317   unsigned Opcode = Instruction::UserOp1;
 318   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 319     // Don't walk into other basic blocks unless the object is an alloca from
 320     // another block, otherwise it may not have a virtual register assigned.
 321     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 322         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 323       Opcode = I->getOpcode();
 324       U = I;
 325     }
 326   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 327     Opcode = C->getOpcode();
 328     U = C;
 329   }
 330
 331   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 332     if (Ty->getAddressSpace() > 255)
 333       // Fast instruction selection doesn't support the special
 334       // address spaces.
 335       return false;
 336
 337   switch (Opcode) {
 338   default:
 339     break;
 340   case Instruction::BitCast: {
 341     // Look through bitcasts.
 342     return ComputeAddress(U->getOperand(0), Addr);
 343   }
 344   case Instruction::IntToPtr: {
 345     // Look past no-op inttoptrs.
 346     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 347       return ComputeAddress(U->getOperand(0), Addr);
 348     break;
 349   }
 350   case Instruction::PtrToInt: {
 351     // Look past no-op ptrtoints.
 352     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 353       return ComputeAddress(U->getOperand(0), Addr);
 354     break;
 355   }
 356   case Instruction::GetElementPtr: {
 357     Address SavedAddr = Addr;
 358     uint64_t TmpOffset = Addr.getOffset();
 359
 360     // Iterate through the GEP folding the constants into offsets where
 361     // we can.
 362     gep_type_iterator GTI = gep_type_begin(U);
 363     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 364          ++i, ++GTI) {
 365       const Value *Op = *i;
 366       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 367         const StructLayout *SL = DL.getStructLayout(STy);
 368         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 369         TmpOffset += SL->getElementOffset(Idx);
 370       } else {
 371         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 372         for (;;) {
 373           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 374             // Constant-offset addressing.
 375             TmpOffset += CI->getSExtValue() * S;
 376             break;
 377           }
 378           if (canFoldAddIntoGEP(U, Op)) {
 379             // A compatible add with a constant operand. Fold the constant.
 380             ConstantInt *CI =
 381                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 382             TmpOffset += CI->getSExtValue() * S;
 383             // Iterate on the other operand.
 384             Op = cast<AddOperator>(Op)->getOperand(0);
 385             continue;
 386           }
 387           // Unsupported
 388           goto unsupported_gep;
 389         }
 390       }
 391     }
 392
 393     // Try to grab the base operand now.
 394     Addr.setOffset(TmpOffset);
 395     if (ComputeAddress(U->getOperand(0), Addr))
 396       return true;
 397
 398     // We failed, restore everything and try the other options.
 399     Addr = SavedAddr;
 400
 401   unsupported_gep:
 402     break;
 403   }
 404   case Instruction::Alloca: {
 405     const AllocaInst *AI = cast<AllocaInst>(Obj);
 406     DenseMap<const AllocaInst *, int>::iterator SI =
 407         FuncInfo.StaticAllocaMap.find(AI);
 408     if (SI != FuncInfo.StaticAllocaMap.end()) {
 409       Addr.setKind(Address::FrameIndexBase);
 410       Addr.setFI(SI->second);
 411       return true;
 412     }
 413     break;
 414   }
 415   }
 416
 417   // Try to get this in a register if nothing else has worked.
 418   if (!Addr.isValid())
 419     Addr.setReg(getRegForValue(Obj));
 420   return Addr.isValid();
 421 }
 422
 423 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 424   EVT evt = TLI.getValueType(Ty, true);
 425
 426   // Only handle simple types.
 427   if (evt == MVT::Other || !evt.isSimple())
 428     return false;
 429   VT = evt.getSimpleVT();
 430
 431   // This is a legal type, but it's not something we handle in fast-isel.
 432   if (VT == MVT::f128)
 433     return false;
 434
 435   // Handle all other legal types, i.e. a register that will directly hold this
 436   // value.
 437   return TLI.isTypeLegal(VT);
 438 }
 439
 440 bool AArch64FastISel::isLoadStoreTypeLegal(Type *Ty, MVT &VT) {
 441   if (isTypeLegal(Ty, VT))
 442     return true;
 443
 444   // If this is a type than can be sign or zero-extended to a basic operation
 445   // go ahead and accept it now. For stores, this reflects truncation.
 446   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 447     return true;
 448
 449   return false;
 450 }
 451
 452 bool AArch64FastISel::SimplifyAddress(Address &Addr, MVT VT,
 453                                       int64_t ScaleFactor, bool UseUnscaled) {
 454   bool needsLowering = false;
 455   int64_t Offset = Addr.getOffset();
 456   switch (VT.SimpleTy) {
 457   default:
 458     return false;
 459   case MVT::i1:
 460   case MVT::i8:
 461   case MVT::i16:
 462   case MVT::i32:
 463   case MVT::i64:
 464   case MVT::f32:
 465   case MVT::f64:
 466     if (!UseUnscaled)
 467       // Using scaled, 12-bit, unsigned immediate offsets.
 468       needsLowering = ((Offset & 0xfff) != Offset);
 469     else
 470       // Using unscaled, 9-bit, signed immediate offsets.
 471       needsLowering = (Offset > 256 || Offset < -256);
 472     break;
 473   }
 474
 475   //If this is a stack pointer and the offset needs to be simplified then put
 476   // the alloca address into a register, set the base type back to register and
 477   // continue. This should almost never happen.
 478   if (needsLowering && Addr.getKind() == Address::FrameIndexBase) {
 479     unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
 480     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 481             ResultReg)
 482         .addFrameIndex(Addr.getFI())
 483         .addImm(0)
 484         .addImm(0);
 485     Addr.setKind(Address::RegBase);
 486     Addr.setReg(ResultReg);
 487   }
 488
 489   // Since the offset is too large for the load/store instruction get the
 490   // reg+offset into a register.
 491   if (needsLowering) {
 492     uint64_t UnscaledOffset = Addr.getOffset() * ScaleFactor;
 493     unsigned ResultReg = FastEmit_ri_(MVT::i64, ISD::ADD, Addr.getReg(), false,
 494                                       UnscaledOffset, MVT::i64);
 495     if (ResultReg == 0)
 496       return false;
 497     Addr.setReg(ResultReg);
 498     Addr.setOffset(0);
 499   }
 500   return true;
 501 }
 502
 503 void AArch64FastISel::AddLoadStoreOperands(Address &Addr,
 504                                            const MachineInstrBuilder &MIB,
 505                                            unsigned Flags, bool UseUnscaled) {
 506   int64_t Offset = Addr.getOffset();
 507   // Frame base works a bit differently. Handle it separately.
 508   if (Addr.getKind() == Address::FrameIndexBase) {
 509     int FI = Addr.getFI();
 510     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
 511     // and alignment should be based on the VT.
 512     MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
 513         MachinePointerInfo::getFixedStack(FI, Offset), Flags,
 514         MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
 515     // Now add the rest of the operands.
 516     MIB.addFrameIndex(FI).addImm(Offset).addMemOperand(MMO);
 517   } else {
 518     // Now add the rest of the operands.
 519     MIB.addReg(Addr.getReg());
 520     MIB.addImm(Offset);
 521   }
 522 }
 523
 524 bool AArch64FastISel::EmitLoad(MVT VT, unsigned &ResultReg, Address Addr,
 525                                bool UseUnscaled) {
 526   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
 527   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
 528   if (!UseUnscaled && Addr.getOffset() < 0)
 529     UseUnscaled = true;
 530
 531   unsigned Opc;
 532   const TargetRegisterClass *RC;
 533   bool VTIsi1 = false;
 534   int64_t ScaleFactor = 0;
 535   switch (VT.SimpleTy) {
 536   default:
 537     return false;
 538   case MVT::i1:
 539     VTIsi1 = true;
 540   // Intentional fall-through.
 541   case MVT::i8:
 542     Opc = UseUnscaled ? AArch64::LDURBBi : AArch64::LDRBBui;
 543     RC = &AArch64::GPR32RegClass;
 544     ScaleFactor = 1;
 545     break;
 546   case MVT::i16:
 547     Opc = UseUnscaled ? AArch64::LDURHHi : AArch64::LDRHHui;
 548     RC = &AArch64::GPR32RegClass;
 549     ScaleFactor = 2;
 550     break;
 551   case MVT::i32:
 552     Opc = UseUnscaled ? AArch64::LDURWi : AArch64::LDRWui;
 553     RC = &AArch64::GPR32RegClass;
 554     ScaleFactor = 4;
 555     break;
 556   case MVT::i64:
 557     Opc = UseUnscaled ? AArch64::LDURXi : AArch64::LDRXui;
 558     RC = &AArch64::GPR64RegClass;
 559     ScaleFactor = 8;
 560     break;
 561   case MVT::f32:
 562     Opc = UseUnscaled ? AArch64::LDURSi : AArch64::LDRSui;
 563     RC = TLI.getRegClassFor(VT);
 564     ScaleFactor = 4;
 565     break;
 566   case MVT::f64:
 567     Opc = UseUnscaled ? AArch64::LDURDi : AArch64::LDRDui;
 568     RC = TLI.getRegClassFor(VT);
 569     ScaleFactor = 8;
 570     break;
 571   }
 572   // Scale the offset.
 573   if (!UseUnscaled) {
 574     int64_t Offset = Addr.getOffset();
 575     if (Offset & (ScaleFactor - 1))
 576       // Retry using an unscaled, 9-bit, signed immediate offset.
 577       return EmitLoad(VT, ResultReg, Addr, /*UseUnscaled*/ true);
 578
 579     Addr.setOffset(Offset / ScaleFactor);
 580   }
 581
 582   // Simplify this down to something we can handle.
 583   if (!SimplifyAddress(Addr, VT, UseUnscaled ? 1 : ScaleFactor, UseUnscaled))
 584     return false;
 585
 586   // Create the base instruction, then add the operands.
 587   ResultReg = createResultReg(RC);
 588   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 589                                     TII.get(Opc), ResultReg);
 590   AddLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, UseUnscaled);
 591
 592   // Loading an i1 requires special handling.
 593   if (VTIsi1) {
 594     MRI.constrainRegClass(ResultReg, &AArch64::GPR32RegClass);
 595     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 596     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
 597             ANDReg)
 598         .addReg(ResultReg)
 599         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 600     ResultReg = ANDReg;
 601   }
 602   return true;
 603 }
 604
 605 bool AArch64FastISel::SelectLoad(const Instruction *I) {
 606   MVT VT;
 607   // Verify we have a legal type before going any further.  Currently, we handle
 608   // simple types that will directly fit in a register (i32/f32/i64/f64) or
 609   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
 610   if (!isLoadStoreTypeLegal(I->getType(), VT) || cast<LoadInst>(I)->isAtomic())
 611     return false;
 612
 613   // See if we can handle this address.
 614   Address Addr;
 615   if (!ComputeAddress(I->getOperand(0), Addr))
 616     return false;
 617
 618   unsigned ResultReg;
 619   if (!EmitLoad(VT, ResultReg, Addr))
 620     return false;
 621
 622   UpdateValueMap(I, ResultReg);
 623   return true;
 624 }
 625
 626 bool AArch64FastISel::EmitStore(MVT VT, unsigned SrcReg, Address Addr,
 627                                 bool UseUnscaled) {
 628   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
 629   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
 630   if (!UseUnscaled && Addr.getOffset() < 0)
 631     UseUnscaled = true;
 632
 633   unsigned StrOpc;
 634   bool VTIsi1 = false;
 635   int64_t ScaleFactor = 0;
 636   // Using scaled, 12-bit, unsigned immediate offsets.
 637   switch (VT.SimpleTy) {
 638   default:
 639     return false;
 640   case MVT::i1:
 641     VTIsi1 = true;
 642   case MVT::i8:
 643     StrOpc = UseUnscaled ? AArch64::STURBBi : AArch64::STRBBui;
 644     ScaleFactor = 1;
 645     break;
 646   case MVT::i16:
 647     StrOpc = UseUnscaled ? AArch64::STURHHi : AArch64::STRHHui;
 648     ScaleFactor = 2;
 649     break;
 650   case MVT::i32:
 651     StrOpc = UseUnscaled ? AArch64::STURWi : AArch64::STRWui;
 652     ScaleFactor = 4;
 653     break;
 654   case MVT::i64:
 655     StrOpc = UseUnscaled ? AArch64::STURXi : AArch64::STRXui;
 656     ScaleFactor = 8;
 657     break;
 658   case MVT::f32:
 659     StrOpc = UseUnscaled ? AArch64::STURSi : AArch64::STRSui;
 660     ScaleFactor = 4;
 661     break;
 662   case MVT::f64:
 663     StrOpc = UseUnscaled ? AArch64::STURDi : AArch64::STRDui;
 664     ScaleFactor = 8;
 665     break;
 666   }
 667   // Scale the offset.
 668   if (!UseUnscaled) {
 669     int64_t Offset = Addr.getOffset();
 670     if (Offset & (ScaleFactor - 1))
 671       // Retry using an unscaled, 9-bit, signed immediate offset.
 672       return EmitStore(VT, SrcReg, Addr, /*UseUnscaled*/ true);
 673
 674     Addr.setOffset(Offset / ScaleFactor);
 675   }
 676
 677   // Simplify this down to something we can handle.
 678   if (!SimplifyAddress(Addr, VT, UseUnscaled ? 1 : ScaleFactor, UseUnscaled))
 679     return false;
 680
 681   // Storing an i1 requires special handling.
 682   if (VTIsi1) {
 683     MRI.constrainRegClass(SrcReg, &AArch64::GPR32RegClass);
 684     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 685     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
 686             ANDReg)
 687         .addReg(SrcReg)
 688         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 689     SrcReg = ANDReg;
 690   }
 691   // Create the base instruction, then add the operands.
 692   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 693                                     TII.get(StrOpc)).addReg(SrcReg);
 694   AddLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, UseUnscaled);
 695   return true;
 696 }
 697
 698 bool AArch64FastISel::SelectStore(const Instruction *I) {
 699   MVT VT;
 700   Value *Op0 = I->getOperand(0);
 701   // Verify we have a legal type before going any further.  Currently, we handle
 702   // simple types that will directly fit in a register (i32/f32/i64/f64) or
 703   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
 704   if (!isLoadStoreTypeLegal(Op0->getType(), VT) ||
 705       cast<StoreInst>(I)->isAtomic())
 706     return false;
 707
 708   // Get the value to be stored into a register.
 709   unsigned SrcReg = getRegForValue(Op0);
 710   if (SrcReg == 0)
 711     return false;
 712
 713   // See if we can handle this address.
 714   Address Addr;
 715   if (!ComputeAddress(I->getOperand(1), Addr))
 716     return false;
 717
 718   if (!EmitStore(VT, SrcReg, Addr))
 719     return false;
 720   return true;
 721 }
 722
 723 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
 724   switch (Pred) {
 725   case CmpInst::FCMP_ONE:
 726   case CmpInst::FCMP_UEQ:
 727   default:
 728     // AL is our "false" for now. The other two need more compares.
 729     return AArch64CC::AL;
 730   case CmpInst::ICMP_EQ:
 731   case CmpInst::FCMP_OEQ:
 732     return AArch64CC::EQ;
 733   case CmpInst::ICMP_SGT:
 734   case CmpInst::FCMP_OGT:
 735     return AArch64CC::GT;
 736   case CmpInst::ICMP_SGE:
 737   case CmpInst::FCMP_OGE:
 738     return AArch64CC::GE;
 739   case CmpInst::ICMP_UGT:
 740   case CmpInst::FCMP_UGT:
 741     return AArch64CC::HI;
 742   case CmpInst::FCMP_OLT:
 743     return AArch64CC::MI;
 744   case CmpInst::ICMP_ULE:
 745   case CmpInst::FCMP_OLE:
 746     return AArch64CC::LS;
 747   case CmpInst::FCMP_ORD:
 748     return AArch64CC::VC;
 749   case CmpInst::FCMP_UNO:
 750     return AArch64CC::VS;
 751   case CmpInst::FCMP_UGE:
 752     return AArch64CC::PL;
 753   case CmpInst::ICMP_SLT:
 754   case CmpInst::FCMP_ULT:
 755     return AArch64CC::LT;
 756   case CmpInst::ICMP_SLE:
 757   case CmpInst::FCMP_ULE:
 758     return AArch64CC::LE;
 759   case CmpInst::FCMP_UNE:
 760   case CmpInst::ICMP_NE:
 761     return AArch64CC::NE;
 762   case CmpInst::ICMP_UGE:
 763     return AArch64CC::HS;
 764   case CmpInst::ICMP_ULT:
 765     return AArch64CC::LO;
 766   }
 767 }
 768
 769 bool AArch64FastISel::SelectBranch(const Instruction *I) {
 770   const BranchInst *BI = cast<BranchInst>(I);
 771   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 772   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 773
 774   AArch64CC::CondCode CC = AArch64CC::NE;
 775   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 776     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
 777       // We may not handle every CC for now.
 778       CC = getCompareCC(CI->getPredicate());
 779       if (CC == AArch64CC::AL)
 780         return false;
 781
 782       // Emit the cmp.
 783       if (!EmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
 784         return false;
 785
 786       // Emit the branch.
 787       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 788           .addImm(CC)
 789           .addMBB(TBB);
 790       FuncInfo.MBB->addSuccessor(TBB);
 791
 792       FastEmitBranch(FBB, DbgLoc);
 793       return true;
 794     }
 795   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
 796     MVT SrcVT;
 797     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
 798         (isLoadStoreTypeLegal(TI->getOperand(0)->getType(), SrcVT))) {
 799       unsigned CondReg = getRegForValue(TI->getOperand(0));
 800       if (CondReg == 0)
 801         return false;
 802
 803       // Issue an extract_subreg to get the lower 32-bits.
 804       if (SrcVT == MVT::i64)
 805         CondReg = FastEmitInst_extractsubreg(MVT::i32, CondReg, /*Kill=*/true,
 806                                              AArch64::sub_32);
 807
 808       MRI.constrainRegClass(CondReg, &AArch64::GPR32RegClass);
 809       unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
 810       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 811               TII.get(AArch64::ANDWri), ANDReg)
 812           .addReg(CondReg)
 813           .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
 814       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 815               TII.get(AArch64::SUBSWri))
 816           .addReg(ANDReg)
 817           .addReg(ANDReg)
 818           .addImm(0)
 819           .addImm(0);
 820
 821       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 822         std::swap(TBB, FBB);
 823         CC = AArch64CC::EQ;
 824       }
 825       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 826           .addImm(CC)
 827           .addMBB(TBB);
 828       FuncInfo.MBB->addSuccessor(TBB);
 829       FastEmitBranch(FBB, DbgLoc);
 830       return true;
 831     }
 832   } else if (const ConstantInt *CI =
 833                  dyn_cast<ConstantInt>(BI->getCondition())) {
 834     uint64_t Imm = CI->getZExtValue();
 835     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
 836     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
 837         .addMBB(Target);
 838     FuncInfo.MBB->addSuccessor(Target);
 839     return true;
 840   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
 841     // Fake request the condition, otherwise the intrinsic might be completely
 842     // optimized away.
 843     unsigned CondReg = getRegForValue(BI->getCondition());
 844     if (!CondReg)
 845       return false;
 846
 847     // Emit the branch.
 848     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 849       .addImm(CC)
 850       .addMBB(TBB);
 851     FuncInfo.MBB->addSuccessor(TBB);
 852
 853     FastEmitBranch(FBB, DbgLoc);
 854     return true;
 855   }
 856
 857   unsigned CondReg = getRegForValue(BI->getCondition());
 858   if (CondReg == 0)
 859     return false;
 860
 861   // We've been divorced from our compare!  Our block was split, and
 862   // now our compare lives in a predecessor block.  We musn't
 863   // re-compare here, as the children of the compare aren't guaranteed
 864   // live across the block boundary (we *could* check for this).
 865   // Regardless, the compare has been done in the predecessor block,
 866   // and it left a value for us in a virtual register.  Ergo, we test
 867   // the one-bit value left in the virtual register.
 868   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SUBSWri),
 869           AArch64::WZR)
 870       .addReg(CondReg)
 871       .addImm(0)
 872       .addImm(0);
 873
 874   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 875     std::swap(TBB, FBB);
 876     CC = AArch64CC::EQ;
 877   }
 878
 879   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
 880       .addImm(CC)
 881       .addMBB(TBB);
 882   FuncInfo.MBB->addSuccessor(TBB);
 883   FastEmitBranch(FBB, DbgLoc);
 884   return true;
 885 }
 886
 887 bool AArch64FastISel::SelectIndirectBr(const Instruction *I) {
 888   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
 889   unsigned AddrReg = getRegForValue(BI->getOperand(0));
 890   if (AddrReg == 0)
 891     return false;
 892
 893   // Emit the indirect branch.
 894   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BR))
 895       .addReg(AddrReg);
 896
 897   // Make sure the CFG is up-to-date.
 898   for (unsigned i = 0, e = BI->getNumSuccessors(); i != e; ++i)
 899     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[BI->getSuccessor(i)]);
 900
 901   return true;
 902 }
 903
 904 bool AArch64FastISel::EmitCmp(Value *Src1Value, Value *Src2Value, bool isZExt) {
 905   Type *Ty = Src1Value->getType();
 906   EVT SrcEVT = TLI.getValueType(Ty, true);
 907   if (!SrcEVT.isSimple())
 908     return false;
 909   MVT SrcVT = SrcEVT.getSimpleVT();
 910
 911   // Check to see if the 2nd operand is a constant that we can encode directly
 912   // in the compare.
 913   uint64_t Imm;
 914   bool UseImm = false;
 915   bool isNegativeImm = false;
 916   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
 917     if (SrcVT == MVT::i64 || SrcVT == MVT::i32 || SrcVT == MVT::i16 ||
 918         SrcVT == MVT::i8 || SrcVT == MVT::i1) {
 919       const APInt &CIVal = ConstInt->getValue();
 920
 921       Imm = (isZExt) ? CIVal.getZExtValue() : CIVal.getSExtValue();
 922       if (CIVal.isNegative()) {
 923         isNegativeImm = true;
 924         Imm = -Imm;
 925       }
 926       // FIXME: We can handle more immediates using shifts.
 927       UseImm = ((Imm & 0xfff) == Imm);
 928     }
 929   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
 930     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
 931       if (ConstFP->isZero() && !ConstFP->isNegative())
 932         UseImm = true;
 933   }
 934
 935   unsigned ZReg;
 936   unsigned CmpOpc;
 937   bool isICmp = true;
 938   bool needsExt = false;
 939   switch (SrcVT.SimpleTy) {
 940   default:
 941     return false;
 942   case MVT::i1:
 943   case MVT::i8:
 944   case MVT::i16:
 945     needsExt = true;
 946   // Intentional fall-through.
 947   case MVT::i32:
 948     ZReg = AArch64::WZR;
 949     if (UseImm)
 950       CmpOpc = isNegativeImm ? AArch64::ADDSWri : AArch64::SUBSWri;
 951     else
 952       CmpOpc = AArch64::SUBSWrr;
 953     break;
 954   case MVT::i64:
 955     ZReg = AArch64::XZR;
 956     if (UseImm)
 957       CmpOpc = isNegativeImm ? AArch64::ADDSXri : AArch64::SUBSXri;
 958     else
 959       CmpOpc = AArch64::SUBSXrr;
 960     break;
 961   case MVT::f32:
 962     isICmp = false;
 963     CmpOpc = UseImm ? AArch64::FCMPSri : AArch64::FCMPSrr;
 964     break;
 965   case MVT::f64:
 966     isICmp = false;
 967     CmpOpc = UseImm ? AArch64::FCMPDri : AArch64::FCMPDrr;
 968     break;
 969   }
 970
 971   unsigned SrcReg1 = getRegForValue(Src1Value);
 972   if (SrcReg1 == 0)
 973     return false;
 974
 975   unsigned SrcReg2;
 976   if (!UseImm) {
 977     SrcReg2 = getRegForValue(Src2Value);
 978     if (SrcReg2 == 0)
 979       return false;
 980   }
 981
 982   // We have i1, i8, or i16, we need to either zero extend or sign extend.
 983   if (needsExt) {
 984     SrcReg1 = EmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
 985     if (SrcReg1 == 0)
 986       return false;
 987     if (!UseImm) {
 988       SrcReg2 = EmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
 989       if (SrcReg2 == 0)
 990         return false;
 991     }
 992   }
 993
 994   if (isICmp) {
 995     if (UseImm)
 996       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
 997           .addReg(ZReg)
 998           .addReg(SrcReg1)
 999           .addImm(Imm)
1000           .addImm(0);
1001     else
1002       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
1003           .addReg(ZReg)
1004           .addReg(SrcReg1)
1005           .addReg(SrcReg2);
1006   } else {
1007     if (UseImm)
1008       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
1009           .addReg(SrcReg1);
1010     else
1011       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc))
1012           .addReg(SrcReg1)
1013           .addReg(SrcReg2);
1014   }
1015   return true;
1016 }
1017
1018 bool AArch64FastISel::SelectCmp(const Instruction *I) {
1019   const CmpInst *CI = cast<CmpInst>(I);
1020
1021   // We may not handle every CC for now.
1022   AArch64CC::CondCode CC = getCompareCC(CI->getPredicate());
1023   if (CC == AArch64CC::AL)
1024     return false;
1025
1026   // Emit the cmp.
1027   if (!EmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1028     return false;
1029
1030   // Now set a register based on the comparison.
1031   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
1032   unsigned ResultReg = createResultReg(&AArch64::GPR32RegClass);
1033   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
1034           ResultReg)
1035       .addReg(AArch64::WZR)
1036       .addReg(AArch64::WZR)
1037       .addImm(invertedCC);
1038
1039   UpdateValueMap(I, ResultReg);
1040   return true;
1041 }
1042
1043 bool AArch64FastISel::SelectSelect(const Instruction *I) {
1044   const SelectInst *SI = cast<SelectInst>(I);
1045
1046   EVT DestEVT = TLI.getValueType(SI->getType(), true);
1047   if (!DestEVT.isSimple())
1048     return false;
1049
1050   MVT DestVT = DestEVT.getSimpleVT();
1051   if (DestVT != MVT::i32 && DestVT != MVT::i64 && DestVT != MVT::f32 &&
1052       DestVT != MVT::f64)
1053     return false;
1054
1055   unsigned CondReg = getRegForValue(SI->getCondition());
1056   if (CondReg == 0)
1057     return false;
1058   unsigned TrueReg = getRegForValue(SI->getTrueValue());
1059   if (TrueReg == 0)
1060     return false;
1061   unsigned FalseReg = getRegForValue(SI->getFalseValue());
1062   if (FalseReg == 0)
1063     return false;
1064
1065
1066   MRI.constrainRegClass(CondReg, &AArch64::GPR32RegClass);
1067   unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
1068   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
1069           ANDReg)
1070       .addReg(CondReg)
1071       .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
1072
1073   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SUBSWri))
1074       .addReg(ANDReg)
1075       .addReg(ANDReg)
1076       .addImm(0)
1077       .addImm(0);
1078
1079   unsigned SelectOpc;
1080   switch (DestVT.SimpleTy) {
1081   default:
1082     return false;
1083   case MVT::i32:
1084     SelectOpc = AArch64::CSELWr;
1085     break;
1086   case MVT::i64:
1087     SelectOpc = AArch64::CSELXr;
1088     break;
1089   case MVT::f32:
1090     SelectOpc = AArch64::FCSELSrrr;
1091     break;
1092   case MVT::f64:
1093     SelectOpc = AArch64::FCSELDrrr;
1094     break;
1095   }
1096
1097   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
1098   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(SelectOpc),
1099           ResultReg)
1100       .addReg(TrueReg)
1101       .addReg(FalseReg)
1102       .addImm(AArch64CC::NE);
1103
1104   UpdateValueMap(I, ResultReg);
1105   return true;
1106 }
1107
1108 bool AArch64FastISel::SelectFPExt(const Instruction *I) {
1109   Value *V = I->getOperand(0);
1110   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
1111     return false;
1112
1113   unsigned Op = getRegForValue(V);
1114   if (Op == 0)
1115     return false;
1116
1117   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
1118   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
1119           ResultReg).addReg(Op);
1120   UpdateValueMap(I, ResultReg);
1121   return true;
1122 }
1123
1124 bool AArch64FastISel::SelectFPTrunc(const Instruction *I) {
1125   Value *V = I->getOperand(0);
1126   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
1127     return false;
1128
1129   unsigned Op = getRegForValue(V);
1130   if (Op == 0)
1131     return false;
1132
1133   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
1134   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
1135           ResultReg).addReg(Op);
1136   UpdateValueMap(I, ResultReg);
1137   return true;
1138 }
1139
1140 // FPToUI and FPToSI
1141 bool AArch64FastISel::SelectFPToInt(const Instruction *I, bool Signed) {
1142   MVT DestVT;
1143   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
1144     return false;
1145
1146   unsigned SrcReg = getRegForValue(I->getOperand(0));
1147   if (SrcReg == 0)
1148     return false;
1149
1150   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
1151   if (SrcVT == MVT::f128)
1152     return false;
1153
1154   unsigned Opc;
1155   if (SrcVT == MVT::f64) {
1156     if (Signed)
1157       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
1158     else
1159       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
1160   } else {
1161     if (Signed)
1162       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
1163     else
1164       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
1165   }
1166   unsigned ResultReg = createResultReg(
1167       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
1168   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1169       .addReg(SrcReg);
1170   UpdateValueMap(I, ResultReg);
1171   return true;
1172 }
1173
1174 bool AArch64FastISel::SelectIntToFP(const Instruction *I, bool Signed) {
1175   MVT DestVT;
1176   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
1177     return false;
1178   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
1179           "Unexpected value type.");
1180
1181   unsigned SrcReg = getRegForValue(I->getOperand(0));
1182   if (SrcReg == 0)
1183     return false;
1184
1185   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
1186
1187   // Handle sign-extension.
1188   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
1189     SrcReg =
1190         EmitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
1191     if (SrcReg == 0)
1192       return false;
1193   }
1194
1195   MRI.constrainRegClass(SrcReg, SrcVT == MVT::i64 ? &AArch64::GPR64RegClass
1196                                                   : &AArch64::GPR32RegClass);
1197
1198   unsigned Opc;
1199   if (SrcVT == MVT::i64) {
1200     if (Signed)
1201       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
1202     else
1203       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
1204   } else {
1205     if (Signed)
1206       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
1207     else
1208       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
1209   }
1210
1211   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
1212   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1213       .addReg(SrcReg);
1214   UpdateValueMap(I, ResultReg);
1215   return true;
1216 }
1217
1218 bool AArch64FastISel::ProcessCallArgs(CallLoweringInfo &CLI,
1219                                       SmallVectorImpl<MVT> &OutVTs,
1220                                       unsigned &NumBytes) {
1221   CallingConv::ID CC = CLI.CallConv;
1222   SmallVector<CCValAssign, 16> ArgLocs;
1223   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1224   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
1225
1226   // Get a count of how many bytes are to be pushed on the stack.
1227   NumBytes = CCInfo.getNextStackOffset();
1228
1229   // Issue CALLSEQ_START
1230   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1231   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
1232     .addImm(NumBytes);
1233
1234   // Process the args.
1235   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1236     CCValAssign &VA = ArgLocs[i];
1237     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
1238     MVT ArgVT = OutVTs[VA.getValNo()];
1239
1240     unsigned ArgReg = getRegForValue(ArgVal);
1241     if (!ArgReg)
1242       return false;
1243
1244     // Handle arg promotion: SExt, ZExt, AExt.
1245     switch (VA.getLocInfo()) {
1246     case CCValAssign::Full:
1247       break;
1248     case CCValAssign::SExt: {
1249       MVT DestVT = VA.getLocVT();
1250       MVT SrcVT = ArgVT;
1251       ArgReg = EmitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
1252       if (!ArgReg)
1253         return false;
1254       break;
1255     }
1256     case CCValAssign::AExt:
1257     // Intentional fall-through.
1258     case CCValAssign::ZExt: {
1259       MVT DestVT = VA.getLocVT();
1260       MVT SrcVT = ArgVT;
1261       ArgReg = EmitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
1262       if (!ArgReg)
1263         return false;
1264       break;
1265     }
1266     default:
1267       llvm_unreachable("Unknown arg promotion!");
1268     }
1269
1270     // Now copy/store arg to correct locations.
1271     if (VA.isRegLoc() && !VA.needsCustom()) {
1272       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1273               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
1274       CLI.OutRegs.push_back(VA.getLocReg());
1275     } else if (VA.needsCustom()) {
1276       // FIXME: Handle custom args.
1277       return false;
1278     } else {
1279       assert(VA.isMemLoc() && "Assuming store on stack.");
1280
1281       // Need to store on the stack.
1282       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
1283
1284       unsigned BEAlign = 0;
1285       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1286         BEAlign = 8 - ArgSize;
1287
1288       Address Addr;
1289       Addr.setKind(Address::RegBase);
1290       Addr.setReg(AArch64::SP);
1291       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
1292
1293       if (!EmitStore(ArgVT, ArgReg, Addr))
1294         return false;
1295     }
1296   }
1297   return true;
1298 }
1299
1300 bool AArch64FastISel::FinishCall(CallLoweringInfo &CLI, MVT RetVT,
1301                                  unsigned NumBytes) {
1302   CallingConv::ID CC = CLI.CallConv;
1303
1304   // Issue CALLSEQ_END
1305   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1306   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
1307     .addImm(NumBytes).addImm(0);
1308
1309   // Now the return value.
1310   if (RetVT != MVT::isVoid) {
1311     SmallVector<CCValAssign, 16> RVLocs;
1312     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1313     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
1314
1315     // Only handle a single return value.
1316     if (RVLocs.size() != 1)
1317       return false;
1318
1319     // Copy all of the result registers out of their specified physreg.
1320     MVT CopyVT = RVLocs[0].getValVT();
1321     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
1322     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1323             TII.get(TargetOpcode::COPY), ResultReg)
1324       .addReg(RVLocs[0].getLocReg());
1325     CLI.InRegs.push_back(RVLocs[0].getLocReg());
1326
1327     CLI.ResultReg = ResultReg;
1328     CLI.NumResultRegs = 1;
1329   }
1330
1331   return true;
1332 }
1333
1334 bool AArch64FastISel::FastLowerCall(CallLoweringInfo &CLI) {
1335   CallingConv::ID CC  = CLI.CallConv;
1336   bool IsVarArg       = CLI.IsVarArg;
1337   const Value *Callee = CLI.Callee;
1338   const char *SymName = CLI.SymName;
1339
1340   // Only handle global variable Callees.
1341   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1342   if (!GV)
1343     return false;
1344
1345   // Let SDISel handle vararg functions.
1346   if (IsVarArg)
1347     return false;
1348
1349   // FIXME: Only handle *simple* calls for now.
1350   MVT RetVT;
1351   if (CLI.RetTy->isVoidTy())
1352     RetVT = MVT::isVoid;
1353   else if (!isTypeLegal(CLI.RetTy, RetVT))
1354     return false;
1355
1356   for (auto Flag : CLI.OutFlags)
1357     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
1358       return false;
1359
1360   // Set up the argument vectors.
1361   SmallVector<MVT, 16> OutVTs;
1362   OutVTs.reserve(CLI.OutVals.size());
1363
1364   for (auto *Val : CLI.OutVals) {
1365     MVT VT;
1366     if (!isTypeLegal(Val->getType(), VT) &&
1367         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
1368       return false;
1369
1370     // We don't handle vector parameters yet.
1371     if (VT.isVector() || VT.getSizeInBits() > 64)
1372       return false;
1373
1374     OutVTs.push_back(VT);
1375   }
1376
1377   // Handle the arguments now that we've gotten them.
1378   unsigned NumBytes;
1379   if (!ProcessCallArgs(CLI, OutVTs, NumBytes))
1380     return false;
1381
1382   // Issue the call.
1383   MachineInstrBuilder MIB;
1384   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BL));
1385   CLI.Call = MIB;
1386   if (!SymName)
1387     MIB.addGlobalAddress(GV, 0, 0);
1388   else
1389     MIB.addExternalSymbol(SymName, 0);
1390
1391   // Add implicit physical register uses to the call.
1392   for (auto Reg : CLI.OutRegs)
1393     MIB.addReg(Reg, RegState::Implicit);
1394
1395   // Add a register mask with the call-preserved registers.
1396   // Proper defs for return values will be added by setPhysRegsDeadExcept().
1397   MIB.addRegMask(TRI.getCallPreservedMask(CC));
1398
1399   // Finish off the call including any return values.
1400   return FinishCall(CLI, RetVT, NumBytes);
1401 }
1402
1403 bool AArch64FastISel::IsMemCpySmall(uint64_t Len, unsigned Alignment) {
1404   if (Alignment)
1405     return Len / Alignment <= 4;
1406   else
1407     return Len < 32;
1408 }
1409
1410 bool AArch64FastISel::TryEmitSmallMemCpy(Address Dest, Address Src,
1411                                          uint64_t Len, unsigned Alignment) {
1412   // Make sure we don't bloat code by inlining very large memcpy's.
1413   if (!IsMemCpySmall(Len, Alignment))
1414     return false;
1415
1416   int64_t UnscaledOffset = 0;
1417   Address OrigDest = Dest;
1418   Address OrigSrc = Src;
1419
1420   while (Len) {
1421     MVT VT;
1422     if (!Alignment || Alignment >= 8) {
1423       if (Len >= 8)
1424         VT = MVT::i64;
1425       else if (Len >= 4)
1426         VT = MVT::i32;
1427       else if (Len >= 2)
1428         VT = MVT::i16;
1429       else {
1430         VT = MVT::i8;
1431       }
1432     } else {
1433       // Bound based on alignment.
1434       if (Len >= 4 && Alignment == 4)
1435         VT = MVT::i32;
1436       else if (Len >= 2 && Alignment == 2)
1437         VT = MVT::i16;
1438       else {
1439         VT = MVT::i8;
1440       }
1441     }
1442
1443     bool RV;
1444     unsigned ResultReg;
1445     RV = EmitLoad(VT, ResultReg, Src);
1446     if (!RV)
1447       return false;
1448
1449     RV = EmitStore(VT, ResultReg, Dest);
1450     if (!RV)
1451       return false;
1452
1453     int64_t Size = VT.getSizeInBits() / 8;
1454     Len -= Size;
1455     UnscaledOffset += Size;
1456
1457     // We need to recompute the unscaled offset for each iteration.
1458     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
1459     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
1460   }
1461
1462   return true;
1463 }
1464
1465 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
1466 /// into the user. The condition code will only be updated on success.
1467 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
1468                                         const Instruction *I,
1469                                         const Value *Cond) {
1470   if (!isa<ExtractValueInst>(Cond))
1471     return false;
1472
1473   const auto *EV = cast<ExtractValueInst>(Cond);
1474   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
1475     return false;
1476
1477   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
1478   MVT RetVT;
1479   const Function *Callee = II->getCalledFunction();
1480   Type *RetTy =
1481   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
1482   if (!isTypeLegal(RetTy, RetVT))
1483     return false;
1484
1485   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1486     return false;
1487
1488   AArch64CC::CondCode TmpCC;
1489   switch (II->getIntrinsicID()) {
1490     default: return false;
1491     case Intrinsic::sadd_with_overflow:
1492     case Intrinsic::ssub_with_overflow: TmpCC = AArch64CC::VS; break;
1493     case Intrinsic::uadd_with_overflow: TmpCC = AArch64CC::HS; break;
1494     case Intrinsic::usub_with_overflow: TmpCC = AArch64CC::LO; break;
1495     case Intrinsic::smul_with_overflow:
1496     case Intrinsic::umul_with_overflow: TmpCC = AArch64CC::NE; break;
1497   }
1498
1499   // Check if both instructions are in the same basic block.
1500   if (II->getParent() != I->getParent())
1501     return false;
1502
1503   // Make sure nothing is in the way
1504   BasicBlock::const_iterator Start = I;
1505   BasicBlock::const_iterator End = II;
1506   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
1507     // We only expect extractvalue instructions between the intrinsic and the
1508     // instruction to be selected.
1509     if (!isa<ExtractValueInst>(Itr))
1510       return false;
1511
1512     // Check that the extractvalue operand comes from the intrinsic.
1513     const auto *EVI = cast<ExtractValueInst>(Itr);
1514     if (EVI->getAggregateOperand() != II)
1515       return false;
1516   }
1517
1518   CC = TmpCC;
1519   return true;
1520 }
1521
1522 bool AArch64FastISel::FastLowerIntrinsicCall(const IntrinsicInst *II) {
1523   // FIXME: Handle more intrinsics.
1524   switch (II->getIntrinsicID()) {
1525   default: return false;
1526   case Intrinsic::frameaddress: {
1527     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
1528     MFI->setFrameAddressIsTaken(true);
1529
1530     const AArch64RegisterInfo *RegInfo =
1531       static_cast<const AArch64RegisterInfo *>(TM.getRegisterInfo());
1532     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
1533     unsigned SrcReg = FramePtr;
1534
1535     // Recursively load frame address
1536     // ldr x0, [fp]
1537     // ldr x0, [x0]
1538     // ldr x0, [x0]
1539     // ...
1540     unsigned DestReg;
1541     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
1542     while (Depth--) {
1543       DestReg = createResultReg(&AArch64::GPR64RegClass);
1544       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1545               TII.get(AArch64::LDRXui), DestReg)
1546         .addReg(SrcReg).addImm(0);
1547       SrcReg = DestReg;
1548     }
1549
1550     UpdateValueMap(II, SrcReg);
1551     return true;
1552   }
1553   case Intrinsic::memcpy:
1554   case Intrinsic::memmove: {
1555     const auto *MTI = cast<MemTransferInst>(II);
1556     // Don't handle volatile.
1557     if (MTI->isVolatile())
1558       return false;
1559
1560     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
1561     // we would emit dead code because we don't currently handle memmoves.
1562     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
1563     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
1564       // Small memcpy's are common enough that we want to do them without a call
1565       // if possible.
1566       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
1567       unsigned Alignment = MTI->getAlignment();
1568       if (IsMemCpySmall(Len, Alignment)) {
1569         Address Dest, Src;
1570         if (!ComputeAddress(MTI->getRawDest(), Dest) ||
1571             !ComputeAddress(MTI->getRawSource(), Src))
1572           return false;
1573         if (TryEmitSmallMemCpy(Dest, Src, Len, Alignment))
1574           return true;
1575       }
1576     }
1577
1578     if (!MTI->getLength()->getType()->isIntegerTy(64))
1579       return false;
1580
1581     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
1582       // Fast instruction selection doesn't support the special
1583       // address spaces.
1584       return false;
1585
1586     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
1587     return LowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
1588   }
1589   case Intrinsic::memset: {
1590     const MemSetInst *MSI = cast<MemSetInst>(II);
1591     // Don't handle volatile.
1592     if (MSI->isVolatile())
1593       return false;
1594
1595     if (!MSI->getLength()->getType()->isIntegerTy(64))
1596       return false;
1597
1598     if (MSI->getDestAddressSpace() > 255)
1599       // Fast instruction selection doesn't support the special
1600       // address spaces.
1601       return false;
1602
1603     return LowerCallTo(II, "memset", II->getNumArgOperands() - 2);
1604   }
1605   case Intrinsic::trap: {
1606     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
1607         .addImm(1);
1608     return true;
1609   }
1610   case Intrinsic::sadd_with_overflow:
1611   case Intrinsic::uadd_with_overflow:
1612   case Intrinsic::ssub_with_overflow:
1613   case Intrinsic::usub_with_overflow:
1614   case Intrinsic::smul_with_overflow:
1615   case Intrinsic::umul_with_overflow: {
1616     // This implements the basic lowering of the xalu with overflow intrinsics.
1617     const Function *Callee = II->getCalledFunction();
1618     auto *Ty = cast<StructType>(Callee->getReturnType());
1619     Type *RetTy = Ty->getTypeAtIndex(0U);
1620     Type *CondTy = Ty->getTypeAtIndex(1);
1621
1622     MVT VT;
1623     if (!isTypeLegal(RetTy, VT))
1624       return false;
1625
1626     if (VT != MVT::i32 && VT != MVT::i64)
1627       return false;
1628
1629     const Value *LHS = II->getArgOperand(0);
1630     const Value *RHS = II->getArgOperand(1);
1631     // Canonicalize immediate to the RHS.
1632     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
1633         isCommutativeIntrinsic(II))
1634       std::swap(LHS, RHS);
1635
1636     unsigned LHSReg = getRegForValue(LHS);
1637     if (!LHSReg)
1638       return false;
1639     bool LHSIsKill = hasTrivialKill(LHS);
1640
1641     unsigned RHSReg = 0;
1642     bool RHSIsKill = false;
1643     bool UseImm = true;
1644     if (!isa<ConstantInt>(RHS)) {
1645       RHSReg = getRegForValue(RHS);
1646       if (!RHSReg)
1647         return false;
1648       RHSIsKill = hasTrivialKill(RHS);
1649       UseImm = false;
1650     }
1651
1652     unsigned Opc = 0;
1653     unsigned MulReg = 0;
1654     AArch64CC::CondCode CC = AArch64CC::Invalid;
1655     bool Is64Bit = VT == MVT::i64;
1656     switch (II->getIntrinsicID()) {
1657     default: llvm_unreachable("Unexpected intrinsic!");
1658     case Intrinsic::sadd_with_overflow:
1659       if (UseImm)
1660         Opc = Is64Bit ? AArch64::ADDSXri : AArch64::ADDSWri;
1661       else
1662         Opc = Is64Bit ? AArch64::ADDSXrr : AArch64::ADDSWrr;
1663       CC = AArch64CC::VS;
1664       break;
1665     case Intrinsic::uadd_with_overflow:
1666       if (UseImm)
1667         Opc = Is64Bit ? AArch64::ADDSXri : AArch64::ADDSWri;
1668       else
1669         Opc = Is64Bit ? AArch64::ADDSXrr : AArch64::ADDSWrr;
1670       CC = AArch64CC::HS;
1671       break;
1672     case Intrinsic::ssub_with_overflow:
1673       if (UseImm)
1674         Opc = Is64Bit ? AArch64::SUBSXri : AArch64::SUBSWri;
1675       else
1676         Opc = Is64Bit ? AArch64::SUBSXrr : AArch64::SUBSWrr;
1677       CC = AArch64CC::VS;
1678       break;
1679     case Intrinsic::usub_with_overflow:
1680       if (UseImm)
1681         Opc = Is64Bit ? AArch64::SUBSXri : AArch64::SUBSWri;
1682       else
1683         Opc = Is64Bit ? AArch64::SUBSXrr : AArch64::SUBSWrr;
1684       CC = AArch64CC::LO;
1685       break;
1686     case Intrinsic::smul_with_overflow: {
1687       CC = AArch64CC::NE;
1688       if (UseImm) {
1689         RHSReg = getRegForValue(RHS);
1690         if (!RHSReg)
1691           return false;
1692         RHSIsKill = hasTrivialKill(RHS);
1693       }
1694       if (VT == MVT::i32) {
1695         MulReg = Emit_SMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1696         unsigned ShiftReg = Emit_LSR_ri(MVT::i64, MulReg, false, 32);
1697         MulReg = FastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
1698                                             AArch64::sub_32);
1699         ShiftReg = FastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
1700                                               AArch64::sub_32);
1701         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
1702         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1703                 TII.get(AArch64::SUBSWrs), CmpReg)
1704           .addReg(ShiftReg, getKillRegState(true))
1705           .addReg(MulReg, getKillRegState(false))
1706           .addImm(159); // 159 <-> asr #31
1707       } else {
1708         assert(VT == MVT::i64 && "Unexpected value type.");
1709         MulReg = Emit_MUL_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1710         unsigned SMULHReg = FastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
1711                                         RHSReg, RHSIsKill);
1712         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
1713         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1714                 TII.get(AArch64::SUBSXrs), CmpReg)
1715           .addReg(SMULHReg, getKillRegState(true))
1716           .addReg(MulReg, getKillRegState(false))
1717           .addImm(191); // 191 <-> asr #63
1718       }
1719       break;
1720     }
1721     case Intrinsic::umul_with_overflow: {
1722       CC = AArch64CC::NE;
1723       if (UseImm) {
1724         RHSReg = getRegForValue(RHS);
1725         if (!RHSReg)
1726           return false;
1727         RHSIsKill = hasTrivialKill(RHS);
1728       }
1729       if (VT == MVT::i32) {
1730         MulReg = Emit_UMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1731         unsigned CmpReg = createResultReg(TLI.getRegClassFor(MVT::i64));
1732         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1733                 TII.get(AArch64::SUBSXrs), CmpReg)
1734           .addReg(AArch64::XZR, getKillRegState(true))
1735           .addReg(MulReg, getKillRegState(false))
1736           .addImm(96); // 96 <-> lsr #32
1737         MulReg = FastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
1738                                             AArch64::sub_32);
1739       } else {
1740         assert(VT == MVT::i64 && "Unexpected value type.");
1741         MulReg = Emit_MUL_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1742         unsigned UMULHReg = FastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
1743                                         RHSReg, RHSIsKill);
1744         unsigned CmpReg = createResultReg(TLI.getRegClassFor(VT));
1745         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1746                 TII.get(AArch64::SUBSXrr), CmpReg)
1747         .addReg(AArch64::XZR, getKillRegState(true))
1748         .addReg(UMULHReg, getKillRegState(false));
1749       }
1750       break;
1751     }
1752     }
1753
1754     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1755     if (Opc) {
1756       MachineInstrBuilder MIB;
1757       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
1758                     ResultReg)
1759               .addReg(LHSReg, getKillRegState(LHSIsKill));
1760       if (UseImm)
1761         MIB.addImm(cast<ConstantInt>(RHS)->getZExtValue());
1762       else
1763         MIB.addReg(RHSReg, getKillRegState(RHSIsKill));
1764     }
1765     else
1766       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1767               TII.get(TargetOpcode::COPY), ResultReg)
1768         .addReg(MulReg);
1769
1770     unsigned ResultReg2 = FuncInfo.CreateRegs(CondTy);
1771     assert((ResultReg+1) == ResultReg2 && "Nonconsecutive result registers.");
1772     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
1773             ResultReg2)
1774       .addReg(AArch64::WZR, getKillRegState(true))
1775       .addReg(AArch64::WZR, getKillRegState(true))
1776       .addImm(getInvertedCondCode(CC));
1777
1778     UpdateValueMap(II, ResultReg, 2);
1779     return true;
1780   }
1781   }
1782   return false;
1783 }
1784
1785 bool AArch64FastISel::SelectRet(const Instruction *I) {
1786   const ReturnInst *Ret = cast<ReturnInst>(I);
1787   const Function &F = *I->getParent()->getParent();
1788
1789   if (!FuncInfo.CanLowerReturn)
1790     return false;
1791
1792   if (F.isVarArg())
1793     return false;
1794
1795   // Build a list of return value registers.
1796   SmallVector<unsigned, 4> RetRegs;
1797
1798   if (Ret->getNumOperands() > 0) {
1799     CallingConv::ID CC = F.getCallingConv();
1800     SmallVector<ISD::OutputArg, 4> Outs;
1801     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
1802
1803     // Analyze operands of the call, assigning locations to each operand.
1804     SmallVector<CCValAssign, 16> ValLocs;
1805     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,
1806                    I->getContext());
1807     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
1808                                                      : RetCC_AArch64_AAPCS;
1809     CCInfo.AnalyzeReturn(Outs, RetCC);
1810
1811     // Only handle a single return value for now.
1812     if (ValLocs.size() != 1)
1813       return false;
1814
1815     CCValAssign &VA = ValLocs[0];
1816     const Value *RV = Ret->getOperand(0);
1817
1818     // Don't bother handling odd stuff for now.
1819     if (VA.getLocInfo() != CCValAssign::Full)
1820       return false;
1821     // Only handle register returns for now.
1822     if (!VA.isRegLoc())
1823       return false;
1824     unsigned Reg = getRegForValue(RV);
1825     if (Reg == 0)
1826       return false;
1827
1828     unsigned SrcReg = Reg + VA.getValNo();
1829     unsigned DestReg = VA.getLocReg();
1830     // Avoid a cross-class copy. This is very unlikely.
1831     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
1832       return false;
1833
1834     EVT RVEVT = TLI.getValueType(RV->getType());
1835     if (!RVEVT.isSimple())
1836       return false;
1837
1838     // Vectors (of > 1 lane) in big endian need tricky handling.
1839     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1)
1840       return false;
1841
1842     MVT RVVT = RVEVT.getSimpleVT();
1843     if (RVVT == MVT::f128)
1844       return false;
1845     MVT DestVT = VA.getValVT();
1846     // Special handling for extended integers.
1847     if (RVVT != DestVT) {
1848       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1849         return false;
1850
1851       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1852         return false;
1853
1854       bool isZExt = Outs[0].Flags.isZExt();
1855       SrcReg = EmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1856       if (SrcReg == 0)
1857         return false;
1858     }
1859
1860     // Make the copy.
1861     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1862             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
1863
1864     // Add register to return instruction.
1865     RetRegs.push_back(VA.getLocReg());
1866   }
1867
1868   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1869                                     TII.get(AArch64::RET_ReallyLR));
1870   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
1871     MIB.addReg(RetRegs[i], RegState::Implicit);
1872   return true;
1873 }
1874
1875 bool AArch64FastISel::SelectTrunc(const Instruction *I) {
1876   Type *DestTy = I->getType();
1877   Value *Op = I->getOperand(0);
1878   Type *SrcTy = Op->getType();
1879
1880   EVT SrcEVT = TLI.getValueType(SrcTy, true);
1881   EVT DestEVT = TLI.getValueType(DestTy, true);
1882   if (!SrcEVT.isSimple())
1883     return false;
1884   if (!DestEVT.isSimple())
1885     return false;
1886
1887   MVT SrcVT = SrcEVT.getSimpleVT();
1888   MVT DestVT = DestEVT.getSimpleVT();
1889
1890   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
1891       SrcVT != MVT::i8)
1892     return false;
1893   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
1894       DestVT != MVT::i1)
1895     return false;
1896
1897   unsigned SrcReg = getRegForValue(Op);
1898   if (!SrcReg)
1899     return false;
1900
1901   // If we're truncating from i64 to a smaller non-legal type then generate an
1902   // AND.  Otherwise, we know the high bits are undefined and a truncate doesn't
1903   // generate any code.
1904   if (SrcVT == MVT::i64) {
1905     uint64_t Mask = 0;
1906     switch (DestVT.SimpleTy) {
1907     default:
1908       // Trunc i64 to i32 is handled by the target-independent fast-isel.
1909       return false;
1910     case MVT::i1:
1911       Mask = 0x1;
1912       break;
1913     case MVT::i8:
1914       Mask = 0xff;
1915       break;
1916     case MVT::i16:
1917       Mask = 0xffff;
1918       break;
1919     }
1920     // Issue an extract_subreg to get the lower 32-bits.
1921     unsigned Reg32 = FastEmitInst_extractsubreg(MVT::i32, SrcReg, /*Kill=*/true,
1922                                                 AArch64::sub_32);
1923     MRI.constrainRegClass(Reg32, &AArch64::GPR32RegClass);
1924     // Create the AND instruction which performs the actual truncation.
1925     unsigned ANDReg = createResultReg(&AArch64::GPR32spRegClass);
1926     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
1927             ANDReg)
1928         .addReg(Reg32)
1929         .addImm(AArch64_AM::encodeLogicalImmediate(Mask, 32));
1930     SrcReg = ANDReg;
1931   }
1932
1933   UpdateValueMap(I, SrcReg);
1934   return true;
1935 }
1936
1937 unsigned AArch64FastISel::Emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt) {
1938   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
1939           DestVT == MVT::i64) &&
1940          "Unexpected value type.");
1941   // Handle i8 and i16 as i32.
1942   if (DestVT == MVT::i8 || DestVT == MVT::i16)
1943     DestVT = MVT::i32;
1944
1945   if (isZExt) {
1946     MRI.constrainRegClass(SrcReg, &AArch64::GPR32RegClass);
1947     unsigned ResultReg = createResultReg(&AArch64::GPR32spRegClass);
1948     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ANDWri),
1949             ResultReg)
1950         .addReg(SrcReg)
1951         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
1952
1953     if (DestVT == MVT::i64) {
1954       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
1955       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
1956       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
1957       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1958               TII.get(AArch64::SUBREG_TO_REG), Reg64)
1959           .addImm(0)
1960           .addReg(ResultReg)
1961           .addImm(AArch64::sub_32);
1962       ResultReg = Reg64;
1963     }
1964     return ResultReg;
1965   } else {
1966     if (DestVT == MVT::i64) {
1967       // FIXME: We're SExt i1 to i64.
1968       return 0;
1969     }
1970     unsigned ResultReg = createResultReg(&AArch64::GPR32RegClass);
1971     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SBFMWri),
1972             ResultReg)
1973         .addReg(SrcReg)
1974         .addImm(0)
1975         .addImm(0);
1976     return ResultReg;
1977   }
1978 }
1979
1980 unsigned AArch64FastISel::Emit_MUL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
1981                                       unsigned Op1, bool Op1IsKill) {
1982   unsigned Opc, ZReg;
1983   switch (RetVT.SimpleTy) {
1984   default: return 0;
1985   case MVT::i8:
1986   case MVT::i16:
1987   case MVT::i32:
1988     RetVT = MVT::i32;
1989     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
1990   case MVT::i64:
1991     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
1992   }
1993
1994   // Create the base instruction, then add the operands.
1995   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1996   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1997     .addReg(Op0, getKillRegState(Op0IsKill))
1998     .addReg(Op1, getKillRegState(Op1IsKill))
1999     .addReg(ZReg, getKillRegState(true));
2000
2001   return ResultReg;
2002 }
2003
2004 unsigned AArch64FastISel::Emit_SMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
2005                                         unsigned Op1, bool Op1IsKill) {
2006   if (RetVT != MVT::i64)
2007     return 0;
2008
2009   // Create the base instruction, then add the operands.
2010   unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
2011   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::SMADDLrrr),
2012           ResultReg)
2013     .addReg(Op0, getKillRegState(Op0IsKill))
2014     .addReg(Op1, getKillRegState(Op1IsKill))
2015     .addReg(AArch64::XZR, getKillRegState(true));
2016
2017   return ResultReg;
2018 }
2019
2020 unsigned AArch64FastISel::Emit_UMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
2021                                         unsigned Op1, bool Op1IsKill) {
2022   if (RetVT != MVT::i64)
2023     return 0;
2024
2025   // Create the base instruction, then add the operands.
2026   unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
2027   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::UMADDLrrr),
2028           ResultReg)
2029     .addReg(Op0, getKillRegState(Op0IsKill))
2030     .addReg(Op1, getKillRegState(Op1IsKill))
2031     .addReg(AArch64::XZR, getKillRegState(true));
2032
2033   return ResultReg;
2034 }
2035
2036 unsigned AArch64FastISel::Emit_LSL_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2037                                       uint64_t Shift) {
2038   unsigned Opc, ImmR, ImmS;
2039   switch (RetVT.SimpleTy) {
2040   default: return 0;
2041   case MVT::i8:
2042   case MVT::i16:
2043   case MVT::i32:
2044     RetVT = MVT::i32;
2045     Opc = AArch64::UBFMWri; ImmR = -Shift % 32; ImmS = 31 - Shift; break;
2046   case MVT::i64:
2047     Opc = AArch64::UBFMXri; ImmR = -Shift % 64; ImmS = 63 - Shift; break;
2048   }
2049
2050   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, ImmR,
2051                           ImmS);
2052 }
2053
2054 unsigned AArch64FastISel::Emit_LSR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2055                                       uint64_t Shift) {
2056   unsigned Opc, ImmS;
2057   switch (RetVT.SimpleTy) {
2058   default: return 0;
2059   case MVT::i8:
2060   case MVT::i16:
2061   case MVT::i32:
2062     RetVT = MVT::i32;
2063     Opc = AArch64::UBFMWri; ImmS = 31; break;
2064   case MVT::i64:
2065     Opc = AArch64::UBFMXri; ImmS = 63; break;
2066   }
2067
2068   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, Shift,
2069                           ImmS);
2070 }
2071
2072 unsigned AArch64FastISel::Emit_ASR_ri(MVT RetVT, unsigned Op0, bool Op0IsKill,
2073                                       uint64_t Shift) {
2074   unsigned Opc, ImmS;
2075   switch (RetVT.SimpleTy) {
2076   default: return 0;
2077   case MVT::i8:
2078   case MVT::i16:
2079   case MVT::i32:
2080     RetVT = MVT::i32;
2081     Opc = AArch64::SBFMWri; ImmS = 31; break;
2082   case MVT::i64:
2083     Opc = AArch64::SBFMXri; ImmS = 63; break;
2084   }
2085
2086   return FastEmitInst_rii(Opc, TLI.getRegClassFor(RetVT), Op0, Op0IsKill, Shift,
2087                           ImmS);
2088 }
2089
2090 unsigned AArch64FastISel::EmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
2091                                      bool isZExt) {
2092   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
2093
2094   // FastISel does not have plumbing to deal with extensions where the SrcVT or
2095   // DestVT are odd things, so test to make sure that they are both types we can
2096   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
2097   // bail out to SelectionDAG.
2098   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
2099        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
2100       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
2101        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
2102     return 0;
2103
2104   unsigned Opc;
2105   unsigned Imm = 0;
2106
2107   switch (SrcVT.SimpleTy) {
2108   default:
2109     return 0;
2110   case MVT::i1:
2111     return Emiti1Ext(SrcReg, DestVT, isZExt);
2112   case MVT::i8:
2113     if (DestVT == MVT::i64)
2114       Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2115     else
2116       Opc = isZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
2117     Imm = 7;
2118     break;
2119   case MVT::i16:
2120     if (DestVT == MVT::i64)
2121       Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2122     else
2123       Opc = isZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
2124     Imm = 15;
2125     break;
2126   case MVT::i32:
2127     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
2128     Opc = isZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
2129     Imm = 31;
2130     break;
2131   }
2132
2133   // Handle i8 and i16 as i32.
2134   if (DestVT == MVT::i8 || DestVT == MVT::i16)
2135     DestVT = MVT::i32;
2136   else if (DestVT == MVT::i64) {
2137     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
2138     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2139             TII.get(AArch64::SUBREG_TO_REG), Src64)
2140         .addImm(0)
2141         .addReg(SrcReg)
2142         .addImm(AArch64::sub_32);
2143     SrcReg = Src64;
2144   }
2145
2146   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
2147   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2148       .addReg(SrcReg)
2149       .addImm(0)
2150       .addImm(Imm);
2151
2152   return ResultReg;
2153 }
2154
2155 bool AArch64FastISel::SelectIntExt(const Instruction *I) {
2156   // On ARM, in general, integer casts don't involve legal types; this code
2157   // handles promotable integers.  The high bits for a type smaller than
2158   // the register size are assumed to be undefined.
2159   Type *DestTy = I->getType();
2160   Value *Src = I->getOperand(0);
2161   Type *SrcTy = Src->getType();
2162
2163   bool isZExt = isa<ZExtInst>(I);
2164   unsigned SrcReg = getRegForValue(Src);
2165   if (!SrcReg)
2166     return false;
2167
2168   EVT SrcEVT = TLI.getValueType(SrcTy, true);
2169   EVT DestEVT = TLI.getValueType(DestTy, true);
2170   if (!SrcEVT.isSimple())
2171     return false;
2172   if (!DestEVT.isSimple())
2173     return false;
2174
2175   MVT SrcVT = SrcEVT.getSimpleVT();
2176   MVT DestVT = DestEVT.getSimpleVT();
2177   unsigned ResultReg = EmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2178   if (ResultReg == 0)
2179     return false;
2180   UpdateValueMap(I, ResultReg);
2181   return true;
2182 }
2183
2184 bool AArch64FastISel::SelectRem(const Instruction *I, unsigned ISDOpcode) {
2185   EVT DestEVT = TLI.getValueType(I->getType(), true);
2186   if (!DestEVT.isSimple())
2187     return false;
2188
2189   MVT DestVT = DestEVT.getSimpleVT();
2190   if (DestVT != MVT::i64 && DestVT != MVT::i32)
2191     return false;
2192
2193   unsigned DivOpc;
2194   bool is64bit = (DestVT == MVT::i64);
2195   switch (ISDOpcode) {
2196   default:
2197     return false;
2198   case ISD::SREM:
2199     DivOpc = is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
2200     break;
2201   case ISD::UREM:
2202     DivOpc = is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
2203     break;
2204   }
2205   unsigned MSubOpc = is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
2206   unsigned Src0Reg = getRegForValue(I->getOperand(0));
2207   if (!Src0Reg)
2208     return false;
2209
2210   unsigned Src1Reg = getRegForValue(I->getOperand(1));
2211   if (!Src1Reg)
2212     return false;
2213
2214   unsigned QuotReg = createResultReg(TLI.getRegClassFor(DestVT));
2215   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(DivOpc), QuotReg)
2216       .addReg(Src0Reg)
2217       .addReg(Src1Reg);
2218   // The remainder is computed as numerator - (quotient * denominator) using the
2219   // MSUB instruction.
2220   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DestVT));
2221   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(MSubOpc), ResultReg)
2222       .addReg(QuotReg)
2223       .addReg(Src1Reg)
2224       .addReg(Src0Reg);
2225   UpdateValueMap(I, ResultReg);
2226   return true;
2227 }
2228
2229 bool AArch64FastISel::SelectMul(const Instruction *I) {
2230   EVT SrcEVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2231   if (!SrcEVT.isSimple())
2232     return false;
2233   MVT SrcVT = SrcEVT.getSimpleVT();
2234
2235   // Must be simple value type.  Don't handle vectors.
2236   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
2237       SrcVT != MVT::i8)
2238     return false;
2239
2240   unsigned Src0Reg = getRegForValue(I->getOperand(0));
2241   if (!Src0Reg)
2242     return false;
2243   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
2244
2245   unsigned Src1Reg = getRegForValue(I->getOperand(1));
2246   if (!Src1Reg)
2247     return false;
2248   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
2249
2250   unsigned ResultReg =
2251     Emit_MUL_rr(SrcVT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
2252
2253   if (!ResultReg)
2254     return false;
2255
2256   UpdateValueMap(I, ResultReg);
2257   return true;
2258 }
2259
2260 bool AArch64FastISel::SelectShift(const Instruction *I, bool IsLeftShift,
2261                                   bool IsArithmetic) {
2262   EVT RetEVT = TLI.getValueType(I->getType(), true);
2263   if (!RetEVT.isSimple())
2264     return false;
2265   MVT RetVT = RetEVT.getSimpleVT();
2266
2267   if (!isa<ConstantInt>(I->getOperand(1)))
2268     return false;
2269
2270   unsigned Op0Reg = getRegForValue(I->getOperand(0));
2271   if (!Op0Reg)
2272     return false;
2273   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
2274
2275   uint64_t ShiftVal = cast<ConstantInt>(I->getOperand(1))->getZExtValue();
2276
2277   unsigned ResultReg;
2278   if (IsLeftShift)
2279     ResultReg = Emit_LSL_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2280   else {
2281     if (IsArithmetic)
2282       ResultReg = Emit_ASR_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2283     else
2284       ResultReg = Emit_LSR_ri(RetVT, Op0Reg, Op0IsKill, ShiftVal);
2285   }
2286
2287   if (!ResultReg)
2288     return false;
2289
2290   UpdateValueMap(I, ResultReg);
2291   return true;
2292 }
2293
2294 bool AArch64FastISel::TargetSelectInstruction(const Instruction *I) {
2295   switch (I->getOpcode()) {
2296   default:
2297     break;
2298   case Instruction::Load:
2299     return SelectLoad(I);
2300   case Instruction::Store:
2301     return SelectStore(I);
2302   case Instruction::Br:
2303     return SelectBranch(I);
2304   case Instruction::IndirectBr:
2305     return SelectIndirectBr(I);
2306   case Instruction::FCmp:
2307   case Instruction::ICmp:
2308     return SelectCmp(I);
2309   case Instruction::Select:
2310     return SelectSelect(I);
2311   case Instruction::FPExt:
2312     return SelectFPExt(I);
2313   case Instruction::FPTrunc:
2314     return SelectFPTrunc(I);
2315   case Instruction::FPToSI:
2316     return SelectFPToInt(I, /*Signed=*/true);
2317   case Instruction::FPToUI:
2318     return SelectFPToInt(I, /*Signed=*/false);
2319   case Instruction::SIToFP:
2320     return SelectIntToFP(I, /*Signed=*/true);
2321   case Instruction::UIToFP:
2322     return SelectIntToFP(I, /*Signed=*/false);
2323   case Instruction::SRem:
2324     return SelectRem(I, ISD::SREM);
2325   case Instruction::URem:
2326     return SelectRem(I, ISD::UREM);
2327   case Instruction::Ret:
2328     return SelectRet(I);
2329   case Instruction::Trunc:
2330     return SelectTrunc(I);
2331   case Instruction::ZExt:
2332   case Instruction::SExt:
2333     return SelectIntExt(I);
2334
2335   // FIXME: All of these should really be handled by the target-independent
2336   // selector -> improve FastISel tblgen.
2337   case Instruction::Mul:
2338     return SelectMul(I);
2339   case Instruction::Shl:
2340       return SelectShift(I, /*IsLeftShift=*/true, /*IsArithmetic=*/false);
2341   case Instruction::LShr:
2342     return SelectShift(I, /*IsLeftShift=*/false, /*IsArithmetic=*/false);
2343   case Instruction::AShr:
2344     return SelectShift(I, /*IsLeftShift=*/false, /*IsArithmetic=*/true);
2345   }
2346   return false;
2347   // Silence warnings.
2348   (void)&CC_AArch64_DarwinPCS_VarArg;
2349 }
2350
2351 namespace llvm {
2352 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &funcInfo,
2353                                         const TargetLibraryInfo *libInfo) {
2354   return new AArch64FastISel(funcInfo, libInfo);
2355 }
2356 }