lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/CodeGen/StackMaps.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/DerivedTypes.h"
  26 #include "llvm/IR/GlobalVariable.h"
  27 #include "llvm/IR/Mangler.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/MC/MCContext.h"
  30 #include "llvm/MC/MCExpr.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetLoweringObjectFile.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 #include <cctype>
  39 using namespace llvm;
  40
  41 /// InitLibcallNames - Set default libcall names.
  42 ///
  43 static void InitLibcallNames(const char **Names, const Triple &TT) {
  44   Names[RTLIB::SHL_I16] = "__ashlhi3";
  45   Names[RTLIB::SHL_I32] = "__ashlsi3";
  46   Names[RTLIB::SHL_I64] = "__ashldi3";
  47   Names[RTLIB::SHL_I128] = "__ashlti3";
  48   Names[RTLIB::SRL_I16] = "__lshrhi3";
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  52   Names[RTLIB::SRA_I16] = "__ashrhi3";
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  56   Names[RTLIB::MUL_I8] = "__mulqi3";
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  84
  85   // These are generally not available.
  86   Names[RTLIB::SDIVREM_I8] = nullptr;
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  96
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 295   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 296   Names[RTLIB::SINTTOFP_I128_F128] = "__floattitf";
 297   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 298   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 299   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 300   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 301   Names[RTLIB::UINTTOFP_I32_F128] = "__floatunsitf";
 302   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 303   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 304   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 305   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 306   Names[RTLIB::UINTTOFP_I64_F128] = "__floatunditf";
 307   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 308   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 309   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 310   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 311   Names[RTLIB::UINTTOFP_I128_F128] = "__floatuntitf";
 312   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 313   Names[RTLIB::OEQ_F32] = "__eqsf2";
 314   Names[RTLIB::OEQ_F64] = "__eqdf2";
 315   Names[RTLIB::OEQ_F128] = "__eqtf2";
 316   Names[RTLIB::UNE_F32] = "__nesf2";
 317   Names[RTLIB::UNE_F64] = "__nedf2";
 318   Names[RTLIB::UNE_F128] = "__netf2";
 319   Names[RTLIB::OGE_F32] = "__gesf2";
 320   Names[RTLIB::OGE_F64] = "__gedf2";
 321   Names[RTLIB::OGE_F128] = "__getf2";
 322   Names[RTLIB::OLT_F32] = "__ltsf2";
 323   Names[RTLIB::OLT_F64] = "__ltdf2";
 324   Names[RTLIB::OLT_F128] = "__lttf2";
 325   Names[RTLIB::OLE_F32] = "__lesf2";
 326   Names[RTLIB::OLE_F64] = "__ledf2";
 327   Names[RTLIB::OLE_F128] = "__letf2";
 328   Names[RTLIB::OGT_F32] = "__gtsf2";
 329   Names[RTLIB::OGT_F64] = "__gtdf2";
 330   Names[RTLIB::OGT_F128] = "__gttf2";
 331   Names[RTLIB::UO_F32] = "__unordsf2";
 332   Names[RTLIB::UO_F64] = "__unorddf2";
 333   Names[RTLIB::UO_F128] = "__unordtf2";
 334   Names[RTLIB::O_F32] = "__unordsf2";
 335   Names[RTLIB::O_F64] = "__unorddf2";
 336   Names[RTLIB::O_F128] = "__unordtf2";
 337   Names[RTLIB::MEMCPY] = "memcpy";
 338   Names[RTLIB::MEMMOVE] = "memmove";
 339   Names[RTLIB::MEMSET] = "memset";
 340   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 341   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 342   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 343   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 344   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 345   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16] = "__sync_val_compare_and_swap_16";
 346   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 347   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 348   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 349   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 350   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_16] = "__sync_lock_test_and_set_16";
 351   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 352   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 353   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 354   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 355   Names[RTLIB::SYNC_FETCH_AND_ADD_16] = "__sync_fetch_and_add_16";
 356   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 357   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 358   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 359   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 360   Names[RTLIB::SYNC_FETCH_AND_SUB_16] = "__sync_fetch_and_sub_16";
 361   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 362   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 363   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 364   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 365   Names[RTLIB::SYNC_FETCH_AND_AND_16] = "__sync_fetch_and_and_16";
 366   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 367   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 368   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 369   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 370   Names[RTLIB::SYNC_FETCH_AND_OR_16] = "__sync_fetch_and_or_16";
 371   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 372   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 373   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 374   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 375   Names[RTLIB::SYNC_FETCH_AND_XOR_16] = "__sync_fetch_and_xor_16";
 376   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 377   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 378   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 379   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 380   Names[RTLIB::SYNC_FETCH_AND_NAND_16] = "__sync_fetch_and_nand_16";
 381   Names[RTLIB::SYNC_FETCH_AND_MAX_1] = "__sync_fetch_and_max_1";
 382   Names[RTLIB::SYNC_FETCH_AND_MAX_2] = "__sync_fetch_and_max_2";
 383   Names[RTLIB::SYNC_FETCH_AND_MAX_4] = "__sync_fetch_and_max_4";
 384   Names[RTLIB::SYNC_FETCH_AND_MAX_8] = "__sync_fetch_and_max_8";
 385   Names[RTLIB::SYNC_FETCH_AND_MAX_16] = "__sync_fetch_and_max_16";
 386   Names[RTLIB::SYNC_FETCH_AND_UMAX_1] = "__sync_fetch_and_umax_1";
 387   Names[RTLIB::SYNC_FETCH_AND_UMAX_2] = "__sync_fetch_and_umax_2";
 388   Names[RTLIB::SYNC_FETCH_AND_UMAX_4] = "__sync_fetch_and_umax_4";
 389   Names[RTLIB::SYNC_FETCH_AND_UMAX_8] = "__sync_fetch_and_umax_8";
 390   Names[RTLIB::SYNC_FETCH_AND_UMAX_16] = "__sync_fetch_and_umax_16";
 391   Names[RTLIB::SYNC_FETCH_AND_MIN_1] = "__sync_fetch_and_min_1";
 392   Names[RTLIB::SYNC_FETCH_AND_MIN_2] = "__sync_fetch_and_min_2";
 393   Names[RTLIB::SYNC_FETCH_AND_MIN_4] = "__sync_fetch_and_min_4";
 394   Names[RTLIB::SYNC_FETCH_AND_MIN_8] = "__sync_fetch_and_min_8";
 395   Names[RTLIB::SYNC_FETCH_AND_MIN_16] = "__sync_fetch_and_min_16";
 396   Names[RTLIB::SYNC_FETCH_AND_UMIN_1] = "__sync_fetch_and_umin_1";
 397   Names[RTLIB::SYNC_FETCH_AND_UMIN_2] = "__sync_fetch_and_umin_2";
 398   Names[RTLIB::SYNC_FETCH_AND_UMIN_4] = "__sync_fetch_and_umin_4";
 399   Names[RTLIB::SYNC_FETCH_AND_UMIN_8] = "__sync_fetch_and_umin_8";
 400   Names[RTLIB::SYNC_FETCH_AND_UMIN_16] = "__sync_fetch_and_umin_16";
 401
 402   if (TT.getEnvironment() == Triple::GNU) {
 403     Names[RTLIB::SINCOS_F32] = "sincosf";
 404     Names[RTLIB::SINCOS_F64] = "sincos";
 405     Names[RTLIB::SINCOS_F80] = "sincosl";
 406     Names[RTLIB::SINCOS_F128] = "sincosl";
 407     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 408   } else {
 409     // These are generally not available.
 410     Names[RTLIB::SINCOS_F32] = nullptr;
 411     Names[RTLIB::SINCOS_F64] = nullptr;
 412     Names[RTLIB::SINCOS_F80] = nullptr;
 413     Names[RTLIB::SINCOS_F128] = nullptr;
 414     Names[RTLIB::SINCOS_PPCF128] = nullptr;
 415   }
 416
 417   if (!TT.isOSOpenBSD()) {
 418     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = "__stack_chk_fail";
 419   } else {
 420     // These are generally not available.
 421     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = nullptr;
 422   }
 423 }
 424
 425 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 426 ///
 427 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 428   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 429     CCs[i] = CallingConv::C;
 430   }
 431 }
 432
 433 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 434 /// UNKNOWN_LIBCALL if there is none.
 435 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 436   if (OpVT == MVT::f16) {
 437     if (RetVT == MVT::f32)
 438       return FPEXT_F16_F32;
 439   } else if (OpVT == MVT::f32) {
 440     if (RetVT == MVT::f64)
 441       return FPEXT_F32_F64;
 442     if (RetVT == MVT::f128)
 443       return FPEXT_F32_F128;
 444   } else if (OpVT == MVT::f64) {
 445     if (RetVT == MVT::f128)
 446       return FPEXT_F64_F128;
 447   }
 448
 449   return UNKNOWN_LIBCALL;
 450 }
 451
 452 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 453 /// UNKNOWN_LIBCALL if there is none.
 454 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 455   if (RetVT == MVT::f16) {
 456     if (OpVT == MVT::f32)
 457       return FPROUND_F32_F16;
 458     if (OpVT == MVT::f64)
 459       return FPROUND_F64_F16;
 460     if (OpVT == MVT::f80)
 461       return FPROUND_F80_F16;
 462     if (OpVT == MVT::f128)
 463       return FPROUND_F128_F16;
 464     if (OpVT == MVT::ppcf128)
 465       return FPROUND_PPCF128_F16;
 466   } else if (RetVT == MVT::f32) {
 467     if (OpVT == MVT::f64)
 468       return FPROUND_F64_F32;
 469     if (OpVT == MVT::f80)
 470       return FPROUND_F80_F32;
 471     if (OpVT == MVT::f128)
 472       return FPROUND_F128_F32;
 473     if (OpVT == MVT::ppcf128)
 474       return FPROUND_PPCF128_F32;
 475   } else if (RetVT == MVT::f64) {
 476     if (OpVT == MVT::f80)
 477       return FPROUND_F80_F64;
 478     if (OpVT == MVT::f128)
 479       return FPROUND_F128_F64;
 480     if (OpVT == MVT::ppcf128)
 481       return FPROUND_PPCF128_F64;
 482   }
 483
 484   return UNKNOWN_LIBCALL;
 485 }
 486
 487 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 488 /// UNKNOWN_LIBCALL if there is none.
 489 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 490   if (OpVT == MVT::f32) {
 491     if (RetVT == MVT::i8)
 492       return FPTOSINT_F32_I8;
 493     if (RetVT == MVT::i16)
 494       return FPTOSINT_F32_I16;
 495     if (RetVT == MVT::i32)
 496       return FPTOSINT_F32_I32;
 497     if (RetVT == MVT::i64)
 498       return FPTOSINT_F32_I64;
 499     if (RetVT == MVT::i128)
 500       return FPTOSINT_F32_I128;
 501   } else if (OpVT == MVT::f64) {
 502     if (RetVT == MVT::i8)
 503       return FPTOSINT_F64_I8;
 504     if (RetVT == MVT::i16)
 505       return FPTOSINT_F64_I16;
 506     if (RetVT == MVT::i32)
 507       return FPTOSINT_F64_I32;
 508     if (RetVT == MVT::i64)
 509       return FPTOSINT_F64_I64;
 510     if (RetVT == MVT::i128)
 511       return FPTOSINT_F64_I128;
 512   } else if (OpVT == MVT::f80) {
 513     if (RetVT == MVT::i32)
 514       return FPTOSINT_F80_I32;
 515     if (RetVT == MVT::i64)
 516       return FPTOSINT_F80_I64;
 517     if (RetVT == MVT::i128)
 518       return FPTOSINT_F80_I128;
 519   } else if (OpVT == MVT::f128) {
 520     if (RetVT == MVT::i32)
 521       return FPTOSINT_F128_I32;
 522     if (RetVT == MVT::i64)
 523       return FPTOSINT_F128_I64;
 524     if (RetVT == MVT::i128)
 525       return FPTOSINT_F128_I128;
 526   } else if (OpVT == MVT::ppcf128) {
 527     if (RetVT == MVT::i32)
 528       return FPTOSINT_PPCF128_I32;
 529     if (RetVT == MVT::i64)
 530       return FPTOSINT_PPCF128_I64;
 531     if (RetVT == MVT::i128)
 532       return FPTOSINT_PPCF128_I128;
 533   }
 534   return UNKNOWN_LIBCALL;
 535 }
 536
 537 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 538 /// UNKNOWN_LIBCALL if there is none.
 539 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 540   if (OpVT == MVT::f32) {
 541     if (RetVT == MVT::i8)
 542       return FPTOUINT_F32_I8;
 543     if (RetVT == MVT::i16)
 544       return FPTOUINT_F32_I16;
 545     if (RetVT == MVT::i32)
 546       return FPTOUINT_F32_I32;
 547     if (RetVT == MVT::i64)
 548       return FPTOUINT_F32_I64;
 549     if (RetVT == MVT::i128)
 550       return FPTOUINT_F32_I128;
 551   } else if (OpVT == MVT::f64) {
 552     if (RetVT == MVT::i8)
 553       return FPTOUINT_F64_I8;
 554     if (RetVT == MVT::i16)
 555       return FPTOUINT_F64_I16;
 556     if (RetVT == MVT::i32)
 557       return FPTOUINT_F64_I32;
 558     if (RetVT == MVT::i64)
 559       return FPTOUINT_F64_I64;
 560     if (RetVT == MVT::i128)
 561       return FPTOUINT_F64_I128;
 562   } else if (OpVT == MVT::f80) {
 563     if (RetVT == MVT::i32)
 564       return FPTOUINT_F80_I32;
 565     if (RetVT == MVT::i64)
 566       return FPTOUINT_F80_I64;
 567     if (RetVT == MVT::i128)
 568       return FPTOUINT_F80_I128;
 569   } else if (OpVT == MVT::f128) {
 570     if (RetVT == MVT::i32)
 571       return FPTOUINT_F128_I32;
 572     if (RetVT == MVT::i64)
 573       return FPTOUINT_F128_I64;
 574     if (RetVT == MVT::i128)
 575       return FPTOUINT_F128_I128;
 576   } else if (OpVT == MVT::ppcf128) {
 577     if (RetVT == MVT::i32)
 578       return FPTOUINT_PPCF128_I32;
 579     if (RetVT == MVT::i64)
 580       return FPTOUINT_PPCF128_I64;
 581     if (RetVT == MVT::i128)
 582       return FPTOUINT_PPCF128_I128;
 583   }
 584   return UNKNOWN_LIBCALL;
 585 }
 586
 587 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 588 /// UNKNOWN_LIBCALL if there is none.
 589 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 590   if (OpVT == MVT::i32) {
 591     if (RetVT == MVT::f32)
 592       return SINTTOFP_I32_F32;
 593     if (RetVT == MVT::f64)
 594       return SINTTOFP_I32_F64;
 595     if (RetVT == MVT::f80)
 596       return SINTTOFP_I32_F80;
 597     if (RetVT == MVT::f128)
 598       return SINTTOFP_I32_F128;
 599     if (RetVT == MVT::ppcf128)
 600       return SINTTOFP_I32_PPCF128;
 601   } else if (OpVT == MVT::i64) {
 602     if (RetVT == MVT::f32)
 603       return SINTTOFP_I64_F32;
 604     if (RetVT == MVT::f64)
 605       return SINTTOFP_I64_F64;
 606     if (RetVT == MVT::f80)
 607       return SINTTOFP_I64_F80;
 608     if (RetVT == MVT::f128)
 609       return SINTTOFP_I64_F128;
 610     if (RetVT == MVT::ppcf128)
 611       return SINTTOFP_I64_PPCF128;
 612   } else if (OpVT == MVT::i128) {
 613     if (RetVT == MVT::f32)
 614       return SINTTOFP_I128_F32;
 615     if (RetVT == MVT::f64)
 616       return SINTTOFP_I128_F64;
 617     if (RetVT == MVT::f80)
 618       return SINTTOFP_I128_F80;
 619     if (RetVT == MVT::f128)
 620       return SINTTOFP_I128_F128;
 621     if (RetVT == MVT::ppcf128)
 622       return SINTTOFP_I128_PPCF128;
 623   }
 624   return UNKNOWN_LIBCALL;
 625 }
 626
 627 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 628 /// UNKNOWN_LIBCALL if there is none.
 629 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 630   if (OpVT == MVT::i32) {
 631     if (RetVT == MVT::f32)
 632       return UINTTOFP_I32_F32;
 633     if (RetVT == MVT::f64)
 634       return UINTTOFP_I32_F64;
 635     if (RetVT == MVT::f80)
 636       return UINTTOFP_I32_F80;
 637     if (RetVT == MVT::f128)
 638       return UINTTOFP_I32_F128;
 639     if (RetVT == MVT::ppcf128)
 640       return UINTTOFP_I32_PPCF128;
 641   } else if (OpVT == MVT::i64) {
 642     if (RetVT == MVT::f32)
 643       return UINTTOFP_I64_F32;
 644     if (RetVT == MVT::f64)
 645       return UINTTOFP_I64_F64;
 646     if (RetVT == MVT::f80)
 647       return UINTTOFP_I64_F80;
 648     if (RetVT == MVT::f128)
 649       return UINTTOFP_I64_F128;
 650     if (RetVT == MVT::ppcf128)
 651       return UINTTOFP_I64_PPCF128;
 652   } else if (OpVT == MVT::i128) {
 653     if (RetVT == MVT::f32)
 654       return UINTTOFP_I128_F32;
 655     if (RetVT == MVT::f64)
 656       return UINTTOFP_I128_F64;
 657     if (RetVT == MVT::f80)
 658       return UINTTOFP_I128_F80;
 659     if (RetVT == MVT::f128)
 660       return UINTTOFP_I128_F128;
 661     if (RetVT == MVT::ppcf128)
 662       return UINTTOFP_I128_PPCF128;
 663   }
 664   return UNKNOWN_LIBCALL;
 665 }
 666
 667 RTLIB::Libcall RTLIB::getATOMIC(unsigned Opc, MVT VT) {
 668 #define OP_TO_LIBCALL(Name, Enum)                                              \
 669   case Name:                                                                   \
 670     switch (VT.SimpleTy) {                                                     \
 671     default:                                                                   \
 672       return UNKNOWN_LIBCALL;                                                  \
 673     case MVT::i8:                                                              \
 674       return Enum##_1;                                                         \
 675     case MVT::i16:                                                             \
 676       return Enum##_2;                                                         \
 677     case MVT::i32:                                                             \
 678       return Enum##_4;                                                         \
 679     case MVT::i64:                                                             \
 680       return Enum##_8;                                                         \
 681     case MVT::i128:                                                            \
 682       return Enum##_16;                                                        \
 683     }
 684
 685   switch (Opc) {
 686     OP_TO_LIBCALL(ISD::ATOMIC_SWAP, SYNC_LOCK_TEST_AND_SET)
 687     OP_TO_LIBCALL(ISD::ATOMIC_CMP_SWAP, SYNC_VAL_COMPARE_AND_SWAP)
 688     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_ADD, SYNC_FETCH_AND_ADD)
 689     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_SUB, SYNC_FETCH_AND_SUB)
 690     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_AND, SYNC_FETCH_AND_AND)
 691     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_OR, SYNC_FETCH_AND_OR)
 692     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_XOR, SYNC_FETCH_AND_XOR)
 693     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_NAND, SYNC_FETCH_AND_NAND)
 694     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MAX, SYNC_FETCH_AND_MAX)
 695     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMAX, SYNC_FETCH_AND_UMAX)
 696     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MIN, SYNC_FETCH_AND_MIN)
 697     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMIN, SYNC_FETCH_AND_UMIN)
 698   }
 699
 700 #undef OP_TO_LIBCALL
 701
 702   return UNKNOWN_LIBCALL;
 703 }
 704
 705 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 706 ///
 707 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 708   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 709   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 710   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 711   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 712   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 713   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 714   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 715   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 716   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 717   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 718   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 719   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 720   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 721   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 722   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 723   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 724   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 725   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 726   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 727   CCs[RTLIB::UO_F32] = ISD::SETNE;
 728   CCs[RTLIB::UO_F64] = ISD::SETNE;
 729   CCs[RTLIB::UO_F128] = ISD::SETNE;
 730   CCs[RTLIB::O_F32] = ISD::SETEQ;
 731   CCs[RTLIB::O_F64] = ISD::SETEQ;
 732   CCs[RTLIB::O_F128] = ISD::SETEQ;
 733 }
 734
 735 /// NOTE: The TargetMachine owns TLOF.
 736 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm)
 737     : TM(tm), DL(TM.getDataLayout()) {
 738   initActions();
 739
 740   // Perform these initializations only once.
 741   IsLittleEndian = DL->isLittleEndian();
 742   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 743   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 744     = MaxStoresPerMemmoveOptSize = 4;
 745   UseUnderscoreSetJmp = false;
 746   UseUnderscoreLongJmp = false;
 747   SelectIsExpensive = false;
 748   HasMultipleConditionRegisters = false;
 749   HasExtractBitsInsn = false;
 750   IntDivIsCheap = false;
 751   FsqrtIsCheap = false;
 752   Pow2SDivIsCheap = false;
 753   JumpIsExpensive = false;
 754   PredictableSelectIsExpensive = false;
 755   MaskAndBranchFoldingIsLegal = false;
 756   EnableExtLdPromotion = false;
 757   HasFloatingPointExceptions = true;
 758   StackPointerRegisterToSaveRestore = 0;
 759   ExceptionPointerRegister = 0;
 760   ExceptionSelectorRegister = 0;
 761   BooleanContents = UndefinedBooleanContent;
 762   BooleanFloatContents = UndefinedBooleanContent;
 763   BooleanVectorContents = UndefinedBooleanContent;
 764   SchedPreferenceInfo = Sched::ILP;
 765   JumpBufSize = 0;
 766   JumpBufAlignment = 0;
 767   MinFunctionAlignment = 0;
 768   PrefFunctionAlignment = 0;
 769   PrefLoopAlignment = 0;
 770   MinStackArgumentAlignment = 1;
 771   InsertFencesForAtomic = false;
 772   MinimumJumpTableEntries = 4;
 773
 774   InitLibcallNames(LibcallRoutineNames, Triple(TM.getTargetTriple()));
 775   InitCmpLibcallCCs(CmpLibcallCCs);
 776   InitLibcallCallingConvs(LibcallCallingConvs);
 777 }
 778
 779 void TargetLoweringBase::initActions() {
 780   // All operations default to being supported.
 781   memset(OpActions, 0, sizeof(OpActions));
 782   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 783   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 784   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 785   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 786   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 787   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 788
 789   // Set default actions for various operations.
 790   for (MVT VT : MVT::all_valuetypes()) {
 791     // Default all indexed load / store to expand.
 792     for (unsigned IM = (unsigned)ISD::PRE_INC;
 793          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 794       setIndexedLoadAction(IM, VT, Expand);
 795       setIndexedStoreAction(IM, VT, Expand);
 796     }
 797
 798     // Most backends expect to see the node which just returns the value loaded.
 799     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Expand);
 800
 801     // These operations default to expand.
 802     setOperationAction(ISD::FGETSIGN, VT, Expand);
 803     setOperationAction(ISD::CONCAT_VECTORS, VT, Expand);
 804     setOperationAction(ISD::FMINNUM, VT, Expand);
 805     setOperationAction(ISD::FMAXNUM, VT, Expand);
 806     setOperationAction(ISD::FMAD, VT, Expand);
 807
 808     // These library functions default to expand.
 809     setOperationAction(ISD::FROUND, VT, Expand);
 810
 811     // These operations default to expand for vector types.
 812     if (VT.isVector()) {
 813       setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 814       setOperationAction(ISD::ANY_EXTEND_VECTOR_INREG, VT, Expand);
 815       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Expand);
 816       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Expand);
 817     }
 818   }
 819
 820   // Most targets ignore the @llvm.prefetch intrinsic.
 821   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 822
 823   // ConstantFP nodes default to expand.  Targets can either change this to
 824   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 825   // to optimize expansions for certain constants.
 826   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 827   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 828   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 829   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 830   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 831
 832   // These library functions default to expand.
 833   setOperationAction(ISD::FLOG ,  MVT::f16, Expand);
 834   setOperationAction(ISD::FLOG2,  MVT::f16, Expand);
 835   setOperationAction(ISD::FLOG10, MVT::f16, Expand);
 836   setOperationAction(ISD::FEXP ,  MVT::f16, Expand);
 837   setOperationAction(ISD::FEXP2,  MVT::f16, Expand);
 838   setOperationAction(ISD::FFLOOR, MVT::f16, Expand);
 839   setOperationAction(ISD::FMINNUM, MVT::f16, Expand);
 840   setOperationAction(ISD::FMAXNUM, MVT::f16, Expand);
 841   setOperationAction(ISD::FNEARBYINT, MVT::f16, Expand);
 842   setOperationAction(ISD::FCEIL,  MVT::f16, Expand);
 843   setOperationAction(ISD::FRINT,  MVT::f16, Expand);
 844   setOperationAction(ISD::FTRUNC, MVT::f16, Expand);
 845   setOperationAction(ISD::FROUND, MVT::f16, Expand);
 846   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 847   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 848   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 849   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 850   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 851   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 852   setOperationAction(ISD::FMINNUM, MVT::f32, Expand);
 853   setOperationAction(ISD::FMAXNUM, MVT::f32, Expand);
 854   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 855   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 856   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 857   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 858   setOperationAction(ISD::FROUND, MVT::f32, Expand);
 859   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 860   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 861   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 862   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 863   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 864   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 865   setOperationAction(ISD::FMINNUM, MVT::f64, Expand);
 866   setOperationAction(ISD::FMAXNUM, MVT::f64, Expand);
 867   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 868   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 869   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 870   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 871   setOperationAction(ISD::FROUND, MVT::f64, Expand);
 872   setOperationAction(ISD::FLOG ,  MVT::f128, Expand);
 873   setOperationAction(ISD::FLOG2,  MVT::f128, Expand);
 874   setOperationAction(ISD::FLOG10, MVT::f128, Expand);
 875   setOperationAction(ISD::FEXP ,  MVT::f128, Expand);
 876   setOperationAction(ISD::FEXP2,  MVT::f128, Expand);
 877   setOperationAction(ISD::FFLOOR, MVT::f128, Expand);
 878   setOperationAction(ISD::FMINNUM, MVT::f128, Expand);
 879   setOperationAction(ISD::FMAXNUM, MVT::f128, Expand);
 880   setOperationAction(ISD::FNEARBYINT, MVT::f128, Expand);
 881   setOperationAction(ISD::FCEIL,  MVT::f128, Expand);
 882   setOperationAction(ISD::FRINT,  MVT::f128, Expand);
 883   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 884   setOperationAction(ISD::FROUND, MVT::f128, Expand);
 885
 886   // Default ISD::TRAP to expand (which turns it into abort).
 887   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 888
 889   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 890   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 891   //
 892   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 893 }
 894
 895 MVT TargetLoweringBase::getPointerTy(uint32_t AS) const {
 896   return MVT::getIntegerVT(getPointerSizeInBits(AS));
 897 }
 898
 899 unsigned TargetLoweringBase::getPointerSizeInBits(uint32_t AS) const {
 900   return DL->getPointerSizeInBits(AS);
 901 }
 902
 903 unsigned TargetLoweringBase::getPointerTypeSizeInBits(Type *Ty) const {
 904   assert(Ty->isPointerTy());
 905   return getPointerSizeInBits(Ty->getPointerAddressSpace());
 906 }
 907
 908 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 909   return MVT::getIntegerVT(8*DL->getPointerSize(0));
 910 }
 911
 912 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 913   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 914   if (LHSTy.isVector())
 915     return LHSTy;
 916   return getScalarShiftAmountTy(LHSTy);
 917 }
 918
 919 /// canOpTrap - Returns true if the operation can trap for the value type.
 920 /// VT must be a legal type.
 921 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 922   assert(isTypeLegal(VT));
 923   switch (Op) {
 924   default:
 925     return false;
 926   case ISD::FDIV:
 927   case ISD::FREM:
 928   case ISD::SDIV:
 929   case ISD::UDIV:
 930   case ISD::SREM:
 931   case ISD::UREM:
 932     return true;
 933   }
 934 }
 935
 936 TargetLoweringBase::LegalizeKind
 937 TargetLoweringBase::getTypeConversion(LLVMContext &Context, EVT VT) const {
 938   // If this is a simple type, use the ComputeRegisterProp mechanism.
 939   if (VT.isSimple()) {
 940     MVT SVT = VT.getSimpleVT();
 941     assert((unsigned)SVT.SimpleTy < array_lengthof(TransformToType));
 942     MVT NVT = TransformToType[SVT.SimpleTy];
 943     LegalizeTypeAction LA = ValueTypeActions.getTypeAction(SVT);
 944
 945     assert((LA == TypeLegal || LA == TypeSoftenFloat ||
 946             ValueTypeActions.getTypeAction(NVT) != TypePromoteInteger) &&
 947            "Promote may not follow Expand or Promote");
 948
 949     if (LA == TypeSplitVector)
 950       return LegalizeKind(LA,
 951                           EVT::getVectorVT(Context, SVT.getVectorElementType(),
 952                                            SVT.getVectorNumElements() / 2));
 953     if (LA == TypeScalarizeVector)
 954       return LegalizeKind(LA, SVT.getVectorElementType());
 955     return LegalizeKind(LA, NVT);
 956   }
 957
 958   // Handle Extended Scalar Types.
 959   if (!VT.isVector()) {
 960     assert(VT.isInteger() && "Float types must be simple");
 961     unsigned BitSize = VT.getSizeInBits();
 962     // First promote to a power-of-two size, then expand if necessary.
 963     if (BitSize < 8 || !isPowerOf2_32(BitSize)) {
 964       EVT NVT = VT.getRoundIntegerType(Context);
 965       assert(NVT != VT && "Unable to round integer VT");
 966       LegalizeKind NextStep = getTypeConversion(Context, NVT);
 967       // Avoid multi-step promotion.
 968       if (NextStep.first == TypePromoteInteger)
 969         return NextStep;
 970       // Return rounded integer type.
 971       return LegalizeKind(TypePromoteInteger, NVT);
 972     }
 973
 974     return LegalizeKind(TypeExpandInteger,
 975                         EVT::getIntegerVT(Context, VT.getSizeInBits() / 2));
 976   }
 977
 978   // Handle vector types.
 979   unsigned NumElts = VT.getVectorNumElements();
 980   EVT EltVT = VT.getVectorElementType();
 981
 982   // Vectors with only one element are always scalarized.
 983   if (NumElts == 1)
 984     return LegalizeKind(TypeScalarizeVector, EltVT);
 985
 986   // Try to widen vector elements until the element type is a power of two and
 987   // promote it to a legal type later on, for example:
 988   // <3 x i8> -> <4 x i8> -> <4 x i32>
 989   if (EltVT.isInteger()) {
 990     // Vectors with a number of elements that is not a power of two are always
 991     // widened, for example <3 x i8> -> <4 x i8>.
 992     if (!VT.isPow2VectorType()) {
 993       NumElts = (unsigned)NextPowerOf2(NumElts);
 994       EVT NVT = EVT::getVectorVT(Context, EltVT, NumElts);
 995       return LegalizeKind(TypeWidenVector, NVT);
 996     }
 997
 998     // Examine the element type.
 999     LegalizeKind LK = getTypeConversion(Context, EltVT);
1000
1001     // If type is to be expanded, split the vector.
1002     //  <4 x i140> -> <2 x i140>
1003     if (LK.first == TypeExpandInteger)
1004       return LegalizeKind(TypeSplitVector,
1005                           EVT::getVectorVT(Context, EltVT, NumElts / 2));
1006
1007     // Promote the integer element types until a legal vector type is found
1008     // or until the element integer type is too big. If a legal type was not
1009     // found, fallback to the usual mechanism of widening/splitting the
1010     // vector.
1011     EVT OldEltVT = EltVT;
1012     while (1) {
1013       // Increase the bitwidth of the element to the next pow-of-two
1014       // (which is greater than 8 bits).
1015       EltVT = EVT::getIntegerVT(Context, 1 + EltVT.getSizeInBits())
1016                   .getRoundIntegerType(Context);
1017
1018       // Stop trying when getting a non-simple element type.
1019       // Note that vector elements may be greater than legal vector element
1020       // types. Example: X86 XMM registers hold 64bit element on 32bit
1021       // systems.
1022       if (!EltVT.isSimple())
1023         break;
1024
1025       // Build a new vector type and check if it is legal.
1026       MVT NVT = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
1027       // Found a legal promoted vector type.
1028       if (NVT != MVT() && ValueTypeActions.getTypeAction(NVT) == TypeLegal)
1029         return LegalizeKind(TypePromoteInteger,
1030                             EVT::getVectorVT(Context, EltVT, NumElts));
1031     }
1032
1033     // Reset the type to the unexpanded type if we did not find a legal vector
1034     // type with a promoted vector element type.
1035     EltVT = OldEltVT;
1036   }
1037
1038   // Try to widen the vector until a legal type is found.
1039   // If there is no wider legal type, split the vector.
1040   while (1) {
1041     // Round up to the next power of 2.
1042     NumElts = (unsigned)NextPowerOf2(NumElts);
1043
1044     // If there is no simple vector type with this many elements then there
1045     // cannot be a larger legal vector type.  Note that this assumes that
1046     // there are no skipped intermediate vector types in the simple types.
1047     if (!EltVT.isSimple())
1048       break;
1049     MVT LargerVector = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
1050     if (LargerVector == MVT())
1051       break;
1052
1053     // If this type is legal then widen the vector.
1054     if (ValueTypeActions.getTypeAction(LargerVector) == TypeLegal)
1055       return LegalizeKind(TypeWidenVector, LargerVector);
1056   }
1057
1058   // Widen odd vectors to next power of two.
1059   if (!VT.isPow2VectorType()) {
1060     EVT NVT = VT.getPow2VectorType(Context);
1061     return LegalizeKind(TypeWidenVector, NVT);
1062   }
1063
1064   // Vectors with illegal element types are expanded.
1065   EVT NVT = EVT::getVectorVT(Context, EltVT, VT.getVectorNumElements() / 2);
1066   return LegalizeKind(TypeSplitVector, NVT);
1067 }
1068
1069 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
1070                                           unsigned &NumIntermediates,
1071                                           MVT &RegisterVT,
1072                                           TargetLoweringBase *TLI) {
1073   // Figure out the right, legal destination reg to copy into.
1074   unsigned NumElts = VT.getVectorNumElements();
1075   MVT EltTy = VT.getVectorElementType();
1076
1077   unsigned NumVectorRegs = 1;
1078
1079   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1080   // could break down into LHS/RHS like LegalizeDAG does.
1081   if (!isPowerOf2_32(NumElts)) {
1082     NumVectorRegs = NumElts;
1083     NumElts = 1;
1084   }
1085
1086   // Divide the input until we get to a supported size.  This will always
1087   // end with a scalar if the target doesn't support vectors.
1088   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
1089     NumElts >>= 1;
1090     NumVectorRegs <<= 1;
1091   }
1092
1093   NumIntermediates = NumVectorRegs;
1094
1095   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
1096   if (!TLI->isTypeLegal(NewVT))
1097     NewVT = EltTy;
1098   IntermediateVT = NewVT;
1099
1100   unsigned NewVTSize = NewVT.getSizeInBits();
1101
1102   // Convert sizes such as i33 to i64.
1103   if (!isPowerOf2_32(NewVTSize))
1104     NewVTSize = NextPowerOf2(NewVTSize);
1105
1106   MVT DestVT = TLI->getRegisterType(NewVT);
1107   RegisterVT = DestVT;
1108   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
1109     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1110
1111   // Otherwise, promotion or legal types use the same number of registers as
1112   // the vector decimated to the appropriate level.
1113   return NumVectorRegs;
1114 }
1115
1116 /// isLegalRC - Return true if the value types that can be represented by the
1117 /// specified register class are all legal.
1118 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
1119   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1120        I != E; ++I) {
1121     if (isTypeLegal(*I))
1122       return true;
1123   }
1124   return false;
1125 }
1126
1127 /// Replace/modify any TargetFrameIndex operands with a targte-dependent
1128 /// sequence of memory operands that is recognized by PrologEpilogInserter.
1129 MachineBasicBlock*
1130 TargetLoweringBase::emitPatchPoint(MachineInstr *MI,
1131                                    MachineBasicBlock *MBB) const {
1132   MachineFunction &MF = *MI->getParent()->getParent();
1133
1134   // MI changes inside this loop as we grow operands.
1135   for(unsigned OperIdx = 0; OperIdx != MI->getNumOperands(); ++OperIdx) {
1136     MachineOperand &MO = MI->getOperand(OperIdx);
1137     if (!MO.isFI())
1138       continue;
1139
1140     // foldMemoryOperand builds a new MI after replacing a single FI operand
1141     // with the canonical set of five x86 addressing-mode operands.
1142     int FI = MO.getIndex();
1143     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), MI->getDesc());
1144
1145     // Copy operands before the frame-index.
1146     for (unsigned i = 0; i < OperIdx; ++i)
1147       MIB.addOperand(MI->getOperand(i));
1148     // Add frame index operands: direct-mem-ref tag, #FI, offset.
1149     MIB.addImm(StackMaps::DirectMemRefOp);
1150     MIB.addOperand(MI->getOperand(OperIdx));
1151     MIB.addImm(0);
1152     // Copy the operands after the frame index.
1153     for (unsigned i = OperIdx + 1; i != MI->getNumOperands(); ++i)
1154       MIB.addOperand(MI->getOperand(i));
1155
1156     // Inherit previous memory operands.
1157     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
1158     assert(MIB->mayLoad() && "Folded a stackmap use to a non-load!");
1159
1160     // Add a new memory operand for this FI.
1161     const MachineFrameInfo &MFI = *MF.getFrameInfo();
1162     assert(MFI.getObjectOffset(FI) != -1);
1163
1164     unsigned Flags = MachineMemOperand::MOLoad;
1165     if (MI->getOpcode() == TargetOpcode::STATEPOINT) {
1166       Flags |= MachineMemOperand::MOStore;
1167       Flags |= MachineMemOperand::MOVolatile;
1168     }
1169     MachineMemOperand *MMO = MF.getMachineMemOperand(
1170         MachinePointerInfo::getFixedStack(FI), Flags,
1171         TM.getDataLayout()->getPointerSize(), MFI.getObjectAlignment(FI));
1172     MIB->addMemOperand(MF, MMO);
1173
1174     // Replace the instruction and update the operand index.
1175     MBB->insert(MachineBasicBlock::iterator(MI), MIB);
1176     OperIdx += (MIB->getNumOperands() - MI->getNumOperands()) - 1;
1177     MI->eraseFromParent();
1178     MI = MIB;
1179   }
1180   return MBB;
1181 }
1182
1183 /// findRepresentativeClass - Return the largest legal super-reg register class
1184 /// of the register class for the specified type and its associated "cost".
1185 // This function is in TargetLowering because it uses RegClassForVT which would
1186 // need to be moved to TargetRegisterInfo and would necessitate moving
1187 // isTypeLegal over as well - a massive change that would just require
1188 // TargetLowering having a TargetRegisterInfo class member that it would use.
1189 std::pair<const TargetRegisterClass *, uint8_t>
1190 TargetLoweringBase::findRepresentativeClass(const TargetRegisterInfo *TRI,
1191                                             MVT VT) const {
1192   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
1193   if (!RC)
1194     return std::make_pair(RC, 0);
1195
1196   // Compute the set of all super-register classes.
1197   BitVector SuperRegRC(TRI->getNumRegClasses());
1198   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
1199     SuperRegRC.setBitsInMask(RCI.getMask());
1200
1201   // Find the first legal register class with the largest spill size.
1202   const TargetRegisterClass *BestRC = RC;
1203   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
1204     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
1205     // We want the largest possible spill size.
1206     if (SuperRC->getSize() <= BestRC->getSize())
1207       continue;
1208     if (!isLegalRC(SuperRC))
1209       continue;
1210     BestRC = SuperRC;
1211   }
1212   return std::make_pair(BestRC, 1);
1213 }
1214
1215 /// computeRegisterProperties - Once all of the register classes are added,
1216 /// this allows us to compute derived properties we expose.
1217 void TargetLoweringBase::computeRegisterProperties(
1218     const TargetRegisterInfo *TRI) {
1219   static_assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE,
1220                 "Too many value types for ValueTypeActions to hold!");
1221
1222   // Everything defaults to needing one register.
1223   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1224     NumRegistersForVT[i] = 1;
1225     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
1226   }
1227   // ...except isVoid, which doesn't need any registers.
1228   NumRegistersForVT[MVT::isVoid] = 0;
1229
1230   // Find the largest integer register class.
1231   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
1232   for (; RegClassForVT[LargestIntReg] == nullptr; --LargestIntReg)
1233     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
1234
1235   // Every integer value type larger than this largest register takes twice as
1236   // many registers to represent as the previous ValueType.
1237   for (unsigned ExpandedReg = LargestIntReg + 1;
1238        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
1239     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
1240     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
1241     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
1242     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
1243                                    TypeExpandInteger);
1244   }
1245
1246   // Inspect all of the ValueType's smaller than the largest integer
1247   // register to see which ones need promotion.
1248   unsigned LegalIntReg = LargestIntReg;
1249   for (unsigned IntReg = LargestIntReg - 1;
1250        IntReg >= (unsigned)MVT::i1; --IntReg) {
1251     MVT IVT = (MVT::SimpleValueType)IntReg;
1252     if (isTypeLegal(IVT)) {
1253       LegalIntReg = IntReg;
1254     } else {
1255       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
1256         (const MVT::SimpleValueType)LegalIntReg;
1257       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
1258     }
1259   }
1260
1261   // ppcf128 type is really two f64's.
1262   if (!isTypeLegal(MVT::ppcf128)) {
1263     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
1264     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
1265     TransformToType[MVT::ppcf128] = MVT::f64;
1266     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
1267   }
1268
1269   // Decide how to handle f128. If the target does not have native f128 support,
1270   // expand it to i128 and we will be generating soft float library calls.
1271   if (!isTypeLegal(MVT::f128)) {
1272     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
1273     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
1274     TransformToType[MVT::f128] = MVT::i128;
1275     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
1276   }
1277
1278   // Decide how to handle f64. If the target does not have native f64 support,
1279   // expand it to i64 and we will be generating soft float library calls.
1280   if (!isTypeLegal(MVT::f64)) {
1281     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
1282     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
1283     TransformToType[MVT::f64] = MVT::i64;
1284     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
1285   }
1286
1287   // Decide how to handle f32. If the target does not have native support for
1288   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
1289   if (!isTypeLegal(MVT::f32)) {
1290     if (isTypeLegal(MVT::f64)) {
1291       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
1292       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
1293       TransformToType[MVT::f32] = MVT::f64;
1294       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
1295     } else {
1296       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
1297       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
1298       TransformToType[MVT::f32] = MVT::i32;
1299       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
1300     }
1301   }
1302
1303   if (!isTypeLegal(MVT::f16)) {
1304     NumRegistersForVT[MVT::f16] = NumRegistersForVT[MVT::i16];
1305     RegisterTypeForVT[MVT::f16] = RegisterTypeForVT[MVT::i16];
1306     TransformToType[MVT::f16] = MVT::i16;
1307     ValueTypeActions.setTypeAction(MVT::f16, TypeSoftenFloat);
1308   }
1309
1310   // Loop over all of the vector value types to see which need transformations.
1311   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
1312        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1313     MVT VT = (MVT::SimpleValueType) i;
1314     if (isTypeLegal(VT))
1315       continue;
1316
1317     MVT EltVT = VT.getVectorElementType();
1318     unsigned NElts = VT.getVectorNumElements();
1319     bool IsLegalWiderType = false;
1320     LegalizeTypeAction PreferredAction = getPreferredVectorAction(VT);
1321     switch (PreferredAction) {
1322     case TypePromoteInteger: {
1323       // Try to promote the elements of integer vectors. If no legal
1324       // promotion was found, fall through to the widen-vector method.
1325       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1326         MVT SVT = (MVT::SimpleValueType) nVT;
1327         // Promote vectors of integers to vectors with the same number
1328         // of elements, with a wider element type.
1329         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
1330             && SVT.getVectorNumElements() == NElts && isTypeLegal(SVT)
1331             && SVT.getScalarType().isInteger()) {
1332           TransformToType[i] = SVT;
1333           RegisterTypeForVT[i] = SVT;
1334           NumRegistersForVT[i] = 1;
1335           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
1336           IsLegalWiderType = true;
1337           break;
1338         }
1339       }
1340       if (IsLegalWiderType)
1341         break;
1342     }
1343     case TypeWidenVector: {
1344       // Try to widen the vector.
1345       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1346         MVT SVT = (MVT::SimpleValueType) nVT;
1347         if (SVT.getVectorElementType() == EltVT
1348             && SVT.getVectorNumElements() > NElts && isTypeLegal(SVT)) {
1349           TransformToType[i] = SVT;
1350           RegisterTypeForVT[i] = SVT;
1351           NumRegistersForVT[i] = 1;
1352           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1353           IsLegalWiderType = true;
1354           break;
1355         }
1356       }
1357       if (IsLegalWiderType)
1358         break;
1359     }
1360     case TypeSplitVector:
1361     case TypeScalarizeVector: {
1362       MVT IntermediateVT;
1363       MVT RegisterVT;
1364       unsigned NumIntermediates;
1365       NumRegistersForVT[i] = getVectorTypeBreakdownMVT(VT, IntermediateVT,
1366           NumIntermediates, RegisterVT, this);
1367       RegisterTypeForVT[i] = RegisterVT;
1368
1369       MVT NVT = VT.getPow2VectorType();
1370       if (NVT == VT) {
1371         // Type is already a power of 2.  The default action is to split.
1372         TransformToType[i] = MVT::Other;
1373         if (PreferredAction == TypeScalarizeVector)
1374           ValueTypeActions.setTypeAction(VT, TypeScalarizeVector);
1375         else if (PreferredAction == TypeSplitVector)
1376           ValueTypeActions.setTypeAction(VT, TypeSplitVector);
1377         else
1378           // Set type action according to the number of elements.
1379           ValueTypeActions.setTypeAction(VT, NElts == 1 ? TypeScalarizeVector
1380                                                         : TypeSplitVector);
1381       } else {
1382         TransformToType[i] = NVT;
1383         ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1384       }
1385       break;
1386     }
1387     default:
1388       llvm_unreachable("Unknown vector legalization action!");
1389     }
1390   }
1391
1392   // Determine the 'representative' register class for each value type.
1393   // An representative register class is the largest (meaning one which is
1394   // not a sub-register class / subreg register class) legal register class for
1395   // a group of value types. For example, on i386, i8, i16, and i32
1396   // representative would be GR32; while on x86_64 it's GR64.
1397   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1398     const TargetRegisterClass* RRC;
1399     uint8_t Cost;
1400     std::tie(RRC, Cost) = findRepresentativeClass(TRI, (MVT::SimpleValueType)i);
1401     RepRegClassForVT[i] = RRC;
1402     RepRegClassCostForVT[i] = Cost;
1403   }
1404 }
1405
1406 EVT TargetLoweringBase::getSetCCResultType(LLVMContext &, EVT VT) const {
1407   assert(!VT.isVector() && "No default SetCC type for vectors!");
1408   return getPointerTy(0).SimpleTy;
1409 }
1410
1411 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1412   return MVT::i32; // return the default value
1413 }
1414
1415 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1416 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1417 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1418 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1419 ///
1420 /// This method returns the number of registers needed, and the VT for each
1421 /// register.  It also returns the VT and quantity of the intermediate values
1422 /// before they are promoted/expanded.
1423 ///
1424 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1425                                                 EVT &IntermediateVT,
1426                                                 unsigned &NumIntermediates,
1427                                                 MVT &RegisterVT) const {
1428   unsigned NumElts = VT.getVectorNumElements();
1429
1430   // If there is a wider vector type with the same element type as this one,
1431   // or a promoted vector type that has the same number of elements which
1432   // are wider, then we should convert to that legal vector type.
1433   // This handles things like <2 x float> -> <4 x float> and
1434   // <4 x i1> -> <4 x i32>.
1435   LegalizeTypeAction TA = getTypeAction(Context, VT);
1436   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1437     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1438     if (isTypeLegal(RegisterEVT)) {
1439       IntermediateVT = RegisterEVT;
1440       RegisterVT = RegisterEVT.getSimpleVT();
1441       NumIntermediates = 1;
1442       return 1;
1443     }
1444   }
1445
1446   // Figure out the right, legal destination reg to copy into.
1447   EVT EltTy = VT.getVectorElementType();
1448
1449   unsigned NumVectorRegs = 1;
1450
1451   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1452   // could break down into LHS/RHS like LegalizeDAG does.
1453   if (!isPowerOf2_32(NumElts)) {
1454     NumVectorRegs = NumElts;
1455     NumElts = 1;
1456   }
1457
1458   // Divide the input until we get to a supported size.  This will always
1459   // end with a scalar if the target doesn't support vectors.
1460   while (NumElts > 1 && !isTypeLegal(
1461                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1462     NumElts >>= 1;
1463     NumVectorRegs <<= 1;
1464   }
1465
1466   NumIntermediates = NumVectorRegs;
1467
1468   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1469   if (!isTypeLegal(NewVT))
1470     NewVT = EltTy;
1471   IntermediateVT = NewVT;
1472
1473   MVT DestVT = getRegisterType(Context, NewVT);
1474   RegisterVT = DestVT;
1475   unsigned NewVTSize = NewVT.getSizeInBits();
1476
1477   // Convert sizes such as i33 to i64.
1478   if (!isPowerOf2_32(NewVTSize))
1479     NewVTSize = NextPowerOf2(NewVTSize);
1480
1481   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1482     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1483
1484   // Otherwise, promotion or legal types use the same number of registers as
1485   // the vector decimated to the appropriate level.
1486   return NumVectorRegs;
1487 }
1488
1489 /// Get the EVTs and ArgFlags collections that represent the legalized return
1490 /// type of the given function.  This does not require a DAG or a return value,
1491 /// and is suitable for use before any DAGs for the function are constructed.
1492 /// TODO: Move this out of TargetLowering.cpp.
1493 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1494                          SmallVectorImpl<ISD::OutputArg> &Outs,
1495                          const TargetLowering &TLI) {
1496   SmallVector<EVT, 4> ValueVTs;
1497   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1498   unsigned NumValues = ValueVTs.size();
1499   if (NumValues == 0) return;
1500
1501   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1502     EVT VT = ValueVTs[j];
1503     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1504
1505     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1506       ExtendKind = ISD::SIGN_EXTEND;
1507     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1508       ExtendKind = ISD::ZERO_EXTEND;
1509
1510     // FIXME: C calling convention requires the return type to be promoted to
1511     // at least 32-bit. But this is not necessary for non-C calling
1512     // conventions. The frontend should mark functions whose return values
1513     // require promoting with signext or zeroext attributes.
1514     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1515       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1516       if (VT.bitsLT(MinVT))
1517         VT = MinVT;
1518     }
1519
1520     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1521     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1522
1523     // 'inreg' on function refers to return value
1524     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1525     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1526       Flags.setInReg();
1527
1528     // Propagate extension type if any
1529     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1530       Flags.setSExt();
1531     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1532       Flags.setZExt();
1533
1534     for (unsigned i = 0; i < NumParts; ++i)
1535       Outs.push_back(ISD::OutputArg(Flags, PartVT, VT, /*isFixed=*/true, 0, 0));
1536   }
1537 }
1538
1539 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1540 /// function arguments in the caller parameter area.  This is the actual
1541 /// alignment, not its logarithm.
1542 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1543   return DL->getABITypeAlignment(Ty);
1544 }
1545
1546 //===----------------------------------------------------------------------===//
1547 //  TargetTransformInfo Helpers
1548 //===----------------------------------------------------------------------===//
1549
1550 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1551   enum InstructionOpcodes {
1552 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1553 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1554 #include "llvm/IR/Instruction.def"
1555   };
1556   switch (static_cast<InstructionOpcodes>(Opcode)) {
1557   case Ret:            return 0;
1558   case Br:             return 0;
1559   case Switch:         return 0;
1560   case IndirectBr:     return 0;
1561   case Invoke:         return 0;
1562   case Resume:         return 0;
1563   case Unreachable:    return 0;
1564   case Add:            return ISD::ADD;
1565   case FAdd:           return ISD::FADD;
1566   case Sub:            return ISD::SUB;
1567   case FSub:           return ISD::FSUB;
1568   case Mul:            return ISD::MUL;
1569   case FMul:           return ISD::FMUL;
1570   case UDiv:           return ISD::UDIV;
1571   case SDiv:           return ISD::SDIV;
1572   case FDiv:           return ISD::FDIV;
1573   case URem:           return ISD::UREM;
1574   case SRem:           return ISD::SREM;
1575   case FRem:           return ISD::FREM;
1576   case Shl:            return ISD::SHL;
1577   case LShr:           return ISD::SRL;
1578   case AShr:           return ISD::SRA;
1579   case And:            return ISD::AND;
1580   case Or:             return ISD::OR;
1581   case Xor:            return ISD::XOR;
1582   case Alloca:         return 0;
1583   case Load:           return ISD::LOAD;
1584   case Store:          return ISD::STORE;
1585   case GetElementPtr:  return 0;
1586   case Fence:          return 0;
1587   case AtomicCmpXchg:  return 0;
1588   case AtomicRMW:      return 0;
1589   case Trunc:          return ISD::TRUNCATE;
1590   case ZExt:           return ISD::ZERO_EXTEND;
1591   case SExt:           return ISD::SIGN_EXTEND;
1592   case FPToUI:         return ISD::FP_TO_UINT;
1593   case FPToSI:         return ISD::FP_TO_SINT;
1594   case UIToFP:         return ISD::UINT_TO_FP;
1595   case SIToFP:         return ISD::SINT_TO_FP;
1596   case FPTrunc:        return ISD::FP_ROUND;
1597   case FPExt:          return ISD::FP_EXTEND;
1598   case PtrToInt:       return ISD::BITCAST;
1599   case IntToPtr:       return ISD::BITCAST;
1600   case BitCast:        return ISD::BITCAST;
1601   case AddrSpaceCast:  return ISD::ADDRSPACECAST;
1602   case ICmp:           return ISD::SETCC;
1603   case FCmp:           return ISD::SETCC;
1604   case PHI:            return 0;
1605   case Call:           return 0;
1606   case Select:         return ISD::SELECT;
1607   case UserOp1:        return 0;
1608   case UserOp2:        return 0;
1609   case VAArg:          return 0;
1610   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1611   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1612   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1613   case ExtractValue:   return ISD::MERGE_VALUES;
1614   case InsertValue:    return ISD::MERGE_VALUES;
1615   case LandingPad:     return 0;
1616   }
1617
1618   llvm_unreachable("Unknown instruction type encountered!");
1619 }
1620
1621 std::pair<unsigned, MVT>
1622 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1623   LLVMContext &C = Ty->getContext();
1624   EVT MTy = getValueType(Ty);
1625
1626   unsigned Cost = 1;
1627   // We keep legalizing the type until we find a legal kind. We assume that
1628   // the only operation that costs anything is the split. After splitting
1629   // we need to handle two types.
1630   while (true) {
1631     LegalizeKind LK = getTypeConversion(C, MTy);
1632
1633     if (LK.first == TypeLegal)
1634       return std::make_pair(Cost, MTy.getSimpleVT());
1635
1636     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1637       Cost *= 2;
1638
1639     // Keep legalizing the type.
1640     MTy = LK.second;
1641   }
1642 }
1643
1644 //===----------------------------------------------------------------------===//
1645 //  Loop Strength Reduction hooks
1646 //===----------------------------------------------------------------------===//
1647
1648 /// isLegalAddressingMode - Return true if the addressing mode represented
1649 /// by AM is legal for this target, for a load/store of the specified type.
1650 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1651                                            Type *Ty) const {
1652   // The default implementation of this implements a conservative RISCy, r+r and
1653   // r+i addr mode.
1654
1655   // Allows a sign-extended 16-bit immediate field.
1656   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1657     return false;
1658
1659   // No global is ever allowed as a base.
1660   if (AM.BaseGV)
1661     return false;
1662
1663   // Only support r+r,
1664   switch (AM.Scale) {
1665   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1666     break;
1667   case 1:
1668     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1669       return false;
1670     // Otherwise we have r+r or r+i.
1671     break;
1672   case 2:
1673     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1674       return false;
1675     // Allow 2*r as r+r.
1676     break;
1677   default: // Don't allow n * r
1678     return false;
1679   }
1680
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