lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/MC/MCExpr.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include "llvm/Target/TargetLoweringObjectFile.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 /// InitLibcallNames - Set default libcall names.
  37 ///
  38 static void InitLibcallNames(const char **Names, const TargetMachine &TM) {
  39   Names[RTLIB::SHL_I16] = "__ashlhi3";
  40   Names[RTLIB::SHL_I32] = "__ashlsi3";
  41   Names[RTLIB::SHL_I64] = "__ashldi3";
  42   Names[RTLIB::SHL_I128] = "__ashlti3";
  43   Names[RTLIB::SRL_I16] = "__lshrhi3";
  44   Names[RTLIB::SRL_I32] = "__lshrsi3";
  45   Names[RTLIB::SRL_I64] = "__lshrdi3";
  46   Names[RTLIB::SRL_I128] = "__lshrti3";
  47   Names[RTLIB::SRA_I16] = "__ashrhi3";
  48   Names[RTLIB::SRA_I32] = "__ashrsi3";
  49   Names[RTLIB::SRA_I64] = "__ashrdi3";
  50   Names[RTLIB::SRA_I128] = "__ashrti3";
  51   Names[RTLIB::MUL_I8] = "__mulqi3";
  52   Names[RTLIB::MUL_I16] = "__mulhi3";
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  54   Names[RTLIB::MUL_I64] = "__muldi3";
  55   Names[RTLIB::MUL_I128] = "__multi3";
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  79
  80   // These are generally not available.
  81   Names[RTLIB::SDIVREM_I8] = 0;
  82   Names[RTLIB::SDIVREM_I16] = 0;
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  91
  92   Names[RTLIB::NEG_I32] = "__negsi2";
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 109   Names[RTLIB::DIV_F32] = "__divsf3";
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 135   Names[RTLIB::LOG_F64] = "log";
 136   Names[RTLIB::LOG_F80] = "logl";
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 290   Names[RTLIB::OEQ_F64] = "__eqdf2";
 291   Names[RTLIB::OEQ_F128] = "__eqtf2";
 292   Names[RTLIB::UNE_F32] = "__nesf2";
 293   Names[RTLIB::UNE_F64] = "__nedf2";
 294   Names[RTLIB::UNE_F128] = "__netf2";
 295   Names[RTLIB::OGE_F32] = "__gesf2";
 296   Names[RTLIB::OGE_F64] = "__gedf2";
 297   Names[RTLIB::OGE_F128] = "__getf2";
 298   Names[RTLIB::OLT_F32] = "__ltsf2";
 299   Names[RTLIB::OLT_F64] = "__ltdf2";
 300   Names[RTLIB::OLT_F128] = "__lttf2";
 301   Names[RTLIB::OLE_F32] = "__lesf2";
 302   Names[RTLIB::OLE_F64] = "__ledf2";
 303   Names[RTLIB::OLE_F128] = "__letf2";
 304   Names[RTLIB::OGT_F32] = "__gtsf2";
 305   Names[RTLIB::OGT_F64] = "__gtdf2";
 306   Names[RTLIB::OGT_F128] = "__gttf2";
 307   Names[RTLIB::UO_F32] = "__unordsf2";
 308   Names[RTLIB::UO_F64] = "__unorddf2";
 309   Names[RTLIB::UO_F128] = "__unordtf2";
 310   Names[RTLIB::O_F32] = "__unordsf2";
 311   Names[RTLIB::O_F64] = "__unorddf2";
 312   Names[RTLIB::O_F128] = "__unordtf2";
 313   Names[RTLIB::MEMCPY] = "memcpy";
 314   Names[RTLIB::MEMMOVE] = "memmove";
 315   Names[RTLIB::MEMSET] = "memset";
 316   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 317   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 318   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 319   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 320   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 321   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 322   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 323   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 324   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 325   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 326   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 327   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 328   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 329   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 330   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 331   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 332   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 333   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 334   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 335   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 336   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 337   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 338   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 339   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 340   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 341   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 342   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 343   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 344   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 345   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 346   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 347   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 348   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 349
 350   if (Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU) {
 351     Names[RTLIB::SINCOS_F32] = "sincosf";
 352     Names[RTLIB::SINCOS_F64] = "sincos";
 353     Names[RTLIB::SINCOS_F80] = "sincosl";
 354     Names[RTLIB::SINCOS_F128] = "sincosl";
 355     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 356   } else {
 357     // These are generally not available.
 358     Names[RTLIB::SINCOS_F32] = 0;
 359     Names[RTLIB::SINCOS_F64] = 0;
 360     Names[RTLIB::SINCOS_F80] = 0;
 361     Names[RTLIB::SINCOS_F128] = 0;
 362     Names[RTLIB::SINCOS_PPCF128] = 0;
 363   }
 364
 365   if (Triple(TM.getTargetTriple()).getOS() != Triple::OpenBSD) {
 366     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = "__stack_chk_fail";
 367   } else {
 368     // These are generally not available.
 369     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = 0;
 370   }
 371 }
 372
 373 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 374 ///
 375 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 376   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 377     CCs[i] = CallingConv::C;
 378   }
 379 }
 380
 381 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 382 /// UNKNOWN_LIBCALL if there is none.
 383 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 384   if (OpVT == MVT::f32) {
 385     if (RetVT == MVT::f64)
 386       return FPEXT_F32_F64;
 387     if (RetVT == MVT::f128)
 388       return FPEXT_F32_F128;
 389   } else if (OpVT == MVT::f64) {
 390     if (RetVT == MVT::f128)
 391       return FPEXT_F64_F128;
 392   }
 393
 394   return UNKNOWN_LIBCALL;
 395 }
 396
 397 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 398 /// UNKNOWN_LIBCALL if there is none.
 399 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 400   if (RetVT == MVT::f32) {
 401     if (OpVT == MVT::f64)
 402       return FPROUND_F64_F32;
 403     if (OpVT == MVT::f80)
 404       return FPROUND_F80_F32;
 405     if (OpVT == MVT::f128)
 406       return FPROUND_F128_F32;
 407     if (OpVT == MVT::ppcf128)
 408       return FPROUND_PPCF128_F32;
 409   } else if (RetVT == MVT::f64) {
 410     if (OpVT == MVT::f80)
 411       return FPROUND_F80_F64;
 412     if (OpVT == MVT::f128)
 413       return FPROUND_F128_F64;
 414     if (OpVT == MVT::ppcf128)
 415       return FPROUND_PPCF128_F64;
 416   }
 417
 418   return UNKNOWN_LIBCALL;
 419 }
 420
 421 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 422 /// UNKNOWN_LIBCALL if there is none.
 423 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 424   if (OpVT == MVT::f32) {
 425     if (RetVT == MVT::i8)
 426       return FPTOSINT_F32_I8;
 427     if (RetVT == MVT::i16)
 428       return FPTOSINT_F32_I16;
 429     if (RetVT == MVT::i32)
 430       return FPTOSINT_F32_I32;
 431     if (RetVT == MVT::i64)
 432       return FPTOSINT_F32_I64;
 433     if (RetVT == MVT::i128)
 434       return FPTOSINT_F32_I128;
 435   } else if (OpVT == MVT::f64) {
 436     if (RetVT == MVT::i8)
 437       return FPTOSINT_F64_I8;
 438     if (RetVT == MVT::i16)
 439       return FPTOSINT_F64_I16;
 440     if (RetVT == MVT::i32)
 441       return FPTOSINT_F64_I32;
 442     if (RetVT == MVT::i64)
 443       return FPTOSINT_F64_I64;
 444     if (RetVT == MVT::i128)
 445       return FPTOSINT_F64_I128;
 446   } else if (OpVT == MVT::f80) {
 447     if (RetVT == MVT::i32)
 448       return FPTOSINT_F80_I32;
 449     if (RetVT == MVT::i64)
 450       return FPTOSINT_F80_I64;
 451     if (RetVT == MVT::i128)
 452       return FPTOSINT_F80_I128;
 453   } else if (OpVT == MVT::f128) {
 454     if (RetVT == MVT::i32)
 455       return FPTOSINT_F128_I32;
 456     if (RetVT == MVT::i64)
 457       return FPTOSINT_F128_I64;
 458     if (RetVT == MVT::i128)
 459       return FPTOSINT_F128_I128;
 460   } else if (OpVT == MVT::ppcf128) {
 461     if (RetVT == MVT::i32)
 462       return FPTOSINT_PPCF128_I32;
 463     if (RetVT == MVT::i64)
 464       return FPTOSINT_PPCF128_I64;
 465     if (RetVT == MVT::i128)
 466       return FPTOSINT_PPCF128_I128;
 467   }
 468   return UNKNOWN_LIBCALL;
 469 }
 470
 471 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 472 /// UNKNOWN_LIBCALL if there is none.
 473 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 474   if (OpVT == MVT::f32) {
 475     if (RetVT == MVT::i8)
 476       return FPTOUINT_F32_I8;
 477     if (RetVT == MVT::i16)
 478       return FPTOUINT_F32_I16;
 479     if (RetVT == MVT::i32)
 480       return FPTOUINT_F32_I32;
 481     if (RetVT == MVT::i64)
 482       return FPTOUINT_F32_I64;
 483     if (RetVT == MVT::i128)
 484       return FPTOUINT_F32_I128;
 485   } else if (OpVT == MVT::f64) {
 486     if (RetVT == MVT::i8)
 487       return FPTOUINT_F64_I8;
 488     if (RetVT == MVT::i16)
 489       return FPTOUINT_F64_I16;
 490     if (RetVT == MVT::i32)
 491       return FPTOUINT_F64_I32;
 492     if (RetVT == MVT::i64)
 493       return FPTOUINT_F64_I64;
 494     if (RetVT == MVT::i128)
 495       return FPTOUINT_F64_I128;
 496   } else if (OpVT == MVT::f80) {
 497     if (RetVT == MVT::i32)
 498       return FPTOUINT_F80_I32;
 499     if (RetVT == MVT::i64)
 500       return FPTOUINT_F80_I64;
 501     if (RetVT == MVT::i128)
 502       return FPTOUINT_F80_I128;
 503   } else if (OpVT == MVT::f128) {
 504     if (RetVT == MVT::i32)
 505       return FPTOUINT_F128_I32;
 506     if (RetVT == MVT::i64)
 507       return FPTOUINT_F128_I64;
 508     if (RetVT == MVT::i128)
 509       return FPTOUINT_F128_I128;
 510   } else if (OpVT == MVT::ppcf128) {
 511     if (RetVT == MVT::i32)
 512       return FPTOUINT_PPCF128_I32;
 513     if (RetVT == MVT::i64)
 514       return FPTOUINT_PPCF128_I64;
 515     if (RetVT == MVT::i128)
 516       return FPTOUINT_PPCF128_I128;
 517   }
 518   return UNKNOWN_LIBCALL;
 519 }
 520
 521 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 522 /// UNKNOWN_LIBCALL if there is none.
 523 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 524   if (OpVT == MVT::i32) {
 525     if (RetVT == MVT::f32)
 526       return SINTTOFP_I32_F32;
 527     if (RetVT == MVT::f64)
 528       return SINTTOFP_I32_F64;
 529     if (RetVT == MVT::f80)
 530       return SINTTOFP_I32_F80;
 531     if (RetVT == MVT::f128)
 532       return SINTTOFP_I32_F128;
 533     if (RetVT == MVT::ppcf128)
 534       return SINTTOFP_I32_PPCF128;
 535   } else if (OpVT == MVT::i64) {
 536     if (RetVT == MVT::f32)
 537       return SINTTOFP_I64_F32;
 538     if (RetVT == MVT::f64)
 539       return SINTTOFP_I64_F64;
 540     if (RetVT == MVT::f80)
 541       return SINTTOFP_I64_F80;
 542     if (RetVT == MVT::f128)
 543       return SINTTOFP_I64_F128;
 544     if (RetVT == MVT::ppcf128)
 545       return SINTTOFP_I64_PPCF128;
 546   } else if (OpVT == MVT::i128) {
 547     if (RetVT == MVT::f32)
 548       return SINTTOFP_I128_F32;
 549     if (RetVT == MVT::f64)
 550       return SINTTOFP_I128_F64;
 551     if (RetVT == MVT::f80)
 552       return SINTTOFP_I128_F80;
 553     if (RetVT == MVT::f128)
 554       return SINTTOFP_I128_F128;
 555     if (RetVT == MVT::ppcf128)
 556       return SINTTOFP_I128_PPCF128;
 557   }
 558   return UNKNOWN_LIBCALL;
 559 }
 560
 561 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 562 /// UNKNOWN_LIBCALL if there is none.
 563 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 564   if (OpVT == MVT::i32) {
 565     if (RetVT == MVT::f32)
 566       return UINTTOFP_I32_F32;
 567     if (RetVT == MVT::f64)
 568       return UINTTOFP_I32_F64;
 569     if (RetVT == MVT::f80)
 570       return UINTTOFP_I32_F80;
 571     if (RetVT == MVT::f128)
 572       return UINTTOFP_I32_F128;
 573     if (RetVT == MVT::ppcf128)
 574       return UINTTOFP_I32_PPCF128;
 575   } else if (OpVT == MVT::i64) {
 576     if (RetVT == MVT::f32)
 577       return UINTTOFP_I64_F32;
 578     if (RetVT == MVT::f64)
 579       return UINTTOFP_I64_F64;
 580     if (RetVT == MVT::f80)
 581       return UINTTOFP_I64_F80;
 582     if (RetVT == MVT::f128)
 583       return UINTTOFP_I64_F128;
 584     if (RetVT == MVT::ppcf128)
 585       return UINTTOFP_I64_PPCF128;
 586   } else if (OpVT == MVT::i128) {
 587     if (RetVT == MVT::f32)
 588       return UINTTOFP_I128_F32;
 589     if (RetVT == MVT::f64)
 590       return UINTTOFP_I128_F64;
 591     if (RetVT == MVT::f80)
 592       return UINTTOFP_I128_F80;
 593     if (RetVT == MVT::f128)
 594       return UINTTOFP_I128_F128;
 595     if (RetVT == MVT::ppcf128)
 596       return UINTTOFP_I128_PPCF128;
 597   }
 598   return UNKNOWN_LIBCALL;
 599 }
 600
 601 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 602 ///
 603 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 604   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 605   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 606   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 607   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 608   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 609   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 610   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 611   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 612   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 613   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 614   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 615   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 616   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 617   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 618   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 619   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 620   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 621   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 622   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 623   CCs[RTLIB::UO_F32] = ISD::SETNE;
 624   CCs[RTLIB::UO_F64] = ISD::SETNE;
 625   CCs[RTLIB::UO_F128] = ISD::SETNE;
 626   CCs[RTLIB::O_F32] = ISD::SETEQ;
 627   CCs[RTLIB::O_F64] = ISD::SETEQ;
 628   CCs[RTLIB::O_F128] = ISD::SETEQ;
 629 }
 630
 631 /// NOTE: The constructor takes ownership of TLOF.
 632 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm,
 633                                        const TargetLoweringObjectFile *tlof)
 634   : TM(tm), TD(TM.getDataLayout()), TLOF(*tlof) {
 635   initActions();
 636
 637   // Perform these initializations only once.
 638   IsLittleEndian = TD->isLittleEndian();
 639   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize(0));
 640   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 641   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 642     = MaxStoresPerMemmoveOptSize = 4;
 643   UseUnderscoreSetJmp = false;
 644   UseUnderscoreLongJmp = false;
 645   SelectIsExpensive = false;
 646   IntDivIsCheap = false;
 647   Pow2DivIsCheap = false;
 648   JumpIsExpensive = false;
 649   PredictableSelectIsExpensive = false;
 650   StackPointerRegisterToSaveRestore = 0;
 651   ExceptionPointerRegister = 0;
 652   ExceptionSelectorRegister = 0;
 653   BooleanContents = UndefinedBooleanContent;
 654   BooleanVectorContents = UndefinedBooleanContent;
 655   SchedPreferenceInfo = Sched::ILP;
 656   JumpBufSize = 0;
 657   JumpBufAlignment = 0;
 658   MinFunctionAlignment = 0;
 659   PrefFunctionAlignment = 0;
 660   PrefLoopAlignment = 0;
 661   MinStackArgumentAlignment = 1;
 662   InsertFencesForAtomic = false;
 663   SupportJumpTables = true;
 664   MinimumJumpTableEntries = 4;
 665
 666   InitLibcallNames(LibcallRoutineNames, TM);
 667   InitCmpLibcallCCs(CmpLibcallCCs);
 668   InitLibcallCallingConvs(LibcallCallingConvs);
 669 }
 670
 671 TargetLoweringBase::~TargetLoweringBase() {
 672   delete &TLOF;
 673 }
 674
 675 void TargetLoweringBase::initActions() {
 676   // All operations default to being supported.
 677   memset(OpActions, 0, sizeof(OpActions));
 678   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 679   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 680   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 681   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 682   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 683   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 684
 685   // Set default actions for various operations.
 686   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 687     // Default all indexed load / store to expand.
 688     for (unsigned IM = (unsigned)ISD::PRE_INC;
 689          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 690       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 691       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 692     }
 693
 694     // These operations default to expand.
 695     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 697
 698     // These library functions default to expand.
 699     setOperationAction(ISD::FROUND, (MVT::SimpleValueType)VT, Expand);
 700
 701     // These operations default to expand for vector types.
 702     if (VT >= MVT::FIRST_VECTOR_VALUETYPE &&
 703         VT <= MVT::LAST_VECTOR_VALUETYPE)
 704       setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 705   }
 706
 707   // Most targets ignore the @llvm.prefetch intrinsic.
 708   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 709
 710   // ConstantFP nodes default to expand.  Targets can either change this to
 711   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 712   // to optimize expansions for certain constants.
 713   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 714   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 715   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 716   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 717   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 718
 719   // These library functions default to expand.
 720   setOperationAction(ISD::FLOG ,  MVT::f16, Expand);
 721   setOperationAction(ISD::FLOG2,  MVT::f16, Expand);
 722   setOperationAction(ISD::FLOG10, MVT::f16, Expand);
 723   setOperationAction(ISD::FEXP ,  MVT::f16, Expand);
 724   setOperationAction(ISD::FEXP2,  MVT::f16, Expand);
 725   setOperationAction(ISD::FFLOOR, MVT::f16, Expand);
 726   setOperationAction(ISD::FNEARBYINT, MVT::f16, Expand);
 727   setOperationAction(ISD::FCEIL,  MVT::f16, Expand);
 728   setOperationAction(ISD::FRINT,  MVT::f16, Expand);
 729   setOperationAction(ISD::FTRUNC, MVT::f16, Expand);
 730   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 731   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 732   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 733   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 734   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 735   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 736   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 737   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 738   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 739   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 740   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 741   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 742   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 743   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 744   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 745   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 746   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 747   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 748   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 749   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 750   setOperationAction(ISD::FLOG ,  MVT::f128, Expand);
 751   setOperationAction(ISD::FLOG2,  MVT::f128, Expand);
 752   setOperationAction(ISD::FLOG10, MVT::f128, Expand);
 753   setOperationAction(ISD::FEXP ,  MVT::f128, Expand);
 754   setOperationAction(ISD::FEXP2,  MVT::f128, Expand);
 755   setOperationAction(ISD::FFLOOR, MVT::f128, Expand);
 756   setOperationAction(ISD::FNEARBYINT, MVT::f128, Expand);
 757   setOperationAction(ISD::FCEIL,  MVT::f128, Expand);
 758   setOperationAction(ISD::FRINT,  MVT::f128, Expand);
 759   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 760
 761   // Default ISD::TRAP to expand (which turns it into abort).
 762   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 763
 764   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 765   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 766   //
 767   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 768 }
 769
 770 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 771   return MVT::getIntegerVT(8*TD->getPointerSize(0));
 772 }
 773
 774 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 775   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 776   if (LHSTy.isVector())
 777     return LHSTy;
 778   return getScalarShiftAmountTy(LHSTy);
 779 }
 780
 781 /// canOpTrap - Returns true if the operation can trap for the value type.
 782 /// VT must be a legal type.
 783 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 784   assert(isTypeLegal(VT));
 785   switch (Op) {
 786   default:
 787     return false;
 788   case ISD::FDIV:
 789   case ISD::FREM:
 790   case ISD::SDIV:
 791   case ISD::UDIV:
 792   case ISD::SREM:
 793   case ISD::UREM:
 794     return true;
 795   }
 796 }
 797
 798
 799 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 800                                           unsigned &NumIntermediates,
 801                                           MVT &RegisterVT,
 802                                           TargetLoweringBase *TLI) {
 803   // Figure out the right, legal destination reg to copy into.
 804   unsigned NumElts = VT.getVectorNumElements();
 805   MVT EltTy = VT.getVectorElementType();
 806
 807   unsigned NumVectorRegs = 1;
 808
 809   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 810   // could break down into LHS/RHS like LegalizeDAG does.
 811   if (!isPowerOf2_32(NumElts)) {
 812     NumVectorRegs = NumElts;
 813     NumElts = 1;
 814   }
 815
 816   // Divide the input until we get to a supported size.  This will always
 817   // end with a scalar if the target doesn't support vectors.
 818   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 819     NumElts >>= 1;
 820     NumVectorRegs <<= 1;
 821   }
 822
 823   NumIntermediates = NumVectorRegs;
 824
 825   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 826   if (!TLI->isTypeLegal(NewVT))
 827     NewVT = EltTy;
 828   IntermediateVT = NewVT;
 829
 830   unsigned NewVTSize = NewVT.getSizeInBits();
 831
 832   // Convert sizes such as i33 to i64.
 833   if (!isPowerOf2_32(NewVTSize))
 834     NewVTSize = NextPowerOf2(NewVTSize);
 835
 836   MVT DestVT = TLI->getRegisterType(NewVT);
 837   RegisterVT = DestVT;
 838   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 839     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 840
 841   // Otherwise, promotion or legal types use the same number of registers as
 842   // the vector decimated to the appropriate level.
 843   return NumVectorRegs;
 844 }
 845
 846 /// isLegalRC - Return true if the value types that can be represented by the
 847 /// specified register class are all legal.
 848 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
 849   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 850        I != E; ++I) {
 851     if (isTypeLegal(*I))
 852       return true;
 853   }
 854   return false;
 855 }
 856
 857 /// findRepresentativeClass - Return the largest legal super-reg register class
 858 /// of the register class for the specified type and its associated "cost".
 859 std::pair<const TargetRegisterClass*, uint8_t>
 860 TargetLoweringBase::findRepresentativeClass(MVT VT) const {
 861   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 862   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
 863   if (!RC)
 864     return std::make_pair(RC, 0);
 865
 866   // Compute the set of all super-register classes.
 867   BitVector SuperRegRC(TRI->getNumRegClasses());
 868   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
 869     SuperRegRC.setBitsInMask(RCI.getMask());
 870
 871   // Find the first legal register class with the largest spill size.
 872   const TargetRegisterClass *BestRC = RC;
 873   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
 874     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
 875     // We want the largest possible spill size.
 876     if (SuperRC->getSize() <= BestRC->getSize())
 877       continue;
 878     if (!isLegalRC(SuperRC))
 879       continue;
 880     BestRC = SuperRC;
 881   }
 882   return std::make_pair(BestRC, 1);
 883 }
 884
 885 /// computeRegisterProperties - Once all of the register classes are added,
 886 /// this allows us to compute derived properties we expose.
 887 void TargetLoweringBase::computeRegisterProperties() {
 888   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 889          "Too many value types for ValueTypeActions to hold!");
 890
 891   // Everything defaults to needing one register.
 892   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 893     NumRegistersForVT[i] = 1;
 894     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 895   }
 896   // ...except isVoid, which doesn't need any registers.
 897   NumRegistersForVT[MVT::isVoid] = 0;
 898
 899   // Find the largest integer register class.
 900   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 901   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 902     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 903
 904   // Every integer value type larger than this largest register takes twice as
 905   // many registers to represent as the previous ValueType.
 906   for (unsigned ExpandedReg = LargestIntReg + 1;
 907        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
 908     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 909     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 910     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 911     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
 912                                    TypeExpandInteger);
 913   }
 914
 915   // Inspect all of the ValueType's smaller than the largest integer
 916   // register to see which ones need promotion.
 917   unsigned LegalIntReg = LargestIntReg;
 918   for (unsigned IntReg = LargestIntReg - 1;
 919        IntReg >= (unsigned)MVT::i1; --IntReg) {
 920     MVT IVT = (MVT::SimpleValueType)IntReg;
 921     if (isTypeLegal(IVT)) {
 922       LegalIntReg = IntReg;
 923     } else {
 924       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 925         (const MVT::SimpleValueType)LegalIntReg;
 926       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 927     }
 928   }
 929
 930   // ppcf128 type is really two f64's.
 931   if (!isTypeLegal(MVT::ppcf128)) {
 932     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 933     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 934     TransformToType[MVT::ppcf128] = MVT::f64;
 935     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 936   }
 937
 938   // Decide how to handle f128. If the target does not have native f128 support,
 939   // expand it to i128 and we will be generating soft float library calls.
 940   if (!isTypeLegal(MVT::f128)) {
 941     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
 942     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
 943     TransformToType[MVT::f128] = MVT::i128;
 944     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 945   }
 946
 947   // Decide how to handle f64. If the target does not have native f64 support,
 948   // expand it to i64 and we will be generating soft float library calls.
 949   if (!isTypeLegal(MVT::f64)) {
 950     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 951     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 952     TransformToType[MVT::f64] = MVT::i64;
 953     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 954   }
 955
 956   // Decide how to handle f32. If the target does not have native support for
 957   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 958   if (!isTypeLegal(MVT::f32)) {
 959     if (isTypeLegal(MVT::f64)) {
 960       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 961       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 962       TransformToType[MVT::f32] = MVT::f64;
 963       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 964     } else {
 965       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 966       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 967       TransformToType[MVT::f32] = MVT::i32;
 968       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 969     }
 970   }
 971
 972   // Loop over all of the vector value types to see which need transformations.
 973   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 974        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 975     MVT VT = (MVT::SimpleValueType)i;
 976     if (isTypeLegal(VT)) continue;
 977
 978     // Determine if there is a legal wider type.  If so, we should promote to
 979     // that wider vector type.
 980     MVT EltVT = VT.getVectorElementType();
 981     unsigned NElts = VT.getVectorNumElements();
 982     if (NElts != 1 && !shouldSplitVectorElementType(EltVT)) {
 983       bool IsLegalWiderType = false;
 984       // First try to promote the elements of integer vectors. If no legal
 985       // promotion was found, fallback to the widen-vector method.
 986       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 987         MVT SVT = (MVT::SimpleValueType)nVT;
 988         // Promote vectors of integers to vectors with the same number
 989         // of elements, with a wider element type.
 990         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 991             && SVT.getVectorNumElements() == NElts &&
 992             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 993           TransformToType[i] = SVT;
 994           RegisterTypeForVT[i] = SVT;
 995           NumRegistersForVT[i] = 1;
 996           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 997           IsLegalWiderType = true;
 998           break;
 999         }
1000       }
1001
1002       if (IsLegalWiderType) continue;
1003
1004       // Try to widen the vector.
1005       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1006         MVT SVT = (MVT::SimpleValueType)nVT;
1007         if (SVT.getVectorElementType() == EltVT &&
1008             SVT.getVectorNumElements() > NElts &&
1009             isTypeLegal(SVT)) {
1010           TransformToType[i] = SVT;
1011           RegisterTypeForVT[i] = SVT;
1012           NumRegistersForVT[i] = 1;
1013           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1014           IsLegalWiderType = true;
1015           break;
1016         }
1017       }
1018       if (IsLegalWiderType) continue;
1019     }
1020
1021     MVT IntermediateVT;
1022     MVT RegisterVT;
1023     unsigned NumIntermediates;
1024     NumRegistersForVT[i] =
1025       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
1026                                 RegisterVT, this);
1027     RegisterTypeForVT[i] = RegisterVT;
1028
1029     MVT NVT = VT.getPow2VectorType();
1030     if (NVT == VT) {
1031       // Type is already a power of 2.  The default action is to split.
1032       TransformToType[i] = MVT::Other;
1033       unsigned NumElts = VT.getVectorNumElements();
1034       ValueTypeActions.setTypeAction(VT,
1035             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
1036     } else {
1037       TransformToType[i] = NVT;
1038       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1039     }
1040   }
1041
1042   // Determine the 'representative' register class for each value type.
1043   // An representative register class is the largest (meaning one which is
1044   // not a sub-register class / subreg register class) legal register class for
1045   // a group of value types. For example, on i386, i8, i16, and i32
1046   // representative would be GR32; while on x86_64 it's GR64.
1047   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1048     const TargetRegisterClass* RRC;
1049     uint8_t Cost;
1050     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
1051     RepRegClassForVT[i] = RRC;
1052     RepRegClassCostForVT[i] = Cost;
1053   }
1054 }
1055
1056 EVT TargetLoweringBase::getSetCCResultType(LLVMContext &, EVT VT) const {
1057   assert(!VT.isVector() && "No default SetCC type for vectors!");
1058   return getPointerTy(0).SimpleTy;
1059 }
1060
1061 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1062   return MVT::i32; // return the default value
1063 }
1064
1065 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1066 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1067 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1068 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1069 ///
1070 /// This method returns the number of registers needed, and the VT for each
1071 /// register.  It also returns the VT and quantity of the intermediate values
1072 /// before they are promoted/expanded.
1073 ///
1074 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1075                                                 EVT &IntermediateVT,
1076                                                 unsigned &NumIntermediates,
1077                                                 MVT &RegisterVT) const {
1078   unsigned NumElts = VT.getVectorNumElements();
1079
1080   // If there is a wider vector type with the same element type as this one,
1081   // or a promoted vector type that has the same number of elements which
1082   // are wider, then we should convert to that legal vector type.
1083   // This handles things like <2 x float> -> <4 x float> and
1084   // <4 x i1> -> <4 x i32>.
1085   LegalizeTypeAction TA = getTypeAction(Context, VT);
1086   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1087     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1088     if (isTypeLegal(RegisterEVT)) {
1089       IntermediateVT = RegisterEVT;
1090       RegisterVT = RegisterEVT.getSimpleVT();
1091       NumIntermediates = 1;
1092       return 1;
1093     }
1094   }
1095
1096   // Figure out the right, legal destination reg to copy into.
1097   EVT EltTy = VT.getVectorElementType();
1098
1099   unsigned NumVectorRegs = 1;
1100
1101   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1102   // could break down into LHS/RHS like LegalizeDAG does.
1103   if (!isPowerOf2_32(NumElts)) {
1104     NumVectorRegs = NumElts;
1105     NumElts = 1;
1106   }
1107
1108   // Divide the input until we get to a supported size.  This will always
1109   // end with a scalar if the target doesn't support vectors.
1110   while (NumElts > 1 && !isTypeLegal(
1111                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1112     NumElts >>= 1;
1113     NumVectorRegs <<= 1;
1114   }
1115
1116   NumIntermediates = NumVectorRegs;
1117
1118   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1119   if (!isTypeLegal(NewVT))
1120     NewVT = EltTy;
1121   IntermediateVT = NewVT;
1122
1123   MVT DestVT = getRegisterType(Context, NewVT);
1124   RegisterVT = DestVT;
1125   unsigned NewVTSize = NewVT.getSizeInBits();
1126
1127   // Convert sizes such as i33 to i64.
1128   if (!isPowerOf2_32(NewVTSize))
1129     NewVTSize = NextPowerOf2(NewVTSize);
1130
1131   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1132     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1133
1134   // Otherwise, promotion or legal types use the same number of registers as
1135   // the vector decimated to the appropriate level.
1136   return NumVectorRegs;
1137 }
1138
1139 /// Get the EVTs and ArgFlags collections that represent the legalized return
1140 /// type of the given function.  This does not require a DAG or a return value,
1141 /// and is suitable for use before any DAGs for the function are constructed.
1142 /// TODO: Move this out of TargetLowering.cpp.
1143 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1144                          SmallVectorImpl<ISD::OutputArg> &Outs,
1145                          const TargetLowering &TLI) {
1146   SmallVector<EVT, 4> ValueVTs;
1147   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1148   unsigned NumValues = ValueVTs.size();
1149   if (NumValues == 0) return;
1150
1151   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1152     EVT VT = ValueVTs[j];
1153     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1154
1155     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1156       ExtendKind = ISD::SIGN_EXTEND;
1157     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1158       ExtendKind = ISD::ZERO_EXTEND;
1159
1160     // FIXME: C calling convention requires the return type to be promoted to
1161     // at least 32-bit. But this is not necessary for non-C calling
1162     // conventions. The frontend should mark functions whose return values
1163     // require promoting with signext or zeroext attributes.
1164     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1165       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1166       if (VT.bitsLT(MinVT))
1167         VT = MinVT;
1168     }
1169
1170     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1171     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1172
1173     // 'inreg' on function refers to return value
1174     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1175     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1176       Flags.setInReg();
1177
1178     // Propagate extension type if any
1179     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1180       Flags.setSExt();
1181     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1182       Flags.setZExt();
1183
1184     for (unsigned i = 0; i < NumParts; ++i)
1185       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true, 0, 0));
1186   }
1187 }
1188
1189 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1190 /// function arguments in the caller parameter area.  This is the actual
1191 /// alignment, not its logarithm.
1192 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1193   return TD->getCallFrameTypeAlignment(Ty);
1194 }
1195
1196 //===----------------------------------------------------------------------===//
1197 //  TargetTransformInfo Helpers
1198 //===----------------------------------------------------------------------===//
1199
1200 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1201   enum InstructionOpcodes {
1202 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1203 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1204 #include "llvm/IR/Instruction.def"
1205   };
1206   switch (static_cast<InstructionOpcodes>(Opcode)) {
1207   case Ret:            return 0;
1208   case Br:             return 0;
1209   case Switch:         return 0;
1210   case IndirectBr:     return 0;
1211   case Invoke:         return 0;
1212   case Resume:         return 0;
1213   case Unreachable:    return 0;
1214   case Add:            return ISD::ADD;
1215   case FAdd:           return ISD::FADD;
1216   case Sub:            return ISD::SUB;
1217   case FSub:           return ISD::FSUB;
1218   case Mul:            return ISD::MUL;
1219   case FMul:           return ISD::FMUL;
1220   case UDiv:           return ISD::UDIV;
1221   case SDiv:           return ISD::UDIV;
1222   case FDiv:           return ISD::FDIV;
1223   case URem:           return ISD::UREM;
1224   case SRem:           return ISD::SREM;
1225   case FRem:           return ISD::FREM;
1226   case Shl:            return ISD::SHL;
1227   case LShr:           return ISD::SRL;
1228   case AShr:           return ISD::SRA;
1229   case And:            return ISD::AND;
1230   case Or:             return ISD::OR;
1231   case Xor:            return ISD::XOR;
1232   case Alloca:         return 0;
1233   case Load:           return ISD::LOAD;
1234   case Store:          return ISD::STORE;
1235   case GetElementPtr:  return 0;
1236   case Fence:          return 0;
1237   case AtomicCmpXchg:  return 0;
1238   case AtomicRMW:      return 0;
1239   case Trunc:          return ISD::TRUNCATE;
1240   case ZExt:           return ISD::ZERO_EXTEND;
1241   case SExt:           return ISD::SIGN_EXTEND;
1242   case FPToUI:         return ISD::FP_TO_UINT;
1243   case FPToSI:         return ISD::FP_TO_SINT;
1244   case UIToFP:         return ISD::UINT_TO_FP;
1245   case SIToFP:         return ISD::SINT_TO_FP;
1246   case FPTrunc:        return ISD::FP_ROUND;
1247   case FPExt:          return ISD::FP_EXTEND;
1248   case PtrToInt:       return ISD::BITCAST;
1249   case IntToPtr:       return ISD::BITCAST;
1250   case BitCast:        return ISD::BITCAST;
1251   case ICmp:           return ISD::SETCC;
1252   case FCmp:           return ISD::SETCC;
1253   case PHI:            return 0;
1254   case Call:           return 0;
1255   case Select:         return ISD::SELECT;
1256   case UserOp1:        return 0;
1257   case UserOp2:        return 0;
1258   case VAArg:          return 0;
1259   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1260   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1261   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1262   case ExtractValue:   return ISD::MERGE_VALUES;
1263   case InsertValue:    return ISD::MERGE_VALUES;
1264   case LandingPad:     return 0;
1265   }
1266
1267   llvm_unreachable("Unknown instruction type encountered!");
1268 }
1269
1270 std::pair<unsigned, MVT>
1271 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1272   LLVMContext &C = Ty->getContext();
1273   EVT MTy = getValueType(Ty);
1274
1275   unsigned Cost = 1;
1276   // We keep legalizing the type until we find a legal kind. We assume that
1277   // the only operation that costs anything is the split. After splitting
1278   // we need to handle two types.
1279   while (true) {
1280     LegalizeKind LK = getTypeConversion(C, MTy);
1281
1282     if (LK.first == TypeLegal)
1283       return std::make_pair(Cost, MTy.getSimpleVT());
1284
1285     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1286       Cost *= 2;
1287
1288     // Keep legalizing the type.
1289     MTy = LK.second;
1290   }
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 //  Loop Strength Reduction hooks
1295 //===----------------------------------------------------------------------===//
1296
1297 /// isLegalAddressingMode - Return true if the addressing mode represented
1298 /// by AM is legal for this target, for a load/store of the specified type.
1299 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1300                                            Type *Ty) const {
1301   // The default implementation of this implements a conservative RISCy, r+r and
1302   // r+i addr mode.
1303
1304   // Allows a sign-extended 16-bit immediate field.
1305   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1306     return false;
1307
1308   // No global is ever allowed as a base.
1309   if (AM.BaseGV)
1310     return false;
1311
1312   // Only support r+r,
1313   switch (AM.Scale) {
1314   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1315     break;
1316   case 1:
1317     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1318       return false;
1319     // Otherwise we have r+r or r+i.
1320     break;
1321   case 2:
1322     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1323       return false;
1324     // Allow 2*r as r+r.
1325     break;
1326   }
1327
1328   return true;
1329 }