lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/MC/MCExpr.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include "llvm/Target/TargetLoweringObjectFile.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 /// InitLibcallNames - Set default libcall names.
  37 ///
  38 static void InitLibcallNames(const char **Names, const TargetMachine &TM) {
  39   Names[RTLIB::SHL_I16] = "__ashlhi3";
  40   Names[RTLIB::SHL_I32] = "__ashlsi3";
  41   Names[RTLIB::SHL_I64] = "__ashldi3";
  42   Names[RTLIB::SHL_I128] = "__ashlti3";
  43   Names[RTLIB::SRL_I16] = "__lshrhi3";
  44   Names[RTLIB::SRL_I32] = "__lshrsi3";
  45   Names[RTLIB::SRL_I64] = "__lshrdi3";
  46   Names[RTLIB::SRL_I128] = "__lshrti3";
  47   Names[RTLIB::SRA_I16] = "__ashrhi3";
  48   Names[RTLIB::SRA_I32] = "__ashrsi3";
  49   Names[RTLIB::SRA_I64] = "__ashrdi3";
  50   Names[RTLIB::SRA_I128] = "__ashrti3";
  51   Names[RTLIB::MUL_I8] = "__mulqi3";
  52   Names[RTLIB::MUL_I16] = "__mulhi3";
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  54   Names[RTLIB::MUL_I64] = "__muldi3";
  55   Names[RTLIB::MUL_I128] = "__multi3";
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  79
  80   // These are generally not available.
  81   Names[RTLIB::SDIVREM_I8] = 0;
  82   Names[RTLIB::SDIVREM_I16] = 0;
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  91
  92   Names[RTLIB::NEG_I32] = "__negsi2";
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 109   Names[RTLIB::DIV_F32] = "__divsf3";
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 135   Names[RTLIB::LOG_F64] = "log";
 136   Names[RTLIB::LOG_F80] = "logl";
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 290   Names[RTLIB::OEQ_F64] = "__eqdf2";
 291   Names[RTLIB::OEQ_F128] = "__eqtf2";
 292   Names[RTLIB::UNE_F32] = "__nesf2";
 293   Names[RTLIB::UNE_F64] = "__nedf2";
 294   Names[RTLIB::UNE_F128] = "__netf2";
 295   Names[RTLIB::OGE_F32] = "__gesf2";
 296   Names[RTLIB::OGE_F64] = "__gedf2";
 297   Names[RTLIB::OGE_F128] = "__getf2";
 298   Names[RTLIB::OLT_F32] = "__ltsf2";
 299   Names[RTLIB::OLT_F64] = "__ltdf2";
 300   Names[RTLIB::OLT_F128] = "__lttf2";
 301   Names[RTLIB::OLE_F32] = "__lesf2";
 302   Names[RTLIB::OLE_F64] = "__ledf2";
 303   Names[RTLIB::OLE_F128] = "__letf2";
 304   Names[RTLIB::OGT_F32] = "__gtsf2";
 305   Names[RTLIB::OGT_F64] = "__gtdf2";
 306   Names[RTLIB::OGT_F128] = "__gttf2";
 307   Names[RTLIB::UO_F32] = "__unordsf2";
 308   Names[RTLIB::UO_F64] = "__unorddf2";
 309   Names[RTLIB::UO_F128] = "__unordtf2";
 310   Names[RTLIB::O_F32] = "__unordsf2";
 311   Names[RTLIB::O_F64] = "__unorddf2";
 312   Names[RTLIB::O_F128] = "__unordtf2";
 313   Names[RTLIB::MEMCPY] = "memcpy";
 314   Names[RTLIB::MEMMOVE] = "memmove";
 315   Names[RTLIB::MEMSET] = "memset";
 316   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 317   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 318   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 319   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 320   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 321   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16] = "__sync_val_compare_and_swap_16";
 322   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 323   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 324   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 325   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 326   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_16] = "__sync_lock_test_and_set_16";
 327   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 328   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 329   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 330   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 331   Names[RTLIB::SYNC_FETCH_AND_ADD_16] = "__sync_fetch_and_add_16";
 332   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 333   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 334   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 335   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 336   Names[RTLIB::SYNC_FETCH_AND_SUB_16] = "__sync_fetch_and_sub_16";
 337   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 338   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 339   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 340   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 341   Names[RTLIB::SYNC_FETCH_AND_AND_16] = "__sync_fetch_and_and_16";
 342   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 343   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 344   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 345   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 346   Names[RTLIB::SYNC_FETCH_AND_OR_16] = "__sync_fetch_and_or_16";
 347   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 348   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 349   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 350   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 351   Names[RTLIB::SYNC_FETCH_AND_XOR_16] = "__sync_fetch_and_xor_16";
 352   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 353   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 354   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 355   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 356   Names[RTLIB::SYNC_FETCH_AND_NAND_16] = "__sync_fetch_and_nand_16";
 357
 358   if (Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU) {
 359     Names[RTLIB::SINCOS_F32] = "sincosf";
 360     Names[RTLIB::SINCOS_F64] = "sincos";
 361     Names[RTLIB::SINCOS_F80] = "sincosl";
 362     Names[RTLIB::SINCOS_F128] = "sincosl";
 363     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 364   } else {
 365     // These are generally not available.
 366     Names[RTLIB::SINCOS_F32] = 0;
 367     Names[RTLIB::SINCOS_F64] = 0;
 368     Names[RTLIB::SINCOS_F80] = 0;
 369     Names[RTLIB::SINCOS_F128] = 0;
 370     Names[RTLIB::SINCOS_PPCF128] = 0;
 371   }
 372
 373   if (Triple(TM.getTargetTriple()).getOS() != Triple::OpenBSD) {
 374     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = "__stack_chk_fail";
 375   } else {
 376     // These are generally not available.
 377     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = 0;
 378   }
 379 }
 380
 381 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 382 ///
 383 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 384   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 385     CCs[i] = CallingConv::C;
 386   }
 387 }
 388
 389 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 390 /// UNKNOWN_LIBCALL if there is none.
 391 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 392   if (OpVT == MVT::f32) {
 393     if (RetVT == MVT::f64)
 394       return FPEXT_F32_F64;
 395     if (RetVT == MVT::f128)
 396       return FPEXT_F32_F128;
 397   } else if (OpVT == MVT::f64) {
 398     if (RetVT == MVT::f128)
 399       return FPEXT_F64_F128;
 400   }
 401
 402   return UNKNOWN_LIBCALL;
 403 }
 404
 405 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 406 /// UNKNOWN_LIBCALL if there is none.
 407 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 408   if (RetVT == MVT::f32) {
 409     if (OpVT == MVT::f64)
 410       return FPROUND_F64_F32;
 411     if (OpVT == MVT::f80)
 412       return FPROUND_F80_F32;
 413     if (OpVT == MVT::f128)
 414       return FPROUND_F128_F32;
 415     if (OpVT == MVT::ppcf128)
 416       return FPROUND_PPCF128_F32;
 417   } else if (RetVT == MVT::f64) {
 418     if (OpVT == MVT::f80)
 419       return FPROUND_F80_F64;
 420     if (OpVT == MVT::f128)
 421       return FPROUND_F128_F64;
 422     if (OpVT == MVT::ppcf128)
 423       return FPROUND_PPCF128_F64;
 424   }
 425
 426   return UNKNOWN_LIBCALL;
 427 }
 428
 429 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 430 /// UNKNOWN_LIBCALL if there is none.
 431 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 432   if (OpVT == MVT::f32) {
 433     if (RetVT == MVT::i8)
 434       return FPTOSINT_F32_I8;
 435     if (RetVT == MVT::i16)
 436       return FPTOSINT_F32_I16;
 437     if (RetVT == MVT::i32)
 438       return FPTOSINT_F32_I32;
 439     if (RetVT == MVT::i64)
 440       return FPTOSINT_F32_I64;
 441     if (RetVT == MVT::i128)
 442       return FPTOSINT_F32_I128;
 443   } else if (OpVT == MVT::f64) {
 444     if (RetVT == MVT::i8)
 445       return FPTOSINT_F64_I8;
 446     if (RetVT == MVT::i16)
 447       return FPTOSINT_F64_I16;
 448     if (RetVT == MVT::i32)
 449       return FPTOSINT_F64_I32;
 450     if (RetVT == MVT::i64)
 451       return FPTOSINT_F64_I64;
 452     if (RetVT == MVT::i128)
 453       return FPTOSINT_F64_I128;
 454   } else if (OpVT == MVT::f80) {
 455     if (RetVT == MVT::i32)
 456       return FPTOSINT_F80_I32;
 457     if (RetVT == MVT::i64)
 458       return FPTOSINT_F80_I64;
 459     if (RetVT == MVT::i128)
 460       return FPTOSINT_F80_I128;
 461   } else if (OpVT == MVT::f128) {
 462     if (RetVT == MVT::i32)
 463       return FPTOSINT_F128_I32;
 464     if (RetVT == MVT::i64)
 465       return FPTOSINT_F128_I64;
 466     if (RetVT == MVT::i128)
 467       return FPTOSINT_F128_I128;
 468   } else if (OpVT == MVT::ppcf128) {
 469     if (RetVT == MVT::i32)
 470       return FPTOSINT_PPCF128_I32;
 471     if (RetVT == MVT::i64)
 472       return FPTOSINT_PPCF128_I64;
 473     if (RetVT == MVT::i128)
 474       return FPTOSINT_PPCF128_I128;
 475   }
 476   return UNKNOWN_LIBCALL;
 477 }
 478
 479 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 480 /// UNKNOWN_LIBCALL if there is none.
 481 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 482   if (OpVT == MVT::f32) {
 483     if (RetVT == MVT::i8)
 484       return FPTOUINT_F32_I8;
 485     if (RetVT == MVT::i16)
 486       return FPTOUINT_F32_I16;
 487     if (RetVT == MVT::i32)
 488       return FPTOUINT_F32_I32;
 489     if (RetVT == MVT::i64)
 490       return FPTOUINT_F32_I64;
 491     if (RetVT == MVT::i128)
 492       return FPTOUINT_F32_I128;
 493   } else if (OpVT == MVT::f64) {
 494     if (RetVT == MVT::i8)
 495       return FPTOUINT_F64_I8;
 496     if (RetVT == MVT::i16)
 497       return FPTOUINT_F64_I16;
 498     if (RetVT == MVT::i32)
 499       return FPTOUINT_F64_I32;
 500     if (RetVT == MVT::i64)
 501       return FPTOUINT_F64_I64;
 502     if (RetVT == MVT::i128)
 503       return FPTOUINT_F64_I128;
 504   } else if (OpVT == MVT::f80) {
 505     if (RetVT == MVT::i32)
 506       return FPTOUINT_F80_I32;
 507     if (RetVT == MVT::i64)
 508       return FPTOUINT_F80_I64;
 509     if (RetVT == MVT::i128)
 510       return FPTOUINT_F80_I128;
 511   } else if (OpVT == MVT::f128) {
 512     if (RetVT == MVT::i32)
 513       return FPTOUINT_F128_I32;
 514     if (RetVT == MVT::i64)
 515       return FPTOUINT_F128_I64;
 516     if (RetVT == MVT::i128)
 517       return FPTOUINT_F128_I128;
 518   } else if (OpVT == MVT::ppcf128) {
 519     if (RetVT == MVT::i32)
 520       return FPTOUINT_PPCF128_I32;
 521     if (RetVT == MVT::i64)
 522       return FPTOUINT_PPCF128_I64;
 523     if (RetVT == MVT::i128)
 524       return FPTOUINT_PPCF128_I128;
 525   }
 526   return UNKNOWN_LIBCALL;
 527 }
 528
 529 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 530 /// UNKNOWN_LIBCALL if there is none.
 531 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 532   if (OpVT == MVT::i32) {
 533     if (RetVT == MVT::f32)
 534       return SINTTOFP_I32_F32;
 535     if (RetVT == MVT::f64)
 536       return SINTTOFP_I32_F64;
 537     if (RetVT == MVT::f80)
 538       return SINTTOFP_I32_F80;
 539     if (RetVT == MVT::f128)
 540       return SINTTOFP_I32_F128;
 541     if (RetVT == MVT::ppcf128)
 542       return SINTTOFP_I32_PPCF128;
 543   } else if (OpVT == MVT::i64) {
 544     if (RetVT == MVT::f32)
 545       return SINTTOFP_I64_F32;
 546     if (RetVT == MVT::f64)
 547       return SINTTOFP_I64_F64;
 548     if (RetVT == MVT::f80)
 549       return SINTTOFP_I64_F80;
 550     if (RetVT == MVT::f128)
 551       return SINTTOFP_I64_F128;
 552     if (RetVT == MVT::ppcf128)
 553       return SINTTOFP_I64_PPCF128;
 554   } else if (OpVT == MVT::i128) {
 555     if (RetVT == MVT::f32)
 556       return SINTTOFP_I128_F32;
 557     if (RetVT == MVT::f64)
 558       return SINTTOFP_I128_F64;
 559     if (RetVT == MVT::f80)
 560       return SINTTOFP_I128_F80;
 561     if (RetVT == MVT::f128)
 562       return SINTTOFP_I128_F128;
 563     if (RetVT == MVT::ppcf128)
 564       return SINTTOFP_I128_PPCF128;
 565   }
 566   return UNKNOWN_LIBCALL;
 567 }
 568
 569 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 570 /// UNKNOWN_LIBCALL if there is none.
 571 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 572   if (OpVT == MVT::i32) {
 573     if (RetVT == MVT::f32)
 574       return UINTTOFP_I32_F32;
 575     if (RetVT == MVT::f64)
 576       return UINTTOFP_I32_F64;
 577     if (RetVT == MVT::f80)
 578       return UINTTOFP_I32_F80;
 579     if (RetVT == MVT::f128)
 580       return UINTTOFP_I32_F128;
 581     if (RetVT == MVT::ppcf128)
 582       return UINTTOFP_I32_PPCF128;
 583   } else if (OpVT == MVT::i64) {
 584     if (RetVT == MVT::f32)
 585       return UINTTOFP_I64_F32;
 586     if (RetVT == MVT::f64)
 587       return UINTTOFP_I64_F64;
 588     if (RetVT == MVT::f80)
 589       return UINTTOFP_I64_F80;
 590     if (RetVT == MVT::f128)
 591       return UINTTOFP_I64_F128;
 592     if (RetVT == MVT::ppcf128)
 593       return UINTTOFP_I64_PPCF128;
 594   } else if (OpVT == MVT::i128) {
 595     if (RetVT == MVT::f32)
 596       return UINTTOFP_I128_F32;
 597     if (RetVT == MVT::f64)
 598       return UINTTOFP_I128_F64;
 599     if (RetVT == MVT::f80)
 600       return UINTTOFP_I128_F80;
 601     if (RetVT == MVT::f128)
 602       return UINTTOFP_I128_F128;
 603     if (RetVT == MVT::ppcf128)
 604       return UINTTOFP_I128_PPCF128;
 605   }
 606   return UNKNOWN_LIBCALL;
 607 }
 608
 609 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 610 ///
 611 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 612   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 613   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 614   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 615   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 616   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 617   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 618   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 619   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 620   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 621   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 622   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 623   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 624   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 625   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 626   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 627   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 628   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 629   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 630   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 631   CCs[RTLIB::UO_F32] = ISD::SETNE;
 632   CCs[RTLIB::UO_F64] = ISD::SETNE;
 633   CCs[RTLIB::UO_F128] = ISD::SETNE;
 634   CCs[RTLIB::O_F32] = ISD::SETEQ;
 635   CCs[RTLIB::O_F64] = ISD::SETEQ;
 636   CCs[RTLIB::O_F128] = ISD::SETEQ;
 637 }
 638
 639 /// NOTE: The constructor takes ownership of TLOF.
 640 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm,
 641                                        const TargetLoweringObjectFile *tlof)
 642   : TM(tm), TD(TM.getDataLayout()), TLOF(*tlof) {
 643   initActions();
 644
 645   // Perform these initializations only once.
 646   IsLittleEndian = TD->isLittleEndian();
 647   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize(0));
 648   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 649   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 650     = MaxStoresPerMemmoveOptSize = 4;
 651   UseUnderscoreSetJmp = false;
 652   UseUnderscoreLongJmp = false;
 653   SelectIsExpensive = false;
 654   IntDivIsCheap = false;
 655   Pow2DivIsCheap = false;
 656   JumpIsExpensive = false;
 657   PredictableSelectIsExpensive = false;
 658   StackPointerRegisterToSaveRestore = 0;
 659   ExceptionPointerRegister = 0;
 660   ExceptionSelectorRegister = 0;
 661   BooleanContents = UndefinedBooleanContent;
 662   BooleanVectorContents = UndefinedBooleanContent;
 663   SchedPreferenceInfo = Sched::ILP;
 664   JumpBufSize = 0;
 665   JumpBufAlignment = 0;
 666   MinFunctionAlignment = 0;
 667   PrefFunctionAlignment = 0;
 668   PrefLoopAlignment = 0;
 669   MinStackArgumentAlignment = 1;
 670   InsertFencesForAtomic = false;
 671   SupportJumpTables = true;
 672   MinimumJumpTableEntries = 4;
 673
 674   InitLibcallNames(LibcallRoutineNames, TM);
 675   InitCmpLibcallCCs(CmpLibcallCCs);
 676   InitLibcallCallingConvs(LibcallCallingConvs);
 677 }
 678
 679 TargetLoweringBase::~TargetLoweringBase() {
 680   delete &TLOF;
 681 }
 682
 683 void TargetLoweringBase::initActions() {
 684   // All operations default to being supported.
 685   memset(OpActions, 0, sizeof(OpActions));
 686   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 687   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 688   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 689   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 690   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 691   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 692
 693   // Set default actions for various operations.
 694   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 695     // Default all indexed load / store to expand.
 696     for (unsigned IM = (unsigned)ISD::PRE_INC;
 697          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 698       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 699       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 700     }
 701
 702     // These operations default to expand.
 703     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 705
 706     // These library functions default to expand.
 707     setOperationAction(ISD::FROUND, (MVT::SimpleValueType)VT, Expand);
 708
 709     // These operations default to expand for vector types.
 710     if (VT >= MVT::FIRST_VECTOR_VALUETYPE &&
 711         VT <= MVT::LAST_VECTOR_VALUETYPE)
 712       setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 713   }
 714
 715   // Most targets ignore the @llvm.prefetch intrinsic.
 716   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 717
 718   // ConstantFP nodes default to expand.  Targets can either change this to
 719   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 720   // to optimize expansions for certain constants.
 721   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 722   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 723   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 724   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 725   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 726
 727   // These library functions default to expand.
 728   setOperationAction(ISD::FLOG ,  MVT::f16, Expand);
 729   setOperationAction(ISD::FLOG2,  MVT::f16, Expand);
 730   setOperationAction(ISD::FLOG10, MVT::f16, Expand);
 731   setOperationAction(ISD::FEXP ,  MVT::f16, Expand);
 732   setOperationAction(ISD::FEXP2,  MVT::f16, Expand);
 733   setOperationAction(ISD::FFLOOR, MVT::f16, Expand);
 734   setOperationAction(ISD::FNEARBYINT, MVT::f16, Expand);
 735   setOperationAction(ISD::FCEIL,  MVT::f16, Expand);
 736   setOperationAction(ISD::FRINT,  MVT::f16, Expand);
 737   setOperationAction(ISD::FTRUNC, MVT::f16, Expand);
 738   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 739   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 740   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 741   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 742   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 743   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 744   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 745   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 746   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 747   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 748   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 749   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 750   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 751   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 752   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 753   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 754   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 755   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 756   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 757   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 758   setOperationAction(ISD::FLOG ,  MVT::f128, Expand);
 759   setOperationAction(ISD::FLOG2,  MVT::f128, Expand);
 760   setOperationAction(ISD::FLOG10, MVT::f128, Expand);
 761   setOperationAction(ISD::FEXP ,  MVT::f128, Expand);
 762   setOperationAction(ISD::FEXP2,  MVT::f128, Expand);
 763   setOperationAction(ISD::FFLOOR, MVT::f128, Expand);
 764   setOperationAction(ISD::FNEARBYINT, MVT::f128, Expand);
 765   setOperationAction(ISD::FCEIL,  MVT::f128, Expand);
 766   setOperationAction(ISD::FRINT,  MVT::f128, Expand);
 767   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 768
 769   // Default ISD::TRAP to expand (which turns it into abort).
 770   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 771
 772   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 773   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 774   //
 775   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 776 }
 777
 778 MVT TargetLoweringBase::getPointerTy(uint32_t AS) const {
 779   return MVT::getIntegerVT(getPointerSizeInBits(AS));
 780 }
 781
 782 unsigned TargetLoweringBase::getPointerSizeInBits(uint32_t AS) const {
 783   return TD->getPointerSizeInBits(AS);
 784 }
 785
 786 unsigned TargetLoweringBase::getPointerTypeSizeInBits(Type *Ty) const {
 787   assert(Ty->isPointerTy());
 788   return getPointerSizeInBits(Ty->getPointerAddressSpace());
 789 }
 790
 791 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 792   return MVT::getIntegerVT(8*TD->getPointerSize(0));
 793 }
 794
 795 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 796   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 797   if (LHSTy.isVector())
 798     return LHSTy;
 799   return getScalarShiftAmountTy(LHSTy);
 800 }
 801
 802 /// canOpTrap - Returns true if the operation can trap for the value type.
 803 /// VT must be a legal type.
 804 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 805   assert(isTypeLegal(VT));
 806   switch (Op) {
 807   default:
 808     return false;
 809   case ISD::FDIV:
 810   case ISD::FREM:
 811   case ISD::SDIV:
 812   case ISD::UDIV:
 813   case ISD::SREM:
 814   case ISD::UREM:
 815     return true;
 816   }
 817 }
 818
 819
 820 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 821                                           unsigned &NumIntermediates,
 822                                           MVT &RegisterVT,
 823                                           TargetLoweringBase *TLI) {
 824   // Figure out the right, legal destination reg to copy into.
 825   unsigned NumElts = VT.getVectorNumElements();
 826   MVT EltTy = VT.getVectorElementType();
 827
 828   unsigned NumVectorRegs = 1;
 829
 830   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 831   // could break down into LHS/RHS like LegalizeDAG does.
 832   if (!isPowerOf2_32(NumElts)) {
 833     NumVectorRegs = NumElts;
 834     NumElts = 1;
 835   }
 836
 837   // Divide the input until we get to a supported size.  This will always
 838   // end with a scalar if the target doesn't support vectors.
 839   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 840     NumElts >>= 1;
 841     NumVectorRegs <<= 1;
 842   }
 843
 844   NumIntermediates = NumVectorRegs;
 845
 846   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 847   if (!TLI->isTypeLegal(NewVT))
 848     NewVT = EltTy;
 849   IntermediateVT = NewVT;
 850
 851   unsigned NewVTSize = NewVT.getSizeInBits();
 852
 853   // Convert sizes such as i33 to i64.
 854   if (!isPowerOf2_32(NewVTSize))
 855     NewVTSize = NextPowerOf2(NewVTSize);
 856
 857   MVT DestVT = TLI->getRegisterType(NewVT);
 858   RegisterVT = DestVT;
 859   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 860     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 861
 862   // Otherwise, promotion or legal types use the same number of registers as
 863   // the vector decimated to the appropriate level.
 864   return NumVectorRegs;
 865 }
 866
 867 /// isLegalRC - Return true if the value types that can be represented by the
 868 /// specified register class are all legal.
 869 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
 870   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 871        I != E; ++I) {
 872     if (isTypeLegal(*I))
 873       return true;
 874   }
 875   return false;
 876 }
 877
 878 /// findRepresentativeClass - Return the largest legal super-reg register class
 879 /// of the register class for the specified type and its associated "cost".
 880 std::pair<const TargetRegisterClass*, uint8_t>
 881 TargetLoweringBase::findRepresentativeClass(MVT VT) const {
 882   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 883   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
 884   if (!RC)
 885     return std::make_pair(RC, 0);
 886
 887   // Compute the set of all super-register classes.
 888   BitVector SuperRegRC(TRI->getNumRegClasses());
 889   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
 890     SuperRegRC.setBitsInMask(RCI.getMask());
 891
 892   // Find the first legal register class with the largest spill size.
 893   const TargetRegisterClass *BestRC = RC;
 894   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
 895     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
 896     // We want the largest possible spill size.
 897     if (SuperRC->getSize() <= BestRC->getSize())
 898       continue;
 899     if (!isLegalRC(SuperRC))
 900       continue;
 901     BestRC = SuperRC;
 902   }
 903   return std::make_pair(BestRC, 1);
 904 }
 905
 906 /// computeRegisterProperties - Once all of the register classes are added,
 907 /// this allows us to compute derived properties we expose.
 908 void TargetLoweringBase::computeRegisterProperties() {
 909   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 910          "Too many value types for ValueTypeActions to hold!");
 911
 912   // Everything defaults to needing one register.
 913   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 914     NumRegistersForVT[i] = 1;
 915     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 916   }
 917   // ...except isVoid, which doesn't need any registers.
 918   NumRegistersForVT[MVT::isVoid] = 0;
 919
 920   // Find the largest integer register class.
 921   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 922   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 923     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 924
 925   // Every integer value type larger than this largest register takes twice as
 926   // many registers to represent as the previous ValueType.
 927   for (unsigned ExpandedReg = LargestIntReg + 1;
 928        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
 929     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 930     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 931     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 932     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
 933                                    TypeExpandInteger);
 934   }
 935
 936   // Inspect all of the ValueType's smaller than the largest integer
 937   // register to see which ones need promotion.
 938   unsigned LegalIntReg = LargestIntReg;
 939   for (unsigned IntReg = LargestIntReg - 1;
 940        IntReg >= (unsigned)MVT::i1; --IntReg) {
 941     MVT IVT = (MVT::SimpleValueType)IntReg;
 942     if (isTypeLegal(IVT)) {
 943       LegalIntReg = IntReg;
 944     } else {
 945       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 946         (const MVT::SimpleValueType)LegalIntReg;
 947       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 948     }
 949   }
 950
 951   // ppcf128 type is really two f64's.
 952   if (!isTypeLegal(MVT::ppcf128)) {
 953     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 954     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 955     TransformToType[MVT::ppcf128] = MVT::f64;
 956     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 957   }
 958
 959   // Decide how to handle f128. If the target does not have native f128 support,
 960   // expand it to i128 and we will be generating soft float library calls.
 961   if (!isTypeLegal(MVT::f128)) {
 962     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
 963     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
 964     TransformToType[MVT::f128] = MVT::i128;
 965     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 966   }
 967
 968   // Decide how to handle f64. If the target does not have native f64 support,
 969   // expand it to i64 and we will be generating soft float library calls.
 970   if (!isTypeLegal(MVT::f64)) {
 971     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 972     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 973     TransformToType[MVT::f64] = MVT::i64;
 974     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 975   }
 976
 977   // Decide how to handle f32. If the target does not have native support for
 978   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 979   if (!isTypeLegal(MVT::f32)) {
 980     if (isTypeLegal(MVT::f64)) {
 981       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 982       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 983       TransformToType[MVT::f32] = MVT::f64;
 984       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 985     } else {
 986       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 987       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 988       TransformToType[MVT::f32] = MVT::i32;
 989       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 990     }
 991   }
 992
 993   // Loop over all of the vector value types to see which need transformations.
 994   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 995        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 996     MVT VT = (MVT::SimpleValueType)i;
 997     if (isTypeLegal(VT)) continue;
 998
 999     // Determine if there is a legal wider type.  If so, we should promote to
1000     // that wider vector type.
1001     MVT EltVT = VT.getVectorElementType();
1002     unsigned NElts = VT.getVectorNumElements();
1003     if (NElts != 1 && !shouldSplitVectorElementType(EltVT)) {
1004       bool IsLegalWiderType = false;
1005       // First try to promote the elements of integer vectors. If no legal
1006       // promotion was found, fallback to the widen-vector method.
1007       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1008         MVT SVT = (MVT::SimpleValueType)nVT;
1009         // Promote vectors of integers to vectors with the same number
1010         // of elements, with a wider element type.
1011         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
1012             && SVT.getVectorNumElements() == NElts &&
1013             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
1014           TransformToType[i] = SVT;
1015           RegisterTypeForVT[i] = SVT;
1016           NumRegistersForVT[i] = 1;
1017           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
1018           IsLegalWiderType = true;
1019           break;
1020         }
1021       }
1022
1023       if (IsLegalWiderType) continue;
1024
1025       // Try to widen the vector.
1026       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1027         MVT SVT = (MVT::SimpleValueType)nVT;
1028         if (SVT.getVectorElementType() == EltVT &&
1029             SVT.getVectorNumElements() > NElts &&
1030             isTypeLegal(SVT)) {
1031           TransformToType[i] = SVT;
1032           RegisterTypeForVT[i] = SVT;
1033           NumRegistersForVT[i] = 1;
1034           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1035           IsLegalWiderType = true;
1036           break;
1037         }
1038       }
1039       if (IsLegalWiderType) continue;
1040     }
1041
1042     MVT IntermediateVT;
1043     MVT RegisterVT;
1044     unsigned NumIntermediates;
1045     NumRegistersForVT[i] =
1046       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
1047                                 RegisterVT, this);
1048     RegisterTypeForVT[i] = RegisterVT;
1049
1050     MVT NVT = VT.getPow2VectorType();
1051     if (NVT == VT) {
1052       // Type is already a power of 2.  The default action is to split.
1053       TransformToType[i] = MVT::Other;
1054       unsigned NumElts = VT.getVectorNumElements();
1055       ValueTypeActions.setTypeAction(VT,
1056             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
1057     } else {
1058       TransformToType[i] = NVT;
1059       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1060     }
1061   }
1062
1063   // Determine the 'representative' register class for each value type.
1064   // An representative register class is the largest (meaning one which is
1065   // not a sub-register class / subreg register class) legal register class for
1066   // a group of value types. For example, on i386, i8, i16, and i32
1067   // representative would be GR32; while on x86_64 it's GR64.
1068   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1069     const TargetRegisterClass* RRC;
1070     uint8_t Cost;
1071     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
1072     RepRegClassForVT[i] = RRC;
1073     RepRegClassCostForVT[i] = Cost;
1074   }
1075 }
1076
1077 EVT TargetLoweringBase::getSetCCResultType(LLVMContext &, EVT VT) const {
1078   assert(!VT.isVector() && "No default SetCC type for vectors!");
1079   return getPointerTy(0).SimpleTy;
1080 }
1081
1082 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1083   return MVT::i32; // return the default value
1084 }
1085
1086 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1087 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1088 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1089 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1090 ///
1091 /// This method returns the number of registers needed, and the VT for each
1092 /// register.  It also returns the VT and quantity of the intermediate values
1093 /// before they are promoted/expanded.
1094 ///
1095 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1096                                                 EVT &IntermediateVT,
1097                                                 unsigned &NumIntermediates,
1098                                                 MVT &RegisterVT) const {
1099   unsigned NumElts = VT.getVectorNumElements();
1100
1101   // If there is a wider vector type with the same element type as this one,
1102   // or a promoted vector type that has the same number of elements which
1103   // are wider, then we should convert to that legal vector type.
1104   // This handles things like <2 x float> -> <4 x float> and
1105   // <4 x i1> -> <4 x i32>.
1106   LegalizeTypeAction TA = getTypeAction(Context, VT);
1107   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1108     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1109     if (isTypeLegal(RegisterEVT)) {
1110       IntermediateVT = RegisterEVT;
1111       RegisterVT = RegisterEVT.getSimpleVT();
1112       NumIntermediates = 1;
1113       return 1;
1114     }
1115   }
1116
1117   // Figure out the right, legal destination reg to copy into.
1118   EVT EltTy = VT.getVectorElementType();
1119
1120   unsigned NumVectorRegs = 1;
1121
1122   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1123   // could break down into LHS/RHS like LegalizeDAG does.
1124   if (!isPowerOf2_32(NumElts)) {
1125     NumVectorRegs = NumElts;
1126     NumElts = 1;
1127   }
1128
1129   // Divide the input until we get to a supported size.  This will always
1130   // end with a scalar if the target doesn't support vectors.
1131   while (NumElts > 1 && !isTypeLegal(
1132                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1133     NumElts >>= 1;
1134     NumVectorRegs <<= 1;
1135   }
1136
1137   NumIntermediates = NumVectorRegs;
1138
1139   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1140   if (!isTypeLegal(NewVT))
1141     NewVT = EltTy;
1142   IntermediateVT = NewVT;
1143
1144   MVT DestVT = getRegisterType(Context, NewVT);
1145   RegisterVT = DestVT;
1146   unsigned NewVTSize = NewVT.getSizeInBits();
1147
1148   // Convert sizes such as i33 to i64.
1149   if (!isPowerOf2_32(NewVTSize))
1150     NewVTSize = NextPowerOf2(NewVTSize);
1151
1152   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1153     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1154
1155   // Otherwise, promotion or legal types use the same number of registers as
1156   // the vector decimated to the appropriate level.
1157   return NumVectorRegs;
1158 }
1159
1160 /// Get the EVTs and ArgFlags collections that represent the legalized return
1161 /// type of the given function.  This does not require a DAG or a return value,
1162 /// and is suitable for use before any DAGs for the function are constructed.
1163 /// TODO: Move this out of TargetLowering.cpp.
1164 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1165                          SmallVectorImpl<ISD::OutputArg> &Outs,
1166                          const TargetLowering &TLI) {
1167   SmallVector<EVT, 4> ValueVTs;
1168   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1169   unsigned NumValues = ValueVTs.size();
1170   if (NumValues == 0) return;
1171
1172   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1173     EVT VT = ValueVTs[j];
1174     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1175
1176     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1177       ExtendKind = ISD::SIGN_EXTEND;
1178     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1179       ExtendKind = ISD::ZERO_EXTEND;
1180
1181     // FIXME: C calling convention requires the return type to be promoted to
1182     // at least 32-bit. But this is not necessary for non-C calling
1183     // conventions. The frontend should mark functions whose return values
1184     // require promoting with signext or zeroext attributes.
1185     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1186       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1187       if (VT.bitsLT(MinVT))
1188         VT = MinVT;
1189     }
1190
1191     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1192     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1193
1194     // 'inreg' on function refers to return value
1195     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1196     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1197       Flags.setInReg();
1198
1199     // Propagate extension type if any
1200     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1201       Flags.setSExt();
1202     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1203       Flags.setZExt();
1204
1205     for (unsigned i = 0; i < NumParts; ++i)
1206       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true, 0, 0));
1207   }
1208 }
1209
1210 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1211 /// function arguments in the caller parameter area.  This is the actual
1212 /// alignment, not its logarithm.
1213 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1214   return TD->getCallFrameTypeAlignment(Ty);
1215 }
1216
1217 //===----------------------------------------------------------------------===//
1218 //  TargetTransformInfo Helpers
1219 //===----------------------------------------------------------------------===//
1220
1221 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1222   enum InstructionOpcodes {
1223 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1224 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1225 #include "llvm/IR/Instruction.def"
1226   };
1227   switch (static_cast<InstructionOpcodes>(Opcode)) {
1228   case Ret:            return 0;
1229   case Br:             return 0;
1230   case Switch:         return 0;
1231   case IndirectBr:     return 0;
1232   case Invoke:         return 0;
1233   case Resume:         return 0;
1234   case Unreachable:    return 0;
1235   case Add:            return ISD::ADD;
1236   case FAdd:           return ISD::FADD;
1237   case Sub:            return ISD::SUB;
1238   case FSub:           return ISD::FSUB;
1239   case Mul:            return ISD::MUL;
1240   case FMul:           return ISD::FMUL;
1241   case UDiv:           return ISD::UDIV;
1242   case SDiv:           return ISD::UDIV;
1243   case FDiv:           return ISD::FDIV;
1244   case URem:           return ISD::UREM;
1245   case SRem:           return ISD::SREM;
1246   case FRem:           return ISD::FREM;
1247   case Shl:            return ISD::SHL;
1248   case LShr:           return ISD::SRL;
1249   case AShr:           return ISD::SRA;
1250   case And:            return ISD::AND;
1251   case Or:             return ISD::OR;
1252   case Xor:            return ISD::XOR;
1253   case Alloca:         return 0;
1254   case Load:           return ISD::LOAD;
1255   case Store:          return ISD::STORE;
1256   case GetElementPtr:  return 0;
1257   case Fence:          return 0;
1258   case AtomicCmpXchg:  return 0;
1259   case AtomicRMW:      return 0;
1260   case Trunc:          return ISD::TRUNCATE;
1261   case ZExt:           return ISD::ZERO_EXTEND;
1262   case SExt:           return ISD::SIGN_EXTEND;
1263   case FPToUI:         return ISD::FP_TO_UINT;
1264   case FPToSI:         return ISD::FP_TO_SINT;
1265   case UIToFP:         return ISD::UINT_TO_FP;
1266   case SIToFP:         return ISD::SINT_TO_FP;
1267   case FPTrunc:        return ISD::FP_ROUND;
1268   case FPExt:          return ISD::FP_EXTEND;
1269   case PtrToInt:       return ISD::BITCAST;
1270   case IntToPtr:       return ISD::BITCAST;
1271   case BitCast:        return ISD::BITCAST;
1272   case ICmp:           return ISD::SETCC;
1273   case FCmp:           return ISD::SETCC;
1274   case PHI:            return 0;
1275   case Call:           return 0;
1276   case Select:         return ISD::SELECT;
1277   case UserOp1:        return 0;
1278   case UserOp2:        return 0;
1279   case VAArg:          return 0;
1280   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1281   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1282   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1283   case ExtractValue:   return ISD::MERGE_VALUES;
1284   case InsertValue:    return ISD::MERGE_VALUES;
1285   case LandingPad:     return 0;
1286   }
1287
1288   llvm_unreachable("Unknown instruction type encountered!");
1289 }
1290
1291 std::pair<unsigned, MVT>
1292 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1293   LLVMContext &C = Ty->getContext();
1294   EVT MTy = getValueType(Ty);
1295
1296   unsigned Cost = 1;
1297   // We keep legalizing the type until we find a legal kind. We assume that
1298   // the only operation that costs anything is the split. After splitting
1299   // we need to handle two types.
1300   while (true) {
1301     LegalizeKind LK = getTypeConversion(C, MTy);
1302
1303     if (LK.first == TypeLegal)
1304       return std::make_pair(Cost, MTy.getSimpleVT());
1305
1306     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1307       Cost *= 2;
1308
1309     // Keep legalizing the type.
1310     MTy = LK.second;
1311   }
1312 }
1313
1314 //===----------------------------------------------------------------------===//
1315 //  Loop Strength Reduction hooks
1316 //===----------------------------------------------------------------------===//
1317
1318 /// isLegalAddressingMode - Return true if the addressing mode represented
1319 /// by AM is legal for this target, for a load/store of the specified type.
1320 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1321                                            Type *Ty) const {
1322   // The default implementation of this implements a conservative RISCy, r+r and
1323   // r+i addr mode.
1324
1325   // Allows a sign-extended 16-bit immediate field.
1326   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1327     return false;
1328
1329   // No global is ever allowed as a base.
1330   if (AM.BaseGV)
1331     return false;
1332
1333   // Only support r+r,
1334   switch (AM.Scale) {
1335   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1336     break;
1337   case 1:
1338     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1339       return false;
1340     // Otherwise we have r+r or r+i.
1341     break;
1342   case 2:
1343     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1344       return false;
1345     // Allow 2*r as r+r.
1346     break;
1347   }
1348
1349   return true;
1350 }