lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/MC/MCExpr.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include "llvm/Target/TargetLoweringObjectFile.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 /// InitLibcallNames - Set default libcall names.
  37 ///
  38 static void InitLibcallNames(const char **Names, const TargetMachine &TM) {
  39   Names[RTLIB::SHL_I16] = "__ashlhi3";
  40   Names[RTLIB::SHL_I32] = "__ashlsi3";
  41   Names[RTLIB::SHL_I64] = "__ashldi3";
  42   Names[RTLIB::SHL_I128] = "__ashlti3";
  43   Names[RTLIB::SRL_I16] = "__lshrhi3";
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  46   Names[RTLIB::SRL_I128] = "__lshrti3";
  47   Names[RTLIB::SRA_I16] = "__ashrhi3";
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  49   Names[RTLIB::SRA_I64] = "__ashrdi3";
  50   Names[RTLIB::SRA_I128] = "__ashrti3";
  51   Names[RTLIB::MUL_I8] = "__mulqi3";
  52   Names[RTLIB::MUL_I16] = "__mulhi3";
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  54   Names[RTLIB::MUL_I64] = "__muldi3";
  55   Names[RTLIB::MUL_I128] = "__multi3";
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  79
  80   // These are generally not available.
  81   Names[RTLIB::SDIVREM_I8] = 0;
  82   Names[RTLIB::SDIVREM_I16] = 0;
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  91
  92   Names[RTLIB::NEG_I32] = "__negsi2";
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 290   Names[RTLIB::OGE_F32] = "__gesf2";
 291   Names[RTLIB::OGE_F64] = "__gedf2";
 292   Names[RTLIB::OGE_F128] = "__getf2";
 293   Names[RTLIB::OLT_F32] = "__ltsf2";
 294   Names[RTLIB::OLT_F64] = "__ltdf2";
 295   Names[RTLIB::OLT_F128] = "__lttf2";
 296   Names[RTLIB::OLE_F32] = "__lesf2";
 297   Names[RTLIB::OLE_F64] = "__ledf2";
 298   Names[RTLIB::OLE_F128] = "__letf2";
 299   Names[RTLIB::OGT_F32] = "__gtsf2";
 300   Names[RTLIB::OGT_F64] = "__gtdf2";
 301   Names[RTLIB::OGT_F128] = "__gttf2";
 302   Names[RTLIB::UO_F32] = "__unordsf2";
 303   Names[RTLIB::UO_F64] = "__unorddf2";
 304   Names[RTLIB::UO_F128] = "__unordtf2";
 305   Names[RTLIB::O_F32] = "__unordsf2";
 306   Names[RTLIB::O_F64] = "__unorddf2";
 307   Names[RTLIB::O_F128] = "__unordtf2";
 308   Names[RTLIB::MEMCPY] = "memcpy";
 309   Names[RTLIB::MEMMOVE] = "memmove";
 310   Names[RTLIB::MEMSET] = "memset";
 311   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 312   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 313   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 314   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 315   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 316   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 317   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 318   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 319   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 320   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 321   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 322   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 323   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 324   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 325   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 326   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 327   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 328   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 329   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 330   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 331   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 332   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 333   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 334   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 335   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 336   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 337   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 338   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 339   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 340   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 341   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 342   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 343   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 344
 345   if (Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU) {
 346     Names[RTLIB::SINCOS_F32] = "sincosf";
 347     Names[RTLIB::SINCOS_F64] = "sincos";
 348     Names[RTLIB::SINCOS_F80] = "sincosl";
 349     Names[RTLIB::SINCOS_F128] = "sincosl";
 350     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 351   } else {
 352     // These are generally not available.
 353     Names[RTLIB::SINCOS_F32] = 0;
 354     Names[RTLIB::SINCOS_F64] = 0;
 355     Names[RTLIB::SINCOS_F80] = 0;
 356     Names[RTLIB::SINCOS_F128] = 0;
 357     Names[RTLIB::SINCOS_PPCF128] = 0;
 358   }
 359 }
 360
 361 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 362 ///
 363 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 364   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 365     CCs[i] = CallingConv::C;
 366   }
 367 }
 368
 369 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 370 /// UNKNOWN_LIBCALL if there is none.
 371 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 372   if (OpVT == MVT::f32) {
 373     if (RetVT == MVT::f64)
 374       return FPEXT_F32_F64;
 375     if (RetVT == MVT::f128)
 376       return FPEXT_F32_F128;
 377   } else if (OpVT == MVT::f64) {
 378     if (RetVT == MVT::f128)
 379       return FPEXT_F64_F128;
 380   }
 381
 382   return UNKNOWN_LIBCALL;
 383 }
 384
 385 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 386 /// UNKNOWN_LIBCALL if there is none.
 387 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 388   if (RetVT == MVT::f32) {
 389     if (OpVT == MVT::f64)
 390       return FPROUND_F64_F32;
 391     if (OpVT == MVT::f80)
 392       return FPROUND_F80_F32;
 393     if (OpVT == MVT::f128)
 394       return FPROUND_F128_F32;
 395     if (OpVT == MVT::ppcf128)
 396       return FPROUND_PPCF128_F32;
 397   } else if (RetVT == MVT::f64) {
 398     if (OpVT == MVT::f80)
 399       return FPROUND_F80_F64;
 400     if (OpVT == MVT::f128)
 401       return FPROUND_F128_F64;
 402     if (OpVT == MVT::ppcf128)
 403       return FPROUND_PPCF128_F64;
 404   }
 405
 406   return UNKNOWN_LIBCALL;
 407 }
 408
 409 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 410 /// UNKNOWN_LIBCALL if there is none.
 411 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 412   if (OpVT == MVT::f32) {
 413     if (RetVT == MVT::i8)
 414       return FPTOSINT_F32_I8;
 415     if (RetVT == MVT::i16)
 416       return FPTOSINT_F32_I16;
 417     if (RetVT == MVT::i32)
 418       return FPTOSINT_F32_I32;
 419     if (RetVT == MVT::i64)
 420       return FPTOSINT_F32_I64;
 421     if (RetVT == MVT::i128)
 422       return FPTOSINT_F32_I128;
 423   } else if (OpVT == MVT::f64) {
 424     if (RetVT == MVT::i8)
 425       return FPTOSINT_F64_I8;
 426     if (RetVT == MVT::i16)
 427       return FPTOSINT_F64_I16;
 428     if (RetVT == MVT::i32)
 429       return FPTOSINT_F64_I32;
 430     if (RetVT == MVT::i64)
 431       return FPTOSINT_F64_I64;
 432     if (RetVT == MVT::i128)
 433       return FPTOSINT_F64_I128;
 434   } else if (OpVT == MVT::f80) {
 435     if (RetVT == MVT::i32)
 436       return FPTOSINT_F80_I32;
 437     if (RetVT == MVT::i64)
 438       return FPTOSINT_F80_I64;
 439     if (RetVT == MVT::i128)
 440       return FPTOSINT_F80_I128;
 441   } else if (OpVT == MVT::f128) {
 442     if (RetVT == MVT::i32)
 443       return FPTOSINT_F128_I32;
 444     if (RetVT == MVT::i64)
 445       return FPTOSINT_F128_I64;
 446     if (RetVT == MVT::i128)
 447       return FPTOSINT_F128_I128;
 448   } else if (OpVT == MVT::ppcf128) {
 449     if (RetVT == MVT::i32)
 450       return FPTOSINT_PPCF128_I32;
 451     if (RetVT == MVT::i64)
 452       return FPTOSINT_PPCF128_I64;
 453     if (RetVT == MVT::i128)
 454       return FPTOSINT_PPCF128_I128;
 455   }
 456   return UNKNOWN_LIBCALL;
 457 }
 458
 459 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 460 /// UNKNOWN_LIBCALL if there is none.
 461 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 462   if (OpVT == MVT::f32) {
 463     if (RetVT == MVT::i8)
 464       return FPTOUINT_F32_I8;
 465     if (RetVT == MVT::i16)
 466       return FPTOUINT_F32_I16;
 467     if (RetVT == MVT::i32)
 468       return FPTOUINT_F32_I32;
 469     if (RetVT == MVT::i64)
 470       return FPTOUINT_F32_I64;
 471     if (RetVT == MVT::i128)
 472       return FPTOUINT_F32_I128;
 473   } else if (OpVT == MVT::f64) {
 474     if (RetVT == MVT::i8)
 475       return FPTOUINT_F64_I8;
 476     if (RetVT == MVT::i16)
 477       return FPTOUINT_F64_I16;
 478     if (RetVT == MVT::i32)
 479       return FPTOUINT_F64_I32;
 480     if (RetVT == MVT::i64)
 481       return FPTOUINT_F64_I64;
 482     if (RetVT == MVT::i128)
 483       return FPTOUINT_F64_I128;
 484   } else if (OpVT == MVT::f80) {
 485     if (RetVT == MVT::i32)
 486       return FPTOUINT_F80_I32;
 487     if (RetVT == MVT::i64)
 488       return FPTOUINT_F80_I64;
 489     if (RetVT == MVT::i128)
 490       return FPTOUINT_F80_I128;
 491   } else if (OpVT == MVT::f128) {
 492     if (RetVT == MVT::i32)
 493       return FPTOUINT_F128_I32;
 494     if (RetVT == MVT::i64)
 495       return FPTOUINT_F128_I64;
 496     if (RetVT == MVT::i128)
 497       return FPTOUINT_F128_I128;
 498   } else if (OpVT == MVT::ppcf128) {
 499     if (RetVT == MVT::i32)
 500       return FPTOUINT_PPCF128_I32;
 501     if (RetVT == MVT::i64)
 502       return FPTOUINT_PPCF128_I64;
 503     if (RetVT == MVT::i128)
 504       return FPTOUINT_PPCF128_I128;
 505   }
 506   return UNKNOWN_LIBCALL;
 507 }
 508
 509 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 510 /// UNKNOWN_LIBCALL if there is none.
 511 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 512   if (OpVT == MVT::i32) {
 513     if (RetVT == MVT::f32)
 514       return SINTTOFP_I32_F32;
 515     if (RetVT == MVT::f64)
 516       return SINTTOFP_I32_F64;
 517     if (RetVT == MVT::f80)
 518       return SINTTOFP_I32_F80;
 519     if (RetVT == MVT::f128)
 520       return SINTTOFP_I32_F128;
 521     if (RetVT == MVT::ppcf128)
 522       return SINTTOFP_I32_PPCF128;
 523   } else if (OpVT == MVT::i64) {
 524     if (RetVT == MVT::f32)
 525       return SINTTOFP_I64_F32;
 526     if (RetVT == MVT::f64)
 527       return SINTTOFP_I64_F64;
 528     if (RetVT == MVT::f80)
 529       return SINTTOFP_I64_F80;
 530     if (RetVT == MVT::f128)
 531       return SINTTOFP_I64_F128;
 532     if (RetVT == MVT::ppcf128)
 533       return SINTTOFP_I64_PPCF128;
 534   } else if (OpVT == MVT::i128) {
 535     if (RetVT == MVT::f32)
 536       return SINTTOFP_I128_F32;
 537     if (RetVT == MVT::f64)
 538       return SINTTOFP_I128_F64;
 539     if (RetVT == MVT::f80)
 540       return SINTTOFP_I128_F80;
 541     if (RetVT == MVT::f128)
 542       return SINTTOFP_I128_F128;
 543     if (RetVT == MVT::ppcf128)
 544       return SINTTOFP_I128_PPCF128;
 545   }
 546   return UNKNOWN_LIBCALL;
 547 }
 548
 549 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 550 /// UNKNOWN_LIBCALL if there is none.
 551 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 552   if (OpVT == MVT::i32) {
 553     if (RetVT == MVT::f32)
 554       return UINTTOFP_I32_F32;
 555     if (RetVT == MVT::f64)
 556       return UINTTOFP_I32_F64;
 557     if (RetVT == MVT::f80)
 558       return UINTTOFP_I32_F80;
 559     if (RetVT == MVT::f128)
 560       return UINTTOFP_I32_F128;
 561     if (RetVT == MVT::ppcf128)
 562       return UINTTOFP_I32_PPCF128;
 563   } else if (OpVT == MVT::i64) {
 564     if (RetVT == MVT::f32)
 565       return UINTTOFP_I64_F32;
 566     if (RetVT == MVT::f64)
 567       return UINTTOFP_I64_F64;
 568     if (RetVT == MVT::f80)
 569       return UINTTOFP_I64_F80;
 570     if (RetVT == MVT::f128)
 571       return UINTTOFP_I64_F128;
 572     if (RetVT == MVT::ppcf128)
 573       return UINTTOFP_I64_PPCF128;
 574   } else if (OpVT == MVT::i128) {
 575     if (RetVT == MVT::f32)
 576       return UINTTOFP_I128_F32;
 577     if (RetVT == MVT::f64)
 578       return UINTTOFP_I128_F64;
 579     if (RetVT == MVT::f80)
 580       return UINTTOFP_I128_F80;
 581     if (RetVT == MVT::f128)
 582       return UINTTOFP_I128_F128;
 583     if (RetVT == MVT::ppcf128)
 584       return UINTTOFP_I128_PPCF128;
 585   }
 586   return UNKNOWN_LIBCALL;
 587 }
 588
 589 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 590 ///
 591 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 592   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 593   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 594   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 595   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 596   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 597   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 598   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 599   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 600   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 601   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 602   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 603   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 604   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 605   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 606   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 607   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 608   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 609   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 610   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 611   CCs[RTLIB::UO_F32] = ISD::SETNE;
 612   CCs[RTLIB::UO_F64] = ISD::SETNE;
 613   CCs[RTLIB::UO_F128] = ISD::SETNE;
 614   CCs[RTLIB::O_F32] = ISD::SETEQ;
 615   CCs[RTLIB::O_F64] = ISD::SETEQ;
 616   CCs[RTLIB::O_F128] = ISD::SETEQ;
 617 }
 618
 619 /// NOTE: The constructor takes ownership of TLOF.
 620 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm,
 621                                        const TargetLoweringObjectFile *tlof)
 622   : TM(tm), TD(TM.getDataLayout()), TLOF(*tlof) {
 623   initActions();
 624
 625   // Perform these initializations only once.
 626   IsLittleEndian = TD->isLittleEndian();
 627   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize(0));
 628   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 629   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 630     = MaxStoresPerMemmoveOptSize = 4;
 631   UseUnderscoreSetJmp = false;
 632   UseUnderscoreLongJmp = false;
 633   SelectIsExpensive = false;
 634   IntDivIsCheap = false;
 635   Pow2DivIsCheap = false;
 636   JumpIsExpensive = false;
 637   PredictableSelectIsExpensive = false;
 638   StackPointerRegisterToSaveRestore = 0;
 639   ExceptionPointerRegister = 0;
 640   ExceptionSelectorRegister = 0;
 641   BooleanContents = UndefinedBooleanContent;
 642   BooleanVectorContents = UndefinedBooleanContent;
 643   SchedPreferenceInfo = Sched::ILP;
 644   JumpBufSize = 0;
 645   JumpBufAlignment = 0;
 646   MinFunctionAlignment = 0;
 647   PrefFunctionAlignment = 0;
 648   PrefLoopAlignment = 0;
 649   MinStackArgumentAlignment = 1;
 650   ShouldFoldAtomicFences = false;
 651   InsertFencesForAtomic = false;
 652   SupportJumpTables = true;
 653   MinimumJumpTableEntries = 4;
 654
 655   InitLibcallNames(LibcallRoutineNames, TM);
 656   InitCmpLibcallCCs(CmpLibcallCCs);
 657   InitLibcallCallingConvs(LibcallCallingConvs);
 658 }
 659
 660 TargetLoweringBase::~TargetLoweringBase() {
 661   delete &TLOF;
 662 }
 663
 664 void TargetLoweringBase::initActions() {
 665   // All operations default to being supported.
 666   memset(OpActions, 0, sizeof(OpActions));
 667   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 668   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 669   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 670   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 671   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 672   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 673
 674   // Set default actions for various operations.
 675   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 676     // Default all indexed load / store to expand.
 677     for (unsigned IM = (unsigned)ISD::PRE_INC;
 678          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 679       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 680       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 681     }
 682
 683     // These operations default to expand.
 684     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 686   }
 687
 688   // Most targets ignore the @llvm.prefetch intrinsic.
 689   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 690
 691   // ConstantFP nodes default to expand.  Targets can either change this to
 692   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 693   // to optimize expansions for certain constants.
 694   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 695   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 696   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 697   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 698   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 699
 700   // These library functions default to expand.
 701   setOperationAction(ISD::FLOG ,  MVT::f16, Expand);
 702   setOperationAction(ISD::FLOG2,  MVT::f16, Expand);
 703   setOperationAction(ISD::FLOG10, MVT::f16, Expand);
 704   setOperationAction(ISD::FEXP ,  MVT::f16, Expand);
 705   setOperationAction(ISD::FEXP2,  MVT::f16, Expand);
 706   setOperationAction(ISD::FFLOOR, MVT::f16, Expand);
 707   setOperationAction(ISD::FNEARBYINT, MVT::f16, Expand);
 708   setOperationAction(ISD::FCEIL,  MVT::f16, Expand);
 709   setOperationAction(ISD::FRINT,  MVT::f16, Expand);
 710   setOperationAction(ISD::FTRUNC, MVT::f16, Expand);
 711   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 712   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 713   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 714   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 715   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 716   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 717   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 718   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 719   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 720   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 721   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 722   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 723   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 724   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 725   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 726   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 727   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 728   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 729   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 730   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 731   setOperationAction(ISD::FLOG ,  MVT::f128, Expand);
 732   setOperationAction(ISD::FLOG2,  MVT::f128, Expand);
 733   setOperationAction(ISD::FLOG10, MVT::f128, Expand);
 734   setOperationAction(ISD::FEXP ,  MVT::f128, Expand);
 735   setOperationAction(ISD::FEXP2,  MVT::f128, Expand);
 736   setOperationAction(ISD::FFLOOR, MVT::f128, Expand);
 737   setOperationAction(ISD::FNEARBYINT, MVT::f128, Expand);
 738   setOperationAction(ISD::FCEIL,  MVT::f128, Expand);
 739   setOperationAction(ISD::FRINT,  MVT::f128, Expand);
 740   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 741
 742   // Default ISD::TRAP to expand (which turns it into abort).
 743   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 744
 745   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 746   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 747   //
 748   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 749 }
 750
 751 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 752   return MVT::getIntegerVT(8*TD->getPointerSize(0));
 753 }
 754
 755 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 756   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 757   if (LHSTy.isVector())
 758     return LHSTy;
 759   return getScalarShiftAmountTy(LHSTy);
 760 }
 761
 762 /// canOpTrap - Returns true if the operation can trap for the value type.
 763 /// VT must be a legal type.
 764 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 765   assert(isTypeLegal(VT));
 766   switch (Op) {
 767   default:
 768     return false;
 769   case ISD::FDIV:
 770   case ISD::FREM:
 771   case ISD::SDIV:
 772   case ISD::UDIV:
 773   case ISD::SREM:
 774   case ISD::UREM:
 775     return true;
 776   }
 777 }
 778
 779
 780 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 781                                           unsigned &NumIntermediates,
 782                                           MVT &RegisterVT,
 783                                           TargetLoweringBase *TLI) {
 784   // Figure out the right, legal destination reg to copy into.
 785   unsigned NumElts = VT.getVectorNumElements();
 786   MVT EltTy = VT.getVectorElementType();
 787
 788   unsigned NumVectorRegs = 1;
 789
 790   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 791   // could break down into LHS/RHS like LegalizeDAG does.
 792   if (!isPowerOf2_32(NumElts)) {
 793     NumVectorRegs = NumElts;
 794     NumElts = 1;
 795   }
 796
 797   // Divide the input until we get to a supported size.  This will always
 798   // end with a scalar if the target doesn't support vectors.
 799   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 800     NumElts >>= 1;
 801     NumVectorRegs <<= 1;
 802   }
 803
 804   NumIntermediates = NumVectorRegs;
 805
 806   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 807   if (!TLI->isTypeLegal(NewVT))
 808     NewVT = EltTy;
 809   IntermediateVT = NewVT;
 810
 811   unsigned NewVTSize = NewVT.getSizeInBits();
 812
 813   // Convert sizes such as i33 to i64.
 814   if (!isPowerOf2_32(NewVTSize))
 815     NewVTSize = NextPowerOf2(NewVTSize);
 816
 817   MVT DestVT = TLI->getRegisterType(NewVT);
 818   RegisterVT = DestVT;
 819   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 820     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 821
 822   // Otherwise, promotion or legal types use the same number of registers as
 823   // the vector decimated to the appropriate level.
 824   return NumVectorRegs;
 825 }
 826
 827 /// isLegalRC - Return true if the value types that can be represented by the
 828 /// specified register class are all legal.
 829 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
 830   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 831        I != E; ++I) {
 832     if (isTypeLegal(*I))
 833       return true;
 834   }
 835   return false;
 836 }
 837
 838 /// findRepresentativeClass - Return the largest legal super-reg register class
 839 /// of the register class for the specified type and its associated "cost".
 840 std::pair<const TargetRegisterClass*, uint8_t>
 841 TargetLoweringBase::findRepresentativeClass(MVT VT) const {
 842   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 843   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
 844   if (!RC)
 845     return std::make_pair(RC, 0);
 846
 847   // Compute the set of all super-register classes.
 848   BitVector SuperRegRC(TRI->getNumRegClasses());
 849   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
 850     SuperRegRC.setBitsInMask(RCI.getMask());
 851
 852   // Find the first legal register class with the largest spill size.
 853   const TargetRegisterClass *BestRC = RC;
 854   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
 855     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
 856     // We want the largest possible spill size.
 857     if (SuperRC->getSize() <= BestRC->getSize())
 858       continue;
 859     if (!isLegalRC(SuperRC))
 860       continue;
 861     BestRC = SuperRC;
 862   }
 863   return std::make_pair(BestRC, 1);
 864 }
 865
 866 /// computeRegisterProperties - Once all of the register classes are added,
 867 /// this allows us to compute derived properties we expose.
 868 void TargetLoweringBase::computeRegisterProperties() {
 869   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 870          "Too many value types for ValueTypeActions to hold!");
 871
 872   // Everything defaults to needing one register.
 873   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 874     NumRegistersForVT[i] = 1;
 875     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 876   }
 877   // ...except isVoid, which doesn't need any registers.
 878   NumRegistersForVT[MVT::isVoid] = 0;
 879
 880   // Find the largest integer register class.
 881   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 882   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 883     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 884
 885   // Every integer value type larger than this largest register takes twice as
 886   // many registers to represent as the previous ValueType.
 887   for (unsigned ExpandedReg = LargestIntReg + 1;
 888        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
 889     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 890     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 891     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 892     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
 893                                    TypeExpandInteger);
 894   }
 895
 896   // Inspect all of the ValueType's smaller than the largest integer
 897   // register to see which ones need promotion.
 898   unsigned LegalIntReg = LargestIntReg;
 899   for (unsigned IntReg = LargestIntReg - 1;
 900        IntReg >= (unsigned)MVT::i1; --IntReg) {
 901     MVT IVT = (MVT::SimpleValueType)IntReg;
 902     if (isTypeLegal(IVT)) {
 903       LegalIntReg = IntReg;
 904     } else {
 905       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 906         (const MVT::SimpleValueType)LegalIntReg;
 907       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 908     }
 909   }
 910
 911   // ppcf128 type is really two f64's.
 912   if (!isTypeLegal(MVT::ppcf128)) {
 913     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 914     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 915     TransformToType[MVT::ppcf128] = MVT::f64;
 916     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 917   }
 918
 919   // Decide how to handle f128. If the target does not have native f128 support,
 920   // expand it to i128 and we will be generating soft float library calls.
 921   if (!isTypeLegal(MVT::f128)) {
 922     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
 923     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
 924     TransformToType[MVT::f128] = MVT::i128;
 925     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 926   }
 927
 928   // Decide how to handle f64. If the target does not have native f64 support,
 929   // expand it to i64 and we will be generating soft float library calls.
 930   if (!isTypeLegal(MVT::f64)) {
 931     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 932     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 933     TransformToType[MVT::f64] = MVT::i64;
 934     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 935   }
 936
 937   // Decide how to handle f32. If the target does not have native support for
 938   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 939   if (!isTypeLegal(MVT::f32)) {
 940     if (isTypeLegal(MVT::f64)) {
 941       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 942       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 943       TransformToType[MVT::f32] = MVT::f64;
 944       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 945     } else {
 946       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 947       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 948       TransformToType[MVT::f32] = MVT::i32;
 949       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 950     }
 951   }
 952
 953   // Loop over all of the vector value types to see which need transformations.
 954   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 955        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 956     MVT VT = (MVT::SimpleValueType)i;
 957     if (isTypeLegal(VT)) continue;
 958
 959     // Determine if there is a legal wider type.  If so, we should promote to
 960     // that wider vector type.
 961     MVT EltVT = VT.getVectorElementType();
 962     unsigned NElts = VT.getVectorNumElements();
 963     if (NElts != 1 && !shouldSplitVectorElementType(EltVT)) {
 964       bool IsLegalWiderType = false;
 965       // First try to promote the elements of integer vectors. If no legal
 966       // promotion was found, fallback to the widen-vector method.
 967       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 968         MVT SVT = (MVT::SimpleValueType)nVT;
 969         // Promote vectors of integers to vectors with the same number
 970         // of elements, with a wider element type.
 971         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 972             && SVT.getVectorNumElements() == NElts &&
 973             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 974           TransformToType[i] = SVT;
 975           RegisterTypeForVT[i] = SVT;
 976           NumRegistersForVT[i] = 1;
 977           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 978           IsLegalWiderType = true;
 979           break;
 980         }
 981       }
 982
 983       if (IsLegalWiderType) continue;
 984
 985       // Try to widen the vector.
 986       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 987         MVT SVT = (MVT::SimpleValueType)nVT;
 988         if (SVT.getVectorElementType() == EltVT &&
 989             SVT.getVectorNumElements() > NElts &&
 990             isTypeLegal(SVT)) {
 991           TransformToType[i] = SVT;
 992           RegisterTypeForVT[i] = SVT;
 993           NumRegistersForVT[i] = 1;
 994           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 995           IsLegalWiderType = true;
 996           break;
 997         }
 998       }
 999       if (IsLegalWiderType) continue;
1000     }
1001
1002     MVT IntermediateVT;
1003     MVT RegisterVT;
1004     unsigned NumIntermediates;
1005     NumRegistersForVT[i] =
1006       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
1007                                 RegisterVT, this);
1008     RegisterTypeForVT[i] = RegisterVT;
1009
1010     MVT NVT = VT.getPow2VectorType();
1011     if (NVT == VT) {
1012       // Type is already a power of 2.  The default action is to split.
1013       TransformToType[i] = MVT::Other;
1014       unsigned NumElts = VT.getVectorNumElements();
1015       ValueTypeActions.setTypeAction(VT,
1016             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
1017     } else {
1018       TransformToType[i] = NVT;
1019       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1020     }
1021   }
1022
1023   // Determine the 'representative' register class for each value type.
1024   // An representative register class is the largest (meaning one which is
1025   // not a sub-register class / subreg register class) legal register class for
1026   // a group of value types. For example, on i386, i8, i16, and i32
1027   // representative would be GR32; while on x86_64 it's GR64.
1028   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1029     const TargetRegisterClass* RRC;
1030     uint8_t Cost;
1031     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
1032     RepRegClassForVT[i] = RRC;
1033     RepRegClassCostForVT[i] = Cost;
1034   }
1035 }
1036
1037 EVT TargetLoweringBase::getSetCCResultType(EVT VT) const {
1038   assert(!VT.isVector() && "No default SetCC type for vectors!");
1039   return getPointerTy(0).SimpleTy;
1040 }
1041
1042 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1043   return MVT::i32; // return the default value
1044 }
1045
1046 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1047 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1048 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1049 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1050 ///
1051 /// This method returns the number of registers needed, and the VT for each
1052 /// register.  It also returns the VT and quantity of the intermediate values
1053 /// before they are promoted/expanded.
1054 ///
1055 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1056                                                 EVT &IntermediateVT,
1057                                                 unsigned &NumIntermediates,
1058                                                 MVT &RegisterVT) const {
1059   unsigned NumElts = VT.getVectorNumElements();
1060
1061   // If there is a wider vector type with the same element type as this one,
1062   // or a promoted vector type that has the same number of elements which
1063   // are wider, then we should convert to that legal vector type.
1064   // This handles things like <2 x float> -> <4 x float> and
1065   // <4 x i1> -> <4 x i32>.
1066   LegalizeTypeAction TA = getTypeAction(Context, VT);
1067   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1068     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1069     if (isTypeLegal(RegisterEVT)) {
1070       IntermediateVT = RegisterEVT;
1071       RegisterVT = RegisterEVT.getSimpleVT();
1072       NumIntermediates = 1;
1073       return 1;
1074     }
1075   }
1076
1077   // Figure out the right, legal destination reg to copy into.
1078   EVT EltTy = VT.getVectorElementType();
1079
1080   unsigned NumVectorRegs = 1;
1081
1082   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1083   // could break down into LHS/RHS like LegalizeDAG does.
1084   if (!isPowerOf2_32(NumElts)) {
1085     NumVectorRegs = NumElts;
1086     NumElts = 1;
1087   }
1088
1089   // Divide the input until we get to a supported size.  This will always
1090   // end with a scalar if the target doesn't support vectors.
1091   while (NumElts > 1 && !isTypeLegal(
1092                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1093     NumElts >>= 1;
1094     NumVectorRegs <<= 1;
1095   }
1096
1097   NumIntermediates = NumVectorRegs;
1098
1099   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1100   if (!isTypeLegal(NewVT))
1101     NewVT = EltTy;
1102   IntermediateVT = NewVT;
1103
1104   MVT DestVT = getRegisterType(Context, NewVT);
1105   RegisterVT = DestVT;
1106   unsigned NewVTSize = NewVT.getSizeInBits();
1107
1108   // Convert sizes such as i33 to i64.
1109   if (!isPowerOf2_32(NewVTSize))
1110     NewVTSize = NextPowerOf2(NewVTSize);
1111
1112   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1113     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1114
1115   // Otherwise, promotion or legal types use the same number of registers as
1116   // the vector decimated to the appropriate level.
1117   return NumVectorRegs;
1118 }
1119
1120 /// Get the EVTs and ArgFlags collections that represent the legalized return
1121 /// type of the given function.  This does not require a DAG or a return value,
1122 /// and is suitable for use before any DAGs for the function are constructed.
1123 /// TODO: Move this out of TargetLowering.cpp.
1124 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1125                          SmallVectorImpl<ISD::OutputArg> &Outs,
1126                          const TargetLowering &TLI) {
1127   SmallVector<EVT, 4> ValueVTs;
1128   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1129   unsigned NumValues = ValueVTs.size();
1130   if (NumValues == 0) return;
1131
1132   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1133     EVT VT = ValueVTs[j];
1134     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1135
1136     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1137       ExtendKind = ISD::SIGN_EXTEND;
1138     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1139       ExtendKind = ISD::ZERO_EXTEND;
1140
1141     // FIXME: C calling convention requires the return type to be promoted to
1142     // at least 32-bit. But this is not necessary for non-C calling
1143     // conventions. The frontend should mark functions whose return values
1144     // require promoting with signext or zeroext attributes.
1145     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1146       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1147       if (VT.bitsLT(MinVT))
1148         VT = MinVT;
1149     }
1150
1151     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1152     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1153
1154     // 'inreg' on function refers to return value
1155     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1156     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1157       Flags.setInReg();
1158
1159     // Propagate extension type if any
1160     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1161       Flags.setSExt();
1162     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1163       Flags.setZExt();
1164
1165     for (unsigned i = 0; i < NumParts; ++i)
1166       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true, 0, 0));
1167   }
1168 }
1169
1170 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1171 /// function arguments in the caller parameter area.  This is the actual
1172 /// alignment, not its logarithm.
1173 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1174   return TD->getCallFrameTypeAlignment(Ty);
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 //  TargetTransformInfo Helpers
1179 //===----------------------------------------------------------------------===//
1180
1181 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1182   enum InstructionOpcodes {
1183 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1184 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1185 #include "llvm/IR/Instruction.def"
1186   };
1187   switch (static_cast<InstructionOpcodes>(Opcode)) {
1188   case Ret:            return 0;
1189   case Br:             return 0;
1190   case Switch:         return 0;
1191   case IndirectBr:     return 0;
1192   case Invoke:         return 0;
1193   case Resume:         return 0;
1194   case Unreachable:    return 0;
1195   case Add:            return ISD::ADD;
1196   case FAdd:           return ISD::FADD;
1197   case Sub:            return ISD::SUB;
1198   case FSub:           return ISD::FSUB;
1199   case Mul:            return ISD::MUL;
1200   case FMul:           return ISD::FMUL;
1201   case UDiv:           return ISD::UDIV;
1202   case SDiv:           return ISD::UDIV;
1203   case FDiv:           return ISD::FDIV;
1204   case URem:           return ISD::UREM;
1205   case SRem:           return ISD::SREM;
1206   case FRem:           return ISD::FREM;
1207   case Shl:            return ISD::SHL;
1208   case LShr:           return ISD::SRL;
1209   case AShr:           return ISD::SRA;
1210   case And:            return ISD::AND;
1211   case Or:             return ISD::OR;
1212   case Xor:            return ISD::XOR;
1213   case Alloca:         return 0;
1214   case Load:           return ISD::LOAD;
1215   case Store:          return ISD::STORE;
1216   case GetElementPtr:  return 0;
1217   case Fence:          return 0;
1218   case AtomicCmpXchg:  return 0;
1219   case AtomicRMW:      return 0;
1220   case Trunc:          return ISD::TRUNCATE;
1221   case ZExt:           return ISD::ZERO_EXTEND;
1222   case SExt:           return ISD::SIGN_EXTEND;
1223   case FPToUI:         return ISD::FP_TO_UINT;
1224   case FPToSI:         return ISD::FP_TO_SINT;
1225   case UIToFP:         return ISD::UINT_TO_FP;
1226   case SIToFP:         return ISD::SINT_TO_FP;
1227   case FPTrunc:        return ISD::FP_ROUND;
1228   case FPExt:          return ISD::FP_EXTEND;
1229   case PtrToInt:       return ISD::BITCAST;
1230   case IntToPtr:       return ISD::BITCAST;
1231   case BitCast:        return ISD::BITCAST;
1232   case ICmp:           return ISD::SETCC;
1233   case FCmp:           return ISD::SETCC;
1234   case PHI:            return 0;
1235   case Call:           return 0;
1236   case Select:         return ISD::SELECT;
1237   case UserOp1:        return 0;
1238   case UserOp2:        return 0;
1239   case VAArg:          return 0;
1240   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1241   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1242   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1243   case ExtractValue:   return ISD::MERGE_VALUES;
1244   case InsertValue:    return ISD::MERGE_VALUES;
1245   case LandingPad:     return 0;
1246   }
1247
1248   llvm_unreachable("Unknown instruction type encountered!");
1249 }
1250
1251 std::pair<unsigned, MVT>
1252 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1253   LLVMContext &C = Ty->getContext();
1254   EVT MTy = getValueType(Ty);
1255
1256   unsigned Cost = 1;
1257   // We keep legalizing the type until we find a legal kind. We assume that
1258   // the only operation that costs anything is the split. After splitting
1259   // we need to handle two types.
1260   while (true) {
1261     LegalizeKind LK = getTypeConversion(C, MTy);
1262
1263     if (LK.first == TypeLegal)
1264       return std::make_pair(Cost, MTy.getSimpleVT());
1265
1266     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1267       Cost *= 2;
1268
1269     // Keep legalizing the type.
1270     MTy = LK.second;
1271   }
1272 }
1273
1274 //===----------------------------------------------------------------------===//
1275 //  Loop Strength Reduction hooks
1276 //===----------------------------------------------------------------------===//
1277
1278 /// isLegalAddressingMode - Return true if the addressing mode represented
1279 /// by AM is legal for this target, for a load/store of the specified type.
1280 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1281                                            Type *Ty) const {
1282   // The default implementation of this implements a conservative RISCy, r+r and
1283   // r+i addr mode.
1284
1285   // Allows a sign-extended 16-bit immediate field.
1286   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1287     return false;
1288
1289   // No global is ever allowed as a base.
1290   if (AM.BaseGV)
1291     return false;
1292
1293   // Only support r+r,
1294   switch (AM.Scale) {
1295   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1296     break;
1297   case 1:
1298     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1299       return false;
1300     // Otherwise we have r+r or r+i.
1301     break;
1302   case 2:
1303     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1304       return false;
1305     // Allow 2*r as r+r.
1306     break;
1307   }
1308
1309   return true;
1310 }