lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/CodeGen/StackMaps.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/DerivedTypes.h"
  26 #include "llvm/IR/GlobalVariable.h"
  27 #include "llvm/IR/Mangler.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/MC/MCContext.h"
  30 #include "llvm/MC/MCExpr.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetLoweringObjectFile.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 #include <cctype>
  39 using namespace llvm;
  40
  41 /// InitLibcallNames - Set default libcall names.
  42 ///
  43 static void InitLibcallNames(const char **Names, const Triple &TT) {
  44   Names[RTLIB::SHL_I16] = "__ashlhi3";
  45   Names[RTLIB::SHL_I32] = "__ashlsi3";
  46   Names[RTLIB::SHL_I64] = "__ashldi3";
  47   Names[RTLIB::SHL_I128] = "__ashlti3";
  48   Names[RTLIB::SRL_I16] = "__lshrhi3";
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  52   Names[RTLIB::SRA_I16] = "__ashrhi3";
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  56   Names[RTLIB::MUL_I8] = "__mulqi3";
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  84
  85   // These are generally not available.
  86   Names[RTLIB::SDIVREM_I8] = nullptr;
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  96
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 295   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 296   Names[RTLIB::SINTTOFP_I128_F128] = "__floattitf";
 297   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 298   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 299   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 300   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 301   Names[RTLIB::UINTTOFP_I32_F128] = "__floatunsitf";
 302   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 303   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 304   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 305   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 306   Names[RTLIB::UINTTOFP_I64_F128] = "__floatunditf";
 307   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 308   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 309   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 310   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 311   Names[RTLIB::UINTTOFP_I128_F128] = "__floatuntitf";
 312   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 313   Names[RTLIB::OEQ_F32] = "__eqsf2";
 314   Names[RTLIB::OEQ_F64] = "__eqdf2";
 315   Names[RTLIB::OEQ_F128] = "__eqtf2";
 316   Names[RTLIB::UNE_F32] = "__nesf2";
 317   Names[RTLIB::UNE_F64] = "__nedf2";
 318   Names[RTLIB::UNE_F128] = "__netf2";
 319   Names[RTLIB::OGE_F32] = "__gesf2";
 320   Names[RTLIB::OGE_F64] = "__gedf2";
 321   Names[RTLIB::OGE_F128] = "__getf2";
 322   Names[RTLIB::OLT_F32] = "__ltsf2";
 323   Names[RTLIB::OLT_F64] = "__ltdf2";
 324   Names[RTLIB::OLT_F128] = "__lttf2";
 325   Names[RTLIB::OLE_F32] = "__lesf2";
 326   Names[RTLIB::OLE_F64] = "__ledf2";
 327   Names[RTLIB::OLE_F128] = "__letf2";
 328   Names[RTLIB::OGT_F32] = "__gtsf2";
 329   Names[RTLIB::OGT_F64] = "__gtdf2";
 330   Names[RTLIB::OGT_F128] = "__gttf2";
 331   Names[RTLIB::UO_F32] = "__unordsf2";
 332   Names[RTLIB::UO_F64] = "__unorddf2";
 333   Names[RTLIB::UO_F128] = "__unordtf2";
 334   Names[RTLIB::O_F32] = "__unordsf2";
 335   Names[RTLIB::O_F64] = "__unorddf2";
 336   Names[RTLIB::O_F128] = "__unordtf2";
 337   Names[RTLIB::MEMCPY] = "memcpy";
 338   Names[RTLIB::MEMMOVE] = "memmove";
 339   Names[RTLIB::MEMSET] = "memset";
 340   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 341   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 342   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 343   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 344   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 345   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16] = "__sync_val_compare_and_swap_16";
 346   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 347   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 348   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 349   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 350   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_16] = "__sync_lock_test_and_set_16";
 351   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 352   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 353   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 354   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 355   Names[RTLIB::SYNC_FETCH_AND_ADD_16] = "__sync_fetch_and_add_16";
 356   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 357   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 358   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 359   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 360   Names[RTLIB::SYNC_FETCH_AND_SUB_16] = "__sync_fetch_and_sub_16";
 361   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 362   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 363   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 364   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 365   Names[RTLIB::SYNC_FETCH_AND_AND_16] = "__sync_fetch_and_and_16";
 366   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 367   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 368   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 369   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 370   Names[RTLIB::SYNC_FETCH_AND_OR_16] = "__sync_fetch_and_or_16";
 371   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 372   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 373   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 374   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 375   Names[RTLIB::SYNC_FETCH_AND_XOR_16] = "__sync_fetch_and_xor_16";
 376   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 377   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 378   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 379   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 380   Names[RTLIB::SYNC_FETCH_AND_NAND_16] = "__sync_fetch_and_nand_16";
 381   Names[RTLIB::SYNC_FETCH_AND_MAX_1] = "__sync_fetch_and_max_1";
 382   Names[RTLIB::SYNC_FETCH_AND_MAX_2] = "__sync_fetch_and_max_2";
 383   Names[RTLIB::SYNC_FETCH_AND_MAX_4] = "__sync_fetch_and_max_4";
 384   Names[RTLIB::SYNC_FETCH_AND_MAX_8] = "__sync_fetch_and_max_8";
 385   Names[RTLIB::SYNC_FETCH_AND_MAX_16] = "__sync_fetch_and_max_16";
 386   Names[RTLIB::SYNC_FETCH_AND_UMAX_1] = "__sync_fetch_and_umax_1";
 387   Names[RTLIB::SYNC_FETCH_AND_UMAX_2] = "__sync_fetch_and_umax_2";
 388   Names[RTLIB::SYNC_FETCH_AND_UMAX_4] = "__sync_fetch_and_umax_4";
 389   Names[RTLIB::SYNC_FETCH_AND_UMAX_8] = "__sync_fetch_and_umax_8";
 390   Names[RTLIB::SYNC_FETCH_AND_UMAX_16] = "__sync_fetch_and_umax_16";
 391   Names[RTLIB::SYNC_FETCH_AND_MIN_1] = "__sync_fetch_and_min_1";
 392   Names[RTLIB::SYNC_FETCH_AND_MIN_2] = "__sync_fetch_and_min_2";
 393   Names[RTLIB::SYNC_FETCH_AND_MIN_4] = "__sync_fetch_and_min_4";
 394   Names[RTLIB::SYNC_FETCH_AND_MIN_8] = "__sync_fetch_and_min_8";
 395   Names[RTLIB::SYNC_FETCH_AND_MIN_16] = "__sync_fetch_and_min_16";
 396   Names[RTLIB::SYNC_FETCH_AND_UMIN_1] = "__sync_fetch_and_umin_1";
 397   Names[RTLIB::SYNC_FETCH_AND_UMIN_2] = "__sync_fetch_and_umin_2";
 398   Names[RTLIB::SYNC_FETCH_AND_UMIN_4] = "__sync_fetch_and_umin_4";
 399   Names[RTLIB::SYNC_FETCH_AND_UMIN_8] = "__sync_fetch_and_umin_8";
 400   Names[RTLIB::SYNC_FETCH_AND_UMIN_16] = "__sync_fetch_and_umin_16";
 401
 402   if (TT.getEnvironment() == Triple::GNU) {
 403     Names[RTLIB::SINCOS_F32] = "sincosf";
 404     Names[RTLIB::SINCOS_F64] = "sincos";
 405     Names[RTLIB::SINCOS_F80] = "sincosl";
 406     Names[RTLIB::SINCOS_F128] = "sincosl";
 407     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 408   } else {
 409     // These are generally not available.
 410     Names[RTLIB::SINCOS_F32] = nullptr;
 411     Names[RTLIB::SINCOS_F64] = nullptr;
 412     Names[RTLIB::SINCOS_F80] = nullptr;
 413     Names[RTLIB::SINCOS_F128] = nullptr;
 414     Names[RTLIB::SINCOS_PPCF128] = nullptr;
 415   }
 416
 417   if (!TT.isOSOpenBSD()) {
 418     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = "__stack_chk_fail";
 419   } else {
 420     // These are generally not available.
 421     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = nullptr;
 422   }
 423 }
 424
 425 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 426 ///
 427 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 428   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 429     CCs[i] = CallingConv::C;
 430   }
 431 }
 432
 433 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 434 /// UNKNOWN_LIBCALL if there is none.
 435 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 436   if (OpVT == MVT::f16) {
 437     if (RetVT == MVT::f32)
 438       return FPEXT_F16_F32;
 439   } else if (OpVT == MVT::f32) {
 440     if (RetVT == MVT::f64)
 441       return FPEXT_F32_F64;
 442     if (RetVT == MVT::f128)
 443       return FPEXT_F32_F128;
 444   } else if (OpVT == MVT::f64) {
 445     if (RetVT == MVT::f128)
 446       return FPEXT_F64_F128;
 447   }
 448
 449   return UNKNOWN_LIBCALL;
 450 }
 451
 452 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 453 /// UNKNOWN_LIBCALL if there is none.
 454 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 455   if (RetVT == MVT::f16) {
 456     if (OpVT == MVT::f32)
 457       return FPROUND_F32_F16;
 458     if (OpVT == MVT::f64)
 459       return FPROUND_F64_F16;
 460     if (OpVT == MVT::f80)
 461       return FPROUND_F80_F16;
 462     if (OpVT == MVT::f128)
 463       return FPROUND_F128_F16;
 464     if (OpVT == MVT::ppcf128)
 465       return FPROUND_PPCF128_F16;
 466   } else if (RetVT == MVT::f32) {
 467     if (OpVT == MVT::f64)
 468       return FPROUND_F64_F32;
 469     if (OpVT == MVT::f80)
 470       return FPROUND_F80_F32;
 471     if (OpVT == MVT::f128)
 472       return FPROUND_F128_F32;
 473     if (OpVT == MVT::ppcf128)
 474       return FPROUND_PPCF128_F32;
 475   } else if (RetVT == MVT::f64) {
 476     if (OpVT == MVT::f80)
 477       return FPROUND_F80_F64;
 478     if (OpVT == MVT::f128)
 479       return FPROUND_F128_F64;
 480     if (OpVT == MVT::ppcf128)
 481       return FPROUND_PPCF128_F64;
 482   }
 483
 484   return UNKNOWN_LIBCALL;
 485 }
 486
 487 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 488 /// UNKNOWN_LIBCALL if there is none.
 489 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 490   if (OpVT == MVT::f32) {
 491     if (RetVT == MVT::i8)
 492       return FPTOSINT_F32_I8;
 493     if (RetVT == MVT::i16)
 494       return FPTOSINT_F32_I16;
 495     if (RetVT == MVT::i32)
 496       return FPTOSINT_F32_I32;
 497     if (RetVT == MVT::i64)
 498       return FPTOSINT_F32_I64;
 499     if (RetVT == MVT::i128)
 500       return FPTOSINT_F32_I128;
 501   } else if (OpVT == MVT::f64) {
 502     if (RetVT == MVT::i8)
 503       return FPTOSINT_F64_I8;
 504     if (RetVT == MVT::i16)
 505       return FPTOSINT_F64_I16;
 506     if (RetVT == MVT::i32)
 507       return FPTOSINT_F64_I32;
 508     if (RetVT == MVT::i64)
 509       return FPTOSINT_F64_I64;
 510     if (RetVT == MVT::i128)
 511       return FPTOSINT_F64_I128;
 512   } else if (OpVT == MVT::f80) {
 513     if (RetVT == MVT::i32)
 514       return FPTOSINT_F80_I32;
 515     if (RetVT == MVT::i64)
 516       return FPTOSINT_F80_I64;
 517     if (RetVT == MVT::i128)
 518       return FPTOSINT_F80_I128;
 519   } else if (OpVT == MVT::f128) {
 520     if (RetVT == MVT::i32)
 521       return FPTOSINT_F128_I32;
 522     if (RetVT == MVT::i64)
 523       return FPTOSINT_F128_I64;
 524     if (RetVT == MVT::i128)
 525       return FPTOSINT_F128_I128;
 526   } else if (OpVT == MVT::ppcf128) {
 527     if (RetVT == MVT::i32)
 528       return FPTOSINT_PPCF128_I32;
 529     if (RetVT == MVT::i64)
 530       return FPTOSINT_PPCF128_I64;
 531     if (RetVT == MVT::i128)
 532       return FPTOSINT_PPCF128_I128;
 533   }
 534   return UNKNOWN_LIBCALL;
 535 }
 536
 537 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 538 /// UNKNOWN_LIBCALL if there is none.
 539 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 540   if (OpVT == MVT::f32) {
 541     if (RetVT == MVT::i8)
 542       return FPTOUINT_F32_I8;
 543     if (RetVT == MVT::i16)
 544       return FPTOUINT_F32_I16;
 545     if (RetVT == MVT::i32)
 546       return FPTOUINT_F32_I32;
 547     if (RetVT == MVT::i64)
 548       return FPTOUINT_F32_I64;
 549     if (RetVT == MVT::i128)
 550       return FPTOUINT_F32_I128;
 551   } else if (OpVT == MVT::f64) {
 552     if (RetVT == MVT::i8)
 553       return FPTOUINT_F64_I8;
 554     if (RetVT == MVT::i16)
 555       return FPTOUINT_F64_I16;
 556     if (RetVT == MVT::i32)
 557       return FPTOUINT_F64_I32;
 558     if (RetVT == MVT::i64)
 559       return FPTOUINT_F64_I64;
 560     if (RetVT == MVT::i128)
 561       return FPTOUINT_F64_I128;
 562   } else if (OpVT == MVT::f80) {
 563     if (RetVT == MVT::i32)
 564       return FPTOUINT_F80_I32;
 565     if (RetVT == MVT::i64)
 566       return FPTOUINT_F80_I64;
 567     if (RetVT == MVT::i128)
 568       return FPTOUINT_F80_I128;
 569   } else if (OpVT == MVT::f128) {
 570     if (RetVT == MVT::i32)
 571       return FPTOUINT_F128_I32;
 572     if (RetVT == MVT::i64)
 573       return FPTOUINT_F128_I64;
 574     if (RetVT == MVT::i128)
 575       return FPTOUINT_F128_I128;
 576   } else if (OpVT == MVT::ppcf128) {
 577     if (RetVT == MVT::i32)
 578       return FPTOUINT_PPCF128_I32;
 579     if (RetVT == MVT::i64)
 580       return FPTOUINT_PPCF128_I64;
 581     if (RetVT == MVT::i128)
 582       return FPTOUINT_PPCF128_I128;
 583   }
 584   return UNKNOWN_LIBCALL;
 585 }
 586
 587 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 588 /// UNKNOWN_LIBCALL if there is none.
 589 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 590   if (OpVT == MVT::i32) {
 591     if (RetVT == MVT::f32)
 592       return SINTTOFP_I32_F32;
 593     if (RetVT == MVT::f64)
 594       return SINTTOFP_I32_F64;
 595     if (RetVT == MVT::f80)
 596       return SINTTOFP_I32_F80;
 597     if (RetVT == MVT::f128)
 598       return SINTTOFP_I32_F128;
 599     if (RetVT == MVT::ppcf128)
 600       return SINTTOFP_I32_PPCF128;
 601   } else if (OpVT == MVT::i64) {
 602     if (RetVT == MVT::f32)
 603       return SINTTOFP_I64_F32;
 604     if (RetVT == MVT::f64)
 605       return SINTTOFP_I64_F64;
 606     if (RetVT == MVT::f80)
 607       return SINTTOFP_I64_F80;
 608     if (RetVT == MVT::f128)
 609       return SINTTOFP_I64_F128;
 610     if (RetVT == MVT::ppcf128)
 611       return SINTTOFP_I64_PPCF128;
 612   } else if (OpVT == MVT::i128) {
 613     if (RetVT == MVT::f32)
 614       return SINTTOFP_I128_F32;
 615     if (RetVT == MVT::f64)
 616       return SINTTOFP_I128_F64;
 617     if (RetVT == MVT::f80)
 618       return SINTTOFP_I128_F80;
 619     if (RetVT == MVT::f128)
 620       return SINTTOFP_I128_F128;
 621     if (RetVT == MVT::ppcf128)
 622       return SINTTOFP_I128_PPCF128;
 623   }
 624   return UNKNOWN_LIBCALL;
 625 }
 626
 627 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 628 /// UNKNOWN_LIBCALL if there is none.
 629 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 630   if (OpVT == MVT::i32) {
 631     if (RetVT == MVT::f32)
 632       return UINTTOFP_I32_F32;
 633     if (RetVT == MVT::f64)
 634       return UINTTOFP_I32_F64;
 635     if (RetVT == MVT::f80)
 636       return UINTTOFP_I32_F80;
 637     if (RetVT == MVT::f128)
 638       return UINTTOFP_I32_F128;
 639     if (RetVT == MVT::ppcf128)
 640       return UINTTOFP_I32_PPCF128;
 641   } else if (OpVT == MVT::i64) {
 642     if (RetVT == MVT::f32)
 643       return UINTTOFP_I64_F32;
 644     if (RetVT == MVT::f64)
 645       return UINTTOFP_I64_F64;
 646     if (RetVT == MVT::f80)
 647       return UINTTOFP_I64_F80;
 648     if (RetVT == MVT::f128)
 649       return UINTTOFP_I64_F128;
 650     if (RetVT == MVT::ppcf128)
 651       return UINTTOFP_I64_PPCF128;
 652   } else if (OpVT == MVT::i128) {
 653     if (RetVT == MVT::f32)
 654       return UINTTOFP_I128_F32;
 655     if (RetVT == MVT::f64)
 656       return UINTTOFP_I128_F64;
 657     if (RetVT == MVT::f80)
 658       return UINTTOFP_I128_F80;
 659     if (RetVT == MVT::f128)
 660       return UINTTOFP_I128_F128;
 661     if (RetVT == MVT::ppcf128)
 662       return UINTTOFP_I128_PPCF128;
 663   }
 664   return UNKNOWN_LIBCALL;
 665 }
 666
 667 RTLIB::Libcall RTLIB::getATOMIC(unsigned Opc, MVT VT) {
 668 #define OP_TO_LIBCALL(Name, Enum)                                              \
 669   case Name:                                                                   \
 670     switch (VT.SimpleTy) {                                                     \
 671     default:                                                                   \
 672       return UNKNOWN_LIBCALL;                                                  \
 673     case MVT::i8:                                                              \
 674       return Enum##_1;                                                         \
 675     case MVT::i16:                                                             \
 676       return Enum##_2;                                                         \
 677     case MVT::i32:                                                             \
 678       return Enum##_4;                                                         \
 679     case MVT::i64:                                                             \
 680       return Enum##_8;                                                         \
 681     case MVT::i128:                                                            \
 682       return Enum##_16;                                                        \
 683     }
 684
 685   switch (Opc) {
 686     OP_TO_LIBCALL(ISD::ATOMIC_SWAP, SYNC_LOCK_TEST_AND_SET)
 687     OP_TO_LIBCALL(ISD::ATOMIC_CMP_SWAP, SYNC_VAL_COMPARE_AND_SWAP)
 688     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_ADD, SYNC_FETCH_AND_ADD)
 689     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_SUB, SYNC_FETCH_AND_SUB)
 690     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_AND, SYNC_FETCH_AND_AND)
 691     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_OR, SYNC_FETCH_AND_OR)
 692     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_XOR, SYNC_FETCH_AND_XOR)
 693     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_NAND, SYNC_FETCH_AND_NAND)
 694     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MAX, SYNC_FETCH_AND_MAX)
 695     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMAX, SYNC_FETCH_AND_UMAX)
 696     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MIN, SYNC_FETCH_AND_MIN)
 697     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMIN, SYNC_FETCH_AND_UMIN)
 698   }
 699
 700 #undef OP_TO_LIBCALL
 701
 702   return UNKNOWN_LIBCALL;
 703 }
 704
 705 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 706 ///
 707 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 708   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 709   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 710   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 711   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 712   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 713   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 714   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 715   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 716   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 717   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 718   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 719   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 720   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 721   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 722   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 723   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 724   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 725   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 726   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 727   CCs[RTLIB::UO_F32] = ISD::SETNE;
 728   CCs[RTLIB::UO_F64] = ISD::SETNE;
 729   CCs[RTLIB::UO_F128] = ISD::SETNE;
 730   CCs[RTLIB::O_F32] = ISD::SETEQ;
 731   CCs[RTLIB::O_F64] = ISD::SETEQ;
 732   CCs[RTLIB::O_F128] = ISD::SETEQ;
 733 }
 734
 735 /// NOTE: The TargetMachine owns TLOF.
 736 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm) : TM(tm) {
 737   initActions();
 738
 739   // Perform these initializations only once.
 740   IsLittleEndian = getDataLayout()->isLittleEndian();
 741   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 742   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 743     = MaxStoresPerMemmoveOptSize = 4;
 744   UseUnderscoreSetJmp = false;
 745   UseUnderscoreLongJmp = false;
 746   SelectIsExpensive = false;
 747   HasMultipleConditionRegisters = false;
 748   HasExtractBitsInsn = false;
 749   IntDivIsCheap = false;
 750   FsqrtIsCheap = false;
 751   Pow2SDivIsCheap = false;
 752   JumpIsExpensive = false;
 753   PredictableSelectIsExpensive = false;
 754   MaskAndBranchFoldingIsLegal = false;
 755   EnableExtLdPromotion = false;
 756   HasFloatingPointExceptions = true;
 757   StackPointerRegisterToSaveRestore = 0;
 758   ExceptionPointerRegister = 0;
 759   ExceptionSelectorRegister = 0;
 760   BooleanContents = UndefinedBooleanContent;
 761   BooleanFloatContents = UndefinedBooleanContent;
 762   BooleanVectorContents = UndefinedBooleanContent;
 763   SchedPreferenceInfo = Sched::ILP;
 764   JumpBufSize = 0;
 765   JumpBufAlignment = 0;
 766   MinFunctionAlignment = 0;
 767   PrefFunctionAlignment = 0;
 768   PrefLoopAlignment = 0;
 769   MinStackArgumentAlignment = 1;
 770   InsertFencesForAtomic = false;
 771   MinimumJumpTableEntries = 4;
 772
 773   InitLibcallNames(LibcallRoutineNames, Triple(TM.getTargetTriple()));
 774   InitCmpLibcallCCs(CmpLibcallCCs);
 775   InitLibcallCallingConvs(LibcallCallingConvs);
 776 }
 777
 778 void TargetLoweringBase::initActions() {
 779   // All operations default to being supported.
 780   memset(OpActions, 0, sizeof(OpActions));
 781   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 782   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 783   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 784   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 785   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 786   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 787
 788   // Set default actions for various operations.
 789   for (MVT VT : MVT::all_valuetypes()) {
 790     // Default all indexed load / store to expand.
 791     for (unsigned IM = (unsigned)ISD::PRE_INC;
 792          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 793       setIndexedLoadAction(IM, VT, Expand);
 794       setIndexedStoreAction(IM, VT, Expand);
 795     }
 796
 797     // Most backends expect to see the node which just returns the value loaded.
 798     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Expand);
 799
 800     // These operations default to expand.
 801     setOperationAction(ISD::FGETSIGN, VT, Expand);
 802     setOperationAction(ISD::CONCAT_VECTORS, VT, Expand);
 803     setOperationAction(ISD::FMINNUM, VT, Expand);
 804     setOperationAction(ISD::FMAXNUM, VT, Expand);
 805     setOperationAction(ISD::FMAD, VT, Expand);
 806
 807     // Overflow operations default to expand
 808     setOperationAction(ISD::SADDO, VT, Expand);
 809     setOperationAction(ISD::SSUBO, VT, Expand);
 810     setOperationAction(ISD::UADDO, VT, Expand);
 811     setOperationAction(ISD::USUBO, VT, Expand);
 812     setOperationAction(ISD::SMULO, VT, Expand);
 813     setOperationAction(ISD::UMULO, VT, Expand);
 814
 815     // These library functions default to expand.
 816     setOperationAction(ISD::FROUND, VT, Expand);
 817
 818     // These operations default to expand for vector types.
 819     if (VT.isVector()) {
 820       setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 821       setOperationAction(ISD::ANY_EXTEND_VECTOR_INREG, VT, Expand);
 822       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Expand);
 823       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Expand);
 824     }
 825   }
 826
 827   // Most targets ignore the @llvm.prefetch intrinsic.
 828   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 829
 830   // ConstantFP nodes default to expand.  Targets can either change this to
 831   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 832   // to optimize expansions for certain constants.
 833   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 834   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 835   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 836   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 837   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 838
 839   // These library functions default to expand.
 840   for (MVT VT : {MVT::f32, MVT::f64, MVT::f128}) {
 841     setOperationAction(ISD::FLOG ,      VT, Expand);
 842     setOperationAction(ISD::FLOG2,      VT, Expand);
 843     setOperationAction(ISD::FLOG10,     VT, Expand);
 844     setOperationAction(ISD::FEXP ,      VT, Expand);
 845     setOperationAction(ISD::FEXP2,      VT, Expand);
 846     setOperationAction(ISD::FFLOOR,     VT, Expand);
 847     setOperationAction(ISD::FMINNUM,    VT, Expand);
 848     setOperationAction(ISD::FMAXNUM,    VT, Expand);
 849     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 850     setOperationAction(ISD::FCEIL,      VT, Expand);
 851     setOperationAction(ISD::FRINT,      VT, Expand);
 852     setOperationAction(ISD::FTRUNC,     VT, Expand);
 853     setOperationAction(ISD::FROUND,     VT, Expand);
 854   }
 855
 856   // Default ISD::TRAP to expand (which turns it into abort).
 857   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 858
 859   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 860   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 861   //
 862   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 863 }
 864
 865 MVT TargetLoweringBase::getPointerTy(uint32_t AS) const {
 866   return MVT::getIntegerVT(getPointerSizeInBits(AS));
 867 }
 868
 869 unsigned TargetLoweringBase::getPointerSizeInBits(uint32_t AS) const {
 870   return getDataLayout()->getPointerSizeInBits(AS);
 871 }
 872
 873 unsigned TargetLoweringBase::getPointerTypeSizeInBits(Type *Ty) const {
 874   assert(Ty->isPointerTy());
 875   return getPointerSizeInBits(Ty->getPointerAddressSpace());
 876 }
 877
 878 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 879   return MVT::getIntegerVT(8 * getDataLayout()->getPointerSize(0));
 880 }
 881
 882 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 883   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 884   if (LHSTy.isVector())
 885     return LHSTy;
 886   return getScalarShiftAmountTy(LHSTy);
 887 }
 888
 889 /// canOpTrap - Returns true if the operation can trap for the value type.
 890 /// VT must be a legal type.
 891 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 892   assert(isTypeLegal(VT));
 893   switch (Op) {
 894   default:
 895     return false;
 896   case ISD::FDIV:
 897   case ISD::FREM:
 898   case ISD::SDIV:
 899   case ISD::UDIV:
 900   case ISD::SREM:
 901   case ISD::UREM:
 902     return true;
 903   }
 904 }
 905
 906 TargetLoweringBase::LegalizeKind
 907 TargetLoweringBase::getTypeConversion(LLVMContext &Context, EVT VT) const {
 908   // If this is a simple type, use the ComputeRegisterProp mechanism.
 909   if (VT.isSimple()) {
 910     MVT SVT = VT.getSimpleVT();
 911     assert((unsigned)SVT.SimpleTy < array_lengthof(TransformToType));
 912     MVT NVT = TransformToType[SVT.SimpleTy];
 913     LegalizeTypeAction LA = ValueTypeActions.getTypeAction(SVT);
 914
 915     assert((LA == TypeLegal || LA == TypeSoftenFloat ||
 916             ValueTypeActions.getTypeAction(NVT) != TypePromoteInteger) &&
 917            "Promote may not follow Expand or Promote");
 918
 919     if (LA == TypeSplitVector)
 920       return LegalizeKind(LA,
 921                           EVT::getVectorVT(Context, SVT.getVectorElementType(),
 922                                            SVT.getVectorNumElements() / 2));
 923     if (LA == TypeScalarizeVector)
 924       return LegalizeKind(LA, SVT.getVectorElementType());
 925     return LegalizeKind(LA, NVT);
 926   }
 927
 928   // Handle Extended Scalar Types.
 929   if (!VT.isVector()) {
 930     assert(VT.isInteger() && "Float types must be simple");
 931     unsigned BitSize = VT.getSizeInBits();
 932     // First promote to a power-of-two size, then expand if necessary.
 933     if (BitSize < 8 || !isPowerOf2_32(BitSize)) {
 934       EVT NVT = VT.getRoundIntegerType(Context);
 935       assert(NVT != VT && "Unable to round integer VT");
 936       LegalizeKind NextStep = getTypeConversion(Context, NVT);
 937       // Avoid multi-step promotion.
 938       if (NextStep.first == TypePromoteInteger)
 939         return NextStep;
 940       // Return rounded integer type.
 941       return LegalizeKind(TypePromoteInteger, NVT);
 942     }
 943
 944     return LegalizeKind(TypeExpandInteger,
 945                         EVT::getIntegerVT(Context, VT.getSizeInBits() / 2));
 946   }
 947
 948   // Handle vector types.
 949   unsigned NumElts = VT.getVectorNumElements();
 950   EVT EltVT = VT.getVectorElementType();
 951
 952   // Vectors with only one element are always scalarized.
 953   if (NumElts == 1)
 954     return LegalizeKind(TypeScalarizeVector, EltVT);
 955
 956   // Try to widen vector elements until the element type is a power of two and
 957   // promote it to a legal type later on, for example:
 958   // <3 x i8> -> <4 x i8> -> <4 x i32>
 959   if (EltVT.isInteger()) {
 960     // Vectors with a number of elements that is not a power of two are always
 961     // widened, for example <3 x i8> -> <4 x i8>.
 962     if (!VT.isPow2VectorType()) {
 963       NumElts = (unsigned)NextPowerOf2(NumElts);
 964       EVT NVT = EVT::getVectorVT(Context, EltVT, NumElts);
 965       return LegalizeKind(TypeWidenVector, NVT);
 966     }
 967
 968     // Examine the element type.
 969     LegalizeKind LK = getTypeConversion(Context, EltVT);
 970
 971     // If type is to be expanded, split the vector.
 972     //  <4 x i140> -> <2 x i140>
 973     if (LK.first == TypeExpandInteger)
 974       return LegalizeKind(TypeSplitVector,
 975                           EVT::getVectorVT(Context, EltVT, NumElts / 2));
 976
 977     // Promote the integer element types until a legal vector type is found
 978     // or until the element integer type is too big. If a legal type was not
 979     // found, fallback to the usual mechanism of widening/splitting the
 980     // vector.
 981     EVT OldEltVT = EltVT;
 982     while (1) {
 983       // Increase the bitwidth of the element to the next pow-of-two
 984       // (which is greater than 8 bits).
 985       EltVT = EVT::getIntegerVT(Context, 1 + EltVT.getSizeInBits())
 986                   .getRoundIntegerType(Context);
 987
 988       // Stop trying when getting a non-simple element type.
 989       // Note that vector elements may be greater than legal vector element
 990       // types. Example: X86 XMM registers hold 64bit element on 32bit
 991       // systems.
 992       if (!EltVT.isSimple())
 993         break;
 994
 995       // Build a new vector type and check if it is legal.
 996       MVT NVT = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
 997       // Found a legal promoted vector type.
 998       if (NVT != MVT() && ValueTypeActions.getTypeAction(NVT) == TypeLegal)
 999         return LegalizeKind(TypePromoteInteger,
1000                             EVT::getVectorVT(Context, EltVT, NumElts));
1001     }
1002
1003     // Reset the type to the unexpanded type if we did not find a legal vector
1004     // type with a promoted vector element type.
1005     EltVT = OldEltVT;
1006   }
1007
1008   // Try to widen the vector until a legal type is found.
1009   // If there is no wider legal type, split the vector.
1010   while (1) {
1011     // Round up to the next power of 2.
1012     NumElts = (unsigned)NextPowerOf2(NumElts);
1013
1014     // If there is no simple vector type with this many elements then there
1015     // cannot be a larger legal vector type.  Note that this assumes that
1016     // there are no skipped intermediate vector types in the simple types.
1017     if (!EltVT.isSimple())
1018       break;
1019     MVT LargerVector = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
1020     if (LargerVector == MVT())
1021       break;
1022
1023     // If this type is legal then widen the vector.
1024     if (ValueTypeActions.getTypeAction(LargerVector) == TypeLegal)
1025       return LegalizeKind(TypeWidenVector, LargerVector);
1026   }
1027
1028   // Widen odd vectors to next power of two.
1029   if (!VT.isPow2VectorType()) {
1030     EVT NVT = VT.getPow2VectorType(Context);
1031     return LegalizeKind(TypeWidenVector, NVT);
1032   }
1033
1034   // Vectors with illegal element types are expanded.
1035   EVT NVT = EVT::getVectorVT(Context, EltVT, VT.getVectorNumElements() / 2);
1036   return LegalizeKind(TypeSplitVector, NVT);
1037 }
1038
1039 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
1040                                           unsigned &NumIntermediates,
1041                                           MVT &RegisterVT,
1042                                           TargetLoweringBase *TLI) {
1043   // Figure out the right, legal destination reg to copy into.
1044   unsigned NumElts = VT.getVectorNumElements();
1045   MVT EltTy = VT.getVectorElementType();
1046
1047   unsigned NumVectorRegs = 1;
1048
1049   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1050   // could break down into LHS/RHS like LegalizeDAG does.
1051   if (!isPowerOf2_32(NumElts)) {
1052     NumVectorRegs = NumElts;
1053     NumElts = 1;
1054   }
1055
1056   // Divide the input until we get to a supported size.  This will always
1057   // end with a scalar if the target doesn't support vectors.
1058   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
1059     NumElts >>= 1;
1060     NumVectorRegs <<= 1;
1061   }
1062
1063   NumIntermediates = NumVectorRegs;
1064
1065   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
1066   if (!TLI->isTypeLegal(NewVT))
1067     NewVT = EltTy;
1068   IntermediateVT = NewVT;
1069
1070   unsigned NewVTSize = NewVT.getSizeInBits();
1071
1072   // Convert sizes such as i33 to i64.
1073   if (!isPowerOf2_32(NewVTSize))
1074     NewVTSize = NextPowerOf2(NewVTSize);
1075
1076   MVT DestVT = TLI->getRegisterType(NewVT);
1077   RegisterVT = DestVT;
1078   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
1079     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1080
1081   // Otherwise, promotion or legal types use the same number of registers as
1082   // the vector decimated to the appropriate level.
1083   return NumVectorRegs;
1084 }
1085
1086 /// isLegalRC - Return true if the value types that can be represented by the
1087 /// specified register class are all legal.
1088 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
1089   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1090        I != E; ++I) {
1091     if (isTypeLegal(*I))
1092       return true;
1093   }
1094   return false;
1095 }
1096
1097 /// Replace/modify any TargetFrameIndex operands with a targte-dependent
1098 /// sequence of memory operands that is recognized by PrologEpilogInserter.
1099 MachineBasicBlock*
1100 TargetLoweringBase::emitPatchPoint(MachineInstr *MI,
1101                                    MachineBasicBlock *MBB) const {
1102   MachineFunction &MF = *MI->getParent()->getParent();
1103
1104   // MI changes inside this loop as we grow operands.
1105   for(unsigned OperIdx = 0; OperIdx != MI->getNumOperands(); ++OperIdx) {
1106     MachineOperand &MO = MI->getOperand(OperIdx);
1107     if (!MO.isFI())
1108       continue;
1109
1110     // foldMemoryOperand builds a new MI after replacing a single FI operand
1111     // with the canonical set of five x86 addressing-mode operands.
1112     int FI = MO.getIndex();
1113     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), MI->getDesc());
1114
1115     // Copy operands before the frame-index.
1116     for (unsigned i = 0; i < OperIdx; ++i)
1117       MIB.addOperand(MI->getOperand(i));
1118     // Add frame index operands: direct-mem-ref tag, #FI, offset.
1119     MIB.addImm(StackMaps::DirectMemRefOp);
1120     MIB.addOperand(MI->getOperand(OperIdx));
1121     MIB.addImm(0);
1122     // Copy the operands after the frame index.
1123     for (unsigned i = OperIdx + 1; i != MI->getNumOperands(); ++i)
1124       MIB.addOperand(MI->getOperand(i));
1125
1126     // Inherit previous memory operands.
1127     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
1128     assert(MIB->mayLoad() && "Folded a stackmap use to a non-load!");
1129
1130     // Add a new memory operand for this FI.
1131     const MachineFrameInfo &MFI = *MF.getFrameInfo();
1132     assert(MFI.getObjectOffset(FI) != -1);
1133
1134     unsigned Flags = MachineMemOperand::MOLoad;
1135     if (MI->getOpcode() == TargetOpcode::STATEPOINT) {
1136       Flags |= MachineMemOperand::MOStore;
1137       Flags |= MachineMemOperand::MOVolatile;
1138     }
1139     MachineMemOperand *MMO = MF.getMachineMemOperand(
1140         MachinePointerInfo::getFixedStack(FI), Flags,
1141         TM.getDataLayout()->getPointerSize(), MFI.getObjectAlignment(FI));
1142     MIB->addMemOperand(MF, MMO);
1143
1144     // Replace the instruction and update the operand index.
1145     MBB->insert(MachineBasicBlock::iterator(MI), MIB);
1146     OperIdx += (MIB->getNumOperands() - MI->getNumOperands()) - 1;
1147     MI->eraseFromParent();
1148     MI = MIB;
1149   }
1150   return MBB;
1151 }
1152
1153 /// findRepresentativeClass - Return the largest legal super-reg register class
1154 /// of the register class for the specified type and its associated "cost".
1155 // This function is in TargetLowering because it uses RegClassForVT which would
1156 // need to be moved to TargetRegisterInfo and would necessitate moving
1157 // isTypeLegal over as well - a massive change that would just require
1158 // TargetLowering having a TargetRegisterInfo class member that it would use.
1159 std::pair<const TargetRegisterClass *, uint8_t>
1160 TargetLoweringBase::findRepresentativeClass(const TargetRegisterInfo *TRI,
1161                                             MVT VT) const {
1162   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
1163   if (!RC)
1164     return std::make_pair(RC, 0);
1165
1166   // Compute the set of all super-register classes.
1167   BitVector SuperRegRC(TRI->getNumRegClasses());
1168   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
1169     SuperRegRC.setBitsInMask(RCI.getMask());
1170
1171   // Find the first legal register class with the largest spill size.
1172   const TargetRegisterClass *BestRC = RC;
1173   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
1174     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
1175     // We want the largest possible spill size.
1176     if (SuperRC->getSize() <= BestRC->getSize())
1177       continue;
1178     if (!isLegalRC(SuperRC))
1179       continue;
1180     BestRC = SuperRC;
1181   }
1182   return std::make_pair(BestRC, 1);
1183 }
1184
1185 /// computeRegisterProperties - Once all of the register classes are added,
1186 /// this allows us to compute derived properties we expose.
1187 void TargetLoweringBase::computeRegisterProperties(
1188     const TargetRegisterInfo *TRI) {
1189   static_assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE,
1190                 "Too many value types for ValueTypeActions to hold!");
1191
1192   // Everything defaults to needing one register.
1193   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1194     NumRegistersForVT[i] = 1;
1195     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
1196   }
1197   // ...except isVoid, which doesn't need any registers.
1198   NumRegistersForVT[MVT::isVoid] = 0;
1199
1200   // Find the largest integer register class.
1201   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
1202   for (; RegClassForVT[LargestIntReg] == nullptr; --LargestIntReg)
1203     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
1204
1205   // Every integer value type larger than this largest register takes twice as
1206   // many registers to represent as the previous ValueType.
1207   for (unsigned ExpandedReg = LargestIntReg + 1;
1208        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
1209     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
1210     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
1211     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
1212     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
1213                                    TypeExpandInteger);
1214   }
1215
1216   // Inspect all of the ValueType's smaller than the largest integer
1217   // register to see which ones need promotion.
1218   unsigned LegalIntReg = LargestIntReg;
1219   for (unsigned IntReg = LargestIntReg - 1;
1220        IntReg >= (unsigned)MVT::i1; --IntReg) {
1221     MVT IVT = (MVT::SimpleValueType)IntReg;
1222     if (isTypeLegal(IVT)) {
1223       LegalIntReg = IntReg;
1224     } else {
1225       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
1226         (const MVT::SimpleValueType)LegalIntReg;
1227       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
1228     }
1229   }
1230
1231   // ppcf128 type is really two f64's.
1232   if (!isTypeLegal(MVT::ppcf128)) {
1233     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
1234     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
1235     TransformToType[MVT::ppcf128] = MVT::f64;
1236     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
1237   }
1238
1239   // Decide how to handle f128. If the target does not have native f128 support,
1240   // expand it to i128 and we will be generating soft float library calls.
1241   if (!isTypeLegal(MVT::f128)) {
1242     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
1243     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
1244     TransformToType[MVT::f128] = MVT::i128;
1245     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
1246   }
1247
1248   // Decide how to handle f64. If the target does not have native f64 support,
1249   // expand it to i64 and we will be generating soft float library calls.
1250   if (!isTypeLegal(MVT::f64)) {
1251     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
1252     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
1253     TransformToType[MVT::f64] = MVT::i64;
1254     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
1255   }
1256
1257   // Decide how to handle f32. If the target does not have native f32 support,
1258   // expand it to i32 and we will be generating soft float library calls.
1259   if (!isTypeLegal(MVT::f32)) {
1260     NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
1261     RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
1262     TransformToType[MVT::f32] = MVT::i32;
1263     ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
1264   }
1265
1266   if (!isTypeLegal(MVT::f16)) {
1267     // If the target has native f32 support, promote f16 operations to f32.  If
1268     // f32 is not supported, generate soft float library calls.
1269     if (isTypeLegal(MVT::f32)) {
1270       NumRegistersForVT[MVT::f16] = NumRegistersForVT[MVT::f32];
1271       RegisterTypeForVT[MVT::f16] = RegisterTypeForVT[MVT::f32];
1272       TransformToType[MVT::f16] = MVT::f32;
1273       ValueTypeActions.setTypeAction(MVT::f16, TypePromoteFloat);
1274     } else {
1275       NumRegistersForVT[MVT::f16] = NumRegistersForVT[MVT::i16];
1276       RegisterTypeForVT[MVT::f16] = RegisterTypeForVT[MVT::i16];
1277       TransformToType[MVT::f16] = MVT::i16;
1278       ValueTypeActions.setTypeAction(MVT::f16, TypeSoftenFloat);
1279     }
1280   }
1281
1282   // Loop over all of the vector value types to see which need transformations.
1283   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
1284        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1285     MVT VT = (MVT::SimpleValueType) i;
1286     if (isTypeLegal(VT))
1287       continue;
1288
1289     MVT EltVT = VT.getVectorElementType();
1290     unsigned NElts = VT.getVectorNumElements();
1291     bool IsLegalWiderType = false;
1292     LegalizeTypeAction PreferredAction = getPreferredVectorAction(VT);
1293     switch (PreferredAction) {
1294     case TypePromoteInteger: {
1295       // Try to promote the elements of integer vectors. If no legal
1296       // promotion was found, fall through to the widen-vector method.
1297       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1298         MVT SVT = (MVT::SimpleValueType) nVT;
1299         // Promote vectors of integers to vectors with the same number
1300         // of elements, with a wider element type.
1301         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
1302             && SVT.getVectorNumElements() == NElts && isTypeLegal(SVT)
1303             && SVT.getScalarType().isInteger()) {
1304           TransformToType[i] = SVT;
1305           RegisterTypeForVT[i] = SVT;
1306           NumRegistersForVT[i] = 1;
1307           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
1308           IsLegalWiderType = true;
1309           break;
1310         }
1311       }
1312       if (IsLegalWiderType)
1313         break;
1314     }
1315     case TypeWidenVector: {
1316       // Try to widen the vector.
1317       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1318         MVT SVT = (MVT::SimpleValueType) nVT;
1319         if (SVT.getVectorElementType() == EltVT
1320             && SVT.getVectorNumElements() > NElts && isTypeLegal(SVT)) {
1321           TransformToType[i] = SVT;
1322           RegisterTypeForVT[i] = SVT;
1323           NumRegistersForVT[i] = 1;
1324           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1325           IsLegalWiderType = true;
1326           break;
1327         }
1328       }
1329       if (IsLegalWiderType)
1330         break;
1331     }
1332     case TypeSplitVector:
1333     case TypeScalarizeVector: {
1334       MVT IntermediateVT;
1335       MVT RegisterVT;
1336       unsigned NumIntermediates;
1337       NumRegistersForVT[i] = getVectorTypeBreakdownMVT(VT, IntermediateVT,
1338           NumIntermediates, RegisterVT, this);
1339       RegisterTypeForVT[i] = RegisterVT;
1340
1341       MVT NVT = VT.getPow2VectorType();
1342       if (NVT == VT) {
1343         // Type is already a power of 2.  The default action is to split.
1344         TransformToType[i] = MVT::Other;
1345         if (PreferredAction == TypeScalarizeVector)
1346           ValueTypeActions.setTypeAction(VT, TypeScalarizeVector);
1347         else if (PreferredAction == TypeSplitVector)
1348           ValueTypeActions.setTypeAction(VT, TypeSplitVector);
1349         else
1350           // Set type action according to the number of elements.
1351           ValueTypeActions.setTypeAction(VT, NElts == 1 ? TypeScalarizeVector
1352                                                         : TypeSplitVector);
1353       } else {
1354         TransformToType[i] = NVT;
1355         ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1356       }
1357       break;
1358     }
1359     default:
1360       llvm_unreachable("Unknown vector legalization action!");
1361     }
1362   }
1363
1364   // Determine the 'representative' register class for each value type.
1365   // An representative register class is the largest (meaning one which is
1366   // not a sub-register class / subreg register class) legal register class for
1367   // a group of value types. For example, on i386, i8, i16, and i32
1368   // representative would be GR32; while on x86_64 it's GR64.
1369   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1370     const TargetRegisterClass* RRC;
1371     uint8_t Cost;
1372     std::tie(RRC, Cost) = findRepresentativeClass(TRI, (MVT::SimpleValueType)i);
1373     RepRegClassForVT[i] = RRC;
1374     RepRegClassCostForVT[i] = Cost;
1375   }
1376 }
1377
1378 EVT TargetLoweringBase::getSetCCResultType(LLVMContext &, EVT VT) const {
1379   assert(!VT.isVector() && "No default SetCC type for vectors!");
1380   return getPointerTy(0).SimpleTy;
1381 }
1382
1383 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1384   return MVT::i32; // return the default value
1385 }
1386
1387 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1388 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1389 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1390 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1391 ///
1392 /// This method returns the number of registers needed, and the VT for each
1393 /// register.  It also returns the VT and quantity of the intermediate values
1394 /// before they are promoted/expanded.
1395 ///
1396 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1397                                                 EVT &IntermediateVT,
1398                                                 unsigned &NumIntermediates,
1399                                                 MVT &RegisterVT) const {
1400   unsigned NumElts = VT.getVectorNumElements();
1401
1402   // If there is a wider vector type with the same element type as this one,
1403   // or a promoted vector type that has the same number of elements which
1404   // are wider, then we should convert to that legal vector type.
1405   // This handles things like <2 x float> -> <4 x float> and
1406   // <4 x i1> -> <4 x i32>.
1407   LegalizeTypeAction TA = getTypeAction(Context, VT);
1408   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1409     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1410     if (isTypeLegal(RegisterEVT)) {
1411       IntermediateVT = RegisterEVT;
1412       RegisterVT = RegisterEVT.getSimpleVT();
1413       NumIntermediates = 1;
1414       return 1;
1415     }
1416   }
1417
1418   // Figure out the right, legal destination reg to copy into.
1419   EVT EltTy = VT.getVectorElementType();
1420
1421   unsigned NumVectorRegs = 1;
1422
1423   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1424   // could break down into LHS/RHS like LegalizeDAG does.
1425   if (!isPowerOf2_32(NumElts)) {
1426     NumVectorRegs = NumElts;
1427     NumElts = 1;
1428   }
1429
1430   // Divide the input until we get to a supported size.  This will always
1431   // end with a scalar if the target doesn't support vectors.
1432   while (NumElts > 1 && !isTypeLegal(
1433                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1434     NumElts >>= 1;
1435     NumVectorRegs <<= 1;
1436   }
1437
1438   NumIntermediates = NumVectorRegs;
1439
1440   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1441   if (!isTypeLegal(NewVT))
1442     NewVT = EltTy;
1443   IntermediateVT = NewVT;
1444
1445   MVT DestVT = getRegisterType(Context, NewVT);
1446   RegisterVT = DestVT;
1447   unsigned NewVTSize = NewVT.getSizeInBits();
1448
1449   // Convert sizes such as i33 to i64.
1450   if (!isPowerOf2_32(NewVTSize))
1451     NewVTSize = NextPowerOf2(NewVTSize);
1452
1453   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1454     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1455
1456   // Otherwise, promotion or legal types use the same number of registers as
1457   // the vector decimated to the appropriate level.
1458   return NumVectorRegs;
1459 }
1460
1461 /// Get the EVTs and ArgFlags collections that represent the legalized return
1462 /// type of the given function.  This does not require a DAG or a return value,
1463 /// and is suitable for use before any DAGs for the function are constructed.
1464 /// TODO: Move this out of TargetLowering.cpp.
1465 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1466                          SmallVectorImpl<ISD::OutputArg> &Outs,
1467                          const TargetLowering &TLI) {
1468   SmallVector<EVT, 4> ValueVTs;
1469   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1470   unsigned NumValues = ValueVTs.size();
1471   if (NumValues == 0) return;
1472
1473   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1474     EVT VT = ValueVTs[j];
1475     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1476
1477     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1478       ExtendKind = ISD::SIGN_EXTEND;
1479     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1480       ExtendKind = ISD::ZERO_EXTEND;
1481
1482     // FIXME: C calling convention requires the return type to be promoted to
1483     // at least 32-bit. But this is not necessary for non-C calling
1484     // conventions. The frontend should mark functions whose return values
1485     // require promoting with signext or zeroext attributes.
1486     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1487       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1488       if (VT.bitsLT(MinVT))
1489         VT = MinVT;
1490     }
1491
1492     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1493     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1494
1495     // 'inreg' on function refers to return value
1496     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1497     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1498       Flags.setInReg();
1499
1500     // Propagate extension type if any
1501     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1502       Flags.setSExt();
1503     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1504       Flags.setZExt();
1505
1506     for (unsigned i = 0; i < NumParts; ++i)
1507       Outs.push_back(ISD::OutputArg(Flags, PartVT, VT, /*isFixed=*/true, 0, 0));
1508   }
1509 }
1510
1511 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1512 /// function arguments in the caller parameter area.  This is the actual
1513 /// alignment, not its logarithm.
1514 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1515   return getDataLayout()->getABITypeAlignment(Ty);
1516 }
1517
1518 //===----------------------------------------------------------------------===//
1519 //  TargetTransformInfo Helpers
1520 //===----------------------------------------------------------------------===//
1521
1522 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1523   enum InstructionOpcodes {
1524 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1525 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1526 #include "llvm/IR/Instruction.def"
1527   };
1528   switch (static_cast<InstructionOpcodes>(Opcode)) {
1529   case Ret:            return 0;
1530   case Br:             return 0;
1531   case Switch:         return 0;
1532   case IndirectBr:     return 0;
1533   case Invoke:         return 0;
1534   case Resume:         return 0;
1535   case Unreachable:    return 0;
1536   case Add:            return ISD::ADD;
1537   case FAdd:           return ISD::FADD;
1538   case Sub:            return ISD::SUB;
1539   case FSub:           return ISD::FSUB;
1540   case Mul:            return ISD::MUL;
1541   case FMul:           return ISD::FMUL;
1542   case UDiv:           return ISD::UDIV;
1543   case SDiv:           return ISD::SDIV;
1544   case FDiv:           return ISD::FDIV;
1545   case URem:           return ISD::UREM;
1546   case SRem:           return ISD::SREM;
1547   case FRem:           return ISD::FREM;
1548   case Shl:            return ISD::SHL;
1549   case LShr:           return ISD::SRL;
1550   case AShr:           return ISD::SRA;
1551   case And:            return ISD::AND;
1552   case Or:             return ISD::OR;
1553   case Xor:            return ISD::XOR;
1554   case Alloca:         return 0;
1555   case Load:           return ISD::LOAD;
1556   case Store:          return ISD::STORE;
1557   case GetElementPtr:  return 0;
1558   case Fence:          return 0;
1559   case AtomicCmpXchg:  return 0;
1560   case AtomicRMW:      return 0;
1561   case Trunc:          return ISD::TRUNCATE;
1562   case ZExt:           return ISD::ZERO_EXTEND;
1563   case SExt:           return ISD::SIGN_EXTEND;
1564   case FPToUI:         return ISD::FP_TO_UINT;
1565   case FPToSI:         return ISD::FP_TO_SINT;
1566   case UIToFP:         return ISD::UINT_TO_FP;
1567   case SIToFP:         return ISD::SINT_TO_FP;
1568   case FPTrunc:        return ISD::FP_ROUND;
1569   case FPExt:          return ISD::FP_EXTEND;
1570   case PtrToInt:       return ISD::BITCAST;
1571   case IntToPtr:       return ISD::BITCAST;
1572   case BitCast:        return ISD::BITCAST;
1573   case AddrSpaceCast:  return ISD::ADDRSPACECAST;
1574   case ICmp:           return ISD::SETCC;
1575   case FCmp:           return ISD::SETCC;
1576   case PHI:            return 0;
1577   case Call:           return 0;
1578   case Select:         return ISD::SELECT;
1579   case UserOp1:        return 0;
1580   case UserOp2:        return 0;
1581   case VAArg:          return 0;
1582   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1583   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1584   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1585   case ExtractValue:   return ISD::MERGE_VALUES;
1586   case InsertValue:    return ISD::MERGE_VALUES;
1587   case LandingPad:     return 0;
1588   }
1589
1590   llvm_unreachable("Unknown instruction type encountered!");
1591 }
1592
1593 std::pair<unsigned, MVT>
1594 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1595   LLVMContext &C = Ty->getContext();
1596   EVT MTy = getValueType(Ty);
1597
1598   unsigned Cost = 1;
1599   // We keep legalizing the type until we find a legal kind. We assume that
1600   // the only operation that costs anything is the split. After splitting
1601   // we need to handle two types.
1602   while (true) {
1603     LegalizeKind LK = getTypeConversion(C, MTy);
1604
1605     if (LK.first == TypeLegal)
1606       return std::make_pair(Cost, MTy.getSimpleVT());
1607
1608     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1609       Cost *= 2;
1610
1611     // Keep legalizing the type.
1612     MTy = LK.second;
1613   }
1614 }
1615
1616 //===----------------------------------------------------------------------===//
1617 //  Loop Strength Reduction hooks
1618 //===----------------------------------------------------------------------===//
1619
1620 /// isLegalAddressingMode - Return true if the addressing mode represented
1621 /// by AM is legal for this target, for a load/store of the specified type.
1622 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1623                                            Type *Ty) const {
1624   // The default implementation of this implements a conservative RISCy, r+r and
1625   // r+i addr mode.
1626
1627   // Allows a sign-extended 16-bit immediate field.
1628   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1629     return false;
1630
1631   // No global is ever allowed as a base.
1632   if (AM.BaseGV)
1633     return false;
1634
1635   // Only support r+r,
1636   switch (AM.Scale) {
1637   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1638     break;
1639   case 1:
1640     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1641       return false;
1642     // Otherwise we have r+r or r+i.
1643     break;
1644   case 2:
1645     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1646       return false;
1647     // Allow 2*r as r+r.
1648     break;
1649   default: // Don't allow n * r
1650     return false;
1651   }
1652
1653   return true;
1654 }