lib/CodeGen/TargetInstrInfo.cpp

   1 //===-- TargetInstrInfo.cpp - Target Instruction Information --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetInstrInfo.h"
  15 #include "llvm/CodeGen/MachineFrameInfo.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/CodeGen/MachineMemOperand.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/CodeGen/PseudoSourceValue.h"
  20 #include "llvm/CodeGen/ScoreboardHazardRecognizer.h"
  21 #include "llvm/CodeGen/StackMaps.h"
  22 #include "llvm/CodeGen/TargetSchedule.h"
  23 #include "llvm/IR/DataLayout.h"
  24 #include "llvm/MC/MCAsmInfo.h"
  25 #include "llvm/MC/MCInstrItineraries.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetLowering.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 static cl::opt<bool> DisableHazardRecognizer(
  37   "disable-sched-hazard", cl::Hidden, cl::init(false),
  38   cl::desc("Disable hazard detection during preRA scheduling"));
  39
  40 TargetInstrInfo::~TargetInstrInfo() {
  41 }
  42
  43 const TargetRegisterClass*
  44 TargetInstrInfo::getRegClass(const MCInstrDesc &MCID, unsigned OpNum,
  45                              const TargetRegisterInfo *TRI,
  46                              const MachineFunction &MF) const {
  47   if (OpNum >= MCID.getNumOperands())
  48     return nullptr;
  49
  50   short RegClass = MCID.OpInfo[OpNum].RegClass;
  51   if (MCID.OpInfo[OpNum].isLookupPtrRegClass())
  52     return TRI->getPointerRegClass(MF, RegClass);
  53
  54   // Instructions like INSERT_SUBREG do not have fixed register classes.
  55   if (RegClass < 0)
  56     return nullptr;
  57
  58   // Otherwise just look it up normally.
  59   return TRI->getRegClass(RegClass);
  60 }
  61
  62 /// insertNoop - Insert a noop into the instruction stream at the specified
  63 /// point.
  64 void TargetInstrInfo::insertNoop(MachineBasicBlock &MBB,
  65                                  MachineBasicBlock::iterator MI) const {
  66   llvm_unreachable("Target didn't implement insertNoop!");
  67 }
  68
  69 /// Measure the specified inline asm to determine an approximation of its
  70 /// length.
  71 /// Comments (which run till the next SeparatorString or newline) do not
  72 /// count as an instruction.
  73 /// Any other non-whitespace text is considered an instruction, with
  74 /// multiple instructions separated by SeparatorString or newlines.
  75 /// Variable-length instructions are not handled here; this function
  76 /// may be overloaded in the target code to do that.
  77 unsigned TargetInstrInfo::getInlineAsmLength(const char *Str,
  78                                              const MCAsmInfo &MAI) const {
  79
  80
  81   // Count the number of instructions in the asm.
  82   bool atInsnStart = true;
  83   unsigned Length = 0;
  84   for (; *Str; ++Str) {
  85     if (*Str == '\n' || strncmp(Str, MAI.getSeparatorString(),
  86                                 strlen(MAI.getSeparatorString())) == 0)
  87       atInsnStart = true;
  88     if (atInsnStart && !std::isspace(static_cast<unsigned char>(*Str))) {
  89       Length += MAI.getMaxInstLength();
  90       atInsnStart = false;
  91     }
  92     if (atInsnStart && strncmp(Str, MAI.getCommentString(),
  93                                strlen(MAI.getCommentString())) == 0)
  94       atInsnStart = false;
  95   }
  96
  97   return Length;
  98 }
  99
 100 /// ReplaceTailWithBranchTo - Delete the instruction OldInst and everything
 101 /// after it, replacing it with an unconditional branch to NewDest.
 102 void
 103 TargetInstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
 104                                          MachineBasicBlock *NewDest) const {
 105   MachineBasicBlock *MBB = Tail->getParent();
 106
 107   // Remove all the old successors of MBB from the CFG.
 108   while (!MBB->succ_empty())
 109     MBB->removeSuccessor(MBB->succ_begin());
 110
 111   // Remove all the dead instructions from the end of MBB.
 112   MBB->erase(Tail, MBB->end());
 113
 114   // If MBB isn't immediately before MBB, insert a branch to it.
 115   if (++MachineFunction::iterator(MBB) != MachineFunction::iterator(NewDest))
 116     InsertBranch(*MBB, NewDest, nullptr, SmallVector<MachineOperand, 0>(),
 117                  Tail->getDebugLoc());
 118   MBB->addSuccessor(NewDest);
 119 }
 120
 121 // commuteInstruction - The default implementation of this method just exchanges
 122 // the two operands returned by findCommutedOpIndices.
 123 MachineInstr *TargetInstrInfo::commuteInstruction(MachineInstr *MI,
 124                                                   bool NewMI) const {
 125   const MCInstrDesc &MCID = MI->getDesc();
 126   bool HasDef = MCID.getNumDefs();
 127   if (HasDef && !MI->getOperand(0).isReg())
 128     // No idea how to commute this instruction. Target should implement its own.
 129     return nullptr;
 130   unsigned Idx1, Idx2;
 131   if (!findCommutedOpIndices(MI, Idx1, Idx2)) {
 132     assert(MI->isCommutable() && "Precondition violation: MI must be commutable.");
 133     return nullptr;
 134   }
 135
 136   assert(MI->getOperand(Idx1).isReg() && MI->getOperand(Idx2).isReg() &&
 137          "This only knows how to commute register operands so far");
 138   unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
 139   unsigned Reg1 = MI->getOperand(Idx1).getReg();
 140   unsigned Reg2 = MI->getOperand(Idx2).getReg();
 141   unsigned SubReg0 = HasDef ? MI->getOperand(0).getSubReg() : 0;
 142   unsigned SubReg1 = MI->getOperand(Idx1).getSubReg();
 143   unsigned SubReg2 = MI->getOperand(Idx2).getSubReg();
 144   bool Reg1IsKill = MI->getOperand(Idx1).isKill();
 145   bool Reg2IsKill = MI->getOperand(Idx2).isKill();
 146   bool Reg1IsUndef = MI->getOperand(Idx1).isUndef();
 147   bool Reg2IsUndef = MI->getOperand(Idx2).isUndef();
 148   bool Reg1IsInternal = MI->getOperand(Idx1).isInternalRead();
 149   bool Reg2IsInternal = MI->getOperand(Idx2).isInternalRead();
 150   // If destination is tied to either of the commuted source register, then
 151   // it must be updated.
 152   if (HasDef && Reg0 == Reg1 &&
 153       MI->getDesc().getOperandConstraint(Idx1, MCOI::TIED_TO) == 0) {
 154     Reg2IsKill = false;
 155     Reg0 = Reg2;
 156     SubReg0 = SubReg2;
 157   } else if (HasDef && Reg0 == Reg2 &&
 158              MI->getDesc().getOperandConstraint(Idx2, MCOI::TIED_TO) == 0) {
 159     Reg1IsKill = false;
 160     Reg0 = Reg1;
 161     SubReg0 = SubReg1;
 162   }
 163
 164   if (NewMI) {
 165     // Create a new instruction.
 166     MachineFunction &MF = *MI->getParent()->getParent();
 167     MI = MF.CloneMachineInstr(MI);
 168   }
 169
 170   if (HasDef) {
 171     MI->getOperand(0).setReg(Reg0);
 172     MI->getOperand(0).setSubReg(SubReg0);
 173   }
 174   MI->getOperand(Idx2).setReg(Reg1);
 175   MI->getOperand(Idx1).setReg(Reg2);
 176   MI->getOperand(Idx2).setSubReg(SubReg1);
 177   MI->getOperand(Idx1).setSubReg(SubReg2);
 178   MI->getOperand(Idx2).setIsKill(Reg1IsKill);
 179   MI->getOperand(Idx1).setIsKill(Reg2IsKill);
 180   MI->getOperand(Idx2).setIsUndef(Reg1IsUndef);
 181   MI->getOperand(Idx1).setIsUndef(Reg2IsUndef);
 182   MI->getOperand(Idx2).setIsInternalRead(Reg1IsInternal);
 183   MI->getOperand(Idx1).setIsInternalRead(Reg2IsInternal);
 184   return MI;
 185 }
 186
 187 /// findCommutedOpIndices - If specified MI is commutable, return the two
 188 /// operand indices that would swap value. Return true if the instruction
 189 /// is not in a form which this routine understands.
 190 bool TargetInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 191                                             unsigned &SrcOpIdx1,
 192                                             unsigned &SrcOpIdx2) const {
 193   assert(!MI->isBundle() &&
 194          "TargetInstrInfo::findCommutedOpIndices() can't handle bundles");
 195
 196   const MCInstrDesc &MCID = MI->getDesc();
 197   if (!MCID.isCommutable())
 198     return false;
 199   // This assumes v0 = op v1, v2 and commuting would swap v1 and v2. If this
 200   // is not true, then the target must implement this.
 201   SrcOpIdx1 = MCID.getNumDefs();
 202   SrcOpIdx2 = SrcOpIdx1 + 1;
 203   if (!MI->getOperand(SrcOpIdx1).isReg() ||
 204       !MI->getOperand(SrcOpIdx2).isReg())
 205     // No idea.
 206     return false;
 207   return true;
 208 }
 209
 210
 211 bool
 212 TargetInstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
 213   if (!MI->isTerminator()) return false;
 214
 215   // Conditional branch is a special case.
 216   if (MI->isBranch() && !MI->isBarrier())
 217     return true;
 218   if (!MI->isPredicable())
 219     return true;
 220   return !isPredicated(MI);
 221 }
 222
 223 bool TargetInstrInfo::PredicateInstruction(
 224     MachineInstr *MI, ArrayRef<MachineOperand> Pred) const {
 225   bool MadeChange = false;
 226
 227   assert(!MI->isBundle() &&
 228          "TargetInstrInfo::PredicateInstruction() can't handle bundles");
 229
 230   const MCInstrDesc &MCID = MI->getDesc();
 231   if (!MI->isPredicable())
 232     return false;
 233
 234   for (unsigned j = 0, i = 0, e = MI->getNumOperands(); i != e; ++i) {
 235     if (MCID.OpInfo[i].isPredicate()) {
 236       MachineOperand &MO = MI->getOperand(i);
 237       if (MO.isReg()) {
 238         MO.setReg(Pred[j].getReg());
 239         MadeChange = true;
 240       } else if (MO.isImm()) {
 241         MO.setImm(Pred[j].getImm());
 242         MadeChange = true;
 243       } else if (MO.isMBB()) {
 244         MO.setMBB(Pred[j].getMBB());
 245         MadeChange = true;
 246       }
 247       ++j;
 248     }
 249   }
 250   return MadeChange;
 251 }
 252
 253 bool TargetInstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 254                                            const MachineMemOperand *&MMO,
 255                                            int &FrameIndex) const {
 256   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 257          oe = MI->memoperands_end();
 258        o != oe;
 259        ++o) {
 260     if ((*o)->isLoad()) {
 261       if (const FixedStackPseudoSourceValue *Value =
 262           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 263               (*o)->getPseudoValue())) {
 264         FrameIndex = Value->getFrameIndex();
 265         MMO = *o;
 266         return true;
 267       }
 268     }
 269   }
 270   return false;
 271 }
 272
 273 bool TargetInstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 274                                           const MachineMemOperand *&MMO,
 275                                           int &FrameIndex) const {
 276   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 277          oe = MI->memoperands_end();
 278        o != oe;
 279        ++o) {
 280     if ((*o)->isStore()) {
 281       if (const FixedStackPseudoSourceValue *Value =
 282           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 283               (*o)->getPseudoValue())) {
 284         FrameIndex = Value->getFrameIndex();
 285         MMO = *o;
 286         return true;
 287       }
 288     }
 289   }
 290   return false;
 291 }
 292
 293 bool TargetInstrInfo::getStackSlotRange(const TargetRegisterClass *RC,
 294                                         unsigned SubIdx, unsigned &Size,
 295                                         unsigned &Offset,
 296                                         const MachineFunction &MF) const {
 297   if (!SubIdx) {
 298     Size = RC->getSize();
 299     Offset = 0;
 300     return true;
 301   }
 302   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 303   unsigned BitSize = TRI->getSubRegIdxSize(SubIdx);
 304   // Convert bit size to byte size to be consistent with
 305   // MCRegisterClass::getSize().
 306   if (BitSize % 8)
 307     return false;
 308
 309   int BitOffset = TRI->getSubRegIdxOffset(SubIdx);
 310   if (BitOffset < 0 || BitOffset % 8)
 311     return false;
 312
 313   Size = BitSize /= 8;
 314   Offset = (unsigned)BitOffset / 8;
 315
 316   assert(RC->getSize() >= (Offset + Size) && "bad subregister range");
 317
 318   if (!MF.getDataLayout().isLittleEndian()) {
 319     Offset = RC->getSize() - (Offset + Size);
 320   }
 321   return true;
 322 }
 323
 324 void TargetInstrInfo::reMaterialize(MachineBasicBlock &MBB,
 325                                     MachineBasicBlock::iterator I,
 326                                     unsigned DestReg,
 327                                     unsigned SubIdx,
 328                                     const MachineInstr *Orig,
 329                                     const TargetRegisterInfo &TRI) const {
 330   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 331   MI->substituteRegister(MI->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 332   MBB.insert(I, MI);
 333 }
 334
 335 bool
 336 TargetInstrInfo::produceSameValue(const MachineInstr *MI0,
 337                                   const MachineInstr *MI1,
 338                                   const MachineRegisterInfo *MRI) const {
 339   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
 340 }
 341
 342 MachineInstr *TargetInstrInfo::duplicate(MachineInstr *Orig,
 343                                          MachineFunction &MF) const {
 344   assert(!Orig->isNotDuplicable() &&
 345          "Instruction cannot be duplicated");
 346   return MF.CloneMachineInstr(Orig);
 347 }
 348
 349 // If the COPY instruction in MI can be folded to a stack operation, return
 350 // the register class to use.
 351 static const TargetRegisterClass *canFoldCopy(const MachineInstr *MI,
 352                                               unsigned FoldIdx) {
 353   assert(MI->isCopy() && "MI must be a COPY instruction");
 354   if (MI->getNumOperands() != 2)
 355     return nullptr;
 356   assert(FoldIdx<2 && "FoldIdx refers no nonexistent operand");
 357
 358   const MachineOperand &FoldOp = MI->getOperand(FoldIdx);
 359   const MachineOperand &LiveOp = MI->getOperand(1-FoldIdx);
 360
 361   if (FoldOp.getSubReg() || LiveOp.getSubReg())
 362     return nullptr;
 363
 364   unsigned FoldReg = FoldOp.getReg();
 365   unsigned LiveReg = LiveOp.getReg();
 366
 367   assert(TargetRegisterInfo::isVirtualRegister(FoldReg) &&
 368          "Cannot fold physregs");
 369
 370   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 371   const TargetRegisterClass *RC = MRI.getRegClass(FoldReg);
 372
 373   if (TargetRegisterInfo::isPhysicalRegister(LiveOp.getReg()))
 374     return RC->contains(LiveOp.getReg()) ? RC : nullptr;
 375
 376   if (RC->hasSubClassEq(MRI.getRegClass(LiveReg)))
 377     return RC;
 378
 379   // FIXME: Allow folding when register classes are memory compatible.
 380   return nullptr;
 381 }
 382
 383 void TargetInstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
 384   llvm_unreachable("Not a MachO target");
 385 }
 386
 387 static MachineInstr *foldPatchpoint(MachineFunction &MF, MachineInstr *MI,
 388                                     ArrayRef<unsigned> Ops, int FrameIndex,
 389                                     const TargetInstrInfo &TII) {
 390   unsigned StartIdx = 0;
 391   switch (MI->getOpcode()) {
 392   case TargetOpcode::STACKMAP:
 393     StartIdx = 2; // Skip ID, nShadowBytes.
 394     break;
 395   case TargetOpcode::PATCHPOINT: {
 396     // For PatchPoint, the call args are not foldable.
 397     PatchPointOpers opers(MI);
 398     StartIdx = opers.getVarIdx();
 399     break;
 400   }
 401   default:
 402     llvm_unreachable("unexpected stackmap opcode");
 403   }
 404
 405   // Return false if any operands requested for folding are not foldable (not
 406   // part of the stackmap's live values).
 407   for (unsigned Op : Ops) {
 408     if (Op < StartIdx)
 409       return nullptr;
 410   }
 411
 412   MachineInstr *NewMI =
 413     MF.CreateMachineInstr(TII.get(MI->getOpcode()), MI->getDebugLoc(), true);
 414   MachineInstrBuilder MIB(MF, NewMI);
 415
 416   // No need to fold return, the meta data, and function arguments
 417   for (unsigned i = 0; i < StartIdx; ++i)
 418     MIB.addOperand(MI->getOperand(i));
 419
 420   for (unsigned i = StartIdx; i < MI->getNumOperands(); ++i) {
 421     MachineOperand &MO = MI->getOperand(i);
 422     if (std::find(Ops.begin(), Ops.end(), i) != Ops.end()) {
 423       unsigned SpillSize;
 424       unsigned SpillOffset;
 425       // Compute the spill slot size and offset.
 426       const TargetRegisterClass *RC =
 427         MF.getRegInfo().getRegClass(MO.getReg());
 428       bool Valid =
 429           TII.getStackSlotRange(RC, MO.getSubReg(), SpillSize, SpillOffset, MF);
 430       if (!Valid)
 431         report_fatal_error("cannot spill patchpoint subregister operand");
 432       MIB.addImm(StackMaps::IndirectMemRefOp);
 433       MIB.addImm(SpillSize);
 434       MIB.addFrameIndex(FrameIndex);
 435       MIB.addImm(SpillOffset);
 436     }
 437     else
 438       MIB.addOperand(MO);
 439   }
 440   return NewMI;
 441 }
 442
 443 /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 444 /// slot into the specified machine instruction for the specified operand(s).
 445 /// If this is possible, a new instruction is returned with the specified
 446 /// operand folded, otherwise NULL is returned. The client is responsible for
 447 /// removing the old instruction and adding the new one in the instruction
 448 /// stream.
 449 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 450                                                  ArrayRef<unsigned> Ops,
 451                                                  int FI) const {
 452   unsigned Flags = 0;
 453   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 454     if (MI->getOperand(Ops[i]).isDef())
 455       Flags |= MachineMemOperand::MOStore;
 456     else
 457       Flags |= MachineMemOperand::MOLoad;
 458
 459   MachineBasicBlock *MBB = MI->getParent();
 460   assert(MBB && "foldMemoryOperand needs an inserted instruction");
 461   MachineFunction &MF = *MBB->getParent();
 462
 463   MachineInstr *NewMI = nullptr;
 464
 465   if (MI->getOpcode() == TargetOpcode::STACKMAP ||
 466       MI->getOpcode() == TargetOpcode::PATCHPOINT) {
 467     // Fold stackmap/patchpoint.
 468     NewMI = foldPatchpoint(MF, MI, Ops, FI, *this);
 469     if (NewMI)
 470       MBB->insert(MI, NewMI);
 471   } else {
 472     // Ask the target to do the actual folding.
 473     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, FI);
 474   }
 475
 476   if (NewMI) {
 477     NewMI->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
 478     // Add a memory operand, foldMemoryOperandImpl doesn't do that.
 479     assert((!(Flags & MachineMemOperand::MOStore) ||
 480             NewMI->mayStore()) &&
 481            "Folded a def to a non-store!");
 482     assert((!(Flags & MachineMemOperand::MOLoad) ||
 483             NewMI->mayLoad()) &&
 484            "Folded a use to a non-load!");
 485     const MachineFrameInfo &MFI = *MF.getFrameInfo();
 486     assert(MFI.getObjectOffset(FI) != -1);
 487     MachineMemOperand *MMO = MF.getMachineMemOperand(
 488         MachinePointerInfo::getFixedStack(MF, FI), Flags, MFI.getObjectSize(FI),
 489         MFI.getObjectAlignment(FI));
 490     NewMI->addMemOperand(MF, MMO);
 491
 492     return NewMI;
 493   }
 494
 495   // Straight COPY may fold as load/store.
 496   if (!MI->isCopy() || Ops.size() != 1)
 497     return nullptr;
 498
 499   const TargetRegisterClass *RC = canFoldCopy(MI, Ops[0]);
 500   if (!RC)
 501     return nullptr;
 502
 503   const MachineOperand &MO = MI->getOperand(1-Ops[0]);
 504   MachineBasicBlock::iterator Pos = MI;
 505   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 506
 507   if (Flags == MachineMemOperand::MOStore)
 508     storeRegToStackSlot(*MBB, Pos, MO.getReg(), MO.isKill(), FI, RC, TRI);
 509   else
 510     loadRegFromStackSlot(*MBB, Pos, MO.getReg(), FI, RC, TRI);
 511   return --Pos;
 512 }
 513
 514 bool TargetInstrInfo::hasReassociableOperands(
 515     const MachineInstr &Inst, const MachineBasicBlock *MBB) const {
 516   const MachineOperand &Op1 = Inst.getOperand(1);
 517   const MachineOperand &Op2 = Inst.getOperand(2);
 518   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 519
 520   // We need virtual register definitions for the operands that we will
 521   // reassociate.
 522   MachineInstr *MI1 = nullptr;
 523   MachineInstr *MI2 = nullptr;
 524   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
 525     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
 526   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
 527     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
 528
 529   // And they need to be in the trace (otherwise, they won't have a depth).
 530   if (MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB)
 531     return true;
 532
 533   return false;
 534 }
 535
 536 bool TargetInstrInfo::hasReassociableSibling(const MachineInstr &Inst,
 537                                              bool &Commuted) const {
 538   const MachineBasicBlock *MBB = Inst.getParent();
 539   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 540   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
 541   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
 542   unsigned AssocOpcode = Inst.getOpcode();
 543
 544   // If only one operand has the same opcode and it's the second source operand,
 545   // the operands must be commuted.
 546   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
 547   if (Commuted)
 548     std::swap(MI1, MI2);
 549
 550   // 1. The previous instruction must be the same type as Inst.
 551   // 2. The previous instruction must have virtual register definitions for its
 552   //    operands in the same basic block as Inst.
 553   // 3. The previous instruction's result must only be used by Inst.
 554   if (MI1->getOpcode() == AssocOpcode && hasReassociableOperands(*MI1, MBB) &&
 555       MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg()))
 556     return true;
 557
 558   return false;
 559 }
 560
 561 // 1. The operation must be associative and commutative.
 562 // 2. The instruction must have virtual register definitions for its
 563 //    operands in the same basic block.
 564 // 3. The instruction must have a reassociable sibling.
 565 bool TargetInstrInfo::isReassociationCandidate(const MachineInstr &Inst,
 566                                                bool &Commuted) const {
 567   if (isAssociativeAndCommutative(Inst) &&
 568       hasReassociableOperands(Inst, Inst.getParent()) &&
 569       hasReassociableSibling(Inst, Commuted))
 570     return true;
 571
 572   return false;
 573 }
 574
 575 // The concept of the reassociation pass is that these operations can benefit
 576 // from this kind of transformation:
 577 //
 578 // A = ? op ?
 579 // B = A op X (Prev)
 580 // C = B op Y (Root)
 581 // -->
 582 // A = ? op ?
 583 // B = X op Y
 584 // C = A op B
 585 //
 586 // breaking the dependency between A and B, allowing them to be executed in
 587 // parallel (or back-to-back in a pipeline) instead of depending on each other.
 588
 589 // FIXME: This has the potential to be expensive (compile time) while not
 590 // improving the code at all. Some ways to limit the overhead:
 591 // 1. Track successful transforms; bail out if hit rate gets too low.
 592 // 2. Only enable at -O3 or some other non-default optimization level.
 593 // 3. Pre-screen pattern candidates here: if an operand of the previous
 594 //    instruction is known to not increase the critical path, then don't match
 595 //    that pattern.
 596 bool TargetInstrInfo::getMachineCombinerPatterns(
 597     MachineInstr &Root,
 598     SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &Patterns) const {
 599
 600   bool Commute;
 601   if (isReassociationCandidate(Root, Commute)) {
 602     // We found a sequence of instructions that may be suitable for a
 603     // reassociation of operands to increase ILP. Specify each commutation
 604     // possibility for the Prev instruction in the sequence and let the
 605     // machine combiner decide if changing the operands is worthwhile.
 606     if (Commute) {
 607       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_YB);
 608       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_YB);
 609     } else {
 610       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_BY);
 611       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_BY);
 612     }
 613     return true;
 614   }
 615
 616   return false;
 617 }
 618
 619 /// Attempt the reassociation transformation to reduce critical path length.
 620 /// See the above comments before getMachineCombinerPatterns().
 621 void TargetInstrInfo::reassociateOps(
 622     MachineInstr &Root, MachineInstr &Prev,
 623     MachineCombinerPattern::MC_PATTERN Pattern,
 624     SmallVectorImpl<MachineInstr *> &InsInstrs,
 625     SmallVectorImpl<MachineInstr *> &DelInstrs,
 626     DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) const {
 627   MachineFunction *MF = Root.getParent()->getParent();
 628   MachineRegisterInfo &MRI = MF->getRegInfo();
 629   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
 630   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 631   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
 632
 633   // This array encodes the operand index for each parameter because the
 634   // operands may be commuted. Each row corresponds to a pattern value,
 635   // and each column specifies the index of A, B, X, Y.
 636   unsigned OpIdx[4][4] = {
 637     { 1, 1, 2, 2 },
 638     { 1, 2, 2, 1 },
 639     { 2, 1, 1, 2 },
 640     { 2, 2, 1, 1 }
 641   };
 642
 643   MachineOperand &OpA = Prev.getOperand(OpIdx[Pattern][0]);
 644   MachineOperand &OpB = Root.getOperand(OpIdx[Pattern][1]);
 645   MachineOperand &OpX = Prev.getOperand(OpIdx[Pattern][2]);
 646   MachineOperand &OpY = Root.getOperand(OpIdx[Pattern][3]);
 647   MachineOperand &OpC = Root.getOperand(0);
 648
 649   unsigned RegA = OpA.getReg();
 650   unsigned RegB = OpB.getReg();
 651   unsigned RegX = OpX.getReg();
 652   unsigned RegY = OpY.getReg();
 653   unsigned RegC = OpC.getReg();
 654
 655   if (TargetRegisterInfo::isVirtualRegister(RegA))
 656     MRI.constrainRegClass(RegA, RC);
 657   if (TargetRegisterInfo::isVirtualRegister(RegB))
 658     MRI.constrainRegClass(RegB, RC);
 659   if (TargetRegisterInfo::isVirtualRegister(RegX))
 660     MRI.constrainRegClass(RegX, RC);
 661   if (TargetRegisterInfo::isVirtualRegister(RegY))
 662     MRI.constrainRegClass(RegY, RC);
 663   if (TargetRegisterInfo::isVirtualRegister(RegC))
 664     MRI.constrainRegClass(RegC, RC);
 665
 666   // Create a new virtual register for the result of (X op Y) instead of
 667   // recycling RegB because the MachineCombiner's computation of the critical
 668   // path requires a new register definition rather than an existing one.
 669   unsigned NewVR = MRI.createVirtualRegister(RC);
 670   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
 671
 672   unsigned Opcode = Root.getOpcode();
 673   bool KillA = OpA.isKill();
 674   bool KillX = OpX.isKill();
 675   bool KillY = OpY.isKill();
 676
 677   // Create new instructions for insertion.
 678   MachineInstrBuilder MIB1 =
 679       BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
 680           .addReg(RegX, getKillRegState(KillX))
 681           .addReg(RegY, getKillRegState(KillY));
 682   MachineInstrBuilder MIB2 =
 683       BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
 684           .addReg(RegA, getKillRegState(KillA))
 685           .addReg(NewVR, getKillRegState(true));
 686
 687   setSpecialOperandAttr(Root, Prev, *MIB1, *MIB2);
 688
 689   // Record new instructions for insertion and old instructions for deletion.
 690   InsInstrs.push_back(MIB1);
 691   InsInstrs.push_back(MIB2);
 692   DelInstrs.push_back(&Prev);
 693   DelInstrs.push_back(&Root);
 694 }
 695
 696 void TargetInstrInfo::genAlternativeCodeSequence(
 697     MachineInstr &Root, MachineCombinerPattern::MC_PATTERN Pattern,
 698     SmallVectorImpl<MachineInstr *> &InsInstrs,
 699     SmallVectorImpl<MachineInstr *> &DelInstrs,
 700     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
 701   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
 702
 703   // Select the previous instruction in the sequence based on the input pattern.
 704   MachineInstr *Prev = nullptr;
 705   switch (Pattern) {
 706   case MachineCombinerPattern::MC_REASSOC_AX_BY:
 707   case MachineCombinerPattern::MC_REASSOC_XA_BY:
 708     Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
 709     break;
 710   case MachineCombinerPattern::MC_REASSOC_AX_YB:
 711   case MachineCombinerPattern::MC_REASSOC_XA_YB:
 712     Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
 713     break;
 714   default:
 715     break;
 716   }
 717
 718   assert(Prev && "Unknown pattern for machine combiner");
 719
 720   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
 721   return;
 722 }
 723
 724 /// foldMemoryOperand - Same as the previous version except it allows folding
 725 /// of any load and store from / to any address, not just from a specific
 726 /// stack slot.
 727 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 728                                                  ArrayRef<unsigned> Ops,
 729                                                  MachineInstr *LoadMI) const {
 730   assert(LoadMI->canFoldAsLoad() && "LoadMI isn't foldable!");
 731 #ifndef NDEBUG
 732   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 733     assert(MI->getOperand(Ops[i]).isUse() && "Folding load into def!");
 734 #endif
 735   MachineBasicBlock &MBB = *MI->getParent();
 736   MachineFunction &MF = *MBB.getParent();
 737
 738   // Ask the target to do the actual folding.
 739   MachineInstr *NewMI = nullptr;
 740   int FrameIndex = 0;
 741
 742   if ((MI->getOpcode() == TargetOpcode::STACKMAP ||
 743        MI->getOpcode() == TargetOpcode::PATCHPOINT) &&
 744       isLoadFromStackSlot(LoadMI, FrameIndex)) {
 745     // Fold stackmap/patchpoint.
 746     NewMI = foldPatchpoint(MF, MI, Ops, FrameIndex, *this);
 747     if (NewMI)
 748       NewMI = MBB.insert(MI, NewMI);
 749   } else {
 750     // Ask the target to do the actual folding.
 751     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, LoadMI);
 752   }
 753
 754   if (!NewMI) return nullptr;
 755
 756   // Copy the memoperands from the load to the folded instruction.
 757   if (MI->memoperands_empty()) {
 758     NewMI->setMemRefs(LoadMI->memoperands_begin(),
 759                       LoadMI->memoperands_end());
 760   }
 761   else {
 762     // Handle the rare case of folding multiple loads.
 763     NewMI->setMemRefs(MI->memoperands_begin(),
 764                       MI->memoperands_end());
 765     for (MachineInstr::mmo_iterator I = LoadMI->memoperands_begin(),
 766            E = LoadMI->memoperands_end(); I != E; ++I) {
 767       NewMI->addMemOperand(MF, *I);
 768     }
 769   }
 770   return NewMI;
 771 }
 772
 773 bool TargetInstrInfo::
 774 isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
 775                                          AliasAnalysis *AA) const {
 776   const MachineFunction &MF = *MI->getParent()->getParent();
 777   const MachineRegisterInfo &MRI = MF.getRegInfo();
 778
 779   // Remat clients assume operand 0 is the defined register.
 780   if (!MI->getNumOperands() || !MI->getOperand(0).isReg())
 781     return false;
 782   unsigned DefReg = MI->getOperand(0).getReg();
 783
 784   // A sub-register definition can only be rematerialized if the instruction
 785   // doesn't read the other parts of the register.  Otherwise it is really a
 786   // read-modify-write operation on the full virtual register which cannot be
 787   // moved safely.
 788   if (TargetRegisterInfo::isVirtualRegister(DefReg) &&
 789       MI->getOperand(0).getSubReg() && MI->readsVirtualRegister(DefReg))
 790     return false;
 791
 792   // A load from a fixed stack slot can be rematerialized. This may be
 793   // redundant with subsequent checks, but it's target-independent,
 794   // simple, and a common case.
 795   int FrameIdx = 0;
 796   if (isLoadFromStackSlot(MI, FrameIdx) &&
 797       MF.getFrameInfo()->isImmutableObjectIndex(FrameIdx))
 798     return true;
 799
 800   // Avoid instructions obviously unsafe for remat.
 801   if (MI->isNotDuplicable() || MI->mayStore() ||
 802       MI->hasUnmodeledSideEffects())
 803     return false;
 804
 805   // Don't remat inline asm. We have no idea how expensive it is
 806   // even if it's side effect free.
 807   if (MI->isInlineAsm())
 808     return false;
 809
 810   // Avoid instructions which load from potentially varying memory.
 811   if (MI->mayLoad() && !MI->isInvariantLoad(AA))
 812     return false;
 813
 814   // If any of the registers accessed are non-constant, conservatively assume
 815   // the instruction is not rematerializable.
 816   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 817     const MachineOperand &MO = MI->getOperand(i);
 818     if (!MO.isReg()) continue;
 819     unsigned Reg = MO.getReg();
 820     if (Reg == 0)
 821       continue;
 822
 823     // Check for a well-behaved physical register.
 824     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 825       if (MO.isUse()) {
 826         // If the physreg has no defs anywhere, it's just an ambient register
 827         // and we can freely move its uses. Alternatively, if it's allocatable,
 828         // it could get allocated to something with a def during allocation.
 829         if (!MRI.isConstantPhysReg(Reg, MF))
 830           return false;
 831       } else {
 832         // A physreg def. We can't remat it.
 833         return false;
 834       }
 835       continue;
 836     }
 837
 838     // Only allow one virtual-register def.  There may be multiple defs of the
 839     // same virtual register, though.
 840     if (MO.isDef() && Reg != DefReg)
 841       return false;
 842
 843     // Don't allow any virtual-register uses. Rematting an instruction with
 844     // virtual register uses would length the live ranges of the uses, which
 845     // is not necessarily a good idea, certainly not "trivial".
 846     if (MO.isUse())
 847       return false;
 848   }
 849
 850   // Everything checked out.
 851   return true;
 852 }
 853
 854 int TargetInstrInfo::getSPAdjust(const MachineInstr *MI) const {
 855   const MachineFunction *MF = MI->getParent()->getParent();
 856   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
 857   bool StackGrowsDown =
 858     TFI->getStackGrowthDirection() == TargetFrameLowering::StackGrowsDown;
 859
 860   unsigned FrameSetupOpcode = getCallFrameSetupOpcode();
 861   unsigned FrameDestroyOpcode = getCallFrameDestroyOpcode();
 862
 863   if (MI->getOpcode() != FrameSetupOpcode &&
 864       MI->getOpcode() != FrameDestroyOpcode)
 865     return 0;
 866
 867   int SPAdj = MI->getOperand(0).getImm();
 868   SPAdj = TFI->alignSPAdjust(SPAdj);
 869
 870   if ((!StackGrowsDown && MI->getOpcode() == FrameSetupOpcode) ||
 871        (StackGrowsDown && MI->getOpcode() == FrameDestroyOpcode))
 872     SPAdj = -SPAdj;
 873
 874   return SPAdj;
 875 }
 876
 877 /// isSchedulingBoundary - Test if the given instruction should be
 878 /// considered a scheduling boundary. This primarily includes labels
 879 /// and terminators.
 880 bool TargetInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
 881                                            const MachineBasicBlock *MBB,
 882                                            const MachineFunction &MF) const {
 883   // Terminators and labels can't be scheduled around.
 884   if (MI->isTerminator() || MI->isPosition())
 885     return true;
 886
 887   // Don't attempt to schedule around any instruction that defines
 888   // a stack-oriented pointer, as it's unlikely to be profitable. This
 889   // saves compile time, because it doesn't require every single
 890   // stack slot reference to depend on the instruction that does the
 891   // modification.
 892   const TargetLowering &TLI = *MF.getSubtarget().getTargetLowering();
 893   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 894   if (MI->modifiesRegister(TLI.getStackPointerRegisterToSaveRestore(), TRI))
 895     return true;
 896
 897   return false;
 898 }
 899
 900 // Provide a global flag for disabling the PreRA hazard recognizer that targets
 901 // may choose to honor.
 902 bool TargetInstrInfo::usePreRAHazardRecognizer() const {
 903   return !DisableHazardRecognizer;
 904 }
 905
 906 // Default implementation of CreateTargetRAHazardRecognizer.
 907 ScheduleHazardRecognizer *TargetInstrInfo::
 908 CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 909                              const ScheduleDAG *DAG) const {
 910   // Dummy hazard recognizer allows all instructions to issue.
 911   return new ScheduleHazardRecognizer();
 912 }
 913
 914 // Default implementation of CreateTargetMIHazardRecognizer.
 915 ScheduleHazardRecognizer *TargetInstrInfo::
 916 CreateTargetMIHazardRecognizer(const InstrItineraryData *II,
 917                                const ScheduleDAG *DAG) const {
 918   return (ScheduleHazardRecognizer *)
 919     new ScoreboardHazardRecognizer(II, DAG, "misched");
 920 }
 921
 922 // Default implementation of CreateTargetPostRAHazardRecognizer.
 923 ScheduleHazardRecognizer *TargetInstrInfo::
 924 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 925                                    const ScheduleDAG *DAG) const {
 926   return (ScheduleHazardRecognizer *)
 927     new ScoreboardHazardRecognizer(II, DAG, "post-RA-sched");
 928 }
 929
 930 //===----------------------------------------------------------------------===//
 931 //  SelectionDAG latency interface.
 932 //===----------------------------------------------------------------------===//
 933
 934 int
 935 TargetInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
 936                                    SDNode *DefNode, unsigned DefIdx,
 937                                    SDNode *UseNode, unsigned UseIdx) const {
 938   if (!ItinData || ItinData->isEmpty())
 939     return -1;
 940
 941   if (!DefNode->isMachineOpcode())
 942     return -1;
 943
 944   unsigned DefClass = get(DefNode->getMachineOpcode()).getSchedClass();
 945   if (!UseNode->isMachineOpcode())
 946     return ItinData->getOperandCycle(DefClass, DefIdx);
 947   unsigned UseClass = get(UseNode->getMachineOpcode()).getSchedClass();
 948   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
 949 }
 950
 951 int TargetInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 952                                      SDNode *N) const {
 953   if (!ItinData || ItinData->isEmpty())
 954     return 1;
 955
 956   if (!N->isMachineOpcode())
 957     return 1;
 958
 959   return ItinData->getStageLatency(get(N->getMachineOpcode()).getSchedClass());
 960 }
 961
 962 //===----------------------------------------------------------------------===//
 963 //  MachineInstr latency interface.
 964 //===----------------------------------------------------------------------===//
 965
 966 unsigned
 967 TargetInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
 968                                 const MachineInstr *MI) const {
 969   if (!ItinData || ItinData->isEmpty())
 970     return 1;
 971
 972   unsigned Class = MI->getDesc().getSchedClass();
 973   int UOps = ItinData->Itineraries[Class].NumMicroOps;
 974   if (UOps >= 0)
 975     return UOps;
 976
 977   // The # of u-ops is dynamically determined. The specific target should
 978   // override this function to return the right number.
 979   return 1;
 980 }
 981
 982 /// Return the default expected latency for a def based on it's opcode.
 983 unsigned TargetInstrInfo::defaultDefLatency(const MCSchedModel &SchedModel,
 984                                             const MachineInstr *DefMI) const {
 985   if (DefMI->isTransient())
 986     return 0;
 987   if (DefMI->mayLoad())
 988     return SchedModel.LoadLatency;
 989   if (isHighLatencyDef(DefMI->getOpcode()))
 990     return SchedModel.HighLatency;
 991   return 1;
 992 }
 993
 994 unsigned TargetInstrInfo::getPredicationCost(const MachineInstr *) const {
 995   return 0;
 996 }
 997
 998 unsigned TargetInstrInfo::
 999 getInstrLatency(const InstrItineraryData *ItinData,
1000                 const MachineInstr *MI,
1001                 unsigned *PredCost) const {
1002   // Default to one cycle for no itinerary. However, an "empty" itinerary may
1003   // still have a MinLatency property, which getStageLatency checks.
1004   if (!ItinData)
1005     return MI->mayLoad() ? 2 : 1;
1006
1007   return ItinData->getStageLatency(MI->getDesc().getSchedClass());
1008 }
1009
1010 bool TargetInstrInfo::hasLowDefLatency(const TargetSchedModel &SchedModel,
1011                                        const MachineInstr *DefMI,
1012                                        unsigned DefIdx) const {
1013   const InstrItineraryData *ItinData = SchedModel.getInstrItineraries();
1014   if (!ItinData || ItinData->isEmpty())
1015     return false;
1016
1017   unsigned DefClass = DefMI->getDesc().getSchedClass();
1018   int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
1019   return (DefCycle != -1 && DefCycle <= 1);
1020 }
1021
1022 /// Both DefMI and UseMI must be valid.  By default, call directly to the
1023 /// itinerary. This may be overriden by the target.
1024 int TargetInstrInfo::
1025 getOperandLatency(const InstrItineraryData *ItinData,
1026                   const MachineInstr *DefMI, unsigned DefIdx,
1027                   const MachineInstr *UseMI, unsigned UseIdx) const {
1028   unsigned DefClass = DefMI->getDesc().getSchedClass();
1029   unsigned UseClass = UseMI->getDesc().getSchedClass();
1030   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
1031 }
1032
1033 /// If we can determine the operand latency from the def only, without itinerary
1034 /// lookup, do so. Otherwise return -1.
1035 int TargetInstrInfo::computeDefOperandLatency(
1036   const InstrItineraryData *ItinData,
1037   const MachineInstr *DefMI) const {
1038
1039   // Let the target hook getInstrLatency handle missing itineraries.
1040   if (!ItinData)
1041     return getInstrLatency(ItinData, DefMI);
1042
1043   if(ItinData->isEmpty())
1044     return defaultDefLatency(ItinData->SchedModel, DefMI);
1045
1046   // ...operand lookup required
1047   return -1;
1048 }
1049
1050 /// computeOperandLatency - Compute and return the latency of the given data
1051 /// dependent def and use when the operand indices are already known. UseMI may
1052 /// be NULL for an unknown use.
1053 ///
1054 /// FindMin may be set to get the minimum vs. expected latency. Minimum
1055 /// latency is used for scheduling groups, while expected latency is for
1056 /// instruction cost and critical path.
1057 ///
1058 /// Depending on the subtarget's itinerary properties, this may or may not need
1059 /// to call getOperandLatency(). For most subtargets, we don't need DefIdx or
1060 /// UseIdx to compute min latency.
1061 unsigned TargetInstrInfo::
1062 computeOperandLatency(const InstrItineraryData *ItinData,
1063                       const MachineInstr *DefMI, unsigned DefIdx,
1064                       const MachineInstr *UseMI, unsigned UseIdx) const {
1065
1066   int DefLatency = computeDefOperandLatency(ItinData, DefMI);
1067   if (DefLatency >= 0)
1068     return DefLatency;
1069
1070   assert(ItinData && !ItinData->isEmpty() && "computeDefOperandLatency fail");
1071
1072   int OperLatency = 0;
1073   if (UseMI)
1074     OperLatency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
1075   else {
1076     unsigned DefClass = DefMI->getDesc().getSchedClass();
1077     OperLatency = ItinData->getOperandCycle(DefClass, DefIdx);
1078   }
1079   if (OperLatency >= 0)
1080     return OperLatency;
1081
1082   // No operand latency was found.
1083   unsigned InstrLatency = getInstrLatency(ItinData, DefMI);
1084
1085   // Expected latency is the max of the stage latency and itinerary props.
1086   InstrLatency = std::max(InstrLatency,
1087                           defaultDefLatency(ItinData->SchedModel, DefMI));
1088   return InstrLatency;
1089 }
1090
1091 bool TargetInstrInfo::getRegSequenceInputs(
1092     const MachineInstr &MI, unsigned DefIdx,
1093     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
1094   assert((MI.isRegSequence() ||
1095           MI.isRegSequenceLike()) && "Instruction do not have the proper type");
1096
1097   if (!MI.isRegSequence())
1098     return getRegSequenceLikeInputs(MI, DefIdx, InputRegs);
1099
1100   // We are looking at:
1101   // Def = REG_SEQUENCE v0, sub0, v1, sub1, ...
1102   assert(DefIdx == 0 && "REG_SEQUENCE only has one def");
1103   for (unsigned OpIdx = 1, EndOpIdx = MI.getNumOperands(); OpIdx != EndOpIdx;
1104        OpIdx += 2) {
1105     const MachineOperand &MOReg = MI.getOperand(OpIdx);
1106     const MachineOperand &MOSubIdx = MI.getOperand(OpIdx + 1);
1107     assert(MOSubIdx.isImm() &&
1108            "One of the subindex of the reg_sequence is not an immediate");
1109     // Record Reg:SubReg, SubIdx.
1110     InputRegs.push_back(RegSubRegPairAndIdx(MOReg.getReg(), MOReg.getSubReg(),
1111                                             (unsigned)MOSubIdx.getImm()));
1112   }
1113   return true;
1114 }
1115
1116 bool TargetInstrInfo::getExtractSubregInputs(
1117     const MachineInstr &MI, unsigned DefIdx,
1118     RegSubRegPairAndIdx &InputReg) const {
1119   assert((MI.isExtractSubreg() ||
1120       MI.isExtractSubregLike()) && "Instruction do not have the proper type");
1121
1122   if (!MI.isExtractSubreg())
1123     return getExtractSubregLikeInputs(MI, DefIdx, InputReg);
1124
1125   // We are looking at:
1126   // Def = EXTRACT_SUBREG v0.sub1, sub0.
1127   assert(DefIdx == 0 && "EXTRACT_SUBREG only has one def");
1128   const MachineOperand &MOReg = MI.getOperand(1);
1129   const MachineOperand &MOSubIdx = MI.getOperand(2);
1130   assert(MOSubIdx.isImm() &&
1131          "The subindex of the extract_subreg is not an immediate");
1132
1133   InputReg.Reg = MOReg.getReg();
1134   InputReg.SubReg = MOReg.getSubReg();
1135   InputReg.SubIdx = (unsigned)MOSubIdx.getImm();
1136   return true;
1137 }
1138
1139 bool TargetInstrInfo::getInsertSubregInputs(
1140     const MachineInstr &MI, unsigned DefIdx,
1141     RegSubRegPair &BaseReg, RegSubRegPairAndIdx &InsertedReg) const {
1142   assert((MI.isInsertSubreg() ||
1143       MI.isInsertSubregLike()) && "Instruction do not have the proper type");
1144
1145   if (!MI.isInsertSubreg())
1146     return getInsertSubregLikeInputs(MI, DefIdx, BaseReg, InsertedReg);
1147
1148   // We are looking at:
1149   // Def = INSERT_SEQUENCE v0, v1, sub0.
1150   assert(DefIdx == 0 && "INSERT_SUBREG only has one def");
1151   const MachineOperand &MOBaseReg = MI.getOperand(1);
1152   const MachineOperand &MOInsertedReg = MI.getOperand(2);
1153   const MachineOperand &MOSubIdx = MI.getOperand(3);
1154   assert(MOSubIdx.isImm() &&
1155          "One of the subindex of the reg_sequence is not an immediate");
1156   BaseReg.Reg = MOBaseReg.getReg();
1157   BaseReg.SubReg = MOBaseReg.getSubReg();
1158
1159   InsertedReg.Reg = MOInsertedReg.getReg();
1160   InsertedReg.SubReg = MOInsertedReg.getSubReg();
1161   InsertedReg.SubIdx = (unsigned)MOSubIdx.getImm();
1162   return true;
1163 }