lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/MC/MCAsmInfo.h"
  16 #include "llvm/MC/MCExpr.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetLoweringObjectFile.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/Analysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/ADT/STLExtras.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include <cctype>
  33 using namespace llvm;
  34
  35 /// We are in the process of implementing a new TypeLegalization action
  36 /// - the promotion of vector elements. This feature is disabled by default
  37 /// and only enabled using this flag.
  38 static cl::opt<bool>
  39 AllowPromoteIntElem("promote-elements", cl::Hidden,
  40   cl::desc("Allow promotion of integer vector element types"));
  41
  42 namespace llvm {
  43 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  44   bool isLocal = GV->hasLocalLinkage();
  45   bool isDeclaration = GV->isDeclaration();
  46   // FIXME: what should we do for protected and internal visibility?
  47   // For variables, is internal different from hidden?
  48   bool isHidden = GV->hasHiddenVisibility();
  49
  50   if (reloc == Reloc::PIC_) {
  51     if (isLocal || isHidden)
  52       return TLSModel::LocalDynamic;
  53     else
  54       return TLSModel::GeneralDynamic;
  55   } else {
  56     if (!isDeclaration || isHidden)
  57       return TLSModel::LocalExec;
  58     else
  59       return TLSModel::InitialExec;
  60   }
  61 }
  62 }
  63
  64 /// InitLibcallNames - Set default libcall names.
  65 ///
  66 static void InitLibcallNames(const char **Names) {
  67   Names[RTLIB::SHL_I16] = "__ashlhi3";
  68   Names[RTLIB::SHL_I32] = "__ashlsi3";
  69   Names[RTLIB::SHL_I64] = "__ashldi3";
  70   Names[RTLIB::SHL_I128] = "__ashlti3";
  71   Names[RTLIB::SRL_I16] = "__lshrhi3";
  72   Names[RTLIB::SRL_I32] = "__lshrsi3";
  73   Names[RTLIB::SRL_I64] = "__lshrdi3";
  74   Names[RTLIB::SRL_I128] = "__lshrti3";
  75   Names[RTLIB::SRA_I16] = "__ashrhi3";
  76   Names[RTLIB::SRA_I32] = "__ashrsi3";
  77   Names[RTLIB::SRA_I64] = "__ashrdi3";
  78   Names[RTLIB::SRA_I128] = "__ashrti3";
  79   Names[RTLIB::MUL_I8] = "__mulqi3";
  80   Names[RTLIB::MUL_I16] = "__mulhi3";
  81   Names[RTLIB::MUL_I32] = "__mulsi3";
  82   Names[RTLIB::MUL_I64] = "__muldi3";
  83   Names[RTLIB::MUL_I128] = "__multi3";
  84   Names[RTLIB::SDIV_I8] = "__divqi3";
  85   Names[RTLIB::SDIV_I16] = "__divhi3";
  86   Names[RTLIB::SDIV_I32] = "__divsi3";
  87   Names[RTLIB::SDIV_I64] = "__divdi3";
  88   Names[RTLIB::SDIV_I128] = "__divti3";
  89   Names[RTLIB::UDIV_I8] = "__udivqi3";
  90   Names[RTLIB::UDIV_I16] = "__udivhi3";
  91   Names[RTLIB::UDIV_I32] = "__udivsi3";
  92   Names[RTLIB::UDIV_I64] = "__udivdi3";
  93   Names[RTLIB::UDIV_I128] = "__udivti3";
  94   Names[RTLIB::SREM_I8] = "__modqi3";
  95   Names[RTLIB::SREM_I16] = "__modhi3";
  96   Names[RTLIB::SREM_I32] = "__modsi3";
  97   Names[RTLIB::SREM_I64] = "__moddi3";
  98   Names[RTLIB::SREM_I128] = "__modti3";
  99   Names[RTLIB::UREM_I8] = "__umodqi3";
 100   Names[RTLIB::UREM_I16] = "__umodhi3";
 101   Names[RTLIB::UREM_I32] = "__umodsi3";
 102   Names[RTLIB::UREM_I64] = "__umoddi3";
 103   Names[RTLIB::UREM_I128] = "__umodti3";
 104
 105   // These are generally not available.
 106   Names[RTLIB::SDIVREM_I8] = 0;
 107   Names[RTLIB::SDIVREM_I16] = 0;
 108   Names[RTLIB::SDIVREM_I32] = 0;
 109   Names[RTLIB::SDIVREM_I64] = 0;
 110   Names[RTLIB::SDIVREM_I128] = 0;
 111   Names[RTLIB::UDIVREM_I8] = 0;
 112   Names[RTLIB::UDIVREM_I16] = 0;
 113   Names[RTLIB::UDIVREM_I32] = 0;
 114   Names[RTLIB::UDIVREM_I64] = 0;
 115   Names[RTLIB::UDIVREM_I128] = 0;
 116
 117   Names[RTLIB::NEG_I32] = "__negsi2";
 118   Names[RTLIB::NEG_I64] = "__negdi2";
 119   Names[RTLIB::ADD_F32] = "__addsf3";
 120   Names[RTLIB::ADD_F64] = "__adddf3";
 121   Names[RTLIB::ADD_F80] = "__addxf3";
 122   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
 123   Names[RTLIB::SUB_F32] = "__subsf3";
 124   Names[RTLIB::SUB_F64] = "__subdf3";
 125   Names[RTLIB::SUB_F80] = "__subxf3";
 126   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
 127   Names[RTLIB::MUL_F32] = "__mulsf3";
 128   Names[RTLIB::MUL_F64] = "__muldf3";
 129   Names[RTLIB::MUL_F80] = "__mulxf3";
 130   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 131   Names[RTLIB::DIV_F32] = "__divsf3";
 132   Names[RTLIB::DIV_F64] = "__divdf3";
 133   Names[RTLIB::DIV_F80] = "__divxf3";
 134   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 135   Names[RTLIB::REM_F32] = "fmodf";
 136   Names[RTLIB::REM_F64] = "fmod";
 137   Names[RTLIB::REM_F80] = "fmodl";
 138   Names[RTLIB::REM_PPCF128] = "fmodl";
 139   Names[RTLIB::POWI_F32] = "__powisf2";
 140   Names[RTLIB::POWI_F64] = "__powidf2";
 141   Names[RTLIB::POWI_F80] = "__powixf2";
 142   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 143   Names[RTLIB::SQRT_F32] = "sqrtf";
 144   Names[RTLIB::SQRT_F64] = "sqrt";
 145   Names[RTLIB::SQRT_F80] = "sqrtl";
 146   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 147   Names[RTLIB::LOG_F32] = "logf";
 148   Names[RTLIB::LOG_F64] = "log";
 149   Names[RTLIB::LOG_F80] = "logl";
 150   Names[RTLIB::LOG_PPCF128] = "logl";
 151   Names[RTLIB::LOG2_F32] = "log2f";
 152   Names[RTLIB::LOG2_F64] = "log2";
 153   Names[RTLIB::LOG2_F80] = "log2l";
 154   Names[RTLIB::LOG2_PPCF128] = "log2l";
 155   Names[RTLIB::LOG10_F32] = "log10f";
 156   Names[RTLIB::LOG10_F64] = "log10";
 157   Names[RTLIB::LOG10_F80] = "log10l";
 158   Names[RTLIB::LOG10_PPCF128] = "log10l";
 159   Names[RTLIB::EXP_F32] = "expf";
 160   Names[RTLIB::EXP_F64] = "exp";
 161   Names[RTLIB::EXP_F80] = "expl";
 162   Names[RTLIB::EXP_PPCF128] = "expl";
 163   Names[RTLIB::EXP2_F32] = "exp2f";
 164   Names[RTLIB::EXP2_F64] = "exp2";
 165   Names[RTLIB::EXP2_F80] = "exp2l";
 166   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 167   Names[RTLIB::SIN_F32] = "sinf";
 168   Names[RTLIB::SIN_F64] = "sin";
 169   Names[RTLIB::SIN_F80] = "sinl";
 170   Names[RTLIB::SIN_PPCF128] = "sinl";
 171   Names[RTLIB::COS_F32] = "cosf";
 172   Names[RTLIB::COS_F64] = "cos";
 173   Names[RTLIB::COS_F80] = "cosl";
 174   Names[RTLIB::COS_PPCF128] = "cosl";
 175   Names[RTLIB::POW_F32] = "powf";
 176   Names[RTLIB::POW_F64] = "pow";
 177   Names[RTLIB::POW_F80] = "powl";
 178   Names[RTLIB::POW_PPCF128] = "powl";
 179   Names[RTLIB::CEIL_F32] = "ceilf";
 180   Names[RTLIB::CEIL_F64] = "ceil";
 181   Names[RTLIB::CEIL_F80] = "ceill";
 182   Names[RTLIB::CEIL_PPCF128] = "ceill";
 183   Names[RTLIB::TRUNC_F32] = "truncf";
 184   Names[RTLIB::TRUNC_F64] = "trunc";
 185   Names[RTLIB::TRUNC_F80] = "truncl";
 186   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 187   Names[RTLIB::RINT_F32] = "rintf";
 188   Names[RTLIB::RINT_F64] = "rint";
 189   Names[RTLIB::RINT_F80] = "rintl";
 190   Names[RTLIB::RINT_PPCF128] = "rintl";
 191   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 192   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 193   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 194   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 195   Names[RTLIB::FLOOR_F32] = "floorf";
 196   Names[RTLIB::FLOOR_F64] = "floor";
 197   Names[RTLIB::FLOOR_F80] = "floorl";
 198   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 199   Names[RTLIB::COPYSIGN_F32] = "copysignf";
 200   Names[RTLIB::COPYSIGN_F64] = "copysign";
 201   Names[RTLIB::COPYSIGN_F80] = "copysignl";
 202   Names[RTLIB::COPYSIGN_PPCF128] = "copysignl";
 203   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 204   Names[RTLIB::FPEXT_F16_F32] = "__gnu_h2f_ieee";
 205   Names[RTLIB::FPROUND_F32_F16] = "__gnu_f2h_ieee";
 206   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 207   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 208   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 209   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 210   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 211   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfqi";
 212   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfhi";
 213   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 214   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 215   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 216   Names[RTLIB::FPTOSINT_F64_I8] = "__fixdfqi";
 217   Names[RTLIB::FPTOSINT_F64_I16] = "__fixdfhi";
 218   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 219   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 220   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 221   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 222   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 223   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 224   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 225   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 226   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 227   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfqi";
 228   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfhi";
 229   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 230   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 231   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 232   Names[RTLIB::FPTOUINT_F64_I8] = "__fixunsdfqi";
 233   Names[RTLIB::FPTOUINT_F64_I16] = "__fixunsdfhi";
 234   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 235   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 236   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 237   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 238   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 239   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 240   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 241   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 242   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 243   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 244   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 245   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 246   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 247   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 248   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 249   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 250   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 251   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 252   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 253   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 254   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 255   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 256   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 257   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 258   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 259   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 260   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 261   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 262   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 263   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 264   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 265   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 266   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 267   Names[RTLIB::OEQ_F32] = "__eqsf2";
 268   Names[RTLIB::OEQ_F64] = "__eqdf2";
 269   Names[RTLIB::UNE_F32] = "__nesf2";
 270   Names[RTLIB::UNE_F64] = "__nedf2";
 271   Names[RTLIB::OGE_F32] = "__gesf2";
 272   Names[RTLIB::OGE_F64] = "__gedf2";
 273   Names[RTLIB::OLT_F32] = "__ltsf2";
 274   Names[RTLIB::OLT_F64] = "__ltdf2";
 275   Names[RTLIB::OLE_F32] = "__lesf2";
 276   Names[RTLIB::OLE_F64] = "__ledf2";
 277   Names[RTLIB::OGT_F32] = "__gtsf2";
 278   Names[RTLIB::OGT_F64] = "__gtdf2";
 279   Names[RTLIB::UO_F32] = "__unordsf2";
 280   Names[RTLIB::UO_F64] = "__unorddf2";
 281   Names[RTLIB::O_F32] = "__unordsf2";
 282   Names[RTLIB::O_F64] = "__unorddf2";
 283   Names[RTLIB::MEMCPY] = "memcpy";
 284   Names[RTLIB::MEMMOVE] = "memmove";
 285   Names[RTLIB::MEMSET] = "memset";
 286   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 287   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 288   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 289   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 290   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 291   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 292   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 293   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 294   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 295   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 296   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 297   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 298   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 299   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 300   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 301   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 302   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 303   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 304   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 305   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 306   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 307   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 308   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 309   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 310   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 311   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 312   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 313   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and-xor_4";
 314   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 315   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 316   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 317   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 318   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 319 }
 320
 321 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 322 ///
 323 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 324   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 325     CCs[i] = CallingConv::C;
 326   }
 327 }
 328
 329 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 330 /// UNKNOWN_LIBCALL if there is none.
 331 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 332   if (OpVT == MVT::f32) {
 333     if (RetVT == MVT::f64)
 334       return FPEXT_F32_F64;
 335   }
 336
 337   return UNKNOWN_LIBCALL;
 338 }
 339
 340 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 341 /// UNKNOWN_LIBCALL if there is none.
 342 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 343   if (RetVT == MVT::f32) {
 344     if (OpVT == MVT::f64)
 345       return FPROUND_F64_F32;
 346     if (OpVT == MVT::f80)
 347       return FPROUND_F80_F32;
 348     if (OpVT == MVT::ppcf128)
 349       return FPROUND_PPCF128_F32;
 350   } else if (RetVT == MVT::f64) {
 351     if (OpVT == MVT::f80)
 352       return FPROUND_F80_F64;
 353     if (OpVT == MVT::ppcf128)
 354       return FPROUND_PPCF128_F64;
 355   }
 356
 357   return UNKNOWN_LIBCALL;
 358 }
 359
 360 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 361 /// UNKNOWN_LIBCALL if there is none.
 362 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 363   if (OpVT == MVT::f32) {
 364     if (RetVT == MVT::i8)
 365       return FPTOSINT_F32_I8;
 366     if (RetVT == MVT::i16)
 367       return FPTOSINT_F32_I16;
 368     if (RetVT == MVT::i32)
 369       return FPTOSINT_F32_I32;
 370     if (RetVT == MVT::i64)
 371       return FPTOSINT_F32_I64;
 372     if (RetVT == MVT::i128)
 373       return FPTOSINT_F32_I128;
 374   } else if (OpVT == MVT::f64) {
 375     if (RetVT == MVT::i8)
 376       return FPTOSINT_F64_I8;
 377     if (RetVT == MVT::i16)
 378       return FPTOSINT_F64_I16;
 379     if (RetVT == MVT::i32)
 380       return FPTOSINT_F64_I32;
 381     if (RetVT == MVT::i64)
 382       return FPTOSINT_F64_I64;
 383     if (RetVT == MVT::i128)
 384       return FPTOSINT_F64_I128;
 385   } else if (OpVT == MVT::f80) {
 386     if (RetVT == MVT::i32)
 387       return FPTOSINT_F80_I32;
 388     if (RetVT == MVT::i64)
 389       return FPTOSINT_F80_I64;
 390     if (RetVT == MVT::i128)
 391       return FPTOSINT_F80_I128;
 392   } else if (OpVT == MVT::ppcf128) {
 393     if (RetVT == MVT::i32)
 394       return FPTOSINT_PPCF128_I32;
 395     if (RetVT == MVT::i64)
 396       return FPTOSINT_PPCF128_I64;
 397     if (RetVT == MVT::i128)
 398       return FPTOSINT_PPCF128_I128;
 399   }
 400   return UNKNOWN_LIBCALL;
 401 }
 402
 403 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 404 /// UNKNOWN_LIBCALL if there is none.
 405 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 406   if (OpVT == MVT::f32) {
 407     if (RetVT == MVT::i8)
 408       return FPTOUINT_F32_I8;
 409     if (RetVT == MVT::i16)
 410       return FPTOUINT_F32_I16;
 411     if (RetVT == MVT::i32)
 412       return FPTOUINT_F32_I32;
 413     if (RetVT == MVT::i64)
 414       return FPTOUINT_F32_I64;
 415     if (RetVT == MVT::i128)
 416       return FPTOUINT_F32_I128;
 417   } else if (OpVT == MVT::f64) {
 418     if (RetVT == MVT::i8)
 419       return FPTOUINT_F64_I8;
 420     if (RetVT == MVT::i16)
 421       return FPTOUINT_F64_I16;
 422     if (RetVT == MVT::i32)
 423       return FPTOUINT_F64_I32;
 424     if (RetVT == MVT::i64)
 425       return FPTOUINT_F64_I64;
 426     if (RetVT == MVT::i128)
 427       return FPTOUINT_F64_I128;
 428   } else if (OpVT == MVT::f80) {
 429     if (RetVT == MVT::i32)
 430       return FPTOUINT_F80_I32;
 431     if (RetVT == MVT::i64)
 432       return FPTOUINT_F80_I64;
 433     if (RetVT == MVT::i128)
 434       return FPTOUINT_F80_I128;
 435   } else if (OpVT == MVT::ppcf128) {
 436     if (RetVT == MVT::i32)
 437       return FPTOUINT_PPCF128_I32;
 438     if (RetVT == MVT::i64)
 439       return FPTOUINT_PPCF128_I64;
 440     if (RetVT == MVT::i128)
 441       return FPTOUINT_PPCF128_I128;
 442   }
 443   return UNKNOWN_LIBCALL;
 444 }
 445
 446 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 447 /// UNKNOWN_LIBCALL if there is none.
 448 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 449   if (OpVT == MVT::i32) {
 450     if (RetVT == MVT::f32)
 451       return SINTTOFP_I32_F32;
 452     else if (RetVT == MVT::f64)
 453       return SINTTOFP_I32_F64;
 454     else if (RetVT == MVT::f80)
 455       return SINTTOFP_I32_F80;
 456     else if (RetVT == MVT::ppcf128)
 457       return SINTTOFP_I32_PPCF128;
 458   } else if (OpVT == MVT::i64) {
 459     if (RetVT == MVT::f32)
 460       return SINTTOFP_I64_F32;
 461     else if (RetVT == MVT::f64)
 462       return SINTTOFP_I64_F64;
 463     else if (RetVT == MVT::f80)
 464       return SINTTOFP_I64_F80;
 465     else if (RetVT == MVT::ppcf128)
 466       return SINTTOFP_I64_PPCF128;
 467   } else if (OpVT == MVT::i128) {
 468     if (RetVT == MVT::f32)
 469       return SINTTOFP_I128_F32;
 470     else if (RetVT == MVT::f64)
 471       return SINTTOFP_I128_F64;
 472     else if (RetVT == MVT::f80)
 473       return SINTTOFP_I128_F80;
 474     else if (RetVT == MVT::ppcf128)
 475       return SINTTOFP_I128_PPCF128;
 476   }
 477   return UNKNOWN_LIBCALL;
 478 }
 479
 480 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 481 /// UNKNOWN_LIBCALL if there is none.
 482 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 483   if (OpVT == MVT::i32) {
 484     if (RetVT == MVT::f32)
 485       return UINTTOFP_I32_F32;
 486     else if (RetVT == MVT::f64)
 487       return UINTTOFP_I32_F64;
 488     else if (RetVT == MVT::f80)
 489       return UINTTOFP_I32_F80;
 490     else if (RetVT == MVT::ppcf128)
 491       return UINTTOFP_I32_PPCF128;
 492   } else if (OpVT == MVT::i64) {
 493     if (RetVT == MVT::f32)
 494       return UINTTOFP_I64_F32;
 495     else if (RetVT == MVT::f64)
 496       return UINTTOFP_I64_F64;
 497     else if (RetVT == MVT::f80)
 498       return UINTTOFP_I64_F80;
 499     else if (RetVT == MVT::ppcf128)
 500       return UINTTOFP_I64_PPCF128;
 501   } else if (OpVT == MVT::i128) {
 502     if (RetVT == MVT::f32)
 503       return UINTTOFP_I128_F32;
 504     else if (RetVT == MVT::f64)
 505       return UINTTOFP_I128_F64;
 506     else if (RetVT == MVT::f80)
 507       return UINTTOFP_I128_F80;
 508     else if (RetVT == MVT::ppcf128)
 509       return UINTTOFP_I128_PPCF128;
 510   }
 511   return UNKNOWN_LIBCALL;
 512 }
 513
 514 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 515 ///
 516 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 517   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 518   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 519   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 520   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 521   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 522   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 523   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 524   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 525   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 526   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 527   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 528   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 529   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 530   CCs[RTLIB::UO_F32] = ISD::SETNE;
 531   CCs[RTLIB::UO_F64] = ISD::SETNE;
 532   CCs[RTLIB::O_F32] = ISD::SETEQ;
 533   CCs[RTLIB::O_F64] = ISD::SETEQ;
 534 }
 535
 536 /// NOTE: The constructor takes ownership of TLOF.
 537 TargetLowering::TargetLowering(const TargetMachine &tm,
 538                                const TargetLoweringObjectFile *tlof)
 539   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof),
 540   mayPromoteElements(AllowPromoteIntElem) {
 541   // All operations default to being supported.
 542   memset(OpActions, 0, sizeof(OpActions));
 543   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 544   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 545   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 546   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 547
 548   // Set default actions for various operations.
 549   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 550     // Default all indexed load / store to expand.
 551     for (unsigned IM = (unsigned)ISD::PRE_INC;
 552          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 553       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 554       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 555     }
 556
 557     // These operations default to expand.
 558     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 560   }
 561
 562   // Most targets ignore the @llvm.prefetch intrinsic.
 563   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 564
 565   // ConstantFP nodes default to expand.  Targets can either change this to
 566   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 567   // to optimize expansions for certain constants.
 568   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 569   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 570   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 571
 572   // These library functions default to expand.
 573   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 574   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 575   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 576   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 577   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 578   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 579   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 580   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 581   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 582   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 583
 584   // Default ISD::TRAP to expand (which turns it into abort).
 585   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 586
 587   IsLittleEndian = TD->isLittleEndian();
 588   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize());
 589   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 590   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 591   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 592   maxStoresPerMemsetOptSize = maxStoresPerMemcpyOptSize
 593     = maxStoresPerMemmoveOptSize = 4;
 594   benefitFromCodePlacementOpt = false;
 595   UseUnderscoreSetJmp = false;
 596   UseUnderscoreLongJmp = false;
 597   SelectIsExpensive = false;
 598   IntDivIsCheap = false;
 599   Pow2DivIsCheap = false;
 600   JumpIsExpensive = false;
 601   StackPointerRegisterToSaveRestore = 0;
 602   ExceptionPointerRegister = 0;
 603   ExceptionSelectorRegister = 0;
 604   BooleanContents = UndefinedBooleanContent;
 605   SchedPreferenceInfo = Sched::Latency;
 606   JumpBufSize = 0;
 607   JumpBufAlignment = 0;
 608   MinFunctionAlignment = 0;
 609   PrefFunctionAlignment = 0;
 610   PrefLoopAlignment = 0;
 611   MinStackArgumentAlignment = 1;
 612   ShouldFoldAtomicFences = false;
 613
 614   InitLibcallNames(LibcallRoutineNames);
 615   InitCmpLibcallCCs(CmpLibcallCCs);
 616   InitLibcallCallingConvs(LibcallCallingConvs);
 617 }
 618
 619 TargetLowering::~TargetLowering() {
 620   delete &TLOF;
 621 }
 622
 623 MVT TargetLowering::getShiftAmountTy(EVT LHSTy) const {
 624   return MVT::getIntegerVT(8*TD->getPointerSize());
 625 }
 626
 627 /// canOpTrap - Returns true if the operation can trap for the value type.
 628 /// VT must be a legal type.
 629 bool TargetLowering::canOpTrap(unsigned Op, EVT VT) const {
 630   assert(isTypeLegal(VT));
 631   switch (Op) {
 632   default:
 633     return false;
 634   case ISD::FDIV:
 635   case ISD::FREM:
 636   case ISD::SDIV:
 637   case ISD::UDIV:
 638   case ISD::SREM:
 639   case ISD::UREM:
 640     return true;
 641   }
 642 }
 643
 644
 645 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 646                                           unsigned &NumIntermediates,
 647                                           EVT &RegisterVT,
 648                                           TargetLowering *TLI) {
 649   // Figure out the right, legal destination reg to copy into.
 650   unsigned NumElts = VT.getVectorNumElements();
 651   MVT EltTy = VT.getVectorElementType();
 652
 653   unsigned NumVectorRegs = 1;
 654
 655   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 656   // could break down into LHS/RHS like LegalizeDAG does.
 657   if (!isPowerOf2_32(NumElts)) {
 658     NumVectorRegs = NumElts;
 659     NumElts = 1;
 660   }
 661
 662   // Divide the input until we get to a supported size.  This will always
 663   // end with a scalar if the target doesn't support vectors.
 664   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 665     NumElts >>= 1;
 666     NumVectorRegs <<= 1;
 667   }
 668
 669   NumIntermediates = NumVectorRegs;
 670
 671   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 672   if (!TLI->isTypeLegal(NewVT))
 673     NewVT = EltTy;
 674   IntermediateVT = NewVT;
 675
 676   EVT DestVT = TLI->getRegisterType(NewVT);
 677   RegisterVT = DestVT;
 678   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 679     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 680
 681   // Otherwise, promotion or legal types use the same number of registers as
 682   // the vector decimated to the appropriate level.
 683   return NumVectorRegs;
 684 }
 685
 686 /// isLegalRC - Return true if the value types that can be represented by the
 687 /// specified register class are all legal.
 688 bool TargetLowering::isLegalRC(const TargetRegisterClass *RC) const {
 689   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 690        I != E; ++I) {
 691     if (isTypeLegal(*I))
 692       return true;
 693   }
 694   return false;
 695 }
 696
 697 /// hasLegalSuperRegRegClasses - Return true if the specified register class
 698 /// has one or more super-reg register classes that are legal.
 699 bool
 700 TargetLowering::hasLegalSuperRegRegClasses(const TargetRegisterClass *RC) const{
 701   if (*RC->superregclasses_begin() == 0)
 702     return false;
 703   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 704          E = RC->superregclasses_end(); I != E; ++I) {
 705     const TargetRegisterClass *RRC = *I;
 706     if (isLegalRC(RRC))
 707       return true;
 708   }
 709   return false;
 710 }
 711
 712 /// findRepresentativeClass - Return the largest legal super-reg register class
 713 /// of the register class for the specified type and its associated "cost".
 714 std::pair<const TargetRegisterClass*, uint8_t>
 715 TargetLowering::findRepresentativeClass(EVT VT) const {
 716   const TargetRegisterClass *RC = RegClassForVT[VT.getSimpleVT().SimpleTy];
 717   if (!RC)
 718     return std::make_pair(RC, 0);
 719   const TargetRegisterClass *BestRC = RC;
 720   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 721          E = RC->superregclasses_end(); I != E; ++I) {
 722     const TargetRegisterClass *RRC = *I;
 723     if (RRC->isASubClass() || !isLegalRC(RRC))
 724       continue;
 725     if (!hasLegalSuperRegRegClasses(RRC))
 726       return std::make_pair(RRC, 1);
 727     BestRC = RRC;
 728   }
 729   return std::make_pair(BestRC, 1);
 730 }
 731
 732
 733 /// computeRegisterProperties - Once all of the register classes are added,
 734 /// this allows us to compute derived properties we expose.
 735 void TargetLowering::computeRegisterProperties() {
 736   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 737          "Too many value types for ValueTypeActions to hold!");
 738
 739   // Everything defaults to needing one register.
 740   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 741     NumRegistersForVT[i] = 1;
 742     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 743   }
 744   // ...except isVoid, which doesn't need any registers.
 745   NumRegistersForVT[MVT::isVoid] = 0;
 746
 747   // Find the largest integer register class.
 748   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 749   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 750     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 751
 752   // Every integer value type larger than this largest register takes twice as
 753   // many registers to represent as the previous ValueType.
 754   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 755     EVT ExpandedVT = (MVT::SimpleValueType)ExpandedReg;
 756     if (!ExpandedVT.isInteger())
 757       break;
 758     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 759     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 760     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 761     ValueTypeActions.setTypeAction(ExpandedVT, TypeExpandInteger);
 762   }
 763
 764   // Inspect all of the ValueType's smaller than the largest integer
 765   // register to see which ones need promotion.
 766   unsigned LegalIntReg = LargestIntReg;
 767   for (unsigned IntReg = LargestIntReg - 1;
 768        IntReg >= (unsigned)MVT::i1; --IntReg) {
 769     EVT IVT = (MVT::SimpleValueType)IntReg;
 770     if (isTypeLegal(IVT)) {
 771       LegalIntReg = IntReg;
 772     } else {
 773       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 774         (MVT::SimpleValueType)LegalIntReg;
 775       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 776     }
 777   }
 778
 779   // ppcf128 type is really two f64's.
 780   if (!isTypeLegal(MVT::ppcf128)) {
 781     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 782     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 783     TransformToType[MVT::ppcf128] = MVT::f64;
 784     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 785   }
 786
 787   // Decide how to handle f64. If the target does not have native f64 support,
 788   // expand it to i64 and we will be generating soft float library calls.
 789   if (!isTypeLegal(MVT::f64)) {
 790     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 791     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 792     TransformToType[MVT::f64] = MVT::i64;
 793     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 794   }
 795
 796   // Decide how to handle f32. If the target does not have native support for
 797   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 798   if (!isTypeLegal(MVT::f32)) {
 799     if (isTypeLegal(MVT::f64)) {
 800       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 801       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 802       TransformToType[MVT::f32] = MVT::f64;
 803       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 804     } else {
 805       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 806       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 807       TransformToType[MVT::f32] = MVT::i32;
 808       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 809     }
 810   }
 811
 812   // Loop over all of the vector value types to see which need transformations.
 813   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 814        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 815     MVT VT = (MVT::SimpleValueType)i;
 816     if (isTypeLegal(VT)) continue;
 817
 818     // Determine if there is a legal wider type.  If so, we should promote to
 819     // that wider vector type.
 820     EVT EltVT = VT.getVectorElementType();
 821     unsigned NElts = VT.getVectorNumElements();
 822     if (NElts != 1) {
 823       bool IsLegalWiderType = false;
 824       // If we allow the promotion of vector elements using a flag,
 825       // then return TypePromoteInteger on vector elements.
 826       // First try to promote the elements of integer vectors. If no legal
 827       // promotion was found, fallback to the widen-vector method.
 828       if (mayPromoteElements)
 829       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 830         EVT SVT = (MVT::SimpleValueType)nVT;
 831         // Promote vectors of integers to vectors with the same number
 832         // of elements, with a wider element type.
 833         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 834             && SVT.getVectorNumElements() == NElts &&
 835             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 836           TransformToType[i] = SVT;
 837           RegisterTypeForVT[i] = SVT;
 838           NumRegistersForVT[i] = 1;
 839           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 840           IsLegalWiderType = true;
 841           break;
 842         }
 843       }
 844
 845       if (IsLegalWiderType) continue;
 846
 847       // Try to widen the vector.
 848       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 849         EVT SVT = (MVT::SimpleValueType)nVT;
 850         if (SVT.getVectorElementType() == EltVT &&
 851             SVT.getVectorNumElements() > NElts &&
 852             isTypeLegal(SVT)) {
 853           TransformToType[i] = SVT;
 854           RegisterTypeForVT[i] = SVT;
 855           NumRegistersForVT[i] = 1;
 856           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 857           IsLegalWiderType = true;
 858           break;
 859         }
 860       }
 861       if (IsLegalWiderType) continue;
 862     }
 863
 864     MVT IntermediateVT;
 865     EVT RegisterVT;
 866     unsigned NumIntermediates;
 867     NumRegistersForVT[i] =
 868       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 869                                 RegisterVT, this);
 870     RegisterTypeForVT[i] = RegisterVT;
 871
 872     EVT NVT = VT.getPow2VectorType();
 873     if (NVT == VT) {
 874       // Type is already a power of 2.  The default action is to split.
 875       TransformToType[i] = MVT::Other;
 876       unsigned NumElts = VT.getVectorNumElements();
 877       ValueTypeActions.setTypeAction(VT,
 878             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
 879     } else {
 880       TransformToType[i] = NVT;
 881       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 882     }
 883   }
 884
 885   // Determine the 'representative' register class for each value type.
 886   // An representative register class is the largest (meaning one which is
 887   // not a sub-register class / subreg register class) legal register class for
 888   // a group of value types. For example, on i386, i8, i16, and i32
 889   // representative would be GR32; while on x86_64 it's GR64.
 890   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 891     const TargetRegisterClass* RRC;
 892     uint8_t Cost;
 893     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
 894     RepRegClassForVT[i] = RRC;
 895     RepRegClassCostForVT[i] = Cost;
 896   }
 897 }
 898
 899 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 900   return NULL;
 901 }
 902
 903
 904 MVT::SimpleValueType TargetLowering::getSetCCResultType(EVT VT) const {
 905   return PointerTy.SimpleTy;
 906 }
 907
 908 MVT::SimpleValueType TargetLowering::getCmpLibcallReturnType() const {
 909   return MVT::i32; // return the default value
 910 }
 911
 912 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 913 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 914 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 915 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 916 ///
 917 /// This method returns the number of registers needed, and the VT for each
 918 /// register.  It also returns the VT and quantity of the intermediate values
 919 /// before they are promoted/expanded.
 920 ///
 921 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 922                                                 EVT &IntermediateVT,
 923                                                 unsigned &NumIntermediates,
 924                                                 EVT &RegisterVT) const {
 925   unsigned NumElts = VT.getVectorNumElements();
 926
 927   // If there is a wider vector type with the same element type as this one,
 928   // we should widen to that legal vector type.  This handles things like
 929   // <2 x float> -> <4 x float>.
 930   if (NumElts != 1 && getTypeAction(Context, VT) == TypeWidenVector) {
 931     RegisterVT = getTypeToTransformTo(Context, VT);
 932     if (isTypeLegal(RegisterVT)) {
 933       IntermediateVT = RegisterVT;
 934       NumIntermediates = 1;
 935       return 1;
 936     }
 937   }
 938
 939   // Figure out the right, legal destination reg to copy into.
 940   EVT EltTy = VT.getVectorElementType();
 941
 942   unsigned NumVectorRegs = 1;
 943
 944   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 945   // could break down into LHS/RHS like LegalizeDAG does.
 946   if (!isPowerOf2_32(NumElts)) {
 947     NumVectorRegs = NumElts;
 948     NumElts = 1;
 949   }
 950
 951   // Divide the input until we get to a supported size.  This will always
 952   // end with a scalar if the target doesn't support vectors.
 953   while (NumElts > 1 && !isTypeLegal(
 954                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 955     NumElts >>= 1;
 956     NumVectorRegs <<= 1;
 957   }
 958
 959   NumIntermediates = NumVectorRegs;
 960
 961   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 962   if (!isTypeLegal(NewVT))
 963     NewVT = EltTy;
 964   IntermediateVT = NewVT;
 965
 966   EVT DestVT = getRegisterType(Context, NewVT);
 967   RegisterVT = DestVT;
 968   if (DestVT.bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
 969     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 970
 971   // Otherwise, promotion or legal types use the same number of registers as
 972   // the vector decimated to the appropriate level.
 973   return NumVectorRegs;
 974 }
 975
 976 /// Get the EVTs and ArgFlags collections that represent the legalized return
 977 /// type of the given function.  This does not require a DAG or a return value,
 978 /// and is suitable for use before any DAGs for the function are constructed.
 979 /// TODO: Move this out of TargetLowering.cpp.
 980 void llvm::GetReturnInfo(const Type* ReturnType, Attributes attr,
 981                          SmallVectorImpl<ISD::OutputArg> &Outs,
 982                          const TargetLowering &TLI,
 983                          SmallVectorImpl<uint64_t> *Offsets) {
 984   SmallVector<EVT, 4> ValueVTs;
 985   ComputeValueVTs(TLI, ReturnType, ValueVTs);
 986   unsigned NumValues = ValueVTs.size();
 987   if (NumValues == 0) return;
 988   unsigned Offset = 0;
 989
 990   for (unsigned j = 0, f = NumValues; j != f; ++j) {
 991     EVT VT = ValueVTs[j];
 992     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 993
 994     if (attr & Attribute::SExt)
 995       ExtendKind = ISD::SIGN_EXTEND;
 996     else if (attr & Attribute::ZExt)
 997       ExtendKind = ISD::ZERO_EXTEND;
 998
 999     // FIXME: C calling convention requires the return type to be promoted to
1000     // at least 32-bit. But this is not necessary for non-C calling
1001     // conventions. The frontend should mark functions whose return values
1002     // require promoting with signext or zeroext attributes.
1003     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1004       EVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1005       if (VT.bitsLT(MinVT))
1006         VT = MinVT;
1007     }
1008
1009     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1010     EVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1011     unsigned PartSize = TLI.getTargetData()->getTypeAllocSize(
1012                         PartVT.getTypeForEVT(ReturnType->getContext()));
1013
1014     // 'inreg' on function refers to return value
1015     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1016     if (attr & Attribute::InReg)
1017       Flags.setInReg();
1018
1019     // Propagate extension type if any
1020     if (attr & Attribute::SExt)
1021       Flags.setSExt();
1022     else if (attr & Attribute::ZExt)
1023       Flags.setZExt();
1024
1025     for (unsigned i = 0; i < NumParts; ++i) {
1026       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true));
1027       if (Offsets) {
1028         Offsets->push_back(Offset);
1029         Offset += PartSize;
1030       }
1031     }
1032   }
1033 }
1034
1035 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1036 /// function arguments in the caller parameter area.  This is the actual
1037 /// alignment, not its logarithm.
1038 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1039   return TD->getCallFrameTypeAlignment(Ty);
1040 }
1041
1042 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1043 /// current function.  The returned value is a member of the
1044 /// MachineJumpTableInfo::JTEntryKind enum.
1045 unsigned TargetLowering::getJumpTableEncoding() const {
1046   // In non-pic modes, just use the address of a block.
1047   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1048     return MachineJumpTableInfo::EK_BlockAddress;
1049
1050   // In PIC mode, if the target supports a GPRel32 directive, use it.
1051   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != 0)
1052     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
1053
1054   // Otherwise, use a label difference.
1055   return MachineJumpTableInfo::EK_LabelDifference32;
1056 }
1057
1058 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1059                                                  SelectionDAG &DAG) const {
1060   // If our PIC model is GP relative, use the global offset table as the base.
1061   if (getJumpTableEncoding() == MachineJumpTableInfo::EK_GPRel32BlockAddress)
1062     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1063   return Table;
1064 }
1065
1066 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1067 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1068 /// MCExpr.
1069 const MCExpr *
1070 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
1071                                              unsigned JTI,MCContext &Ctx) const{
1072   // The normal PIC reloc base is the label at the start of the jump table.
1073   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
1074 }
1075
1076 bool
1077 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
1078   // Assume that everything is safe in static mode.
1079   if (getTargetMachine().getRelocationModel() == Reloc::Static)
1080     return true;
1081
1082   // In dynamic-no-pic mode, assume that known defined values are safe.
1083   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
1084       GA &&
1085       !GA->getGlobal()->isDeclaration() &&
1086       !GA->getGlobal()->isWeakForLinker())
1087     return true;
1088
1089   // Otherwise assume nothing is safe.
1090   return false;
1091 }
1092
1093 //===----------------------------------------------------------------------===//
1094 //  Optimization Methods
1095 //===----------------------------------------------------------------------===//
1096
1097 /// ShrinkDemandedConstant - Check to see if the specified operand of the
1098 /// specified instruction is a constant integer.  If so, check to see if there
1099 /// are any bits set in the constant that are not demanded.  If so, shrink the
1100 /// constant and return true.
1101 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
1102                                                         const APInt &Demanded) {
1103   DebugLoc dl = Op.getDebugLoc();
1104
1105   // FIXME: ISD::SELECT, ISD::SELECT_CC
1106   switch (Op.getOpcode()) {
1107   default: break;
1108   case ISD::XOR:
1109   case ISD::AND:
1110   case ISD::OR: {
1111     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1112     if (!C) return false;
1113
1114     if (Op.getOpcode() == ISD::XOR &&
1115         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
1116       return false;
1117
1118     // if we can expand it to have all bits set, do it
1119     if (C->getAPIntValue().intersects(~Demanded)) {
1120       EVT VT = Op.getValueType();
1121       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
1122                                 DAG.getConstant(Demanded &
1123                                                 C->getAPIntValue(),
1124                                                 VT));
1125       return CombineTo(Op, New);
1126     }
1127
1128     break;
1129   }
1130   }
1131
1132   return false;
1133 }
1134
1135 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
1136 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
1137 /// cast, but it could be generalized for targets with other types of
1138 /// implicit widening casts.
1139 bool
1140 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
1141                                                     unsigned BitWidth,
1142                                                     const APInt &Demanded,
1143                                                     DebugLoc dl) {
1144   assert(Op.getNumOperands() == 2 &&
1145          "ShrinkDemandedOp only supports binary operators!");
1146   assert(Op.getNode()->getNumValues() == 1 &&
1147          "ShrinkDemandedOp only supports nodes with one result!");
1148
1149   // Don't do this if the node has another user, which may require the
1150   // full value.
1151   if (!Op.getNode()->hasOneUse())
1152     return false;
1153
1154   // Search for the smallest integer type with free casts to and from
1155   // Op's type. For expedience, just check power-of-2 integer types.
1156   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1157   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
1158   if (!isPowerOf2_32(SmallVTBits))
1159     SmallVTBits = NextPowerOf2(SmallVTBits);
1160   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
1161     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
1162     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
1163         TLI.isZExtFree(SmallVT, Op.getValueType())) {
1164       // We found a type with free casts.
1165       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
1166                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1167                                           Op.getNode()->getOperand(0)),
1168                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1169                                           Op.getNode()->getOperand(1)));
1170       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
1171       return CombineTo(Op, Z);
1172     }
1173   }
1174   return false;
1175 }
1176
1177 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
1178 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
1179 /// use this information to simplify Op, create a new simplified DAG node and
1180 /// return true, returning the original and new nodes in Old and New. Otherwise,
1181 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
1182 /// the expression (used to simplify the caller).  The KnownZero/One bits may
1183 /// only be accurate for those bits in the DemandedMask.
1184 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
1185                                           const APInt &DemandedMask,
1186                                           APInt &KnownZero,
1187                                           APInt &KnownOne,
1188                                           TargetLoweringOpt &TLO,
1189                                           unsigned Depth) const {
1190   unsigned BitWidth = DemandedMask.getBitWidth();
1191   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
1192          "Mask size mismatches value type size!");
1193   APInt NewMask = DemandedMask;
1194   DebugLoc dl = Op.getDebugLoc();
1195
1196   // Don't know anything.
1197   KnownZero = KnownOne = APInt(BitWidth, 0);
1198
1199   // Other users may use these bits.
1200   if (!Op.getNode()->hasOneUse()) {
1201     if (Depth != 0) {
1202       // If not at the root, Just compute the KnownZero/KnownOne bits to
1203       // simplify things downstream.
1204       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
1205       return false;
1206     }
1207     // If this is the root being simplified, allow it to have multiple uses,
1208     // just set the NewMask to all bits.
1209     NewMask = APInt::getAllOnesValue(BitWidth);
1210   } else if (DemandedMask == 0) {
1211     // Not demanding any bits from Op.
1212     if (Op.getOpcode() != ISD::UNDEF)
1213       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
1214     return false;
1215   } else if (Depth == 6) {        // Limit search depth.
1216     return false;
1217   }
1218
1219   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
1220   switch (Op.getOpcode()) {
1221   case ISD::Constant:
1222     // We know all of the bits for a constant!
1223     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
1224     KnownZero = ~KnownOne & NewMask;
1225     return false;   // Don't fall through, will infinitely loop.
1226   case ISD::AND:
1227     // If the RHS is a constant, check to see if the LHS would be zero without
1228     // using the bits from the RHS.  Below, we use knowledge about the RHS to
1229     // simplify the LHS, here we're using information from the LHS to simplify
1230     // the RHS.
1231     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1232       APInt LHSZero, LHSOne;
1233       // Do not increment Depth here; that can cause an infinite loop.
1234       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
1235                                 LHSZero, LHSOne, Depth);
1236       // If the LHS already has zeros where RHSC does, this and is dead.
1237       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
1238         return TLO.CombineTo(Op, Op.getOperand(0));
1239       // If any of the set bits in the RHS are known zero on the LHS, shrink
1240       // the constant.
1241       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
1242         return true;
1243     }
1244
1245     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1246                              KnownOne, TLO, Depth+1))
1247       return true;
1248     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1249     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
1250                              KnownZero2, KnownOne2, TLO, Depth+1))
1251       return true;
1252     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1253
1254     // If all of the demanded bits are known one on one side, return the other.
1255     // These bits cannot contribute to the result of the 'and'.
1256     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1257       return TLO.CombineTo(Op, Op.getOperand(0));
1258     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1259       return TLO.CombineTo(Op, Op.getOperand(1));
1260     // If all of the demanded bits in the inputs are known zeros, return zero.
1261     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
1262       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
1263     // If the RHS is a constant, see if we can simplify it.
1264     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
1265       return true;
1266     // If the operation can be done in a smaller type, do so.
1267     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1268       return true;
1269
1270     // Output known-1 bits are only known if set in both the LHS & RHS.
1271     KnownOne &= KnownOne2;
1272     // Output known-0 are known to be clear if zero in either the LHS | RHS.
1273     KnownZero |= KnownZero2;
1274     break;
1275   case ISD::OR:
1276     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1277                              KnownOne, TLO, Depth+1))
1278       return true;
1279     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1280     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
1281                              KnownZero2, KnownOne2, TLO, Depth+1))
1282       return true;
1283     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1284
1285     // If all of the demanded bits are known zero on one side, return the other.
1286     // These bits cannot contribute to the result of the 'or'.
1287     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1288       return TLO.CombineTo(Op, Op.getOperand(0));
1289     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1290       return TLO.CombineTo(Op, Op.getOperand(1));
1291     // If all of the potentially set bits on one side are known to be set on
1292     // the other side, just use the 'other' side.
1293     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1294       return TLO.CombineTo(Op, Op.getOperand(0));
1295     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1296       return TLO.CombineTo(Op, Op.getOperand(1));
1297     // If the RHS is a constant, see if we can simplify it.
1298     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1299       return true;
1300     // If the operation can be done in a smaller type, do so.
1301     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1302       return true;
1303
1304     // Output known-0 bits are only known if clear in both the LHS & RHS.
1305     KnownZero &= KnownZero2;
1306     // Output known-1 are known to be set if set in either the LHS | RHS.
1307     KnownOne |= KnownOne2;
1308     break;
1309   case ISD::XOR:
1310     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1311                              KnownOne, TLO, Depth+1))
1312       return true;
1313     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1314     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1315                              KnownOne2, TLO, Depth+1))
1316       return true;
1317     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1318
1319     // If all of the demanded bits are known zero on one side, return the other.
1320     // These bits cannot contribute to the result of the 'xor'.
1321     if ((KnownZero & NewMask) == NewMask)
1322       return TLO.CombineTo(Op, Op.getOperand(0));
1323     if ((KnownZero2 & NewMask) == NewMask)
1324       return TLO.CombineTo(Op, Op.getOperand(1));
1325     // If the operation can be done in a smaller type, do so.
1326     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1327       return true;
1328
1329     // If all of the unknown bits are known to be zero on one side or the other
1330     // (but not both) turn this into an *inclusive* or.
1331     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1332     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1333       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1334                                                Op.getOperand(0),
1335                                                Op.getOperand(1)));
1336
1337     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1338     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1339     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1340     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1341
1342     // If all of the demanded bits on one side are known, and all of the set
1343     // bits on that side are also known to be set on the other side, turn this
1344     // into an AND, as we know the bits will be cleared.
1345     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1346     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1347       if ((KnownOne & KnownOne2) == KnownOne) {
1348         EVT VT = Op.getValueType();
1349         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1350         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1351                                                  Op.getOperand(0), ANDC));
1352       }
1353     }
1354
1355     // If the RHS is a constant, see if we can simplify it.
1356     // for XOR, we prefer to force bits to 1 if they will make a -1.
1357     // if we can't force bits, try to shrink constant
1358     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1359       APInt Expanded = C->getAPIntValue() | (~NewMask);
1360       // if we can expand it to have all bits set, do it
1361       if (Expanded.isAllOnesValue()) {
1362         if (Expanded != C->getAPIntValue()) {
1363           EVT VT = Op.getValueType();
1364           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1365                                           TLO.DAG.getConstant(Expanded, VT));
1366           return TLO.CombineTo(Op, New);
1367         }
1368         // if it already has all the bits set, nothing to change
1369         // but don't shrink either!
1370       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1371         return true;
1372       }
1373     }
1374
1375     KnownZero = KnownZeroOut;
1376     KnownOne  = KnownOneOut;
1377     break;
1378   case ISD::SELECT:
1379     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1380                              KnownOne, TLO, Depth+1))
1381       return true;
1382     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1383                              KnownOne2, TLO, Depth+1))
1384       return true;
1385     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1386     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1387
1388     // If the operands are constants, see if we can simplify them.
1389     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1390       return true;
1391
1392     // Only known if known in both the LHS and RHS.
1393     KnownOne &= KnownOne2;
1394     KnownZero &= KnownZero2;
1395     break;
1396   case ISD::SELECT_CC:
1397     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1398                              KnownOne, TLO, Depth+1))
1399       return true;
1400     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1401                              KnownOne2, TLO, Depth+1))
1402       return true;
1403     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1404     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1405
1406     // If the operands are constants, see if we can simplify them.
1407     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1408       return true;
1409
1410     // Only known if known in both the LHS and RHS.
1411     KnownOne &= KnownOne2;
1412     KnownZero &= KnownZero2;
1413     break;
1414   case ISD::SHL:
1415     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1416       unsigned ShAmt = SA->getZExtValue();
1417       SDValue InOp = Op.getOperand(0);
1418
1419       // If the shift count is an invalid immediate, don't do anything.
1420       if (ShAmt >= BitWidth)
1421         break;
1422
1423       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1424       // single shift.  We can do this if the bottom bits (which are shifted
1425       // out) are never demanded.
1426       if (InOp.getOpcode() == ISD::SRL &&
1427           isa<ConstantSDNode>(InOp.getOperand(1))) {
1428         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1429           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1430           unsigned Opc = ISD::SHL;
1431           int Diff = ShAmt-C1;
1432           if (Diff < 0) {
1433             Diff = -Diff;
1434             Opc = ISD::SRL;
1435           }
1436
1437           SDValue NewSA =
1438             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1439           EVT VT = Op.getValueType();
1440           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1441                                                    InOp.getOperand(0), NewSA));
1442         }
1443       }
1444
1445       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
1446                                KnownZero, KnownOne, TLO, Depth+1))
1447         return true;
1448
1449       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
1450       // are not demanded. This will likely allow the anyext to be folded away.
1451       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
1452         SDValue InnerOp = InOp.getNode()->getOperand(0);
1453         EVT InnerVT = InnerOp.getValueType();
1454         if ((APInt::getHighBitsSet(BitWidth,
1455                                    BitWidth - InnerVT.getSizeInBits()) &
1456                DemandedMask) == 0 &&
1457             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
1458           EVT ShTy = getShiftAmountTy(InnerVT);
1459           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
1460             ShTy = InnerVT;
1461           SDValue NarrowShl =
1462             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
1463                             TLO.DAG.getConstant(ShAmt, ShTy));
1464           return
1465             TLO.CombineTo(Op,
1466                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
1467                                           NarrowShl));
1468         }
1469       }
1470
1471       KnownZero <<= SA->getZExtValue();
1472       KnownOne  <<= SA->getZExtValue();
1473       // low bits known zero.
1474       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1475     }
1476     break;
1477   case ISD::SRL:
1478     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1479       EVT VT = Op.getValueType();
1480       unsigned ShAmt = SA->getZExtValue();
1481       unsigned VTSize = VT.getSizeInBits();
1482       SDValue InOp = Op.getOperand(0);
1483
1484       // If the shift count is an invalid immediate, don't do anything.
1485       if (ShAmt >= BitWidth)
1486         break;
1487
1488       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1489       // single shift.  We can do this if the top bits (which are shifted out)
1490       // are never demanded.
1491       if (InOp.getOpcode() == ISD::SHL &&
1492           isa<ConstantSDNode>(InOp.getOperand(1))) {
1493         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1494           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1495           unsigned Opc = ISD::SRL;
1496           int Diff = ShAmt-C1;
1497           if (Diff < 0) {
1498             Diff = -Diff;
1499             Opc = ISD::SHL;
1500           }
1501
1502           SDValue NewSA =
1503             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1504           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1505                                                    InOp.getOperand(0), NewSA));
1506         }
1507       }
1508
1509       // Compute the new bits that are at the top now.
1510       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1511                                KnownZero, KnownOne, TLO, Depth+1))
1512         return true;
1513       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1514       KnownZero = KnownZero.lshr(ShAmt);
1515       KnownOne  = KnownOne.lshr(ShAmt);
1516
1517       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1518       KnownZero |= HighBits;  // High bits known zero.
1519     }
1520     break;
1521   case ISD::SRA:
1522     // If this is an arithmetic shift right and only the low-bit is set, we can
1523     // always convert this into a logical shr, even if the shift amount is
1524     // variable.  The low bit of the shift cannot be an input sign bit unless
1525     // the shift amount is >= the size of the datatype, which is undefined.
1526     if (DemandedMask == 1)
1527       return TLO.CombineTo(Op,
1528                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1529                                            Op.getOperand(0), Op.getOperand(1)));
1530
1531     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1532       EVT VT = Op.getValueType();
1533       unsigned ShAmt = SA->getZExtValue();
1534
1535       // If the shift count is an invalid immediate, don't do anything.
1536       if (ShAmt >= BitWidth)
1537         break;
1538
1539       APInt InDemandedMask = (NewMask << ShAmt);
1540
1541       // If any of the demanded bits are produced by the sign extension, we also
1542       // demand the input sign bit.
1543       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1544       if (HighBits.intersects(NewMask))
1545         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
1546
1547       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1548                                KnownZero, KnownOne, TLO, Depth+1))
1549         return true;
1550       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1551       KnownZero = KnownZero.lshr(ShAmt);
1552       KnownOne  = KnownOne.lshr(ShAmt);
1553
1554       // Handle the sign bit, adjusted to where it is now in the mask.
1555       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1556
1557       // If the input sign bit is known to be zero, or if none of the top bits
1558       // are demanded, turn this into an unsigned shift right.
1559       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1560         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1561                                                  Op.getOperand(0),
1562                                                  Op.getOperand(1)));
1563       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1564         KnownOne |= HighBits;
1565       }
1566     }
1567     break;
1568   case ISD::SIGN_EXTEND_INREG: {
1569     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1570
1571     // Sign extension.  Compute the demanded bits in the result that are not
1572     // present in the input.
1573     APInt NewBits =
1574       APInt::getHighBitsSet(BitWidth,
1575                             BitWidth - EVT.getScalarType().getSizeInBits());
1576
1577     // If none of the extended bits are demanded, eliminate the sextinreg.
1578     if ((NewBits & NewMask) == 0)
1579       return TLO.CombineTo(Op, Op.getOperand(0));
1580
1581     APInt InSignBit =
1582       APInt::getSignBit(EVT.getScalarType().getSizeInBits()).zext(BitWidth);
1583     APInt InputDemandedBits =
1584       APInt::getLowBitsSet(BitWidth,
1585                            EVT.getScalarType().getSizeInBits()) &
1586       NewMask;
1587
1588     // Since the sign extended bits are demanded, we know that the sign
1589     // bit is demanded.
1590     InputDemandedBits |= InSignBit;
1591
1592     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1593                              KnownZero, KnownOne, TLO, Depth+1))
1594       return true;
1595     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1596
1597     // If the sign bit of the input is known set or clear, then we know the
1598     // top bits of the result.
1599
1600     // If the input sign bit is known zero, convert this into a zero extension.
1601     if (KnownZero.intersects(InSignBit))
1602       return TLO.CombineTo(Op,
1603                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1604
1605     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1606       KnownOne |= NewBits;
1607       KnownZero &= ~NewBits;
1608     } else {                       // Input sign bit unknown
1609       KnownZero &= ~NewBits;
1610       KnownOne &= ~NewBits;
1611     }
1612     break;
1613   }
1614   case ISD::ZERO_EXTEND: {
1615     unsigned OperandBitWidth =
1616       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1617     APInt InMask = NewMask.trunc(OperandBitWidth);
1618
1619     // If none of the top bits are demanded, convert this into an any_extend.
1620     APInt NewBits =
1621       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1622     if (!NewBits.intersects(NewMask))
1623       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1624                                                Op.getValueType(),
1625                                                Op.getOperand(0)));
1626
1627     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1628                              KnownZero, KnownOne, TLO, Depth+1))
1629       return true;
1630     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1631     KnownZero = KnownZero.zext(BitWidth);
1632     KnownOne = KnownOne.zext(BitWidth);
1633     KnownZero |= NewBits;
1634     break;
1635   }
1636   case ISD::SIGN_EXTEND: {
1637     EVT InVT = Op.getOperand(0).getValueType();
1638     unsigned InBits = InVT.getScalarType().getSizeInBits();
1639     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1640     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1641     APInt NewBits   = ~InMask & NewMask;
1642
1643     // If none of the top bits are demanded, convert this into an any_extend.
1644     if (NewBits == 0)
1645       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1646                                               Op.getValueType(),
1647                                               Op.getOperand(0)));
1648
1649     // Since some of the sign extended bits are demanded, we know that the sign
1650     // bit is demanded.
1651     APInt InDemandedBits = InMask & NewMask;
1652     InDemandedBits |= InSignBit;
1653     InDemandedBits = InDemandedBits.trunc(InBits);
1654
1655     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1656                              KnownOne, TLO, Depth+1))
1657       return true;
1658     KnownZero = KnownZero.zext(BitWidth);
1659     KnownOne = KnownOne.zext(BitWidth);
1660
1661     // If the sign bit is known zero, convert this to a zero extend.
1662     if (KnownZero.intersects(InSignBit))
1663       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1664                                                Op.getValueType(),
1665                                                Op.getOperand(0)));
1666
1667     // If the sign bit is known one, the top bits match.
1668     if (KnownOne.intersects(InSignBit)) {
1669       KnownOne  |= NewBits;
1670       KnownZero &= ~NewBits;
1671     } else {   // Otherwise, top bits aren't known.
1672       KnownOne  &= ~NewBits;
1673       KnownZero &= ~NewBits;
1674     }
1675     break;
1676   }
1677   case ISD::ANY_EXTEND: {
1678     unsigned OperandBitWidth =
1679       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1680     APInt InMask = NewMask.trunc(OperandBitWidth);
1681     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1682                              KnownZero, KnownOne, TLO, Depth+1))
1683       return true;
1684     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1685     KnownZero = KnownZero.zext(BitWidth);
1686     KnownOne = KnownOne.zext(BitWidth);
1687     break;
1688   }
1689   case ISD::TRUNCATE: {
1690     // Simplify the input, using demanded bit information, and compute the known
1691     // zero/one bits live out.
1692     unsigned OperandBitWidth =
1693       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1694     APInt TruncMask = NewMask.zext(OperandBitWidth);
1695     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1696                              KnownZero, KnownOne, TLO, Depth+1))
1697       return true;
1698     KnownZero = KnownZero.trunc(BitWidth);
1699     KnownOne = KnownOne.trunc(BitWidth);
1700
1701     // If the input is only used by this truncate, see if we can shrink it based
1702     // on the known demanded bits.
1703     if (Op.getOperand(0).getNode()->hasOneUse()) {
1704       SDValue In = Op.getOperand(0);
1705       switch (In.getOpcode()) {
1706       default: break;
1707       case ISD::SRL:
1708         // Shrink SRL by a constant if none of the high bits shifted in are
1709         // demanded.
1710         if (TLO.LegalTypes() &&
1711             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
1712           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
1713           // undesirable.
1714           break;
1715         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
1716         if (!ShAmt)
1717           break;
1718         SDValue Shift = In.getOperand(1);
1719         if (TLO.LegalTypes()) {
1720           uint64_t ShVal = ShAmt->getZExtValue();
1721           Shift =
1722             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
1723         }
1724
1725         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1726                                                OperandBitWidth - BitWidth);
1727         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
1728
1729         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1730           // None of the shifted in bits are needed.  Add a truncate of the
1731           // shift input, then shift it.
1732           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1733                                              Op.getValueType(),
1734                                              In.getOperand(0));
1735           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1736                                                    Op.getValueType(),
1737                                                    NewTrunc,
1738                                                    Shift));
1739         }
1740         break;
1741       }
1742     }
1743
1744     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1745     break;
1746   }
1747   case ISD::AssertZext: {
1748     // Demand all the bits of the input that are demanded in the output.
1749     // The low bits are obvious; the high bits are demanded because we're
1750     // asserting that they're zero here.
1751     if (SimplifyDemandedBits(Op.getOperand(0), NewMask,
1752                              KnownZero, KnownOne, TLO, Depth+1))
1753       return true;
1754     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1755
1756     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1757     APInt InMask = APInt::getLowBitsSet(BitWidth,
1758                                         VT.getSizeInBits());
1759     KnownZero |= ~InMask & NewMask;
1760     break;
1761   }
1762   case ISD::BITCAST:
1763     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1764     // is demanded, turn this into a FGETSIGN.
1765     if (NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1766         Op.getOperand(0).getValueType().isFloatingPoint() &&
1767         !Op.getOperand(0).getValueType().isVector()) {
1768       if (isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32)) {
1769         EVT Ty = (isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType())) ?
1770           Op.getValueType() : MVT::i32;
1771         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1772         // place.  We expect the SHL to be eliminated by other optimizations.
1773         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1774         if (Ty != Op.getValueType())
1775           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1776         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1777         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1778         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1779                                                  Op.getValueType(),
1780                                                  Sign, ShAmt));
1781       }
1782     }
1783     break;
1784   case ISD::ADD:
1785   case ISD::MUL:
1786   case ISD::SUB: {
1787     // Add, Sub, and Mul don't demand any bits in positions beyond that
1788     // of the highest bit demanded of them.
1789     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1790                                         BitWidth - NewMask.countLeadingZeros());
1791     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1792                              KnownOne2, TLO, Depth+1))
1793       return true;
1794     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1795                              KnownOne2, TLO, Depth+1))
1796       return true;
1797     // See if the operation should be performed at a smaller bit width.
1798     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1799       return true;
1800   }
1801   // FALL THROUGH
1802   default:
1803     // Just use ComputeMaskedBits to compute output bits.
1804     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1805     break;
1806   }
1807
1808   // If we know the value of all of the demanded bits, return this as a
1809   // constant.
1810   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1811     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1812
1813   return false;
1814 }
1815
1816 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1817 /// in Mask are known to be either zero or one and return them in the
1818 /// KnownZero/KnownOne bitsets.
1819 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1820                                                     const APInt &Mask,
1821                                                     APInt &KnownZero,
1822                                                     APInt &KnownOne,
1823                                                     const SelectionDAG &DAG,
1824                                                     unsigned Depth) const {
1825   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1826           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1827           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1828           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1829          "Should use MaskedValueIsZero if you don't know whether Op"
1830          " is a target node!");
1831   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1832 }
1833
1834 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1835 /// targets that want to expose additional information about sign bits to the
1836 /// DAG Combiner.
1837 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1838                                                          unsigned Depth) const {
1839   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1840           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1841           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1842           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1843          "Should use ComputeNumSignBits if you don't know whether Op"
1844          " is a target node!");
1845   return 1;
1846 }
1847
1848 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1849 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1850 /// determine which bit is set.
1851 ///
1852 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1853   // A left-shift of a constant one will have exactly one bit set, because
1854   // shifting the bit off the end is undefined.
1855   if (Val.getOpcode() == ISD::SHL)
1856     if (ConstantSDNode *C =
1857          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1858       if (C->getAPIntValue() == 1)
1859         return true;
1860
1861   // Similarly, a right-shift of a constant sign-bit will have exactly
1862   // one bit set.
1863   if (Val.getOpcode() == ISD::SRL)
1864     if (ConstantSDNode *C =
1865          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1866       if (C->getAPIntValue().isSignBit())
1867         return true;
1868
1869   // More could be done here, though the above checks are enough
1870   // to handle some common cases.
1871
1872   // Fall back to ComputeMaskedBits to catch other known cases.
1873   EVT OpVT = Val.getValueType();
1874   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1875   APInt Mask = APInt::getAllOnesValue(BitWidth);
1876   APInt KnownZero, KnownOne;
1877   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1878   return (KnownZero.countPopulation() == BitWidth - 1) &&
1879          (KnownOne.countPopulation() == 1);
1880 }
1881
1882 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1883 /// and cc. If it is unable to simplify it, return a null SDValue.
1884 SDValue
1885 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1886                               ISD::CondCode Cond, bool foldBooleans,
1887                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1888   SelectionDAG &DAG = DCI.DAG;
1889
1890   // These setcc operations always fold.
1891   switch (Cond) {
1892   default: break;
1893   case ISD::SETFALSE:
1894   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1895   case ISD::SETTRUE:
1896   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1897   }
1898
1899   // Ensure that the constant occurs on the RHS, and fold constant
1900   // comparisons.
1901   if (isa<ConstantSDNode>(N0.getNode()))
1902     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1903
1904   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1905     const APInt &C1 = N1C->getAPIntValue();
1906
1907     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1908     // equality comparison, then we're just comparing whether X itself is
1909     // zero.
1910     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1911         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1912         N0.getOperand(1).getOpcode() == ISD::Constant) {
1913       const APInt &ShAmt
1914         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1915       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1916           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1917         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1918           // (srl (ctlz x), 5) == 0  -> X != 0
1919           // (srl (ctlz x), 5) != 1  -> X != 0
1920           Cond = ISD::SETNE;
1921         } else {
1922           // (srl (ctlz x), 5) != 0  -> X == 0
1923           // (srl (ctlz x), 5) == 1  -> X == 0
1924           Cond = ISD::SETEQ;
1925         }
1926         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1927         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1928                             Zero, Cond);
1929       }
1930     }
1931
1932     SDValue CTPOP = N0;
1933     // Look through truncs that don't change the value of a ctpop.
1934     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1935       CTPOP = N0.getOperand(0);
1936
1937     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1938         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1939                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1940       EVT CTVT = CTPOP.getValueType();
1941       SDValue CTOp = CTPOP.getOperand(0);
1942
1943       // (ctpop x) u< 2 -> (x & x-1) == 0
1944       // (ctpop x) u> 1 -> (x & x-1) != 0
1945       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1946         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1947                                   DAG.getConstant(1, CTVT));
1948         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1949         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1950         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1951       }
1952
1953       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1954     }
1955
1956     // (zext x) == C --> x == (trunc C)
1957     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1958         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1959       unsigned MinBits = N0.getValueSizeInBits();
1960       SDValue PreZExt;
1961       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1962         // ZExt
1963         MinBits = N0->getOperand(0).getValueSizeInBits();
1964         PreZExt = N0->getOperand(0);
1965       } else if (N0->getOpcode() == ISD::AND) {
1966         // DAGCombine turns costly ZExts into ANDs
1967         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1968           if ((C->getAPIntValue()+1).isPowerOf2()) {
1969             MinBits = C->getAPIntValue().countTrailingOnes();
1970             PreZExt = N0->getOperand(0);
1971           }
1972       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1973         // ZEXTLOAD
1974         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1975           MinBits = LN0->getMemoryVT().getSizeInBits();
1976           PreZExt = N0;
1977         }
1978       }
1979
1980       // Make sure we're not loosing bits from the constant.
1981       if (MinBits < C1.getBitWidth() && MinBits > C1.getActiveBits()) {
1982         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1983         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1984           // Will get folded away.
1985           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
1986           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1987           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1988         }
1989       }
1990     }
1991
1992     // If the LHS is '(and load, const)', the RHS is 0,
1993     // the test is for equality or unsigned, and all 1 bits of the const are
1994     // in the same partial word, see if we can shorten the load.
1995     if (DCI.isBeforeLegalize() &&
1996         N0.getOpcode() == ISD::AND && C1 == 0 &&
1997         N0.getNode()->hasOneUse() &&
1998         isa<LoadSDNode>(N0.getOperand(0)) &&
1999         N0.getOperand(0).getNode()->hasOneUse() &&
2000         isa<ConstantSDNode>(N0.getOperand(1))) {
2001       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
2002       APInt bestMask;
2003       unsigned bestWidth = 0, bestOffset = 0;
2004       if (!Lod->isVolatile() && Lod->isUnindexed()) {
2005         unsigned origWidth = N0.getValueType().getSizeInBits();
2006         unsigned maskWidth = origWidth;
2007         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
2008         // 8 bits, but have to be careful...
2009         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
2010           origWidth = Lod->getMemoryVT().getSizeInBits();
2011         const APInt &Mask =
2012           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
2013         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
2014           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
2015           for (unsigned offset=0; offset<origWidth/width; offset++) {
2016             if ((newMask & Mask) == Mask) {
2017               if (!TD->isLittleEndian())
2018                 bestOffset = (origWidth/width - offset - 1) * (width/8);
2019               else
2020                 bestOffset = (uint64_t)offset * (width/8);
2021               bestMask = Mask.lshr(offset * (width/8) * 8);
2022               bestWidth = width;
2023               break;
2024             }
2025             newMask = newMask << width;
2026           }
2027         }
2028       }
2029       if (bestWidth) {
2030         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
2031         if (newVT.isRound()) {
2032           EVT PtrType = Lod->getOperand(1).getValueType();
2033           SDValue Ptr = Lod->getBasePtr();
2034           if (bestOffset != 0)
2035             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
2036                               DAG.getConstant(bestOffset, PtrType));
2037           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
2038           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
2039                                 Lod->getPointerInfo().getWithOffset(bestOffset),
2040                                         false, false, NewAlign);
2041           return DAG.getSetCC(dl, VT,
2042                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
2043                                       DAG.getConstant(bestMask.trunc(bestWidth),
2044                                                       newVT)),
2045                               DAG.getConstant(0LL, newVT), Cond);
2046         }
2047       }
2048     }
2049
2050     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
2051     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
2052       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
2053
2054       // If the comparison constant has bits in the upper part, the
2055       // zero-extended value could never match.
2056       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
2057                                               C1.getBitWidth() - InSize))) {
2058         switch (Cond) {
2059         case ISD::SETUGT:
2060         case ISD::SETUGE:
2061         case ISD::SETEQ: return DAG.getConstant(0, VT);
2062         case ISD::SETULT:
2063         case ISD::SETULE:
2064         case ISD::SETNE: return DAG.getConstant(1, VT);
2065         case ISD::SETGT:
2066         case ISD::SETGE:
2067           // True if the sign bit of C1 is set.
2068           return DAG.getConstant(C1.isNegative(), VT);
2069         case ISD::SETLT:
2070         case ISD::SETLE:
2071           // True if the sign bit of C1 isn't set.
2072           return DAG.getConstant(C1.isNonNegative(), VT);
2073         default:
2074           break;
2075         }
2076       }
2077
2078       // Otherwise, we can perform the comparison with the low bits.
2079       switch (Cond) {
2080       case ISD::SETEQ:
2081       case ISD::SETNE:
2082       case ISD::SETUGT:
2083       case ISD::SETUGE:
2084       case ISD::SETULT:
2085       case ISD::SETULE: {
2086         EVT newVT = N0.getOperand(0).getValueType();
2087         if (DCI.isBeforeLegalizeOps() ||
2088             (isOperationLegal(ISD::SETCC, newVT) &&
2089               getCondCodeAction(Cond, newVT)==Legal))
2090           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2091                               DAG.getConstant(C1.trunc(InSize), newVT),
2092                               Cond);
2093         break;
2094       }
2095       default:
2096         break;   // todo, be more careful with signed comparisons
2097       }
2098     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2099                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2100       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
2101       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
2102       EVT ExtDstTy = N0.getValueType();
2103       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
2104
2105       // If the constant doesn't fit into the number of bits for the source of
2106       // the sign extension, it is impossible for both sides to be equal.
2107       if (C1.getMinSignedBits() > ExtSrcTyBits)
2108         return DAG.getConstant(Cond == ISD::SETNE, VT);
2109
2110       SDValue ZextOp;
2111       EVT Op0Ty = N0.getOperand(0).getValueType();
2112       if (Op0Ty == ExtSrcTy) {
2113         ZextOp = N0.getOperand(0);
2114       } else {
2115         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
2116         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
2117                               DAG.getConstant(Imm, Op0Ty));
2118       }
2119       if (!DCI.isCalledByLegalizer())
2120         DCI.AddToWorklist(ZextOp.getNode());
2121       // Otherwise, make this a use of a zext.
2122       return DAG.getSetCC(dl, VT, ZextOp,
2123                           DAG.getConstant(C1 & APInt::getLowBitsSet(
2124                                                               ExtDstTyBits,
2125                                                               ExtSrcTyBits),
2126                                           ExtDstTy),
2127                           Cond);
2128     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
2129                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2130       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
2131       if (N0.getOpcode() == ISD::SETCC &&
2132           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
2133         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
2134         if (TrueWhenTrue)
2135           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
2136         // Invert the condition.
2137         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
2138         CC = ISD::getSetCCInverse(CC,
2139                                   N0.getOperand(0).getValueType().isInteger());
2140         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
2141       }
2142
2143       if ((N0.getOpcode() == ISD::XOR ||
2144            (N0.getOpcode() == ISD::AND &&
2145             N0.getOperand(0).getOpcode() == ISD::XOR &&
2146             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
2147           isa<ConstantSDNode>(N0.getOperand(1)) &&
2148           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
2149         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
2150         // can only do this if the top bits are known zero.
2151         unsigned BitWidth = N0.getValueSizeInBits();
2152         if (DAG.MaskedValueIsZero(N0,
2153                                   APInt::getHighBitsSet(BitWidth,
2154                                                         BitWidth-1))) {
2155           // Okay, get the un-inverted input value.
2156           SDValue Val;
2157           if (N0.getOpcode() == ISD::XOR)
2158             Val = N0.getOperand(0);
2159           else {
2160             assert(N0.getOpcode() == ISD::AND &&
2161                     N0.getOperand(0).getOpcode() == ISD::XOR);
2162             // ((X^1)&1)^1 -> X & 1
2163             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
2164                               N0.getOperand(0).getOperand(0),
2165                               N0.getOperand(1));
2166           }
2167
2168           return DAG.getSetCC(dl, VT, Val, N1,
2169                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2170         }
2171       } else if (N1C->getAPIntValue() == 1 &&
2172                  (VT == MVT::i1 ||
2173                   getBooleanContents() == ZeroOrOneBooleanContent)) {
2174         SDValue Op0 = N0;
2175         if (Op0.getOpcode() == ISD::TRUNCATE)
2176           Op0 = Op0.getOperand(0);
2177
2178         if ((Op0.getOpcode() == ISD::XOR) &&
2179             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
2180             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
2181           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
2182           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
2183           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
2184                               Cond);
2185         } else if (Op0.getOpcode() == ISD::AND &&
2186                 isa<ConstantSDNode>(Op0.getOperand(1)) &&
2187                 cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
2188           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
2189           if (Op0.getValueType().bitsGT(VT))
2190             Op0 = DAG.getNode(ISD::AND, dl, VT,
2191                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
2192                           DAG.getConstant(1, VT));
2193           else if (Op0.getValueType().bitsLT(VT))
2194             Op0 = DAG.getNode(ISD::AND, dl, VT,
2195                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
2196                         DAG.getConstant(1, VT));
2197
2198           return DAG.getSetCC(dl, VT, Op0,
2199                               DAG.getConstant(0, Op0.getValueType()),
2200                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2201         }
2202       }
2203     }
2204
2205     APInt MinVal, MaxVal;
2206     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
2207     if (ISD::isSignedIntSetCC(Cond)) {
2208       MinVal = APInt::getSignedMinValue(OperandBitSize);
2209       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
2210     } else {
2211       MinVal = APInt::getMinValue(OperandBitSize);
2212       MaxVal = APInt::getMaxValue(OperandBitSize);
2213     }
2214
2215     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
2216     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
2217       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
2218       // X >= C0 --> X > (C0-1)
2219       return DAG.getSetCC(dl, VT, N0,
2220                           DAG.getConstant(C1-1, N1.getValueType()),
2221                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
2222     }
2223
2224     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
2225       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
2226       // X <= C0 --> X < (C0+1)
2227       return DAG.getSetCC(dl, VT, N0,
2228                           DAG.getConstant(C1+1, N1.getValueType()),
2229                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
2230     }
2231
2232     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
2233       return DAG.getConstant(0, VT);      // X < MIN --> false
2234     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
2235       return DAG.getConstant(1, VT);      // X >= MIN --> true
2236     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
2237       return DAG.getConstant(0, VT);      // X > MAX --> false
2238     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
2239       return DAG.getConstant(1, VT);      // X <= MAX --> true
2240
2241     // Canonicalize setgt X, Min --> setne X, Min
2242     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
2243       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2244     // Canonicalize setlt X, Max --> setne X, Max
2245     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
2246       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2247
2248     // If we have setult X, 1, turn it into seteq X, 0
2249     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
2250       return DAG.getSetCC(dl, VT, N0,
2251                           DAG.getConstant(MinVal, N0.getValueType()),
2252                           ISD::SETEQ);
2253     // If we have setugt X, Max-1, turn it into seteq X, Max
2254     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
2255       return DAG.getSetCC(dl, VT, N0,
2256                           DAG.getConstant(MaxVal, N0.getValueType()),
2257                           ISD::SETEQ);
2258
2259     // If we have "setcc X, C0", check to see if we can shrink the immediate
2260     // by changing cc.
2261
2262     // SETUGT X, SINTMAX  -> SETLT X, 0
2263     if (Cond == ISD::SETUGT &&
2264         C1 == APInt::getSignedMaxValue(OperandBitSize))
2265       return DAG.getSetCC(dl, VT, N0,
2266                           DAG.getConstant(0, N1.getValueType()),
2267                           ISD::SETLT);
2268
2269     // SETULT X, SINTMIN  -> SETGT X, -1
2270     if (Cond == ISD::SETULT &&
2271         C1 == APInt::getSignedMinValue(OperandBitSize)) {
2272       SDValue ConstMinusOne =
2273           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
2274                           N1.getValueType());
2275       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
2276     }
2277
2278     // Fold bit comparisons when we can.
2279     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2280         (VT == N0.getValueType() ||
2281          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
2282         N0.getOpcode() == ISD::AND)
2283       if (ConstantSDNode *AndRHS =
2284                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2285         EVT ShiftTy = DCI.isBeforeLegalize() ?
2286           getPointerTy() : getShiftAmountTy(N0.getValueType());
2287         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
2288           // Perform the xform if the AND RHS is a single bit.
2289           if (AndRHS->getAPIntValue().isPowerOf2()) {
2290             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2291                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2292                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
2293           }
2294         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
2295           // (X & 8) == 8  -->  (X & 8) >> 3
2296           // Perform the xform if C1 is a single bit.
2297           if (C1.isPowerOf2()) {
2298             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2299                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2300                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
2301           }
2302         }
2303       }
2304   }
2305
2306   if (isa<ConstantFPSDNode>(N0.getNode())) {
2307     // Constant fold or commute setcc.
2308     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
2309     if (O.getNode()) return O;
2310   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
2311     // If the RHS of an FP comparison is a constant, simplify it away in
2312     // some cases.
2313     if (CFP->getValueAPF().isNaN()) {
2314       // If an operand is known to be a nan, we can fold it.
2315       switch (ISD::getUnorderedFlavor(Cond)) {
2316       default: llvm_unreachable("Unknown flavor!");
2317       case 0:  // Known false.
2318         return DAG.getConstant(0, VT);
2319       case 1:  // Known true.
2320         return DAG.getConstant(1, VT);
2321       case 2:  // Undefined.
2322         return DAG.getUNDEF(VT);
2323       }
2324     }
2325
2326     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
2327     // constant if knowing that the operand is non-nan is enough.  We prefer to
2328     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
2329     // materialize 0.0.
2330     if (Cond == ISD::SETO || Cond == ISD::SETUO)
2331       return DAG.getSetCC(dl, VT, N0, N0, Cond);
2332
2333     // If the condition is not legal, see if we can find an equivalent one
2334     // which is legal.
2335     if (!isCondCodeLegal(Cond, N0.getValueType())) {
2336       // If the comparison was an awkward floating-point == or != and one of
2337       // the comparison operands is infinity or negative infinity, convert the
2338       // condition to a less-awkward <= or >=.
2339       if (CFP->getValueAPF().isInfinity()) {
2340         if (CFP->getValueAPF().isNegative()) {
2341           if (Cond == ISD::SETOEQ &&
2342               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2343             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
2344           if (Cond == ISD::SETUEQ &&
2345               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2346             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
2347           if (Cond == ISD::SETUNE &&
2348               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2349             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
2350           if (Cond == ISD::SETONE &&
2351               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2352             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
2353         } else {
2354           if (Cond == ISD::SETOEQ &&
2355               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2356             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
2357           if (Cond == ISD::SETUEQ &&
2358               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2359             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
2360           if (Cond == ISD::SETUNE &&
2361               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2362             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
2363           if (Cond == ISD::SETONE &&
2364               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2365             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
2366         }
2367       }
2368     }
2369   }
2370
2371   if (N0 == N1) {
2372     // We can always fold X == X for integer setcc's.
2373     if (N0.getValueType().isInteger())
2374       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2375     unsigned UOF = ISD::getUnorderedFlavor(Cond);
2376     if (UOF == 2)   // FP operators that are undefined on NaNs.
2377       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2378     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
2379       return DAG.getConstant(UOF, VT);
2380     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
2381     // if it is not already.
2382     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
2383     if (NewCond != Cond)
2384       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
2385   }
2386
2387   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2388       N0.getValueType().isInteger()) {
2389     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
2390         N0.getOpcode() == ISD::XOR) {
2391       // Simplify (X+Y) == (X+Z) -->  Y == Z
2392       if (N0.getOpcode() == N1.getOpcode()) {
2393         if (N0.getOperand(0) == N1.getOperand(0))
2394           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
2395         if (N0.getOperand(1) == N1.getOperand(1))
2396           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
2397         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
2398           // If X op Y == Y op X, try other combinations.
2399           if (N0.getOperand(0) == N1.getOperand(1))
2400             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
2401                                 Cond);
2402           if (N0.getOperand(1) == N1.getOperand(0))
2403             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
2404                                 Cond);
2405         }
2406       }
2407
2408       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
2409         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2410           // Turn (X+C1) == C2 --> X == C2-C1
2411           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
2412             return DAG.getSetCC(dl, VT, N0.getOperand(0),
2413                                 DAG.getConstant(RHSC->getAPIntValue()-
2414                                                 LHSR->getAPIntValue(),
2415                                 N0.getValueType()), Cond);
2416           }
2417
2418           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
2419           if (N0.getOpcode() == ISD::XOR)
2420             // If we know that all of the inverted bits are zero, don't bother
2421             // performing the inversion.
2422             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
2423               return
2424                 DAG.getSetCC(dl, VT, N0.getOperand(0),
2425                              DAG.getConstant(LHSR->getAPIntValue() ^
2426                                                RHSC->getAPIntValue(),
2427                                              N0.getValueType()),
2428                              Cond);
2429         }
2430
2431         // Turn (C1-X) == C2 --> X == C1-C2
2432         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
2433           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
2434             return
2435               DAG.getSetCC(dl, VT, N0.getOperand(1),
2436                            DAG.getConstant(SUBC->getAPIntValue() -
2437                                              RHSC->getAPIntValue(),
2438                                            N0.getValueType()),
2439                            Cond);
2440           }
2441         }
2442       }
2443
2444       // Simplify (X+Z) == X -->  Z == 0
2445       if (N0.getOperand(0) == N1)
2446         return DAG.getSetCC(dl, VT, N0.getOperand(1),
2447                         DAG.getConstant(0, N0.getValueType()), Cond);
2448       if (N0.getOperand(1) == N1) {
2449         if (DAG.isCommutativeBinOp(N0.getOpcode()))
2450           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2451                           DAG.getConstant(0, N0.getValueType()), Cond);
2452         else if (N0.getNode()->hasOneUse()) {
2453           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2454           // (Z-X) == X  --> Z == X<<1
2455           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2456                                      N1,
2457                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
2458           if (!DCI.isCalledByLegalizer())
2459             DCI.AddToWorklist(SH.getNode());
2460           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2461         }
2462       }
2463     }
2464
2465     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2466         N1.getOpcode() == ISD::XOR) {
2467       // Simplify  X == (X+Z) -->  Z == 0
2468       if (N1.getOperand(0) == N0) {
2469         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2470                         DAG.getConstant(0, N1.getValueType()), Cond);
2471       } else if (N1.getOperand(1) == N0) {
2472         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2473           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2474                           DAG.getConstant(0, N1.getValueType()), Cond);
2475         } else if (N1.getNode()->hasOneUse()) {
2476           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2477           // X == (Z-X)  --> X<<1 == Z
2478           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2479                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
2480           if (!DCI.isCalledByLegalizer())
2481             DCI.AddToWorklist(SH.getNode());
2482           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2483         }
2484       }
2485     }
2486
2487     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2488     // Note that where y is variable and is known to have at most
2489     // one bit set (for example, if it is z&1) we cannot do this;
2490     // the expressions are not equivalent when y==0.
2491     if (N0.getOpcode() == ISD::AND)
2492       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2493         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2494           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2495           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2496           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2497         }
2498       }
2499     if (N1.getOpcode() == ISD::AND)
2500       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2501         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2502           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2503           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2504           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2505         }
2506       }
2507   }
2508
2509   // Fold away ALL boolean setcc's.
2510   SDValue Temp;
2511   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2512     switch (Cond) {
2513     default: llvm_unreachable("Unknown integer setcc!");
2514     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2515       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2516       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2517       if (!DCI.isCalledByLegalizer())
2518         DCI.AddToWorklist(Temp.getNode());
2519       break;
2520     case ISD::SETNE:  // X != Y   -->  (X^Y)
2521       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2522       break;
2523     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2524     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2525       Temp = DAG.getNOT(dl, N0, MVT::i1);
2526       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2527       if (!DCI.isCalledByLegalizer())
2528         DCI.AddToWorklist(Temp.getNode());
2529       break;
2530     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2531     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2532       Temp = DAG.getNOT(dl, N1, MVT::i1);
2533       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2534       if (!DCI.isCalledByLegalizer())
2535         DCI.AddToWorklist(Temp.getNode());
2536       break;
2537     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2538     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2539       Temp = DAG.getNOT(dl, N0, MVT::i1);
2540       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2541       if (!DCI.isCalledByLegalizer())
2542         DCI.AddToWorklist(Temp.getNode());
2543       break;
2544     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2545     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2546       Temp = DAG.getNOT(dl, N1, MVT::i1);
2547       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2548       break;
2549     }
2550     if (VT != MVT::i1) {
2551       if (!DCI.isCalledByLegalizer())
2552         DCI.AddToWorklist(N0.getNode());
2553       // FIXME: If running after legalize, we probably can't do this.
2554       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2555     }
2556     return N0;
2557   }
2558
2559   // Could not fold it.
2560   return SDValue();
2561 }
2562
2563 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2564 /// node is a GlobalAddress + offset.
2565 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2566                                     int64_t &Offset) const {
2567   if (isa<GlobalAddressSDNode>(N)) {
2568     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2569     GA = GASD->getGlobal();
2570     Offset += GASD->getOffset();
2571     return true;
2572   }
2573
2574   if (N->getOpcode() == ISD::ADD) {
2575     SDValue N1 = N->getOperand(0);
2576     SDValue N2 = N->getOperand(1);
2577     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2578       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2579       if (V) {
2580         Offset += V->getSExtValue();
2581         return true;
2582       }
2583     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2584       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2585       if (V) {
2586         Offset += V->getSExtValue();
2587         return true;
2588       }
2589     }
2590   }
2591
2592   return false;
2593 }
2594
2595
2596 SDValue TargetLowering::
2597 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2598   // Default implementation: no optimization.
2599   return SDValue();
2600 }
2601
2602 //===----------------------------------------------------------------------===//
2603 //  Inline Assembler Implementation Methods
2604 //===----------------------------------------------------------------------===//
2605
2606
2607 TargetLowering::ConstraintType
2608 TargetLowering::getConstraintType(const std::string &Constraint) const {
2609   // FIXME: lots more standard ones to handle.
2610   if (Constraint.size() == 1) {
2611     switch (Constraint[0]) {
2612     default: break;
2613     case 'r': return C_RegisterClass;
2614     case 'm':    // memory
2615     case 'o':    // offsetable
2616     case 'V':    // not offsetable
2617       return C_Memory;
2618     case 'i':    // Simple Integer or Relocatable Constant
2619     case 'n':    // Simple Integer
2620     case 'E':    // Floating Point Constant
2621     case 'F':    // Floating Point Constant
2622     case 's':    // Relocatable Constant
2623     case 'p':    // Address.
2624     case 'X':    // Allow ANY value.
2625     case 'I':    // Target registers.
2626     case 'J':
2627     case 'K':
2628     case 'L':
2629     case 'M':
2630     case 'N':
2631     case 'O':
2632     case 'P':
2633     case '<':
2634     case '>':
2635       return C_Other;
2636     }
2637   }
2638
2639   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2640       Constraint[Constraint.size()-1] == '}')
2641     return C_Register;
2642   return C_Unknown;
2643 }
2644
2645 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2646 /// with another that has more specific requirements based on the type of the
2647 /// corresponding operand.
2648 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2649   if (ConstraintVT.isInteger())
2650     return "r";
2651   if (ConstraintVT.isFloatingPoint())
2652     return "f";      // works for many targets
2653   return 0;
2654 }
2655
2656 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2657 /// vector.  If it is invalid, don't add anything to Ops.
2658 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2659                                                   std::string &Constraint,
2660                                                   std::vector<SDValue> &Ops,
2661                                                   SelectionDAG &DAG) const {
2662
2663   if (Constraint.length() > 1) return;
2664
2665   char ConstraintLetter = Constraint[0];
2666   switch (ConstraintLetter) {
2667   default: break;
2668   case 'X':     // Allows any operand; labels (basic block) use this.
2669     if (Op.getOpcode() == ISD::BasicBlock) {
2670       Ops.push_back(Op);
2671       return;
2672     }
2673     // fall through
2674   case 'i':    // Simple Integer or Relocatable Constant
2675   case 'n':    // Simple Integer
2676   case 's': {  // Relocatable Constant
2677     // These operands are interested in values of the form (GV+C), where C may
2678     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2679     // is possible and fine if either GV or C are missing.
2680     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2681     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2682
2683     // If we have "(add GV, C)", pull out GV/C
2684     if (Op.getOpcode() == ISD::ADD) {
2685       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2686       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2687       if (C == 0 || GA == 0) {
2688         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2689         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2690       }
2691       if (C == 0 || GA == 0)
2692         C = 0, GA = 0;
2693     }
2694
2695     // If we find a valid operand, map to the TargetXXX version so that the
2696     // value itself doesn't get selected.
2697     if (GA) {   // Either &GV   or   &GV+C
2698       if (ConstraintLetter != 'n') {
2699         int64_t Offs = GA->getOffset();
2700         if (C) Offs += C->getZExtValue();
2701         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2702                                                  C ? C->getDebugLoc() : DebugLoc(),
2703                                                  Op.getValueType(), Offs));
2704         return;
2705       }
2706     }
2707     if (C) {   // just C, no GV.
2708       // Simple constants are not allowed for 's'.
2709       if (ConstraintLetter != 's') {
2710         // gcc prints these as sign extended.  Sign extend value to 64 bits
2711         // now; without this it would get ZExt'd later in
2712         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2713         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2714                                             MVT::i64));
2715         return;
2716       }
2717     }
2718     break;
2719   }
2720   }
2721 }
2722
2723 std::vector<unsigned> TargetLowering::
2724 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2725                                   EVT VT) const {
2726   return std::vector<unsigned>();
2727 }
2728
2729
2730 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2731 getRegForInlineAsmConstraint(const std::string &Constraint,
2732                              EVT VT) const {
2733   if (Constraint[0] != '{')
2734     return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
2735   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2736
2737   // Remove the braces from around the name.
2738   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2739
2740   // Figure out which register class contains this reg.
2741   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2742   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2743        E = RI->regclass_end(); RCI != E; ++RCI) {
2744     const TargetRegisterClass *RC = *RCI;
2745
2746     // If none of the value types for this register class are valid, we
2747     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2748     bool isLegal = false;
2749     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2750          I != E; ++I) {
2751       if (isTypeLegal(*I)) {
2752         isLegal = true;
2753         break;
2754       }
2755     }
2756
2757     if (!isLegal) continue;
2758
2759     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2760          I != E; ++I) {
2761       if (RegName.equals_lower(RI->getName(*I)))
2762         return std::make_pair(*I, RC);
2763     }
2764   }
2765
2766   return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2767 }
2768
2769 //===----------------------------------------------------------------------===//
2770 // Constraint Selection.
2771
2772 /// isMatchingInputConstraint - Return true of this is an input operand that is
2773 /// a matching constraint like "4".
2774 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2775   assert(!ConstraintCode.empty() && "No known constraint!");
2776   return isdigit(ConstraintCode[0]);
2777 }
2778
2779 /// getMatchedOperand - If this is an input matching constraint, this method
2780 /// returns the output operand it matches.
2781 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2782   assert(!ConstraintCode.empty() && "No known constraint!");
2783   return atoi(ConstraintCode.c_str());
2784 }
2785
2786
2787 /// ParseConstraints - Split up the constraint string from the inline
2788 /// assembly value into the specific constraints and their prefixes,
2789 /// and also tie in the associated operand values.
2790 /// If this returns an empty vector, and if the constraint string itself
2791 /// isn't empty, there was an error parsing.
2792 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2793     ImmutableCallSite CS) const {
2794   /// ConstraintOperands - Information about all of the constraints.
2795   AsmOperandInfoVector ConstraintOperands;
2796   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2797   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2798
2799   // Do a prepass over the constraints, canonicalizing them, and building up the
2800   // ConstraintOperands list.
2801   InlineAsm::ConstraintInfoVector
2802     ConstraintInfos = IA->ParseConstraints();
2803
2804   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2805   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2806
2807   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2808     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2809     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2810
2811     // Update multiple alternative constraint count.
2812     if (OpInfo.multipleAlternatives.size() > maCount)
2813       maCount = OpInfo.multipleAlternatives.size();
2814
2815     OpInfo.ConstraintVT = MVT::Other;
2816
2817     // Compute the value type for each operand.
2818     switch (OpInfo.Type) {
2819     case InlineAsm::isOutput:
2820       // Indirect outputs just consume an argument.
2821       if (OpInfo.isIndirect) {
2822         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2823         break;
2824       }
2825
2826       // The return value of the call is this value.  As such, there is no
2827       // corresponding argument.
2828       assert(!CS.getType()->isVoidTy() &&
2829              "Bad inline asm!");
2830       if (const StructType *STy = dyn_cast<StructType>(CS.getType())) {
2831         OpInfo.ConstraintVT = getValueType(STy->getElementType(ResNo));
2832       } else {
2833         assert(ResNo == 0 && "Asm only has one result!");
2834         OpInfo.ConstraintVT = getValueType(CS.getType());
2835       }
2836       ++ResNo;
2837       break;
2838     case InlineAsm::isInput:
2839       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2840       break;
2841     case InlineAsm::isClobber:
2842       // Nothing to do.
2843       break;
2844     }
2845
2846     if (OpInfo.CallOperandVal) {
2847       const llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2848       if (OpInfo.isIndirect) {
2849         const llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2850         if (!PtrTy)
2851           report_fatal_error("Indirect operand for inline asm not a pointer!");
2852         OpTy = PtrTy->getElementType();
2853       }
2854
2855       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2856       if (const StructType *STy = dyn_cast<StructType>(OpTy))
2857         if (STy->getNumElements() == 1)
2858           OpTy = STy->getElementType(0);
2859
2860       // If OpTy is not a single value, it may be a struct/union that we
2861       // can tile with integers.
2862       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2863         unsigned BitSize = TD->getTypeSizeInBits(OpTy);
2864         switch (BitSize) {
2865         default: break;
2866         case 1:
2867         case 8:
2868         case 16:
2869         case 32:
2870         case 64:
2871         case 128:
2872           OpInfo.ConstraintVT =
2873               EVT::getEVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2874           break;
2875         }
2876       } else if (dyn_cast<PointerType>(OpTy)) {
2877         OpInfo.ConstraintVT = MVT::getIntegerVT(8*TD->getPointerSize());
2878       } else {
2879         OpInfo.ConstraintVT = EVT::getEVT(OpTy, true);
2880       }
2881     }
2882   }
2883
2884   // If we have multiple alternative constraints, select the best alternative.
2885   if (ConstraintInfos.size()) {
2886     if (maCount) {
2887       unsigned bestMAIndex = 0;
2888       int bestWeight = -1;
2889       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2890       int weight = -1;
2891       unsigned maIndex;
2892       // Compute the sums of the weights for each alternative, keeping track
2893       // of the best (highest weight) one so far.
2894       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2895         int weightSum = 0;
2896         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2897             cIndex != eIndex; ++cIndex) {
2898           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2899           if (OpInfo.Type == InlineAsm::isClobber)
2900             continue;
2901
2902           // If this is an output operand with a matching input operand,
2903           // look up the matching input. If their types mismatch, e.g. one
2904           // is an integer, the other is floating point, or their sizes are
2905           // different, flag it as an maCantMatch.
2906           if (OpInfo.hasMatchingInput()) {
2907             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2908             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2909               if ((OpInfo.ConstraintVT.isInteger() !=
2910                    Input.ConstraintVT.isInteger()) ||
2911                   (OpInfo.ConstraintVT.getSizeInBits() !=
2912                    Input.ConstraintVT.getSizeInBits())) {
2913                 weightSum = -1;  // Can't match.
2914                 break;
2915               }
2916             }
2917           }
2918           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2919           if (weight == -1) {
2920             weightSum = -1;
2921             break;
2922           }
2923           weightSum += weight;
2924         }
2925         // Update best.
2926         if (weightSum > bestWeight) {
2927           bestWeight = weightSum;
2928           bestMAIndex = maIndex;
2929         }
2930       }
2931
2932       // Now select chosen alternative in each constraint.
2933       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2934           cIndex != eIndex; ++cIndex) {
2935         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2936         if (cInfo.Type == InlineAsm::isClobber)
2937           continue;
2938         cInfo.selectAlternative(bestMAIndex);
2939       }
2940     }
2941   }
2942
2943   // Check and hook up tied operands, choose constraint code to use.
2944   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2945       cIndex != eIndex; ++cIndex) {
2946     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2947
2948     // If this is an output operand with a matching input operand, look up the
2949     // matching input. If their types mismatch, e.g. one is an integer, the
2950     // other is floating point, or their sizes are different, flag it as an
2951     // error.
2952     if (OpInfo.hasMatchingInput()) {
2953       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2954
2955       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2956         if ((OpInfo.ConstraintVT.isInteger() !=
2957              Input.ConstraintVT.isInteger()) ||
2958             (OpInfo.ConstraintVT.getSizeInBits() !=
2959              Input.ConstraintVT.getSizeInBits())) {
2960           report_fatal_error("Unsupported asm: input constraint"
2961                              " with a matching output constraint of"
2962                              " incompatible type!");
2963         }
2964       }
2965
2966     }
2967   }
2968
2969   return ConstraintOperands;
2970 }
2971
2972
2973 /// getConstraintGenerality - Return an integer indicating how general CT
2974 /// is.
2975 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2976   switch (CT) {
2977   default: llvm_unreachable("Unknown constraint type!");
2978   case TargetLowering::C_Other:
2979   case TargetLowering::C_Unknown:
2980     return 0;
2981   case TargetLowering::C_Register:
2982     return 1;
2983   case TargetLowering::C_RegisterClass:
2984     return 2;
2985   case TargetLowering::C_Memory:
2986     return 3;
2987   }
2988 }
2989
2990 /// Examine constraint type and operand type and determine a weight value.
2991 /// This object must already have been set up with the operand type
2992 /// and the current alternative constraint selected.
2993 TargetLowering::ConstraintWeight
2994   TargetLowering::getMultipleConstraintMatchWeight(
2995     AsmOperandInfo &info, int maIndex) const {
2996   InlineAsm::ConstraintCodeVector *rCodes;
2997   if (maIndex >= (int)info.multipleAlternatives.size())
2998     rCodes = &info.Codes;
2999   else
3000     rCodes = &info.multipleAlternatives[maIndex].Codes;
3001   ConstraintWeight BestWeight = CW_Invalid;
3002
3003   // Loop over the options, keeping track of the most general one.
3004   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
3005     ConstraintWeight weight =
3006       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
3007     if (weight > BestWeight)
3008       BestWeight = weight;
3009   }
3010
3011   return BestWeight;
3012 }
3013
3014 /// Examine constraint type and operand type and determine a weight value.
3015 /// This object must already have been set up with the operand type
3016 /// and the current alternative constraint selected.
3017 TargetLowering::ConstraintWeight
3018   TargetLowering::getSingleConstraintMatchWeight(
3019     AsmOperandInfo &info, const char *constraint) const {
3020   ConstraintWeight weight = CW_Invalid;
3021   Value *CallOperandVal = info.CallOperandVal;
3022     // If we don't have a value, we can't do a match,
3023     // but allow it at the lowest weight.
3024   if (CallOperandVal == NULL)
3025     return CW_Default;
3026   // Look at the constraint type.
3027   switch (*constraint) {
3028     case 'i': // immediate integer.
3029     case 'n': // immediate integer with a known value.
3030       if (isa<ConstantInt>(CallOperandVal))
3031         weight = CW_Constant;
3032       break;
3033     case 's': // non-explicit intregal immediate.
3034       if (isa<GlobalValue>(CallOperandVal))
3035         weight = CW_Constant;
3036       break;
3037     case 'E': // immediate float if host format.
3038     case 'F': // immediate float.
3039       if (isa<ConstantFP>(CallOperandVal))
3040         weight = CW_Constant;
3041       break;
3042     case '<': // memory operand with autodecrement.
3043     case '>': // memory operand with autoincrement.
3044     case 'm': // memory operand.
3045     case 'o': // offsettable memory operand
3046     case 'V': // non-offsettable memory operand
3047       weight = CW_Memory;
3048       break;
3049     case 'r': // general register.
3050     case 'g': // general register, memory operand or immediate integer.
3051               // note: Clang converts "g" to "imr".
3052       if (CallOperandVal->getType()->isIntegerTy())
3053         weight = CW_Register;
3054       break;
3055     case 'X': // any operand.
3056     default:
3057       weight = CW_Default;
3058       break;
3059   }
3060   return weight;
3061 }
3062
3063 /// ChooseConstraint - If there are multiple different constraints that we
3064 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
3065 /// This is somewhat tricky: constraints fall into four classes:
3066 ///    Other         -> immediates and magic values
3067 ///    Register      -> one specific register
3068 ///    RegisterClass -> a group of regs
3069 ///    Memory        -> memory
3070 /// Ideally, we would pick the most specific constraint possible: if we have
3071 /// something that fits into a register, we would pick it.  The problem here
3072 /// is that if we have something that could either be in a register or in
3073 /// memory that use of the register could cause selection of *other*
3074 /// operands to fail: they might only succeed if we pick memory.  Because of
3075 /// this the heuristic we use is:
3076 ///
3077 ///  1) If there is an 'other' constraint, and if the operand is valid for
3078 ///     that constraint, use it.  This makes us take advantage of 'i'
3079 ///     constraints when available.
3080 ///  2) Otherwise, pick the most general constraint present.  This prefers
3081 ///     'm' over 'r', for example.
3082 ///
3083 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
3084                              const TargetLowering &TLI,
3085                              SDValue Op, SelectionDAG *DAG) {
3086   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
3087   unsigned BestIdx = 0;
3088   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
3089   int BestGenerality = -1;
3090
3091   // Loop over the options, keeping track of the most general one.
3092   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
3093     TargetLowering::ConstraintType CType =
3094       TLI.getConstraintType(OpInfo.Codes[i]);
3095
3096     // If this is an 'other' constraint, see if the operand is valid for it.
3097     // For example, on X86 we might have an 'rI' constraint.  If the operand
3098     // is an integer in the range [0..31] we want to use I (saving a load
3099     // of a register), otherwise we must use 'r'.
3100     if (CType == TargetLowering::C_Other && Op.getNode()) {
3101       assert(OpInfo.Codes[i].size() == 1 &&
3102              "Unhandled multi-letter 'other' constraint");
3103       std::vector<SDValue> ResultOps;
3104       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
3105                                        ResultOps, *DAG);
3106       if (!ResultOps.empty()) {
3107         BestType = CType;
3108         BestIdx = i;
3109         break;
3110       }
3111     }
3112
3113     // Things with matching constraints can only be registers, per gcc
3114     // documentation.  This mainly affects "g" constraints.
3115     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
3116       continue;
3117
3118     // This constraint letter is more general than the previous one, use it.
3119     int Generality = getConstraintGenerality(CType);
3120     if (Generality > BestGenerality) {
3121       BestType = CType;
3122       BestIdx = i;
3123       BestGenerality = Generality;
3124     }
3125   }
3126
3127   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
3128   OpInfo.ConstraintType = BestType;
3129 }
3130
3131 /// ComputeConstraintToUse - Determines the constraint code and constraint
3132 /// type to use for the specific AsmOperandInfo, setting
3133 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
3134 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
3135                                             SDValue Op,
3136                                             SelectionDAG *DAG) const {
3137   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
3138
3139   // Single-letter constraints ('r') are very common.
3140   if (OpInfo.Codes.size() == 1) {
3141     OpInfo.ConstraintCode = OpInfo.Codes[0];
3142     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3143   } else {
3144     ChooseConstraint(OpInfo, *this, Op, DAG);
3145   }
3146
3147   // 'X' matches anything.
3148   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
3149     // Labels and constants are handled elsewhere ('X' is the only thing
3150     // that matches labels).  For Functions, the type here is the type of
3151     // the result, which is not what we want to look at; leave them alone.
3152     Value *v = OpInfo.CallOperandVal;
3153     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
3154       OpInfo.CallOperandVal = v;
3155       return;
3156     }
3157
3158     // Otherwise, try to resolve it to something we know about by looking at
3159     // the actual operand type.
3160     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
3161       OpInfo.ConstraintCode = Repl;
3162       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3163     }
3164   }
3165 }
3166
3167 //===----------------------------------------------------------------------===//
3168 //  Loop Strength Reduction hooks
3169 //===----------------------------------------------------------------------===//
3170
3171 /// isLegalAddressingMode - Return true if the addressing mode represented
3172 /// by AM is legal for this target, for a load/store of the specified type.
3173 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
3174                                            const Type *Ty) const {
3175   // The default implementation of this implements a conservative RISCy, r+r and
3176   // r+i addr mode.
3177
3178   // Allows a sign-extended 16-bit immediate field.
3179   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3180     return false;
3181
3182   // No global is ever allowed as a base.
3183   if (AM.BaseGV)
3184     return false;
3185
3186   // Only support r+r,
3187   switch (AM.Scale) {
3188   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3189     break;
3190   case 1:
3191     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3192       return false;
3193     // Otherwise we have r+r or r+i.
3194     break;
3195   case 2:
3196     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3197       return false;
3198     // Allow 2*r as r+r.
3199     break;
3200   }
3201
3202   return true;
3203 }
3204
3205 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3206 /// return a DAG expression to select that will generate the same value by
3207 /// multiplying by a magic number.  See:
3208 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3209 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
3210                                   std::vector<SDNode*>* Created) const {
3211   EVT VT = N->getValueType(0);
3212   DebugLoc dl= N->getDebugLoc();
3213
3214   // Check to see if we can do this.
3215   // FIXME: We should be more aggressive here.
3216   if (!isTypeLegal(VT))
3217     return SDValue();
3218
3219   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3220   APInt::ms magics = d.magic();
3221
3222   // Multiply the numerator (operand 0) by the magic value
3223   // FIXME: We should support doing a MUL in a wider type
3224   SDValue Q;
3225   if (isOperationLegalOrCustom(ISD::MULHS, VT))
3226     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
3227                     DAG.getConstant(magics.m, VT));
3228   else if (isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
3229     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
3230                               N->getOperand(0),
3231                               DAG.getConstant(magics.m, VT)).getNode(), 1);
3232   else
3233     return SDValue();       // No mulhs or equvialent
3234   // If d > 0 and m < 0, add the numerator
3235   if (d.isStrictlyPositive() && magics.m.isNegative()) {
3236     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
3237     if (Created)
3238       Created->push_back(Q.getNode());
3239   }
3240   // If d < 0 and m > 0, subtract the numerator.
3241   if (d.isNegative() && magics.m.isStrictlyPositive()) {
3242     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
3243     if (Created)
3244       Created->push_back(Q.getNode());
3245   }
3246   // Shift right algebraic if shift value is nonzero
3247   if (magics.s > 0) {
3248     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
3249                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3250     if (Created)
3251       Created->push_back(Q.getNode());
3252   }
3253   // Extract the sign bit and add it to the quotient
3254   SDValue T =
3255     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
3256                                            getShiftAmountTy(Q.getValueType())));
3257   if (Created)
3258     Created->push_back(T.getNode());
3259   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
3260 }
3261
3262 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3263 /// return a DAG expression to select that will generate the same value by
3264 /// multiplying by a magic number.  See:
3265 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3266 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
3267                                   std::vector<SDNode*>* Created) const {
3268   EVT VT = N->getValueType(0);
3269   DebugLoc dl = N->getDebugLoc();
3270
3271   // Check to see if we can do this.
3272   // FIXME: We should be more aggressive here.
3273   if (!isTypeLegal(VT))
3274     return SDValue();
3275
3276   // FIXME: We should use a narrower constant when the upper
3277   // bits are known to be zero.
3278   const APInt &N1C = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3279   APInt::mu magics = N1C.magicu();
3280
3281   SDValue Q = N->getOperand(0);
3282
3283   // If the divisor is even, we can avoid using the expensive fixup by shifting
3284   // the divided value upfront.
3285   if (magics.a != 0 && !N1C[0]) {
3286     unsigned Shift = N1C.countTrailingZeros();
3287     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
3288                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
3289     if (Created)
3290       Created->push_back(Q.getNode());
3291
3292     // Get magic number for the shifted divisor.
3293     magics = N1C.lshr(Shift).magicu(Shift);
3294     assert(magics.a == 0 && "Should use cheap fixup now");
3295   }
3296
3297   // Multiply the numerator (operand 0) by the magic value
3298   // FIXME: We should support doing a MUL in a wider type
3299   if (isOperationLegalOrCustom(ISD::MULHU, VT))
3300     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
3301   else if (isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
3302     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
3303                             DAG.getConstant(magics.m, VT)).getNode(), 1);
3304   else
3305     return SDValue();       // No mulhu or equvialent
3306   if (Created)
3307     Created->push_back(Q.getNode());
3308
3309   if (magics.a == 0) {
3310     assert(magics.s < N1C.getBitWidth() &&
3311            "We shouldn't generate an undefined shift!");
3312     return DAG.getNode(ISD::SRL, dl, VT, Q,
3313                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3314   } else {
3315     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
3316     if (Created)
3317       Created->push_back(NPQ.getNode());
3318     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
3319                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
3320     if (Created)
3321       Created->push_back(NPQ.getNode());
3322     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
3323     if (Created)
3324       Created->push_back(NPQ.getNode());
3325     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
3326              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
3327   }
3328 }