lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetSubtargetInfo.h"
  35 #include <cctype>
  36 using namespace llvm;
  37
  38 /// NOTE: The TargetMachine owns TLOF.
  39 TargetLowering::TargetLowering(const TargetMachine &tm)
  40   : TargetLoweringBase(tm) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return nullptr;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = isSigned;
 100     Entry.isZExt = !isSigned;
 101     Args.push_back(Entry);
 102   }
 103   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 104
 105   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 106   TargetLowering::CallLoweringInfo CLI(DAG);
 107   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
 108     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
 109     .setNoReturn(doesNotReturn).setDiscardResult(!isReturnValueUsed)
 110     .setSExtResult(isSigned).setZExtResult(!isSigned);
 111   return LowerCallTo(CLI);
 112 }
 113
 114
 115 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 116 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 117 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 118                                          SDValue &NewLHS, SDValue &NewRHS,
 119                                          ISD::CondCode &CCCode,
 120                                          SDLoc dl) const {
 121   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 122          && "Unsupported setcc type!");
 123
 124   // Expand into one or more soft-fp libcall(s).
 125   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 126   switch (CCCode) {
 127   case ISD::SETEQ:
 128   case ISD::SETOEQ:
 129     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 130           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 131     break;
 132   case ISD::SETNE:
 133   case ISD::SETUNE:
 134     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 135           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 136     break;
 137   case ISD::SETGE:
 138   case ISD::SETOGE:
 139     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 140           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 141     break;
 142   case ISD::SETLT:
 143   case ISD::SETOLT:
 144     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 145           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 146     break;
 147   case ISD::SETLE:
 148   case ISD::SETOLE:
 149     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 150           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 151     break;
 152   case ISD::SETGT:
 153   case ISD::SETOGT:
 154     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 155           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 156     break;
 157   case ISD::SETUO:
 158     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 159           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 160     break;
 161   case ISD::SETO:
 162     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 163           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 164     break;
 165   default:
 166     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 167           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 168     switch (CCCode) {
 169     case ISD::SETONE:
 170       // SETONE = SETOLT | SETOGT
 171       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 172             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 173       // Fallthrough
 174     case ISD::SETUGT:
 175       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 176             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 177       break;
 178     case ISD::SETUGE:
 179       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 180             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 181       break;
 182     case ISD::SETULT:
 183       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 184             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 185       break;
 186     case ISD::SETULE:
 187       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 188             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 189       break;
 190     case ISD::SETUEQ:
 191       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 192             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 193       break;
 194     default: llvm_unreachable("Do not know how to soften this setcc!");
 195     }
 196   }
 197
 198   // Use the target specific return value for comparions lib calls.
 199   EVT RetVT = getCmpLibcallReturnType();
 200   SDValue Ops[2] = { NewLHS, NewRHS };
 201   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 202                        dl).first;
 203   NewRHS = DAG.getConstant(0, RetVT);
 204   CCCode = getCmpLibcallCC(LC1);
 205   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 206     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 207                               getSetCCResultType(*DAG.getContext(), RetVT),
 208                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 209     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 210                          dl).first;
 211     NewLHS = DAG.getNode(ISD::SETCC, dl,
 212                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 213                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 214     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 215     NewRHS = SDValue();
 216   }
 217 }
 218
 219 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 220 /// current function.  The returned value is a member of the
 221 /// MachineJumpTableInfo::JTEntryKind enum.
 222 unsigned TargetLowering::getJumpTableEncoding() const {
 223   // In non-pic modes, just use the address of a block.
 224   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 225     return MachineJumpTableInfo::EK_BlockAddress;
 226
 227   // In PIC mode, if the target supports a GPRel32 directive, use it.
 228   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 229     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 230
 231   // Otherwise, use a label difference.
 232   return MachineJumpTableInfo::EK_LabelDifference32;
 233 }
 234
 235 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 236                                                  SelectionDAG &DAG) const {
 237   // If our PIC model is GP relative, use the global offset table as the base.
 238   unsigned JTEncoding = getJumpTableEncoding();
 239
 240   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 241       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 242     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 243
 244   return Table;
 245 }
 246
 247 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 248 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 249 /// MCExpr.
 250 const MCExpr *
 251 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 252                                              unsigned JTI,MCContext &Ctx) const{
 253   // The normal PIC reloc base is the label at the start of the jump table.
 254   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 255 }
 256
 257 bool
 258 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 259   // Assume that everything is safe in static mode.
 260   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 261     return true;
 262
 263   // In dynamic-no-pic mode, assume that known defined values are safe.
 264   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 265       GA &&
 266       !GA->getGlobal()->isDeclaration() &&
 267       !GA->getGlobal()->isWeakForLinker())
 268     return true;
 269
 270   // Otherwise assume nothing is safe.
 271   return false;
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 //  Optimization Methods
 276 //===----------------------------------------------------------------------===//
 277
 278 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 279 /// specified instruction is a constant integer.  If so, check to see if there
 280 /// are any bits set in the constant that are not demanded.  If so, shrink the
 281 /// constant and return true.
 282 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 283                                                         const APInt &Demanded) {
 284   SDLoc dl(Op);
 285
 286   // FIXME: ISD::SELECT, ISD::SELECT_CC
 287   switch (Op.getOpcode()) {
 288   default: break;
 289   case ISD::XOR:
 290   case ISD::AND:
 291   case ISD::OR: {
 292     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 293     if (!C) return false;
 294
 295     if (Op.getOpcode() == ISD::XOR &&
 296         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 297       return false;
 298
 299     // if we can expand it to have all bits set, do it
 300     if (C->getAPIntValue().intersects(~Demanded)) {
 301       EVT VT = Op.getValueType();
 302       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 303                                 DAG.getConstant(Demanded &
 304                                                 C->getAPIntValue(),
 305                                                 VT));
 306       return CombineTo(Op, New);
 307     }
 308
 309     break;
 310   }
 311   }
 312
 313   return false;
 314 }
 315
 316 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 317 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 318 /// cast, but it could be generalized for targets with other types of
 319 /// implicit widening casts.
 320 bool
 321 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 322                                                     unsigned BitWidth,
 323                                                     const APInt &Demanded,
 324                                                     SDLoc dl) {
 325   assert(Op.getNumOperands() == 2 &&
 326          "ShrinkDemandedOp only supports binary operators!");
 327   assert(Op.getNode()->getNumValues() == 1 &&
 328          "ShrinkDemandedOp only supports nodes with one result!");
 329
 330   // Early return, as this function cannot handle vector types.
 331   if (Op.getValueType().isVector())
 332     return false;
 333
 334   // Don't do this if the node has another user, which may require the
 335   // full value.
 336   if (!Op.getNode()->hasOneUse())
 337     return false;
 338
 339   // Search for the smallest integer type with free casts to and from
 340   // Op's type. For expedience, just check power-of-2 integer types.
 341   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 342   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 343   unsigned SmallVTBits = DemandedSize;
 344   if (!isPowerOf2_32(SmallVTBits))
 345     SmallVTBits = NextPowerOf2(SmallVTBits);
 346   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 347     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 348     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 349         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 350       // We found a type with free casts.
 351       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 352                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 353                                           Op.getNode()->getOperand(0)),
 354                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 355                                           Op.getNode()->getOperand(1)));
 356       bool NeedZext = DemandedSize > SmallVTBits;
 357       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 358                               dl, Op.getValueType(), X);
 359       return CombineTo(Op, Z);
 360     }
 361   }
 362   return false;
 363 }
 364
 365 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 366 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 367 /// use this information to simplify Op, create a new simplified DAG node and
 368 /// return true, returning the original and new nodes in Old and New. Otherwise,
 369 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 370 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 371 /// only be accurate for those bits in the DemandedMask.
 372 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 373                                           const APInt &DemandedMask,
 374                                           APInt &KnownZero,
 375                                           APInt &KnownOne,
 376                                           TargetLoweringOpt &TLO,
 377                                           unsigned Depth) const {
 378   unsigned BitWidth = DemandedMask.getBitWidth();
 379   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 380          "Mask size mismatches value type size!");
 381   APInt NewMask = DemandedMask;
 382   SDLoc dl(Op);
 383
 384   // Don't know anything.
 385   KnownZero = KnownOne = APInt(BitWidth, 0);
 386
 387   // Other users may use these bits.
 388   if (!Op.getNode()->hasOneUse()) {
 389     if (Depth != 0) {
 390       // If not at the root, Just compute the KnownZero/KnownOne bits to
 391       // simplify things downstream.
 392       TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
 393       return false;
 394     }
 395     // If this is the root being simplified, allow it to have multiple uses,
 396     // just set the NewMask to all bits.
 397     NewMask = APInt::getAllOnesValue(BitWidth);
 398   } else if (DemandedMask == 0) {
 399     // Not demanding any bits from Op.
 400     if (Op.getOpcode() != ISD::UNDEF)
 401       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 402     return false;
 403   } else if (Depth == 6) {        // Limit search depth.
 404     return false;
 405   }
 406
 407   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 408   switch (Op.getOpcode()) {
 409   case ISD::Constant:
 410     // We know all of the bits for a constant!
 411     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 412     KnownZero = ~KnownOne;
 413     return false;   // Don't fall through, will infinitely loop.
 414   case ISD::AND:
 415     // If the RHS is a constant, check to see if the LHS would be zero without
 416     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 417     // simplify the LHS, here we're using information from the LHS to simplify
 418     // the RHS.
 419     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 420       APInt LHSZero, LHSOne;
 421       // Do not increment Depth here; that can cause an infinite loop.
 422       TLO.DAG.computeKnownBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 423       // If the LHS already has zeros where RHSC does, this and is dead.
 424       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 425         return TLO.CombineTo(Op, Op.getOperand(0));
 426       // If any of the set bits in the RHS are known zero on the LHS, shrink
 427       // the constant.
 428       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 429         return true;
 430     }
 431
 432     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 433                              KnownOne, TLO, Depth+1))
 434       return true;
 435     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 436     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 437                              KnownZero2, KnownOne2, TLO, Depth+1))
 438       return true;
 439     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 440
 441     // If all of the demanded bits are known one on one side, return the other.
 442     // These bits cannot contribute to the result of the 'and'.
 443     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 444       return TLO.CombineTo(Op, Op.getOperand(0));
 445     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 446       return TLO.CombineTo(Op, Op.getOperand(1));
 447     // If all of the demanded bits in the inputs are known zeros, return zero.
 448     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 449       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 450     // If the RHS is a constant, see if we can simplify it.
 451     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 452       return true;
 453     // If the operation can be done in a smaller type, do so.
 454     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 455       return true;
 456
 457     // Output known-1 bits are only known if set in both the LHS & RHS.
 458     KnownOne &= KnownOne2;
 459     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 460     KnownZero |= KnownZero2;
 461     break;
 462   case ISD::OR:
 463     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 464                              KnownOne, TLO, Depth+1))
 465       return true;
 466     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 467     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 468                              KnownZero2, KnownOne2, TLO, Depth+1))
 469       return true;
 470     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 471
 472     // If all of the demanded bits are known zero on one side, return the other.
 473     // These bits cannot contribute to the result of the 'or'.
 474     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 475       return TLO.CombineTo(Op, Op.getOperand(0));
 476     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 477       return TLO.CombineTo(Op, Op.getOperand(1));
 478     // If all of the potentially set bits on one side are known to be set on
 479     // the other side, just use the 'other' side.
 480     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 481       return TLO.CombineTo(Op, Op.getOperand(0));
 482     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 483       return TLO.CombineTo(Op, Op.getOperand(1));
 484     // If the RHS is a constant, see if we can simplify it.
 485     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 486       return true;
 487     // If the operation can be done in a smaller type, do so.
 488     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 489       return true;
 490
 491     // Output known-0 bits are only known if clear in both the LHS & RHS.
 492     KnownZero &= KnownZero2;
 493     // Output known-1 are known to be set if set in either the LHS | RHS.
 494     KnownOne |= KnownOne2;
 495     break;
 496   case ISD::XOR:
 497     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 498                              KnownOne, TLO, Depth+1))
 499       return true;
 500     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 501     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 502                              KnownOne2, TLO, Depth+1))
 503       return true;
 504     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 505
 506     // If all of the demanded bits are known zero on one side, return the other.
 507     // These bits cannot contribute to the result of the 'xor'.
 508     if ((KnownZero & NewMask) == NewMask)
 509       return TLO.CombineTo(Op, Op.getOperand(0));
 510     if ((KnownZero2 & NewMask) == NewMask)
 511       return TLO.CombineTo(Op, Op.getOperand(1));
 512     // If the operation can be done in a smaller type, do so.
 513     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 514       return true;
 515
 516     // If all of the unknown bits are known to be zero on one side or the other
 517     // (but not both) turn this into an *inclusive* or.
 518     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 519     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 520       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 521                                                Op.getOperand(0),
 522                                                Op.getOperand(1)));
 523
 524     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 525     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 526     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 527     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 528
 529     // If all of the demanded bits on one side are known, and all of the set
 530     // bits on that side are also known to be set on the other side, turn this
 531     // into an AND, as we know the bits will be cleared.
 532     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 533     // NB: it is okay if more bits are known than are requested
 534     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 535       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 536         EVT VT = Op.getValueType();
 537         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 538         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 539                                                  Op.getOperand(0), ANDC));
 540       }
 541     }
 542
 543     // If the RHS is a constant, see if we can simplify it.
 544     // for XOR, we prefer to force bits to 1 if they will make a -1.
 545     // if we can't force bits, try to shrink constant
 546     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 547       APInt Expanded = C->getAPIntValue() | (~NewMask);
 548       // if we can expand it to have all bits set, do it
 549       if (Expanded.isAllOnesValue()) {
 550         if (Expanded != C->getAPIntValue()) {
 551           EVT VT = Op.getValueType();
 552           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 553                                           TLO.DAG.getConstant(Expanded, VT));
 554           return TLO.CombineTo(Op, New);
 555         }
 556         // if it already has all the bits set, nothing to change
 557         // but don't shrink either!
 558       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 559         return true;
 560       }
 561     }
 562
 563     KnownZero = KnownZeroOut;
 564     KnownOne  = KnownOneOut;
 565     break;
 566   case ISD::SELECT:
 567     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 568                              KnownOne, TLO, Depth+1))
 569       return true;
 570     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 571                              KnownOne2, TLO, Depth+1))
 572       return true;
 573     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 574     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 575
 576     // If the operands are constants, see if we can simplify them.
 577     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 578       return true;
 579
 580     // Only known if known in both the LHS and RHS.
 581     KnownOne &= KnownOne2;
 582     KnownZero &= KnownZero2;
 583     break;
 584   case ISD::SELECT_CC:
 585     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 586                              KnownOne, TLO, Depth+1))
 587       return true;
 588     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 589                              KnownOne2, TLO, Depth+1))
 590       return true;
 591     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 592     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 593
 594     // If the operands are constants, see if we can simplify them.
 595     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 596       return true;
 597
 598     // Only known if known in both the LHS and RHS.
 599     KnownOne &= KnownOne2;
 600     KnownZero &= KnownZero2;
 601     break;
 602   case ISD::SHL:
 603     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 604       unsigned ShAmt = SA->getZExtValue();
 605       SDValue InOp = Op.getOperand(0);
 606
 607       // If the shift count is an invalid immediate, don't do anything.
 608       if (ShAmt >= BitWidth)
 609         break;
 610
 611       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 612       // single shift.  We can do this if the bottom bits (which are shifted
 613       // out) are never demanded.
 614       if (InOp.getOpcode() == ISD::SRL &&
 615           isa<ConstantSDNode>(InOp.getOperand(1))) {
 616         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 617           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 618           unsigned Opc = ISD::SHL;
 619           int Diff = ShAmt-C1;
 620           if (Diff < 0) {
 621             Diff = -Diff;
 622             Opc = ISD::SRL;
 623           }
 624
 625           SDValue NewSA =
 626             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 627           EVT VT = Op.getValueType();
 628           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 629                                                    InOp.getOperand(0), NewSA));
 630         }
 631       }
 632
 633       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 634                                KnownZero, KnownOne, TLO, Depth+1))
 635         return true;
 636
 637       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 638       // are not demanded. This will likely allow the anyext to be folded away.
 639       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 640         SDValue InnerOp = InOp.getNode()->getOperand(0);
 641         EVT InnerVT = InnerOp.getValueType();
 642         unsigned InnerBits = InnerVT.getSizeInBits();
 643         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 644             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 645           EVT ShTy = getShiftAmountTy(InnerVT);
 646           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 647             ShTy = InnerVT;
 648           SDValue NarrowShl =
 649             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 650                             TLO.DAG.getConstant(ShAmt, ShTy));
 651           return
 652             TLO.CombineTo(Op,
 653                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 654                                           NarrowShl));
 655         }
 656         // Repeat the SHL optimization above in cases where an extension
 657         // intervenes: (shl (anyext (shr x, c1)), c2) to
 658         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 659         // aren't demanded (as above) and that the shifted upper c1 bits of
 660         // x aren't demanded.
 661         if (InOp.hasOneUse() &&
 662             InnerOp.getOpcode() == ISD::SRL &&
 663             InnerOp.hasOneUse() &&
 664             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 665           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 666             ->getZExtValue();
 667           if (InnerShAmt < ShAmt &&
 668               InnerShAmt < InnerBits &&
 669               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 670               NewMask.trunc(ShAmt) == 0) {
 671             SDValue NewSA =
 672               TLO.DAG.getConstant(ShAmt - InnerShAmt,
 673                                   Op.getOperand(1).getValueType());
 674             EVT VT = Op.getValueType();
 675             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 676                                              InnerOp.getOperand(0));
 677             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 678                                                      NewExt, NewSA));
 679           }
 680         }
 681       }
 682
 683       KnownZero <<= SA->getZExtValue();
 684       KnownOne  <<= SA->getZExtValue();
 685       // low bits known zero.
 686       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 687     }
 688     break;
 689   case ISD::SRL:
 690     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 691       EVT VT = Op.getValueType();
 692       unsigned ShAmt = SA->getZExtValue();
 693       unsigned VTSize = VT.getSizeInBits();
 694       SDValue InOp = Op.getOperand(0);
 695
 696       // If the shift count is an invalid immediate, don't do anything.
 697       if (ShAmt >= BitWidth)
 698         break;
 699
 700       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 701       // single shift.  We can do this if the top bits (which are shifted out)
 702       // are never demanded.
 703       if (InOp.getOpcode() == ISD::SHL &&
 704           isa<ConstantSDNode>(InOp.getOperand(1))) {
 705         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 706           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 707           unsigned Opc = ISD::SRL;
 708           int Diff = ShAmt-C1;
 709           if (Diff < 0) {
 710             Diff = -Diff;
 711             Opc = ISD::SHL;
 712           }
 713
 714           SDValue NewSA =
 715             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 716           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 717                                                    InOp.getOperand(0), NewSA));
 718         }
 719       }
 720
 721       // Compute the new bits that are at the top now.
 722       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 723                                KnownZero, KnownOne, TLO, Depth+1))
 724         return true;
 725       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 726       KnownZero = KnownZero.lshr(ShAmt);
 727       KnownOne  = KnownOne.lshr(ShAmt);
 728
 729       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 730       KnownZero |= HighBits;  // High bits known zero.
 731     }
 732     break;
 733   case ISD::SRA:
 734     // If this is an arithmetic shift right and only the low-bit is set, we can
 735     // always convert this into a logical shr, even if the shift amount is
 736     // variable.  The low bit of the shift cannot be an input sign bit unless
 737     // the shift amount is >= the size of the datatype, which is undefined.
 738     if (NewMask == 1)
 739       return TLO.CombineTo(Op,
 740                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 741                                            Op.getOperand(0), Op.getOperand(1)));
 742
 743     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 744       EVT VT = Op.getValueType();
 745       unsigned ShAmt = SA->getZExtValue();
 746
 747       // If the shift count is an invalid immediate, don't do anything.
 748       if (ShAmt >= BitWidth)
 749         break;
 750
 751       APInt InDemandedMask = (NewMask << ShAmt);
 752
 753       // If any of the demanded bits are produced by the sign extension, we also
 754       // demand the input sign bit.
 755       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 756       if (HighBits.intersects(NewMask))
 757         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 758
 759       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 760                                KnownZero, KnownOne, TLO, Depth+1))
 761         return true;
 762       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 763       KnownZero = KnownZero.lshr(ShAmt);
 764       KnownOne  = KnownOne.lshr(ShAmt);
 765
 766       // Handle the sign bit, adjusted to where it is now in the mask.
 767       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 768
 769       // If the input sign bit is known to be zero, or if none of the top bits
 770       // are demanded, turn this into an unsigned shift right.
 771       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 772         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 773                                                  Op.getOperand(0),
 774                                                  Op.getOperand(1)));
 775
 776       int Log2 = NewMask.exactLogBase2();
 777       if (Log2 >= 0) {
 778         // The bit must come from the sign.
 779         SDValue NewSA =
 780           TLO.DAG.getConstant(BitWidth - 1 - Log2,
 781                               Op.getOperand(1).getValueType());
 782         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 783                                                  Op.getOperand(0), NewSA));
 784       }
 785
 786       if (KnownOne.intersects(SignBit))
 787         // New bits are known one.
 788         KnownOne |= HighBits;
 789     }
 790     break;
 791   case ISD::SIGN_EXTEND_INREG: {
 792     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 793
 794     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 795     // If we only care about the highest bit, don't bother shifting right.
 796     if (MsbMask == DemandedMask) {
 797       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 798       SDValue InOp = Op.getOperand(0);
 799
 800       // Compute the correct shift amount type, which must be getShiftAmountTy
 801       // for scalar types after legalization.
 802       EVT ShiftAmtTy = Op.getValueType();
 803       if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 804         ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 805
 806       SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, ShiftAmtTy);
 807       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 808                                             Op.getValueType(), InOp, ShiftAmt));
 809     }
 810
 811     // Sign extension.  Compute the demanded bits in the result that are not
 812     // present in the input.
 813     APInt NewBits =
 814       APInt::getHighBitsSet(BitWidth,
 815                             BitWidth - ExVT.getScalarType().getSizeInBits());
 816
 817     // If none of the extended bits are demanded, eliminate the sextinreg.
 818     if ((NewBits & NewMask) == 0)
 819       return TLO.CombineTo(Op, Op.getOperand(0));
 820
 821     APInt InSignBit =
 822       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 823     APInt InputDemandedBits =
 824       APInt::getLowBitsSet(BitWidth,
 825                            ExVT.getScalarType().getSizeInBits()) &
 826       NewMask;
 827
 828     // Since the sign extended bits are demanded, we know that the sign
 829     // bit is demanded.
 830     InputDemandedBits |= InSignBit;
 831
 832     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 833                              KnownZero, KnownOne, TLO, Depth+1))
 834       return true;
 835     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 836
 837     // If the sign bit of the input is known set or clear, then we know the
 838     // top bits of the result.
 839
 840     // If the input sign bit is known zero, convert this into a zero extension.
 841     if (KnownZero.intersects(InSignBit))
 842       return TLO.CombineTo(Op,
 843                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 844
 845     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 846       KnownOne |= NewBits;
 847       KnownZero &= ~NewBits;
 848     } else {                       // Input sign bit unknown
 849       KnownZero &= ~NewBits;
 850       KnownOne &= ~NewBits;
 851     }
 852     break;
 853   }
 854   case ISD::BUILD_PAIR: {
 855     EVT HalfVT = Op.getOperand(0).getValueType();
 856     unsigned HalfBitWidth = HalfVT.getScalarSizeInBits();
 857
 858     APInt MaskLo = NewMask.getLoBits(HalfBitWidth).trunc(HalfBitWidth);
 859     APInt MaskHi = NewMask.getHiBits(HalfBitWidth).trunc(HalfBitWidth);
 860
 861     APInt KnownZeroLo, KnownOneLo;
 862     APInt KnownZeroHi, KnownOneHi;
 863
 864     if (SimplifyDemandedBits(Op.getOperand(0), MaskLo, KnownZeroLo,
 865                              KnownOneLo, TLO, Depth + 1))
 866       return true;
 867
 868     if (SimplifyDemandedBits(Op.getOperand(1), MaskHi, KnownZeroHi,
 869                              KnownOneHi, TLO, Depth + 1))
 870       return true;
 871
 872     KnownZero = KnownZeroLo.zext(BitWidth) |
 873                 KnownZeroHi.zext(BitWidth).shl(HalfBitWidth);
 874
 875     KnownOne = KnownOneLo.zext(BitWidth) |
 876                KnownOneHi.zext(BitWidth).shl(HalfBitWidth);
 877     break;
 878   }
 879   case ISD::ZERO_EXTEND: {
 880     unsigned OperandBitWidth =
 881       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 882     APInt InMask = NewMask.trunc(OperandBitWidth);
 883
 884     // If none of the top bits are demanded, convert this into an any_extend.
 885     APInt NewBits =
 886       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 887     if (!NewBits.intersects(NewMask))
 888       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 889                                                Op.getValueType(),
 890                                                Op.getOperand(0)));
 891
 892     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 893                              KnownZero, KnownOne, TLO, Depth+1))
 894       return true;
 895     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 896     KnownZero = KnownZero.zext(BitWidth);
 897     KnownOne = KnownOne.zext(BitWidth);
 898     KnownZero |= NewBits;
 899     break;
 900   }
 901   case ISD::SIGN_EXTEND: {
 902     EVT InVT = Op.getOperand(0).getValueType();
 903     unsigned InBits = InVT.getScalarType().getSizeInBits();
 904     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 905     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 906     APInt NewBits   = ~InMask & NewMask;
 907
 908     // If none of the top bits are demanded, convert this into an any_extend.
 909     if (NewBits == 0)
 910       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 911                                               Op.getValueType(),
 912                                               Op.getOperand(0)));
 913
 914     // Since some of the sign extended bits are demanded, we know that the sign
 915     // bit is demanded.
 916     APInt InDemandedBits = InMask & NewMask;
 917     InDemandedBits |= InSignBit;
 918     InDemandedBits = InDemandedBits.trunc(InBits);
 919
 920     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 921                              KnownOne, TLO, Depth+1))
 922       return true;
 923     KnownZero = KnownZero.zext(BitWidth);
 924     KnownOne = KnownOne.zext(BitWidth);
 925
 926     // If the sign bit is known zero, convert this to a zero extend.
 927     if (KnownZero.intersects(InSignBit))
 928       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 929                                                Op.getValueType(),
 930                                                Op.getOperand(0)));
 931
 932     // If the sign bit is known one, the top bits match.
 933     if (KnownOne.intersects(InSignBit)) {
 934       KnownOne |= NewBits;
 935       assert((KnownZero & NewBits) == 0);
 936     } else {   // Otherwise, top bits aren't known.
 937       assert((KnownOne & NewBits) == 0);
 938       assert((KnownZero & NewBits) == 0);
 939     }
 940     break;
 941   }
 942   case ISD::ANY_EXTEND: {
 943     unsigned OperandBitWidth =
 944       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 945     APInt InMask = NewMask.trunc(OperandBitWidth);
 946     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 947                              KnownZero, KnownOne, TLO, Depth+1))
 948       return true;
 949     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 950     KnownZero = KnownZero.zext(BitWidth);
 951     KnownOne = KnownOne.zext(BitWidth);
 952     break;
 953   }
 954   case ISD::TRUNCATE: {
 955     // Simplify the input, using demanded bit information, and compute the known
 956     // zero/one bits live out.
 957     unsigned OperandBitWidth =
 958       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 959     APInt TruncMask = NewMask.zext(OperandBitWidth);
 960     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 961                              KnownZero, KnownOne, TLO, Depth+1))
 962       return true;
 963     KnownZero = KnownZero.trunc(BitWidth);
 964     KnownOne = KnownOne.trunc(BitWidth);
 965
 966     // If the input is only used by this truncate, see if we can shrink it based
 967     // on the known demanded bits.
 968     if (Op.getOperand(0).getNode()->hasOneUse()) {
 969       SDValue In = Op.getOperand(0);
 970       switch (In.getOpcode()) {
 971       default: break;
 972       case ISD::SRL:
 973         // Shrink SRL by a constant if none of the high bits shifted in are
 974         // demanded.
 975         if (TLO.LegalTypes() &&
 976             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 977           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 978           // undesirable.
 979           break;
 980         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 981         if (!ShAmt)
 982           break;
 983         SDValue Shift = In.getOperand(1);
 984         if (TLO.LegalTypes()) {
 985           uint64_t ShVal = ShAmt->getZExtValue();
 986           Shift =
 987             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
 988         }
 989
 990         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
 991                                                OperandBitWidth - BitWidth);
 992         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
 993
 994         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
 995           // None of the shifted in bits are needed.  Add a truncate of the
 996           // shift input, then shift it.
 997           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
 998                                              Op.getValueType(),
 999                                              In.getOperand(0));
1000           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1001                                                    Op.getValueType(),
1002                                                    NewTrunc,
1003                                                    Shift));
1004         }
1005         break;
1006       }
1007     }
1008
1009     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1010     break;
1011   }
1012   case ISD::AssertZext: {
1013     // AssertZext demands all of the high bits, plus any of the low bits
1014     // demanded by its users.
1015     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1016     APInt InMask = APInt::getLowBitsSet(BitWidth,
1017                                         VT.getSizeInBits());
1018     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1019                              KnownZero, KnownOne, TLO, Depth+1))
1020       return true;
1021     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1022
1023     KnownZero |= ~InMask & NewMask;
1024     break;
1025   }
1026   case ISD::BITCAST:
1027     // If this is an FP->Int bitcast and if the sign bit is the only
1028     // thing demanded, turn this into a FGETSIGN.
1029     if (!TLO.LegalOperations() &&
1030         !Op.getValueType().isVector() &&
1031         !Op.getOperand(0).getValueType().isVector() &&
1032         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1033         Op.getOperand(0).getValueType().isFloatingPoint()) {
1034       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1035       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1036       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1037         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1038         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1039         // place.  We expect the SHL to be eliminated by other optimizations.
1040         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1041         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1042         if (!OpVTLegal && OpVTSizeInBits > 32)
1043           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1044         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1045         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1046         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1047                                                  Op.getValueType(),
1048                                                  Sign, ShAmt));
1049       }
1050     }
1051     break;
1052   case ISD::ADD:
1053   case ISD::MUL:
1054   case ISD::SUB: {
1055     // Add, Sub, and Mul don't demand any bits in positions beyond that
1056     // of the highest bit demanded of them.
1057     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1058                                         BitWidth - NewMask.countLeadingZeros());
1059     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1060                              KnownOne2, TLO, Depth+1))
1061       return true;
1062     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1063                              KnownOne2, TLO, Depth+1))
1064       return true;
1065     // See if the operation should be performed at a smaller bit width.
1066     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1067       return true;
1068   }
1069   // FALL THROUGH
1070   default:
1071     // Just use computeKnownBits to compute output bits.
1072     TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
1073     break;
1074   }
1075
1076   // If we know the value of all of the demanded bits, return this as a
1077   // constant.
1078   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1079     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1080
1081   return false;
1082 }
1083
1084 /// computeKnownBitsForTargetNode - Determine which of the bits specified
1085 /// in Mask are known to be either zero or one and return them in the
1086 /// KnownZero/KnownOne bitsets.
1087 void TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1088                                                    APInt &KnownZero,
1089                                                    APInt &KnownOne,
1090                                                    const SelectionDAG &DAG,
1091                                                    unsigned Depth) const {
1092   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1093           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1094           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1095           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1096          "Should use MaskedValueIsZero if you don't know whether Op"
1097          " is a target node!");
1098   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1099 }
1100
1101 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1102 /// targets that want to expose additional information about sign bits to the
1103 /// DAG Combiner.
1104 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1105                                                          const SelectionDAG &,
1106                                                          unsigned Depth) const {
1107   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1108           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1109           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1110           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1111          "Should use ComputeNumSignBits if you don't know whether Op"
1112          " is a target node!");
1113   return 1;
1114 }
1115
1116 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1117 /// one bit set. This differs from computeKnownBits in that it doesn't need to
1118 /// determine which bit is set.
1119 ///
1120 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1121   // A left-shift of a constant one will have exactly one bit set, because
1122   // shifting the bit off the end is undefined.
1123   if (Val.getOpcode() == ISD::SHL)
1124     if (ConstantSDNode *C =
1125          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1126       if (C->getAPIntValue() == 1)
1127         return true;
1128
1129   // Similarly, a right-shift of a constant sign-bit will have exactly
1130   // one bit set.
1131   if (Val.getOpcode() == ISD::SRL)
1132     if (ConstantSDNode *C =
1133          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1134       if (C->getAPIntValue().isSignBit())
1135         return true;
1136
1137   // More could be done here, though the above checks are enough
1138   // to handle some common cases.
1139
1140   // Fall back to computeKnownBits to catch other known cases.
1141   EVT OpVT = Val.getValueType();
1142   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1143   APInt KnownZero, KnownOne;
1144   DAG.computeKnownBits(Val, KnownZero, KnownOne);
1145   return (KnownZero.countPopulation() == BitWidth - 1) &&
1146          (KnownOne.countPopulation() == 1);
1147 }
1148
1149 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1150   if (!N)
1151     return false;
1152
1153   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1154   if (!CN) {
1155     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1156     if (!BV)
1157       return false;
1158
1159     BitVector UndefElements;
1160     CN = BV->getConstantSplatNode(&UndefElements);
1161     // Only interested in constant splats, and we don't try to handle undef
1162     // elements in identifying boolean constants.
1163     if (!CN || UndefElements.none())
1164       return false;
1165   }
1166
1167   switch (getBooleanContents(N->getValueType(0))) {
1168   case UndefinedBooleanContent:
1169     return CN->getAPIntValue()[0];
1170   case ZeroOrOneBooleanContent:
1171     return CN->isOne();
1172   case ZeroOrNegativeOneBooleanContent:
1173     return CN->isAllOnesValue();
1174   }
1175
1176   llvm_unreachable("Invalid boolean contents");
1177 }
1178
1179 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1180   if (!N)
1181     return false;
1182
1183   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1184   if (!CN) {
1185     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1186     if (!BV)
1187       return false;
1188
1189     BitVector UndefElements;
1190     CN = BV->getConstantSplatNode(&UndefElements);
1191     // Only interested in constant splats, and we don't try to handle undef
1192     // elements in identifying boolean constants.
1193     if (!CN || UndefElements.none())
1194       return false;
1195   }
1196
1197   if (getBooleanContents(N->getValueType(0)) == UndefinedBooleanContent)
1198     return !CN->getAPIntValue()[0];
1199
1200   return CN->isNullValue();
1201 }
1202
1203 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1204 /// and cc. If it is unable to simplify it, return a null SDValue.
1205 SDValue
1206 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1207                               ISD::CondCode Cond, bool foldBooleans,
1208                               DAGCombinerInfo &DCI, SDLoc dl) const {
1209   SelectionDAG &DAG = DCI.DAG;
1210
1211   // These setcc operations always fold.
1212   switch (Cond) {
1213   default: break;
1214   case ISD::SETFALSE:
1215   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1216   case ISD::SETTRUE:
1217   case ISD::SETTRUE2: {
1218     TargetLowering::BooleanContent Cnt =
1219         getBooleanContents(N0->getValueType(0));
1220     return DAG.getConstant(
1221         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, VT);
1222   }
1223   }
1224
1225   // Ensure that the constant occurs on the RHS, and fold constant
1226   // comparisons.
1227   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1228   if (isa<ConstantSDNode>(N0.getNode()) &&
1229       (DCI.isBeforeLegalizeOps() ||
1230        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1231     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1232
1233   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1234     const APInt &C1 = N1C->getAPIntValue();
1235
1236     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1237     // equality comparison, then we're just comparing whether X itself is
1238     // zero.
1239     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1240         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1241         N0.getOperand(1).getOpcode() == ISD::Constant) {
1242       const APInt &ShAmt
1243         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1244       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1245           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1246         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1247           // (srl (ctlz x), 5) == 0  -> X != 0
1248           // (srl (ctlz x), 5) != 1  -> X != 0
1249           Cond = ISD::SETNE;
1250         } else {
1251           // (srl (ctlz x), 5) != 0  -> X == 0
1252           // (srl (ctlz x), 5) == 1  -> X == 0
1253           Cond = ISD::SETEQ;
1254         }
1255         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1256         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1257                             Zero, Cond);
1258       }
1259     }
1260
1261     SDValue CTPOP = N0;
1262     // Look through truncs that don't change the value of a ctpop.
1263     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1264       CTPOP = N0.getOperand(0);
1265
1266     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1267         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1268                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1269       EVT CTVT = CTPOP.getValueType();
1270       SDValue CTOp = CTPOP.getOperand(0);
1271
1272       // (ctpop x) u< 2 -> (x & x-1) == 0
1273       // (ctpop x) u> 1 -> (x & x-1) != 0
1274       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1275         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1276                                   DAG.getConstant(1, CTVT));
1277         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1278         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1279         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1280       }
1281
1282       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1283     }
1284
1285     // (zext x) == C --> x == (trunc C)
1286     // (sext x) == C --> x == (trunc C)
1287     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1288         DCI.isBeforeLegalize() && N0->hasOneUse()) {
1289       unsigned MinBits = N0.getValueSizeInBits();
1290       SDValue PreExt;
1291       bool Signed = false;
1292       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1293         // ZExt
1294         MinBits = N0->getOperand(0).getValueSizeInBits();
1295         PreExt = N0->getOperand(0);
1296       } else if (N0->getOpcode() == ISD::AND) {
1297         // DAGCombine turns costly ZExts into ANDs
1298         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1299           if ((C->getAPIntValue()+1).isPowerOf2()) {
1300             MinBits = C->getAPIntValue().countTrailingOnes();
1301             PreExt = N0->getOperand(0);
1302           }
1303       } else if (N0->getOpcode() == ISD::SIGN_EXTEND) {
1304         // SExt
1305         MinBits = N0->getOperand(0).getValueSizeInBits();
1306         PreExt = N0->getOperand(0);
1307         Signed = true;
1308       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1309         // ZEXTLOAD / SEXTLOAD
1310         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1311           MinBits = LN0->getMemoryVT().getSizeInBits();
1312           PreExt = N0;
1313         } else if (LN0->getExtensionType() == ISD::SEXTLOAD) {
1314           Signed = true;
1315           MinBits = LN0->getMemoryVT().getSizeInBits();
1316           PreExt = N0;
1317         }
1318       }
1319
1320       // Figure out how many bits we need to preserve this constant.
1321       unsigned ReqdBits = Signed ?
1322         C1.getBitWidth() - C1.getNumSignBits() + 1 :
1323         C1.getActiveBits();
1324
1325       // Make sure we're not losing bits from the constant.
1326       if (MinBits > 0 &&
1327           MinBits < C1.getBitWidth() &&
1328           MinBits >= ReqdBits) {
1329         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1330         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1331           // Will get folded away.
1332           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreExt);
1333           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1334           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1335         }
1336       }
1337     }
1338
1339     // If the LHS is '(and load, const)', the RHS is 0,
1340     // the test is for equality or unsigned, and all 1 bits of the const are
1341     // in the same partial word, see if we can shorten the load.
1342     if (DCI.isBeforeLegalize() &&
1343         !ISD::isSignedIntSetCC(Cond) &&
1344         N0.getOpcode() == ISD::AND && C1 == 0 &&
1345         N0.getNode()->hasOneUse() &&
1346         isa<LoadSDNode>(N0.getOperand(0)) &&
1347         N0.getOperand(0).getNode()->hasOneUse() &&
1348         isa<ConstantSDNode>(N0.getOperand(1))) {
1349       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1350       APInt bestMask;
1351       unsigned bestWidth = 0, bestOffset = 0;
1352       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1353         unsigned origWidth = N0.getValueType().getSizeInBits();
1354         unsigned maskWidth = origWidth;
1355         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1356         // 8 bits, but have to be careful...
1357         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1358           origWidth = Lod->getMemoryVT().getSizeInBits();
1359         const APInt &Mask =
1360           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1361         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1362           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1363           for (unsigned offset=0; offset<origWidth/width; offset++) {
1364             if ((newMask & Mask) == Mask) {
1365               if (!getDataLayout()->isLittleEndian())
1366                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1367               else
1368                 bestOffset = (uint64_t)offset * (width/8);
1369               bestMask = Mask.lshr(offset * (width/8) * 8);
1370               bestWidth = width;
1371               break;
1372             }
1373             newMask = newMask << width;
1374           }
1375         }
1376       }
1377       if (bestWidth) {
1378         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1379         if (newVT.isRound()) {
1380           EVT PtrType = Lod->getOperand(1).getValueType();
1381           SDValue Ptr = Lod->getBasePtr();
1382           if (bestOffset != 0)
1383             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1384                               DAG.getConstant(bestOffset, PtrType));
1385           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1386           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1387                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1388                                         false, false, false, NewAlign);
1389           return DAG.getSetCC(dl, VT,
1390                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1391                                       DAG.getConstant(bestMask.trunc(bestWidth),
1392                                                       newVT)),
1393                               DAG.getConstant(0LL, newVT), Cond);
1394         }
1395       }
1396     }
1397
1398     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1399     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1400       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1401
1402       // If the comparison constant has bits in the upper part, the
1403       // zero-extended value could never match.
1404       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1405                                               C1.getBitWidth() - InSize))) {
1406         switch (Cond) {
1407         case ISD::SETUGT:
1408         case ISD::SETUGE:
1409         case ISD::SETEQ: return DAG.getConstant(0, VT);
1410         case ISD::SETULT:
1411         case ISD::SETULE:
1412         case ISD::SETNE: return DAG.getConstant(1, VT);
1413         case ISD::SETGT:
1414         case ISD::SETGE:
1415           // True if the sign bit of C1 is set.
1416           return DAG.getConstant(C1.isNegative(), VT);
1417         case ISD::SETLT:
1418         case ISD::SETLE:
1419           // True if the sign bit of C1 isn't set.
1420           return DAG.getConstant(C1.isNonNegative(), VT);
1421         default:
1422           break;
1423         }
1424       }
1425
1426       // Otherwise, we can perform the comparison with the low bits.
1427       switch (Cond) {
1428       case ISD::SETEQ:
1429       case ISD::SETNE:
1430       case ISD::SETUGT:
1431       case ISD::SETUGE:
1432       case ISD::SETULT:
1433       case ISD::SETULE: {
1434         EVT newVT = N0.getOperand(0).getValueType();
1435         if (DCI.isBeforeLegalizeOps() ||
1436             (isOperationLegal(ISD::SETCC, newVT) &&
1437              getCondCodeAction(Cond, newVT.getSimpleVT()) == Legal)) {
1438           EVT NewSetCCVT = getSetCCResultType(*DAG.getContext(), newVT);
1439           SDValue NewConst = DAG.getConstant(C1.trunc(InSize), newVT);
1440
1441           SDValue NewSetCC = DAG.getSetCC(dl, NewSetCCVT, N0.getOperand(0),
1442                                           NewConst, Cond);
1443           return DAG.getBoolExtOrTrunc(NewSetCC, dl, VT, N0.getValueType());
1444         }
1445         break;
1446       }
1447       default:
1448         break;   // todo, be more careful with signed comparisons
1449       }
1450     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1451                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1452       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1453       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1454       EVT ExtDstTy = N0.getValueType();
1455       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1456
1457       // If the constant doesn't fit into the number of bits for the source of
1458       // the sign extension, it is impossible for both sides to be equal.
1459       if (C1.getMinSignedBits() > ExtSrcTyBits)
1460         return DAG.getConstant(Cond == ISD::SETNE, VT);
1461
1462       SDValue ZextOp;
1463       EVT Op0Ty = N0.getOperand(0).getValueType();
1464       if (Op0Ty == ExtSrcTy) {
1465         ZextOp = N0.getOperand(0);
1466       } else {
1467         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1468         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1469                               DAG.getConstant(Imm, Op0Ty));
1470       }
1471       if (!DCI.isCalledByLegalizer())
1472         DCI.AddToWorklist(ZextOp.getNode());
1473       // Otherwise, make this a use of a zext.
1474       return DAG.getSetCC(dl, VT, ZextOp,
1475                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1476                                                               ExtDstTyBits,
1477                                                               ExtSrcTyBits),
1478                                           ExtDstTy),
1479                           Cond);
1480     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1481                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1482       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1483       if (N0.getOpcode() == ISD::SETCC &&
1484           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1485         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1486         if (TrueWhenTrue)
1487           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1488         // Invert the condition.
1489         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1490         CC = ISD::getSetCCInverse(CC,
1491                                   N0.getOperand(0).getValueType().isInteger());
1492         if (DCI.isBeforeLegalizeOps() ||
1493             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1494           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1495       }
1496
1497       if ((N0.getOpcode() == ISD::XOR ||
1498            (N0.getOpcode() == ISD::AND &&
1499             N0.getOperand(0).getOpcode() == ISD::XOR &&
1500             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1501           isa<ConstantSDNode>(N0.getOperand(1)) &&
1502           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1503         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1504         // can only do this if the top bits are known zero.
1505         unsigned BitWidth = N0.getValueSizeInBits();
1506         if (DAG.MaskedValueIsZero(N0,
1507                                   APInt::getHighBitsSet(BitWidth,
1508                                                         BitWidth-1))) {
1509           // Okay, get the un-inverted input value.
1510           SDValue Val;
1511           if (N0.getOpcode() == ISD::XOR)
1512             Val = N0.getOperand(0);
1513           else {
1514             assert(N0.getOpcode() == ISD::AND &&
1515                     N0.getOperand(0).getOpcode() == ISD::XOR);
1516             // ((X^1)&1)^1 -> X & 1
1517             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1518                               N0.getOperand(0).getOperand(0),
1519                               N0.getOperand(1));
1520           }
1521
1522           return DAG.getSetCC(dl, VT, Val, N1,
1523                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1524         }
1525       } else if (N1C->getAPIntValue() == 1 &&
1526                  (VT == MVT::i1 ||
1527                   getBooleanContents(N0->getValueType(0)) ==
1528                       ZeroOrOneBooleanContent)) {
1529         SDValue Op0 = N0;
1530         if (Op0.getOpcode() == ISD::TRUNCATE)
1531           Op0 = Op0.getOperand(0);
1532
1533         if ((Op0.getOpcode() == ISD::XOR) &&
1534             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1535             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1536           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1537           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1538           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1539                               Cond);
1540         }
1541         if (Op0.getOpcode() == ISD::AND &&
1542             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1543             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1544           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1545           if (Op0.getValueType().bitsGT(VT))
1546             Op0 = DAG.getNode(ISD::AND, dl, VT,
1547                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1548                           DAG.getConstant(1, VT));
1549           else if (Op0.getValueType().bitsLT(VT))
1550             Op0 = DAG.getNode(ISD::AND, dl, VT,
1551                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1552                         DAG.getConstant(1, VT));
1553
1554           return DAG.getSetCC(dl, VT, Op0,
1555                               DAG.getConstant(0, Op0.getValueType()),
1556                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1557         }
1558         if (Op0.getOpcode() == ISD::AssertZext &&
1559             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1560           return DAG.getSetCC(dl, VT, Op0,
1561                               DAG.getConstant(0, Op0.getValueType()),
1562                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1563       }
1564     }
1565
1566     APInt MinVal, MaxVal;
1567     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1568     if (ISD::isSignedIntSetCC(Cond)) {
1569       MinVal = APInt::getSignedMinValue(OperandBitSize);
1570       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1571     } else {
1572       MinVal = APInt::getMinValue(OperandBitSize);
1573       MaxVal = APInt::getMaxValue(OperandBitSize);
1574     }
1575
1576     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1577     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1578       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1579       // X >= C0 --> X > (C0 - 1)
1580       APInt C = C1 - 1;
1581       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1582       if ((DCI.isBeforeLegalizeOps() ||
1583            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1584           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1585                                 isLegalICmpImmediate(C.getSExtValue())))) {
1586         return DAG.getSetCC(dl, VT, N0,
1587                             DAG.getConstant(C, N1.getValueType()),
1588                             NewCC);
1589       }
1590     }
1591
1592     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1593       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1594       // X <= C0 --> X < (C0 + 1)
1595       APInt C = C1 + 1;
1596       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1597       if ((DCI.isBeforeLegalizeOps() ||
1598            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1599           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1600                                 isLegalICmpImmediate(C.getSExtValue())))) {
1601         return DAG.getSetCC(dl, VT, N0,
1602                             DAG.getConstant(C, N1.getValueType()),
1603                             NewCC);
1604       }
1605     }
1606
1607     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1608       return DAG.getConstant(0, VT);      // X < MIN --> false
1609     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1610       return DAG.getConstant(1, VT);      // X >= MIN --> true
1611     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1612       return DAG.getConstant(0, VT);      // X > MAX --> false
1613     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1614       return DAG.getConstant(1, VT);      // X <= MAX --> true
1615
1616     // Canonicalize setgt X, Min --> setne X, Min
1617     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1618       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1619     // Canonicalize setlt X, Max --> setne X, Max
1620     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1621       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1622
1623     // If we have setult X, 1, turn it into seteq X, 0
1624     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1625       return DAG.getSetCC(dl, VT, N0,
1626                           DAG.getConstant(MinVal, N0.getValueType()),
1627                           ISD::SETEQ);
1628     // If we have setugt X, Max-1, turn it into seteq X, Max
1629     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1630       return DAG.getSetCC(dl, VT, N0,
1631                           DAG.getConstant(MaxVal, N0.getValueType()),
1632                           ISD::SETEQ);
1633
1634     // If we have "setcc X, C0", check to see if we can shrink the immediate
1635     // by changing cc.
1636
1637     // SETUGT X, SINTMAX  -> SETLT X, 0
1638     if (Cond == ISD::SETUGT &&
1639         C1 == APInt::getSignedMaxValue(OperandBitSize))
1640       return DAG.getSetCC(dl, VT, N0,
1641                           DAG.getConstant(0, N1.getValueType()),
1642                           ISD::SETLT);
1643
1644     // SETULT X, SINTMIN  -> SETGT X, -1
1645     if (Cond == ISD::SETULT &&
1646         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1647       SDValue ConstMinusOne =
1648           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1649                           N1.getValueType());
1650       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1651     }
1652
1653     // Fold bit comparisons when we can.
1654     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1655         (VT == N0.getValueType() ||
1656          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1657         N0.getOpcode() == ISD::AND)
1658       if (ConstantSDNode *AndRHS =
1659                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1660         EVT ShiftTy = DCI.isBeforeLegalize() ?
1661           getPointerTy() : getShiftAmountTy(N0.getValueType());
1662         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1663           // Perform the xform if the AND RHS is a single bit.
1664           if (AndRHS->getAPIntValue().isPowerOf2()) {
1665             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1666                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1667                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1668           }
1669         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1670           // (X & 8) == 8  -->  (X & 8) >> 3
1671           // Perform the xform if C1 is a single bit.
1672           if (C1.isPowerOf2()) {
1673             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1674                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1675                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1676           }
1677         }
1678       }
1679
1680     if (C1.getMinSignedBits() <= 64 &&
1681         !isLegalICmpImmediate(C1.getSExtValue())) {
1682       // (X & -256) == 256 -> (X >> 8) == 1
1683       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1684           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1685         if (ConstantSDNode *AndRHS =
1686             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1687           const APInt &AndRHSC = AndRHS->getAPIntValue();
1688           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1689             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1690             EVT ShiftTy = DCI.isBeforeLegalize() ?
1691               getPointerTy() : getShiftAmountTy(N0.getValueType());
1692             EVT CmpTy = N0.getValueType();
1693             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1694                                         DAG.getConstant(ShiftBits, ShiftTy));
1695             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), CmpTy);
1696             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1697           }
1698         }
1699       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1700                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1701         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1702         // X <  0x100000000 -> (X >> 32) <  1
1703         // X >= 0x100000000 -> (X >> 32) >= 1
1704         // X <= 0x0ffffffff -> (X >> 32) <  1
1705         // X >  0x0ffffffff -> (X >> 32) >= 1
1706         unsigned ShiftBits;
1707         APInt NewC = C1;
1708         ISD::CondCode NewCond = Cond;
1709         if (AdjOne) {
1710           ShiftBits = C1.countTrailingOnes();
1711           NewC = NewC + 1;
1712           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1713         } else {
1714           ShiftBits = C1.countTrailingZeros();
1715         }
1716         NewC = NewC.lshr(ShiftBits);
1717         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1718           EVT ShiftTy = DCI.isBeforeLegalize() ?
1719             getPointerTy() : getShiftAmountTy(N0.getValueType());
1720           EVT CmpTy = N0.getValueType();
1721           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1722                                       DAG.getConstant(ShiftBits, ShiftTy));
1723           SDValue CmpRHS = DAG.getConstant(NewC, CmpTy);
1724           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1725         }
1726       }
1727     }
1728   }
1729
1730   if (isa<ConstantFPSDNode>(N0.getNode())) {
1731     // Constant fold or commute setcc.
1732     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1733     if (O.getNode()) return O;
1734   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1735     // If the RHS of an FP comparison is a constant, simplify it away in
1736     // some cases.
1737     if (CFP->getValueAPF().isNaN()) {
1738       // If an operand is known to be a nan, we can fold it.
1739       switch (ISD::getUnorderedFlavor(Cond)) {
1740       default: llvm_unreachable("Unknown flavor!");
1741       case 0:  // Known false.
1742         return DAG.getConstant(0, VT);
1743       case 1:  // Known true.
1744         return DAG.getConstant(1, VT);
1745       case 2:  // Undefined.
1746         return DAG.getUNDEF(VT);
1747       }
1748     }
1749
1750     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1751     // constant if knowing that the operand is non-nan is enough.  We prefer to
1752     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1753     // materialize 0.0.
1754     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1755       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1756
1757     // If the condition is not legal, see if we can find an equivalent one
1758     // which is legal.
1759     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1760       // If the comparison was an awkward floating-point == or != and one of
1761       // the comparison operands is infinity or negative infinity, convert the
1762       // condition to a less-awkward <= or >=.
1763       if (CFP->getValueAPF().isInfinity()) {
1764         if (CFP->getValueAPF().isNegative()) {
1765           if (Cond == ISD::SETOEQ &&
1766               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1767             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1768           if (Cond == ISD::SETUEQ &&
1769               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1770             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1771           if (Cond == ISD::SETUNE &&
1772               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1773             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1774           if (Cond == ISD::SETONE &&
1775               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1776             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1777         } else {
1778           if (Cond == ISD::SETOEQ &&
1779               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1780             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1781           if (Cond == ISD::SETUEQ &&
1782               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1783             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1784           if (Cond == ISD::SETUNE &&
1785               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1786             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1787           if (Cond == ISD::SETONE &&
1788               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1789             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1790         }
1791       }
1792     }
1793   }
1794
1795   if (N0 == N1) {
1796     // The sext(setcc()) => setcc() optimization relies on the appropriate
1797     // constant being emitted.
1798     uint64_t EqVal = 0;
1799     switch (getBooleanContents(N0.getValueType())) {
1800     case UndefinedBooleanContent:
1801     case ZeroOrOneBooleanContent:
1802       EqVal = ISD::isTrueWhenEqual(Cond);
1803       break;
1804     case ZeroOrNegativeOneBooleanContent:
1805       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1806       break;
1807     }
1808
1809     // We can always fold X == X for integer setcc's.
1810     if (N0.getValueType().isInteger()) {
1811       return DAG.getConstant(EqVal, VT);
1812     }
1813     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1814     if (UOF == 2)   // FP operators that are undefined on NaNs.
1815       return DAG.getConstant(EqVal, VT);
1816     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1817       return DAG.getConstant(EqVal, VT);
1818     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1819     // if it is not already.
1820     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1821     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1822           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1823       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1824   }
1825
1826   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1827       N0.getValueType().isInteger()) {
1828     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1829         N0.getOpcode() == ISD::XOR) {
1830       // Simplify (X+Y) == (X+Z) -->  Y == Z
1831       if (N0.getOpcode() == N1.getOpcode()) {
1832         if (N0.getOperand(0) == N1.getOperand(0))
1833           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1834         if (N0.getOperand(1) == N1.getOperand(1))
1835           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1836         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1837           // If X op Y == Y op X, try other combinations.
1838           if (N0.getOperand(0) == N1.getOperand(1))
1839             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1840                                 Cond);
1841           if (N0.getOperand(1) == N1.getOperand(0))
1842             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1843                                 Cond);
1844         }
1845       }
1846
1847       // If RHS is a legal immediate value for a compare instruction, we need
1848       // to be careful about increasing register pressure needlessly.
1849       bool LegalRHSImm = false;
1850
1851       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1852         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1853           // Turn (X+C1) == C2 --> X == C2-C1
1854           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1855             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1856                                 DAG.getConstant(RHSC->getAPIntValue()-
1857                                                 LHSR->getAPIntValue(),
1858                                 N0.getValueType()), Cond);
1859           }
1860
1861           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1862           if (N0.getOpcode() == ISD::XOR)
1863             // If we know that all of the inverted bits are zero, don't bother
1864             // performing the inversion.
1865             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1866               return
1867                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1868                              DAG.getConstant(LHSR->getAPIntValue() ^
1869                                                RHSC->getAPIntValue(),
1870                                              N0.getValueType()),
1871                              Cond);
1872         }
1873
1874         // Turn (C1-X) == C2 --> X == C1-C2
1875         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1876           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1877             return
1878               DAG.getSetCC(dl, VT, N0.getOperand(1),
1879                            DAG.getConstant(SUBC->getAPIntValue() -
1880                                              RHSC->getAPIntValue(),
1881                                            N0.getValueType()),
1882                            Cond);
1883           }
1884         }
1885
1886         // Could RHSC fold directly into a compare?
1887         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1888           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1889       }
1890
1891       // Simplify (X+Z) == X -->  Z == 0
1892       // Don't do this if X is an immediate that can fold into a cmp
1893       // instruction and X+Z has other uses. It could be an induction variable
1894       // chain, and the transform would increase register pressure.
1895       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1896         if (N0.getOperand(0) == N1)
1897           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1898                               DAG.getConstant(0, N0.getValueType()), Cond);
1899         if (N0.getOperand(1) == N1) {
1900           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1901             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1902                                 DAG.getConstant(0, N0.getValueType()), Cond);
1903           if (N0.getNode()->hasOneUse()) {
1904             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1905             // (Z-X) == X  --> Z == X<<1
1906             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1907                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
1908             if (!DCI.isCalledByLegalizer())
1909               DCI.AddToWorklist(SH.getNode());
1910             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1911           }
1912         }
1913       }
1914     }
1915
1916     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1917         N1.getOpcode() == ISD::XOR) {
1918       // Simplify  X == (X+Z) -->  Z == 0
1919       if (N1.getOperand(0) == N0)
1920         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1921                         DAG.getConstant(0, N1.getValueType()), Cond);
1922       if (N1.getOperand(1) == N0) {
1923         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1924           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1925                           DAG.getConstant(0, N1.getValueType()), Cond);
1926         if (N1.getNode()->hasOneUse()) {
1927           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1928           // X == (Z-X)  --> X<<1 == Z
1929           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1930                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
1931           if (!DCI.isCalledByLegalizer())
1932             DCI.AddToWorklist(SH.getNode());
1933           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1934         }
1935       }
1936     }
1937
1938     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1939     // Note that where y is variable and is known to have at most
1940     // one bit set (for example, if it is z&1) we cannot do this;
1941     // the expressions are not equivalent when y==0.
1942     if (N0.getOpcode() == ISD::AND)
1943       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1944         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1945           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1946           if (DCI.isBeforeLegalizeOps() ||
1947               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1948             SDValue Zero = DAG.getConstant(0, N1.getValueType());
1949             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1950           }
1951         }
1952       }
1953     if (N1.getOpcode() == ISD::AND)
1954       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1955         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1956           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1957           if (DCI.isBeforeLegalizeOps() ||
1958               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1959             SDValue Zero = DAG.getConstant(0, N0.getValueType());
1960             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1961           }
1962         }
1963       }
1964   }
1965
1966   // Fold away ALL boolean setcc's.
1967   SDValue Temp;
1968   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1969     switch (Cond) {
1970     default: llvm_unreachable("Unknown integer setcc!");
1971     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1972       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1973       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1974       if (!DCI.isCalledByLegalizer())
1975         DCI.AddToWorklist(Temp.getNode());
1976       break;
1977     case ISD::SETNE:  // X != Y   -->  (X^Y)
1978       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1979       break;
1980     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
1981     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
1982       Temp = DAG.getNOT(dl, N0, MVT::i1);
1983       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
1984       if (!DCI.isCalledByLegalizer())
1985         DCI.AddToWorklist(Temp.getNode());
1986       break;
1987     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
1988     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
1989       Temp = DAG.getNOT(dl, N1, MVT::i1);
1990       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
1991       if (!DCI.isCalledByLegalizer())
1992         DCI.AddToWorklist(Temp.getNode());
1993       break;
1994     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
1995     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
1996       Temp = DAG.getNOT(dl, N0, MVT::i1);
1997       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
1998       if (!DCI.isCalledByLegalizer())
1999         DCI.AddToWorklist(Temp.getNode());
2000       break;
2001     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2002     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2003       Temp = DAG.getNOT(dl, N1, MVT::i1);
2004       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2005       break;
2006     }
2007     if (VT != MVT::i1) {
2008       if (!DCI.isCalledByLegalizer())
2009         DCI.AddToWorklist(N0.getNode());
2010       // FIXME: If running after legalize, we probably can't do this.
2011       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2012     }
2013     return N0;
2014   }
2015
2016   // Could not fold it.
2017   return SDValue();
2018 }
2019
2020 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2021 /// node is a GlobalAddress + offset.
2022 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2023                                     int64_t &Offset) const {
2024   if (isa<GlobalAddressSDNode>(N)) {
2025     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2026     GA = GASD->getGlobal();
2027     Offset += GASD->getOffset();
2028     return true;
2029   }
2030
2031   if (N->getOpcode() == ISD::ADD) {
2032     SDValue N1 = N->getOperand(0);
2033     SDValue N2 = N->getOperand(1);
2034     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2035       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2036       if (V) {
2037         Offset += V->getSExtValue();
2038         return true;
2039       }
2040     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2041       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2042       if (V) {
2043         Offset += V->getSExtValue();
2044         return true;
2045       }
2046     }
2047   }
2048
2049   return false;
2050 }
2051
2052
2053 SDValue TargetLowering::
2054 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2055   // Default implementation: no optimization.
2056   return SDValue();
2057 }
2058
2059 //===----------------------------------------------------------------------===//
2060 //  Inline Assembler Implementation Methods
2061 //===----------------------------------------------------------------------===//
2062
2063
2064 TargetLowering::ConstraintType
2065 TargetLowering::getConstraintType(const std::string &Constraint) const {
2066   unsigned S = Constraint.size();
2067
2068   if (S == 1) {
2069     switch (Constraint[0]) {
2070     default: break;
2071     case 'r': return C_RegisterClass;
2072     case 'm':    // memory
2073     case 'o':    // offsetable
2074     case 'V':    // not offsetable
2075       return C_Memory;
2076     case 'i':    // Simple Integer or Relocatable Constant
2077     case 'n':    // Simple Integer
2078     case 'E':    // Floating Point Constant
2079     case 'F':    // Floating Point Constant
2080     case 's':    // Relocatable Constant
2081     case 'p':    // Address.
2082     case 'X':    // Allow ANY value.
2083     case 'I':    // Target registers.
2084     case 'J':
2085     case 'K':
2086     case 'L':
2087     case 'M':
2088     case 'N':
2089     case 'O':
2090     case 'P':
2091     case '<':
2092     case '>':
2093       return C_Other;
2094     }
2095   }
2096
2097   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2098     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2099       return C_Memory;
2100     return C_Register;
2101   }
2102   return C_Unknown;
2103 }
2104
2105 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2106 /// with another that has more specific requirements based on the type of the
2107 /// corresponding operand.
2108 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2109   if (ConstraintVT.isInteger())
2110     return "r";
2111   if (ConstraintVT.isFloatingPoint())
2112     return "f";      // works for many targets
2113   return nullptr;
2114 }
2115
2116 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2117 /// vector.  If it is invalid, don't add anything to Ops.
2118 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2119                                                   std::string &Constraint,
2120                                                   std::vector<SDValue> &Ops,
2121                                                   SelectionDAG &DAG) const {
2122
2123   if (Constraint.length() > 1) return;
2124
2125   char ConstraintLetter = Constraint[0];
2126   switch (ConstraintLetter) {
2127   default: break;
2128   case 'X':     // Allows any operand; labels (basic block) use this.
2129     if (Op.getOpcode() == ISD::BasicBlock) {
2130       Ops.push_back(Op);
2131       return;
2132     }
2133     // fall through
2134   case 'i':    // Simple Integer or Relocatable Constant
2135   case 'n':    // Simple Integer
2136   case 's': {  // Relocatable Constant
2137     // These operands are interested in values of the form (GV+C), where C may
2138     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2139     // is possible and fine if either GV or C are missing.
2140     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2141     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2142
2143     // If we have "(add GV, C)", pull out GV/C
2144     if (Op.getOpcode() == ISD::ADD) {
2145       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2146       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2147       if (!C || !GA) {
2148         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2149         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2150       }
2151       if (!C || !GA)
2152         C = nullptr, GA = nullptr;
2153     }
2154
2155     // If we find a valid operand, map to the TargetXXX version so that the
2156     // value itself doesn't get selected.
2157     if (GA) {   // Either &GV   or   &GV+C
2158       if (ConstraintLetter != 'n') {
2159         int64_t Offs = GA->getOffset();
2160         if (C) Offs += C->getZExtValue();
2161         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2162                                                  C ? SDLoc(C) : SDLoc(),
2163                                                  Op.getValueType(), Offs));
2164         return;
2165       }
2166     }
2167     if (C) {   // just C, no GV.
2168       // Simple constants are not allowed for 's'.
2169       if (ConstraintLetter != 's') {
2170         // gcc prints these as sign extended.  Sign extend value to 64 bits
2171         // now; without this it would get ZExt'd later in
2172         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2173         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2174                                             MVT::i64));
2175         return;
2176       }
2177     }
2178     break;
2179   }
2180   }
2181 }
2182
2183 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2184 getRegForInlineAsmConstraint(const std::string &Constraint,
2185                              MVT VT) const {
2186   if (Constraint.empty() || Constraint[0] != '{')
2187     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2188   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2189
2190   // Remove the braces from around the name.
2191   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2192
2193   std::pair<unsigned, const TargetRegisterClass*> R =
2194     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2195
2196   // Figure out which register class contains this reg.
2197   const TargetRegisterInfo *RI =
2198       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2199   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2200        E = RI->regclass_end(); RCI != E; ++RCI) {
2201     const TargetRegisterClass *RC = *RCI;
2202
2203     // If none of the value types for this register class are valid, we
2204     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2205     if (!isLegalRC(RC))
2206       continue;
2207
2208     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2209          I != E; ++I) {
2210       if (RegName.equals_lower(RI->getName(*I))) {
2211         std::pair<unsigned, const TargetRegisterClass*> S =
2212           std::make_pair(*I, RC);
2213
2214         // If this register class has the requested value type, return it,
2215         // otherwise keep searching and return the first class found
2216         // if no other is found which explicitly has the requested type.
2217         if (RC->hasType(VT))
2218           return S;
2219         else if (!R.second)
2220           R = S;
2221       }
2222     }
2223   }
2224
2225   return R;
2226 }
2227
2228 //===----------------------------------------------------------------------===//
2229 // Constraint Selection.
2230
2231 /// isMatchingInputConstraint - Return true of this is an input operand that is
2232 /// a matching constraint like "4".
2233 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2234   assert(!ConstraintCode.empty() && "No known constraint!");
2235   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2236 }
2237
2238 /// getMatchedOperand - If this is an input matching constraint, this method
2239 /// returns the output operand it matches.
2240 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2241   assert(!ConstraintCode.empty() && "No known constraint!");
2242   return atoi(ConstraintCode.c_str());
2243 }
2244
2245
2246 /// ParseConstraints - Split up the constraint string from the inline
2247 /// assembly value into the specific constraints and their prefixes,
2248 /// and also tie in the associated operand values.
2249 /// If this returns an empty vector, and if the constraint string itself
2250 /// isn't empty, there was an error parsing.
2251 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2252     ImmutableCallSite CS) const {
2253   /// ConstraintOperands - Information about all of the constraints.
2254   AsmOperandInfoVector ConstraintOperands;
2255   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2256   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2257
2258   // Do a prepass over the constraints, canonicalizing them, and building up the
2259   // ConstraintOperands list.
2260   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2261   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2262
2263   for (InlineAsm::ConstraintInfo &CI : IA->ParseConstraints()) {
2264     ConstraintOperands.emplace_back(std::move(CI));
2265     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2266
2267     // Update multiple alternative constraint count.
2268     if (OpInfo.multipleAlternatives.size() > maCount)
2269       maCount = OpInfo.multipleAlternatives.size();
2270
2271     OpInfo.ConstraintVT = MVT::Other;
2272
2273     // Compute the value type for each operand.
2274     switch (OpInfo.Type) {
2275     case InlineAsm::isOutput:
2276       // Indirect outputs just consume an argument.
2277       if (OpInfo.isIndirect) {
2278         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2279         break;
2280       }
2281
2282       // The return value of the call is this value.  As such, there is no
2283       // corresponding argument.
2284       assert(!CS.getType()->isVoidTy() &&
2285              "Bad inline asm!");
2286       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2287         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2288       } else {
2289         assert(ResNo == 0 && "Asm only has one result!");
2290         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2291       }
2292       ++ResNo;
2293       break;
2294     case InlineAsm::isInput:
2295       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2296       break;
2297     case InlineAsm::isClobber:
2298       // Nothing to do.
2299       break;
2300     }
2301
2302     if (OpInfo.CallOperandVal) {
2303       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2304       if (OpInfo.isIndirect) {
2305         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2306         if (!PtrTy)
2307           report_fatal_error("Indirect operand for inline asm not a pointer!");
2308         OpTy = PtrTy->getElementType();
2309       }
2310
2311       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2312       if (StructType *STy = dyn_cast<StructType>(OpTy))
2313         if (STy->getNumElements() == 1)
2314           OpTy = STy->getElementType(0);
2315
2316       // If OpTy is not a single value, it may be a struct/union that we
2317       // can tile with integers.
2318       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2319         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2320         switch (BitSize) {
2321         default: break;
2322         case 1:
2323         case 8:
2324         case 16:
2325         case 32:
2326         case 64:
2327         case 128:
2328           OpInfo.ConstraintVT =
2329             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2330           break;
2331         }
2332       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2333         unsigned PtrSize
2334           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2335         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2336       } else {
2337         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2338       }
2339     }
2340   }
2341
2342   // If we have multiple alternative constraints, select the best alternative.
2343   if (ConstraintOperands.size()) {
2344     if (maCount) {
2345       unsigned bestMAIndex = 0;
2346       int bestWeight = -1;
2347       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2348       int weight = -1;
2349       unsigned maIndex;
2350       // Compute the sums of the weights for each alternative, keeping track
2351       // of the best (highest weight) one so far.
2352       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2353         int weightSum = 0;
2354         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2355             cIndex != eIndex; ++cIndex) {
2356           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2357           if (OpInfo.Type == InlineAsm::isClobber)
2358             continue;
2359
2360           // If this is an output operand with a matching input operand,
2361           // look up the matching input. If their types mismatch, e.g. one
2362           // is an integer, the other is floating point, or their sizes are
2363           // different, flag it as an maCantMatch.
2364           if (OpInfo.hasMatchingInput()) {
2365             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2366             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2367               if ((OpInfo.ConstraintVT.isInteger() !=
2368                    Input.ConstraintVT.isInteger()) ||
2369                   (OpInfo.ConstraintVT.getSizeInBits() !=
2370                    Input.ConstraintVT.getSizeInBits())) {
2371                 weightSum = -1;  // Can't match.
2372                 break;
2373               }
2374             }
2375           }
2376           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2377           if (weight == -1) {
2378             weightSum = -1;
2379             break;
2380           }
2381           weightSum += weight;
2382         }
2383         // Update best.
2384         if (weightSum > bestWeight) {
2385           bestWeight = weightSum;
2386           bestMAIndex = maIndex;
2387         }
2388       }
2389
2390       // Now select chosen alternative in each constraint.
2391       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2392           cIndex != eIndex; ++cIndex) {
2393         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2394         if (cInfo.Type == InlineAsm::isClobber)
2395           continue;
2396         cInfo.selectAlternative(bestMAIndex);
2397       }
2398     }
2399   }
2400
2401   // Check and hook up tied operands, choose constraint code to use.
2402   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2403       cIndex != eIndex; ++cIndex) {
2404     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2405
2406     // If this is an output operand with a matching input operand, look up the
2407     // matching input. If their types mismatch, e.g. one is an integer, the
2408     // other is floating point, or their sizes are different, flag it as an
2409     // error.
2410     if (OpInfo.hasMatchingInput()) {
2411       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2412
2413       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2414         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2415           getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
2416                                        OpInfo.ConstraintVT);
2417         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2418           getRegForInlineAsmConstraint(Input.ConstraintCode,
2419                                        Input.ConstraintVT);
2420         if ((OpInfo.ConstraintVT.isInteger() !=
2421              Input.ConstraintVT.isInteger()) ||
2422             (MatchRC.second != InputRC.second)) {
2423           report_fatal_error("Unsupported asm: input constraint"
2424                              " with a matching output constraint of"
2425                              " incompatible type!");
2426         }
2427       }
2428
2429     }
2430   }
2431
2432   return ConstraintOperands;
2433 }
2434
2435
2436 /// getConstraintGenerality - Return an integer indicating how general CT
2437 /// is.
2438 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2439   switch (CT) {
2440   case TargetLowering::C_Other:
2441   case TargetLowering::C_Unknown:
2442     return 0;
2443   case TargetLowering::C_Register:
2444     return 1;
2445   case TargetLowering::C_RegisterClass:
2446     return 2;
2447   case TargetLowering::C_Memory:
2448     return 3;
2449   }
2450   llvm_unreachable("Invalid constraint type");
2451 }
2452
2453 /// Examine constraint type and operand type and determine a weight value.
2454 /// This object must already have been set up with the operand type
2455 /// and the current alternative constraint selected.
2456 TargetLowering::ConstraintWeight
2457   TargetLowering::getMultipleConstraintMatchWeight(
2458     AsmOperandInfo &info, int maIndex) const {
2459   InlineAsm::ConstraintCodeVector *rCodes;
2460   if (maIndex >= (int)info.multipleAlternatives.size())
2461     rCodes = &info.Codes;
2462   else
2463     rCodes = &info.multipleAlternatives[maIndex].Codes;
2464   ConstraintWeight BestWeight = CW_Invalid;
2465
2466   // Loop over the options, keeping track of the most general one.
2467   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2468     ConstraintWeight weight =
2469       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2470     if (weight > BestWeight)
2471       BestWeight = weight;
2472   }
2473
2474   return BestWeight;
2475 }
2476
2477 /// Examine constraint type and operand type and determine a weight value.
2478 /// This object must already have been set up with the operand type
2479 /// and the current alternative constraint selected.
2480 TargetLowering::ConstraintWeight
2481   TargetLowering::getSingleConstraintMatchWeight(
2482     AsmOperandInfo &info, const char *constraint) const {
2483   ConstraintWeight weight = CW_Invalid;
2484   Value *CallOperandVal = info.CallOperandVal;
2485     // If we don't have a value, we can't do a match,
2486     // but allow it at the lowest weight.
2487   if (!CallOperandVal)
2488     return CW_Default;
2489   // Look at the constraint type.
2490   switch (*constraint) {
2491     case 'i': // immediate integer.
2492     case 'n': // immediate integer with a known value.
2493       if (isa<ConstantInt>(CallOperandVal))
2494         weight = CW_Constant;
2495       break;
2496     case 's': // non-explicit intregal immediate.
2497       if (isa<GlobalValue>(CallOperandVal))
2498         weight = CW_Constant;
2499       break;
2500     case 'E': // immediate float if host format.
2501     case 'F': // immediate float.
2502       if (isa<ConstantFP>(CallOperandVal))
2503         weight = CW_Constant;
2504       break;
2505     case '<': // memory operand with autodecrement.
2506     case '>': // memory operand with autoincrement.
2507     case 'm': // memory operand.
2508     case 'o': // offsettable memory operand
2509     case 'V': // non-offsettable memory operand
2510       weight = CW_Memory;
2511       break;
2512     case 'r': // general register.
2513     case 'g': // general register, memory operand or immediate integer.
2514               // note: Clang converts "g" to "imr".
2515       if (CallOperandVal->getType()->isIntegerTy())
2516         weight = CW_Register;
2517       break;
2518     case 'X': // any operand.
2519     default:
2520       weight = CW_Default;
2521       break;
2522   }
2523   return weight;
2524 }
2525
2526 /// ChooseConstraint - If there are multiple different constraints that we
2527 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2528 /// This is somewhat tricky: constraints fall into four classes:
2529 ///    Other         -> immediates and magic values
2530 ///    Register      -> one specific register
2531 ///    RegisterClass -> a group of regs
2532 ///    Memory        -> memory
2533 /// Ideally, we would pick the most specific constraint possible: if we have
2534 /// something that fits into a register, we would pick it.  The problem here
2535 /// is that if we have something that could either be in a register or in
2536 /// memory that use of the register could cause selection of *other*
2537 /// operands to fail: they might only succeed if we pick memory.  Because of
2538 /// this the heuristic we use is:
2539 ///
2540 ///  1) If there is an 'other' constraint, and if the operand is valid for
2541 ///     that constraint, use it.  This makes us take advantage of 'i'
2542 ///     constraints when available.
2543 ///  2) Otherwise, pick the most general constraint present.  This prefers
2544 ///     'm' over 'r', for example.
2545 ///
2546 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2547                              const TargetLowering &TLI,
2548                              SDValue Op, SelectionDAG *DAG) {
2549   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2550   unsigned BestIdx = 0;
2551   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2552   int BestGenerality = -1;
2553
2554   // Loop over the options, keeping track of the most general one.
2555   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2556     TargetLowering::ConstraintType CType =
2557       TLI.getConstraintType(OpInfo.Codes[i]);
2558
2559     // If this is an 'other' constraint, see if the operand is valid for it.
2560     // For example, on X86 we might have an 'rI' constraint.  If the operand
2561     // is an integer in the range [0..31] we want to use I (saving a load
2562     // of a register), otherwise we must use 'r'.
2563     if (CType == TargetLowering::C_Other && Op.getNode()) {
2564       assert(OpInfo.Codes[i].size() == 1 &&
2565              "Unhandled multi-letter 'other' constraint");
2566       std::vector<SDValue> ResultOps;
2567       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2568                                        ResultOps, *DAG);
2569       if (!ResultOps.empty()) {
2570         BestType = CType;
2571         BestIdx = i;
2572         break;
2573       }
2574     }
2575
2576     // Things with matching constraints can only be registers, per gcc
2577     // documentation.  This mainly affects "g" constraints.
2578     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2579       continue;
2580
2581     // This constraint letter is more general than the previous one, use it.
2582     int Generality = getConstraintGenerality(CType);
2583     if (Generality > BestGenerality) {
2584       BestType = CType;
2585       BestIdx = i;
2586       BestGenerality = Generality;
2587     }
2588   }
2589
2590   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2591   OpInfo.ConstraintType = BestType;
2592 }
2593
2594 /// ComputeConstraintToUse - Determines the constraint code and constraint
2595 /// type to use for the specific AsmOperandInfo, setting
2596 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2597 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2598                                             SDValue Op,
2599                                             SelectionDAG *DAG) const {
2600   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2601
2602   // Single-letter constraints ('r') are very common.
2603   if (OpInfo.Codes.size() == 1) {
2604     OpInfo.ConstraintCode = OpInfo.Codes[0];
2605     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2606   } else {
2607     ChooseConstraint(OpInfo, *this, Op, DAG);
2608   }
2609
2610   // 'X' matches anything.
2611   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2612     // Labels and constants are handled elsewhere ('X' is the only thing
2613     // that matches labels).  For Functions, the type here is the type of
2614     // the result, which is not what we want to look at; leave them alone.
2615     Value *v = OpInfo.CallOperandVal;
2616     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2617       OpInfo.CallOperandVal = v;
2618       return;
2619     }
2620
2621     // Otherwise, try to resolve it to something we know about by looking at
2622     // the actual operand type.
2623     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2624       OpInfo.ConstraintCode = Repl;
2625       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2626     }
2627   }
2628 }
2629
2630 /// \brief Given an exact SDIV by a constant, create a multiplication
2631 /// with the multiplicative inverse of the constant.
2632 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2633                                        SelectionDAG &DAG) const {
2634   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2635   APInt d = C->getAPIntValue();
2636   assert(d != 0 && "Division by zero!");
2637
2638   // Shift the value upfront if it is even, so the LSB is one.
2639   unsigned ShAmt = d.countTrailingZeros();
2640   if (ShAmt) {
2641     // TODO: For UDIV use SRL instead of SRA.
2642     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
2643     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt, false, false,
2644                       true);
2645     d = d.ashr(ShAmt);
2646   }
2647
2648   // Calculate the multiplicative inverse, using Newton's method.
2649   APInt t, xn = d;
2650   while ((t = d*xn) != 1)
2651     xn *= APInt(d.getBitWidth(), 2) - t;
2652
2653   Op2 = DAG.getConstant(xn, Op1.getValueType());
2654   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2655 }
2656
2657 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2658 /// return a DAG expression to select that will generate the same value by
2659 /// multiplying by a magic number.
2660 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2661 SDValue TargetLowering::BuildSDIV(SDNode *N, const APInt &Divisor,
2662                                   SelectionDAG &DAG, bool IsAfterLegalization,
2663                                   std::vector<SDNode *> *Created) const {
2664   assert(Created && "No vector to hold sdiv ops.");
2665
2666   EVT VT = N->getValueType(0);
2667   SDLoc dl(N);
2668
2669   // Check to see if we can do this.
2670   // FIXME: We should be more aggressive here.
2671   if (!isTypeLegal(VT))
2672     return SDValue();
2673
2674   APInt::ms magics = Divisor.magic();
2675
2676   // Multiply the numerator (operand 0) by the magic value
2677   // FIXME: We should support doing a MUL in a wider type
2678   SDValue Q;
2679   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2680                             isOperationLegalOrCustom(ISD::MULHS, VT))
2681     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2682                     DAG.getConstant(magics.m, VT));
2683   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2684                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2685     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2686                               N->getOperand(0),
2687                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2688   else
2689     return SDValue();       // No mulhs or equvialent
2690   // If d > 0 and m < 0, add the numerator
2691   if (Divisor.isStrictlyPositive() && magics.m.isNegative()) {
2692     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2693     Created->push_back(Q.getNode());
2694   }
2695   // If d < 0 and m > 0, subtract the numerator.
2696   if (Divisor.isNegative() && magics.m.isStrictlyPositive()) {
2697     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2698     Created->push_back(Q.getNode());
2699   }
2700   // Shift right algebraic if shift value is nonzero
2701   if (magics.s > 0) {
2702     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2703                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2704     Created->push_back(Q.getNode());
2705   }
2706   // Extract the sign bit and add it to the quotient
2707   SDValue T = DAG.getNode(ISD::SRL, dl, VT, Q,
2708                           DAG.getConstant(VT.getScalarSizeInBits() - 1,
2709                                           getShiftAmountTy(Q.getValueType())));
2710   Created->push_back(T.getNode());
2711   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2712 }
2713
2714 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2715 /// return a DAG expression to select that will generate the same value by
2716 /// multiplying by a magic number.
2717 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2718 SDValue TargetLowering::BuildUDIV(SDNode *N, const APInt &Divisor,
2719                                   SelectionDAG &DAG, bool IsAfterLegalization,
2720                                   std::vector<SDNode *> *Created) const {
2721   assert(Created && "No vector to hold udiv ops.");
2722
2723   EVT VT = N->getValueType(0);
2724   SDLoc dl(N);
2725
2726   // Check to see if we can do this.
2727   // FIXME: We should be more aggressive here.
2728   if (!isTypeLegal(VT))
2729     return SDValue();
2730
2731   // FIXME: We should use a narrower constant when the upper
2732   // bits are known to be zero.
2733   APInt::mu magics = Divisor.magicu();
2734
2735   SDValue Q = N->getOperand(0);
2736
2737   // If the divisor is even, we can avoid using the expensive fixup by shifting
2738   // the divided value upfront.
2739   if (magics.a != 0 && !Divisor[0]) {
2740     unsigned Shift = Divisor.countTrailingZeros();
2741     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2742                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
2743     Created->push_back(Q.getNode());
2744
2745     // Get magic number for the shifted divisor.
2746     magics = Divisor.lshr(Shift).magicu(Shift);
2747     assert(magics.a == 0 && "Should use cheap fixup now");
2748   }
2749
2750   // Multiply the numerator (operand 0) by the magic value
2751   // FIXME: We should support doing a MUL in a wider type
2752   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2753                             isOperationLegalOrCustom(ISD::MULHU, VT))
2754     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
2755   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2756                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2757     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2758                             DAG.getConstant(magics.m, VT)).getNode(), 1);
2759   else
2760     return SDValue();       // No mulhu or equvialent
2761
2762   Created->push_back(Q.getNode());
2763
2764   if (magics.a == 0) {
2765     assert(magics.s < Divisor.getBitWidth() &&
2766            "We shouldn't generate an undefined shift!");
2767     return DAG.getNode(ISD::SRL, dl, VT, Q,
2768                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2769   } else {
2770     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2771     Created->push_back(NPQ.getNode());
2772     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2773                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
2774     Created->push_back(NPQ.getNode());
2775     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2776     Created->push_back(NPQ.getNode());
2777     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2778              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
2779   }
2780 }
2781
2782 bool TargetLowering::
2783 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2784   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2785     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2786                                 "be a constant integer");
2787     return true;
2788   }
2789
2790   return false;
2791 }
2792
2793 //===----------------------------------------------------------------------===//
2794 // Legalization Utilities
2795 //===----------------------------------------------------------------------===//
2796
2797 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2798                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2799                                SDValue RL, SDValue RH) const {
2800   EVT VT = N->getValueType(0);
2801   SDLoc dl(N);
2802
2803   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2804   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2805   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2806   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2807   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2808     unsigned OuterBitSize = VT.getSizeInBits();
2809     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2810     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2811     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2812
2813     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2814     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2815            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2816
2817     if (!LL.getNode() && !RL.getNode() &&
2818         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2819       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2820       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2821     }
2822
2823     if (!LL.getNode())
2824       return false;
2825
2826     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2827     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2828         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2829       // The inputs are both zero-extended.
2830       if (HasUMUL_LOHI) {
2831         // We can emit a umul_lohi.
2832         Lo = DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2833                          RL);
2834         Hi = SDValue(Lo.getNode(), 1);
2835         return true;
2836       }
2837       if (HasMULHU) {
2838         // We can emit a mulhu+mul.
2839         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2840         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2841         return true;
2842       }
2843     }
2844     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2845       // The input values are both sign-extended.
2846       if (HasSMUL_LOHI) {
2847         // We can emit a smul_lohi.
2848         Lo = DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2849                          RL);
2850         Hi = SDValue(Lo.getNode(), 1);
2851         return true;
2852       }
2853       if (HasMULHS) {
2854         // We can emit a mulhs+mul.
2855         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2856         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2857         return true;
2858       }
2859     }
2860
2861     if (!LH.getNode() && !RH.getNode() &&
2862         isOperationLegalOrCustom(ISD::SRL, VT) &&
2863         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2864       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2865       SDValue Shift = DAG.getConstant(ShiftAmt, getShiftAmountTy(VT));
2866       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2867       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2868       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2869       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2870     }
2871
2872     if (!LH.getNode())
2873       return false;
2874
2875     if (HasUMUL_LOHI) {
2876       // Lo,Hi = umul LHS, RHS.
2877       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2878                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2879       Lo = UMulLOHI;
2880       Hi = UMulLOHI.getValue(1);
2881       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2882       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2883       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2884       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2885       return true;
2886     }
2887     if (HasMULHU) {
2888       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2889       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2890       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2891       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2892       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2893       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2894       return true;
2895     }
2896   }
2897   return false;
2898 }
2899
2900 bool TargetLowering::expandFP_TO_SINT(SDNode *Node, SDValue &Result,
2901                                SelectionDAG &DAG) const {
2902   EVT VT = Node->getOperand(0).getValueType();
2903   EVT NVT = Node->getValueType(0);
2904   SDLoc dl(SDValue(Node, 0));
2905
2906   // FIXME: Only f32 to i64 conversions are supported.
2907   if (VT != MVT::f32 || NVT != MVT::i64)
2908     return false;
2909
2910   // Expand f32 -> i64 conversion
2911   // This algorithm comes from compiler-rt's implementation of fixsfdi:
2912   // https://github.com/llvm-mirror/compiler-rt/blob/master/lib/builtins/fixsfdi.c
2913   EVT IntVT = EVT::getIntegerVT(*DAG.getContext(),
2914                                 VT.getSizeInBits());
2915   SDValue ExponentMask = DAG.getConstant(0x7F800000, IntVT);
2916   SDValue ExponentLoBit = DAG.getConstant(23, IntVT);
2917   SDValue Bias = DAG.getConstant(127, IntVT);
2918   SDValue SignMask = DAG.getConstant(APInt::getSignBit(VT.getSizeInBits()),
2919                                      IntVT);
2920   SDValue SignLowBit = DAG.getConstant(VT.getSizeInBits() - 1, IntVT);
2921   SDValue MantissaMask = DAG.getConstant(0x007FFFFF, IntVT);
2922
2923   SDValue Bits = DAG.getNode(ISD::BITCAST, dl, IntVT, Node->getOperand(0));
2924
2925   SDValue ExponentBits = DAG.getNode(ISD::SRL, dl, IntVT,
2926       DAG.getNode(ISD::AND, dl, IntVT, Bits, ExponentMask),
2927       DAG.getZExtOrTrunc(ExponentLoBit, dl, getShiftAmountTy(IntVT)));
2928   SDValue Exponent = DAG.getNode(ISD::SUB, dl, IntVT, ExponentBits, Bias);
2929
2930   SDValue Sign = DAG.getNode(ISD::SRA, dl, IntVT,
2931       DAG.getNode(ISD::AND, dl, IntVT, Bits, SignMask),
2932       DAG.getZExtOrTrunc(SignLowBit, dl, getShiftAmountTy(IntVT)));
2933   Sign = DAG.getSExtOrTrunc(Sign, dl, NVT);
2934
2935   SDValue R = DAG.getNode(ISD::OR, dl, IntVT,
2936       DAG.getNode(ISD::AND, dl, IntVT, Bits, MantissaMask),
2937       DAG.getConstant(0x00800000, IntVT));
2938
2939   R = DAG.getZExtOrTrunc(R, dl, NVT);
2940
2941
2942   R = DAG.getSelectCC(dl, Exponent, ExponentLoBit,
2943      DAG.getNode(ISD::SHL, dl, NVT, R,
2944                  DAG.getZExtOrTrunc(
2945                     DAG.getNode(ISD::SUB, dl, IntVT, Exponent, ExponentLoBit),
2946                     dl, getShiftAmountTy(IntVT))),
2947      DAG.getNode(ISD::SRL, dl, NVT, R,
2948                  DAG.getZExtOrTrunc(
2949                     DAG.getNode(ISD::SUB, dl, IntVT, ExponentLoBit, Exponent),
2950                     dl, getShiftAmountTy(IntVT))),
2951      ISD::SETGT);
2952
2953   SDValue Ret = DAG.getNode(ISD::SUB, dl, NVT,
2954       DAG.getNode(ISD::XOR, dl, NVT, R, Sign),
2955       Sign);
2956
2957   Result = DAG.getSelectCC(dl, Exponent, DAG.getConstant(0, IntVT),
2958       DAG.getConstant(0, NVT), Ret, ISD::SETLT);
2959   return true;
2960 }