lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetSubtargetInfo.h"
  35 #include <cctype>
  36 using namespace llvm;
  37
  38 /// NOTE: The constructor takes ownership of TLOF.
  39 TargetLowering::TargetLowering(const TargetMachine &tm,
  40                                const TargetLoweringObjectFile *tlof)
  41   : TargetLoweringBase(tm, tlof) {}
  42
  43 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  44   return nullptr;
  45 }
  46
  47 /// Check whether a given call node is in tail position within its function. If
  48 /// so, it sets Chain to the input chain of the tail call.
  49 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  50                                           SDValue &Chain) const {
  51   const Function *F = DAG.getMachineFunction().getFunction();
  52
  53   // Conservatively require the attributes of the call to match those of
  54   // the return. Ignore noalias because it doesn't affect the call sequence.
  55   AttributeSet CallerAttrs = F->getAttributes();
  56   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  57       .removeAttribute(Attribute::NoAlias).hasAttributes())
  58     return false;
  59
  60   // It's not safe to eliminate the sign / zero extension of the return value.
  61   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  62       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  63     return false;
  64
  65   // Check if the only use is a function return node.
  66   return isUsedByReturnOnly(Node, Chain);
  67 }
  68
  69 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  70 /// and called function attributes.
  71 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  72                                                  unsigned AttrIdx) {
  73   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  74   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  75   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  76   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  77   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  78   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  79   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  80   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  81   Alignment  = CS->getParamAlignment(AttrIdx);
  82 }
  83
  84 /// Generate a libcall taking the given operands as arguments and returning a
  85 /// result of type RetVT.
  86 std::pair<SDValue, SDValue>
  87 TargetLowering::makeLibCall(SelectionDAG &DAG,
  88                             RTLIB::Libcall LC, EVT RetVT,
  89                             const SDValue *Ops, unsigned NumOps,
  90                             bool isSigned, SDLoc dl,
  91                             bool doesNotReturn,
  92                             bool isReturnValueUsed) const {
  93   TargetLowering::ArgListTy Args;
  94   Args.reserve(NumOps);
  95
  96   TargetLowering::ArgListEntry Entry;
  97   for (unsigned i = 0; i != NumOps; ++i) {
  98     Entry.Node = Ops[i];
  99     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
 100     Entry.isSExt = isSigned;
 101     Entry.isZExt = !isSigned;
 102     Args.push_back(Entry);
 103   }
 104   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 105
 106   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 107   TargetLowering::CallLoweringInfo CLI(DAG);
 108   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
 109     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
 110     .setNoReturn(doesNotReturn).setDiscardResult(!isReturnValueUsed)
 111     .setSExtResult(isSigned).setZExtResult(!isSigned);
 112   return LowerCallTo(CLI);
 113 }
 114
 115
 116 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 117 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 118 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 119                                          SDValue &NewLHS, SDValue &NewRHS,
 120                                          ISD::CondCode &CCCode,
 121                                          SDLoc dl) const {
 122   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 123          && "Unsupported setcc type!");
 124
 125   // Expand into one or more soft-fp libcall(s).
 126   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 127   switch (CCCode) {
 128   case ISD::SETEQ:
 129   case ISD::SETOEQ:
 130     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 131           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 132     break;
 133   case ISD::SETNE:
 134   case ISD::SETUNE:
 135     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 136           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 137     break;
 138   case ISD::SETGE:
 139   case ISD::SETOGE:
 140     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 141           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 142     break;
 143   case ISD::SETLT:
 144   case ISD::SETOLT:
 145     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 146           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 147     break;
 148   case ISD::SETLE:
 149   case ISD::SETOLE:
 150     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 151           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 152     break;
 153   case ISD::SETGT:
 154   case ISD::SETOGT:
 155     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 156           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 157     break;
 158   case ISD::SETUO:
 159     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 160           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 161     break;
 162   case ISD::SETO:
 163     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 164           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 165     break;
 166   default:
 167     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 168           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 169     switch (CCCode) {
 170     case ISD::SETONE:
 171       // SETONE = SETOLT | SETOGT
 172       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 173             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 174       // Fallthrough
 175     case ISD::SETUGT:
 176       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 177             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 178       break;
 179     case ISD::SETUGE:
 180       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 181             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 182       break;
 183     case ISD::SETULT:
 184       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 185             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 186       break;
 187     case ISD::SETULE:
 188       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 189             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 190       break;
 191     case ISD::SETUEQ:
 192       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 193             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 194       break;
 195     default: llvm_unreachable("Do not know how to soften this setcc!");
 196     }
 197   }
 198
 199   // Use the target specific return value for comparions lib calls.
 200   EVT RetVT = getCmpLibcallReturnType();
 201   SDValue Ops[2] = { NewLHS, NewRHS };
 202   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 203                        dl).first;
 204   NewRHS = DAG.getConstant(0, RetVT);
 205   CCCode = getCmpLibcallCC(LC1);
 206   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 207     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 208                               getSetCCResultType(*DAG.getContext(), RetVT),
 209                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 210     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 211                          dl).first;
 212     NewLHS = DAG.getNode(ISD::SETCC, dl,
 213                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 214                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 215     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 216     NewRHS = SDValue();
 217   }
 218 }
 219
 220 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 221 /// current function.  The returned value is a member of the
 222 /// MachineJumpTableInfo::JTEntryKind enum.
 223 unsigned TargetLowering::getJumpTableEncoding() const {
 224   // In non-pic modes, just use the address of a block.
 225   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 226     return MachineJumpTableInfo::EK_BlockAddress;
 227
 228   // In PIC mode, if the target supports a GPRel32 directive, use it.
 229   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 230     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 231
 232   // Otherwise, use a label difference.
 233   return MachineJumpTableInfo::EK_LabelDifference32;
 234 }
 235
 236 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 237                                                  SelectionDAG &DAG) const {
 238   // If our PIC model is GP relative, use the global offset table as the base.
 239   unsigned JTEncoding = getJumpTableEncoding();
 240
 241   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 242       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 243     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 244
 245   return Table;
 246 }
 247
 248 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 249 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 250 /// MCExpr.
 251 const MCExpr *
 252 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 253                                              unsigned JTI,MCContext &Ctx) const{
 254   // The normal PIC reloc base is the label at the start of the jump table.
 255   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 256 }
 257
 258 bool
 259 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 260   // Assume that everything is safe in static mode.
 261   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 262     return true;
 263
 264   // In dynamic-no-pic mode, assume that known defined values are safe.
 265   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 266       GA &&
 267       !GA->getGlobal()->isDeclaration() &&
 268       !GA->getGlobal()->isWeakForLinker())
 269     return true;
 270
 271   // Otherwise assume nothing is safe.
 272   return false;
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 //  Optimization Methods
 277 //===----------------------------------------------------------------------===//
 278
 279 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 280 /// specified instruction is a constant integer.  If so, check to see if there
 281 /// are any bits set in the constant that are not demanded.  If so, shrink the
 282 /// constant and return true.
 283 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 284                                                         const APInt &Demanded) {
 285   SDLoc dl(Op);
 286
 287   // FIXME: ISD::SELECT, ISD::SELECT_CC
 288   switch (Op.getOpcode()) {
 289   default: break;
 290   case ISD::XOR:
 291   case ISD::AND:
 292   case ISD::OR: {
 293     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 294     if (!C) return false;
 295
 296     if (Op.getOpcode() == ISD::XOR &&
 297         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 298       return false;
 299
 300     // if we can expand it to have all bits set, do it
 301     if (C->getAPIntValue().intersects(~Demanded)) {
 302       EVT VT = Op.getValueType();
 303       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 304                                 DAG.getConstant(Demanded &
 305                                                 C->getAPIntValue(),
 306                                                 VT));
 307       return CombineTo(Op, New);
 308     }
 309
 310     break;
 311   }
 312   }
 313
 314   return false;
 315 }
 316
 317 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 318 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 319 /// cast, but it could be generalized for targets with other types of
 320 /// implicit widening casts.
 321 bool
 322 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 323                                                     unsigned BitWidth,
 324                                                     const APInt &Demanded,
 325                                                     SDLoc dl) {
 326   assert(Op.getNumOperands() == 2 &&
 327          "ShrinkDemandedOp only supports binary operators!");
 328   assert(Op.getNode()->getNumValues() == 1 &&
 329          "ShrinkDemandedOp only supports nodes with one result!");
 330
 331   // Early return, as this function cannot handle vector types.
 332   if (Op.getValueType().isVector())
 333     return false;
 334
 335   // Don't do this if the node has another user, which may require the
 336   // full value.
 337   if (!Op.getNode()->hasOneUse())
 338     return false;
 339
 340   // Search for the smallest integer type with free casts to and from
 341   // Op's type. For expedience, just check power-of-2 integer types.
 342   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 343   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 344   unsigned SmallVTBits = DemandedSize;
 345   if (!isPowerOf2_32(SmallVTBits))
 346     SmallVTBits = NextPowerOf2(SmallVTBits);
 347   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 348     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 349     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 350         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 351       // We found a type with free casts.
 352       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 353                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 354                                           Op.getNode()->getOperand(0)),
 355                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 356                                           Op.getNode()->getOperand(1)));
 357       bool NeedZext = DemandedSize > SmallVTBits;
 358       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 359                               dl, Op.getValueType(), X);
 360       return CombineTo(Op, Z);
 361     }
 362   }
 363   return false;
 364 }
 365
 366 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 367 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 368 /// use this information to simplify Op, create a new simplified DAG node and
 369 /// return true, returning the original and new nodes in Old and New. Otherwise,
 370 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 371 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 372 /// only be accurate for those bits in the DemandedMask.
 373 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 374                                           const APInt &DemandedMask,
 375                                           APInt &KnownZero,
 376                                           APInt &KnownOne,
 377                                           TargetLoweringOpt &TLO,
 378                                           unsigned Depth) const {
 379   unsigned BitWidth = DemandedMask.getBitWidth();
 380   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 381          "Mask size mismatches value type size!");
 382   APInt NewMask = DemandedMask;
 383   SDLoc dl(Op);
 384
 385   // Don't know anything.
 386   KnownZero = KnownOne = APInt(BitWidth, 0);
 387
 388   // Other users may use these bits.
 389   if (!Op.getNode()->hasOneUse()) {
 390     if (Depth != 0) {
 391       // If not at the root, Just compute the KnownZero/KnownOne bits to
 392       // simplify things downstream.
 393       TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
 394       return false;
 395     }
 396     // If this is the root being simplified, allow it to have multiple uses,
 397     // just set the NewMask to all bits.
 398     NewMask = APInt::getAllOnesValue(BitWidth);
 399   } else if (DemandedMask == 0) {
 400     // Not demanding any bits from Op.
 401     if (Op.getOpcode() != ISD::UNDEF)
 402       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 403     return false;
 404   } else if (Depth == 6) {        // Limit search depth.
 405     return false;
 406   }
 407
 408   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 409   switch (Op.getOpcode()) {
 410   case ISD::Constant:
 411     // We know all of the bits for a constant!
 412     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 413     KnownZero = ~KnownOne;
 414     return false;   // Don't fall through, will infinitely loop.
 415   case ISD::AND:
 416     // If the RHS is a constant, check to see if the LHS would be zero without
 417     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 418     // simplify the LHS, here we're using information from the LHS to simplify
 419     // the RHS.
 420     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 421       APInt LHSZero, LHSOne;
 422       // Do not increment Depth here; that can cause an infinite loop.
 423       TLO.DAG.computeKnownBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 424       // If the LHS already has zeros where RHSC does, this and is dead.
 425       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 426         return TLO.CombineTo(Op, Op.getOperand(0));
 427       // If any of the set bits in the RHS are known zero on the LHS, shrink
 428       // the constant.
 429       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 430         return true;
 431     }
 432
 433     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 434                              KnownOne, TLO, Depth+1))
 435       return true;
 436     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 437     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 438                              KnownZero2, KnownOne2, TLO, Depth+1))
 439       return true;
 440     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 441
 442     // If all of the demanded bits are known one on one side, return the other.
 443     // These bits cannot contribute to the result of the 'and'.
 444     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 445       return TLO.CombineTo(Op, Op.getOperand(0));
 446     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 447       return TLO.CombineTo(Op, Op.getOperand(1));
 448     // If all of the demanded bits in the inputs are known zeros, return zero.
 449     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 450       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 451     // If the RHS is a constant, see if we can simplify it.
 452     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 453       return true;
 454     // If the operation can be done in a smaller type, do so.
 455     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 456       return true;
 457
 458     // Output known-1 bits are only known if set in both the LHS & RHS.
 459     KnownOne &= KnownOne2;
 460     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 461     KnownZero |= KnownZero2;
 462     break;
 463   case ISD::OR:
 464     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 465                              KnownOne, TLO, Depth+1))
 466       return true;
 467     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 468     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 469                              KnownZero2, KnownOne2, TLO, Depth+1))
 470       return true;
 471     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 472
 473     // If all of the demanded bits are known zero on one side, return the other.
 474     // These bits cannot contribute to the result of the 'or'.
 475     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 476       return TLO.CombineTo(Op, Op.getOperand(0));
 477     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 478       return TLO.CombineTo(Op, Op.getOperand(1));
 479     // If all of the potentially set bits on one side are known to be set on
 480     // the other side, just use the 'other' side.
 481     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 482       return TLO.CombineTo(Op, Op.getOperand(0));
 483     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 484       return TLO.CombineTo(Op, Op.getOperand(1));
 485     // If the RHS is a constant, see if we can simplify it.
 486     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 487       return true;
 488     // If the operation can be done in a smaller type, do so.
 489     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 490       return true;
 491
 492     // Output known-0 bits are only known if clear in both the LHS & RHS.
 493     KnownZero &= KnownZero2;
 494     // Output known-1 are known to be set if set in either the LHS | RHS.
 495     KnownOne |= KnownOne2;
 496     break;
 497   case ISD::XOR:
 498     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 499                              KnownOne, TLO, Depth+1))
 500       return true;
 501     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 502     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 503                              KnownOne2, TLO, Depth+1))
 504       return true;
 505     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 506
 507     // If all of the demanded bits are known zero on one side, return the other.
 508     // These bits cannot contribute to the result of the 'xor'.
 509     if ((KnownZero & NewMask) == NewMask)
 510       return TLO.CombineTo(Op, Op.getOperand(0));
 511     if ((KnownZero2 & NewMask) == NewMask)
 512       return TLO.CombineTo(Op, Op.getOperand(1));
 513     // If the operation can be done in a smaller type, do so.
 514     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 515       return true;
 516
 517     // If all of the unknown bits are known to be zero on one side or the other
 518     // (but not both) turn this into an *inclusive* or.
 519     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 520     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 521       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 522                                                Op.getOperand(0),
 523                                                Op.getOperand(1)));
 524
 525     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 526     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 527     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 528     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 529
 530     // If all of the demanded bits on one side are known, and all of the set
 531     // bits on that side are also known to be set on the other side, turn this
 532     // into an AND, as we know the bits will be cleared.
 533     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 534     // NB: it is okay if more bits are known than are requested
 535     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 536       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 537         EVT VT = Op.getValueType();
 538         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 539         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 540                                                  Op.getOperand(0), ANDC));
 541       }
 542     }
 543
 544     // If the RHS is a constant, see if we can simplify it.
 545     // for XOR, we prefer to force bits to 1 if they will make a -1.
 546     // if we can't force bits, try to shrink constant
 547     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 548       APInt Expanded = C->getAPIntValue() | (~NewMask);
 549       // if we can expand it to have all bits set, do it
 550       if (Expanded.isAllOnesValue()) {
 551         if (Expanded != C->getAPIntValue()) {
 552           EVT VT = Op.getValueType();
 553           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 554                                           TLO.DAG.getConstant(Expanded, VT));
 555           return TLO.CombineTo(Op, New);
 556         }
 557         // if it already has all the bits set, nothing to change
 558         // but don't shrink either!
 559       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 560         return true;
 561       }
 562     }
 563
 564     KnownZero = KnownZeroOut;
 565     KnownOne  = KnownOneOut;
 566     break;
 567   case ISD::SELECT:
 568     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 569                              KnownOne, TLO, Depth+1))
 570       return true;
 571     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 572                              KnownOne2, TLO, Depth+1))
 573       return true;
 574     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 575     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 576
 577     // If the operands are constants, see if we can simplify them.
 578     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 579       return true;
 580
 581     // Only known if known in both the LHS and RHS.
 582     KnownOne &= KnownOne2;
 583     KnownZero &= KnownZero2;
 584     break;
 585   case ISD::SELECT_CC:
 586     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 587                              KnownOne, TLO, Depth+1))
 588       return true;
 589     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 590                              KnownOne2, TLO, Depth+1))
 591       return true;
 592     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 593     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 594
 595     // If the operands are constants, see if we can simplify them.
 596     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 597       return true;
 598
 599     // Only known if known in both the LHS and RHS.
 600     KnownOne &= KnownOne2;
 601     KnownZero &= KnownZero2;
 602     break;
 603   case ISD::SHL:
 604     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 605       unsigned ShAmt = SA->getZExtValue();
 606       SDValue InOp = Op.getOperand(0);
 607
 608       // If the shift count is an invalid immediate, don't do anything.
 609       if (ShAmt >= BitWidth)
 610         break;
 611
 612       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 613       // single shift.  We can do this if the bottom bits (which are shifted
 614       // out) are never demanded.
 615       if (InOp.getOpcode() == ISD::SRL &&
 616           isa<ConstantSDNode>(InOp.getOperand(1))) {
 617         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 618           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 619           unsigned Opc = ISD::SHL;
 620           int Diff = ShAmt-C1;
 621           if (Diff < 0) {
 622             Diff = -Diff;
 623             Opc = ISD::SRL;
 624           }
 625
 626           SDValue NewSA =
 627             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 628           EVT VT = Op.getValueType();
 629           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 630                                                    InOp.getOperand(0), NewSA));
 631         }
 632       }
 633
 634       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 635                                KnownZero, KnownOne, TLO, Depth+1))
 636         return true;
 637
 638       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 639       // are not demanded. This will likely allow the anyext to be folded away.
 640       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 641         SDValue InnerOp = InOp.getNode()->getOperand(0);
 642         EVT InnerVT = InnerOp.getValueType();
 643         unsigned InnerBits = InnerVT.getSizeInBits();
 644         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 645             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 646           EVT ShTy = getShiftAmountTy(InnerVT);
 647           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 648             ShTy = InnerVT;
 649           SDValue NarrowShl =
 650             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 651                             TLO.DAG.getConstant(ShAmt, ShTy));
 652           return
 653             TLO.CombineTo(Op,
 654                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 655                                           NarrowShl));
 656         }
 657         // Repeat the SHL optimization above in cases where an extension
 658         // intervenes: (shl (anyext (shr x, c1)), c2) to
 659         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 660         // aren't demanded (as above) and that the shifted upper c1 bits of
 661         // x aren't demanded.
 662         if (InOp.hasOneUse() &&
 663             InnerOp.getOpcode() == ISD::SRL &&
 664             InnerOp.hasOneUse() &&
 665             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 666           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 667             ->getZExtValue();
 668           if (InnerShAmt < ShAmt &&
 669               InnerShAmt < InnerBits &&
 670               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 671               NewMask.trunc(ShAmt) == 0) {
 672             SDValue NewSA =
 673               TLO.DAG.getConstant(ShAmt - InnerShAmt,
 674                                   Op.getOperand(1).getValueType());
 675             EVT VT = Op.getValueType();
 676             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 677                                              InnerOp.getOperand(0));
 678             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 679                                                      NewExt, NewSA));
 680           }
 681         }
 682       }
 683
 684       KnownZero <<= SA->getZExtValue();
 685       KnownOne  <<= SA->getZExtValue();
 686       // low bits known zero.
 687       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 688     }
 689     break;
 690   case ISD::SRL:
 691     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 692       EVT VT = Op.getValueType();
 693       unsigned ShAmt = SA->getZExtValue();
 694       unsigned VTSize = VT.getSizeInBits();
 695       SDValue InOp = Op.getOperand(0);
 696
 697       // If the shift count is an invalid immediate, don't do anything.
 698       if (ShAmt >= BitWidth)
 699         break;
 700
 701       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 702       // single shift.  We can do this if the top bits (which are shifted out)
 703       // are never demanded.
 704       if (InOp.getOpcode() == ISD::SHL &&
 705           isa<ConstantSDNode>(InOp.getOperand(1))) {
 706         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 707           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 708           unsigned Opc = ISD::SRL;
 709           int Diff = ShAmt-C1;
 710           if (Diff < 0) {
 711             Diff = -Diff;
 712             Opc = ISD::SHL;
 713           }
 714
 715           SDValue NewSA =
 716             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 717           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 718                                                    InOp.getOperand(0), NewSA));
 719         }
 720       }
 721
 722       // Compute the new bits that are at the top now.
 723       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 724                                KnownZero, KnownOne, TLO, Depth+1))
 725         return true;
 726       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 727       KnownZero = KnownZero.lshr(ShAmt);
 728       KnownOne  = KnownOne.lshr(ShAmt);
 729
 730       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 731       KnownZero |= HighBits;  // High bits known zero.
 732     }
 733     break;
 734   case ISD::SRA:
 735     // If this is an arithmetic shift right and only the low-bit is set, we can
 736     // always convert this into a logical shr, even if the shift amount is
 737     // variable.  The low bit of the shift cannot be an input sign bit unless
 738     // the shift amount is >= the size of the datatype, which is undefined.
 739     if (NewMask == 1)
 740       return TLO.CombineTo(Op,
 741                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 742                                            Op.getOperand(0), Op.getOperand(1)));
 743
 744     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 745       EVT VT = Op.getValueType();
 746       unsigned ShAmt = SA->getZExtValue();
 747
 748       // If the shift count is an invalid immediate, don't do anything.
 749       if (ShAmt >= BitWidth)
 750         break;
 751
 752       APInt InDemandedMask = (NewMask << ShAmt);
 753
 754       // If any of the demanded bits are produced by the sign extension, we also
 755       // demand the input sign bit.
 756       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 757       if (HighBits.intersects(NewMask))
 758         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 759
 760       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 761                                KnownZero, KnownOne, TLO, Depth+1))
 762         return true;
 763       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 764       KnownZero = KnownZero.lshr(ShAmt);
 765       KnownOne  = KnownOne.lshr(ShAmt);
 766
 767       // Handle the sign bit, adjusted to where it is now in the mask.
 768       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 769
 770       // If the input sign bit is known to be zero, or if none of the top bits
 771       // are demanded, turn this into an unsigned shift right.
 772       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 773         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 774                                                  Op.getOperand(0),
 775                                                  Op.getOperand(1)));
 776
 777       int Log2 = NewMask.exactLogBase2();
 778       if (Log2 >= 0) {
 779         // The bit must come from the sign.
 780         SDValue NewSA =
 781           TLO.DAG.getConstant(BitWidth - 1 - Log2,
 782                               Op.getOperand(1).getValueType());
 783         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 784                                                  Op.getOperand(0), NewSA));
 785       }
 786
 787       if (KnownOne.intersects(SignBit))
 788         // New bits are known one.
 789         KnownOne |= HighBits;
 790     }
 791     break;
 792   case ISD::SIGN_EXTEND_INREG: {
 793     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 794
 795     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 796     // If we only care about the highest bit, don't bother shifting right.
 797     if (MsbMask == DemandedMask) {
 798       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 799       SDValue InOp = Op.getOperand(0);
 800
 801       // Compute the correct shift amount type, which must be getShiftAmountTy
 802       // for scalar types after legalization.
 803       EVT ShiftAmtTy = Op.getValueType();
 804       if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 805         ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 806
 807       SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, ShiftAmtTy);
 808       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 809                                             Op.getValueType(), InOp, ShiftAmt));
 810     }
 811
 812     // Sign extension.  Compute the demanded bits in the result that are not
 813     // present in the input.
 814     APInt NewBits =
 815       APInt::getHighBitsSet(BitWidth,
 816                             BitWidth - ExVT.getScalarType().getSizeInBits());
 817
 818     // If none of the extended bits are demanded, eliminate the sextinreg.
 819     if ((NewBits & NewMask) == 0)
 820       return TLO.CombineTo(Op, Op.getOperand(0));
 821
 822     APInt InSignBit =
 823       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 824     APInt InputDemandedBits =
 825       APInt::getLowBitsSet(BitWidth,
 826                            ExVT.getScalarType().getSizeInBits()) &
 827       NewMask;
 828
 829     // Since the sign extended bits are demanded, we know that the sign
 830     // bit is demanded.
 831     InputDemandedBits |= InSignBit;
 832
 833     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 834                              KnownZero, KnownOne, TLO, Depth+1))
 835       return true;
 836     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 837
 838     // If the sign bit of the input is known set or clear, then we know the
 839     // top bits of the result.
 840
 841     // If the input sign bit is known zero, convert this into a zero extension.
 842     if (KnownZero.intersects(InSignBit))
 843       return TLO.CombineTo(Op,
 844                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 845
 846     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 847       KnownOne |= NewBits;
 848       KnownZero &= ~NewBits;
 849     } else {                       // Input sign bit unknown
 850       KnownZero &= ~NewBits;
 851       KnownOne &= ~NewBits;
 852     }
 853     break;
 854   }
 855   case ISD::BUILD_PAIR: {
 856     EVT HalfVT = Op.getOperand(0).getValueType();
 857     unsigned HalfBitWidth = HalfVT.getScalarSizeInBits();
 858
 859     APInt MaskLo = NewMask.getLoBits(HalfBitWidth).trunc(HalfBitWidth);
 860     APInt MaskHi = NewMask.getHiBits(HalfBitWidth).trunc(HalfBitWidth);
 861
 862     APInt KnownZeroLo, KnownOneLo;
 863     APInt KnownZeroHi, KnownOneHi;
 864
 865     if (SimplifyDemandedBits(Op.getOperand(0), MaskLo, KnownZeroLo,
 866                              KnownOneLo, TLO, Depth + 1))
 867       return true;
 868
 869     if (SimplifyDemandedBits(Op.getOperand(1), MaskHi, KnownZeroHi,
 870                              KnownOneHi, TLO, Depth + 1))
 871       return true;
 872
 873     KnownZero = KnownZeroLo.zext(BitWidth) |
 874                 KnownZeroHi.zext(BitWidth).shl(HalfBitWidth);
 875
 876     KnownOne = KnownOneLo.zext(BitWidth) |
 877                KnownOneHi.zext(BitWidth).shl(HalfBitWidth);
 878     break;
 879   }
 880   case ISD::ZERO_EXTEND: {
 881     unsigned OperandBitWidth =
 882       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 883     APInt InMask = NewMask.trunc(OperandBitWidth);
 884
 885     // If none of the top bits are demanded, convert this into an any_extend.
 886     APInt NewBits =
 887       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 888     if (!NewBits.intersects(NewMask))
 889       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 890                                                Op.getValueType(),
 891                                                Op.getOperand(0)));
 892
 893     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 894                              KnownZero, KnownOne, TLO, Depth+1))
 895       return true;
 896     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 897     KnownZero = KnownZero.zext(BitWidth);
 898     KnownOne = KnownOne.zext(BitWidth);
 899     KnownZero |= NewBits;
 900     break;
 901   }
 902   case ISD::SIGN_EXTEND: {
 903     EVT InVT = Op.getOperand(0).getValueType();
 904     unsigned InBits = InVT.getScalarType().getSizeInBits();
 905     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 906     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 907     APInt NewBits   = ~InMask & NewMask;
 908
 909     // If none of the top bits are demanded, convert this into an any_extend.
 910     if (NewBits == 0)
 911       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 912                                               Op.getValueType(),
 913                                               Op.getOperand(0)));
 914
 915     // Since some of the sign extended bits are demanded, we know that the sign
 916     // bit is demanded.
 917     APInt InDemandedBits = InMask & NewMask;
 918     InDemandedBits |= InSignBit;
 919     InDemandedBits = InDemandedBits.trunc(InBits);
 920
 921     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 922                              KnownOne, TLO, Depth+1))
 923       return true;
 924     KnownZero = KnownZero.zext(BitWidth);
 925     KnownOne = KnownOne.zext(BitWidth);
 926
 927     // If the sign bit is known zero, convert this to a zero extend.
 928     if (KnownZero.intersects(InSignBit))
 929       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 930                                                Op.getValueType(),
 931                                                Op.getOperand(0)));
 932
 933     // If the sign bit is known one, the top bits match.
 934     if (KnownOne.intersects(InSignBit)) {
 935       KnownOne |= NewBits;
 936       assert((KnownZero & NewBits) == 0);
 937     } else {   // Otherwise, top bits aren't known.
 938       assert((KnownOne & NewBits) == 0);
 939       assert((KnownZero & NewBits) == 0);
 940     }
 941     break;
 942   }
 943   case ISD::ANY_EXTEND: {
 944     unsigned OperandBitWidth =
 945       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 946     APInt InMask = NewMask.trunc(OperandBitWidth);
 947     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 948                              KnownZero, KnownOne, TLO, Depth+1))
 949       return true;
 950     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 951     KnownZero = KnownZero.zext(BitWidth);
 952     KnownOne = KnownOne.zext(BitWidth);
 953     break;
 954   }
 955   case ISD::TRUNCATE: {
 956     // Simplify the input, using demanded bit information, and compute the known
 957     // zero/one bits live out.
 958     unsigned OperandBitWidth =
 959       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 960     APInt TruncMask = NewMask.zext(OperandBitWidth);
 961     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 962                              KnownZero, KnownOne, TLO, Depth+1))
 963       return true;
 964     KnownZero = KnownZero.trunc(BitWidth);
 965     KnownOne = KnownOne.trunc(BitWidth);
 966
 967     // If the input is only used by this truncate, see if we can shrink it based
 968     // on the known demanded bits.
 969     if (Op.getOperand(0).getNode()->hasOneUse()) {
 970       SDValue In = Op.getOperand(0);
 971       switch (In.getOpcode()) {
 972       default: break;
 973       case ISD::SRL:
 974         // Shrink SRL by a constant if none of the high bits shifted in are
 975         // demanded.
 976         if (TLO.LegalTypes() &&
 977             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 978           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 979           // undesirable.
 980           break;
 981         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 982         if (!ShAmt)
 983           break;
 984         SDValue Shift = In.getOperand(1);
 985         if (TLO.LegalTypes()) {
 986           uint64_t ShVal = ShAmt->getZExtValue();
 987           Shift =
 988             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
 989         }
 990
 991         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
 992                                                OperandBitWidth - BitWidth);
 993         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
 994
 995         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
 996           // None of the shifted in bits are needed.  Add a truncate of the
 997           // shift input, then shift it.
 998           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
 999                                              Op.getValueType(),
1000                                              In.getOperand(0));
1001           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1002                                                    Op.getValueType(),
1003                                                    NewTrunc,
1004                                                    Shift));
1005         }
1006         break;
1007       }
1008     }
1009
1010     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1011     break;
1012   }
1013   case ISD::AssertZext: {
1014     // AssertZext demands all of the high bits, plus any of the low bits
1015     // demanded by its users.
1016     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1017     APInt InMask = APInt::getLowBitsSet(BitWidth,
1018                                         VT.getSizeInBits());
1019     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1020                              KnownZero, KnownOne, TLO, Depth+1))
1021       return true;
1022     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1023
1024     KnownZero |= ~InMask & NewMask;
1025     break;
1026   }
1027   case ISD::BITCAST:
1028     // If this is an FP->Int bitcast and if the sign bit is the only
1029     // thing demanded, turn this into a FGETSIGN.
1030     if (!TLO.LegalOperations() &&
1031         !Op.getValueType().isVector() &&
1032         !Op.getOperand(0).getValueType().isVector() &&
1033         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1034         Op.getOperand(0).getValueType().isFloatingPoint()) {
1035       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1036       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1037       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1038         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1039         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1040         // place.  We expect the SHL to be eliminated by other optimizations.
1041         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1042         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1043         if (!OpVTLegal && OpVTSizeInBits > 32)
1044           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1045         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1046         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1047         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1048                                                  Op.getValueType(),
1049                                                  Sign, ShAmt));
1050       }
1051     }
1052     break;
1053   case ISD::ADD:
1054   case ISD::MUL:
1055   case ISD::SUB: {
1056     // Add, Sub, and Mul don't demand any bits in positions beyond that
1057     // of the highest bit demanded of them.
1058     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1059                                         BitWidth - NewMask.countLeadingZeros());
1060     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1061                              KnownOne2, TLO, Depth+1))
1062       return true;
1063     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1064                              KnownOne2, TLO, Depth+1))
1065       return true;
1066     // See if the operation should be performed at a smaller bit width.
1067     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1068       return true;
1069   }
1070   // FALL THROUGH
1071   default:
1072     // Just use computeKnownBits to compute output bits.
1073     TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
1074     break;
1075   }
1076
1077   // If we know the value of all of the demanded bits, return this as a
1078   // constant.
1079   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1080     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1081
1082   return false;
1083 }
1084
1085 /// computeKnownBitsForTargetNode - Determine which of the bits specified
1086 /// in Mask are known to be either zero or one and return them in the
1087 /// KnownZero/KnownOne bitsets.
1088 void TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1089                                                    APInt &KnownZero,
1090                                                    APInt &KnownOne,
1091                                                    const SelectionDAG &DAG,
1092                                                    unsigned Depth) const {
1093   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1094           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1095           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1096           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1097          "Should use MaskedValueIsZero if you don't know whether Op"
1098          " is a target node!");
1099   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1100 }
1101
1102 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1103 /// targets that want to expose additional information about sign bits to the
1104 /// DAG Combiner.
1105 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1106                                                          const SelectionDAG &,
1107                                                          unsigned Depth) const {
1108   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1109           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1110           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1111           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1112          "Should use ComputeNumSignBits if you don't know whether Op"
1113          " is a target node!");
1114   return 1;
1115 }
1116
1117 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1118 /// one bit set. This differs from computeKnownBits in that it doesn't need to
1119 /// determine which bit is set.
1120 ///
1121 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1122   // A left-shift of a constant one will have exactly one bit set, because
1123   // shifting the bit off the end is undefined.
1124   if (Val.getOpcode() == ISD::SHL)
1125     if (ConstantSDNode *C =
1126          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1127       if (C->getAPIntValue() == 1)
1128         return true;
1129
1130   // Similarly, a right-shift of a constant sign-bit will have exactly
1131   // one bit set.
1132   if (Val.getOpcode() == ISD::SRL)
1133     if (ConstantSDNode *C =
1134          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1135       if (C->getAPIntValue().isSignBit())
1136         return true;
1137
1138   // More could be done here, though the above checks are enough
1139   // to handle some common cases.
1140
1141   // Fall back to computeKnownBits to catch other known cases.
1142   EVT OpVT = Val.getValueType();
1143   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1144   APInt KnownZero, KnownOne;
1145   DAG.computeKnownBits(Val, KnownZero, KnownOne);
1146   return (KnownZero.countPopulation() == BitWidth - 1) &&
1147          (KnownOne.countPopulation() == 1);
1148 }
1149
1150 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1151   if (!N)
1152     return false;
1153
1154   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1155   if (!CN) {
1156     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1157     if (!BV)
1158       return false;
1159
1160     BitVector UndefElements;
1161     CN = BV->getConstantSplatNode(&UndefElements);
1162     // Only interested in constant splats, and we don't try to handle undef
1163     // elements in identifying boolean constants.
1164     if (!CN || UndefElements.none())
1165       return false;
1166   }
1167
1168   switch (getBooleanContents(N->getValueType(0))) {
1169   case UndefinedBooleanContent:
1170     return CN->getAPIntValue()[0];
1171   case ZeroOrOneBooleanContent:
1172     return CN->isOne();
1173   case ZeroOrNegativeOneBooleanContent:
1174     return CN->isAllOnesValue();
1175   }
1176
1177   llvm_unreachable("Invalid boolean contents");
1178 }
1179
1180 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1181   if (!N)
1182     return false;
1183
1184   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1185   if (!CN) {
1186     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1187     if (!BV)
1188       return false;
1189
1190     BitVector UndefElements;
1191     CN = BV->getConstantSplatNode(&UndefElements);
1192     // Only interested in constant splats, and we don't try to handle undef
1193     // elements in identifying boolean constants.
1194     if (!CN || UndefElements.none())
1195       return false;
1196   }
1197
1198   if (getBooleanContents(N->getValueType(0)) == UndefinedBooleanContent)
1199     return !CN->getAPIntValue()[0];
1200
1201   return CN->isNullValue();
1202 }
1203
1204 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1205 /// and cc. If it is unable to simplify it, return a null SDValue.
1206 SDValue
1207 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1208                               ISD::CondCode Cond, bool foldBooleans,
1209                               DAGCombinerInfo &DCI, SDLoc dl) const {
1210   SelectionDAG &DAG = DCI.DAG;
1211
1212   // These setcc operations always fold.
1213   switch (Cond) {
1214   default: break;
1215   case ISD::SETFALSE:
1216   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1217   case ISD::SETTRUE:
1218   case ISD::SETTRUE2: {
1219     TargetLowering::BooleanContent Cnt =
1220         getBooleanContents(N0->getValueType(0));
1221     return DAG.getConstant(
1222         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, VT);
1223   }
1224   }
1225
1226   // Ensure that the constant occurs on the RHS, and fold constant
1227   // comparisons.
1228   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1229   if (isa<ConstantSDNode>(N0.getNode()) &&
1230       (DCI.isBeforeLegalizeOps() ||
1231        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1232     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1233
1234   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1235     const APInt &C1 = N1C->getAPIntValue();
1236
1237     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1238     // equality comparison, then we're just comparing whether X itself is
1239     // zero.
1240     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1241         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1242         N0.getOperand(1).getOpcode() == ISD::Constant) {
1243       const APInt &ShAmt
1244         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1245       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1246           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1247         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1248           // (srl (ctlz x), 5) == 0  -> X != 0
1249           // (srl (ctlz x), 5) != 1  -> X != 0
1250           Cond = ISD::SETNE;
1251         } else {
1252           // (srl (ctlz x), 5) != 0  -> X == 0
1253           // (srl (ctlz x), 5) == 1  -> X == 0
1254           Cond = ISD::SETEQ;
1255         }
1256         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1257         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1258                             Zero, Cond);
1259       }
1260     }
1261
1262     SDValue CTPOP = N0;
1263     // Look through truncs that don't change the value of a ctpop.
1264     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1265       CTPOP = N0.getOperand(0);
1266
1267     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1268         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1269                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1270       EVT CTVT = CTPOP.getValueType();
1271       SDValue CTOp = CTPOP.getOperand(0);
1272
1273       // (ctpop x) u< 2 -> (x & x-1) == 0
1274       // (ctpop x) u> 1 -> (x & x-1) != 0
1275       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1276         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1277                                   DAG.getConstant(1, CTVT));
1278         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1279         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1280         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1281       }
1282
1283       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1284     }
1285
1286     // (zext x) == C --> x == (trunc C)
1287     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1288         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1289       unsigned MinBits = N0.getValueSizeInBits();
1290       SDValue PreZExt;
1291       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1292         // ZExt
1293         MinBits = N0->getOperand(0).getValueSizeInBits();
1294         PreZExt = N0->getOperand(0);
1295       } else if (N0->getOpcode() == ISD::AND) {
1296         // DAGCombine turns costly ZExts into ANDs
1297         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1298           if ((C->getAPIntValue()+1).isPowerOf2()) {
1299             MinBits = C->getAPIntValue().countTrailingOnes();
1300             PreZExt = N0->getOperand(0);
1301           }
1302       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1303         // ZEXTLOAD
1304         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1305           MinBits = LN0->getMemoryVT().getSizeInBits();
1306           PreZExt = N0;
1307         }
1308       }
1309
1310       // Make sure we're not losing bits from the constant.
1311       if (MinBits > 0 &&
1312           MinBits < C1.getBitWidth() && MinBits >= C1.getActiveBits()) {
1313         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1314         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1315           // Will get folded away.
1316           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
1317           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1318           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1319         }
1320       }
1321     }
1322
1323     // If the LHS is '(and load, const)', the RHS is 0,
1324     // the test is for equality or unsigned, and all 1 bits of the const are
1325     // in the same partial word, see if we can shorten the load.
1326     if (DCI.isBeforeLegalize() &&
1327         !ISD::isSignedIntSetCC(Cond) &&
1328         N0.getOpcode() == ISD::AND && C1 == 0 &&
1329         N0.getNode()->hasOneUse() &&
1330         isa<LoadSDNode>(N0.getOperand(0)) &&
1331         N0.getOperand(0).getNode()->hasOneUse() &&
1332         isa<ConstantSDNode>(N0.getOperand(1))) {
1333       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1334       APInt bestMask;
1335       unsigned bestWidth = 0, bestOffset = 0;
1336       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1337         unsigned origWidth = N0.getValueType().getSizeInBits();
1338         unsigned maskWidth = origWidth;
1339         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1340         // 8 bits, but have to be careful...
1341         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1342           origWidth = Lod->getMemoryVT().getSizeInBits();
1343         const APInt &Mask =
1344           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1345         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1346           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1347           for (unsigned offset=0; offset<origWidth/width; offset++) {
1348             if ((newMask & Mask) == Mask) {
1349               if (!getDataLayout()->isLittleEndian())
1350                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1351               else
1352                 bestOffset = (uint64_t)offset * (width/8);
1353               bestMask = Mask.lshr(offset * (width/8) * 8);
1354               bestWidth = width;
1355               break;
1356             }
1357             newMask = newMask << width;
1358           }
1359         }
1360       }
1361       if (bestWidth) {
1362         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1363         if (newVT.isRound()) {
1364           EVT PtrType = Lod->getOperand(1).getValueType();
1365           SDValue Ptr = Lod->getBasePtr();
1366           if (bestOffset != 0)
1367             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1368                               DAG.getConstant(bestOffset, PtrType));
1369           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1370           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1371                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1372                                         false, false, false, NewAlign);
1373           return DAG.getSetCC(dl, VT,
1374                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1375                                       DAG.getConstant(bestMask.trunc(bestWidth),
1376                                                       newVT)),
1377                               DAG.getConstant(0LL, newVT), Cond);
1378         }
1379       }
1380     }
1381
1382     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1383     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1384       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1385
1386       // If the comparison constant has bits in the upper part, the
1387       // zero-extended value could never match.
1388       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1389                                               C1.getBitWidth() - InSize))) {
1390         switch (Cond) {
1391         case ISD::SETUGT:
1392         case ISD::SETUGE:
1393         case ISD::SETEQ: return DAG.getConstant(0, VT);
1394         case ISD::SETULT:
1395         case ISD::SETULE:
1396         case ISD::SETNE: return DAG.getConstant(1, VT);
1397         case ISD::SETGT:
1398         case ISD::SETGE:
1399           // True if the sign bit of C1 is set.
1400           return DAG.getConstant(C1.isNegative(), VT);
1401         case ISD::SETLT:
1402         case ISD::SETLE:
1403           // True if the sign bit of C1 isn't set.
1404           return DAG.getConstant(C1.isNonNegative(), VT);
1405         default:
1406           break;
1407         }
1408       }
1409
1410       // Otherwise, we can perform the comparison with the low bits.
1411       switch (Cond) {
1412       case ISD::SETEQ:
1413       case ISD::SETNE:
1414       case ISD::SETUGT:
1415       case ISD::SETUGE:
1416       case ISD::SETULT:
1417       case ISD::SETULE: {
1418         EVT newVT = N0.getOperand(0).getValueType();
1419         if (DCI.isBeforeLegalizeOps() ||
1420             (isOperationLegal(ISD::SETCC, newVT) &&
1421              getCondCodeAction(Cond, newVT.getSimpleVT()) == Legal)) {
1422           EVT NewSetCCVT = getSetCCResultType(*DAG.getContext(), newVT);
1423           SDValue NewConst = DAG.getConstant(C1.trunc(InSize), newVT);
1424
1425           SDValue NewSetCC = DAG.getSetCC(dl, NewSetCCVT, N0.getOperand(0),
1426                                           NewConst, Cond);
1427           return DAG.getBoolExtOrTrunc(NewSetCC, dl, VT, N0.getValueType());
1428         }
1429         break;
1430       }
1431       default:
1432         break;   // todo, be more careful with signed comparisons
1433       }
1434     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1435                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1436       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1437       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1438       EVT ExtDstTy = N0.getValueType();
1439       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1440
1441       // If the constant doesn't fit into the number of bits for the source of
1442       // the sign extension, it is impossible for both sides to be equal.
1443       if (C1.getMinSignedBits() > ExtSrcTyBits)
1444         return DAG.getConstant(Cond == ISD::SETNE, VT);
1445
1446       SDValue ZextOp;
1447       EVT Op0Ty = N0.getOperand(0).getValueType();
1448       if (Op0Ty == ExtSrcTy) {
1449         ZextOp = N0.getOperand(0);
1450       } else {
1451         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1452         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1453                               DAG.getConstant(Imm, Op0Ty));
1454       }
1455       if (!DCI.isCalledByLegalizer())
1456         DCI.AddToWorklist(ZextOp.getNode());
1457       // Otherwise, make this a use of a zext.
1458       return DAG.getSetCC(dl, VT, ZextOp,
1459                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1460                                                               ExtDstTyBits,
1461                                                               ExtSrcTyBits),
1462                                           ExtDstTy),
1463                           Cond);
1464     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1465                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1466       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1467       if (N0.getOpcode() == ISD::SETCC &&
1468           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1469         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1470         if (TrueWhenTrue)
1471           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1472         // Invert the condition.
1473         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1474         CC = ISD::getSetCCInverse(CC,
1475                                   N0.getOperand(0).getValueType().isInteger());
1476         if (DCI.isBeforeLegalizeOps() ||
1477             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1478           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1479       }
1480
1481       if ((N0.getOpcode() == ISD::XOR ||
1482            (N0.getOpcode() == ISD::AND &&
1483             N0.getOperand(0).getOpcode() == ISD::XOR &&
1484             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1485           isa<ConstantSDNode>(N0.getOperand(1)) &&
1486           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1487         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1488         // can only do this if the top bits are known zero.
1489         unsigned BitWidth = N0.getValueSizeInBits();
1490         if (DAG.MaskedValueIsZero(N0,
1491                                   APInt::getHighBitsSet(BitWidth,
1492                                                         BitWidth-1))) {
1493           // Okay, get the un-inverted input value.
1494           SDValue Val;
1495           if (N0.getOpcode() == ISD::XOR)
1496             Val = N0.getOperand(0);
1497           else {
1498             assert(N0.getOpcode() == ISD::AND &&
1499                     N0.getOperand(0).getOpcode() == ISD::XOR);
1500             // ((X^1)&1)^1 -> X & 1
1501             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1502                               N0.getOperand(0).getOperand(0),
1503                               N0.getOperand(1));
1504           }
1505
1506           return DAG.getSetCC(dl, VT, Val, N1,
1507                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1508         }
1509       } else if (N1C->getAPIntValue() == 1 &&
1510                  (VT == MVT::i1 ||
1511                   getBooleanContents(N0->getValueType(0)) ==
1512                       ZeroOrOneBooleanContent)) {
1513         SDValue Op0 = N0;
1514         if (Op0.getOpcode() == ISD::TRUNCATE)
1515           Op0 = Op0.getOperand(0);
1516
1517         if ((Op0.getOpcode() == ISD::XOR) &&
1518             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1519             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1520           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1521           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1522           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1523                               Cond);
1524         }
1525         if (Op0.getOpcode() == ISD::AND &&
1526             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1527             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1528           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1529           if (Op0.getValueType().bitsGT(VT))
1530             Op0 = DAG.getNode(ISD::AND, dl, VT,
1531                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1532                           DAG.getConstant(1, VT));
1533           else if (Op0.getValueType().bitsLT(VT))
1534             Op0 = DAG.getNode(ISD::AND, dl, VT,
1535                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1536                         DAG.getConstant(1, VT));
1537
1538           return DAG.getSetCC(dl, VT, Op0,
1539                               DAG.getConstant(0, Op0.getValueType()),
1540                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1541         }
1542         if (Op0.getOpcode() == ISD::AssertZext &&
1543             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1544           return DAG.getSetCC(dl, VT, Op0,
1545                               DAG.getConstant(0, Op0.getValueType()),
1546                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1547       }
1548     }
1549
1550     APInt MinVal, MaxVal;
1551     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1552     if (ISD::isSignedIntSetCC(Cond)) {
1553       MinVal = APInt::getSignedMinValue(OperandBitSize);
1554       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1555     } else {
1556       MinVal = APInt::getMinValue(OperandBitSize);
1557       MaxVal = APInt::getMaxValue(OperandBitSize);
1558     }
1559
1560     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1561     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1562       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1563       // X >= C0 --> X > (C0 - 1)
1564       APInt C = C1 - 1;
1565       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1566       if ((DCI.isBeforeLegalizeOps() ||
1567            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1568           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1569                                 isLegalICmpImmediate(C.getSExtValue())))) {
1570         return DAG.getSetCC(dl, VT, N0,
1571                             DAG.getConstant(C, N1.getValueType()),
1572                             NewCC);
1573       }
1574     }
1575
1576     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1577       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1578       // X <= C0 --> X < (C0 + 1)
1579       APInt C = C1 + 1;
1580       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1581       if ((DCI.isBeforeLegalizeOps() ||
1582            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1583           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1584                                 isLegalICmpImmediate(C.getSExtValue())))) {
1585         return DAG.getSetCC(dl, VT, N0,
1586                             DAG.getConstant(C, N1.getValueType()),
1587                             NewCC);
1588       }
1589     }
1590
1591     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1592       return DAG.getConstant(0, VT);      // X < MIN --> false
1593     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1594       return DAG.getConstant(1, VT);      // X >= MIN --> true
1595     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1596       return DAG.getConstant(0, VT);      // X > MAX --> false
1597     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1598       return DAG.getConstant(1, VT);      // X <= MAX --> true
1599
1600     // Canonicalize setgt X, Min --> setne X, Min
1601     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1602       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1603     // Canonicalize setlt X, Max --> setne X, Max
1604     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1605       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1606
1607     // If we have setult X, 1, turn it into seteq X, 0
1608     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1609       return DAG.getSetCC(dl, VT, N0,
1610                           DAG.getConstant(MinVal, N0.getValueType()),
1611                           ISD::SETEQ);
1612     // If we have setugt X, Max-1, turn it into seteq X, Max
1613     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1614       return DAG.getSetCC(dl, VT, N0,
1615                           DAG.getConstant(MaxVal, N0.getValueType()),
1616                           ISD::SETEQ);
1617
1618     // If we have "setcc X, C0", check to see if we can shrink the immediate
1619     // by changing cc.
1620
1621     // SETUGT X, SINTMAX  -> SETLT X, 0
1622     if (Cond == ISD::SETUGT &&
1623         C1 == APInt::getSignedMaxValue(OperandBitSize))
1624       return DAG.getSetCC(dl, VT, N0,
1625                           DAG.getConstant(0, N1.getValueType()),
1626                           ISD::SETLT);
1627
1628     // SETULT X, SINTMIN  -> SETGT X, -1
1629     if (Cond == ISD::SETULT &&
1630         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1631       SDValue ConstMinusOne =
1632           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1633                           N1.getValueType());
1634       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1635     }
1636
1637     // Fold bit comparisons when we can.
1638     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1639         (VT == N0.getValueType() ||
1640          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1641         N0.getOpcode() == ISD::AND)
1642       if (ConstantSDNode *AndRHS =
1643                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1644         EVT ShiftTy = DCI.isBeforeLegalize() ?
1645           getPointerTy() : getShiftAmountTy(N0.getValueType());
1646         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1647           // Perform the xform if the AND RHS is a single bit.
1648           if (AndRHS->getAPIntValue().isPowerOf2()) {
1649             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1650                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1651                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1652           }
1653         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1654           // (X & 8) == 8  -->  (X & 8) >> 3
1655           // Perform the xform if C1 is a single bit.
1656           if (C1.isPowerOf2()) {
1657             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1658                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1659                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1660           }
1661         }
1662       }
1663
1664     if (C1.getMinSignedBits() <= 64 &&
1665         !isLegalICmpImmediate(C1.getSExtValue())) {
1666       // (X & -256) == 256 -> (X >> 8) == 1
1667       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1668           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1669         if (ConstantSDNode *AndRHS =
1670             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1671           const APInt &AndRHSC = AndRHS->getAPIntValue();
1672           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1673             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1674             EVT ShiftTy = DCI.isBeforeLegalize() ?
1675               getPointerTy() : getShiftAmountTy(N0.getValueType());
1676             EVT CmpTy = N0.getValueType();
1677             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1678                                         DAG.getConstant(ShiftBits, ShiftTy));
1679             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), CmpTy);
1680             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1681           }
1682         }
1683       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1684                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1685         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1686         // X <  0x100000000 -> (X >> 32) <  1
1687         // X >= 0x100000000 -> (X >> 32) >= 1
1688         // X <= 0x0ffffffff -> (X >> 32) <  1
1689         // X >  0x0ffffffff -> (X >> 32) >= 1
1690         unsigned ShiftBits;
1691         APInt NewC = C1;
1692         ISD::CondCode NewCond = Cond;
1693         if (AdjOne) {
1694           ShiftBits = C1.countTrailingOnes();
1695           NewC = NewC + 1;
1696           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1697         } else {
1698           ShiftBits = C1.countTrailingZeros();
1699         }
1700         NewC = NewC.lshr(ShiftBits);
1701         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1702           EVT ShiftTy = DCI.isBeforeLegalize() ?
1703             getPointerTy() : getShiftAmountTy(N0.getValueType());
1704           EVT CmpTy = N0.getValueType();
1705           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1706                                       DAG.getConstant(ShiftBits, ShiftTy));
1707           SDValue CmpRHS = DAG.getConstant(NewC, CmpTy);
1708           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1709         }
1710       }
1711     }
1712   }
1713
1714   if (isa<ConstantFPSDNode>(N0.getNode())) {
1715     // Constant fold or commute setcc.
1716     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1717     if (O.getNode()) return O;
1718   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1719     // If the RHS of an FP comparison is a constant, simplify it away in
1720     // some cases.
1721     if (CFP->getValueAPF().isNaN()) {
1722       // If an operand is known to be a nan, we can fold it.
1723       switch (ISD::getUnorderedFlavor(Cond)) {
1724       default: llvm_unreachable("Unknown flavor!");
1725       case 0:  // Known false.
1726         return DAG.getConstant(0, VT);
1727       case 1:  // Known true.
1728         return DAG.getConstant(1, VT);
1729       case 2:  // Undefined.
1730         return DAG.getUNDEF(VT);
1731       }
1732     }
1733
1734     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1735     // constant if knowing that the operand is non-nan is enough.  We prefer to
1736     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1737     // materialize 0.0.
1738     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1739       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1740
1741     // If the condition is not legal, see if we can find an equivalent one
1742     // which is legal.
1743     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1744       // If the comparison was an awkward floating-point == or != and one of
1745       // the comparison operands is infinity or negative infinity, convert the
1746       // condition to a less-awkward <= or >=.
1747       if (CFP->getValueAPF().isInfinity()) {
1748         if (CFP->getValueAPF().isNegative()) {
1749           if (Cond == ISD::SETOEQ &&
1750               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1751             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1752           if (Cond == ISD::SETUEQ &&
1753               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1754             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1755           if (Cond == ISD::SETUNE &&
1756               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1757             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1758           if (Cond == ISD::SETONE &&
1759               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1760             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1761         } else {
1762           if (Cond == ISD::SETOEQ &&
1763               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1764             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1765           if (Cond == ISD::SETUEQ &&
1766               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1767             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1768           if (Cond == ISD::SETUNE &&
1769               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1770             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1771           if (Cond == ISD::SETONE &&
1772               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1773             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1774         }
1775       }
1776     }
1777   }
1778
1779   if (N0 == N1) {
1780     // The sext(setcc()) => setcc() optimization relies on the appropriate
1781     // constant being emitted.
1782     uint64_t EqVal = 0;
1783     switch (getBooleanContents(N0.getValueType())) {
1784     case UndefinedBooleanContent:
1785     case ZeroOrOneBooleanContent:
1786       EqVal = ISD::isTrueWhenEqual(Cond);
1787       break;
1788     case ZeroOrNegativeOneBooleanContent:
1789       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1790       break;
1791     }
1792
1793     // We can always fold X == X for integer setcc's.
1794     if (N0.getValueType().isInteger()) {
1795       return DAG.getConstant(EqVal, VT);
1796     }
1797     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1798     if (UOF == 2)   // FP operators that are undefined on NaNs.
1799       return DAG.getConstant(EqVal, VT);
1800     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1801       return DAG.getConstant(EqVal, VT);
1802     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1803     // if it is not already.
1804     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1805     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1806           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1807       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1808   }
1809
1810   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1811       N0.getValueType().isInteger()) {
1812     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1813         N0.getOpcode() == ISD::XOR) {
1814       // Simplify (X+Y) == (X+Z) -->  Y == Z
1815       if (N0.getOpcode() == N1.getOpcode()) {
1816         if (N0.getOperand(0) == N1.getOperand(0))
1817           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1818         if (N0.getOperand(1) == N1.getOperand(1))
1819           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1820         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1821           // If X op Y == Y op X, try other combinations.
1822           if (N0.getOperand(0) == N1.getOperand(1))
1823             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1824                                 Cond);
1825           if (N0.getOperand(1) == N1.getOperand(0))
1826             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1827                                 Cond);
1828         }
1829       }
1830
1831       // If RHS is a legal immediate value for a compare instruction, we need
1832       // to be careful about increasing register pressure needlessly.
1833       bool LegalRHSImm = false;
1834
1835       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1836         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1837           // Turn (X+C1) == C2 --> X == C2-C1
1838           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1839             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1840                                 DAG.getConstant(RHSC->getAPIntValue()-
1841                                                 LHSR->getAPIntValue(),
1842                                 N0.getValueType()), Cond);
1843           }
1844
1845           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1846           if (N0.getOpcode() == ISD::XOR)
1847             // If we know that all of the inverted bits are zero, don't bother
1848             // performing the inversion.
1849             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1850               return
1851                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1852                              DAG.getConstant(LHSR->getAPIntValue() ^
1853                                                RHSC->getAPIntValue(),
1854                                              N0.getValueType()),
1855                              Cond);
1856         }
1857
1858         // Turn (C1-X) == C2 --> X == C1-C2
1859         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1860           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1861             return
1862               DAG.getSetCC(dl, VT, N0.getOperand(1),
1863                            DAG.getConstant(SUBC->getAPIntValue() -
1864                                              RHSC->getAPIntValue(),
1865                                            N0.getValueType()),
1866                            Cond);
1867           }
1868         }
1869
1870         // Could RHSC fold directly into a compare?
1871         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1872           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1873       }
1874
1875       // Simplify (X+Z) == X -->  Z == 0
1876       // Don't do this if X is an immediate that can fold into a cmp
1877       // instruction and X+Z has other uses. It could be an induction variable
1878       // chain, and the transform would increase register pressure.
1879       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1880         if (N0.getOperand(0) == N1)
1881           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1882                               DAG.getConstant(0, N0.getValueType()), Cond);
1883         if (N0.getOperand(1) == N1) {
1884           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1885             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1886                                 DAG.getConstant(0, N0.getValueType()), Cond);
1887           if (N0.getNode()->hasOneUse()) {
1888             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1889             // (Z-X) == X  --> Z == X<<1
1890             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1891                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
1892             if (!DCI.isCalledByLegalizer())
1893               DCI.AddToWorklist(SH.getNode());
1894             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1895           }
1896         }
1897       }
1898     }
1899
1900     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1901         N1.getOpcode() == ISD::XOR) {
1902       // Simplify  X == (X+Z) -->  Z == 0
1903       if (N1.getOperand(0) == N0)
1904         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1905                         DAG.getConstant(0, N1.getValueType()), Cond);
1906       if (N1.getOperand(1) == N0) {
1907         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1908           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1909                           DAG.getConstant(0, N1.getValueType()), Cond);
1910         if (N1.getNode()->hasOneUse()) {
1911           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1912           // X == (Z-X)  --> X<<1 == Z
1913           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1914                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
1915           if (!DCI.isCalledByLegalizer())
1916             DCI.AddToWorklist(SH.getNode());
1917           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1918         }
1919       }
1920     }
1921
1922     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1923     // Note that where y is variable and is known to have at most
1924     // one bit set (for example, if it is z&1) we cannot do this;
1925     // the expressions are not equivalent when y==0.
1926     if (N0.getOpcode() == ISD::AND)
1927       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1928         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1929           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1930           if (DCI.isBeforeLegalizeOps() ||
1931               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1932             SDValue Zero = DAG.getConstant(0, N1.getValueType());
1933             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1934           }
1935         }
1936       }
1937     if (N1.getOpcode() == ISD::AND)
1938       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1939         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1940           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1941           if (DCI.isBeforeLegalizeOps() ||
1942               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1943             SDValue Zero = DAG.getConstant(0, N0.getValueType());
1944             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1945           }
1946         }
1947       }
1948   }
1949
1950   // Fold away ALL boolean setcc's.
1951   SDValue Temp;
1952   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1953     switch (Cond) {
1954     default: llvm_unreachable("Unknown integer setcc!");
1955     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1956       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1957       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1958       if (!DCI.isCalledByLegalizer())
1959         DCI.AddToWorklist(Temp.getNode());
1960       break;
1961     case ISD::SETNE:  // X != Y   -->  (X^Y)
1962       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1963       break;
1964     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
1965     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
1966       Temp = DAG.getNOT(dl, N0, MVT::i1);
1967       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
1968       if (!DCI.isCalledByLegalizer())
1969         DCI.AddToWorklist(Temp.getNode());
1970       break;
1971     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
1972     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
1973       Temp = DAG.getNOT(dl, N1, MVT::i1);
1974       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
1975       if (!DCI.isCalledByLegalizer())
1976         DCI.AddToWorklist(Temp.getNode());
1977       break;
1978     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
1979     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
1980       Temp = DAG.getNOT(dl, N0, MVT::i1);
1981       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
1982       if (!DCI.isCalledByLegalizer())
1983         DCI.AddToWorklist(Temp.getNode());
1984       break;
1985     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
1986     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
1987       Temp = DAG.getNOT(dl, N1, MVT::i1);
1988       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
1989       break;
1990     }
1991     if (VT != MVT::i1) {
1992       if (!DCI.isCalledByLegalizer())
1993         DCI.AddToWorklist(N0.getNode());
1994       // FIXME: If running after legalize, we probably can't do this.
1995       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
1996     }
1997     return N0;
1998   }
1999
2000   // Could not fold it.
2001   return SDValue();
2002 }
2003
2004 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2005 /// node is a GlobalAddress + offset.
2006 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2007                                     int64_t &Offset) const {
2008   if (isa<GlobalAddressSDNode>(N)) {
2009     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2010     GA = GASD->getGlobal();
2011     Offset += GASD->getOffset();
2012     return true;
2013   }
2014
2015   if (N->getOpcode() == ISD::ADD) {
2016     SDValue N1 = N->getOperand(0);
2017     SDValue N2 = N->getOperand(1);
2018     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2019       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2020       if (V) {
2021         Offset += V->getSExtValue();
2022         return true;
2023       }
2024     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2025       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2026       if (V) {
2027         Offset += V->getSExtValue();
2028         return true;
2029       }
2030     }
2031   }
2032
2033   return false;
2034 }
2035
2036
2037 SDValue TargetLowering::
2038 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2039   // Default implementation: no optimization.
2040   return SDValue();
2041 }
2042
2043 //===----------------------------------------------------------------------===//
2044 //  Inline Assembler Implementation Methods
2045 //===----------------------------------------------------------------------===//
2046
2047
2048 TargetLowering::ConstraintType
2049 TargetLowering::getConstraintType(const std::string &Constraint) const {
2050   unsigned S = Constraint.size();
2051
2052   if (S == 1) {
2053     switch (Constraint[0]) {
2054     default: break;
2055     case 'r': return C_RegisterClass;
2056     case 'm':    // memory
2057     case 'o':    // offsetable
2058     case 'V':    // not offsetable
2059       return C_Memory;
2060     case 'i':    // Simple Integer or Relocatable Constant
2061     case 'n':    // Simple Integer
2062     case 'E':    // Floating Point Constant
2063     case 'F':    // Floating Point Constant
2064     case 's':    // Relocatable Constant
2065     case 'p':    // Address.
2066     case 'X':    // Allow ANY value.
2067     case 'I':    // Target registers.
2068     case 'J':
2069     case 'K':
2070     case 'L':
2071     case 'M':
2072     case 'N':
2073     case 'O':
2074     case 'P':
2075     case '<':
2076     case '>':
2077       return C_Other;
2078     }
2079   }
2080
2081   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2082     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2083       return C_Memory;
2084     return C_Register;
2085   }
2086   return C_Unknown;
2087 }
2088
2089 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2090 /// with another that has more specific requirements based on the type of the
2091 /// corresponding operand.
2092 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2093   if (ConstraintVT.isInteger())
2094     return "r";
2095   if (ConstraintVT.isFloatingPoint())
2096     return "f";      // works for many targets
2097   return nullptr;
2098 }
2099
2100 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2101 /// vector.  If it is invalid, don't add anything to Ops.
2102 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2103                                                   std::string &Constraint,
2104                                                   std::vector<SDValue> &Ops,
2105                                                   SelectionDAG &DAG) const {
2106
2107   if (Constraint.length() > 1) return;
2108
2109   char ConstraintLetter = Constraint[0];
2110   switch (ConstraintLetter) {
2111   default: break;
2112   case 'X':     // Allows any operand; labels (basic block) use this.
2113     if (Op.getOpcode() == ISD::BasicBlock) {
2114       Ops.push_back(Op);
2115       return;
2116     }
2117     // fall through
2118   case 'i':    // Simple Integer or Relocatable Constant
2119   case 'n':    // Simple Integer
2120   case 's': {  // Relocatable Constant
2121     // These operands are interested in values of the form (GV+C), where C may
2122     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2123     // is possible and fine if either GV or C are missing.
2124     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2125     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2126
2127     // If we have "(add GV, C)", pull out GV/C
2128     if (Op.getOpcode() == ISD::ADD) {
2129       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2130       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2131       if (!C || !GA) {
2132         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2133         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2134       }
2135       if (!C || !GA)
2136         C = nullptr, GA = nullptr;
2137     }
2138
2139     // If we find a valid operand, map to the TargetXXX version so that the
2140     // value itself doesn't get selected.
2141     if (GA) {   // Either &GV   or   &GV+C
2142       if (ConstraintLetter != 'n') {
2143         int64_t Offs = GA->getOffset();
2144         if (C) Offs += C->getZExtValue();
2145         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2146                                                  C ? SDLoc(C) : SDLoc(),
2147                                                  Op.getValueType(), Offs));
2148         return;
2149       }
2150     }
2151     if (C) {   // just C, no GV.
2152       // Simple constants are not allowed for 's'.
2153       if (ConstraintLetter != 's') {
2154         // gcc prints these as sign extended.  Sign extend value to 64 bits
2155         // now; without this it would get ZExt'd later in
2156         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2157         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2158                                             MVT::i64));
2159         return;
2160       }
2161     }
2162     break;
2163   }
2164   }
2165 }
2166
2167 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2168 getRegForInlineAsmConstraint(const std::string &Constraint,
2169                              MVT VT) const {
2170   if (Constraint.empty() || Constraint[0] != '{')
2171     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2172   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2173
2174   // Remove the braces from around the name.
2175   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2176
2177   std::pair<unsigned, const TargetRegisterClass*> R =
2178     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2179
2180   // Figure out which register class contains this reg.
2181   const TargetRegisterInfo *RI =
2182       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2183   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2184        E = RI->regclass_end(); RCI != E; ++RCI) {
2185     const TargetRegisterClass *RC = *RCI;
2186
2187     // If none of the value types for this register class are valid, we
2188     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2189     if (!isLegalRC(RC))
2190       continue;
2191
2192     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2193          I != E; ++I) {
2194       if (RegName.equals_lower(RI->getName(*I))) {
2195         std::pair<unsigned, const TargetRegisterClass*> S =
2196           std::make_pair(*I, RC);
2197
2198         // If this register class has the requested value type, return it,
2199         // otherwise keep searching and return the first class found
2200         // if no other is found which explicitly has the requested type.
2201         if (RC->hasType(VT))
2202           return S;
2203         else if (!R.second)
2204           R = S;
2205       }
2206     }
2207   }
2208
2209   return R;
2210 }
2211
2212 //===----------------------------------------------------------------------===//
2213 // Constraint Selection.
2214
2215 /// isMatchingInputConstraint - Return true of this is an input operand that is
2216 /// a matching constraint like "4".
2217 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2218   assert(!ConstraintCode.empty() && "No known constraint!");
2219   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2220 }
2221
2222 /// getMatchedOperand - If this is an input matching constraint, this method
2223 /// returns the output operand it matches.
2224 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2225   assert(!ConstraintCode.empty() && "No known constraint!");
2226   return atoi(ConstraintCode.c_str());
2227 }
2228
2229
2230 /// ParseConstraints - Split up the constraint string from the inline
2231 /// assembly value into the specific constraints and their prefixes,
2232 /// and also tie in the associated operand values.
2233 /// If this returns an empty vector, and if the constraint string itself
2234 /// isn't empty, there was an error parsing.
2235 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2236     ImmutableCallSite CS) const {
2237   /// ConstraintOperands - Information about all of the constraints.
2238   AsmOperandInfoVector ConstraintOperands;
2239   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2240   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2241
2242   // Do a prepass over the constraints, canonicalizing them, and building up the
2243   // ConstraintOperands list.
2244   InlineAsm::ConstraintInfoVector
2245     ConstraintInfos = IA->ParseConstraints();
2246
2247   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2248   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2249
2250   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2251     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2252     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2253
2254     // Update multiple alternative constraint count.
2255     if (OpInfo.multipleAlternatives.size() > maCount)
2256       maCount = OpInfo.multipleAlternatives.size();
2257
2258     OpInfo.ConstraintVT = MVT::Other;
2259
2260     // Compute the value type for each operand.
2261     switch (OpInfo.Type) {
2262     case InlineAsm::isOutput:
2263       // Indirect outputs just consume an argument.
2264       if (OpInfo.isIndirect) {
2265         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2266         break;
2267       }
2268
2269       // The return value of the call is this value.  As such, there is no
2270       // corresponding argument.
2271       assert(!CS.getType()->isVoidTy() &&
2272              "Bad inline asm!");
2273       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2274         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2275       } else {
2276         assert(ResNo == 0 && "Asm only has one result!");
2277         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2278       }
2279       ++ResNo;
2280       break;
2281     case InlineAsm::isInput:
2282       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2283       break;
2284     case InlineAsm::isClobber:
2285       // Nothing to do.
2286       break;
2287     }
2288
2289     if (OpInfo.CallOperandVal) {
2290       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2291       if (OpInfo.isIndirect) {
2292         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2293         if (!PtrTy)
2294           report_fatal_error("Indirect operand for inline asm not a pointer!");
2295         OpTy = PtrTy->getElementType();
2296       }
2297
2298       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2299       if (StructType *STy = dyn_cast<StructType>(OpTy))
2300         if (STy->getNumElements() == 1)
2301           OpTy = STy->getElementType(0);
2302
2303       // If OpTy is not a single value, it may be a struct/union that we
2304       // can tile with integers.
2305       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2306         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2307         switch (BitSize) {
2308         default: break;
2309         case 1:
2310         case 8:
2311         case 16:
2312         case 32:
2313         case 64:
2314         case 128:
2315           OpInfo.ConstraintVT =
2316             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2317           break;
2318         }
2319       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2320         unsigned PtrSize
2321           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2322         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2323       } else {
2324         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2325       }
2326     }
2327   }
2328
2329   // If we have multiple alternative constraints, select the best alternative.
2330   if (ConstraintInfos.size()) {
2331     if (maCount) {
2332       unsigned bestMAIndex = 0;
2333       int bestWeight = -1;
2334       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2335       int weight = -1;
2336       unsigned maIndex;
2337       // Compute the sums of the weights for each alternative, keeping track
2338       // of the best (highest weight) one so far.
2339       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2340         int weightSum = 0;
2341         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2342             cIndex != eIndex; ++cIndex) {
2343           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2344           if (OpInfo.Type == InlineAsm::isClobber)
2345             continue;
2346
2347           // If this is an output operand with a matching input operand,
2348           // look up the matching input. If their types mismatch, e.g. one
2349           // is an integer, the other is floating point, or their sizes are
2350           // different, flag it as an maCantMatch.
2351           if (OpInfo.hasMatchingInput()) {
2352             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2353             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2354               if ((OpInfo.ConstraintVT.isInteger() !=
2355                    Input.ConstraintVT.isInteger()) ||
2356                   (OpInfo.ConstraintVT.getSizeInBits() !=
2357                    Input.ConstraintVT.getSizeInBits())) {
2358                 weightSum = -1;  // Can't match.
2359                 break;
2360               }
2361             }
2362           }
2363           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2364           if (weight == -1) {
2365             weightSum = -1;
2366             break;
2367           }
2368           weightSum += weight;
2369         }
2370         // Update best.
2371         if (weightSum > bestWeight) {
2372           bestWeight = weightSum;
2373           bestMAIndex = maIndex;
2374         }
2375       }
2376
2377       // Now select chosen alternative in each constraint.
2378       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2379           cIndex != eIndex; ++cIndex) {
2380         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2381         if (cInfo.Type == InlineAsm::isClobber)
2382           continue;
2383         cInfo.selectAlternative(bestMAIndex);
2384       }
2385     }
2386   }
2387
2388   // Check and hook up tied operands, choose constraint code to use.
2389   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2390       cIndex != eIndex; ++cIndex) {
2391     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2392
2393     // If this is an output operand with a matching input operand, look up the
2394     // matching input. If their types mismatch, e.g. one is an integer, the
2395     // other is floating point, or their sizes are different, flag it as an
2396     // error.
2397     if (OpInfo.hasMatchingInput()) {
2398       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2399
2400       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2401         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2402           getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
2403                                        OpInfo.ConstraintVT);
2404         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2405           getRegForInlineAsmConstraint(Input.ConstraintCode,
2406                                        Input.ConstraintVT);
2407         if ((OpInfo.ConstraintVT.isInteger() !=
2408              Input.ConstraintVT.isInteger()) ||
2409             (MatchRC.second != InputRC.second)) {
2410           report_fatal_error("Unsupported asm: input constraint"
2411                              " with a matching output constraint of"
2412                              " incompatible type!");
2413         }
2414       }
2415
2416     }
2417   }
2418
2419   return ConstraintOperands;
2420 }
2421
2422
2423 /// getConstraintGenerality - Return an integer indicating how general CT
2424 /// is.
2425 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2426   switch (CT) {
2427   case TargetLowering::C_Other:
2428   case TargetLowering::C_Unknown:
2429     return 0;
2430   case TargetLowering::C_Register:
2431     return 1;
2432   case TargetLowering::C_RegisterClass:
2433     return 2;
2434   case TargetLowering::C_Memory:
2435     return 3;
2436   }
2437   llvm_unreachable("Invalid constraint type");
2438 }
2439
2440 /// Examine constraint type and operand type and determine a weight value.
2441 /// This object must already have been set up with the operand type
2442 /// and the current alternative constraint selected.
2443 TargetLowering::ConstraintWeight
2444   TargetLowering::getMultipleConstraintMatchWeight(
2445     AsmOperandInfo &info, int maIndex) const {
2446   InlineAsm::ConstraintCodeVector *rCodes;
2447   if (maIndex >= (int)info.multipleAlternatives.size())
2448     rCodes = &info.Codes;
2449   else
2450     rCodes = &info.multipleAlternatives[maIndex].Codes;
2451   ConstraintWeight BestWeight = CW_Invalid;
2452
2453   // Loop over the options, keeping track of the most general one.
2454   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2455     ConstraintWeight weight =
2456       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2457     if (weight > BestWeight)
2458       BestWeight = weight;
2459   }
2460
2461   return BestWeight;
2462 }
2463
2464 /// Examine constraint type and operand type and determine a weight value.
2465 /// This object must already have been set up with the operand type
2466 /// and the current alternative constraint selected.
2467 TargetLowering::ConstraintWeight
2468   TargetLowering::getSingleConstraintMatchWeight(
2469     AsmOperandInfo &info, const char *constraint) const {
2470   ConstraintWeight weight = CW_Invalid;
2471   Value *CallOperandVal = info.CallOperandVal;
2472     // If we don't have a value, we can't do a match,
2473     // but allow it at the lowest weight.
2474   if (!CallOperandVal)
2475     return CW_Default;
2476   // Look at the constraint type.
2477   switch (*constraint) {
2478     case 'i': // immediate integer.
2479     case 'n': // immediate integer with a known value.
2480       if (isa<ConstantInt>(CallOperandVal))
2481         weight = CW_Constant;
2482       break;
2483     case 's': // non-explicit intregal immediate.
2484       if (isa<GlobalValue>(CallOperandVal))
2485         weight = CW_Constant;
2486       break;
2487     case 'E': // immediate float if host format.
2488     case 'F': // immediate float.
2489       if (isa<ConstantFP>(CallOperandVal))
2490         weight = CW_Constant;
2491       break;
2492     case '<': // memory operand with autodecrement.
2493     case '>': // memory operand with autoincrement.
2494     case 'm': // memory operand.
2495     case 'o': // offsettable memory operand
2496     case 'V': // non-offsettable memory operand
2497       weight = CW_Memory;
2498       break;
2499     case 'r': // general register.
2500     case 'g': // general register, memory operand or immediate integer.
2501               // note: Clang converts "g" to "imr".
2502       if (CallOperandVal->getType()->isIntegerTy())
2503         weight = CW_Register;
2504       break;
2505     case 'X': // any operand.
2506     default:
2507       weight = CW_Default;
2508       break;
2509   }
2510   return weight;
2511 }
2512
2513 /// ChooseConstraint - If there are multiple different constraints that we
2514 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2515 /// This is somewhat tricky: constraints fall into four classes:
2516 ///    Other         -> immediates and magic values
2517 ///    Register      -> one specific register
2518 ///    RegisterClass -> a group of regs
2519 ///    Memory        -> memory
2520 /// Ideally, we would pick the most specific constraint possible: if we have
2521 /// something that fits into a register, we would pick it.  The problem here
2522 /// is that if we have something that could either be in a register or in
2523 /// memory that use of the register could cause selection of *other*
2524 /// operands to fail: they might only succeed if we pick memory.  Because of
2525 /// this the heuristic we use is:
2526 ///
2527 ///  1) If there is an 'other' constraint, and if the operand is valid for
2528 ///     that constraint, use it.  This makes us take advantage of 'i'
2529 ///     constraints when available.
2530 ///  2) Otherwise, pick the most general constraint present.  This prefers
2531 ///     'm' over 'r', for example.
2532 ///
2533 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2534                              const TargetLowering &TLI,
2535                              SDValue Op, SelectionDAG *DAG) {
2536   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2537   unsigned BestIdx = 0;
2538   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2539   int BestGenerality = -1;
2540
2541   // Loop over the options, keeping track of the most general one.
2542   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2543     TargetLowering::ConstraintType CType =
2544       TLI.getConstraintType(OpInfo.Codes[i]);
2545
2546     // If this is an 'other' constraint, see if the operand is valid for it.
2547     // For example, on X86 we might have an 'rI' constraint.  If the operand
2548     // is an integer in the range [0..31] we want to use I (saving a load
2549     // of a register), otherwise we must use 'r'.
2550     if (CType == TargetLowering::C_Other && Op.getNode()) {
2551       assert(OpInfo.Codes[i].size() == 1 &&
2552              "Unhandled multi-letter 'other' constraint");
2553       std::vector<SDValue> ResultOps;
2554       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2555                                        ResultOps, *DAG);
2556       if (!ResultOps.empty()) {
2557         BestType = CType;
2558         BestIdx = i;
2559         break;
2560       }
2561     }
2562
2563     // Things with matching constraints can only be registers, per gcc
2564     // documentation.  This mainly affects "g" constraints.
2565     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2566       continue;
2567
2568     // This constraint letter is more general than the previous one, use it.
2569     int Generality = getConstraintGenerality(CType);
2570     if (Generality > BestGenerality) {
2571       BestType = CType;
2572       BestIdx = i;
2573       BestGenerality = Generality;
2574     }
2575   }
2576
2577   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2578   OpInfo.ConstraintType = BestType;
2579 }
2580
2581 /// ComputeConstraintToUse - Determines the constraint code and constraint
2582 /// type to use for the specific AsmOperandInfo, setting
2583 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2584 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2585                                             SDValue Op,
2586                                             SelectionDAG *DAG) const {
2587   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2588
2589   // Single-letter constraints ('r') are very common.
2590   if (OpInfo.Codes.size() == 1) {
2591     OpInfo.ConstraintCode = OpInfo.Codes[0];
2592     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2593   } else {
2594     ChooseConstraint(OpInfo, *this, Op, DAG);
2595   }
2596
2597   // 'X' matches anything.
2598   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2599     // Labels and constants are handled elsewhere ('X' is the only thing
2600     // that matches labels).  For Functions, the type here is the type of
2601     // the result, which is not what we want to look at; leave them alone.
2602     Value *v = OpInfo.CallOperandVal;
2603     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2604       OpInfo.CallOperandVal = v;
2605       return;
2606     }
2607
2608     // Otherwise, try to resolve it to something we know about by looking at
2609     // the actual operand type.
2610     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2611       OpInfo.ConstraintCode = Repl;
2612       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2613     }
2614   }
2615 }
2616
2617 /// \brief Given an exact SDIV by a constant, create a multiplication
2618 /// with the multiplicative inverse of the constant.
2619 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2620                                        SelectionDAG &DAG) const {
2621   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2622   APInt d = C->getAPIntValue();
2623   assert(d != 0 && "Division by zero!");
2624
2625   // Shift the value upfront if it is even, so the LSB is one.
2626   unsigned ShAmt = d.countTrailingZeros();
2627   if (ShAmt) {
2628     // TODO: For UDIV use SRL instead of SRA.
2629     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
2630     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt, false, false,
2631                       true);
2632     d = d.ashr(ShAmt);
2633   }
2634
2635   // Calculate the multiplicative inverse, using Newton's method.
2636   APInt t, xn = d;
2637   while ((t = d*xn) != 1)
2638     xn *= APInt(d.getBitWidth(), 2) - t;
2639
2640   Op2 = DAG.getConstant(xn, Op1.getValueType());
2641   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2642 }
2643
2644 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2645 /// return a DAG expression to select that will generate the same value by
2646 /// multiplying by a magic number.
2647 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2648 SDValue TargetLowering::BuildSDIV(SDNode *N, const APInt &Divisor,
2649                                   SelectionDAG &DAG, bool IsAfterLegalization,
2650                                   std::vector<SDNode *> *Created) const {
2651   EVT VT = N->getValueType(0);
2652   SDLoc dl(N);
2653
2654   // Check to see if we can do this.
2655   // FIXME: We should be more aggressive here.
2656   if (!isTypeLegal(VT))
2657     return SDValue();
2658
2659   APInt::ms magics = Divisor.magic();
2660
2661   // Multiply the numerator (operand 0) by the magic value
2662   // FIXME: We should support doing a MUL in a wider type
2663   SDValue Q;
2664   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2665                             isOperationLegalOrCustom(ISD::MULHS, VT))
2666     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2667                     DAG.getConstant(magics.m, VT));
2668   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2669                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2670     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2671                               N->getOperand(0),
2672                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2673   else
2674     return SDValue();       // No mulhs or equvialent
2675   // If d > 0 and m < 0, add the numerator
2676   if (Divisor.isStrictlyPositive() && magics.m.isNegative()) {
2677     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2678     if (Created)
2679       Created->push_back(Q.getNode());
2680   }
2681   // If d < 0 and m > 0, subtract the numerator.
2682   if (Divisor.isNegative() && magics.m.isStrictlyPositive()) {
2683     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2684     if (Created)
2685       Created->push_back(Q.getNode());
2686   }
2687   // Shift right algebraic if shift value is nonzero
2688   if (magics.s > 0) {
2689     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2690                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2691     if (Created)
2692       Created->push_back(Q.getNode());
2693   }
2694   // Extract the sign bit and add it to the quotient
2695   SDValue T = DAG.getNode(ISD::SRL, dl, VT, Q,
2696                           DAG.getConstant(VT.getScalarSizeInBits() - 1,
2697                                           getShiftAmountTy(Q.getValueType())));
2698   if (Created)
2699     Created->push_back(T.getNode());
2700   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2701 }
2702
2703 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2704 /// return a DAG expression to select that will generate the same value by
2705 /// multiplying by a magic number.
2706 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2707 SDValue TargetLowering::BuildUDIV(SDNode *N, const APInt &Divisor,
2708                                   SelectionDAG &DAG, bool IsAfterLegalization,
2709                                   std::vector<SDNode *> *Created) const {
2710   EVT VT = N->getValueType(0);
2711   SDLoc dl(N);
2712
2713   // Check to see if we can do this.
2714   // FIXME: We should be more aggressive here.
2715   if (!isTypeLegal(VT))
2716     return SDValue();
2717
2718   // FIXME: We should use a narrower constant when the upper
2719   // bits are known to be zero.
2720   APInt::mu magics = Divisor.magicu();
2721
2722   SDValue Q = N->getOperand(0);
2723
2724   // If the divisor is even, we can avoid using the expensive fixup by shifting
2725   // the divided value upfront.
2726   if (magics.a != 0 && !Divisor[0]) {
2727     unsigned Shift = Divisor.countTrailingZeros();
2728     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2729                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
2730     if (Created)
2731       Created->push_back(Q.getNode());
2732
2733     // Get magic number for the shifted divisor.
2734     magics = Divisor.lshr(Shift).magicu(Shift);
2735     assert(magics.a == 0 && "Should use cheap fixup now");
2736   }
2737
2738   // Multiply the numerator (operand 0) by the magic value
2739   // FIXME: We should support doing a MUL in a wider type
2740   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2741                             isOperationLegalOrCustom(ISD::MULHU, VT))
2742     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
2743   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2744                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2745     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2746                             DAG.getConstant(magics.m, VT)).getNode(), 1);
2747   else
2748     return SDValue();       // No mulhu or equvialent
2749   if (Created)
2750     Created->push_back(Q.getNode());
2751
2752   if (magics.a == 0) {
2753     assert(magics.s < Divisor.getBitWidth() &&
2754            "We shouldn't generate an undefined shift!");
2755     return DAG.getNode(ISD::SRL, dl, VT, Q,
2756                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2757   } else {
2758     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2759     if (Created)
2760       Created->push_back(NPQ.getNode());
2761     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2762                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
2763     if (Created)
2764       Created->push_back(NPQ.getNode());
2765     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2766     if (Created)
2767       Created->push_back(NPQ.getNode());
2768     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2769              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
2770   }
2771 }
2772
2773 bool TargetLowering::
2774 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2775   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2776     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2777                                 "be a constant integer");
2778     return true;
2779   }
2780
2781   return false;
2782 }
2783
2784 //===----------------------------------------------------------------------===//
2785 // Legalization Utilities
2786 //===----------------------------------------------------------------------===//
2787
2788 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2789                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2790                                SDValue RL, SDValue RH) const {
2791   EVT VT = N->getValueType(0);
2792   SDLoc dl(N);
2793
2794   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2795   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2796   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2797   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2798   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2799     unsigned OuterBitSize = VT.getSizeInBits();
2800     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2801     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2802     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2803
2804     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2805     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2806            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2807
2808     if (!LL.getNode() && !RL.getNode() &&
2809         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2810       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2811       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2812     }
2813
2814     if (!LL.getNode())
2815       return false;
2816
2817     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2818     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2819         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2820       // The inputs are both zero-extended.
2821       if (HasUMUL_LOHI) {
2822         // We can emit a umul_lohi.
2823         Lo = DAG.getNode(ISD::UMUL_LOHI, dl,
2824                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2825         Hi = SDValue(Lo.getNode(), 1);
2826         return true;
2827       }
2828       if (HasMULHU) {
2829         // We can emit a mulhu+mul.
2830         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2831         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2832         return true;
2833       }
2834     }
2835     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2836       // The input values are both sign-extended.
2837       if (HasSMUL_LOHI) {
2838         // We can emit a smul_lohi.
2839         Lo = DAG.getNode(ISD::SMUL_LOHI, dl,
2840                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2841         Hi = SDValue(Lo.getNode(), 1);
2842         return true;
2843       }
2844       if (HasMULHS) {
2845         // We can emit a mulhs+mul.
2846         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2847         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2848         return true;
2849       }
2850     }
2851
2852     if (!LH.getNode() && !RH.getNode() &&
2853         isOperationLegalOrCustom(ISD::SRL, VT) &&
2854         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2855       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2856       SDValue Shift = DAG.getConstant(ShiftAmt, getShiftAmountTy(VT));
2857       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2858       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2859       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2860       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2861     }
2862
2863     if (!LH.getNode())
2864       return false;
2865
2866     if (HasUMUL_LOHI) {
2867       // Lo,Hi = umul LHS, RHS.
2868       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2869                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2870       Lo = UMulLOHI;
2871       Hi = UMulLOHI.getValue(1);
2872       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2873       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2874       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2875       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2876       return true;
2877     }
2878     if (HasMULHU) {
2879       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2880       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2881       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2882       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2883       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2884       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2885       return true;
2886     }
2887   }
2888   return false;
2889 }
2890
2891 bool TargetLowering::expandFP_TO_SINT(SDNode *Node, SDValue &Result,
2892                                SelectionDAG &DAG) const {
2893   EVT VT = Node->getOperand(0).getValueType();
2894   EVT NVT = Node->getValueType(0);
2895   SDLoc dl(SDValue(Node, 0));
2896
2897   // FIXME: Only f32 to i64 conversions are supported.
2898   if (VT != MVT::f32 || NVT != MVT::i64)
2899     return false;
2900
2901   // Expand f32 -> i64 conversion
2902   // This algorithm comes from compiler-rt's implementation of fixsfdi:
2903   // https://github.com/llvm-mirror/compiler-rt/blob/master/lib/builtins/fixsfdi.c
2904   EVT IntVT = EVT::getIntegerVT(*DAG.getContext(),
2905                                 VT.getSizeInBits());
2906   SDValue ExponentMask = DAG.getConstant(0x7F800000, IntVT);
2907   SDValue ExponentLoBit = DAG.getConstant(23, IntVT);
2908   SDValue Bias = DAG.getConstant(127, IntVT);
2909   SDValue SignMask = DAG.getConstant(APInt::getSignBit(VT.getSizeInBits()),
2910                                      IntVT);
2911   SDValue SignLowBit = DAG.getConstant(VT.getSizeInBits() - 1, IntVT);
2912   SDValue MantissaMask = DAG.getConstant(0x007FFFFF, IntVT);
2913
2914   SDValue Bits = DAG.getNode(ISD::BITCAST, dl, IntVT, Node->getOperand(0));
2915
2916   SDValue ExponentBits = DAG.getNode(ISD::SRL, dl, IntVT,
2917       DAG.getNode(ISD::AND, dl, IntVT, Bits, ExponentMask),
2918       DAG.getZExtOrTrunc(ExponentLoBit, dl, getShiftAmountTy(IntVT)));
2919   SDValue Exponent = DAG.getNode(ISD::SUB, dl, IntVT, ExponentBits, Bias);
2920
2921   SDValue Sign = DAG.getNode(ISD::SRA, dl, IntVT,
2922       DAG.getNode(ISD::AND, dl, IntVT, Bits, SignMask),
2923       DAG.getZExtOrTrunc(SignLowBit, dl, getShiftAmountTy(IntVT)));
2924   Sign = DAG.getSExtOrTrunc(Sign, dl, NVT);
2925
2926   SDValue R = DAG.getNode(ISD::OR, dl, IntVT,
2927       DAG.getNode(ISD::AND, dl, IntVT, Bits, MantissaMask),
2928       DAG.getConstant(0x00800000, IntVT));
2929
2930   R = DAG.getZExtOrTrunc(R, dl, NVT);
2931
2932
2933   R = DAG.getSelectCC(dl, Exponent, ExponentLoBit,
2934      DAG.getNode(ISD::SHL, dl, NVT, R,
2935                  DAG.getZExtOrTrunc(
2936                     DAG.getNode(ISD::SUB, dl, IntVT, Exponent, ExponentLoBit),
2937                     dl, getShiftAmountTy(IntVT))),
2938      DAG.getNode(ISD::SRL, dl, NVT, R,
2939                  DAG.getZExtOrTrunc(
2940                     DAG.getNode(ISD::SUB, dl, IntVT, ExponentLoBit, Exponent),
2941                     dl, getShiftAmountTy(IntVT))),
2942      ISD::SETGT);
2943
2944   SDValue Ret = DAG.getNode(ISD::SUB, dl, NVT,
2945       DAG.getNode(ISD::XOR, dl, NVT, R, Sign),
2946       Sign);
2947
2948   Result = DAG.getSelectCC(dl, Exponent, DAG.getConstant(0, IntVT),
2949       DAG.getConstant(0, NVT), Ret, ISD::SETLT);
2950   return true;
2951 }