lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include <cctype>
  35 using namespace llvm;
  36
  37 /// NOTE: The constructor takes ownership of TLOF.
  38 TargetLowering::TargetLowering(const TargetMachine &tm,
  39                                const TargetLoweringObjectFile *tlof)
  40   : TargetLoweringBase(tm, tlof) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return nullptr;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = isSigned;
 100     Entry.isZExt = !isSigned;
 101     Args.push_back(Entry);
 102   }
 103   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 104
 105   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 106   TargetLowering::
 107   CallLoweringInfo CLI(DAG.getEntryNode(), RetTy, isSigned, !isSigned, false,
 108                     false, 0, getLibcallCallingConv(LC),
 109                     /*isTailCall=*/false,
 110                     doesNotReturn, isReturnValueUsed, Callee, Args,
 111                     DAG, dl);
 112   return LowerCallTo(CLI);
 113 }
 114
 115
 116 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 117 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 118 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 119                                          SDValue &NewLHS, SDValue &NewRHS,
 120                                          ISD::CondCode &CCCode,
 121                                          SDLoc dl) const {
 122   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 123          && "Unsupported setcc type!");
 124
 125   // Expand into one or more soft-fp libcall(s).
 126   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 127   switch (CCCode) {
 128   case ISD::SETEQ:
 129   case ISD::SETOEQ:
 130     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 131           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 132     break;
 133   case ISD::SETNE:
 134   case ISD::SETUNE:
 135     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 136           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 137     break;
 138   case ISD::SETGE:
 139   case ISD::SETOGE:
 140     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 141           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 142     break;
 143   case ISD::SETLT:
 144   case ISD::SETOLT:
 145     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 146           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 147     break;
 148   case ISD::SETLE:
 149   case ISD::SETOLE:
 150     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 151           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 152     break;
 153   case ISD::SETGT:
 154   case ISD::SETOGT:
 155     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 156           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 157     break;
 158   case ISD::SETUO:
 159     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 160           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 161     break;
 162   case ISD::SETO:
 163     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 164           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 165     break;
 166   default:
 167     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 168           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 169     switch (CCCode) {
 170     case ISD::SETONE:
 171       // SETONE = SETOLT | SETOGT
 172       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 173             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 174       // Fallthrough
 175     case ISD::SETUGT:
 176       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 177             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 178       break;
 179     case ISD::SETUGE:
 180       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 181             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 182       break;
 183     case ISD::SETULT:
 184       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 185             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 186       break;
 187     case ISD::SETULE:
 188       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 189             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 190       break;
 191     case ISD::SETUEQ:
 192       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 193             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 194       break;
 195     default: llvm_unreachable("Do not know how to soften this setcc!");
 196     }
 197   }
 198
 199   // Use the target specific return value for comparions lib calls.
 200   EVT RetVT = getCmpLibcallReturnType();
 201   SDValue Ops[2] = { NewLHS, NewRHS };
 202   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 203                        dl).first;
 204   NewRHS = DAG.getConstant(0, RetVT);
 205   CCCode = getCmpLibcallCC(LC1);
 206   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 207     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 208                               getSetCCResultType(*DAG.getContext(), RetVT),
 209                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 210     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 211                          dl).first;
 212     NewLHS = DAG.getNode(ISD::SETCC, dl,
 213                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 214                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 215     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 216     NewRHS = SDValue();
 217   }
 218 }
 219
 220 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 221 /// current function.  The returned value is a member of the
 222 /// MachineJumpTableInfo::JTEntryKind enum.
 223 unsigned TargetLowering::getJumpTableEncoding() const {
 224   // In non-pic modes, just use the address of a block.
 225   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 226     return MachineJumpTableInfo::EK_BlockAddress;
 227
 228   // In PIC mode, if the target supports a GPRel32 directive, use it.
 229   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 230     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 231
 232   // Otherwise, use a label difference.
 233   return MachineJumpTableInfo::EK_LabelDifference32;
 234 }
 235
 236 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 237                                                  SelectionDAG &DAG) const {
 238   // If our PIC model is GP relative, use the global offset table as the base.
 239   unsigned JTEncoding = getJumpTableEncoding();
 240
 241   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 242       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 243     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 244
 245   return Table;
 246 }
 247
 248 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 249 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 250 /// MCExpr.
 251 const MCExpr *
 252 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 253                                              unsigned JTI,MCContext &Ctx) const{
 254   // The normal PIC reloc base is the label at the start of the jump table.
 255   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 256 }
 257
 258 bool
 259 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 260   // Assume that everything is safe in static mode.
 261   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 262     return true;
 263
 264   // In dynamic-no-pic mode, assume that known defined values are safe.
 265   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 266       GA &&
 267       !GA->getGlobal()->isDeclaration() &&
 268       !GA->getGlobal()->isWeakForLinker())
 269     return true;
 270
 271   // Otherwise assume nothing is safe.
 272   return false;
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 //  Optimization Methods
 277 //===----------------------------------------------------------------------===//
 278
 279 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 280 /// specified instruction is a constant integer.  If so, check to see if there
 281 /// are any bits set in the constant that are not demanded.  If so, shrink the
 282 /// constant and return true.
 283 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 284                                                         const APInt &Demanded) {
 285   SDLoc dl(Op);
 286
 287   // FIXME: ISD::SELECT, ISD::SELECT_CC
 288   switch (Op.getOpcode()) {
 289   default: break;
 290   case ISD::XOR:
 291   case ISD::AND:
 292   case ISD::OR: {
 293     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 294     if (!C) return false;
 295
 296     if (Op.getOpcode() == ISD::XOR &&
 297         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 298       return false;
 299
 300     // if we can expand it to have all bits set, do it
 301     if (C->getAPIntValue().intersects(~Demanded)) {
 302       EVT VT = Op.getValueType();
 303       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 304                                 DAG.getConstant(Demanded &
 305                                                 C->getAPIntValue(),
 306                                                 VT));
 307       return CombineTo(Op, New);
 308     }
 309
 310     break;
 311   }
 312   }
 313
 314   return false;
 315 }
 316
 317 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 318 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 319 /// cast, but it could be generalized for targets with other types of
 320 /// implicit widening casts.
 321 bool
 322 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 323                                                     unsigned BitWidth,
 324                                                     const APInt &Demanded,
 325                                                     SDLoc dl) {
 326   assert(Op.getNumOperands() == 2 &&
 327          "ShrinkDemandedOp only supports binary operators!");
 328   assert(Op.getNode()->getNumValues() == 1 &&
 329          "ShrinkDemandedOp only supports nodes with one result!");
 330
 331   // Don't do this if the node has another user, which may require the
 332   // full value.
 333   if (!Op.getNode()->hasOneUse())
 334     return false;
 335
 336   // Search for the smallest integer type with free casts to and from
 337   // Op's type. For expedience, just check power-of-2 integer types.
 338   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 339   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 340   unsigned SmallVTBits = DemandedSize;
 341   if (!isPowerOf2_32(SmallVTBits))
 342     SmallVTBits = NextPowerOf2(SmallVTBits);
 343   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 344     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 345     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 346         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 347       // We found a type with free casts.
 348       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 349                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 350                                           Op.getNode()->getOperand(0)),
 351                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 352                                           Op.getNode()->getOperand(1)));
 353       bool NeedZext = DemandedSize > SmallVTBits;
 354       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 355                               dl, Op.getValueType(), X);
 356       return CombineTo(Op, Z);
 357     }
 358   }
 359   return false;
 360 }
 361
 362 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 363 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 364 /// use this information to simplify Op, create a new simplified DAG node and
 365 /// return true, returning the original and new nodes in Old and New. Otherwise,
 366 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 367 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 368 /// only be accurate for those bits in the DemandedMask.
 369 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 370                                           const APInt &DemandedMask,
 371                                           APInt &KnownZero,
 372                                           APInt &KnownOne,
 373                                           TargetLoweringOpt &TLO,
 374                                           unsigned Depth) const {
 375   unsigned BitWidth = DemandedMask.getBitWidth();
 376   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 377          "Mask size mismatches value type size!");
 378   APInt NewMask = DemandedMask;
 379   SDLoc dl(Op);
 380
 381   // Don't know anything.
 382   KnownZero = KnownOne = APInt(BitWidth, 0);
 383
 384   // Other users may use these bits.
 385   if (!Op.getNode()->hasOneUse()) {
 386     if (Depth != 0) {
 387       // If not at the root, Just compute the KnownZero/KnownOne bits to
 388       // simplify things downstream.
 389       TLO.DAG.ComputeMaskedBits(Op, KnownZero, KnownOne, Depth);
 390       return false;
 391     }
 392     // If this is the root being simplified, allow it to have multiple uses,
 393     // just set the NewMask to all bits.
 394     NewMask = APInt::getAllOnesValue(BitWidth);
 395   } else if (DemandedMask == 0) {
 396     // Not demanding any bits from Op.
 397     if (Op.getOpcode() != ISD::UNDEF)
 398       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 399     return false;
 400   } else if (Depth == 6) {        // Limit search depth.
 401     return false;
 402   }
 403
 404   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 405   switch (Op.getOpcode()) {
 406   case ISD::Constant:
 407     // We know all of the bits for a constant!
 408     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 409     KnownZero = ~KnownOne;
 410     return false;   // Don't fall through, will infinitely loop.
 411   case ISD::AND:
 412     // If the RHS is a constant, check to see if the LHS would be zero without
 413     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 414     // simplify the LHS, here we're using information from the LHS to simplify
 415     // the RHS.
 416     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 417       APInt LHSZero, LHSOne;
 418       // Do not increment Depth here; that can cause an infinite loop.
 419       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 420       // If the LHS already has zeros where RHSC does, this and is dead.
 421       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 422         return TLO.CombineTo(Op, Op.getOperand(0));
 423       // If any of the set bits in the RHS are known zero on the LHS, shrink
 424       // the constant.
 425       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 426         return true;
 427     }
 428
 429     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 430                              KnownOne, TLO, Depth+1))
 431       return true;
 432     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 433     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 434                              KnownZero2, KnownOne2, TLO, Depth+1))
 435       return true;
 436     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 437
 438     // If all of the demanded bits are known one on one side, return the other.
 439     // These bits cannot contribute to the result of the 'and'.
 440     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 441       return TLO.CombineTo(Op, Op.getOperand(0));
 442     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 443       return TLO.CombineTo(Op, Op.getOperand(1));
 444     // If all of the demanded bits in the inputs are known zeros, return zero.
 445     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 446       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 447     // If the RHS is a constant, see if we can simplify it.
 448     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 449       return true;
 450     // If the operation can be done in a smaller type, do so.
 451     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 452       return true;
 453
 454     // Output known-1 bits are only known if set in both the LHS & RHS.
 455     KnownOne &= KnownOne2;
 456     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 457     KnownZero |= KnownZero2;
 458     break;
 459   case ISD::OR:
 460     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 461                              KnownOne, TLO, Depth+1))
 462       return true;
 463     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 464     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 465                              KnownZero2, KnownOne2, TLO, Depth+1))
 466       return true;
 467     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 468
 469     // If all of the demanded bits are known zero on one side, return the other.
 470     // These bits cannot contribute to the result of the 'or'.
 471     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 472       return TLO.CombineTo(Op, Op.getOperand(0));
 473     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 474       return TLO.CombineTo(Op, Op.getOperand(1));
 475     // If all of the potentially set bits on one side are known to be set on
 476     // the other side, just use the 'other' side.
 477     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 478       return TLO.CombineTo(Op, Op.getOperand(0));
 479     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 480       return TLO.CombineTo(Op, Op.getOperand(1));
 481     // If the RHS is a constant, see if we can simplify it.
 482     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 483       return true;
 484     // If the operation can be done in a smaller type, do so.
 485     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 486       return true;
 487
 488     // Output known-0 bits are only known if clear in both the LHS & RHS.
 489     KnownZero &= KnownZero2;
 490     // Output known-1 are known to be set if set in either the LHS | RHS.
 491     KnownOne |= KnownOne2;
 492     break;
 493   case ISD::XOR:
 494     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 495                              KnownOne, TLO, Depth+1))
 496       return true;
 497     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 498     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 499                              KnownOne2, TLO, Depth+1))
 500       return true;
 501     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 502
 503     // If all of the demanded bits are known zero on one side, return the other.
 504     // These bits cannot contribute to the result of the 'xor'.
 505     if ((KnownZero & NewMask) == NewMask)
 506       return TLO.CombineTo(Op, Op.getOperand(0));
 507     if ((KnownZero2 & NewMask) == NewMask)
 508       return TLO.CombineTo(Op, Op.getOperand(1));
 509     // If the operation can be done in a smaller type, do so.
 510     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 511       return true;
 512
 513     // If all of the unknown bits are known to be zero on one side or the other
 514     // (but not both) turn this into an *inclusive* or.
 515     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 516     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 517       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 518                                                Op.getOperand(0),
 519                                                Op.getOperand(1)));
 520
 521     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 522     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 523     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 524     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 525
 526     // If all of the demanded bits on one side are known, and all of the set
 527     // bits on that side are also known to be set on the other side, turn this
 528     // into an AND, as we know the bits will be cleared.
 529     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 530     // NB: it is okay if more bits are known than are requested
 531     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 532       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 533         EVT VT = Op.getValueType();
 534         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 535         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 536                                                  Op.getOperand(0), ANDC));
 537       }
 538     }
 539
 540     // If the RHS is a constant, see if we can simplify it.
 541     // for XOR, we prefer to force bits to 1 if they will make a -1.
 542     // if we can't force bits, try to shrink constant
 543     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 544       APInt Expanded = C->getAPIntValue() | (~NewMask);
 545       // if we can expand it to have all bits set, do it
 546       if (Expanded.isAllOnesValue()) {
 547         if (Expanded != C->getAPIntValue()) {
 548           EVT VT = Op.getValueType();
 549           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 550                                           TLO.DAG.getConstant(Expanded, VT));
 551           return TLO.CombineTo(Op, New);
 552         }
 553         // if it already has all the bits set, nothing to change
 554         // but don't shrink either!
 555       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 556         return true;
 557       }
 558     }
 559
 560     KnownZero = KnownZeroOut;
 561     KnownOne  = KnownOneOut;
 562     break;
 563   case ISD::SELECT:
 564     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 565                              KnownOne, TLO, Depth+1))
 566       return true;
 567     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 568                              KnownOne2, TLO, Depth+1))
 569       return true;
 570     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 571     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 572
 573     // If the operands are constants, see if we can simplify them.
 574     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 575       return true;
 576
 577     // Only known if known in both the LHS and RHS.
 578     KnownOne &= KnownOne2;
 579     KnownZero &= KnownZero2;
 580     break;
 581   case ISD::SELECT_CC:
 582     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 583                              KnownOne, TLO, Depth+1))
 584       return true;
 585     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 586                              KnownOne2, TLO, Depth+1))
 587       return true;
 588     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 589     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 590
 591     // If the operands are constants, see if we can simplify them.
 592     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 593       return true;
 594
 595     // Only known if known in both the LHS and RHS.
 596     KnownOne &= KnownOne2;
 597     KnownZero &= KnownZero2;
 598     break;
 599   case ISD::SHL:
 600     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 601       unsigned ShAmt = SA->getZExtValue();
 602       SDValue InOp = Op.getOperand(0);
 603
 604       // If the shift count is an invalid immediate, don't do anything.
 605       if (ShAmt >= BitWidth)
 606         break;
 607
 608       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 609       // single shift.  We can do this if the bottom bits (which are shifted
 610       // out) are never demanded.
 611       if (InOp.getOpcode() == ISD::SRL &&
 612           isa<ConstantSDNode>(InOp.getOperand(1))) {
 613         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 614           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 615           unsigned Opc = ISD::SHL;
 616           int Diff = ShAmt-C1;
 617           if (Diff < 0) {
 618             Diff = -Diff;
 619             Opc = ISD::SRL;
 620           }
 621
 622           SDValue NewSA =
 623             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 624           EVT VT = Op.getValueType();
 625           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 626                                                    InOp.getOperand(0), NewSA));
 627         }
 628       }
 629
 630       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 631                                KnownZero, KnownOne, TLO, Depth+1))
 632         return true;
 633
 634       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 635       // are not demanded. This will likely allow the anyext to be folded away.
 636       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 637         SDValue InnerOp = InOp.getNode()->getOperand(0);
 638         EVT InnerVT = InnerOp.getValueType();
 639         unsigned InnerBits = InnerVT.getSizeInBits();
 640         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 641             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 642           EVT ShTy = getShiftAmountTy(InnerVT);
 643           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 644             ShTy = InnerVT;
 645           SDValue NarrowShl =
 646             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 647                             TLO.DAG.getConstant(ShAmt, ShTy));
 648           return
 649             TLO.CombineTo(Op,
 650                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 651                                           NarrowShl));
 652         }
 653         // Repeat the SHL optimization above in cases where an extension
 654         // intervenes: (shl (anyext (shr x, c1)), c2) to
 655         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 656         // aren't demanded (as above) and that the shifted upper c1 bits of
 657         // x aren't demanded.
 658         if (InOp.hasOneUse() &&
 659             InnerOp.getOpcode() == ISD::SRL &&
 660             InnerOp.hasOneUse() &&
 661             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 662           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 663             ->getZExtValue();
 664           if (InnerShAmt < ShAmt &&
 665               InnerShAmt < InnerBits &&
 666               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 667               NewMask.trunc(ShAmt) == 0) {
 668             SDValue NewSA =
 669               TLO.DAG.getConstant(ShAmt - InnerShAmt,
 670                                   Op.getOperand(1).getValueType());
 671             EVT VT = Op.getValueType();
 672             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 673                                              InnerOp.getOperand(0));
 674             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 675                                                      NewExt, NewSA));
 676           }
 677         }
 678       }
 679
 680       KnownZero <<= SA->getZExtValue();
 681       KnownOne  <<= SA->getZExtValue();
 682       // low bits known zero.
 683       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 684     }
 685     break;
 686   case ISD::SRL:
 687     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 688       EVT VT = Op.getValueType();
 689       unsigned ShAmt = SA->getZExtValue();
 690       unsigned VTSize = VT.getSizeInBits();
 691       SDValue InOp = Op.getOperand(0);
 692
 693       // If the shift count is an invalid immediate, don't do anything.
 694       if (ShAmt >= BitWidth)
 695         break;
 696
 697       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 698       // single shift.  We can do this if the top bits (which are shifted out)
 699       // are never demanded.
 700       if (InOp.getOpcode() == ISD::SHL &&
 701           isa<ConstantSDNode>(InOp.getOperand(1))) {
 702         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 703           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 704           unsigned Opc = ISD::SRL;
 705           int Diff = ShAmt-C1;
 706           if (Diff < 0) {
 707             Diff = -Diff;
 708             Opc = ISD::SHL;
 709           }
 710
 711           SDValue NewSA =
 712             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 713           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 714                                                    InOp.getOperand(0), NewSA));
 715         }
 716       }
 717
 718       // Compute the new bits that are at the top now.
 719       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 720                                KnownZero, KnownOne, TLO, Depth+1))
 721         return true;
 722       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 723       KnownZero = KnownZero.lshr(ShAmt);
 724       KnownOne  = KnownOne.lshr(ShAmt);
 725
 726       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 727       KnownZero |= HighBits;  // High bits known zero.
 728     }
 729     break;
 730   case ISD::SRA:
 731     // If this is an arithmetic shift right and only the low-bit is set, we can
 732     // always convert this into a logical shr, even if the shift amount is
 733     // variable.  The low bit of the shift cannot be an input sign bit unless
 734     // the shift amount is >= the size of the datatype, which is undefined.
 735     if (NewMask == 1)
 736       return TLO.CombineTo(Op,
 737                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 738                                            Op.getOperand(0), Op.getOperand(1)));
 739
 740     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 741       EVT VT = Op.getValueType();
 742       unsigned ShAmt = SA->getZExtValue();
 743
 744       // If the shift count is an invalid immediate, don't do anything.
 745       if (ShAmt >= BitWidth)
 746         break;
 747
 748       APInt InDemandedMask = (NewMask << ShAmt);
 749
 750       // If any of the demanded bits are produced by the sign extension, we also
 751       // demand the input sign bit.
 752       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 753       if (HighBits.intersects(NewMask))
 754         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 755
 756       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 757                                KnownZero, KnownOne, TLO, Depth+1))
 758         return true;
 759       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 760       KnownZero = KnownZero.lshr(ShAmt);
 761       KnownOne  = KnownOne.lshr(ShAmt);
 762
 763       // Handle the sign bit, adjusted to where it is now in the mask.
 764       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 765
 766       // If the input sign bit is known to be zero, or if none of the top bits
 767       // are demanded, turn this into an unsigned shift right.
 768       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 769         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 770                                                  Op.getOperand(0),
 771                                                  Op.getOperand(1)));
 772
 773       int Log2 = NewMask.exactLogBase2();
 774       if (Log2 >= 0) {
 775         // The bit must come from the sign.
 776         SDValue NewSA =
 777           TLO.DAG.getConstant(BitWidth - 1 - Log2,
 778                               Op.getOperand(1).getValueType());
 779         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 780                                                  Op.getOperand(0), NewSA));
 781       }
 782
 783       if (KnownOne.intersects(SignBit))
 784         // New bits are known one.
 785         KnownOne |= HighBits;
 786     }
 787     break;
 788   case ISD::SIGN_EXTEND_INREG: {
 789     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 790
 791     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 792     // If we only care about the highest bit, don't bother shifting right.
 793     if (MsbMask == DemandedMask) {
 794       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 795       SDValue InOp = Op.getOperand(0);
 796
 797       // Compute the correct shift amount type, which must be getShiftAmountTy
 798       // for scalar types after legalization.
 799       EVT ShiftAmtTy = Op.getValueType();
 800       if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 801         ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 802
 803       SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, ShiftAmtTy);
 804       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 805                                             Op.getValueType(), InOp, ShiftAmt));
 806     }
 807
 808     // Sign extension.  Compute the demanded bits in the result that are not
 809     // present in the input.
 810     APInt NewBits =
 811       APInt::getHighBitsSet(BitWidth,
 812                             BitWidth - ExVT.getScalarType().getSizeInBits());
 813
 814     // If none of the extended bits are demanded, eliminate the sextinreg.
 815     if ((NewBits & NewMask) == 0)
 816       return TLO.CombineTo(Op, Op.getOperand(0));
 817
 818     APInt InSignBit =
 819       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 820     APInt InputDemandedBits =
 821       APInt::getLowBitsSet(BitWidth,
 822                            ExVT.getScalarType().getSizeInBits()) &
 823       NewMask;
 824
 825     // Since the sign extended bits are demanded, we know that the sign
 826     // bit is demanded.
 827     InputDemandedBits |= InSignBit;
 828
 829     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 830                              KnownZero, KnownOne, TLO, Depth+1))
 831       return true;
 832     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 833
 834     // If the sign bit of the input is known set or clear, then we know the
 835     // top bits of the result.
 836
 837     // If the input sign bit is known zero, convert this into a zero extension.
 838     if (KnownZero.intersects(InSignBit))
 839       return TLO.CombineTo(Op,
 840                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 841
 842     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 843       KnownOne |= NewBits;
 844       KnownZero &= ~NewBits;
 845     } else {                       // Input sign bit unknown
 846       KnownZero &= ~NewBits;
 847       KnownOne &= ~NewBits;
 848     }
 849     break;
 850   }
 851   case ISD::ZERO_EXTEND: {
 852     unsigned OperandBitWidth =
 853       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 854     APInt InMask = NewMask.trunc(OperandBitWidth);
 855
 856     // If none of the top bits are demanded, convert this into an any_extend.
 857     APInt NewBits =
 858       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 859     if (!NewBits.intersects(NewMask))
 860       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 861                                                Op.getValueType(),
 862                                                Op.getOperand(0)));
 863
 864     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 865                              KnownZero, KnownOne, TLO, Depth+1))
 866       return true;
 867     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 868     KnownZero = KnownZero.zext(BitWidth);
 869     KnownOne = KnownOne.zext(BitWidth);
 870     KnownZero |= NewBits;
 871     break;
 872   }
 873   case ISD::SIGN_EXTEND: {
 874     EVT InVT = Op.getOperand(0).getValueType();
 875     unsigned InBits = InVT.getScalarType().getSizeInBits();
 876     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 877     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 878     APInt NewBits   = ~InMask & NewMask;
 879
 880     // If none of the top bits are demanded, convert this into an any_extend.
 881     if (NewBits == 0)
 882       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 883                                               Op.getValueType(),
 884                                               Op.getOperand(0)));
 885
 886     // Since some of the sign extended bits are demanded, we know that the sign
 887     // bit is demanded.
 888     APInt InDemandedBits = InMask & NewMask;
 889     InDemandedBits |= InSignBit;
 890     InDemandedBits = InDemandedBits.trunc(InBits);
 891
 892     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 893                              KnownOne, TLO, Depth+1))
 894       return true;
 895     KnownZero = KnownZero.zext(BitWidth);
 896     KnownOne = KnownOne.zext(BitWidth);
 897
 898     // If the sign bit is known zero, convert this to a zero extend.
 899     if (KnownZero.intersects(InSignBit))
 900       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 901                                                Op.getValueType(),
 902                                                Op.getOperand(0)));
 903
 904     // If the sign bit is known one, the top bits match.
 905     if (KnownOne.intersects(InSignBit)) {
 906       KnownOne |= NewBits;
 907       assert((KnownZero & NewBits) == 0);
 908     } else {   // Otherwise, top bits aren't known.
 909       assert((KnownOne & NewBits) == 0);
 910       assert((KnownZero & NewBits) == 0);
 911     }
 912     break;
 913   }
 914   case ISD::ANY_EXTEND: {
 915     unsigned OperandBitWidth =
 916       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 917     APInt InMask = NewMask.trunc(OperandBitWidth);
 918     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 919                              KnownZero, KnownOne, TLO, Depth+1))
 920       return true;
 921     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 922     KnownZero = KnownZero.zext(BitWidth);
 923     KnownOne = KnownOne.zext(BitWidth);
 924     break;
 925   }
 926   case ISD::TRUNCATE: {
 927     // Simplify the input, using demanded bit information, and compute the known
 928     // zero/one bits live out.
 929     unsigned OperandBitWidth =
 930       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 931     APInt TruncMask = NewMask.zext(OperandBitWidth);
 932     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 933                              KnownZero, KnownOne, TLO, Depth+1))
 934       return true;
 935     KnownZero = KnownZero.trunc(BitWidth);
 936     KnownOne = KnownOne.trunc(BitWidth);
 937
 938     // If the input is only used by this truncate, see if we can shrink it based
 939     // on the known demanded bits.
 940     if (Op.getOperand(0).getNode()->hasOneUse()) {
 941       SDValue In = Op.getOperand(0);
 942       switch (In.getOpcode()) {
 943       default: break;
 944       case ISD::SRL:
 945         // Shrink SRL by a constant if none of the high bits shifted in are
 946         // demanded.
 947         if (TLO.LegalTypes() &&
 948             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 949           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 950           // undesirable.
 951           break;
 952         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 953         if (!ShAmt)
 954           break;
 955         SDValue Shift = In.getOperand(1);
 956         if (TLO.LegalTypes()) {
 957           uint64_t ShVal = ShAmt->getZExtValue();
 958           Shift =
 959             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
 960         }
 961
 962         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
 963                                                OperandBitWidth - BitWidth);
 964         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
 965
 966         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
 967           // None of the shifted in bits are needed.  Add a truncate of the
 968           // shift input, then shift it.
 969           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
 970                                              Op.getValueType(),
 971                                              In.getOperand(0));
 972           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
 973                                                    Op.getValueType(),
 974                                                    NewTrunc,
 975                                                    Shift));
 976         }
 977         break;
 978       }
 979     }
 980
 981     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 982     break;
 983   }
 984   case ISD::AssertZext: {
 985     // AssertZext demands all of the high bits, plus any of the low bits
 986     // demanded by its users.
 987     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 988     APInt InMask = APInt::getLowBitsSet(BitWidth,
 989                                         VT.getSizeInBits());
 990     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
 991                              KnownZero, KnownOne, TLO, Depth+1))
 992       return true;
 993     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 994
 995     KnownZero |= ~InMask & NewMask;
 996     break;
 997   }
 998   case ISD::BITCAST:
 999     // If this is an FP->Int bitcast and if the sign bit is the only
1000     // thing demanded, turn this into a FGETSIGN.
1001     if (!TLO.LegalOperations() &&
1002         !Op.getValueType().isVector() &&
1003         !Op.getOperand(0).getValueType().isVector() &&
1004         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1005         Op.getOperand(0).getValueType().isFloatingPoint()) {
1006       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1007       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1008       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1009         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1010         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1011         // place.  We expect the SHL to be eliminated by other optimizations.
1012         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1013         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1014         if (!OpVTLegal && OpVTSizeInBits > 32)
1015           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1016         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1017         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1018         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1019                                                  Op.getValueType(),
1020                                                  Sign, ShAmt));
1021       }
1022     }
1023     break;
1024   case ISD::ADD:
1025   case ISD::MUL:
1026   case ISD::SUB: {
1027     // Add, Sub, and Mul don't demand any bits in positions beyond that
1028     // of the highest bit demanded of them.
1029     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1030                                         BitWidth - NewMask.countLeadingZeros());
1031     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1032                              KnownOne2, TLO, Depth+1))
1033       return true;
1034     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1035                              KnownOne2, TLO, Depth+1))
1036       return true;
1037     // See if the operation should be performed at a smaller bit width.
1038     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1039       return true;
1040   }
1041   // FALL THROUGH
1042   default:
1043     // Just use ComputeMaskedBits to compute output bits.
1044     TLO.DAG.ComputeMaskedBits(Op, KnownZero, KnownOne, Depth);
1045     break;
1046   }
1047
1048   // If we know the value of all of the demanded bits, return this as a
1049   // constant.
1050   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1051     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1052
1053   return false;
1054 }
1055
1056 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1057 /// in Mask are known to be either zero or one and return them in the
1058 /// KnownZero/KnownOne bitsets.
1059 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1060                                                     APInt &KnownZero,
1061                                                     APInt &KnownOne,
1062                                                     const SelectionDAG &DAG,
1063                                                     unsigned Depth) const {
1064   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1065           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1066           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1067           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1068          "Should use MaskedValueIsZero if you don't know whether Op"
1069          " is a target node!");
1070   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1071 }
1072
1073 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1074 /// targets that want to expose additional information about sign bits to the
1075 /// DAG Combiner.
1076 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1077                                                          const SelectionDAG &,
1078                                                          unsigned Depth) const {
1079   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1080           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1081           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1082           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1083          "Should use ComputeNumSignBits if you don't know whether Op"
1084          " is a target node!");
1085   return 1;
1086 }
1087
1088 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1089 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1090 /// determine which bit is set.
1091 ///
1092 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1093   // A left-shift of a constant one will have exactly one bit set, because
1094   // shifting the bit off the end is undefined.
1095   if (Val.getOpcode() == ISD::SHL)
1096     if (ConstantSDNode *C =
1097          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1098       if (C->getAPIntValue() == 1)
1099         return true;
1100
1101   // Similarly, a right-shift of a constant sign-bit will have exactly
1102   // one bit set.
1103   if (Val.getOpcode() == ISD::SRL)
1104     if (ConstantSDNode *C =
1105          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1106       if (C->getAPIntValue().isSignBit())
1107         return true;
1108
1109   // More could be done here, though the above checks are enough
1110   // to handle some common cases.
1111
1112   // Fall back to ComputeMaskedBits to catch other known cases.
1113   EVT OpVT = Val.getValueType();
1114   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1115   APInt KnownZero, KnownOne;
1116   DAG.ComputeMaskedBits(Val, KnownZero, KnownOne);
1117   return (KnownZero.countPopulation() == BitWidth - 1) &&
1118          (KnownOne.countPopulation() == 1);
1119 }
1120
1121 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1122   if (!N)
1123     return false;
1124
1125   bool IsVec = false;
1126   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1127   if (!CN) {
1128     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1129     if (!BV)
1130       return false;
1131
1132     IsVec = true;
1133     CN = BV->getConstantSplatValue();
1134   }
1135
1136   switch (getBooleanContents(IsVec)) {
1137   case UndefinedBooleanContent:
1138     return CN->getAPIntValue()[0];
1139   case ZeroOrOneBooleanContent:
1140     return CN->isOne();
1141   case ZeroOrNegativeOneBooleanContent:
1142     return CN->isAllOnesValue();
1143   }
1144
1145   llvm_unreachable("Invalid boolean contents");
1146 }
1147
1148 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1149   if (!N)
1150     return false;
1151
1152   bool IsVec = false;
1153   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1154   if (!CN) {
1155     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1156     if (!BV)
1157       return false;
1158
1159     IsVec = true;
1160     CN = BV->getConstantSplatValue();
1161   }
1162
1163   if (getBooleanContents(IsVec) == UndefinedBooleanContent)
1164     return !CN->getAPIntValue()[0];
1165
1166   return CN->isNullValue();
1167 }
1168
1169 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1170 /// and cc. If it is unable to simplify it, return a null SDValue.
1171 SDValue
1172 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1173                               ISD::CondCode Cond, bool foldBooleans,
1174                               DAGCombinerInfo &DCI, SDLoc dl) const {
1175   SelectionDAG &DAG = DCI.DAG;
1176
1177   // These setcc operations always fold.
1178   switch (Cond) {
1179   default: break;
1180   case ISD::SETFALSE:
1181   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1182   case ISD::SETTRUE:
1183   case ISD::SETTRUE2: {
1184     TargetLowering::BooleanContent Cnt = getBooleanContents(VT.isVector());
1185     return DAG.getConstant(
1186         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, VT);
1187   }
1188   }
1189
1190   // Ensure that the constant occurs on the RHS, and fold constant
1191   // comparisons.
1192   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1193   if (isa<ConstantSDNode>(N0.getNode()) &&
1194       (DCI.isBeforeLegalizeOps() ||
1195        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1196     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1197
1198   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1199     const APInt &C1 = N1C->getAPIntValue();
1200
1201     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1202     // equality comparison, then we're just comparing whether X itself is
1203     // zero.
1204     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1205         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1206         N0.getOperand(1).getOpcode() == ISD::Constant) {
1207       const APInt &ShAmt
1208         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1209       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1210           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1211         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1212           // (srl (ctlz x), 5) == 0  -> X != 0
1213           // (srl (ctlz x), 5) != 1  -> X != 0
1214           Cond = ISD::SETNE;
1215         } else {
1216           // (srl (ctlz x), 5) != 0  -> X == 0
1217           // (srl (ctlz x), 5) == 1  -> X == 0
1218           Cond = ISD::SETEQ;
1219         }
1220         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1221         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1222                             Zero, Cond);
1223       }
1224     }
1225
1226     SDValue CTPOP = N0;
1227     // Look through truncs that don't change the value of a ctpop.
1228     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1229       CTPOP = N0.getOperand(0);
1230
1231     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1232         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1233                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1234       EVT CTVT = CTPOP.getValueType();
1235       SDValue CTOp = CTPOP.getOperand(0);
1236
1237       // (ctpop x) u< 2 -> (x & x-1) == 0
1238       // (ctpop x) u> 1 -> (x & x-1) != 0
1239       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1240         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1241                                   DAG.getConstant(1, CTVT));
1242         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1243         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1244         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1245       }
1246
1247       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1248     }
1249
1250     // (zext x) == C --> x == (trunc C)
1251     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1252         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1253       unsigned MinBits = N0.getValueSizeInBits();
1254       SDValue PreZExt;
1255       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1256         // ZExt
1257         MinBits = N0->getOperand(0).getValueSizeInBits();
1258         PreZExt = N0->getOperand(0);
1259       } else if (N0->getOpcode() == ISD::AND) {
1260         // DAGCombine turns costly ZExts into ANDs
1261         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1262           if ((C->getAPIntValue()+1).isPowerOf2()) {
1263             MinBits = C->getAPIntValue().countTrailingOnes();
1264             PreZExt = N0->getOperand(0);
1265           }
1266       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1267         // ZEXTLOAD
1268         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1269           MinBits = LN0->getMemoryVT().getSizeInBits();
1270           PreZExt = N0;
1271         }
1272       }
1273
1274       // Make sure we're not losing bits from the constant.
1275       if (MinBits > 0 &&
1276           MinBits < C1.getBitWidth() && MinBits >= C1.getActiveBits()) {
1277         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1278         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1279           // Will get folded away.
1280           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
1281           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1282           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1283         }
1284       }
1285     }
1286
1287     // If the LHS is '(and load, const)', the RHS is 0,
1288     // the test is for equality or unsigned, and all 1 bits of the const are
1289     // in the same partial word, see if we can shorten the load.
1290     if (DCI.isBeforeLegalize() &&
1291         !ISD::isSignedIntSetCC(Cond) &&
1292         N0.getOpcode() == ISD::AND && C1 == 0 &&
1293         N0.getNode()->hasOneUse() &&
1294         isa<LoadSDNode>(N0.getOperand(0)) &&
1295         N0.getOperand(0).getNode()->hasOneUse() &&
1296         isa<ConstantSDNode>(N0.getOperand(1))) {
1297       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1298       APInt bestMask;
1299       unsigned bestWidth = 0, bestOffset = 0;
1300       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1301         unsigned origWidth = N0.getValueType().getSizeInBits();
1302         unsigned maskWidth = origWidth;
1303         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1304         // 8 bits, but have to be careful...
1305         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1306           origWidth = Lod->getMemoryVT().getSizeInBits();
1307         const APInt &Mask =
1308           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1309         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1310           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1311           for (unsigned offset=0; offset<origWidth/width; offset++) {
1312             if ((newMask & Mask) == Mask) {
1313               if (!getDataLayout()->isLittleEndian())
1314                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1315               else
1316                 bestOffset = (uint64_t)offset * (width/8);
1317               bestMask = Mask.lshr(offset * (width/8) * 8);
1318               bestWidth = width;
1319               break;
1320             }
1321             newMask = newMask << width;
1322           }
1323         }
1324       }
1325       if (bestWidth) {
1326         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1327         if (newVT.isRound()) {
1328           EVT PtrType = Lod->getOperand(1).getValueType();
1329           SDValue Ptr = Lod->getBasePtr();
1330           if (bestOffset != 0)
1331             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1332                               DAG.getConstant(bestOffset, PtrType));
1333           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1334           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1335                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1336                                         false, false, false, NewAlign);
1337           return DAG.getSetCC(dl, VT,
1338                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1339                                       DAG.getConstant(bestMask.trunc(bestWidth),
1340                                                       newVT)),
1341                               DAG.getConstant(0LL, newVT), Cond);
1342         }
1343       }
1344     }
1345
1346     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1347     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1348       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1349
1350       // If the comparison constant has bits in the upper part, the
1351       // zero-extended value could never match.
1352       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1353                                               C1.getBitWidth() - InSize))) {
1354         switch (Cond) {
1355         case ISD::SETUGT:
1356         case ISD::SETUGE:
1357         case ISD::SETEQ: return DAG.getConstant(0, VT);
1358         case ISD::SETULT:
1359         case ISD::SETULE:
1360         case ISD::SETNE: return DAG.getConstant(1, VT);
1361         case ISD::SETGT:
1362         case ISD::SETGE:
1363           // True if the sign bit of C1 is set.
1364           return DAG.getConstant(C1.isNegative(), VT);
1365         case ISD::SETLT:
1366         case ISD::SETLE:
1367           // True if the sign bit of C1 isn't set.
1368           return DAG.getConstant(C1.isNonNegative(), VT);
1369         default:
1370           break;
1371         }
1372       }
1373
1374       // Otherwise, we can perform the comparison with the low bits.
1375       switch (Cond) {
1376       case ISD::SETEQ:
1377       case ISD::SETNE:
1378       case ISD::SETUGT:
1379       case ISD::SETUGE:
1380       case ISD::SETULT:
1381       case ISD::SETULE: {
1382         EVT newVT = N0.getOperand(0).getValueType();
1383         if (DCI.isBeforeLegalizeOps() ||
1384             (isOperationLegal(ISD::SETCC, newVT) &&
1385              getCondCodeAction(Cond, newVT.getSimpleVT())==Legal))
1386           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1387                               DAG.getConstant(C1.trunc(InSize), newVT),
1388                               Cond);
1389         break;
1390       }
1391       default:
1392         break;   // todo, be more careful with signed comparisons
1393       }
1394     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1395                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1396       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1397       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1398       EVT ExtDstTy = N0.getValueType();
1399       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1400
1401       // If the constant doesn't fit into the number of bits for the source of
1402       // the sign extension, it is impossible for both sides to be equal.
1403       if (C1.getMinSignedBits() > ExtSrcTyBits)
1404         return DAG.getConstant(Cond == ISD::SETNE, VT);
1405
1406       SDValue ZextOp;
1407       EVT Op0Ty = N0.getOperand(0).getValueType();
1408       if (Op0Ty == ExtSrcTy) {
1409         ZextOp = N0.getOperand(0);
1410       } else {
1411         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1412         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1413                               DAG.getConstant(Imm, Op0Ty));
1414       }
1415       if (!DCI.isCalledByLegalizer())
1416         DCI.AddToWorklist(ZextOp.getNode());
1417       // Otherwise, make this a use of a zext.
1418       return DAG.getSetCC(dl, VT, ZextOp,
1419                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1420                                                               ExtDstTyBits,
1421                                                               ExtSrcTyBits),
1422                                           ExtDstTy),
1423                           Cond);
1424     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1425                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1426       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1427       if (N0.getOpcode() == ISD::SETCC &&
1428           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1429         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1430         if (TrueWhenTrue)
1431           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1432         // Invert the condition.
1433         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1434         CC = ISD::getSetCCInverse(CC,
1435                                   N0.getOperand(0).getValueType().isInteger());
1436         if (DCI.isBeforeLegalizeOps() ||
1437             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1438           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1439       }
1440
1441       if ((N0.getOpcode() == ISD::XOR ||
1442            (N0.getOpcode() == ISD::AND &&
1443             N0.getOperand(0).getOpcode() == ISD::XOR &&
1444             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1445           isa<ConstantSDNode>(N0.getOperand(1)) &&
1446           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1447         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1448         // can only do this if the top bits are known zero.
1449         unsigned BitWidth = N0.getValueSizeInBits();
1450         if (DAG.MaskedValueIsZero(N0,
1451                                   APInt::getHighBitsSet(BitWidth,
1452                                                         BitWidth-1))) {
1453           // Okay, get the un-inverted input value.
1454           SDValue Val;
1455           if (N0.getOpcode() == ISD::XOR)
1456             Val = N0.getOperand(0);
1457           else {
1458             assert(N0.getOpcode() == ISD::AND &&
1459                     N0.getOperand(0).getOpcode() == ISD::XOR);
1460             // ((X^1)&1)^1 -> X & 1
1461             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1462                               N0.getOperand(0).getOperand(0),
1463                               N0.getOperand(1));
1464           }
1465
1466           return DAG.getSetCC(dl, VT, Val, N1,
1467                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1468         }
1469       } else if (N1C->getAPIntValue() == 1 &&
1470                  (VT == MVT::i1 ||
1471                   getBooleanContents(false) == ZeroOrOneBooleanContent)) {
1472         SDValue Op0 = N0;
1473         if (Op0.getOpcode() == ISD::TRUNCATE)
1474           Op0 = Op0.getOperand(0);
1475
1476         if ((Op0.getOpcode() == ISD::XOR) &&
1477             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1478             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1479           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1480           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1481           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1482                               Cond);
1483         }
1484         if (Op0.getOpcode() == ISD::AND &&
1485             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1486             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1487           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1488           if (Op0.getValueType().bitsGT(VT))
1489             Op0 = DAG.getNode(ISD::AND, dl, VT,
1490                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1491                           DAG.getConstant(1, VT));
1492           else if (Op0.getValueType().bitsLT(VT))
1493             Op0 = DAG.getNode(ISD::AND, dl, VT,
1494                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1495                         DAG.getConstant(1, VT));
1496
1497           return DAG.getSetCC(dl, VT, Op0,
1498                               DAG.getConstant(0, Op0.getValueType()),
1499                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1500         }
1501         if (Op0.getOpcode() == ISD::AssertZext &&
1502             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1503           return DAG.getSetCC(dl, VT, Op0,
1504                               DAG.getConstant(0, Op0.getValueType()),
1505                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1506       }
1507     }
1508
1509     APInt MinVal, MaxVal;
1510     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1511     if (ISD::isSignedIntSetCC(Cond)) {
1512       MinVal = APInt::getSignedMinValue(OperandBitSize);
1513       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1514     } else {
1515       MinVal = APInt::getMinValue(OperandBitSize);
1516       MaxVal = APInt::getMaxValue(OperandBitSize);
1517     }
1518
1519     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1520     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1521       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1522       // X >= C0 --> X > (C0 - 1)
1523       APInt C = C1 - 1;
1524       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1525       if ((DCI.isBeforeLegalizeOps() ||
1526            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1527           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1528                                 isLegalICmpImmediate(C.getSExtValue())))) {
1529         return DAG.getSetCC(dl, VT, N0,
1530                             DAG.getConstant(C, N1.getValueType()),
1531                             NewCC);
1532       }
1533     }
1534
1535     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1536       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1537       // X <= C0 --> X < (C0 + 1)
1538       APInt C = C1 + 1;
1539       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1540       if ((DCI.isBeforeLegalizeOps() ||
1541            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1542           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1543                                 isLegalICmpImmediate(C.getSExtValue())))) {
1544         return DAG.getSetCC(dl, VT, N0,
1545                             DAG.getConstant(C, N1.getValueType()),
1546                             NewCC);
1547       }
1548     }
1549
1550     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1551       return DAG.getConstant(0, VT);      // X < MIN --> false
1552     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1553       return DAG.getConstant(1, VT);      // X >= MIN --> true
1554     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1555       return DAG.getConstant(0, VT);      // X > MAX --> false
1556     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1557       return DAG.getConstant(1, VT);      // X <= MAX --> true
1558
1559     // Canonicalize setgt X, Min --> setne X, Min
1560     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1561       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1562     // Canonicalize setlt X, Max --> setne X, Max
1563     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1564       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1565
1566     // If we have setult X, 1, turn it into seteq X, 0
1567     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1568       return DAG.getSetCC(dl, VT, N0,
1569                           DAG.getConstant(MinVal, N0.getValueType()),
1570                           ISD::SETEQ);
1571     // If we have setugt X, Max-1, turn it into seteq X, Max
1572     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1573       return DAG.getSetCC(dl, VT, N0,
1574                           DAG.getConstant(MaxVal, N0.getValueType()),
1575                           ISD::SETEQ);
1576
1577     // If we have "setcc X, C0", check to see if we can shrink the immediate
1578     // by changing cc.
1579
1580     // SETUGT X, SINTMAX  -> SETLT X, 0
1581     if (Cond == ISD::SETUGT &&
1582         C1 == APInt::getSignedMaxValue(OperandBitSize))
1583       return DAG.getSetCC(dl, VT, N0,
1584                           DAG.getConstant(0, N1.getValueType()),
1585                           ISD::SETLT);
1586
1587     // SETULT X, SINTMIN  -> SETGT X, -1
1588     if (Cond == ISD::SETULT &&
1589         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1590       SDValue ConstMinusOne =
1591           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1592                           N1.getValueType());
1593       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1594     }
1595
1596     // Fold bit comparisons when we can.
1597     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1598         (VT == N0.getValueType() ||
1599          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1600         N0.getOpcode() == ISD::AND)
1601       if (ConstantSDNode *AndRHS =
1602                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1603         EVT ShiftTy = DCI.isBeforeLegalize() ?
1604           getPointerTy() : getShiftAmountTy(N0.getValueType());
1605         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1606           // Perform the xform if the AND RHS is a single bit.
1607           if (AndRHS->getAPIntValue().isPowerOf2()) {
1608             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1609                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1610                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1611           }
1612         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1613           // (X & 8) == 8  -->  (X & 8) >> 3
1614           // Perform the xform if C1 is a single bit.
1615           if (C1.isPowerOf2()) {
1616             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1617                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1618                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1619           }
1620         }
1621       }
1622
1623     if (C1.getMinSignedBits() <= 64 &&
1624         !isLegalICmpImmediate(C1.getSExtValue())) {
1625       // (X & -256) == 256 -> (X >> 8) == 1
1626       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1627           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1628         if (ConstantSDNode *AndRHS =
1629             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1630           const APInt &AndRHSC = AndRHS->getAPIntValue();
1631           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1632             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1633             EVT ShiftTy = DCI.isBeforeLegalize() ?
1634               getPointerTy() : getShiftAmountTy(N0.getValueType());
1635             EVT CmpTy = N0.getValueType();
1636             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1637                                         DAG.getConstant(ShiftBits, ShiftTy));
1638             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), CmpTy);
1639             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1640           }
1641         }
1642       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1643                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1644         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1645         // X <  0x100000000 -> (X >> 32) <  1
1646         // X >= 0x100000000 -> (X >> 32) >= 1
1647         // X <= 0x0ffffffff -> (X >> 32) <  1
1648         // X >  0x0ffffffff -> (X >> 32) >= 1
1649         unsigned ShiftBits;
1650         APInt NewC = C1;
1651         ISD::CondCode NewCond = Cond;
1652         if (AdjOne) {
1653           ShiftBits = C1.countTrailingOnes();
1654           NewC = NewC + 1;
1655           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1656         } else {
1657           ShiftBits = C1.countTrailingZeros();
1658         }
1659         NewC = NewC.lshr(ShiftBits);
1660         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1661           EVT ShiftTy = DCI.isBeforeLegalize() ?
1662             getPointerTy() : getShiftAmountTy(N0.getValueType());
1663           EVT CmpTy = N0.getValueType();
1664           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1665                                       DAG.getConstant(ShiftBits, ShiftTy));
1666           SDValue CmpRHS = DAG.getConstant(NewC, CmpTy);
1667           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1668         }
1669       }
1670     }
1671   }
1672
1673   if (isa<ConstantFPSDNode>(N0.getNode())) {
1674     // Constant fold or commute setcc.
1675     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1676     if (O.getNode()) return O;
1677   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1678     // If the RHS of an FP comparison is a constant, simplify it away in
1679     // some cases.
1680     if (CFP->getValueAPF().isNaN()) {
1681       // If an operand is known to be a nan, we can fold it.
1682       switch (ISD::getUnorderedFlavor(Cond)) {
1683       default: llvm_unreachable("Unknown flavor!");
1684       case 0:  // Known false.
1685         return DAG.getConstant(0, VT);
1686       case 1:  // Known true.
1687         return DAG.getConstant(1, VT);
1688       case 2:  // Undefined.
1689         return DAG.getUNDEF(VT);
1690       }
1691     }
1692
1693     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1694     // constant if knowing that the operand is non-nan is enough.  We prefer to
1695     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1696     // materialize 0.0.
1697     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1698       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1699
1700     // If the condition is not legal, see if we can find an equivalent one
1701     // which is legal.
1702     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1703       // If the comparison was an awkward floating-point == or != and one of
1704       // the comparison operands is infinity or negative infinity, convert the
1705       // condition to a less-awkward <= or >=.
1706       if (CFP->getValueAPF().isInfinity()) {
1707         if (CFP->getValueAPF().isNegative()) {
1708           if (Cond == ISD::SETOEQ &&
1709               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1710             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1711           if (Cond == ISD::SETUEQ &&
1712               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1713             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1714           if (Cond == ISD::SETUNE &&
1715               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1716             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1717           if (Cond == ISD::SETONE &&
1718               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1719             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1720         } else {
1721           if (Cond == ISD::SETOEQ &&
1722               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1723             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1724           if (Cond == ISD::SETUEQ &&
1725               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1726             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1727           if (Cond == ISD::SETUNE &&
1728               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1729             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1730           if (Cond == ISD::SETONE &&
1731               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1732             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1733         }
1734       }
1735     }
1736   }
1737
1738   if (N0 == N1) {
1739     // The sext(setcc()) => setcc() optimization relies on the appropriate
1740     // constant being emitted.
1741     uint64_t EqVal = 0;
1742     switch (getBooleanContents(N0.getValueType().isVector())) {
1743     case UndefinedBooleanContent:
1744     case ZeroOrOneBooleanContent:
1745       EqVal = ISD::isTrueWhenEqual(Cond);
1746       break;
1747     case ZeroOrNegativeOneBooleanContent:
1748       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1749       break;
1750     }
1751
1752     // We can always fold X == X for integer setcc's.
1753     if (N0.getValueType().isInteger()) {
1754       return DAG.getConstant(EqVal, VT);
1755     }
1756     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1757     if (UOF == 2)   // FP operators that are undefined on NaNs.
1758       return DAG.getConstant(EqVal, VT);
1759     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1760       return DAG.getConstant(EqVal, VT);
1761     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1762     // if it is not already.
1763     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1764     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1765           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1766       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1767   }
1768
1769   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1770       N0.getValueType().isInteger()) {
1771     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1772         N0.getOpcode() == ISD::XOR) {
1773       // Simplify (X+Y) == (X+Z) -->  Y == Z
1774       if (N0.getOpcode() == N1.getOpcode()) {
1775         if (N0.getOperand(0) == N1.getOperand(0))
1776           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1777         if (N0.getOperand(1) == N1.getOperand(1))
1778           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1779         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1780           // If X op Y == Y op X, try other combinations.
1781           if (N0.getOperand(0) == N1.getOperand(1))
1782             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1783                                 Cond);
1784           if (N0.getOperand(1) == N1.getOperand(0))
1785             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1786                                 Cond);
1787         }
1788       }
1789
1790       // If RHS is a legal immediate value for a compare instruction, we need
1791       // to be careful about increasing register pressure needlessly.
1792       bool LegalRHSImm = false;
1793
1794       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1795         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1796           // Turn (X+C1) == C2 --> X == C2-C1
1797           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1798             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1799                                 DAG.getConstant(RHSC->getAPIntValue()-
1800                                                 LHSR->getAPIntValue(),
1801                                 N0.getValueType()), Cond);
1802           }
1803
1804           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1805           if (N0.getOpcode() == ISD::XOR)
1806             // If we know that all of the inverted bits are zero, don't bother
1807             // performing the inversion.
1808             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1809               return
1810                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1811                              DAG.getConstant(LHSR->getAPIntValue() ^
1812                                                RHSC->getAPIntValue(),
1813                                              N0.getValueType()),
1814                              Cond);
1815         }
1816
1817         // Turn (C1-X) == C2 --> X == C1-C2
1818         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1819           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1820             return
1821               DAG.getSetCC(dl, VT, N0.getOperand(1),
1822                            DAG.getConstant(SUBC->getAPIntValue() -
1823                                              RHSC->getAPIntValue(),
1824                                            N0.getValueType()),
1825                            Cond);
1826           }
1827         }
1828
1829         // Could RHSC fold directly into a compare?
1830         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1831           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1832       }
1833
1834       // Simplify (X+Z) == X -->  Z == 0
1835       // Don't do this if X is an immediate that can fold into a cmp
1836       // instruction and X+Z has other uses. It could be an induction variable
1837       // chain, and the transform would increase register pressure.
1838       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1839         if (N0.getOperand(0) == N1)
1840           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1841                               DAG.getConstant(0, N0.getValueType()), Cond);
1842         if (N0.getOperand(1) == N1) {
1843           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1844             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1845                                 DAG.getConstant(0, N0.getValueType()), Cond);
1846           if (N0.getNode()->hasOneUse()) {
1847             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1848             // (Z-X) == X  --> Z == X<<1
1849             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1850                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
1851             if (!DCI.isCalledByLegalizer())
1852               DCI.AddToWorklist(SH.getNode());
1853             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1854           }
1855         }
1856       }
1857     }
1858
1859     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1860         N1.getOpcode() == ISD::XOR) {
1861       // Simplify  X == (X+Z) -->  Z == 0
1862       if (N1.getOperand(0) == N0)
1863         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1864                         DAG.getConstant(0, N1.getValueType()), Cond);
1865       if (N1.getOperand(1) == N0) {
1866         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1867           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1868                           DAG.getConstant(0, N1.getValueType()), Cond);
1869         if (N1.getNode()->hasOneUse()) {
1870           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1871           // X == (Z-X)  --> X<<1 == Z
1872           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1873                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
1874           if (!DCI.isCalledByLegalizer())
1875             DCI.AddToWorklist(SH.getNode());
1876           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1877         }
1878       }
1879     }
1880
1881     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1882     // Note that where y is variable and is known to have at most
1883     // one bit set (for example, if it is z&1) we cannot do this;
1884     // the expressions are not equivalent when y==0.
1885     if (N0.getOpcode() == ISD::AND)
1886       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1887         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1888           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1889           if (DCI.isBeforeLegalizeOps() ||
1890               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1891             SDValue Zero = DAG.getConstant(0, N1.getValueType());
1892             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1893           }
1894         }
1895       }
1896     if (N1.getOpcode() == ISD::AND)
1897       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1898         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1899           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1900           if (DCI.isBeforeLegalizeOps() ||
1901               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1902             SDValue Zero = DAG.getConstant(0, N0.getValueType());
1903             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1904           }
1905         }
1906       }
1907   }
1908
1909   // Fold away ALL boolean setcc's.
1910   SDValue Temp;
1911   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1912     switch (Cond) {
1913     default: llvm_unreachable("Unknown integer setcc!");
1914     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1915       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1916       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1917       if (!DCI.isCalledByLegalizer())
1918         DCI.AddToWorklist(Temp.getNode());
1919       break;
1920     case ISD::SETNE:  // X != Y   -->  (X^Y)
1921       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1922       break;
1923     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
1924     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
1925       Temp = DAG.getNOT(dl, N0, MVT::i1);
1926       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
1927       if (!DCI.isCalledByLegalizer())
1928         DCI.AddToWorklist(Temp.getNode());
1929       break;
1930     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
1931     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
1932       Temp = DAG.getNOT(dl, N1, MVT::i1);
1933       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
1934       if (!DCI.isCalledByLegalizer())
1935         DCI.AddToWorklist(Temp.getNode());
1936       break;
1937     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
1938     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
1939       Temp = DAG.getNOT(dl, N0, MVT::i1);
1940       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
1941       if (!DCI.isCalledByLegalizer())
1942         DCI.AddToWorklist(Temp.getNode());
1943       break;
1944     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
1945     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
1946       Temp = DAG.getNOT(dl, N1, MVT::i1);
1947       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
1948       break;
1949     }
1950     if (VT != MVT::i1) {
1951       if (!DCI.isCalledByLegalizer())
1952         DCI.AddToWorklist(N0.getNode());
1953       // FIXME: If running after legalize, we probably can't do this.
1954       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
1955     }
1956     return N0;
1957   }
1958
1959   // Could not fold it.
1960   return SDValue();
1961 }
1962
1963 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1964 /// node is a GlobalAddress + offset.
1965 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
1966                                     int64_t &Offset) const {
1967   if (isa<GlobalAddressSDNode>(N)) {
1968     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1969     GA = GASD->getGlobal();
1970     Offset += GASD->getOffset();
1971     return true;
1972   }
1973
1974   if (N->getOpcode() == ISD::ADD) {
1975     SDValue N1 = N->getOperand(0);
1976     SDValue N2 = N->getOperand(1);
1977     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1978       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1979       if (V) {
1980         Offset += V->getSExtValue();
1981         return true;
1982       }
1983     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1984       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1985       if (V) {
1986         Offset += V->getSExtValue();
1987         return true;
1988       }
1989     }
1990   }
1991
1992   return false;
1993 }
1994
1995
1996 SDValue TargetLowering::
1997 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1998   // Default implementation: no optimization.
1999   return SDValue();
2000 }
2001
2002 //===----------------------------------------------------------------------===//
2003 //  Inline Assembler Implementation Methods
2004 //===----------------------------------------------------------------------===//
2005
2006
2007 TargetLowering::ConstraintType
2008 TargetLowering::getConstraintType(const std::string &Constraint) const {
2009   unsigned S = Constraint.size();
2010
2011   if (S == 1) {
2012     switch (Constraint[0]) {
2013     default: break;
2014     case 'r': return C_RegisterClass;
2015     case 'm':    // memory
2016     case 'o':    // offsetable
2017     case 'V':    // not offsetable
2018       return C_Memory;
2019     case 'i':    // Simple Integer or Relocatable Constant
2020     case 'n':    // Simple Integer
2021     case 'E':    // Floating Point Constant
2022     case 'F':    // Floating Point Constant
2023     case 's':    // Relocatable Constant
2024     case 'p':    // Address.
2025     case 'X':    // Allow ANY value.
2026     case 'I':    // Target registers.
2027     case 'J':
2028     case 'K':
2029     case 'L':
2030     case 'M':
2031     case 'N':
2032     case 'O':
2033     case 'P':
2034     case '<':
2035     case '>':
2036       return C_Other;
2037     }
2038   }
2039
2040   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2041     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2042       return C_Memory;
2043     return C_Register;
2044   }
2045   return C_Unknown;
2046 }
2047
2048 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2049 /// with another that has more specific requirements based on the type of the
2050 /// corresponding operand.
2051 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2052   if (ConstraintVT.isInteger())
2053     return "r";
2054   if (ConstraintVT.isFloatingPoint())
2055     return "f";      // works for many targets
2056   return nullptr;
2057 }
2058
2059 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2060 /// vector.  If it is invalid, don't add anything to Ops.
2061 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2062                                                   std::string &Constraint,
2063                                                   std::vector<SDValue> &Ops,
2064                                                   SelectionDAG &DAG) const {
2065
2066   if (Constraint.length() > 1) return;
2067
2068   char ConstraintLetter = Constraint[0];
2069   switch (ConstraintLetter) {
2070   default: break;
2071   case 'X':     // Allows any operand; labels (basic block) use this.
2072     if (Op.getOpcode() == ISD::BasicBlock) {
2073       Ops.push_back(Op);
2074       return;
2075     }
2076     // fall through
2077   case 'i':    // Simple Integer or Relocatable Constant
2078   case 'n':    // Simple Integer
2079   case 's': {  // Relocatable Constant
2080     // These operands are interested in values of the form (GV+C), where C may
2081     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2082     // is possible and fine if either GV or C are missing.
2083     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2084     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2085
2086     // If we have "(add GV, C)", pull out GV/C
2087     if (Op.getOpcode() == ISD::ADD) {
2088       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2089       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2090       if (!C || !GA) {
2091         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2092         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2093       }
2094       if (!C || !GA)
2095         C = nullptr, GA = nullptr;
2096     }
2097
2098     // If we find a valid operand, map to the TargetXXX version so that the
2099     // value itself doesn't get selected.
2100     if (GA) {   // Either &GV   or   &GV+C
2101       if (ConstraintLetter != 'n') {
2102         int64_t Offs = GA->getOffset();
2103         if (C) Offs += C->getZExtValue();
2104         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2105                                                  C ? SDLoc(C) : SDLoc(),
2106                                                  Op.getValueType(), Offs));
2107         return;
2108       }
2109     }
2110     if (C) {   // just C, no GV.
2111       // Simple constants are not allowed for 's'.
2112       if (ConstraintLetter != 's') {
2113         // gcc prints these as sign extended.  Sign extend value to 64 bits
2114         // now; without this it would get ZExt'd later in
2115         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2116         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2117                                             MVT::i64));
2118         return;
2119       }
2120     }
2121     break;
2122   }
2123   }
2124 }
2125
2126 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2127 getRegForInlineAsmConstraint(const std::string &Constraint,
2128                              MVT VT) const {
2129   if (Constraint.empty() || Constraint[0] != '{')
2130     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2131   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2132
2133   // Remove the braces from around the name.
2134   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2135
2136   std::pair<unsigned, const TargetRegisterClass*> R =
2137     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2138
2139   // Figure out which register class contains this reg.
2140   const TargetRegisterInfo *RI = getTargetMachine().getRegisterInfo();
2141   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2142        E = RI->regclass_end(); RCI != E; ++RCI) {
2143     const TargetRegisterClass *RC = *RCI;
2144
2145     // If none of the value types for this register class are valid, we
2146     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2147     if (!isLegalRC(RC))
2148       continue;
2149
2150     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2151          I != E; ++I) {
2152       if (RegName.equals_lower(RI->getName(*I))) {
2153         std::pair<unsigned, const TargetRegisterClass*> S =
2154           std::make_pair(*I, RC);
2155
2156         // If this register class has the requested value type, return it,
2157         // otherwise keep searching and return the first class found
2158         // if no other is found which explicitly has the requested type.
2159         if (RC->hasType(VT))
2160           return S;
2161         else if (!R.second)
2162           R = S;
2163       }
2164     }
2165   }
2166
2167   return R;
2168 }
2169
2170 //===----------------------------------------------------------------------===//
2171 // Constraint Selection.
2172
2173 /// isMatchingInputConstraint - Return true of this is an input operand that is
2174 /// a matching constraint like "4".
2175 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2176   assert(!ConstraintCode.empty() && "No known constraint!");
2177   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2178 }
2179
2180 /// getMatchedOperand - If this is an input matching constraint, this method
2181 /// returns the output operand it matches.
2182 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2183   assert(!ConstraintCode.empty() && "No known constraint!");
2184   return atoi(ConstraintCode.c_str());
2185 }
2186
2187
2188 /// ParseConstraints - Split up the constraint string from the inline
2189 /// assembly value into the specific constraints and their prefixes,
2190 /// and also tie in the associated operand values.
2191 /// If this returns an empty vector, and if the constraint string itself
2192 /// isn't empty, there was an error parsing.
2193 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2194     ImmutableCallSite CS) const {
2195   /// ConstraintOperands - Information about all of the constraints.
2196   AsmOperandInfoVector ConstraintOperands;
2197   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2198   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2199
2200   // Do a prepass over the constraints, canonicalizing them, and building up the
2201   // ConstraintOperands list.
2202   InlineAsm::ConstraintInfoVector
2203     ConstraintInfos = IA->ParseConstraints();
2204
2205   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2206   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2207
2208   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2209     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2210     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2211
2212     // Update multiple alternative constraint count.
2213     if (OpInfo.multipleAlternatives.size() > maCount)
2214       maCount = OpInfo.multipleAlternatives.size();
2215
2216     OpInfo.ConstraintVT = MVT::Other;
2217
2218     // Compute the value type for each operand.
2219     switch (OpInfo.Type) {
2220     case InlineAsm::isOutput:
2221       // Indirect outputs just consume an argument.
2222       if (OpInfo.isIndirect) {
2223         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2224         break;
2225       }
2226
2227       // The return value of the call is this value.  As such, there is no
2228       // corresponding argument.
2229       assert(!CS.getType()->isVoidTy() &&
2230              "Bad inline asm!");
2231       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2232         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2233       } else {
2234         assert(ResNo == 0 && "Asm only has one result!");
2235         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2236       }
2237       ++ResNo;
2238       break;
2239     case InlineAsm::isInput:
2240       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2241       break;
2242     case InlineAsm::isClobber:
2243       // Nothing to do.
2244       break;
2245     }
2246
2247     if (OpInfo.CallOperandVal) {
2248       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2249       if (OpInfo.isIndirect) {
2250         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2251         if (!PtrTy)
2252           report_fatal_error("Indirect operand for inline asm not a pointer!");
2253         OpTy = PtrTy->getElementType();
2254       }
2255
2256       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2257       if (StructType *STy = dyn_cast<StructType>(OpTy))
2258         if (STy->getNumElements() == 1)
2259           OpTy = STy->getElementType(0);
2260
2261       // If OpTy is not a single value, it may be a struct/union that we
2262       // can tile with integers.
2263       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2264         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2265         switch (BitSize) {
2266         default: break;
2267         case 1:
2268         case 8:
2269         case 16:
2270         case 32:
2271         case 64:
2272         case 128:
2273           OpInfo.ConstraintVT =
2274             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2275           break;
2276         }
2277       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2278         unsigned PtrSize
2279           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2280         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2281       } else {
2282         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2283       }
2284     }
2285   }
2286
2287   // If we have multiple alternative constraints, select the best alternative.
2288   if (ConstraintInfos.size()) {
2289     if (maCount) {
2290       unsigned bestMAIndex = 0;
2291       int bestWeight = -1;
2292       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2293       int weight = -1;
2294       unsigned maIndex;
2295       // Compute the sums of the weights for each alternative, keeping track
2296       // of the best (highest weight) one so far.
2297       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2298         int weightSum = 0;
2299         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2300             cIndex != eIndex; ++cIndex) {
2301           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2302           if (OpInfo.Type == InlineAsm::isClobber)
2303             continue;
2304
2305           // If this is an output operand with a matching input operand,
2306           // look up the matching input. If their types mismatch, e.g. one
2307           // is an integer, the other is floating point, or their sizes are
2308           // different, flag it as an maCantMatch.
2309           if (OpInfo.hasMatchingInput()) {
2310             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2311             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2312               if ((OpInfo.ConstraintVT.isInteger() !=
2313                    Input.ConstraintVT.isInteger()) ||
2314                   (OpInfo.ConstraintVT.getSizeInBits() !=
2315                    Input.ConstraintVT.getSizeInBits())) {
2316                 weightSum = -1;  // Can't match.
2317                 break;
2318               }
2319             }
2320           }
2321           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2322           if (weight == -1) {
2323             weightSum = -1;
2324             break;
2325           }
2326           weightSum += weight;
2327         }
2328         // Update best.
2329         if (weightSum > bestWeight) {
2330           bestWeight = weightSum;
2331           bestMAIndex = maIndex;
2332         }
2333       }
2334
2335       // Now select chosen alternative in each constraint.
2336       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2337           cIndex != eIndex; ++cIndex) {
2338         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2339         if (cInfo.Type == InlineAsm::isClobber)
2340           continue;
2341         cInfo.selectAlternative(bestMAIndex);
2342       }
2343     }
2344   }
2345
2346   // Check and hook up tied operands, choose constraint code to use.
2347   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2348       cIndex != eIndex; ++cIndex) {
2349     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2350
2351     // If this is an output operand with a matching input operand, look up the
2352     // matching input. If their types mismatch, e.g. one is an integer, the
2353     // other is floating point, or their sizes are different, flag it as an
2354     // error.
2355     if (OpInfo.hasMatchingInput()) {
2356       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2357
2358       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2359         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2360           getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
2361                                        OpInfo.ConstraintVT);
2362         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2363           getRegForInlineAsmConstraint(Input.ConstraintCode,
2364                                        Input.ConstraintVT);
2365         if ((OpInfo.ConstraintVT.isInteger() !=
2366              Input.ConstraintVT.isInteger()) ||
2367             (MatchRC.second != InputRC.second)) {
2368           report_fatal_error("Unsupported asm: input constraint"
2369                              " with a matching output constraint of"
2370                              " incompatible type!");
2371         }
2372       }
2373
2374     }
2375   }
2376
2377   return ConstraintOperands;
2378 }
2379
2380
2381 /// getConstraintGenerality - Return an integer indicating how general CT
2382 /// is.
2383 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2384   switch (CT) {
2385   case TargetLowering::C_Other:
2386   case TargetLowering::C_Unknown:
2387     return 0;
2388   case TargetLowering::C_Register:
2389     return 1;
2390   case TargetLowering::C_RegisterClass:
2391     return 2;
2392   case TargetLowering::C_Memory:
2393     return 3;
2394   }
2395   llvm_unreachable("Invalid constraint type");
2396 }
2397
2398 /// Examine constraint type and operand type and determine a weight value.
2399 /// This object must already have been set up with the operand type
2400 /// and the current alternative constraint selected.
2401 TargetLowering::ConstraintWeight
2402   TargetLowering::getMultipleConstraintMatchWeight(
2403     AsmOperandInfo &info, int maIndex) const {
2404   InlineAsm::ConstraintCodeVector *rCodes;
2405   if (maIndex >= (int)info.multipleAlternatives.size())
2406     rCodes = &info.Codes;
2407   else
2408     rCodes = &info.multipleAlternatives[maIndex].Codes;
2409   ConstraintWeight BestWeight = CW_Invalid;
2410
2411   // Loop over the options, keeping track of the most general one.
2412   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2413     ConstraintWeight weight =
2414       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2415     if (weight > BestWeight)
2416       BestWeight = weight;
2417   }
2418
2419   return BestWeight;
2420 }
2421
2422 /// Examine constraint type and operand type and determine a weight value.
2423 /// This object must already have been set up with the operand type
2424 /// and the current alternative constraint selected.
2425 TargetLowering::ConstraintWeight
2426   TargetLowering::getSingleConstraintMatchWeight(
2427     AsmOperandInfo &info, const char *constraint) const {
2428   ConstraintWeight weight = CW_Invalid;
2429   Value *CallOperandVal = info.CallOperandVal;
2430     // If we don't have a value, we can't do a match,
2431     // but allow it at the lowest weight.
2432   if (!CallOperandVal)
2433     return CW_Default;
2434   // Look at the constraint type.
2435   switch (*constraint) {
2436     case 'i': // immediate integer.
2437     case 'n': // immediate integer with a known value.
2438       if (isa<ConstantInt>(CallOperandVal))
2439         weight = CW_Constant;
2440       break;
2441     case 's': // non-explicit intregal immediate.
2442       if (isa<GlobalValue>(CallOperandVal))
2443         weight = CW_Constant;
2444       break;
2445     case 'E': // immediate float if host format.
2446     case 'F': // immediate float.
2447       if (isa<ConstantFP>(CallOperandVal))
2448         weight = CW_Constant;
2449       break;
2450     case '<': // memory operand with autodecrement.
2451     case '>': // memory operand with autoincrement.
2452     case 'm': // memory operand.
2453     case 'o': // offsettable memory operand
2454     case 'V': // non-offsettable memory operand
2455       weight = CW_Memory;
2456       break;
2457     case 'r': // general register.
2458     case 'g': // general register, memory operand or immediate integer.
2459               // note: Clang converts "g" to "imr".
2460       if (CallOperandVal->getType()->isIntegerTy())
2461         weight = CW_Register;
2462       break;
2463     case 'X': // any operand.
2464     default:
2465       weight = CW_Default;
2466       break;
2467   }
2468   return weight;
2469 }
2470
2471 /// ChooseConstraint - If there are multiple different constraints that we
2472 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2473 /// This is somewhat tricky: constraints fall into four classes:
2474 ///    Other         -> immediates and magic values
2475 ///    Register      -> one specific register
2476 ///    RegisterClass -> a group of regs
2477 ///    Memory        -> memory
2478 /// Ideally, we would pick the most specific constraint possible: if we have
2479 /// something that fits into a register, we would pick it.  The problem here
2480 /// is that if we have something that could either be in a register or in
2481 /// memory that use of the register could cause selection of *other*
2482 /// operands to fail: they might only succeed if we pick memory.  Because of
2483 /// this the heuristic we use is:
2484 ///
2485 ///  1) If there is an 'other' constraint, and if the operand is valid for
2486 ///     that constraint, use it.  This makes us take advantage of 'i'
2487 ///     constraints when available.
2488 ///  2) Otherwise, pick the most general constraint present.  This prefers
2489 ///     'm' over 'r', for example.
2490 ///
2491 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2492                              const TargetLowering &TLI,
2493                              SDValue Op, SelectionDAG *DAG) {
2494   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2495   unsigned BestIdx = 0;
2496   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2497   int BestGenerality = -1;
2498
2499   // Loop over the options, keeping track of the most general one.
2500   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2501     TargetLowering::ConstraintType CType =
2502       TLI.getConstraintType(OpInfo.Codes[i]);
2503
2504     // If this is an 'other' constraint, see if the operand is valid for it.
2505     // For example, on X86 we might have an 'rI' constraint.  If the operand
2506     // is an integer in the range [0..31] we want to use I (saving a load
2507     // of a register), otherwise we must use 'r'.
2508     if (CType == TargetLowering::C_Other && Op.getNode()) {
2509       assert(OpInfo.Codes[i].size() == 1 &&
2510              "Unhandled multi-letter 'other' constraint");
2511       std::vector<SDValue> ResultOps;
2512       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2513                                        ResultOps, *DAG);
2514       if (!ResultOps.empty()) {
2515         BestType = CType;
2516         BestIdx = i;
2517         break;
2518       }
2519     }
2520
2521     // Things with matching constraints can only be registers, per gcc
2522     // documentation.  This mainly affects "g" constraints.
2523     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2524       continue;
2525
2526     // This constraint letter is more general than the previous one, use it.
2527     int Generality = getConstraintGenerality(CType);
2528     if (Generality > BestGenerality) {
2529       BestType = CType;
2530       BestIdx = i;
2531       BestGenerality = Generality;
2532     }
2533   }
2534
2535   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2536   OpInfo.ConstraintType = BestType;
2537 }
2538
2539 /// ComputeConstraintToUse - Determines the constraint code and constraint
2540 /// type to use for the specific AsmOperandInfo, setting
2541 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2542 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2543                                             SDValue Op,
2544                                             SelectionDAG *DAG) const {
2545   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2546
2547   // Single-letter constraints ('r') are very common.
2548   if (OpInfo.Codes.size() == 1) {
2549     OpInfo.ConstraintCode = OpInfo.Codes[0];
2550     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2551   } else {
2552     ChooseConstraint(OpInfo, *this, Op, DAG);
2553   }
2554
2555   // 'X' matches anything.
2556   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2557     // Labels and constants are handled elsewhere ('X' is the only thing
2558     // that matches labels).  For Functions, the type here is the type of
2559     // the result, which is not what we want to look at; leave them alone.
2560     Value *v = OpInfo.CallOperandVal;
2561     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2562       OpInfo.CallOperandVal = v;
2563       return;
2564     }
2565
2566     // Otherwise, try to resolve it to something we know about by looking at
2567     // the actual operand type.
2568     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2569       OpInfo.ConstraintCode = Repl;
2570       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2571     }
2572   }
2573 }
2574
2575 /// \brief Given an exact SDIV by a constant, create a multiplication
2576 /// with the multiplicative inverse of the constant.
2577 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2578                                        SelectionDAG &DAG) const {
2579   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2580   APInt d = C->getAPIntValue();
2581   assert(d != 0 && "Division by zero!");
2582
2583   // Shift the value upfront if it is even, so the LSB is one.
2584   unsigned ShAmt = d.countTrailingZeros();
2585   if (ShAmt) {
2586     // TODO: For UDIV use SRL instead of SRA.
2587     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
2588     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt);
2589     d = d.ashr(ShAmt);
2590   }
2591
2592   // Calculate the multiplicative inverse, using Newton's method.
2593   APInt t, xn = d;
2594   while ((t = d*xn) != 1)
2595     xn *= APInt(d.getBitWidth(), 2) - t;
2596
2597   Op2 = DAG.getConstant(xn, Op1.getValueType());
2598   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2599 }
2600
2601 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2602 /// return a DAG expression to select that will generate the same value by
2603 /// multiplying by a magic number.  See:
2604 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2605 SDValue TargetLowering::
2606 BuildSDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
2607           std::vector<SDNode*> *Created) const {
2608   EVT VT = N->getValueType(0);
2609   SDLoc dl(N);
2610
2611   // Check to see if we can do this.
2612   // FIXME: We should be more aggressive here.
2613   if (!isTypeLegal(VT))
2614     return SDValue();
2615
2616   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2617   APInt::ms magics = d.magic();
2618
2619   // Multiply the numerator (operand 0) by the magic value
2620   // FIXME: We should support doing a MUL in a wider type
2621   SDValue Q;
2622   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2623                             isOperationLegalOrCustom(ISD::MULHS, VT))
2624     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2625                     DAG.getConstant(magics.m, VT));
2626   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2627                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2628     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2629                               N->getOperand(0),
2630                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2631   else
2632     return SDValue();       // No mulhs or equvialent
2633   // If d > 0 and m < 0, add the numerator
2634   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2635     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2636     if (Created)
2637       Created->push_back(Q.getNode());
2638   }
2639   // If d < 0 and m > 0, subtract the numerator.
2640   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2641     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2642     if (Created)
2643       Created->push_back(Q.getNode());
2644   }
2645   // Shift right algebraic if shift value is nonzero
2646   if (magics.s > 0) {
2647     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2648                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2649     if (Created)
2650       Created->push_back(Q.getNode());
2651   }
2652   // Extract the sign bit and add it to the quotient
2653   SDValue T =
2654     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2655                                            getShiftAmountTy(Q.getValueType())));
2656   if (Created)
2657     Created->push_back(T.getNode());
2658   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2659 }
2660
2661 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2662 /// return a DAG expression to select that will generate the same value by
2663 /// multiplying by a magic number.  See:
2664 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2665 SDValue TargetLowering::
2666 BuildUDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
2667           std::vector<SDNode*> *Created) const {
2668   EVT VT = N->getValueType(0);
2669   SDLoc dl(N);
2670
2671   // Check to see if we can do this.
2672   // FIXME: We should be more aggressive here.
2673   if (!isTypeLegal(VT))
2674     return SDValue();
2675
2676   // FIXME: We should use a narrower constant when the upper
2677   // bits are known to be zero.
2678   const APInt &N1C = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2679   APInt::mu magics = N1C.magicu();
2680
2681   SDValue Q = N->getOperand(0);
2682
2683   // If the divisor is even, we can avoid using the expensive fixup by shifting
2684   // the divided value upfront.
2685   if (magics.a != 0 && !N1C[0]) {
2686     unsigned Shift = N1C.countTrailingZeros();
2687     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2688                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
2689     if (Created)
2690       Created->push_back(Q.getNode());
2691
2692     // Get magic number for the shifted divisor.
2693     magics = N1C.lshr(Shift).magicu(Shift);
2694     assert(magics.a == 0 && "Should use cheap fixup now");
2695   }
2696
2697   // Multiply the numerator (operand 0) by the magic value
2698   // FIXME: We should support doing a MUL in a wider type
2699   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2700                             isOperationLegalOrCustom(ISD::MULHU, VT))
2701     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
2702   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2703                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2704     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2705                             DAG.getConstant(magics.m, VT)).getNode(), 1);
2706   else
2707     return SDValue();       // No mulhu or equvialent
2708   if (Created)
2709     Created->push_back(Q.getNode());
2710
2711   if (magics.a == 0) {
2712     assert(magics.s < N1C.getBitWidth() &&
2713            "We shouldn't generate an undefined shift!");
2714     return DAG.getNode(ISD::SRL, dl, VT, Q,
2715                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2716   } else {
2717     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2718     if (Created)
2719       Created->push_back(NPQ.getNode());
2720     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2721                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
2722     if (Created)
2723       Created->push_back(NPQ.getNode());
2724     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2725     if (Created)
2726       Created->push_back(NPQ.getNode());
2727     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2728              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
2729   }
2730 }
2731
2732 bool TargetLowering::
2733 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2734   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2735     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2736                                 "be a constant integer");
2737     return true;
2738   }
2739
2740   return false;
2741 }
2742
2743 //===----------------------------------------------------------------------===//
2744 // Legalization Utilities
2745 //===----------------------------------------------------------------------===//
2746
2747 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2748                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2749                                SDValue RL, SDValue RH) const {
2750   EVT VT = N->getValueType(0);
2751   SDLoc dl(N);
2752
2753   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2754   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2755   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2756   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2757   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2758     unsigned OuterBitSize = VT.getSizeInBits();
2759     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2760     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2761     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2762
2763     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2764     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2765            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2766
2767     if (!LL.getNode() && !RL.getNode() &&
2768         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2769       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2770       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2771     }
2772
2773     if (!LL.getNode())
2774       return false;
2775
2776     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2777     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2778         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2779       // The inputs are both zero-extended.
2780       if (HasUMUL_LOHI) {
2781         // We can emit a umul_lohi.
2782         Lo = DAG.getNode(ISD::UMUL_LOHI, dl,
2783                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2784         Hi = SDValue(Lo.getNode(), 1);
2785         return true;
2786       }
2787       if (HasMULHU) {
2788         // We can emit a mulhu+mul.
2789         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2790         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2791         return true;
2792       }
2793     }
2794     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2795       // The input values are both sign-extended.
2796       if (HasSMUL_LOHI) {
2797         // We can emit a smul_lohi.
2798         Lo = DAG.getNode(ISD::SMUL_LOHI, dl,
2799                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2800         Hi = SDValue(Lo.getNode(), 1);
2801         return true;
2802       }
2803       if (HasMULHS) {
2804         // We can emit a mulhs+mul.
2805         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2806         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2807         return true;
2808       }
2809     }
2810
2811     if (!LH.getNode() && !RH.getNode() &&
2812         isOperationLegalOrCustom(ISD::SRL, VT) &&
2813         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2814       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2815       SDValue Shift = DAG.getConstant(ShiftAmt, getShiftAmountTy(VT));
2816       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2817       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2818       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2819       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2820     }
2821
2822     if (!LH.getNode())
2823       return false;
2824
2825     if (HasUMUL_LOHI) {
2826       // Lo,Hi = umul LHS, RHS.
2827       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2828                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2829       Lo = UMulLOHI;
2830       Hi = UMulLOHI.getValue(1);
2831       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2832       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2833       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2834       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2835       return true;
2836     }
2837     if (HasMULHU) {
2838       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2839       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2840       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2841       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2842       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2843       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2844       return true;
2845     }
2846   }
2847   return false;
2848 }