lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/MC/MCAsmInfo.h"
  16 #include "llvm/MC/MCExpr.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetLoweringObjectFile.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/Analysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/ADT/STLExtras.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include <cctype>
  33 using namespace llvm;
  34
  35 /// We are in the process of implementing a new TypeLegalization action
  36 /// - the promotion of vector elements. This feature is disabled by default
  37 /// and only enabled using this flag.
  38 static cl::opt<bool>
  39 AllowPromoteIntElem("promote-elements", cl::Hidden, cl::init(true),
  40   cl::desc("Allow promotion of integer vector element types"));
  41
  42 namespace llvm {
  43 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  44   bool isLocal = GV->hasLocalLinkage();
  45   bool isDeclaration = GV->isDeclaration();
  46   // FIXME: what should we do for protected and internal visibility?
  47   // For variables, is internal different from hidden?
  48   bool isHidden = GV->hasHiddenVisibility();
  49
  50   if (reloc == Reloc::PIC_) {
  51     if (isLocal || isHidden)
  52       return TLSModel::LocalDynamic;
  53     else
  54       return TLSModel::GeneralDynamic;
  55   } else {
  56     if (!isDeclaration || isHidden)
  57       return TLSModel::LocalExec;
  58     else
  59       return TLSModel::InitialExec;
  60   }
  61 }
  62 }
  63
  64 /// InitLibcallNames - Set default libcall names.
  65 ///
  66 static void InitLibcallNames(const char **Names) {
  67   Names[RTLIB::SHL_I16] = "__ashlhi3";
  68   Names[RTLIB::SHL_I32] = "__ashlsi3";
  69   Names[RTLIB::SHL_I64] = "__ashldi3";
  70   Names[RTLIB::SHL_I128] = "__ashlti3";
  71   Names[RTLIB::SRL_I16] = "__lshrhi3";
  72   Names[RTLIB::SRL_I32] = "__lshrsi3";
  73   Names[RTLIB::SRL_I64] = "__lshrdi3";
  74   Names[RTLIB::SRL_I128] = "__lshrti3";
  75   Names[RTLIB::SRA_I16] = "__ashrhi3";
  76   Names[RTLIB::SRA_I32] = "__ashrsi3";
  77   Names[RTLIB::SRA_I64] = "__ashrdi3";
  78   Names[RTLIB::SRA_I128] = "__ashrti3";
  79   Names[RTLIB::MUL_I8] = "__mulqi3";
  80   Names[RTLIB::MUL_I16] = "__mulhi3";
  81   Names[RTLIB::MUL_I32] = "__mulsi3";
  82   Names[RTLIB::MUL_I64] = "__muldi3";
  83   Names[RTLIB::MUL_I128] = "__multi3";
  84   Names[RTLIB::MULO_I32] = "__mulosi4";
  85   Names[RTLIB::MULO_I64] = "__mulodi4";
  86   Names[RTLIB::MULO_I128] = "__muloti4";
  87   Names[RTLIB::SDIV_I8] = "__divqi3";
  88   Names[RTLIB::SDIV_I16] = "__divhi3";
  89   Names[RTLIB::SDIV_I32] = "__divsi3";
  90   Names[RTLIB::SDIV_I64] = "__divdi3";
  91   Names[RTLIB::SDIV_I128] = "__divti3";
  92   Names[RTLIB::UDIV_I8] = "__udivqi3";
  93   Names[RTLIB::UDIV_I16] = "__udivhi3";
  94   Names[RTLIB::UDIV_I32] = "__udivsi3";
  95   Names[RTLIB::UDIV_I64] = "__udivdi3";
  96   Names[RTLIB::UDIV_I128] = "__udivti3";
  97   Names[RTLIB::SREM_I8] = "__modqi3";
  98   Names[RTLIB::SREM_I16] = "__modhi3";
  99   Names[RTLIB::SREM_I32] = "__modsi3";
 100   Names[RTLIB::SREM_I64] = "__moddi3";
 101   Names[RTLIB::SREM_I128] = "__modti3";
 102   Names[RTLIB::UREM_I8] = "__umodqi3";
 103   Names[RTLIB::UREM_I16] = "__umodhi3";
 104   Names[RTLIB::UREM_I32] = "__umodsi3";
 105   Names[RTLIB::UREM_I64] = "__umoddi3";
 106   Names[RTLIB::UREM_I128] = "__umodti3";
 107
 108   // These are generally not available.
 109   Names[RTLIB::SDIVREM_I8] = 0;
 110   Names[RTLIB::SDIVREM_I16] = 0;
 111   Names[RTLIB::SDIVREM_I32] = 0;
 112   Names[RTLIB::SDIVREM_I64] = 0;
 113   Names[RTLIB::SDIVREM_I128] = 0;
 114   Names[RTLIB::UDIVREM_I8] = 0;
 115   Names[RTLIB::UDIVREM_I16] = 0;
 116   Names[RTLIB::UDIVREM_I32] = 0;
 117   Names[RTLIB::UDIVREM_I64] = 0;
 118   Names[RTLIB::UDIVREM_I128] = 0;
 119
 120   Names[RTLIB::NEG_I32] = "__negsi2";
 121   Names[RTLIB::NEG_I64] = "__negdi2";
 122   Names[RTLIB::ADD_F32] = "__addsf3";
 123   Names[RTLIB::ADD_F64] = "__adddf3";
 124   Names[RTLIB::ADD_F80] = "__addxf3";
 125   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
 126   Names[RTLIB::SUB_F32] = "__subsf3";
 127   Names[RTLIB::SUB_F64] = "__subdf3";
 128   Names[RTLIB::SUB_F80] = "__subxf3";
 129   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
 130   Names[RTLIB::MUL_F32] = "__mulsf3";
 131   Names[RTLIB::MUL_F64] = "__muldf3";
 132   Names[RTLIB::MUL_F80] = "__mulxf3";
 133   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 134   Names[RTLIB::DIV_F32] = "__divsf3";
 135   Names[RTLIB::DIV_F64] = "__divdf3";
 136   Names[RTLIB::DIV_F80] = "__divxf3";
 137   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 138   Names[RTLIB::REM_F32] = "fmodf";
 139   Names[RTLIB::REM_F64] = "fmod";
 140   Names[RTLIB::REM_F80] = "fmodl";
 141   Names[RTLIB::REM_PPCF128] = "fmodl";
 142   Names[RTLIB::FMA_F32] = "fmaf";
 143   Names[RTLIB::FMA_F64] = "fma";
 144   Names[RTLIB::FMA_F80] = "fmal";
 145   Names[RTLIB::FMA_PPCF128] = "fmal";
 146   Names[RTLIB::POWI_F32] = "__powisf2";
 147   Names[RTLIB::POWI_F64] = "__powidf2";
 148   Names[RTLIB::POWI_F80] = "__powixf2";
 149   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 150   Names[RTLIB::SQRT_F32] = "sqrtf";
 151   Names[RTLIB::SQRT_F64] = "sqrt";
 152   Names[RTLIB::SQRT_F80] = "sqrtl";
 153   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 154   Names[RTLIB::LOG_F32] = "logf";
 155   Names[RTLIB::LOG_F64] = "log";
 156   Names[RTLIB::LOG_F80] = "logl";
 157   Names[RTLIB::LOG_PPCF128] = "logl";
 158   Names[RTLIB::LOG2_F32] = "log2f";
 159   Names[RTLIB::LOG2_F64] = "log2";
 160   Names[RTLIB::LOG2_F80] = "log2l";
 161   Names[RTLIB::LOG2_PPCF128] = "log2l";
 162   Names[RTLIB::LOG10_F32] = "log10f";
 163   Names[RTLIB::LOG10_F64] = "log10";
 164   Names[RTLIB::LOG10_F80] = "log10l";
 165   Names[RTLIB::LOG10_PPCF128] = "log10l";
 166   Names[RTLIB::EXP_F32] = "expf";
 167   Names[RTLIB::EXP_F64] = "exp";
 168   Names[RTLIB::EXP_F80] = "expl";
 169   Names[RTLIB::EXP_PPCF128] = "expl";
 170   Names[RTLIB::EXP2_F32] = "exp2f";
 171   Names[RTLIB::EXP2_F64] = "exp2";
 172   Names[RTLIB::EXP2_F80] = "exp2l";
 173   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 174   Names[RTLIB::SIN_F32] = "sinf";
 175   Names[RTLIB::SIN_F64] = "sin";
 176   Names[RTLIB::SIN_F80] = "sinl";
 177   Names[RTLIB::SIN_PPCF128] = "sinl";
 178   Names[RTLIB::COS_F32] = "cosf";
 179   Names[RTLIB::COS_F64] = "cos";
 180   Names[RTLIB::COS_F80] = "cosl";
 181   Names[RTLIB::COS_PPCF128] = "cosl";
 182   Names[RTLIB::POW_F32] = "powf";
 183   Names[RTLIB::POW_F64] = "pow";
 184   Names[RTLIB::POW_F80] = "powl";
 185   Names[RTLIB::POW_PPCF128] = "powl";
 186   Names[RTLIB::CEIL_F32] = "ceilf";
 187   Names[RTLIB::CEIL_F64] = "ceil";
 188   Names[RTLIB::CEIL_F80] = "ceill";
 189   Names[RTLIB::CEIL_PPCF128] = "ceill";
 190   Names[RTLIB::TRUNC_F32] = "truncf";
 191   Names[RTLIB::TRUNC_F64] = "trunc";
 192   Names[RTLIB::TRUNC_F80] = "truncl";
 193   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 194   Names[RTLIB::RINT_F32] = "rintf";
 195   Names[RTLIB::RINT_F64] = "rint";
 196   Names[RTLIB::RINT_F80] = "rintl";
 197   Names[RTLIB::RINT_PPCF128] = "rintl";
 198   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 199   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 200   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 201   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 202   Names[RTLIB::FLOOR_F32] = "floorf";
 203   Names[RTLIB::FLOOR_F64] = "floor";
 204   Names[RTLIB::FLOOR_F80] = "floorl";
 205   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 206   Names[RTLIB::COPYSIGN_F32] = "copysignf";
 207   Names[RTLIB::COPYSIGN_F64] = "copysign";
 208   Names[RTLIB::COPYSIGN_F80] = "copysignl";
 209   Names[RTLIB::COPYSIGN_PPCF128] = "copysignl";
 210   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 211   Names[RTLIB::FPEXT_F16_F32] = "__gnu_h2f_ieee";
 212   Names[RTLIB::FPROUND_F32_F16] = "__gnu_f2h_ieee";
 213   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 214   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 215   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 216   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 217   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 218   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfqi";
 219   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfhi";
 220   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 221   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 222   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 223   Names[RTLIB::FPTOSINT_F64_I8] = "__fixdfqi";
 224   Names[RTLIB::FPTOSINT_F64_I16] = "__fixdfhi";
 225   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 226   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 227   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 228   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 229   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 230   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 231   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 232   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 233   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 234   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfqi";
 235   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfhi";
 236   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 237   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 238   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 239   Names[RTLIB::FPTOUINT_F64_I8] = "__fixunsdfqi";
 240   Names[RTLIB::FPTOUINT_F64_I16] = "__fixunsdfhi";
 241   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 242   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 243   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 244   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 245   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 246   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 247   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 248   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 249   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 250   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 251   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 252   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 253   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 254   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 255   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 256   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 257   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 258   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 259   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 260   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 261   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 262   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 263   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 264   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 265   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 266   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 267   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 268   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 269   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 270   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 271   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 272   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 273   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 274   Names[RTLIB::OEQ_F32] = "__eqsf2";
 275   Names[RTLIB::OEQ_F64] = "__eqdf2";
 276   Names[RTLIB::UNE_F32] = "__nesf2";
 277   Names[RTLIB::UNE_F64] = "__nedf2";
 278   Names[RTLIB::OGE_F32] = "__gesf2";
 279   Names[RTLIB::OGE_F64] = "__gedf2";
 280   Names[RTLIB::OLT_F32] = "__ltsf2";
 281   Names[RTLIB::OLT_F64] = "__ltdf2";
 282   Names[RTLIB::OLE_F32] = "__lesf2";
 283   Names[RTLIB::OLE_F64] = "__ledf2";
 284   Names[RTLIB::OGT_F32] = "__gtsf2";
 285   Names[RTLIB::OGT_F64] = "__gtdf2";
 286   Names[RTLIB::UO_F32] = "__unordsf2";
 287   Names[RTLIB::UO_F64] = "__unorddf2";
 288   Names[RTLIB::O_F32] = "__unordsf2";
 289   Names[RTLIB::O_F64] = "__unorddf2";
 290   Names[RTLIB::MEMCPY] = "memcpy";
 291   Names[RTLIB::MEMMOVE] = "memmove";
 292   Names[RTLIB::MEMSET] = "memset";
 293   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 294   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 295   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 296   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 297   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 298   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 299   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 300   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 301   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 302   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 303   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 304   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 305   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 306   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 307   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 308   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 309   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 310   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 311   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 312   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 313   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 314   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 315   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 316   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 317   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 318   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 319   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 320   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 321   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 322   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 323   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 324   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 325   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 326 }
 327
 328 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 329 ///
 330 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 331   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 332     CCs[i] = CallingConv::C;
 333   }
 334 }
 335
 336 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 337 /// UNKNOWN_LIBCALL if there is none.
 338 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 339   if (OpVT == MVT::f32) {
 340     if (RetVT == MVT::f64)
 341       return FPEXT_F32_F64;
 342   }
 343
 344   return UNKNOWN_LIBCALL;
 345 }
 346
 347 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 348 /// UNKNOWN_LIBCALL if there is none.
 349 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 350   if (RetVT == MVT::f32) {
 351     if (OpVT == MVT::f64)
 352       return FPROUND_F64_F32;
 353     if (OpVT == MVT::f80)
 354       return FPROUND_F80_F32;
 355     if (OpVT == MVT::ppcf128)
 356       return FPROUND_PPCF128_F32;
 357   } else if (RetVT == MVT::f64) {
 358     if (OpVT == MVT::f80)
 359       return FPROUND_F80_F64;
 360     if (OpVT == MVT::ppcf128)
 361       return FPROUND_PPCF128_F64;
 362   }
 363
 364   return UNKNOWN_LIBCALL;
 365 }
 366
 367 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 368 /// UNKNOWN_LIBCALL if there is none.
 369 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 370   if (OpVT == MVT::f32) {
 371     if (RetVT == MVT::i8)
 372       return FPTOSINT_F32_I8;
 373     if (RetVT == MVT::i16)
 374       return FPTOSINT_F32_I16;
 375     if (RetVT == MVT::i32)
 376       return FPTOSINT_F32_I32;
 377     if (RetVT == MVT::i64)
 378       return FPTOSINT_F32_I64;
 379     if (RetVT == MVT::i128)
 380       return FPTOSINT_F32_I128;
 381   } else if (OpVT == MVT::f64) {
 382     if (RetVT == MVT::i8)
 383       return FPTOSINT_F64_I8;
 384     if (RetVT == MVT::i16)
 385       return FPTOSINT_F64_I16;
 386     if (RetVT == MVT::i32)
 387       return FPTOSINT_F64_I32;
 388     if (RetVT == MVT::i64)
 389       return FPTOSINT_F64_I64;
 390     if (RetVT == MVT::i128)
 391       return FPTOSINT_F64_I128;
 392   } else if (OpVT == MVT::f80) {
 393     if (RetVT == MVT::i32)
 394       return FPTOSINT_F80_I32;
 395     if (RetVT == MVT::i64)
 396       return FPTOSINT_F80_I64;
 397     if (RetVT == MVT::i128)
 398       return FPTOSINT_F80_I128;
 399   } else if (OpVT == MVT::ppcf128) {
 400     if (RetVT == MVT::i32)
 401       return FPTOSINT_PPCF128_I32;
 402     if (RetVT == MVT::i64)
 403       return FPTOSINT_PPCF128_I64;
 404     if (RetVT == MVT::i128)
 405       return FPTOSINT_PPCF128_I128;
 406   }
 407   return UNKNOWN_LIBCALL;
 408 }
 409
 410 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 411 /// UNKNOWN_LIBCALL if there is none.
 412 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 413   if (OpVT == MVT::f32) {
 414     if (RetVT == MVT::i8)
 415       return FPTOUINT_F32_I8;
 416     if (RetVT == MVT::i16)
 417       return FPTOUINT_F32_I16;
 418     if (RetVT == MVT::i32)
 419       return FPTOUINT_F32_I32;
 420     if (RetVT == MVT::i64)
 421       return FPTOUINT_F32_I64;
 422     if (RetVT == MVT::i128)
 423       return FPTOUINT_F32_I128;
 424   } else if (OpVT == MVT::f64) {
 425     if (RetVT == MVT::i8)
 426       return FPTOUINT_F64_I8;
 427     if (RetVT == MVT::i16)
 428       return FPTOUINT_F64_I16;
 429     if (RetVT == MVT::i32)
 430       return FPTOUINT_F64_I32;
 431     if (RetVT == MVT::i64)
 432       return FPTOUINT_F64_I64;
 433     if (RetVT == MVT::i128)
 434       return FPTOUINT_F64_I128;
 435   } else if (OpVT == MVT::f80) {
 436     if (RetVT == MVT::i32)
 437       return FPTOUINT_F80_I32;
 438     if (RetVT == MVT::i64)
 439       return FPTOUINT_F80_I64;
 440     if (RetVT == MVT::i128)
 441       return FPTOUINT_F80_I128;
 442   } else if (OpVT == MVT::ppcf128) {
 443     if (RetVT == MVT::i32)
 444       return FPTOUINT_PPCF128_I32;
 445     if (RetVT == MVT::i64)
 446       return FPTOUINT_PPCF128_I64;
 447     if (RetVT == MVT::i128)
 448       return FPTOUINT_PPCF128_I128;
 449   }
 450   return UNKNOWN_LIBCALL;
 451 }
 452
 453 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 454 /// UNKNOWN_LIBCALL if there is none.
 455 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 456   if (OpVT == MVT::i32) {
 457     if (RetVT == MVT::f32)
 458       return SINTTOFP_I32_F32;
 459     else if (RetVT == MVT::f64)
 460       return SINTTOFP_I32_F64;
 461     else if (RetVT == MVT::f80)
 462       return SINTTOFP_I32_F80;
 463     else if (RetVT == MVT::ppcf128)
 464       return SINTTOFP_I32_PPCF128;
 465   } else if (OpVT == MVT::i64) {
 466     if (RetVT == MVT::f32)
 467       return SINTTOFP_I64_F32;
 468     else if (RetVT == MVT::f64)
 469       return SINTTOFP_I64_F64;
 470     else if (RetVT == MVT::f80)
 471       return SINTTOFP_I64_F80;
 472     else if (RetVT == MVT::ppcf128)
 473       return SINTTOFP_I64_PPCF128;
 474   } else if (OpVT == MVT::i128) {
 475     if (RetVT == MVT::f32)
 476       return SINTTOFP_I128_F32;
 477     else if (RetVT == MVT::f64)
 478       return SINTTOFP_I128_F64;
 479     else if (RetVT == MVT::f80)
 480       return SINTTOFP_I128_F80;
 481     else if (RetVT == MVT::ppcf128)
 482       return SINTTOFP_I128_PPCF128;
 483   }
 484   return UNKNOWN_LIBCALL;
 485 }
 486
 487 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 488 /// UNKNOWN_LIBCALL if there is none.
 489 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 490   if (OpVT == MVT::i32) {
 491     if (RetVT == MVT::f32)
 492       return UINTTOFP_I32_F32;
 493     else if (RetVT == MVT::f64)
 494       return UINTTOFP_I32_F64;
 495     else if (RetVT == MVT::f80)
 496       return UINTTOFP_I32_F80;
 497     else if (RetVT == MVT::ppcf128)
 498       return UINTTOFP_I32_PPCF128;
 499   } else if (OpVT == MVT::i64) {
 500     if (RetVT == MVT::f32)
 501       return UINTTOFP_I64_F32;
 502     else if (RetVT == MVT::f64)
 503       return UINTTOFP_I64_F64;
 504     else if (RetVT == MVT::f80)
 505       return UINTTOFP_I64_F80;
 506     else if (RetVT == MVT::ppcf128)
 507       return UINTTOFP_I64_PPCF128;
 508   } else if (OpVT == MVT::i128) {
 509     if (RetVT == MVT::f32)
 510       return UINTTOFP_I128_F32;
 511     else if (RetVT == MVT::f64)
 512       return UINTTOFP_I128_F64;
 513     else if (RetVT == MVT::f80)
 514       return UINTTOFP_I128_F80;
 515     else if (RetVT == MVT::ppcf128)
 516       return UINTTOFP_I128_PPCF128;
 517   }
 518   return UNKNOWN_LIBCALL;
 519 }
 520
 521 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 522 ///
 523 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 524   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 525   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 526   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 527   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 528   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 529   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 530   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 531   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 532   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 533   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 534   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 535   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 536   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 537   CCs[RTLIB::UO_F32] = ISD::SETNE;
 538   CCs[RTLIB::UO_F64] = ISD::SETNE;
 539   CCs[RTLIB::O_F32] = ISD::SETEQ;
 540   CCs[RTLIB::O_F64] = ISD::SETEQ;
 541 }
 542
 543 /// NOTE: The constructor takes ownership of TLOF.
 544 TargetLowering::TargetLowering(const TargetMachine &tm,
 545                                const TargetLoweringObjectFile *tlof)
 546   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof),
 547   mayPromoteElements(AllowPromoteIntElem) {
 548   // All operations default to being supported.
 549   memset(OpActions, 0, sizeof(OpActions));
 550   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 551   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 552   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 553   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 554
 555   // Set default actions for various operations.
 556   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 557     // Default all indexed load / store to expand.
 558     for (unsigned IM = (unsigned)ISD::PRE_INC;
 559          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 560       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 561       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 562     }
 563
 564     // These operations default to expand.
 565     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 567   }
 568
 569   // Most targets ignore the @llvm.prefetch intrinsic.
 570   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 571
 572   // ConstantFP nodes default to expand.  Targets can either change this to
 573   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 574   // to optimize expansions for certain constants.
 575   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 576   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 577   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 578
 579   // These library functions default to expand.
 580   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 581   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 582   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 583   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 584   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 585   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 586   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 587   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 588   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 589   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 590   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 591   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 592   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 593   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 594   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 595   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 596   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 597   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 598   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 599   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 600
 601   // Default ISD::TRAP to expand (which turns it into abort).
 602   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 603
 604   IsLittleEndian = TD->isLittleEndian();
 605   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize());
 606   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 607   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 608   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 609   maxStoresPerMemsetOptSize = maxStoresPerMemcpyOptSize
 610     = maxStoresPerMemmoveOptSize = 4;
 611   benefitFromCodePlacementOpt = false;
 612   UseUnderscoreSetJmp = false;
 613   UseUnderscoreLongJmp = false;
 614   SelectIsExpensive = false;
 615   IntDivIsCheap = false;
 616   Pow2DivIsCheap = false;
 617   JumpIsExpensive = false;
 618   StackPointerRegisterToSaveRestore = 0;
 619   ExceptionPointerRegister = 0;
 620   ExceptionSelectorRegister = 0;
 621   BooleanContents = UndefinedBooleanContent;
 622   BooleanVectorContents = UndefinedBooleanContent;
 623   SchedPreferenceInfo = Sched::ILP;
 624   JumpBufSize = 0;
 625   JumpBufAlignment = 0;
 626   MinFunctionAlignment = 0;
 627   PrefFunctionAlignment = 0;
 628   PrefLoopAlignment = 0;
 629   MinStackArgumentAlignment = 1;
 630   ShouldFoldAtomicFences = false;
 631   InsertFencesForAtomic = false;
 632
 633   InitLibcallNames(LibcallRoutineNames);
 634   InitCmpLibcallCCs(CmpLibcallCCs);
 635   InitLibcallCallingConvs(LibcallCallingConvs);
 636 }
 637
 638 TargetLowering::~TargetLowering() {
 639   delete &TLOF;
 640 }
 641
 642 MVT TargetLowering::getShiftAmountTy(EVT LHSTy) const {
 643   return MVT::getIntegerVT(8*TD->getPointerSize());
 644 }
 645
 646 /// canOpTrap - Returns true if the operation can trap for the value type.
 647 /// VT must be a legal type.
 648 bool TargetLowering::canOpTrap(unsigned Op, EVT VT) const {
 649   assert(isTypeLegal(VT));
 650   switch (Op) {
 651   default:
 652     return false;
 653   case ISD::FDIV:
 654   case ISD::FREM:
 655   case ISD::SDIV:
 656   case ISD::UDIV:
 657   case ISD::SREM:
 658   case ISD::UREM:
 659     return true;
 660   }
 661 }
 662
 663
 664 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 665                                           unsigned &NumIntermediates,
 666                                           EVT &RegisterVT,
 667                                           TargetLowering *TLI) {
 668   // Figure out the right, legal destination reg to copy into.
 669   unsigned NumElts = VT.getVectorNumElements();
 670   MVT EltTy = VT.getVectorElementType();
 671
 672   unsigned NumVectorRegs = 1;
 673
 674   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 675   // could break down into LHS/RHS like LegalizeDAG does.
 676   if (!isPowerOf2_32(NumElts)) {
 677     NumVectorRegs = NumElts;
 678     NumElts = 1;
 679   }
 680
 681   // Divide the input until we get to a supported size.  This will always
 682   // end with a scalar if the target doesn't support vectors.
 683   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 684     NumElts >>= 1;
 685     NumVectorRegs <<= 1;
 686   }
 687
 688   NumIntermediates = NumVectorRegs;
 689
 690   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 691   if (!TLI->isTypeLegal(NewVT))
 692     NewVT = EltTy;
 693   IntermediateVT = NewVT;
 694
 695   unsigned NewVTSize = NewVT.getSizeInBits();
 696
 697   // Convert sizes such as i33 to i64.
 698   if (!isPowerOf2_32(NewVTSize))
 699     NewVTSize = NextPowerOf2(NewVTSize);
 700
 701   EVT DestVT = TLI->getRegisterType(NewVT);
 702   RegisterVT = DestVT;
 703   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 704     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 705
 706   // Otherwise, promotion or legal types use the same number of registers as
 707   // the vector decimated to the appropriate level.
 708   return NumVectorRegs;
 709 }
 710
 711 /// isLegalRC - Return true if the value types that can be represented by the
 712 /// specified register class are all legal.
 713 bool TargetLowering::isLegalRC(const TargetRegisterClass *RC) const {
 714   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 715        I != E; ++I) {
 716     if (isTypeLegal(*I))
 717       return true;
 718   }
 719   return false;
 720 }
 721
 722 /// hasLegalSuperRegRegClasses - Return true if the specified register class
 723 /// has one or more super-reg register classes that are legal.
 724 bool
 725 TargetLowering::hasLegalSuperRegRegClasses(const TargetRegisterClass *RC) const{
 726   if (*RC->superregclasses_begin() == 0)
 727     return false;
 728   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 729          E = RC->superregclasses_end(); I != E; ++I) {
 730     const TargetRegisterClass *RRC = *I;
 731     if (isLegalRC(RRC))
 732       return true;
 733   }
 734   return false;
 735 }
 736
 737 /// findRepresentativeClass - Return the largest legal super-reg register class
 738 /// of the register class for the specified type and its associated "cost".
 739 std::pair<const TargetRegisterClass*, uint8_t>
 740 TargetLowering::findRepresentativeClass(EVT VT) const {
 741   const TargetRegisterClass *RC = RegClassForVT[VT.getSimpleVT().SimpleTy];
 742   if (!RC)
 743     return std::make_pair(RC, 0);
 744   const TargetRegisterClass *BestRC = RC;
 745   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 746          E = RC->superregclasses_end(); I != E; ++I) {
 747     const TargetRegisterClass *RRC = *I;
 748     if (RRC->isASubClass() || !isLegalRC(RRC))
 749       continue;
 750     if (!hasLegalSuperRegRegClasses(RRC))
 751       return std::make_pair(RRC, 1);
 752     BestRC = RRC;
 753   }
 754   return std::make_pair(BestRC, 1);
 755 }
 756
 757
 758 /// computeRegisterProperties - Once all of the register classes are added,
 759 /// this allows us to compute derived properties we expose.
 760 void TargetLowering::computeRegisterProperties() {
 761   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 762          "Too many value types for ValueTypeActions to hold!");
 763
 764   // Everything defaults to needing one register.
 765   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 766     NumRegistersForVT[i] = 1;
 767     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 768   }
 769   // ...except isVoid, which doesn't need any registers.
 770   NumRegistersForVT[MVT::isVoid] = 0;
 771
 772   // Find the largest integer register class.
 773   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 774   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 775     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 776
 777   // Every integer value type larger than this largest register takes twice as
 778   // many registers to represent as the previous ValueType.
 779   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 780     EVT ExpandedVT = (MVT::SimpleValueType)ExpandedReg;
 781     if (!ExpandedVT.isInteger())
 782       break;
 783     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 784     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 785     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 786     ValueTypeActions.setTypeAction(ExpandedVT, TypeExpandInteger);
 787   }
 788
 789   // Inspect all of the ValueType's smaller than the largest integer
 790   // register to see which ones need promotion.
 791   unsigned LegalIntReg = LargestIntReg;
 792   for (unsigned IntReg = LargestIntReg - 1;
 793        IntReg >= (unsigned)MVT::i1; --IntReg) {
 794     EVT IVT = (MVT::SimpleValueType)IntReg;
 795     if (isTypeLegal(IVT)) {
 796       LegalIntReg = IntReg;
 797     } else {
 798       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 799         (MVT::SimpleValueType)LegalIntReg;
 800       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 801     }
 802   }
 803
 804   // ppcf128 type is really two f64's.
 805   if (!isTypeLegal(MVT::ppcf128)) {
 806     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 807     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 808     TransformToType[MVT::ppcf128] = MVT::f64;
 809     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 810   }
 811
 812   // Decide how to handle f64. If the target does not have native f64 support,
 813   // expand it to i64 and we will be generating soft float library calls.
 814   if (!isTypeLegal(MVT::f64)) {
 815     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 816     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 817     TransformToType[MVT::f64] = MVT::i64;
 818     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 819   }
 820
 821   // Decide how to handle f32. If the target does not have native support for
 822   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 823   if (!isTypeLegal(MVT::f32)) {
 824     if (isTypeLegal(MVT::f64)) {
 825       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 826       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 827       TransformToType[MVT::f32] = MVT::f64;
 828       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 829     } else {
 830       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 831       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 832       TransformToType[MVT::f32] = MVT::i32;
 833       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 834     }
 835   }
 836
 837   // Loop over all of the vector value types to see which need transformations.
 838   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 839        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 840     MVT VT = (MVT::SimpleValueType)i;
 841     if (isTypeLegal(VT)) continue;
 842
 843     // Determine if there is a legal wider type.  If so, we should promote to
 844     // that wider vector type.
 845     EVT EltVT = VT.getVectorElementType();
 846     unsigned NElts = VT.getVectorNumElements();
 847     if (NElts != 1) {
 848       bool IsLegalWiderType = false;
 849       // If we allow the promotion of vector elements using a flag,
 850       // then return TypePromoteInteger on vector elements.
 851       // First try to promote the elements of integer vectors. If no legal
 852       // promotion was found, fallback to the widen-vector method.
 853       if (mayPromoteElements)
 854       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 855         EVT SVT = (MVT::SimpleValueType)nVT;
 856         // Promote vectors of integers to vectors with the same number
 857         // of elements, with a wider element type.
 858         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 859             && SVT.getVectorNumElements() == NElts &&
 860             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 861           TransformToType[i] = SVT;
 862           RegisterTypeForVT[i] = SVT;
 863           NumRegistersForVT[i] = 1;
 864           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 865           IsLegalWiderType = true;
 866           break;
 867         }
 868       }
 869
 870       if (IsLegalWiderType) continue;
 871
 872       // Try to widen the vector.
 873       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 874         EVT SVT = (MVT::SimpleValueType)nVT;
 875         if (SVT.getVectorElementType() == EltVT &&
 876             SVT.getVectorNumElements() > NElts &&
 877             isTypeLegal(SVT)) {
 878           TransformToType[i] = SVT;
 879           RegisterTypeForVT[i] = SVT;
 880           NumRegistersForVT[i] = 1;
 881           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 882           IsLegalWiderType = true;
 883           break;
 884         }
 885       }
 886       if (IsLegalWiderType) continue;
 887     }
 888
 889     MVT IntermediateVT;
 890     EVT RegisterVT;
 891     unsigned NumIntermediates;
 892     NumRegistersForVT[i] =
 893       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 894                                 RegisterVT, this);
 895     RegisterTypeForVT[i] = RegisterVT;
 896
 897     EVT NVT = VT.getPow2VectorType();
 898     if (NVT == VT) {
 899       // Type is already a power of 2.  The default action is to split.
 900       TransformToType[i] = MVT::Other;
 901       unsigned NumElts = VT.getVectorNumElements();
 902       ValueTypeActions.setTypeAction(VT,
 903             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
 904     } else {
 905       TransformToType[i] = NVT;
 906       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 907     }
 908   }
 909
 910   // Determine the 'representative' register class for each value type.
 911   // An representative register class is the largest (meaning one which is
 912   // not a sub-register class / subreg register class) legal register class for
 913   // a group of value types. For example, on i386, i8, i16, and i32
 914   // representative would be GR32; while on x86_64 it's GR64.
 915   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 916     const TargetRegisterClass* RRC;
 917     uint8_t Cost;
 918     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
 919     RepRegClassForVT[i] = RRC;
 920     RepRegClassCostForVT[i] = Cost;
 921   }
 922 }
 923
 924 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 925   return NULL;
 926 }
 927
 928
 929 EVT TargetLowering::getSetCCResultType(EVT VT) const {
 930   assert(!VT.isVector() && "No default SetCC type for vectors!");
 931   return PointerTy.SimpleTy;
 932 }
 933
 934 MVT::SimpleValueType TargetLowering::getCmpLibcallReturnType() const {
 935   return MVT::i32; // return the default value
 936 }
 937
 938 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 939 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 940 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 941 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 942 ///
 943 /// This method returns the number of registers needed, and the VT for each
 944 /// register.  It also returns the VT and quantity of the intermediate values
 945 /// before they are promoted/expanded.
 946 ///
 947 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 948                                                 EVT &IntermediateVT,
 949                                                 unsigned &NumIntermediates,
 950                                                 EVT &RegisterVT) const {
 951   unsigned NumElts = VT.getVectorNumElements();
 952
 953   // If there is a wider vector type with the same element type as this one,
 954   // we should widen to that legal vector type.  This handles things like
 955   // <2 x float> -> <4 x float>.
 956   if (NumElts != 1 && getTypeAction(Context, VT) == TypeWidenVector) {
 957     RegisterVT = getTypeToTransformTo(Context, VT);
 958     if (isTypeLegal(RegisterVT)) {
 959       IntermediateVT = RegisterVT;
 960       NumIntermediates = 1;
 961       return 1;
 962     }
 963   }
 964
 965   // Figure out the right, legal destination reg to copy into.
 966   EVT EltTy = VT.getVectorElementType();
 967
 968   unsigned NumVectorRegs = 1;
 969
 970   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 971   // could break down into LHS/RHS like LegalizeDAG does.
 972   if (!isPowerOf2_32(NumElts)) {
 973     NumVectorRegs = NumElts;
 974     NumElts = 1;
 975   }
 976
 977   // Divide the input until we get to a supported size.  This will always
 978   // end with a scalar if the target doesn't support vectors.
 979   while (NumElts > 1 && !isTypeLegal(
 980                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 981     NumElts >>= 1;
 982     NumVectorRegs <<= 1;
 983   }
 984
 985   NumIntermediates = NumVectorRegs;
 986
 987   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 988   if (!isTypeLegal(NewVT))
 989     NewVT = EltTy;
 990   IntermediateVT = NewVT;
 991
 992   EVT DestVT = getRegisterType(Context, NewVT);
 993   RegisterVT = DestVT;
 994   unsigned NewVTSize = NewVT.getSizeInBits();
 995
 996   // Convert sizes such as i33 to i64.
 997   if (!isPowerOf2_32(NewVTSize))
 998     NewVTSize = NextPowerOf2(NewVTSize);
 999
1000   if (DestVT.bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1001     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1002
1003   // Otherwise, promotion or legal types use the same number of registers as
1004   // the vector decimated to the appropriate level.
1005   return NumVectorRegs;
1006 }
1007
1008 /// Get the EVTs and ArgFlags collections that represent the legalized return
1009 /// type of the given function.  This does not require a DAG or a return value,
1010 /// and is suitable for use before any DAGs for the function are constructed.
1011 /// TODO: Move this out of TargetLowering.cpp.
1012 void llvm::GetReturnInfo(Type* ReturnType, Attributes attr,
1013                          SmallVectorImpl<ISD::OutputArg> &Outs,
1014                          const TargetLowering &TLI,
1015                          SmallVectorImpl<uint64_t> *Offsets) {
1016   SmallVector<EVT, 4> ValueVTs;
1017   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1018   unsigned NumValues = ValueVTs.size();
1019   if (NumValues == 0) return;
1020   unsigned Offset = 0;
1021
1022   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1023     EVT VT = ValueVTs[j];
1024     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1025
1026     if (attr & Attribute::SExt)
1027       ExtendKind = ISD::SIGN_EXTEND;
1028     else if (attr & Attribute::ZExt)
1029       ExtendKind = ISD::ZERO_EXTEND;
1030
1031     // FIXME: C calling convention requires the return type to be promoted to
1032     // at least 32-bit. But this is not necessary for non-C calling
1033     // conventions. The frontend should mark functions whose return values
1034     // require promoting with signext or zeroext attributes.
1035     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1036       EVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1037       if (VT.bitsLT(MinVT))
1038         VT = MinVT;
1039     }
1040
1041     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1042     EVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1043     unsigned PartSize = TLI.getTargetData()->getTypeAllocSize(
1044                         PartVT.getTypeForEVT(ReturnType->getContext()));
1045
1046     // 'inreg' on function refers to return value
1047     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1048     if (attr & Attribute::InReg)
1049       Flags.setInReg();
1050
1051     // Propagate extension type if any
1052     if (attr & Attribute::SExt)
1053       Flags.setSExt();
1054     else if (attr & Attribute::ZExt)
1055       Flags.setZExt();
1056
1057     for (unsigned i = 0; i < NumParts; ++i) {
1058       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true));
1059       if (Offsets) {
1060         Offsets->push_back(Offset);
1061         Offset += PartSize;
1062       }
1063     }
1064   }
1065 }
1066
1067 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1068 /// function arguments in the caller parameter area.  This is the actual
1069 /// alignment, not its logarithm.
1070 unsigned TargetLowering::getByValTypeAlignment(Type *Ty) const {
1071   return TD->getCallFrameTypeAlignment(Ty);
1072 }
1073
1074 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1075 /// current function.  The returned value is a member of the
1076 /// MachineJumpTableInfo::JTEntryKind enum.
1077 unsigned TargetLowering::getJumpTableEncoding() const {
1078   // In non-pic modes, just use the address of a block.
1079   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1080     return MachineJumpTableInfo::EK_BlockAddress;
1081
1082   // In PIC mode, if the target supports a GPRel32 directive, use it.
1083   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != 0)
1084     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
1085
1086   // Otherwise, use a label difference.
1087   return MachineJumpTableInfo::EK_LabelDifference32;
1088 }
1089
1090 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1091                                                  SelectionDAG &DAG) const {
1092   // If our PIC model is GP relative, use the global offset table as the base.
1093   if (getJumpTableEncoding() == MachineJumpTableInfo::EK_GPRel32BlockAddress)
1094     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1095   return Table;
1096 }
1097
1098 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1099 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1100 /// MCExpr.
1101 const MCExpr *
1102 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
1103                                              unsigned JTI,MCContext &Ctx) const{
1104   // The normal PIC reloc base is the label at the start of the jump table.
1105   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
1106 }
1107
1108 bool
1109 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
1110   // Assume that everything is safe in static mode.
1111   if (getTargetMachine().getRelocationModel() == Reloc::Static)
1112     return true;
1113
1114   // In dynamic-no-pic mode, assume that known defined values are safe.
1115   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
1116       GA &&
1117       !GA->getGlobal()->isDeclaration() &&
1118       !GA->getGlobal()->isWeakForLinker())
1119     return true;
1120
1121   // Otherwise assume nothing is safe.
1122   return false;
1123 }
1124
1125 //===----------------------------------------------------------------------===//
1126 //  Optimization Methods
1127 //===----------------------------------------------------------------------===//
1128
1129 /// ShrinkDemandedConstant - Check to see if the specified operand of the
1130 /// specified instruction is a constant integer.  If so, check to see if there
1131 /// are any bits set in the constant that are not demanded.  If so, shrink the
1132 /// constant and return true.
1133 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
1134                                                         const APInt &Demanded) {
1135   DebugLoc dl = Op.getDebugLoc();
1136
1137   // FIXME: ISD::SELECT, ISD::SELECT_CC
1138   switch (Op.getOpcode()) {
1139   default: break;
1140   case ISD::XOR:
1141   case ISD::AND:
1142   case ISD::OR: {
1143     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1144     if (!C) return false;
1145
1146     if (Op.getOpcode() == ISD::XOR &&
1147         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
1148       return false;
1149
1150     // if we can expand it to have all bits set, do it
1151     if (C->getAPIntValue().intersects(~Demanded)) {
1152       EVT VT = Op.getValueType();
1153       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
1154                                 DAG.getConstant(Demanded &
1155                                                 C->getAPIntValue(),
1156                                                 VT));
1157       return CombineTo(Op, New);
1158     }
1159
1160     break;
1161   }
1162   }
1163
1164   return false;
1165 }
1166
1167 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
1168 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
1169 /// cast, but it could be generalized for targets with other types of
1170 /// implicit widening casts.
1171 bool
1172 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
1173                                                     unsigned BitWidth,
1174                                                     const APInt &Demanded,
1175                                                     DebugLoc dl) {
1176   assert(Op.getNumOperands() == 2 &&
1177          "ShrinkDemandedOp only supports binary operators!");
1178   assert(Op.getNode()->getNumValues() == 1 &&
1179          "ShrinkDemandedOp only supports nodes with one result!");
1180
1181   // Don't do this if the node has another user, which may require the
1182   // full value.
1183   if (!Op.getNode()->hasOneUse())
1184     return false;
1185
1186   // Search for the smallest integer type with free casts to and from
1187   // Op's type. For expedience, just check power-of-2 integer types.
1188   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1189   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
1190   if (!isPowerOf2_32(SmallVTBits))
1191     SmallVTBits = NextPowerOf2(SmallVTBits);
1192   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
1193     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
1194     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
1195         TLI.isZExtFree(SmallVT, Op.getValueType())) {
1196       // We found a type with free casts.
1197       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
1198                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1199                                           Op.getNode()->getOperand(0)),
1200                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1201                                           Op.getNode()->getOperand(1)));
1202       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
1203       return CombineTo(Op, Z);
1204     }
1205   }
1206   return false;
1207 }
1208
1209 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
1210 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
1211 /// use this information to simplify Op, create a new simplified DAG node and
1212 /// return true, returning the original and new nodes in Old and New. Otherwise,
1213 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
1214 /// the expression (used to simplify the caller).  The KnownZero/One bits may
1215 /// only be accurate for those bits in the DemandedMask.
1216 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
1217                                           const APInt &DemandedMask,
1218                                           APInt &KnownZero,
1219                                           APInt &KnownOne,
1220                                           TargetLoweringOpt &TLO,
1221                                           unsigned Depth) const {
1222   unsigned BitWidth = DemandedMask.getBitWidth();
1223   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
1224          "Mask size mismatches value type size!");
1225   APInt NewMask = DemandedMask;
1226   DebugLoc dl = Op.getDebugLoc();
1227
1228   // Don't know anything.
1229   KnownZero = KnownOne = APInt(BitWidth, 0);
1230
1231   // Other users may use these bits.
1232   if (!Op.getNode()->hasOneUse()) {
1233     if (Depth != 0) {
1234       // If not at the root, Just compute the KnownZero/KnownOne bits to
1235       // simplify things downstream.
1236       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
1237       return false;
1238     }
1239     // If this is the root being simplified, allow it to have multiple uses,
1240     // just set the NewMask to all bits.
1241     NewMask = APInt::getAllOnesValue(BitWidth);
1242   } else if (DemandedMask == 0) {
1243     // Not demanding any bits from Op.
1244     if (Op.getOpcode() != ISD::UNDEF)
1245       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
1246     return false;
1247   } else if (Depth == 6) {        // Limit search depth.
1248     return false;
1249   }
1250
1251   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
1252   switch (Op.getOpcode()) {
1253   case ISD::Constant:
1254     // We know all of the bits for a constant!
1255     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
1256     KnownZero = ~KnownOne & NewMask;
1257     return false;   // Don't fall through, will infinitely loop.
1258   case ISD::AND:
1259     // If the RHS is a constant, check to see if the LHS would be zero without
1260     // using the bits from the RHS.  Below, we use knowledge about the RHS to
1261     // simplify the LHS, here we're using information from the LHS to simplify
1262     // the RHS.
1263     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1264       APInt LHSZero, LHSOne;
1265       // Do not increment Depth here; that can cause an infinite loop.
1266       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
1267                                 LHSZero, LHSOne, Depth);
1268       // If the LHS already has zeros where RHSC does, this and is dead.
1269       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
1270         return TLO.CombineTo(Op, Op.getOperand(0));
1271       // If any of the set bits in the RHS are known zero on the LHS, shrink
1272       // the constant.
1273       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
1274         return true;
1275     }
1276
1277     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1278                              KnownOne, TLO, Depth+1))
1279       return true;
1280     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1281     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
1282                              KnownZero2, KnownOne2, TLO, Depth+1))
1283       return true;
1284     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1285
1286     // If all of the demanded bits are known one on one side, return the other.
1287     // These bits cannot contribute to the result of the 'and'.
1288     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1289       return TLO.CombineTo(Op, Op.getOperand(0));
1290     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1291       return TLO.CombineTo(Op, Op.getOperand(1));
1292     // If all of the demanded bits in the inputs are known zeros, return zero.
1293     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
1294       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
1295     // If the RHS is a constant, see if we can simplify it.
1296     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
1297       return true;
1298     // If the operation can be done in a smaller type, do so.
1299     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1300       return true;
1301
1302     // Output known-1 bits are only known if set in both the LHS & RHS.
1303     KnownOne &= KnownOne2;
1304     // Output known-0 are known to be clear if zero in either the LHS | RHS.
1305     KnownZero |= KnownZero2;
1306     break;
1307   case ISD::OR:
1308     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1309                              KnownOne, TLO, Depth+1))
1310       return true;
1311     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1312     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
1313                              KnownZero2, KnownOne2, TLO, Depth+1))
1314       return true;
1315     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1316
1317     // If all of the demanded bits are known zero on one side, return the other.
1318     // These bits cannot contribute to the result of the 'or'.
1319     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1320       return TLO.CombineTo(Op, Op.getOperand(0));
1321     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1322       return TLO.CombineTo(Op, Op.getOperand(1));
1323     // If all of the potentially set bits on one side are known to be set on
1324     // the other side, just use the 'other' side.
1325     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1326       return TLO.CombineTo(Op, Op.getOperand(0));
1327     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1328       return TLO.CombineTo(Op, Op.getOperand(1));
1329     // If the RHS is a constant, see if we can simplify it.
1330     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1331       return true;
1332     // If the operation can be done in a smaller type, do so.
1333     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1334       return true;
1335
1336     // Output known-0 bits are only known if clear in both the LHS & RHS.
1337     KnownZero &= KnownZero2;
1338     // Output known-1 are known to be set if set in either the LHS | RHS.
1339     KnownOne |= KnownOne2;
1340     break;
1341   case ISD::XOR:
1342     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1343                              KnownOne, TLO, Depth+1))
1344       return true;
1345     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1346     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1347                              KnownOne2, TLO, Depth+1))
1348       return true;
1349     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1350
1351     // If all of the demanded bits are known zero on one side, return the other.
1352     // These bits cannot contribute to the result of the 'xor'.
1353     if ((KnownZero & NewMask) == NewMask)
1354       return TLO.CombineTo(Op, Op.getOperand(0));
1355     if ((KnownZero2 & NewMask) == NewMask)
1356       return TLO.CombineTo(Op, Op.getOperand(1));
1357     // If the operation can be done in a smaller type, do so.
1358     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1359       return true;
1360
1361     // If all of the unknown bits are known to be zero on one side or the other
1362     // (but not both) turn this into an *inclusive* or.
1363     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1364     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1365       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1366                                                Op.getOperand(0),
1367                                                Op.getOperand(1)));
1368
1369     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1370     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1371     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1372     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1373
1374     // If all of the demanded bits on one side are known, and all of the set
1375     // bits on that side are also known to be set on the other side, turn this
1376     // into an AND, as we know the bits will be cleared.
1377     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1378     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1379       if ((KnownOne & KnownOne2) == KnownOne) {
1380         EVT VT = Op.getValueType();
1381         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1382         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1383                                                  Op.getOperand(0), ANDC));
1384       }
1385     }
1386
1387     // If the RHS is a constant, see if we can simplify it.
1388     // for XOR, we prefer to force bits to 1 if they will make a -1.
1389     // if we can't force bits, try to shrink constant
1390     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1391       APInt Expanded = C->getAPIntValue() | (~NewMask);
1392       // if we can expand it to have all bits set, do it
1393       if (Expanded.isAllOnesValue()) {
1394         if (Expanded != C->getAPIntValue()) {
1395           EVT VT = Op.getValueType();
1396           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1397                                           TLO.DAG.getConstant(Expanded, VT));
1398           return TLO.CombineTo(Op, New);
1399         }
1400         // if it already has all the bits set, nothing to change
1401         // but don't shrink either!
1402       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1403         return true;
1404       }
1405     }
1406
1407     KnownZero = KnownZeroOut;
1408     KnownOne  = KnownOneOut;
1409     break;
1410   case ISD::SELECT:
1411     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1412                              KnownOne, TLO, Depth+1))
1413       return true;
1414     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1415                              KnownOne2, TLO, Depth+1))
1416       return true;
1417     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1418     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1419
1420     // If the operands are constants, see if we can simplify them.
1421     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1422       return true;
1423
1424     // Only known if known in both the LHS and RHS.
1425     KnownOne &= KnownOne2;
1426     KnownZero &= KnownZero2;
1427     break;
1428   case ISD::SELECT_CC:
1429     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1430                              KnownOne, TLO, Depth+1))
1431       return true;
1432     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1433                              KnownOne2, TLO, Depth+1))
1434       return true;
1435     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1436     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1437
1438     // If the operands are constants, see if we can simplify them.
1439     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1440       return true;
1441
1442     // Only known if known in both the LHS and RHS.
1443     KnownOne &= KnownOne2;
1444     KnownZero &= KnownZero2;
1445     break;
1446   case ISD::SHL:
1447     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1448       unsigned ShAmt = SA->getZExtValue();
1449       SDValue InOp = Op.getOperand(0);
1450
1451       // If the shift count is an invalid immediate, don't do anything.
1452       if (ShAmt >= BitWidth)
1453         break;
1454
1455       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1456       // single shift.  We can do this if the bottom bits (which are shifted
1457       // out) are never demanded.
1458       if (InOp.getOpcode() == ISD::SRL &&
1459           isa<ConstantSDNode>(InOp.getOperand(1))) {
1460         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1461           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1462           unsigned Opc = ISD::SHL;
1463           int Diff = ShAmt-C1;
1464           if (Diff < 0) {
1465             Diff = -Diff;
1466             Opc = ISD::SRL;
1467           }
1468
1469           SDValue NewSA =
1470             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1471           EVT VT = Op.getValueType();
1472           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1473                                                    InOp.getOperand(0), NewSA));
1474         }
1475       }
1476
1477       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
1478                                KnownZero, KnownOne, TLO, Depth+1))
1479         return true;
1480
1481       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
1482       // are not demanded. This will likely allow the anyext to be folded away.
1483       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
1484         SDValue InnerOp = InOp.getNode()->getOperand(0);
1485         EVT InnerVT = InnerOp.getValueType();
1486         if ((APInt::getHighBitsSet(BitWidth,
1487                                    BitWidth - InnerVT.getSizeInBits()) &
1488                DemandedMask) == 0 &&
1489             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
1490           EVT ShTy = getShiftAmountTy(InnerVT);
1491           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
1492             ShTy = InnerVT;
1493           SDValue NarrowShl =
1494             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
1495                             TLO.DAG.getConstant(ShAmt, ShTy));
1496           return
1497             TLO.CombineTo(Op,
1498                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
1499                                           NarrowShl));
1500         }
1501       }
1502
1503       KnownZero <<= SA->getZExtValue();
1504       KnownOne  <<= SA->getZExtValue();
1505       // low bits known zero.
1506       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1507     }
1508     break;
1509   case ISD::SRL:
1510     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1511       EVT VT = Op.getValueType();
1512       unsigned ShAmt = SA->getZExtValue();
1513       unsigned VTSize = VT.getSizeInBits();
1514       SDValue InOp = Op.getOperand(0);
1515
1516       // If the shift count is an invalid immediate, don't do anything.
1517       if (ShAmt >= BitWidth)
1518         break;
1519
1520       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1521       // single shift.  We can do this if the top bits (which are shifted out)
1522       // are never demanded.
1523       if (InOp.getOpcode() == ISD::SHL &&
1524           isa<ConstantSDNode>(InOp.getOperand(1))) {
1525         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1526           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1527           unsigned Opc = ISD::SRL;
1528           int Diff = ShAmt-C1;
1529           if (Diff < 0) {
1530             Diff = -Diff;
1531             Opc = ISD::SHL;
1532           }
1533
1534           SDValue NewSA =
1535             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1536           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1537                                                    InOp.getOperand(0), NewSA));
1538         }
1539       }
1540
1541       // Compute the new bits that are at the top now.
1542       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1543                                KnownZero, KnownOne, TLO, Depth+1))
1544         return true;
1545       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1546       KnownZero = KnownZero.lshr(ShAmt);
1547       KnownOne  = KnownOne.lshr(ShAmt);
1548
1549       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1550       KnownZero |= HighBits;  // High bits known zero.
1551     }
1552     break;
1553   case ISD::SRA:
1554     // If this is an arithmetic shift right and only the low-bit is set, we can
1555     // always convert this into a logical shr, even if the shift amount is
1556     // variable.  The low bit of the shift cannot be an input sign bit unless
1557     // the shift amount is >= the size of the datatype, which is undefined.
1558     if (DemandedMask == 1)
1559       return TLO.CombineTo(Op,
1560                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1561                                            Op.getOperand(0), Op.getOperand(1)));
1562
1563     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1564       EVT VT = Op.getValueType();
1565       unsigned ShAmt = SA->getZExtValue();
1566
1567       // If the shift count is an invalid immediate, don't do anything.
1568       if (ShAmt >= BitWidth)
1569         break;
1570
1571       APInt InDemandedMask = (NewMask << ShAmt);
1572
1573       // If any of the demanded bits are produced by the sign extension, we also
1574       // demand the input sign bit.
1575       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1576       if (HighBits.intersects(NewMask))
1577         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
1578
1579       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1580                                KnownZero, KnownOne, TLO, Depth+1))
1581         return true;
1582       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1583       KnownZero = KnownZero.lshr(ShAmt);
1584       KnownOne  = KnownOne.lshr(ShAmt);
1585
1586       // Handle the sign bit, adjusted to where it is now in the mask.
1587       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1588
1589       // If the input sign bit is known to be zero, or if none of the top bits
1590       // are demanded, turn this into an unsigned shift right.
1591       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1592         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1593                                                  Op.getOperand(0),
1594                                                  Op.getOperand(1)));
1595       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1596         KnownOne |= HighBits;
1597       }
1598     }
1599     break;
1600   case ISD::SIGN_EXTEND_INREG: {
1601     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1602
1603     // Sign extension.  Compute the demanded bits in the result that are not
1604     // present in the input.
1605     APInt NewBits =
1606       APInt::getHighBitsSet(BitWidth,
1607                             BitWidth - EVT.getScalarType().getSizeInBits());
1608
1609     // If none of the extended bits are demanded, eliminate the sextinreg.
1610     if ((NewBits & NewMask) == 0)
1611       return TLO.CombineTo(Op, Op.getOperand(0));
1612
1613     APInt InSignBit =
1614       APInt::getSignBit(EVT.getScalarType().getSizeInBits()).zext(BitWidth);
1615     APInt InputDemandedBits =
1616       APInt::getLowBitsSet(BitWidth,
1617                            EVT.getScalarType().getSizeInBits()) &
1618       NewMask;
1619
1620     // Since the sign extended bits are demanded, we know that the sign
1621     // bit is demanded.
1622     InputDemandedBits |= InSignBit;
1623
1624     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1625                              KnownZero, KnownOne, TLO, Depth+1))
1626       return true;
1627     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1628
1629     // If the sign bit of the input is known set or clear, then we know the
1630     // top bits of the result.
1631
1632     // If the input sign bit is known zero, convert this into a zero extension.
1633     if (KnownZero.intersects(InSignBit))
1634       return TLO.CombineTo(Op,
1635                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1636
1637     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1638       KnownOne |= NewBits;
1639       KnownZero &= ~NewBits;
1640     } else {                       // Input sign bit unknown
1641       KnownZero &= ~NewBits;
1642       KnownOne &= ~NewBits;
1643     }
1644     break;
1645   }
1646   case ISD::ZERO_EXTEND: {
1647     unsigned OperandBitWidth =
1648       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1649     APInt InMask = NewMask.trunc(OperandBitWidth);
1650
1651     // If none of the top bits are demanded, convert this into an any_extend.
1652     APInt NewBits =
1653       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1654     if (!NewBits.intersects(NewMask))
1655       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1656                                                Op.getValueType(),
1657                                                Op.getOperand(0)));
1658
1659     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1660                              KnownZero, KnownOne, TLO, Depth+1))
1661       return true;
1662     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1663     KnownZero = KnownZero.zext(BitWidth);
1664     KnownOne = KnownOne.zext(BitWidth);
1665     KnownZero |= NewBits;
1666     break;
1667   }
1668   case ISD::SIGN_EXTEND: {
1669     EVT InVT = Op.getOperand(0).getValueType();
1670     unsigned InBits = InVT.getScalarType().getSizeInBits();
1671     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1672     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1673     APInt NewBits   = ~InMask & NewMask;
1674
1675     // If none of the top bits are demanded, convert this into an any_extend.
1676     if (NewBits == 0)
1677       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1678                                               Op.getValueType(),
1679                                               Op.getOperand(0)));
1680
1681     // Since some of the sign extended bits are demanded, we know that the sign
1682     // bit is demanded.
1683     APInt InDemandedBits = InMask & NewMask;
1684     InDemandedBits |= InSignBit;
1685     InDemandedBits = InDemandedBits.trunc(InBits);
1686
1687     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1688                              KnownOne, TLO, Depth+1))
1689       return true;
1690     KnownZero = KnownZero.zext(BitWidth);
1691     KnownOne = KnownOne.zext(BitWidth);
1692
1693     // If the sign bit is known zero, convert this to a zero extend.
1694     if (KnownZero.intersects(InSignBit))
1695       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1696                                                Op.getValueType(),
1697                                                Op.getOperand(0)));
1698
1699     // If the sign bit is known one, the top bits match.
1700     if (KnownOne.intersects(InSignBit)) {
1701       KnownOne  |= NewBits;
1702       KnownZero &= ~NewBits;
1703     } else {   // Otherwise, top bits aren't known.
1704       KnownOne  &= ~NewBits;
1705       KnownZero &= ~NewBits;
1706     }
1707     break;
1708   }
1709   case ISD::ANY_EXTEND: {
1710     unsigned OperandBitWidth =
1711       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1712     APInt InMask = NewMask.trunc(OperandBitWidth);
1713     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1714                              KnownZero, KnownOne, TLO, Depth+1))
1715       return true;
1716     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1717     KnownZero = KnownZero.zext(BitWidth);
1718     KnownOne = KnownOne.zext(BitWidth);
1719     break;
1720   }
1721   case ISD::TRUNCATE: {
1722     // Simplify the input, using demanded bit information, and compute the known
1723     // zero/one bits live out.
1724     unsigned OperandBitWidth =
1725       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1726     APInt TruncMask = NewMask.zext(OperandBitWidth);
1727     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1728                              KnownZero, KnownOne, TLO, Depth+1))
1729       return true;
1730     KnownZero = KnownZero.trunc(BitWidth);
1731     KnownOne = KnownOne.trunc(BitWidth);
1732
1733     // If the input is only used by this truncate, see if we can shrink it based
1734     // on the known demanded bits.
1735     if (Op.getOperand(0).getNode()->hasOneUse()) {
1736       SDValue In = Op.getOperand(0);
1737       switch (In.getOpcode()) {
1738       default: break;
1739       case ISD::SRL:
1740         // Shrink SRL by a constant if none of the high bits shifted in are
1741         // demanded.
1742         if (TLO.LegalTypes() &&
1743             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
1744           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
1745           // undesirable.
1746           break;
1747         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
1748         if (!ShAmt)
1749           break;
1750         SDValue Shift = In.getOperand(1);
1751         if (TLO.LegalTypes()) {
1752           uint64_t ShVal = ShAmt->getZExtValue();
1753           Shift =
1754             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
1755         }
1756
1757         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1758                                                OperandBitWidth - BitWidth);
1759         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
1760
1761         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1762           // None of the shifted in bits are needed.  Add a truncate of the
1763           // shift input, then shift it.
1764           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1765                                              Op.getValueType(),
1766                                              In.getOperand(0));
1767           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1768                                                    Op.getValueType(),
1769                                                    NewTrunc,
1770                                                    Shift));
1771         }
1772         break;
1773       }
1774     }
1775
1776     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1777     break;
1778   }
1779   case ISD::AssertZext: {
1780     // AssertZext demands all of the high bits, plus any of the low bits
1781     // demanded by its users.
1782     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1783     APInt InMask = APInt::getLowBitsSet(BitWidth,
1784                                         VT.getSizeInBits());
1785     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1786                              KnownZero, KnownOne, TLO, Depth+1))
1787       return true;
1788     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1789
1790     KnownZero |= ~InMask & NewMask;
1791     break;
1792   }
1793   case ISD::BITCAST:
1794     // If this is an FP->Int bitcast and if the sign bit is the only
1795     // thing demanded, turn this into a FGETSIGN.
1796     if (!Op.getValueType().isVector() &&
1797         !Op.getOperand(0).getValueType().isVector() &&
1798         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1799         Op.getOperand(0).getValueType().isFloatingPoint()) {
1800       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1801       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1802       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1803         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1804         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1805         // place.  We expect the SHL to be eliminated by other optimizations.
1806         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1807         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1808         if (!OpVTLegal && OpVTSizeInBits > 32)
1809           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1810         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1811         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1812         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1813                                                  Op.getValueType(),
1814                                                  Sign, ShAmt));
1815       }
1816     }
1817     break;
1818   case ISD::ADD:
1819   case ISD::MUL:
1820   case ISD::SUB: {
1821     // Add, Sub, and Mul don't demand any bits in positions beyond that
1822     // of the highest bit demanded of them.
1823     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1824                                         BitWidth - NewMask.countLeadingZeros());
1825     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1826                              KnownOne2, TLO, Depth+1))
1827       return true;
1828     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1829                              KnownOne2, TLO, Depth+1))
1830       return true;
1831     // See if the operation should be performed at a smaller bit width.
1832     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1833       return true;
1834   }
1835   // FALL THROUGH
1836   default:
1837     // Just use ComputeMaskedBits to compute output bits.
1838     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1839     break;
1840   }
1841
1842   // If we know the value of all of the demanded bits, return this as a
1843   // constant.
1844   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1845     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1846
1847   return false;
1848 }
1849
1850 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1851 /// in Mask are known to be either zero or one and return them in the
1852 /// KnownZero/KnownOne bitsets.
1853 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1854                                                     const APInt &Mask,
1855                                                     APInt &KnownZero,
1856                                                     APInt &KnownOne,
1857                                                     const SelectionDAG &DAG,
1858                                                     unsigned Depth) const {
1859   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1860           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1861           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1862           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1863          "Should use MaskedValueIsZero if you don't know whether Op"
1864          " is a target node!");
1865   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1866 }
1867
1868 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1869 /// targets that want to expose additional information about sign bits to the
1870 /// DAG Combiner.
1871 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1872                                                          unsigned Depth) const {
1873   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1874           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1875           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1876           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1877          "Should use ComputeNumSignBits if you don't know whether Op"
1878          " is a target node!");
1879   return 1;
1880 }
1881
1882 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1883 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1884 /// determine which bit is set.
1885 ///
1886 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1887   // A left-shift of a constant one will have exactly one bit set, because
1888   // shifting the bit off the end is undefined.
1889   if (Val.getOpcode() == ISD::SHL)
1890     if (ConstantSDNode *C =
1891          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1892       if (C->getAPIntValue() == 1)
1893         return true;
1894
1895   // Similarly, a right-shift of a constant sign-bit will have exactly
1896   // one bit set.
1897   if (Val.getOpcode() == ISD::SRL)
1898     if (ConstantSDNode *C =
1899          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1900       if (C->getAPIntValue().isSignBit())
1901         return true;
1902
1903   // More could be done here, though the above checks are enough
1904   // to handle some common cases.
1905
1906   // Fall back to ComputeMaskedBits to catch other known cases.
1907   EVT OpVT = Val.getValueType();
1908   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1909   APInt Mask = APInt::getAllOnesValue(BitWidth);
1910   APInt KnownZero, KnownOne;
1911   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1912   return (KnownZero.countPopulation() == BitWidth - 1) &&
1913          (KnownOne.countPopulation() == 1);
1914 }
1915
1916 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1917 /// and cc. If it is unable to simplify it, return a null SDValue.
1918 SDValue
1919 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1920                               ISD::CondCode Cond, bool foldBooleans,
1921                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1922   SelectionDAG &DAG = DCI.DAG;
1923
1924   // These setcc operations always fold.
1925   switch (Cond) {
1926   default: break;
1927   case ISD::SETFALSE:
1928   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1929   case ISD::SETTRUE:
1930   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1931   }
1932
1933   // Ensure that the constant occurs on the RHS, and fold constant
1934   // comparisons.
1935   if (isa<ConstantSDNode>(N0.getNode()))
1936     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1937
1938   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1939     const APInt &C1 = N1C->getAPIntValue();
1940
1941     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1942     // equality comparison, then we're just comparing whether X itself is
1943     // zero.
1944     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1945         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1946         N0.getOperand(1).getOpcode() == ISD::Constant) {
1947       const APInt &ShAmt
1948         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1949       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1950           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1951         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1952           // (srl (ctlz x), 5) == 0  -> X != 0
1953           // (srl (ctlz x), 5) != 1  -> X != 0
1954           Cond = ISD::SETNE;
1955         } else {
1956           // (srl (ctlz x), 5) != 0  -> X == 0
1957           // (srl (ctlz x), 5) == 1  -> X == 0
1958           Cond = ISD::SETEQ;
1959         }
1960         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1961         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1962                             Zero, Cond);
1963       }
1964     }
1965
1966     SDValue CTPOP = N0;
1967     // Look through truncs that don't change the value of a ctpop.
1968     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1969       CTPOP = N0.getOperand(0);
1970
1971     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1972         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1973                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1974       EVT CTVT = CTPOP.getValueType();
1975       SDValue CTOp = CTPOP.getOperand(0);
1976
1977       // (ctpop x) u< 2 -> (x & x-1) == 0
1978       // (ctpop x) u> 1 -> (x & x-1) != 0
1979       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1980         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1981                                   DAG.getConstant(1, CTVT));
1982         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1983         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1984         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1985       }
1986
1987       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1988     }
1989
1990     // (zext x) == C --> x == (trunc C)
1991     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1992         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1993       unsigned MinBits = N0.getValueSizeInBits();
1994       SDValue PreZExt;
1995       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1996         // ZExt
1997         MinBits = N0->getOperand(0).getValueSizeInBits();
1998         PreZExt = N0->getOperand(0);
1999       } else if (N0->getOpcode() == ISD::AND) {
2000         // DAGCombine turns costly ZExts into ANDs
2001         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
2002           if ((C->getAPIntValue()+1).isPowerOf2()) {
2003             MinBits = C->getAPIntValue().countTrailingOnes();
2004             PreZExt = N0->getOperand(0);
2005           }
2006       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
2007         // ZEXTLOAD
2008         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
2009           MinBits = LN0->getMemoryVT().getSizeInBits();
2010           PreZExt = N0;
2011         }
2012       }
2013
2014       // Make sure we're not loosing bits from the constant.
2015       if (MinBits < C1.getBitWidth() && MinBits > C1.getActiveBits()) {
2016         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
2017         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
2018           // Will get folded away.
2019           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
2020           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
2021           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
2022         }
2023       }
2024     }
2025
2026     // If the LHS is '(and load, const)', the RHS is 0,
2027     // the test is for equality or unsigned, and all 1 bits of the const are
2028     // in the same partial word, see if we can shorten the load.
2029     if (DCI.isBeforeLegalize() &&
2030         N0.getOpcode() == ISD::AND && C1 == 0 &&
2031         N0.getNode()->hasOneUse() &&
2032         isa<LoadSDNode>(N0.getOperand(0)) &&
2033         N0.getOperand(0).getNode()->hasOneUse() &&
2034         isa<ConstantSDNode>(N0.getOperand(1))) {
2035       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
2036       APInt bestMask;
2037       unsigned bestWidth = 0, bestOffset = 0;
2038       if (!Lod->isVolatile() && Lod->isUnindexed()) {
2039         unsigned origWidth = N0.getValueType().getSizeInBits();
2040         unsigned maskWidth = origWidth;
2041         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
2042         // 8 bits, but have to be careful...
2043         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
2044           origWidth = Lod->getMemoryVT().getSizeInBits();
2045         const APInt &Mask =
2046           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
2047         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
2048           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
2049           for (unsigned offset=0; offset<origWidth/width; offset++) {
2050             if ((newMask & Mask) == Mask) {
2051               if (!TD->isLittleEndian())
2052                 bestOffset = (origWidth/width - offset - 1) * (width/8);
2053               else
2054                 bestOffset = (uint64_t)offset * (width/8);
2055               bestMask = Mask.lshr(offset * (width/8) * 8);
2056               bestWidth = width;
2057               break;
2058             }
2059             newMask = newMask << width;
2060           }
2061         }
2062       }
2063       if (bestWidth) {
2064         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
2065         if (newVT.isRound()) {
2066           EVT PtrType = Lod->getOperand(1).getValueType();
2067           SDValue Ptr = Lod->getBasePtr();
2068           if (bestOffset != 0)
2069             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
2070                               DAG.getConstant(bestOffset, PtrType));
2071           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
2072           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
2073                                 Lod->getPointerInfo().getWithOffset(bestOffset),
2074                                         false, false, false, NewAlign);
2075           return DAG.getSetCC(dl, VT,
2076                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
2077                                       DAG.getConstant(bestMask.trunc(bestWidth),
2078                                                       newVT)),
2079                               DAG.getConstant(0LL, newVT), Cond);
2080         }
2081       }
2082     }
2083
2084     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
2085     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
2086       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
2087
2088       // If the comparison constant has bits in the upper part, the
2089       // zero-extended value could never match.
2090       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
2091                                               C1.getBitWidth() - InSize))) {
2092         switch (Cond) {
2093         case ISD::SETUGT:
2094         case ISD::SETUGE:
2095         case ISD::SETEQ: return DAG.getConstant(0, VT);
2096         case ISD::SETULT:
2097         case ISD::SETULE:
2098         case ISD::SETNE: return DAG.getConstant(1, VT);
2099         case ISD::SETGT:
2100         case ISD::SETGE:
2101           // True if the sign bit of C1 is set.
2102           return DAG.getConstant(C1.isNegative(), VT);
2103         case ISD::SETLT:
2104         case ISD::SETLE:
2105           // True if the sign bit of C1 isn't set.
2106           return DAG.getConstant(C1.isNonNegative(), VT);
2107         default:
2108           break;
2109         }
2110       }
2111
2112       // Otherwise, we can perform the comparison with the low bits.
2113       switch (Cond) {
2114       case ISD::SETEQ:
2115       case ISD::SETNE:
2116       case ISD::SETUGT:
2117       case ISD::SETUGE:
2118       case ISD::SETULT:
2119       case ISD::SETULE: {
2120         EVT newVT = N0.getOperand(0).getValueType();
2121         if (DCI.isBeforeLegalizeOps() ||
2122             (isOperationLegal(ISD::SETCC, newVT) &&
2123               getCondCodeAction(Cond, newVT)==Legal))
2124           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2125                               DAG.getConstant(C1.trunc(InSize), newVT),
2126                               Cond);
2127         break;
2128       }
2129       default:
2130         break;   // todo, be more careful with signed comparisons
2131       }
2132     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2133                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2134       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
2135       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
2136       EVT ExtDstTy = N0.getValueType();
2137       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
2138
2139       // If the constant doesn't fit into the number of bits for the source of
2140       // the sign extension, it is impossible for both sides to be equal.
2141       if (C1.getMinSignedBits() > ExtSrcTyBits)
2142         return DAG.getConstant(Cond == ISD::SETNE, VT);
2143
2144       SDValue ZextOp;
2145       EVT Op0Ty = N0.getOperand(0).getValueType();
2146       if (Op0Ty == ExtSrcTy) {
2147         ZextOp = N0.getOperand(0);
2148       } else {
2149         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
2150         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
2151                               DAG.getConstant(Imm, Op0Ty));
2152       }
2153       if (!DCI.isCalledByLegalizer())
2154         DCI.AddToWorklist(ZextOp.getNode());
2155       // Otherwise, make this a use of a zext.
2156       return DAG.getSetCC(dl, VT, ZextOp,
2157                           DAG.getConstant(C1 & APInt::getLowBitsSet(
2158                                                               ExtDstTyBits,
2159                                                               ExtSrcTyBits),
2160                                           ExtDstTy),
2161                           Cond);
2162     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
2163                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2164       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
2165       if (N0.getOpcode() == ISD::SETCC &&
2166           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
2167         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
2168         if (TrueWhenTrue)
2169           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
2170         // Invert the condition.
2171         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
2172         CC = ISD::getSetCCInverse(CC,
2173                                   N0.getOperand(0).getValueType().isInteger());
2174         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
2175       }
2176
2177       if ((N0.getOpcode() == ISD::XOR ||
2178            (N0.getOpcode() == ISD::AND &&
2179             N0.getOperand(0).getOpcode() == ISD::XOR &&
2180             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
2181           isa<ConstantSDNode>(N0.getOperand(1)) &&
2182           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
2183         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
2184         // can only do this if the top bits are known zero.
2185         unsigned BitWidth = N0.getValueSizeInBits();
2186         if (DAG.MaskedValueIsZero(N0,
2187                                   APInt::getHighBitsSet(BitWidth,
2188                                                         BitWidth-1))) {
2189           // Okay, get the un-inverted input value.
2190           SDValue Val;
2191           if (N0.getOpcode() == ISD::XOR)
2192             Val = N0.getOperand(0);
2193           else {
2194             assert(N0.getOpcode() == ISD::AND &&
2195                     N0.getOperand(0).getOpcode() == ISD::XOR);
2196             // ((X^1)&1)^1 -> X & 1
2197             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
2198                               N0.getOperand(0).getOperand(0),
2199                               N0.getOperand(1));
2200           }
2201
2202           return DAG.getSetCC(dl, VT, Val, N1,
2203                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2204         }
2205       } else if (N1C->getAPIntValue() == 1 &&
2206                  (VT == MVT::i1 ||
2207                   getBooleanContents(false) == ZeroOrOneBooleanContent)) {
2208         SDValue Op0 = N0;
2209         if (Op0.getOpcode() == ISD::TRUNCATE)
2210           Op0 = Op0.getOperand(0);
2211
2212         if ((Op0.getOpcode() == ISD::XOR) &&
2213             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
2214             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
2215           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
2216           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
2217           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
2218                               Cond);
2219         } else if (Op0.getOpcode() == ISD::AND &&
2220                 isa<ConstantSDNode>(Op0.getOperand(1)) &&
2221                 cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
2222           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
2223           if (Op0.getValueType().bitsGT(VT))
2224             Op0 = DAG.getNode(ISD::AND, dl, VT,
2225                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
2226                           DAG.getConstant(1, VT));
2227           else if (Op0.getValueType().bitsLT(VT))
2228             Op0 = DAG.getNode(ISD::AND, dl, VT,
2229                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
2230                         DAG.getConstant(1, VT));
2231
2232           return DAG.getSetCC(dl, VT, Op0,
2233                               DAG.getConstant(0, Op0.getValueType()),
2234                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2235         }
2236       }
2237     }
2238
2239     APInt MinVal, MaxVal;
2240     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
2241     if (ISD::isSignedIntSetCC(Cond)) {
2242       MinVal = APInt::getSignedMinValue(OperandBitSize);
2243       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
2244     } else {
2245       MinVal = APInt::getMinValue(OperandBitSize);
2246       MaxVal = APInt::getMaxValue(OperandBitSize);
2247     }
2248
2249     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
2250     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
2251       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
2252       // X >= C0 --> X > (C0-1)
2253       return DAG.getSetCC(dl, VT, N0,
2254                           DAG.getConstant(C1-1, N1.getValueType()),
2255                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
2256     }
2257
2258     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
2259       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
2260       // X <= C0 --> X < (C0+1)
2261       return DAG.getSetCC(dl, VT, N0,
2262                           DAG.getConstant(C1+1, N1.getValueType()),
2263                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
2264     }
2265
2266     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
2267       return DAG.getConstant(0, VT);      // X < MIN --> false
2268     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
2269       return DAG.getConstant(1, VT);      // X >= MIN --> true
2270     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
2271       return DAG.getConstant(0, VT);      // X > MAX --> false
2272     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
2273       return DAG.getConstant(1, VT);      // X <= MAX --> true
2274
2275     // Canonicalize setgt X, Min --> setne X, Min
2276     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
2277       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2278     // Canonicalize setlt X, Max --> setne X, Max
2279     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
2280       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2281
2282     // If we have setult X, 1, turn it into seteq X, 0
2283     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
2284       return DAG.getSetCC(dl, VT, N0,
2285                           DAG.getConstant(MinVal, N0.getValueType()),
2286                           ISD::SETEQ);
2287     // If we have setugt X, Max-1, turn it into seteq X, Max
2288     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
2289       return DAG.getSetCC(dl, VT, N0,
2290                           DAG.getConstant(MaxVal, N0.getValueType()),
2291                           ISD::SETEQ);
2292
2293     // If we have "setcc X, C0", check to see if we can shrink the immediate
2294     // by changing cc.
2295
2296     // SETUGT X, SINTMAX  -> SETLT X, 0
2297     if (Cond == ISD::SETUGT &&
2298         C1 == APInt::getSignedMaxValue(OperandBitSize))
2299       return DAG.getSetCC(dl, VT, N0,
2300                           DAG.getConstant(0, N1.getValueType()),
2301                           ISD::SETLT);
2302
2303     // SETULT X, SINTMIN  -> SETGT X, -1
2304     if (Cond == ISD::SETULT &&
2305         C1 == APInt::getSignedMinValue(OperandBitSize)) {
2306       SDValue ConstMinusOne =
2307           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
2308                           N1.getValueType());
2309       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
2310     }
2311
2312     // Fold bit comparisons when we can.
2313     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2314         (VT == N0.getValueType() ||
2315          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
2316         N0.getOpcode() == ISD::AND)
2317       if (ConstantSDNode *AndRHS =
2318                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2319         EVT ShiftTy = DCI.isBeforeLegalize() ?
2320           getPointerTy() : getShiftAmountTy(N0.getValueType());
2321         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
2322           // Perform the xform if the AND RHS is a single bit.
2323           if (AndRHS->getAPIntValue().isPowerOf2()) {
2324             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2325                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2326                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
2327           }
2328         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
2329           // (X & 8) == 8  -->  (X & 8) >> 3
2330           // Perform the xform if C1 is a single bit.
2331           if (C1.isPowerOf2()) {
2332             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2333                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2334                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
2335           }
2336         }
2337       }
2338   }
2339
2340   if (isa<ConstantFPSDNode>(N0.getNode())) {
2341     // Constant fold or commute setcc.
2342     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
2343     if (O.getNode()) return O;
2344   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
2345     // If the RHS of an FP comparison is a constant, simplify it away in
2346     // some cases.
2347     if (CFP->getValueAPF().isNaN()) {
2348       // If an operand is known to be a nan, we can fold it.
2349       switch (ISD::getUnorderedFlavor(Cond)) {
2350       default: llvm_unreachable("Unknown flavor!");
2351       case 0:  // Known false.
2352         return DAG.getConstant(0, VT);
2353       case 1:  // Known true.
2354         return DAG.getConstant(1, VT);
2355       case 2:  // Undefined.
2356         return DAG.getUNDEF(VT);
2357       }
2358     }
2359
2360     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
2361     // constant if knowing that the operand is non-nan is enough.  We prefer to
2362     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
2363     // materialize 0.0.
2364     if (Cond == ISD::SETO || Cond == ISD::SETUO)
2365       return DAG.getSetCC(dl, VT, N0, N0, Cond);
2366
2367     // If the condition is not legal, see if we can find an equivalent one
2368     // which is legal.
2369     if (!isCondCodeLegal(Cond, N0.getValueType())) {
2370       // If the comparison was an awkward floating-point == or != and one of
2371       // the comparison operands is infinity or negative infinity, convert the
2372       // condition to a less-awkward <= or >=.
2373       if (CFP->getValueAPF().isInfinity()) {
2374         if (CFP->getValueAPF().isNegative()) {
2375           if (Cond == ISD::SETOEQ &&
2376               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2377             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
2378           if (Cond == ISD::SETUEQ &&
2379               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2380             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
2381           if (Cond == ISD::SETUNE &&
2382               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2383             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
2384           if (Cond == ISD::SETONE &&
2385               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2386             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
2387         } else {
2388           if (Cond == ISD::SETOEQ &&
2389               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2390             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
2391           if (Cond == ISD::SETUEQ &&
2392               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2393             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
2394           if (Cond == ISD::SETUNE &&
2395               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2396             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
2397           if (Cond == ISD::SETONE &&
2398               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2399             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
2400         }
2401       }
2402     }
2403   }
2404
2405   if (N0 == N1) {
2406     // We can always fold X == X for integer setcc's.
2407     if (N0.getValueType().isInteger())
2408       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2409     unsigned UOF = ISD::getUnorderedFlavor(Cond);
2410     if (UOF == 2)   // FP operators that are undefined on NaNs.
2411       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2412     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
2413       return DAG.getConstant(UOF, VT);
2414     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
2415     // if it is not already.
2416     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
2417     if (NewCond != Cond)
2418       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
2419   }
2420
2421   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2422       N0.getValueType().isInteger()) {
2423     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
2424         N0.getOpcode() == ISD::XOR) {
2425       // Simplify (X+Y) == (X+Z) -->  Y == Z
2426       if (N0.getOpcode() == N1.getOpcode()) {
2427         if (N0.getOperand(0) == N1.getOperand(0))
2428           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
2429         if (N0.getOperand(1) == N1.getOperand(1))
2430           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
2431         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
2432           // If X op Y == Y op X, try other combinations.
2433           if (N0.getOperand(0) == N1.getOperand(1))
2434             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
2435                                 Cond);
2436           if (N0.getOperand(1) == N1.getOperand(0))
2437             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
2438                                 Cond);
2439         }
2440       }
2441
2442       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
2443         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2444           // Turn (X+C1) == C2 --> X == C2-C1
2445           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
2446             return DAG.getSetCC(dl, VT, N0.getOperand(0),
2447                                 DAG.getConstant(RHSC->getAPIntValue()-
2448                                                 LHSR->getAPIntValue(),
2449                                 N0.getValueType()), Cond);
2450           }
2451
2452           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
2453           if (N0.getOpcode() == ISD::XOR)
2454             // If we know that all of the inverted bits are zero, don't bother
2455             // performing the inversion.
2456             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
2457               return
2458                 DAG.getSetCC(dl, VT, N0.getOperand(0),
2459                              DAG.getConstant(LHSR->getAPIntValue() ^
2460                                                RHSC->getAPIntValue(),
2461                                              N0.getValueType()),
2462                              Cond);
2463         }
2464
2465         // Turn (C1-X) == C2 --> X == C1-C2
2466         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
2467           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
2468             return
2469               DAG.getSetCC(dl, VT, N0.getOperand(1),
2470                            DAG.getConstant(SUBC->getAPIntValue() -
2471                                              RHSC->getAPIntValue(),
2472                                            N0.getValueType()),
2473                            Cond);
2474           }
2475         }
2476       }
2477
2478       // Simplify (X+Z) == X -->  Z == 0
2479       if (N0.getOperand(0) == N1)
2480         return DAG.getSetCC(dl, VT, N0.getOperand(1),
2481                         DAG.getConstant(0, N0.getValueType()), Cond);
2482       if (N0.getOperand(1) == N1) {
2483         if (DAG.isCommutativeBinOp(N0.getOpcode()))
2484           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2485                           DAG.getConstant(0, N0.getValueType()), Cond);
2486         else if (N0.getNode()->hasOneUse()) {
2487           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2488           // (Z-X) == X  --> Z == X<<1
2489           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2490                                      N1,
2491                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
2492           if (!DCI.isCalledByLegalizer())
2493             DCI.AddToWorklist(SH.getNode());
2494           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2495         }
2496       }
2497     }
2498
2499     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2500         N1.getOpcode() == ISD::XOR) {
2501       // Simplify  X == (X+Z) -->  Z == 0
2502       if (N1.getOperand(0) == N0) {
2503         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2504                         DAG.getConstant(0, N1.getValueType()), Cond);
2505       } else if (N1.getOperand(1) == N0) {
2506         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2507           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2508                           DAG.getConstant(0, N1.getValueType()), Cond);
2509         } else if (N1.getNode()->hasOneUse()) {
2510           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2511           // X == (Z-X)  --> X<<1 == Z
2512           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2513                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
2514           if (!DCI.isCalledByLegalizer())
2515             DCI.AddToWorklist(SH.getNode());
2516           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2517         }
2518       }
2519     }
2520
2521     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2522     // Note that where y is variable and is known to have at most
2523     // one bit set (for example, if it is z&1) we cannot do this;
2524     // the expressions are not equivalent when y==0.
2525     if (N0.getOpcode() == ISD::AND)
2526       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2527         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2528           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2529           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2530           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2531         }
2532       }
2533     if (N1.getOpcode() == ISD::AND)
2534       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2535         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2536           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2537           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2538           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2539         }
2540       }
2541   }
2542
2543   // Fold away ALL boolean setcc's.
2544   SDValue Temp;
2545   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2546     switch (Cond) {
2547     default: llvm_unreachable("Unknown integer setcc!");
2548     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2549       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2550       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2551       if (!DCI.isCalledByLegalizer())
2552         DCI.AddToWorklist(Temp.getNode());
2553       break;
2554     case ISD::SETNE:  // X != Y   -->  (X^Y)
2555       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2556       break;
2557     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2558     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2559       Temp = DAG.getNOT(dl, N0, MVT::i1);
2560       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2561       if (!DCI.isCalledByLegalizer())
2562         DCI.AddToWorklist(Temp.getNode());
2563       break;
2564     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2565     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2566       Temp = DAG.getNOT(dl, N1, MVT::i1);
2567       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2568       if (!DCI.isCalledByLegalizer())
2569         DCI.AddToWorklist(Temp.getNode());
2570       break;
2571     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2572     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2573       Temp = DAG.getNOT(dl, N0, MVT::i1);
2574       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2575       if (!DCI.isCalledByLegalizer())
2576         DCI.AddToWorklist(Temp.getNode());
2577       break;
2578     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2579     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2580       Temp = DAG.getNOT(dl, N1, MVT::i1);
2581       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2582       break;
2583     }
2584     if (VT != MVT::i1) {
2585       if (!DCI.isCalledByLegalizer())
2586         DCI.AddToWorklist(N0.getNode());
2587       // FIXME: If running after legalize, we probably can't do this.
2588       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2589     }
2590     return N0;
2591   }
2592
2593   // Could not fold it.
2594   return SDValue();
2595 }
2596
2597 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2598 /// node is a GlobalAddress + offset.
2599 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2600                                     int64_t &Offset) const {
2601   if (isa<GlobalAddressSDNode>(N)) {
2602     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2603     GA = GASD->getGlobal();
2604     Offset += GASD->getOffset();
2605     return true;
2606   }
2607
2608   if (N->getOpcode() == ISD::ADD) {
2609     SDValue N1 = N->getOperand(0);
2610     SDValue N2 = N->getOperand(1);
2611     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2612       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2613       if (V) {
2614         Offset += V->getSExtValue();
2615         return true;
2616       }
2617     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2618       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2619       if (V) {
2620         Offset += V->getSExtValue();
2621         return true;
2622       }
2623     }
2624   }
2625
2626   return false;
2627 }
2628
2629
2630 SDValue TargetLowering::
2631 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2632   // Default implementation: no optimization.
2633   return SDValue();
2634 }
2635
2636 //===----------------------------------------------------------------------===//
2637 //  Inline Assembler Implementation Methods
2638 //===----------------------------------------------------------------------===//
2639
2640
2641 TargetLowering::ConstraintType
2642 TargetLowering::getConstraintType(const std::string &Constraint) const {
2643   if (Constraint.size() == 1) {
2644     switch (Constraint[0]) {
2645     default: break;
2646     case 'r': return C_RegisterClass;
2647     case 'm':    // memory
2648     case 'o':    // offsetable
2649     case 'V':    // not offsetable
2650       return C_Memory;
2651     case 'i':    // Simple Integer or Relocatable Constant
2652     case 'n':    // Simple Integer
2653     case 'E':    // Floating Point Constant
2654     case 'F':    // Floating Point Constant
2655     case 's':    // Relocatable Constant
2656     case 'p':    // Address.
2657     case 'X':    // Allow ANY value.
2658     case 'I':    // Target registers.
2659     case 'J':
2660     case 'K':
2661     case 'L':
2662     case 'M':
2663     case 'N':
2664     case 'O':
2665     case 'P':
2666     case '<':
2667     case '>':
2668       return C_Other;
2669     }
2670   }
2671
2672   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2673       Constraint[Constraint.size()-1] == '}')
2674     return C_Register;
2675   return C_Unknown;
2676 }
2677
2678 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2679 /// with another that has more specific requirements based on the type of the
2680 /// corresponding operand.
2681 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2682   if (ConstraintVT.isInteger())
2683     return "r";
2684   if (ConstraintVT.isFloatingPoint())
2685     return "f";      // works for many targets
2686   return 0;
2687 }
2688
2689 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2690 /// vector.  If it is invalid, don't add anything to Ops.
2691 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2692                                                   std::string &Constraint,
2693                                                   std::vector<SDValue> &Ops,
2694                                                   SelectionDAG &DAG) const {
2695
2696   if (Constraint.length() > 1) return;
2697
2698   char ConstraintLetter = Constraint[0];
2699   switch (ConstraintLetter) {
2700   default: break;
2701   case 'X':     // Allows any operand; labels (basic block) use this.
2702     if (Op.getOpcode() == ISD::BasicBlock) {
2703       Ops.push_back(Op);
2704       return;
2705     }
2706     // fall through
2707   case 'i':    // Simple Integer or Relocatable Constant
2708   case 'n':    // Simple Integer
2709   case 's': {  // Relocatable Constant
2710     // These operands are interested in values of the form (GV+C), where C may
2711     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2712     // is possible and fine if either GV or C are missing.
2713     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2714     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2715
2716     // If we have "(add GV, C)", pull out GV/C
2717     if (Op.getOpcode() == ISD::ADD) {
2718       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2719       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2720       if (C == 0 || GA == 0) {
2721         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2722         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2723       }
2724       if (C == 0 || GA == 0)
2725         C = 0, GA = 0;
2726     }
2727
2728     // If we find a valid operand, map to the TargetXXX version so that the
2729     // value itself doesn't get selected.
2730     if (GA) {   // Either &GV   or   &GV+C
2731       if (ConstraintLetter != 'n') {
2732         int64_t Offs = GA->getOffset();
2733         if (C) Offs += C->getZExtValue();
2734         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2735                                                  C ? C->getDebugLoc() : DebugLoc(),
2736                                                  Op.getValueType(), Offs));
2737         return;
2738       }
2739     }
2740     if (C) {   // just C, no GV.
2741       // Simple constants are not allowed for 's'.
2742       if (ConstraintLetter != 's') {
2743         // gcc prints these as sign extended.  Sign extend value to 64 bits
2744         // now; without this it would get ZExt'd later in
2745         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2746         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2747                                             MVT::i64));
2748         return;
2749       }
2750     }
2751     break;
2752   }
2753   }
2754 }
2755
2756 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2757 getRegForInlineAsmConstraint(const std::string &Constraint,
2758                              EVT VT) const {
2759   if (Constraint[0] != '{')
2760     return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
2761   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2762
2763   // Remove the braces from around the name.
2764   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2765
2766   // Figure out which register class contains this reg.
2767   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2768   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2769        E = RI->regclass_end(); RCI != E; ++RCI) {
2770     const TargetRegisterClass *RC = *RCI;
2771
2772     // If none of the value types for this register class are valid, we
2773     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2774     if (!isLegalRC(RC))
2775       continue;
2776
2777     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2778          I != E; ++I) {
2779       if (RegName.equals_lower(RI->getName(*I)))
2780         return std::make_pair(*I, RC);
2781     }
2782   }
2783
2784   return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2785 }
2786
2787 //===----------------------------------------------------------------------===//
2788 // Constraint Selection.
2789
2790 /// isMatchingInputConstraint - Return true of this is an input operand that is
2791 /// a matching constraint like "4".
2792 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2793   assert(!ConstraintCode.empty() && "No known constraint!");
2794   return isdigit(ConstraintCode[0]);
2795 }
2796
2797 /// getMatchedOperand - If this is an input matching constraint, this method
2798 /// returns the output operand it matches.
2799 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2800   assert(!ConstraintCode.empty() && "No known constraint!");
2801   return atoi(ConstraintCode.c_str());
2802 }
2803
2804
2805 /// ParseConstraints - Split up the constraint string from the inline
2806 /// assembly value into the specific constraints and their prefixes,
2807 /// and also tie in the associated operand values.
2808 /// If this returns an empty vector, and if the constraint string itself
2809 /// isn't empty, there was an error parsing.
2810 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2811     ImmutableCallSite CS) const {
2812   /// ConstraintOperands - Information about all of the constraints.
2813   AsmOperandInfoVector ConstraintOperands;
2814   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2815   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2816
2817   // Do a prepass over the constraints, canonicalizing them, and building up the
2818   // ConstraintOperands list.
2819   InlineAsm::ConstraintInfoVector
2820     ConstraintInfos = IA->ParseConstraints();
2821
2822   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2823   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2824
2825   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2826     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2827     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2828
2829     // Update multiple alternative constraint count.
2830     if (OpInfo.multipleAlternatives.size() > maCount)
2831       maCount = OpInfo.multipleAlternatives.size();
2832
2833     OpInfo.ConstraintVT = MVT::Other;
2834
2835     // Compute the value type for each operand.
2836     switch (OpInfo.Type) {
2837     case InlineAsm::isOutput:
2838       // Indirect outputs just consume an argument.
2839       if (OpInfo.isIndirect) {
2840         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2841         break;
2842       }
2843
2844       // The return value of the call is this value.  As such, there is no
2845       // corresponding argument.
2846       assert(!CS.getType()->isVoidTy() &&
2847              "Bad inline asm!");
2848       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2849         OpInfo.ConstraintVT = getValueType(STy->getElementType(ResNo));
2850       } else {
2851         assert(ResNo == 0 && "Asm only has one result!");
2852         OpInfo.ConstraintVT = getValueType(CS.getType());
2853       }
2854       ++ResNo;
2855       break;
2856     case InlineAsm::isInput:
2857       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2858       break;
2859     case InlineAsm::isClobber:
2860       // Nothing to do.
2861       break;
2862     }
2863
2864     if (OpInfo.CallOperandVal) {
2865       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2866       if (OpInfo.isIndirect) {
2867         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2868         if (!PtrTy)
2869           report_fatal_error("Indirect operand for inline asm not a pointer!");
2870         OpTy = PtrTy->getElementType();
2871       }
2872
2873       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2874       if (StructType *STy = dyn_cast<StructType>(OpTy))
2875         if (STy->getNumElements() == 1)
2876           OpTy = STy->getElementType(0);
2877
2878       // If OpTy is not a single value, it may be a struct/union that we
2879       // can tile with integers.
2880       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2881         unsigned BitSize = TD->getTypeSizeInBits(OpTy);
2882         switch (BitSize) {
2883         default: break;
2884         case 1:
2885         case 8:
2886         case 16:
2887         case 32:
2888         case 64:
2889         case 128:
2890           OpInfo.ConstraintVT =
2891               EVT::getEVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2892           break;
2893         }
2894       } else if (dyn_cast<PointerType>(OpTy)) {
2895         OpInfo.ConstraintVT = MVT::getIntegerVT(8*TD->getPointerSize());
2896       } else {
2897         OpInfo.ConstraintVT = EVT::getEVT(OpTy, true);
2898       }
2899     }
2900   }
2901
2902   // If we have multiple alternative constraints, select the best alternative.
2903   if (ConstraintInfos.size()) {
2904     if (maCount) {
2905       unsigned bestMAIndex = 0;
2906       int bestWeight = -1;
2907       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2908       int weight = -1;
2909       unsigned maIndex;
2910       // Compute the sums of the weights for each alternative, keeping track
2911       // of the best (highest weight) one so far.
2912       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2913         int weightSum = 0;
2914         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2915             cIndex != eIndex; ++cIndex) {
2916           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2917           if (OpInfo.Type == InlineAsm::isClobber)
2918             continue;
2919
2920           // If this is an output operand with a matching input operand,
2921           // look up the matching input. If their types mismatch, e.g. one
2922           // is an integer, the other is floating point, or their sizes are
2923           // different, flag it as an maCantMatch.
2924           if (OpInfo.hasMatchingInput()) {
2925             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2926             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2927               if ((OpInfo.ConstraintVT.isInteger() !=
2928                    Input.ConstraintVT.isInteger()) ||
2929                   (OpInfo.ConstraintVT.getSizeInBits() !=
2930                    Input.ConstraintVT.getSizeInBits())) {
2931                 weightSum = -1;  // Can't match.
2932                 break;
2933               }
2934             }
2935           }
2936           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2937           if (weight == -1) {
2938             weightSum = -1;
2939             break;
2940           }
2941           weightSum += weight;
2942         }
2943         // Update best.
2944         if (weightSum > bestWeight) {
2945           bestWeight = weightSum;
2946           bestMAIndex = maIndex;
2947         }
2948       }
2949
2950       // Now select chosen alternative in each constraint.
2951       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2952           cIndex != eIndex; ++cIndex) {
2953         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2954         if (cInfo.Type == InlineAsm::isClobber)
2955           continue;
2956         cInfo.selectAlternative(bestMAIndex);
2957       }
2958     }
2959   }
2960
2961   // Check and hook up tied operands, choose constraint code to use.
2962   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2963       cIndex != eIndex; ++cIndex) {
2964     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2965
2966     // If this is an output operand with a matching input operand, look up the
2967     // matching input. If their types mismatch, e.g. one is an integer, the
2968     // other is floating point, or their sizes are different, flag it as an
2969     // error.
2970     if (OpInfo.hasMatchingInput()) {
2971       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2972
2973       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2974         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2975           getRegForInlineAsmConstraint(OpInfo.ConstraintCode, OpInfo.ConstraintVT);
2976         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2977           getRegForInlineAsmConstraint(Input.ConstraintCode, Input.ConstraintVT);
2978         if ((OpInfo.ConstraintVT.isInteger() !=
2979              Input.ConstraintVT.isInteger()) ||
2980             (MatchRC.second != InputRC.second)) {
2981           report_fatal_error("Unsupported asm: input constraint"
2982                              " with a matching output constraint of"
2983                              " incompatible type!");
2984         }
2985       }
2986
2987     }
2988   }
2989
2990   return ConstraintOperands;
2991 }
2992
2993
2994 /// getConstraintGenerality - Return an integer indicating how general CT
2995 /// is.
2996 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2997   switch (CT) {
2998   default: llvm_unreachable("Unknown constraint type!");
2999   case TargetLowering::C_Other:
3000   case TargetLowering::C_Unknown:
3001     return 0;
3002   case TargetLowering::C_Register:
3003     return 1;
3004   case TargetLowering::C_RegisterClass:
3005     return 2;
3006   case TargetLowering::C_Memory:
3007     return 3;
3008   }
3009 }
3010
3011 /// Examine constraint type and operand type and determine a weight value.
3012 /// This object must already have been set up with the operand type
3013 /// and the current alternative constraint selected.
3014 TargetLowering::ConstraintWeight
3015   TargetLowering::getMultipleConstraintMatchWeight(
3016     AsmOperandInfo &info, int maIndex) const {
3017   InlineAsm::ConstraintCodeVector *rCodes;
3018   if (maIndex >= (int)info.multipleAlternatives.size())
3019     rCodes = &info.Codes;
3020   else
3021     rCodes = &info.multipleAlternatives[maIndex].Codes;
3022   ConstraintWeight BestWeight = CW_Invalid;
3023
3024   // Loop over the options, keeping track of the most general one.
3025   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
3026     ConstraintWeight weight =
3027       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
3028     if (weight > BestWeight)
3029       BestWeight = weight;
3030   }
3031
3032   return BestWeight;
3033 }
3034
3035 /// Examine constraint type and operand type and determine a weight value.
3036 /// This object must already have been set up with the operand type
3037 /// and the current alternative constraint selected.
3038 TargetLowering::ConstraintWeight
3039   TargetLowering::getSingleConstraintMatchWeight(
3040     AsmOperandInfo &info, const char *constraint) const {
3041   ConstraintWeight weight = CW_Invalid;
3042   Value *CallOperandVal = info.CallOperandVal;
3043     // If we don't have a value, we can't do a match,
3044     // but allow it at the lowest weight.
3045   if (CallOperandVal == NULL)
3046     return CW_Default;
3047   // Look at the constraint type.
3048   switch (*constraint) {
3049     case 'i': // immediate integer.
3050     case 'n': // immediate integer with a known value.
3051       if (isa<ConstantInt>(CallOperandVal))
3052         weight = CW_Constant;
3053       break;
3054     case 's': // non-explicit intregal immediate.
3055       if (isa<GlobalValue>(CallOperandVal))
3056         weight = CW_Constant;
3057       break;
3058     case 'E': // immediate float if host format.
3059     case 'F': // immediate float.
3060       if (isa<ConstantFP>(CallOperandVal))
3061         weight = CW_Constant;
3062       break;
3063     case '<': // memory operand with autodecrement.
3064     case '>': // memory operand with autoincrement.
3065     case 'm': // memory operand.
3066     case 'o': // offsettable memory operand
3067     case 'V': // non-offsettable memory operand
3068       weight = CW_Memory;
3069       break;
3070     case 'r': // general register.
3071     case 'g': // general register, memory operand or immediate integer.
3072               // note: Clang converts "g" to "imr".
3073       if (CallOperandVal->getType()->isIntegerTy())
3074         weight = CW_Register;
3075       break;
3076     case 'X': // any operand.
3077     default:
3078       weight = CW_Default;
3079       break;
3080   }
3081   return weight;
3082 }
3083
3084 /// ChooseConstraint - If there are multiple different constraints that we
3085 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
3086 /// This is somewhat tricky: constraints fall into four classes:
3087 ///    Other         -> immediates and magic values
3088 ///    Register      -> one specific register
3089 ///    RegisterClass -> a group of regs
3090 ///    Memory        -> memory
3091 /// Ideally, we would pick the most specific constraint possible: if we have
3092 /// something that fits into a register, we would pick it.  The problem here
3093 /// is that if we have something that could either be in a register or in
3094 /// memory that use of the register could cause selection of *other*
3095 /// operands to fail: they might only succeed if we pick memory.  Because of
3096 /// this the heuristic we use is:
3097 ///
3098 ///  1) If there is an 'other' constraint, and if the operand is valid for
3099 ///     that constraint, use it.  This makes us take advantage of 'i'
3100 ///     constraints when available.
3101 ///  2) Otherwise, pick the most general constraint present.  This prefers
3102 ///     'm' over 'r', for example.
3103 ///
3104 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
3105                              const TargetLowering &TLI,
3106                              SDValue Op, SelectionDAG *DAG) {
3107   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
3108   unsigned BestIdx = 0;
3109   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
3110   int BestGenerality = -1;
3111
3112   // Loop over the options, keeping track of the most general one.
3113   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
3114     TargetLowering::ConstraintType CType =
3115       TLI.getConstraintType(OpInfo.Codes[i]);
3116
3117     // If this is an 'other' constraint, see if the operand is valid for it.
3118     // For example, on X86 we might have an 'rI' constraint.  If the operand
3119     // is an integer in the range [0..31] we want to use I (saving a load
3120     // of a register), otherwise we must use 'r'.
3121     if (CType == TargetLowering::C_Other && Op.getNode()) {
3122       assert(OpInfo.Codes[i].size() == 1 &&
3123              "Unhandled multi-letter 'other' constraint");
3124       std::vector<SDValue> ResultOps;
3125       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
3126                                        ResultOps, *DAG);
3127       if (!ResultOps.empty()) {
3128         BestType = CType;
3129         BestIdx = i;
3130         break;
3131       }
3132     }
3133
3134     // Things with matching constraints can only be registers, per gcc
3135     // documentation.  This mainly affects "g" constraints.
3136     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
3137       continue;
3138
3139     // This constraint letter is more general than the previous one, use it.
3140     int Generality = getConstraintGenerality(CType);
3141     if (Generality > BestGenerality) {
3142       BestType = CType;
3143       BestIdx = i;
3144       BestGenerality = Generality;
3145     }
3146   }
3147
3148   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
3149   OpInfo.ConstraintType = BestType;
3150 }
3151
3152 /// ComputeConstraintToUse - Determines the constraint code and constraint
3153 /// type to use for the specific AsmOperandInfo, setting
3154 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
3155 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
3156                                             SDValue Op,
3157                                             SelectionDAG *DAG) const {
3158   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
3159
3160   // Single-letter constraints ('r') are very common.
3161   if (OpInfo.Codes.size() == 1) {
3162     OpInfo.ConstraintCode = OpInfo.Codes[0];
3163     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3164   } else {
3165     ChooseConstraint(OpInfo, *this, Op, DAG);
3166   }
3167
3168   // 'X' matches anything.
3169   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
3170     // Labels and constants are handled elsewhere ('X' is the only thing
3171     // that matches labels).  For Functions, the type here is the type of
3172     // the result, which is not what we want to look at; leave them alone.
3173     Value *v = OpInfo.CallOperandVal;
3174     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
3175       OpInfo.CallOperandVal = v;
3176       return;
3177     }
3178
3179     // Otherwise, try to resolve it to something we know about by looking at
3180     // the actual operand type.
3181     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
3182       OpInfo.ConstraintCode = Repl;
3183       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3184     }
3185   }
3186 }
3187
3188 //===----------------------------------------------------------------------===//
3189 //  Loop Strength Reduction hooks
3190 //===----------------------------------------------------------------------===//
3191
3192 /// isLegalAddressingMode - Return true if the addressing mode represented
3193 /// by AM is legal for this target, for a load/store of the specified type.
3194 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
3195                                            Type *Ty) const {
3196   // The default implementation of this implements a conservative RISCy, r+r and
3197   // r+i addr mode.
3198
3199   // Allows a sign-extended 16-bit immediate field.
3200   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3201     return false;
3202
3203   // No global is ever allowed as a base.
3204   if (AM.BaseGV)
3205     return false;
3206
3207   // Only support r+r,
3208   switch (AM.Scale) {
3209   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3210     break;
3211   case 1:
3212     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3213       return false;
3214     // Otherwise we have r+r or r+i.
3215     break;
3216   case 2:
3217     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3218       return false;
3219     // Allow 2*r as r+r.
3220     break;
3221   }
3222
3223   return true;
3224 }
3225
3226 /// BuildExactDiv - Given an exact SDIV by a constant, create a multiplication
3227 /// with the multiplicative inverse of the constant.
3228 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, DebugLoc dl,
3229                                        SelectionDAG &DAG) const {
3230   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
3231   APInt d = C->getAPIntValue();
3232   assert(d != 0 && "Division by zero!");
3233
3234   // Shift the value upfront if it is even, so the LSB is one.
3235   unsigned ShAmt = d.countTrailingZeros();
3236   if (ShAmt) {
3237     // TODO: For UDIV use SRL instead of SRA.
3238     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
3239     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt);
3240     d = d.ashr(ShAmt);
3241   }
3242
3243   // Calculate the multiplicative inverse, using Newton's method.
3244   APInt t, xn = d;
3245   while ((t = d*xn) != 1)
3246     xn *= APInt(d.getBitWidth(), 2) - t;
3247
3248   Op2 = DAG.getConstant(xn, Op1.getValueType());
3249   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
3250 }
3251
3252 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3253 /// return a DAG expression to select that will generate the same value by
3254 /// multiplying by a magic number.  See:
3255 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3256 SDValue TargetLowering::
3257 BuildSDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
3258           std::vector<SDNode*>* Created) const {
3259   EVT VT = N->getValueType(0);
3260   DebugLoc dl= N->getDebugLoc();
3261
3262   // Check to see if we can do this.
3263   // FIXME: We should be more aggressive here.
3264   if (!isTypeLegal(VT))
3265     return SDValue();
3266
3267   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3268   APInt::ms magics = d.magic();
3269
3270   // Multiply the numerator (operand 0) by the magic value
3271   // FIXME: We should support doing a MUL in a wider type
3272   SDValue Q;
3273   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
3274                             isOperationLegalOrCustom(ISD::MULHS, VT))
3275     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
3276                     DAG.getConstant(magics.m, VT));
3277   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
3278                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
3279     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
3280                               N->getOperand(0),
3281                               DAG.getConstant(magics.m, VT)).getNode(), 1);
3282   else
3283     return SDValue();       // No mulhs or equvialent
3284   // If d > 0 and m < 0, add the numerator
3285   if (d.isStrictlyPositive() && magics.m.isNegative()) {
3286     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
3287     if (Created)
3288       Created->push_back(Q.getNode());
3289   }
3290   // If d < 0 and m > 0, subtract the numerator.
3291   if (d.isNegative() && magics.m.isStrictlyPositive()) {
3292     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
3293     if (Created)
3294       Created->push_back(Q.getNode());
3295   }
3296   // Shift right algebraic if shift value is nonzero
3297   if (magics.s > 0) {
3298     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
3299                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3300     if (Created)
3301       Created->push_back(Q.getNode());
3302   }
3303   // Extract the sign bit and add it to the quotient
3304   SDValue T =
3305     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
3306                                            getShiftAmountTy(Q.getValueType())));
3307   if (Created)
3308     Created->push_back(T.getNode());
3309   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
3310 }
3311
3312 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3313 /// return a DAG expression to select that will generate the same value by
3314 /// multiplying by a magic number.  See:
3315 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3316 SDValue TargetLowering::
3317 BuildUDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
3318           std::vector<SDNode*>* Created) const {
3319   EVT VT = N->getValueType(0);
3320   DebugLoc dl = N->getDebugLoc();
3321
3322   // Check to see if we can do this.
3323   // FIXME: We should be more aggressive here.
3324   if (!isTypeLegal(VT))
3325     return SDValue();
3326
3327   // FIXME: We should use a narrower constant when the upper
3328   // bits are known to be zero.
3329   const APInt &N1C = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3330   APInt::mu magics = N1C.magicu();
3331
3332   SDValue Q = N->getOperand(0);
3333
3334   // If the divisor is even, we can avoid using the expensive fixup by shifting
3335   // the divided value upfront.
3336   if (magics.a != 0 && !N1C[0]) {
3337     unsigned Shift = N1C.countTrailingZeros();
3338     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
3339                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
3340     if (Created)
3341       Created->push_back(Q.getNode());
3342
3343     // Get magic number for the shifted divisor.
3344     magics = N1C.lshr(Shift).magicu(Shift);
3345     assert(magics.a == 0 && "Should use cheap fixup now");
3346   }
3347
3348   // Multiply the numerator (operand 0) by the magic value
3349   // FIXME: We should support doing a MUL in a wider type
3350   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
3351                             isOperationLegalOrCustom(ISD::MULHU, VT))
3352     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
3353   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
3354                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
3355     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
3356                             DAG.getConstant(magics.m, VT)).getNode(), 1);
3357   else
3358     return SDValue();       // No mulhu or equvialent
3359   if (Created)
3360     Created->push_back(Q.getNode());
3361
3362   if (magics.a == 0) {
3363     assert(magics.s < N1C.getBitWidth() &&
3364            "We shouldn't generate an undefined shift!");
3365     return DAG.getNode(ISD::SRL, dl, VT, Q,
3366                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3367   } else {
3368     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
3369     if (Created)
3370       Created->push_back(NPQ.getNode());
3371     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
3372                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
3373     if (Created)
3374       Created->push_back(NPQ.getNode());
3375     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
3376     if (Created)
3377       Created->push_back(NPQ.getNode());
3378     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
3379              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
3380   }
3381 }