lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/MC/MCAsmInfo.h"
  16 #include "llvm/MC/MCExpr.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetLoweringObjectFile.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/Analysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/ADT/STLExtras.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include <cctype>
  33 using namespace llvm;
  34
  35 /// We are in the process of implementing a new TypeLegalization action
  36 /// - the promotion of vector elements. This feature is disabled by default
  37 /// and only enabled using this flag.
  38 static cl::opt<bool>
  39 AllowPromoteIntElem("promote-elements", cl::Hidden, cl::init(true),
  40   cl::desc("Allow promotion of integer vector element types"));
  41
  42 namespace llvm {
  43 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  44   bool isLocal = GV->hasLocalLinkage();
  45   bool isDeclaration = GV->isDeclaration();
  46   // FIXME: what should we do for protected and internal visibility?
  47   // For variables, is internal different from hidden?
  48   bool isHidden = GV->hasHiddenVisibility();
  49
  50   if (reloc == Reloc::PIC_) {
  51     if (isLocal || isHidden)
  52       return TLSModel::LocalDynamic;
  53     else
  54       return TLSModel::GeneralDynamic;
  55   } else {
  56     if (!isDeclaration || isHidden)
  57       return TLSModel::LocalExec;
  58     else
  59       return TLSModel::InitialExec;
  60   }
  61 }
  62 }
  63
  64 /// InitLibcallNames - Set default libcall names.
  65 ///
  66 static void InitLibcallNames(const char **Names) {
  67   Names[RTLIB::SHL_I16] = "__ashlhi3";
  68   Names[RTLIB::SHL_I32] = "__ashlsi3";
  69   Names[RTLIB::SHL_I64] = "__ashldi3";
  70   Names[RTLIB::SHL_I128] = "__ashlti3";
  71   Names[RTLIB::SRL_I16] = "__lshrhi3";
  72   Names[RTLIB::SRL_I32] = "__lshrsi3";
  73   Names[RTLIB::SRL_I64] = "__lshrdi3";
  74   Names[RTLIB::SRL_I128] = "__lshrti3";
  75   Names[RTLIB::SRA_I16] = "__ashrhi3";
  76   Names[RTLIB::SRA_I32] = "__ashrsi3";
  77   Names[RTLIB::SRA_I64] = "__ashrdi3";
  78   Names[RTLIB::SRA_I128] = "__ashrti3";
  79   Names[RTLIB::MUL_I8] = "__mulqi3";
  80   Names[RTLIB::MUL_I16] = "__mulhi3";
  81   Names[RTLIB::MUL_I32] = "__mulsi3";
  82   Names[RTLIB::MUL_I64] = "__muldi3";
  83   Names[RTLIB::MUL_I128] = "__multi3";
  84   Names[RTLIB::MULO_I32] = "__mulosi4";
  85   Names[RTLIB::MULO_I64] = "__mulodi4";
  86   Names[RTLIB::MULO_I128] = "__muloti4";
  87   Names[RTLIB::SDIV_I8] = "__divqi3";
  88   Names[RTLIB::SDIV_I16] = "__divhi3";
  89   Names[RTLIB::SDIV_I32] = "__divsi3";
  90   Names[RTLIB::SDIV_I64] = "__divdi3";
  91   Names[RTLIB::SDIV_I128] = "__divti3";
  92   Names[RTLIB::UDIV_I8] = "__udivqi3";
  93   Names[RTLIB::UDIV_I16] = "__udivhi3";
  94   Names[RTLIB::UDIV_I32] = "__udivsi3";
  95   Names[RTLIB::UDIV_I64] = "__udivdi3";
  96   Names[RTLIB::UDIV_I128] = "__udivti3";
  97   Names[RTLIB::SREM_I8] = "__modqi3";
  98   Names[RTLIB::SREM_I16] = "__modhi3";
  99   Names[RTLIB::SREM_I32] = "__modsi3";
 100   Names[RTLIB::SREM_I64] = "__moddi3";
 101   Names[RTLIB::SREM_I128] = "__modti3";
 102   Names[RTLIB::UREM_I8] = "__umodqi3";
 103   Names[RTLIB::UREM_I16] = "__umodhi3";
 104   Names[RTLIB::UREM_I32] = "__umodsi3";
 105   Names[RTLIB::UREM_I64] = "__umoddi3";
 106   Names[RTLIB::UREM_I128] = "__umodti3";
 107
 108   // These are generally not available.
 109   Names[RTLIB::SDIVREM_I8] = 0;
 110   Names[RTLIB::SDIVREM_I16] = 0;
 111   Names[RTLIB::SDIVREM_I32] = 0;
 112   Names[RTLIB::SDIVREM_I64] = 0;
 113   Names[RTLIB::SDIVREM_I128] = 0;
 114   Names[RTLIB::UDIVREM_I8] = 0;
 115   Names[RTLIB::UDIVREM_I16] = 0;
 116   Names[RTLIB::UDIVREM_I32] = 0;
 117   Names[RTLIB::UDIVREM_I64] = 0;
 118   Names[RTLIB::UDIVREM_I128] = 0;
 119
 120   Names[RTLIB::NEG_I32] = "__negsi2";
 121   Names[RTLIB::NEG_I64] = "__negdi2";
 122   Names[RTLIB::ADD_F32] = "__addsf3";
 123   Names[RTLIB::ADD_F64] = "__adddf3";
 124   Names[RTLIB::ADD_F80] = "__addxf3";
 125   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
 126   Names[RTLIB::SUB_F32] = "__subsf3";
 127   Names[RTLIB::SUB_F64] = "__subdf3";
 128   Names[RTLIB::SUB_F80] = "__subxf3";
 129   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
 130   Names[RTLIB::MUL_F32] = "__mulsf3";
 131   Names[RTLIB::MUL_F64] = "__muldf3";
 132   Names[RTLIB::MUL_F80] = "__mulxf3";
 133   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 134   Names[RTLIB::DIV_F32] = "__divsf3";
 135   Names[RTLIB::DIV_F64] = "__divdf3";
 136   Names[RTLIB::DIV_F80] = "__divxf3";
 137   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 138   Names[RTLIB::REM_F32] = "fmodf";
 139   Names[RTLIB::REM_F64] = "fmod";
 140   Names[RTLIB::REM_F80] = "fmodl";
 141   Names[RTLIB::REM_PPCF128] = "fmodl";
 142   Names[RTLIB::FMA_F32] = "fmaf";
 143   Names[RTLIB::FMA_F64] = "fma";
 144   Names[RTLIB::FMA_F80] = "fmal";
 145   Names[RTLIB::FMA_PPCF128] = "fmal";
 146   Names[RTLIB::POWI_F32] = "__powisf2";
 147   Names[RTLIB::POWI_F64] = "__powidf2";
 148   Names[RTLIB::POWI_F80] = "__powixf2";
 149   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 150   Names[RTLIB::SQRT_F32] = "sqrtf";
 151   Names[RTLIB::SQRT_F64] = "sqrt";
 152   Names[RTLIB::SQRT_F80] = "sqrtl";
 153   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 154   Names[RTLIB::LOG_F32] = "logf";
 155   Names[RTLIB::LOG_F64] = "log";
 156   Names[RTLIB::LOG_F80] = "logl";
 157   Names[RTLIB::LOG_PPCF128] = "logl";
 158   Names[RTLIB::LOG2_F32] = "log2f";
 159   Names[RTLIB::LOG2_F64] = "log2";
 160   Names[RTLIB::LOG2_F80] = "log2l";
 161   Names[RTLIB::LOG2_PPCF128] = "log2l";
 162   Names[RTLIB::LOG10_F32] = "log10f";
 163   Names[RTLIB::LOG10_F64] = "log10";
 164   Names[RTLIB::LOG10_F80] = "log10l";
 165   Names[RTLIB::LOG10_PPCF128] = "log10l";
 166   Names[RTLIB::EXP_F32] = "expf";
 167   Names[RTLIB::EXP_F64] = "exp";
 168   Names[RTLIB::EXP_F80] = "expl";
 169   Names[RTLIB::EXP_PPCF128] = "expl";
 170   Names[RTLIB::EXP2_F32] = "exp2f";
 171   Names[RTLIB::EXP2_F64] = "exp2";
 172   Names[RTLIB::EXP2_F80] = "exp2l";
 173   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 174   Names[RTLIB::SIN_F32] = "sinf";
 175   Names[RTLIB::SIN_F64] = "sin";
 176   Names[RTLIB::SIN_F80] = "sinl";
 177   Names[RTLIB::SIN_PPCF128] = "sinl";
 178   Names[RTLIB::COS_F32] = "cosf";
 179   Names[RTLIB::COS_F64] = "cos";
 180   Names[RTLIB::COS_F80] = "cosl";
 181   Names[RTLIB::COS_PPCF128] = "cosl";
 182   Names[RTLIB::POW_F32] = "powf";
 183   Names[RTLIB::POW_F64] = "pow";
 184   Names[RTLIB::POW_F80] = "powl";
 185   Names[RTLIB::POW_PPCF128] = "powl";
 186   Names[RTLIB::CEIL_F32] = "ceilf";
 187   Names[RTLIB::CEIL_F64] = "ceil";
 188   Names[RTLIB::CEIL_F80] = "ceill";
 189   Names[RTLIB::CEIL_PPCF128] = "ceill";
 190   Names[RTLIB::TRUNC_F32] = "truncf";
 191   Names[RTLIB::TRUNC_F64] = "trunc";
 192   Names[RTLIB::TRUNC_F80] = "truncl";
 193   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 194   Names[RTLIB::RINT_F32] = "rintf";
 195   Names[RTLIB::RINT_F64] = "rint";
 196   Names[RTLIB::RINT_F80] = "rintl";
 197   Names[RTLIB::RINT_PPCF128] = "rintl";
 198   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 199   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 200   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 201   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 202   Names[RTLIB::FLOOR_F32] = "floorf";
 203   Names[RTLIB::FLOOR_F64] = "floor";
 204   Names[RTLIB::FLOOR_F80] = "floorl";
 205   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 206   Names[RTLIB::COPYSIGN_F32] = "copysignf";
 207   Names[RTLIB::COPYSIGN_F64] = "copysign";
 208   Names[RTLIB::COPYSIGN_F80] = "copysignl";
 209   Names[RTLIB::COPYSIGN_PPCF128] = "copysignl";
 210   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 211   Names[RTLIB::FPEXT_F16_F32] = "__gnu_h2f_ieee";
 212   Names[RTLIB::FPROUND_F32_F16] = "__gnu_f2h_ieee";
 213   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 214   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 215   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 216   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 217   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 218   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfqi";
 219   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfhi";
 220   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 221   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 222   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 223   Names[RTLIB::FPTOSINT_F64_I8] = "__fixdfqi";
 224   Names[RTLIB::FPTOSINT_F64_I16] = "__fixdfhi";
 225   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 226   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 227   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 228   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 229   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 230   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 231   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 232   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 233   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 234   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfqi";
 235   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfhi";
 236   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 237   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 238   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 239   Names[RTLIB::FPTOUINT_F64_I8] = "__fixunsdfqi";
 240   Names[RTLIB::FPTOUINT_F64_I16] = "__fixunsdfhi";
 241   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 242   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 243   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 244   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 245   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 246   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 247   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 248   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 249   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 250   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 251   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 252   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 253   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 254   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 255   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 256   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 257   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 258   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 259   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 260   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 261   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 262   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 263   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 264   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 265   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 266   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 267   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 268   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 269   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 270   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 271   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 272   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 273   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 274   Names[RTLIB::OEQ_F32] = "__eqsf2";
 275   Names[RTLIB::OEQ_F64] = "__eqdf2";
 276   Names[RTLIB::UNE_F32] = "__nesf2";
 277   Names[RTLIB::UNE_F64] = "__nedf2";
 278   Names[RTLIB::OGE_F32] = "__gesf2";
 279   Names[RTLIB::OGE_F64] = "__gedf2";
 280   Names[RTLIB::OLT_F32] = "__ltsf2";
 281   Names[RTLIB::OLT_F64] = "__ltdf2";
 282   Names[RTLIB::OLE_F32] = "__lesf2";
 283   Names[RTLIB::OLE_F64] = "__ledf2";
 284   Names[RTLIB::OGT_F32] = "__gtsf2";
 285   Names[RTLIB::OGT_F64] = "__gtdf2";
 286   Names[RTLIB::UO_F32] = "__unordsf2";
 287   Names[RTLIB::UO_F64] = "__unorddf2";
 288   Names[RTLIB::O_F32] = "__unordsf2";
 289   Names[RTLIB::O_F64] = "__unorddf2";
 290   Names[RTLIB::MEMCPY] = "memcpy";
 291   Names[RTLIB::MEMMOVE] = "memmove";
 292   Names[RTLIB::MEMSET] = "memset";
 293   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 294   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 295   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 296   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 297   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 298   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 299   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 300   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 301   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 302   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 303   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 304   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 305   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 306   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 307   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 308   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 309   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 310   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 311   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 312   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 313   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 314   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 315   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 316   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 317   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 318   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 319   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 320   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 321   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 322   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 323   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 324   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 325   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 326 }
 327
 328 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 329 ///
 330 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 331   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 332     CCs[i] = CallingConv::C;
 333   }
 334 }
 335
 336 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 337 /// UNKNOWN_LIBCALL if there is none.
 338 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 339   if (OpVT == MVT::f32) {
 340     if (RetVT == MVT::f64)
 341       return FPEXT_F32_F64;
 342   }
 343
 344   return UNKNOWN_LIBCALL;
 345 }
 346
 347 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 348 /// UNKNOWN_LIBCALL if there is none.
 349 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 350   if (RetVT == MVT::f32) {
 351     if (OpVT == MVT::f64)
 352       return FPROUND_F64_F32;
 353     if (OpVT == MVT::f80)
 354       return FPROUND_F80_F32;
 355     if (OpVT == MVT::ppcf128)
 356       return FPROUND_PPCF128_F32;
 357   } else if (RetVT == MVT::f64) {
 358     if (OpVT == MVT::f80)
 359       return FPROUND_F80_F64;
 360     if (OpVT == MVT::ppcf128)
 361       return FPROUND_PPCF128_F64;
 362   }
 363
 364   return UNKNOWN_LIBCALL;
 365 }
 366
 367 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 368 /// UNKNOWN_LIBCALL if there is none.
 369 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 370   if (OpVT == MVT::f32) {
 371     if (RetVT == MVT::i8)
 372       return FPTOSINT_F32_I8;
 373     if (RetVT == MVT::i16)
 374       return FPTOSINT_F32_I16;
 375     if (RetVT == MVT::i32)
 376       return FPTOSINT_F32_I32;
 377     if (RetVT == MVT::i64)
 378       return FPTOSINT_F32_I64;
 379     if (RetVT == MVT::i128)
 380       return FPTOSINT_F32_I128;
 381   } else if (OpVT == MVT::f64) {
 382     if (RetVT == MVT::i8)
 383       return FPTOSINT_F64_I8;
 384     if (RetVT == MVT::i16)
 385       return FPTOSINT_F64_I16;
 386     if (RetVT == MVT::i32)
 387       return FPTOSINT_F64_I32;
 388     if (RetVT == MVT::i64)
 389       return FPTOSINT_F64_I64;
 390     if (RetVT == MVT::i128)
 391       return FPTOSINT_F64_I128;
 392   } else if (OpVT == MVT::f80) {
 393     if (RetVT == MVT::i32)
 394       return FPTOSINT_F80_I32;
 395     if (RetVT == MVT::i64)
 396       return FPTOSINT_F80_I64;
 397     if (RetVT == MVT::i128)
 398       return FPTOSINT_F80_I128;
 399   } else if (OpVT == MVT::ppcf128) {
 400     if (RetVT == MVT::i32)
 401       return FPTOSINT_PPCF128_I32;
 402     if (RetVT == MVT::i64)
 403       return FPTOSINT_PPCF128_I64;
 404     if (RetVT == MVT::i128)
 405       return FPTOSINT_PPCF128_I128;
 406   }
 407   return UNKNOWN_LIBCALL;
 408 }
 409
 410 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 411 /// UNKNOWN_LIBCALL if there is none.
 412 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 413   if (OpVT == MVT::f32) {
 414     if (RetVT == MVT::i8)
 415       return FPTOUINT_F32_I8;
 416     if (RetVT == MVT::i16)
 417       return FPTOUINT_F32_I16;
 418     if (RetVT == MVT::i32)
 419       return FPTOUINT_F32_I32;
 420     if (RetVT == MVT::i64)
 421       return FPTOUINT_F32_I64;
 422     if (RetVT == MVT::i128)
 423       return FPTOUINT_F32_I128;
 424   } else if (OpVT == MVT::f64) {
 425     if (RetVT == MVT::i8)
 426       return FPTOUINT_F64_I8;
 427     if (RetVT == MVT::i16)
 428       return FPTOUINT_F64_I16;
 429     if (RetVT == MVT::i32)
 430       return FPTOUINT_F64_I32;
 431     if (RetVT == MVT::i64)
 432       return FPTOUINT_F64_I64;
 433     if (RetVT == MVT::i128)
 434       return FPTOUINT_F64_I128;
 435   } else if (OpVT == MVT::f80) {
 436     if (RetVT == MVT::i32)
 437       return FPTOUINT_F80_I32;
 438     if (RetVT == MVT::i64)
 439       return FPTOUINT_F80_I64;
 440     if (RetVT == MVT::i128)
 441       return FPTOUINT_F80_I128;
 442   } else if (OpVT == MVT::ppcf128) {
 443     if (RetVT == MVT::i32)
 444       return FPTOUINT_PPCF128_I32;
 445     if (RetVT == MVT::i64)
 446       return FPTOUINT_PPCF128_I64;
 447     if (RetVT == MVT::i128)
 448       return FPTOUINT_PPCF128_I128;
 449   }
 450   return UNKNOWN_LIBCALL;
 451 }
 452
 453 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 454 /// UNKNOWN_LIBCALL if there is none.
 455 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 456   if (OpVT == MVT::i32) {
 457     if (RetVT == MVT::f32)
 458       return SINTTOFP_I32_F32;
 459     else if (RetVT == MVT::f64)
 460       return SINTTOFP_I32_F64;
 461     else if (RetVT == MVT::f80)
 462       return SINTTOFP_I32_F80;
 463     else if (RetVT == MVT::ppcf128)
 464       return SINTTOFP_I32_PPCF128;
 465   } else if (OpVT == MVT::i64) {
 466     if (RetVT == MVT::f32)
 467       return SINTTOFP_I64_F32;
 468     else if (RetVT == MVT::f64)
 469       return SINTTOFP_I64_F64;
 470     else if (RetVT == MVT::f80)
 471       return SINTTOFP_I64_F80;
 472     else if (RetVT == MVT::ppcf128)
 473       return SINTTOFP_I64_PPCF128;
 474   } else if (OpVT == MVT::i128) {
 475     if (RetVT == MVT::f32)
 476       return SINTTOFP_I128_F32;
 477     else if (RetVT == MVT::f64)
 478       return SINTTOFP_I128_F64;
 479     else if (RetVT == MVT::f80)
 480       return SINTTOFP_I128_F80;
 481     else if (RetVT == MVT::ppcf128)
 482       return SINTTOFP_I128_PPCF128;
 483   }
 484   return UNKNOWN_LIBCALL;
 485 }
 486
 487 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 488 /// UNKNOWN_LIBCALL if there is none.
 489 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 490   if (OpVT == MVT::i32) {
 491     if (RetVT == MVT::f32)
 492       return UINTTOFP_I32_F32;
 493     else if (RetVT == MVT::f64)
 494       return UINTTOFP_I32_F64;
 495     else if (RetVT == MVT::f80)
 496       return UINTTOFP_I32_F80;
 497     else if (RetVT == MVT::ppcf128)
 498       return UINTTOFP_I32_PPCF128;
 499   } else if (OpVT == MVT::i64) {
 500     if (RetVT == MVT::f32)
 501       return UINTTOFP_I64_F32;
 502     else if (RetVT == MVT::f64)
 503       return UINTTOFP_I64_F64;
 504     else if (RetVT == MVT::f80)
 505       return UINTTOFP_I64_F80;
 506     else if (RetVT == MVT::ppcf128)
 507       return UINTTOFP_I64_PPCF128;
 508   } else if (OpVT == MVT::i128) {
 509     if (RetVT == MVT::f32)
 510       return UINTTOFP_I128_F32;
 511     else if (RetVT == MVT::f64)
 512       return UINTTOFP_I128_F64;
 513     else if (RetVT == MVT::f80)
 514       return UINTTOFP_I128_F80;
 515     else if (RetVT == MVT::ppcf128)
 516       return UINTTOFP_I128_PPCF128;
 517   }
 518   return UNKNOWN_LIBCALL;
 519 }
 520
 521 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 522 ///
 523 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 524   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 525   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 526   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 527   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 528   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 529   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 530   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 531   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 532   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 533   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 534   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 535   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 536   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 537   CCs[RTLIB::UO_F32] = ISD::SETNE;
 538   CCs[RTLIB::UO_F64] = ISD::SETNE;
 539   CCs[RTLIB::O_F32] = ISD::SETEQ;
 540   CCs[RTLIB::O_F64] = ISD::SETEQ;
 541 }
 542
 543 /// NOTE: The constructor takes ownership of TLOF.
 544 TargetLowering::TargetLowering(const TargetMachine &tm,
 545                                const TargetLoweringObjectFile *tlof)
 546   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof),
 547   mayPromoteElements(AllowPromoteIntElem) {
 548   // All operations default to being supported.
 549   memset(OpActions, 0, sizeof(OpActions));
 550   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 551   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 552   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 553   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 554
 555   // Set default actions for various operations.
 556   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 557     // Default all indexed load / store to expand.
 558     for (unsigned IM = (unsigned)ISD::PRE_INC;
 559          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 560       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 561       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 562     }
 563
 564     // These operations default to expand.
 565     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 567   }
 568
 569   // Most targets ignore the @llvm.prefetch intrinsic.
 570   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 571
 572   // ConstantFP nodes default to expand.  Targets can either change this to
 573   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 574   // to optimize expansions for certain constants.
 575   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 576   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 577   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 578
 579   // These library functions default to expand.
 580   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 581   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 582   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 583   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 584   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 585   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 586   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 587   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 588   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 589   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 590
 591   // Default ISD::TRAP to expand (which turns it into abort).
 592   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 593
 594   IsLittleEndian = TD->isLittleEndian();
 595   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize());
 596   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 597   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 598   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 599   maxStoresPerMemsetOptSize = maxStoresPerMemcpyOptSize
 600     = maxStoresPerMemmoveOptSize = 4;
 601   benefitFromCodePlacementOpt = false;
 602   UseUnderscoreSetJmp = false;
 603   UseUnderscoreLongJmp = false;
 604   SelectIsExpensive = false;
 605   IntDivIsCheap = false;
 606   Pow2DivIsCheap = false;
 607   JumpIsExpensive = false;
 608   StackPointerRegisterToSaveRestore = 0;
 609   ExceptionPointerRegister = 0;
 610   ExceptionSelectorRegister = 0;
 611   BooleanContents = UndefinedBooleanContent;
 612   BooleanVectorContents = UndefinedBooleanContent;
 613   SchedPreferenceInfo = Sched::ILP;
 614   JumpBufSize = 0;
 615   JumpBufAlignment = 0;
 616   MinFunctionAlignment = 0;
 617   PrefFunctionAlignment = 0;
 618   PrefLoopAlignment = 0;
 619   MinStackArgumentAlignment = 1;
 620   ShouldFoldAtomicFences = false;
 621   InsertFencesForAtomic = false;
 622
 623   InitLibcallNames(LibcallRoutineNames);
 624   InitCmpLibcallCCs(CmpLibcallCCs);
 625   InitLibcallCallingConvs(LibcallCallingConvs);
 626 }
 627
 628 TargetLowering::~TargetLowering() {
 629   delete &TLOF;
 630 }
 631
 632 MVT TargetLowering::getShiftAmountTy(EVT LHSTy) const {
 633   return MVT::getIntegerVT(8*TD->getPointerSize());
 634 }
 635
 636 /// canOpTrap - Returns true if the operation can trap for the value type.
 637 /// VT must be a legal type.
 638 bool TargetLowering::canOpTrap(unsigned Op, EVT VT) const {
 639   assert(isTypeLegal(VT));
 640   switch (Op) {
 641   default:
 642     return false;
 643   case ISD::FDIV:
 644   case ISD::FREM:
 645   case ISD::SDIV:
 646   case ISD::UDIV:
 647   case ISD::SREM:
 648   case ISD::UREM:
 649     return true;
 650   }
 651 }
 652
 653
 654 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 655                                           unsigned &NumIntermediates,
 656                                           EVT &RegisterVT,
 657                                           TargetLowering *TLI) {
 658   // Figure out the right, legal destination reg to copy into.
 659   unsigned NumElts = VT.getVectorNumElements();
 660   MVT EltTy = VT.getVectorElementType();
 661
 662   unsigned NumVectorRegs = 1;
 663
 664   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 665   // could break down into LHS/RHS like LegalizeDAG does.
 666   if (!isPowerOf2_32(NumElts)) {
 667     NumVectorRegs = NumElts;
 668     NumElts = 1;
 669   }
 670
 671   // Divide the input until we get to a supported size.  This will always
 672   // end with a scalar if the target doesn't support vectors.
 673   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 674     NumElts >>= 1;
 675     NumVectorRegs <<= 1;
 676   }
 677
 678   NumIntermediates = NumVectorRegs;
 679
 680   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 681   if (!TLI->isTypeLegal(NewVT))
 682     NewVT = EltTy;
 683   IntermediateVT = NewVT;
 684
 685   unsigned NewVTSize = NewVT.getSizeInBits();
 686
 687   // Convert sizes such as i33 to i64.
 688   if (!isPowerOf2_32(NewVTSize))
 689     NewVTSize = NextPowerOf2(NewVTSize);
 690
 691   EVT DestVT = TLI->getRegisterType(NewVT);
 692   RegisterVT = DestVT;
 693   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 694     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 695
 696   // Otherwise, promotion or legal types use the same number of registers as
 697   // the vector decimated to the appropriate level.
 698   return NumVectorRegs;
 699 }
 700
 701 /// isLegalRC - Return true if the value types that can be represented by the
 702 /// specified register class are all legal.
 703 bool TargetLowering::isLegalRC(const TargetRegisterClass *RC) const {
 704   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 705        I != E; ++I) {
 706     if (isTypeLegal(*I))
 707       return true;
 708   }
 709   return false;
 710 }
 711
 712 /// hasLegalSuperRegRegClasses - Return true if the specified register class
 713 /// has one or more super-reg register classes that are legal.
 714 bool
 715 TargetLowering::hasLegalSuperRegRegClasses(const TargetRegisterClass *RC) const{
 716   if (*RC->superregclasses_begin() == 0)
 717     return false;
 718   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 719          E = RC->superregclasses_end(); I != E; ++I) {
 720     const TargetRegisterClass *RRC = *I;
 721     if (isLegalRC(RRC))
 722       return true;
 723   }
 724   return false;
 725 }
 726
 727 /// findRepresentativeClass - Return the largest legal super-reg register class
 728 /// of the register class for the specified type and its associated "cost".
 729 std::pair<const TargetRegisterClass*, uint8_t>
 730 TargetLowering::findRepresentativeClass(EVT VT) const {
 731   const TargetRegisterClass *RC = RegClassForVT[VT.getSimpleVT().SimpleTy];
 732   if (!RC)
 733     return std::make_pair(RC, 0);
 734   const TargetRegisterClass *BestRC = RC;
 735   for (TargetRegisterInfo::regclass_iterator I = RC->superregclasses_begin(),
 736          E = RC->superregclasses_end(); I != E; ++I) {
 737     const TargetRegisterClass *RRC = *I;
 738     if (RRC->isASubClass() || !isLegalRC(RRC))
 739       continue;
 740     if (!hasLegalSuperRegRegClasses(RRC))
 741       return std::make_pair(RRC, 1);
 742     BestRC = RRC;
 743   }
 744   return std::make_pair(BestRC, 1);
 745 }
 746
 747
 748 /// computeRegisterProperties - Once all of the register classes are added,
 749 /// this allows us to compute derived properties we expose.
 750 void TargetLowering::computeRegisterProperties() {
 751   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 752          "Too many value types for ValueTypeActions to hold!");
 753
 754   // Everything defaults to needing one register.
 755   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 756     NumRegistersForVT[i] = 1;
 757     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 758   }
 759   // ...except isVoid, which doesn't need any registers.
 760   NumRegistersForVT[MVT::isVoid] = 0;
 761
 762   // Find the largest integer register class.
 763   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 764   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 765     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 766
 767   // Every integer value type larger than this largest register takes twice as
 768   // many registers to represent as the previous ValueType.
 769   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 770     EVT ExpandedVT = (MVT::SimpleValueType)ExpandedReg;
 771     if (!ExpandedVT.isInteger())
 772       break;
 773     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 774     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 775     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 776     ValueTypeActions.setTypeAction(ExpandedVT, TypeExpandInteger);
 777   }
 778
 779   // Inspect all of the ValueType's smaller than the largest integer
 780   // register to see which ones need promotion.
 781   unsigned LegalIntReg = LargestIntReg;
 782   for (unsigned IntReg = LargestIntReg - 1;
 783        IntReg >= (unsigned)MVT::i1; --IntReg) {
 784     EVT IVT = (MVT::SimpleValueType)IntReg;
 785     if (isTypeLegal(IVT)) {
 786       LegalIntReg = IntReg;
 787     } else {
 788       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 789         (MVT::SimpleValueType)LegalIntReg;
 790       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 791     }
 792   }
 793
 794   // ppcf128 type is really two f64's.
 795   if (!isTypeLegal(MVT::ppcf128)) {
 796     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 797     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 798     TransformToType[MVT::ppcf128] = MVT::f64;
 799     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 800   }
 801
 802   // Decide how to handle f64. If the target does not have native f64 support,
 803   // expand it to i64 and we will be generating soft float library calls.
 804   if (!isTypeLegal(MVT::f64)) {
 805     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 806     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 807     TransformToType[MVT::f64] = MVT::i64;
 808     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 809   }
 810
 811   // Decide how to handle f32. If the target does not have native support for
 812   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 813   if (!isTypeLegal(MVT::f32)) {
 814     if (isTypeLegal(MVT::f64)) {
 815       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 816       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 817       TransformToType[MVT::f32] = MVT::f64;
 818       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 819     } else {
 820       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 821       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 822       TransformToType[MVT::f32] = MVT::i32;
 823       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 824     }
 825   }
 826
 827   // Loop over all of the vector value types to see which need transformations.
 828   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 829        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 830     MVT VT = (MVT::SimpleValueType)i;
 831     if (isTypeLegal(VT)) continue;
 832
 833     // Determine if there is a legal wider type.  If so, we should promote to
 834     // that wider vector type.
 835     EVT EltVT = VT.getVectorElementType();
 836     unsigned NElts = VT.getVectorNumElements();
 837     if (NElts != 1) {
 838       bool IsLegalWiderType = false;
 839       // If we allow the promotion of vector elements using a flag,
 840       // then return TypePromoteInteger on vector elements.
 841       // First try to promote the elements of integer vectors. If no legal
 842       // promotion was found, fallback to the widen-vector method.
 843       if (mayPromoteElements)
 844       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 845         EVT SVT = (MVT::SimpleValueType)nVT;
 846         // Promote vectors of integers to vectors with the same number
 847         // of elements, with a wider element type.
 848         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 849             && SVT.getVectorNumElements() == NElts &&
 850             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 851           TransformToType[i] = SVT;
 852           RegisterTypeForVT[i] = SVT;
 853           NumRegistersForVT[i] = 1;
 854           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 855           IsLegalWiderType = true;
 856           break;
 857         }
 858       }
 859
 860       if (IsLegalWiderType) continue;
 861
 862       // Try to widen the vector.
 863       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 864         EVT SVT = (MVT::SimpleValueType)nVT;
 865         if (SVT.getVectorElementType() == EltVT &&
 866             SVT.getVectorNumElements() > NElts &&
 867             isTypeLegal(SVT)) {
 868           TransformToType[i] = SVT;
 869           RegisterTypeForVT[i] = SVT;
 870           NumRegistersForVT[i] = 1;
 871           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 872           IsLegalWiderType = true;
 873           break;
 874         }
 875       }
 876       if (IsLegalWiderType) continue;
 877     }
 878
 879     MVT IntermediateVT;
 880     EVT RegisterVT;
 881     unsigned NumIntermediates;
 882     NumRegistersForVT[i] =
 883       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 884                                 RegisterVT, this);
 885     RegisterTypeForVT[i] = RegisterVT;
 886
 887     EVT NVT = VT.getPow2VectorType();
 888     if (NVT == VT) {
 889       // Type is already a power of 2.  The default action is to split.
 890       TransformToType[i] = MVT::Other;
 891       unsigned NumElts = VT.getVectorNumElements();
 892       ValueTypeActions.setTypeAction(VT,
 893             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
 894     } else {
 895       TransformToType[i] = NVT;
 896       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 897     }
 898   }
 899
 900   // Determine the 'representative' register class for each value type.
 901   // An representative register class is the largest (meaning one which is
 902   // not a sub-register class / subreg register class) legal register class for
 903   // a group of value types. For example, on i386, i8, i16, and i32
 904   // representative would be GR32; while on x86_64 it's GR64.
 905   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 906     const TargetRegisterClass* RRC;
 907     uint8_t Cost;
 908     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
 909     RepRegClassForVT[i] = RRC;
 910     RepRegClassCostForVT[i] = Cost;
 911   }
 912 }
 913
 914 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 915   return NULL;
 916 }
 917
 918
 919 EVT TargetLowering::getSetCCResultType(EVT VT) const {
 920   assert(!VT.isVector() && "No default SetCC type for vectors!");
 921   return PointerTy.SimpleTy;
 922 }
 923
 924 MVT::SimpleValueType TargetLowering::getCmpLibcallReturnType() const {
 925   return MVT::i32; // return the default value
 926 }
 927
 928 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 929 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 930 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 931 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 932 ///
 933 /// This method returns the number of registers needed, and the VT for each
 934 /// register.  It also returns the VT and quantity of the intermediate values
 935 /// before they are promoted/expanded.
 936 ///
 937 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 938                                                 EVT &IntermediateVT,
 939                                                 unsigned &NumIntermediates,
 940                                                 EVT &RegisterVT) const {
 941   unsigned NumElts = VT.getVectorNumElements();
 942
 943   // If there is a wider vector type with the same element type as this one,
 944   // we should widen to that legal vector type.  This handles things like
 945   // <2 x float> -> <4 x float>.
 946   if (NumElts != 1 && getTypeAction(Context, VT) == TypeWidenVector) {
 947     RegisterVT = getTypeToTransformTo(Context, VT);
 948     if (isTypeLegal(RegisterVT)) {
 949       IntermediateVT = RegisterVT;
 950       NumIntermediates = 1;
 951       return 1;
 952     }
 953   }
 954
 955   // Figure out the right, legal destination reg to copy into.
 956   EVT EltTy = VT.getVectorElementType();
 957
 958   unsigned NumVectorRegs = 1;
 959
 960   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 961   // could break down into LHS/RHS like LegalizeDAG does.
 962   if (!isPowerOf2_32(NumElts)) {
 963     NumVectorRegs = NumElts;
 964     NumElts = 1;
 965   }
 966
 967   // Divide the input until we get to a supported size.  This will always
 968   // end with a scalar if the target doesn't support vectors.
 969   while (NumElts > 1 && !isTypeLegal(
 970                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 971     NumElts >>= 1;
 972     NumVectorRegs <<= 1;
 973   }
 974
 975   NumIntermediates = NumVectorRegs;
 976
 977   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 978   if (!isTypeLegal(NewVT))
 979     NewVT = EltTy;
 980   IntermediateVT = NewVT;
 981
 982   EVT DestVT = getRegisterType(Context, NewVT);
 983   RegisterVT = DestVT;
 984   unsigned NewVTSize = NewVT.getSizeInBits();
 985
 986   // Convert sizes such as i33 to i64.
 987   if (!isPowerOf2_32(NewVTSize))
 988     NewVTSize = NextPowerOf2(NewVTSize);
 989
 990   if (DestVT.bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
 991     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 992
 993   // Otherwise, promotion or legal types use the same number of registers as
 994   // the vector decimated to the appropriate level.
 995   return NumVectorRegs;
 996 }
 997
 998 /// Get the EVTs and ArgFlags collections that represent the legalized return
 999 /// type of the given function.  This does not require a DAG or a return value,
1000 /// and is suitable for use before any DAGs for the function are constructed.
1001 /// TODO: Move this out of TargetLowering.cpp.
1002 void llvm::GetReturnInfo(Type* ReturnType, Attributes attr,
1003                          SmallVectorImpl<ISD::OutputArg> &Outs,
1004                          const TargetLowering &TLI,
1005                          SmallVectorImpl<uint64_t> *Offsets) {
1006   SmallVector<EVT, 4> ValueVTs;
1007   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1008   unsigned NumValues = ValueVTs.size();
1009   if (NumValues == 0) return;
1010   unsigned Offset = 0;
1011
1012   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1013     EVT VT = ValueVTs[j];
1014     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1015
1016     if (attr & Attribute::SExt)
1017       ExtendKind = ISD::SIGN_EXTEND;
1018     else if (attr & Attribute::ZExt)
1019       ExtendKind = ISD::ZERO_EXTEND;
1020
1021     // FIXME: C calling convention requires the return type to be promoted to
1022     // at least 32-bit. But this is not necessary for non-C calling
1023     // conventions. The frontend should mark functions whose return values
1024     // require promoting with signext or zeroext attributes.
1025     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1026       EVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1027       if (VT.bitsLT(MinVT))
1028         VT = MinVT;
1029     }
1030
1031     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1032     EVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1033     unsigned PartSize = TLI.getTargetData()->getTypeAllocSize(
1034                         PartVT.getTypeForEVT(ReturnType->getContext()));
1035
1036     // 'inreg' on function refers to return value
1037     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1038     if (attr & Attribute::InReg)
1039       Flags.setInReg();
1040
1041     // Propagate extension type if any
1042     if (attr & Attribute::SExt)
1043       Flags.setSExt();
1044     else if (attr & Attribute::ZExt)
1045       Flags.setZExt();
1046
1047     for (unsigned i = 0; i < NumParts; ++i) {
1048       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true));
1049       if (Offsets) {
1050         Offsets->push_back(Offset);
1051         Offset += PartSize;
1052       }
1053     }
1054   }
1055 }
1056
1057 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1058 /// function arguments in the caller parameter area.  This is the actual
1059 /// alignment, not its logarithm.
1060 unsigned TargetLowering::getByValTypeAlignment(Type *Ty) const {
1061   return TD->getCallFrameTypeAlignment(Ty);
1062 }
1063
1064 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1065 /// current function.  The returned value is a member of the
1066 /// MachineJumpTableInfo::JTEntryKind enum.
1067 unsigned TargetLowering::getJumpTableEncoding() const {
1068   // In non-pic modes, just use the address of a block.
1069   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1070     return MachineJumpTableInfo::EK_BlockAddress;
1071
1072   // In PIC mode, if the target supports a GPRel32 directive, use it.
1073   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != 0)
1074     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
1075
1076   // Otherwise, use a label difference.
1077   return MachineJumpTableInfo::EK_LabelDifference32;
1078 }
1079
1080 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1081                                                  SelectionDAG &DAG) const {
1082   // If our PIC model is GP relative, use the global offset table as the base.
1083   if (getJumpTableEncoding() == MachineJumpTableInfo::EK_GPRel32BlockAddress)
1084     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1085   return Table;
1086 }
1087
1088 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1089 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1090 /// MCExpr.
1091 const MCExpr *
1092 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
1093                                              unsigned JTI,MCContext &Ctx) const{
1094   // The normal PIC reloc base is the label at the start of the jump table.
1095   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
1096 }
1097
1098 bool
1099 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
1100   // Assume that everything is safe in static mode.
1101   if (getTargetMachine().getRelocationModel() == Reloc::Static)
1102     return true;
1103
1104   // In dynamic-no-pic mode, assume that known defined values are safe.
1105   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
1106       GA &&
1107       !GA->getGlobal()->isDeclaration() &&
1108       !GA->getGlobal()->isWeakForLinker())
1109     return true;
1110
1111   // Otherwise assume nothing is safe.
1112   return false;
1113 }
1114
1115 //===----------------------------------------------------------------------===//
1116 //  Optimization Methods
1117 //===----------------------------------------------------------------------===//
1118
1119 /// ShrinkDemandedConstant - Check to see if the specified operand of the
1120 /// specified instruction is a constant integer.  If so, check to see if there
1121 /// are any bits set in the constant that are not demanded.  If so, shrink the
1122 /// constant and return true.
1123 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
1124                                                         const APInt &Demanded) {
1125   DebugLoc dl = Op.getDebugLoc();
1126
1127   // FIXME: ISD::SELECT, ISD::SELECT_CC
1128   switch (Op.getOpcode()) {
1129   default: break;
1130   case ISD::XOR:
1131   case ISD::AND:
1132   case ISD::OR: {
1133     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1134     if (!C) return false;
1135
1136     if (Op.getOpcode() == ISD::XOR &&
1137         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
1138       return false;
1139
1140     // if we can expand it to have all bits set, do it
1141     if (C->getAPIntValue().intersects(~Demanded)) {
1142       EVT VT = Op.getValueType();
1143       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
1144                                 DAG.getConstant(Demanded &
1145                                                 C->getAPIntValue(),
1146                                                 VT));
1147       return CombineTo(Op, New);
1148     }
1149
1150     break;
1151   }
1152   }
1153
1154   return false;
1155 }
1156
1157 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
1158 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
1159 /// cast, but it could be generalized for targets with other types of
1160 /// implicit widening casts.
1161 bool
1162 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
1163                                                     unsigned BitWidth,
1164                                                     const APInt &Demanded,
1165                                                     DebugLoc dl) {
1166   assert(Op.getNumOperands() == 2 &&
1167          "ShrinkDemandedOp only supports binary operators!");
1168   assert(Op.getNode()->getNumValues() == 1 &&
1169          "ShrinkDemandedOp only supports nodes with one result!");
1170
1171   // Don't do this if the node has another user, which may require the
1172   // full value.
1173   if (!Op.getNode()->hasOneUse())
1174     return false;
1175
1176   // Search for the smallest integer type with free casts to and from
1177   // Op's type. For expedience, just check power-of-2 integer types.
1178   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1179   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
1180   if (!isPowerOf2_32(SmallVTBits))
1181     SmallVTBits = NextPowerOf2(SmallVTBits);
1182   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
1183     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
1184     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
1185         TLI.isZExtFree(SmallVT, Op.getValueType())) {
1186       // We found a type with free casts.
1187       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
1188                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1189                                           Op.getNode()->getOperand(0)),
1190                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
1191                                           Op.getNode()->getOperand(1)));
1192       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
1193       return CombineTo(Op, Z);
1194     }
1195   }
1196   return false;
1197 }
1198
1199 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
1200 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
1201 /// use this information to simplify Op, create a new simplified DAG node and
1202 /// return true, returning the original and new nodes in Old and New. Otherwise,
1203 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
1204 /// the expression (used to simplify the caller).  The KnownZero/One bits may
1205 /// only be accurate for those bits in the DemandedMask.
1206 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
1207                                           const APInt &DemandedMask,
1208                                           APInt &KnownZero,
1209                                           APInt &KnownOne,
1210                                           TargetLoweringOpt &TLO,
1211                                           unsigned Depth) const {
1212   unsigned BitWidth = DemandedMask.getBitWidth();
1213   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
1214          "Mask size mismatches value type size!");
1215   APInt NewMask = DemandedMask;
1216   DebugLoc dl = Op.getDebugLoc();
1217
1218   // Don't know anything.
1219   KnownZero = KnownOne = APInt(BitWidth, 0);
1220
1221   // Other users may use these bits.
1222   if (!Op.getNode()->hasOneUse()) {
1223     if (Depth != 0) {
1224       // If not at the root, Just compute the KnownZero/KnownOne bits to
1225       // simplify things downstream.
1226       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
1227       return false;
1228     }
1229     // If this is the root being simplified, allow it to have multiple uses,
1230     // just set the NewMask to all bits.
1231     NewMask = APInt::getAllOnesValue(BitWidth);
1232   } else if (DemandedMask == 0) {
1233     // Not demanding any bits from Op.
1234     if (Op.getOpcode() != ISD::UNDEF)
1235       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
1236     return false;
1237   } else if (Depth == 6) {        // Limit search depth.
1238     return false;
1239   }
1240
1241   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
1242   switch (Op.getOpcode()) {
1243   case ISD::Constant:
1244     // We know all of the bits for a constant!
1245     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
1246     KnownZero = ~KnownOne & NewMask;
1247     return false;   // Don't fall through, will infinitely loop.
1248   case ISD::AND:
1249     // If the RHS is a constant, check to see if the LHS would be zero without
1250     // using the bits from the RHS.  Below, we use knowledge about the RHS to
1251     // simplify the LHS, here we're using information from the LHS to simplify
1252     // the RHS.
1253     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1254       APInt LHSZero, LHSOne;
1255       // Do not increment Depth here; that can cause an infinite loop.
1256       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
1257                                 LHSZero, LHSOne, Depth);
1258       // If the LHS already has zeros where RHSC does, this and is dead.
1259       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
1260         return TLO.CombineTo(Op, Op.getOperand(0));
1261       // If any of the set bits in the RHS are known zero on the LHS, shrink
1262       // the constant.
1263       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
1264         return true;
1265     }
1266
1267     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1268                              KnownOne, TLO, Depth+1))
1269       return true;
1270     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1271     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
1272                              KnownZero2, KnownOne2, TLO, Depth+1))
1273       return true;
1274     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1275
1276     // If all of the demanded bits are known one on one side, return the other.
1277     // These bits cannot contribute to the result of the 'and'.
1278     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1279       return TLO.CombineTo(Op, Op.getOperand(0));
1280     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1281       return TLO.CombineTo(Op, Op.getOperand(1));
1282     // If all of the demanded bits in the inputs are known zeros, return zero.
1283     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
1284       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
1285     // If the RHS is a constant, see if we can simplify it.
1286     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
1287       return true;
1288     // If the operation can be done in a smaller type, do so.
1289     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1290       return true;
1291
1292     // Output known-1 bits are only known if set in both the LHS & RHS.
1293     KnownOne &= KnownOne2;
1294     // Output known-0 are known to be clear if zero in either the LHS | RHS.
1295     KnownZero |= KnownZero2;
1296     break;
1297   case ISD::OR:
1298     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1299                              KnownOne, TLO, Depth+1))
1300       return true;
1301     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1302     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
1303                              KnownZero2, KnownOne2, TLO, Depth+1))
1304       return true;
1305     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1306
1307     // If all of the demanded bits are known zero on one side, return the other.
1308     // These bits cannot contribute to the result of the 'or'.
1309     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1310       return TLO.CombineTo(Op, Op.getOperand(0));
1311     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1312       return TLO.CombineTo(Op, Op.getOperand(1));
1313     // If all of the potentially set bits on one side are known to be set on
1314     // the other side, just use the 'other' side.
1315     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1316       return TLO.CombineTo(Op, Op.getOperand(0));
1317     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1318       return TLO.CombineTo(Op, Op.getOperand(1));
1319     // If the RHS is a constant, see if we can simplify it.
1320     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1321       return true;
1322     // If the operation can be done in a smaller type, do so.
1323     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1324       return true;
1325
1326     // Output known-0 bits are only known if clear in both the LHS & RHS.
1327     KnownZero &= KnownZero2;
1328     // Output known-1 are known to be set if set in either the LHS | RHS.
1329     KnownOne |= KnownOne2;
1330     break;
1331   case ISD::XOR:
1332     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1333                              KnownOne, TLO, Depth+1))
1334       return true;
1335     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1336     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1337                              KnownOne2, TLO, Depth+1))
1338       return true;
1339     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1340
1341     // If all of the demanded bits are known zero on one side, return the other.
1342     // These bits cannot contribute to the result of the 'xor'.
1343     if ((KnownZero & NewMask) == NewMask)
1344       return TLO.CombineTo(Op, Op.getOperand(0));
1345     if ((KnownZero2 & NewMask) == NewMask)
1346       return TLO.CombineTo(Op, Op.getOperand(1));
1347     // If the operation can be done in a smaller type, do so.
1348     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1349       return true;
1350
1351     // If all of the unknown bits are known to be zero on one side or the other
1352     // (but not both) turn this into an *inclusive* or.
1353     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1354     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1355       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1356                                                Op.getOperand(0),
1357                                                Op.getOperand(1)));
1358
1359     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1360     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1361     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1362     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1363
1364     // If all of the demanded bits on one side are known, and all of the set
1365     // bits on that side are also known to be set on the other side, turn this
1366     // into an AND, as we know the bits will be cleared.
1367     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1368     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1369       if ((KnownOne & KnownOne2) == KnownOne) {
1370         EVT VT = Op.getValueType();
1371         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1372         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1373                                                  Op.getOperand(0), ANDC));
1374       }
1375     }
1376
1377     // If the RHS is a constant, see if we can simplify it.
1378     // for XOR, we prefer to force bits to 1 if they will make a -1.
1379     // if we can't force bits, try to shrink constant
1380     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1381       APInt Expanded = C->getAPIntValue() | (~NewMask);
1382       // if we can expand it to have all bits set, do it
1383       if (Expanded.isAllOnesValue()) {
1384         if (Expanded != C->getAPIntValue()) {
1385           EVT VT = Op.getValueType();
1386           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1387                                           TLO.DAG.getConstant(Expanded, VT));
1388           return TLO.CombineTo(Op, New);
1389         }
1390         // if it already has all the bits set, nothing to change
1391         // but don't shrink either!
1392       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1393         return true;
1394       }
1395     }
1396
1397     KnownZero = KnownZeroOut;
1398     KnownOne  = KnownOneOut;
1399     break;
1400   case ISD::SELECT:
1401     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1402                              KnownOne, TLO, Depth+1))
1403       return true;
1404     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1405                              KnownOne2, TLO, Depth+1))
1406       return true;
1407     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1408     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1409
1410     // If the operands are constants, see if we can simplify them.
1411     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1412       return true;
1413
1414     // Only known if known in both the LHS and RHS.
1415     KnownOne &= KnownOne2;
1416     KnownZero &= KnownZero2;
1417     break;
1418   case ISD::SELECT_CC:
1419     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1420                              KnownOne, TLO, Depth+1))
1421       return true;
1422     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1423                              KnownOne2, TLO, Depth+1))
1424       return true;
1425     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1426     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1427
1428     // If the operands are constants, see if we can simplify them.
1429     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1430       return true;
1431
1432     // Only known if known in both the LHS and RHS.
1433     KnownOne &= KnownOne2;
1434     KnownZero &= KnownZero2;
1435     break;
1436   case ISD::SHL:
1437     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1438       unsigned ShAmt = SA->getZExtValue();
1439       SDValue InOp = Op.getOperand(0);
1440
1441       // If the shift count is an invalid immediate, don't do anything.
1442       if (ShAmt >= BitWidth)
1443         break;
1444
1445       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1446       // single shift.  We can do this if the bottom bits (which are shifted
1447       // out) are never demanded.
1448       if (InOp.getOpcode() == ISD::SRL &&
1449           isa<ConstantSDNode>(InOp.getOperand(1))) {
1450         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1451           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1452           unsigned Opc = ISD::SHL;
1453           int Diff = ShAmt-C1;
1454           if (Diff < 0) {
1455             Diff = -Diff;
1456             Opc = ISD::SRL;
1457           }
1458
1459           SDValue NewSA =
1460             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1461           EVT VT = Op.getValueType();
1462           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1463                                                    InOp.getOperand(0), NewSA));
1464         }
1465       }
1466
1467       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
1468                                KnownZero, KnownOne, TLO, Depth+1))
1469         return true;
1470
1471       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
1472       // are not demanded. This will likely allow the anyext to be folded away.
1473       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
1474         SDValue InnerOp = InOp.getNode()->getOperand(0);
1475         EVT InnerVT = InnerOp.getValueType();
1476         if ((APInt::getHighBitsSet(BitWidth,
1477                                    BitWidth - InnerVT.getSizeInBits()) &
1478                DemandedMask) == 0 &&
1479             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
1480           EVT ShTy = getShiftAmountTy(InnerVT);
1481           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
1482             ShTy = InnerVT;
1483           SDValue NarrowShl =
1484             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
1485                             TLO.DAG.getConstant(ShAmt, ShTy));
1486           return
1487             TLO.CombineTo(Op,
1488                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
1489                                           NarrowShl));
1490         }
1491       }
1492
1493       KnownZero <<= SA->getZExtValue();
1494       KnownOne  <<= SA->getZExtValue();
1495       // low bits known zero.
1496       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1497     }
1498     break;
1499   case ISD::SRL:
1500     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1501       EVT VT = Op.getValueType();
1502       unsigned ShAmt = SA->getZExtValue();
1503       unsigned VTSize = VT.getSizeInBits();
1504       SDValue InOp = Op.getOperand(0);
1505
1506       // If the shift count is an invalid immediate, don't do anything.
1507       if (ShAmt >= BitWidth)
1508         break;
1509
1510       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1511       // single shift.  We can do this if the top bits (which are shifted out)
1512       // are never demanded.
1513       if (InOp.getOpcode() == ISD::SHL &&
1514           isa<ConstantSDNode>(InOp.getOperand(1))) {
1515         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1516           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1517           unsigned Opc = ISD::SRL;
1518           int Diff = ShAmt-C1;
1519           if (Diff < 0) {
1520             Diff = -Diff;
1521             Opc = ISD::SHL;
1522           }
1523
1524           SDValue NewSA =
1525             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1526           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1527                                                    InOp.getOperand(0), NewSA));
1528         }
1529       }
1530
1531       // Compute the new bits that are at the top now.
1532       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1533                                KnownZero, KnownOne, TLO, Depth+1))
1534         return true;
1535       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1536       KnownZero = KnownZero.lshr(ShAmt);
1537       KnownOne  = KnownOne.lshr(ShAmt);
1538
1539       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1540       KnownZero |= HighBits;  // High bits known zero.
1541     }
1542     break;
1543   case ISD::SRA:
1544     // If this is an arithmetic shift right and only the low-bit is set, we can
1545     // always convert this into a logical shr, even if the shift amount is
1546     // variable.  The low bit of the shift cannot be an input sign bit unless
1547     // the shift amount is >= the size of the datatype, which is undefined.
1548     if (DemandedMask == 1)
1549       return TLO.CombineTo(Op,
1550                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1551                                            Op.getOperand(0), Op.getOperand(1)));
1552
1553     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1554       EVT VT = Op.getValueType();
1555       unsigned ShAmt = SA->getZExtValue();
1556
1557       // If the shift count is an invalid immediate, don't do anything.
1558       if (ShAmt >= BitWidth)
1559         break;
1560
1561       APInt InDemandedMask = (NewMask << ShAmt);
1562
1563       // If any of the demanded bits are produced by the sign extension, we also
1564       // demand the input sign bit.
1565       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1566       if (HighBits.intersects(NewMask))
1567         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
1568
1569       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1570                                KnownZero, KnownOne, TLO, Depth+1))
1571         return true;
1572       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1573       KnownZero = KnownZero.lshr(ShAmt);
1574       KnownOne  = KnownOne.lshr(ShAmt);
1575
1576       // Handle the sign bit, adjusted to where it is now in the mask.
1577       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1578
1579       // If the input sign bit is known to be zero, or if none of the top bits
1580       // are demanded, turn this into an unsigned shift right.
1581       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1582         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1583                                                  Op.getOperand(0),
1584                                                  Op.getOperand(1)));
1585       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1586         KnownOne |= HighBits;
1587       }
1588     }
1589     break;
1590   case ISD::SIGN_EXTEND_INREG: {
1591     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1592
1593     // Sign extension.  Compute the demanded bits in the result that are not
1594     // present in the input.
1595     APInt NewBits =
1596       APInt::getHighBitsSet(BitWidth,
1597                             BitWidth - EVT.getScalarType().getSizeInBits());
1598
1599     // If none of the extended bits are demanded, eliminate the sextinreg.
1600     if ((NewBits & NewMask) == 0)
1601       return TLO.CombineTo(Op, Op.getOperand(0));
1602
1603     APInt InSignBit =
1604       APInt::getSignBit(EVT.getScalarType().getSizeInBits()).zext(BitWidth);
1605     APInt InputDemandedBits =
1606       APInt::getLowBitsSet(BitWidth,
1607                            EVT.getScalarType().getSizeInBits()) &
1608       NewMask;
1609
1610     // Since the sign extended bits are demanded, we know that the sign
1611     // bit is demanded.
1612     InputDemandedBits |= InSignBit;
1613
1614     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1615                              KnownZero, KnownOne, TLO, Depth+1))
1616       return true;
1617     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1618
1619     // If the sign bit of the input is known set or clear, then we know the
1620     // top bits of the result.
1621
1622     // If the input sign bit is known zero, convert this into a zero extension.
1623     if (KnownZero.intersects(InSignBit))
1624       return TLO.CombineTo(Op,
1625                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1626
1627     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1628       KnownOne |= NewBits;
1629       KnownZero &= ~NewBits;
1630     } else {                       // Input sign bit unknown
1631       KnownZero &= ~NewBits;
1632       KnownOne &= ~NewBits;
1633     }
1634     break;
1635   }
1636   case ISD::ZERO_EXTEND: {
1637     unsigned OperandBitWidth =
1638       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1639     APInt InMask = NewMask.trunc(OperandBitWidth);
1640
1641     // If none of the top bits are demanded, convert this into an any_extend.
1642     APInt NewBits =
1643       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1644     if (!NewBits.intersects(NewMask))
1645       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1646                                                Op.getValueType(),
1647                                                Op.getOperand(0)));
1648
1649     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1650                              KnownZero, KnownOne, TLO, Depth+1))
1651       return true;
1652     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1653     KnownZero = KnownZero.zext(BitWidth);
1654     KnownOne = KnownOne.zext(BitWidth);
1655     KnownZero |= NewBits;
1656     break;
1657   }
1658   case ISD::SIGN_EXTEND: {
1659     EVT InVT = Op.getOperand(0).getValueType();
1660     unsigned InBits = InVT.getScalarType().getSizeInBits();
1661     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1662     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1663     APInt NewBits   = ~InMask & NewMask;
1664
1665     // If none of the top bits are demanded, convert this into an any_extend.
1666     if (NewBits == 0)
1667       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1668                                               Op.getValueType(),
1669                                               Op.getOperand(0)));
1670
1671     // Since some of the sign extended bits are demanded, we know that the sign
1672     // bit is demanded.
1673     APInt InDemandedBits = InMask & NewMask;
1674     InDemandedBits |= InSignBit;
1675     InDemandedBits = InDemandedBits.trunc(InBits);
1676
1677     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1678                              KnownOne, TLO, Depth+1))
1679       return true;
1680     KnownZero = KnownZero.zext(BitWidth);
1681     KnownOne = KnownOne.zext(BitWidth);
1682
1683     // If the sign bit is known zero, convert this to a zero extend.
1684     if (KnownZero.intersects(InSignBit))
1685       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1686                                                Op.getValueType(),
1687                                                Op.getOperand(0)));
1688
1689     // If the sign bit is known one, the top bits match.
1690     if (KnownOne.intersects(InSignBit)) {
1691       KnownOne  |= NewBits;
1692       KnownZero &= ~NewBits;
1693     } else {   // Otherwise, top bits aren't known.
1694       KnownOne  &= ~NewBits;
1695       KnownZero &= ~NewBits;
1696     }
1697     break;
1698   }
1699   case ISD::ANY_EXTEND: {
1700     unsigned OperandBitWidth =
1701       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1702     APInt InMask = NewMask.trunc(OperandBitWidth);
1703     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1704                              KnownZero, KnownOne, TLO, Depth+1))
1705       return true;
1706     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1707     KnownZero = KnownZero.zext(BitWidth);
1708     KnownOne = KnownOne.zext(BitWidth);
1709     break;
1710   }
1711   case ISD::TRUNCATE: {
1712     // Simplify the input, using demanded bit information, and compute the known
1713     // zero/one bits live out.
1714     unsigned OperandBitWidth =
1715       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1716     APInt TruncMask = NewMask.zext(OperandBitWidth);
1717     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1718                              KnownZero, KnownOne, TLO, Depth+1))
1719       return true;
1720     KnownZero = KnownZero.trunc(BitWidth);
1721     KnownOne = KnownOne.trunc(BitWidth);
1722
1723     // If the input is only used by this truncate, see if we can shrink it based
1724     // on the known demanded bits.
1725     if (Op.getOperand(0).getNode()->hasOneUse()) {
1726       SDValue In = Op.getOperand(0);
1727       switch (In.getOpcode()) {
1728       default: break;
1729       case ISD::SRL:
1730         // Shrink SRL by a constant if none of the high bits shifted in are
1731         // demanded.
1732         if (TLO.LegalTypes() &&
1733             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
1734           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
1735           // undesirable.
1736           break;
1737         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
1738         if (!ShAmt)
1739           break;
1740         SDValue Shift = In.getOperand(1);
1741         if (TLO.LegalTypes()) {
1742           uint64_t ShVal = ShAmt->getZExtValue();
1743           Shift =
1744             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
1745         }
1746
1747         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1748                                                OperandBitWidth - BitWidth);
1749         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
1750
1751         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1752           // None of the shifted in bits are needed.  Add a truncate of the
1753           // shift input, then shift it.
1754           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1755                                              Op.getValueType(),
1756                                              In.getOperand(0));
1757           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1758                                                    Op.getValueType(),
1759                                                    NewTrunc,
1760                                                    Shift));
1761         }
1762         break;
1763       }
1764     }
1765
1766     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1767     break;
1768   }
1769   case ISD::AssertZext: {
1770     // AssertZext demands all of the high bits, plus any of the low bits
1771     // demanded by its users.
1772     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1773     APInt InMask = APInt::getLowBitsSet(BitWidth,
1774                                         VT.getSizeInBits());
1775     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1776                              KnownZero, KnownOne, TLO, Depth+1))
1777       return true;
1778     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1779
1780     KnownZero |= ~InMask & NewMask;
1781     break;
1782   }
1783   case ISD::BITCAST:
1784     // If this is an FP->Int bitcast and if the sign bit is the only
1785     // thing demanded, turn this into a FGETSIGN.
1786     if (!Op.getValueType().isVector() &&
1787         !Op.getOperand(0).getValueType().isVector() &&
1788         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1789         Op.getOperand(0).getValueType().isFloatingPoint()) {
1790       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1791       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1792       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1793         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1794         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1795         // place.  We expect the SHL to be eliminated by other optimizations.
1796         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1797         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1798         if (!OpVTLegal && OpVTSizeInBits > 32)
1799           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1800         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1801         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1802         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1803                                                  Op.getValueType(),
1804                                                  Sign, ShAmt));
1805       }
1806     }
1807     break;
1808   case ISD::ADD:
1809   case ISD::MUL:
1810   case ISD::SUB: {
1811     // Add, Sub, and Mul don't demand any bits in positions beyond that
1812     // of the highest bit demanded of them.
1813     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1814                                         BitWidth - NewMask.countLeadingZeros());
1815     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1816                              KnownOne2, TLO, Depth+1))
1817       return true;
1818     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1819                              KnownOne2, TLO, Depth+1))
1820       return true;
1821     // See if the operation should be performed at a smaller bit width.
1822     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1823       return true;
1824   }
1825   // FALL THROUGH
1826   default:
1827     // Just use ComputeMaskedBits to compute output bits.
1828     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1829     break;
1830   }
1831
1832   // If we know the value of all of the demanded bits, return this as a
1833   // constant.
1834   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1835     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1836
1837   return false;
1838 }
1839
1840 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1841 /// in Mask are known to be either zero or one and return them in the
1842 /// KnownZero/KnownOne bitsets.
1843 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1844                                                     const APInt &Mask,
1845                                                     APInt &KnownZero,
1846                                                     APInt &KnownOne,
1847                                                     const SelectionDAG &DAG,
1848                                                     unsigned Depth) const {
1849   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1850           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1851           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1852           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1853          "Should use MaskedValueIsZero if you don't know whether Op"
1854          " is a target node!");
1855   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1856 }
1857
1858 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1859 /// targets that want to expose additional information about sign bits to the
1860 /// DAG Combiner.
1861 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1862                                                          unsigned Depth) const {
1863   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1864           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1865           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1866           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1867          "Should use ComputeNumSignBits if you don't know whether Op"
1868          " is a target node!");
1869   return 1;
1870 }
1871
1872 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1873 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1874 /// determine which bit is set.
1875 ///
1876 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1877   // A left-shift of a constant one will have exactly one bit set, because
1878   // shifting the bit off the end is undefined.
1879   if (Val.getOpcode() == ISD::SHL)
1880     if (ConstantSDNode *C =
1881          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1882       if (C->getAPIntValue() == 1)
1883         return true;
1884
1885   // Similarly, a right-shift of a constant sign-bit will have exactly
1886   // one bit set.
1887   if (Val.getOpcode() == ISD::SRL)
1888     if (ConstantSDNode *C =
1889          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1890       if (C->getAPIntValue().isSignBit())
1891         return true;
1892
1893   // More could be done here, though the above checks are enough
1894   // to handle some common cases.
1895
1896   // Fall back to ComputeMaskedBits to catch other known cases.
1897   EVT OpVT = Val.getValueType();
1898   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1899   APInt Mask = APInt::getAllOnesValue(BitWidth);
1900   APInt KnownZero, KnownOne;
1901   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1902   return (KnownZero.countPopulation() == BitWidth - 1) &&
1903          (KnownOne.countPopulation() == 1);
1904 }
1905
1906 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1907 /// and cc. If it is unable to simplify it, return a null SDValue.
1908 SDValue
1909 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1910                               ISD::CondCode Cond, bool foldBooleans,
1911                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1912   SelectionDAG &DAG = DCI.DAG;
1913
1914   // These setcc operations always fold.
1915   switch (Cond) {
1916   default: break;
1917   case ISD::SETFALSE:
1918   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1919   case ISD::SETTRUE:
1920   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1921   }
1922
1923   // Ensure that the constant occurs on the RHS, and fold constant
1924   // comparisons.
1925   if (isa<ConstantSDNode>(N0.getNode()))
1926     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1927
1928   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1929     const APInt &C1 = N1C->getAPIntValue();
1930
1931     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1932     // equality comparison, then we're just comparing whether X itself is
1933     // zero.
1934     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1935         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1936         N0.getOperand(1).getOpcode() == ISD::Constant) {
1937       const APInt &ShAmt
1938         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1939       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1940           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1941         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1942           // (srl (ctlz x), 5) == 0  -> X != 0
1943           // (srl (ctlz x), 5) != 1  -> X != 0
1944           Cond = ISD::SETNE;
1945         } else {
1946           // (srl (ctlz x), 5) != 0  -> X == 0
1947           // (srl (ctlz x), 5) == 1  -> X == 0
1948           Cond = ISD::SETEQ;
1949         }
1950         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1951         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1952                             Zero, Cond);
1953       }
1954     }
1955
1956     SDValue CTPOP = N0;
1957     // Look through truncs that don't change the value of a ctpop.
1958     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1959       CTPOP = N0.getOperand(0);
1960
1961     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1962         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1963                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1964       EVT CTVT = CTPOP.getValueType();
1965       SDValue CTOp = CTPOP.getOperand(0);
1966
1967       // (ctpop x) u< 2 -> (x & x-1) == 0
1968       // (ctpop x) u> 1 -> (x & x-1) != 0
1969       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1970         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1971                                   DAG.getConstant(1, CTVT));
1972         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1973         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1974         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1975       }
1976
1977       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1978     }
1979
1980     // (zext x) == C --> x == (trunc C)
1981     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1982         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1983       unsigned MinBits = N0.getValueSizeInBits();
1984       SDValue PreZExt;
1985       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1986         // ZExt
1987         MinBits = N0->getOperand(0).getValueSizeInBits();
1988         PreZExt = N0->getOperand(0);
1989       } else if (N0->getOpcode() == ISD::AND) {
1990         // DAGCombine turns costly ZExts into ANDs
1991         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1992           if ((C->getAPIntValue()+1).isPowerOf2()) {
1993             MinBits = C->getAPIntValue().countTrailingOnes();
1994             PreZExt = N0->getOperand(0);
1995           }
1996       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1997         // ZEXTLOAD
1998         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1999           MinBits = LN0->getMemoryVT().getSizeInBits();
2000           PreZExt = N0;
2001         }
2002       }
2003
2004       // Make sure we're not loosing bits from the constant.
2005       if (MinBits < C1.getBitWidth() && MinBits > C1.getActiveBits()) {
2006         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
2007         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
2008           // Will get folded away.
2009           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
2010           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
2011           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
2012         }
2013       }
2014     }
2015
2016     // If the LHS is '(and load, const)', the RHS is 0,
2017     // the test is for equality or unsigned, and all 1 bits of the const are
2018     // in the same partial word, see if we can shorten the load.
2019     if (DCI.isBeforeLegalize() &&
2020         N0.getOpcode() == ISD::AND && C1 == 0 &&
2021         N0.getNode()->hasOneUse() &&
2022         isa<LoadSDNode>(N0.getOperand(0)) &&
2023         N0.getOperand(0).getNode()->hasOneUse() &&
2024         isa<ConstantSDNode>(N0.getOperand(1))) {
2025       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
2026       APInt bestMask;
2027       unsigned bestWidth = 0, bestOffset = 0;
2028       if (!Lod->isVolatile() && Lod->isUnindexed()) {
2029         unsigned origWidth = N0.getValueType().getSizeInBits();
2030         unsigned maskWidth = origWidth;
2031         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
2032         // 8 bits, but have to be careful...
2033         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
2034           origWidth = Lod->getMemoryVT().getSizeInBits();
2035         const APInt &Mask =
2036           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
2037         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
2038           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
2039           for (unsigned offset=0; offset<origWidth/width; offset++) {
2040             if ((newMask & Mask) == Mask) {
2041               if (!TD->isLittleEndian())
2042                 bestOffset = (origWidth/width - offset - 1) * (width/8);
2043               else
2044                 bestOffset = (uint64_t)offset * (width/8);
2045               bestMask = Mask.lshr(offset * (width/8) * 8);
2046               bestWidth = width;
2047               break;
2048             }
2049             newMask = newMask << width;
2050           }
2051         }
2052       }
2053       if (bestWidth) {
2054         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
2055         if (newVT.isRound()) {
2056           EVT PtrType = Lod->getOperand(1).getValueType();
2057           SDValue Ptr = Lod->getBasePtr();
2058           if (bestOffset != 0)
2059             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
2060                               DAG.getConstant(bestOffset, PtrType));
2061           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
2062           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
2063                                 Lod->getPointerInfo().getWithOffset(bestOffset),
2064                                         false, false, false, NewAlign);
2065           return DAG.getSetCC(dl, VT,
2066                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
2067                                       DAG.getConstant(bestMask.trunc(bestWidth),
2068                                                       newVT)),
2069                               DAG.getConstant(0LL, newVT), Cond);
2070         }
2071       }
2072     }
2073
2074     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
2075     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
2076       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
2077
2078       // If the comparison constant has bits in the upper part, the
2079       // zero-extended value could never match.
2080       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
2081                                               C1.getBitWidth() - InSize))) {
2082         switch (Cond) {
2083         case ISD::SETUGT:
2084         case ISD::SETUGE:
2085         case ISD::SETEQ: return DAG.getConstant(0, VT);
2086         case ISD::SETULT:
2087         case ISD::SETULE:
2088         case ISD::SETNE: return DAG.getConstant(1, VT);
2089         case ISD::SETGT:
2090         case ISD::SETGE:
2091           // True if the sign bit of C1 is set.
2092           return DAG.getConstant(C1.isNegative(), VT);
2093         case ISD::SETLT:
2094         case ISD::SETLE:
2095           // True if the sign bit of C1 isn't set.
2096           return DAG.getConstant(C1.isNonNegative(), VT);
2097         default:
2098           break;
2099         }
2100       }
2101
2102       // Otherwise, we can perform the comparison with the low bits.
2103       switch (Cond) {
2104       case ISD::SETEQ:
2105       case ISD::SETNE:
2106       case ISD::SETUGT:
2107       case ISD::SETUGE:
2108       case ISD::SETULT:
2109       case ISD::SETULE: {
2110         EVT newVT = N0.getOperand(0).getValueType();
2111         if (DCI.isBeforeLegalizeOps() ||
2112             (isOperationLegal(ISD::SETCC, newVT) &&
2113               getCondCodeAction(Cond, newVT)==Legal))
2114           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2115                               DAG.getConstant(C1.trunc(InSize), newVT),
2116                               Cond);
2117         break;
2118       }
2119       default:
2120         break;   // todo, be more careful with signed comparisons
2121       }
2122     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2123                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2124       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
2125       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
2126       EVT ExtDstTy = N0.getValueType();
2127       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
2128
2129       // If the constant doesn't fit into the number of bits for the source of
2130       // the sign extension, it is impossible for both sides to be equal.
2131       if (C1.getMinSignedBits() > ExtSrcTyBits)
2132         return DAG.getConstant(Cond == ISD::SETNE, VT);
2133
2134       SDValue ZextOp;
2135       EVT Op0Ty = N0.getOperand(0).getValueType();
2136       if (Op0Ty == ExtSrcTy) {
2137         ZextOp = N0.getOperand(0);
2138       } else {
2139         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
2140         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
2141                               DAG.getConstant(Imm, Op0Ty));
2142       }
2143       if (!DCI.isCalledByLegalizer())
2144         DCI.AddToWorklist(ZextOp.getNode());
2145       // Otherwise, make this a use of a zext.
2146       return DAG.getSetCC(dl, VT, ZextOp,
2147                           DAG.getConstant(C1 & APInt::getLowBitsSet(
2148                                                               ExtDstTyBits,
2149                                                               ExtSrcTyBits),
2150                                           ExtDstTy),
2151                           Cond);
2152     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
2153                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2154       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
2155       if (N0.getOpcode() == ISD::SETCC &&
2156           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
2157         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
2158         if (TrueWhenTrue)
2159           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
2160         // Invert the condition.
2161         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
2162         CC = ISD::getSetCCInverse(CC,
2163                                   N0.getOperand(0).getValueType().isInteger());
2164         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
2165       }
2166
2167       if ((N0.getOpcode() == ISD::XOR ||
2168            (N0.getOpcode() == ISD::AND &&
2169             N0.getOperand(0).getOpcode() == ISD::XOR &&
2170             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
2171           isa<ConstantSDNode>(N0.getOperand(1)) &&
2172           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
2173         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
2174         // can only do this if the top bits are known zero.
2175         unsigned BitWidth = N0.getValueSizeInBits();
2176         if (DAG.MaskedValueIsZero(N0,
2177                                   APInt::getHighBitsSet(BitWidth,
2178                                                         BitWidth-1))) {
2179           // Okay, get the un-inverted input value.
2180           SDValue Val;
2181           if (N0.getOpcode() == ISD::XOR)
2182             Val = N0.getOperand(0);
2183           else {
2184             assert(N0.getOpcode() == ISD::AND &&
2185                     N0.getOperand(0).getOpcode() == ISD::XOR);
2186             // ((X^1)&1)^1 -> X & 1
2187             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
2188                               N0.getOperand(0).getOperand(0),
2189                               N0.getOperand(1));
2190           }
2191
2192           return DAG.getSetCC(dl, VT, Val, N1,
2193                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2194         }
2195       } else if (N1C->getAPIntValue() == 1 &&
2196                  (VT == MVT::i1 ||
2197                   getBooleanContents(false) == ZeroOrOneBooleanContent)) {
2198         SDValue Op0 = N0;
2199         if (Op0.getOpcode() == ISD::TRUNCATE)
2200           Op0 = Op0.getOperand(0);
2201
2202         if ((Op0.getOpcode() == ISD::XOR) &&
2203             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
2204             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
2205           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
2206           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
2207           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
2208                               Cond);
2209         } else if (Op0.getOpcode() == ISD::AND &&
2210                 isa<ConstantSDNode>(Op0.getOperand(1)) &&
2211                 cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
2212           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
2213           if (Op0.getValueType().bitsGT(VT))
2214             Op0 = DAG.getNode(ISD::AND, dl, VT,
2215                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
2216                           DAG.getConstant(1, VT));
2217           else if (Op0.getValueType().bitsLT(VT))
2218             Op0 = DAG.getNode(ISD::AND, dl, VT,
2219                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
2220                         DAG.getConstant(1, VT));
2221
2222           return DAG.getSetCC(dl, VT, Op0,
2223                               DAG.getConstant(0, Op0.getValueType()),
2224                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2225         }
2226       }
2227     }
2228
2229     APInt MinVal, MaxVal;
2230     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
2231     if (ISD::isSignedIntSetCC(Cond)) {
2232       MinVal = APInt::getSignedMinValue(OperandBitSize);
2233       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
2234     } else {
2235       MinVal = APInt::getMinValue(OperandBitSize);
2236       MaxVal = APInt::getMaxValue(OperandBitSize);
2237     }
2238
2239     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
2240     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
2241       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
2242       // X >= C0 --> X > (C0-1)
2243       return DAG.getSetCC(dl, VT, N0,
2244                           DAG.getConstant(C1-1, N1.getValueType()),
2245                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
2246     }
2247
2248     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
2249       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
2250       // X <= C0 --> X < (C0+1)
2251       return DAG.getSetCC(dl, VT, N0,
2252                           DAG.getConstant(C1+1, N1.getValueType()),
2253                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
2254     }
2255
2256     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
2257       return DAG.getConstant(0, VT);      // X < MIN --> false
2258     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
2259       return DAG.getConstant(1, VT);      // X >= MIN --> true
2260     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
2261       return DAG.getConstant(0, VT);      // X > MAX --> false
2262     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
2263       return DAG.getConstant(1, VT);      // X <= MAX --> true
2264
2265     // Canonicalize setgt X, Min --> setne X, Min
2266     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
2267       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2268     // Canonicalize setlt X, Max --> setne X, Max
2269     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
2270       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
2271
2272     // If we have setult X, 1, turn it into seteq X, 0
2273     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
2274       return DAG.getSetCC(dl, VT, N0,
2275                           DAG.getConstant(MinVal, N0.getValueType()),
2276                           ISD::SETEQ);
2277     // If we have setugt X, Max-1, turn it into seteq X, Max
2278     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
2279       return DAG.getSetCC(dl, VT, N0,
2280                           DAG.getConstant(MaxVal, N0.getValueType()),
2281                           ISD::SETEQ);
2282
2283     // If we have "setcc X, C0", check to see if we can shrink the immediate
2284     // by changing cc.
2285
2286     // SETUGT X, SINTMAX  -> SETLT X, 0
2287     if (Cond == ISD::SETUGT &&
2288         C1 == APInt::getSignedMaxValue(OperandBitSize))
2289       return DAG.getSetCC(dl, VT, N0,
2290                           DAG.getConstant(0, N1.getValueType()),
2291                           ISD::SETLT);
2292
2293     // SETULT X, SINTMIN  -> SETGT X, -1
2294     if (Cond == ISD::SETULT &&
2295         C1 == APInt::getSignedMinValue(OperandBitSize)) {
2296       SDValue ConstMinusOne =
2297           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
2298                           N1.getValueType());
2299       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
2300     }
2301
2302     // Fold bit comparisons when we can.
2303     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2304         (VT == N0.getValueType() ||
2305          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
2306         N0.getOpcode() == ISD::AND)
2307       if (ConstantSDNode *AndRHS =
2308                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2309         EVT ShiftTy = DCI.isBeforeLegalize() ?
2310           getPointerTy() : getShiftAmountTy(N0.getValueType());
2311         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
2312           // Perform the xform if the AND RHS is a single bit.
2313           if (AndRHS->getAPIntValue().isPowerOf2()) {
2314             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2315                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2316                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
2317           }
2318         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
2319           // (X & 8) == 8  -->  (X & 8) >> 3
2320           // Perform the xform if C1 is a single bit.
2321           if (C1.isPowerOf2()) {
2322             return DAG.getNode(ISD::TRUNCATE, dl, VT,
2323                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
2324                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
2325           }
2326         }
2327       }
2328   }
2329
2330   if (isa<ConstantFPSDNode>(N0.getNode())) {
2331     // Constant fold or commute setcc.
2332     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
2333     if (O.getNode()) return O;
2334   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
2335     // If the RHS of an FP comparison is a constant, simplify it away in
2336     // some cases.
2337     if (CFP->getValueAPF().isNaN()) {
2338       // If an operand is known to be a nan, we can fold it.
2339       switch (ISD::getUnorderedFlavor(Cond)) {
2340       default: llvm_unreachable("Unknown flavor!");
2341       case 0:  // Known false.
2342         return DAG.getConstant(0, VT);
2343       case 1:  // Known true.
2344         return DAG.getConstant(1, VT);
2345       case 2:  // Undefined.
2346         return DAG.getUNDEF(VT);
2347       }
2348     }
2349
2350     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
2351     // constant if knowing that the operand is non-nan is enough.  We prefer to
2352     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
2353     // materialize 0.0.
2354     if (Cond == ISD::SETO || Cond == ISD::SETUO)
2355       return DAG.getSetCC(dl, VT, N0, N0, Cond);
2356
2357     // If the condition is not legal, see if we can find an equivalent one
2358     // which is legal.
2359     if (!isCondCodeLegal(Cond, N0.getValueType())) {
2360       // If the comparison was an awkward floating-point == or != and one of
2361       // the comparison operands is infinity or negative infinity, convert the
2362       // condition to a less-awkward <= or >=.
2363       if (CFP->getValueAPF().isInfinity()) {
2364         if (CFP->getValueAPF().isNegative()) {
2365           if (Cond == ISD::SETOEQ &&
2366               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2367             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
2368           if (Cond == ISD::SETUEQ &&
2369               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2370             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
2371           if (Cond == ISD::SETUNE &&
2372               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2373             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
2374           if (Cond == ISD::SETONE &&
2375               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2376             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
2377         } else {
2378           if (Cond == ISD::SETOEQ &&
2379               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2380             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
2381           if (Cond == ISD::SETUEQ &&
2382               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2383             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
2384           if (Cond == ISD::SETUNE &&
2385               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2386             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
2387           if (Cond == ISD::SETONE &&
2388               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2389             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
2390         }
2391       }
2392     }
2393   }
2394
2395   if (N0 == N1) {
2396     // We can always fold X == X for integer setcc's.
2397     if (N0.getValueType().isInteger())
2398       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2399     unsigned UOF = ISD::getUnorderedFlavor(Cond);
2400     if (UOF == 2)   // FP operators that are undefined on NaNs.
2401       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2402     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
2403       return DAG.getConstant(UOF, VT);
2404     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
2405     // if it is not already.
2406     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
2407     if (NewCond != Cond)
2408       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
2409   }
2410
2411   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2412       N0.getValueType().isInteger()) {
2413     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
2414         N0.getOpcode() == ISD::XOR) {
2415       // Simplify (X+Y) == (X+Z) -->  Y == Z
2416       if (N0.getOpcode() == N1.getOpcode()) {
2417         if (N0.getOperand(0) == N1.getOperand(0))
2418           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
2419         if (N0.getOperand(1) == N1.getOperand(1))
2420           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
2421         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
2422           // If X op Y == Y op X, try other combinations.
2423           if (N0.getOperand(0) == N1.getOperand(1))
2424             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
2425                                 Cond);
2426           if (N0.getOperand(1) == N1.getOperand(0))
2427             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
2428                                 Cond);
2429         }
2430       }
2431
2432       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
2433         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2434           // Turn (X+C1) == C2 --> X == C2-C1
2435           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
2436             return DAG.getSetCC(dl, VT, N0.getOperand(0),
2437                                 DAG.getConstant(RHSC->getAPIntValue()-
2438                                                 LHSR->getAPIntValue(),
2439                                 N0.getValueType()), Cond);
2440           }
2441
2442           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
2443           if (N0.getOpcode() == ISD::XOR)
2444             // If we know that all of the inverted bits are zero, don't bother
2445             // performing the inversion.
2446             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
2447               return
2448                 DAG.getSetCC(dl, VT, N0.getOperand(0),
2449                              DAG.getConstant(LHSR->getAPIntValue() ^
2450                                                RHSC->getAPIntValue(),
2451                                              N0.getValueType()),
2452                              Cond);
2453         }
2454
2455         // Turn (C1-X) == C2 --> X == C1-C2
2456         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
2457           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
2458             return
2459               DAG.getSetCC(dl, VT, N0.getOperand(1),
2460                            DAG.getConstant(SUBC->getAPIntValue() -
2461                                              RHSC->getAPIntValue(),
2462                                            N0.getValueType()),
2463                            Cond);
2464           }
2465         }
2466       }
2467
2468       // Simplify (X+Z) == X -->  Z == 0
2469       if (N0.getOperand(0) == N1)
2470         return DAG.getSetCC(dl, VT, N0.getOperand(1),
2471                         DAG.getConstant(0, N0.getValueType()), Cond);
2472       if (N0.getOperand(1) == N1) {
2473         if (DAG.isCommutativeBinOp(N0.getOpcode()))
2474           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2475                           DAG.getConstant(0, N0.getValueType()), Cond);
2476         else if (N0.getNode()->hasOneUse()) {
2477           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2478           // (Z-X) == X  --> Z == X<<1
2479           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2480                                      N1,
2481                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
2482           if (!DCI.isCalledByLegalizer())
2483             DCI.AddToWorklist(SH.getNode());
2484           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2485         }
2486       }
2487     }
2488
2489     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2490         N1.getOpcode() == ISD::XOR) {
2491       // Simplify  X == (X+Z) -->  Z == 0
2492       if (N1.getOperand(0) == N0) {
2493         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2494                         DAG.getConstant(0, N1.getValueType()), Cond);
2495       } else if (N1.getOperand(1) == N0) {
2496         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2497           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2498                           DAG.getConstant(0, N1.getValueType()), Cond);
2499         } else if (N1.getNode()->hasOneUse()) {
2500           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2501           // X == (Z-X)  --> X<<1 == Z
2502           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2503                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
2504           if (!DCI.isCalledByLegalizer())
2505             DCI.AddToWorklist(SH.getNode());
2506           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2507         }
2508       }
2509     }
2510
2511     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2512     // Note that where y is variable and is known to have at most
2513     // one bit set (for example, if it is z&1) we cannot do this;
2514     // the expressions are not equivalent when y==0.
2515     if (N0.getOpcode() == ISD::AND)
2516       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2517         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2518           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2519           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2520           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2521         }
2522       }
2523     if (N1.getOpcode() == ISD::AND)
2524       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2525         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2526           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2527           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2528           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2529         }
2530       }
2531   }
2532
2533   // Fold away ALL boolean setcc's.
2534   SDValue Temp;
2535   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2536     switch (Cond) {
2537     default: llvm_unreachable("Unknown integer setcc!");
2538     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2539       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2540       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2541       if (!DCI.isCalledByLegalizer())
2542         DCI.AddToWorklist(Temp.getNode());
2543       break;
2544     case ISD::SETNE:  // X != Y   -->  (X^Y)
2545       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2546       break;
2547     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2548     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2549       Temp = DAG.getNOT(dl, N0, MVT::i1);
2550       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2551       if (!DCI.isCalledByLegalizer())
2552         DCI.AddToWorklist(Temp.getNode());
2553       break;
2554     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2555     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2556       Temp = DAG.getNOT(dl, N1, MVT::i1);
2557       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2558       if (!DCI.isCalledByLegalizer())
2559         DCI.AddToWorklist(Temp.getNode());
2560       break;
2561     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2562     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2563       Temp = DAG.getNOT(dl, N0, MVT::i1);
2564       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2565       if (!DCI.isCalledByLegalizer())
2566         DCI.AddToWorklist(Temp.getNode());
2567       break;
2568     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2569     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2570       Temp = DAG.getNOT(dl, N1, MVT::i1);
2571       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2572       break;
2573     }
2574     if (VT != MVT::i1) {
2575       if (!DCI.isCalledByLegalizer())
2576         DCI.AddToWorklist(N0.getNode());
2577       // FIXME: If running after legalize, we probably can't do this.
2578       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2579     }
2580     return N0;
2581   }
2582
2583   // Could not fold it.
2584   return SDValue();
2585 }
2586
2587 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2588 /// node is a GlobalAddress + offset.
2589 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2590                                     int64_t &Offset) const {
2591   if (isa<GlobalAddressSDNode>(N)) {
2592     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2593     GA = GASD->getGlobal();
2594     Offset += GASD->getOffset();
2595     return true;
2596   }
2597
2598   if (N->getOpcode() == ISD::ADD) {
2599     SDValue N1 = N->getOperand(0);
2600     SDValue N2 = N->getOperand(1);
2601     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2602       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2603       if (V) {
2604         Offset += V->getSExtValue();
2605         return true;
2606       }
2607     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2608       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2609       if (V) {
2610         Offset += V->getSExtValue();
2611         return true;
2612       }
2613     }
2614   }
2615
2616   return false;
2617 }
2618
2619
2620 SDValue TargetLowering::
2621 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2622   // Default implementation: no optimization.
2623   return SDValue();
2624 }
2625
2626 //===----------------------------------------------------------------------===//
2627 //  Inline Assembler Implementation Methods
2628 //===----------------------------------------------------------------------===//
2629
2630
2631 TargetLowering::ConstraintType
2632 TargetLowering::getConstraintType(const std::string &Constraint) const {
2633   if (Constraint.size() == 1) {
2634     switch (Constraint[0]) {
2635     default: break;
2636     case 'r': return C_RegisterClass;
2637     case 'm':    // memory
2638     case 'o':    // offsetable
2639     case 'V':    // not offsetable
2640       return C_Memory;
2641     case 'i':    // Simple Integer or Relocatable Constant
2642     case 'n':    // Simple Integer
2643     case 'E':    // Floating Point Constant
2644     case 'F':    // Floating Point Constant
2645     case 's':    // Relocatable Constant
2646     case 'p':    // Address.
2647     case 'X':    // Allow ANY value.
2648     case 'I':    // Target registers.
2649     case 'J':
2650     case 'K':
2651     case 'L':
2652     case 'M':
2653     case 'N':
2654     case 'O':
2655     case 'P':
2656     case '<':
2657     case '>':
2658       return C_Other;
2659     }
2660   }
2661
2662   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2663       Constraint[Constraint.size()-1] == '}')
2664     return C_Register;
2665   return C_Unknown;
2666 }
2667
2668 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2669 /// with another that has more specific requirements based on the type of the
2670 /// corresponding operand.
2671 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2672   if (ConstraintVT.isInteger())
2673     return "r";
2674   if (ConstraintVT.isFloatingPoint())
2675     return "f";      // works for many targets
2676   return 0;
2677 }
2678
2679 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2680 /// vector.  If it is invalid, don't add anything to Ops.
2681 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2682                                                   std::string &Constraint,
2683                                                   std::vector<SDValue> &Ops,
2684                                                   SelectionDAG &DAG) const {
2685
2686   if (Constraint.length() > 1) return;
2687
2688   char ConstraintLetter = Constraint[0];
2689   switch (ConstraintLetter) {
2690   default: break;
2691   case 'X':     // Allows any operand; labels (basic block) use this.
2692     if (Op.getOpcode() == ISD::BasicBlock) {
2693       Ops.push_back(Op);
2694       return;
2695     }
2696     // fall through
2697   case 'i':    // Simple Integer or Relocatable Constant
2698   case 'n':    // Simple Integer
2699   case 's': {  // Relocatable Constant
2700     // These operands are interested in values of the form (GV+C), where C may
2701     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2702     // is possible and fine if either GV or C are missing.
2703     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2704     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2705
2706     // If we have "(add GV, C)", pull out GV/C
2707     if (Op.getOpcode() == ISD::ADD) {
2708       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2709       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2710       if (C == 0 || GA == 0) {
2711         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2712         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2713       }
2714       if (C == 0 || GA == 0)
2715         C = 0, GA = 0;
2716     }
2717
2718     // If we find a valid operand, map to the TargetXXX version so that the
2719     // value itself doesn't get selected.
2720     if (GA) {   // Either &GV   or   &GV+C
2721       if (ConstraintLetter != 'n') {
2722         int64_t Offs = GA->getOffset();
2723         if (C) Offs += C->getZExtValue();
2724         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2725                                                  C ? C->getDebugLoc() : DebugLoc(),
2726                                                  Op.getValueType(), Offs));
2727         return;
2728       }
2729     }
2730     if (C) {   // just C, no GV.
2731       // Simple constants are not allowed for 's'.
2732       if (ConstraintLetter != 's') {
2733         // gcc prints these as sign extended.  Sign extend value to 64 bits
2734         // now; without this it would get ZExt'd later in
2735         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2736         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2737                                             MVT::i64));
2738         return;
2739       }
2740     }
2741     break;
2742   }
2743   }
2744 }
2745
2746 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2747 getRegForInlineAsmConstraint(const std::string &Constraint,
2748                              EVT VT) const {
2749   if (Constraint[0] != '{')
2750     return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
2751   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2752
2753   // Remove the braces from around the name.
2754   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2755
2756   // Figure out which register class contains this reg.
2757   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2758   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2759        E = RI->regclass_end(); RCI != E; ++RCI) {
2760     const TargetRegisterClass *RC = *RCI;
2761
2762     // If none of the value types for this register class are valid, we
2763     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2764     if (!isLegalRC(RC))
2765       continue;
2766
2767     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2768          I != E; ++I) {
2769       if (RegName.equals_lower(RI->getName(*I)))
2770         return std::make_pair(*I, RC);
2771     }
2772   }
2773
2774   return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2775 }
2776
2777 //===----------------------------------------------------------------------===//
2778 // Constraint Selection.
2779
2780 /// isMatchingInputConstraint - Return true of this is an input operand that is
2781 /// a matching constraint like "4".
2782 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2783   assert(!ConstraintCode.empty() && "No known constraint!");
2784   return isdigit(ConstraintCode[0]);
2785 }
2786
2787 /// getMatchedOperand - If this is an input matching constraint, this method
2788 /// returns the output operand it matches.
2789 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2790   assert(!ConstraintCode.empty() && "No known constraint!");
2791   return atoi(ConstraintCode.c_str());
2792 }
2793
2794
2795 /// ParseConstraints - Split up the constraint string from the inline
2796 /// assembly value into the specific constraints and their prefixes,
2797 /// and also tie in the associated operand values.
2798 /// If this returns an empty vector, and if the constraint string itself
2799 /// isn't empty, there was an error parsing.
2800 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2801     ImmutableCallSite CS) const {
2802   /// ConstraintOperands - Information about all of the constraints.
2803   AsmOperandInfoVector ConstraintOperands;
2804   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2805   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2806
2807   // Do a prepass over the constraints, canonicalizing them, and building up the
2808   // ConstraintOperands list.
2809   InlineAsm::ConstraintInfoVector
2810     ConstraintInfos = IA->ParseConstraints();
2811
2812   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2813   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2814
2815   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2816     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2817     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2818
2819     // Update multiple alternative constraint count.
2820     if (OpInfo.multipleAlternatives.size() > maCount)
2821       maCount = OpInfo.multipleAlternatives.size();
2822
2823     OpInfo.ConstraintVT = MVT::Other;
2824
2825     // Compute the value type for each operand.
2826     switch (OpInfo.Type) {
2827     case InlineAsm::isOutput:
2828       // Indirect outputs just consume an argument.
2829       if (OpInfo.isIndirect) {
2830         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2831         break;
2832       }
2833
2834       // The return value of the call is this value.  As such, there is no
2835       // corresponding argument.
2836       assert(!CS.getType()->isVoidTy() &&
2837              "Bad inline asm!");
2838       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2839         OpInfo.ConstraintVT = getValueType(STy->getElementType(ResNo));
2840       } else {
2841         assert(ResNo == 0 && "Asm only has one result!");
2842         OpInfo.ConstraintVT = getValueType(CS.getType());
2843       }
2844       ++ResNo;
2845       break;
2846     case InlineAsm::isInput:
2847       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2848       break;
2849     case InlineAsm::isClobber:
2850       // Nothing to do.
2851       break;
2852     }
2853
2854     if (OpInfo.CallOperandVal) {
2855       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2856       if (OpInfo.isIndirect) {
2857         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2858         if (!PtrTy)
2859           report_fatal_error("Indirect operand for inline asm not a pointer!");
2860         OpTy = PtrTy->getElementType();
2861       }
2862
2863       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2864       if (StructType *STy = dyn_cast<StructType>(OpTy))
2865         if (STy->getNumElements() == 1)
2866           OpTy = STy->getElementType(0);
2867
2868       // If OpTy is not a single value, it may be a struct/union that we
2869       // can tile with integers.
2870       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2871         unsigned BitSize = TD->getTypeSizeInBits(OpTy);
2872         switch (BitSize) {
2873         default: break;
2874         case 1:
2875         case 8:
2876         case 16:
2877         case 32:
2878         case 64:
2879         case 128:
2880           OpInfo.ConstraintVT =
2881               EVT::getEVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2882           break;
2883         }
2884       } else if (dyn_cast<PointerType>(OpTy)) {
2885         OpInfo.ConstraintVT = MVT::getIntegerVT(8*TD->getPointerSize());
2886       } else {
2887         OpInfo.ConstraintVT = EVT::getEVT(OpTy, true);
2888       }
2889     }
2890   }
2891
2892   // If we have multiple alternative constraints, select the best alternative.
2893   if (ConstraintInfos.size()) {
2894     if (maCount) {
2895       unsigned bestMAIndex = 0;
2896       int bestWeight = -1;
2897       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2898       int weight = -1;
2899       unsigned maIndex;
2900       // Compute the sums of the weights for each alternative, keeping track
2901       // of the best (highest weight) one so far.
2902       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2903         int weightSum = 0;
2904         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2905             cIndex != eIndex; ++cIndex) {
2906           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2907           if (OpInfo.Type == InlineAsm::isClobber)
2908             continue;
2909
2910           // If this is an output operand with a matching input operand,
2911           // look up the matching input. If their types mismatch, e.g. one
2912           // is an integer, the other is floating point, or their sizes are
2913           // different, flag it as an maCantMatch.
2914           if (OpInfo.hasMatchingInput()) {
2915             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2916             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2917               if ((OpInfo.ConstraintVT.isInteger() !=
2918                    Input.ConstraintVT.isInteger()) ||
2919                   (OpInfo.ConstraintVT.getSizeInBits() !=
2920                    Input.ConstraintVT.getSizeInBits())) {
2921                 weightSum = -1;  // Can't match.
2922                 break;
2923               }
2924             }
2925           }
2926           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2927           if (weight == -1) {
2928             weightSum = -1;
2929             break;
2930           }
2931           weightSum += weight;
2932         }
2933         // Update best.
2934         if (weightSum > bestWeight) {
2935           bestWeight = weightSum;
2936           bestMAIndex = maIndex;
2937         }
2938       }
2939
2940       // Now select chosen alternative in each constraint.
2941       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2942           cIndex != eIndex; ++cIndex) {
2943         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2944         if (cInfo.Type == InlineAsm::isClobber)
2945           continue;
2946         cInfo.selectAlternative(bestMAIndex);
2947       }
2948     }
2949   }
2950
2951   // Check and hook up tied operands, choose constraint code to use.
2952   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2953       cIndex != eIndex; ++cIndex) {
2954     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2955
2956     // If this is an output operand with a matching input operand, look up the
2957     // matching input. If their types mismatch, e.g. one is an integer, the
2958     // other is floating point, or their sizes are different, flag it as an
2959     // error.
2960     if (OpInfo.hasMatchingInput()) {
2961       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2962
2963       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2964         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2965           getRegForInlineAsmConstraint(OpInfo.ConstraintCode, OpInfo.ConstraintVT);
2966         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2967           getRegForInlineAsmConstraint(Input.ConstraintCode, Input.ConstraintVT);
2968         if ((OpInfo.ConstraintVT.isInteger() !=
2969              Input.ConstraintVT.isInteger()) ||
2970             (MatchRC.second != InputRC.second)) {
2971           report_fatal_error("Unsupported asm: input constraint"
2972                              " with a matching output constraint of"
2973                              " incompatible type!");
2974         }
2975       }
2976
2977     }
2978   }
2979
2980   return ConstraintOperands;
2981 }
2982
2983
2984 /// getConstraintGenerality - Return an integer indicating how general CT
2985 /// is.
2986 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2987   switch (CT) {
2988   default: llvm_unreachable("Unknown constraint type!");
2989   case TargetLowering::C_Other:
2990   case TargetLowering::C_Unknown:
2991     return 0;
2992   case TargetLowering::C_Register:
2993     return 1;
2994   case TargetLowering::C_RegisterClass:
2995     return 2;
2996   case TargetLowering::C_Memory:
2997     return 3;
2998   }
2999 }
3000
3001 /// Examine constraint type and operand type and determine a weight value.
3002 /// This object must already have been set up with the operand type
3003 /// and the current alternative constraint selected.
3004 TargetLowering::ConstraintWeight
3005   TargetLowering::getMultipleConstraintMatchWeight(
3006     AsmOperandInfo &info, int maIndex) const {
3007   InlineAsm::ConstraintCodeVector *rCodes;
3008   if (maIndex >= (int)info.multipleAlternatives.size())
3009     rCodes = &info.Codes;
3010   else
3011     rCodes = &info.multipleAlternatives[maIndex].Codes;
3012   ConstraintWeight BestWeight = CW_Invalid;
3013
3014   // Loop over the options, keeping track of the most general one.
3015   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
3016     ConstraintWeight weight =
3017       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
3018     if (weight > BestWeight)
3019       BestWeight = weight;
3020   }
3021
3022   return BestWeight;
3023 }
3024
3025 /// Examine constraint type and operand type and determine a weight value.
3026 /// This object must already have been set up with the operand type
3027 /// and the current alternative constraint selected.
3028 TargetLowering::ConstraintWeight
3029   TargetLowering::getSingleConstraintMatchWeight(
3030     AsmOperandInfo &info, const char *constraint) const {
3031   ConstraintWeight weight = CW_Invalid;
3032   Value *CallOperandVal = info.CallOperandVal;
3033     // If we don't have a value, we can't do a match,
3034     // but allow it at the lowest weight.
3035   if (CallOperandVal == NULL)
3036     return CW_Default;
3037   // Look at the constraint type.
3038   switch (*constraint) {
3039     case 'i': // immediate integer.
3040     case 'n': // immediate integer with a known value.
3041       if (isa<ConstantInt>(CallOperandVal))
3042         weight = CW_Constant;
3043       break;
3044     case 's': // non-explicit intregal immediate.
3045       if (isa<GlobalValue>(CallOperandVal))
3046         weight = CW_Constant;
3047       break;
3048     case 'E': // immediate float if host format.
3049     case 'F': // immediate float.
3050       if (isa<ConstantFP>(CallOperandVal))
3051         weight = CW_Constant;
3052       break;
3053     case '<': // memory operand with autodecrement.
3054     case '>': // memory operand with autoincrement.
3055     case 'm': // memory operand.
3056     case 'o': // offsettable memory operand
3057     case 'V': // non-offsettable memory operand
3058       weight = CW_Memory;
3059       break;
3060     case 'r': // general register.
3061     case 'g': // general register, memory operand or immediate integer.
3062               // note: Clang converts "g" to "imr".
3063       if (CallOperandVal->getType()->isIntegerTy())
3064         weight = CW_Register;
3065       break;
3066     case 'X': // any operand.
3067     default:
3068       weight = CW_Default;
3069       break;
3070   }
3071   return weight;
3072 }
3073
3074 /// ChooseConstraint - If there are multiple different constraints that we
3075 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
3076 /// This is somewhat tricky: constraints fall into four classes:
3077 ///    Other         -> immediates and magic values
3078 ///    Register      -> one specific register
3079 ///    RegisterClass -> a group of regs
3080 ///    Memory        -> memory
3081 /// Ideally, we would pick the most specific constraint possible: if we have
3082 /// something that fits into a register, we would pick it.  The problem here
3083 /// is that if we have something that could either be in a register or in
3084 /// memory that use of the register could cause selection of *other*
3085 /// operands to fail: they might only succeed if we pick memory.  Because of
3086 /// this the heuristic we use is:
3087 ///
3088 ///  1) If there is an 'other' constraint, and if the operand is valid for
3089 ///     that constraint, use it.  This makes us take advantage of 'i'
3090 ///     constraints when available.
3091 ///  2) Otherwise, pick the most general constraint present.  This prefers
3092 ///     'm' over 'r', for example.
3093 ///
3094 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
3095                              const TargetLowering &TLI,
3096                              SDValue Op, SelectionDAG *DAG) {
3097   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
3098   unsigned BestIdx = 0;
3099   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
3100   int BestGenerality = -1;
3101
3102   // Loop over the options, keeping track of the most general one.
3103   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
3104     TargetLowering::ConstraintType CType =
3105       TLI.getConstraintType(OpInfo.Codes[i]);
3106
3107     // If this is an 'other' constraint, see if the operand is valid for it.
3108     // For example, on X86 we might have an 'rI' constraint.  If the operand
3109     // is an integer in the range [0..31] we want to use I (saving a load
3110     // of a register), otherwise we must use 'r'.
3111     if (CType == TargetLowering::C_Other && Op.getNode()) {
3112       assert(OpInfo.Codes[i].size() == 1 &&
3113              "Unhandled multi-letter 'other' constraint");
3114       std::vector<SDValue> ResultOps;
3115       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
3116                                        ResultOps, *DAG);
3117       if (!ResultOps.empty()) {
3118         BestType = CType;
3119         BestIdx = i;
3120         break;
3121       }
3122     }
3123
3124     // Things with matching constraints can only be registers, per gcc
3125     // documentation.  This mainly affects "g" constraints.
3126     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
3127       continue;
3128
3129     // This constraint letter is more general than the previous one, use it.
3130     int Generality = getConstraintGenerality(CType);
3131     if (Generality > BestGenerality) {
3132       BestType = CType;
3133       BestIdx = i;
3134       BestGenerality = Generality;
3135     }
3136   }
3137
3138   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
3139   OpInfo.ConstraintType = BestType;
3140 }
3141
3142 /// ComputeConstraintToUse - Determines the constraint code and constraint
3143 /// type to use for the specific AsmOperandInfo, setting
3144 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
3145 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
3146                                             SDValue Op,
3147                                             SelectionDAG *DAG) const {
3148   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
3149
3150   // Single-letter constraints ('r') are very common.
3151   if (OpInfo.Codes.size() == 1) {
3152     OpInfo.ConstraintCode = OpInfo.Codes[0];
3153     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3154   } else {
3155     ChooseConstraint(OpInfo, *this, Op, DAG);
3156   }
3157
3158   // 'X' matches anything.
3159   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
3160     // Labels and constants are handled elsewhere ('X' is the only thing
3161     // that matches labels).  For Functions, the type here is the type of
3162     // the result, which is not what we want to look at; leave them alone.
3163     Value *v = OpInfo.CallOperandVal;
3164     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
3165       OpInfo.CallOperandVal = v;
3166       return;
3167     }
3168
3169     // Otherwise, try to resolve it to something we know about by looking at
3170     // the actual operand type.
3171     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
3172       OpInfo.ConstraintCode = Repl;
3173       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
3174     }
3175   }
3176 }
3177
3178 //===----------------------------------------------------------------------===//
3179 //  Loop Strength Reduction hooks
3180 //===----------------------------------------------------------------------===//
3181
3182 /// isLegalAddressingMode - Return true if the addressing mode represented
3183 /// by AM is legal for this target, for a load/store of the specified type.
3184 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
3185                                            Type *Ty) const {
3186   // The default implementation of this implements a conservative RISCy, r+r and
3187   // r+i addr mode.
3188
3189   // Allows a sign-extended 16-bit immediate field.
3190   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3191     return false;
3192
3193   // No global is ever allowed as a base.
3194   if (AM.BaseGV)
3195     return false;
3196
3197   // Only support r+r,
3198   switch (AM.Scale) {
3199   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3200     break;
3201   case 1:
3202     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3203       return false;
3204     // Otherwise we have r+r or r+i.
3205     break;
3206   case 2:
3207     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3208       return false;
3209     // Allow 2*r as r+r.
3210     break;
3211   }
3212
3213   return true;
3214 }
3215
3216 /// BuildExactDiv - Given an exact SDIV by a constant, create a multiplication
3217 /// with the multiplicative inverse of the constant.
3218 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, DebugLoc dl,
3219                                        SelectionDAG &DAG) const {
3220   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
3221   APInt d = C->getAPIntValue();
3222   assert(d != 0 && "Division by zero!");
3223
3224   // Shift the value upfront if it is even, so the LSB is one.
3225   unsigned ShAmt = d.countTrailingZeros();
3226   if (ShAmt) {
3227     // TODO: For UDIV use SRL instead of SRA.
3228     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
3229     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt);
3230     d = d.ashr(ShAmt);
3231   }
3232
3233   // Calculate the multiplicative inverse, using Newton's method.
3234   APInt t, xn = d;
3235   while ((t = d*xn) != 1)
3236     xn *= APInt(d.getBitWidth(), 2) - t;
3237
3238   Op2 = DAG.getConstant(xn, Op1.getValueType());
3239   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
3240 }
3241
3242 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3243 /// return a DAG expression to select that will generate the same value by
3244 /// multiplying by a magic number.  See:
3245 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3246 SDValue TargetLowering::
3247 BuildSDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
3248           std::vector<SDNode*>* Created) const {
3249   EVT VT = N->getValueType(0);
3250   DebugLoc dl= N->getDebugLoc();
3251
3252   // Check to see if we can do this.
3253   // FIXME: We should be more aggressive here.
3254   if (!isTypeLegal(VT))
3255     return SDValue();
3256
3257   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3258   APInt::ms magics = d.magic();
3259
3260   // Multiply the numerator (operand 0) by the magic value
3261   // FIXME: We should support doing a MUL in a wider type
3262   SDValue Q;
3263   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
3264                             isOperationLegalOrCustom(ISD::MULHS, VT))
3265     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
3266                     DAG.getConstant(magics.m, VT));
3267   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
3268                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
3269     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
3270                               N->getOperand(0),
3271                               DAG.getConstant(magics.m, VT)).getNode(), 1);
3272   else
3273     return SDValue();       // No mulhs or equvialent
3274   // If d > 0 and m < 0, add the numerator
3275   if (d.isStrictlyPositive() && magics.m.isNegative()) {
3276     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
3277     if (Created)
3278       Created->push_back(Q.getNode());
3279   }
3280   // If d < 0 and m > 0, subtract the numerator.
3281   if (d.isNegative() && magics.m.isStrictlyPositive()) {
3282     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
3283     if (Created)
3284       Created->push_back(Q.getNode());
3285   }
3286   // Shift right algebraic if shift value is nonzero
3287   if (magics.s > 0) {
3288     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
3289                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3290     if (Created)
3291       Created->push_back(Q.getNode());
3292   }
3293   // Extract the sign bit and add it to the quotient
3294   SDValue T =
3295     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
3296                                            getShiftAmountTy(Q.getValueType())));
3297   if (Created)
3298     Created->push_back(T.getNode());
3299   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
3300 }
3301
3302 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3303 /// return a DAG expression to select that will generate the same value by
3304 /// multiplying by a magic number.  See:
3305 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3306 SDValue TargetLowering::
3307 BuildUDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
3308           std::vector<SDNode*>* Created) const {
3309   EVT VT = N->getValueType(0);
3310   DebugLoc dl = N->getDebugLoc();
3311
3312   // Check to see if we can do this.
3313   // FIXME: We should be more aggressive here.
3314   if (!isTypeLegal(VT))
3315     return SDValue();
3316
3317   // FIXME: We should use a narrower constant when the upper
3318   // bits are known to be zero.
3319   const APInt &N1C = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
3320   APInt::mu magics = N1C.magicu();
3321
3322   SDValue Q = N->getOperand(0);
3323
3324   // If the divisor is even, we can avoid using the expensive fixup by shifting
3325   // the divided value upfront.
3326   if (magics.a != 0 && !N1C[0]) {
3327     unsigned Shift = N1C.countTrailingZeros();
3328     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
3329                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
3330     if (Created)
3331       Created->push_back(Q.getNode());
3332
3333     // Get magic number for the shifted divisor.
3334     magics = N1C.lshr(Shift).magicu(Shift);
3335     assert(magics.a == 0 && "Should use cheap fixup now");
3336   }
3337
3338   // Multiply the numerator (operand 0) by the magic value
3339   // FIXME: We should support doing a MUL in a wider type
3340   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
3341                             isOperationLegalOrCustom(ISD::MULHU, VT))
3342     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
3343   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
3344                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
3345     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
3346                             DAG.getConstant(magics.m, VT)).getNode(), 1);
3347   else
3348     return SDValue();       // No mulhu or equvialent
3349   if (Created)
3350     Created->push_back(Q.getNode());
3351
3352   if (magics.a == 0) {
3353     assert(magics.s < N1C.getBitWidth() &&
3354            "We shouldn't generate an undefined shift!");
3355     return DAG.getNode(ISD::SRL, dl, VT, Q,
3356                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
3357   } else {
3358     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
3359     if (Created)
3360       Created->push_back(NPQ.getNode());
3361     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
3362                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
3363     if (Created)
3364       Created->push_back(NPQ.getNode());
3365     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
3366     if (Created)
3367       Created->push_back(NPQ.getNode());
3368     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
3369              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
3370   }
3371 }