lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/Target/TargetAsmInfo.h"
  16 #include "llvm/Target/TargetData.h"
  17 #include "llvm/Target/TargetLoweringObjectFile.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/Target/TargetSubtarget.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/ADT/STLExtras.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace llvm {
  32 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  33   bool isLocal = GV->hasLocalLinkage();
  34   bool isDeclaration = GV->isDeclaration();
  35   // FIXME: what should we do for protected and internal visibility?
  36   // For variables, is internal different from hidden?
  37   bool isHidden = GV->hasHiddenVisibility();
  38
  39   if (reloc == Reloc::PIC_) {
  40     if (isLocal || isHidden)
  41       return TLSModel::LocalDynamic;
  42     else
  43       return TLSModel::GeneralDynamic;
  44   } else {
  45     if (!isDeclaration || isHidden)
  46       return TLSModel::LocalExec;
  47     else
  48       return TLSModel::InitialExec;
  49   }
  50 }
  51 }
  52
  53 /// InitLibcallNames - Set default libcall names.
  54 ///
  55 static void InitLibcallNames(const char **Names) {
  56   Names[RTLIB::SHL_I16] = "__ashlhi3";
  57   Names[RTLIB::SHL_I32] = "__ashlsi3";
  58   Names[RTLIB::SHL_I64] = "__ashldi3";
  59   Names[RTLIB::SHL_I128] = "__ashlti3";
  60   Names[RTLIB::SRL_I16] = "__lshrhi3";
  61   Names[RTLIB::SRL_I32] = "__lshrsi3";
  62   Names[RTLIB::SRL_I64] = "__lshrdi3";
  63   Names[RTLIB::SRL_I128] = "__lshrti3";
  64   Names[RTLIB::SRA_I16] = "__ashrhi3";
  65   Names[RTLIB::SRA_I32] = "__ashrsi3";
  66   Names[RTLIB::SRA_I64] = "__ashrdi3";
  67   Names[RTLIB::SRA_I128] = "__ashrti3";
  68   Names[RTLIB::MUL_I16] = "__mulhi3";
  69   Names[RTLIB::MUL_I32] = "__mulsi3";
  70   Names[RTLIB::MUL_I64] = "__muldi3";
  71   Names[RTLIB::MUL_I128] = "__multi3";
  72   Names[RTLIB::SDIV_I16] = "__divhi3";
  73   Names[RTLIB::SDIV_I32] = "__divsi3";
  74   Names[RTLIB::SDIV_I64] = "__divdi3";
  75   Names[RTLIB::SDIV_I128] = "__divti3";
  76   Names[RTLIB::UDIV_I16] = "__udivhi3";
  77   Names[RTLIB::UDIV_I32] = "__udivsi3";
  78   Names[RTLIB::UDIV_I64] = "__udivdi3";
  79   Names[RTLIB::UDIV_I128] = "__udivti3";
  80   Names[RTLIB::SREM_I16] = "__modhi3";
  81   Names[RTLIB::SREM_I32] = "__modsi3";
  82   Names[RTLIB::SREM_I64] = "__moddi3";
  83   Names[RTLIB::SREM_I128] = "__modti3";
  84   Names[RTLIB::UREM_I16] = "__umodhi3";
  85   Names[RTLIB::UREM_I32] = "__umodsi3";
  86   Names[RTLIB::UREM_I64] = "__umoddi3";
  87   Names[RTLIB::UREM_I128] = "__umodti3";
  88   Names[RTLIB::NEG_I32] = "__negsi2";
  89   Names[RTLIB::NEG_I64] = "__negdi2";
  90   Names[RTLIB::ADD_F32] = "__addsf3";
  91   Names[RTLIB::ADD_F64] = "__adddf3";
  92   Names[RTLIB::ADD_F80] = "__addxf3";
  93   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  94   Names[RTLIB::SUB_F32] = "__subsf3";
  95   Names[RTLIB::SUB_F64] = "__subdf3";
  96   Names[RTLIB::SUB_F80] = "__subxf3";
  97   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  98   Names[RTLIB::MUL_F32] = "__mulsf3";
  99   Names[RTLIB::MUL_F64] = "__muldf3";
 100   Names[RTLIB::MUL_F80] = "__mulxf3";
 101   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 102   Names[RTLIB::DIV_F32] = "__divsf3";
 103   Names[RTLIB::DIV_F64] = "__divdf3";
 104   Names[RTLIB::DIV_F80] = "__divxf3";
 105   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 106   Names[RTLIB::REM_F32] = "fmodf";
 107   Names[RTLIB::REM_F64] = "fmod";
 108   Names[RTLIB::REM_F80] = "fmodl";
 109   Names[RTLIB::REM_PPCF128] = "fmodl";
 110   Names[RTLIB::POWI_F32] = "__powisf2";
 111   Names[RTLIB::POWI_F64] = "__powidf2";
 112   Names[RTLIB::POWI_F80] = "__powixf2";
 113   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 114   Names[RTLIB::SQRT_F32] = "sqrtf";
 115   Names[RTLIB::SQRT_F64] = "sqrt";
 116   Names[RTLIB::SQRT_F80] = "sqrtl";
 117   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 118   Names[RTLIB::LOG_F32] = "logf";
 119   Names[RTLIB::LOG_F64] = "log";
 120   Names[RTLIB::LOG_F80] = "logl";
 121   Names[RTLIB::LOG_PPCF128] = "logl";
 122   Names[RTLIB::LOG2_F32] = "log2f";
 123   Names[RTLIB::LOG2_F64] = "log2";
 124   Names[RTLIB::LOG2_F80] = "log2l";
 125   Names[RTLIB::LOG2_PPCF128] = "log2l";
 126   Names[RTLIB::LOG10_F32] = "log10f";
 127   Names[RTLIB::LOG10_F64] = "log10";
 128   Names[RTLIB::LOG10_F80] = "log10l";
 129   Names[RTLIB::LOG10_PPCF128] = "log10l";
 130   Names[RTLIB::EXP_F32] = "expf";
 131   Names[RTLIB::EXP_F64] = "exp";
 132   Names[RTLIB::EXP_F80] = "expl";
 133   Names[RTLIB::EXP_PPCF128] = "expl";
 134   Names[RTLIB::EXP2_F32] = "exp2f";
 135   Names[RTLIB::EXP2_F64] = "exp2";
 136   Names[RTLIB::EXP2_F80] = "exp2l";
 137   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 138   Names[RTLIB::SIN_F32] = "sinf";
 139   Names[RTLIB::SIN_F64] = "sin";
 140   Names[RTLIB::SIN_F80] = "sinl";
 141   Names[RTLIB::SIN_PPCF128] = "sinl";
 142   Names[RTLIB::COS_F32] = "cosf";
 143   Names[RTLIB::COS_F64] = "cos";
 144   Names[RTLIB::COS_F80] = "cosl";
 145   Names[RTLIB::COS_PPCF128] = "cosl";
 146   Names[RTLIB::POW_F32] = "powf";
 147   Names[RTLIB::POW_F64] = "pow";
 148   Names[RTLIB::POW_F80] = "powl";
 149   Names[RTLIB::POW_PPCF128] = "powl";
 150   Names[RTLIB::CEIL_F32] = "ceilf";
 151   Names[RTLIB::CEIL_F64] = "ceil";
 152   Names[RTLIB::CEIL_F80] = "ceill";
 153   Names[RTLIB::CEIL_PPCF128] = "ceill";
 154   Names[RTLIB::TRUNC_F32] = "truncf";
 155   Names[RTLIB::TRUNC_F64] = "trunc";
 156   Names[RTLIB::TRUNC_F80] = "truncl";
 157   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 158   Names[RTLIB::RINT_F32] = "rintf";
 159   Names[RTLIB::RINT_F64] = "rint";
 160   Names[RTLIB::RINT_F80] = "rintl";
 161   Names[RTLIB::RINT_PPCF128] = "rintl";
 162   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 163   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 164   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 165   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 166   Names[RTLIB::FLOOR_F32] = "floorf";
 167   Names[RTLIB::FLOOR_F64] = "floor";
 168   Names[RTLIB::FLOOR_F80] = "floorl";
 169   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 170   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 171   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 172   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 173   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 174   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 175   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 176   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfi8";
 177   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfi16";
 178   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 179   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 180   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 181   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 182   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 183   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 184   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 185   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 186   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 187   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 188   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 189   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 190   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfi8";
 191   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfi16";
 192   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 193   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 194   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 195   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 196   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 197   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 198   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 199   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 200   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 201   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 202   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 203   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 204   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 205   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 206   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 207   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 208   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 209   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 210   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 211   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 212   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 213   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 214   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 215   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 216   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 217   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 218   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 219   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 220   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 221   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 222   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 223   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 224   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 225   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 226   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 227   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 228   Names[RTLIB::OEQ_F32] = "__eqsf2";
 229   Names[RTLIB::OEQ_F64] = "__eqdf2";
 230   Names[RTLIB::UNE_F32] = "__nesf2";
 231   Names[RTLIB::UNE_F64] = "__nedf2";
 232   Names[RTLIB::OGE_F32] = "__gesf2";
 233   Names[RTLIB::OGE_F64] = "__gedf2";
 234   Names[RTLIB::OLT_F32] = "__ltsf2";
 235   Names[RTLIB::OLT_F64] = "__ltdf2";
 236   Names[RTLIB::OLE_F32] = "__lesf2";
 237   Names[RTLIB::OLE_F64] = "__ledf2";
 238   Names[RTLIB::OGT_F32] = "__gtsf2";
 239   Names[RTLIB::OGT_F64] = "__gtdf2";
 240   Names[RTLIB::UO_F32] = "__unordsf2";
 241   Names[RTLIB::UO_F64] = "__unorddf2";
 242   Names[RTLIB::O_F32] = "__unordsf2";
 243   Names[RTLIB::O_F64] = "__unorddf2";
 244   Names[RTLIB::MEMCPY] = "memcpy";
 245   Names[RTLIB::MEMMOVE] = "memmove";
 246   Names[RTLIB::MEMSET] = "memset";
 247   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 248 }
 249
 250 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 251 /// UNKNOWN_LIBCALL if there is none.
 252 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 253   if (OpVT == MVT::f32) {
 254     if (RetVT == MVT::f64)
 255       return FPEXT_F32_F64;
 256   }
 257   return UNKNOWN_LIBCALL;
 258 }
 259
 260 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 261 /// UNKNOWN_LIBCALL if there is none.
 262 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 263   if (RetVT == MVT::f32) {
 264     if (OpVT == MVT::f64)
 265       return FPROUND_F64_F32;
 266     if (OpVT == MVT::f80)
 267       return FPROUND_F80_F32;
 268     if (OpVT == MVT::ppcf128)
 269       return FPROUND_PPCF128_F32;
 270   } else if (RetVT == MVT::f64) {
 271     if (OpVT == MVT::f80)
 272       return FPROUND_F80_F64;
 273     if (OpVT == MVT::ppcf128)
 274       return FPROUND_PPCF128_F64;
 275   }
 276   return UNKNOWN_LIBCALL;
 277 }
 278
 279 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 280 /// UNKNOWN_LIBCALL if there is none.
 281 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 282   if (OpVT == MVT::f32) {
 283     if (RetVT == MVT::i8)
 284       return FPTOSINT_F32_I8;
 285     if (RetVT == MVT::i16)
 286       return FPTOSINT_F32_I16;
 287     if (RetVT == MVT::i32)
 288       return FPTOSINT_F32_I32;
 289     if (RetVT == MVT::i64)
 290       return FPTOSINT_F32_I64;
 291     if (RetVT == MVT::i128)
 292       return FPTOSINT_F32_I128;
 293   } else if (OpVT == MVT::f64) {
 294     if (RetVT == MVT::i32)
 295       return FPTOSINT_F64_I32;
 296     if (RetVT == MVT::i64)
 297       return FPTOSINT_F64_I64;
 298     if (RetVT == MVT::i128)
 299       return FPTOSINT_F64_I128;
 300   } else if (OpVT == MVT::f80) {
 301     if (RetVT == MVT::i32)
 302       return FPTOSINT_F80_I32;
 303     if (RetVT == MVT::i64)
 304       return FPTOSINT_F80_I64;
 305     if (RetVT == MVT::i128)
 306       return FPTOSINT_F80_I128;
 307   } else if (OpVT == MVT::ppcf128) {
 308     if (RetVT == MVT::i32)
 309       return FPTOSINT_PPCF128_I32;
 310     if (RetVT == MVT::i64)
 311       return FPTOSINT_PPCF128_I64;
 312     if (RetVT == MVT::i128)
 313       return FPTOSINT_PPCF128_I128;
 314   }
 315   return UNKNOWN_LIBCALL;
 316 }
 317
 318 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 319 /// UNKNOWN_LIBCALL if there is none.
 320 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 321   if (OpVT == MVT::f32) {
 322     if (RetVT == MVT::i8)
 323       return FPTOUINT_F32_I8;
 324     if (RetVT == MVT::i16)
 325       return FPTOUINT_F32_I16;
 326     if (RetVT == MVT::i32)
 327       return FPTOUINT_F32_I32;
 328     if (RetVT == MVT::i64)
 329       return FPTOUINT_F32_I64;
 330     if (RetVT == MVT::i128)
 331       return FPTOUINT_F32_I128;
 332   } else if (OpVT == MVT::f64) {
 333     if (RetVT == MVT::i32)
 334       return FPTOUINT_F64_I32;
 335     if (RetVT == MVT::i64)
 336       return FPTOUINT_F64_I64;
 337     if (RetVT == MVT::i128)
 338       return FPTOUINT_F64_I128;
 339   } else if (OpVT == MVT::f80) {
 340     if (RetVT == MVT::i32)
 341       return FPTOUINT_F80_I32;
 342     if (RetVT == MVT::i64)
 343       return FPTOUINT_F80_I64;
 344     if (RetVT == MVT::i128)
 345       return FPTOUINT_F80_I128;
 346   } else if (OpVT == MVT::ppcf128) {
 347     if (RetVT == MVT::i32)
 348       return FPTOUINT_PPCF128_I32;
 349     if (RetVT == MVT::i64)
 350       return FPTOUINT_PPCF128_I64;
 351     if (RetVT == MVT::i128)
 352       return FPTOUINT_PPCF128_I128;
 353   }
 354   return UNKNOWN_LIBCALL;
 355 }
 356
 357 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 358 /// UNKNOWN_LIBCALL if there is none.
 359 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 360   if (OpVT == MVT::i32) {
 361     if (RetVT == MVT::f32)
 362       return SINTTOFP_I32_F32;
 363     else if (RetVT == MVT::f64)
 364       return SINTTOFP_I32_F64;
 365     else if (RetVT == MVT::f80)
 366       return SINTTOFP_I32_F80;
 367     else if (RetVT == MVT::ppcf128)
 368       return SINTTOFP_I32_PPCF128;
 369   } else if (OpVT == MVT::i64) {
 370     if (RetVT == MVT::f32)
 371       return SINTTOFP_I64_F32;
 372     else if (RetVT == MVT::f64)
 373       return SINTTOFP_I64_F64;
 374     else if (RetVT == MVT::f80)
 375       return SINTTOFP_I64_F80;
 376     else if (RetVT == MVT::ppcf128)
 377       return SINTTOFP_I64_PPCF128;
 378   } else if (OpVT == MVT::i128) {
 379     if (RetVT == MVT::f32)
 380       return SINTTOFP_I128_F32;
 381     else if (RetVT == MVT::f64)
 382       return SINTTOFP_I128_F64;
 383     else if (RetVT == MVT::f80)
 384       return SINTTOFP_I128_F80;
 385     else if (RetVT == MVT::ppcf128)
 386       return SINTTOFP_I128_PPCF128;
 387   }
 388   return UNKNOWN_LIBCALL;
 389 }
 390
 391 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 392 /// UNKNOWN_LIBCALL if there is none.
 393 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 394   if (OpVT == MVT::i32) {
 395     if (RetVT == MVT::f32)
 396       return UINTTOFP_I32_F32;
 397     else if (RetVT == MVT::f64)
 398       return UINTTOFP_I32_F64;
 399     else if (RetVT == MVT::f80)
 400       return UINTTOFP_I32_F80;
 401     else if (RetVT == MVT::ppcf128)
 402       return UINTTOFP_I32_PPCF128;
 403   } else if (OpVT == MVT::i64) {
 404     if (RetVT == MVT::f32)
 405       return UINTTOFP_I64_F32;
 406     else if (RetVT == MVT::f64)
 407       return UINTTOFP_I64_F64;
 408     else if (RetVT == MVT::f80)
 409       return UINTTOFP_I64_F80;
 410     else if (RetVT == MVT::ppcf128)
 411       return UINTTOFP_I64_PPCF128;
 412   } else if (OpVT == MVT::i128) {
 413     if (RetVT == MVT::f32)
 414       return UINTTOFP_I128_F32;
 415     else if (RetVT == MVT::f64)
 416       return UINTTOFP_I128_F64;
 417     else if (RetVT == MVT::f80)
 418       return UINTTOFP_I128_F80;
 419     else if (RetVT == MVT::ppcf128)
 420       return UINTTOFP_I128_PPCF128;
 421   }
 422   return UNKNOWN_LIBCALL;
 423 }
 424
 425 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 426 ///
 427 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 428   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 429   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 430   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 431   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 432   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 433   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 434   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 435   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 436   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 437   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 438   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 439   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 440   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 441   CCs[RTLIB::UO_F32] = ISD::SETNE;
 442   CCs[RTLIB::UO_F64] = ISD::SETNE;
 443   CCs[RTLIB::O_F32] = ISD::SETEQ;
 444   CCs[RTLIB::O_F64] = ISD::SETEQ;
 445 }
 446
 447 /// NOTE: The constructor takes ownership of TLOF.
 448 TargetLowering::TargetLowering(TargetMachine &tm,TargetLoweringObjectFile *tlof)
 449   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof) {
 450   // All operations default to being supported.
 451   memset(OpActions, 0, sizeof(OpActions));
 452   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 453   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 454   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 455   memset(ConvertActions, 0, sizeof(ConvertActions));
 456   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 457
 458   // Set default actions for various operations.
 459   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 460     // Default all indexed load / store to expand.
 461     for (unsigned IM = (unsigned)ISD::PRE_INC;
 462          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 463       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 464       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 465     }
 466
 467     // These operations default to expand.
 468     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 469     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 470   }
 471
 472   // Most targets ignore the @llvm.prefetch intrinsic.
 473   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 474
 475   // ConstantFP nodes default to expand.  Targets can either change this to
 476   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 477   // to optimize expansions for certain constants.
 478   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 479   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 480   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 481
 482   // These library functions default to expand.
 483   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 484   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 485   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 486   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 487   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 488   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 489   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 490   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 491   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 492   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 493
 494   // Default ISD::TRAP to expand (which turns it into abort).
 495   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 496
 497   IsLittleEndian = TD->isLittleEndian();
 498   UsesGlobalOffsetTable = false;
 499   ShiftAmountTy = PointerTy = MVT::getIntegerVT(8*TD->getPointerSize());
 500   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 501   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 502   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 503   allowUnalignedMemoryAccesses = false;
 504   benefitFromCodePlacementOpt = false;
 505   UseUnderscoreSetJmp = false;
 506   UseUnderscoreLongJmp = false;
 507   SelectIsExpensive = false;
 508   IntDivIsCheap = false;
 509   Pow2DivIsCheap = false;
 510   StackPointerRegisterToSaveRestore = 0;
 511   ExceptionPointerRegister = 0;
 512   ExceptionSelectorRegister = 0;
 513   BooleanContents = UndefinedBooleanContent;
 514   SchedPreferenceInfo = SchedulingForLatency;
 515   JumpBufSize = 0;
 516   JumpBufAlignment = 0;
 517   IfCvtBlockSizeLimit = 2;
 518   IfCvtDupBlockSizeLimit = 0;
 519   PrefLoopAlignment = 0;
 520
 521   InitLibcallNames(LibcallRoutineNames);
 522   InitCmpLibcallCCs(CmpLibcallCCs);
 523
 524   // Tell Legalize whether the assembler supports DEBUG_LOC.
 525   const TargetAsmInfo *TASM = TM.getTargetAsmInfo();
 526   if (!TASM || !TASM->hasDotLocAndDotFile())
 527     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 528 }
 529
 530 TargetLowering::~TargetLowering() {
 531   delete &TLOF;
 532 }
 533
 534 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 535                                        unsigned &NumIntermediates,
 536                                        EVT &RegisterVT,
 537                                        TargetLowering* TLI) {
 538   // Figure out the right, legal destination reg to copy into.
 539   unsigned NumElts = VT.getVectorNumElements();
 540   MVT EltTy = VT.getVectorElementType();
 541
 542   unsigned NumVectorRegs = 1;
 543
 544   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 545   // could break down into LHS/RHS like LegalizeDAG does.
 546   if (!isPowerOf2_32(NumElts)) {
 547     NumVectorRegs = NumElts;
 548     NumElts = 1;
 549   }
 550
 551   // Divide the input until we get to a supported size.  This will always
 552   // end with a scalar if the target doesn't support vectors.
 553   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 554     NumElts >>= 1;
 555     NumVectorRegs <<= 1;
 556   }
 557
 558   NumIntermediates = NumVectorRegs;
 559
 560   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 561   if (!TLI->isTypeLegal(NewVT))
 562     NewVT = EltTy;
 563   IntermediateVT = NewVT;
 564
 565   EVT DestVT = TLI->getRegisterType(NewVT);
 566   RegisterVT = DestVT;
 567   if (EVT(DestVT).bitsLT(NewVT)) {
 568     // Value is expanded, e.g. i64 -> i16.
 569     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 570   } else {
 571     // Otherwise, promotion or legal types use the same number of registers as
 572     // the vector decimated to the appropriate level.
 573     return NumVectorRegs;
 574   }
 575
 576   return 1;
 577 }
 578
 579 /// computeRegisterProperties - Once all of the register classes are added,
 580 /// this allows us to compute derived properties we expose.
 581 void TargetLowering::computeRegisterProperties() {
 582   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 583          "Too many value types for ValueTypeActions to hold!");
 584
 585   // Everything defaults to needing one register.
 586   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 587     NumRegistersForVT[i] = 1;
 588     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 589   }
 590   // ...except isVoid, which doesn't need any registers.
 591   NumRegistersForVT[MVT::isVoid] = 0;
 592
 593   // Find the largest integer register class.
 594   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 595   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 596     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 597
 598   // Every integer value type larger than this largest register takes twice as
 599   // many registers to represent as the previous ValueType.
 600   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 601     EVT EVT = (MVT::SimpleValueType)ExpandedReg;
 602     if (!EVT.isInteger())
 603       break;
 604     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 605     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 606     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 607     ValueTypeActions.setTypeAction(EVT, Expand);
 608   }
 609
 610   // Inspect all of the ValueType's smaller than the largest integer
 611   // register to see which ones need promotion.
 612   unsigned LegalIntReg = LargestIntReg;
 613   for (unsigned IntReg = LargestIntReg - 1;
 614        IntReg >= (unsigned)MVT::i1; --IntReg) {
 615     EVT IVT = (MVT::SimpleValueType)IntReg;
 616     if (isTypeLegal(IVT)) {
 617       LegalIntReg = IntReg;
 618     } else {
 619       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 620         (MVT::SimpleValueType)LegalIntReg;
 621       ValueTypeActions.setTypeAction(IVT, Promote);
 622     }
 623   }
 624
 625   // ppcf128 type is really two f64's.
 626   if (!isTypeLegal(MVT::ppcf128)) {
 627     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 628     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 629     TransformToType[MVT::ppcf128] = MVT::f64;
 630     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 631   }
 632
 633   // Decide how to handle f64. If the target does not have native f64 support,
 634   // expand it to i64 and we will be generating soft float library calls.
 635   if (!isTypeLegal(MVT::f64)) {
 636     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 637     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 638     TransformToType[MVT::f64] = MVT::i64;
 639     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 640   }
 641
 642   // Decide how to handle f32. If the target does not have native support for
 643   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 644   if (!isTypeLegal(MVT::f32)) {
 645     if (isTypeLegal(MVT::f64)) {
 646       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 647       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 648       TransformToType[MVT::f32] = MVT::f64;
 649       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 650     } else {
 651       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 652       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 653       TransformToType[MVT::f32] = MVT::i32;
 654       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 655     }
 656   }
 657
 658   // Loop over all of the vector value types to see which need transformations.
 659   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 660        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 661     MVT VT = (MVT::SimpleValueType)i;
 662     if (!isTypeLegal(VT)) {
 663       MVT IntermediateVT;
 664       EVT RegisterVT;
 665       unsigned NumIntermediates;
 666       NumRegistersForVT[i] =
 667         getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 668                                   RegisterVT, this);
 669       RegisterTypeForVT[i] = RegisterVT;
 670
 671       // Determine if there is a legal wider type.
 672       bool IsLegalWiderType = false;
 673       EVT EltVT = VT.getVectorElementType();
 674       unsigned NElts = VT.getVectorNumElements();
 675       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 676         EVT SVT = (MVT::SimpleValueType)nVT;
 677         if (isTypeLegal(SVT) && SVT.getVectorElementType() == EltVT &&
 678             SVT.getVectorNumElements() > NElts) {
 679           TransformToType[i] = SVT;
 680           ValueTypeActions.setTypeAction(VT, Promote);
 681           IsLegalWiderType = true;
 682           break;
 683         }
 684       }
 685       if (!IsLegalWiderType) {
 686         EVT NVT = VT.getPow2VectorType();
 687         if (NVT == VT) {
 688           // Type is already a power of 2.  The default action is to split.
 689           TransformToType[i] = MVT::Other;
 690           ValueTypeActions.setTypeAction(VT, Expand);
 691         } else {
 692           TransformToType[i] = NVT;
 693           ValueTypeActions.setTypeAction(VT, Promote);
 694         }
 695       }
 696     }
 697   }
 698 }
 699
 700 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 701   return NULL;
 702 }
 703
 704
 705 MVT::SimpleValueType TargetLowering::getSetCCResultType(EVT VT) const {
 706   return PointerTy.SimpleTy;
 707 }
 708
 709 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 710 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 711 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 712 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 713 ///
 714 /// This method returns the number of registers needed, and the VT for each
 715 /// register.  It also returns the VT and quantity of the intermediate values
 716 /// before they are promoted/expanded.
 717 ///
 718 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 719                                                 EVT &IntermediateVT,
 720                                                 unsigned &NumIntermediates,
 721                                                 EVT &RegisterVT) const {
 722   // Figure out the right, legal destination reg to copy into.
 723   unsigned NumElts = VT.getVectorNumElements();
 724   EVT EltTy = VT.getVectorElementType();
 725
 726   unsigned NumVectorRegs = 1;
 727
 728   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 729   // could break down into LHS/RHS like LegalizeDAG does.
 730   if (!isPowerOf2_32(NumElts)) {
 731     NumVectorRegs = NumElts;
 732     NumElts = 1;
 733   }
 734
 735   // Divide the input until we get to a supported size.  This will always
 736   // end with a scalar if the target doesn't support vectors.
 737   while (NumElts > 1 && !isTypeLegal(
 738                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 739     NumElts >>= 1;
 740     NumVectorRegs <<= 1;
 741   }
 742
 743   NumIntermediates = NumVectorRegs;
 744
 745   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 746   if (!isTypeLegal(NewVT))
 747     NewVT = EltTy;
 748   IntermediateVT = NewVT;
 749
 750   EVT DestVT = getRegisterType(Context, NewVT);
 751   RegisterVT = DestVT;
 752   if (DestVT.bitsLT(NewVT)) {
 753     // Value is expanded, e.g. i64 -> i16.
 754     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 755   } else {
 756     // Otherwise, promotion or legal types use the same number of registers as
 757     // the vector decimated to the appropriate level.
 758     return NumVectorRegs;
 759   }
 760
 761   return 1;
 762 }
 763
 764 /// getWidenVectorType: given a vector type, returns the type to widen to
 765 /// (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 766 /// If there is no vector type that we want to widen to, returns MVT::Other
 767 /// When and where to widen is target dependent based on the cost of
 768 /// scalarizing vs using the wider vector type.
 769 EVT TargetLowering::getWidenVectorType(EVT VT) const {
 770   assert(VT.isVector());
 771   if (isTypeLegal(VT))
 772     return VT;
 773
 774   // Default is not to widen until moved to LegalizeTypes
 775   return MVT::Other;
 776 }
 777
 778 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 779 /// function arguments in the caller parameter area.  This is the actual
 780 /// alignment, not its logarithm.
 781 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 782   return TD->getCallFrameTypeAlignment(Ty);
 783 }
 784
 785 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 786                                                  SelectionDAG &DAG) const {
 787   if (usesGlobalOffsetTable())
 788     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 789   return Table;
 790 }
 791
 792 bool
 793 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 794   // Assume that everything is safe in static mode.
 795   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 796     return true;
 797
 798   // In dynamic-no-pic mode, assume that known defined values are safe.
 799   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 800       GA &&
 801       !GA->getGlobal()->isDeclaration() &&
 802       !GA->getGlobal()->isWeakForLinker())
 803     return true;
 804
 805   // Otherwise assume nothing is safe.
 806   return false;
 807 }
 808
 809 //===----------------------------------------------------------------------===//
 810 //  Optimization Methods
 811 //===----------------------------------------------------------------------===//
 812
 813 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 814 /// specified instruction is a constant integer.  If so, check to see if there
 815 /// are any bits set in the constant that are not demanded.  If so, shrink the
 816 /// constant and return true.
 817 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 818                                                         const APInt &Demanded) {
 819   DebugLoc dl = Op.getDebugLoc();
 820
 821   // FIXME: ISD::SELECT, ISD::SELECT_CC
 822   switch (Op.getOpcode()) {
 823   default: break;
 824   case ISD::XOR:
 825   case ISD::AND:
 826   case ISD::OR: {
 827     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 828     if (!C) return false;
 829
 830     if (Op.getOpcode() == ISD::XOR &&
 831         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 832       return false;
 833
 834     // if we can expand it to have all bits set, do it
 835     if (C->getAPIntValue().intersects(~Demanded)) {
 836       EVT VT = Op.getValueType();
 837       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 838                                 DAG.getConstant(Demanded &
 839                                                 C->getAPIntValue(),
 840                                                 VT));
 841       return CombineTo(Op, New);
 842     }
 843
 844     break;
 845   }
 846   }
 847
 848   return false;
 849 }
 850
 851 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 852 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 853 /// cast, but it could be generalized for targets with other types of
 854 /// implicit widening casts.
 855 bool
 856 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 857                                                     unsigned BitWidth,
 858                                                     const APInt &Demanded,
 859                                                     DebugLoc dl) {
 860   assert(Op.getNumOperands() == 2 &&
 861          "ShrinkDemandedOp only supports binary operators!");
 862   assert(Op.getNode()->getNumValues() == 1 &&
 863          "ShrinkDemandedOp only supports nodes with one result!");
 864
 865   // Don't do this if the node has another user, which may require the
 866   // full value.
 867   if (!Op.getNode()->hasOneUse())
 868     return false;
 869
 870   // Search for the smallest integer type with free casts to and from
 871   // Op's type. For expedience, just check power-of-2 integer types.
 872   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 873   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
 874   if (!isPowerOf2_32(SmallVTBits))
 875     SmallVTBits = NextPowerOf2(SmallVTBits);
 876   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 877     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 878     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 879         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 880       // We found a type with free casts.
 881       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 882                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 883                                           Op.getNode()->getOperand(0)),
 884                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 885                                           Op.getNode()->getOperand(1)));
 886       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
 887       return CombineTo(Op, Z);
 888     }
 889   }
 890   return false;
 891 }
 892
 893 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 894 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 895 /// use this information to simplify Op, create a new simplified DAG node and
 896 /// return true, returning the original and new nodes in Old and New. Otherwise,
 897 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 898 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 899 /// only be accurate for those bits in the DemandedMask.
 900 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 901                                           const APInt &DemandedMask,
 902                                           APInt &KnownZero,
 903                                           APInt &KnownOne,
 904                                           TargetLoweringOpt &TLO,
 905                                           unsigned Depth) const {
 906   unsigned BitWidth = DemandedMask.getBitWidth();
 907   assert(Op.getValueSizeInBits() == BitWidth &&
 908          "Mask size mismatches value type size!");
 909   APInt NewMask = DemandedMask;
 910   DebugLoc dl = Op.getDebugLoc();
 911
 912   // Don't know anything.
 913   KnownZero = KnownOne = APInt(BitWidth, 0);
 914
 915   // Other users may use these bits.
 916   if (!Op.getNode()->hasOneUse()) {
 917     if (Depth != 0) {
 918       // If not at the root, Just compute the KnownZero/KnownOne bits to
 919       // simplify things downstream.
 920       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 921       return false;
 922     }
 923     // If this is the root being simplified, allow it to have multiple uses,
 924     // just set the NewMask to all bits.
 925     NewMask = APInt::getAllOnesValue(BitWidth);
 926   } else if (DemandedMask == 0) {
 927     // Not demanding any bits from Op.
 928     if (Op.getOpcode() != ISD::UNDEF)
 929       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 930     return false;
 931   } else if (Depth == 6) {        // Limit search depth.
 932     return false;
 933   }
 934
 935   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 936   switch (Op.getOpcode()) {
 937   case ISD::Constant:
 938     // We know all of the bits for a constant!
 939     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 940     KnownZero = ~KnownOne & NewMask;
 941     return false;   // Don't fall through, will infinitely loop.
 942   case ISD::AND:
 943     // If the RHS is a constant, check to see if the LHS would be zero without
 944     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 945     // simplify the LHS, here we're using information from the LHS to simplify
 946     // the RHS.
 947     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 948       APInt LHSZero, LHSOne;
 949       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 950                                 LHSZero, LHSOne, Depth+1);
 951       // If the LHS already has zeros where RHSC does, this and is dead.
 952       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 953         return TLO.CombineTo(Op, Op.getOperand(0));
 954       // If any of the set bits in the RHS are known zero on the LHS, shrink
 955       // the constant.
 956       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 957         return true;
 958     }
 959
 960     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 961                              KnownOne, TLO, Depth+1))
 962       return true;
 963     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 964     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 965                              KnownZero2, KnownOne2, TLO, Depth+1))
 966       return true;
 967     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 968
 969     // If all of the demanded bits are known one on one side, return the other.
 970     // These bits cannot contribute to the result of the 'and'.
 971     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 972       return TLO.CombineTo(Op, Op.getOperand(0));
 973     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 974       return TLO.CombineTo(Op, Op.getOperand(1));
 975     // If all of the demanded bits in the inputs are known zeros, return zero.
 976     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 977       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 978     // If the RHS is a constant, see if we can simplify it.
 979     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 980       return true;
 981     // If the operation can be done in a smaller type, do so.
 982     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 983       return true;
 984
 985     // Output known-1 bits are only known if set in both the LHS & RHS.
 986     KnownOne &= KnownOne2;
 987     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 988     KnownZero |= KnownZero2;
 989     break;
 990   case ISD::OR:
 991     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 992                              KnownOne, TLO, Depth+1))
 993       return true;
 994     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 995     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 996                              KnownZero2, KnownOne2, TLO, Depth+1))
 997       return true;
 998     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 999
1000     // If all of the demanded bits are known zero on one side, return the other.
1001     // These bits cannot contribute to the result of the 'or'.
1002     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1003       return TLO.CombineTo(Op, Op.getOperand(0));
1004     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1005       return TLO.CombineTo(Op, Op.getOperand(1));
1006     // If all of the potentially set bits on one side are known to be set on
1007     // the other side, just use the 'other' side.
1008     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1009       return TLO.CombineTo(Op, Op.getOperand(0));
1010     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1011       return TLO.CombineTo(Op, Op.getOperand(1));
1012     // If the RHS is a constant, see if we can simplify it.
1013     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1014       return true;
1015     // If the operation can be done in a smaller type, do so.
1016     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1017       return true;
1018
1019     // Output known-0 bits are only known if clear in both the LHS & RHS.
1020     KnownZero &= KnownZero2;
1021     // Output known-1 are known to be set if set in either the LHS | RHS.
1022     KnownOne |= KnownOne2;
1023     break;
1024   case ISD::XOR:
1025     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1026                              KnownOne, TLO, Depth+1))
1027       return true;
1028     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1029     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1030                              KnownOne2, TLO, Depth+1))
1031       return true;
1032     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1033
1034     // If all of the demanded bits are known zero on one side, return the other.
1035     // These bits cannot contribute to the result of the 'xor'.
1036     if ((KnownZero & NewMask) == NewMask)
1037       return TLO.CombineTo(Op, Op.getOperand(0));
1038     if ((KnownZero2 & NewMask) == NewMask)
1039       return TLO.CombineTo(Op, Op.getOperand(1));
1040     // If the operation can be done in a smaller type, do so.
1041     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1042       return true;
1043
1044     // If all of the unknown bits are known to be zero on one side or the other
1045     // (but not both) turn this into an *inclusive* or.
1046     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1047     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1048       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1049                                                Op.getOperand(0),
1050                                                Op.getOperand(1)));
1051
1052     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1053     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1054     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1055     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1056
1057     // If all of the demanded bits on one side are known, and all of the set
1058     // bits on that side are also known to be set on the other side, turn this
1059     // into an AND, as we know the bits will be cleared.
1060     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1061     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1062       if ((KnownOne & KnownOne2) == KnownOne) {
1063         EVT VT = Op.getValueType();
1064         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1065         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1066                                                  Op.getOperand(0), ANDC));
1067       }
1068     }
1069
1070     // If the RHS is a constant, see if we can simplify it.
1071     // for XOR, we prefer to force bits to 1 if they will make a -1.
1072     // if we can't force bits, try to shrink constant
1073     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1074       APInt Expanded = C->getAPIntValue() | (~NewMask);
1075       // if we can expand it to have all bits set, do it
1076       if (Expanded.isAllOnesValue()) {
1077         if (Expanded != C->getAPIntValue()) {
1078           EVT VT = Op.getValueType();
1079           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1080                                           TLO.DAG.getConstant(Expanded, VT));
1081           return TLO.CombineTo(Op, New);
1082         }
1083         // if it already has all the bits set, nothing to change
1084         // but don't shrink either!
1085       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1086         return true;
1087       }
1088     }
1089
1090     KnownZero = KnownZeroOut;
1091     KnownOne  = KnownOneOut;
1092     break;
1093   case ISD::SELECT:
1094     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1095                              KnownOne, TLO, Depth+1))
1096       return true;
1097     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1098                              KnownOne2, TLO, Depth+1))
1099       return true;
1100     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1101     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1102
1103     // If the operands are constants, see if we can simplify them.
1104     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1105       return true;
1106
1107     // Only known if known in both the LHS and RHS.
1108     KnownOne &= KnownOne2;
1109     KnownZero &= KnownZero2;
1110     break;
1111   case ISD::SELECT_CC:
1112     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1113                              KnownOne, TLO, Depth+1))
1114       return true;
1115     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1116                              KnownOne2, TLO, Depth+1))
1117       return true;
1118     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1119     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1120
1121     // If the operands are constants, see if we can simplify them.
1122     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1123       return true;
1124
1125     // Only known if known in both the LHS and RHS.
1126     KnownOne &= KnownOne2;
1127     KnownZero &= KnownZero2;
1128     break;
1129   case ISD::SHL:
1130     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1131       unsigned ShAmt = SA->getZExtValue();
1132       SDValue InOp = Op.getOperand(0);
1133
1134       // If the shift count is an invalid immediate, don't do anything.
1135       if (ShAmt >= BitWidth)
1136         break;
1137
1138       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1139       // single shift.  We can do this if the bottom bits (which are shifted
1140       // out) are never demanded.
1141       if (InOp.getOpcode() == ISD::SRL &&
1142           isa<ConstantSDNode>(InOp.getOperand(1))) {
1143         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1144           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1145           unsigned Opc = ISD::SHL;
1146           int Diff = ShAmt-C1;
1147           if (Diff < 0) {
1148             Diff = -Diff;
1149             Opc = ISD::SRL;
1150           }
1151
1152           SDValue NewSA =
1153             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1154           EVT VT = Op.getValueType();
1155           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1156                                                    InOp.getOperand(0), NewSA));
1157         }
1158       }
1159
1160       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
1161                                KnownZero, KnownOne, TLO, Depth+1))
1162         return true;
1163       KnownZero <<= SA->getZExtValue();
1164       KnownOne  <<= SA->getZExtValue();
1165       // low bits known zero.
1166       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1167     }
1168     break;
1169   case ISD::SRL:
1170     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1171       EVT VT = Op.getValueType();
1172       unsigned ShAmt = SA->getZExtValue();
1173       unsigned VTSize = VT.getSizeInBits();
1174       SDValue InOp = Op.getOperand(0);
1175
1176       // If the shift count is an invalid immediate, don't do anything.
1177       if (ShAmt >= BitWidth)
1178         break;
1179
1180       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1181       // single shift.  We can do this if the top bits (which are shifted out)
1182       // are never demanded.
1183       if (InOp.getOpcode() == ISD::SHL &&
1184           isa<ConstantSDNode>(InOp.getOperand(1))) {
1185         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1186           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1187           unsigned Opc = ISD::SRL;
1188           int Diff = ShAmt-C1;
1189           if (Diff < 0) {
1190             Diff = -Diff;
1191             Opc = ISD::SHL;
1192           }
1193
1194           SDValue NewSA =
1195             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1196           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1197                                                    InOp.getOperand(0), NewSA));
1198         }
1199       }
1200
1201       // Compute the new bits that are at the top now.
1202       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1203                                KnownZero, KnownOne, TLO, Depth+1))
1204         return true;
1205       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1206       KnownZero = KnownZero.lshr(ShAmt);
1207       KnownOne  = KnownOne.lshr(ShAmt);
1208
1209       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1210       KnownZero |= HighBits;  // High bits known zero.
1211     }
1212     break;
1213   case ISD::SRA:
1214     // If this is an arithmetic shift right and only the low-bit is set, we can
1215     // always convert this into a logical shr, even if the shift amount is
1216     // variable.  The low bit of the shift cannot be an input sign bit unless
1217     // the shift amount is >= the size of the datatype, which is undefined.
1218     if (DemandedMask == 1)
1219       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1220                                                Op.getOperand(0), Op.getOperand(1)));
1221
1222     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1223       EVT VT = Op.getValueType();
1224       unsigned ShAmt = SA->getZExtValue();
1225
1226       // If the shift count is an invalid immediate, don't do anything.
1227       if (ShAmt >= BitWidth)
1228         break;
1229
1230       APInt InDemandedMask = (NewMask << ShAmt);
1231
1232       // If any of the demanded bits are produced by the sign extension, we also
1233       // demand the input sign bit.
1234       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1235       if (HighBits.intersects(NewMask))
1236         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1237
1238       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1239                                KnownZero, KnownOne, TLO, Depth+1))
1240         return true;
1241       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1242       KnownZero = KnownZero.lshr(ShAmt);
1243       KnownOne  = KnownOne.lshr(ShAmt);
1244
1245       // Handle the sign bit, adjusted to where it is now in the mask.
1246       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1247
1248       // If the input sign bit is known to be zero, or if none of the top bits
1249       // are demanded, turn this into an unsigned shift right.
1250       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1251         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1252                                                  Op.getOperand(0),
1253                                                  Op.getOperand(1)));
1254       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1255         KnownOne |= HighBits;
1256       }
1257     }
1258     break;
1259   case ISD::SIGN_EXTEND_INREG: {
1260     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1261
1262     // Sign extension.  Compute the demanded bits in the result that are not
1263     // present in the input.
1264     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1265                                           BitWidth - EVT.getSizeInBits()) &
1266                     NewMask;
1267
1268     // If none of the extended bits are demanded, eliminate the sextinreg.
1269     if (NewBits == 0)
1270       return TLO.CombineTo(Op, Op.getOperand(0));
1271
1272     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1273     InSignBit.zext(BitWidth);
1274     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1275                                                    EVT.getSizeInBits()) &
1276                               NewMask;
1277
1278     // Since the sign extended bits are demanded, we know that the sign
1279     // bit is demanded.
1280     InputDemandedBits |= InSignBit;
1281
1282     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1283                              KnownZero, KnownOne, TLO, Depth+1))
1284       return true;
1285     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1286
1287     // If the sign bit of the input is known set or clear, then we know the
1288     // top bits of the result.
1289
1290     // If the input sign bit is known zero, convert this into a zero extension.
1291     if (KnownZero.intersects(InSignBit))
1292       return TLO.CombineTo(Op,
1293                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1294
1295     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1296       KnownOne |= NewBits;
1297       KnownZero &= ~NewBits;
1298     } else {                       // Input sign bit unknown
1299       KnownZero &= ~NewBits;
1300       KnownOne &= ~NewBits;
1301     }
1302     break;
1303   }
1304   case ISD::ZERO_EXTEND: {
1305     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1306     APInt InMask = NewMask;
1307     InMask.trunc(OperandBitWidth);
1308
1309     // If none of the top bits are demanded, convert this into an any_extend.
1310     APInt NewBits =
1311       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1312     if (!NewBits.intersects(NewMask))
1313       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1314                                                Op.getValueType(),
1315                                                Op.getOperand(0)));
1316
1317     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1318                              KnownZero, KnownOne, TLO, Depth+1))
1319       return true;
1320     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1321     KnownZero.zext(BitWidth);
1322     KnownOne.zext(BitWidth);
1323     KnownZero |= NewBits;
1324     break;
1325   }
1326   case ISD::SIGN_EXTEND: {
1327     EVT InVT = Op.getOperand(0).getValueType();
1328     unsigned InBits = InVT.getSizeInBits();
1329     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1330     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1331     APInt NewBits   = ~InMask & NewMask;
1332
1333     // If none of the top bits are demanded, convert this into an any_extend.
1334     if (NewBits == 0)
1335       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1336                                               Op.getValueType(),
1337                                               Op.getOperand(0)));
1338
1339     // Since some of the sign extended bits are demanded, we know that the sign
1340     // bit is demanded.
1341     APInt InDemandedBits = InMask & NewMask;
1342     InDemandedBits |= InSignBit;
1343     InDemandedBits.trunc(InBits);
1344
1345     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1346                              KnownOne, TLO, Depth+1))
1347       return true;
1348     KnownZero.zext(BitWidth);
1349     KnownOne.zext(BitWidth);
1350
1351     // If the sign bit is known zero, convert this to a zero extend.
1352     if (KnownZero.intersects(InSignBit))
1353       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1354                                                Op.getValueType(),
1355                                                Op.getOperand(0)));
1356
1357     // If the sign bit is known one, the top bits match.
1358     if (KnownOne.intersects(InSignBit)) {
1359       KnownOne  |= NewBits;
1360       KnownZero &= ~NewBits;
1361     } else {   // Otherwise, top bits aren't known.
1362       KnownOne  &= ~NewBits;
1363       KnownZero &= ~NewBits;
1364     }
1365     break;
1366   }
1367   case ISD::ANY_EXTEND: {
1368     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1369     APInt InMask = NewMask;
1370     InMask.trunc(OperandBitWidth);
1371     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1372                              KnownZero, KnownOne, TLO, Depth+1))
1373       return true;
1374     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1375     KnownZero.zext(BitWidth);
1376     KnownOne.zext(BitWidth);
1377     break;
1378   }
1379   case ISD::TRUNCATE: {
1380     // Simplify the input, using demanded bit information, and compute the known
1381     // zero/one bits live out.
1382     APInt TruncMask = NewMask;
1383     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1384     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1385                              KnownZero, KnownOne, TLO, Depth+1))
1386       return true;
1387     KnownZero.trunc(BitWidth);
1388     KnownOne.trunc(BitWidth);
1389
1390     // If the input is only used by this truncate, see if we can shrink it based
1391     // on the known demanded bits.
1392     if (Op.getOperand(0).getNode()->hasOneUse()) {
1393       SDValue In = Op.getOperand(0);
1394       unsigned InBitWidth = In.getValueSizeInBits();
1395       switch (In.getOpcode()) {
1396       default: break;
1397       case ISD::SRL:
1398         // Shrink SRL by a constant if none of the high bits shifted in are
1399         // demanded.
1400         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1401           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1402                                                  InBitWidth - BitWidth);
1403           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1404           HighBits.trunc(BitWidth);
1405
1406           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1407             // None of the shifted in bits are needed.  Add a truncate of the
1408             // shift input, then shift it.
1409             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1410                                                  Op.getValueType(),
1411                                                  In.getOperand(0));
1412             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1413                                                      Op.getValueType(),
1414                                                      NewTrunc,
1415                                                      In.getOperand(1)));
1416           }
1417         }
1418         break;
1419       }
1420     }
1421
1422     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1423     break;
1424   }
1425   case ISD::AssertZext: {
1426     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1427     APInt InMask = APInt::getLowBitsSet(BitWidth,
1428                                         VT.getSizeInBits());
1429     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1430                              KnownZero, KnownOne, TLO, Depth+1))
1431       return true;
1432     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1433     KnownZero |= ~InMask & NewMask;
1434     break;
1435   }
1436   case ISD::BIT_CONVERT:
1437 #if 0
1438     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1439     // is demanded, turn this into a FGETSIGN.
1440     if (NewMask == EVT::getIntegerVTSignBit(Op.getValueType()) &&
1441         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1442         !MVT::isVector(Op.getOperand(0).getValueType())) {
1443       // Only do this xform if FGETSIGN is valid or if before legalize.
1444       if (!TLO.AfterLegalize ||
1445           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1446         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1447         // place.  We expect the SHL to be eliminated by other optimizations.
1448         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1449                                          Op.getOperand(0));
1450         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1451         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1452         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1453                                                  Sign, ShAmt));
1454       }
1455     }
1456 #endif
1457     break;
1458   case ISD::ADD:
1459   case ISD::MUL:
1460   case ISD::SUB: {
1461     // Add, Sub, and Mul don't demand any bits in positions beyond that
1462     // of the highest bit demanded of them.
1463     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1464                                         BitWidth - NewMask.countLeadingZeros());
1465     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1466                              KnownOne2, TLO, Depth+1))
1467       return true;
1468     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1469                              KnownOne2, TLO, Depth+1))
1470       return true;
1471     // See if the operation should be performed at a smaller bit width.
1472     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1473       return true;
1474   }
1475   // FALL THROUGH
1476   default:
1477     // Just use ComputeMaskedBits to compute output bits.
1478     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1479     break;
1480   }
1481
1482   // If we know the value of all of the demanded bits, return this as a
1483   // constant.
1484   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1485     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1486
1487   return false;
1488 }
1489
1490 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1491 /// in Mask are known to be either zero or one and return them in the
1492 /// KnownZero/KnownOne bitsets.
1493 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1494                                                     const APInt &Mask,
1495                                                     APInt &KnownZero,
1496                                                     APInt &KnownOne,
1497                                                     const SelectionDAG &DAG,
1498                                                     unsigned Depth) const {
1499   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1500           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1501           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1502           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1503          "Should use MaskedValueIsZero if you don't know whether Op"
1504          " is a target node!");
1505   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1506 }
1507
1508 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1509 /// targets that want to expose additional information about sign bits to the
1510 /// DAG Combiner.
1511 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1512                                                          unsigned Depth) const {
1513   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1514           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1515           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1516           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1517          "Should use ComputeNumSignBits if you don't know whether Op"
1518          " is a target node!");
1519   return 1;
1520 }
1521
1522 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1523 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1524 /// determine which bit is set.
1525 ///
1526 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1527   // A left-shift of a constant one will have exactly one bit set, because
1528   // shifting the bit off the end is undefined.
1529   if (Val.getOpcode() == ISD::SHL)
1530     if (ConstantSDNode *C =
1531          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1532       if (C->getAPIntValue() == 1)
1533         return true;
1534
1535   // Similarly, a right-shift of a constant sign-bit will have exactly
1536   // one bit set.
1537   if (Val.getOpcode() == ISD::SRL)
1538     if (ConstantSDNode *C =
1539          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1540       if (C->getAPIntValue().isSignBit())
1541         return true;
1542
1543   // More could be done here, though the above checks are enough
1544   // to handle some common cases.
1545
1546   // Fall back to ComputeMaskedBits to catch other known cases.
1547   EVT OpVT = Val.getValueType();
1548   unsigned BitWidth = OpVT.getSizeInBits();
1549   APInt Mask = APInt::getAllOnesValue(BitWidth);
1550   APInt KnownZero, KnownOne;
1551   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1552   return (KnownZero.countPopulation() == BitWidth - 1) &&
1553          (KnownOne.countPopulation() == 1);
1554 }
1555
1556 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1557 /// and cc. If it is unable to simplify it, return a null SDValue.
1558 SDValue
1559 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1560                               ISD::CondCode Cond, bool foldBooleans,
1561                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1562   SelectionDAG &DAG = DCI.DAG;
1563   LLVMContext &Context = *DAG.getContext();
1564
1565   // These setcc operations always fold.
1566   switch (Cond) {
1567   default: break;
1568   case ISD::SETFALSE:
1569   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1570   case ISD::SETTRUE:
1571   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1572   }
1573
1574   if (isa<ConstantSDNode>(N0.getNode())) {
1575     // Ensure that the constant occurs on the RHS, and fold constant
1576     // comparisons.
1577     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1578   }
1579
1580   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1581     const APInt &C1 = N1C->getAPIntValue();
1582
1583     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1584     // equality comparison, then we're just comparing whether X itself is
1585     // zero.
1586     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1587         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1588         N0.getOperand(1).getOpcode() == ISD::Constant) {
1589       unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1590       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1591           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1592         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1593           // (srl (ctlz x), 5) == 0  -> X != 0
1594           // (srl (ctlz x), 5) != 1  -> X != 0
1595           Cond = ISD::SETNE;
1596         } else {
1597           // (srl (ctlz x), 5) != 0  -> X == 0
1598           // (srl (ctlz x), 5) == 1  -> X == 0
1599           Cond = ISD::SETEQ;
1600         }
1601         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1602         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1603                             Zero, Cond);
1604       }
1605     }
1606
1607     // If the LHS is '(and load, const)', the RHS is 0,
1608     // the test is for equality or unsigned, and all 1 bits of the const are
1609     // in the same partial word, see if we can shorten the load.
1610     if (DCI.isBeforeLegalize() &&
1611         N0.getOpcode() == ISD::AND && C1 == 0 &&
1612         N0.getNode()->hasOneUse() &&
1613         isa<LoadSDNode>(N0.getOperand(0)) &&
1614         N0.getOperand(0).getNode()->hasOneUse() &&
1615         isa<ConstantSDNode>(N0.getOperand(1))) {
1616       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1617       uint64_t bestMask = 0;
1618       unsigned bestWidth = 0, bestOffset = 0;
1619       if (!Lod->isVolatile() && Lod->isUnindexed() &&
1620           // FIXME: This uses getZExtValue() below so it only works on i64 and
1621           // below.
1622           N0.getValueType().getSizeInBits() <= 64) {
1623         unsigned origWidth = N0.getValueType().getSizeInBits();
1624         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1625         // 8 bits, but have to be careful...
1626         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1627           origWidth = Lod->getMemoryVT().getSizeInBits();
1628         uint64_t Mask =cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1629         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1630           uint64_t newMask = (1ULL << width) - 1;
1631           for (unsigned offset=0; offset<origWidth/width; offset++) {
1632             if ((newMask & Mask) == Mask) {
1633               if (!TD->isLittleEndian())
1634                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1635               else
1636                 bestOffset = (uint64_t)offset * (width/8);
1637               bestMask = Mask >> (offset * (width/8) * 8);
1638               bestWidth = width;
1639               break;
1640             }
1641             newMask = newMask << width;
1642           }
1643         }
1644       }
1645       if (bestWidth) {
1646         EVT newVT = EVT::getIntegerVT(Context, bestWidth);
1647         if (newVT.isRound()) {
1648           EVT PtrType = Lod->getOperand(1).getValueType();
1649           SDValue Ptr = Lod->getBasePtr();
1650           if (bestOffset != 0)
1651             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1652                               DAG.getConstant(bestOffset, PtrType));
1653           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1654           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1655                                         Lod->getSrcValue(),
1656                                         Lod->getSrcValueOffset() + bestOffset,
1657                                         false, NewAlign);
1658           return DAG.getSetCC(dl, VT,
1659                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1660                                           DAG.getConstant(bestMask, newVT)),
1661                               DAG.getConstant(0LL, newVT), Cond);
1662         }
1663       }
1664     }
1665
1666     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1667     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1668       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1669
1670       // If the comparison constant has bits in the upper part, the
1671       // zero-extended value could never match.
1672       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1673                                               C1.getBitWidth() - InSize))) {
1674         switch (Cond) {
1675         case ISD::SETUGT:
1676         case ISD::SETUGE:
1677         case ISD::SETEQ: return DAG.getConstant(0, VT);
1678         case ISD::SETULT:
1679         case ISD::SETULE:
1680         case ISD::SETNE: return DAG.getConstant(1, VT);
1681         case ISD::SETGT:
1682         case ISD::SETGE:
1683           // True if the sign bit of C1 is set.
1684           return DAG.getConstant(C1.isNegative(), VT);
1685         case ISD::SETLT:
1686         case ISD::SETLE:
1687           // True if the sign bit of C1 isn't set.
1688           return DAG.getConstant(C1.isNonNegative(), VT);
1689         default:
1690           break;
1691         }
1692       }
1693
1694       // Otherwise, we can perform the comparison with the low bits.
1695       switch (Cond) {
1696       case ISD::SETEQ:
1697       case ISD::SETNE:
1698       case ISD::SETUGT:
1699       case ISD::SETUGE:
1700       case ISD::SETULT:
1701       case ISD::SETULE: {
1702         EVT newVT = N0.getOperand(0).getValueType();
1703         if (DCI.isBeforeLegalizeOps() ||
1704             (isOperationLegal(ISD::SETCC, newVT) &&
1705               getCondCodeAction(Cond, newVT)==Legal))
1706           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1707                               DAG.getConstant(APInt(C1).trunc(InSize), newVT),
1708                               Cond);
1709         break;
1710       }
1711       default:
1712         break;   // todo, be more careful with signed comparisons
1713       }
1714     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1715                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1716       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1717       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1718       EVT ExtDstTy = N0.getValueType();
1719       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1720
1721       // If the extended part has any inconsistent bits, it cannot ever
1722       // compare equal.  In other words, they have to be all ones or all
1723       // zeros.
1724       APInt ExtBits =
1725         APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1726       if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1727         return DAG.getConstant(Cond == ISD::SETNE, VT);
1728
1729       SDValue ZextOp;
1730       EVT Op0Ty = N0.getOperand(0).getValueType();
1731       if (Op0Ty == ExtSrcTy) {
1732         ZextOp = N0.getOperand(0);
1733       } else {
1734         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1735         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1736                               DAG.getConstant(Imm, Op0Ty));
1737       }
1738       if (!DCI.isCalledByLegalizer())
1739         DCI.AddToWorklist(ZextOp.getNode());
1740       // Otherwise, make this a use of a zext.
1741       return DAG.getSetCC(dl, VT, ZextOp,
1742                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1743                                                               ExtDstTyBits,
1744                                                               ExtSrcTyBits),
1745                                           ExtDstTy),
1746                           Cond);
1747     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1748                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1749
1750       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1751       if (N0.getOpcode() == ISD::SETCC) {
1752         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1753         if (TrueWhenTrue)
1754           return N0;
1755
1756         // Invert the condition.
1757         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1758         CC = ISD::getSetCCInverse(CC,
1759                                   N0.getOperand(0).getValueType().isInteger());
1760         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1761       }
1762
1763       if ((N0.getOpcode() == ISD::XOR ||
1764             (N0.getOpcode() == ISD::AND &&
1765             N0.getOperand(0).getOpcode() == ISD::XOR &&
1766             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1767           isa<ConstantSDNode>(N0.getOperand(1)) &&
1768           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1769         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1770         // can only do this if the top bits are known zero.
1771         unsigned BitWidth = N0.getValueSizeInBits();
1772         if (DAG.MaskedValueIsZero(N0,
1773                                   APInt::getHighBitsSet(BitWidth,
1774                                                         BitWidth-1))) {
1775           // Okay, get the un-inverted input value.
1776           SDValue Val;
1777           if (N0.getOpcode() == ISD::XOR)
1778             Val = N0.getOperand(0);
1779           else {
1780             assert(N0.getOpcode() == ISD::AND &&
1781                     N0.getOperand(0).getOpcode() == ISD::XOR);
1782             // ((X^1)&1)^1 -> X & 1
1783             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1784                               N0.getOperand(0).getOperand(0),
1785                               N0.getOperand(1));
1786           }
1787           return DAG.getSetCC(dl, VT, Val, N1,
1788                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1789         }
1790       }
1791     }
1792
1793     APInt MinVal, MaxVal;
1794     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1795     if (ISD::isSignedIntSetCC(Cond)) {
1796       MinVal = APInt::getSignedMinValue(OperandBitSize);
1797       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1798     } else {
1799       MinVal = APInt::getMinValue(OperandBitSize);
1800       MaxVal = APInt::getMaxValue(OperandBitSize);
1801     }
1802
1803     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1804     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1805       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1806       // X >= C0 --> X > (C0-1)
1807       return DAG.getSetCC(dl, VT, N0,
1808                           DAG.getConstant(C1-1, N1.getValueType()),
1809                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1810     }
1811
1812     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1813       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1814       // X <= C0 --> X < (C0+1)
1815       return DAG.getSetCC(dl, VT, N0,
1816                           DAG.getConstant(C1+1, N1.getValueType()),
1817                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1818     }
1819
1820     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1821       return DAG.getConstant(0, VT);      // X < MIN --> false
1822     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1823       return DAG.getConstant(1, VT);      // X >= MIN --> true
1824     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1825       return DAG.getConstant(0, VT);      // X > MAX --> false
1826     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1827       return DAG.getConstant(1, VT);      // X <= MAX --> true
1828
1829     // Canonicalize setgt X, Min --> setne X, Min
1830     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1831       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1832     // Canonicalize setlt X, Max --> setne X, Max
1833     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1834       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1835
1836     // If we have setult X, 1, turn it into seteq X, 0
1837     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1838       return DAG.getSetCC(dl, VT, N0,
1839                           DAG.getConstant(MinVal, N0.getValueType()),
1840                           ISD::SETEQ);
1841     // If we have setugt X, Max-1, turn it into seteq X, Max
1842     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1843       return DAG.getSetCC(dl, VT, N0,
1844                           DAG.getConstant(MaxVal, N0.getValueType()),
1845                           ISD::SETEQ);
1846
1847     // If we have "setcc X, C0", check to see if we can shrink the immediate
1848     // by changing cc.
1849
1850     // SETUGT X, SINTMAX  -> SETLT X, 0
1851     if (Cond == ISD::SETUGT &&
1852         C1 == APInt::getSignedMaxValue(OperandBitSize))
1853       return DAG.getSetCC(dl, VT, N0,
1854                           DAG.getConstant(0, N1.getValueType()),
1855                           ISD::SETLT);
1856
1857     // SETULT X, SINTMIN  -> SETGT X, -1
1858     if (Cond == ISD::SETULT &&
1859         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1860       SDValue ConstMinusOne =
1861           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1862                           N1.getValueType());
1863       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1864     }
1865
1866     // Fold bit comparisons when we can.
1867     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1868         VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1869       if (ConstantSDNode *AndRHS =
1870                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1871         EVT ShiftTy = DCI.isBeforeLegalize() ?
1872           getPointerTy() : getShiftAmountTy();
1873         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1874           // Perform the xform if the AND RHS is a single bit.
1875           if (isPowerOf2_64(AndRHS->getZExtValue())) {
1876             return DAG.getNode(ISD::SRL, dl, VT, N0,
1877                                 DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1878                                                 ShiftTy));
1879           }
1880         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1881           // (X & 8) == 8  -->  (X & 8) >> 3
1882           // Perform the xform if C1 is a single bit.
1883           if (C1.isPowerOf2()) {
1884             return DAG.getNode(ISD::SRL, dl, VT, N0,
1885                                 DAG.getConstant(C1.logBase2(), ShiftTy));
1886           }
1887         }
1888       }
1889   }
1890
1891   if (isa<ConstantFPSDNode>(N0.getNode())) {
1892     // Constant fold or commute setcc.
1893     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1894     if (O.getNode()) return O;
1895   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1896     // If the RHS of an FP comparison is a constant, simplify it away in
1897     // some cases.
1898     if (CFP->getValueAPF().isNaN()) {
1899       // If an operand is known to be a nan, we can fold it.
1900       switch (ISD::getUnorderedFlavor(Cond)) {
1901       default: llvm_unreachable("Unknown flavor!");
1902       case 0:  // Known false.
1903         return DAG.getConstant(0, VT);
1904       case 1:  // Known true.
1905         return DAG.getConstant(1, VT);
1906       case 2:  // Undefined.
1907         return DAG.getUNDEF(VT);
1908       }
1909     }
1910
1911     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1912     // constant if knowing that the operand is non-nan is enough.  We prefer to
1913     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1914     // materialize 0.0.
1915     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1916       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1917   }
1918
1919   if (N0 == N1) {
1920     // We can always fold X == X for integer setcc's.
1921     if (N0.getValueType().isInteger())
1922       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1923     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1924     if (UOF == 2)   // FP operators that are undefined on NaNs.
1925       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1926     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1927       return DAG.getConstant(UOF, VT);
1928     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1929     // if it is not already.
1930     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1931     if (NewCond != Cond)
1932       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1933   }
1934
1935   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1936       N0.getValueType().isInteger()) {
1937     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1938         N0.getOpcode() == ISD::XOR) {
1939       // Simplify (X+Y) == (X+Z) -->  Y == Z
1940       if (N0.getOpcode() == N1.getOpcode()) {
1941         if (N0.getOperand(0) == N1.getOperand(0))
1942           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1943         if (N0.getOperand(1) == N1.getOperand(1))
1944           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1945         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1946           // If X op Y == Y op X, try other combinations.
1947           if (N0.getOperand(0) == N1.getOperand(1))
1948             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1949                                 Cond);
1950           if (N0.getOperand(1) == N1.getOperand(0))
1951             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1952                                 Cond);
1953         }
1954       }
1955
1956       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1957         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1958           // Turn (X+C1) == C2 --> X == C2-C1
1959           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1960             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1961                                 DAG.getConstant(RHSC->getAPIntValue()-
1962                                                 LHSR->getAPIntValue(),
1963                                 N0.getValueType()), Cond);
1964           }
1965
1966           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1967           if (N0.getOpcode() == ISD::XOR)
1968             // If we know that all of the inverted bits are zero, don't bother
1969             // performing the inversion.
1970             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1971               return
1972                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1973                              DAG.getConstant(LHSR->getAPIntValue() ^
1974                                                RHSC->getAPIntValue(),
1975                                              N0.getValueType()),
1976                              Cond);
1977         }
1978
1979         // Turn (C1-X) == C2 --> X == C1-C2
1980         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1981           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1982             return
1983               DAG.getSetCC(dl, VT, N0.getOperand(1),
1984                            DAG.getConstant(SUBC->getAPIntValue() -
1985                                              RHSC->getAPIntValue(),
1986                                            N0.getValueType()),
1987                            Cond);
1988           }
1989         }
1990       }
1991
1992       // Simplify (X+Z) == X -->  Z == 0
1993       if (N0.getOperand(0) == N1)
1994         return DAG.getSetCC(dl, VT, N0.getOperand(1),
1995                         DAG.getConstant(0, N0.getValueType()), Cond);
1996       if (N0.getOperand(1) == N1) {
1997         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1998           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1999                           DAG.getConstant(0, N0.getValueType()), Cond);
2000         else if (N0.getNode()->hasOneUse()) {
2001           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2002           // (Z-X) == X  --> Z == X<<1
2003           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2004                                      N1,
2005                                      DAG.getConstant(1, getShiftAmountTy()));
2006           if (!DCI.isCalledByLegalizer())
2007             DCI.AddToWorklist(SH.getNode());
2008           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2009         }
2010       }
2011     }
2012
2013     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2014         N1.getOpcode() == ISD::XOR) {
2015       // Simplify  X == (X+Z) -->  Z == 0
2016       if (N1.getOperand(0) == N0) {
2017         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2018                         DAG.getConstant(0, N1.getValueType()), Cond);
2019       } else if (N1.getOperand(1) == N0) {
2020         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2021           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2022                           DAG.getConstant(0, N1.getValueType()), Cond);
2023         } else if (N1.getNode()->hasOneUse()) {
2024           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2025           // X == (Z-X)  --> X<<1 == Z
2026           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2027                                      DAG.getConstant(1, getShiftAmountTy()));
2028           if (!DCI.isCalledByLegalizer())
2029             DCI.AddToWorklist(SH.getNode());
2030           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2031         }
2032       }
2033     }
2034
2035     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2036     // Note that where y is variable and is known to have at most
2037     // one bit set (for example, if it is z&1) we cannot do this;
2038     // the expressions are not equivalent when y==0.
2039     if (N0.getOpcode() == ISD::AND)
2040       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2041         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2042           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2043           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2044           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2045         }
2046       }
2047     if (N1.getOpcode() == ISD::AND)
2048       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2049         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2050           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2051           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2052           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2053         }
2054       }
2055   }
2056
2057   // Fold away ALL boolean setcc's.
2058   SDValue Temp;
2059   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2060     switch (Cond) {
2061     default: llvm_unreachable("Unknown integer setcc!");
2062     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2063       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2064       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2065       if (!DCI.isCalledByLegalizer())
2066         DCI.AddToWorklist(Temp.getNode());
2067       break;
2068     case ISD::SETNE:  // X != Y   -->  (X^Y)
2069       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2070       break;
2071     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2072     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2073       Temp = DAG.getNOT(dl, N0, MVT::i1);
2074       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2075       if (!DCI.isCalledByLegalizer())
2076         DCI.AddToWorklist(Temp.getNode());
2077       break;
2078     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2079     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2080       Temp = DAG.getNOT(dl, N1, MVT::i1);
2081       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2082       if (!DCI.isCalledByLegalizer())
2083         DCI.AddToWorklist(Temp.getNode());
2084       break;
2085     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2086     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2087       Temp = DAG.getNOT(dl, N0, MVT::i1);
2088       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2089       if (!DCI.isCalledByLegalizer())
2090         DCI.AddToWorklist(Temp.getNode());
2091       break;
2092     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2093     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2094       Temp = DAG.getNOT(dl, N1, MVT::i1);
2095       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2096       break;
2097     }
2098     if (VT != MVT::i1) {
2099       if (!DCI.isCalledByLegalizer())
2100         DCI.AddToWorklist(N0.getNode());
2101       // FIXME: If running after legalize, we probably can't do this.
2102       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2103     }
2104     return N0;
2105   }
2106
2107   // Could not fold it.
2108   return SDValue();
2109 }
2110
2111 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2112 /// node is a GlobalAddress + offset.
2113 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
2114                                     int64_t &Offset) const {
2115   if (isa<GlobalAddressSDNode>(N)) {
2116     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2117     GA = GASD->getGlobal();
2118     Offset += GASD->getOffset();
2119     return true;
2120   }
2121
2122   if (N->getOpcode() == ISD::ADD) {
2123     SDValue N1 = N->getOperand(0);
2124     SDValue N2 = N->getOperand(1);
2125     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2126       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2127       if (V) {
2128         Offset += V->getSExtValue();
2129         return true;
2130       }
2131     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2132       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2133       if (V) {
2134         Offset += V->getSExtValue();
2135         return true;
2136       }
2137     }
2138   }
2139   return false;
2140 }
2141
2142
2143 /// isConsecutiveLoad - Return true if LD is loading 'Bytes' bytes from a
2144 /// location that is 'Dist' units away from the location that the 'Base' load
2145 /// is loading from.
2146 bool TargetLowering::isConsecutiveLoad(LoadSDNode *LD, LoadSDNode *Base,
2147                                        unsigned Bytes, int Dist,
2148                                        const MachineFrameInfo *MFI) const {
2149   if (LD->getChain() != Base->getChain())
2150     return false;
2151   EVT VT = LD->getValueType(0);
2152   if (VT.getSizeInBits() / 8 != Bytes)
2153     return false;
2154
2155   SDValue Loc = LD->getOperand(1);
2156   SDValue BaseLoc = Base->getOperand(1);
2157   if (Loc.getOpcode() == ISD::FrameIndex) {
2158     if (BaseLoc.getOpcode() != ISD::FrameIndex)
2159       return false;
2160     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
2161     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
2162     int FS  = MFI->getObjectSize(FI);
2163     int BFS = MFI->getObjectSize(BFI);
2164     if (FS != BFS || FS != (int)Bytes) return false;
2165     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
2166   }
2167   if (Loc.getOpcode() == ISD::ADD && Loc.getOperand(0) == BaseLoc) {
2168     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Loc.getOperand(1));
2169     if (V && (V->getSExtValue() == Dist*Bytes))
2170       return true;
2171   }
2172
2173   GlobalValue *GV1 = NULL;
2174   GlobalValue *GV2 = NULL;
2175   int64_t Offset1 = 0;
2176   int64_t Offset2 = 0;
2177   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
2178   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
2179   if (isGA1 && isGA2 && GV1 == GV2)
2180     return Offset1 == (Offset2 + Dist*Bytes);
2181   return false;
2182 }
2183
2184
2185 SDValue TargetLowering::
2186 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2187   // Default implementation: no optimization.
2188   return SDValue();
2189 }
2190
2191 //===----------------------------------------------------------------------===//
2192 //  Inline Assembler Implementation Methods
2193 //===----------------------------------------------------------------------===//
2194
2195
2196 TargetLowering::ConstraintType
2197 TargetLowering::getConstraintType(const std::string &Constraint) const {
2198   // FIXME: lots more standard ones to handle.
2199   if (Constraint.size() == 1) {
2200     switch (Constraint[0]) {
2201     default: break;
2202     case 'r': return C_RegisterClass;
2203     case 'm':    // memory
2204     case 'o':    // offsetable
2205     case 'V':    // not offsetable
2206       return C_Memory;
2207     case 'i':    // Simple Integer or Relocatable Constant
2208     case 'n':    // Simple Integer
2209     case 's':    // Relocatable Constant
2210     case 'X':    // Allow ANY value.
2211     case 'I':    // Target registers.
2212     case 'J':
2213     case 'K':
2214     case 'L':
2215     case 'M':
2216     case 'N':
2217     case 'O':
2218     case 'P':
2219       return C_Other;
2220     }
2221   }
2222
2223   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2224       Constraint[Constraint.size()-1] == '}')
2225     return C_Register;
2226   return C_Unknown;
2227 }
2228
2229 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2230 /// with another that has more specific requirements based on the type of the
2231 /// corresponding operand.
2232 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2233   if (ConstraintVT.isInteger())
2234     return "r";
2235   if (ConstraintVT.isFloatingPoint())
2236     return "f";      // works for many targets
2237   return 0;
2238 }
2239
2240 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2241 /// vector.  If it is invalid, don't add anything to Ops.
2242 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2243                                                   char ConstraintLetter,
2244                                                   bool hasMemory,
2245                                                   std::vector<SDValue> &Ops,
2246                                                   SelectionDAG &DAG) const {
2247   switch (ConstraintLetter) {
2248   default: break;
2249   case 'X':     // Allows any operand; labels (basic block) use this.
2250     if (Op.getOpcode() == ISD::BasicBlock) {
2251       Ops.push_back(Op);
2252       return;
2253     }
2254     // fall through
2255   case 'i':    // Simple Integer or Relocatable Constant
2256   case 'n':    // Simple Integer
2257   case 's': {  // Relocatable Constant
2258     // These operands are interested in values of the form (GV+C), where C may
2259     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2260     // is possible and fine if either GV or C are missing.
2261     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2262     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2263
2264     // If we have "(add GV, C)", pull out GV/C
2265     if (Op.getOpcode() == ISD::ADD) {
2266       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2267       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2268       if (C == 0 || GA == 0) {
2269         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2270         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2271       }
2272       if (C == 0 || GA == 0)
2273         C = 0, GA = 0;
2274     }
2275
2276     // If we find a valid operand, map to the TargetXXX version so that the
2277     // value itself doesn't get selected.
2278     if (GA) {   // Either &GV   or   &GV+C
2279       if (ConstraintLetter != 'n') {
2280         int64_t Offs = GA->getOffset();
2281         if (C) Offs += C->getZExtValue();
2282         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2283                                                  Op.getValueType(), Offs));
2284         return;
2285       }
2286     }
2287     if (C) {   // just C, no GV.
2288       // Simple constants are not allowed for 's'.
2289       if (ConstraintLetter != 's') {
2290         // gcc prints these as sign extended.  Sign extend value to 64 bits
2291         // now; without this it would get ZExt'd later in
2292         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2293         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2294                                             MVT::i64));
2295         return;
2296       }
2297     }
2298     break;
2299   }
2300   }
2301 }
2302
2303 std::vector<unsigned> TargetLowering::
2304 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2305                                   EVT VT) const {
2306   return std::vector<unsigned>();
2307 }
2308
2309
2310 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2311 getRegForInlineAsmConstraint(const std::string &Constraint,
2312                              EVT VT) const {
2313   if (Constraint[0] != '{')
2314     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2315   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2316
2317   // Remove the braces from around the name.
2318   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
2319
2320   // Figure out which register class contains this reg.
2321   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2322   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2323        E = RI->regclass_end(); RCI != E; ++RCI) {
2324     const TargetRegisterClass *RC = *RCI;
2325
2326     // If none of the the value types for this register class are valid, we
2327     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2328     bool isLegal = false;
2329     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2330          I != E; ++I) {
2331       if (isTypeLegal(*I)) {
2332         isLegal = true;
2333         break;
2334       }
2335     }
2336
2337     if (!isLegal) continue;
2338
2339     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2340          I != E; ++I) {
2341       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
2342         return std::make_pair(*I, RC);
2343     }
2344   }
2345
2346   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2347 }
2348
2349 //===----------------------------------------------------------------------===//
2350 // Constraint Selection.
2351
2352 /// isMatchingInputConstraint - Return true of this is an input operand that is
2353 /// a matching constraint like "4".
2354 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2355   assert(!ConstraintCode.empty() && "No known constraint!");
2356   return isdigit(ConstraintCode[0]);
2357 }
2358
2359 /// getMatchedOperand - If this is an input matching constraint, this method
2360 /// returns the output operand it matches.
2361 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2362   assert(!ConstraintCode.empty() && "No known constraint!");
2363   return atoi(ConstraintCode.c_str());
2364 }
2365
2366
2367 /// getConstraintGenerality - Return an integer indicating how general CT
2368 /// is.
2369 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2370   switch (CT) {
2371   default: llvm_unreachable("Unknown constraint type!");
2372   case TargetLowering::C_Other:
2373   case TargetLowering::C_Unknown:
2374     return 0;
2375   case TargetLowering::C_Register:
2376     return 1;
2377   case TargetLowering::C_RegisterClass:
2378     return 2;
2379   case TargetLowering::C_Memory:
2380     return 3;
2381   }
2382 }
2383
2384 /// ChooseConstraint - If there are multiple different constraints that we
2385 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2386 /// This is somewhat tricky: constraints fall into four classes:
2387 ///    Other         -> immediates and magic values
2388 ///    Register      -> one specific register
2389 ///    RegisterClass -> a group of regs
2390 ///    Memory        -> memory
2391 /// Ideally, we would pick the most specific constraint possible: if we have
2392 /// something that fits into a register, we would pick it.  The problem here
2393 /// is that if we have something that could either be in a register or in
2394 /// memory that use of the register could cause selection of *other*
2395 /// operands to fail: they might only succeed if we pick memory.  Because of
2396 /// this the heuristic we use is:
2397 ///
2398 ///  1) If there is an 'other' constraint, and if the operand is valid for
2399 ///     that constraint, use it.  This makes us take advantage of 'i'
2400 ///     constraints when available.
2401 ///  2) Otherwise, pick the most general constraint present.  This prefers
2402 ///     'm' over 'r', for example.
2403 ///
2404 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2405                              bool hasMemory,  const TargetLowering &TLI,
2406                              SDValue Op, SelectionDAG *DAG) {
2407   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2408   unsigned BestIdx = 0;
2409   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2410   int BestGenerality = -1;
2411
2412   // Loop over the options, keeping track of the most general one.
2413   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2414     TargetLowering::ConstraintType CType =
2415       TLI.getConstraintType(OpInfo.Codes[i]);
2416
2417     // If this is an 'other' constraint, see if the operand is valid for it.
2418     // For example, on X86 we might have an 'rI' constraint.  If the operand
2419     // is an integer in the range [0..31] we want to use I (saving a load
2420     // of a register), otherwise we must use 'r'.
2421     if (CType == TargetLowering::C_Other && Op.getNode()) {
2422       assert(OpInfo.Codes[i].size() == 1 &&
2423              "Unhandled multi-letter 'other' constraint");
2424       std::vector<SDValue> ResultOps;
2425       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2426                                        ResultOps, *DAG);
2427       if (!ResultOps.empty()) {
2428         BestType = CType;
2429         BestIdx = i;
2430         break;
2431       }
2432     }
2433
2434     // This constraint letter is more general than the previous one, use it.
2435     int Generality = getConstraintGenerality(CType);
2436     if (Generality > BestGenerality) {
2437       BestType = CType;
2438       BestIdx = i;
2439       BestGenerality = Generality;
2440     }
2441   }
2442
2443   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2444   OpInfo.ConstraintType = BestType;
2445 }
2446
2447 /// ComputeConstraintToUse - Determines the constraint code and constraint
2448 /// type to use for the specific AsmOperandInfo, setting
2449 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2450 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2451                                             SDValue Op,
2452                                             bool hasMemory,
2453                                             SelectionDAG *DAG) const {
2454   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2455
2456   // Single-letter constraints ('r') are very common.
2457   if (OpInfo.Codes.size() == 1) {
2458     OpInfo.ConstraintCode = OpInfo.Codes[0];
2459     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2460   } else {
2461     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2462   }
2463
2464   // 'X' matches anything.
2465   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2466     // Labels and constants are handled elsewhere ('X' is the only thing
2467     // that matches labels).  For Functions, the type here is the type of
2468     // the result, which is not what we want to look at; leave them alone.
2469     Value *v = OpInfo.CallOperandVal;
2470     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2471       OpInfo.CallOperandVal = v;
2472       return;
2473     }
2474
2475     // Otherwise, try to resolve it to something we know about by looking at
2476     // the actual operand type.
2477     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2478       OpInfo.ConstraintCode = Repl;
2479       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2480     }
2481   }
2482 }
2483
2484 //===----------------------------------------------------------------------===//
2485 //  Loop Strength Reduction hooks
2486 //===----------------------------------------------------------------------===//
2487
2488 /// isLegalAddressingMode - Return true if the addressing mode represented
2489 /// by AM is legal for this target, for a load/store of the specified type.
2490 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2491                                            const Type *Ty) const {
2492   // The default implementation of this implements a conservative RISCy, r+r and
2493   // r+i addr mode.
2494
2495   // Allows a sign-extended 16-bit immediate field.
2496   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2497     return false;
2498
2499   // No global is ever allowed as a base.
2500   if (AM.BaseGV)
2501     return false;
2502
2503   // Only support r+r,
2504   switch (AM.Scale) {
2505   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2506     break;
2507   case 1:
2508     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2509       return false;
2510     // Otherwise we have r+r or r+i.
2511     break;
2512   case 2:
2513     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2514       return false;
2515     // Allow 2*r as r+r.
2516     break;
2517   }
2518
2519   return true;
2520 }
2521
2522 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2523 /// return a DAG expression to select that will generate the same value by
2524 /// multiplying by a magic number.  See:
2525 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2526 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2527                                   std::vector<SDNode*>* Created) const {
2528   EVT VT = N->getValueType(0);
2529   DebugLoc dl= N->getDebugLoc();
2530
2531   // Check to see if we can do this.
2532   // FIXME: We should be more aggressive here.
2533   if (!isTypeLegal(VT))
2534     return SDValue();
2535
2536   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2537   APInt::ms magics = d.magic();
2538
2539   // Multiply the numerator (operand 0) by the magic value
2540   // FIXME: We should support doing a MUL in a wider type
2541   SDValue Q;
2542   if (isOperationLegalOrCustom(ISD::MULHS, VT))
2543     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2544                     DAG.getConstant(magics.m, VT));
2545   else if (isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2546     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2547                               N->getOperand(0),
2548                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2549   else
2550     return SDValue();       // No mulhs or equvialent
2551   // If d > 0 and m < 0, add the numerator
2552   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2553     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2554     if (Created)
2555       Created->push_back(Q.getNode());
2556   }
2557   // If d < 0 and m > 0, subtract the numerator.
2558   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2559     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2560     if (Created)
2561       Created->push_back(Q.getNode());
2562   }
2563   // Shift right algebraic if shift value is nonzero
2564   if (magics.s > 0) {
2565     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2566                     DAG.getConstant(magics.s, getShiftAmountTy()));
2567     if (Created)
2568       Created->push_back(Q.getNode());
2569   }
2570   // Extract the sign bit and add it to the quotient
2571   SDValue T =
2572     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2573                                                  getShiftAmountTy()));
2574   if (Created)
2575     Created->push_back(T.getNode());
2576   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2577 }
2578
2579 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2580 /// return a DAG expression to select that will generate the same value by
2581 /// multiplying by a magic number.  See:
2582 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2583 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2584                                   std::vector<SDNode*>* Created) const {
2585   EVT VT = N->getValueType(0);
2586   DebugLoc dl = N->getDebugLoc();
2587
2588   // Check to see if we can do this.
2589   // FIXME: We should be more aggressive here.
2590   if (!isTypeLegal(VT))
2591     return SDValue();
2592
2593   // FIXME: We should use a narrower constant when the upper
2594   // bits are known to be zero.
2595   ConstantSDNode *N1C = cast<ConstantSDNode>(N->getOperand(1));
2596   APInt::mu magics = N1C->getAPIntValue().magicu();
2597
2598   // Multiply the numerator (operand 0) by the magic value
2599   // FIXME: We should support doing a MUL in a wider type
2600   SDValue Q;
2601   if (isOperationLegalOrCustom(ISD::MULHU, VT))
2602     Q = DAG.getNode(ISD::MULHU, dl, VT, N->getOperand(0),
2603                     DAG.getConstant(magics.m, VT));
2604   else if (isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2605     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT),
2606                               N->getOperand(0),
2607                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2608   else
2609     return SDValue();       // No mulhu or equvialent
2610   if (Created)
2611     Created->push_back(Q.getNode());
2612
2613   if (magics.a == 0) {
2614     assert(magics.s < N1C->getAPIntValue().getBitWidth() &&
2615            "We shouldn't generate an undefined shift!");
2616     return DAG.getNode(ISD::SRL, dl, VT, Q,
2617                        DAG.getConstant(magics.s, getShiftAmountTy()));
2618   } else {
2619     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2620     if (Created)
2621       Created->push_back(NPQ.getNode());
2622     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2623                       DAG.getConstant(1, getShiftAmountTy()));
2624     if (Created)
2625       Created->push_back(NPQ.getNode());
2626     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2627     if (Created)
2628       Created->push_back(NPQ.getNode());
2629     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2630                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2631   }
2632 }