[patchpoint] Add support for symbolic patchpoint targets to SelectionDAG and the
[oota-llvm.git] / lib / CodeGen / SelectionDAG / SelectionDAGBuilder.cpp
1 //===-- SelectionDAGBuilder.cpp - Selection-DAG building ------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This implements routines for translating from LLVM IR into SelectionDAG IR.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "SelectionDAGBuilder.h"
15 #include "SDNodeDbgValue.h"
16 #include "llvm/ADT/BitVector.h"
17 #include "llvm/ADT/Optional.h"
18 #include "llvm/ADT/SmallSet.h"
19 #include "llvm/ADT/Statistic.h"
20 #include "llvm/Analysis/AliasAnalysis.h"
21 #include "llvm/Analysis/BranchProbabilityInfo.h"
22 #include "llvm/Analysis/ConstantFolding.h"
23 #include "llvm/Analysis/TargetLibraryInfo.h"
24 #include "llvm/Analysis/ValueTracking.h"
25 #include "llvm/CodeGen/Analysis.h"
26 #include "llvm/CodeGen/FastISel.h"
27 #include "llvm/CodeGen/FunctionLoweringInfo.h"
28 #include "llvm/CodeGen/GCMetadata.h"
29 #include "llvm/CodeGen/GCStrategy.h"
30 #include "llvm/CodeGen/MachineFrameInfo.h"
31 #include "llvm/CodeGen/MachineFunction.h"
32 #include "llvm/CodeGen/MachineInstrBuilder.h"
33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
34 #include "llvm/CodeGen/MachineModuleInfo.h"
35 #include "llvm/CodeGen/MachineRegisterInfo.h"
36 #include "llvm/CodeGen/SelectionDAG.h"
37 #include "llvm/CodeGen/StackMaps.h"
38 #include "llvm/CodeGen/WinEHFuncInfo.h"
39 #include "llvm/IR/CallingConv.h"
40 #include "llvm/IR/Constants.h"
41 #include "llvm/IR/DataLayout.h"
42 #include "llvm/IR/DebugInfo.h"
43 #include "llvm/IR/DerivedTypes.h"
44 #include "llvm/IR/Function.h"
45 #include "llvm/IR/GlobalVariable.h"
46 #include "llvm/IR/InlineAsm.h"
47 #include "llvm/IR/Instructions.h"
48 #include "llvm/IR/IntrinsicInst.h"
49 #include "llvm/IR/Intrinsics.h"
50 #include "llvm/IR/LLVMContext.h"
51 #include "llvm/IR/Module.h"
52 #include "llvm/IR/Statepoint.h"
53 #include "llvm/MC/MCSymbol.h"
54 #include "llvm/Support/CommandLine.h"
55 #include "llvm/Support/Debug.h"
56 #include "llvm/Support/ErrorHandling.h"
57 #include "llvm/Support/MathExtras.h"
58 #include "llvm/Support/raw_ostream.h"
59 #include "llvm/Target/TargetFrameLowering.h"
60 #include "llvm/Target/TargetInstrInfo.h"
61 #include "llvm/Target/TargetIntrinsicInfo.h"
62 #include "llvm/Target/TargetLowering.h"
63 #include "llvm/Target/TargetOptions.h"
64 #include "llvm/Target/TargetSelectionDAGInfo.h"
65 #include "llvm/Target/TargetSubtargetInfo.h"
66 #include <algorithm>
67 using namespace llvm;
68
69 #define DEBUG_TYPE "isel"
70
71 /// LimitFloatPrecision - Generate low-precision inline sequences for
72 /// some float libcalls (6, 8 or 12 bits).
73 static unsigned LimitFloatPrecision;
74
75 static cl::opt<unsigned, true>
76 LimitFPPrecision("limit-float-precision",
77                  cl::desc("Generate low-precision inline sequences "
78                           "for some float libcalls"),
79                  cl::location(LimitFloatPrecision),
80                  cl::init(0));
81
82 // Limit the width of DAG chains. This is important in general to prevent
83 // prevent DAG-based analysis from blowing up. For example, alias analysis and
84 // load clustering may not complete in reasonable time. It is difficult to
85 // recognize and avoid this situation within each individual analysis, and
86 // future analyses are likely to have the same behavior. Limiting DAG width is
87 // the safe approach, and will be especially important with global DAGs.
88 //
89 // MaxParallelChains default is arbitrarily high to avoid affecting
90 // optimization, but could be lowered to improve compile time. Any ld-ld-st-st
91 // sequence over this should have been converted to llvm.memcpy by the
92 // frontend. It easy to induce this behavior with .ll code such as:
93 // %buffer = alloca [4096 x i8]
94 // %data = load [4096 x i8]* %argPtr
95 // store [4096 x i8] %data, [4096 x i8]* %buffer
96 static const unsigned MaxParallelChains = 64;
97
98 static SDValue getCopyFromPartsVector(SelectionDAG &DAG, SDLoc DL,
99                                       const SDValue *Parts, unsigned NumParts,
100                                       MVT PartVT, EVT ValueVT, const Value *V);
101
102 /// getCopyFromParts - Create a value that contains the specified legal parts
103 /// combined into the value they represent.  If the parts combine to a type
104 /// larger then ValueVT then AssertOp can be used to specify whether the extra
105 /// bits are known to be zero (ISD::AssertZext) or sign extended from ValueVT
106 /// (ISD::AssertSext).
107 static SDValue getCopyFromParts(SelectionDAG &DAG, SDLoc DL,
108                                 const SDValue *Parts,
109                                 unsigned NumParts, MVT PartVT, EVT ValueVT,
110                                 const Value *V,
111                                 ISD::NodeType AssertOp = ISD::DELETED_NODE) {
112   if (ValueVT.isVector())
113     return getCopyFromPartsVector(DAG, DL, Parts, NumParts,
114                                   PartVT, ValueVT, V);
115
116   assert(NumParts > 0 && "No parts to assemble!");
117   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
118   SDValue Val = Parts[0];
119
120   if (NumParts > 1) {
121     // Assemble the value from multiple parts.
122     if (ValueVT.isInteger()) {
123       unsigned PartBits = PartVT.getSizeInBits();
124       unsigned ValueBits = ValueVT.getSizeInBits();
125
126       // Assemble the power of 2 part.
127       unsigned RoundParts = NumParts & (NumParts - 1) ?
128         1 << Log2_32(NumParts) : NumParts;
129       unsigned RoundBits = PartBits * RoundParts;
130       EVT RoundVT = RoundBits == ValueBits ?
131         ValueVT : EVT::getIntegerVT(*DAG.getContext(), RoundBits);
132       SDValue Lo, Hi;
133
134       EVT HalfVT = EVT::getIntegerVT(*DAG.getContext(), RoundBits/2);
135
136       if (RoundParts > 2) {
137         Lo = getCopyFromParts(DAG, DL, Parts, RoundParts / 2,
138                               PartVT, HalfVT, V);
139         Hi = getCopyFromParts(DAG, DL, Parts + RoundParts / 2,
140                               RoundParts / 2, PartVT, HalfVT, V);
141       } else {
142         Lo = DAG.getNode(ISD::BITCAST, DL, HalfVT, Parts[0]);
143         Hi = DAG.getNode(ISD::BITCAST, DL, HalfVT, Parts[1]);
144       }
145
146       if (TLI.isBigEndian())
147         std::swap(Lo, Hi);
148
149       Val = DAG.getNode(ISD::BUILD_PAIR, DL, RoundVT, Lo, Hi);
150
151       if (RoundParts < NumParts) {
152         // Assemble the trailing non-power-of-2 part.
153         unsigned OddParts = NumParts - RoundParts;
154         EVT OddVT = EVT::getIntegerVT(*DAG.getContext(), OddParts * PartBits);
155         Hi = getCopyFromParts(DAG, DL,
156                               Parts + RoundParts, OddParts, PartVT, OddVT, V);
157
158         // Combine the round and odd parts.
159         Lo = Val;
160         if (TLI.isBigEndian())
161           std::swap(Lo, Hi);
162         EVT TotalVT = EVT::getIntegerVT(*DAG.getContext(), NumParts * PartBits);
163         Hi = DAG.getNode(ISD::ANY_EXTEND, DL, TotalVT, Hi);
164         Hi = DAG.getNode(ISD::SHL, DL, TotalVT, Hi,
165                          DAG.getConstant(Lo.getValueType().getSizeInBits(),
166                                          TLI.getPointerTy()));
167         Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, TotalVT, Lo);
168         Val = DAG.getNode(ISD::OR, DL, TotalVT, Lo, Hi);
169       }
170     } else if (PartVT.isFloatingPoint()) {
171       // FP split into multiple FP parts (for ppcf128)
172       assert(ValueVT == EVT(MVT::ppcf128) && PartVT == MVT::f64 &&
173              "Unexpected split");
174       SDValue Lo, Hi;
175       Lo = DAG.getNode(ISD::BITCAST, DL, EVT(MVT::f64), Parts[0]);
176       Hi = DAG.getNode(ISD::BITCAST, DL, EVT(MVT::f64), Parts[1]);
177       if (TLI.hasBigEndianPartOrdering(ValueVT))
178         std::swap(Lo, Hi);
179       Val = DAG.getNode(ISD::BUILD_PAIR, DL, ValueVT, Lo, Hi);
180     } else {
181       // FP split into integer parts (soft fp)
182       assert(ValueVT.isFloatingPoint() && PartVT.isInteger() &&
183              !PartVT.isVector() && "Unexpected split");
184       EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), ValueVT.getSizeInBits());
185       Val = getCopyFromParts(DAG, DL, Parts, NumParts, PartVT, IntVT, V);
186     }
187   }
188
189   // There is now one part, held in Val.  Correct it to match ValueVT.
190   EVT PartEVT = Val.getValueType();
191
192   if (PartEVT == ValueVT)
193     return Val;
194
195   if (PartEVT.isInteger() && ValueVT.isInteger()) {
196     if (ValueVT.bitsLT(PartEVT)) {
197       // For a truncate, see if we have any information to
198       // indicate whether the truncated bits will always be
199       // zero or sign-extension.
200       if (AssertOp != ISD::DELETED_NODE)
201         Val = DAG.getNode(AssertOp, DL, PartEVT, Val,
202                           DAG.getValueType(ValueVT));
203       return DAG.getNode(ISD::TRUNCATE, DL, ValueVT, Val);
204     }
205     return DAG.getNode(ISD::ANY_EXTEND, DL, ValueVT, Val);
206   }
207
208   if (PartEVT.isFloatingPoint() && ValueVT.isFloatingPoint()) {
209     // FP_ROUND's are always exact here.
210     if (ValueVT.bitsLT(Val.getValueType()))
211       return DAG.getNode(ISD::FP_ROUND, DL, ValueVT, Val,
212                          DAG.getTargetConstant(1, TLI.getPointerTy()));
213
214     return DAG.getNode(ISD::FP_EXTEND, DL, ValueVT, Val);
215   }
216
217   if (PartEVT.getSizeInBits() == ValueVT.getSizeInBits())
218     return DAG.getNode(ISD::BITCAST, DL, ValueVT, Val);
219
220   llvm_unreachable("Unknown mismatch!");
221 }
222
223 static void diagnosePossiblyInvalidConstraint(LLVMContext &Ctx, const Value *V,
224                                               const Twine &ErrMsg) {
225   const Instruction *I = dyn_cast_or_null<Instruction>(V);
226   if (!V)
227     return Ctx.emitError(ErrMsg);
228
229   const char *AsmError = ", possible invalid constraint for vector type";
230   if (const CallInst *CI = dyn_cast<CallInst>(I))
231     if (isa<InlineAsm>(CI->getCalledValue()))
232       return Ctx.emitError(I, ErrMsg + AsmError);
233
234   return Ctx.emitError(I, ErrMsg);
235 }
236
237 /// getCopyFromPartsVector - Create a value that contains the specified legal
238 /// parts combined into the value they represent.  If the parts combine to a
239 /// type larger then ValueVT then AssertOp can be used to specify whether the
240 /// extra bits are known to be zero (ISD::AssertZext) or sign extended from
241 /// ValueVT (ISD::AssertSext).
242 static SDValue getCopyFromPartsVector(SelectionDAG &DAG, SDLoc DL,
243                                       const SDValue *Parts, unsigned NumParts,
244                                       MVT PartVT, EVT ValueVT, const Value *V) {
245   assert(ValueVT.isVector() && "Not a vector value");
246   assert(NumParts > 0 && "No parts to assemble!");
247   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
248   SDValue Val = Parts[0];
249
250   // Handle a multi-element vector.
251   if (NumParts > 1) {
252     EVT IntermediateVT;
253     MVT RegisterVT;
254     unsigned NumIntermediates;
255     unsigned NumRegs =
256     TLI.getVectorTypeBreakdown(*DAG.getContext(), ValueVT, IntermediateVT,
257                                NumIntermediates, RegisterVT);
258     assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
259     NumParts = NumRegs; // Silence a compiler warning.
260     assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
261     assert(RegisterVT == Parts[0].getSimpleValueType() &&
262            "Part type doesn't match part!");
263
264     // Assemble the parts into intermediate operands.
265     SmallVector<SDValue, 8> Ops(NumIntermediates);
266     if (NumIntermediates == NumParts) {
267       // If the register was not expanded, truncate or copy the value,
268       // as appropriate.
269       for (unsigned i = 0; i != NumParts; ++i)
270         Ops[i] = getCopyFromParts(DAG, DL, &Parts[i], 1,
271                                   PartVT, IntermediateVT, V);
272     } else if (NumParts > 0) {
273       // If the intermediate type was expanded, build the intermediate
274       // operands from the parts.
275       assert(NumParts % NumIntermediates == 0 &&
276              "Must expand into a divisible number of parts!");
277       unsigned Factor = NumParts / NumIntermediates;
278       for (unsigned i = 0; i != NumIntermediates; ++i)
279         Ops[i] = getCopyFromParts(DAG, DL, &Parts[i * Factor], Factor,
280                                   PartVT, IntermediateVT, V);
281     }
282
283     // Build a vector with BUILD_VECTOR or CONCAT_VECTORS from the
284     // intermediate operands.
285     Val = DAG.getNode(IntermediateVT.isVector() ? ISD::CONCAT_VECTORS
286                                                 : ISD::BUILD_VECTOR,
287                       DL, ValueVT, Ops);
288   }
289
290   // There is now one part, held in Val.  Correct it to match ValueVT.
291   EVT PartEVT = Val.getValueType();
292
293   if (PartEVT == ValueVT)
294     return Val;
295
296   if (PartEVT.isVector()) {
297     // If the element type of the source/dest vectors are the same, but the
298     // parts vector has more elements than the value vector, then we have a
299     // vector widening case (e.g. <2 x float> -> <4 x float>).  Extract the
300     // elements we want.
301     if (PartEVT.getVectorElementType() == ValueVT.getVectorElementType()) {
302       assert(PartEVT.getVectorNumElements() > ValueVT.getVectorNumElements() &&
303              "Cannot narrow, it would be a lossy transformation");
304       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, ValueVT, Val,
305                          DAG.getConstant(0, TLI.getVectorIdxTy()));
306     }
307
308     // Vector/Vector bitcast.
309     if (ValueVT.getSizeInBits() == PartEVT.getSizeInBits())
310       return DAG.getNode(ISD::BITCAST, DL, ValueVT, Val);
311
312     assert(PartEVT.getVectorNumElements() == ValueVT.getVectorNumElements() &&
313       "Cannot handle this kind of promotion");
314     // Promoted vector extract
315     bool Smaller = ValueVT.bitsLE(PartEVT);
316     return DAG.getNode((Smaller ? ISD::TRUNCATE : ISD::ANY_EXTEND),
317                        DL, ValueVT, Val);
318
319   }
320
321   // Trivial bitcast if the types are the same size and the destination
322   // vector type is legal.
323   if (PartEVT.getSizeInBits() == ValueVT.getSizeInBits() &&
324       TLI.isTypeLegal(ValueVT))
325     return DAG.getNode(ISD::BITCAST, DL, ValueVT, Val);
326
327   // Handle cases such as i8 -> <1 x i1>
328   if (ValueVT.getVectorNumElements() != 1) {
329     diagnosePossiblyInvalidConstraint(*DAG.getContext(), V,
330                                       "non-trivial scalar-to-vector conversion");
331     return DAG.getUNDEF(ValueVT);
332   }
333
334   if (ValueVT.getVectorNumElements() == 1 &&
335       ValueVT.getVectorElementType() != PartEVT) {
336     bool Smaller = ValueVT.bitsLE(PartEVT);
337     Val = DAG.getNode((Smaller ? ISD::TRUNCATE : ISD::ANY_EXTEND),
338                        DL, ValueVT.getScalarType(), Val);
339   }
340
341   return DAG.getNode(ISD::BUILD_VECTOR, DL, ValueVT, Val);
342 }
343
344 static void getCopyToPartsVector(SelectionDAG &DAG, SDLoc dl,
345                                  SDValue Val, SDValue *Parts, unsigned NumParts,
346                                  MVT PartVT, const Value *V);
347
348 /// getCopyToParts - Create a series of nodes that contain the specified value
349 /// split into legal parts.  If the parts contain more bits than Val, then, for
350 /// integers, ExtendKind can be used to specify how to generate the extra bits.
351 static void getCopyToParts(SelectionDAG &DAG, SDLoc DL,
352                            SDValue Val, SDValue *Parts, unsigned NumParts,
353                            MVT PartVT, const Value *V,
354                            ISD::NodeType ExtendKind = ISD::ANY_EXTEND) {
355   EVT ValueVT = Val.getValueType();
356
357   // Handle the vector case separately.
358   if (ValueVT.isVector())
359     return getCopyToPartsVector(DAG, DL, Val, Parts, NumParts, PartVT, V);
360
361   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
362   unsigned PartBits = PartVT.getSizeInBits();
363   unsigned OrigNumParts = NumParts;
364   assert(TLI.isTypeLegal(PartVT) && "Copying to an illegal type!");
365
366   if (NumParts == 0)
367     return;
368
369   assert(!ValueVT.isVector() && "Vector case handled elsewhere");
370   EVT PartEVT = PartVT;
371   if (PartEVT == ValueVT) {
372     assert(NumParts == 1 && "No-op copy with multiple parts!");
373     Parts[0] = Val;
374     return;
375   }
376
377   if (NumParts * PartBits > ValueVT.getSizeInBits()) {
378     // If the parts cover more bits than the value has, promote the value.
379     if (PartVT.isFloatingPoint() && ValueVT.isFloatingPoint()) {
380       assert(NumParts == 1 && "Do not know what to promote to!");
381       Val = DAG.getNode(ISD::FP_EXTEND, DL, PartVT, Val);
382     } else {
383       assert((PartVT.isInteger() || PartVT == MVT::x86mmx) &&
384              ValueVT.isInteger() &&
385              "Unknown mismatch!");
386       ValueVT = EVT::getIntegerVT(*DAG.getContext(), NumParts * PartBits);
387       Val = DAG.getNode(ExtendKind, DL, ValueVT, Val);
388       if (PartVT == MVT::x86mmx)
389         Val = DAG.getNode(ISD::BITCAST, DL, PartVT, Val);
390     }
391   } else if (PartBits == ValueVT.getSizeInBits()) {
392     // Different types of the same size.
393     assert(NumParts == 1 && PartEVT != ValueVT);
394     Val = DAG.getNode(ISD::BITCAST, DL, PartVT, Val);
395   } else if (NumParts * PartBits < ValueVT.getSizeInBits()) {
396     // If the parts cover less bits than value has, truncate the value.
397     assert((PartVT.isInteger() || PartVT == MVT::x86mmx) &&
398            ValueVT.isInteger() &&
399            "Unknown mismatch!");
400     ValueVT = EVT::getIntegerVT(*DAG.getContext(), NumParts * PartBits);
401     Val = DAG.getNode(ISD::TRUNCATE, DL, ValueVT, Val);
402     if (PartVT == MVT::x86mmx)
403       Val = DAG.getNode(ISD::BITCAST, DL, PartVT, Val);
404   }
405
406   // The value may have changed - recompute ValueVT.
407   ValueVT = Val.getValueType();
408   assert(NumParts * PartBits == ValueVT.getSizeInBits() &&
409          "Failed to tile the value with PartVT!");
410
411   if (NumParts == 1) {
412     if (PartEVT != ValueVT)
413       diagnosePossiblyInvalidConstraint(*DAG.getContext(), V,
414                                         "scalar-to-vector conversion failed");
415
416     Parts[0] = Val;
417     return;
418   }
419
420   // Expand the value into multiple parts.
421   if (NumParts & (NumParts - 1)) {
422     // The number of parts is not a power of 2.  Split off and copy the tail.
423     assert(PartVT.isInteger() && ValueVT.isInteger() &&
424            "Do not know what to expand to!");
425     unsigned RoundParts = 1 << Log2_32(NumParts);
426     unsigned RoundBits = RoundParts * PartBits;
427     unsigned OddParts = NumParts - RoundParts;
428     SDValue OddVal = DAG.getNode(ISD::SRL, DL, ValueVT, Val,
429                                  DAG.getIntPtrConstant(RoundBits));
430     getCopyToParts(DAG, DL, OddVal, Parts + RoundParts, OddParts, PartVT, V);
431
432     if (TLI.isBigEndian())
433       // The odd parts were reversed by getCopyToParts - unreverse them.
434       std::reverse(Parts + RoundParts, Parts + NumParts);
435
436     NumParts = RoundParts;
437     ValueVT = EVT::getIntegerVT(*DAG.getContext(), NumParts * PartBits);
438     Val = DAG.getNode(ISD::TRUNCATE, DL, ValueVT, Val);
439   }
440
441   // The number of parts is a power of 2.  Repeatedly bisect the value using
442   // EXTRACT_ELEMENT.
443   Parts[0] = DAG.getNode(ISD::BITCAST, DL,
444                          EVT::getIntegerVT(*DAG.getContext(),
445                                            ValueVT.getSizeInBits()),
446                          Val);
447
448   for (unsigned StepSize = NumParts; StepSize > 1; StepSize /= 2) {
449     for (unsigned i = 0; i < NumParts; i += StepSize) {
450       unsigned ThisBits = StepSize * PartBits / 2;
451       EVT ThisVT = EVT::getIntegerVT(*DAG.getContext(), ThisBits);
452       SDValue &Part0 = Parts[i];
453       SDValue &Part1 = Parts[i+StepSize/2];
454
455       Part1 = DAG.getNode(ISD::EXTRACT_ELEMENT, DL,
456                           ThisVT, Part0, DAG.getIntPtrConstant(1));
457       Part0 = DAG.getNode(ISD::EXTRACT_ELEMENT, DL,
458                           ThisVT, Part0, DAG.getIntPtrConstant(0));
459
460       if (ThisBits == PartBits && ThisVT != PartVT) {
461         Part0 = DAG.getNode(ISD::BITCAST, DL, PartVT, Part0);
462         Part1 = DAG.getNode(ISD::BITCAST, DL, PartVT, Part1);
463       }
464     }
465   }
466
467   if (TLI.isBigEndian())
468     std::reverse(Parts, Parts + OrigNumParts);
469 }
470
471
472 /// getCopyToPartsVector - Create a series of nodes that contain the specified
473 /// value split into legal parts.
474 static void getCopyToPartsVector(SelectionDAG &DAG, SDLoc DL,
475                                  SDValue Val, SDValue *Parts, unsigned NumParts,
476                                  MVT PartVT, const Value *V) {
477   EVT ValueVT = Val.getValueType();
478   assert(ValueVT.isVector() && "Not a vector");
479   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
480
481   if (NumParts == 1) {
482     EVT PartEVT = PartVT;
483     if (PartEVT == ValueVT) {
484       // Nothing to do.
485     } else if (PartVT.getSizeInBits() == ValueVT.getSizeInBits()) {
486       // Bitconvert vector->vector case.
487       Val = DAG.getNode(ISD::BITCAST, DL, PartVT, Val);
488     } else if (PartVT.isVector() &&
489                PartEVT.getVectorElementType() == ValueVT.getVectorElementType() &&
490                PartEVT.getVectorNumElements() > ValueVT.getVectorNumElements()) {
491       EVT ElementVT = PartVT.getVectorElementType();
492       // Vector widening case, e.g. <2 x float> -> <4 x float>.  Shuffle in
493       // undef elements.
494       SmallVector<SDValue, 16> Ops;
495       for (unsigned i = 0, e = ValueVT.getVectorNumElements(); i != e; ++i)
496         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
497                                   ElementVT, Val, DAG.getConstant(i,
498                                                   TLI.getVectorIdxTy())));
499
500       for (unsigned i = ValueVT.getVectorNumElements(),
501            e = PartVT.getVectorNumElements(); i != e; ++i)
502         Ops.push_back(DAG.getUNDEF(ElementVT));
503
504       Val = DAG.getNode(ISD::BUILD_VECTOR, DL, PartVT, Ops);
505
506       // FIXME: Use CONCAT for 2x -> 4x.
507
508       //SDValue UndefElts = DAG.getUNDEF(VectorTy);
509       //Val = DAG.getNode(ISD::CONCAT_VECTORS, DL, PartVT, Val, UndefElts);
510     } else if (PartVT.isVector() &&
511                PartEVT.getVectorElementType().bitsGE(
512                  ValueVT.getVectorElementType()) &&
513                PartEVT.getVectorNumElements() == ValueVT.getVectorNumElements()) {
514
515       // Promoted vector extract
516       bool Smaller = PartEVT.bitsLE(ValueVT);
517       Val = DAG.getNode((Smaller ? ISD::TRUNCATE : ISD::ANY_EXTEND),
518                         DL, PartVT, Val);
519     } else{
520       // Vector -> scalar conversion.
521       assert(ValueVT.getVectorNumElements() == 1 &&
522              "Only trivial vector-to-scalar conversions should get here!");
523       Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
524                         PartVT, Val, DAG.getConstant(0, TLI.getVectorIdxTy()));
525
526       bool Smaller = ValueVT.bitsLE(PartVT);
527       Val = DAG.getNode((Smaller ? ISD::TRUNCATE : ISD::ANY_EXTEND),
528                          DL, PartVT, Val);
529     }
530
531     Parts[0] = Val;
532     return;
533   }
534
535   // Handle a multi-element vector.
536   EVT IntermediateVT;
537   MVT RegisterVT;
538   unsigned NumIntermediates;
539   unsigned NumRegs = TLI.getVectorTypeBreakdown(*DAG.getContext(), ValueVT,
540                                                 IntermediateVT,
541                                                 NumIntermediates, RegisterVT);
542   unsigned NumElements = ValueVT.getVectorNumElements();
543
544   assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
545   NumParts = NumRegs; // Silence a compiler warning.
546   assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
547
548   // Split the vector into intermediate operands.
549   SmallVector<SDValue, 8> Ops(NumIntermediates);
550   for (unsigned i = 0; i != NumIntermediates; ++i) {
551     if (IntermediateVT.isVector())
552       Ops[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL,
553                            IntermediateVT, Val,
554                    DAG.getConstant(i * (NumElements / NumIntermediates),
555                                    TLI.getVectorIdxTy()));
556     else
557       Ops[i] = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
558                            IntermediateVT, Val,
559                            DAG.getConstant(i, TLI.getVectorIdxTy()));
560   }
561
562   // Split the intermediate operands into legal parts.
563   if (NumParts == NumIntermediates) {
564     // If the register was not expanded, promote or copy the value,
565     // as appropriate.
566     for (unsigned i = 0; i != NumParts; ++i)
567       getCopyToParts(DAG, DL, Ops[i], &Parts[i], 1, PartVT, V);
568   } else if (NumParts > 0) {
569     // If the intermediate type was expanded, split each the value into
570     // legal parts.
571     assert(NumIntermediates != 0 && "division by zero");
572     assert(NumParts % NumIntermediates == 0 &&
573            "Must expand into a divisible number of parts!");
574     unsigned Factor = NumParts / NumIntermediates;
575     for (unsigned i = 0; i != NumIntermediates; ++i)
576       getCopyToParts(DAG, DL, Ops[i], &Parts[i*Factor], Factor, PartVT, V);
577   }
578 }
579
580 namespace {
581   /// RegsForValue - This struct represents the registers (physical or virtual)
582   /// that a particular set of values is assigned, and the type information
583   /// about the value. The most common situation is to represent one value at a
584   /// time, but struct or array values are handled element-wise as multiple
585   /// values.  The splitting of aggregates is performed recursively, so that we
586   /// never have aggregate-typed registers. The values at this point do not
587   /// necessarily have legal types, so each value may require one or more
588   /// registers of some legal type.
589   ///
590   struct RegsForValue {
591     /// ValueVTs - The value types of the values, which may not be legal, and
592     /// may need be promoted or synthesized from one or more registers.
593     ///
594     SmallVector<EVT, 4> ValueVTs;
595
596     /// RegVTs - The value types of the registers. This is the same size as
597     /// ValueVTs and it records, for each value, what the type of the assigned
598     /// register or registers are. (Individual values are never synthesized
599     /// from more than one type of register.)
600     ///
601     /// With virtual registers, the contents of RegVTs is redundant with TLI's
602     /// getRegisterType member function, however when with physical registers
603     /// it is necessary to have a separate record of the types.
604     ///
605     SmallVector<MVT, 4> RegVTs;
606
607     /// Regs - This list holds the registers assigned to the values.
608     /// Each legal or promoted value requires one register, and each
609     /// expanded value requires multiple registers.
610     ///
611     SmallVector<unsigned, 4> Regs;
612
613     RegsForValue() {}
614
615     RegsForValue(const SmallVector<unsigned, 4> &regs,
616                  MVT regvt, EVT valuevt)
617       : ValueVTs(1, valuevt), RegVTs(1, regvt), Regs(regs) {}
618
619     RegsForValue(LLVMContext &Context, const TargetLowering &tli,
620                  unsigned Reg, Type *Ty) {
621       ComputeValueVTs(tli, Ty, ValueVTs);
622
623       for (unsigned Value = 0, e = ValueVTs.size(); Value != e; ++Value) {
624         EVT ValueVT = ValueVTs[Value];
625         unsigned NumRegs = tli.getNumRegisters(Context, ValueVT);
626         MVT RegisterVT = tli.getRegisterType(Context, ValueVT);
627         for (unsigned i = 0; i != NumRegs; ++i)
628           Regs.push_back(Reg + i);
629         RegVTs.push_back(RegisterVT);
630         Reg += NumRegs;
631       }
632     }
633
634     /// append - Add the specified values to this one.
635     void append(const RegsForValue &RHS) {
636       ValueVTs.append(RHS.ValueVTs.begin(), RHS.ValueVTs.end());
637       RegVTs.append(RHS.RegVTs.begin(), RHS.RegVTs.end());
638       Regs.append(RHS.Regs.begin(), RHS.Regs.end());
639     }
640
641     /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
642     /// this value and returns the result as a ValueVTs value.  This uses
643     /// Chain/Flag as the input and updates them for the output Chain/Flag.
644     /// If the Flag pointer is NULL, no flag is used.
645     SDValue getCopyFromRegs(SelectionDAG &DAG, FunctionLoweringInfo &FuncInfo,
646                             SDLoc dl,
647                             SDValue &Chain, SDValue *Flag,
648                             const Value *V = nullptr) const;
649
650     /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
651     /// specified value into the registers specified by this object.  This uses
652     /// Chain/Flag as the input and updates them for the output Chain/Flag.
653     /// If the Flag pointer is NULL, no flag is used.
654     void
655     getCopyToRegs(SDValue Val, SelectionDAG &DAG, SDLoc dl, SDValue &Chain,
656                   SDValue *Flag, const Value *V,
657                   ISD::NodeType PreferredExtendType = ISD::ANY_EXTEND) const;
658
659     /// AddInlineAsmOperands - Add this value to the specified inlineasm node
660     /// operand list.  This adds the code marker, matching input operand index
661     /// (if applicable), and includes the number of values added into it.
662     void AddInlineAsmOperands(unsigned Kind,
663                               bool HasMatching, unsigned MatchingIdx,
664                               SelectionDAG &DAG,
665                               std::vector<SDValue> &Ops) const;
666   };
667 }
668
669 /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
670 /// this value and returns the result as a ValueVT value.  This uses
671 /// Chain/Flag as the input and updates them for the output Chain/Flag.
672 /// If the Flag pointer is NULL, no flag is used.
673 SDValue RegsForValue::getCopyFromRegs(SelectionDAG &DAG,
674                                       FunctionLoweringInfo &FuncInfo,
675                                       SDLoc dl,
676                                       SDValue &Chain, SDValue *Flag,
677                                       const Value *V) const {
678   // A Value with type {} or [0 x %t] needs no registers.
679   if (ValueVTs.empty())
680     return SDValue();
681
682   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
683
684   // Assemble the legal parts into the final values.
685   SmallVector<SDValue, 4> Values(ValueVTs.size());
686   SmallVector<SDValue, 8> Parts;
687   for (unsigned Value = 0, Part = 0, e = ValueVTs.size(); Value != e; ++Value) {
688     // Copy the legal parts from the registers.
689     EVT ValueVT = ValueVTs[Value];
690     unsigned NumRegs = TLI.getNumRegisters(*DAG.getContext(), ValueVT);
691     MVT RegisterVT = RegVTs[Value];
692
693     Parts.resize(NumRegs);
694     for (unsigned i = 0; i != NumRegs; ++i) {
695       SDValue P;
696       if (!Flag) {
697         P = DAG.getCopyFromReg(Chain, dl, Regs[Part+i], RegisterVT);
698       } else {
699         P = DAG.getCopyFromReg(Chain, dl, Regs[Part+i], RegisterVT, *Flag);
700         *Flag = P.getValue(2);
701       }
702
703       Chain = P.getValue(1);
704       Parts[i] = P;
705
706       // If the source register was virtual and if we know something about it,
707       // add an assert node.
708       if (!TargetRegisterInfo::isVirtualRegister(Regs[Part+i]) ||
709           !RegisterVT.isInteger() || RegisterVT.isVector())
710         continue;
711
712       const FunctionLoweringInfo::LiveOutInfo *LOI =
713         FuncInfo.GetLiveOutRegInfo(Regs[Part+i]);
714       if (!LOI)
715         continue;
716
717       unsigned RegSize = RegisterVT.getSizeInBits();
718       unsigned NumSignBits = LOI->NumSignBits;
719       unsigned NumZeroBits = LOI->KnownZero.countLeadingOnes();
720
721       if (NumZeroBits == RegSize) {
722         // The current value is a zero.
723         // Explicitly express that as it would be easier for
724         // optimizations to kick in.
725         Parts[i] = DAG.getConstant(0, RegisterVT);
726         continue;
727       }
728
729       // FIXME: We capture more information than the dag can represent.  For
730       // now, just use the tightest assertzext/assertsext possible.
731       bool isSExt = true;
732       EVT FromVT(MVT::Other);
733       if (NumSignBits == RegSize)
734         isSExt = true, FromVT = MVT::i1;   // ASSERT SEXT 1
735       else if (NumZeroBits >= RegSize-1)
736         isSExt = false, FromVT = MVT::i1;  // ASSERT ZEXT 1
737       else if (NumSignBits > RegSize-8)
738         isSExt = true, FromVT = MVT::i8;   // ASSERT SEXT 8
739       else if (NumZeroBits >= RegSize-8)
740         isSExt = false, FromVT = MVT::i8;  // ASSERT ZEXT 8
741       else if (NumSignBits > RegSize-16)
742         isSExt = true, FromVT = MVT::i16;  // ASSERT SEXT 16
743       else if (NumZeroBits >= RegSize-16)
744         isSExt = false, FromVT = MVT::i16; // ASSERT ZEXT 16
745       else if (NumSignBits > RegSize-32)
746         isSExt = true, FromVT = MVT::i32;  // ASSERT SEXT 32
747       else if (NumZeroBits >= RegSize-32)
748         isSExt = false, FromVT = MVT::i32; // ASSERT ZEXT 32
749       else
750         continue;
751
752       // Add an assertion node.
753       assert(FromVT != MVT::Other);
754       Parts[i] = DAG.getNode(isSExt ? ISD::AssertSext : ISD::AssertZext, dl,
755                              RegisterVT, P, DAG.getValueType(FromVT));
756     }
757
758     Values[Value] = getCopyFromParts(DAG, dl, Parts.begin(),
759                                      NumRegs, RegisterVT, ValueVT, V);
760     Part += NumRegs;
761     Parts.clear();
762   }
763
764   return DAG.getNode(ISD::MERGE_VALUES, dl, DAG.getVTList(ValueVTs), Values);
765 }
766
767 /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
768 /// specified value into the registers specified by this object.  This uses
769 /// Chain/Flag as the input and updates them for the output Chain/Flag.
770 /// If the Flag pointer is NULL, no flag is used.
771 void RegsForValue::getCopyToRegs(SDValue Val, SelectionDAG &DAG, SDLoc dl,
772                                  SDValue &Chain, SDValue *Flag, const Value *V,
773                                  ISD::NodeType PreferredExtendType) const {
774   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
775   ISD::NodeType ExtendKind = PreferredExtendType;
776
777   // Get the list of the values's legal parts.
778   unsigned NumRegs = Regs.size();
779   SmallVector<SDValue, 8> Parts(NumRegs);
780   for (unsigned Value = 0, Part = 0, e = ValueVTs.size(); Value != e; ++Value) {
781     EVT ValueVT = ValueVTs[Value];
782     unsigned NumParts = TLI.getNumRegisters(*DAG.getContext(), ValueVT);
783     MVT RegisterVT = RegVTs[Value];
784
785     if (ExtendKind == ISD::ANY_EXTEND && TLI.isZExtFree(Val, RegisterVT))
786       ExtendKind = ISD::ZERO_EXTEND;
787
788     getCopyToParts(DAG, dl, Val.getValue(Val.getResNo() + Value),
789                    &Parts[Part], NumParts, RegisterVT, V, ExtendKind);
790     Part += NumParts;
791   }
792
793   // Copy the parts into the registers.
794   SmallVector<SDValue, 8> Chains(NumRegs);
795   for (unsigned i = 0; i != NumRegs; ++i) {
796     SDValue Part;
797     if (!Flag) {
798       Part = DAG.getCopyToReg(Chain, dl, Regs[i], Parts[i]);
799     } else {
800       Part = DAG.getCopyToReg(Chain, dl, Regs[i], Parts[i], *Flag);
801       *Flag = Part.getValue(1);
802     }
803
804     Chains[i] = Part.getValue(0);
805   }
806
807   if (NumRegs == 1 || Flag)
808     // If NumRegs > 1 && Flag is used then the use of the last CopyToReg is
809     // flagged to it. That is the CopyToReg nodes and the user are considered
810     // a single scheduling unit. If we create a TokenFactor and return it as
811     // chain, then the TokenFactor is both a predecessor (operand) of the
812     // user as well as a successor (the TF operands are flagged to the user).
813     // c1, f1 = CopyToReg
814     // c2, f2 = CopyToReg
815     // c3     = TokenFactor c1, c2
816     // ...
817     //        = op c3, ..., f2
818     Chain = Chains[NumRegs-1];
819   else
820     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
821 }
822
823 /// AddInlineAsmOperands - Add this value to the specified inlineasm node
824 /// operand list.  This adds the code marker and includes the number of
825 /// values added into it.
826 void RegsForValue::AddInlineAsmOperands(unsigned Code, bool HasMatching,
827                                         unsigned MatchingIdx,
828                                         SelectionDAG &DAG,
829                                         std::vector<SDValue> &Ops) const {
830   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
831
832   unsigned Flag = InlineAsm::getFlagWord(Code, Regs.size());
833   if (HasMatching)
834     Flag = InlineAsm::getFlagWordForMatchingOp(Flag, MatchingIdx);
835   else if (!Regs.empty() &&
836            TargetRegisterInfo::isVirtualRegister(Regs.front())) {
837     // Put the register class of the virtual registers in the flag word.  That
838     // way, later passes can recompute register class constraints for inline
839     // assembly as well as normal instructions.
840     // Don't do this for tied operands that can use the regclass information
841     // from the def.
842     const MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
843     const TargetRegisterClass *RC = MRI.getRegClass(Regs.front());
844     Flag = InlineAsm::getFlagWordForRegClass(Flag, RC->getID());
845   }
846
847   SDValue Res = DAG.getTargetConstant(Flag, MVT::i32);
848   Ops.push_back(Res);
849
850   unsigned SP = TLI.getStackPointerRegisterToSaveRestore();
851   for (unsigned Value = 0, Reg = 0, e = ValueVTs.size(); Value != e; ++Value) {
852     unsigned NumRegs = TLI.getNumRegisters(*DAG.getContext(), ValueVTs[Value]);
853     MVT RegisterVT = RegVTs[Value];
854     for (unsigned i = 0; i != NumRegs; ++i) {
855       assert(Reg < Regs.size() && "Mismatch in # registers expected");
856       unsigned TheReg = Regs[Reg++];
857       Ops.push_back(DAG.getRegister(TheReg, RegisterVT));
858
859       if (TheReg == SP && Code == InlineAsm::Kind_Clobber) {
860         // If we clobbered the stack pointer, MFI should know about it.
861         assert(DAG.getMachineFunction().getFrameInfo()->
862             hasInlineAsmWithSPAdjust());
863       }
864     }
865   }
866 }
867
868 void SelectionDAGBuilder::init(GCFunctionInfo *gfi, AliasAnalysis &aa,
869                                const TargetLibraryInfo *li) {
870   AA = &aa;
871   GFI = gfi;
872   LibInfo = li;
873   DL = DAG.getTarget().getDataLayout();
874   Context = DAG.getContext();
875   LPadToCallSiteMap.clear();
876 }
877
878 /// clear - Clear out the current SelectionDAG and the associated
879 /// state and prepare this SelectionDAGBuilder object to be used
880 /// for a new block. This doesn't clear out information about
881 /// additional blocks that are needed to complete switch lowering
882 /// or PHI node updating; that information is cleared out as it is
883 /// consumed.
884 void SelectionDAGBuilder::clear() {
885   NodeMap.clear();
886   UnusedArgNodeMap.clear();
887   PendingLoads.clear();
888   PendingExports.clear();
889   CurInst = nullptr;
890   HasTailCall = false;
891   SDNodeOrder = LowestSDNodeOrder;
892   StatepointLowering.clear();
893 }
894
895 /// clearDanglingDebugInfo - Clear the dangling debug information
896 /// map. This function is separated from the clear so that debug
897 /// information that is dangling in a basic block can be properly
898 /// resolved in a different basic block. This allows the
899 /// SelectionDAG to resolve dangling debug information attached
900 /// to PHI nodes.
901 void SelectionDAGBuilder::clearDanglingDebugInfo() {
902   DanglingDebugInfoMap.clear();
903 }
904
905 /// getRoot - Return the current virtual root of the Selection DAG,
906 /// flushing any PendingLoad items. This must be done before emitting
907 /// a store or any other node that may need to be ordered after any
908 /// prior load instructions.
909 ///
910 SDValue SelectionDAGBuilder::getRoot() {
911   if (PendingLoads.empty())
912     return DAG.getRoot();
913
914   if (PendingLoads.size() == 1) {
915     SDValue Root = PendingLoads[0];
916     DAG.setRoot(Root);
917     PendingLoads.clear();
918     return Root;
919   }
920
921   // Otherwise, we have to make a token factor node.
922   SDValue Root = DAG.getNode(ISD::TokenFactor, getCurSDLoc(), MVT::Other,
923                              PendingLoads);
924   PendingLoads.clear();
925   DAG.setRoot(Root);
926   return Root;
927 }
928
929 /// getControlRoot - Similar to getRoot, but instead of flushing all the
930 /// PendingLoad items, flush all the PendingExports items. It is necessary
931 /// to do this before emitting a terminator instruction.
932 ///
933 SDValue SelectionDAGBuilder::getControlRoot() {
934   SDValue Root = DAG.getRoot();
935
936   if (PendingExports.empty())
937     return Root;
938
939   // Turn all of the CopyToReg chains into one factored node.
940   if (Root.getOpcode() != ISD::EntryToken) {
941     unsigned i = 0, e = PendingExports.size();
942     for (; i != e; ++i) {
943       assert(PendingExports[i].getNode()->getNumOperands() > 1);
944       if (PendingExports[i].getNode()->getOperand(0) == Root)
945         break;  // Don't add the root if we already indirectly depend on it.
946     }
947
948     if (i == e)
949       PendingExports.push_back(Root);
950   }
951
952   Root = DAG.getNode(ISD::TokenFactor, getCurSDLoc(), MVT::Other,
953                      PendingExports);
954   PendingExports.clear();
955   DAG.setRoot(Root);
956   return Root;
957 }
958
959 void SelectionDAGBuilder::visit(const Instruction &I) {
960   // Set up outgoing PHI node register values before emitting the terminator.
961   if (isa<TerminatorInst>(&I))
962     HandlePHINodesInSuccessorBlocks(I.getParent());
963
964   ++SDNodeOrder;
965
966   CurInst = &I;
967
968   visit(I.getOpcode(), I);
969
970   if (!isa<TerminatorInst>(&I) && !HasTailCall)
971     CopyToExportRegsIfNeeded(&I);
972
973   CurInst = nullptr;
974 }
975
976 void SelectionDAGBuilder::visitPHI(const PHINode &) {
977   llvm_unreachable("SelectionDAGBuilder shouldn't visit PHI nodes!");
978 }
979
980 void SelectionDAGBuilder::visit(unsigned Opcode, const User &I) {
981   // Note: this doesn't use InstVisitor, because it has to work with
982   // ConstantExpr's in addition to instructions.
983   switch (Opcode) {
984   default: llvm_unreachable("Unknown instruction type encountered!");
985     // Build the switch statement using the Instruction.def file.
986 #define HANDLE_INST(NUM, OPCODE, CLASS) \
987     case Instruction::OPCODE: visit##OPCODE((const CLASS&)I); break;
988 #include "llvm/IR/Instruction.def"
989   }
990 }
991
992 // resolveDanglingDebugInfo - if we saw an earlier dbg_value referring to V,
993 // generate the debug data structures now that we've seen its definition.
994 void SelectionDAGBuilder::resolveDanglingDebugInfo(const Value *V,
995                                                    SDValue Val) {
996   DanglingDebugInfo &DDI = DanglingDebugInfoMap[V];
997   if (DDI.getDI()) {
998     const DbgValueInst *DI = DDI.getDI();
999     DebugLoc dl = DDI.getdl();
1000     unsigned DbgSDNodeOrder = DDI.getSDNodeOrder();
1001     MDLocalVariable *Variable = DI->getVariable();
1002     MDExpression *Expr = DI->getExpression();
1003     assert(Variable->isValidLocationForIntrinsic(dl) &&
1004            "Expected inlined-at fields to agree");
1005     uint64_t Offset = DI->getOffset();
1006     // A dbg.value for an alloca is always indirect.
1007     bool IsIndirect = isa<AllocaInst>(V) || Offset != 0;
1008     SDDbgValue *SDV;
1009     if (Val.getNode()) {
1010       if (!EmitFuncArgumentDbgValue(V, Variable, Expr, dl, Offset, IsIndirect,
1011                                     Val)) {
1012         SDV = DAG.getDbgValue(Variable, Expr, Val.getNode(), Val.getResNo(),
1013                               IsIndirect, Offset, dl, DbgSDNodeOrder);
1014         DAG.AddDbgValue(SDV, Val.getNode(), false);
1015       }
1016     } else
1017       DEBUG(dbgs() << "Dropping debug info for " << *DI << "\n");
1018     DanglingDebugInfoMap[V] = DanglingDebugInfo();
1019   }
1020 }
1021
1022 /// getCopyFromRegs - If there was virtual register allocated for the value V
1023 /// emit CopyFromReg of the specified type Ty. Return empty SDValue() otherwise.
1024 SDValue SelectionDAGBuilder::getCopyFromRegs(const Value *V, Type *Ty) {
1025   DenseMap<const Value *, unsigned>::iterator It = FuncInfo.ValueMap.find(V);
1026   SDValue res;
1027
1028   if (It != FuncInfo.ValueMap.end()) {
1029     unsigned InReg = It->second;
1030     RegsForValue RFV(*DAG.getContext(), DAG.getTargetLoweringInfo(), InReg,
1031                      Ty);
1032     SDValue Chain = DAG.getEntryNode();
1033     res = RFV.getCopyFromRegs(DAG, FuncInfo, getCurSDLoc(), Chain, nullptr, V);
1034     resolveDanglingDebugInfo(V, res);
1035   }
1036
1037   return res;
1038 }
1039
1040 /// getValue - Return an SDValue for the given Value.
1041 SDValue SelectionDAGBuilder::getValue(const Value *V) {
1042   // If we already have an SDValue for this value, use it. It's important
1043   // to do this first, so that we don't create a CopyFromReg if we already
1044   // have a regular SDValue.
1045   SDValue &N = NodeMap[V];
1046   if (N.getNode()) return N;
1047
1048   // If there's a virtual register allocated and initialized for this
1049   // value, use it.
1050   SDValue copyFromReg = getCopyFromRegs(V, V->getType());
1051   if (copyFromReg.getNode()) {
1052     return copyFromReg;
1053   }
1054
1055   // Otherwise create a new SDValue and remember it.
1056   SDValue Val = getValueImpl(V);
1057   NodeMap[V] = Val;
1058   resolveDanglingDebugInfo(V, Val);
1059   return Val;
1060 }
1061
1062 /// getNonRegisterValue - Return an SDValue for the given Value, but
1063 /// don't look in FuncInfo.ValueMap for a virtual register.
1064 SDValue SelectionDAGBuilder::getNonRegisterValue(const Value *V) {
1065   // If we already have an SDValue for this value, use it.
1066   SDValue &N = NodeMap[V];
1067   if (N.getNode()) return N;
1068
1069   // Otherwise create a new SDValue and remember it.
1070   SDValue Val = getValueImpl(V);
1071   NodeMap[V] = Val;
1072   resolveDanglingDebugInfo(V, Val);
1073   return Val;
1074 }
1075
1076 /// getValueImpl - Helper function for getValue and getNonRegisterValue.
1077 /// Create an SDValue for the given value.
1078 SDValue SelectionDAGBuilder::getValueImpl(const Value *V) {
1079   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1080
1081   if (const Constant *C = dyn_cast<Constant>(V)) {
1082     EVT VT = TLI.getValueType(V->getType(), true);
1083
1084     if (const ConstantInt *CI = dyn_cast<ConstantInt>(C))
1085       return DAG.getConstant(*CI, VT);
1086
1087     if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
1088       return DAG.getGlobalAddress(GV, getCurSDLoc(), VT);
1089
1090     if (isa<ConstantPointerNull>(C)) {
1091       unsigned AS = V->getType()->getPointerAddressSpace();
1092       return DAG.getConstant(0, TLI.getPointerTy(AS));
1093     }
1094
1095     if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
1096       return DAG.getConstantFP(*CFP, VT);
1097
1098     if (isa<UndefValue>(C) && !V->getType()->isAggregateType())
1099       return DAG.getUNDEF(VT);
1100
1101     if (const ConstantExpr *CE = dyn_cast<ConstantExpr>(C)) {
1102       visit(CE->getOpcode(), *CE);
1103       SDValue N1 = NodeMap[V];
1104       assert(N1.getNode() && "visit didn't populate the NodeMap!");
1105       return N1;
1106     }
1107
1108     if (isa<ConstantStruct>(C) || isa<ConstantArray>(C)) {
1109       SmallVector<SDValue, 4> Constants;
1110       for (User::const_op_iterator OI = C->op_begin(), OE = C->op_end();
1111            OI != OE; ++OI) {
1112         SDNode *Val = getValue(*OI).getNode();
1113         // If the operand is an empty aggregate, there are no values.
1114         if (!Val) continue;
1115         // Add each leaf value from the operand to the Constants list
1116         // to form a flattened list of all the values.
1117         for (unsigned i = 0, e = Val->getNumValues(); i != e; ++i)
1118           Constants.push_back(SDValue(Val, i));
1119       }
1120
1121       return DAG.getMergeValues(Constants, getCurSDLoc());
1122     }
1123
1124     if (const ConstantDataSequential *CDS =
1125           dyn_cast<ConstantDataSequential>(C)) {
1126       SmallVector<SDValue, 4> Ops;
1127       for (unsigned i = 0, e = CDS->getNumElements(); i != e; ++i) {
1128         SDNode *Val = getValue(CDS->getElementAsConstant(i)).getNode();
1129         // Add each leaf value from the operand to the Constants list
1130         // to form a flattened list of all the values.
1131         for (unsigned i = 0, e = Val->getNumValues(); i != e; ++i)
1132           Ops.push_back(SDValue(Val, i));
1133       }
1134
1135       if (isa<ArrayType>(CDS->getType()))
1136         return DAG.getMergeValues(Ops, getCurSDLoc());
1137       return NodeMap[V] = DAG.getNode(ISD::BUILD_VECTOR, getCurSDLoc(),
1138                                       VT, Ops);
1139     }
1140
1141     if (C->getType()->isStructTy() || C->getType()->isArrayTy()) {
1142       assert((isa<ConstantAggregateZero>(C) || isa<UndefValue>(C)) &&
1143              "Unknown struct or array constant!");
1144
1145       SmallVector<EVT, 4> ValueVTs;
1146       ComputeValueVTs(TLI, C->getType(), ValueVTs);
1147       unsigned NumElts = ValueVTs.size();
1148       if (NumElts == 0)
1149         return SDValue(); // empty struct
1150       SmallVector<SDValue, 4> Constants(NumElts);
1151       for (unsigned i = 0; i != NumElts; ++i) {
1152         EVT EltVT = ValueVTs[i];
1153         if (isa<UndefValue>(C))
1154           Constants[i] = DAG.getUNDEF(EltVT);
1155         else if (EltVT.isFloatingPoint())
1156           Constants[i] = DAG.getConstantFP(0, EltVT);
1157         else
1158           Constants[i] = DAG.getConstant(0, EltVT);
1159       }
1160
1161       return DAG.getMergeValues(Constants, getCurSDLoc());
1162     }
1163
1164     if (const BlockAddress *BA = dyn_cast<BlockAddress>(C))
1165       return DAG.getBlockAddress(BA, VT);
1166
1167     VectorType *VecTy = cast<VectorType>(V->getType());
1168     unsigned NumElements = VecTy->getNumElements();
1169
1170     // Now that we know the number and type of the elements, get that number of
1171     // elements into the Ops array based on what kind of constant it is.
1172     SmallVector<SDValue, 16> Ops;
1173     if (const ConstantVector *CV = dyn_cast<ConstantVector>(C)) {
1174       for (unsigned i = 0; i != NumElements; ++i)
1175         Ops.push_back(getValue(CV->getOperand(i)));
1176     } else {
1177       assert(isa<ConstantAggregateZero>(C) && "Unknown vector constant!");
1178       EVT EltVT = TLI.getValueType(VecTy->getElementType());
1179
1180       SDValue Op;
1181       if (EltVT.isFloatingPoint())
1182         Op = DAG.getConstantFP(0, EltVT);
1183       else
1184         Op = DAG.getConstant(0, EltVT);
1185       Ops.assign(NumElements, Op);
1186     }
1187
1188     // Create a BUILD_VECTOR node.
1189     return NodeMap[V] = DAG.getNode(ISD::BUILD_VECTOR, getCurSDLoc(), VT, Ops);
1190   }
1191
1192   // If this is a static alloca, generate it as the frameindex instead of
1193   // computation.
1194   if (const AllocaInst *AI = dyn_cast<AllocaInst>(V)) {
1195     DenseMap<const AllocaInst*, int>::iterator SI =
1196       FuncInfo.StaticAllocaMap.find(AI);
1197     if (SI != FuncInfo.StaticAllocaMap.end())
1198       return DAG.getFrameIndex(SI->second, TLI.getPointerTy());
1199   }
1200
1201   // If this is an instruction which fast-isel has deferred, select it now.
1202   if (const Instruction *Inst = dyn_cast<Instruction>(V)) {
1203     unsigned InReg = FuncInfo.InitializeRegForValue(Inst);
1204     RegsForValue RFV(*DAG.getContext(), TLI, InReg, Inst->getType());
1205     SDValue Chain = DAG.getEntryNode();
1206     return RFV.getCopyFromRegs(DAG, FuncInfo, getCurSDLoc(), Chain, nullptr, V);
1207   }
1208
1209   llvm_unreachable("Can't get register for value!");
1210 }
1211
1212 void SelectionDAGBuilder::visitRet(const ReturnInst &I) {
1213   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1214   SDValue Chain = getControlRoot();
1215   SmallVector<ISD::OutputArg, 8> Outs;
1216   SmallVector<SDValue, 8> OutVals;
1217
1218   if (!FuncInfo.CanLowerReturn) {
1219     unsigned DemoteReg = FuncInfo.DemoteRegister;
1220     const Function *F = I.getParent()->getParent();
1221
1222     // Emit a store of the return value through the virtual register.
1223     // Leave Outs empty so that LowerReturn won't try to load return
1224     // registers the usual way.
1225     SmallVector<EVT, 1> PtrValueVTs;
1226     ComputeValueVTs(TLI, PointerType::getUnqual(F->getReturnType()),
1227                     PtrValueVTs);
1228
1229     SDValue RetPtr = DAG.getRegister(DemoteReg, PtrValueVTs[0]);
1230     SDValue RetOp = getValue(I.getOperand(0));
1231
1232     SmallVector<EVT, 4> ValueVTs;
1233     SmallVector<uint64_t, 4> Offsets;
1234     ComputeValueVTs(TLI, I.getOperand(0)->getType(), ValueVTs, &Offsets);
1235     unsigned NumValues = ValueVTs.size();
1236
1237     SmallVector<SDValue, 4> Chains(NumValues);
1238     for (unsigned i = 0; i != NumValues; ++i) {
1239       SDValue Add = DAG.getNode(ISD::ADD, getCurSDLoc(),
1240                                 RetPtr.getValueType(), RetPtr,
1241                                 DAG.getIntPtrConstant(Offsets[i]));
1242       Chains[i] =
1243         DAG.getStore(Chain, getCurSDLoc(),
1244                      SDValue(RetOp.getNode(), RetOp.getResNo() + i),
1245                      // FIXME: better loc info would be nice.
1246                      Add, MachinePointerInfo(), false, false, 0);
1247     }
1248
1249     Chain = DAG.getNode(ISD::TokenFactor, getCurSDLoc(),
1250                         MVT::Other, Chains);
1251   } else if (I.getNumOperands() != 0) {
1252     SmallVector<EVT, 4> ValueVTs;
1253     ComputeValueVTs(TLI, I.getOperand(0)->getType(), ValueVTs);
1254     unsigned NumValues = ValueVTs.size();
1255     if (NumValues) {
1256       SDValue RetOp = getValue(I.getOperand(0));
1257
1258       const Function *F = I.getParent()->getParent();
1259
1260       ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1261       if (F->getAttributes().hasAttribute(AttributeSet::ReturnIndex,
1262                                           Attribute::SExt))
1263         ExtendKind = ISD::SIGN_EXTEND;
1264       else if (F->getAttributes().hasAttribute(AttributeSet::ReturnIndex,
1265                                                Attribute::ZExt))
1266         ExtendKind = ISD::ZERO_EXTEND;
1267
1268       LLVMContext &Context = F->getContext();
1269       bool RetInReg = F->getAttributes().hasAttribute(AttributeSet::ReturnIndex,
1270                                                       Attribute::InReg);
1271
1272       for (unsigned j = 0; j != NumValues; ++j) {
1273         EVT VT = ValueVTs[j];
1274
1275         if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger())
1276           VT = TLI.getTypeForExtArgOrReturn(Context, VT, ExtendKind);
1277
1278         unsigned NumParts = TLI.getNumRegisters(Context, VT);
1279         MVT PartVT = TLI.getRegisterType(Context, VT);
1280         SmallVector<SDValue, 4> Parts(NumParts);
1281         getCopyToParts(DAG, getCurSDLoc(),
1282                        SDValue(RetOp.getNode(), RetOp.getResNo() + j),
1283                        &Parts[0], NumParts, PartVT, &I, ExtendKind);
1284
1285         // 'inreg' on function refers to return value
1286         ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1287         if (RetInReg)
1288           Flags.setInReg();
1289
1290         // Propagate extension type if any
1291         if (ExtendKind == ISD::SIGN_EXTEND)
1292           Flags.setSExt();
1293         else if (ExtendKind == ISD::ZERO_EXTEND)
1294           Flags.setZExt();
1295
1296         for (unsigned i = 0; i < NumParts; ++i) {
1297           Outs.push_back(ISD::OutputArg(Flags, Parts[i].getValueType(),
1298                                         VT, /*isfixed=*/true, 0, 0));
1299           OutVals.push_back(Parts[i]);
1300         }
1301       }
1302     }
1303   }
1304
1305   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1306   CallingConv::ID CallConv =
1307     DAG.getMachineFunction().getFunction()->getCallingConv();
1308   Chain = DAG.getTargetLoweringInfo().LowerReturn(
1309       Chain, CallConv, isVarArg, Outs, OutVals, getCurSDLoc(), DAG);
1310
1311   // Verify that the target's LowerReturn behaved as expected.
1312   assert(Chain.getNode() && Chain.getValueType() == MVT::Other &&
1313          "LowerReturn didn't return a valid chain!");
1314
1315   // Update the DAG with the new chain value resulting from return lowering.
1316   DAG.setRoot(Chain);
1317 }
1318
1319 /// CopyToExportRegsIfNeeded - If the given value has virtual registers
1320 /// created for it, emit nodes to copy the value into the virtual
1321 /// registers.
1322 void SelectionDAGBuilder::CopyToExportRegsIfNeeded(const Value *V) {
1323   // Skip empty types
1324   if (V->getType()->isEmptyTy())
1325     return;
1326
1327   DenseMap<const Value *, unsigned>::iterator VMI = FuncInfo.ValueMap.find(V);
1328   if (VMI != FuncInfo.ValueMap.end()) {
1329     assert(!V->use_empty() && "Unused value assigned virtual registers!");
1330     CopyValueToVirtualRegister(V, VMI->second);
1331   }
1332 }
1333
1334 /// ExportFromCurrentBlock - If this condition isn't known to be exported from
1335 /// the current basic block, add it to ValueMap now so that we'll get a
1336 /// CopyTo/FromReg.
1337 void SelectionDAGBuilder::ExportFromCurrentBlock(const Value *V) {
1338   // No need to export constants.
1339   if (!isa<Instruction>(V) && !isa<Argument>(V)) return;
1340
1341   // Already exported?
1342   if (FuncInfo.isExportedInst(V)) return;
1343
1344   unsigned Reg = FuncInfo.InitializeRegForValue(V);
1345   CopyValueToVirtualRegister(V, Reg);
1346 }
1347
1348 bool SelectionDAGBuilder::isExportableFromCurrentBlock(const Value *V,
1349                                                      const BasicBlock *FromBB) {
1350   // The operands of the setcc have to be in this block.  We don't know
1351   // how to export them from some other block.
1352   if (const Instruction *VI = dyn_cast<Instruction>(V)) {
1353     // Can export from current BB.
1354     if (VI->getParent() == FromBB)
1355       return true;
1356
1357     // Is already exported, noop.
1358     return FuncInfo.isExportedInst(V);
1359   }
1360
1361   // If this is an argument, we can export it if the BB is the entry block or
1362   // if it is already exported.
1363   if (isa<Argument>(V)) {
1364     if (FromBB == &FromBB->getParent()->getEntryBlock())
1365       return true;
1366
1367     // Otherwise, can only export this if it is already exported.
1368     return FuncInfo.isExportedInst(V);
1369   }
1370
1371   // Otherwise, constants can always be exported.
1372   return true;
1373 }
1374
1375 /// Return branch probability calculated by BranchProbabilityInfo for IR blocks.
1376 uint32_t SelectionDAGBuilder::getEdgeWeight(const MachineBasicBlock *Src,
1377                                             const MachineBasicBlock *Dst) const {
1378   BranchProbabilityInfo *BPI = FuncInfo.BPI;
1379   if (!BPI)
1380     return 0;
1381   const BasicBlock *SrcBB = Src->getBasicBlock();
1382   const BasicBlock *DstBB = Dst->getBasicBlock();
1383   return BPI->getEdgeWeight(SrcBB, DstBB);
1384 }
1385
1386 void SelectionDAGBuilder::
1387 addSuccessorWithWeight(MachineBasicBlock *Src, MachineBasicBlock *Dst,
1388                        uint32_t Weight /* = 0 */) {
1389   if (!Weight)
1390     Weight = getEdgeWeight(Src, Dst);
1391   Src->addSuccessor(Dst, Weight);
1392 }
1393
1394
1395 static bool InBlock(const Value *V, const BasicBlock *BB) {
1396   if (const Instruction *I = dyn_cast<Instruction>(V))
1397     return I->getParent() == BB;
1398   return true;
1399 }
1400
1401 /// EmitBranchForMergedCondition - Helper method for FindMergedConditions.
1402 /// This function emits a branch and is used at the leaves of an OR or an
1403 /// AND operator tree.
1404 ///
1405 void
1406 SelectionDAGBuilder::EmitBranchForMergedCondition(const Value *Cond,
1407                                                   MachineBasicBlock *TBB,
1408                                                   MachineBasicBlock *FBB,
1409                                                   MachineBasicBlock *CurBB,
1410                                                   MachineBasicBlock *SwitchBB,
1411                                                   uint32_t TWeight,
1412                                                   uint32_t FWeight) {
1413   const BasicBlock *BB = CurBB->getBasicBlock();
1414
1415   // If the leaf of the tree is a comparison, merge the condition into
1416   // the caseblock.
1417   if (const CmpInst *BOp = dyn_cast<CmpInst>(Cond)) {
1418     // The operands of the cmp have to be in this block.  We don't know
1419     // how to export them from some other block.  If this is the first block
1420     // of the sequence, no exporting is needed.
1421     if (CurBB == SwitchBB ||
1422         (isExportableFromCurrentBlock(BOp->getOperand(0), BB) &&
1423          isExportableFromCurrentBlock(BOp->getOperand(1), BB))) {
1424       ISD::CondCode Condition;
1425       if (const ICmpInst *IC = dyn_cast<ICmpInst>(Cond)) {
1426         Condition = getICmpCondCode(IC->getPredicate());
1427       } else if (const FCmpInst *FC = dyn_cast<FCmpInst>(Cond)) {
1428         Condition = getFCmpCondCode(FC->getPredicate());
1429         if (TM.Options.NoNaNsFPMath)
1430           Condition = getFCmpCodeWithoutNaN(Condition);
1431       } else {
1432         (void)Condition; // silence warning.
1433         llvm_unreachable("Unknown compare instruction");
1434       }
1435
1436       CaseBlock CB(Condition, BOp->getOperand(0), BOp->getOperand(1), nullptr,
1437                    TBB, FBB, CurBB, TWeight, FWeight);
1438       SwitchCases.push_back(CB);
1439       return;
1440     }
1441   }
1442
1443   // Create a CaseBlock record representing this branch.
1444   CaseBlock CB(ISD::SETEQ, Cond, ConstantInt::getTrue(*DAG.getContext()),
1445                nullptr, TBB, FBB, CurBB, TWeight, FWeight);
1446   SwitchCases.push_back(CB);
1447 }
1448
1449 /// Scale down both weights to fit into uint32_t.
1450 static void ScaleWeights(uint64_t &NewTrue, uint64_t &NewFalse) {
1451   uint64_t NewMax = (NewTrue > NewFalse) ? NewTrue : NewFalse;
1452   uint32_t Scale = (NewMax / UINT32_MAX) + 1;
1453   NewTrue = NewTrue / Scale;
1454   NewFalse = NewFalse / Scale;
1455 }
1456
1457 /// FindMergedConditions - If Cond is an expression like
1458 void SelectionDAGBuilder::FindMergedConditions(const Value *Cond,
1459                                                MachineBasicBlock *TBB,
1460                                                MachineBasicBlock *FBB,
1461                                                MachineBasicBlock *CurBB,
1462                                                MachineBasicBlock *SwitchBB,
1463                                                unsigned Opc, uint32_t TWeight,
1464                                                uint32_t FWeight) {
1465   // If this node is not part of the or/and tree, emit it as a branch.
1466   const Instruction *BOp = dyn_cast<Instruction>(Cond);
1467   if (!BOp || !(isa<BinaryOperator>(BOp) || isa<CmpInst>(BOp)) ||
1468       (unsigned)BOp->getOpcode() != Opc || !BOp->hasOneUse() ||
1469       BOp->getParent() != CurBB->getBasicBlock() ||
1470       !InBlock(BOp->getOperand(0), CurBB->getBasicBlock()) ||
1471       !InBlock(BOp->getOperand(1), CurBB->getBasicBlock())) {
1472     EmitBranchForMergedCondition(Cond, TBB, FBB, CurBB, SwitchBB,
1473                                  TWeight, FWeight);
1474     return;
1475   }
1476
1477   //  Create TmpBB after CurBB.
1478   MachineFunction::iterator BBI = CurBB;
1479   MachineFunction &MF = DAG.getMachineFunction();
1480   MachineBasicBlock *TmpBB = MF.CreateMachineBasicBlock(CurBB->getBasicBlock());
1481   CurBB->getParent()->insert(++BBI, TmpBB);
1482
1483   if (Opc == Instruction::Or) {
1484     // Codegen X | Y as:
1485     // BB1:
1486     //   jmp_if_X TBB
1487     //   jmp TmpBB
1488     // TmpBB:
1489     //   jmp_if_Y TBB
1490     //   jmp FBB
1491     //
1492
1493     // We have flexibility in setting Prob for BB1 and Prob for TmpBB.
1494     // The requirement is that
1495     //   TrueProb for BB1 + (FalseProb for BB1 * TrueProb for TmpBB)
1496     //     = TrueProb for orignal BB.
1497     // Assuming the orignal weights are A and B, one choice is to set BB1's
1498     // weights to A and A+2B, and set TmpBB's weights to A and 2B. This choice
1499     // assumes that
1500     //   TrueProb for BB1 == FalseProb for BB1 * TrueProb for TmpBB.
1501     // Another choice is to assume TrueProb for BB1 equals to TrueProb for
1502     // TmpBB, but the math is more complicated.
1503
1504     uint64_t NewTrueWeight = TWeight;
1505     uint64_t NewFalseWeight = (uint64_t)TWeight + 2 * (uint64_t)FWeight;
1506     ScaleWeights(NewTrueWeight, NewFalseWeight);
1507     // Emit the LHS condition.
1508     FindMergedConditions(BOp->getOperand(0), TBB, TmpBB, CurBB, SwitchBB, Opc,
1509                          NewTrueWeight, NewFalseWeight);
1510
1511     NewTrueWeight = TWeight;
1512     NewFalseWeight = 2 * (uint64_t)FWeight;
1513     ScaleWeights(NewTrueWeight, NewFalseWeight);
1514     // Emit the RHS condition into TmpBB.
1515     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, SwitchBB, Opc,
1516                          NewTrueWeight, NewFalseWeight);
1517   } else {
1518     assert(Opc == Instruction::And && "Unknown merge op!");
1519     // Codegen X & Y as:
1520     // BB1:
1521     //   jmp_if_X TmpBB
1522     //   jmp FBB
1523     // TmpBB:
1524     //   jmp_if_Y TBB
1525     //   jmp FBB
1526     //
1527     //  This requires creation of TmpBB after CurBB.
1528
1529     // We have flexibility in setting Prob for BB1 and Prob for TmpBB.
1530     // The requirement is that
1531     //   FalseProb for BB1 + (TrueProb for BB1 * FalseProb for TmpBB)
1532     //     = FalseProb for orignal BB.
1533     // Assuming the orignal weights are A and B, one choice is to set BB1's
1534     // weights to 2A+B and B, and set TmpBB's weights to 2A and B. This choice
1535     // assumes that
1536     //   FalseProb for BB1 == TrueProb for BB1 * FalseProb for TmpBB.
1537
1538     uint64_t NewTrueWeight = 2 * (uint64_t)TWeight + (uint64_t)FWeight;
1539     uint64_t NewFalseWeight = FWeight;
1540     ScaleWeights(NewTrueWeight, NewFalseWeight);
1541     // Emit the LHS condition.
1542     FindMergedConditions(BOp->getOperand(0), TmpBB, FBB, CurBB, SwitchBB, Opc,
1543                          NewTrueWeight, NewFalseWeight);
1544
1545     NewTrueWeight = 2 * (uint64_t)TWeight;
1546     NewFalseWeight = FWeight;
1547     ScaleWeights(NewTrueWeight, NewFalseWeight);
1548     // Emit the RHS condition into TmpBB.
1549     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, SwitchBB, Opc,
1550                          NewTrueWeight, NewFalseWeight);
1551   }
1552 }
1553
1554 /// If the set of cases should be emitted as a series of branches, return true.
1555 /// If we should emit this as a bunch of and/or'd together conditions, return
1556 /// false.
1557 bool
1558 SelectionDAGBuilder::ShouldEmitAsBranches(const std::vector<CaseBlock> &Cases) {
1559   if (Cases.size() != 2) return true;
1560
1561   // If this is two comparisons of the same values or'd or and'd together, they
1562   // will get folded into a single comparison, so don't emit two blocks.
1563   if ((Cases[0].CmpLHS == Cases[1].CmpLHS &&
1564        Cases[0].CmpRHS == Cases[1].CmpRHS) ||
1565       (Cases[0].CmpRHS == Cases[1].CmpLHS &&
1566        Cases[0].CmpLHS == Cases[1].CmpRHS)) {
1567     return false;
1568   }
1569
1570   // Handle: (X != null) | (Y != null) --> (X|Y) != 0
1571   // Handle: (X == null) & (Y == null) --> (X|Y) == 0
1572   if (Cases[0].CmpRHS == Cases[1].CmpRHS &&
1573       Cases[0].CC == Cases[1].CC &&
1574       isa<Constant>(Cases[0].CmpRHS) &&
1575       cast<Constant>(Cases[0].CmpRHS)->isNullValue()) {
1576     if (Cases[0].CC == ISD::SETEQ && Cases[0].TrueBB == Cases[1].ThisBB)
1577       return false;
1578     if (Cases[0].CC == ISD::SETNE && Cases[0].FalseBB == Cases[1].ThisBB)
1579       return false;
1580   }
1581
1582   return true;
1583 }
1584
1585 void SelectionDAGBuilder::visitBr(const BranchInst &I) {
1586   MachineBasicBlock *BrMBB = FuncInfo.MBB;
1587
1588   // Update machine-CFG edges.
1589   MachineBasicBlock *Succ0MBB = FuncInfo.MBBMap[I.getSuccessor(0)];
1590
1591   if (I.isUnconditional()) {
1592     // Update machine-CFG edges.
1593     BrMBB->addSuccessor(Succ0MBB);
1594
1595     // If this is not a fall-through branch or optimizations are switched off,
1596     // emit the branch.
1597     if (Succ0MBB != NextBlock(BrMBB) || TM.getOptLevel() == CodeGenOpt::None)
1598       DAG.setRoot(DAG.getNode(ISD::BR, getCurSDLoc(),
1599                               MVT::Other, getControlRoot(),
1600                               DAG.getBasicBlock(Succ0MBB)));
1601
1602     return;
1603   }
1604
1605   // If this condition is one of the special cases we handle, do special stuff
1606   // now.
1607   const Value *CondVal = I.getCondition();
1608   MachineBasicBlock *Succ1MBB = FuncInfo.MBBMap[I.getSuccessor(1)];
1609
1610   // If this is a series of conditions that are or'd or and'd together, emit
1611   // this as a sequence of branches instead of setcc's with and/or operations.
1612   // As long as jumps are not expensive, this should improve performance.
1613   // For example, instead of something like:
1614   //     cmp A, B
1615   //     C = seteq
1616   //     cmp D, E
1617   //     F = setle
1618   //     or C, F
1619   //     jnz foo
1620   // Emit:
1621   //     cmp A, B
1622   //     je foo
1623   //     cmp D, E
1624   //     jle foo
1625   //
1626   if (const BinaryOperator *BOp = dyn_cast<BinaryOperator>(CondVal)) {
1627     if (!DAG.getTargetLoweringInfo().isJumpExpensive() &&
1628         BOp->hasOneUse() && (BOp->getOpcode() == Instruction::And ||
1629                              BOp->getOpcode() == Instruction::Or)) {
1630       FindMergedConditions(BOp, Succ0MBB, Succ1MBB, BrMBB, BrMBB,
1631                            BOp->getOpcode(), getEdgeWeight(BrMBB, Succ0MBB),
1632                            getEdgeWeight(BrMBB, Succ1MBB));
1633       // If the compares in later blocks need to use values not currently
1634       // exported from this block, export them now.  This block should always
1635       // be the first entry.
1636       assert(SwitchCases[0].ThisBB == BrMBB && "Unexpected lowering!");
1637
1638       // Allow some cases to be rejected.
1639       if (ShouldEmitAsBranches(SwitchCases)) {
1640         for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i) {
1641           ExportFromCurrentBlock(SwitchCases[i].CmpLHS);
1642           ExportFromCurrentBlock(SwitchCases[i].CmpRHS);
1643         }
1644
1645         // Emit the branch for this block.
1646         visitSwitchCase(SwitchCases[0], BrMBB);
1647         SwitchCases.erase(SwitchCases.begin());
1648         return;
1649       }
1650
1651       // Okay, we decided not to do this, remove any inserted MBB's and clear
1652       // SwitchCases.
1653       for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i)
1654         FuncInfo.MF->erase(SwitchCases[i].ThisBB);
1655
1656       SwitchCases.clear();
1657     }
1658   }
1659
1660   // Create a CaseBlock record representing this branch.
1661   CaseBlock CB(ISD::SETEQ, CondVal, ConstantInt::getTrue(*DAG.getContext()),
1662                nullptr, Succ0MBB, Succ1MBB, BrMBB);
1663
1664   // Use visitSwitchCase to actually insert the fast branch sequence for this
1665   // cond branch.
1666   visitSwitchCase(CB, BrMBB);
1667 }
1668
1669 /// visitSwitchCase - Emits the necessary code to represent a single node in
1670 /// the binary search tree resulting from lowering a switch instruction.
1671 void SelectionDAGBuilder::visitSwitchCase(CaseBlock &CB,
1672                                           MachineBasicBlock *SwitchBB) {
1673   SDValue Cond;
1674   SDValue CondLHS = getValue(CB.CmpLHS);
1675   SDLoc dl = getCurSDLoc();
1676
1677   // Build the setcc now.
1678   if (!CB.CmpMHS) {
1679     // Fold "(X == true)" to X and "(X == false)" to !X to
1680     // handle common cases produced by branch lowering.
1681     if (CB.CmpRHS == ConstantInt::getTrue(*DAG.getContext()) &&
1682         CB.CC == ISD::SETEQ)
1683       Cond = CondLHS;
1684     else if (CB.CmpRHS == ConstantInt::getFalse(*DAG.getContext()) &&
1685              CB.CC == ISD::SETEQ) {
1686       SDValue True = DAG.getConstant(1, CondLHS.getValueType());
1687       Cond = DAG.getNode(ISD::XOR, dl, CondLHS.getValueType(), CondLHS, True);
1688     } else
1689       Cond = DAG.getSetCC(dl, MVT::i1, CondLHS, getValue(CB.CmpRHS), CB.CC);
1690   } else {
1691     assert(CB.CC == ISD::SETLE && "Can handle only LE ranges now");
1692
1693     const APInt& Low = cast<ConstantInt>(CB.CmpLHS)->getValue();
1694     const APInt& High = cast<ConstantInt>(CB.CmpRHS)->getValue();
1695
1696     SDValue CmpOp = getValue(CB.CmpMHS);
1697     EVT VT = CmpOp.getValueType();
1698
1699     if (cast<ConstantInt>(CB.CmpLHS)->isMinValue(true)) {
1700       Cond = DAG.getSetCC(dl, MVT::i1, CmpOp, DAG.getConstant(High, VT),
1701                           ISD::SETLE);
1702     } else {
1703       SDValue SUB = DAG.getNode(ISD::SUB, dl,
1704                                 VT, CmpOp, DAG.getConstant(Low, VT));
1705       Cond = DAG.getSetCC(dl, MVT::i1, SUB,
1706                           DAG.getConstant(High-Low, VT), ISD::SETULE);
1707     }
1708   }
1709
1710   // Update successor info
1711   addSuccessorWithWeight(SwitchBB, CB.TrueBB, CB.TrueWeight);
1712   // TrueBB and FalseBB are always different unless the incoming IR is
1713   // degenerate. This only happens when running llc on weird IR.
1714   if (CB.TrueBB != CB.FalseBB)
1715     addSuccessorWithWeight(SwitchBB, CB.FalseBB, CB.FalseWeight);
1716
1717   // If the lhs block is the next block, invert the condition so that we can
1718   // fall through to the lhs instead of the rhs block.
1719   if (CB.TrueBB == NextBlock(SwitchBB)) {
1720     std::swap(CB.TrueBB, CB.FalseBB);
1721     SDValue True = DAG.getConstant(1, Cond.getValueType());
1722     Cond = DAG.getNode(ISD::XOR, dl, Cond.getValueType(), Cond, True);
1723   }
1724
1725   SDValue BrCond = DAG.getNode(ISD::BRCOND, dl,
1726                                MVT::Other, getControlRoot(), Cond,
1727                                DAG.getBasicBlock(CB.TrueBB));
1728
1729   // Insert the false branch. Do this even if it's a fall through branch,
1730   // this makes it easier to do DAG optimizations which require inverting
1731   // the branch condition.
1732   BrCond = DAG.getNode(ISD::BR, dl, MVT::Other, BrCond,
1733                        DAG.getBasicBlock(CB.FalseBB));
1734
1735   DAG.setRoot(BrCond);
1736 }
1737
1738 /// visitJumpTable - Emit JumpTable node in the current MBB
1739 void SelectionDAGBuilder::visitJumpTable(JumpTable &JT) {
1740   // Emit the code for the jump table
1741   assert(JT.Reg != -1U && "Should lower JT Header first!");
1742   EVT PTy = DAG.getTargetLoweringInfo().getPointerTy();
1743   SDValue Index = DAG.getCopyFromReg(getControlRoot(), getCurSDLoc(),
1744                                      JT.Reg, PTy);
1745   SDValue Table = DAG.getJumpTable(JT.JTI, PTy);
1746   SDValue BrJumpTable = DAG.getNode(ISD::BR_JT, getCurSDLoc(),
1747                                     MVT::Other, Index.getValue(1),
1748                                     Table, Index);
1749   DAG.setRoot(BrJumpTable);
1750 }
1751
1752 /// visitJumpTableHeader - This function emits necessary code to produce index
1753 /// in the JumpTable from switch case.
1754 void SelectionDAGBuilder::visitJumpTableHeader(JumpTable &JT,
1755                                                JumpTableHeader &JTH,
1756                                                MachineBasicBlock *SwitchBB) {
1757   // Subtract the lowest switch case value from the value being switched on and
1758   // conditional branch to default mbb if the result is greater than the
1759   // difference between smallest and largest cases.
1760   SDValue SwitchOp = getValue(JTH.SValue);
1761   EVT VT = SwitchOp.getValueType();
1762   SDValue Sub = DAG.getNode(ISD::SUB, getCurSDLoc(), VT, SwitchOp,
1763                             DAG.getConstant(JTH.First, VT));
1764
1765   // The SDNode we just created, which holds the value being switched on minus
1766   // the smallest case value, needs to be copied to a virtual register so it
1767   // can be used as an index into the jump table in a subsequent basic block.
1768   // This value may be smaller or larger than the target's pointer type, and
1769   // therefore require extension or truncating.
1770   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1771   SwitchOp = DAG.getZExtOrTrunc(Sub, getCurSDLoc(), TLI.getPointerTy());
1772
1773   unsigned JumpTableReg = FuncInfo.CreateReg(TLI.getPointerTy());
1774   SDValue CopyTo = DAG.getCopyToReg(getControlRoot(), getCurSDLoc(),
1775                                     JumpTableReg, SwitchOp);
1776   JT.Reg = JumpTableReg;
1777
1778   // Emit the range check for the jump table, and branch to the default block
1779   // for the switch statement if the value being switched on exceeds the largest
1780   // case in the switch.
1781   SDValue CMP =
1782       DAG.getSetCC(getCurSDLoc(), TLI.getSetCCResultType(*DAG.getContext(),
1783                                                          Sub.getValueType()),
1784                    Sub, DAG.getConstant(JTH.Last - JTH.First, VT), ISD::SETUGT);
1785
1786   SDValue BrCond = DAG.getNode(ISD::BRCOND, getCurSDLoc(),
1787                                MVT::Other, CopyTo, CMP,
1788                                DAG.getBasicBlock(JT.Default));
1789
1790   // Avoid emitting unnecessary branches to the next block.
1791   if (JT.MBB != NextBlock(SwitchBB))
1792     BrCond = DAG.getNode(ISD::BR, getCurSDLoc(), MVT::Other, BrCond,
1793                          DAG.getBasicBlock(JT.MBB));
1794
1795   DAG.setRoot(BrCond);
1796 }
1797
1798 /// Codegen a new tail for a stack protector check ParentMBB which has had its
1799 /// tail spliced into a stack protector check success bb.
1800 ///
1801 /// For a high level explanation of how this fits into the stack protector
1802 /// generation see the comment on the declaration of class
1803 /// StackProtectorDescriptor.
1804 void SelectionDAGBuilder::visitSPDescriptorParent(StackProtectorDescriptor &SPD,
1805                                                   MachineBasicBlock *ParentBB) {
1806
1807   // First create the loads to the guard/stack slot for the comparison.
1808   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1809   EVT PtrTy = TLI.getPointerTy();
1810
1811   MachineFrameInfo *MFI = ParentBB->getParent()->getFrameInfo();
1812   int FI = MFI->getStackProtectorIndex();
1813
1814   const Value *IRGuard = SPD.getGuard();
1815   SDValue GuardPtr = getValue(IRGuard);
1816   SDValue StackSlotPtr = DAG.getFrameIndex(FI, PtrTy);
1817
1818   unsigned Align =
1819     TLI.getDataLayout()->getPrefTypeAlignment(IRGuard->getType());
1820
1821   SDValue Guard;
1822
1823   // If GuardReg is set and useLoadStackGuardNode returns true, retrieve the
1824   // guard value from the virtual register holding the value. Otherwise, emit a
1825   // volatile load to retrieve the stack guard value.
1826   unsigned GuardReg = SPD.getGuardReg();
1827
1828   if (GuardReg && TLI.useLoadStackGuardNode())
1829     Guard = DAG.getCopyFromReg(DAG.getEntryNode(), getCurSDLoc(), GuardReg,
1830                                PtrTy);
1831   else
1832     Guard = DAG.getLoad(PtrTy, getCurSDLoc(), DAG.getEntryNode(),
1833                         GuardPtr, MachinePointerInfo(IRGuard, 0),
1834                         true, false, false, Align);
1835
1836   SDValue StackSlot = DAG.getLoad(PtrTy, getCurSDLoc(), DAG.getEntryNode(),
1837                                   StackSlotPtr,
1838                                   MachinePointerInfo::getFixedStack(FI),
1839                                   true, false, false, Align);
1840
1841   // Perform the comparison via a subtract/getsetcc.
1842   EVT VT = Guard.getValueType();
1843   SDValue Sub = DAG.getNode(ISD::SUB, getCurSDLoc(), VT, Guard, StackSlot);
1844
1845   SDValue Cmp =
1846       DAG.getSetCC(getCurSDLoc(), TLI.getSetCCResultType(*DAG.getContext(),
1847                                                          Sub.getValueType()),
1848                    Sub, DAG.getConstant(0, VT), ISD::SETNE);
1849
1850   // If the sub is not 0, then we know the guard/stackslot do not equal, so
1851   // branch to failure MBB.
1852   SDValue BrCond = DAG.getNode(ISD::BRCOND, getCurSDLoc(),
1853                                MVT::Other, StackSlot.getOperand(0),
1854                                Cmp, DAG.getBasicBlock(SPD.getFailureMBB()));
1855   // Otherwise branch to success MBB.
1856   SDValue Br = DAG.getNode(ISD::BR, getCurSDLoc(),
1857                            MVT::Other, BrCond,
1858                            DAG.getBasicBlock(SPD.getSuccessMBB()));
1859
1860   DAG.setRoot(Br);
1861 }
1862
1863 /// Codegen the failure basic block for a stack protector check.
1864 ///
1865 /// A failure stack protector machine basic block consists simply of a call to
1866 /// __stack_chk_fail().
1867 ///
1868 /// For a high level explanation of how this fits into the stack protector
1869 /// generation see the comment on the declaration of class
1870 /// StackProtectorDescriptor.
1871 void
1872 SelectionDAGBuilder::visitSPDescriptorFailure(StackProtectorDescriptor &SPD) {
1873   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1874   SDValue Chain =
1875       TLI.makeLibCall(DAG, RTLIB::STACKPROTECTOR_CHECK_FAIL, MVT::isVoid,
1876                       nullptr, 0, false, getCurSDLoc(), false, false).second;
1877   DAG.setRoot(Chain);
1878 }
1879
1880 /// visitBitTestHeader - This function emits necessary code to produce value
1881 /// suitable for "bit tests"
1882 void SelectionDAGBuilder::visitBitTestHeader(BitTestBlock &B,
1883                                              MachineBasicBlock *SwitchBB) {
1884   // Subtract the minimum value
1885   SDValue SwitchOp = getValue(B.SValue);
1886   EVT VT = SwitchOp.getValueType();
1887   SDValue Sub = DAG.getNode(ISD::SUB, getCurSDLoc(), VT, SwitchOp,
1888                             DAG.getConstant(B.First, VT));
1889
1890   // Check range
1891   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1892   SDValue RangeCmp =
1893       DAG.getSetCC(getCurSDLoc(), TLI.getSetCCResultType(*DAG.getContext(),
1894                                                          Sub.getValueType()),
1895                    Sub, DAG.getConstant(B.Range, VT), ISD::SETUGT);
1896
1897   // Determine the type of the test operands.
1898   bool UsePtrType = false;
1899   if (!TLI.isTypeLegal(VT))
1900     UsePtrType = true;
1901   else {
1902     for (unsigned i = 0, e = B.Cases.size(); i != e; ++i)
1903       if (!isUIntN(VT.getSizeInBits(), B.Cases[i].Mask)) {
1904         // Switch table case range are encoded into series of masks.
1905         // Just use pointer type, it's guaranteed to fit.
1906         UsePtrType = true;
1907         break;
1908       }
1909   }
1910   if (UsePtrType) {
1911     VT = TLI.getPointerTy();
1912     Sub = DAG.getZExtOrTrunc(Sub, getCurSDLoc(), VT);
1913   }
1914
1915   B.RegVT = VT.getSimpleVT();
1916   B.Reg = FuncInfo.CreateReg(B.RegVT);
1917   SDValue CopyTo = DAG.getCopyToReg(getControlRoot(), getCurSDLoc(),
1918                                     B.Reg, Sub);
1919
1920   MachineBasicBlock* MBB = B.Cases[0].ThisBB;
1921
1922   addSuccessorWithWeight(SwitchBB, B.Default);
1923   addSuccessorWithWeight(SwitchBB, MBB);
1924
1925   SDValue BrRange = DAG.getNode(ISD::BRCOND, getCurSDLoc(),
1926                                 MVT::Other, CopyTo, RangeCmp,
1927                                 DAG.getBasicBlock(B.Default));
1928
1929   // Avoid emitting unnecessary branches to the next block.
1930   if (MBB != NextBlock(SwitchBB))
1931     BrRange = DAG.getNode(ISD::BR, getCurSDLoc(), MVT::Other, CopyTo,
1932                           DAG.getBasicBlock(MBB));
1933
1934   DAG.setRoot(BrRange);
1935 }
1936
1937 /// visitBitTestCase - this function produces one "bit test"
1938 void SelectionDAGBuilder::visitBitTestCase(BitTestBlock &BB,
1939                                            MachineBasicBlock* NextMBB,
1940                                            uint32_t BranchWeightToNext,
1941                                            unsigned Reg,
1942                                            BitTestCase &B,
1943                                            MachineBasicBlock *SwitchBB) {
1944   MVT VT = BB.RegVT;
1945   SDValue ShiftOp = DAG.getCopyFromReg(getControlRoot(), getCurSDLoc(),
1946                                        Reg, VT);
1947   SDValue Cmp;
1948   unsigned PopCount = countPopulation(B.Mask);
1949   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1950   if (PopCount == 1) {
1951     // Testing for a single bit; just compare the shift count with what it
1952     // would need to be to shift a 1 bit in that position.
1953     Cmp = DAG.getSetCC(
1954         getCurSDLoc(), TLI.getSetCCResultType(*DAG.getContext(), VT), ShiftOp,
1955         DAG.getConstant(countTrailingZeros(B.Mask), VT), ISD::SETEQ);
1956   } else if (PopCount == BB.Range) {
1957     // There is only one zero bit in the range, test for it directly.
1958     Cmp = DAG.getSetCC(
1959         getCurSDLoc(), TLI.getSetCCResultType(*DAG.getContext(), VT), ShiftOp,
1960         DAG.getConstant(countTrailingOnes(B.Mask), VT), ISD::SETNE);
1961   } else {
1962     // Make desired shift
1963     SDValue SwitchVal = DAG.getNode(ISD::SHL, getCurSDLoc(), VT,
1964                                     DAG.getConstant(1, VT), ShiftOp);
1965
1966     // Emit bit tests and jumps
1967     SDValue AndOp = DAG.getNode(ISD::AND, getCurSDLoc(),
1968                                 VT, SwitchVal, DAG.getConstant(B.Mask, VT));
1969     Cmp = DAG.getSetCC(getCurSDLoc(),
1970                        TLI.getSetCCResultType(*DAG.getContext(), VT), AndOp,
1971                        DAG.getConstant(0, VT), ISD::SETNE);
1972   }
1973
1974   // The branch weight from SwitchBB to B.TargetBB is B.ExtraWeight.
1975   addSuccessorWithWeight(SwitchBB, B.TargetBB, B.ExtraWeight);
1976   // The branch weight from SwitchBB to NextMBB is BranchWeightToNext.
1977   addSuccessorWithWeight(SwitchBB, NextMBB, BranchWeightToNext);
1978
1979   SDValue BrAnd = DAG.getNode(ISD::BRCOND, getCurSDLoc(),
1980                               MVT::Other, getControlRoot(),
1981                               Cmp, DAG.getBasicBlock(B.TargetBB));
1982
1983   // Avoid emitting unnecessary branches to the next block.
1984   if (NextMBB != NextBlock(SwitchBB))
1985     BrAnd = DAG.getNode(ISD::BR, getCurSDLoc(), MVT::Other, BrAnd,
1986                         DAG.getBasicBlock(NextMBB));
1987
1988   DAG.setRoot(BrAnd);
1989 }
1990
1991 void SelectionDAGBuilder::visitInvoke(const InvokeInst &I) {
1992   MachineBasicBlock *InvokeMBB = FuncInfo.MBB;
1993
1994   // Retrieve successors.
1995   MachineBasicBlock *Return = FuncInfo.MBBMap[I.getSuccessor(0)];
1996   MachineBasicBlock *LandingPad = FuncInfo.MBBMap[I.getSuccessor(1)];
1997
1998   const Value *Callee(I.getCalledValue());
1999   const Function *Fn = dyn_cast<Function>(Callee);
2000   if (isa<InlineAsm>(Callee))
2001     visitInlineAsm(&I);
2002   else if (Fn && Fn->isIntrinsic()) {
2003     switch (Fn->getIntrinsicID()) {
2004     default:
2005       llvm_unreachable("Cannot invoke this intrinsic");
2006     case Intrinsic::donothing:
2007       // Ignore invokes to @llvm.donothing: jump directly to the next BB.
2008       break;
2009     case Intrinsic::experimental_patchpoint_void:
2010     case Intrinsic::experimental_patchpoint_i64:
2011       visitPatchpoint(&I, LandingPad);
2012       break;
2013     case Intrinsic::experimental_gc_statepoint:
2014       LowerStatepoint(ImmutableStatepoint(&I), LandingPad);
2015       break;
2016     }
2017   } else
2018     LowerCallTo(&I, getValue(Callee), false, LandingPad);
2019
2020   // If the value of the invoke is used outside of its defining block, make it
2021   // available as a virtual register.
2022   // We already took care of the exported value for the statepoint instruction
2023   // during call to the LowerStatepoint.
2024   if (!isStatepoint(I)) {
2025     CopyToExportRegsIfNeeded(&I);
2026   }
2027
2028   // Update successor info
2029   addSuccessorWithWeight(InvokeMBB, Return);
2030   addSuccessorWithWeight(InvokeMBB, LandingPad);
2031
2032   // Drop into normal successor.
2033   DAG.setRoot(DAG.getNode(ISD::BR, getCurSDLoc(),
2034                           MVT::Other, getControlRoot(),
2035                           DAG.getBasicBlock(Return)));
2036 }
2037
2038 void SelectionDAGBuilder::visitResume(const ResumeInst &RI) {
2039   llvm_unreachable("SelectionDAGBuilder shouldn't visit resume instructions!");
2040 }
2041
2042 void SelectionDAGBuilder::visitLandingPad(const LandingPadInst &LP) {
2043   assert(FuncInfo.MBB->isLandingPad() &&
2044          "Call to landingpad not in landing pad!");
2045
2046   MachineBasicBlock *MBB = FuncInfo.MBB;
2047   MachineModuleInfo &MMI = DAG.getMachineFunction().getMMI();
2048   AddLandingPadInfo(LP, MMI, MBB);
2049
2050   // If there aren't registers to copy the values into (e.g., during SjLj
2051   // exceptions), then don't bother to create these DAG nodes.
2052   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2053   if (TLI.getExceptionPointerRegister() == 0 &&
2054       TLI.getExceptionSelectorRegister() == 0)
2055     return;
2056
2057   SmallVector<EVT, 2> ValueVTs;
2058   ComputeValueVTs(TLI, LP.getType(), ValueVTs);
2059   assert(ValueVTs.size() == 2 && "Only two-valued landingpads are supported");
2060
2061   // Get the two live-in registers as SDValues. The physregs have already been
2062   // copied into virtual registers.
2063   SDValue Ops[2];
2064   if (FuncInfo.ExceptionPointerVirtReg) {
2065     Ops[0] = DAG.getZExtOrTrunc(
2066         DAG.getCopyFromReg(DAG.getEntryNode(), getCurSDLoc(),
2067                            FuncInfo.ExceptionPointerVirtReg, TLI.getPointerTy()),
2068         getCurSDLoc(), ValueVTs[0]);
2069   } else {
2070     Ops[0] = DAG.getConstant(0, TLI.getPointerTy());
2071   }
2072   Ops[1] = DAG.getZExtOrTrunc(
2073       DAG.getCopyFromReg(DAG.getEntryNode(), getCurSDLoc(),
2074                          FuncInfo.ExceptionSelectorVirtReg, TLI.getPointerTy()),
2075       getCurSDLoc(), ValueVTs[1]);
2076
2077   // Merge into one.
2078   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, getCurSDLoc(),
2079                             DAG.getVTList(ValueVTs), Ops);
2080   setValue(&LP, Res);
2081 }
2082
2083 unsigned
2084 SelectionDAGBuilder::visitLandingPadClauseBB(GlobalValue *ClauseGV,
2085                                              MachineBasicBlock *LPadBB) {
2086   SDValue Chain = getControlRoot();
2087
2088   // Get the typeid that we will dispatch on later.
2089   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2090   const TargetRegisterClass *RC = TLI.getRegClassFor(TLI.getPointerTy());
2091   unsigned VReg = FuncInfo.MF->getRegInfo().createVirtualRegister(RC);
2092   unsigned TypeID = DAG.getMachineFunction().getMMI().getTypeIDFor(ClauseGV);
2093   SDValue Sel = DAG.getConstant(TypeID, TLI.getPointerTy());
2094   Chain = DAG.getCopyToReg(Chain, getCurSDLoc(), VReg, Sel);
2095
2096   // Branch to the main landing pad block.
2097   MachineBasicBlock *ClauseMBB = FuncInfo.MBB;
2098   ClauseMBB->addSuccessor(LPadBB);
2099   DAG.setRoot(DAG.getNode(ISD::BR, getCurSDLoc(), MVT::Other, Chain,
2100                           DAG.getBasicBlock(LPadBB)));
2101   return VReg;
2102 }
2103
2104 /// handleSmallSwitchCaseRange - Emit a series of specific tests (suitable for
2105 /// small case ranges).
2106 bool SelectionDAGBuilder::handleSmallSwitchRange(CaseRec& CR,
2107                                                  CaseRecVector& WorkList,
2108                                                  const Value* SV,
2109                                                  MachineBasicBlock *Default,
2110                                                  MachineBasicBlock *SwitchBB) {
2111   // Size is the number of Cases represented by this range.
2112   size_t Size = CR.Range.second - CR.Range.first;
2113   if (Size > 3)
2114     return false;
2115
2116   // Get the MachineFunction which holds the current MBB.  This is used when
2117   // inserting any additional MBBs necessary to represent the switch.
2118   MachineFunction *CurMF = FuncInfo.MF;
2119
2120   // Figure out which block is immediately after the current one.
2121   MachineBasicBlock *NextMBB = nullptr;
2122   MachineFunction::iterator BBI = CR.CaseBB;
2123   if (++BBI != FuncInfo.MF->end())
2124     NextMBB = BBI;
2125
2126   BranchProbabilityInfo *BPI = FuncInfo.BPI;
2127   // If any two of the cases has the same destination, and if one value
2128   // is the same as the other, but has one bit unset that the other has set,
2129   // use bit manipulation to do two compares at once.  For example:
2130   // "if (X == 6 || X == 4)" -> "if ((X|2) == 6)"
2131   // TODO: This could be extended to merge any 2 cases in switches with 3 cases.
2132   // TODO: Handle cases where CR.CaseBB != SwitchBB.
2133   if (Size == 2 && CR.CaseBB == SwitchBB) {
2134     Case &Small = *CR.Range.first;
2135     Case &Big = *(CR.Range.second-1);
2136
2137     if (Small.Low == Small.High && Big.Low == Big.High && Small.BB == Big.BB) {
2138       const APInt& SmallValue = Small.Low->getValue();
2139       const APInt& BigValue = Big.Low->getValue();
2140
2141       // Check that there is only one bit different.
2142       if (BigValue.countPopulation() == SmallValue.countPopulation() + 1 &&
2143           (SmallValue | BigValue) == BigValue) {
2144         // Isolate the common bit.
2145         APInt CommonBit = BigValue & ~SmallValue;
2146         assert((SmallValue | CommonBit) == BigValue &&
2147                CommonBit.countPopulation() == 1 && "Not a common bit?");
2148
2149         SDValue CondLHS = getValue(SV);
2150         EVT VT = CondLHS.getValueType();
2151         SDLoc DL = getCurSDLoc();
2152
2153         SDValue Or = DAG.getNode(ISD::OR, DL, VT, CondLHS,
2154                                  DAG.getConstant(CommonBit, VT));
2155         SDValue Cond = DAG.getSetCC(DL, MVT::i1,
2156                                     Or, DAG.getConstant(BigValue, VT),
2157                                     ISD::SETEQ);
2158
2159         // Update successor info.
2160         // Both Small and Big will jump to Small.BB, so we sum up the weights.
2161         addSuccessorWithWeight(SwitchBB, Small.BB,
2162                                Small.ExtraWeight + Big.ExtraWeight);
2163         addSuccessorWithWeight(SwitchBB, Default,
2164           // The default destination is the first successor in IR.
2165           BPI ? BPI->getEdgeWeight(SwitchBB->getBasicBlock(), (unsigned)0) : 0);
2166
2167         // Insert the true branch.
2168         SDValue BrCond = DAG.getNode(ISD::BRCOND, DL, MVT::Other,
2169                                      getControlRoot(), Cond,
2170                                      DAG.getBasicBlock(Small.BB));
2171
2172         // Insert the false branch.
2173         BrCond = DAG.getNode(ISD::BR, DL, MVT::Other, BrCond,
2174                              DAG.getBasicBlock(Default));
2175
2176         DAG.setRoot(BrCond);
2177         return true;
2178       }
2179     }
2180   }
2181
2182   // Order cases by weight so the most likely case will be checked first.
2183   uint32_t UnhandledWeights = 0;
2184   if (BPI) {
2185     for (CaseItr I = CR.Range.first, IE = CR.Range.second; I != IE; ++I) {
2186       uint32_t IWeight = I->ExtraWeight;
2187       UnhandledWeights += IWeight;
2188       for (CaseItr J = CR.Range.first; J < I; ++J) {
2189         uint32_t JWeight = J->ExtraWeight;
2190         if (IWeight > JWeight)
2191           std::swap(*I, *J);
2192       }
2193     }
2194   }
2195   // Rearrange the case blocks so that the last one falls through if possible.
2196   Case &BackCase = *(CR.Range.second-1);
2197   if (Size > 1 && NextMBB && Default != NextMBB && BackCase.BB != NextMBB) {
2198     // The last case block won't fall through into 'NextMBB' if we emit the
2199     // branches in this order.  See if rearranging a case value would help.
2200     // We start at the bottom as it's the case with the least weight.
2201     for (Case *I = &*(CR.Range.second-2), *E = &*CR.Range.first-1; I != E; --I)
2202       if (I->BB == NextMBB) {
2203         std::swap(*I, BackCase);
2204         break;
2205       }
2206   }
2207
2208   // Create a CaseBlock record representing a conditional branch to
2209   // the Case's target mbb if the value being switched on SV is equal
2210   // to C.
2211   MachineBasicBlock *CurBlock = CR.CaseBB;
2212   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I) {
2213     MachineBasicBlock *FallThrough;
2214     if (I != E-1) {
2215       FallThrough = CurMF->CreateMachineBasicBlock(CurBlock->getBasicBlock());
2216       CurMF->insert(BBI, FallThrough);
2217
2218       // Put SV in a virtual register to make it available from the new blocks.
2219       ExportFromCurrentBlock(SV);
2220     } else {
2221       // If the last case doesn't match, go to the default block.
2222       FallThrough = Default;
2223     }
2224
2225     const Value *RHS, *LHS, *MHS;
2226     ISD::CondCode CC;
2227     if (I->High == I->Low) {
2228       // This is just small small case range :) containing exactly 1 case
2229       CC = ISD::SETEQ;
2230       LHS = SV; RHS = I->High; MHS = nullptr;
2231     } else {
2232       CC = ISD::SETLE;
2233       LHS = I->Low; MHS = SV; RHS = I->High;
2234     }
2235
2236     // The false weight should be sum of all un-handled cases.
2237     UnhandledWeights -= I->ExtraWeight;
2238     CaseBlock CB(CC, LHS, RHS, MHS, /* truebb */ I->BB, /* falsebb */ FallThrough,
2239                  /* me */ CurBlock,
2240                  /* trueweight */ I->ExtraWeight,
2241                  /* falseweight */ UnhandledWeights);
2242
2243     // If emitting the first comparison, just call visitSwitchCase to emit the
2244     // code into the current block.  Otherwise, push the CaseBlock onto the
2245     // vector to be later processed by SDISel, and insert the node's MBB
2246     // before the next MBB.
2247     if (CurBlock == SwitchBB)
2248       visitSwitchCase(CB, SwitchBB);
2249     else
2250       SwitchCases.push_back(CB);
2251
2252     CurBlock = FallThrough;
2253   }
2254
2255   return true;
2256 }
2257
2258 static inline bool areJTsAllowed(const TargetLowering &TLI) {
2259   return TLI.isOperationLegalOrCustom(ISD::BR_JT, MVT::Other) ||
2260          TLI.isOperationLegalOrCustom(ISD::BRIND, MVT::Other);
2261 }
2262
2263 static APInt ComputeRange(const APInt &First, const APInt &Last) {
2264   uint32_t BitWidth = std::max(Last.getBitWidth(), First.getBitWidth()) + 1;
2265   APInt LastExt = Last.sext(BitWidth), FirstExt = First.sext(BitWidth);
2266   return (LastExt - FirstExt + 1ULL);
2267 }
2268
2269 /// handleJTSwitchCase - Emit jumptable for current switch case range
2270 bool SelectionDAGBuilder::handleJTSwitchCase(CaseRec &CR,
2271                                              CaseRecVector &WorkList,
2272                                              const Value *SV,
2273                                              MachineBasicBlock *Default,
2274                                              MachineBasicBlock *SwitchBB) {
2275   Case& FrontCase = *CR.Range.first;
2276   Case& BackCase  = *(CR.Range.second-1);
2277
2278   const APInt &First = FrontCase.Low->getValue();
2279   const APInt &Last  = BackCase.High->getValue();
2280
2281   APInt TSize(First.getBitWidth(), 0);
2282   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I)
2283     TSize += I->size();
2284
2285   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2286   if (!areJTsAllowed(TLI) || TSize.ult(TLI.getMinimumJumpTableEntries()))
2287     return false;
2288
2289   APInt Range = ComputeRange(First, Last);
2290   // The density is TSize / Range. Require at least 40%.
2291   // It should not be possible for IntTSize to saturate for sane code, but make
2292   // sure we handle Range saturation correctly.
2293   uint64_t IntRange = Range.getLimitedValue(UINT64_MAX/10);
2294   uint64_t IntTSize = TSize.getLimitedValue(UINT64_MAX/10);
2295   if (IntTSize * 10 < IntRange * 4)
2296     return false;
2297
2298   DEBUG(dbgs() << "Lowering jump table\n"
2299                << "First entry: " << First << ". Last entry: " << Last << '\n'
2300                << "Range: " << Range << ". Size: " << TSize << ".\n\n");
2301
2302   // Get the MachineFunction which holds the current MBB.  This is used when
2303   // inserting any additional MBBs necessary to represent the switch.
2304   MachineFunction *CurMF = FuncInfo.MF;
2305
2306   // Figure out which block is immediately after the current one.
2307   MachineFunction::iterator BBI = CR.CaseBB;
2308   ++BBI;
2309
2310   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
2311
2312   // Create a new basic block to hold the code for loading the address
2313   // of the jump table, and jumping to it.  Update successor information;
2314   // we will either branch to the default case for the switch, or the jump
2315   // table.
2316   MachineBasicBlock *JumpTableBB = CurMF->CreateMachineBasicBlock(LLVMBB);
2317   CurMF->insert(BBI, JumpTableBB);
2318
2319   addSuccessorWithWeight(CR.CaseBB, Default);
2320   addSuccessorWithWeight(CR.CaseBB, JumpTableBB);
2321
2322   // Build a vector of destination BBs, corresponding to each target
2323   // of the jump table. If the value of the jump table slot corresponds to
2324   // a case statement, push the case's BB onto the vector, otherwise, push
2325   // the default BB.
2326   std::vector<MachineBasicBlock*> DestBBs;
2327   APInt TEI = First;
2328   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++TEI) {
2329     const APInt &Low = I->Low->getValue();
2330     const APInt &High = I->High->getValue();
2331
2332     if (Low.sle(TEI) && TEI.sle(High)) {
2333       DestBBs.push_back(I->BB);
2334       if (TEI==High)
2335         ++I;
2336     } else {
2337       DestBBs.push_back(Default);
2338     }
2339   }
2340
2341   // Calculate weight for each unique destination in CR.
2342   DenseMap<MachineBasicBlock*, uint32_t> DestWeights;
2343   if (FuncInfo.BPI) {
2344     for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I)
2345       DestWeights[I->BB] += I->ExtraWeight;
2346   }
2347
2348   // Update successor info. Add one edge to each unique successor.
2349   BitVector SuccsHandled(CR.CaseBB->getParent()->getNumBlockIDs());
2350   for (MachineBasicBlock *DestBB : DestBBs) {
2351     if (!SuccsHandled[DestBB->getNumber()]) {
2352       SuccsHandled[DestBB->getNumber()] = true;
2353       auto I = DestWeights.find(DestBB);
2354       addSuccessorWithWeight(JumpTableBB, DestBB,
2355                              I != DestWeights.end() ? I->second : 0);
2356     }
2357   }
2358
2359   // Create a jump table index for this jump table.
2360   unsigned JTEncoding = TLI.getJumpTableEncoding();
2361   unsigned JTI = CurMF->getOrCreateJumpTableInfo(JTEncoding)
2362                        ->createJumpTableIndex(DestBBs);
2363
2364   // Set the jump table information so that we can codegen it as a second
2365   // MachineBasicBlock
2366   JumpTable JT(-1U, JTI, JumpTableBB, Default);
2367   JumpTableHeader JTH(First, Last, SV, CR.CaseBB, (CR.CaseBB == SwitchBB));
2368   if (CR.CaseBB == SwitchBB)
2369     visitJumpTableHeader(JT, JTH, SwitchBB);
2370
2371   JTCases.push_back(JumpTableBlock(JTH, JT));
2372   return true;
2373 }
2374
2375 /// handleBTSplitSwitchCase - emit comparison and split binary search tree into
2376 /// 2 subtrees.
2377 bool SelectionDAGBuilder::handleBTSplitSwitchCase(CaseRec& CR,
2378                                                   CaseRecVector& WorkList,
2379                                                   const Value* SV,
2380                                                   MachineBasicBlock* SwitchBB) {
2381   Case& FrontCase = *CR.Range.first;
2382   Case& BackCase  = *(CR.Range.second-1);
2383
2384   // Size is the number of Cases represented by this range.
2385   unsigned Size = CR.Range.second - CR.Range.first;
2386
2387   const APInt &First = FrontCase.Low->getValue();
2388   const APInt &Last  = BackCase.High->getValue();
2389   double FMetric = 0;
2390   CaseItr Pivot = CR.Range.first + Size/2;
2391
2392   // Select optimal pivot, maximizing sum density of LHS and RHS. This will
2393   // (heuristically) allow us to emit JumpTable's later.
2394   APInt TSize(First.getBitWidth(), 0);
2395   for (CaseItr I = CR.Range.first, E = CR.Range.second;
2396        I!=E; ++I)
2397     TSize += I->size();
2398
2399   APInt LSize = FrontCase.size();
2400   APInt RSize = TSize-LSize;
2401   DEBUG(dbgs() << "Selecting best pivot: \n"
2402                << "First: " << First << ", Last: " << Last <<'\n'
2403                << "LSize: " << LSize << ", RSize: " << RSize << '\n');
2404   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2405   for (CaseItr I = CR.Range.first, J=I+1, E = CR.Range.second;
2406        J!=E; ++I, ++J) {
2407     const APInt &LEnd = I->High->getValue();
2408     const APInt &RBegin = J->Low->getValue();
2409     APInt Range = ComputeRange(LEnd, RBegin);
2410     assert((Range - 2ULL).isNonNegative() &&
2411            "Invalid case distance");
2412     // Use volatile double here to avoid excess precision issues on some hosts,
2413     // e.g. that use 80-bit X87 registers.
2414     // Only consider the density of sub-ranges that actually have sufficient
2415     // entries to be lowered as a jump table.
2416     volatile double LDensity =
2417         LSize.ult(TLI.getMinimumJumpTableEntries())
2418             ? 0.0
2419             : LSize.roundToDouble() / (LEnd - First + 1ULL).roundToDouble();
2420     volatile double RDensity =
2421         RSize.ult(TLI.getMinimumJumpTableEntries())
2422             ? 0.0
2423             : RSize.roundToDouble() / (Last - RBegin + 1ULL).roundToDouble();
2424     volatile double Metric = Range.logBase2() * (LDensity + RDensity);
2425     // Should always split in some non-trivial place
2426     DEBUG(dbgs() <<"=>Step\n"
2427                  << "LEnd: " << LEnd << ", RBegin: " << RBegin << '\n'
2428                  << "LDensity: " << LDensity
2429                  << ", RDensity: " << RDensity << '\n'
2430                  << "Metric: " << Metric << '\n');
2431     if (FMetric < Metric) {
2432       Pivot = J;
2433       FMetric = Metric;
2434       DEBUG(dbgs() << "Current metric set to: " << FMetric << '\n');
2435     }
2436
2437     LSize += J->size();
2438     RSize -= J->size();
2439   }
2440
2441   if (FMetric == 0 || !areJTsAllowed(TLI))
2442     Pivot = CR.Range.first + Size/2;
2443   splitSwitchCase(CR, Pivot, WorkList, SV, SwitchBB);
2444   return true;
2445 }
2446
2447 void SelectionDAGBuilder::splitSwitchCase(CaseRec &CR, CaseItr Pivot,
2448                                           CaseRecVector &WorkList,
2449                                           const Value *SV,
2450                                           MachineBasicBlock *SwitchBB) {
2451   // Get the MachineFunction which holds the current MBB.  This is used when
2452   // inserting any additional MBBs necessary to represent the switch.
2453   MachineFunction *CurMF = FuncInfo.MF;
2454
2455   // Figure out which block is immediately after the current one.
2456   MachineFunction::iterator BBI = CR.CaseBB;
2457   ++BBI;
2458
2459   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
2460
2461   CaseRange LHSR(CR.Range.first, Pivot);
2462   CaseRange RHSR(Pivot, CR.Range.second);
2463   const ConstantInt *C = Pivot->Low;
2464   MachineBasicBlock *FalseBB = nullptr, *TrueBB = nullptr;
2465
2466   // We know that we branch to the LHS if the Value being switched on is
2467   // less than the Pivot value, C.  We use this to optimize our binary
2468   // tree a bit, by recognizing that if SV is greater than or equal to the
2469   // LHS's Case Value, and that Case Value is exactly one less than the
2470   // Pivot's Value, then we can branch directly to the LHS's Target,
2471   // rather than creating a leaf node for it.
2472   if ((LHSR.second - LHSR.first) == 1 && LHSR.first->High == CR.GE &&
2473       C->getValue() == (CR.GE->getValue() + 1LL)) {
2474     TrueBB = LHSR.first->BB;
2475   } else {
2476     TrueBB = CurMF->CreateMachineBasicBlock(LLVMBB);
2477     CurMF->insert(BBI, TrueBB);
2478     WorkList.push_back(CaseRec(TrueBB, C, CR.GE, LHSR));
2479
2480     // Put SV in a virtual register to make it available from the new blocks.
2481     ExportFromCurrentBlock(SV);
2482   }
2483
2484   // Similar to the optimization above, if the Value being switched on is
2485   // known to be less than the Constant CR.LT, and the current Case Value
2486   // is CR.LT - 1, then we can branch directly to the target block for
2487   // the current Case Value, rather than emitting a RHS leaf node for it.
2488   if ((RHSR.second - RHSR.first) == 1 && CR.LT &&
2489       RHSR.first->Low->getValue() == (CR.LT->getValue() - 1LL)) {
2490     FalseBB = RHSR.first->BB;
2491   } else {
2492     FalseBB = CurMF->CreateMachineBasicBlock(LLVMBB);
2493     CurMF->insert(BBI, FalseBB);
2494     WorkList.push_back(CaseRec(FalseBB, CR.LT, C, RHSR));
2495
2496     // Put SV in a virtual register to make it available from the new blocks.
2497     ExportFromCurrentBlock(SV);
2498   }
2499
2500   // Create a CaseBlock record representing a conditional branch to
2501   // the LHS node if the value being switched on SV is less than C.
2502   // Otherwise, branch to LHS.
2503   CaseBlock CB(ISD::SETLT, SV, C, nullptr, TrueBB, FalseBB, CR.CaseBB);
2504
2505   if (CR.CaseBB == SwitchBB)
2506     visitSwitchCase(CB, SwitchBB);
2507   else
2508     SwitchCases.push_back(CB);
2509 }
2510
2511 /// handleBitTestsSwitchCase - if current case range has few destination and
2512 /// range span less, than machine word bitwidth, encode case range into series
2513 /// of masks and emit bit tests with these masks.
2514 bool SelectionDAGBuilder::handleBitTestsSwitchCase(CaseRec& CR,
2515                                                    CaseRecVector& WorkList,
2516                                                    const Value* SV,
2517                                                    MachineBasicBlock* Default,
2518                                                    MachineBasicBlock* SwitchBB) {
2519   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2520   EVT PTy = TLI.getPointerTy();
2521   unsigned IntPtrBits = PTy.getSizeInBits();
2522
2523   Case& FrontCase = *CR.Range.first;
2524   Case& BackCase  = *(CR.Range.second-1);
2525
2526   // Get the MachineFunction which holds the current MBB.  This is used when
2527   // inserting any additional MBBs necessary to represent the switch.
2528   MachineFunction *CurMF = FuncInfo.MF;
2529
2530   // If target does not have legal shift left, do not emit bit tests at all.
2531   if (!TLI.isOperationLegal(ISD::SHL, PTy))
2532     return false;
2533
2534   size_t numCmps = 0;
2535   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I) {
2536     // Single case counts one, case range - two.
2537     numCmps += (I->Low == I->High ? 1 : 2);
2538   }
2539
2540   // Count unique destinations
2541   SmallSet<MachineBasicBlock*, 4> Dests;
2542   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I) {
2543     Dests.insert(I->BB);
2544     if (Dests.size() > 3)
2545       // Don't bother the code below, if there are too much unique destinations
2546       return false;
2547   }
2548   DEBUG(dbgs() << "Total number of unique destinations: "
2549         << Dests.size() << '\n'
2550         << "Total number of comparisons: " << numCmps << '\n');
2551
2552   // Compute span of values.
2553   const APInt& minValue = FrontCase.Low->getValue();
2554   const APInt& maxValue = BackCase.High->getValue();
2555   APInt cmpRange = maxValue - minValue;
2556
2557   DEBUG(dbgs() << "Compare range: " << cmpRange << '\n'
2558                << "Low bound: " << minValue << '\n'
2559                << "High bound: " << maxValue << '\n');
2560
2561   if (cmpRange.uge(IntPtrBits) ||
2562       (!(Dests.size() == 1 && numCmps >= 3) &&
2563        !(Dests.size() == 2 && numCmps >= 5) &&
2564        !(Dests.size() >= 3 && numCmps >= 6)))
2565     return false;
2566
2567   DEBUG(dbgs() << "Emitting bit tests\n");
2568   APInt lowBound = APInt::getNullValue(cmpRange.getBitWidth());
2569
2570   // Optimize the case where all the case values fit in a
2571   // word without having to subtract minValue. In this case,
2572   // we can optimize away the subtraction.
2573   if (minValue.isNonNegative() && maxValue.slt(IntPtrBits)) {
2574     cmpRange = maxValue;
2575   } else {
2576     lowBound = minValue;
2577   }
2578
2579   CaseBitsVector CasesBits;
2580   unsigned i, count = 0;
2581
2582   for (CaseItr I = CR.Range.first, E = CR.Range.second; I!=E; ++I) {
2583     MachineBasicBlock* Dest = I->BB;
2584     for (i = 0; i < count; ++i)
2585       if (Dest == CasesBits[i].BB)
2586         break;
2587
2588     if (i == count) {
2589       assert((count < 3) && "Too much destinations to test!");
2590       CasesBits.push_back(CaseBits(0, Dest, 0, 0/*Weight*/));
2591       count++;
2592     }
2593
2594     const APInt& lowValue = I->Low->getValue();
2595     const APInt& highValue = I->High->getValue();
2596
2597     uint64_t lo = (lowValue - lowBound).getZExtValue();
2598     uint64_t hi = (highValue - lowBound).getZExtValue();
2599     CasesBits[i].ExtraWeight += I->ExtraWeight;
2600
2601     for (uint64_t j = lo; j <= hi; j++) {
2602       CasesBits[i].Mask |=  1ULL << j;
2603       CasesBits[i].Bits++;
2604     }
2605
2606   }
2607   std::sort(CasesBits.begin(), CasesBits.end(), CaseBitsCmp());
2608
2609   BitTestInfo BTC;
2610
2611   // Figure out which block is immediately after the current one.
2612   MachineFunction::iterator BBI = CR.CaseBB;
2613   ++BBI;
2614
2615   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
2616
2617   DEBUG(dbgs() << "Cases:\n");
2618   for (unsigned i = 0, e = CasesBits.size(); i!=e; ++i) {
2619     DEBUG(dbgs() << "Mask: " << CasesBits[i].Mask
2620                  << ", Bits: " << CasesBits[i].Bits
2621                  << ", BB: " << CasesBits[i].BB << '\n');
2622
2623     MachineBasicBlock *CaseBB = CurMF->CreateMachineBasicBlock(LLVMBB);
2624     CurMF->insert(BBI, CaseBB);
2625     BTC.push_back(BitTestCase(CasesBits[i].Mask,
2626                               CaseBB,
2627                               CasesBits[i].BB, CasesBits[i].ExtraWeight));
2628
2629     // Put SV in a virtual register to make it available from the new blocks.
2630     ExportFromCurrentBlock(SV);
2631   }
2632
2633   BitTestBlock BTB(lowBound, cmpRange, SV,
2634                    -1U, MVT::Other, (CR.CaseBB == SwitchBB),
2635                    CR.CaseBB, Default, std::move(BTC));
2636
2637   if (CR.CaseBB == SwitchBB)
2638     visitBitTestHeader(BTB, SwitchBB);
2639
2640   BitTestCases.push_back(std::move(BTB));
2641
2642   return true;
2643 }
2644
2645 void SelectionDAGBuilder::Clusterify(CaseVector &Cases, const SwitchInst *SI) {
2646   BranchProbabilityInfo *BPI = FuncInfo.BPI;
2647
2648   // Extract cases from the switch and sort them.
2649   typedef std::pair<const ConstantInt*, unsigned> CasePair;
2650   std::vector<CasePair> Sorted;
2651   Sorted.reserve(SI->getNumCases());
2652   for (auto I : SI->cases())
2653     Sorted.push_back(std::make_pair(I.getCaseValue(), I.getSuccessorIndex()));
2654   std::sort(Sorted.begin(), Sorted.end(), [](CasePair a, CasePair b) {
2655     return a.first->getValue().slt(b.first->getValue());
2656   });
2657
2658   // Merge adjacent cases with the same destination, build Cases vector.
2659   assert(Cases.empty() && "Cases should be empty before Clusterify;");
2660   Cases.reserve(SI->getNumCases());
2661   MachineBasicBlock *PreviousSucc = nullptr;
2662   for (CasePair &CP : Sorted) {
2663     const ConstantInt *CaseVal = CP.first;
2664     unsigned SuccIndex = CP.second;
2665     MachineBasicBlock *Succ = FuncInfo.MBBMap[SI->getSuccessor(SuccIndex)];
2666     uint32_t Weight = BPI ? BPI->getEdgeWeight(SI->getParent(), SuccIndex) : 0;
2667
2668     if (PreviousSucc == Succ &&
2669         (CaseVal->getValue() - Cases.back().High->getValue()) == 1) {
2670       // If this case has the same successor and is a neighbour, merge it into
2671       // the previous cluster.
2672       Cases.back().High = CaseVal;
2673       Cases.back().ExtraWeight += Weight;
2674     } else {
2675       Cases.push_back(Case(CaseVal, CaseVal, Succ, Weight));
2676     }
2677
2678     PreviousSucc = Succ;
2679   }
2680
2681   DEBUG({
2682       size_t numCmps = 0;
2683       for (auto &I : Cases)
2684         // A range counts double, since it requires two compares.
2685         numCmps += I.Low != I.High ? 2 : 1;
2686
2687       dbgs() << "Clusterify finished. Total clusters: " << Cases.size()
2688              << ". Total compares: " << numCmps << '\n';
2689     });
2690 }
2691
2692 void SelectionDAGBuilder::UpdateSplitBlock(MachineBasicBlock *First,
2693                                            MachineBasicBlock *Last) {
2694   // Update JTCases.
2695   for (unsigned i = 0, e = JTCases.size(); i != e; ++i)
2696     if (JTCases[i].first.HeaderBB == First)
2697       JTCases[i].first.HeaderBB = Last;
2698
2699   // Update BitTestCases.
2700   for (unsigned i = 0, e = BitTestCases.size(); i != e; ++i)
2701     if (BitTestCases[i].Parent == First)
2702       BitTestCases[i].Parent = Last;
2703 }
2704
2705 void SelectionDAGBuilder::visitSwitch(const SwitchInst &SI) {
2706   MachineBasicBlock *SwitchMBB = FuncInfo.MBB;
2707
2708   // Create a vector of Cases, sorted so that we can efficiently create a binary
2709   // search tree from them.
2710   CaseVector Cases;
2711   Clusterify(Cases, &SI);
2712
2713   // Get the default destination MBB.
2714   MachineBasicBlock *Default = FuncInfo.MBBMap[SI.getDefaultDest()];
2715
2716   if (isa<UnreachableInst>(SI.getDefaultDest()->getFirstNonPHIOrDbg()) &&
2717       !Cases.empty()) {
2718     // Replace an unreachable default destination with the most popular case
2719     // destination.
2720     DenseMap<const BasicBlock *, unsigned> Popularity;
2721     unsigned MaxPop = 0;
2722     const BasicBlock *MaxBB = nullptr;
2723     for (auto I : SI.cases()) {
2724       const BasicBlock *BB = I.getCaseSuccessor();
2725       if (++Popularity[BB] > MaxPop) {
2726         MaxPop = Popularity[BB];
2727         MaxBB = BB;
2728       }
2729     }
2730
2731     // Set new default.
2732     assert(MaxPop > 0);
2733     assert(MaxBB);
2734     Default = FuncInfo.MBBMap[MaxBB];
2735
2736     // Remove cases that were pointing to the destination that is now the default.
2737     Cases.erase(std::remove_if(Cases.begin(), Cases.end(),
2738                                [&](const Case &C) { return C.BB == Default; }),
2739                 Cases.end());
2740   }
2741
2742   // If there is only the default destination, go there directly.
2743   if (Cases.empty()) {
2744     // Update machine-CFG edges.
2745     SwitchMBB->addSuccessor(Default);
2746
2747     // If this is not a fall-through branch, emit the branch.
2748     if (Default != NextBlock(SwitchMBB)) {
2749       DAG.setRoot(DAG.getNode(ISD::BR, getCurSDLoc(), MVT::Other,
2750                               getControlRoot(), DAG.getBasicBlock(Default)));
2751     }
2752     return;
2753   }
2754
2755   // Get the Value to be switched on.
2756   const Value *SV = SI.getCondition();
2757
2758   // Push the initial CaseRec onto the worklist
2759   CaseRecVector WorkList;
2760   WorkList.push_back(CaseRec(SwitchMBB,nullptr,nullptr,
2761                              CaseRange(Cases.begin(),Cases.end())));
2762
2763   while (!WorkList.empty()) {
2764     // Grab a record representing a case range to process off the worklist
2765     CaseRec CR = WorkList.back();
2766     WorkList.pop_back();
2767
2768     if (handleBitTestsSwitchCase(CR, WorkList, SV, Default, SwitchMBB))
2769       continue;
2770
2771     // If the range has few cases (two or less) emit a series of specific
2772     // tests.
2773     if (handleSmallSwitchRange(CR, WorkList, SV, Default, SwitchMBB))
2774       continue;
2775
2776     // If the switch has more than N blocks, and is at least 40% dense, and the
2777     // target supports indirect branches, then emit a jump table rather than
2778     // lowering the switch to a binary tree of conditional branches.
2779     // N defaults to 4 and is controlled via TLS.getMinimumJumpTableEntries().
2780     if (handleJTSwitchCase(CR, WorkList, SV, Default, SwitchMBB))
2781       continue;
2782
2783     // Emit binary tree. We need to pick a pivot, and push left and right ranges
2784     // onto the worklist. Leafs are handled via handleSmallSwitchRange() call.
2785     handleBTSplitSwitchCase(CR, WorkList, SV, SwitchMBB);
2786   }
2787 }
2788
2789 void SelectionDAGBuilder::visitIndirectBr(const IndirectBrInst &I) {
2790   MachineBasicBlock *IndirectBrMBB = FuncInfo.MBB;
2791
2792   // Update machine-CFG edges with unique successors.
2793   SmallSet<BasicBlock*, 32> Done;
2794   for (unsigned i = 0, e = I.getNumSuccessors(); i != e; ++i) {
2795     BasicBlock *BB = I.getSuccessor(i);
2796     bool Inserted = Done.insert(BB).second;
2797     if (!Inserted)
2798         continue;
2799
2800     MachineBasicBlock *Succ = FuncInfo.MBBMap[BB];
2801     addSuccessorWithWeight(IndirectBrMBB, Succ);
2802   }
2803
2804   DAG.setRoot(DAG.getNode(ISD::BRIND, getCurSDLoc(),
2805                           MVT::Other, getControlRoot(),
2806                           getValue(I.getAddress())));
2807 }
2808
2809 void SelectionDAGBuilder::visitUnreachable(const UnreachableInst &I) {
2810   if (DAG.getTarget().Options.TrapUnreachable)
2811     DAG.setRoot(DAG.getNode(ISD::TRAP, getCurSDLoc(), MVT::Other, DAG.getRoot()));
2812 }
2813
2814 void SelectionDAGBuilder::visitFSub(const User &I) {
2815   // -0.0 - X --> fneg
2816   Type *Ty = I.getType();
2817   if (isa<Constant>(I.getOperand(0)) &&
2818       I.getOperand(0) == ConstantFP::getZeroValueForNegation(Ty)) {
2819     SDValue Op2 = getValue(I.getOperand(1));
2820     setValue(&I, DAG.getNode(ISD::FNEG, getCurSDLoc(),
2821                              Op2.getValueType(), Op2));
2822     return;
2823   }
2824
2825   visitBinary(I, ISD::FSUB);
2826 }
2827
2828 void SelectionDAGBuilder::visitBinary(const User &I, unsigned OpCode) {
2829   SDValue Op1 = getValue(I.getOperand(0));
2830   SDValue Op2 = getValue(I.getOperand(1));
2831
2832   bool nuw = false;
2833   bool nsw = false;
2834   bool exact = false;
2835   if (const OverflowingBinaryOperator *OFBinOp =
2836           dyn_cast<const OverflowingBinaryOperator>(&I)) {
2837     nuw = OFBinOp->hasNoUnsignedWrap();
2838     nsw = OFBinOp->hasNoSignedWrap();
2839   }
2840   if (const PossiblyExactOperator *ExactOp =
2841           dyn_cast<const PossiblyExactOperator>(&I))
2842     exact = ExactOp->isExact();
2843
2844   SDValue BinNodeValue = DAG.getNode(OpCode, getCurSDLoc(), Op1.getValueType(),
2845                                      Op1, Op2, nuw, nsw, exact);
2846   setValue(&I, BinNodeValue);
2847 }
2848
2849 void SelectionDAGBuilder::visitShift(const User &I, unsigned Opcode) {
2850   SDValue Op1 = getValue(I.getOperand(0));
2851   SDValue Op2 = getValue(I.getOperand(1));
2852
2853   EVT ShiftTy =
2854       DAG.getTargetLoweringInfo().getShiftAmountTy(Op2.getValueType());
2855
2856   // Coerce the shift amount to the right type if we can.
2857   if (!I.getType()->isVectorTy() && Op2.getValueType() != ShiftTy) {
2858     unsigned ShiftSize = ShiftTy.getSizeInBits();
2859     unsigned Op2Size = Op2.getValueType().getSizeInBits();
2860     SDLoc DL = getCurSDLoc();
2861
2862     // If the operand is smaller than the shift count type, promote it.
2863     if (ShiftSize > Op2Size)
2864       Op2 = DAG.getNode(ISD::ZERO_EXTEND, DL, ShiftTy, Op2);
2865
2866     // If the operand is larger than the shift count type but the shift
2867     // count type has enough bits to represent any shift value, truncate
2868     // it now. This is a common case and it exposes the truncate to
2869     // optimization early.
2870     else if (ShiftSize >= Log2_32_Ceil(Op2.getValueType().getSizeInBits()))
2871       Op2 = DAG.getNode(ISD::TRUNCATE, DL, ShiftTy, Op2);
2872     // Otherwise we'll need to temporarily settle for some other convenient
2873     // type.  Type legalization will make adjustments once the shiftee is split.
2874     else
2875       Op2 = DAG.getZExtOrTrunc(Op2, DL, MVT::i32);
2876   }
2877
2878   bool nuw = false;
2879   bool nsw = false;
2880   bool exact = false;
2881
2882   if (Opcode == ISD::SRL || Opcode == ISD::SRA || Opcode == ISD::SHL) {
2883
2884     if (const OverflowingBinaryOperator *OFBinOp =
2885             dyn_cast<const OverflowingBinaryOperator>(&I)) {
2886       nuw = OFBinOp->hasNoUnsignedWrap();
2887       nsw = OFBinOp->hasNoSignedWrap();
2888     }
2889     if (const PossiblyExactOperator *ExactOp =
2890             dyn_cast<const PossiblyExactOperator>(&I))
2891       exact = ExactOp->isExact();
2892   }
2893
2894   SDValue Res = DAG.getNode(Opcode, getCurSDLoc(), Op1.getValueType(), Op1, Op2,
2895                             nuw, nsw, exact);
2896   setValue(&I, Res);
2897 }
2898
2899 void SelectionDAGBuilder::visitSDiv(const User &I) {
2900   SDValue Op1 = getValue(I.getOperand(0));
2901   SDValue Op2 = getValue(I.getOperand(1));
2902
2903   // Turn exact SDivs into multiplications.
2904   // FIXME: This should be in DAGCombiner, but it doesn't have access to the
2905   // exact bit.
2906   if (isa<BinaryOperator>(&I) && cast<BinaryOperator>(&I)->isExact() &&
2907       !isa<ConstantSDNode>(Op1) &&
2908       isa<ConstantSDNode>(Op2) && !cast<ConstantSDNode>(Op2)->isNullValue())
2909     setValue(&I, DAG.getTargetLoweringInfo()
2910                      .BuildExactSDIV(Op1, Op2, getCurSDLoc(), DAG));
2911   else
2912     setValue(&I, DAG.getNode(ISD::SDIV, getCurSDLoc(), Op1.getValueType(),
2913                              Op1, Op2));
2914 }
2915
2916 void SelectionDAGBuilder::visitICmp(const User &I) {
2917   ICmpInst::Predicate predicate = ICmpInst::BAD_ICMP_PREDICATE;
2918   if (const ICmpInst *IC = dyn_cast<ICmpInst>(&I))
2919     predicate = IC->getPredicate();
2920   else if (const ConstantExpr *IC = dyn_cast<ConstantExpr>(&I))
2921     predicate = ICmpInst::Predicate(IC->getPredicate());
2922   SDValue Op1 = getValue(I.getOperand(0));
2923   SDValue Op2 = getValue(I.getOperand(1));
2924   ISD::CondCode Opcode = getICmpCondCode(predicate);
2925
2926   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
2927   setValue(&I, DAG.getSetCC(getCurSDLoc(), DestVT, Op1, Op2, Opcode));
2928 }
2929
2930 void SelectionDAGBuilder::visitFCmp(const User &I) {
2931   FCmpInst::Predicate predicate = FCmpInst::BAD_FCMP_PREDICATE;
2932   if (const FCmpInst *FC = dyn_cast<FCmpInst>(&I))
2933     predicate = FC->getPredicate();
2934   else if (const ConstantExpr *FC = dyn_cast<ConstantExpr>(&I))
2935     predicate = FCmpInst::Predicate(FC->getPredicate());
2936   SDValue Op1 = getValue(I.getOperand(0));
2937   SDValue Op2 = getValue(I.getOperand(1));
2938   ISD::CondCode Condition = getFCmpCondCode(predicate);
2939   if (TM.Options.NoNaNsFPMath)
2940     Condition = getFCmpCodeWithoutNaN(Condition);
2941   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
2942   setValue(&I, DAG.getSetCC(getCurSDLoc(), DestVT, Op1, Op2, Condition));
2943 }
2944
2945 void SelectionDAGBuilder::visitSelect(const User &I) {
2946   SmallVector<EVT, 4> ValueVTs;
2947   ComputeValueVTs(DAG.getTargetLoweringInfo(), I.getType(), ValueVTs);
2948   unsigned NumValues = ValueVTs.size();
2949   if (NumValues == 0) return;
2950
2951   SmallVector<SDValue, 4> Values(NumValues);
2952   SDValue Cond     = getValue(I.getOperand(0));
2953   SDValue TrueVal  = getValue(I.getOperand(1));
2954   SDValue FalseVal = getValue(I.getOperand(2));
2955   ISD::NodeType OpCode = Cond.getValueType().isVector() ?
2956     ISD::VSELECT : ISD::SELECT;
2957
2958   for (unsigned i = 0; i != NumValues; ++i)
2959     Values[i] = DAG.getNode(OpCode, getCurSDLoc(),
2960                             TrueVal.getNode()->getValueType(TrueVal.getResNo()+i),
2961                             Cond,
2962                             SDValue(TrueVal.getNode(),
2963                                     TrueVal.getResNo() + i),
2964                             SDValue(FalseVal.getNode(),
2965                                     FalseVal.getResNo() + i));
2966
2967   setValue(&I, DAG.getNode(ISD::MERGE_VALUES, getCurSDLoc(),
2968                            DAG.getVTList(ValueVTs), Values));
2969 }
2970
2971 void SelectionDAGBuilder::visitTrunc(const User &I) {
2972   // TruncInst cannot be a no-op cast because sizeof(src) > sizeof(dest).
2973   SDValue N = getValue(I.getOperand(0));
2974   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
2975   setValue(&I, DAG.getNode(ISD::TRUNCATE, getCurSDLoc(), DestVT, N));
2976 }
2977
2978 void SelectionDAGBuilder::visitZExt(const User &I) {
2979   // ZExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2980   // ZExt also can't be a cast to bool for same reason. So, nothing much to do
2981   SDValue N = getValue(I.getOperand(0));
2982   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
2983   setValue(&I, DAG.getNode(ISD::ZERO_EXTEND, getCurSDLoc(), DestVT, N));
2984 }
2985
2986 void SelectionDAGBuilder::visitSExt(const User &I) {
2987   // SExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2988   // SExt also can't be a cast to bool for same reason. So, nothing much to do
2989   SDValue N = getValue(I.getOperand(0));
2990   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
2991   setValue(&I, DAG.getNode(ISD::SIGN_EXTEND, getCurSDLoc(), DestVT, N));
2992 }
2993
2994 void SelectionDAGBuilder::visitFPTrunc(const User &I) {
2995   // FPTrunc is never a no-op cast, no need to check
2996   SDValue N = getValue(I.getOperand(0));
2997   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2998   EVT DestVT = TLI.getValueType(I.getType());
2999   setValue(&I, DAG.getNode(ISD::FP_ROUND, getCurSDLoc(), DestVT, N,
3000                            DAG.getTargetConstant(0, TLI.getPointerTy())));
3001 }
3002
3003 void SelectionDAGBuilder::visitFPExt(const User &I) {
3004   // FPExt is never a no-op cast, no need to check
3005   SDValue N = getValue(I.getOperand(0));
3006   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3007   setValue(&I, DAG.getNode(ISD::FP_EXTEND, getCurSDLoc(), DestVT, N));
3008 }
3009
3010 void SelectionDAGBuilder::visitFPToUI(const User &I) {
3011   // FPToUI is never a no-op cast, no need to check
3012   SDValue N = getValue(I.getOperand(0));
3013   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3014   setValue(&I, DAG.getNode(ISD::FP_TO_UINT, getCurSDLoc(), DestVT, N));
3015 }
3016
3017 void SelectionDAGBuilder::visitFPToSI(const User &I) {
3018   // FPToSI is never a no-op cast, no need to check
3019   SDValue N = getValue(I.getOperand(0));
3020   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3021   setValue(&I, DAG.getNode(ISD::FP_TO_SINT, getCurSDLoc(), DestVT, N));
3022 }
3023
3024 void SelectionDAGBuilder::visitUIToFP(const User &I) {
3025   // UIToFP is never a no-op cast, no need to check
3026   SDValue N = getValue(I.getOperand(0));
3027   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3028   setValue(&I, DAG.getNode(ISD::UINT_TO_FP, getCurSDLoc(), DestVT, N));
3029 }
3030
3031 void SelectionDAGBuilder::visitSIToFP(const User &I) {
3032   // SIToFP is never a no-op cast, no need to check
3033   SDValue N = getValue(I.getOperand(0));
3034   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3035   setValue(&I, DAG.getNode(ISD::SINT_TO_FP, getCurSDLoc(), DestVT, N));
3036 }
3037
3038 void SelectionDAGBuilder::visitPtrToInt(const User &I) {
3039   // What to do depends on the size of the integer and the size of the pointer.
3040   // We can either truncate, zero extend, or no-op, accordingly.
3041   SDValue N = getValue(I.getOperand(0));
3042   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3043   setValue(&I, DAG.getZExtOrTrunc(N, getCurSDLoc(), DestVT));
3044 }
3045
3046 void SelectionDAGBuilder::visitIntToPtr(const User &I) {
3047   // What to do depends on the size of the integer and the size of the pointer.
3048   // We can either truncate, zero extend, or no-op, accordingly.
3049   SDValue N = getValue(I.getOperand(0));
3050   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3051   setValue(&I, DAG.getZExtOrTrunc(N, getCurSDLoc(), DestVT));
3052 }
3053
3054 void SelectionDAGBuilder::visitBitCast(const User &I) {
3055   SDValue N = getValue(I.getOperand(0));
3056   EVT DestVT = DAG.getTargetLoweringInfo().getValueType(I.getType());
3057
3058   // BitCast assures us that source and destination are the same size so this is
3059   // either a BITCAST or a no-op.
3060   if (DestVT != N.getValueType())
3061     setValue(&I, DAG.getNode(ISD::BITCAST, getCurSDLoc(),
3062                              DestVT, N)); // convert types.
3063   // Check if the original LLVM IR Operand was a ConstantInt, because getValue()
3064   // might fold any kind of constant expression to an integer constant and that
3065   // is not what we are looking for. Only regcognize a bitcast of a genuine
3066   // constant integer as an opaque constant.
3067   else if(ConstantInt *C = dyn_cast<ConstantInt>(I.getOperand(0)))
3068     setValue(&I, DAG.getConstant(C->getValue(), DestVT, /*isTarget=*/false,
3069                                  /*isOpaque*/true));
3070   else
3071     setValue(&I, N);            // noop cast.
3072 }
3073
3074 void SelectionDAGBuilder::visitAddrSpaceCast(const User &I) {
3075   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3076   const Value *SV = I.getOperand(0);
3077   SDValue N = getValue(SV);
3078   EVT DestVT = TLI.getValueType(I.getType());
3079
3080   unsigned SrcAS = SV->getType()->getPointerAddressSpace();
3081   unsigned DestAS = I.getType()->getPointerAddressSpace();
3082
3083   if (!TLI.isNoopAddrSpaceCast(SrcAS, DestAS))
3084     N = DAG.getAddrSpaceCast(getCurSDLoc(), DestVT, N, SrcAS, DestAS);
3085
3086   setValue(&I, N);
3087 }
3088
3089 void SelectionDAGBuilder::visitInsertElement(const User &I) {
3090   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3091   SDValue InVec = getValue(I.getOperand(0));
3092   SDValue InVal = getValue(I.getOperand(1));
3093   SDValue InIdx = DAG.getSExtOrTrunc(getValue(I.getOperand(2)),
3094                                      getCurSDLoc(), TLI.getVectorIdxTy());
3095   setValue(&I, DAG.getNode(ISD::INSERT_VECTOR_ELT, getCurSDLoc(),
3096                            TLI.getValueType(I.getType()), InVec, InVal, InIdx));
3097 }
3098
3099 void SelectionDAGBuilder::visitExtractElement(const User &I) {
3100   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3101   SDValue InVec = getValue(I.getOperand(0));
3102   SDValue InIdx = DAG.getSExtOrTrunc(getValue(I.getOperand(1)),
3103                                      getCurSDLoc(), TLI.getVectorIdxTy());
3104   setValue(&I, DAG.getNode(ISD::EXTRACT_VECTOR_ELT, getCurSDLoc(),
3105                            TLI.getValueType(I.getType()), InVec, InIdx));
3106 }
3107
3108 // Utility for visitShuffleVector - Return true if every element in Mask,
3109 // beginning from position Pos and ending in Pos+Size, falls within the
3110 // specified sequential range [L, L+Pos). or is undef.
3111 static bool isSequentialInRange(const SmallVectorImpl<int> &Mask,
3112                                 unsigned Pos, unsigned Size, int Low) {
3113   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3114     if (Mask[i] >= 0 && Mask[i] != Low)
3115       return false;
3116   return true;
3117 }
3118
3119 void SelectionDAGBuilder::visitShuffleVector(const User &I) {
3120   SDValue Src1 = getValue(I.getOperand(0));
3121   SDValue Src2 = getValue(I.getOperand(1));
3122
3123   SmallVector<int, 8> Mask;
3124   ShuffleVectorInst::getShuffleMask(cast<Constant>(I.getOperand(2)), Mask);
3125   unsigned MaskNumElts = Mask.size();
3126
3127   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3128   EVT VT = TLI.getValueType(I.getType());
3129   EVT SrcVT = Src1.getValueType();
3130   unsigned SrcNumElts = SrcVT.getVectorNumElements();
3131
3132   if (SrcNumElts == MaskNumElts) {
3133     setValue(&I, DAG.getVectorShuffle(VT, getCurSDLoc(), Src1, Src2,
3134                                       &Mask[0]));
3135     return;
3136   }
3137
3138   // Normalize the shuffle vector since mask and vector length don't match.
3139   if (SrcNumElts < MaskNumElts && MaskNumElts % SrcNumElts == 0) {
3140     // Mask is longer than the source vectors and is a multiple of the source
3141     // vectors.  We can use concatenate vector to make the mask and vectors
3142     // lengths match.
3143     if (SrcNumElts*2 == MaskNumElts) {
3144       // First check for Src1 in low and Src2 in high
3145       if (isSequentialInRange(Mask, 0, SrcNumElts, 0) &&
3146           isSequentialInRange(Mask, SrcNumElts, SrcNumElts, SrcNumElts)) {
3147         // The shuffle is concatenating two vectors together.
3148         setValue(&I, DAG.getNode(ISD::CONCAT_VECTORS, getCurSDLoc(),
3149                                  VT, Src1, Src2));
3150         return;
3151       }
3152       // Then check for Src2 in low and Src1 in high
3153       if (isSequentialInRange(Mask, 0, SrcNumElts, SrcNumElts) &&
3154           isSequentialInRange(Mask, SrcNumElts, SrcNumElts, 0)) {
3155         // The shuffle is concatenating two vectors together.
3156         setValue(&I, DAG.getNode(ISD::CONCAT_VECTORS, getCurSDLoc(),
3157                                  VT, Src2, Src1));
3158         return;
3159       }
3160     }
3161
3162     // Pad both vectors with undefs to make them the same length as the mask.
3163     unsigned NumConcat = MaskNumElts / SrcNumElts;
3164     bool Src1U = Src1.getOpcode() == ISD::UNDEF;
3165     bool Src2U = Src2.getOpcode() == ISD::UNDEF;
3166     SDValue UndefVal = DAG.getUNDEF(SrcVT);
3167
3168     SmallVector<SDValue, 8> MOps1(NumConcat, UndefVal);
3169     SmallVector<SDValue, 8> MOps2(NumConcat, UndefVal);
3170     MOps1[0] = Src1;
3171     MOps2[0] = Src2;
3172
3173     Src1 = Src1U ? DAG.getUNDEF(VT) : DAG.getNode(ISD::CONCAT_VECTORS,
3174                                                   getCurSDLoc(), VT, MOps1);
3175     Src2 = Src2U ? DAG.getUNDEF(VT) : DAG.getNode(ISD::CONCAT_VECTORS,
3176                                                   getCurSDLoc(), VT, MOps2);
3177
3178     // Readjust mask for new input vector length.
3179     SmallVector<int, 8> MappedOps;
3180     for (unsigned i = 0; i != MaskNumElts; ++i) {
3181       int Idx = Mask[i];
3182       if (Idx >= (int)SrcNumElts)
3183         Idx -= SrcNumElts - MaskNumElts;
3184       MappedOps.push_back(Idx);
3185     }
3186
3187     setValue(&I, DAG.getVectorShuffle(VT, getCurSDLoc(), Src1, Src2,
3188                                       &MappedOps[0]));
3189     return;
3190   }
3191
3192   if (SrcNumElts > MaskNumElts) {
3193     // Analyze the access pattern of the vector to see if we can extract
3194     // two subvectors and do the shuffle. The analysis is done by calculating
3195     // the range of elements the mask access on both vectors.
3196     int MinRange[2] = { static_cast<int>(SrcNumElts),
3197                         static_cast<int>(SrcNumElts)};
3198     int MaxRange[2] = {-1, -1};