lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGRRList.cpp - Reg pressure reduction list scheduler --===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "ScheduleDAGSDNodes.h"
  20 #include "llvm/InlineAsm.h"
  21 #include "llvm/CodeGen/SchedulerRegistry.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  24 #include "llvm/Target/TargetRegisterInfo.h"
  25 #include "llvm/Target/TargetData.h"
  26 #include "llvm/Target/TargetMachine.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Target/TargetLowering.h"
  29 #include "llvm/ADT/SmallSet.h"
  30 #include "llvm/ADT/Statistic.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include <climits>
  36 using namespace llvm;
  37
  38 STATISTIC(NumBacktracks, "Number of times scheduler backtracked");
  39 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  40 STATISTIC(NumDups,       "Number of duplicated nodes");
  41 STATISTIC(NumPRCopies,   "Number of physical register copies");
  42
  43 static RegisterScheduler
  44   burrListDAGScheduler("list-burr",
  45                        "Bottom-up register reduction list scheduling",
  46                        createBURRListDAGScheduler);
  47 static RegisterScheduler
  48   tdrListrDAGScheduler("list-tdrr",
  49                        "Top-down register reduction list scheduling",
  50                        createTDRRListDAGScheduler);
  51 static RegisterScheduler
  52   sourceListDAGScheduler("source",
  53                          "Similar to list-burr but schedules in source "
  54                          "order when possible",
  55                          createSourceListDAGScheduler);
  56
  57 static RegisterScheduler
  58   hybridListDAGScheduler("list-hybrid",
  59                          "Bottom-up register pressure aware list scheduling "
  60                          "which tries to balance latency and register pressure",
  61                          createHybridListDAGScheduler);
  62
  63 static RegisterScheduler
  64   ILPListDAGScheduler("list-ilp",
  65                       "Bottom-up register pressure aware list scheduling "
  66                       "which tries to balance ILP and register pressure",
  67                       createILPListDAGScheduler);
  68
  69 static cl::opt<bool> DisableSchedCycles(
  70   "disable-sched-cycles", cl::Hidden, cl::init(false),
  71   cl::desc("Disable cycle-level precision during preRA scheduling"));
  72
  73 // Temporary sched=list-ilp flags until the heuristics are robust.
  74 // Some options are also available under sched=list-hybrid.
  75 static cl::opt<bool> DisableSchedRegPressure(
  76   "disable-sched-reg-pressure", cl::Hidden, cl::init(false),
  77   cl::desc("Disable regpressure priority in sched=list-ilp"));
  78 static cl::opt<bool> DisableSchedLiveUses(
  79   "disable-sched-live-uses", cl::Hidden, cl::init(true),
  80   cl::desc("Disable live use priority in sched=list-ilp"));
  81 static cl::opt<bool> DisableSchedVRegCycle(
  82   "disable-sched-vrcycle", cl::Hidden, cl::init(false),
  83   cl::desc("Disable virtual register cycle interference checks"));
  84 static cl::opt<bool> DisableSchedPhysRegJoin(
  85   "disable-sched-physreg-join", cl::Hidden, cl::init(false),
  86   cl::desc("Disable physreg def-use affinity"));
  87 static cl::opt<bool> DisableSchedStalls(
  88   "disable-sched-stalls", cl::Hidden, cl::init(true),
  89   cl::desc("Disable no-stall priority in sched=list-ilp"));
  90 static cl::opt<bool> DisableSchedCriticalPath(
  91   "disable-sched-critical-path", cl::Hidden, cl::init(false),
  92   cl::desc("Disable critical path priority in sched=list-ilp"));
  93 static cl::opt<bool> DisableSchedHeight(
  94   "disable-sched-height", cl::Hidden, cl::init(false),
  95   cl::desc("Disable scheduled-height priority in sched=list-ilp"));
  96
  97 static cl::opt<int> MaxReorderWindow(
  98   "max-sched-reorder", cl::Hidden, cl::init(6),
  99   cl::desc("Number of instructions to allow ahead of the critical path "
 100            "in sched=list-ilp"));
 101
 102 static cl::opt<unsigned> AvgIPC(
 103   "sched-avg-ipc", cl::Hidden, cl::init(1),
 104   cl::desc("Average inst/cycle whan no target itinerary exists."));
 105
 106 #ifndef NDEBUG
 107 namespace {
 108   // For sched=list-ilp, Count the number of times each factor comes into play.
 109   enum { FactPressureDiff, FactRegUses, FactStall, FactHeight, FactDepth,
 110          FactStatic, FactOther, NumFactors };
 111 }
 112 static const char *FactorName[NumFactors] =
 113 {"PressureDiff", "RegUses", "Stall", "Height", "Depth","Static", "Other"};
 114 static int FactorCount[NumFactors];
 115 #endif //!NDEBUG
 116
 117 namespace {
 118 //===----------------------------------------------------------------------===//
 119 /// ScheduleDAGRRList - The actual register reduction list scheduler
 120 /// implementation.  This supports both top-down and bottom-up scheduling.
 121 ///
 122 class ScheduleDAGRRList : public ScheduleDAGSDNodes {
 123 private:
 124   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
 125   /// it is top-down.
 126   bool isBottomUp;
 127
 128   /// NeedLatency - True if the scheduler will make use of latency information.
 129   ///
 130   bool NeedLatency;
 131
 132   /// AvailableQueue - The priority queue to use for the available SUnits.
 133   SchedulingPriorityQueue *AvailableQueue;
 134
 135   /// PendingQueue - This contains all of the instructions whose operands have
 136   /// been issued, but their results are not ready yet (due to the latency of
 137   /// the operation).  Once the operands becomes available, the instruction is
 138   /// added to the AvailableQueue.
 139   std::vector<SUnit*> PendingQueue;
 140
 141   /// HazardRec - The hazard recognizer to use.
 142   ScheduleHazardRecognizer *HazardRec;
 143
 144   /// CurCycle - The current scheduler state corresponds to this cycle.
 145   unsigned CurCycle;
 146
 147   /// MinAvailableCycle - Cycle of the soonest available instruction.
 148   unsigned MinAvailableCycle;
 149
 150   /// IssueCount - Count instructions issued in this cycle
 151   /// Currently valid only for bottom-up scheduling.
 152   unsigned IssueCount;
 153
 154   /// LiveRegDefs - A set of physical registers and their definition
 155   /// that are "live". These nodes must be scheduled before any other nodes that
 156   /// modifies the registers can be scheduled.
 157   unsigned NumLiveRegs;
 158   std::vector<SUnit*> LiveRegDefs;
 159   std::vector<SUnit*> LiveRegGens;
 160
 161   /// Topo - A topological ordering for SUnits which permits fast IsReachable
 162   /// and similar queries.
 163   ScheduleDAGTopologicalSort Topo;
 164
 165 public:
 166   ScheduleDAGRRList(MachineFunction &mf, bool needlatency,
 167                     SchedulingPriorityQueue *availqueue,
 168                     CodeGenOpt::Level OptLevel)
 169     : ScheduleDAGSDNodes(mf), isBottomUp(availqueue->isBottomUp()),
 170       NeedLatency(needlatency), AvailableQueue(availqueue), CurCycle(0),
 171       Topo(SUnits) {
 172
 173     const TargetMachine &tm = mf.getTarget();
 174     if (DisableSchedCycles || !NeedLatency)
 175       HazardRec = new ScheduleHazardRecognizer();
 176     else
 177       HazardRec = tm.getInstrInfo()->CreateTargetHazardRecognizer(&tm, this);
 178   }
 179
 180   ~ScheduleDAGRRList() {
 181     delete HazardRec;
 182     delete AvailableQueue;
 183   }
 184
 185   void Schedule();
 186
 187   ScheduleHazardRecognizer *getHazardRec() { return HazardRec; }
 188
 189   /// IsReachable - Checks if SU is reachable from TargetSU.
 190   bool IsReachable(const SUnit *SU, const SUnit *TargetSU) {
 191     return Topo.IsReachable(SU, TargetSU);
 192   }
 193
 194   /// WillCreateCycle - Returns true if adding an edge from SU to TargetSU will
 195   /// create a cycle.
 196   bool WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 197     return Topo.WillCreateCycle(SU, TargetSU);
 198   }
 199
 200   /// AddPred - adds a predecessor edge to SUnit SU.
 201   /// This returns true if this is a new predecessor.
 202   /// Updates the topological ordering if required.
 203   void AddPred(SUnit *SU, const SDep &D) {
 204     Topo.AddPred(SU, D.getSUnit());
 205     SU->addPred(D);
 206   }
 207
 208   /// RemovePred - removes a predecessor edge from SUnit SU.
 209   /// This returns true if an edge was removed.
 210   /// Updates the topological ordering if required.
 211   void RemovePred(SUnit *SU, const SDep &D) {
 212     Topo.RemovePred(SU, D.getSUnit());
 213     SU->removePred(D);
 214   }
 215
 216 private:
 217   bool isReady(SUnit *SU) {
 218     return DisableSchedCycles || !AvailableQueue->hasReadyFilter() ||
 219       AvailableQueue->isReady(SU);
 220   }
 221
 222   void ReleasePred(SUnit *SU, const SDep *PredEdge);
 223   void ReleasePredecessors(SUnit *SU);
 224   void ReleaseSucc(SUnit *SU, const SDep *SuccEdge);
 225   void ReleaseSuccessors(SUnit *SU);
 226   void ReleasePending();
 227   void AdvanceToCycle(unsigned NextCycle);
 228   void AdvancePastStalls(SUnit *SU);
 229   void EmitNode(SUnit *SU);
 230   void ScheduleNodeBottomUp(SUnit*);
 231   void CapturePred(SDep *PredEdge);
 232   void UnscheduleNodeBottomUp(SUnit*);
 233   void RestoreHazardCheckerBottomUp();
 234   void BacktrackBottomUp(SUnit*, SUnit*);
 235   SUnit *CopyAndMoveSuccessors(SUnit*);
 236   void InsertCopiesAndMoveSuccs(SUnit*, unsigned,
 237                                 const TargetRegisterClass*,
 238                                 const TargetRegisterClass*,
 239                                 SmallVector<SUnit*, 2>&);
 240   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 241
 242   SUnit *PickNodeToScheduleBottomUp();
 243   void ListScheduleBottomUp();
 244
 245   void ScheduleNodeTopDown(SUnit*);
 246   void ListScheduleTopDown();
 247
 248
 249   /// CreateNewSUnit - Creates a new SUnit and returns a pointer to it.
 250   /// Updates the topological ordering if required.
 251   SUnit *CreateNewSUnit(SDNode *N) {
 252     unsigned NumSUnits = SUnits.size();
 253     SUnit *NewNode = NewSUnit(N);
 254     // Update the topological ordering.
 255     if (NewNode->NodeNum >= NumSUnits)
 256       Topo.InitDAGTopologicalSorting();
 257     return NewNode;
 258   }
 259
 260   /// CreateClone - Creates a new SUnit from an existing one.
 261   /// Updates the topological ordering if required.
 262   SUnit *CreateClone(SUnit *N) {
 263     unsigned NumSUnits = SUnits.size();
 264     SUnit *NewNode = Clone(N);
 265     // Update the topological ordering.
 266     if (NewNode->NodeNum >= NumSUnits)
 267       Topo.InitDAGTopologicalSorting();
 268     return NewNode;
 269   }
 270
 271   /// ForceUnitLatencies - Register-pressure-reducing scheduling doesn't
 272   /// need actual latency information but the hybrid scheduler does.
 273   bool ForceUnitLatencies() const {
 274     return !NeedLatency;
 275   }
 276 };
 277 }  // end anonymous namespace
 278
 279
 280 /// Schedule - Schedule the DAG using list scheduling.
 281 void ScheduleDAGRRList::Schedule() {
 282   DEBUG(dbgs()
 283         << "********** List Scheduling BB#" << BB->getNumber()
 284         << " '" << BB->getName() << "' **********\n");
 285 #ifndef NDEBUG
 286   for (int i = 0; i < NumFactors; ++i) {
 287     FactorCount[i] = 0;
 288   }
 289 #endif //!NDEBUG
 290
 291   CurCycle = 0;
 292   IssueCount = 0;
 293   MinAvailableCycle = DisableSchedCycles ? 0 : UINT_MAX;
 294   NumLiveRegs = 0;
 295   LiveRegDefs.resize(TRI->getNumRegs(), NULL);
 296   LiveRegGens.resize(TRI->getNumRegs(), NULL);
 297
 298   // Build the scheduling graph.
 299   BuildSchedGraph(NULL);
 300
 301   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 302           SUnits[su].dumpAll(this));
 303   Topo.InitDAGTopologicalSorting();
 304
 305   AvailableQueue->initNodes(SUnits);
 306
 307   HazardRec->Reset();
 308
 309   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 310   if (isBottomUp)
 311     ListScheduleBottomUp();
 312   else
 313     ListScheduleTopDown();
 314
 315 #ifndef NDEBUG
 316   for (int i = 0; i < NumFactors; ++i) {
 317     DEBUG(dbgs() << FactorName[i] << "\t" << FactorCount[i] << "\n");
 318   }
 319 #endif // !NDEBUG
 320   AvailableQueue->releaseState();
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 //  Bottom-Up Scheduling
 325 //===----------------------------------------------------------------------===//
 326
 327 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 328 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 329 void ScheduleDAGRRList::ReleasePred(SUnit *SU, const SDep *PredEdge) {
 330   SUnit *PredSU = PredEdge->getSUnit();
 331
 332 #ifndef NDEBUG
 333   if (PredSU->NumSuccsLeft == 0) {
 334     dbgs() << "*** Scheduling failed! ***\n";
 335     PredSU->dump(this);
 336     dbgs() << " has been released too many times!\n";
 337     llvm_unreachable(0);
 338   }
 339 #endif
 340   --PredSU->NumSuccsLeft;
 341
 342   if (!ForceUnitLatencies()) {
 343     // Updating predecessor's height. This is now the cycle when the
 344     // predecessor can be scheduled without causing a pipeline stall.
 345     PredSU->setHeightToAtLeast(SU->getHeight() + PredEdge->getLatency());
 346   }
 347
 348   // If all the node's successors are scheduled, this node is ready
 349   // to be scheduled. Ignore the special EntrySU node.
 350   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU) {
 351     PredSU->isAvailable = true;
 352
 353     unsigned Height = PredSU->getHeight();
 354     if (Height < MinAvailableCycle)
 355       MinAvailableCycle = Height;
 356
 357     if (isReady(PredSU)) {
 358       AvailableQueue->push(PredSU);
 359     }
 360     // CapturePred and others may have left the node in the pending queue, avoid
 361     // adding it twice.
 362     else if (!PredSU->isPending) {
 363       PredSU->isPending = true;
 364       PendingQueue.push_back(PredSU);
 365     }
 366   }
 367 }
 368
 369 /// Call ReleasePred for each predecessor, then update register live def/gen.
 370 /// Always update LiveRegDefs for a register dependence even if the current SU
 371 /// also defines the register. This effectively create one large live range
 372 /// across a sequence of two-address node. This is important because the
 373 /// entire chain must be scheduled together. Example:
 374 ///
 375 /// flags = (3) add
 376 /// flags = (2) addc flags
 377 /// flags = (1) addc flags
 378 ///
 379 /// results in
 380 ///
 381 /// LiveRegDefs[flags] = 3
 382 /// LiveRegGens[flags] = 1
 383 ///
 384 /// If (2) addc is unscheduled, then (1) addc must also be unscheduled to avoid
 385 /// interference on flags.
 386 void ScheduleDAGRRList::ReleasePredecessors(SUnit *SU) {
 387   // Bottom up: release predecessors
 388   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 389        I != E; ++I) {
 390     ReleasePred(SU, &*I);
 391     if (I->isAssignedRegDep()) {
 392       // This is a physical register dependency and it's impossible or
 393       // expensive to copy the register. Make sure nothing that can
 394       // clobber the register is scheduled between the predecessor and
 395       // this node.
 396       SUnit *RegDef = LiveRegDefs[I->getReg()]; (void)RegDef;
 397       assert((!RegDef || RegDef == SU || RegDef == I->getSUnit()) &&
 398              "interference on register dependence");
 399       LiveRegDefs[I->getReg()] = I->getSUnit();
 400       if (!LiveRegGens[I->getReg()]) {
 401         ++NumLiveRegs;
 402         LiveRegGens[I->getReg()] = SU;
 403       }
 404     }
 405   }
 406 }
 407
 408 /// Check to see if any of the pending instructions are ready to issue.  If
 409 /// so, add them to the available queue.
 410 void ScheduleDAGRRList::ReleasePending() {
 411   if (DisableSchedCycles) {
 412     assert(PendingQueue.empty() && "pending instrs not allowed in this mode");
 413     return;
 414   }
 415
 416   // If the available queue is empty, it is safe to reset MinAvailableCycle.
 417   if (AvailableQueue->empty())
 418     MinAvailableCycle = UINT_MAX;
 419
 420   // Check to see if any of the pending instructions are ready to issue.  If
 421   // so, add them to the available queue.
 422   for (unsigned i = 0, e = PendingQueue.size(); i != e; ++i) {
 423     unsigned ReadyCycle =
 424       isBottomUp ? PendingQueue[i]->getHeight() : PendingQueue[i]->getDepth();
 425     if (ReadyCycle < MinAvailableCycle)
 426       MinAvailableCycle = ReadyCycle;
 427
 428     if (PendingQueue[i]->isAvailable) {
 429       if (!isReady(PendingQueue[i]))
 430           continue;
 431       AvailableQueue->push(PendingQueue[i]);
 432     }
 433     PendingQueue[i]->isPending = false;
 434     PendingQueue[i] = PendingQueue.back();
 435     PendingQueue.pop_back();
 436     --i; --e;
 437   }
 438 }
 439
 440 /// Move the scheduler state forward by the specified number of Cycles.
 441 void ScheduleDAGRRList::AdvanceToCycle(unsigned NextCycle) {
 442   if (NextCycle <= CurCycle)
 443     return;
 444
 445   IssueCount = 0;
 446   AvailableQueue->setCurCycle(NextCycle);
 447   if (!HazardRec->isEnabled()) {
 448     // Bypass lots of virtual calls in case of long latency.
 449     CurCycle = NextCycle;
 450   }
 451   else {
 452     for (; CurCycle != NextCycle; ++CurCycle) {
 453       if (isBottomUp)
 454         HazardRec->RecedeCycle();
 455       else
 456         HazardRec->AdvanceCycle();
 457     }
 458   }
 459   // FIXME: Instead of visiting the pending Q each time, set a dirty flag on the
 460   // available Q to release pending nodes at least once before popping.
 461   ReleasePending();
 462 }
 463
 464 /// Move the scheduler state forward until the specified node's dependents are
 465 /// ready and can be scheduled with no resource conflicts.
 466 void ScheduleDAGRRList::AdvancePastStalls(SUnit *SU) {
 467   if (DisableSchedCycles)
 468     return;
 469
 470   // FIXME: Nodes such as CopyFromReg probably should not advance the current
 471   // cycle. Otherwise, we can wrongly mask real stalls. If the non-machine node
 472   // has predecessors the cycle will be advanced when they are scheduled.
 473   // But given the crude nature of modeling latency though such nodes, we
 474   // currently need to treat these nodes like real instructions.
 475   // if (!SU->getNode() || !SU->getNode()->isMachineOpcode()) return;
 476
 477   unsigned ReadyCycle = isBottomUp ? SU->getHeight() : SU->getDepth();
 478
 479   // Bump CurCycle to account for latency. We assume the latency of other
 480   // available instructions may be hidden by the stall (not a full pipe stall).
 481   // This updates the hazard recognizer's cycle before reserving resources for
 482   // this instruction.
 483   AdvanceToCycle(ReadyCycle);
 484
 485   // Calls are scheduled in their preceding cycle, so don't conflict with
 486   // hazards from instructions after the call. EmitNode will reset the
 487   // scoreboard state before emitting the call.
 488   if (isBottomUp && SU->isCall)
 489     return;
 490
 491   // FIXME: For resource conflicts in very long non-pipelined stages, we
 492   // should probably skip ahead here to avoid useless scoreboard checks.
 493   int Stalls = 0;
 494   while (true) {
 495     ScheduleHazardRecognizer::HazardType HT =
 496       HazardRec->getHazardType(SU, isBottomUp ? -Stalls : Stalls);
 497
 498     if (HT == ScheduleHazardRecognizer::NoHazard)
 499       break;
 500
 501     ++Stalls;
 502   }
 503   AdvanceToCycle(CurCycle + Stalls);
 504 }
 505
 506 /// Record this SUnit in the HazardRecognizer.
 507 /// Does not update CurCycle.
 508 void ScheduleDAGRRList::EmitNode(SUnit *SU) {
 509   if (!HazardRec->isEnabled())
 510     return;
 511
 512   // Check for phys reg copy.
 513   if (!SU->getNode())
 514     return;
 515
 516   switch (SU->getNode()->getOpcode()) {
 517   default:
 518     assert(SU->getNode()->isMachineOpcode() &&
 519            "This target-independent node should not be scheduled.");
 520     break;
 521   case ISD::MERGE_VALUES:
 522   case ISD::TokenFactor:
 523   case ISD::CopyToReg:
 524   case ISD::CopyFromReg:
 525   case ISD::EH_LABEL:
 526     // Noops don't affect the scoreboard state. Copies are likely to be
 527     // removed.
 528     return;
 529   case ISD::INLINEASM:
 530     // For inline asm, clear the pipeline state.
 531     HazardRec->Reset();
 532     return;
 533   }
 534   if (isBottomUp && SU->isCall) {
 535     // Calls are scheduled with their preceding instructions. For bottom-up
 536     // scheduling, clear the pipeline state before emitting.
 537     HazardRec->Reset();
 538   }
 539
 540   HazardRec->EmitInstruction(SU);
 541
 542   if (!isBottomUp && SU->isCall) {
 543     HazardRec->Reset();
 544   }
 545 }
 546
 547 static void resetVRegCycle(SUnit *SU);
 548
 549 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 550 /// count of its predecessors. If a predecessor pending count is zero, add it to
 551 /// the Available queue.
 552 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU) {
 553   DEBUG(dbgs() << "\n*** Scheduling [" << CurCycle << "]: ");
 554   DEBUG(SU->dump(this));
 555
 556 #ifndef NDEBUG
 557   if (CurCycle < SU->getHeight())
 558     DEBUG(dbgs() << "   Height [" << SU->getHeight()
 559           << "] pipeline stall!\n");
 560 #endif
 561
 562   // FIXME: Do not modify node height. It may interfere with
 563   // backtracking. Instead add a "ready cycle" to SUnit. Before scheduling the
 564   // node its ready cycle can aid heuristics, and after scheduling it can
 565   // indicate the scheduled cycle.
 566   SU->setHeightToAtLeast(CurCycle);
 567
 568   // Reserve resources for the scheduled intruction.
 569   EmitNode(SU);
 570
 571   Sequence.push_back(SU);
 572
 573   AvailableQueue->ScheduledNode(SU);
 574
 575   // If HazardRec is disabled, and each inst counts as one cycle, then
 576   // advance CurCycle before ReleasePredecessors to avoid useless pushes to
 577   // PendingQueue for schedulers that implement HasReadyFilter.
 578   if (!HazardRec->isEnabled() && AvgIPC < 2)
 579     AdvanceToCycle(CurCycle + 1);
 580
 581   // Update liveness of predecessors before successors to avoid treating a
 582   // two-address node as a live range def.
 583   ReleasePredecessors(SU);
 584
 585   // Release all the implicit physical register defs that are live.
 586   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 587        I != E; ++I) {
 588     // LiveRegDegs[I->getReg()] != SU when SU is a two-address node.
 589     if (I->isAssignedRegDep() && LiveRegDefs[I->getReg()] == SU) {
 590       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 591       --NumLiveRegs;
 592       LiveRegDefs[I->getReg()] = NULL;
 593       LiveRegGens[I->getReg()] = NULL;
 594     }
 595   }
 596
 597   resetVRegCycle(SU);
 598
 599   SU->isScheduled = true;
 600
 601   // Conditions under which the scheduler should eagerly advance the cycle:
 602   // (1) No available instructions
 603   // (2) All pipelines full, so available instructions must have hazards.
 604   //
 605   // If HazardRec is disabled, the cycle was pre-advanced before calling
 606   // ReleasePredecessors. In that case, IssueCount should remain 0.
 607   //
 608   // Check AvailableQueue after ReleasePredecessors in case of zero latency.
 609   if (HazardRec->isEnabled() || AvgIPC > 1) {
 610     if (SU->getNode() && SU->getNode()->isMachineOpcode())
 611       ++IssueCount;
 612     if ((HazardRec->isEnabled() && HazardRec->atIssueLimit())
 613         || (!HazardRec->isEnabled() && IssueCount == AvgIPC))
 614       AdvanceToCycle(CurCycle + 1);
 615   }
 616 }
 617
 618 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 619 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 620 /// them from AvailableQueue if necessary.
 621 void ScheduleDAGRRList::CapturePred(SDep *PredEdge) {
 622   SUnit *PredSU = PredEdge->getSUnit();
 623   if (PredSU->isAvailable) {
 624     PredSU->isAvailable = false;
 625     if (!PredSU->isPending)
 626       AvailableQueue->remove(PredSU);
 627   }
 628
 629   assert(PredSU->NumSuccsLeft < UINT_MAX && "NumSuccsLeft will overflow!");
 630   ++PredSU->NumSuccsLeft;
 631 }
 632
 633 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 634 /// its predecessor states to reflect the change.
 635 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 636   DEBUG(dbgs() << "*** Unscheduling [" << SU->getHeight() << "]: ");
 637   DEBUG(SU->dump(this));
 638
 639   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 640        I != E; ++I) {
 641     CapturePred(&*I);
 642     if (I->isAssignedRegDep() && SU == LiveRegGens[I->getReg()]){
 643       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 644       assert(LiveRegDefs[I->getReg()] == I->getSUnit() &&
 645              "Physical register dependency violated?");
 646       --NumLiveRegs;
 647       LiveRegDefs[I->getReg()] = NULL;
 648       LiveRegGens[I->getReg()] = NULL;
 649     }
 650   }
 651
 652   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 653        I != E; ++I) {
 654     if (I->isAssignedRegDep()) {
 655       // This becomes the nearest def. Note that an earlier def may still be
 656       // pending if this is a two-address node.
 657       LiveRegDefs[I->getReg()] = SU;
 658       if (!LiveRegDefs[I->getReg()]) {
 659         ++NumLiveRegs;
 660       }
 661       if (LiveRegGens[I->getReg()] == NULL ||
 662           I->getSUnit()->getHeight() < LiveRegGens[I->getReg()]->getHeight())
 663         LiveRegGens[I->getReg()] = I->getSUnit();
 664     }
 665   }
 666   if (SU->getHeight() < MinAvailableCycle)
 667     MinAvailableCycle = SU->getHeight();
 668
 669   SU->setHeightDirty();
 670   SU->isScheduled = false;
 671   SU->isAvailable = true;
 672   if (!DisableSchedCycles && AvailableQueue->hasReadyFilter()) {
 673     // Don't make available until backtracking is complete.
 674     SU->isPending = true;
 675     PendingQueue.push_back(SU);
 676   }
 677   else {
 678     AvailableQueue->push(SU);
 679   }
 680   AvailableQueue->UnscheduledNode(SU);
 681 }
 682
 683 /// After backtracking, the hazard checker needs to be restored to a state
 684 /// corresponding the the current cycle.
 685 void ScheduleDAGRRList::RestoreHazardCheckerBottomUp() {
 686   HazardRec->Reset();
 687
 688   unsigned LookAhead = std::min((unsigned)Sequence.size(),
 689                                 HazardRec->getMaxLookAhead());
 690   if (LookAhead == 0)
 691     return;
 692
 693   std::vector<SUnit*>::const_iterator I = (Sequence.end() - LookAhead);
 694   unsigned HazardCycle = (*I)->getHeight();
 695   for (std::vector<SUnit*>::const_iterator E = Sequence.end(); I != E; ++I) {
 696     SUnit *SU = *I;
 697     for (; SU->getHeight() > HazardCycle; ++HazardCycle) {
 698       HazardRec->RecedeCycle();
 699     }
 700     EmitNode(SU);
 701   }
 702 }
 703
 704 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 705 /// BTCycle in order to schedule a specific node.
 706 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, SUnit *BtSU) {
 707   SUnit *OldSU = Sequence.back();
 708   while (true) {
 709     Sequence.pop_back();
 710     if (SU->isSucc(OldSU))
 711       // Don't try to remove SU from AvailableQueue.
 712       SU->isAvailable = false;
 713     // FIXME: use ready cycle instead of height
 714     CurCycle = OldSU->getHeight();
 715     UnscheduleNodeBottomUp(OldSU);
 716     AvailableQueue->setCurCycle(CurCycle);
 717     if (OldSU == BtSU)
 718       break;
 719     OldSU = Sequence.back();
 720   }
 721
 722   assert(!SU->isSucc(OldSU) && "Something is wrong!");
 723
 724   RestoreHazardCheckerBottomUp();
 725
 726   ReleasePending();
 727
 728   ++NumBacktracks;
 729 }
 730
 731 static bool isOperandOf(const SUnit *SU, SDNode *N) {
 732   for (const SDNode *SUNode = SU->getNode(); SUNode;
 733        SUNode = SUNode->getGluedNode()) {
 734     if (SUNode->isOperandOf(N))
 735       return true;
 736   }
 737   return false;
 738 }
 739
 740 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 741 /// successors to the newly created node.
 742 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 743   SDNode *N = SU->getNode();
 744   if (!N)
 745     return NULL;
 746
 747   if (SU->getNode()->getGluedNode())
 748     return NULL;
 749
 750   SUnit *NewSU;
 751   bool TryUnfold = false;
 752   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
 753     EVT VT = N->getValueType(i);
 754     if (VT == MVT::Glue)
 755       return NULL;
 756     else if (VT == MVT::Other)
 757       TryUnfold = true;
 758   }
 759   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 760     const SDValue &Op = N->getOperand(i);
 761     EVT VT = Op.getNode()->getValueType(Op.getResNo());
 762     if (VT == MVT::Glue)
 763       return NULL;
 764   }
 765
 766   if (TryUnfold) {
 767     SmallVector<SDNode*, 2> NewNodes;
 768     if (!TII->unfoldMemoryOperand(*DAG, N, NewNodes))
 769       return NULL;
 770
 771     DEBUG(dbgs() << "Unfolding SU #" << SU->NodeNum << "\n");
 772     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 773
 774     N = NewNodes[1];
 775     SDNode *LoadNode = NewNodes[0];
 776     unsigned NumVals = N->getNumValues();
 777     unsigned OldNumVals = SU->getNode()->getNumValues();
 778     for (unsigned i = 0; i != NumVals; ++i)
 779       DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), i), SDValue(N, i));
 780     DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), OldNumVals-1),
 781                                    SDValue(LoadNode, 1));
 782
 783     // LoadNode may already exist. This can happen when there is another
 784     // load from the same location and producing the same type of value
 785     // but it has different alignment or volatileness.
 786     bool isNewLoad = true;
 787     SUnit *LoadSU;
 788     if (LoadNode->getNodeId() != -1) {
 789       LoadSU = &SUnits[LoadNode->getNodeId()];
 790       isNewLoad = false;
 791     } else {
 792       LoadSU = CreateNewSUnit(LoadNode);
 793       LoadNode->setNodeId(LoadSU->NodeNum);
 794
 795       InitNumRegDefsLeft(LoadSU);
 796       ComputeLatency(LoadSU);
 797     }
 798
 799     SUnit *NewSU = CreateNewSUnit(N);
 800     assert(N->getNodeId() == -1 && "Node already inserted!");
 801     N->setNodeId(NewSU->NodeNum);
 802
 803     const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 804     for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 805       if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 806         NewSU->isTwoAddress = true;
 807         break;
 808       }
 809     }
 810     if (TID.isCommutable())
 811       NewSU->isCommutable = true;
 812
 813     InitNumRegDefsLeft(NewSU);
 814     ComputeLatency(NewSU);
 815
 816     // Record all the edges to and from the old SU, by category.
 817     SmallVector<SDep, 4> ChainPreds;
 818     SmallVector<SDep, 4> ChainSuccs;
 819     SmallVector<SDep, 4> LoadPreds;
 820     SmallVector<SDep, 4> NodePreds;
 821     SmallVector<SDep, 4> NodeSuccs;
 822     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 823          I != E; ++I) {
 824       if (I->isCtrl())
 825         ChainPreds.push_back(*I);
 826       else if (isOperandOf(I->getSUnit(), LoadNode))
 827         LoadPreds.push_back(*I);
 828       else
 829         NodePreds.push_back(*I);
 830     }
 831     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 832          I != E; ++I) {
 833       if (I->isCtrl())
 834         ChainSuccs.push_back(*I);
 835       else
 836         NodeSuccs.push_back(*I);
 837     }
 838
 839     // Now assign edges to the newly-created nodes.
 840     for (unsigned i = 0, e = ChainPreds.size(); i != e; ++i) {
 841       const SDep &Pred = ChainPreds[i];
 842       RemovePred(SU, Pred);
 843       if (isNewLoad)
 844         AddPred(LoadSU, Pred);
 845     }
 846     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 847       const SDep &Pred = LoadPreds[i];
 848       RemovePred(SU, Pred);
 849       if (isNewLoad)
 850         AddPred(LoadSU, Pred);
 851     }
 852     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 853       const SDep &Pred = NodePreds[i];
 854       RemovePred(SU, Pred);
 855       AddPred(NewSU, Pred);
 856     }
 857     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 858       SDep D = NodeSuccs[i];
 859       SUnit *SuccDep = D.getSUnit();
 860       D.setSUnit(SU);
 861       RemovePred(SuccDep, D);
 862       D.setSUnit(NewSU);
 863       AddPred(SuccDep, D);
 864       // Balance register pressure.
 865       if (AvailableQueue->tracksRegPressure() && SuccDep->isScheduled
 866           && !D.isCtrl() && NewSU->NumRegDefsLeft > 0)
 867         --NewSU->NumRegDefsLeft;
 868     }
 869     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 870       SDep D = ChainSuccs[i];
 871       SUnit *SuccDep = D.getSUnit();
 872       D.setSUnit(SU);
 873       RemovePred(SuccDep, D);
 874       if (isNewLoad) {
 875         D.setSUnit(LoadSU);
 876         AddPred(SuccDep, D);
 877       }
 878     }
 879
 880     // Add a data dependency to reflect that NewSU reads the value defined
 881     // by LoadSU.
 882     AddPred(NewSU, SDep(LoadSU, SDep::Data, LoadSU->Latency));
 883
 884     if (isNewLoad)
 885       AvailableQueue->addNode(LoadSU);
 886     AvailableQueue->addNode(NewSU);
 887
 888     ++NumUnfolds;
 889
 890     if (NewSU->NumSuccsLeft == 0) {
 891       NewSU->isAvailable = true;
 892       return NewSU;
 893     }
 894     SU = NewSU;
 895   }
 896
 897   DEBUG(dbgs() << "    Duplicating SU #" << SU->NodeNum << "\n");
 898   NewSU = CreateClone(SU);
 899
 900   // New SUnit has the exact same predecessors.
 901   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 902        I != E; ++I)
 903     if (!I->isArtificial())
 904       AddPred(NewSU, *I);
 905
 906   // Only copy scheduled successors. Cut them from old node's successor
 907   // list and move them over.
 908   SmallVector<std::pair<SUnit *, SDep>, 4> DelDeps;
 909   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 910        I != E; ++I) {
 911     if (I->isArtificial())
 912       continue;
 913     SUnit *SuccSU = I->getSUnit();
 914     if (SuccSU->isScheduled) {
 915       SDep D = *I;
 916       D.setSUnit(NewSU);
 917       AddPred(SuccSU, D);
 918       D.setSUnit(SU);
 919       DelDeps.push_back(std::make_pair(SuccSU, D));
 920     }
 921   }
 922   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i)
 923     RemovePred(DelDeps[i].first, DelDeps[i].second);
 924
 925   AvailableQueue->updateNode(SU);
 926   AvailableQueue->addNode(NewSU);
 927
 928   ++NumDups;
 929   return NewSU;
 930 }
 931
 932 /// InsertCopiesAndMoveSuccs - Insert register copies and move all
 933 /// scheduled successors of the given SUnit to the last copy.
 934 void ScheduleDAGRRList::InsertCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 935                                                const TargetRegisterClass *DestRC,
 936                                                const TargetRegisterClass *SrcRC,
 937                                                SmallVector<SUnit*, 2> &Copies) {
 938   SUnit *CopyFromSU = CreateNewSUnit(NULL);
 939   CopyFromSU->CopySrcRC = SrcRC;
 940   CopyFromSU->CopyDstRC = DestRC;
 941
 942   SUnit *CopyToSU = CreateNewSUnit(NULL);
 943   CopyToSU->CopySrcRC = DestRC;
 944   CopyToSU->CopyDstRC = SrcRC;
 945
 946   // Only copy scheduled successors. Cut them from old node's successor
 947   // list and move them over.
 948   SmallVector<std::pair<SUnit *, SDep>, 4> DelDeps;
 949   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 950        I != E; ++I) {
 951     if (I->isArtificial())
 952       continue;
 953     SUnit *SuccSU = I->getSUnit();
 954     if (SuccSU->isScheduled) {
 955       SDep D = *I;
 956       D.setSUnit(CopyToSU);
 957       AddPred(SuccSU, D);
 958       DelDeps.push_back(std::make_pair(SuccSU, *I));
 959     }
 960     else {
 961       // Avoid scheduling the def-side copy before other successors. Otherwise
 962       // we could introduce another physreg interference on the copy and
 963       // continue inserting copies indefinitely.
 964       SDep D(CopyFromSU, SDep::Order, /*Latency=*/0,
 965              /*Reg=*/0, /*isNormalMemory=*/false,
 966              /*isMustAlias=*/false, /*isArtificial=*/true);
 967       AddPred(SuccSU, D);
 968     }
 969   }
 970   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i)
 971     RemovePred(DelDeps[i].first, DelDeps[i].second);
 972
 973   AddPred(CopyFromSU, SDep(SU, SDep::Data, SU->Latency, Reg));
 974   AddPred(CopyToSU, SDep(CopyFromSU, SDep::Data, CopyFromSU->Latency, 0));
 975
 976   AvailableQueue->updateNode(SU);
 977   AvailableQueue->addNode(CopyFromSU);
 978   AvailableQueue->addNode(CopyToSU);
 979   Copies.push_back(CopyFromSU);
 980   Copies.push_back(CopyToSU);
 981
 982   ++NumPRCopies;
 983 }
 984
 985 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 986 /// definition of the specified node.
 987 /// FIXME: Move to SelectionDAG?
 988 static EVT getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 989                                  const TargetInstrInfo *TII) {
 990   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 991   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 992   unsigned NumRes = TID.getNumDefs();
 993   for (const unsigned *ImpDef = TID.getImplicitDefs(); *ImpDef; ++ImpDef) {
 994     if (Reg == *ImpDef)
 995       break;
 996     ++NumRes;
 997   }
 998   return N->getValueType(NumRes);
 999 }
1000
1001 /// CheckForLiveRegDef - Return true and update live register vector if the
1002 /// specified register def of the specified SUnit clobbers any "live" registers.
1003 static void CheckForLiveRegDef(SUnit *SU, unsigned Reg,
1004                                std::vector<SUnit*> &LiveRegDefs,
1005                                SmallSet<unsigned, 4> &RegAdded,
1006                                SmallVector<unsigned, 4> &LRegs,
1007                                const TargetRegisterInfo *TRI) {
1008   for (const unsigned *AliasI = TRI->getOverlaps(Reg); *AliasI; ++AliasI) {
1009
1010     // Check if Ref is live.
1011     if (!LiveRegDefs[*AliasI]) continue;
1012
1013     // Allow multiple uses of the same def.
1014     if (LiveRegDefs[*AliasI] == SU) continue;
1015
1016     // Add Reg to the set of interfering live regs.
1017     if (RegAdded.insert(*AliasI)) {
1018       assert(*AliasI == Reg && "alias clobber"); //!!!
1019       LRegs.push_back(*AliasI);
1020     }
1021   }
1022 }
1023
1024 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
1025 /// scheduling of the given node to satisfy live physical register dependencies.
1026 /// If the specific node is the last one that's available to schedule, do
1027 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
1028 bool ScheduleDAGRRList::
1029 DelayForLiveRegsBottomUp(SUnit *SU, SmallVector<unsigned, 4> &LRegs) {
1030   if (NumLiveRegs == 0)
1031     return false;
1032
1033   SmallSet<unsigned, 4> RegAdded;
1034   // If this node would clobber any "live" register, then it's not ready.
1035   //
1036   // If SU is the currently live definition of the same register that it uses,
1037   // then we are free to schedule it.
1038   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1039        I != E; ++I) {
1040     if (I->isAssignedRegDep() && LiveRegDefs[I->getReg()] != SU)
1041       CheckForLiveRegDef(I->getSUnit(), I->getReg(), LiveRegDefs,
1042                          RegAdded, LRegs, TRI);
1043   }
1044
1045   for (SDNode *Node = SU->getNode(); Node; Node = Node->getGluedNode()) {
1046     if (Node->getOpcode() == ISD::INLINEASM) {
1047       // Inline asm can clobber physical defs.
1048       unsigned NumOps = Node->getNumOperands();
1049       if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
1050         --NumOps;  // Ignore the glue operand.
1051
1052       for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
1053         unsigned Flags =
1054           cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
1055         unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
1056
1057         ++i; // Skip the ID value.
1058         if (InlineAsm::isRegDefKind(Flags) ||
1059             InlineAsm::isRegDefEarlyClobberKind(Flags)) {
1060           // Check for def of register or earlyclobber register.
1061           for (; NumVals; --NumVals, ++i) {
1062             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
1063             if (TargetRegisterInfo::isPhysicalRegister(Reg))
1064               CheckForLiveRegDef(SU, Reg, LiveRegDefs, RegAdded, LRegs, TRI);
1065           }
1066         } else
1067           i += NumVals;
1068       }
1069       continue;
1070     }
1071
1072     if (!Node->isMachineOpcode())
1073       continue;
1074     const TargetInstrDesc &TID = TII->get(Node->getMachineOpcode());
1075     if (!TID.ImplicitDefs)
1076       continue;
1077     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg)
1078       CheckForLiveRegDef(SU, *Reg, LiveRegDefs, RegAdded, LRegs, TRI);
1079   }
1080
1081   return !LRegs.empty();
1082 }
1083
1084 /// Return a node that can be scheduled in this cycle. Requirements:
1085 /// (1) Ready: latency has been satisfied
1086 /// (2) No Hazards: resources are available
1087 /// (3) No Interferences: may unschedule to break register interferences.
1088 SUnit *ScheduleDAGRRList::PickNodeToScheduleBottomUp() {
1089   SmallVector<SUnit*, 4> Interferences;
1090   DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
1091
1092   SUnit *CurSU = AvailableQueue->pop();
1093   while (CurSU) {
1094     SmallVector<unsigned, 4> LRegs;
1095     if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
1096       break;
1097     LRegsMap.insert(std::make_pair(CurSU, LRegs));
1098
1099     CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
1100     Interferences.push_back(CurSU);
1101     CurSU = AvailableQueue->pop();
1102   }
1103   if (CurSU) {
1104     // Add the nodes that aren't ready back onto the available list.
1105     for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1106       Interferences[i]->isPending = false;
1107       assert(Interferences[i]->isAvailable && "must still be available");
1108       AvailableQueue->push(Interferences[i]);
1109     }
1110     return CurSU;
1111   }
1112
1113   // All candidates are delayed due to live physical reg dependencies.
1114   // Try backtracking, code duplication, or inserting cross class copies
1115   // to resolve it.
1116   for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1117     SUnit *TrySU = Interferences[i];
1118     SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1119
1120     // Try unscheduling up to the point where it's safe to schedule
1121     // this node.
1122     SUnit *BtSU = NULL;
1123     unsigned LiveCycle = UINT_MAX;
1124     for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
1125       unsigned Reg = LRegs[j];
1126       if (LiveRegGens[Reg]->getHeight() < LiveCycle) {
1127         BtSU = LiveRegGens[Reg];
1128         LiveCycle = BtSU->getHeight();
1129       }
1130     }
1131     if (!WillCreateCycle(TrySU, BtSU))  {
1132       BacktrackBottomUp(TrySU, BtSU);
1133
1134       // Force the current node to be scheduled before the node that
1135       // requires the physical reg dep.
1136       if (BtSU->isAvailable) {
1137         BtSU->isAvailable = false;
1138         if (!BtSU->isPending)
1139           AvailableQueue->remove(BtSU);
1140       }
1141       AddPred(TrySU, SDep(BtSU, SDep::Order, /*Latency=*/1,
1142                           /*Reg=*/0, /*isNormalMemory=*/false,
1143                           /*isMustAlias=*/false, /*isArtificial=*/true));
1144
1145       // If one or more successors has been unscheduled, then the current
1146       // node is no longer avaialable. Schedule a successor that's now
1147       // available instead.
1148       if (!TrySU->isAvailable) {
1149         CurSU = AvailableQueue->pop();
1150       }
1151       else {
1152         CurSU = TrySU;
1153         TrySU->isPending = false;
1154         Interferences.erase(Interferences.begin()+i);
1155       }
1156       break;
1157     }
1158   }
1159
1160   if (!CurSU) {
1161     // Can't backtrack. If it's too expensive to copy the value, then try
1162     // duplicate the nodes that produces these "too expensive to copy"
1163     // values to break the dependency. In case even that doesn't work,
1164     // insert cross class copies.
1165     // If it's not too expensive, i.e. cost != -1, issue copies.
1166     SUnit *TrySU = Interferences[0];
1167     SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1168     assert(LRegs.size() == 1 && "Can't handle this yet!");
1169     unsigned Reg = LRegs[0];
1170     SUnit *LRDef = LiveRegDefs[Reg];
1171     EVT VT = getPhysicalRegisterVT(LRDef->getNode(), Reg, TII);
1172     const TargetRegisterClass *RC =
1173       TRI->getMinimalPhysRegClass(Reg, VT);
1174     const TargetRegisterClass *DestRC = TRI->getCrossCopyRegClass(RC);
1175
1176     // If cross copy register class is the same as RC, then it must be possible
1177     // copy the value directly. Do not try duplicate the def.
1178     // If cross copy register class is not the same as RC, then it's possible to
1179     // copy the value but it require cross register class copies and it is
1180     // expensive.
1181     // If cross copy register class is null, then it's not possible to copy
1182     // the value at all.
1183     SUnit *NewDef = 0;
1184     if (DestRC != RC) {
1185       NewDef = CopyAndMoveSuccessors(LRDef);
1186       if (!DestRC && !NewDef)
1187         report_fatal_error("Can't handle live physical register dependency!");
1188     }
1189     if (!NewDef) {
1190       // Issue copies, these can be expensive cross register class copies.
1191       SmallVector<SUnit*, 2> Copies;
1192       InsertCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
1193       DEBUG(dbgs() << "    Adding an edge from SU #" << TrySU->NodeNum
1194             << " to SU #" << Copies.front()->NodeNum << "\n");
1195       AddPred(TrySU, SDep(Copies.front(), SDep::Order, /*Latency=*/1,
1196                           /*Reg=*/0, /*isNormalMemory=*/false,
1197                           /*isMustAlias=*/false,
1198                           /*isArtificial=*/true));
1199       NewDef = Copies.back();
1200     }
1201
1202     DEBUG(dbgs() << "    Adding an edge from SU #" << NewDef->NodeNum
1203           << " to SU #" << TrySU->NodeNum << "\n");
1204     LiveRegDefs[Reg] = NewDef;
1205     AddPred(NewDef, SDep(TrySU, SDep::Order, /*Latency=*/1,
1206                          /*Reg=*/0, /*isNormalMemory=*/false,
1207                          /*isMustAlias=*/false,
1208                          /*isArtificial=*/true));
1209     TrySU->isAvailable = false;
1210     CurSU = NewDef;
1211   }
1212
1213   assert(CurSU && "Unable to resolve live physical register dependencies!");
1214
1215   // Add the nodes that aren't ready back onto the available list.
1216   for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1217     Interferences[i]->isPending = false;
1218     // May no longer be available due to backtracking.
1219     if (Interferences[i]->isAvailable) {
1220       AvailableQueue->push(Interferences[i]);
1221     }
1222   }
1223   return CurSU;
1224 }
1225
1226 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
1227 /// schedulers.
1228 void ScheduleDAGRRList::ListScheduleBottomUp() {
1229   // Release any predecessors of the special Exit node.
1230   ReleasePredecessors(&ExitSU);
1231
1232   // Add root to Available queue.
1233   if (!SUnits.empty()) {
1234     SUnit *RootSU = &SUnits[DAG->getRoot().getNode()->getNodeId()];
1235     assert(RootSU->Succs.empty() && "Graph root shouldn't have successors!");
1236     RootSU->isAvailable = true;
1237     AvailableQueue->push(RootSU);
1238   }
1239
1240   // While Available queue is not empty, grab the node with the highest
1241   // priority. If it is not ready put it back.  Schedule the node.
1242   Sequence.reserve(SUnits.size());
1243   while (!AvailableQueue->empty()) {
1244     DEBUG(dbgs() << "\nExamining Available:\n";
1245           AvailableQueue->dump(this));
1246
1247     // Pick the best node to schedule taking all constraints into
1248     // consideration.
1249     SUnit *SU = PickNodeToScheduleBottomUp();
1250
1251     AdvancePastStalls(SU);
1252
1253     ScheduleNodeBottomUp(SU);
1254
1255     while (AvailableQueue->empty() && !PendingQueue.empty()) {
1256       // Advance the cycle to free resources. Skip ahead to the next ready SU.
1257       assert(MinAvailableCycle < UINT_MAX && "MinAvailableCycle uninitialized");
1258       AdvanceToCycle(std::max(CurCycle + 1, MinAvailableCycle));
1259     }
1260   }
1261
1262   // Reverse the order if it is bottom up.
1263   std::reverse(Sequence.begin(), Sequence.end());
1264
1265 #ifndef NDEBUG
1266   VerifySchedule(isBottomUp);
1267 #endif
1268 }
1269
1270 //===----------------------------------------------------------------------===//
1271 //  Top-Down Scheduling
1272 //===----------------------------------------------------------------------===//
1273
1274 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
1275 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
1276 void ScheduleDAGRRList::ReleaseSucc(SUnit *SU, const SDep *SuccEdge) {
1277   SUnit *SuccSU = SuccEdge->getSUnit();
1278
1279 #ifndef NDEBUG
1280   if (SuccSU->NumPredsLeft == 0) {
1281     dbgs() << "*** Scheduling failed! ***\n";
1282     SuccSU->dump(this);
1283     dbgs() << " has been released too many times!\n";
1284     llvm_unreachable(0);
1285   }
1286 #endif
1287   --SuccSU->NumPredsLeft;
1288
1289   // If all the node's predecessors are scheduled, this node is ready
1290   // to be scheduled. Ignore the special ExitSU node.
1291   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU) {
1292     SuccSU->isAvailable = true;
1293     AvailableQueue->push(SuccSU);
1294   }
1295 }
1296
1297 void ScheduleDAGRRList::ReleaseSuccessors(SUnit *SU) {
1298   // Top down: release successors
1299   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1300        I != E; ++I) {
1301     assert(!I->isAssignedRegDep() &&
1302            "The list-tdrr scheduler doesn't yet support physreg dependencies!");
1303
1304     ReleaseSucc(SU, &*I);
1305   }
1306 }
1307
1308 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
1309 /// count of its successors. If a successor pending count is zero, add it to
1310 /// the Available queue.
1311 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU) {
1312   DEBUG(dbgs() << "*** Scheduling [" << CurCycle << "]: ");
1313   DEBUG(SU->dump(this));
1314
1315   assert(CurCycle >= SU->getDepth() && "Node scheduled above its depth!");
1316   SU->setDepthToAtLeast(CurCycle);
1317   Sequence.push_back(SU);
1318
1319   ReleaseSuccessors(SU);
1320   SU->isScheduled = true;
1321   AvailableQueue->ScheduledNode(SU);
1322 }
1323
1324 /// ListScheduleTopDown - The main loop of list scheduling for top-down
1325 /// schedulers.
1326 void ScheduleDAGRRList::ListScheduleTopDown() {
1327   AvailableQueue->setCurCycle(CurCycle);
1328
1329   // Release any successors of the special Entry node.
1330   ReleaseSuccessors(&EntrySU);
1331
1332   // All leaves to Available queue.
1333   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1334     // It is available if it has no predecessors.
1335     if (SUnits[i].Preds.empty()) {
1336       AvailableQueue->push(&SUnits[i]);
1337       SUnits[i].isAvailable = true;
1338     }
1339   }
1340
1341   // While Available queue is not empty, grab the node with the highest
1342   // priority. If it is not ready put it back.  Schedule the node.
1343   Sequence.reserve(SUnits.size());
1344   while (!AvailableQueue->empty()) {
1345     SUnit *CurSU = AvailableQueue->pop();
1346
1347     if (CurSU)
1348       ScheduleNodeTopDown(CurSU);
1349     ++CurCycle;
1350     AvailableQueue->setCurCycle(CurCycle);
1351   }
1352
1353 #ifndef NDEBUG
1354   VerifySchedule(isBottomUp);
1355 #endif
1356 }
1357
1358
1359 //===----------------------------------------------------------------------===//
1360 //                RegReductionPriorityQueue Definition
1361 //===----------------------------------------------------------------------===//
1362 //
1363 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
1364 // to reduce register pressure.
1365 //
1366 namespace {
1367 class RegReductionPQBase;
1368
1369 struct queue_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1370   bool isReady(SUnit* SU, unsigned CurCycle) const { return true; }
1371 };
1372
1373 /// bu_ls_rr_sort - Priority function for bottom up register pressure
1374 // reduction scheduler.
1375 struct bu_ls_rr_sort : public queue_sort {
1376   enum {
1377     IsBottomUp = true,
1378     HasReadyFilter = false
1379   };
1380
1381   RegReductionPQBase *SPQ;
1382   bu_ls_rr_sort(RegReductionPQBase *spq) : SPQ(spq) {}
1383   bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1384
1385   bool operator()(SUnit* left, SUnit* right) const;
1386 };
1387
1388 // td_ls_rr_sort - Priority function for top down register pressure reduction
1389 // scheduler.
1390 struct td_ls_rr_sort : public queue_sort {
1391   enum {
1392     IsBottomUp = false,
1393     HasReadyFilter = false
1394   };
1395
1396   RegReductionPQBase *SPQ;
1397   td_ls_rr_sort(RegReductionPQBase *spq) : SPQ(spq) {}
1398   td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1399
1400   bool operator()(const SUnit* left, const SUnit* right) const;
1401 };
1402
1403 // src_ls_rr_sort - Priority function for source order scheduler.
1404 struct src_ls_rr_sort : public queue_sort {
1405   enum {
1406     IsBottomUp = true,
1407     HasReadyFilter = false
1408   };
1409
1410   RegReductionPQBase *SPQ;
1411   src_ls_rr_sort(RegReductionPQBase *spq)
1412     : SPQ(spq) {}
1413   src_ls_rr_sort(const src_ls_rr_sort &RHS)
1414     : SPQ(RHS.SPQ) {}
1415
1416   bool operator()(SUnit* left, SUnit* right) const;
1417 };
1418
1419 // hybrid_ls_rr_sort - Priority function for hybrid scheduler.
1420 struct hybrid_ls_rr_sort : public queue_sort {
1421   enum {
1422     IsBottomUp = true,
1423     HasReadyFilter = false
1424   };
1425
1426   RegReductionPQBase *SPQ;
1427   hybrid_ls_rr_sort(RegReductionPQBase *spq)
1428     : SPQ(spq) {}
1429   hybrid_ls_rr_sort(const hybrid_ls_rr_sort &RHS)
1430     : SPQ(RHS.SPQ) {}
1431
1432   bool isReady(SUnit *SU, unsigned CurCycle) const;
1433
1434   bool operator()(SUnit* left, SUnit* right) const;
1435 };
1436
1437 // ilp_ls_rr_sort - Priority function for ILP (instruction level parallelism)
1438 // scheduler.
1439 struct ilp_ls_rr_sort : public queue_sort {
1440   enum {
1441     IsBottomUp = true,
1442     HasReadyFilter = false
1443   };
1444
1445   RegReductionPQBase *SPQ;
1446   ilp_ls_rr_sort(RegReductionPQBase *spq)
1447     : SPQ(spq) {}
1448   ilp_ls_rr_sort(const ilp_ls_rr_sort &RHS)
1449     : SPQ(RHS.SPQ) {}
1450
1451   bool isReady(SUnit *SU, unsigned CurCycle) const;
1452
1453   bool operator()(SUnit* left, SUnit* right) const;
1454 };
1455
1456 class RegReductionPQBase : public SchedulingPriorityQueue {
1457 protected:
1458   std::vector<SUnit*> Queue;
1459   unsigned CurQueueId;
1460   bool TracksRegPressure;
1461
1462   // SUnits - The SUnits for the current graph.
1463   std::vector<SUnit> *SUnits;
1464
1465   MachineFunction &MF;
1466   const TargetInstrInfo *TII;
1467   const TargetRegisterInfo *TRI;
1468   const TargetLowering *TLI;
1469   ScheduleDAGRRList *scheduleDAG;
1470
1471   // SethiUllmanNumbers - The SethiUllman number for each node.
1472   std::vector<unsigned> SethiUllmanNumbers;
1473
1474   /// RegPressure - Tracking current reg pressure per register class.
1475   ///
1476   std::vector<unsigned> RegPressure;
1477
1478   /// RegLimit - Tracking the number of allocatable registers per register
1479   /// class.
1480   std::vector<unsigned> RegLimit;
1481
1482 public:
1483   RegReductionPQBase(MachineFunction &mf,
1484                      bool hasReadyFilter,
1485                      bool tracksrp,
1486                      const TargetInstrInfo *tii,
1487                      const TargetRegisterInfo *tri,
1488                      const TargetLowering *tli)
1489     : SchedulingPriorityQueue(hasReadyFilter),
1490       CurQueueId(0), TracksRegPressure(tracksrp),
1491       MF(mf), TII(tii), TRI(tri), TLI(tli), scheduleDAG(NULL) {
1492     if (TracksRegPressure) {
1493       unsigned NumRC = TRI->getNumRegClasses();
1494       RegLimit.resize(NumRC);
1495       RegPressure.resize(NumRC);
1496       std::fill(RegLimit.begin(), RegLimit.end(), 0);
1497       std::fill(RegPressure.begin(), RegPressure.end(), 0);
1498       for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
1499              E = TRI->regclass_end(); I != E; ++I)
1500         RegLimit[(*I)->getID()] = tri->getRegPressureLimit(*I, MF);
1501     }
1502   }
1503
1504   void setScheduleDAG(ScheduleDAGRRList *scheduleDag) {
1505     scheduleDAG = scheduleDag;
1506   }
1507
1508   ScheduleHazardRecognizer* getHazardRec() {
1509     return scheduleDAG->getHazardRec();
1510   }
1511
1512   void initNodes(std::vector<SUnit> &sunits);
1513
1514   void addNode(const SUnit *SU);
1515
1516   void updateNode(const SUnit *SU);
1517
1518   void releaseState() {
1519     SUnits = 0;
1520     SethiUllmanNumbers.clear();
1521     std::fill(RegPressure.begin(), RegPressure.end(), 0);
1522   }
1523
1524   unsigned getNodePriority(const SUnit *SU) const;
1525
1526   unsigned getNodeOrdering(const SUnit *SU) const {
1527     if (!SU->getNode()) return 0;
1528
1529     return scheduleDAG->DAG->GetOrdering(SU->getNode());
1530   }
1531
1532   bool empty() const { return Queue.empty(); }
1533
1534   void push(SUnit *U) {
1535     assert(!U->NodeQueueId && "Node in the queue already");
1536     U->NodeQueueId = ++CurQueueId;
1537     Queue.push_back(U);
1538   }
1539
1540   void remove(SUnit *SU) {
1541     assert(!Queue.empty() && "Queue is empty!");
1542     assert(SU->NodeQueueId != 0 && "Not in queue!");
1543     std::vector<SUnit *>::iterator I = std::find(Queue.begin(), Queue.end(),
1544                                                  SU);
1545     if (I != prior(Queue.end()))
1546       std::swap(*I, Queue.back());
1547     Queue.pop_back();
1548     SU->NodeQueueId = 0;
1549   }
1550
1551   bool tracksRegPressure() const { return TracksRegPressure; }
1552
1553   void dumpRegPressure() const;
1554
1555   bool HighRegPressure(const SUnit *SU) const;
1556
1557   bool MayReduceRegPressure(SUnit *SU) const;
1558
1559   int RegPressureDiff(SUnit *SU, unsigned &LiveUses) const;
1560
1561   void ScheduledNode(SUnit *SU);
1562
1563   void UnscheduledNode(SUnit *SU);
1564
1565 protected:
1566   bool canClobber(const SUnit *SU, const SUnit *Op);
1567   void AddPseudoTwoAddrDeps();
1568   void PrescheduleNodesWithMultipleUses();
1569   void CalculateSethiUllmanNumbers();
1570 };
1571
1572 template<class SF>
1573 class RegReductionPriorityQueue : public RegReductionPQBase {
1574   static SUnit *popFromQueue(std::vector<SUnit*> &Q, SF &Picker) {
1575     std::vector<SUnit *>::iterator Best = Q.begin();
1576     for (std::vector<SUnit *>::iterator I = llvm::next(Q.begin()),
1577            E = Q.end(); I != E; ++I)
1578       if (Picker(*Best, *I))
1579         Best = I;
1580     SUnit *V = *Best;
1581     if (Best != prior(Q.end()))
1582       std::swap(*Best, Q.back());
1583     Q.pop_back();
1584     return V;
1585   }
1586
1587   SF Picker;
1588
1589 public:
1590   RegReductionPriorityQueue(MachineFunction &mf,
1591                             bool tracksrp,
1592                             const TargetInstrInfo *tii,
1593                             const TargetRegisterInfo *tri,
1594                             const TargetLowering *tli)
1595     : RegReductionPQBase(mf, SF::HasReadyFilter, tracksrp, tii, tri, tli),
1596       Picker(this) {}
1597
1598   bool isBottomUp() const { return SF::IsBottomUp; }
1599
1600   bool isReady(SUnit *U) const {
1601     return Picker.HasReadyFilter && Picker.isReady(U, getCurCycle());
1602   }
1603
1604   SUnit *pop() {
1605     if (Queue.empty()) return NULL;
1606
1607     SUnit *V = popFromQueue(Queue, Picker);
1608     V->NodeQueueId = 0;
1609     return V;
1610   }
1611
1612   void dump(ScheduleDAG *DAG) const {
1613     // Emulate pop() without clobbering NodeQueueIds.
1614     std::vector<SUnit*> DumpQueue = Queue;
1615     SF DumpPicker = Picker;
1616     while (!DumpQueue.empty()) {
1617       SUnit *SU = popFromQueue(DumpQueue, DumpPicker);
1618       if (isBottomUp())
1619         dbgs() << "Height " << SU->getHeight() << ": ";
1620       else
1621         dbgs() << "Depth " << SU->getDepth() << ": ";
1622       SU->dump(DAG);
1623     }
1624   }
1625 };
1626
1627 typedef RegReductionPriorityQueue<bu_ls_rr_sort>
1628 BURegReductionPriorityQueue;
1629
1630 typedef RegReductionPriorityQueue<td_ls_rr_sort>
1631 TDRegReductionPriorityQueue;
1632
1633 typedef RegReductionPriorityQueue<src_ls_rr_sort>
1634 SrcRegReductionPriorityQueue;
1635
1636 typedef RegReductionPriorityQueue<hybrid_ls_rr_sort>
1637 HybridBURRPriorityQueue;
1638
1639 typedef RegReductionPriorityQueue<ilp_ls_rr_sort>
1640 ILPBURRPriorityQueue;
1641 } // end anonymous namespace
1642
1643 //===----------------------------------------------------------------------===//
1644 //           Static Node Priority for Register Pressure Reduction
1645 //===----------------------------------------------------------------------===//
1646
1647 // Check for special nodes that bypass scheduling heuristics.
1648 // Currently this pushes TokenFactor nodes down, but may be used for other
1649 // pseudo-ops as well.
1650 //
1651 // Return -1 to schedule right above left, 1 for left above right.
1652 // Return 0 if no bias exists.
1653 static int checkSpecialNodes(const SUnit *left, const SUnit *right) {
1654   bool LSchedLow = left->isScheduleLow;
1655   bool RSchedLow = right->isScheduleLow;
1656   if (LSchedLow != RSchedLow)
1657     return LSchedLow < RSchedLow ? 1 : -1;
1658   return 0;
1659 }
1660
1661 /// CalcNodeSethiUllmanNumber - Compute Sethi Ullman number.
1662 /// Smaller number is the higher priority.
1663 static unsigned
1664 CalcNodeSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1665   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1666   if (SethiUllmanNumber != 0)
1667     return SethiUllmanNumber;
1668
1669   unsigned Extra = 0;
1670   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1671        I != E; ++I) {
1672     if (I->isCtrl()) continue;  // ignore chain preds
1673     SUnit *PredSU = I->getSUnit();
1674     unsigned PredSethiUllman = CalcNodeSethiUllmanNumber(PredSU, SUNumbers);
1675     if (PredSethiUllman > SethiUllmanNumber) {
1676       SethiUllmanNumber = PredSethiUllman;
1677       Extra = 0;
1678     } else if (PredSethiUllman == SethiUllmanNumber)
1679       ++Extra;
1680   }
1681
1682   SethiUllmanNumber += Extra;
1683
1684   if (SethiUllmanNumber == 0)
1685     SethiUllmanNumber = 1;
1686
1687   return SethiUllmanNumber;
1688 }
1689
1690 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1691 /// scheduling units.
1692 void RegReductionPQBase::CalculateSethiUllmanNumbers() {
1693   SethiUllmanNumbers.assign(SUnits->size(), 0);
1694
1695   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1696     CalcNodeSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1697 }
1698
1699 void RegReductionPQBase::addNode(const SUnit *SU) {
1700   unsigned SUSize = SethiUllmanNumbers.size();
1701   if (SUnits->size() > SUSize)
1702     SethiUllmanNumbers.resize(SUSize*2, 0);
1703   CalcNodeSethiUllmanNumber(SU, SethiUllmanNumbers);
1704 }
1705
1706 void RegReductionPQBase::updateNode(const SUnit *SU) {
1707   SethiUllmanNumbers[SU->NodeNum] = 0;
1708   CalcNodeSethiUllmanNumber(SU, SethiUllmanNumbers);
1709 }
1710
1711 // Lower priority means schedule further down. For bottom-up scheduling, lower
1712 // priority SUs are scheduled before higher priority SUs.
1713 unsigned RegReductionPQBase::getNodePriority(const SUnit *SU) const {
1714   assert(SU->NodeNum < SethiUllmanNumbers.size());
1715   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1716   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1717     // CopyToReg should be close to its uses to facilitate coalescing and
1718     // avoid spilling.
1719     return 0;
1720   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
1721       Opc == TargetOpcode::SUBREG_TO_REG ||
1722       Opc == TargetOpcode::INSERT_SUBREG)
1723     // EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG nodes should be
1724     // close to their uses to facilitate coalescing.
1725     return 0;
1726   if (SU->NumSuccs == 0 && SU->NumPreds != 0)
1727     // If SU does not have a register use, i.e. it doesn't produce a value
1728     // that would be consumed (e.g. store), then it terminates a chain of
1729     // computation.  Give it a large SethiUllman number so it will be
1730     // scheduled right before its predecessors that it doesn't lengthen
1731     // their live ranges.
1732     return 0xffff;
1733   if (SU->NumPreds == 0 && SU->NumSuccs != 0)
1734     // If SU does not have a register def, schedule it close to its uses
1735     // because it does not lengthen any live ranges.
1736     return 0;
1737 #if 1
1738   return SethiUllmanNumbers[SU->NodeNum];
1739 #else
1740   unsigned Priority = SethiUllmanNumbers[SU->NodeNum];
1741   if (SU->isCallOp) {
1742     // FIXME: This assumes all of the defs are used as call operands.
1743     int NP = (int)Priority - SU->getNode()->getNumValues();
1744     return (NP > 0) ? NP : 0;
1745   }
1746   return Priority;
1747 #endif
1748 }
1749
1750 //===----------------------------------------------------------------------===//
1751 //                     Register Pressure Tracking
1752 //===----------------------------------------------------------------------===//
1753
1754 void RegReductionPQBase::dumpRegPressure() const {
1755   for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
1756          E = TRI->regclass_end(); I != E; ++I) {
1757     const TargetRegisterClass *RC = *I;
1758     unsigned Id = RC->getID();
1759     unsigned RP = RegPressure[Id];
1760     if (!RP) continue;
1761     DEBUG(dbgs() << RC->getName() << ": " << RP << " / " << RegLimit[Id]
1762           << '\n');
1763   }
1764 }
1765
1766 bool RegReductionPQBase::HighRegPressure(const SUnit *SU) const {
1767   if (!TLI)
1768     return false;
1769
1770   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
1771        I != E; ++I) {
1772     if (I->isCtrl())
1773       continue;
1774     SUnit *PredSU = I->getSUnit();
1775     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1776     // to cover the number of registers defined (they are all live).
1777     if (PredSU->NumRegDefsLeft == 0) {
1778       continue;
1779     }
1780     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1781          RegDefPos.IsValid(); RegDefPos.Advance()) {
1782       EVT VT = RegDefPos.GetValue();
1783       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1784       unsigned Cost = TLI->getRepRegClassCostFor(VT);
1785       if ((RegPressure[RCId] + Cost) >= RegLimit[RCId])
1786         return true;
1787     }
1788   }
1789   return false;
1790 }
1791
1792 bool RegReductionPQBase::MayReduceRegPressure(SUnit *SU) const {
1793   const SDNode *N = SU->getNode();
1794
1795   if (!N->isMachineOpcode() || !SU->NumSuccs)
1796     return false;
1797
1798   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1799   for (unsigned i = 0; i != NumDefs; ++i) {
1800     EVT VT = N->getValueType(i);
1801     if (!N->hasAnyUseOfValue(i))
1802       continue;
1803     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1804     if (RegPressure[RCId] >= RegLimit[RCId])
1805       return true;
1806   }
1807   return false;
1808 }
1809
1810 // Compute the register pressure contribution by this instruction by count up
1811 // for uses that are not live and down for defs. Only count register classes
1812 // that are already under high pressure. As a side effect, compute the number of
1813 // uses of registers that are already live.
1814 //
1815 // FIXME: This encompasses the logic in HighRegPressure and MayReduceRegPressure
1816 // so could probably be factored.
1817 int RegReductionPQBase::RegPressureDiff(SUnit *SU, unsigned &LiveUses) const {
1818   LiveUses = 0;
1819   int PDiff = 0;
1820   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
1821        I != E; ++I) {
1822     if (I->isCtrl())
1823       continue;
1824     SUnit *PredSU = I->getSUnit();
1825     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1826     // to cover the number of registers defined (they are all live).
1827     if (PredSU->NumRegDefsLeft == 0) {
1828       if (PredSU->getNode()->isMachineOpcode())
1829         ++LiveUses;
1830       continue;
1831     }
1832     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1833          RegDefPos.IsValid(); RegDefPos.Advance()) {
1834       EVT VT = RegDefPos.GetValue();
1835       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1836       if (RegPressure[RCId] >= RegLimit[RCId])
1837         ++PDiff;
1838     }
1839   }
1840   const SDNode *N = SU->getNode();
1841
1842   if (!N || !N->isMachineOpcode() || !SU->NumSuccs)
1843     return PDiff;
1844
1845   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1846   for (unsigned i = 0; i != NumDefs; ++i) {
1847     EVT VT = N->getValueType(i);
1848     if (!N->hasAnyUseOfValue(i))
1849       continue;
1850     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1851     if (RegPressure[RCId] >= RegLimit[RCId])
1852       --PDiff;
1853   }
1854   return PDiff;
1855 }
1856
1857 void RegReductionPQBase::ScheduledNode(SUnit *SU) {
1858   if (!TracksRegPressure)
1859     return;
1860
1861   if (!SU->getNode())
1862     return;
1863
1864   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1865        I != E; ++I) {
1866     if (I->isCtrl())
1867       continue;
1868     SUnit *PredSU = I->getSUnit();
1869     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1870     // to cover the number of registers defined (they are all live).
1871     if (PredSU->NumRegDefsLeft == 0) {
1872       continue;
1873     }
1874     // FIXME: The ScheduleDAG currently loses information about which of a
1875     // node's values is consumed by each dependence. Consequently, if the node
1876     // defines multiple register classes, we don't know which to pressurize
1877     // here. Instead the following loop consumes the register defs in an
1878     // arbitrary order. At least it handles the common case of clustered loads
1879     // to the same class. For precise liveness, each SDep needs to indicate the
1880     // result number. But that tightly couples the ScheduleDAG with the
1881     // SelectionDAG making updates tricky. A simpler hack would be to attach a
1882     // value type or register class to SDep.
1883     //
1884     // The most important aspect of register tracking is balancing the increase
1885     // here with the reduction further below. Note that this SU may use multiple
1886     // defs in PredSU. The can't be determined here, but we've already
1887     // compensated by reducing NumRegDefsLeft in PredSU during
1888     // ScheduleDAGSDNodes::AddSchedEdges.
1889     --PredSU->NumRegDefsLeft;
1890     unsigned SkipRegDefs = PredSU->NumRegDefsLeft;
1891     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1892          RegDefPos.IsValid(); RegDefPos.Advance(), --SkipRegDefs) {
1893       if (SkipRegDefs)
1894         continue;
1895       EVT VT = RegDefPos.GetValue();
1896       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1897       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1898       break;
1899     }
1900   }
1901
1902   // We should have this assert, but there may be dead SDNodes that never
1903   // materialize as SUnits, so they don't appear to generate liveness.
1904   //assert(SU->NumRegDefsLeft == 0 && "not all regdefs have scheduled uses");
1905   int SkipRegDefs = (int)SU->NumRegDefsLeft;
1906   for (ScheduleDAGSDNodes::RegDefIter RegDefPos(SU, scheduleDAG);
1907        RegDefPos.IsValid(); RegDefPos.Advance(), --SkipRegDefs) {
1908     if (SkipRegDefs > 0)
1909       continue;
1910     EVT VT = RegDefPos.GetValue();
1911     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1912     if (RegPressure[RCId] < TLI->getRepRegClassCostFor(VT)) {
1913       // Register pressure tracking is imprecise. This can happen. But we try
1914       // hard not to let it happen because it likely results in poor scheduling.
1915       DEBUG(dbgs() << "  SU(" << SU->NodeNum << ") has too many regdefs\n");
1916       RegPressure[RCId] = 0;
1917     }
1918     else {
1919       RegPressure[RCId] -= TLI->getRepRegClassCostFor(VT);
1920     }
1921   }
1922   dumpRegPressure();
1923 }
1924
1925 void RegReductionPQBase::UnscheduledNode(SUnit *SU) {
1926   if (!TracksRegPressure)
1927     return;
1928
1929   const SDNode *N = SU->getNode();
1930   if (!N) return;
1931
1932   if (!N->isMachineOpcode()) {
1933     if (N->getOpcode() != ISD::CopyToReg)
1934       return;
1935   } else {
1936     unsigned Opc = N->getMachineOpcode();
1937     if (Opc == TargetOpcode::EXTRACT_SUBREG ||
1938         Opc == TargetOpcode::INSERT_SUBREG ||
1939         Opc == TargetOpcode::SUBREG_TO_REG ||
1940         Opc == TargetOpcode::REG_SEQUENCE ||
1941         Opc == TargetOpcode::IMPLICIT_DEF)
1942       return;
1943   }
1944
1945   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1946        I != E; ++I) {
1947     if (I->isCtrl())
1948       continue;
1949     SUnit *PredSU = I->getSUnit();
1950     // NumSuccsLeft counts all deps. Don't compare it with NumSuccs which only
1951     // counts data deps.
1952     if (PredSU->NumSuccsLeft != PredSU->Succs.size())
1953       continue;
1954     const SDNode *PN = PredSU->getNode();
1955     if (!PN->isMachineOpcode()) {
1956       if (PN->getOpcode() == ISD::CopyFromReg) {
1957         EVT VT = PN->getValueType(0);
1958         unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1959         RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1960       }
1961       continue;
1962     }
1963     unsigned POpc = PN->getMachineOpcode();
1964     if (POpc == TargetOpcode::IMPLICIT_DEF)
1965       continue;
1966     if (POpc == TargetOpcode::EXTRACT_SUBREG) {
1967       EVT VT = PN->getOperand(0).getValueType();
1968       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1969       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1970       continue;
1971     } else if (POpc == TargetOpcode::INSERT_SUBREG ||
1972                POpc == TargetOpcode::SUBREG_TO_REG) {
1973       EVT VT = PN->getValueType(0);
1974       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1975       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1976       continue;
1977     }
1978     unsigned NumDefs = TII->get(PN->getMachineOpcode()).getNumDefs();
1979     for (unsigned i = 0; i != NumDefs; ++i) {
1980       EVT VT = PN->getValueType(i);
1981       if (!PN->hasAnyUseOfValue(i))
1982         continue;
1983       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1984       if (RegPressure[RCId] < TLI->getRepRegClassCostFor(VT))
1985         // Register pressure tracking is imprecise. This can happen.
1986         RegPressure[RCId] = 0;
1987       else
1988         RegPressure[RCId] -= TLI->getRepRegClassCostFor(VT);
1989     }
1990   }
1991
1992   // Check for isMachineOpcode() as PrescheduleNodesWithMultipleUses()
1993   // may transfer data dependencies to CopyToReg.
1994   if (SU->NumSuccs && N->isMachineOpcode()) {
1995     unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1996     for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
1997       EVT VT = N->getValueType(i);
1998       if (VT == MVT::Glue || VT == MVT::Other)
1999         continue;
2000       if (!N->hasAnyUseOfValue(i))
2001         continue;
2002       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
2003       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
2004     }
2005   }
2006
2007   dumpRegPressure();
2008 }
2009
2010 //===----------------------------------------------------------------------===//
2011 //           Dynamic Node Priority for Register Pressure Reduction
2012 //===----------------------------------------------------------------------===//
2013
2014 /// closestSucc - Returns the scheduled cycle of the successor which is
2015 /// closest to the current cycle.
2016 static unsigned closestSucc(const SUnit *SU) {
2017   unsigned MaxHeight = 0;
2018   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2019        I != E; ++I) {
2020     if (I->isCtrl()) continue;  // ignore chain succs
2021     unsigned Height = I->getSUnit()->getHeight();
2022     // If there are bunch of CopyToRegs stacked up, they should be considered
2023     // to be at the same position.
2024     if (I->getSUnit()->getNode() &&
2025         I->getSUnit()->getNode()->getOpcode() == ISD::CopyToReg)
2026       Height = closestSucc(I->getSUnit())+1;
2027     if (Height > MaxHeight)
2028       MaxHeight = Height;
2029   }
2030   return MaxHeight;
2031 }
2032
2033 /// calcMaxScratches - Returns an cost estimate of the worse case requirement
2034 /// for scratch registers, i.e. number of data dependencies.
2035 static unsigned calcMaxScratches(const SUnit *SU) {
2036   unsigned Scratches = 0;
2037   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2038        I != E; ++I) {
2039     if (I->isCtrl()) continue;  // ignore chain preds
2040     Scratches++;
2041   }
2042   return Scratches;
2043 }
2044
2045 /// hasOnlyLiveInOpers - Return true if SU has only value predecessors that are
2046 /// CopyFromReg from a virtual register.
2047 static bool hasOnlyLiveInOpers(const SUnit *SU) {
2048   bool RetVal = false;
2049   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2050        I != E; ++I) {
2051     if (I->isCtrl()) continue;
2052     const SUnit *PredSU = I->getSUnit();
2053     if (PredSU->getNode() &&
2054         PredSU->getNode()->getOpcode() == ISD::CopyFromReg) {
2055       unsigned Reg =
2056         cast<RegisterSDNode>(PredSU->getNode()->getOperand(1))->getReg();
2057       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
2058         RetVal = true;
2059         continue;
2060       }
2061     }
2062     return false;
2063   }
2064   return RetVal;
2065 }
2066
2067 /// hasOnlyLiveOutUses - Return true if SU has only value successors that are
2068 /// CopyToReg to a virtual register. This SU def is probably a liveout and
2069 /// it has no other use. It should be scheduled closer to the terminator.
2070 static bool hasOnlyLiveOutUses(const SUnit *SU) {
2071   bool RetVal = false;
2072   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2073        I != E; ++I) {
2074     if (I->isCtrl()) continue;
2075     const SUnit *SuccSU = I->getSUnit();
2076     if (SuccSU->getNode() && SuccSU->getNode()->getOpcode() == ISD::CopyToReg) {
2077       unsigned Reg =
2078         cast<RegisterSDNode>(SuccSU->getNode()->getOperand(1))->getReg();
2079       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
2080         RetVal = true;
2081         continue;
2082       }
2083     }
2084     return false;
2085   }
2086   return RetVal;
2087 }
2088
2089 // Set isVRegCycle for a node with only live in opers and live out uses. Also
2090 // set isVRegCycle for its CopyFromReg operands.
2091 //
2092 // This is only relevant for single-block loops, in which case the VRegCycle
2093 // node is likely an induction variable in which the operand and target virtual
2094 // registers should be coalesced (e.g. pre/post increment values). Setting the
2095 // isVRegCycle flag helps the scheduler prioritize other uses of the same
2096 // CopyFromReg so that this node becomes the virtual register "kill". This
2097 // avoids interference between the values live in and out of the block and
2098 // eliminates a copy inside the loop.
2099 static void initVRegCycle(SUnit *SU) {
2100   if (DisableSchedVRegCycle)
2101     return;
2102
2103   if (!hasOnlyLiveInOpers(SU) || !hasOnlyLiveOutUses(SU))
2104     return;
2105
2106   DEBUG(dbgs() << "VRegCycle: SU(" << SU->NodeNum << ")\n");
2107
2108   SU->isVRegCycle = true;
2109
2110   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2111        I != E; ++I) {
2112     if (I->isCtrl()) continue;
2113     I->getSUnit()->isVRegCycle = true;
2114   }
2115 }
2116
2117 // After scheduling the definition of a VRegCycle, clear the isVRegCycle flag of
2118 // CopyFromReg operands. We should no longer penalize other uses of this VReg.
2119 static void resetVRegCycle(SUnit *SU) {
2120   if (!SU->isVRegCycle)
2121     return;
2122
2123   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
2124        I != E; ++I) {
2125     if (I->isCtrl()) continue;  // ignore chain preds
2126     SUnit *PredSU = I->getSUnit();
2127     if (PredSU->isVRegCycle) {
2128       assert(PredSU->getNode()->getOpcode() == ISD::CopyFromReg &&
2129              "VRegCycle def must be CopyFromReg");
2130       I->getSUnit()->isVRegCycle = 0;
2131     }
2132   }
2133 }
2134
2135 // Return true if this SUnit uses a CopyFromReg node marked as a VRegCycle. This
2136 // means a node that defines the VRegCycle has not been scheduled yet.
2137 static bool hasVRegCycleUse(const SUnit *SU) {
2138   // If this SU also defines the VReg, don't hoist it as a "use".
2139   if (SU->isVRegCycle)
2140     return false;
2141
2142   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
2143        I != E; ++I) {
2144     if (I->isCtrl()) continue;  // ignore chain preds
2145     if (I->getSUnit()->isVRegCycle &&
2146         I->getSUnit()->getNode()->getOpcode() == ISD::CopyFromReg) {
2147       DEBUG(dbgs() << "  VReg cycle use: SU (" << SU->NodeNum << ")\n");
2148       return true;
2149     }
2150   }
2151   return false;
2152 }
2153
2154 // Check for either a dependence (latency) or resource (hazard) stall.
2155 //
2156 // Note: The ScheduleHazardRecognizer interface requires a non-const SU.
2157 static bool BUHasStall(SUnit *SU, int Height, RegReductionPQBase *SPQ) {
2158   if ((int)SPQ->getCurCycle() < Height) return true;
2159   if (SPQ->getHazardRec()->getHazardType(SU, 0)
2160       != ScheduleHazardRecognizer::NoHazard)
2161     return true;
2162   return false;
2163 }
2164
2165 // Return -1 if left has higher priority, 1 if right has higher priority.
2166 // Return 0 if latency-based priority is equivalent.
2167 static int BUCompareLatency(SUnit *left, SUnit *right, bool checkPref,
2168                             RegReductionPQBase *SPQ) {
2169   // Scheduling an instruction that uses a VReg whose postincrement has not yet
2170   // been scheduled will induce a copy. Model this as an extra cycle of latency.
2171   int LPenalty = hasVRegCycleUse(left) ? 1 : 0;
2172   int RPenalty = hasVRegCycleUse(right) ? 1 : 0;
2173   int LHeight = (int)left->getHeight() + LPenalty;
2174   int RHeight = (int)right->getHeight() + RPenalty;
2175
2176   bool LStall = (!checkPref || left->SchedulingPref == Sched::Latency) &&
2177     BUHasStall(left, LHeight, SPQ);
2178   bool RStall = (!checkPref || right->SchedulingPref == Sched::Latency) &&
2179     BUHasStall(right, RHeight, SPQ);
2180
2181   // If scheduling one of the node will cause a pipeline stall, delay it.
2182   // If scheduling either one of the node will cause a pipeline stall, sort
2183   // them according to their height.
2184   if (LStall) {
2185     if (!RStall) {
2186       DEBUG(++FactorCount[FactStall]);
2187       return 1;
2188     }
2189     if (LHeight != RHeight) {
2190       DEBUG(++FactorCount[FactStall]);
2191       return LHeight > RHeight ? 1 : -1;
2192     }
2193   } else if (RStall) {
2194     DEBUG(++FactorCount[FactStall]);
2195     return -1;
2196   }
2197
2198   // If either node is scheduling for latency, sort them by height/depth
2199   // and latency.
2200   if (!checkPref || (left->SchedulingPref == Sched::Latency ||
2201                      right->SchedulingPref == Sched::Latency)) {
2202     if (DisableSchedCycles) {
2203       if (LHeight != RHeight) {
2204         DEBUG(++FactorCount[FactHeight]);
2205         return LHeight > RHeight ? 1 : -1;
2206       }
2207     }
2208     else {
2209       // If neither instruction stalls (!LStall && !RStall) then
2210       // its height is already covered so only its depth matters. We also reach
2211       // this if both stall but have the same height.
2212       int LDepth = left->getDepth() - LPenalty;
2213       int RDepth = right->getDepth() - RPenalty;
2214       if (LDepth != RDepth) {
2215         DEBUG(++FactorCount[FactDepth]);
2216         DEBUG(dbgs() << "  Comparing latency of SU (" << left->NodeNum
2217               << ") depth " << LDepth << " vs SU (" << right->NodeNum
2218               << ") depth " << RDepth << "\n");
2219         return LDepth < RDepth ? 1 : -1;
2220       }
2221     }
2222     if (left->Latency != right->Latency) {
2223       DEBUG(++FactorCount[FactOther]);
2224       return left->Latency > right->Latency ? 1 : -1;
2225     }
2226   }
2227   return 0;
2228 }
2229
2230 static bool BURRSort(SUnit *left, SUnit *right, RegReductionPQBase *SPQ) {
2231   // Schedule physical register definitions close to their use. This is
2232   // motivated by microarchitectures that can fuse cmp+jump macro-ops. But as
2233   // long as shortening physreg live ranges is generally good, we can defer
2234   // creating a subtarget hook.
2235   if (!DisableSchedPhysRegJoin) {
2236     bool LHasPhysReg = left->hasPhysRegDefs;
2237     bool RHasPhysReg = right->hasPhysRegDefs;
2238     if (LHasPhysReg != RHasPhysReg) {
2239       DEBUG(++FactorCount[FactRegUses]);
2240       #ifndef NDEBUG
2241       const char *PhysRegMsg[] = {" has no physreg", " defines a physreg"};
2242       #endif
2243       DEBUG(dbgs() << "  SU (" << left->NodeNum << ") "
2244             << PhysRegMsg[LHasPhysReg] << " SU(" << right->NodeNum << ") "
2245             << PhysRegMsg[RHasPhysReg] << "\n");
2246       return LHasPhysReg < RHasPhysReg;
2247     }
2248   }
2249
2250   // Prioritize by Sethi-Ulmann number and push CopyToReg nodes down.
2251   unsigned LPriority = SPQ->getNodePriority(left);
2252   unsigned RPriority = SPQ->getNodePriority(right);
2253
2254   // Be really careful about hoisting call operands above previous calls.
2255   // Only allows it if it would reduce register pressure.
2256   if (left->isCall && right->isCallOp) {
2257     unsigned RNumVals = right->getNode()->getNumValues();
2258     RPriority = (RPriority > RNumVals) ? (RPriority - RNumVals) : 0;
2259   }
2260   if (right->isCall && left->isCallOp) {
2261     unsigned LNumVals = left->getNode()->getNumValues();
2262     LPriority = (LPriority > LNumVals) ? (LPriority - LNumVals) : 0;
2263   }
2264
2265   if (LPriority != RPriority) {
2266     DEBUG(++FactorCount[FactStatic]);
2267     return LPriority > RPriority;
2268   }
2269
2270   // One or both of the nodes are calls and their sethi-ullman numbers are the
2271   // same, then keep source order.
2272   if (left->isCall || right->isCall) {
2273     unsigned LOrder = SPQ->getNodeOrdering(left);
2274     unsigned ROrder = SPQ->getNodeOrdering(right);
2275
2276     // Prefer an ordering where the lower the non-zero order number, the higher
2277     // the preference.
2278     if ((LOrder || ROrder) && LOrder != ROrder)
2279       return LOrder != 0 && (LOrder < ROrder || ROrder == 0);
2280   }
2281
2282   // Try schedule def + use closer when Sethi-Ullman numbers are the same.
2283   // e.g.
2284   // t1 = op t2, c1
2285   // t3 = op t4, c2
2286   //
2287   // and the following instructions are both ready.
2288   // t2 = op c3
2289   // t4 = op c4
2290   //
2291   // Then schedule t2 = op first.
2292   // i.e.
2293   // t4 = op c4
2294   // t2 = op c3
2295   // t1 = op t2, c1
2296   // t3 = op t4, c2
2297   //
2298   // This creates more short live intervals.
2299   unsigned LDist = closestSucc(left);
2300   unsigned RDist = closestSucc(right);
2301   if (LDist != RDist) {
2302     DEBUG(++FactorCount[FactOther]);
2303     return LDist < RDist;
2304   }
2305
2306   // How many registers becomes live when the node is scheduled.
2307   unsigned LScratch = calcMaxScratches(left);
2308   unsigned RScratch = calcMaxScratches(right);
2309   if (LScratch != RScratch) {
2310     DEBUG(++FactorCount[FactOther]);
2311     return LScratch > RScratch;
2312   }
2313
2314   // Comparing latency against a call makes little sense unless the node
2315   // is register pressure-neutral.
2316   if ((left->isCall && RPriority > 0) || (right->isCall && LPriority > 0))
2317     return (left->NodeQueueId > right->NodeQueueId);
2318
2319   // Do not compare latencies when one or both of the nodes are calls.
2320   if (!DisableSchedCycles &&
2321       !(left->isCall || right->isCall)) {
2322     int result = BUCompareLatency(left, right, false /*checkPref*/, SPQ);
2323     if (result != 0)
2324       return result > 0;
2325   }
2326   else {
2327     if (left->getHeight() != right->getHeight()) {
2328       DEBUG(++FactorCount[FactHeight]);
2329       return left->getHeight() > right->getHeight();
2330     }
2331
2332     if (left->getDepth() != right->getDepth()) {
2333       DEBUG(++FactorCount[FactDepth]);
2334       return left->getDepth() < right->getDepth();
2335     }
2336   }
2337
2338   assert(left->NodeQueueId && right->NodeQueueId &&
2339          "NodeQueueId cannot be zero");
2340   DEBUG(++FactorCount[FactOther]);
2341   return (left->NodeQueueId > right->NodeQueueId);
2342 }
2343
2344 // Bottom up
2345 bool bu_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2346   if (int res = checkSpecialNodes(left, right))
2347     return res > 0;
2348
2349   return BURRSort(left, right, SPQ);
2350 }
2351
2352 // Source order, otherwise bottom up.
2353 bool src_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2354   if (int res = checkSpecialNodes(left, right))
2355     return res > 0;
2356
2357   unsigned LOrder = SPQ->getNodeOrdering(left);
2358   unsigned ROrder = SPQ->getNodeOrdering(right);
2359
2360   // Prefer an ordering where the lower the non-zero order number, the higher
2361   // the preference.
2362   if ((LOrder || ROrder) && LOrder != ROrder)
2363     return LOrder != 0 && (LOrder < ROrder || ROrder == 0);
2364
2365   return BURRSort(left, right, SPQ);
2366 }
2367
2368 // If the time between now and when the instruction will be ready can cover
2369 // the spill code, then avoid adding it to the ready queue. This gives long
2370 // stalls highest priority and allows hoisting across calls. It should also
2371 // speed up processing the available queue.
2372 bool hybrid_ls_rr_sort::isReady(SUnit *SU, unsigned CurCycle) const {
2373   static const unsigned ReadyDelay = 3;
2374
2375   if (SPQ->MayReduceRegPressure(SU)) return true;
2376
2377   if (SU->getHeight() > (CurCycle + ReadyDelay)) return false;
2378
2379   if (SPQ->getHazardRec()->getHazardType(SU, -ReadyDelay)
2380       != ScheduleHazardRecognizer::NoHazard)
2381     return false;
2382
2383   return true;
2384 }
2385
2386 // Return true if right should be scheduled with higher priority than left.
2387 bool hybrid_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2388   if (int res = checkSpecialNodes(left, right))
2389     return res > 0;
2390
2391   if (left->isCall || right->isCall)
2392     // No way to compute latency of calls.
2393     return BURRSort(left, right, SPQ);
2394
2395   bool LHigh = SPQ->HighRegPressure(left);
2396   bool RHigh = SPQ->HighRegPressure(right);
2397   // Avoid causing spills. If register pressure is high, schedule for
2398   // register pressure reduction.
2399   if (LHigh && !RHigh) {
2400     DEBUG(++FactorCount[FactPressureDiff]);
2401     DEBUG(dbgs() << "  pressure SU(" << left->NodeNum << ") > SU("
2402           << right->NodeNum << ")\n");
2403     return true;
2404   }
2405   else if (!LHigh && RHigh) {
2406     DEBUG(++FactorCount[FactPressureDiff]);
2407     DEBUG(dbgs() << "  pressure SU(" << right->NodeNum << ") > SU("
2408           << left->NodeNum << ")\n");
2409     return false;
2410   }
2411   if (!LHigh && !RHigh) {
2412     int result = BUCompareLatency(left, right, true /*checkPref*/, SPQ);
2413     if (result != 0)
2414       return result > 0;
2415   }
2416   return BURRSort(left, right, SPQ);
2417 }
2418
2419 // Schedule as many instructions in each cycle as possible. So don't make an
2420 // instruction available unless it is ready in the current cycle.
2421 bool ilp_ls_rr_sort::isReady(SUnit *SU, unsigned CurCycle) const {
2422   if (SU->getHeight() > CurCycle) return false;
2423
2424   if (SPQ->getHazardRec()->getHazardType(SU, 0)
2425       != ScheduleHazardRecognizer::NoHazard)
2426     return false;
2427
2428   return true;
2429 }
2430
2431 static bool canEnableCoalescing(SUnit *SU) {
2432   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
2433   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
2434     // CopyToReg should be close to its uses to facilitate coalescing and
2435     // avoid spilling.
2436     return true;
2437
2438   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
2439       Opc == TargetOpcode::SUBREG_TO_REG ||
2440       Opc == TargetOpcode::INSERT_SUBREG)
2441     // EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG nodes should be
2442     // close to their uses to facilitate coalescing.
2443     return true;
2444
2445   if (SU->NumPreds == 0 && SU->NumSuccs != 0)
2446     // If SU does not have a register def, schedule it close to its uses
2447     // because it does not lengthen any live ranges.
2448     return true;
2449
2450   return false;
2451 }
2452
2453 // list-ilp is currently an experimental scheduler that allows various
2454 // heuristics to be enabled prior to the normal register reduction logic.
2455 bool ilp_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2456   if (int res = checkSpecialNodes(left, right))
2457     return res > 0;
2458
2459   if (left->isCall || right->isCall)
2460     // No way to compute latency of calls.
2461     return BURRSort(left, right, SPQ);
2462
2463   unsigned LLiveUses = 0, RLiveUses = 0;
2464   int LPDiff = 0, RPDiff = 0;
2465   if (!DisableSchedRegPressure || !DisableSchedLiveUses) {
2466     LPDiff = SPQ->RegPressureDiff(left, LLiveUses);
2467     RPDiff = SPQ->RegPressureDiff(right, RLiveUses);
2468   }
2469   if (!DisableSchedRegPressure && LPDiff != RPDiff) {
2470     DEBUG(++FactorCount[FactPressureDiff]);
2471     DEBUG(dbgs() << "RegPressureDiff SU(" << left->NodeNum << "): " << LPDiff
2472           << " != SU(" << right->NodeNum << "): " << RPDiff << "\n");
2473     return LPDiff > RPDiff;
2474   }
2475
2476   if (!DisableSchedRegPressure && (LPDiff > 0 || RPDiff > 0)) {
2477     bool LReduce = canEnableCoalescing(left);
2478     bool RReduce = canEnableCoalescing(right);
2479     DEBUG(if (LReduce != RReduce) ++FactorCount[FactPressureDiff]);
2480     if (LReduce && !RReduce) return false;
2481     if (RReduce && !LReduce) return true;
2482   }
2483
2484   if (!DisableSchedLiveUses && (LLiveUses != RLiveUses)) {
2485     DEBUG(dbgs() << "Live uses SU(" << left->NodeNum << "): " << LLiveUses
2486           << " != SU(" << right->NodeNum << "): " << RLiveUses << "\n");
2487     DEBUG(++FactorCount[FactRegUses]);
2488     return LLiveUses < RLiveUses;
2489   }
2490
2491   if (!DisableSchedStalls) {
2492     bool LStall = BUHasStall(left, left->getHeight(), SPQ);
2493     bool RStall = BUHasStall(right, right->getHeight(), SPQ);
2494     if (LStall != RStall) {
2495       DEBUG(++FactorCount[FactHeight]);
2496       return left->getHeight() > right->getHeight();
2497     }
2498   }
2499
2500   if (!DisableSchedCriticalPath) {
2501     int spread = (int)left->getDepth() - (int)right->getDepth();
2502     if (std::abs(spread) > MaxReorderWindow) {
2503       DEBUG(dbgs() << "Depth of SU(" << left->NodeNum << "): "
2504             << left->getDepth() << " != SU(" << right->NodeNum << "): "
2505             << right->getDepth() << "\n");
2506       DEBUG(++FactorCount[FactDepth]);
2507       return left->getDepth() < right->getDepth();
2508     }
2509   }
2510
2511   if (!DisableSchedHeight && left->getHeight() != right->getHeight()) {
2512     int spread = (int)left->getHeight() - (int)right->getHeight();
2513     if (std::abs(spread) > MaxReorderWindow) {
2514       DEBUG(++FactorCount[FactHeight]);
2515       return left->getHeight() > right->getHeight();
2516     }
2517   }
2518
2519   return BURRSort(left, right, SPQ);
2520 }
2521
2522 void RegReductionPQBase::initNodes(std::vector<SUnit> &sunits) {
2523   SUnits = &sunits;
2524   // Add pseudo dependency edges for two-address nodes.
2525   AddPseudoTwoAddrDeps();
2526   // Reroute edges to nodes with multiple uses.
2527   if (!TracksRegPressure)
2528     PrescheduleNodesWithMultipleUses();
2529   // Calculate node priorities.
2530   CalculateSethiUllmanNumbers();
2531
2532   // For single block loops, mark nodes that look like canonical IV increments.
2533   if (scheduleDAG->BB->isSuccessor(scheduleDAG->BB)) {
2534     for (unsigned i = 0, e = sunits.size(); i != e; ++i) {
2535       initVRegCycle(&sunits[i]);
2536     }
2537   }
2538 }
2539
2540 //===----------------------------------------------------------------------===//
2541 //                    Preschedule for Register Pressure
2542 //===----------------------------------------------------------------------===//
2543
2544 bool RegReductionPQBase::canClobber(const SUnit *SU, const SUnit *Op) {
2545   if (SU->isTwoAddress) {
2546     unsigned Opc = SU->getNode()->getMachineOpcode();
2547     const TargetInstrDesc &TID = TII->get(Opc);
2548     unsigned NumRes = TID.getNumDefs();
2549     unsigned NumOps = TID.getNumOperands() - NumRes;
2550     for (unsigned i = 0; i != NumOps; ++i) {
2551       if (TID.getOperandConstraint(i+NumRes, TOI::TIED_TO) != -1) {
2552         SDNode *DU = SU->getNode()->getOperand(i).getNode();
2553         if (DU->getNodeId() != -1 &&
2554             Op->OrigNode == &(*SUnits)[DU->getNodeId()])
2555           return true;
2556       }
2557     }
2558   }
2559   return false;
2560 }
2561
2562 /// canClobberPhysRegDefs - True if SU would clobber one of SuccSU's
2563 /// physical register defs.
2564 static bool canClobberPhysRegDefs(const SUnit *SuccSU, const SUnit *SU,
2565                                   const TargetInstrInfo *TII,
2566                                   const TargetRegisterInfo *TRI) {
2567   SDNode *N = SuccSU->getNode();
2568   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
2569   const unsigned *ImpDefs = TII->get(N->getMachineOpcode()).getImplicitDefs();
2570   assert(ImpDefs && "Caller should check hasPhysRegDefs");
2571   for (const SDNode *SUNode = SU->getNode(); SUNode;
2572        SUNode = SUNode->getGluedNode()) {
2573     if (!SUNode->isMachineOpcode())
2574       continue;
2575     const unsigned *SUImpDefs =
2576       TII->get(SUNode->getMachineOpcode()).getImplicitDefs();
2577     if (!SUImpDefs)
2578       return false;
2579     for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
2580       EVT VT = N->getValueType(i);
2581       if (VT == MVT::Glue || VT == MVT::Other)
2582         continue;
2583       if (!N->hasAnyUseOfValue(i))
2584         continue;
2585       unsigned Reg = ImpDefs[i - NumDefs];
2586       for (;*SUImpDefs; ++SUImpDefs) {
2587         unsigned SUReg = *SUImpDefs;
2588         if (TRI->regsOverlap(Reg, SUReg))
2589           return true;
2590       }
2591     }
2592   }
2593   return false;
2594 }
2595
2596 /// PrescheduleNodesWithMultipleUses - Nodes with multiple uses
2597 /// are not handled well by the general register pressure reduction
2598 /// heuristics. When presented with code like this:
2599 ///
2600 ///      N
2601 ///    / |
2602 ///   /  |
2603 ///  U  store
2604 ///  |
2605 /// ...
2606 ///
2607 /// the heuristics tend to push the store up, but since the
2608 /// operand of the store has another use (U), this would increase
2609 /// the length of that other use (the U->N edge).
2610 ///
2611 /// This function transforms code like the above to route U's
2612 /// dependence through the store when possible, like this:
2613 ///
2614 ///      N
2615 ///      ||
2616 ///      ||
2617 ///     store
2618 ///       |
2619 ///       U
2620 ///       |
2621 ///      ...
2622 ///
2623 /// This results in the store being scheduled immediately
2624 /// after N, which shortens the U->N live range, reducing
2625 /// register pressure.
2626 ///
2627 void RegReductionPQBase::PrescheduleNodesWithMultipleUses() {
2628   // Visit all the nodes in topological order, working top-down.
2629   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
2630     SUnit *SU = &(*SUnits)[i];
2631     // For now, only look at nodes with no data successors, such as stores.
2632     // These are especially important, due to the heuristics in
2633     // getNodePriority for nodes with no data successors.
2634     if (SU->NumSuccs != 0)
2635       continue;
2636     // For now, only look at nodes with exactly one data predecessor.
2637     if (SU->NumPreds != 1)
2638       continue;
2639     // Avoid prescheduling copies to virtual registers, which don't behave
2640     // like other nodes from the perspective of scheduling heuristics.
2641     if (SDNode *N = SU->getNode())
2642       if (N->getOpcode() == ISD::CopyToReg &&
2643           TargetRegisterInfo::isVirtualRegister
2644             (cast<RegisterSDNode>(N->getOperand(1))->getReg()))
2645         continue;
2646
2647     // Locate the single data predecessor.
2648     SUnit *PredSU = 0;
2649     for (SUnit::const_pred_iterator II = SU->Preds.begin(),
2650          EE = SU->Preds.end(); II != EE; ++II)
2651       if (!II->isCtrl()) {
2652         PredSU = II->getSUnit();
2653         break;
2654       }
2655     assert(PredSU);
2656
2657     // Don't rewrite edges that carry physregs, because that requires additional
2658     // support infrastructure.
2659     if (PredSU->hasPhysRegDefs)
2660       continue;
2661     // Short-circuit the case where SU is PredSU's only data successor.
2662     if (PredSU->NumSuccs == 1)
2663       continue;
2664     // Avoid prescheduling to copies from virtual registers, which don't behave
2665     // like other nodes from the perspective of scheduling heuristics.
2666     if (SDNode *N = SU->getNode())
2667       if (N->getOpcode() == ISD::CopyFromReg &&
2668           TargetRegisterInfo::isVirtualRegister
2669             (cast<RegisterSDNode>(N->getOperand(1))->getReg()))
2670         continue;
2671
2672     // Perform checks on the successors of PredSU.
2673     for (SUnit::const_succ_iterator II = PredSU->Succs.begin(),
2674          EE = PredSU->Succs.end(); II != EE; ++II) {
2675       SUnit *PredSuccSU = II->getSUnit();
2676       if (PredSuccSU == SU) continue;
2677       // If PredSU has another successor with no data successors, for
2678       // now don't attempt to choose either over the other.
2679       if (PredSuccSU->NumSuccs == 0)
2680         goto outer_loop_continue;
2681       // Don't break physical register dependencies.
2682       if (SU->hasPhysRegClobbers && PredSuccSU->hasPhysRegDefs)
2683         if (canClobberPhysRegDefs(PredSuccSU, SU, TII, TRI))
2684           goto outer_loop_continue;
2685       // Don't introduce graph cycles.
2686       if (scheduleDAG->IsReachable(SU, PredSuccSU))
2687         goto outer_loop_continue;
2688     }
2689
2690     // Ok, the transformation is safe and the heuristics suggest it is
2691     // profitable. Update the graph.
2692     DEBUG(dbgs() << "    Prescheduling SU #" << SU->NodeNum
2693                  << " next to PredSU #" << PredSU->NodeNum
2694                  << " to guide scheduling in the presence of multiple uses\n");
2695     for (unsigned i = 0; i != PredSU->Succs.size(); ++i) {
2696       SDep Edge = PredSU->Succs[i];
2697       assert(!Edge.isAssignedRegDep());
2698       SUnit *SuccSU = Edge.getSUnit();
2699       if (SuccSU != SU) {
2700         Edge.setSUnit(PredSU);
2701         scheduleDAG->RemovePred(SuccSU, Edge);
2702         scheduleDAG->AddPred(SU, Edge);
2703         Edge.setSUnit(SU);
2704         scheduleDAG->AddPred(SuccSU, Edge);
2705         --i;
2706       }
2707     }
2708   outer_loop_continue:;
2709   }
2710 }
2711
2712 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
2713 /// it as a def&use operand. Add a pseudo control edge from it to the other
2714 /// node (if it won't create a cycle) so the two-address one will be scheduled
2715 /// first (lower in the schedule). If both nodes are two-address, favor the
2716 /// one that has a CopyToReg use (more likely to be a loop induction update).
2717 /// If both are two-address, but one is commutable while the other is not
2718 /// commutable, favor the one that's not commutable.
2719 void RegReductionPQBase::AddPseudoTwoAddrDeps() {
2720   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
2721     SUnit *SU = &(*SUnits)[i];
2722     if (!SU->isTwoAddress)
2723       continue;
2724
2725     SDNode *Node = SU->getNode();
2726     if (!Node || !Node->isMachineOpcode() || SU->getNode()->getGluedNode())
2727       continue;
2728
2729     bool isLiveOut = hasOnlyLiveOutUses(SU);
2730     unsigned Opc = Node->getMachineOpcode();
2731     const TargetInstrDesc &TID = TII->get(Opc);
2732     unsigned NumRes = TID.getNumDefs();
2733     unsigned NumOps = TID.getNumOperands() - NumRes;
2734     for (unsigned j = 0; j != NumOps; ++j) {
2735       if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
2736         continue;
2737       SDNode *DU = SU->getNode()->getOperand(j).getNode();
2738       if (DU->getNodeId() == -1)
2739         continue;
2740       const SUnit *DUSU = &(*SUnits)[DU->getNodeId()];
2741       if (!DUSU) continue;
2742       for (SUnit::const_succ_iterator I = DUSU->Succs.begin(),
2743            E = DUSU->Succs.end(); I != E; ++I) {
2744         if (I->isCtrl()) continue;
2745         SUnit *SuccSU = I->getSUnit();
2746         if (SuccSU == SU)
2747           continue;
2748         // Be conservative. Ignore if nodes aren't at roughly the same
2749         // depth and height.
2750         if (SuccSU->getHeight() < SU->getHeight() &&
2751             (SU->getHeight() - SuccSU->getHeight()) > 1)
2752           continue;
2753         // Skip past COPY_TO_REGCLASS nodes, so that the pseudo edge
2754         // constrains whatever is using the copy, instead of the copy
2755         // itself. In the case that the copy is coalesced, this
2756         // preserves the intent of the pseudo two-address heurietics.
2757         while (SuccSU->Succs.size() == 1 &&
2758                SuccSU->getNode()->isMachineOpcode() &&
2759                SuccSU->getNode()->getMachineOpcode() ==
2760                  TargetOpcode::COPY_TO_REGCLASS)
2761           SuccSU = SuccSU->Succs.front().getSUnit();
2762         // Don't constrain non-instruction nodes.
2763         if (!SuccSU->getNode() || !SuccSU->getNode()->isMachineOpcode())
2764           continue;
2765         // Don't constrain nodes with physical register defs if the
2766         // predecessor can clobber them.
2767         if (SuccSU->hasPhysRegDefs && SU->hasPhysRegClobbers) {
2768           if (canClobberPhysRegDefs(SuccSU, SU, TII, TRI))
2769             continue;
2770         }
2771         // Don't constrain EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG;
2772         // these may be coalesced away. We want them close to their uses.
2773         unsigned SuccOpc = SuccSU->getNode()->getMachineOpcode();
2774         if (SuccOpc == TargetOpcode::EXTRACT_SUBREG ||
2775             SuccOpc == TargetOpcode::INSERT_SUBREG ||
2776             SuccOpc == TargetOpcode::SUBREG_TO_REG)
2777           continue;
2778         if ((!canClobber(SuccSU, DUSU) ||
2779              (isLiveOut && !hasOnlyLiveOutUses(SuccSU)) ||
2780              (!SU->isCommutable && SuccSU->isCommutable)) &&
2781             !scheduleDAG->IsReachable(SuccSU, SU)) {
2782           DEBUG(dbgs() << "    Adding a pseudo-two-addr edge from SU #"
2783                        << SU->NodeNum << " to SU #" << SuccSU->NodeNum << "\n");
2784           scheduleDAG->AddPred(SU, SDep(SuccSU, SDep::Order, /*Latency=*/0,
2785                                         /*Reg=*/0, /*isNormalMemory=*/false,
2786                                         /*isMustAlias=*/false,
2787                                         /*isArtificial=*/true));
2788         }
2789       }
2790     }
2791   }
2792 }
2793
2794 /// LimitedSumOfUnscheduledPredsOfSuccs - Compute the sum of the unscheduled
2795 /// predecessors of the successors of the SUnit SU. Stop when the provided
2796 /// limit is exceeded.
2797 static unsigned LimitedSumOfUnscheduledPredsOfSuccs(const SUnit *SU,
2798                                                     unsigned Limit) {
2799   unsigned Sum = 0;
2800   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2801        I != E; ++I) {
2802     const SUnit *SuccSU = I->getSUnit();
2803     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
2804          EE = SuccSU->Preds.end(); II != EE; ++II) {
2805       SUnit *PredSU = II->getSUnit();
2806       if (!PredSU->isScheduled)
2807         if (++Sum > Limit)
2808           return Sum;
2809     }
2810   }
2811   return Sum;
2812 }
2813
2814
2815 // Top down
2816 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
2817   if (int res = checkSpecialNodes(left, right))
2818     return res < 0;
2819
2820   unsigned LPriority = SPQ->getNodePriority(left);
2821   unsigned RPriority = SPQ->getNodePriority(right);
2822   bool LIsTarget = left->getNode() && left->getNode()->isMachineOpcode();
2823   bool RIsTarget = right->getNode() && right->getNode()->isMachineOpcode();
2824   bool LIsFloater = LIsTarget && left->NumPreds == 0;
2825   bool RIsFloater = RIsTarget && right->NumPreds == 0;
2826   unsigned LBonus = (LimitedSumOfUnscheduledPredsOfSuccs(left,1) == 1) ? 2 : 0;
2827   unsigned RBonus = (LimitedSumOfUnscheduledPredsOfSuccs(right,1) == 1) ? 2 : 0;
2828
2829   if (left->NumSuccs == 0 && right->NumSuccs != 0)
2830     return false;
2831   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
2832     return true;
2833
2834   if (LIsFloater)
2835     LBonus -= 2;
2836   if (RIsFloater)
2837     RBonus -= 2;
2838   if (left->NumSuccs == 1)
2839     LBonus += 2;
2840   if (right->NumSuccs == 1)
2841     RBonus += 2;
2842
2843   if (LPriority+LBonus != RPriority+RBonus)
2844     return LPriority+LBonus < RPriority+RBonus;
2845
2846   if (left->getDepth() != right->getDepth())
2847     return left->getDepth() < right->getDepth();
2848
2849   if (left->NumSuccsLeft != right->NumSuccsLeft)
2850     return left->NumSuccsLeft > right->NumSuccsLeft;
2851
2852   assert(left->NodeQueueId && right->NodeQueueId &&
2853          "NodeQueueId cannot be zero");
2854   return (left->NodeQueueId > right->NodeQueueId);
2855 }
2856
2857 //===----------------------------------------------------------------------===//
2858 //                         Public Constructor Functions
2859 //===----------------------------------------------------------------------===//
2860
2861 llvm::ScheduleDAGSDNodes *
2862 llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
2863                                  CodeGenOpt::Level OptLevel) {
2864   const TargetMachine &TM = IS->TM;
2865   const TargetInstrInfo *TII = TM.getInstrInfo();
2866   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2867
2868   BURegReductionPriorityQueue *PQ =
2869     new BURegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2870   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2871   PQ->setScheduleDAG(SD);
2872   return SD;
2873 }
2874
2875 llvm::ScheduleDAGSDNodes *
2876 llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
2877                                  CodeGenOpt::Level OptLevel) {
2878   const TargetMachine &TM = IS->TM;
2879   const TargetInstrInfo *TII = TM.getInstrInfo();
2880   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2881
2882   TDRegReductionPriorityQueue *PQ =
2883     new TDRegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2884   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2885   PQ->setScheduleDAG(SD);
2886   return SD;
2887 }
2888
2889 llvm::ScheduleDAGSDNodes *
2890 llvm::createSourceListDAGScheduler(SelectionDAGISel *IS,
2891                                    CodeGenOpt::Level OptLevel) {
2892   const TargetMachine &TM = IS->TM;
2893   const TargetInstrInfo *TII = TM.getInstrInfo();
2894   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2895
2896   SrcRegReductionPriorityQueue *PQ =
2897     new SrcRegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2898   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2899   PQ->setScheduleDAG(SD);
2900   return SD;
2901 }
2902
2903 llvm::ScheduleDAGSDNodes *
2904 llvm::createHybridListDAGScheduler(SelectionDAGISel *IS,
2905                                    CodeGenOpt::Level OptLevel) {
2906   const TargetMachine &TM = IS->TM;
2907   const TargetInstrInfo *TII = TM.getInstrInfo();
2908   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2909   const TargetLowering *TLI = &IS->getTargetLowering();
2910
2911   HybridBURRPriorityQueue *PQ =
2912     new HybridBURRPriorityQueue(*IS->MF, true, TII, TRI, TLI);
2913
2914   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, true, PQ, OptLevel);
2915   PQ->setScheduleDAG(SD);
2916   return SD;
2917 }
2918
2919 llvm::ScheduleDAGSDNodes *
2920 llvm::createILPListDAGScheduler(SelectionDAGISel *IS,
2921                                 CodeGenOpt::Level OptLevel) {
2922   const TargetMachine &TM = IS->TM;
2923   const TargetInstrInfo *TII = TM.getInstrInfo();
2924   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2925   const TargetLowering *TLI = &IS->getTargetLowering();
2926
2927   ILPBURRPriorityQueue *PQ =
2928     new ILPBURRPriorityQueue(*IS->MF, true, TII, TRI, TLI);
2929   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, true, PQ, OptLevel);
2930   PQ->setScheduleDAG(SD);
2931   return SD;
2932 }