lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGRRList.cpp - Reg pressure reduction list scheduler --===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "ScheduleDAGSDNodes.h"
  20 #include "llvm/InlineAsm.h"
  21 #include "llvm/CodeGen/SchedulerRegistry.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  24 #include "llvm/Target/TargetRegisterInfo.h"
  25 #include "llvm/Target/TargetData.h"
  26 #include "llvm/Target/TargetMachine.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Target/TargetLowering.h"
  29 #include "llvm/ADT/SmallSet.h"
  30 #include "llvm/ADT/Statistic.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include <climits>
  36 using namespace llvm;
  37
  38 STATISTIC(NumBacktracks, "Number of times scheduler backtracked");
  39 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  40 STATISTIC(NumDups,       "Number of duplicated nodes");
  41 STATISTIC(NumPRCopies,   "Number of physical register copies");
  42
  43 static RegisterScheduler
  44   burrListDAGScheduler("list-burr",
  45                        "Bottom-up register reduction list scheduling",
  46                        createBURRListDAGScheduler);
  47 static RegisterScheduler
  48   tdrListrDAGScheduler("list-tdrr",
  49                        "Top-down register reduction list scheduling",
  50                        createTDRRListDAGScheduler);
  51 static RegisterScheduler
  52   sourceListDAGScheduler("source",
  53                          "Similar to list-burr but schedules in source "
  54                          "order when possible",
  55                          createSourceListDAGScheduler);
  56
  57 static RegisterScheduler
  58   hybridListDAGScheduler("list-hybrid",
  59                          "Bottom-up register pressure aware list scheduling "
  60                          "which tries to balance latency and register pressure",
  61                          createHybridListDAGScheduler);
  62
  63 static RegisterScheduler
  64   ILPListDAGScheduler("list-ilp",
  65                       "Bottom-up register pressure aware list scheduling "
  66                       "which tries to balance ILP and register pressure",
  67                       createILPListDAGScheduler);
  68
  69 static cl::opt<bool> DisableSchedCycles(
  70   "disable-sched-cycles", cl::Hidden, cl::init(false),
  71   cl::desc("Disable cycle-level precision during preRA scheduling"));
  72
  73 // Temporary sched=list-ilp flags until the heuristics are robust.
  74 // Some options are also available under sched=list-hybrid.
  75 static cl::opt<bool> DisableSchedRegPressure(
  76   "disable-sched-reg-pressure", cl::Hidden, cl::init(false),
  77   cl::desc("Disable regpressure priority in sched=list-ilp"));
  78 static cl::opt<bool> DisableSchedLiveUses(
  79   "disable-sched-live-uses", cl::Hidden, cl::init(true),
  80   cl::desc("Disable live use priority in sched=list-ilp"));
  81 static cl::opt<bool> DisableSchedVRegCycle(
  82   "disable-sched-vrcycle", cl::Hidden, cl::init(false),
  83   cl::desc("Disable virtual register cycle interference checks"));
  84 static cl::opt<bool> DisableSchedPhysRegJoin(
  85   "disable-sched-physreg-join", cl::Hidden, cl::init(false),
  86   cl::desc("Disable physreg def-use affinity"));
  87 static cl::opt<bool> DisableSchedStalls(
  88   "disable-sched-stalls", cl::Hidden, cl::init(true),
  89   cl::desc("Disable no-stall priority in sched=list-ilp"));
  90 static cl::opt<bool> DisableSchedCriticalPath(
  91   "disable-sched-critical-path", cl::Hidden, cl::init(false),
  92   cl::desc("Disable critical path priority in sched=list-ilp"));
  93 static cl::opt<bool> DisableSchedHeight(
  94   "disable-sched-height", cl::Hidden, cl::init(false),
  95   cl::desc("Disable scheduled-height priority in sched=list-ilp"));
  96
  97 static cl::opt<int> MaxReorderWindow(
  98   "max-sched-reorder", cl::Hidden, cl::init(6),
  99   cl::desc("Number of instructions to allow ahead of the critical path "
 100            "in sched=list-ilp"));
 101
 102 static cl::opt<unsigned> AvgIPC(
 103   "sched-avg-ipc", cl::Hidden, cl::init(1),
 104   cl::desc("Average inst/cycle whan no target itinerary exists."));
 105
 106 #ifndef NDEBUG
 107 namespace {
 108   // For sched=list-ilp, Count the number of times each factor comes into play.
 109   enum { FactPressureDiff, FactRegUses, FactStall, FactHeight, FactDepth,
 110          FactStatic, FactOther, NumFactors };
 111 }
 112 static const char *FactorName[NumFactors] =
 113 {"PressureDiff", "RegUses", "Stall", "Height", "Depth","Static", "Other"};
 114 static int FactorCount[NumFactors];
 115 #endif //!NDEBUG
 116
 117 namespace {
 118 //===----------------------------------------------------------------------===//
 119 /// ScheduleDAGRRList - The actual register reduction list scheduler
 120 /// implementation.  This supports both top-down and bottom-up scheduling.
 121 ///
 122 class ScheduleDAGRRList : public ScheduleDAGSDNodes {
 123 private:
 124   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
 125   /// it is top-down.
 126   bool isBottomUp;
 127
 128   /// NeedLatency - True if the scheduler will make use of latency information.
 129   ///
 130   bool NeedLatency;
 131
 132   /// AvailableQueue - The priority queue to use for the available SUnits.
 133   SchedulingPriorityQueue *AvailableQueue;
 134
 135   /// PendingQueue - This contains all of the instructions whose operands have
 136   /// been issued, but their results are not ready yet (due to the latency of
 137   /// the operation).  Once the operands becomes available, the instruction is
 138   /// added to the AvailableQueue.
 139   std::vector<SUnit*> PendingQueue;
 140
 141   /// HazardRec - The hazard recognizer to use.
 142   ScheduleHazardRecognizer *HazardRec;
 143
 144   /// CurCycle - The current scheduler state corresponds to this cycle.
 145   unsigned CurCycle;
 146
 147   /// MinAvailableCycle - Cycle of the soonest available instruction.
 148   unsigned MinAvailableCycle;
 149
 150   /// IssueCount - Count instructions issued in this cycle
 151   /// Currently valid only for bottom-up scheduling.
 152   unsigned IssueCount;
 153
 154   /// LiveRegDefs - A set of physical registers and their definition
 155   /// that are "live". These nodes must be scheduled before any other nodes that
 156   /// modifies the registers can be scheduled.
 157   unsigned NumLiveRegs;
 158   std::vector<SUnit*> LiveRegDefs;
 159   std::vector<SUnit*> LiveRegGens;
 160
 161   /// Topo - A topological ordering for SUnits which permits fast IsReachable
 162   /// and similar queries.
 163   ScheduleDAGTopologicalSort Topo;
 164
 165 public:
 166   ScheduleDAGRRList(MachineFunction &mf, bool needlatency,
 167                     SchedulingPriorityQueue *availqueue,
 168                     CodeGenOpt::Level OptLevel)
 169     : ScheduleDAGSDNodes(mf), isBottomUp(availqueue->isBottomUp()),
 170       NeedLatency(needlatency), AvailableQueue(availqueue), CurCycle(0),
 171       Topo(SUnits) {
 172
 173     const TargetMachine &tm = mf.getTarget();
 174     if (DisableSchedCycles || !NeedLatency)
 175       HazardRec = new ScheduleHazardRecognizer();
 176     else
 177       HazardRec = tm.getInstrInfo()->CreateTargetHazardRecognizer(&tm, this);
 178   }
 179
 180   ~ScheduleDAGRRList() {
 181     delete HazardRec;
 182     delete AvailableQueue;
 183   }
 184
 185   void Schedule();
 186
 187   ScheduleHazardRecognizer *getHazardRec() { return HazardRec; }
 188
 189   /// IsReachable - Checks if SU is reachable from TargetSU.
 190   bool IsReachable(const SUnit *SU, const SUnit *TargetSU) {
 191     return Topo.IsReachable(SU, TargetSU);
 192   }
 193
 194   /// WillCreateCycle - Returns true if adding an edge from SU to TargetSU will
 195   /// create a cycle.
 196   bool WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 197     return Topo.WillCreateCycle(SU, TargetSU);
 198   }
 199
 200   /// AddPred - adds a predecessor edge to SUnit SU.
 201   /// This returns true if this is a new predecessor.
 202   /// Updates the topological ordering if required.
 203   void AddPred(SUnit *SU, const SDep &D) {
 204     Topo.AddPred(SU, D.getSUnit());
 205     SU->addPred(D);
 206   }
 207
 208   /// RemovePred - removes a predecessor edge from SUnit SU.
 209   /// This returns true if an edge was removed.
 210   /// Updates the topological ordering if required.
 211   void RemovePred(SUnit *SU, const SDep &D) {
 212     Topo.RemovePred(SU, D.getSUnit());
 213     SU->removePred(D);
 214   }
 215
 216 private:
 217   bool isReady(SUnit *SU) {
 218     return DisableSchedCycles || !AvailableQueue->hasReadyFilter() ||
 219       AvailableQueue->isReady(SU);
 220   }
 221
 222   void ReleasePred(SUnit *SU, const SDep *PredEdge);
 223   void ReleasePredecessors(SUnit *SU);
 224   void ReleaseSucc(SUnit *SU, const SDep *SuccEdge);
 225   void ReleaseSuccessors(SUnit *SU);
 226   void ReleasePending();
 227   void AdvanceToCycle(unsigned NextCycle);
 228   void AdvancePastStalls(SUnit *SU);
 229   void EmitNode(SUnit *SU);
 230   void ScheduleNodeBottomUp(SUnit*);
 231   void CapturePred(SDep *PredEdge);
 232   void UnscheduleNodeBottomUp(SUnit*);
 233   void RestoreHazardCheckerBottomUp();
 234   void BacktrackBottomUp(SUnit*, SUnit*);
 235   SUnit *CopyAndMoveSuccessors(SUnit*);
 236   void InsertCopiesAndMoveSuccs(SUnit*, unsigned,
 237                                 const TargetRegisterClass*,
 238                                 const TargetRegisterClass*,
 239                                 SmallVector<SUnit*, 2>&);
 240   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 241
 242   SUnit *PickNodeToScheduleBottomUp();
 243   void ListScheduleBottomUp();
 244
 245   void ScheduleNodeTopDown(SUnit*);
 246   void ListScheduleTopDown();
 247
 248
 249   /// CreateNewSUnit - Creates a new SUnit and returns a pointer to it.
 250   /// Updates the topological ordering if required.
 251   SUnit *CreateNewSUnit(SDNode *N) {
 252     unsigned NumSUnits = SUnits.size();
 253     SUnit *NewNode = NewSUnit(N);
 254     // Update the topological ordering.
 255     if (NewNode->NodeNum >= NumSUnits)
 256       Topo.InitDAGTopologicalSorting();
 257     return NewNode;
 258   }
 259
 260   /// CreateClone - Creates a new SUnit from an existing one.
 261   /// Updates the topological ordering if required.
 262   SUnit *CreateClone(SUnit *N) {
 263     unsigned NumSUnits = SUnits.size();
 264     SUnit *NewNode = Clone(N);
 265     // Update the topological ordering.
 266     if (NewNode->NodeNum >= NumSUnits)
 267       Topo.InitDAGTopologicalSorting();
 268     return NewNode;
 269   }
 270
 271   /// ForceUnitLatencies - Register-pressure-reducing scheduling doesn't
 272   /// need actual latency information but the hybrid scheduler does.
 273   bool ForceUnitLatencies() const {
 274     return !NeedLatency;
 275   }
 276 };
 277 }  // end anonymous namespace
 278
 279
 280 /// Schedule - Schedule the DAG using list scheduling.
 281 void ScheduleDAGRRList::Schedule() {
 282   DEBUG(dbgs()
 283         << "********** List Scheduling BB#" << BB->getNumber()
 284         << " '" << BB->getName() << "' **********\n");
 285 #ifndef NDEBUG
 286   for (int i = 0; i < NumFactors; ++i) {
 287     FactorCount[i] = 0;
 288   }
 289 #endif //!NDEBUG
 290
 291   CurCycle = 0;
 292   IssueCount = 0;
 293   MinAvailableCycle = DisableSchedCycles ? 0 : UINT_MAX;
 294   NumLiveRegs = 0;
 295   LiveRegDefs.resize(TRI->getNumRegs(), NULL);
 296   LiveRegGens.resize(TRI->getNumRegs(), NULL);
 297
 298   // Build the scheduling graph.
 299   BuildSchedGraph(NULL);
 300
 301   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 302           SUnits[su].dumpAll(this));
 303   Topo.InitDAGTopologicalSorting();
 304
 305   AvailableQueue->initNodes(SUnits);
 306
 307   HazardRec->Reset();
 308
 309   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 310   if (isBottomUp)
 311     ListScheduleBottomUp();
 312   else
 313     ListScheduleTopDown();
 314
 315 #ifndef NDEBUG
 316   for (int i = 0; i < NumFactors; ++i) {
 317     DEBUG(dbgs() << FactorName[i] << "\t" << FactorCount[i] << "\n");
 318   }
 319 #endif // !NDEBUG
 320   AvailableQueue->releaseState();
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 //  Bottom-Up Scheduling
 325 //===----------------------------------------------------------------------===//
 326
 327 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 328 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 329 void ScheduleDAGRRList::ReleasePred(SUnit *SU, const SDep *PredEdge) {
 330   SUnit *PredSU = PredEdge->getSUnit();
 331
 332 #ifndef NDEBUG
 333   if (PredSU->NumSuccsLeft == 0) {
 334     dbgs() << "*** Scheduling failed! ***\n";
 335     PredSU->dump(this);
 336     dbgs() << " has been released too many times!\n";
 337     llvm_unreachable(0);
 338   }
 339 #endif
 340   --PredSU->NumSuccsLeft;
 341
 342   if (!ForceUnitLatencies()) {
 343     // Updating predecessor's height. This is now the cycle when the
 344     // predecessor can be scheduled without causing a pipeline stall.
 345     PredSU->setHeightToAtLeast(SU->getHeight() + PredEdge->getLatency());
 346   }
 347
 348   // If all the node's successors are scheduled, this node is ready
 349   // to be scheduled. Ignore the special EntrySU node.
 350   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU) {
 351     PredSU->isAvailable = true;
 352
 353     unsigned Height = PredSU->getHeight();
 354     if (Height < MinAvailableCycle)
 355       MinAvailableCycle = Height;
 356
 357     if (isReady(PredSU)) {
 358       AvailableQueue->push(PredSU);
 359     }
 360     // CapturePred and others may have left the node in the pending queue, avoid
 361     // adding it twice.
 362     else if (!PredSU->isPending) {
 363       PredSU->isPending = true;
 364       PendingQueue.push_back(PredSU);
 365     }
 366   }
 367 }
 368
 369 /// Call ReleasePred for each predecessor, then update register live def/gen.
 370 /// Always update LiveRegDefs for a register dependence even if the current SU
 371 /// also defines the register. This effectively create one large live range
 372 /// across a sequence of two-address node. This is important because the
 373 /// entire chain must be scheduled together. Example:
 374 ///
 375 /// flags = (3) add
 376 /// flags = (2) addc flags
 377 /// flags = (1) addc flags
 378 ///
 379 /// results in
 380 ///
 381 /// LiveRegDefs[flags] = 3
 382 /// LiveRegGens[flags] = 1
 383 ///
 384 /// If (2) addc is unscheduled, then (1) addc must also be unscheduled to avoid
 385 /// interference on flags.
 386 void ScheduleDAGRRList::ReleasePredecessors(SUnit *SU) {
 387   // Bottom up: release predecessors
 388   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 389        I != E; ++I) {
 390     ReleasePred(SU, &*I);
 391     if (I->isAssignedRegDep()) {
 392       // This is a physical register dependency and it's impossible or
 393       // expensive to copy the register. Make sure nothing that can
 394       // clobber the register is scheduled between the predecessor and
 395       // this node.
 396       SUnit *RegDef = LiveRegDefs[I->getReg()]; (void)RegDef;
 397       assert((!RegDef || RegDef == SU || RegDef == I->getSUnit()) &&
 398              "interference on register dependence");
 399       LiveRegDefs[I->getReg()] = I->getSUnit();
 400       if (!LiveRegGens[I->getReg()]) {
 401         ++NumLiveRegs;
 402         LiveRegGens[I->getReg()] = SU;
 403       }
 404     }
 405   }
 406 }
 407
 408 /// Check to see if any of the pending instructions are ready to issue.  If
 409 /// so, add them to the available queue.
 410 void ScheduleDAGRRList::ReleasePending() {
 411   if (DisableSchedCycles) {
 412     assert(PendingQueue.empty() && "pending instrs not allowed in this mode");
 413     return;
 414   }
 415
 416   // If the available queue is empty, it is safe to reset MinAvailableCycle.
 417   if (AvailableQueue->empty())
 418     MinAvailableCycle = UINT_MAX;
 419
 420   // Check to see if any of the pending instructions are ready to issue.  If
 421   // so, add them to the available queue.
 422   for (unsigned i = 0, e = PendingQueue.size(); i != e; ++i) {
 423     unsigned ReadyCycle =
 424       isBottomUp ? PendingQueue[i]->getHeight() : PendingQueue[i]->getDepth();
 425     if (ReadyCycle < MinAvailableCycle)
 426       MinAvailableCycle = ReadyCycle;
 427
 428     if (PendingQueue[i]->isAvailable) {
 429       if (!isReady(PendingQueue[i]))
 430           continue;
 431       AvailableQueue->push(PendingQueue[i]);
 432     }
 433     PendingQueue[i]->isPending = false;
 434     PendingQueue[i] = PendingQueue.back();
 435     PendingQueue.pop_back();
 436     --i; --e;
 437   }
 438 }
 439
 440 /// Move the scheduler state forward by the specified number of Cycles.
 441 void ScheduleDAGRRList::AdvanceToCycle(unsigned NextCycle) {
 442   if (NextCycle <= CurCycle)
 443     return;
 444
 445   IssueCount = 0;
 446   AvailableQueue->setCurCycle(NextCycle);
 447   if (!HazardRec->isEnabled()) {
 448     // Bypass lots of virtual calls in case of long latency.
 449     CurCycle = NextCycle;
 450   }
 451   else {
 452     for (; CurCycle != NextCycle; ++CurCycle) {
 453       if (isBottomUp)
 454         HazardRec->RecedeCycle();
 455       else
 456         HazardRec->AdvanceCycle();
 457     }
 458   }
 459   // FIXME: Instead of visiting the pending Q each time, set a dirty flag on the
 460   // available Q to release pending nodes at least once before popping.
 461   ReleasePending();
 462 }
 463
 464 /// Move the scheduler state forward until the specified node's dependents are
 465 /// ready and can be scheduled with no resource conflicts.
 466 void ScheduleDAGRRList::AdvancePastStalls(SUnit *SU) {
 467   if (DisableSchedCycles)
 468     return;
 469
 470   // FIXME: Nodes such as CopyFromReg probably should not advance the current
 471   // cycle. Otherwise, we can wrongly mask real stalls. If the non-machine node
 472   // has predecessors the cycle will be advanced when they are scheduled.
 473   // But given the crude nature of modeling latency though such nodes, we
 474   // currently need to treat these nodes like real instructions.
 475   // if (!SU->getNode() || !SU->getNode()->isMachineOpcode()) return;
 476
 477   unsigned ReadyCycle = isBottomUp ? SU->getHeight() : SU->getDepth();
 478
 479   // Bump CurCycle to account for latency. We assume the latency of other
 480   // available instructions may be hidden by the stall (not a full pipe stall).
 481   // This updates the hazard recognizer's cycle before reserving resources for
 482   // this instruction.
 483   AdvanceToCycle(ReadyCycle);
 484
 485   // Calls are scheduled in their preceding cycle, so don't conflict with
 486   // hazards from instructions after the call. EmitNode will reset the
 487   // scoreboard state before emitting the call.
 488   if (isBottomUp && SU->isCall)
 489     return;
 490
 491   // FIXME: For resource conflicts in very long non-pipelined stages, we
 492   // should probably skip ahead here to avoid useless scoreboard checks.
 493   int Stalls = 0;
 494   while (true) {
 495     ScheduleHazardRecognizer::HazardType HT =
 496       HazardRec->getHazardType(SU, isBottomUp ? -Stalls : Stalls);
 497
 498     if (HT == ScheduleHazardRecognizer::NoHazard)
 499       break;
 500
 501     ++Stalls;
 502   }
 503   AdvanceToCycle(CurCycle + Stalls);
 504 }
 505
 506 /// Record this SUnit in the HazardRecognizer.
 507 /// Does not update CurCycle.
 508 void ScheduleDAGRRList::EmitNode(SUnit *SU) {
 509   if (!HazardRec->isEnabled())
 510     return;
 511
 512   // Check for phys reg copy.
 513   if (!SU->getNode())
 514     return;
 515
 516   switch (SU->getNode()->getOpcode()) {
 517   default:
 518     assert(SU->getNode()->isMachineOpcode() &&
 519            "This target-independent node should not be scheduled.");
 520     break;
 521   case ISD::MERGE_VALUES:
 522   case ISD::TokenFactor:
 523   case ISD::CopyToReg:
 524   case ISD::CopyFromReg:
 525   case ISD::EH_LABEL:
 526     // Noops don't affect the scoreboard state. Copies are likely to be
 527     // removed.
 528     return;
 529   case ISD::INLINEASM:
 530     // For inline asm, clear the pipeline state.
 531     HazardRec->Reset();
 532     return;
 533   }
 534   if (isBottomUp && SU->isCall) {
 535     // Calls are scheduled with their preceding instructions. For bottom-up
 536     // scheduling, clear the pipeline state before emitting.
 537     HazardRec->Reset();
 538   }
 539
 540   HazardRec->EmitInstruction(SU);
 541
 542   if (!isBottomUp && SU->isCall) {
 543     HazardRec->Reset();
 544   }
 545 }
 546
 547 static void resetVRegCycle(SUnit *SU);
 548
 549 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 550 /// count of its predecessors. If a predecessor pending count is zero, add it to
 551 /// the Available queue.
 552 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU) {
 553   DEBUG(dbgs() << "\n*** Scheduling [" << CurCycle << "]: ");
 554   DEBUG(SU->dump(this));
 555
 556 #ifndef NDEBUG
 557   if (CurCycle < SU->getHeight())
 558     DEBUG(dbgs() << "   Height [" << SU->getHeight()
 559           << "] pipeline stall!\n");
 560 #endif
 561
 562   // FIXME: Do not modify node height. It may interfere with
 563   // backtracking. Instead add a "ready cycle" to SUnit. Before scheduling the
 564   // node its ready cycle can aid heuristics, and after scheduling it can
 565   // indicate the scheduled cycle.
 566   SU->setHeightToAtLeast(CurCycle);
 567
 568   // Reserve resources for the scheduled intruction.
 569   EmitNode(SU);
 570
 571   Sequence.push_back(SU);
 572
 573   AvailableQueue->ScheduledNode(SU);
 574
 575   // If HazardRec is disabled, and each inst counts as one cycle, then
 576   // advance CurCycle before ReleasePredecessors to avoid useless pushes to
 577   // PendingQueue for schedulers that implement HasReadyFilter.
 578   if (!HazardRec->isEnabled() && AvgIPC < 2)
 579     AdvanceToCycle(CurCycle + 1);
 580
 581   // Update liveness of predecessors before successors to avoid treating a
 582   // two-address node as a live range def.
 583   ReleasePredecessors(SU);
 584
 585   // Release all the implicit physical register defs that are live.
 586   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 587        I != E; ++I) {
 588     // LiveRegDegs[I->getReg()] != SU when SU is a two-address node.
 589     if (I->isAssignedRegDep() && LiveRegDefs[I->getReg()] == SU) {
 590       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 591       --NumLiveRegs;
 592       LiveRegDefs[I->getReg()] = NULL;
 593       LiveRegGens[I->getReg()] = NULL;
 594     }
 595   }
 596
 597   resetVRegCycle(SU);
 598
 599   SU->isScheduled = true;
 600
 601   // Conditions under which the scheduler should eagerly advance the cycle:
 602   // (1) No available instructions
 603   // (2) All pipelines full, so available instructions must have hazards.
 604   //
 605   // If HazardRec is disabled, the cycle was pre-advanced before calling
 606   // ReleasePredecessors. In that case, IssueCount should remain 0.
 607   //
 608   // Check AvailableQueue after ReleasePredecessors in case of zero latency.
 609   if (HazardRec->isEnabled() || AvgIPC > 1) {
 610     if (SU->getNode() && SU->getNode()->isMachineOpcode())
 611       ++IssueCount;
 612     if ((HazardRec->isEnabled() && HazardRec->atIssueLimit())
 613         || (!HazardRec->isEnabled() && IssueCount == AvgIPC))
 614       AdvanceToCycle(CurCycle + 1);
 615   }
 616 }
 617
 618 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 619 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 620 /// them from AvailableQueue if necessary.
 621 void ScheduleDAGRRList::CapturePred(SDep *PredEdge) {
 622   SUnit *PredSU = PredEdge->getSUnit();
 623   if (PredSU->isAvailable) {
 624     PredSU->isAvailable = false;
 625     if (!PredSU->isPending)
 626       AvailableQueue->remove(PredSU);
 627   }
 628
 629   assert(PredSU->NumSuccsLeft < UINT_MAX && "NumSuccsLeft will overflow!");
 630   ++PredSU->NumSuccsLeft;
 631 }
 632
 633 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 634 /// its predecessor states to reflect the change.
 635 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 636   DEBUG(dbgs() << "*** Unscheduling [" << SU->getHeight() << "]: ");
 637   DEBUG(SU->dump(this));
 638
 639   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 640        I != E; ++I) {
 641     CapturePred(&*I);
 642     if (I->isAssignedRegDep() && SU == LiveRegGens[I->getReg()]){
 643       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 644       assert(LiveRegDefs[I->getReg()] == I->getSUnit() &&
 645              "Physical register dependency violated?");
 646       --NumLiveRegs;
 647       LiveRegDefs[I->getReg()] = NULL;
 648       LiveRegGens[I->getReg()] = NULL;
 649     }
 650   }
 651
 652   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 653        I != E; ++I) {
 654     if (I->isAssignedRegDep()) {
 655       // This becomes the nearest def. Note that an earlier def may still be
 656       // pending if this is a two-address node.
 657       LiveRegDefs[I->getReg()] = SU;
 658       if (!LiveRegDefs[I->getReg()]) {
 659         ++NumLiveRegs;
 660       }
 661       if (LiveRegGens[I->getReg()] == NULL ||
 662           I->getSUnit()->getHeight() < LiveRegGens[I->getReg()]->getHeight())
 663         LiveRegGens[I->getReg()] = I->getSUnit();
 664     }
 665   }
 666   if (SU->getHeight() < MinAvailableCycle)
 667     MinAvailableCycle = SU->getHeight();
 668
 669   SU->setHeightDirty();
 670   SU->isScheduled = false;
 671   SU->isAvailable = true;
 672   if (!DisableSchedCycles && AvailableQueue->hasReadyFilter()) {
 673     // Don't make available until backtracking is complete.
 674     SU->isPending = true;
 675     PendingQueue.push_back(SU);
 676   }
 677   else {
 678     AvailableQueue->push(SU);
 679   }
 680   AvailableQueue->UnscheduledNode(SU);
 681 }
 682
 683 /// After backtracking, the hazard checker needs to be restored to a state
 684 /// corresponding the the current cycle.
 685 void ScheduleDAGRRList::RestoreHazardCheckerBottomUp() {
 686   HazardRec->Reset();
 687
 688   unsigned LookAhead = std::min((unsigned)Sequence.size(),
 689                                 HazardRec->getMaxLookAhead());
 690   if (LookAhead == 0)
 691     return;
 692
 693   std::vector<SUnit*>::const_iterator I = (Sequence.end() - LookAhead);
 694   unsigned HazardCycle = (*I)->getHeight();
 695   for (std::vector<SUnit*>::const_iterator E = Sequence.end(); I != E; ++I) {
 696     SUnit *SU = *I;
 697     for (; SU->getHeight() > HazardCycle; ++HazardCycle) {
 698       HazardRec->RecedeCycle();
 699     }
 700     EmitNode(SU);
 701   }
 702 }
 703
 704 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 705 /// BTCycle in order to schedule a specific node.
 706 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, SUnit *BtSU) {
 707   SUnit *OldSU = Sequence.back();
 708   while (true) {
 709     Sequence.pop_back();
 710     if (SU->isSucc(OldSU))
 711       // Don't try to remove SU from AvailableQueue.
 712       SU->isAvailable = false;
 713     // FIXME: use ready cycle instead of height
 714     CurCycle = OldSU->getHeight();
 715     UnscheduleNodeBottomUp(OldSU);
 716     AvailableQueue->setCurCycle(CurCycle);
 717     if (OldSU == BtSU)
 718       break;
 719     OldSU = Sequence.back();
 720   }
 721
 722   assert(!SU->isSucc(OldSU) && "Something is wrong!");
 723
 724   RestoreHazardCheckerBottomUp();
 725
 726   ReleasePending();
 727
 728   ++NumBacktracks;
 729 }
 730
 731 static bool isOperandOf(const SUnit *SU, SDNode *N) {
 732   for (const SDNode *SUNode = SU->getNode(); SUNode;
 733        SUNode = SUNode->getGluedNode()) {
 734     if (SUNode->isOperandOf(N))
 735       return true;
 736   }
 737   return false;
 738 }
 739
 740 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 741 /// successors to the newly created node.
 742 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 743   SDNode *N = SU->getNode();
 744   if (!N)
 745     return NULL;
 746
 747   if (SU->getNode()->getGluedNode())
 748     return NULL;
 749
 750   SUnit *NewSU;
 751   bool TryUnfold = false;
 752   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
 753     EVT VT = N->getValueType(i);
 754     if (VT == MVT::Glue)
 755       return NULL;
 756     else if (VT == MVT::Other)
 757       TryUnfold = true;
 758   }
 759   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 760     const SDValue &Op = N->getOperand(i);
 761     EVT VT = Op.getNode()->getValueType(Op.getResNo());
 762     if (VT == MVT::Glue)
 763       return NULL;
 764   }
 765
 766   if (TryUnfold) {
 767     SmallVector<SDNode*, 2> NewNodes;
 768     if (!TII->unfoldMemoryOperand(*DAG, N, NewNodes))
 769       return NULL;
 770
 771     DEBUG(dbgs() << "Unfolding SU #" << SU->NodeNum << "\n");
 772     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 773
 774     N = NewNodes[1];
 775     SDNode *LoadNode = NewNodes[0];
 776     unsigned NumVals = N->getNumValues();
 777     unsigned OldNumVals = SU->getNode()->getNumValues();
 778     for (unsigned i = 0; i != NumVals; ++i)
 779       DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), i), SDValue(N, i));
 780     DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), OldNumVals-1),
 781                                    SDValue(LoadNode, 1));
 782
 783     // LoadNode may already exist. This can happen when there is another
 784     // load from the same location and producing the same type of value
 785     // but it has different alignment or volatileness.
 786     bool isNewLoad = true;
 787     SUnit *LoadSU;
 788     if (LoadNode->getNodeId() != -1) {
 789       LoadSU = &SUnits[LoadNode->getNodeId()];
 790       isNewLoad = false;
 791     } else {
 792       LoadSU = CreateNewSUnit(LoadNode);
 793       LoadNode->setNodeId(LoadSU->NodeNum);
 794
 795       InitNumRegDefsLeft(LoadSU);
 796       ComputeLatency(LoadSU);
 797     }
 798
 799     SUnit *NewSU = CreateNewSUnit(N);
 800     assert(N->getNodeId() == -1 && "Node already inserted!");
 801     N->setNodeId(NewSU->NodeNum);
 802
 803     const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 804     for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 805       if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 806         NewSU->isTwoAddress = true;
 807         break;
 808       }
 809     }
 810     if (TID.isCommutable())
 811       NewSU->isCommutable = true;
 812
 813     InitNumRegDefsLeft(NewSU);
 814     ComputeLatency(NewSU);
 815
 816     // Record all the edges to and from the old SU, by category.
 817     SmallVector<SDep, 4> ChainPreds;
 818     SmallVector<SDep, 4> ChainSuccs;
 819     SmallVector<SDep, 4> LoadPreds;
 820     SmallVector<SDep, 4> NodePreds;
 821     SmallVector<SDep, 4> NodeSuccs;
 822     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 823          I != E; ++I) {
 824       if (I->isCtrl())
 825         ChainPreds.push_back(*I);
 826       else if (isOperandOf(I->getSUnit(), LoadNode))
 827         LoadPreds.push_back(*I);
 828       else
 829         NodePreds.push_back(*I);
 830     }
 831     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 832          I != E; ++I) {
 833       if (I->isCtrl())
 834         ChainSuccs.push_back(*I);
 835       else
 836         NodeSuccs.push_back(*I);
 837     }
 838
 839     // Now assign edges to the newly-created nodes.
 840     for (unsigned i = 0, e = ChainPreds.size(); i != e; ++i) {
 841       const SDep &Pred = ChainPreds[i];
 842       RemovePred(SU, Pred);
 843       if (isNewLoad)
 844         AddPred(LoadSU, Pred);
 845     }
 846     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 847       const SDep &Pred = LoadPreds[i];
 848       RemovePred(SU, Pred);
 849       if (isNewLoad)
 850         AddPred(LoadSU, Pred);
 851     }
 852     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 853       const SDep &Pred = NodePreds[i];
 854       RemovePred(SU, Pred);
 855       AddPred(NewSU, Pred);
 856     }
 857     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 858       SDep D = NodeSuccs[i];
 859       SUnit *SuccDep = D.getSUnit();
 860       D.setSUnit(SU);
 861       RemovePred(SuccDep, D);
 862       D.setSUnit(NewSU);
 863       AddPred(SuccDep, D);
 864       // Balance register pressure.
 865       if (AvailableQueue->tracksRegPressure() && SuccDep->isScheduled
 866           && !D.isCtrl() && NewSU->NumRegDefsLeft > 0)
 867         --NewSU->NumRegDefsLeft;
 868     }
 869     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 870       SDep D = ChainSuccs[i];
 871       SUnit *SuccDep = D.getSUnit();
 872       D.setSUnit(SU);
 873       RemovePred(SuccDep, D);
 874       if (isNewLoad) {
 875         D.setSUnit(LoadSU);
 876         AddPred(SuccDep, D);
 877       }
 878     }
 879
 880     // Add a data dependency to reflect that NewSU reads the value defined
 881     // by LoadSU.
 882     AddPred(NewSU, SDep(LoadSU, SDep::Data, LoadSU->Latency));
 883
 884     if (isNewLoad)
 885       AvailableQueue->addNode(LoadSU);
 886     AvailableQueue->addNode(NewSU);
 887
 888     ++NumUnfolds;
 889
 890     if (NewSU->NumSuccsLeft == 0) {
 891       NewSU->isAvailable = true;
 892       return NewSU;
 893     }
 894     SU = NewSU;
 895   }
 896
 897   DEBUG(dbgs() << "    Duplicating SU #" << SU->NodeNum << "\n");
 898   NewSU = CreateClone(SU);
 899
 900   // New SUnit has the exact same predecessors.
 901   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 902        I != E; ++I)
 903     if (!I->isArtificial())
 904       AddPred(NewSU, *I);
 905
 906   // Only copy scheduled successors. Cut them from old node's successor
 907   // list and move them over.
 908   SmallVector<std::pair<SUnit *, SDep>, 4> DelDeps;
 909   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 910        I != E; ++I) {
 911     if (I->isArtificial())
 912       continue;
 913     SUnit *SuccSU = I->getSUnit();
 914     if (SuccSU->isScheduled) {
 915       SDep D = *I;
 916       D.setSUnit(NewSU);
 917       AddPred(SuccSU, D);
 918       D.setSUnit(SU);
 919       DelDeps.push_back(std::make_pair(SuccSU, D));
 920     }
 921   }
 922   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i)
 923     RemovePred(DelDeps[i].first, DelDeps[i].second);
 924
 925   AvailableQueue->updateNode(SU);
 926   AvailableQueue->addNode(NewSU);
 927
 928   ++NumDups;
 929   return NewSU;
 930 }
 931
 932 /// InsertCopiesAndMoveSuccs - Insert register copies and move all
 933 /// scheduled successors of the given SUnit to the last copy.
 934 void ScheduleDAGRRList::InsertCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 935                                                const TargetRegisterClass *DestRC,
 936                                                const TargetRegisterClass *SrcRC,
 937                                                SmallVector<SUnit*, 2> &Copies) {
 938   SUnit *CopyFromSU = CreateNewSUnit(NULL);
 939   CopyFromSU->CopySrcRC = SrcRC;
 940   CopyFromSU->CopyDstRC = DestRC;
 941
 942   SUnit *CopyToSU = CreateNewSUnit(NULL);
 943   CopyToSU->CopySrcRC = DestRC;
 944   CopyToSU->CopyDstRC = SrcRC;
 945
 946   // Only copy scheduled successors. Cut them from old node's successor
 947   // list and move them over.
 948   SmallVector<std::pair<SUnit *, SDep>, 4> DelDeps;
 949   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 950        I != E; ++I) {
 951     if (I->isArtificial())
 952       continue;
 953     SUnit *SuccSU = I->getSUnit();
 954     if (SuccSU->isScheduled) {
 955       SDep D = *I;
 956       D.setSUnit(CopyToSU);
 957       AddPred(SuccSU, D);
 958       DelDeps.push_back(std::make_pair(SuccSU, *I));
 959     }
 960     else {
 961       // Avoid scheduling the def-side copy before other successors. Otherwise
 962       // we could introduce another physreg interference on the copy and
 963       // continue inserting copies indefinitely.
 964       SDep D(CopyFromSU, SDep::Order, /*Latency=*/0,
 965              /*Reg=*/0, /*isNormalMemory=*/false,
 966              /*isMustAlias=*/false, /*isArtificial=*/true);
 967       AddPred(SuccSU, D);
 968     }
 969   }
 970   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i)
 971     RemovePred(DelDeps[i].first, DelDeps[i].second);
 972
 973   AddPred(CopyFromSU, SDep(SU, SDep::Data, SU->Latency, Reg));
 974   AddPred(CopyToSU, SDep(CopyFromSU, SDep::Data, CopyFromSU->Latency, 0));
 975
 976   AvailableQueue->updateNode(SU);
 977   AvailableQueue->addNode(CopyFromSU);
 978   AvailableQueue->addNode(CopyToSU);
 979   Copies.push_back(CopyFromSU);
 980   Copies.push_back(CopyToSU);
 981
 982   ++NumPRCopies;
 983 }
 984
 985 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 986 /// definition of the specified node.
 987 /// FIXME: Move to SelectionDAG?
 988 static EVT getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 989                                  const TargetInstrInfo *TII) {
 990   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 991   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 992   unsigned NumRes = TID.getNumDefs();
 993   for (const unsigned *ImpDef = TID.getImplicitDefs(); *ImpDef; ++ImpDef) {
 994     if (Reg == *ImpDef)
 995       break;
 996     ++NumRes;
 997   }
 998   return N->getValueType(NumRes);
 999 }
1000
1001 /// CheckForLiveRegDef - Return true and update live register vector if the
1002 /// specified register def of the specified SUnit clobbers any "live" registers.
1003 static void CheckForLiveRegDef(SUnit *SU, unsigned Reg,
1004                                std::vector<SUnit*> &LiveRegDefs,
1005                                SmallSet<unsigned, 4> &RegAdded,
1006                                SmallVector<unsigned, 4> &LRegs,
1007                                const TargetRegisterInfo *TRI) {
1008   for (const unsigned *AliasI = TRI->getOverlaps(Reg); *AliasI; ++AliasI) {
1009
1010     // Check if Ref is live.
1011     if (!LiveRegDefs[Reg]) continue;
1012
1013     // Allow multiple uses of the same def.
1014     if (LiveRegDefs[Reg] == SU) continue;
1015
1016     // Add Reg to the set of interfering live regs.
1017     if (RegAdded.insert(Reg))
1018       LRegs.push_back(Reg);
1019   }
1020 }
1021
1022 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
1023 /// scheduling of the given node to satisfy live physical register dependencies.
1024 /// If the specific node is the last one that's available to schedule, do
1025 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
1026 bool ScheduleDAGRRList::
1027 DelayForLiveRegsBottomUp(SUnit *SU, SmallVector<unsigned, 4> &LRegs) {
1028   if (NumLiveRegs == 0)
1029     return false;
1030
1031   SmallSet<unsigned, 4> RegAdded;
1032   // If this node would clobber any "live" register, then it's not ready.
1033   //
1034   // If SU is the currently live definition of the same register that it uses,
1035   // then we are free to schedule it.
1036   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1037        I != E; ++I) {
1038     if (I->isAssignedRegDep() && LiveRegDefs[I->getReg()] != SU)
1039       CheckForLiveRegDef(I->getSUnit(), I->getReg(), LiveRegDefs,
1040                          RegAdded, LRegs, TRI);
1041   }
1042
1043   for (SDNode *Node = SU->getNode(); Node; Node = Node->getGluedNode()) {
1044     if (Node->getOpcode() == ISD::INLINEASM) {
1045       // Inline asm can clobber physical defs.
1046       unsigned NumOps = Node->getNumOperands();
1047       if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
1048         --NumOps;  // Ignore the glue operand.
1049
1050       for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
1051         unsigned Flags =
1052           cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
1053         unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
1054
1055         ++i; // Skip the ID value.
1056         if (InlineAsm::isRegDefKind(Flags) ||
1057             InlineAsm::isRegDefEarlyClobberKind(Flags)) {
1058           // Check for def of register or earlyclobber register.
1059           for (; NumVals; --NumVals, ++i) {
1060             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
1061             if (TargetRegisterInfo::isPhysicalRegister(Reg))
1062               CheckForLiveRegDef(SU, Reg, LiveRegDefs, RegAdded, LRegs, TRI);
1063           }
1064         } else
1065           i += NumVals;
1066       }
1067       continue;
1068     }
1069
1070     if (!Node->isMachineOpcode())
1071       continue;
1072     const TargetInstrDesc &TID = TII->get(Node->getMachineOpcode());
1073     if (!TID.ImplicitDefs)
1074       continue;
1075     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg)
1076       CheckForLiveRegDef(SU, *Reg, LiveRegDefs, RegAdded, LRegs, TRI);
1077   }
1078
1079   return !LRegs.empty();
1080 }
1081
1082 /// Return a node that can be scheduled in this cycle. Requirements:
1083 /// (1) Ready: latency has been satisfied
1084 /// (2) No Hazards: resources are available
1085 /// (3) No Interferences: may unschedule to break register interferences.
1086 SUnit *ScheduleDAGRRList::PickNodeToScheduleBottomUp() {
1087   SmallVector<SUnit*, 4> Interferences;
1088   DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
1089
1090   SUnit *CurSU = AvailableQueue->pop();
1091   while (CurSU) {
1092     SmallVector<unsigned, 4> LRegs;
1093     if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
1094       break;
1095     LRegsMap.insert(std::make_pair(CurSU, LRegs));
1096
1097     CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
1098     Interferences.push_back(CurSU);
1099     CurSU = AvailableQueue->pop();
1100   }
1101   if (CurSU) {
1102     // Add the nodes that aren't ready back onto the available list.
1103     for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1104       Interferences[i]->isPending = false;
1105       assert(Interferences[i]->isAvailable && "must still be available");
1106       AvailableQueue->push(Interferences[i]);
1107     }
1108     return CurSU;
1109   }
1110
1111   // All candidates are delayed due to live physical reg dependencies.
1112   // Try backtracking, code duplication, or inserting cross class copies
1113   // to resolve it.
1114   for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1115     SUnit *TrySU = Interferences[i];
1116     SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1117
1118     // Try unscheduling up to the point where it's safe to schedule
1119     // this node.
1120     SUnit *BtSU = NULL;
1121     unsigned LiveCycle = UINT_MAX;
1122     for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
1123       unsigned Reg = LRegs[j];
1124       if (LiveRegGens[Reg]->getHeight() < LiveCycle) {
1125         BtSU = LiveRegGens[Reg];
1126         LiveCycle = BtSU->getHeight();
1127       }
1128     }
1129     if (!WillCreateCycle(TrySU, BtSU))  {
1130       BacktrackBottomUp(TrySU, BtSU);
1131
1132       // Force the current node to be scheduled before the node that
1133       // requires the physical reg dep.
1134       if (BtSU->isAvailable) {
1135         BtSU->isAvailable = false;
1136         if (!BtSU->isPending)
1137           AvailableQueue->remove(BtSU);
1138       }
1139       AddPred(TrySU, SDep(BtSU, SDep::Order, /*Latency=*/1,
1140                           /*Reg=*/0, /*isNormalMemory=*/false,
1141                           /*isMustAlias=*/false, /*isArtificial=*/true));
1142
1143       // If one or more successors has been unscheduled, then the current
1144       // node is no longer avaialable. Schedule a successor that's now
1145       // available instead.
1146       if (!TrySU->isAvailable) {
1147         CurSU = AvailableQueue->pop();
1148       }
1149       else {
1150         CurSU = TrySU;
1151         TrySU->isPending = false;
1152         Interferences.erase(Interferences.begin()+i);
1153       }
1154       break;
1155     }
1156   }
1157
1158   if (!CurSU) {
1159     // Can't backtrack. If it's too expensive to copy the value, then try
1160     // duplicate the nodes that produces these "too expensive to copy"
1161     // values to break the dependency. In case even that doesn't work,
1162     // insert cross class copies.
1163     // If it's not too expensive, i.e. cost != -1, issue copies.
1164     SUnit *TrySU = Interferences[0];
1165     SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1166     assert(LRegs.size() == 1 && "Can't handle this yet!");
1167     unsigned Reg = LRegs[0];
1168     SUnit *LRDef = LiveRegDefs[Reg];
1169     EVT VT = getPhysicalRegisterVT(LRDef->getNode(), Reg, TII);
1170     const TargetRegisterClass *RC =
1171       TRI->getMinimalPhysRegClass(Reg, VT);
1172     const TargetRegisterClass *DestRC = TRI->getCrossCopyRegClass(RC);
1173
1174     // If cross copy register class is the same as RC, then it must be possible
1175     // copy the value directly. Do not try duplicate the def.
1176     // If cross copy register class is not the same as RC, then it's possible to
1177     // copy the value but it require cross register class copies and it is
1178     // expensive.
1179     // If cross copy register class is null, then it's not possible to copy
1180     // the value at all.
1181     SUnit *NewDef = 0;
1182     if (DestRC != RC) {
1183       NewDef = CopyAndMoveSuccessors(LRDef);
1184       if (!DestRC && !NewDef)
1185         report_fatal_error("Can't handle live physical register dependency!");
1186     }
1187     if (!NewDef) {
1188       // Issue copies, these can be expensive cross register class copies.
1189       SmallVector<SUnit*, 2> Copies;
1190       InsertCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
1191       DEBUG(dbgs() << "    Adding an edge from SU #" << TrySU->NodeNum
1192             << " to SU #" << Copies.front()->NodeNum << "\n");
1193       AddPred(TrySU, SDep(Copies.front(), SDep::Order, /*Latency=*/1,
1194                           /*Reg=*/0, /*isNormalMemory=*/false,
1195                           /*isMustAlias=*/false,
1196                           /*isArtificial=*/true));
1197       NewDef = Copies.back();
1198     }
1199
1200     DEBUG(dbgs() << "    Adding an edge from SU #" << NewDef->NodeNum
1201           << " to SU #" << TrySU->NodeNum << "\n");
1202     LiveRegDefs[Reg] = NewDef;
1203     AddPred(NewDef, SDep(TrySU, SDep::Order, /*Latency=*/1,
1204                          /*Reg=*/0, /*isNormalMemory=*/false,
1205                          /*isMustAlias=*/false,
1206                          /*isArtificial=*/true));
1207     TrySU->isAvailable = false;
1208     CurSU = NewDef;
1209   }
1210
1211   assert(CurSU && "Unable to resolve live physical register dependencies!");
1212
1213   // Add the nodes that aren't ready back onto the available list.
1214   for (unsigned i = 0, e = Interferences.size(); i != e; ++i) {
1215     Interferences[i]->isPending = false;
1216     // May no longer be available due to backtracking.
1217     if (Interferences[i]->isAvailable) {
1218       AvailableQueue->push(Interferences[i]);
1219     }
1220   }
1221   return CurSU;
1222 }
1223
1224 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
1225 /// schedulers.
1226 void ScheduleDAGRRList::ListScheduleBottomUp() {
1227   // Release any predecessors of the special Exit node.
1228   ReleasePredecessors(&ExitSU);
1229
1230   // Add root to Available queue.
1231   if (!SUnits.empty()) {
1232     SUnit *RootSU = &SUnits[DAG->getRoot().getNode()->getNodeId()];
1233     assert(RootSU->Succs.empty() && "Graph root shouldn't have successors!");
1234     RootSU->isAvailable = true;
1235     AvailableQueue->push(RootSU);
1236   }
1237
1238   // While Available queue is not empty, grab the node with the highest
1239   // priority. If it is not ready put it back.  Schedule the node.
1240   Sequence.reserve(SUnits.size());
1241   while (!AvailableQueue->empty()) {
1242     DEBUG(dbgs() << "\nExamining Available:\n";
1243           AvailableQueue->dump(this));
1244
1245     // Pick the best node to schedule taking all constraints into
1246     // consideration.
1247     SUnit *SU = PickNodeToScheduleBottomUp();
1248
1249     AdvancePastStalls(SU);
1250
1251     ScheduleNodeBottomUp(SU);
1252
1253     while (AvailableQueue->empty() && !PendingQueue.empty()) {
1254       // Advance the cycle to free resources. Skip ahead to the next ready SU.
1255       assert(MinAvailableCycle < UINT_MAX && "MinAvailableCycle uninitialized");
1256       AdvanceToCycle(std::max(CurCycle + 1, MinAvailableCycle));
1257     }
1258   }
1259
1260   // Reverse the order if it is bottom up.
1261   std::reverse(Sequence.begin(), Sequence.end());
1262
1263 #ifndef NDEBUG
1264   VerifySchedule(isBottomUp);
1265 #endif
1266 }
1267
1268 //===----------------------------------------------------------------------===//
1269 //  Top-Down Scheduling
1270 //===----------------------------------------------------------------------===//
1271
1272 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
1273 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
1274 void ScheduleDAGRRList::ReleaseSucc(SUnit *SU, const SDep *SuccEdge) {
1275   SUnit *SuccSU = SuccEdge->getSUnit();
1276
1277 #ifndef NDEBUG
1278   if (SuccSU->NumPredsLeft == 0) {
1279     dbgs() << "*** Scheduling failed! ***\n";
1280     SuccSU->dump(this);
1281     dbgs() << " has been released too many times!\n";
1282     llvm_unreachable(0);
1283   }
1284 #endif
1285   --SuccSU->NumPredsLeft;
1286
1287   // If all the node's predecessors are scheduled, this node is ready
1288   // to be scheduled. Ignore the special ExitSU node.
1289   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU) {
1290     SuccSU->isAvailable = true;
1291     AvailableQueue->push(SuccSU);
1292   }
1293 }
1294
1295 void ScheduleDAGRRList::ReleaseSuccessors(SUnit *SU) {
1296   // Top down: release successors
1297   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1298        I != E; ++I) {
1299     assert(!I->isAssignedRegDep() &&
1300            "The list-tdrr scheduler doesn't yet support physreg dependencies!");
1301
1302     ReleaseSucc(SU, &*I);
1303   }
1304 }
1305
1306 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
1307 /// count of its successors. If a successor pending count is zero, add it to
1308 /// the Available queue.
1309 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU) {
1310   DEBUG(dbgs() << "*** Scheduling [" << CurCycle << "]: ");
1311   DEBUG(SU->dump(this));
1312
1313   assert(CurCycle >= SU->getDepth() && "Node scheduled above its depth!");
1314   SU->setDepthToAtLeast(CurCycle);
1315   Sequence.push_back(SU);
1316
1317   ReleaseSuccessors(SU);
1318   SU->isScheduled = true;
1319   AvailableQueue->ScheduledNode(SU);
1320 }
1321
1322 /// ListScheduleTopDown - The main loop of list scheduling for top-down
1323 /// schedulers.
1324 void ScheduleDAGRRList::ListScheduleTopDown() {
1325   AvailableQueue->setCurCycle(CurCycle);
1326
1327   // Release any successors of the special Entry node.
1328   ReleaseSuccessors(&EntrySU);
1329
1330   // All leaves to Available queue.
1331   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1332     // It is available if it has no predecessors.
1333     if (SUnits[i].Preds.empty()) {
1334       AvailableQueue->push(&SUnits[i]);
1335       SUnits[i].isAvailable = true;
1336     }
1337   }
1338
1339   // While Available queue is not empty, grab the node with the highest
1340   // priority. If it is not ready put it back.  Schedule the node.
1341   Sequence.reserve(SUnits.size());
1342   while (!AvailableQueue->empty()) {
1343     SUnit *CurSU = AvailableQueue->pop();
1344
1345     if (CurSU)
1346       ScheduleNodeTopDown(CurSU);
1347     ++CurCycle;
1348     AvailableQueue->setCurCycle(CurCycle);
1349   }
1350
1351 #ifndef NDEBUG
1352   VerifySchedule(isBottomUp);
1353 #endif
1354 }
1355
1356
1357 //===----------------------------------------------------------------------===//
1358 //                RegReductionPriorityQueue Definition
1359 //===----------------------------------------------------------------------===//
1360 //
1361 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
1362 // to reduce register pressure.
1363 //
1364 namespace {
1365 class RegReductionPQBase;
1366
1367 struct queue_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1368   bool isReady(SUnit* SU, unsigned CurCycle) const { return true; }
1369 };
1370
1371 /// bu_ls_rr_sort - Priority function for bottom up register pressure
1372 // reduction scheduler.
1373 struct bu_ls_rr_sort : public queue_sort {
1374   enum {
1375     IsBottomUp = true,
1376     HasReadyFilter = false
1377   };
1378
1379   RegReductionPQBase *SPQ;
1380   bu_ls_rr_sort(RegReductionPQBase *spq) : SPQ(spq) {}
1381   bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1382
1383   bool operator()(SUnit* left, SUnit* right) const;
1384 };
1385
1386 // td_ls_rr_sort - Priority function for top down register pressure reduction
1387 // scheduler.
1388 struct td_ls_rr_sort : public queue_sort {
1389   enum {
1390     IsBottomUp = false,
1391     HasReadyFilter = false
1392   };
1393
1394   RegReductionPQBase *SPQ;
1395   td_ls_rr_sort(RegReductionPQBase *spq) : SPQ(spq) {}
1396   td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1397
1398   bool operator()(const SUnit* left, const SUnit* right) const;
1399 };
1400
1401 // src_ls_rr_sort - Priority function for source order scheduler.
1402 struct src_ls_rr_sort : public queue_sort {
1403   enum {
1404     IsBottomUp = true,
1405     HasReadyFilter = false
1406   };
1407
1408   RegReductionPQBase *SPQ;
1409   src_ls_rr_sort(RegReductionPQBase *spq)
1410     : SPQ(spq) {}
1411   src_ls_rr_sort(const src_ls_rr_sort &RHS)
1412     : SPQ(RHS.SPQ) {}
1413
1414   bool operator()(SUnit* left, SUnit* right) const;
1415 };
1416
1417 // hybrid_ls_rr_sort - Priority function for hybrid scheduler.
1418 struct hybrid_ls_rr_sort : public queue_sort {
1419   enum {
1420     IsBottomUp = true,
1421     HasReadyFilter = false
1422   };
1423
1424   RegReductionPQBase *SPQ;
1425   hybrid_ls_rr_sort(RegReductionPQBase *spq)
1426     : SPQ(spq) {}
1427   hybrid_ls_rr_sort(const hybrid_ls_rr_sort &RHS)
1428     : SPQ(RHS.SPQ) {}
1429
1430   bool isReady(SUnit *SU, unsigned CurCycle) const;
1431
1432   bool operator()(SUnit* left, SUnit* right) const;
1433 };
1434
1435 // ilp_ls_rr_sort - Priority function for ILP (instruction level parallelism)
1436 // scheduler.
1437 struct ilp_ls_rr_sort : public queue_sort {
1438   enum {
1439     IsBottomUp = true,
1440     HasReadyFilter = false
1441   };
1442
1443   RegReductionPQBase *SPQ;
1444   ilp_ls_rr_sort(RegReductionPQBase *spq)
1445     : SPQ(spq) {}
1446   ilp_ls_rr_sort(const ilp_ls_rr_sort &RHS)
1447     : SPQ(RHS.SPQ) {}
1448
1449   bool isReady(SUnit *SU, unsigned CurCycle) const;
1450
1451   bool operator()(SUnit* left, SUnit* right) const;
1452 };
1453
1454 class RegReductionPQBase : public SchedulingPriorityQueue {
1455 protected:
1456   std::vector<SUnit*> Queue;
1457   unsigned CurQueueId;
1458   bool TracksRegPressure;
1459
1460   // SUnits - The SUnits for the current graph.
1461   std::vector<SUnit> *SUnits;
1462
1463   MachineFunction &MF;
1464   const TargetInstrInfo *TII;
1465   const TargetRegisterInfo *TRI;
1466   const TargetLowering *TLI;
1467   ScheduleDAGRRList *scheduleDAG;
1468
1469   // SethiUllmanNumbers - The SethiUllman number for each node.
1470   std::vector<unsigned> SethiUllmanNumbers;
1471
1472   /// RegPressure - Tracking current reg pressure per register class.
1473   ///
1474   std::vector<unsigned> RegPressure;
1475
1476   /// RegLimit - Tracking the number of allocatable registers per register
1477   /// class.
1478   std::vector<unsigned> RegLimit;
1479
1480 public:
1481   RegReductionPQBase(MachineFunction &mf,
1482                      bool hasReadyFilter,
1483                      bool tracksrp,
1484                      const TargetInstrInfo *tii,
1485                      const TargetRegisterInfo *tri,
1486                      const TargetLowering *tli)
1487     : SchedulingPriorityQueue(hasReadyFilter),
1488       CurQueueId(0), TracksRegPressure(tracksrp),
1489       MF(mf), TII(tii), TRI(tri), TLI(tli), scheduleDAG(NULL) {
1490     if (TracksRegPressure) {
1491       unsigned NumRC = TRI->getNumRegClasses();
1492       RegLimit.resize(NumRC);
1493       RegPressure.resize(NumRC);
1494       std::fill(RegLimit.begin(), RegLimit.end(), 0);
1495       std::fill(RegPressure.begin(), RegPressure.end(), 0);
1496       for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
1497              E = TRI->regclass_end(); I != E; ++I)
1498         RegLimit[(*I)->getID()] = tri->getRegPressureLimit(*I, MF);
1499     }
1500   }
1501
1502   void setScheduleDAG(ScheduleDAGRRList *scheduleDag) {
1503     scheduleDAG = scheduleDag;
1504   }
1505
1506   ScheduleHazardRecognizer* getHazardRec() {
1507     return scheduleDAG->getHazardRec();
1508   }
1509
1510   void initNodes(std::vector<SUnit> &sunits);
1511
1512   void addNode(const SUnit *SU);
1513
1514   void updateNode(const SUnit *SU);
1515
1516   void releaseState() {
1517     SUnits = 0;
1518     SethiUllmanNumbers.clear();
1519     std::fill(RegPressure.begin(), RegPressure.end(), 0);
1520   }
1521
1522   unsigned getNodePriority(const SUnit *SU) const;
1523
1524   unsigned getNodeOrdering(const SUnit *SU) const {
1525     if (!SU->getNode()) return 0;
1526
1527     return scheduleDAG->DAG->GetOrdering(SU->getNode());
1528   }
1529
1530   bool empty() const { return Queue.empty(); }
1531
1532   void push(SUnit *U) {
1533     assert(!U->NodeQueueId && "Node in the queue already");
1534     U->NodeQueueId = ++CurQueueId;
1535     Queue.push_back(U);
1536   }
1537
1538   void remove(SUnit *SU) {
1539     assert(!Queue.empty() && "Queue is empty!");
1540     assert(SU->NodeQueueId != 0 && "Not in queue!");
1541     std::vector<SUnit *>::iterator I = std::find(Queue.begin(), Queue.end(),
1542                                                  SU);
1543     if (I != prior(Queue.end()))
1544       std::swap(*I, Queue.back());
1545     Queue.pop_back();
1546     SU->NodeQueueId = 0;
1547   }
1548
1549   bool tracksRegPressure() const { return TracksRegPressure; }
1550
1551   void dumpRegPressure() const;
1552
1553   bool HighRegPressure(const SUnit *SU) const;
1554
1555   bool MayReduceRegPressure(SUnit *SU) const;
1556
1557   int RegPressureDiff(SUnit *SU, unsigned &LiveUses) const;
1558
1559   void ScheduledNode(SUnit *SU);
1560
1561   void UnscheduledNode(SUnit *SU);
1562
1563 protected:
1564   bool canClobber(const SUnit *SU, const SUnit *Op);
1565   void AddPseudoTwoAddrDeps();
1566   void PrescheduleNodesWithMultipleUses();
1567   void CalculateSethiUllmanNumbers();
1568 };
1569
1570 template<class SF>
1571 class RegReductionPriorityQueue : public RegReductionPQBase {
1572   static SUnit *popFromQueue(std::vector<SUnit*> &Q, SF &Picker) {
1573     std::vector<SUnit *>::iterator Best = Q.begin();
1574     for (std::vector<SUnit *>::iterator I = llvm::next(Q.begin()),
1575            E = Q.end(); I != E; ++I)
1576       if (Picker(*Best, *I))
1577         Best = I;
1578     SUnit *V = *Best;
1579     if (Best != prior(Q.end()))
1580       std::swap(*Best, Q.back());
1581     Q.pop_back();
1582     return V;
1583   }
1584
1585   SF Picker;
1586
1587 public:
1588   RegReductionPriorityQueue(MachineFunction &mf,
1589                             bool tracksrp,
1590                             const TargetInstrInfo *tii,
1591                             const TargetRegisterInfo *tri,
1592                             const TargetLowering *tli)
1593     : RegReductionPQBase(mf, SF::HasReadyFilter, tracksrp, tii, tri, tli),
1594       Picker(this) {}
1595
1596   bool isBottomUp() const { return SF::IsBottomUp; }
1597
1598   bool isReady(SUnit *U) const {
1599     return Picker.HasReadyFilter && Picker.isReady(U, getCurCycle());
1600   }
1601
1602   SUnit *pop() {
1603     if (Queue.empty()) return NULL;
1604
1605     SUnit *V = popFromQueue(Queue, Picker);
1606     V->NodeQueueId = 0;
1607     return V;
1608   }
1609
1610   void dump(ScheduleDAG *DAG) const {
1611     // Emulate pop() without clobbering NodeQueueIds.
1612     std::vector<SUnit*> DumpQueue = Queue;
1613     SF DumpPicker = Picker;
1614     while (!DumpQueue.empty()) {
1615       SUnit *SU = popFromQueue(DumpQueue, DumpPicker);
1616       if (isBottomUp())
1617         dbgs() << "Height " << SU->getHeight() << ": ";
1618       else
1619         dbgs() << "Depth " << SU->getDepth() << ": ";
1620       SU->dump(DAG);
1621     }
1622   }
1623 };
1624
1625 typedef RegReductionPriorityQueue<bu_ls_rr_sort>
1626 BURegReductionPriorityQueue;
1627
1628 typedef RegReductionPriorityQueue<td_ls_rr_sort>
1629 TDRegReductionPriorityQueue;
1630
1631 typedef RegReductionPriorityQueue<src_ls_rr_sort>
1632 SrcRegReductionPriorityQueue;
1633
1634 typedef RegReductionPriorityQueue<hybrid_ls_rr_sort>
1635 HybridBURRPriorityQueue;
1636
1637 typedef RegReductionPriorityQueue<ilp_ls_rr_sort>
1638 ILPBURRPriorityQueue;
1639 } // end anonymous namespace
1640
1641 //===----------------------------------------------------------------------===//
1642 //           Static Node Priority for Register Pressure Reduction
1643 //===----------------------------------------------------------------------===//
1644
1645 // Check for special nodes that bypass scheduling heuristics.
1646 // Currently this pushes TokenFactor nodes down, but may be used for other
1647 // pseudo-ops as well.
1648 //
1649 // Return -1 to schedule right above left, 1 for left above right.
1650 // Return 0 if no bias exists.
1651 static int checkSpecialNodes(const SUnit *left, const SUnit *right) {
1652   bool LSchedLow = left->isScheduleLow;
1653   bool RSchedLow = right->isScheduleLow;
1654   if (LSchedLow != RSchedLow)
1655     return LSchedLow < RSchedLow ? 1 : -1;
1656   return 0;
1657 }
1658
1659 /// CalcNodeSethiUllmanNumber - Compute Sethi Ullman number.
1660 /// Smaller number is the higher priority.
1661 static unsigned
1662 CalcNodeSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1663   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1664   if (SethiUllmanNumber != 0)
1665     return SethiUllmanNumber;
1666
1667   unsigned Extra = 0;
1668   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1669        I != E; ++I) {
1670     if (I->isCtrl()) continue;  // ignore chain preds
1671     SUnit *PredSU = I->getSUnit();
1672     unsigned PredSethiUllman = CalcNodeSethiUllmanNumber(PredSU, SUNumbers);
1673     if (PredSethiUllman > SethiUllmanNumber) {
1674       SethiUllmanNumber = PredSethiUllman;
1675       Extra = 0;
1676     } else if (PredSethiUllman == SethiUllmanNumber)
1677       ++Extra;
1678   }
1679
1680   SethiUllmanNumber += Extra;
1681
1682   if (SethiUllmanNumber == 0)
1683     SethiUllmanNumber = 1;
1684
1685   return SethiUllmanNumber;
1686 }
1687
1688 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1689 /// scheduling units.
1690 void RegReductionPQBase::CalculateSethiUllmanNumbers() {
1691   SethiUllmanNumbers.assign(SUnits->size(), 0);
1692
1693   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1694     CalcNodeSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1695 }
1696
1697 void RegReductionPQBase::addNode(const SUnit *SU) {
1698   unsigned SUSize = SethiUllmanNumbers.size();
1699   if (SUnits->size() > SUSize)
1700     SethiUllmanNumbers.resize(SUSize*2, 0);
1701   CalcNodeSethiUllmanNumber(SU, SethiUllmanNumbers);
1702 }
1703
1704 void RegReductionPQBase::updateNode(const SUnit *SU) {
1705   SethiUllmanNumbers[SU->NodeNum] = 0;
1706   CalcNodeSethiUllmanNumber(SU, SethiUllmanNumbers);
1707 }
1708
1709 // Lower priority means schedule further down. For bottom-up scheduling, lower
1710 // priority SUs are scheduled before higher priority SUs.
1711 unsigned RegReductionPQBase::getNodePriority(const SUnit *SU) const {
1712   assert(SU->NodeNum < SethiUllmanNumbers.size());
1713   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1714   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1715     // CopyToReg should be close to its uses to facilitate coalescing and
1716     // avoid spilling.
1717     return 0;
1718   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
1719       Opc == TargetOpcode::SUBREG_TO_REG ||
1720       Opc == TargetOpcode::INSERT_SUBREG)
1721     // EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG nodes should be
1722     // close to their uses to facilitate coalescing.
1723     return 0;
1724   if (SU->NumSuccs == 0 && SU->NumPreds != 0)
1725     // If SU does not have a register use, i.e. it doesn't produce a value
1726     // that would be consumed (e.g. store), then it terminates a chain of
1727     // computation.  Give it a large SethiUllman number so it will be
1728     // scheduled right before its predecessors that it doesn't lengthen
1729     // their live ranges.
1730     return 0xffff;
1731   if (SU->NumPreds == 0 && SU->NumSuccs != 0)
1732     // If SU does not have a register def, schedule it close to its uses
1733     // because it does not lengthen any live ranges.
1734     return 0;
1735 #if 1
1736   return SethiUllmanNumbers[SU->NodeNum];
1737 #else
1738   unsigned Priority = SethiUllmanNumbers[SU->NodeNum];
1739   if (SU->isCallOp) {
1740     // FIXME: This assumes all of the defs are used as call operands.
1741     int NP = (int)Priority - SU->getNode()->getNumValues();
1742     return (NP > 0) ? NP : 0;
1743   }
1744   return Priority;
1745 #endif
1746 }
1747
1748 //===----------------------------------------------------------------------===//
1749 //                     Register Pressure Tracking
1750 //===----------------------------------------------------------------------===//
1751
1752 void RegReductionPQBase::dumpRegPressure() const {
1753   for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
1754          E = TRI->regclass_end(); I != E; ++I) {
1755     const TargetRegisterClass *RC = *I;
1756     unsigned Id = RC->getID();
1757     unsigned RP = RegPressure[Id];
1758     if (!RP) continue;
1759     DEBUG(dbgs() << RC->getName() << ": " << RP << " / " << RegLimit[Id]
1760           << '\n');
1761   }
1762 }
1763
1764 bool RegReductionPQBase::HighRegPressure(const SUnit *SU) const {
1765   if (!TLI)
1766     return false;
1767
1768   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
1769        I != E; ++I) {
1770     if (I->isCtrl())
1771       continue;
1772     SUnit *PredSU = I->getSUnit();
1773     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1774     // to cover the number of registers defined (they are all live).
1775     if (PredSU->NumRegDefsLeft == 0) {
1776       continue;
1777     }
1778     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1779          RegDefPos.IsValid(); RegDefPos.Advance()) {
1780       EVT VT = RegDefPos.GetValue();
1781       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1782       unsigned Cost = TLI->getRepRegClassCostFor(VT);
1783       if ((RegPressure[RCId] + Cost) >= RegLimit[RCId])
1784         return true;
1785     }
1786   }
1787   return false;
1788 }
1789
1790 bool RegReductionPQBase::MayReduceRegPressure(SUnit *SU) const {
1791   const SDNode *N = SU->getNode();
1792
1793   if (!N->isMachineOpcode() || !SU->NumSuccs)
1794     return false;
1795
1796   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1797   for (unsigned i = 0; i != NumDefs; ++i) {
1798     EVT VT = N->getValueType(i);
1799     if (!N->hasAnyUseOfValue(i))
1800       continue;
1801     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1802     if (RegPressure[RCId] >= RegLimit[RCId])
1803       return true;
1804   }
1805   return false;
1806 }
1807
1808 // Compute the register pressure contribution by this instruction by count up
1809 // for uses that are not live and down for defs. Only count register classes
1810 // that are already under high pressure. As a side effect, compute the number of
1811 // uses of registers that are already live.
1812 //
1813 // FIXME: This encompasses the logic in HighRegPressure and MayReduceRegPressure
1814 // so could probably be factored.
1815 int RegReductionPQBase::RegPressureDiff(SUnit *SU, unsigned &LiveUses) const {
1816   LiveUses = 0;
1817   int PDiff = 0;
1818   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
1819        I != E; ++I) {
1820     if (I->isCtrl())
1821       continue;
1822     SUnit *PredSU = I->getSUnit();
1823     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1824     // to cover the number of registers defined (they are all live).
1825     if (PredSU->NumRegDefsLeft == 0) {
1826       if (PredSU->getNode()->isMachineOpcode())
1827         ++LiveUses;
1828       continue;
1829     }
1830     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1831          RegDefPos.IsValid(); RegDefPos.Advance()) {
1832       EVT VT = RegDefPos.GetValue();
1833       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1834       if (RegPressure[RCId] >= RegLimit[RCId])
1835         ++PDiff;
1836     }
1837   }
1838   const SDNode *N = SU->getNode();
1839
1840   if (!N || !N->isMachineOpcode() || !SU->NumSuccs)
1841     return PDiff;
1842
1843   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1844   for (unsigned i = 0; i != NumDefs; ++i) {
1845     EVT VT = N->getValueType(i);
1846     if (!N->hasAnyUseOfValue(i))
1847       continue;
1848     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1849     if (RegPressure[RCId] >= RegLimit[RCId])
1850       --PDiff;
1851   }
1852   return PDiff;
1853 }
1854
1855 void RegReductionPQBase::ScheduledNode(SUnit *SU) {
1856   if (!TracksRegPressure)
1857     return;
1858
1859   if (!SU->getNode())
1860     return;
1861
1862   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1863        I != E; ++I) {
1864     if (I->isCtrl())
1865       continue;
1866     SUnit *PredSU = I->getSUnit();
1867     // NumRegDefsLeft is zero when enough uses of this node have been scheduled
1868     // to cover the number of registers defined (they are all live).
1869     if (PredSU->NumRegDefsLeft == 0) {
1870       continue;
1871     }
1872     // FIXME: The ScheduleDAG currently loses information about which of a
1873     // node's values is consumed by each dependence. Consequently, if the node
1874     // defines multiple register classes, we don't know which to pressurize
1875     // here. Instead the following loop consumes the register defs in an
1876     // arbitrary order. At least it handles the common case of clustered loads
1877     // to the same class. For precise liveness, each SDep needs to indicate the
1878     // result number. But that tightly couples the ScheduleDAG with the
1879     // SelectionDAG making updates tricky. A simpler hack would be to attach a
1880     // value type or register class to SDep.
1881     //
1882     // The most important aspect of register tracking is balancing the increase
1883     // here with the reduction further below. Note that this SU may use multiple
1884     // defs in PredSU. The can't be determined here, but we've already
1885     // compensated by reducing NumRegDefsLeft in PredSU during
1886     // ScheduleDAGSDNodes::AddSchedEdges.
1887     --PredSU->NumRegDefsLeft;
1888     unsigned SkipRegDefs = PredSU->NumRegDefsLeft;
1889     for (ScheduleDAGSDNodes::RegDefIter RegDefPos(PredSU, scheduleDAG);
1890          RegDefPos.IsValid(); RegDefPos.Advance(), --SkipRegDefs) {
1891       if (SkipRegDefs)
1892         continue;
1893       EVT VT = RegDefPos.GetValue();
1894       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1895       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1896       break;
1897     }
1898   }
1899
1900   // We should have this assert, but there may be dead SDNodes that never
1901   // materialize as SUnits, so they don't appear to generate liveness.
1902   //assert(SU->NumRegDefsLeft == 0 && "not all regdefs have scheduled uses");
1903   int SkipRegDefs = (int)SU->NumRegDefsLeft;
1904   for (ScheduleDAGSDNodes::RegDefIter RegDefPos(SU, scheduleDAG);
1905        RegDefPos.IsValid(); RegDefPos.Advance(), --SkipRegDefs) {
1906     if (SkipRegDefs > 0)
1907       continue;
1908     EVT VT = RegDefPos.GetValue();
1909     unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1910     if (RegPressure[RCId] < TLI->getRepRegClassCostFor(VT)) {
1911       // Register pressure tracking is imprecise. This can happen. But we try
1912       // hard not to let it happen because it likely results in poor scheduling.
1913       DEBUG(dbgs() << "  SU(" << SU->NodeNum << ") has too many regdefs\n");
1914       RegPressure[RCId] = 0;
1915     }
1916     else {
1917       RegPressure[RCId] -= TLI->getRepRegClassCostFor(VT);
1918     }
1919   }
1920   dumpRegPressure();
1921 }
1922
1923 void RegReductionPQBase::UnscheduledNode(SUnit *SU) {
1924   if (!TracksRegPressure)
1925     return;
1926
1927   const SDNode *N = SU->getNode();
1928   if (!N) return;
1929
1930   if (!N->isMachineOpcode()) {
1931     if (N->getOpcode() != ISD::CopyToReg)
1932       return;
1933   } else {
1934     unsigned Opc = N->getMachineOpcode();
1935     if (Opc == TargetOpcode::EXTRACT_SUBREG ||
1936         Opc == TargetOpcode::INSERT_SUBREG ||
1937         Opc == TargetOpcode::SUBREG_TO_REG ||
1938         Opc == TargetOpcode::REG_SEQUENCE ||
1939         Opc == TargetOpcode::IMPLICIT_DEF)
1940       return;
1941   }
1942
1943   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1944        I != E; ++I) {
1945     if (I->isCtrl())
1946       continue;
1947     SUnit *PredSU = I->getSUnit();
1948     // NumSuccsLeft counts all deps. Don't compare it with NumSuccs which only
1949     // counts data deps.
1950     if (PredSU->NumSuccsLeft != PredSU->Succs.size())
1951       continue;
1952     const SDNode *PN = PredSU->getNode();
1953     if (!PN->isMachineOpcode()) {
1954       if (PN->getOpcode() == ISD::CopyFromReg) {
1955         EVT VT = PN->getValueType(0);
1956         unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1957         RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1958       }
1959       continue;
1960     }
1961     unsigned POpc = PN->getMachineOpcode();
1962     if (POpc == TargetOpcode::IMPLICIT_DEF)
1963       continue;
1964     if (POpc == TargetOpcode::EXTRACT_SUBREG) {
1965       EVT VT = PN->getOperand(0).getValueType();
1966       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1967       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1968       continue;
1969     } else if (POpc == TargetOpcode::INSERT_SUBREG ||
1970                POpc == TargetOpcode::SUBREG_TO_REG) {
1971       EVT VT = PN->getValueType(0);
1972       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1973       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
1974       continue;
1975     }
1976     unsigned NumDefs = TII->get(PN->getMachineOpcode()).getNumDefs();
1977     for (unsigned i = 0; i != NumDefs; ++i) {
1978       EVT VT = PN->getValueType(i);
1979       if (!PN->hasAnyUseOfValue(i))
1980         continue;
1981       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
1982       if (RegPressure[RCId] < TLI->getRepRegClassCostFor(VT))
1983         // Register pressure tracking is imprecise. This can happen.
1984         RegPressure[RCId] = 0;
1985       else
1986         RegPressure[RCId] -= TLI->getRepRegClassCostFor(VT);
1987     }
1988   }
1989
1990   // Check for isMachineOpcode() as PrescheduleNodesWithMultipleUses()
1991   // may transfer data dependencies to CopyToReg.
1992   if (SU->NumSuccs && N->isMachineOpcode()) {
1993     unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1994     for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
1995       EVT VT = N->getValueType(i);
1996       if (VT == MVT::Glue || VT == MVT::Other)
1997         continue;
1998       if (!N->hasAnyUseOfValue(i))
1999         continue;
2000       unsigned RCId = TLI->getRepRegClassFor(VT)->getID();
2001       RegPressure[RCId] += TLI->getRepRegClassCostFor(VT);
2002     }
2003   }
2004
2005   dumpRegPressure();
2006 }
2007
2008 //===----------------------------------------------------------------------===//
2009 //           Dynamic Node Priority for Register Pressure Reduction
2010 //===----------------------------------------------------------------------===//
2011
2012 /// closestSucc - Returns the scheduled cycle of the successor which is
2013 /// closest to the current cycle.
2014 static unsigned closestSucc(const SUnit *SU) {
2015   unsigned MaxHeight = 0;
2016   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2017        I != E; ++I) {
2018     if (I->isCtrl()) continue;  // ignore chain succs
2019     unsigned Height = I->getSUnit()->getHeight();
2020     // If there are bunch of CopyToRegs stacked up, they should be considered
2021     // to be at the same position.
2022     if (I->getSUnit()->getNode() &&
2023         I->getSUnit()->getNode()->getOpcode() == ISD::CopyToReg)
2024       Height = closestSucc(I->getSUnit())+1;
2025     if (Height > MaxHeight)
2026       MaxHeight = Height;
2027   }
2028   return MaxHeight;
2029 }
2030
2031 /// calcMaxScratches - Returns an cost estimate of the worse case requirement
2032 /// for scratch registers, i.e. number of data dependencies.
2033 static unsigned calcMaxScratches(const SUnit *SU) {
2034   unsigned Scratches = 0;
2035   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2036        I != E; ++I) {
2037     if (I->isCtrl()) continue;  // ignore chain preds
2038     Scratches++;
2039   }
2040   return Scratches;
2041 }
2042
2043 /// hasOnlyLiveInOpers - Return true if SU has only value predecessors that are
2044 /// CopyFromReg from a virtual register.
2045 static bool hasOnlyLiveInOpers(const SUnit *SU) {
2046   bool RetVal = false;
2047   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2048        I != E; ++I) {
2049     if (I->isCtrl()) continue;
2050     const SUnit *PredSU = I->getSUnit();
2051     if (PredSU->getNode() &&
2052         PredSU->getNode()->getOpcode() == ISD::CopyFromReg) {
2053       unsigned Reg =
2054         cast<RegisterSDNode>(PredSU->getNode()->getOperand(1))->getReg();
2055       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
2056         RetVal = true;
2057         continue;
2058       }
2059     }
2060     return false;
2061   }
2062   return RetVal;
2063 }
2064
2065 /// hasOnlyLiveOutUses - Return true if SU has only value successors that are
2066 /// CopyToReg to a virtual register. This SU def is probably a liveout and
2067 /// it has no other use. It should be scheduled closer to the terminator.
2068 static bool hasOnlyLiveOutUses(const SUnit *SU) {
2069   bool RetVal = false;
2070   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2071        I != E; ++I) {
2072     if (I->isCtrl()) continue;
2073     const SUnit *SuccSU = I->getSUnit();
2074     if (SuccSU->getNode() && SuccSU->getNode()->getOpcode() == ISD::CopyToReg) {
2075       unsigned Reg =
2076         cast<RegisterSDNode>(SuccSU->getNode()->getOperand(1))->getReg();
2077       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
2078         RetVal = true;
2079         continue;
2080       }
2081     }
2082     return false;
2083   }
2084   return RetVal;
2085 }
2086
2087 // Set isVRegCycle for a node with only live in opers and live out uses. Also
2088 // set isVRegCycle for its CopyFromReg operands.
2089 //
2090 // This is only relevant for single-block loops, in which case the VRegCycle
2091 // node is likely an induction variable in which the operand and target virtual
2092 // registers should be coalesced (e.g. pre/post increment values). Setting the
2093 // isVRegCycle flag helps the scheduler prioritize other uses of the same
2094 // CopyFromReg so that this node becomes the virtual register "kill". This
2095 // avoids interference between the values live in and out of the block and
2096 // eliminates a copy inside the loop.
2097 static void initVRegCycle(SUnit *SU) {
2098   if (DisableSchedVRegCycle)
2099     return;
2100
2101   if (!hasOnlyLiveInOpers(SU) || !hasOnlyLiveOutUses(SU))
2102     return;
2103
2104   DEBUG(dbgs() << "VRegCycle: SU(" << SU->NodeNum << ")\n");
2105
2106   SU->isVRegCycle = true;
2107
2108   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
2109        I != E; ++I) {
2110     if (I->isCtrl()) continue;
2111     I->getSUnit()->isVRegCycle = true;
2112   }
2113 }
2114
2115 // After scheduling the definition of a VRegCycle, clear the isVRegCycle flag of
2116 // CopyFromReg operands. We should no longer penalize other uses of this VReg.
2117 static void resetVRegCycle(SUnit *SU) {
2118   if (!SU->isVRegCycle)
2119     return;
2120
2121   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
2122        I != E; ++I) {
2123     if (I->isCtrl()) continue;  // ignore chain preds
2124     SUnit *PredSU = I->getSUnit();
2125     if (PredSU->isVRegCycle) {
2126       assert(PredSU->getNode()->getOpcode() == ISD::CopyFromReg &&
2127              "VRegCycle def must be CopyFromReg");
2128       I->getSUnit()->isVRegCycle = 0;
2129     }
2130   }
2131 }
2132
2133 // Return true if this SUnit uses a CopyFromReg node marked as a VRegCycle. This
2134 // means a node that defines the VRegCycle has not been scheduled yet.
2135 static bool hasVRegCycleUse(const SUnit *SU) {
2136   // If this SU also defines the VReg, don't hoist it as a "use".
2137   if (SU->isVRegCycle)
2138     return false;
2139
2140   for (SUnit::const_pred_iterator I = SU->Preds.begin(),E = SU->Preds.end();
2141        I != E; ++I) {
2142     if (I->isCtrl()) continue;  // ignore chain preds
2143     if (I->getSUnit()->isVRegCycle &&
2144         I->getSUnit()->getNode()->getOpcode() == ISD::CopyFromReg) {
2145       DEBUG(dbgs() << "  VReg cycle use: SU (" << SU->NodeNum << ")\n");
2146       return true;
2147     }
2148   }
2149   return false;
2150 }
2151
2152 // Check for either a dependence (latency) or resource (hazard) stall.
2153 //
2154 // Note: The ScheduleHazardRecognizer interface requires a non-const SU.
2155 static bool BUHasStall(SUnit *SU, int Height, RegReductionPQBase *SPQ) {
2156   if ((int)SPQ->getCurCycle() < Height) return true;
2157   if (SPQ->getHazardRec()->getHazardType(SU, 0)
2158       != ScheduleHazardRecognizer::NoHazard)
2159     return true;
2160   return false;
2161 }
2162
2163 // Return -1 if left has higher priority, 1 if right has higher priority.
2164 // Return 0 if latency-based priority is equivalent.
2165 static int BUCompareLatency(SUnit *left, SUnit *right, bool checkPref,
2166                             RegReductionPQBase *SPQ) {
2167   // Scheduling an instruction that uses a VReg whose postincrement has not yet
2168   // been scheduled will induce a copy. Model this as an extra cycle of latency.
2169   int LPenalty = hasVRegCycleUse(left) ? 1 : 0;
2170   int RPenalty = hasVRegCycleUse(right) ? 1 : 0;
2171   int LHeight = (int)left->getHeight() + LPenalty;
2172   int RHeight = (int)right->getHeight() + RPenalty;
2173
2174   bool LStall = (!checkPref || left->SchedulingPref == Sched::Latency) &&
2175     BUHasStall(left, LHeight, SPQ);
2176   bool RStall = (!checkPref || right->SchedulingPref == Sched::Latency) &&
2177     BUHasStall(right, RHeight, SPQ);
2178
2179   // If scheduling one of the node will cause a pipeline stall, delay it.
2180   // If scheduling either one of the node will cause a pipeline stall, sort
2181   // them according to their height.
2182   if (LStall) {
2183     if (!RStall) {
2184       DEBUG(++FactorCount[FactStall]);
2185       return 1;
2186     }
2187     if (LHeight != RHeight) {
2188       DEBUG(++FactorCount[FactStall]);
2189       return LHeight > RHeight ? 1 : -1;
2190     }
2191   } else if (RStall) {
2192     DEBUG(++FactorCount[FactStall]);
2193     return -1;
2194   }
2195
2196   // If either node is scheduling for latency, sort them by height/depth
2197   // and latency.
2198   if (!checkPref || (left->SchedulingPref == Sched::Latency ||
2199                      right->SchedulingPref == Sched::Latency)) {
2200     if (DisableSchedCycles) {
2201       if (LHeight != RHeight) {
2202         DEBUG(++FactorCount[FactHeight]);
2203         return LHeight > RHeight ? 1 : -1;
2204       }
2205     }
2206     else {
2207       // If neither instruction stalls (!LStall && !RStall) then
2208       // its height is already covered so only its depth matters. We also reach
2209       // this if both stall but have the same height.
2210       int LDepth = left->getDepth() - LPenalty;
2211       int RDepth = right->getDepth() - RPenalty;
2212       if (LDepth != RDepth) {
2213         DEBUG(++FactorCount[FactDepth]);
2214         DEBUG(dbgs() << "  Comparing latency of SU (" << left->NodeNum
2215               << ") depth " << LDepth << " vs SU (" << right->NodeNum
2216               << ") depth " << RDepth << "\n");
2217         return LDepth < RDepth ? 1 : -1;
2218       }
2219     }
2220     if (left->Latency != right->Latency) {
2221       DEBUG(++FactorCount[FactOther]);
2222       return left->Latency > right->Latency ? 1 : -1;
2223     }
2224   }
2225   return 0;
2226 }
2227
2228 static bool BURRSort(SUnit *left, SUnit *right, RegReductionPQBase *SPQ) {
2229   // Schedule physical register definitions close to their use. This is
2230   // motivated by microarchitectures that can fuse cmp+jump macro-ops. But as
2231   // long as shortening physreg live ranges is generally good, we can defer
2232   // creating a subtarget hook.
2233   if (!DisableSchedPhysRegJoin) {
2234     bool LHasPhysReg = left->hasPhysRegDefs;
2235     bool RHasPhysReg = right->hasPhysRegDefs;
2236     if (LHasPhysReg != RHasPhysReg) {
2237       DEBUG(++FactorCount[FactRegUses]);
2238       #ifndef NDEBUG
2239       const char *PhysRegMsg[] = {" has no physreg", " defines a physreg"};
2240       #endif
2241       DEBUG(dbgs() << "  SU (" << left->NodeNum << ") "
2242             << PhysRegMsg[LHasPhysReg] << " SU(" << right->NodeNum << ") "
2243             << PhysRegMsg[RHasPhysReg] << "\n");
2244       return LHasPhysReg < RHasPhysReg;
2245     }
2246   }
2247
2248   // Prioritize by Sethi-Ulmann number and push CopyToReg nodes down.
2249   unsigned LPriority = SPQ->getNodePriority(left);
2250   unsigned RPriority = SPQ->getNodePriority(right);
2251
2252   // Be really careful about hoisting call operands above previous calls.
2253   // Only allows it if it would reduce register pressure.
2254   if (left->isCall && right->isCallOp) {
2255     unsigned RNumVals = right->getNode()->getNumValues();
2256     RPriority = (RPriority > RNumVals) ? (RPriority - RNumVals) : 0;
2257   }
2258   if (right->isCall && left->isCallOp) {
2259     unsigned LNumVals = left->getNode()->getNumValues();
2260     LPriority = (LPriority > LNumVals) ? (LPriority - LNumVals) : 0;
2261   }
2262
2263   if (LPriority != RPriority) {
2264     DEBUG(++FactorCount[FactStatic]);
2265     return LPriority > RPriority;
2266   }
2267
2268   // One or both of the nodes are calls and their sethi-ullman numbers are the
2269   // same, then keep source order.
2270   if (left->isCall || right->isCall) {
2271     unsigned LOrder = SPQ->getNodeOrdering(left);
2272     unsigned ROrder = SPQ->getNodeOrdering(right);
2273
2274     // Prefer an ordering where the lower the non-zero order number, the higher
2275     // the preference.
2276     if ((LOrder || ROrder) && LOrder != ROrder)
2277       return LOrder != 0 && (LOrder < ROrder || ROrder == 0);
2278   }
2279
2280   // Try schedule def + use closer when Sethi-Ullman numbers are the same.
2281   // e.g.
2282   // t1 = op t2, c1
2283   // t3 = op t4, c2
2284   //
2285   // and the following instructions are both ready.
2286   // t2 = op c3
2287   // t4 = op c4
2288   //
2289   // Then schedule t2 = op first.
2290   // i.e.
2291   // t4 = op c4
2292   // t2 = op c3
2293   // t1 = op t2, c1
2294   // t3 = op t4, c2
2295   //
2296   // This creates more short live intervals.
2297   unsigned LDist = closestSucc(left);
2298   unsigned RDist = closestSucc(right);
2299   if (LDist != RDist) {
2300     DEBUG(++FactorCount[FactOther]);
2301     return LDist < RDist;
2302   }
2303
2304   // How many registers becomes live when the node is scheduled.
2305   unsigned LScratch = calcMaxScratches(left);
2306   unsigned RScratch = calcMaxScratches(right);
2307   if (LScratch != RScratch) {
2308     DEBUG(++FactorCount[FactOther]);
2309     return LScratch > RScratch;
2310   }
2311
2312   // Comparing latency against a call makes little sense unless the node
2313   // is register pressure-neutral.
2314   if ((left->isCall && RPriority > 0) || (right->isCall && LPriority > 0))
2315     return (left->NodeQueueId > right->NodeQueueId);
2316
2317   // Do not compare latencies when one or both of the nodes are calls.
2318   if (!DisableSchedCycles &&
2319       !(left->isCall || right->isCall)) {
2320     int result = BUCompareLatency(left, right, false /*checkPref*/, SPQ);
2321     if (result != 0)
2322       return result > 0;
2323   }
2324   else {
2325     if (left->getHeight() != right->getHeight()) {
2326       DEBUG(++FactorCount[FactHeight]);
2327       return left->getHeight() > right->getHeight();
2328     }
2329
2330     if (left->getDepth() != right->getDepth()) {
2331       DEBUG(++FactorCount[FactDepth]);
2332       return left->getDepth() < right->getDepth();
2333     }
2334   }
2335
2336   assert(left->NodeQueueId && right->NodeQueueId &&
2337          "NodeQueueId cannot be zero");
2338   DEBUG(++FactorCount[FactOther]);
2339   return (left->NodeQueueId > right->NodeQueueId);
2340 }
2341
2342 // Bottom up
2343 bool bu_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2344   if (int res = checkSpecialNodes(left, right))
2345     return res > 0;
2346
2347   return BURRSort(left, right, SPQ);
2348 }
2349
2350 // Source order, otherwise bottom up.
2351 bool src_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2352   if (int res = checkSpecialNodes(left, right))
2353     return res > 0;
2354
2355   unsigned LOrder = SPQ->getNodeOrdering(left);
2356   unsigned ROrder = SPQ->getNodeOrdering(right);
2357
2358   // Prefer an ordering where the lower the non-zero order number, the higher
2359   // the preference.
2360   if ((LOrder || ROrder) && LOrder != ROrder)
2361     return LOrder != 0 && (LOrder < ROrder || ROrder == 0);
2362
2363   return BURRSort(left, right, SPQ);
2364 }
2365
2366 // If the time between now and when the instruction will be ready can cover
2367 // the spill code, then avoid adding it to the ready queue. This gives long
2368 // stalls highest priority and allows hoisting across calls. It should also
2369 // speed up processing the available queue.
2370 bool hybrid_ls_rr_sort::isReady(SUnit *SU, unsigned CurCycle) const {
2371   static const unsigned ReadyDelay = 3;
2372
2373   if (SPQ->MayReduceRegPressure(SU)) return true;
2374
2375   if (SU->getHeight() > (CurCycle + ReadyDelay)) return false;
2376
2377   if (SPQ->getHazardRec()->getHazardType(SU, -ReadyDelay)
2378       != ScheduleHazardRecognizer::NoHazard)
2379     return false;
2380
2381   return true;
2382 }
2383
2384 // Return true if right should be scheduled with higher priority than left.
2385 bool hybrid_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2386   if (int res = checkSpecialNodes(left, right))
2387     return res > 0;
2388
2389   if (left->isCall || right->isCall)
2390     // No way to compute latency of calls.
2391     return BURRSort(left, right, SPQ);
2392
2393   bool LHigh = SPQ->HighRegPressure(left);
2394   bool RHigh = SPQ->HighRegPressure(right);
2395   // Avoid causing spills. If register pressure is high, schedule for
2396   // register pressure reduction.
2397   if (LHigh && !RHigh) {
2398     DEBUG(++FactorCount[FactPressureDiff]);
2399     DEBUG(dbgs() << "  pressure SU(" << left->NodeNum << ") > SU("
2400           << right->NodeNum << ")\n");
2401     return true;
2402   }
2403   else if (!LHigh && RHigh) {
2404     DEBUG(++FactorCount[FactPressureDiff]);
2405     DEBUG(dbgs() << "  pressure SU(" << right->NodeNum << ") > SU("
2406           << left->NodeNum << ")\n");
2407     return false;
2408   }
2409   if (!LHigh && !RHigh) {
2410     int result = BUCompareLatency(left, right, true /*checkPref*/, SPQ);
2411     if (result != 0)
2412       return result > 0;
2413   }
2414   return BURRSort(left, right, SPQ);
2415 }
2416
2417 // Schedule as many instructions in each cycle as possible. So don't make an
2418 // instruction available unless it is ready in the current cycle.
2419 bool ilp_ls_rr_sort::isReady(SUnit *SU, unsigned CurCycle) const {
2420   if (SU->getHeight() > CurCycle) return false;
2421
2422   if (SPQ->getHazardRec()->getHazardType(SU, 0)
2423       != ScheduleHazardRecognizer::NoHazard)
2424     return false;
2425
2426   return true;
2427 }
2428
2429 static bool canEnableCoalescing(SUnit *SU) {
2430   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
2431   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
2432     // CopyToReg should be close to its uses to facilitate coalescing and
2433     // avoid spilling.
2434     return true;
2435
2436   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
2437       Opc == TargetOpcode::SUBREG_TO_REG ||
2438       Opc == TargetOpcode::INSERT_SUBREG)
2439     // EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG nodes should be
2440     // close to their uses to facilitate coalescing.
2441     return true;
2442
2443   if (SU->NumPreds == 0 && SU->NumSuccs != 0)
2444     // If SU does not have a register def, schedule it close to its uses
2445     // because it does not lengthen any live ranges.
2446     return true;
2447
2448   return false;
2449 }
2450
2451 // list-ilp is currently an experimental scheduler that allows various
2452 // heuristics to be enabled prior to the normal register reduction logic.
2453 bool ilp_ls_rr_sort::operator()(SUnit *left, SUnit *right) const {
2454   if (int res = checkSpecialNodes(left, right))
2455     return res > 0;
2456
2457   if (left->isCall || right->isCall)
2458     // No way to compute latency of calls.
2459     return BURRSort(left, right, SPQ);
2460
2461   unsigned LLiveUses = 0, RLiveUses = 0;
2462   int LPDiff = 0, RPDiff = 0;
2463   if (!DisableSchedRegPressure || !DisableSchedLiveUses) {
2464     LPDiff = SPQ->RegPressureDiff(left, LLiveUses);
2465     RPDiff = SPQ->RegPressureDiff(right, RLiveUses);
2466   }
2467   if (!DisableSchedRegPressure && LPDiff != RPDiff) {
2468     DEBUG(++FactorCount[FactPressureDiff]);
2469     DEBUG(dbgs() << "RegPressureDiff SU(" << left->NodeNum << "): " << LPDiff
2470           << " != SU(" << right->NodeNum << "): " << RPDiff << "\n");
2471     return LPDiff > RPDiff;
2472   }
2473
2474   if (!DisableSchedRegPressure && (LPDiff > 0 || RPDiff > 0)) {
2475     bool LReduce = canEnableCoalescing(left);
2476     bool RReduce = canEnableCoalescing(right);
2477     DEBUG(if (LReduce != RReduce) ++FactorCount[FactPressureDiff]);
2478     if (LReduce && !RReduce) return false;
2479     if (RReduce && !LReduce) return true;
2480   }
2481
2482   if (!DisableSchedLiveUses && (LLiveUses != RLiveUses)) {
2483     DEBUG(dbgs() << "Live uses SU(" << left->NodeNum << "): " << LLiveUses
2484           << " != SU(" << right->NodeNum << "): " << RLiveUses << "\n");
2485     DEBUG(++FactorCount[FactRegUses]);
2486     return LLiveUses < RLiveUses;
2487   }
2488
2489   if (!DisableSchedStalls) {
2490     bool LStall = BUHasStall(left, left->getHeight(), SPQ);
2491     bool RStall = BUHasStall(right, right->getHeight(), SPQ);
2492     if (LStall != RStall) {
2493       DEBUG(++FactorCount[FactHeight]);
2494       return left->getHeight() > right->getHeight();
2495     }
2496   }
2497
2498   if (!DisableSchedCriticalPath) {
2499     int spread = (int)left->getDepth() - (int)right->getDepth();
2500     if (std::abs(spread) > MaxReorderWindow) {
2501       DEBUG(dbgs() << "Depth of SU(" << left->NodeNum << "): "
2502             << left->getDepth() << " != SU(" << right->NodeNum << "): "
2503             << right->getDepth() << "\n");
2504       DEBUG(++FactorCount[FactDepth]);
2505       return left->getDepth() < right->getDepth();
2506     }
2507   }
2508
2509   if (!DisableSchedHeight && left->getHeight() != right->getHeight()) {
2510     int spread = (int)left->getHeight() - (int)right->getHeight();
2511     if (std::abs(spread) > MaxReorderWindow) {
2512       DEBUG(++FactorCount[FactHeight]);
2513       return left->getHeight() > right->getHeight();
2514     }
2515   }
2516
2517   return BURRSort(left, right, SPQ);
2518 }
2519
2520 void RegReductionPQBase::initNodes(std::vector<SUnit> &sunits) {
2521   SUnits = &sunits;
2522   // Add pseudo dependency edges for two-address nodes.
2523   AddPseudoTwoAddrDeps();
2524   // Reroute edges to nodes with multiple uses.
2525   if (!TracksRegPressure)
2526     PrescheduleNodesWithMultipleUses();
2527   // Calculate node priorities.
2528   CalculateSethiUllmanNumbers();
2529
2530   // For single block loops, mark nodes that look like canonical IV increments.
2531   if (scheduleDAG->BB->isSuccessor(scheduleDAG->BB)) {
2532     for (unsigned i = 0, e = sunits.size(); i != e; ++i) {
2533       initVRegCycle(&sunits[i]);
2534     }
2535   }
2536 }
2537
2538 //===----------------------------------------------------------------------===//
2539 //                    Preschedule for Register Pressure
2540 //===----------------------------------------------------------------------===//
2541
2542 bool RegReductionPQBase::canClobber(const SUnit *SU, const SUnit *Op) {
2543   if (SU->isTwoAddress) {
2544     unsigned Opc = SU->getNode()->getMachineOpcode();
2545     const TargetInstrDesc &TID = TII->get(Opc);
2546     unsigned NumRes = TID.getNumDefs();
2547     unsigned NumOps = TID.getNumOperands() - NumRes;
2548     for (unsigned i = 0; i != NumOps; ++i) {
2549       if (TID.getOperandConstraint(i+NumRes, TOI::TIED_TO) != -1) {
2550         SDNode *DU = SU->getNode()->getOperand(i).getNode();
2551         if (DU->getNodeId() != -1 &&
2552             Op->OrigNode == &(*SUnits)[DU->getNodeId()])
2553           return true;
2554       }
2555     }
2556   }
2557   return false;
2558 }
2559
2560 /// canClobberPhysRegDefs - True if SU would clobber one of SuccSU's
2561 /// physical register defs.
2562 static bool canClobberPhysRegDefs(const SUnit *SuccSU, const SUnit *SU,
2563                                   const TargetInstrInfo *TII,
2564                                   const TargetRegisterInfo *TRI) {
2565   SDNode *N = SuccSU->getNode();
2566   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
2567   const unsigned *ImpDefs = TII->get(N->getMachineOpcode()).getImplicitDefs();
2568   assert(ImpDefs && "Caller should check hasPhysRegDefs");
2569   for (const SDNode *SUNode = SU->getNode(); SUNode;
2570        SUNode = SUNode->getGluedNode()) {
2571     if (!SUNode->isMachineOpcode())
2572       continue;
2573     const unsigned *SUImpDefs =
2574       TII->get(SUNode->getMachineOpcode()).getImplicitDefs();
2575     if (!SUImpDefs)
2576       return false;
2577     for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
2578       EVT VT = N->getValueType(i);
2579       if (VT == MVT::Glue || VT == MVT::Other)
2580         continue;
2581       if (!N->hasAnyUseOfValue(i))
2582         continue;
2583       unsigned Reg = ImpDefs[i - NumDefs];
2584       for (;*SUImpDefs; ++SUImpDefs) {
2585         unsigned SUReg = *SUImpDefs;
2586         if (TRI->regsOverlap(Reg, SUReg))
2587           return true;
2588       }
2589     }
2590   }
2591   return false;
2592 }
2593
2594 /// PrescheduleNodesWithMultipleUses - Nodes with multiple uses
2595 /// are not handled well by the general register pressure reduction
2596 /// heuristics. When presented with code like this:
2597 ///
2598 ///      N
2599 ///    / |
2600 ///   /  |
2601 ///  U  store
2602 ///  |
2603 /// ...
2604 ///
2605 /// the heuristics tend to push the store up, but since the
2606 /// operand of the store has another use (U), this would increase
2607 /// the length of that other use (the U->N edge).
2608 ///
2609 /// This function transforms code like the above to route U's
2610 /// dependence through the store when possible, like this:
2611 ///
2612 ///      N
2613 ///      ||
2614 ///      ||
2615 ///     store
2616 ///       |
2617 ///       U
2618 ///       |
2619 ///      ...
2620 ///
2621 /// This results in the store being scheduled immediately
2622 /// after N, which shortens the U->N live range, reducing
2623 /// register pressure.
2624 ///
2625 void RegReductionPQBase::PrescheduleNodesWithMultipleUses() {
2626   // Visit all the nodes in topological order, working top-down.
2627   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
2628     SUnit *SU = &(*SUnits)[i];
2629     // For now, only look at nodes with no data successors, such as stores.
2630     // These are especially important, due to the heuristics in
2631     // getNodePriority for nodes with no data successors.
2632     if (SU->NumSuccs != 0)
2633       continue;
2634     // For now, only look at nodes with exactly one data predecessor.
2635     if (SU->NumPreds != 1)
2636       continue;
2637     // Avoid prescheduling copies to virtual registers, which don't behave
2638     // like other nodes from the perspective of scheduling heuristics.
2639     if (SDNode *N = SU->getNode())
2640       if (N->getOpcode() == ISD::CopyToReg &&
2641           TargetRegisterInfo::isVirtualRegister
2642             (cast<RegisterSDNode>(N->getOperand(1))->getReg()))
2643         continue;
2644
2645     // Locate the single data predecessor.
2646     SUnit *PredSU = 0;
2647     for (SUnit::const_pred_iterator II = SU->Preds.begin(),
2648          EE = SU->Preds.end(); II != EE; ++II)
2649       if (!II->isCtrl()) {
2650         PredSU = II->getSUnit();
2651         break;
2652       }
2653     assert(PredSU);
2654
2655     // Don't rewrite edges that carry physregs, because that requires additional
2656     // support infrastructure.
2657     if (PredSU->hasPhysRegDefs)
2658       continue;
2659     // Short-circuit the case where SU is PredSU's only data successor.
2660     if (PredSU->NumSuccs == 1)
2661       continue;
2662     // Avoid prescheduling to copies from virtual registers, which don't behave
2663     // like other nodes from the perspective of scheduling heuristics.
2664     if (SDNode *N = SU->getNode())
2665       if (N->getOpcode() == ISD::CopyFromReg &&
2666           TargetRegisterInfo::isVirtualRegister
2667             (cast<RegisterSDNode>(N->getOperand(1))->getReg()))
2668         continue;
2669
2670     // Perform checks on the successors of PredSU.
2671     for (SUnit::const_succ_iterator II = PredSU->Succs.begin(),
2672          EE = PredSU->Succs.end(); II != EE; ++II) {
2673       SUnit *PredSuccSU = II->getSUnit();
2674       if (PredSuccSU == SU) continue;
2675       // If PredSU has another successor with no data successors, for
2676       // now don't attempt to choose either over the other.
2677       if (PredSuccSU->NumSuccs == 0)
2678         goto outer_loop_continue;
2679       // Don't break physical register dependencies.
2680       if (SU->hasPhysRegClobbers && PredSuccSU->hasPhysRegDefs)
2681         if (canClobberPhysRegDefs(PredSuccSU, SU, TII, TRI))
2682           goto outer_loop_continue;
2683       // Don't introduce graph cycles.
2684       if (scheduleDAG->IsReachable(SU, PredSuccSU))
2685         goto outer_loop_continue;
2686     }
2687
2688     // Ok, the transformation is safe and the heuristics suggest it is
2689     // profitable. Update the graph.
2690     DEBUG(dbgs() << "    Prescheduling SU #" << SU->NodeNum
2691                  << " next to PredSU #" << PredSU->NodeNum
2692                  << " to guide scheduling in the presence of multiple uses\n");
2693     for (unsigned i = 0; i != PredSU->Succs.size(); ++i) {
2694       SDep Edge = PredSU->Succs[i];
2695       assert(!Edge.isAssignedRegDep());
2696       SUnit *SuccSU = Edge.getSUnit();
2697       if (SuccSU != SU) {
2698         Edge.setSUnit(PredSU);
2699         scheduleDAG->RemovePred(SuccSU, Edge);
2700         scheduleDAG->AddPred(SU, Edge);
2701         Edge.setSUnit(SU);
2702         scheduleDAG->AddPred(SuccSU, Edge);
2703         --i;
2704       }
2705     }
2706   outer_loop_continue:;
2707   }
2708 }
2709
2710 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
2711 /// it as a def&use operand. Add a pseudo control edge from it to the other
2712 /// node (if it won't create a cycle) so the two-address one will be scheduled
2713 /// first (lower in the schedule). If both nodes are two-address, favor the
2714 /// one that has a CopyToReg use (more likely to be a loop induction update).
2715 /// If both are two-address, but one is commutable while the other is not
2716 /// commutable, favor the one that's not commutable.
2717 void RegReductionPQBase::AddPseudoTwoAddrDeps() {
2718   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
2719     SUnit *SU = &(*SUnits)[i];
2720     if (!SU->isTwoAddress)
2721       continue;
2722
2723     SDNode *Node = SU->getNode();
2724     if (!Node || !Node->isMachineOpcode() || SU->getNode()->getGluedNode())
2725       continue;
2726
2727     bool isLiveOut = hasOnlyLiveOutUses(SU);
2728     unsigned Opc = Node->getMachineOpcode();
2729     const TargetInstrDesc &TID = TII->get(Opc);
2730     unsigned NumRes = TID.getNumDefs();
2731     unsigned NumOps = TID.getNumOperands() - NumRes;
2732     for (unsigned j = 0; j != NumOps; ++j) {
2733       if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
2734         continue;
2735       SDNode *DU = SU->getNode()->getOperand(j).getNode();
2736       if (DU->getNodeId() == -1)
2737         continue;
2738       const SUnit *DUSU = &(*SUnits)[DU->getNodeId()];
2739       if (!DUSU) continue;
2740       for (SUnit::const_succ_iterator I = DUSU->Succs.begin(),
2741            E = DUSU->Succs.end(); I != E; ++I) {
2742         if (I->isCtrl()) continue;
2743         SUnit *SuccSU = I->getSUnit();
2744         if (SuccSU == SU)
2745           continue;
2746         // Be conservative. Ignore if nodes aren't at roughly the same
2747         // depth and height.
2748         if (SuccSU->getHeight() < SU->getHeight() &&
2749             (SU->getHeight() - SuccSU->getHeight()) > 1)
2750           continue;
2751         // Skip past COPY_TO_REGCLASS nodes, so that the pseudo edge
2752         // constrains whatever is using the copy, instead of the copy
2753         // itself. In the case that the copy is coalesced, this
2754         // preserves the intent of the pseudo two-address heurietics.
2755         while (SuccSU->Succs.size() == 1 &&
2756                SuccSU->getNode()->isMachineOpcode() &&
2757                SuccSU->getNode()->getMachineOpcode() ==
2758                  TargetOpcode::COPY_TO_REGCLASS)
2759           SuccSU = SuccSU->Succs.front().getSUnit();
2760         // Don't constrain non-instruction nodes.
2761         if (!SuccSU->getNode() || !SuccSU->getNode()->isMachineOpcode())
2762           continue;
2763         // Don't constrain nodes with physical register defs if the
2764         // predecessor can clobber them.
2765         if (SuccSU->hasPhysRegDefs && SU->hasPhysRegClobbers) {
2766           if (canClobberPhysRegDefs(SuccSU, SU, TII, TRI))
2767             continue;
2768         }
2769         // Don't constrain EXTRACT_SUBREG, INSERT_SUBREG, and SUBREG_TO_REG;
2770         // these may be coalesced away. We want them close to their uses.
2771         unsigned SuccOpc = SuccSU->getNode()->getMachineOpcode();
2772         if (SuccOpc == TargetOpcode::EXTRACT_SUBREG ||
2773             SuccOpc == TargetOpcode::INSERT_SUBREG ||
2774             SuccOpc == TargetOpcode::SUBREG_TO_REG)
2775           continue;
2776         if ((!canClobber(SuccSU, DUSU) ||
2777              (isLiveOut && !hasOnlyLiveOutUses(SuccSU)) ||
2778              (!SU->isCommutable && SuccSU->isCommutable)) &&
2779             !scheduleDAG->IsReachable(SuccSU, SU)) {
2780           DEBUG(dbgs() << "    Adding a pseudo-two-addr edge from SU #"
2781                        << SU->NodeNum << " to SU #" << SuccSU->NodeNum << "\n");
2782           scheduleDAG->AddPred(SU, SDep(SuccSU, SDep::Order, /*Latency=*/0,
2783                                         /*Reg=*/0, /*isNormalMemory=*/false,
2784                                         /*isMustAlias=*/false,
2785                                         /*isArtificial=*/true));
2786         }
2787       }
2788     }
2789   }
2790 }
2791
2792 /// LimitedSumOfUnscheduledPredsOfSuccs - Compute the sum of the unscheduled
2793 /// predecessors of the successors of the SUnit SU. Stop when the provided
2794 /// limit is exceeded.
2795 static unsigned LimitedSumOfUnscheduledPredsOfSuccs(const SUnit *SU,
2796                                                     unsigned Limit) {
2797   unsigned Sum = 0;
2798   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
2799        I != E; ++I) {
2800     const SUnit *SuccSU = I->getSUnit();
2801     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
2802          EE = SuccSU->Preds.end(); II != EE; ++II) {
2803       SUnit *PredSU = II->getSUnit();
2804       if (!PredSU->isScheduled)
2805         if (++Sum > Limit)
2806           return Sum;
2807     }
2808   }
2809   return Sum;
2810 }
2811
2812
2813 // Top down
2814 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
2815   if (int res = checkSpecialNodes(left, right))
2816     return res < 0;
2817
2818   unsigned LPriority = SPQ->getNodePriority(left);
2819   unsigned RPriority = SPQ->getNodePriority(right);
2820   bool LIsTarget = left->getNode() && left->getNode()->isMachineOpcode();
2821   bool RIsTarget = right->getNode() && right->getNode()->isMachineOpcode();
2822   bool LIsFloater = LIsTarget && left->NumPreds == 0;
2823   bool RIsFloater = RIsTarget && right->NumPreds == 0;
2824   unsigned LBonus = (LimitedSumOfUnscheduledPredsOfSuccs(left,1) == 1) ? 2 : 0;
2825   unsigned RBonus = (LimitedSumOfUnscheduledPredsOfSuccs(right,1) == 1) ? 2 : 0;
2826
2827   if (left->NumSuccs == 0 && right->NumSuccs != 0)
2828     return false;
2829   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
2830     return true;
2831
2832   if (LIsFloater)
2833     LBonus -= 2;
2834   if (RIsFloater)
2835     RBonus -= 2;
2836   if (left->NumSuccs == 1)
2837     LBonus += 2;
2838   if (right->NumSuccs == 1)
2839     RBonus += 2;
2840
2841   if (LPriority+LBonus != RPriority+RBonus)
2842     return LPriority+LBonus < RPriority+RBonus;
2843
2844   if (left->getDepth() != right->getDepth())
2845     return left->getDepth() < right->getDepth();
2846
2847   if (left->NumSuccsLeft != right->NumSuccsLeft)
2848     return left->NumSuccsLeft > right->NumSuccsLeft;
2849
2850   assert(left->NodeQueueId && right->NodeQueueId &&
2851          "NodeQueueId cannot be zero");
2852   return (left->NodeQueueId > right->NodeQueueId);
2853 }
2854
2855 //===----------------------------------------------------------------------===//
2856 //                         Public Constructor Functions
2857 //===----------------------------------------------------------------------===//
2858
2859 llvm::ScheduleDAGSDNodes *
2860 llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
2861                                  CodeGenOpt::Level OptLevel) {
2862   const TargetMachine &TM = IS->TM;
2863   const TargetInstrInfo *TII = TM.getInstrInfo();
2864   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2865
2866   BURegReductionPriorityQueue *PQ =
2867     new BURegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2868   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2869   PQ->setScheduleDAG(SD);
2870   return SD;
2871 }
2872
2873 llvm::ScheduleDAGSDNodes *
2874 llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
2875                                  CodeGenOpt::Level OptLevel) {
2876   const TargetMachine &TM = IS->TM;
2877   const TargetInstrInfo *TII = TM.getInstrInfo();
2878   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2879
2880   TDRegReductionPriorityQueue *PQ =
2881     new TDRegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2882   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2883   PQ->setScheduleDAG(SD);
2884   return SD;
2885 }
2886
2887 llvm::ScheduleDAGSDNodes *
2888 llvm::createSourceListDAGScheduler(SelectionDAGISel *IS,
2889                                    CodeGenOpt::Level OptLevel) {
2890   const TargetMachine &TM = IS->TM;
2891   const TargetInstrInfo *TII = TM.getInstrInfo();
2892   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2893
2894   SrcRegReductionPriorityQueue *PQ =
2895     new SrcRegReductionPriorityQueue(*IS->MF, false, TII, TRI, 0);
2896   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, false, PQ, OptLevel);
2897   PQ->setScheduleDAG(SD);
2898   return SD;
2899 }
2900
2901 llvm::ScheduleDAGSDNodes *
2902 llvm::createHybridListDAGScheduler(SelectionDAGISel *IS,
2903                                    CodeGenOpt::Level OptLevel) {
2904   const TargetMachine &TM = IS->TM;
2905   const TargetInstrInfo *TII = TM.getInstrInfo();
2906   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2907   const TargetLowering *TLI = &IS->getTargetLowering();
2908
2909   HybridBURRPriorityQueue *PQ =
2910     new HybridBURRPriorityQueue(*IS->MF, true, TII, TRI, TLI);
2911
2912   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, true, PQ, OptLevel);
2913   PQ->setScheduleDAG(SD);
2914   return SD;
2915 }
2916
2917 llvm::ScheduleDAGSDNodes *
2918 llvm::createILPListDAGScheduler(SelectionDAGISel *IS,
2919                                 CodeGenOpt::Level OptLevel) {
2920   const TargetMachine &TM = IS->TM;
2921   const TargetInstrInfo *TII = TM.getInstrInfo();
2922   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
2923   const TargetLowering *TLI = &IS->getTargetLowering();
2924
2925   ILPBURRPriorityQueue *PQ =
2926     new ILPBURRPriorityQueue(*IS->MF, true, TII, TRI, TLI);
2927   ScheduleDAGRRList *SD = new ScheduleDAGRRList(*IS->MF, true, PQ, OptLevel);
2928   PQ->setScheduleDAG(SD);
2929   return SD;
2930 }