lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108   SDValue ExpandABSDIFF(SDValue Op);
 109
 110   /// \brief Implements vector promotion.
 111   ///
 112   /// This is essentially just bitcasting the operands to a different type and
 113   /// bitcasting the result back to the original type.
 114   SDValue Promote(SDValue Op);
 115
 116   /// \brief Implements [SU]INT_TO_FP vector promotion.
 117   ///
 118   /// This is a [zs]ext of the input operand to the next size up.
 119   SDValue PromoteINT_TO_FP(SDValue Op);
 120
 121   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 122   ///
 123   /// It is promoted to the next size up integer type.  The result is then
 124   /// truncated back to the original type.
 125   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 126
 127 public:
 128   /// \brief Begin legalizer the vector operations in the DAG.
 129   bool Run();
 130   VectorLegalizer(SelectionDAG& dag) :
 131       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 132 };
 133
 134 bool VectorLegalizer::Run() {
 135   // Before we start legalizing vector nodes, check if there are any vectors.
 136   bool HasVectors = false;
 137   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 138        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 139     // Check if the values of the nodes contain vectors. We don't need to check
 140     // the operands because we are going to check their values at some point.
 141     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 142          J != E; ++J)
 143       HasVectors |= J->isVector();
 144
 145     // If we found a vector node we can start the legalization.
 146     if (HasVectors)
 147       break;
 148   }
 149
 150   // If this basic block has no vectors then no need to legalize vectors.
 151   if (!HasVectors)
 152     return false;
 153
 154   // The legalize process is inherently a bottom-up recursive process (users
 155   // legalize their uses before themselves).  Given infinite stack space, we
 156   // could just start legalizing on the root and traverse the whole graph.  In
 157   // practice however, this causes us to run out of stack space on large basic
 158   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 159   // node is only legalized after all of its operands are legalized.
 160   DAG.AssignTopologicalOrder();
 161   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 162        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 163     LegalizeOp(SDValue(I, 0));
 164
 165   // Finally, it's possible the root changed.  Get the new root.
 166   SDValue OldRoot = DAG.getRoot();
 167   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 168   DAG.setRoot(LegalizedNodes[OldRoot]);
 169
 170   LegalizedNodes.clear();
 171
 172   // Remove dead nodes now.
 173   DAG.RemoveDeadNodes();
 174
 175   return Changed;
 176 }
 177
 178 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 179   // Generic legalization: just pass the operand through.
 180   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 181     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 182   return Result.getValue(Op.getResNo());
 183 }
 184
 185 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 186   // Note that LegalizeOp may be reentered even from single-use nodes, which
 187   // means that we always must cache transformed nodes.
 188   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 189   if (I != LegalizedNodes.end()) return I->second;
 190
 191   SDNode* Node = Op.getNode();
 192
 193   // Legalize the operands
 194   SmallVector<SDValue, 8> Ops;
 195   for (const SDValue &Op : Node->op_values())
 196     Ops.push_back(LegalizeOp(Op));
 197
 198   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 199
 200   bool HasVectorValue = false;
 201   if (Op.getOpcode() == ISD::LOAD) {
 202     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 203     ISD::LoadExtType ExtType = LD->getExtensionType();
 204     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 205       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getValueType(0),
 206                                    LD->getMemoryVT())) {
 207       default: llvm_unreachable("This action is not supported yet!");
 208       case TargetLowering::Legal:
 209         return TranslateLegalizeResults(Op, Result);
 210       case TargetLowering::Custom:
 211         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 212           if (Lowered == Result)
 213             return TranslateLegalizeResults(Op, Lowered);
 214           Changed = true;
 215           if (Lowered->getNumValues() != Op->getNumValues()) {
 216             // This expanded to something other than the load. Assume the
 217             // lowering code took care of any chain values, and just handle the
 218             // returned value.
 219             assert(Result.getValue(1).use_empty() &&
 220                    "There are still live users of the old chain!");
 221             return LegalizeOp(Lowered);
 222           } else {
 223             return TranslateLegalizeResults(Op, Lowered);
 224           }
 225         }
 226       case TargetLowering::Expand:
 227         Changed = true;
 228         return LegalizeOp(ExpandLoad(Op));
 229       }
 230   } else if (Op.getOpcode() == ISD::STORE) {
 231     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 232     EVT StVT = ST->getMemoryVT();
 233     MVT ValVT = ST->getValue().getSimpleValueType();
 234     if (StVT.isVector() && ST->isTruncatingStore())
 235       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 236       default: llvm_unreachable("This action is not supported yet!");
 237       case TargetLowering::Legal:
 238         return TranslateLegalizeResults(Op, Result);
 239       case TargetLowering::Custom: {
 240         SDValue Lowered = TLI.LowerOperation(Result, DAG);
 241         Changed = Lowered != Result;
 242         return TranslateLegalizeResults(Op, Lowered);
 243       }
 244       case TargetLowering::Expand:
 245         Changed = true;
 246         return LegalizeOp(ExpandStore(Op));
 247       }
 248   } else if (Op.getOpcode() == ISD::MSCATTER)
 249     HasVectorValue = true;
 250
 251   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 252        J != E;
 253        ++J)
 254     HasVectorValue |= J->isVector();
 255   if (!HasVectorValue)
 256     return TranslateLegalizeResults(Op, Result);
 257
 258   EVT QueryType;
 259   switch (Op.getOpcode()) {
 260   default:
 261     return TranslateLegalizeResults(Op, Result);
 262   case ISD::ADD:
 263   case ISD::SUB:
 264   case ISD::MUL:
 265   case ISD::SDIV:
 266   case ISD::UDIV:
 267   case ISD::SREM:
 268   case ISD::UREM:
 269   case ISD::FADD:
 270   case ISD::FSUB:
 271   case ISD::FMUL:
 272   case ISD::FDIV:
 273   case ISD::FREM:
 274   case ISD::AND:
 275   case ISD::OR:
 276   case ISD::XOR:
 277   case ISD::SHL:
 278   case ISD::SRA:
 279   case ISD::SRL:
 280   case ISD::ROTL:
 281   case ISD::ROTR:
 282   case ISD::BSWAP:
 283   case ISD::CTLZ:
 284   case ISD::CTTZ:
 285   case ISD::CTLZ_ZERO_UNDEF:
 286   case ISD::CTTZ_ZERO_UNDEF:
 287   case ISD::CTPOP:
 288   case ISD::SELECT:
 289   case ISD::VSELECT:
 290   case ISD::SELECT_CC:
 291   case ISD::SETCC:
 292   case ISD::ZERO_EXTEND:
 293   case ISD::ANY_EXTEND:
 294   case ISD::TRUNCATE:
 295   case ISD::SIGN_EXTEND:
 296   case ISD::FP_TO_SINT:
 297   case ISD::FP_TO_UINT:
 298   case ISD::FNEG:
 299   case ISD::FABS:
 300   case ISD::FMINNUM:
 301   case ISD::FMAXNUM:
 302   case ISD::FMINNAN:
 303   case ISD::FMAXNAN:
 304   case ISD::FCOPYSIGN:
 305   case ISD::FSQRT:
 306   case ISD::FSIN:
 307   case ISD::FCOS:
 308   case ISD::FPOWI:
 309   case ISD::FPOW:
 310   case ISD::FLOG:
 311   case ISD::FLOG2:
 312   case ISD::FLOG10:
 313   case ISD::FEXP:
 314   case ISD::FEXP2:
 315   case ISD::FCEIL:
 316   case ISD::FTRUNC:
 317   case ISD::FRINT:
 318   case ISD::FNEARBYINT:
 319   case ISD::FROUND:
 320   case ISD::FFLOOR:
 321   case ISD::FP_ROUND:
 322   case ISD::FP_EXTEND:
 323   case ISD::FMA:
 324   case ISD::SIGN_EXTEND_INREG:
 325   case ISD::ANY_EXTEND_VECTOR_INREG:
 326   case ISD::SIGN_EXTEND_VECTOR_INREG:
 327   case ISD::ZERO_EXTEND_VECTOR_INREG:
 328   case ISD::SMIN:
 329   case ISD::SMAX:
 330   case ISD::UMIN:
 331   case ISD::UMAX:
 332   case ISD::UABSDIFF:
 333   case ISD::SABSDIFF:
 334     QueryType = Node->getValueType(0);
 335     break;
 336   case ISD::FP_ROUND_INREG:
 337     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 338     break;
 339   case ISD::SINT_TO_FP:
 340   case ISD::UINT_TO_FP:
 341     QueryType = Node->getOperand(0).getValueType();
 342     break;
 343   case ISD::MSCATTER:
 344     QueryType = cast<MaskedScatterSDNode>(Node)->getValue().getValueType();
 345     break;
 346   }
 347
 348   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 349   case TargetLowering::Promote:
 350     Result = Promote(Op);
 351     Changed = true;
 352     break;
 353   case TargetLowering::Legal:
 354     break;
 355   case TargetLowering::Custom: {
 356     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 357     if (Tmp1.getNode()) {
 358       Result = Tmp1;
 359       break;
 360     }
 361     // FALL THROUGH
 362   }
 363   case TargetLowering::Expand:
 364     Result = Expand(Op);
 365   }
 366
 367   // Make sure that the generated code is itself legal.
 368   if (Result != Op) {
 369     Result = LegalizeOp(Result);
 370     Changed = true;
 371   }
 372
 373   // Note that LegalizeOp may be reentered even from single-use nodes, which
 374   // means that we always must cache transformed nodes.
 375   AddLegalizedOperand(Op, Result);
 376   return Result;
 377 }
 378
 379 SDValue VectorLegalizer::Promote(SDValue Op) {
 380   // For a few operations there is a specific concept for promotion based on
 381   // the operand's type.
 382   switch (Op.getOpcode()) {
 383   case ISD::SINT_TO_FP:
 384   case ISD::UINT_TO_FP:
 385     // "Promote" the operation by extending the operand.
 386     return PromoteINT_TO_FP(Op);
 387   case ISD::FP_TO_UINT:
 388   case ISD::FP_TO_SINT:
 389     // Promote the operation by extending the operand.
 390     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 391   }
 392
 393   // There are currently two cases of vector promotion:
 394   // 1) Bitcasting a vector of integers to a different type to a vector of the
 395   //    same overall length. For example, x86 promotes ISD::AND v2i32 to v1i64.
 396   // 2) Extending a vector of floats to a vector of the same number of larger
 397   //    floats. For example, AArch64 promotes ISD::FADD on v4f16 to v4f32.
 398   MVT VT = Op.getSimpleValueType();
 399   assert(Op.getNode()->getNumValues() == 1 &&
 400          "Can't promote a vector with multiple results!");
 401   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 402   SDLoc dl(Op);
 403   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 404
 405   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 406     if (Op.getOperand(j).getValueType().isVector())
 407       if (Op.getOperand(j)
 408               .getValueType()
 409               .getVectorElementType()
 410               .isFloatingPoint() &&
 411           NVT.isVector() && NVT.getVectorElementType().isFloatingPoint())
 412         Operands[j] = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Op.getOperand(j));
 413       else
 414         Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 415     else
 416       Operands[j] = Op.getOperand(j);
 417   }
 418
 419   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands, Op.getNode()->getFlags());
 420   if ((VT.isFloatingPoint() && NVT.isFloatingPoint()) ||
 421       (VT.isVector() && VT.getVectorElementType().isFloatingPoint() &&
 422        NVT.isVector() && NVT.getVectorElementType().isFloatingPoint()))
 423     return DAG.getNode(ISD::FP_ROUND, dl, VT, Op, DAG.getIntPtrConstant(0, dl));
 424   else
 425     return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 426 }
 427
 428 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 429   // INT_TO_FP operations may require the input operand be promoted even
 430   // when the type is otherwise legal.
 431   EVT VT = Op.getOperand(0).getValueType();
 432   assert(Op.getNode()->getNumValues() == 1 &&
 433          "Can't promote a vector with multiple results!");
 434
 435   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 436   // by widening the vector w/ the same element width and twice the number
 437   // of elements. We want the other way around, the same number of elements,
 438   // each twice the width.
 439   //
 440   // Increase the bitwidth of the element to the next pow-of-two
 441   // (which is greater than 8 bits).
 442
 443   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 444   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 445   SDLoc dl(Op);
 446   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 447
 448   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 449     ISD::SIGN_EXTEND;
 450   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 451     if (Op.getOperand(j).getValueType().isVector())
 452       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 453     else
 454       Operands[j] = Op.getOperand(j);
 455   }
 456
 457   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 458 }
 459
 460 // For FP_TO_INT we promote the result type to a vector type with wider
 461 // elements and then truncate the result.  This is different from the default
 462 // PromoteVector which uses bitcast to promote thus assumning that the
 463 // promoted vector type has the same overall size.
 464 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 465   assert(Op.getNode()->getNumValues() == 1 &&
 466          "Can't promote a vector with multiple results!");
 467   EVT VT = Op.getValueType();
 468
 469   EVT NewVT;
 470   unsigned NewOpc;
 471   while (1) {
 472     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 473     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 474     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 475       NewOpc = ISD::FP_TO_SINT;
 476       break;
 477     }
 478     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 479       NewOpc = ISD::FP_TO_UINT;
 480       break;
 481     }
 482   }
 483
 484   SDLoc loc(Op);
 485   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 486   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 487 }
 488
 489
 490 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 491   SDLoc dl(Op);
 492   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 493   SDValue Chain = LD->getChain();
 494   SDValue BasePTR = LD->getBasePtr();
 495   EVT SrcVT = LD->getMemoryVT();
 496   ISD::LoadExtType ExtType = LD->getExtensionType();
 497
 498   SmallVector<SDValue, 8> Vals;
 499   SmallVector<SDValue, 8> LoadChains;
 500   unsigned NumElem = SrcVT.getVectorNumElements();
 501
 502   EVT SrcEltVT = SrcVT.getScalarType();
 503   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 504
 505   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 506     // When elements in a vector is not byte-addressable, we cannot directly
 507     // load each element by advancing pointer, which could only address bytes.
 508     // Instead, we load all significant words, mask bits off, and concatenate
 509     // them to form each element. Finally, they are extended to destination
 510     // scalar type to build the destination vector.
 511     EVT WideVT = TLI.getPointerTy(DAG.getDataLayout());
 512
 513     assert(WideVT.isRound() &&
 514            "Could not handle the sophisticated case when the widest integer is"
 515            " not power of 2.");
 516     assert(WideVT.bitsGE(SrcEltVT) &&
 517            "Type is not legalized?");
 518
 519     unsigned WideBytes = WideVT.getStoreSize();
 520     unsigned Offset = 0;
 521     unsigned RemainingBytes = SrcVT.getStoreSize();
 522     SmallVector<SDValue, 8> LoadVals;
 523
 524     while (RemainingBytes > 0) {
 525       SDValue ScalarLoad;
 526       unsigned LoadBytes = WideBytes;
 527
 528       if (RemainingBytes >= LoadBytes) {
 529         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 530                                  LD->getPointerInfo().getWithOffset(Offset),
 531                                  LD->isVolatile(), LD->isNonTemporal(),
 532                                  LD->isInvariant(),
 533                                  MinAlign(LD->getAlignment(), Offset),
 534                                  LD->getAAInfo());
 535       } else {
 536         EVT LoadVT = WideVT;
 537         while (RemainingBytes < LoadBytes) {
 538           LoadBytes >>= 1; // Reduce the load size by half.
 539           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 540         }
 541         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 542                                     LD->getPointerInfo().getWithOffset(Offset),
 543                                     LoadVT, LD->isVolatile(),
 544                                     LD->isNonTemporal(), LD->isInvariant(),
 545                                     MinAlign(LD->getAlignment(), Offset),
 546                                     LD->getAAInfo());
 547       }
 548
 549       RemainingBytes -= LoadBytes;
 550       Offset += LoadBytes;
 551       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 552                             DAG.getConstant(LoadBytes, dl,
 553                                             BasePTR.getValueType()));
 554
 555       LoadVals.push_back(ScalarLoad.getValue(0));
 556       LoadChains.push_back(ScalarLoad.getValue(1));
 557     }
 558
 559     // Extract bits, pack and extend/trunc them into destination type.
 560     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 561     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, dl, WideVT);
 562
 563     unsigned BitOffset = 0;
 564     unsigned WideIdx = 0;
 565     unsigned WideBits = WideVT.getSizeInBits();
 566
 567     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 568       SDValue Lo, Hi, ShAmt;
 569
 570       if (BitOffset < WideBits) {
 571         ShAmt = DAG.getConstant(
 572             BitOffset, dl, TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 573         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 574         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 575       }
 576
 577       BitOffset += SrcEltBits;
 578       if (BitOffset >= WideBits) {
 579         WideIdx++;
 580         BitOffset -= WideBits;
 581         if (BitOffset > 0) {
 582           ShAmt = DAG.getConstant(
 583               SrcEltBits - BitOffset, dl,
 584               TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 585           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 586           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 587         }
 588       }
 589
 590       if (Hi.getNode())
 591         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 592
 593       switch (ExtType) {
 594       default: llvm_unreachable("Unknown extended-load op!");
 595       case ISD::EXTLOAD:
 596         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 597         break;
 598       case ISD::ZEXTLOAD:
 599         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 600         break;
 601       case ISD::SEXTLOAD:
 602         ShAmt =
 603             DAG.getConstant(WideBits - SrcEltBits, dl,
 604                             TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 605         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 606         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 607         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 608         break;
 609       }
 610       Vals.push_back(Lo);
 611     }
 612   } else {
 613     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 614
 615     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 616       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 617                 Op.getNode()->getValueType(0).getScalarType(),
 618                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 619                 SrcVT.getScalarType(),
 620                 LD->isVolatile(), LD->isNonTemporal(), LD->isInvariant(),
 621                 MinAlign(LD->getAlignment(), Idx * Stride), LD->getAAInfo());
 622
 623       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 624                          DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 625
 626       Vals.push_back(ScalarLoad.getValue(0));
 627       LoadChains.push_back(ScalarLoad.getValue(1));
 628     }
 629   }
 630
 631   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 632   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 633                               Op.getNode()->getValueType(0), Vals);
 634
 635   AddLegalizedOperand(Op.getValue(0), Value);
 636   AddLegalizedOperand(Op.getValue(1), NewChain);
 637
 638   return (Op.getResNo() ? NewChain : Value);
 639 }
 640
 641 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 642   SDLoc dl(Op);
 643   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 644   SDValue Chain = ST->getChain();
 645   SDValue BasePTR = ST->getBasePtr();
 646   SDValue Value = ST->getValue();
 647   EVT StVT = ST->getMemoryVT();
 648
 649   unsigned Alignment = ST->getAlignment();
 650   bool isVolatile = ST->isVolatile();
 651   bool isNonTemporal = ST->isNonTemporal();
 652   AAMDNodes AAInfo = ST->getAAInfo();
 653
 654   unsigned NumElem = StVT.getVectorNumElements();
 655   // The type of the data we want to save
 656   EVT RegVT = Value.getValueType();
 657   EVT RegSclVT = RegVT.getScalarType();
 658   // The type of data as saved in memory.
 659   EVT MemSclVT = StVT.getScalarType();
 660
 661   // Cast floats into integers
 662   unsigned ScalarSize = MemSclVT.getSizeInBits();
 663
 664   // Round odd types to the next pow of two.
 665   if (!isPowerOf2_32(ScalarSize))
 666     ScalarSize = NextPowerOf2(ScalarSize);
 667
 668   // Store Stride in bytes
 669   unsigned Stride = ScalarSize/8;
 670   // Extract each of the elements from the original vector
 671   // and save them into memory individually.
 672   SmallVector<SDValue, 8> Stores;
 673   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 674     SDValue Ex = DAG.getNode(
 675         ISD::EXTRACT_VECTOR_ELT, dl, RegSclVT, Value,
 676         DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
 677
 678     // This scalar TruncStore may be illegal, but we legalize it later.
 679     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 680                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 681                isVolatile, isNonTemporal, MinAlign(Alignment, Idx*Stride),
 682                AAInfo);
 683
 684     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 685                           DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 686
 687     Stores.push_back(Store);
 688   }
 689   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 690   AddLegalizedOperand(Op, TF);
 691   return TF;
 692 }
 693
 694 SDValue VectorLegalizer::Expand(SDValue Op) {
 695   switch (Op->getOpcode()) {
 696   case ISD::SIGN_EXTEND_INREG:
 697     return ExpandSEXTINREG(Op);
 698   case ISD::ANY_EXTEND_VECTOR_INREG:
 699     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 700   case ISD::SIGN_EXTEND_VECTOR_INREG:
 701     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 702   case ISD::ZERO_EXTEND_VECTOR_INREG:
 703     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 704   case ISD::BSWAP:
 705     return ExpandBSWAP(Op);
 706   case ISD::VSELECT:
 707     return ExpandVSELECT(Op);
 708   case ISD::SELECT:
 709     return ExpandSELECT(Op);
 710   case ISD::UINT_TO_FP:
 711     return ExpandUINT_TO_FLOAT(Op);
 712   case ISD::FNEG:
 713     return ExpandFNEG(Op);
 714   case ISD::SETCC:
 715     return UnrollVSETCC(Op);
 716   case ISD::UABSDIFF:
 717   case ISD::SABSDIFF:
 718     return ExpandABSDIFF(Op);
 719   default:
 720     return DAG.UnrollVectorOp(Op.getNode());
 721   }
 722 }
 723
 724 SDValue VectorLegalizer::ExpandABSDIFF(SDValue Op) {
 725   SDLoc dl(Op);
 726   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
 727   EVT VT = Op.getValueType();
 728   SDNodeFlags Flags;
 729   Flags.setNoSignedWrap(Op->getOpcode() == ISD::SABSDIFF);
 730
 731   Tmp2 = Op.getOperand(0);
 732   Tmp3 = Op.getOperand(1);
 733   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp3, &Flags);
 734   Tmp2 =
 735       DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, dl, VT), Tmp1, &Flags);
 736   Tmp4 = DAG.getNode(
 737       ISD::SETCC, dl,
 738       TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT), Tmp2,
 739       DAG.getConstant(0, dl, VT),
 740       DAG.getCondCode(Op->getOpcode() == ISD::SABSDIFF ? ISD::SETLT
 741                                                        : ISD::SETULT));
 742   Tmp1 = DAG.getNode(ISD::VSELECT, dl, VT, Tmp4, Tmp1, Tmp2);
 743   return Tmp1;
 744 }
 745
 746 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 747   // Lower a select instruction where the condition is a scalar and the
 748   // operands are vectors. Lower this select to VSELECT and implement it
 749   // using XOR AND OR. The selector bit is broadcasted.
 750   EVT VT = Op.getValueType();
 751   SDLoc DL(Op);
 752
 753   SDValue Mask = Op.getOperand(0);
 754   SDValue Op1 = Op.getOperand(1);
 755   SDValue Op2 = Op.getOperand(2);
 756
 757   assert(VT.isVector() && !Mask.getValueType().isVector()
 758          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 759
 760   unsigned NumElem = VT.getVectorNumElements();
 761
 762   // If we can't even use the basic vector operations of
 763   // AND,OR,XOR, we will have to scalarize the op.
 764   // Notice that the operation may be 'promoted' which means that it is
 765   // 'bitcasted' to another type which is handled.
 766   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 767   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 768       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 769       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 770       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 771     return DAG.UnrollVectorOp(Op.getNode());
 772
 773   // Generate a mask operand.
 774   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 775
 776   // What is the size of each element in the vector mask.
 777   EVT BitTy = MaskTy.getScalarType();
 778
 779   Mask = DAG.getSelect(DL, BitTy, Mask,
 780           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), DL,
 781                           BitTy),
 782           DAG.getConstant(0, DL, BitTy));
 783
 784   // Broadcast the mask so that the entire vector is all-one or all zero.
 785   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 786   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 787
 788   // Bitcast the operands to be the same type as the mask.
 789   // This is needed when we select between FP types because
 790   // the mask is a vector of integers.
 791   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 792   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 793
 794   SDValue AllOnes = DAG.getConstant(
 795             APInt::getAllOnesValue(BitTy.getSizeInBits()), DL, MaskTy);
 796   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 797
 798   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 799   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 800   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 801   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 802 }
 803
 804 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 805   EVT VT = Op.getValueType();
 806
 807   // Make sure that the SRA and SHL instructions are available.
 808   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 809       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 810     return DAG.UnrollVectorOp(Op.getNode());
 811
 812   SDLoc DL(Op);
 813   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 814
 815   unsigned BW = VT.getScalarType().getSizeInBits();
 816   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 817   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, DL, VT);
 818
 819   Op = Op.getOperand(0);
 820   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 821   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 822 }
 823
 824 // Generically expand a vector anyext in register to a shuffle of the relevant
 825 // lanes into the appropriate locations, with other lanes left undef.
 826 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 827   SDLoc DL(Op);
 828   EVT VT = Op.getValueType();
 829   int NumElements = VT.getVectorNumElements();
 830   SDValue Src = Op.getOperand(0);
 831   EVT SrcVT = Src.getValueType();
 832   int NumSrcElements = SrcVT.getVectorNumElements();
 833
 834   // Build a base mask of undef shuffles.
 835   SmallVector<int, 16> ShuffleMask;
 836   ShuffleMask.resize(NumSrcElements, -1);
 837
 838   // Place the extended lanes into the correct locations.
 839   int ExtLaneScale = NumSrcElements / NumElements;
 840   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 841   for (int i = 0; i < NumElements; ++i)
 842     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 843
 844   return DAG.getNode(
 845       ISD::BITCAST, DL, VT,
 846       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 847 }
 848
 849 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 850   SDLoc DL(Op);
 851   EVT VT = Op.getValueType();
 852   SDValue Src = Op.getOperand(0);
 853   EVT SrcVT = Src.getValueType();
 854
 855   // First build an any-extend node which can be legalized above when we
 856   // recurse through it.
 857   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 858
 859   // Now we need sign extend. Do this by shifting the elements. Even if these
 860   // aren't legal operations, they have a better chance of being legalized
 861   // without full scalarization than the sign extension does.
 862   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 863   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 864   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, DL, VT);
 865   return DAG.getNode(ISD::SRA, DL, VT,
 866                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 867                      ShiftAmount);
 868 }
 869
 870 // Generically expand a vector zext in register to a shuffle of the relevant
 871 // lanes into the appropriate locations, a blend of zero into the high bits,
 872 // and a bitcast to the wider element type.
 873 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 874   SDLoc DL(Op);
 875   EVT VT = Op.getValueType();
 876   int NumElements = VT.getVectorNumElements();
 877   SDValue Src = Op.getOperand(0);
 878   EVT SrcVT = Src.getValueType();
 879   int NumSrcElements = SrcVT.getVectorNumElements();
 880
 881   // Build up a zero vector to blend into this one.
 882   EVT SrcScalarVT = SrcVT.getScalarType();
 883   SDValue ScalarZero = DAG.getTargetConstant(0, DL, SrcScalarVT);
 884   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 885   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 886
 887   // Shuffle the incoming lanes into the correct position, and pull all other
 888   // lanes from the zero vector.
 889   SmallVector<int, 16> ShuffleMask;
 890   ShuffleMask.reserve(NumSrcElements);
 891   for (int i = 0; i < NumSrcElements; ++i)
 892     ShuffleMask.push_back(i);
 893
 894   int ExtLaneScale = NumSrcElements / NumElements;
 895   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 896   for (int i = 0; i < NumElements; ++i)
 897     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 898
 899   return DAG.getNode(ISD::BITCAST, DL, VT,
 900                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 901 }
 902
 903 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 904   EVT VT = Op.getValueType();
 905
 906   // Generate a byte wise shuffle mask for the BSWAP.
 907   SmallVector<int, 16> ShuffleMask;
 908   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 909   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 910     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 911       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 912
 913   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 914
 915   // Only emit a shuffle if the mask is legal.
 916   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 917     return DAG.UnrollVectorOp(Op.getNode());
 918
 919   SDLoc DL(Op);
 920   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 921   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 922                             ShuffleMask.data());
 923   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 924 }
 925
 926 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 927   // Implement VSELECT in terms of XOR, AND, OR
 928   // on platforms which do not support blend natively.
 929   SDLoc DL(Op);
 930
 931   SDValue Mask = Op.getOperand(0);
 932   SDValue Op1 = Op.getOperand(1);
 933   SDValue Op2 = Op.getOperand(2);
 934
 935   EVT VT = Mask.getValueType();
 936
 937   // If we can't even use the basic vector operations of
 938   // AND,OR,XOR, we will have to scalarize the op.
 939   // Notice that the operation may be 'promoted' which means that it is
 940   // 'bitcasted' to another type which is handled.
 941   // This operation also isn't safe with AND, OR, XOR when the boolean
 942   // type is 0/1 as we need an all ones vector constant to mask with.
 943   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 944   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 945       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 946       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 947       TLI.getBooleanContents(Op1.getValueType()) !=
 948           TargetLowering::ZeroOrNegativeOneBooleanContent)
 949     return DAG.UnrollVectorOp(Op.getNode());
 950
 951   // If the mask and the type are different sizes, unroll the vector op. This
 952   // can occur when getSetCCResultType returns something that is different in
 953   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 954   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 955     return DAG.UnrollVectorOp(Op.getNode());
 956
 957   // Bitcast the operands to be the same type as the mask.
 958   // This is needed when we select between FP types because
 959   // the mask is a vector of integers.
 960   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 961   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 962
 963   SDValue AllOnes = DAG.getConstant(
 964     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), DL, VT);
 965   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 966
 967   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 968   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 969   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 970   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 971 }
 972
 973 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 974   EVT VT = Op.getOperand(0).getValueType();
 975   SDLoc DL(Op);
 976
 977   // Make sure that the SINT_TO_FP and SRL instructions are available.
 978   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 979       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 980     return DAG.UnrollVectorOp(Op.getNode());
 981
 982  EVT SVT = VT.getScalarType();
 983   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 984       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 985
 986   unsigned BW = SVT.getSizeInBits();
 987   SDValue HalfWord = DAG.getConstant(BW/2, DL, VT);
 988
 989   // Constants to clear the upper part of the word.
 990   // Notice that we can also use SHL+SHR, but using a constant is slightly
 991   // faster on x86.
 992   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 993   SDValue HalfWordMask = DAG.getConstant(HWMask, DL, VT);
 994
 995   // Two to the power of half-word-size.
 996   SDValue TWOHW = DAG.getConstantFP(1 << (BW/2), DL, Op.getValueType());
 997
 998   // Clear upper part of LO, lower HI
 999   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
1000   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
1001
1002   // Convert hi and lo to floats
1003   // Convert the hi part back to the upper values
1004   // TODO: Can any fast-math-flags be set on these nodes?
1005   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
1006           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
1007   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
1008
1009   // Add the two halves
1010   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
1011 }
1012
1013
1014 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
1015   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
1016     SDLoc DL(Op);
1017     SDValue Zero = DAG.getConstantFP(-0.0, DL, Op.getValueType());
1018     // TODO: If FNEG had fast-math-flags, they'd get propagated to this FSUB.
1019     return DAG.getNode(ISD::FSUB, DL, Op.getValueType(),
1020                        Zero, Op.getOperand(0));
1021   }
1022   return DAG.UnrollVectorOp(Op.getNode());
1023 }
1024
1025 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
1026   EVT VT = Op.getValueType();
1027   unsigned NumElems = VT.getVectorNumElements();
1028   EVT EltVT = VT.getVectorElementType();
1029   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
1030   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
1031   SDLoc dl(Op);
1032   SmallVector<SDValue, 8> Ops(NumElems);
1033   for (unsigned i = 0; i < NumElems; ++i) {
1034     SDValue LHSElem = DAG.getNode(
1035         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
1036         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1037     SDValue RHSElem = DAG.getNode(
1038         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
1039         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1040     Ops[i] = DAG.getNode(ISD::SETCC, dl,
1041                          TLI.getSetCCResultType(DAG.getDataLayout(),
1042                                                 *DAG.getContext(), TmpEltVT),
1043                          LHSElem, RHSElem, CC);
1044     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
1045                            DAG.getConstant(APInt::getAllOnesValue
1046                                            (EltVT.getSizeInBits()), dl, EltVT),
1047                            DAG.getConstant(0, dl, EltVT));
1048   }
1049   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
1050 }
1051
1052 }
1053
1054 bool SelectionDAG::LegalizeVectors() {
1055   return VectorLegalizer(*this).Run();
1056 }