lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108
 109   /// \brief Implements vector promotion.
 110   ///
 111   /// This is essentially just bitcasting the operands to a different type and
 112   /// bitcasting the result back to the original type.
 113   SDValue Promote(SDValue Op);
 114
 115   /// \brief Implements [SU]INT_TO_FP vector promotion.
 116   ///
 117   /// This is a [zs]ext of the input operand to the next size up.
 118   SDValue PromoteINT_TO_FP(SDValue Op);
 119
 120   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 121   ///
 122   /// It is promoted to the next size up integer type.  The result is then
 123   /// truncated back to the original type.
 124   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 125
 126 public:
 127   /// \brief Begin legalizer the vector operations in the DAG.
 128   bool Run();
 129   VectorLegalizer(SelectionDAG& dag) :
 130       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 131 };
 132
 133 bool VectorLegalizer::Run() {
 134   // Before we start legalizing vector nodes, check if there are any vectors.
 135   bool HasVectors = false;
 136   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 137        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 138     // Check if the values of the nodes contain vectors. We don't need to check
 139     // the operands because we are going to check their values at some point.
 140     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 141          J != E; ++J)
 142       HasVectors |= J->isVector();
 143
 144     // If we found a vector node we can start the legalization.
 145     if (HasVectors)
 146       break;
 147   }
 148
 149   // If this basic block has no vectors then no need to legalize vectors.
 150   if (!HasVectors)
 151     return false;
 152
 153   // The legalize process is inherently a bottom-up recursive process (users
 154   // legalize their uses before themselves).  Given infinite stack space, we
 155   // could just start legalizing on the root and traverse the whole graph.  In
 156   // practice however, this causes us to run out of stack space on large basic
 157   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 158   // node is only legalized after all of its operands are legalized.
 159   DAG.AssignTopologicalOrder();
 160   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 161        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 162     LegalizeOp(SDValue(I, 0));
 163
 164   // Finally, it's possible the root changed.  Get the new root.
 165   SDValue OldRoot = DAG.getRoot();
 166   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 167   DAG.setRoot(LegalizedNodes[OldRoot]);
 168
 169   LegalizedNodes.clear();
 170
 171   // Remove dead nodes now.
 172   DAG.RemoveDeadNodes();
 173
 174   return Changed;
 175 }
 176
 177 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 178   // Generic legalization: just pass the operand through.
 179   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 180     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 181   return Result.getValue(Op.getResNo());
 182 }
 183
 184 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 185   // Note that LegalizeOp may be reentered even from single-use nodes, which
 186   // means that we always must cache transformed nodes.
 187   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 188   if (I != LegalizedNodes.end()) return I->second;
 189
 190   SDNode* Node = Op.getNode();
 191
 192   // Legalize the operands
 193   SmallVector<SDValue, 8> Ops;
 194   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 195     Ops.push_back(LegalizeOp(Node->getOperand(i)));
 196
 197   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 198
 199   if (Op.getOpcode() == ISD::LOAD) {
 200     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 201     ISD::LoadExtType ExtType = LD->getExtensionType();
 202     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 203       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getMemoryVT())) {
 204       default: llvm_unreachable("This action is not supported yet!");
 205       case TargetLowering::Legal:
 206         return TranslateLegalizeResults(Op, Result);
 207       case TargetLowering::Custom:
 208         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 209           Changed = true;
 210           if (Lowered->getNumValues() != Op->getNumValues()) {
 211             // This expanded to something other than the load. Assume the
 212             // lowering code took care of any chain values, and just handle the
 213             // returned value.
 214             assert(Result.getValue(1).use_empty() &&
 215                    "There are still live users of the old chain!");
 216             return LegalizeOp(Lowered);
 217           } else {
 218             return TranslateLegalizeResults(Op, Lowered);
 219           }
 220         }
 221       case TargetLowering::Expand:
 222         Changed = true;
 223         return LegalizeOp(ExpandLoad(Op));
 224       }
 225   } else if (Op.getOpcode() == ISD::STORE) {
 226     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 227     EVT StVT = ST->getMemoryVT();
 228     MVT ValVT = ST->getValue().getSimpleValueType();
 229     if (StVT.isVector() && ST->isTruncatingStore())
 230       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 231       default: llvm_unreachable("This action is not supported yet!");
 232       case TargetLowering::Legal:
 233         return TranslateLegalizeResults(Op, Result);
 234       case TargetLowering::Custom:
 235         Changed = true;
 236         return TranslateLegalizeResults(Op, TLI.LowerOperation(Result, DAG));
 237       case TargetLowering::Expand:
 238         Changed = true;
 239         return LegalizeOp(ExpandStore(Op));
 240       }
 241   }
 242
 243   bool HasVectorValue = false;
 244   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 245        J != E;
 246        ++J)
 247     HasVectorValue |= J->isVector();
 248   if (!HasVectorValue)
 249     return TranslateLegalizeResults(Op, Result);
 250
 251   EVT QueryType;
 252   switch (Op.getOpcode()) {
 253   default:
 254     return TranslateLegalizeResults(Op, Result);
 255   case ISD::ADD:
 256   case ISD::SUB:
 257   case ISD::MUL:
 258   case ISD::SDIV:
 259   case ISD::UDIV:
 260   case ISD::SREM:
 261   case ISD::UREM:
 262   case ISD::FADD:
 263   case ISD::FSUB:
 264   case ISD::FMUL:
 265   case ISD::FDIV:
 266   case ISD::FREM:
 267   case ISD::AND:
 268   case ISD::OR:
 269   case ISD::XOR:
 270   case ISD::SHL:
 271   case ISD::SRA:
 272   case ISD::SRL:
 273   case ISD::ROTL:
 274   case ISD::ROTR:
 275   case ISD::BSWAP:
 276   case ISD::CTLZ:
 277   case ISD::CTTZ:
 278   case ISD::CTLZ_ZERO_UNDEF:
 279   case ISD::CTTZ_ZERO_UNDEF:
 280   case ISD::CTPOP:
 281   case ISD::SELECT:
 282   case ISD::VSELECT:
 283   case ISD::SELECT_CC:
 284   case ISD::SETCC:
 285   case ISD::ZERO_EXTEND:
 286   case ISD::ANY_EXTEND:
 287   case ISD::TRUNCATE:
 288   case ISD::SIGN_EXTEND:
 289   case ISD::FP_TO_SINT:
 290   case ISD::FP_TO_UINT:
 291   case ISD::FNEG:
 292   case ISD::FABS:
 293   case ISD::FCOPYSIGN:
 294   case ISD::FSQRT:
 295   case ISD::FSIN:
 296   case ISD::FCOS:
 297   case ISD::FPOWI:
 298   case ISD::FPOW:
 299   case ISD::FLOG:
 300   case ISD::FLOG2:
 301   case ISD::FLOG10:
 302   case ISD::FEXP:
 303   case ISD::FEXP2:
 304   case ISD::FCEIL:
 305   case ISD::FTRUNC:
 306   case ISD::FRINT:
 307   case ISD::FNEARBYINT:
 308   case ISD::FROUND:
 309   case ISD::FFLOOR:
 310   case ISD::FP_ROUND:
 311   case ISD::FP_EXTEND:
 312   case ISD::FMA:
 313   case ISD::SIGN_EXTEND_INREG:
 314   case ISD::ANY_EXTEND_VECTOR_INREG:
 315   case ISD::SIGN_EXTEND_VECTOR_INREG:
 316   case ISD::ZERO_EXTEND_VECTOR_INREG:
 317     QueryType = Node->getValueType(0);
 318     break;
 319   case ISD::FP_ROUND_INREG:
 320     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 321     break;
 322   case ISD::SINT_TO_FP:
 323   case ISD::UINT_TO_FP:
 324     QueryType = Node->getOperand(0).getValueType();
 325     break;
 326   }
 327
 328   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 329   case TargetLowering::Promote:
 330     Result = Promote(Op);
 331     Changed = true;
 332     break;
 333   case TargetLowering::Legal:
 334     break;
 335   case TargetLowering::Custom: {
 336     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 337     if (Tmp1.getNode()) {
 338       Result = Tmp1;
 339       break;
 340     }
 341     // FALL THROUGH
 342   }
 343   case TargetLowering::Expand:
 344     Result = Expand(Op);
 345   }
 346
 347   // Make sure that the generated code is itself legal.
 348   if (Result != Op) {
 349     Result = LegalizeOp(Result);
 350     Changed = true;
 351   }
 352
 353   // Note that LegalizeOp may be reentered even from single-use nodes, which
 354   // means that we always must cache transformed nodes.
 355   AddLegalizedOperand(Op, Result);
 356   return Result;
 357 }
 358
 359 SDValue VectorLegalizer::Promote(SDValue Op) {
 360   // For a few operations there is a specific concept for promotion based on
 361   // the operand's type.
 362   switch (Op.getOpcode()) {
 363   case ISD::SINT_TO_FP:
 364   case ISD::UINT_TO_FP:
 365     // "Promote" the operation by extending the operand.
 366     return PromoteINT_TO_FP(Op);
 367   case ISD::FP_TO_UINT:
 368   case ISD::FP_TO_SINT:
 369     // Promote the operation by extending the operand.
 370     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 371   }
 372
 373   // The rest of the time, vector "promotion" is basically just bitcasting and
 374   // doing the operation in a different type.  For example, x86 promotes
 375   // ISD::AND on v2i32 to v1i64.
 376   MVT VT = Op.getSimpleValueType();
 377   assert(Op.getNode()->getNumValues() == 1 &&
 378          "Can't promote a vector with multiple results!");
 379   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 380   SDLoc dl(Op);
 381   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 382
 383   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 384     if (Op.getOperand(j).getValueType().isVector())
 385       Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 386     else
 387       Operands[j] = Op.getOperand(j);
 388   }
 389
 390   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 391
 392   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 393 }
 394
 395 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 396   // INT_TO_FP operations may require the input operand be promoted even
 397   // when the type is otherwise legal.
 398   EVT VT = Op.getOperand(0).getValueType();
 399   assert(Op.getNode()->getNumValues() == 1 &&
 400          "Can't promote a vector with multiple results!");
 401
 402   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 403   // by widening the vector w/ the same element width and twice the number
 404   // of elements. We want the other way around, the same number of elements,
 405   // each twice the width.
 406   //
 407   // Increase the bitwidth of the element to the next pow-of-two
 408   // (which is greater than 8 bits).
 409
 410   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 411   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 412   SDLoc dl(Op);
 413   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 414
 415   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 416     ISD::SIGN_EXTEND;
 417   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 418     if (Op.getOperand(j).getValueType().isVector())
 419       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 420     else
 421       Operands[j] = Op.getOperand(j);
 422   }
 423
 424   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 425 }
 426
 427 // For FP_TO_INT we promote the result type to a vector type with wider
 428 // elements and then truncate the result.  This is different from the default
 429 // PromoteVector which uses bitcast to promote thus assumning that the
 430 // promoted vector type has the same overall size.
 431 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 432   assert(Op.getNode()->getNumValues() == 1 &&
 433          "Can't promote a vector with multiple results!");
 434   EVT VT = Op.getValueType();
 435
 436   EVT NewVT;
 437   unsigned NewOpc;
 438   while (1) {
 439     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 440     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 441     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 442       NewOpc = ISD::FP_TO_SINT;
 443       break;
 444     }
 445     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 446       NewOpc = ISD::FP_TO_UINT;
 447       break;
 448     }
 449   }
 450
 451   SDLoc loc(Op);
 452   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 453   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 454 }
 455
 456
 457 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 458   SDLoc dl(Op);
 459   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 460   SDValue Chain = LD->getChain();
 461   SDValue BasePTR = LD->getBasePtr();
 462   EVT SrcVT = LD->getMemoryVT();
 463   ISD::LoadExtType ExtType = LD->getExtensionType();
 464
 465   SmallVector<SDValue, 8> Vals;
 466   SmallVector<SDValue, 8> LoadChains;
 467   unsigned NumElem = SrcVT.getVectorNumElements();
 468
 469   EVT SrcEltVT = SrcVT.getScalarType();
 470   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 471
 472   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 473     // When elements in a vector is not byte-addressable, we cannot directly
 474     // load each element by advancing pointer, which could only address bytes.
 475     // Instead, we load all significant words, mask bits off, and concatenate
 476     // them to form each element. Finally, they are extended to destination
 477     // scalar type to build the destination vector.
 478     EVT WideVT = TLI.getPointerTy();
 479
 480     assert(WideVT.isRound() &&
 481            "Could not handle the sophisticated case when the widest integer is"
 482            " not power of 2.");
 483     assert(WideVT.bitsGE(SrcEltVT) &&
 484            "Type is not legalized?");
 485
 486     unsigned WideBytes = WideVT.getStoreSize();
 487     unsigned Offset = 0;
 488     unsigned RemainingBytes = SrcVT.getStoreSize();
 489     SmallVector<SDValue, 8> LoadVals;
 490
 491     while (RemainingBytes > 0) {
 492       SDValue ScalarLoad;
 493       unsigned LoadBytes = WideBytes;
 494
 495       if (RemainingBytes >= LoadBytes) {
 496         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 497                                  LD->getPointerInfo().getWithOffset(Offset),
 498                                  LD->isVolatile(), LD->isNonTemporal(),
 499                                  LD->isInvariant(), LD->getAlignment(),
 500                                  LD->getAAInfo());
 501       } else {
 502         EVT LoadVT = WideVT;
 503         while (RemainingBytes < LoadBytes) {
 504           LoadBytes >>= 1; // Reduce the load size by half.
 505           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 506         }
 507         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 508                                     LD->getPointerInfo().getWithOffset(Offset),
 509                                     LoadVT, LD->isVolatile(),
 510                                     LD->isNonTemporal(), LD->getAlignment(),
 511                                     LD->getAAInfo());
 512       }
 513
 514       RemainingBytes -= LoadBytes;
 515       Offset += LoadBytes;
 516       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 517                             DAG.getConstant(LoadBytes, BasePTR.getValueType()));
 518
 519       LoadVals.push_back(ScalarLoad.getValue(0));
 520       LoadChains.push_back(ScalarLoad.getValue(1));
 521     }
 522
 523     // Extract bits, pack and extend/trunc them into destination type.
 524     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 525     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, WideVT);
 526
 527     unsigned BitOffset = 0;
 528     unsigned WideIdx = 0;
 529     unsigned WideBits = WideVT.getSizeInBits();
 530
 531     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 532       SDValue Lo, Hi, ShAmt;
 533
 534       if (BitOffset < WideBits) {
 535         ShAmt = DAG.getConstant(BitOffset, TLI.getShiftAmountTy(WideVT));
 536         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 537         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 538       }
 539
 540       BitOffset += SrcEltBits;
 541       if (BitOffset >= WideBits) {
 542         WideIdx++;
 543         Offset -= WideBits;
 544         if (Offset > 0) {
 545           ShAmt = DAG.getConstant(SrcEltBits - Offset,
 546                                   TLI.getShiftAmountTy(WideVT));
 547           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 548           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 549         }
 550       }
 551
 552       if (Hi.getNode())
 553         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 554
 555       switch (ExtType) {
 556       default: llvm_unreachable("Unknown extended-load op!");
 557       case ISD::EXTLOAD:
 558         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 559         break;
 560       case ISD::ZEXTLOAD:
 561         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 562         break;
 563       case ISD::SEXTLOAD:
 564         ShAmt = DAG.getConstant(WideBits - SrcEltBits,
 565                                 TLI.getShiftAmountTy(WideVT));
 566         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 567         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 568         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 569         break;
 570       }
 571       Vals.push_back(Lo);
 572     }
 573   } else {
 574     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 575
 576     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 577       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 578                 Op.getNode()->getValueType(0).getScalarType(),
 579                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 580                 SrcVT.getScalarType(),
 581                 LD->isVolatile(), LD->isNonTemporal(),
 582                 LD->getAlignment(), LD->getAAInfo());
 583
 584       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 585                          DAG.getConstant(Stride, BasePTR.getValueType()));
 586
 587       Vals.push_back(ScalarLoad.getValue(0));
 588       LoadChains.push_back(ScalarLoad.getValue(1));
 589     }
 590   }
 591
 592   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 593   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 594                               Op.getNode()->getValueType(0), Vals);
 595
 596   AddLegalizedOperand(Op.getValue(0), Value);
 597   AddLegalizedOperand(Op.getValue(1), NewChain);
 598
 599   return (Op.getResNo() ? NewChain : Value);
 600 }
 601
 602 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 603   SDLoc dl(Op);
 604   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 605   SDValue Chain = ST->getChain();
 606   SDValue BasePTR = ST->getBasePtr();
 607   SDValue Value = ST->getValue();
 608   EVT StVT = ST->getMemoryVT();
 609
 610   unsigned Alignment = ST->getAlignment();
 611   bool isVolatile = ST->isVolatile();
 612   bool isNonTemporal = ST->isNonTemporal();
 613   AAMDNodes AAInfo = ST->getAAInfo();
 614
 615   unsigned NumElem = StVT.getVectorNumElements();
 616   // The type of the data we want to save
 617   EVT RegVT = Value.getValueType();
 618   EVT RegSclVT = RegVT.getScalarType();
 619   // The type of data as saved in memory.
 620   EVT MemSclVT = StVT.getScalarType();
 621
 622   // Cast floats into integers
 623   unsigned ScalarSize = MemSclVT.getSizeInBits();
 624
 625   // Round odd types to the next pow of two.
 626   if (!isPowerOf2_32(ScalarSize))
 627     ScalarSize = NextPowerOf2(ScalarSize);
 628
 629   // Store Stride in bytes
 630   unsigned Stride = ScalarSize/8;
 631   // Extract each of the elements from the original vector
 632   // and save them into memory individually.
 633   SmallVector<SDValue, 8> Stores;
 634   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 635     SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
 636                RegSclVT, Value, DAG.getConstant(Idx, TLI.getVectorIdxTy()));
 637
 638     // This scalar TruncStore may be illegal, but we legalize it later.
 639     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 640                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 641                isVolatile, isNonTemporal, Alignment, AAInfo);
 642
 643     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 644                                DAG.getConstant(Stride, BasePTR.getValueType()));
 645
 646     Stores.push_back(Store);
 647   }
 648   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 649   AddLegalizedOperand(Op, TF);
 650   return TF;
 651 }
 652
 653 SDValue VectorLegalizer::Expand(SDValue Op) {
 654   switch (Op->getOpcode()) {
 655   case ISD::SIGN_EXTEND_INREG:
 656     return ExpandSEXTINREG(Op);
 657   case ISD::ANY_EXTEND_VECTOR_INREG:
 658     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 659   case ISD::SIGN_EXTEND_VECTOR_INREG:
 660     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 661   case ISD::ZERO_EXTEND_VECTOR_INREG:
 662     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 663   case ISD::BSWAP:
 664     return ExpandBSWAP(Op);
 665   case ISD::VSELECT:
 666     return ExpandVSELECT(Op);
 667   case ISD::SELECT:
 668     return ExpandSELECT(Op);
 669   case ISD::UINT_TO_FP:
 670     return ExpandUINT_TO_FLOAT(Op);
 671   case ISD::FNEG:
 672     return ExpandFNEG(Op);
 673   case ISD::SETCC:
 674     return UnrollVSETCC(Op);
 675   default:
 676     return DAG.UnrollVectorOp(Op.getNode());
 677   }
 678 }
 679
 680 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 681   // Lower a select instruction where the condition is a scalar and the
 682   // operands are vectors. Lower this select to VSELECT and implement it
 683   // using XOR AND OR. The selector bit is broadcasted.
 684   EVT VT = Op.getValueType();
 685   SDLoc DL(Op);
 686
 687   SDValue Mask = Op.getOperand(0);
 688   SDValue Op1 = Op.getOperand(1);
 689   SDValue Op2 = Op.getOperand(2);
 690
 691   assert(VT.isVector() && !Mask.getValueType().isVector()
 692          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 693
 694   unsigned NumElem = VT.getVectorNumElements();
 695
 696   // If we can't even use the basic vector operations of
 697   // AND,OR,XOR, we will have to scalarize the op.
 698   // Notice that the operation may be 'promoted' which means that it is
 699   // 'bitcasted' to another type which is handled.
 700   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 701   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 702       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 703       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 704       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 705     return DAG.UnrollVectorOp(Op.getNode());
 706
 707   // Generate a mask operand.
 708   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 709
 710   // What is the size of each element in the vector mask.
 711   EVT BitTy = MaskTy.getScalarType();
 712
 713   Mask = DAG.getSelect(DL, BitTy, Mask,
 714           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), BitTy),
 715           DAG.getConstant(0, BitTy));
 716
 717   // Broadcast the mask so that the entire vector is all-one or all zero.
 718   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 719   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 720
 721   // Bitcast the operands to be the same type as the mask.
 722   // This is needed when we select between FP types because
 723   // the mask is a vector of integers.
 724   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 725   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 726
 727   SDValue AllOnes = DAG.getConstant(
 728             APInt::getAllOnesValue(BitTy.getSizeInBits()), MaskTy);
 729   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 730
 731   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 732   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 733   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 734   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 735 }
 736
 737 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 738   EVT VT = Op.getValueType();
 739
 740   // Make sure that the SRA and SHL instructions are available.
 741   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 742       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 743     return DAG.UnrollVectorOp(Op.getNode());
 744
 745   SDLoc DL(Op);
 746   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 747
 748   unsigned BW = VT.getScalarType().getSizeInBits();
 749   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 750   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, VT);
 751
 752   Op = Op.getOperand(0);
 753   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 754   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 755 }
 756
 757 // Generically expand a vector anyext in register to a shuffle of the relevant
 758 // lanes into the appropriate locations, with other lanes left undef.
 759 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 760   SDLoc DL(Op);
 761   EVT VT = Op.getValueType();
 762   int NumElements = VT.getVectorNumElements();
 763   SDValue Src = Op.getOperand(0);
 764   EVT SrcVT = Src.getValueType();
 765   int NumSrcElements = SrcVT.getVectorNumElements();
 766
 767   // Build a base mask of undef shuffles.
 768   SmallVector<int, 16> ShuffleMask;
 769   ShuffleMask.resize(NumSrcElements, -1);
 770
 771   // Place the extended lanes into the correct locations.
 772   int ExtLaneScale = NumSrcElements / NumElements;
 773   int EndianOffset = TLI.isBigEndian() ? ExtLaneScale - 1 : 0;
 774   for (int i = 0; i < NumElements; ++i)
 775     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 776
 777   return DAG.getNode(
 778       ISD::BITCAST, DL, VT,
 779       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 780 }
 781
 782 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 783   SDLoc DL(Op);
 784   EVT VT = Op.getValueType();
 785   SDValue Src = Op.getOperand(0);
 786   EVT SrcVT = Src.getValueType();
 787
 788   // First build an any-extend node which can be legalized above when we
 789   // recurse through it.
 790   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 791
 792   // Now we need sign extend. Do this by shifting the elements. Even if these
 793   // aren't legal operations, they have a better chance of being legalized
 794   // without full scalarization than the sign extension does.
 795   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 796   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 797   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, VT);
 798   return DAG.getNode(ISD::SRA, DL, VT,
 799                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 800                      ShiftAmount);
 801 }
 802
 803 // Generically expand a vector zext in register to a shuffle of the relevant
 804 // lanes into the appropriate locations, a blend of zero into the high bits,
 805 // and a bitcast to the wider element type.
 806 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 807   SDLoc DL(Op);
 808   EVT VT = Op.getValueType();
 809   int NumElements = VT.getVectorNumElements();
 810   SDValue Src = Op.getOperand(0);
 811   EVT SrcVT = Src.getValueType();
 812   int NumSrcElements = SrcVT.getVectorNumElements();
 813
 814   // Build up a zero vector to blend into this one.
 815   EVT SrcScalarVT = SrcVT.getScalarType();
 816   SDValue ScalarZero = DAG.getTargetConstant(0, SrcScalarVT);
 817   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 818   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 819
 820   // Shuffle the incoming lanes into the correct position, and pull all other
 821   // lanes from the zero vector.
 822   SmallVector<int, 16> ShuffleMask;
 823   ShuffleMask.reserve(NumSrcElements);
 824   for (int i = 0; i < NumSrcElements; ++i)
 825     ShuffleMask.push_back(i);
 826
 827   int ExtLaneScale = NumSrcElements / NumElements;
 828   int EndianOffset = TLI.isBigEndian() ? ExtLaneScale - 1 : 0;
 829   for (int i = 0; i < NumElements; ++i)
 830     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 831
 832   return DAG.getNode(ISD::BITCAST, DL, VT,
 833                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 834 }
 835
 836 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 837   EVT VT = Op.getValueType();
 838
 839   // Generate a byte wise shuffle mask for the BSWAP.
 840   SmallVector<int, 16> ShuffleMask;
 841   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 842   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 843     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 844       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 845
 846   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 847
 848   // Only emit a shuffle if the mask is legal.
 849   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 850     return DAG.UnrollVectorOp(Op.getNode());
 851
 852   SDLoc DL(Op);
 853   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 854   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 855                             ShuffleMask.data());
 856   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 857 }
 858
 859 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 860   // Implement VSELECT in terms of XOR, AND, OR
 861   // on platforms which do not support blend natively.
 862   SDLoc DL(Op);
 863
 864   SDValue Mask = Op.getOperand(0);
 865   SDValue Op1 = Op.getOperand(1);
 866   SDValue Op2 = Op.getOperand(2);
 867
 868   EVT VT = Mask.getValueType();
 869
 870   // If we can't even use the basic vector operations of
 871   // AND,OR,XOR, we will have to scalarize the op.
 872   // Notice that the operation may be 'promoted' which means that it is
 873   // 'bitcasted' to another type which is handled.
 874   // This operation also isn't safe with AND, OR, XOR when the boolean
 875   // type is 0/1 as we need an all ones vector constant to mask with.
 876   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 877   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 878       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 879       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 880       TLI.getBooleanContents(Op1.getValueType()) !=
 881           TargetLowering::ZeroOrNegativeOneBooleanContent)
 882     return DAG.UnrollVectorOp(Op.getNode());
 883
 884   // If the mask and the type are different sizes, unroll the vector op. This
 885   // can occur when getSetCCResultType returns something that is different in
 886   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 887   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 888     return DAG.UnrollVectorOp(Op.getNode());
 889
 890   // Bitcast the operands to be the same type as the mask.
 891   // This is needed when we select between FP types because
 892   // the mask is a vector of integers.
 893   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 894   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 895
 896   SDValue AllOnes = DAG.getConstant(
 897     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), VT);
 898   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 899
 900   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 901   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 902   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 903   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 904 }
 905
 906 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 907   EVT VT = Op.getOperand(0).getValueType();
 908   SDLoc DL(Op);
 909
 910   // Make sure that the SINT_TO_FP and SRL instructions are available.
 911   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 912       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 913     return DAG.UnrollVectorOp(Op.getNode());
 914
 915  EVT SVT = VT.getScalarType();
 916   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 917       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 918
 919   unsigned BW = SVT.getSizeInBits();
 920   SDValue HalfWord = DAG.getConstant(BW/2, VT);
 921
 922   // Constants to clear the upper part of the word.
 923   // Notice that we can also use SHL+SHR, but using a constant is slightly
 924   // faster on x86.
 925   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 926   SDValue HalfWordMask = DAG.getConstant(HWMask, VT);
 927
 928   // Two to the power of half-word-size.
 929   SDValue TWOHW = DAG.getConstantFP((1<<(BW/2)), Op.getValueType());
 930
 931   // Clear upper part of LO, lower HI
 932   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 933   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 934
 935   // Convert hi and lo to floats
 936   // Convert the hi part back to the upper values
 937   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 938           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 939   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 940
 941   // Add the two halves
 942   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 943 }
 944
 945
 946 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 947   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 948     SDValue Zero = DAG.getConstantFP(-0.0, Op.getValueType());
 949     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 950                        Zero, Op.getOperand(0));
 951   }
 952   return DAG.UnrollVectorOp(Op.getNode());
 953 }
 954
 955 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
 956   EVT VT = Op.getValueType();
 957   unsigned NumElems = VT.getVectorNumElements();
 958   EVT EltVT = VT.getVectorElementType();
 959   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
 960   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
 961   SDLoc dl(Op);
 962   SmallVector<SDValue, 8> Ops(NumElems);
 963   for (unsigned i = 0; i < NumElems; ++i) {
 964     SDValue LHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
 965                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 966     SDValue RHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
 967                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 968     Ops[i] = DAG.getNode(ISD::SETCC, dl,
 969                          TLI.getSetCCResultType(*DAG.getContext(), TmpEltVT),
 970                          LHSElem, RHSElem, CC);
 971     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
 972                            DAG.getConstant(APInt::getAllOnesValue
 973                                            (EltVT.getSizeInBits()), EltVT),
 974                            DAG.getConstant(0, EltVT));
 975   }
 976   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
 977 }
 978
 979 }
 980
 981 bool SelectionDAG::LegalizeVectors() {
 982   return VectorLegalizer(*this).Run();
 983 }