lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp

   1 //===----- LegalizeIntegerTypes.cpp - Legalization of integer types -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements integer type expansion and promotion for LegalizeTypes.
  11 // Promotion is the act of changing a computation in an illegal type into a
  12 // computation in a larger type.  For example, implementing i8 arithmetic in an
  13 // i32 register (often needed on powerpc).
  14 // Expansion is the act of changing a computation in an illegal type into a
  15 // computation in two identical registers of a smaller type.  For example,
  16 // implementing i64 arithmetic in two i32 registers (often needed on 32-bit
  17 // targets).
  18 //
  19 //===----------------------------------------------------------------------===//
  20
  21 #include "LegalizeTypes.h"
  22 #include "llvm/CodeGen/PseudoSourceValue.h"
  23 using namespace llvm;
  24
  25 //===----------------------------------------------------------------------===//
  26 //  Integer Result Promotion
  27 //===----------------------------------------------------------------------===//
  28
  29 /// PromoteIntegerResult - This method is called when a result of a node is
  30 /// found to be in need of promotion to a larger type.  At this point, the node
  31 /// may also have invalid operands or may have other results that need
  32 /// expansion, we just know that (at least) one result needs promotion.
  33 void DAGTypeLegalizer::PromoteIntegerResult(SDNode *N, unsigned ResNo) {
  34   DEBUG(cerr << "Promote integer result: "; N->dump(&DAG); cerr << "\n");
  35   SDValue Res = SDValue();
  36
  37   // See if the target wants to custom expand this node.
  38   if (CustomLowerResults(N, N->getValueType(ResNo), true))
  39     return;
  40
  41   switch (N->getOpcode()) {
  42   default:
  43 #ifndef NDEBUG
  44     cerr << "PromoteIntegerResult #" << ResNo << ": ";
  45     N->dump(&DAG); cerr << "\n";
  46 #endif
  47     assert(0 && "Do not know how to promote this operator!");
  48     abort();
  49   case ISD::AssertSext:  Res = PromoteIntRes_AssertSext(N); break;
  50   case ISD::AssertZext:  Res = PromoteIntRes_AssertZext(N); break;
  51   case ISD::BIT_CONVERT: Res = PromoteIntRes_BIT_CONVERT(N); break;
  52   case ISD::BSWAP:       Res = PromoteIntRes_BSWAP(N); break;
  53   case ISD::BUILD_PAIR:  Res = PromoteIntRes_BUILD_PAIR(N); break;
  54   case ISD::Constant:    Res = PromoteIntRes_Constant(N); break;
  55   case ISD::CONVERT_RNDSAT:
  56                          Res = PromoteIntRes_CONVERT_RNDSAT(N); break;
  57   case ISD::CTLZ:        Res = PromoteIntRes_CTLZ(N); break;
  58   case ISD::CTPOP:       Res = PromoteIntRes_CTPOP(N); break;
  59   case ISD::CTTZ:        Res = PromoteIntRes_CTTZ(N); break;
  60   case ISD::EXTRACT_VECTOR_ELT:
  61                          Res = PromoteIntRes_EXTRACT_VECTOR_ELT(N); break;
  62   case ISD::LOAD:        Res = PromoteIntRes_LOAD(cast<LoadSDNode>(N));break;
  63   case ISD::SELECT:      Res = PromoteIntRes_SELECT(N); break;
  64   case ISD::SELECT_CC:   Res = PromoteIntRes_SELECT_CC(N); break;
  65   case ISD::SETCC:       Res = PromoteIntRes_SETCC(N); break;
  66   case ISD::SHL:         Res = PromoteIntRes_SHL(N); break;
  67   case ISD::SIGN_EXTEND_INREG:
  68                          Res = PromoteIntRes_SIGN_EXTEND_INREG(N); break;
  69   case ISD::SRA:         Res = PromoteIntRes_SRA(N); break;
  70   case ISD::SRL:         Res = PromoteIntRes_SRL(N); break;
  71   case ISD::TRUNCATE:    Res = PromoteIntRes_TRUNCATE(N); break;
  72   case ISD::UNDEF:       Res = PromoteIntRes_UNDEF(N); break;
  73   case ISD::VAARG:       Res = PromoteIntRes_VAARG(N); break;
  74
  75   case ISD::SIGN_EXTEND:
  76   case ISD::ZERO_EXTEND:
  77   case ISD::ANY_EXTEND:  Res = PromoteIntRes_INT_EXTEND(N); break;
  78
  79   case ISD::FP_TO_SINT:
  80   case ISD::FP_TO_UINT:  Res = PromoteIntRes_FP_TO_XINT(N); break;
  81
  82   case ISD::AND:
  83   case ISD::OR:
  84   case ISD::XOR:
  85   case ISD::ADD:
  86   case ISD::SUB:
  87   case ISD::MUL:         Res = PromoteIntRes_SimpleIntBinOp(N); break;
  88
  89   case ISD::SDIV:
  90   case ISD::SREM:        Res = PromoteIntRes_SDIV(N); break;
  91
  92   case ISD::UDIV:
  93   case ISD::UREM:        Res = PromoteIntRes_UDIV(N); break;
  94
  95   case ISD::SADDO:
  96   case ISD::SSUBO:       Res = PromoteIntRes_SADDSUBO(N, ResNo); break;
  97   case ISD::UADDO:
  98   case ISD::USUBO:       Res = PromoteIntRes_UADDSUBO(N, ResNo); break;
  99   case ISD::SMULO:
 100   case ISD::UMULO:       Res = PromoteIntRes_XMULO(N, ResNo); break;
 101
 102   case ISD::ATOMIC_LOAD_ADD:
 103   case ISD::ATOMIC_LOAD_SUB:
 104   case ISD::ATOMIC_LOAD_AND:
 105   case ISD::ATOMIC_LOAD_OR:
 106   case ISD::ATOMIC_LOAD_XOR:
 107   case ISD::ATOMIC_LOAD_NAND:
 108   case ISD::ATOMIC_LOAD_MIN:
 109   case ISD::ATOMIC_LOAD_MAX:
 110   case ISD::ATOMIC_LOAD_UMIN:
 111   case ISD::ATOMIC_LOAD_UMAX:
 112   case ISD::ATOMIC_SWAP:
 113     Res = PromoteIntRes_Atomic1(cast<AtomicSDNode>(N)); break;
 114
 115   case ISD::ATOMIC_CMP_SWAP:
 116     Res = PromoteIntRes_Atomic2(cast<AtomicSDNode>(N)); break;
 117   }
 118
 119   // If the result is null then the sub-method took care of registering it.
 120   if (Res.getNode())
 121     SetPromotedInteger(SDValue(N, ResNo), Res);
 122 }
 123
 124 SDValue DAGTypeLegalizer::PromoteIntRes_AssertSext(SDNode *N) {
 125   // Sign-extend the new bits, and continue the assertion.
 126   SDValue Op = SExtPromotedInteger(N->getOperand(0));
 127   return DAG.getNode(ISD::AssertSext, N->getDebugLoc(),
 128                      Op.getValueType(), Op, N->getOperand(1));
 129 }
 130
 131 SDValue DAGTypeLegalizer::PromoteIntRes_AssertZext(SDNode *N) {
 132   // Zero the new bits, and continue the assertion.
 133   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 134   return DAG.getNode(ISD::AssertZext, N->getDebugLoc(),
 135                      Op.getValueType(), Op, N->getOperand(1));
 136 }
 137
 138 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic1(AtomicSDNode *N) {
 139   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 140   SDValue Res = DAG.getAtomic(N->getOpcode(), N->getDebugLoc(),
 141                               N->getMemoryVT(),
 142                               N->getChain(), N->getBasePtr(),
 143                               Op2, N->getSrcValue(), N->getAlignment());
 144   // Legalized the chain result - switch anything that used the old chain to
 145   // use the new one.
 146   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 147   return Res;
 148 }
 149
 150 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic2(AtomicSDNode *N) {
 151   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 152   SDValue Op3 = GetPromotedInteger(N->getOperand(3));
 153   SDValue Res = DAG.getAtomic(N->getOpcode(), N->getDebugLoc(),
 154                               N->getMemoryVT(), N->getChain(), N->getBasePtr(),
 155                               Op2, Op3, N->getSrcValue(), N->getAlignment());
 156   // Legalized the chain result - switch anything that used the old chain to
 157   // use the new one.
 158   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 159   return Res;
 160 }
 161
 162 SDValue DAGTypeLegalizer::PromoteIntRes_BIT_CONVERT(SDNode *N) {
 163   SDValue InOp = N->getOperand(0);
 164   MVT InVT = InOp.getValueType();
 165   MVT NInVT = TLI.getTypeToTransformTo(InVT);
 166   MVT OutVT = N->getValueType(0);
 167   MVT NOutVT = TLI.getTypeToTransformTo(OutVT);
 168   DebugLoc dl = N->getDebugLoc();
 169
 170   switch (getTypeAction(InVT)) {
 171   default:
 172     assert(false && "Unknown type action!");
 173     break;
 174   case Legal:
 175     break;
 176   case PromoteInteger:
 177     if (NOutVT.bitsEq(NInVT))
 178       // The input promotes to the same size.  Convert the promoted value.
 179       return DAG.getNode(ISD::BIT_CONVERT, dl,
 180                          NOutVT, GetPromotedInteger(InOp));
 181     break;
 182   case SoftenFloat:
 183     // Promote the integer operand by hand.
 184     return DAG.getNode(ISD::ANY_EXTEND, dl, NOutVT, GetSoftenedFloat(InOp));
 185   case ExpandInteger:
 186   case ExpandFloat:
 187     break;
 188   case ScalarizeVector:
 189     // Convert the element to an integer and promote it by hand.
 190     return DAG.getNode(ISD::ANY_EXTEND, dl, NOutVT,
 191                        BitConvertToInteger(GetScalarizedVector(InOp)));
 192   case SplitVector: {
 193     // For example, i32 = BIT_CONVERT v2i16 on alpha.  Convert the split
 194     // pieces of the input into integers and reassemble in the final type.
 195     SDValue Lo, Hi;
 196     GetSplitVector(N->getOperand(0), Lo, Hi);
 197     Lo = BitConvertToInteger(Lo);
 198     Hi = BitConvertToInteger(Hi);
 199
 200     if (TLI.isBigEndian())
 201       std::swap(Lo, Hi);
 202
 203     InOp = DAG.getNode(ISD::ANY_EXTEND, dl,
 204                        MVT::getIntegerVT(NOutVT.getSizeInBits()),
 205                        JoinIntegers(Lo, Hi));
 206     return DAG.getNode(ISD::BIT_CONVERT, dl, NOutVT, InOp);
 207   }
 208   case WidenVector:
 209     if (OutVT.bitsEq(NInVT))
 210       // The input is widened to the same size.  Convert to the widened value.
 211       return DAG.getNode(ISD::BIT_CONVERT, dl, OutVT, GetWidenedVector(InOp));
 212   }
 213
 214   // Otherwise, lower the bit-convert to a store/load from the stack.
 215   // Create the stack frame object.  Make sure it is aligned for both
 216   // the source and destination types.
 217   SDValue FIPtr = DAG.CreateStackTemporary(InVT, OutVT);
 218   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
 219   const Value *SV = PseudoSourceValue::getFixedStack(FI);
 220
 221   // Emit a store to the stack slot.
 222   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, InOp, FIPtr, SV, 0);
 223
 224   // Result is an extending load from the stack slot.
 225   return DAG.getExtLoad(ISD::EXTLOAD, dl, NOutVT, Store, FIPtr, SV, 0, OutVT);
 226 }
 227
 228 SDValue DAGTypeLegalizer::PromoteIntRes_BSWAP(SDNode *N) {
 229   SDValue Op = GetPromotedInteger(N->getOperand(0));
 230   MVT OVT = N->getValueType(0);
 231   MVT NVT = Op.getValueType();
 232   DebugLoc dl = N->getDebugLoc();
 233
 234   unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
 235   return DAG.getNode(ISD::SRL, dl, NVT, DAG.getNode(ISD::BSWAP, dl, NVT, Op),
 236                      DAG.getConstant(DiffBits, TLI.getPointerTy()));
 237 }
 238
 239 SDValue DAGTypeLegalizer::PromoteIntRes_BUILD_PAIR(SDNode *N) {
 240   // The pair element type may be legal, or may not promote to the same type as
 241   // the result, for example i14 = BUILD_PAIR (i7, i7).  Handle all cases.
 242   return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(),
 243                      TLI.getTypeToTransformTo(N->getValueType(0)),
 244                      JoinIntegers(N->getOperand(0), N->getOperand(1)));
 245 }
 246
 247 SDValue DAGTypeLegalizer::PromoteIntRes_Constant(SDNode *N) {
 248   MVT VT = N->getValueType(0);
 249   // FIXME there is no actual debug info here
 250   DebugLoc dl = N->getDebugLoc();
 251   // Zero extend things like i1, sign extend everything else.  It shouldn't
 252   // matter in theory which one we pick, but this tends to give better code?
 253   unsigned Opc = VT.isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 254   SDValue Result = DAG.getNode(Opc, dl, TLI.getTypeToTransformTo(VT),
 255                                SDValue(N, 0));
 256   assert(isa<ConstantSDNode>(Result) && "Didn't constant fold ext?");
 257   return Result;
 258 }
 259
 260 SDValue DAGTypeLegalizer::PromoteIntRes_CONVERT_RNDSAT(SDNode *N) {
 261   ISD::CvtCode CvtCode = cast<CvtRndSatSDNode>(N)->getCvtCode();
 262   assert ((CvtCode == ISD::CVT_SS || CvtCode == ISD::CVT_SU ||
 263            CvtCode == ISD::CVT_US || CvtCode == ISD::CVT_UU ||
 264            CvtCode == ISD::CVT_SF || CvtCode == ISD::CVT_UF) &&
 265           "can only promote integers");
 266   MVT OutVT = TLI.getTypeToTransformTo(N->getValueType(0));
 267   return DAG.getConvertRndSat(OutVT, N->getDebugLoc(), N->getOperand(0),
 268                               N->getOperand(1), N->getOperand(2),
 269                               N->getOperand(3), N->getOperand(4), CvtCode);
 270 }
 271
 272 SDValue DAGTypeLegalizer::PromoteIntRes_CTLZ(SDNode *N) {
 273   // Zero extend to the promoted type and do the count there.
 274   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 275   DebugLoc dl = N->getDebugLoc();
 276   MVT OVT = N->getValueType(0);
 277   MVT NVT = Op.getValueType();
 278   Op = DAG.getNode(ISD::CTLZ, dl, NVT, Op);
 279   // Subtract off the extra leading bits in the bigger type.
 280   return DAG.getNode(ISD::SUB, dl, NVT, Op,
 281                      DAG.getConstant(NVT.getSizeInBits() -
 282                                      OVT.getSizeInBits(), NVT));
 283 }
 284
 285 SDValue DAGTypeLegalizer::PromoteIntRes_CTPOP(SDNode *N) {
 286   // Zero extend to the promoted type and do the count there.
 287   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 288   return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), Op.getValueType(), Op);
 289 }
 290
 291 SDValue DAGTypeLegalizer::PromoteIntRes_CTTZ(SDNode *N) {
 292   SDValue Op = GetPromotedInteger(N->getOperand(0));
 293   MVT OVT = N->getValueType(0);
 294   MVT NVT = Op.getValueType();
 295   DebugLoc dl = N->getDebugLoc();
 296   // The count is the same in the promoted type except if the original
 297   // value was zero.  This can be handled by setting the bit just off
 298   // the top of the original type.
 299   APInt TopBit(NVT.getSizeInBits(), 0);
 300   TopBit.set(OVT.getSizeInBits());
 301   Op = DAG.getNode(ISD::OR, dl, NVT, Op, DAG.getConstant(TopBit, NVT));
 302   return DAG.getNode(ISD::CTTZ, dl, NVT, Op);
 303 }
 304
 305 SDValue DAGTypeLegalizer::PromoteIntRes_EXTRACT_VECTOR_ELT(SDNode *N) {
 306   MVT OldVT = N->getValueType(0);
 307   SDValue OldVec = N->getOperand(0);
 308   if (getTypeAction(OldVec.getValueType()) == WidenVector)
 309     OldVec = GetWidenedVector(N->getOperand(0));
 310   unsigned OldElts = OldVec.getValueType().getVectorNumElements();
 311   DebugLoc dl = N->getDebugLoc();
 312
 313   if (OldElts == 1) {
 314     assert(!isTypeLegal(OldVec.getValueType()) &&
 315            "Legal one-element vector of a type needing promotion!");
 316     // It is tempting to follow GetScalarizedVector by a call to
 317     // GetPromotedInteger, but this would be wrong because the
 318     // scalarized value may not yet have been processed.
 319     return DAG.getNode(ISD::ANY_EXTEND, dl, TLI.getTypeToTransformTo(OldVT),
 320                        GetScalarizedVector(OldVec));
 321   }
 322
 323   // Convert to a vector half as long with an element type of twice the width,
 324   // for example <4 x i16> -> <2 x i32>.
 325   assert(!(OldElts & 1) && "Odd length vectors not supported!");
 326   MVT NewVT = MVT::getIntegerVT(2 * OldVT.getSizeInBits());
 327   assert(OldVT.isSimple() && NewVT.isSimple());
 328
 329   SDValue NewVec = DAG.getNode(ISD::BIT_CONVERT, dl,
 330                                  MVT::getVectorVT(NewVT, OldElts / 2),
 331                                  OldVec);
 332
 333   // Extract the element at OldIdx / 2 from the new vector.
 334   SDValue OldIdx = N->getOperand(1);
 335   SDValue NewIdx = DAG.getNode(ISD::SRL, dl, OldIdx.getValueType(), OldIdx,
 336                                DAG.getConstant(1, TLI.getPointerTy()));
 337   SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, NewVT, NewVec, NewIdx);
 338
 339   // Select the appropriate half of the element: Lo if OldIdx was even,
 340   // Hi if it was odd.
 341   SDValue Lo = Elt;
 342   SDValue Hi = DAG.getNode(ISD::SRL, dl, NewVT, Elt,
 343                            DAG.getConstant(OldVT.getSizeInBits(),
 344                                            TLI.getPointerTy()));
 345   if (TLI.isBigEndian())
 346     std::swap(Lo, Hi);
 347
 348   // Extend to the promoted type.
 349   SDValue Odd = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, OldIdx);
 350   SDValue Res = DAG.getNode(ISD::SELECT, dl, NewVT, Odd, Hi, Lo);
 351   return DAG.getNode(ISD::ANY_EXTEND, dl, TLI.getTypeToTransformTo(OldVT), Res);
 352 }
 353
 354 SDValue DAGTypeLegalizer::PromoteIntRes_FP_TO_XINT(SDNode *N) {
 355   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 356   unsigned NewOpc = N->getOpcode();
 357   DebugLoc dl = N->getDebugLoc();
 358
 359   // If we're promoting a UINT to a larger size, check to see if the new node
 360   // will be legal.  If it isn't, check to see if FP_TO_SINT is legal, since
 361   // we can use that instead.  This allows us to generate better code for
 362   // FP_TO_UINT for small destination sizes on targets where FP_TO_UINT is not
 363   // legal, such as PowerPC.
 364   if (N->getOpcode() == ISD::FP_TO_UINT &&
 365       !TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NVT) &&
 366       TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NVT))
 367     NewOpc = ISD::FP_TO_SINT;
 368
 369   SDValue Res = DAG.getNode(NewOpc, dl, NVT, N->getOperand(0));
 370
 371   // Assert that the converted value fits in the original type.  If it doesn't
 372   // (eg: because the value being converted is too big), then the result of the
 373   // original operation was undefined anyway, so the assert is still correct.
 374   return DAG.getNode(N->getOpcode() == ISD::FP_TO_UINT ?
 375                      ISD::AssertZext : ISD::AssertSext, dl,
 376                      NVT, Res, DAG.getValueType(N->getValueType(0)));
 377 }
 378
 379 SDValue DAGTypeLegalizer::PromoteIntRes_INT_EXTEND(SDNode *N) {
 380   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 381   DebugLoc dl = N->getDebugLoc();
 382
 383   if (getTypeAction(N->getOperand(0).getValueType()) == PromoteInteger) {
 384     SDValue Res = GetPromotedInteger(N->getOperand(0));
 385     assert(Res.getValueType().bitsLE(NVT) && "Extension doesn't make sense!");
 386
 387     // If the result and operand types are the same after promotion, simplify
 388     // to an in-register extension.
 389     if (NVT == Res.getValueType()) {
 390       // The high bits are not guaranteed to be anything.  Insert an extend.
 391       if (N->getOpcode() == ISD::SIGN_EXTEND)
 392         return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
 393                            DAG.getValueType(N->getOperand(0).getValueType()));
 394       if (N->getOpcode() == ISD::ZERO_EXTEND)
 395         return DAG.getZeroExtendInReg(Res, dl, N->getOperand(0).getValueType());
 396       assert(N->getOpcode() == ISD::ANY_EXTEND && "Unknown integer extension!");
 397       return Res;
 398     }
 399   }
 400
 401   // Otherwise, just extend the original operand all the way to the larger type.
 402   return DAG.getNode(N->getOpcode(), dl, NVT, N->getOperand(0));
 403 }
 404
 405 SDValue DAGTypeLegalizer::PromoteIntRes_LOAD(LoadSDNode *N) {
 406   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
 407   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 408   ISD::LoadExtType ExtType =
 409     ISD::isNON_EXTLoad(N) ? ISD::EXTLOAD : N->getExtensionType();
 410   DebugLoc dl = N->getDebugLoc();
 411   SDValue Res = DAG.getExtLoad(ExtType, dl, NVT, N->getChain(), N->getBasePtr(),
 412                                N->getSrcValue(), N->getSrcValueOffset(),
 413                                N->getMemoryVT(), N->isVolatile(),
 414                                N->getAlignment());
 415
 416   // Legalized the chain result - switch anything that used the old chain to
 417   // use the new one.
 418   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 419   return Res;
 420 }
 421
 422 /// Promote the overflow flag of an overflowing arithmetic node.
 423 SDValue DAGTypeLegalizer::PromoteIntRes_Overflow(SDNode *N) {
 424   // Simply change the return type of the boolean result.
 425   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(1));
 426   MVT ValueVTs[] = { N->getValueType(0), NVT };
 427   SDValue Ops[] = { N->getOperand(0), N->getOperand(1) };
 428   SDValue Res = DAG.getNode(N->getOpcode(), N->getDebugLoc(),
 429                             DAG.getVTList(ValueVTs, 2), Ops, 2);
 430
 431   // Modified the sum result - switch anything that used the old sum to use
 432   // the new one.
 433   ReplaceValueWith(SDValue(N, 0), Res);
 434
 435   return SDValue(Res.getNode(), 1);
 436 }
 437
 438 SDValue DAGTypeLegalizer::PromoteIntRes_SADDSUBO(SDNode *N, unsigned ResNo) {
 439   if (ResNo == 1)
 440     return PromoteIntRes_Overflow(N);
 441
 442   // The operation overflowed iff the result in the larger type is not the
 443   // sign extension of its truncation to the original type.
 444   SDValue LHS = SExtPromotedInteger(N->getOperand(0));
 445   SDValue RHS = SExtPromotedInteger(N->getOperand(1));
 446   MVT OVT = N->getOperand(0).getValueType();
 447   MVT NVT = LHS.getValueType();
 448   DebugLoc dl = N->getDebugLoc();
 449
 450   // Do the arithmetic in the larger type.
 451   unsigned Opcode = N->getOpcode() == ISD::SADDO ? ISD::ADD : ISD::SUB;
 452   SDValue Res = DAG.getNode(Opcode, dl, NVT, LHS, RHS);
 453
 454   // Calculate the overflow flag: sign extend the arithmetic result from
 455   // the original type.
 456   SDValue Ofl = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
 457                             DAG.getValueType(OVT));
 458   // Overflowed if and only if this is not equal to Res.
 459   Ofl = DAG.getSetCC(dl, N->getValueType(1), Ofl, Res, ISD::SETNE);
 460
 461   // Use the calculated overflow everywhere.
 462   ReplaceValueWith(SDValue(N, 1), Ofl);
 463
 464   return Res;
 465 }
 466
 467 SDValue DAGTypeLegalizer::PromoteIntRes_SDIV(SDNode *N) {
 468   // Sign extend the input.
 469   SDValue LHS = SExtPromotedInteger(N->getOperand(0));
 470   SDValue RHS = SExtPromotedInteger(N->getOperand(1));
 471   return DAG.getNode(N->getOpcode(), N->getDebugLoc(),
 472                      LHS.getValueType(), LHS, RHS);
 473 }
 474
 475 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT(SDNode *N) {
 476   SDValue LHS = GetPromotedInteger(N->getOperand(1));
 477   SDValue RHS = GetPromotedInteger(N->getOperand(2));
 478   return DAG.getNode(ISD::SELECT, N->getDebugLoc(),
 479                      LHS.getValueType(), N->getOperand(0),LHS,RHS);
 480 }
 481
 482 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT_CC(SDNode *N) {
 483   SDValue LHS = GetPromotedInteger(N->getOperand(2));
 484   SDValue RHS = GetPromotedInteger(N->getOperand(3));
 485   return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(),
 486                      LHS.getValueType(), N->getOperand(0),
 487                      N->getOperand(1), LHS, RHS, N->getOperand(4));
 488 }
 489
 490 SDValue DAGTypeLegalizer::PromoteIntRes_SETCC(SDNode *N) {
 491   MVT SVT = TLI.getSetCCResultType(N->getOperand(0).getValueType());
 492   assert(isTypeLegal(SVT) && "Illegal SetCC type!");
 493   DebugLoc dl = N->getDebugLoc();
 494
 495   // Get the SETCC result using the canonical SETCC type.
 496   SDValue SetCC = DAG.getNode(ISD::SETCC, dl, SVT, N->getOperand(0),
 497                               N->getOperand(1), N->getOperand(2));
 498
 499   // Convert to the expected type.
 500   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 501   assert(NVT.bitsLE(SVT) && "Integer type overpromoted?");
 502   return DAG.getNode(ISD::TRUNCATE, dl, NVT, SetCC);
 503 }
 504
 505 SDValue DAGTypeLegalizer::PromoteIntRes_SHL(SDNode *N) {
 506   return DAG.getNode(ISD::SHL, N->getDebugLoc(),
 507                      TLI.getTypeToTransformTo(N->getValueType(0)),
 508                      GetPromotedInteger(N->getOperand(0)), N->getOperand(1));
 509 }
 510
 511 SDValue DAGTypeLegalizer::PromoteIntRes_SIGN_EXTEND_INREG(SDNode *N) {
 512   SDValue Op = GetPromotedInteger(N->getOperand(0));
 513   return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(),
 514                      Op.getValueType(), Op, N->getOperand(1));
 515 }
 516
 517 SDValue DAGTypeLegalizer::PromoteIntRes_SimpleIntBinOp(SDNode *N) {
 518   // The input may have strange things in the top bits of the registers, but
 519   // these operations don't care.  They may have weird bits going out, but
 520   // that too is okay if they are integer operations.
 521   SDValue LHS = GetPromotedInteger(N->getOperand(0));
 522   SDValue RHS = GetPromotedInteger(N->getOperand(1));
 523   return DAG.getNode(N->getOpcode(), N->getDebugLoc(),
 524                     LHS.getValueType(), LHS, RHS);
 525 }
 526
 527 SDValue DAGTypeLegalizer::PromoteIntRes_SRA(SDNode *N) {
 528   // The input value must be properly sign extended.
 529   SDValue Res = SExtPromotedInteger(N->getOperand(0));
 530   return DAG.getNode(ISD::SRA, N->getDebugLoc(),
 531                      Res.getValueType(), Res, N->getOperand(1));
 532 }
 533
 534 SDValue DAGTypeLegalizer::PromoteIntRes_SRL(SDNode *N) {
 535   // The input value must be properly zero extended.
 536   MVT VT = N->getValueType(0);
 537   MVT NVT = TLI.getTypeToTransformTo(VT);
 538   SDValue Res = ZExtPromotedInteger(N->getOperand(0));
 539   return DAG.getNode(ISD::SRL, N->getDebugLoc(), NVT, Res, N->getOperand(1));
 540 }
 541
 542 SDValue DAGTypeLegalizer::PromoteIntRes_TRUNCATE(SDNode *N) {
 543   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 544   SDValue Res;
 545
 546   switch (getTypeAction(N->getOperand(0).getValueType())) {
 547   default: assert(0 && "Unknown type action!");
 548   case Legal:
 549   case ExpandInteger:
 550     Res = N->getOperand(0);
 551     break;
 552   case PromoteInteger:
 553     Res = GetPromotedInteger(N->getOperand(0));
 554     break;
 555   }
 556
 557   // Truncate to NVT instead of VT
 558   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Res);
 559 }
 560
 561 SDValue DAGTypeLegalizer::PromoteIntRes_UADDSUBO(SDNode *N, unsigned ResNo) {
 562   if (ResNo == 1)
 563     return PromoteIntRes_Overflow(N);
 564
 565   // The operation overflowed iff the result in the larger type is not the
 566   // zero extension of its truncation to the original type.
 567   SDValue LHS = ZExtPromotedInteger(N->getOperand(0));
 568   SDValue RHS = ZExtPromotedInteger(N->getOperand(1));
 569   MVT OVT = N->getOperand(0).getValueType();
 570   MVT NVT = LHS.getValueType();
 571   DebugLoc dl = N->getDebugLoc();
 572
 573   // Do the arithmetic in the larger type.
 574   unsigned Opcode = N->getOpcode() == ISD::UADDO ? ISD::ADD : ISD::SUB;
 575   SDValue Res = DAG.getNode(Opcode, dl, NVT, LHS, RHS);
 576
 577   // Calculate the overflow flag: zero extend the arithmetic result from
 578   // the original type.
 579   SDValue Ofl = DAG.getZeroExtendInReg(Res, dl, OVT);
 580   // Overflowed if and only if this is not equal to Res.
 581   Ofl = DAG.getSetCC(dl, N->getValueType(1), Ofl, Res, ISD::SETNE);
 582
 583   // Use the calculated overflow everywhere.
 584   ReplaceValueWith(SDValue(N, 1), Ofl);
 585
 586   return Res;
 587 }
 588
 589 SDValue DAGTypeLegalizer::PromoteIntRes_UDIV(SDNode *N) {
 590   // Zero extend the input.
 591   SDValue LHS = ZExtPromotedInteger(N->getOperand(0));
 592   SDValue RHS = ZExtPromotedInteger(N->getOperand(1));
 593   return DAG.getNode(N->getOpcode(), N->getDebugLoc(),
 594                      LHS.getValueType(), LHS, RHS);
 595 }
 596
 597 SDValue DAGTypeLegalizer::PromoteIntRes_UNDEF(SDNode *N) {
 598   return DAG.getUNDEF(TLI.getTypeToTransformTo(N->getValueType(0)));
 599 }
 600
 601 SDValue DAGTypeLegalizer::PromoteIntRes_VAARG(SDNode *N) {
 602   SDValue Chain = N->getOperand(0); // Get the chain.
 603   SDValue Ptr = N->getOperand(1); // Get the pointer.
 604   MVT VT = N->getValueType(0);
 605   DebugLoc dl = N->getDebugLoc();
 606
 607   MVT RegVT = TLI.getRegisterType(VT);
 608   unsigned NumRegs = TLI.getNumRegisters(VT);
 609   // The argument is passed as NumRegs registers of type RegVT.
 610
 611   SmallVector<SDValue, 8> Parts(NumRegs);
 612   for (unsigned i = 0; i < NumRegs; ++i) {
 613     Parts[i] = DAG.getVAArg(RegVT, dl, Chain, Ptr, N->getOperand(2));
 614     Chain = Parts[i].getValue(1);
 615   }
 616
 617   // Handle endianness of the load.
 618   if (TLI.isBigEndian())
 619     std::reverse(Parts.begin(), Parts.end());
 620
 621   // Assemble the parts in the promoted type.
 622   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 623   SDValue Res = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Parts[0]);
 624   for (unsigned i = 1; i < NumRegs; ++i) {
 625     SDValue Part = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Parts[i]);
 626     // Shift it to the right position and "or" it in.
 627     Part = DAG.getNode(ISD::SHL, dl, NVT, Part,
 628                        DAG.getConstant(i * RegVT.getSizeInBits(),
 629                                        TLI.getPointerTy()));
 630     Res = DAG.getNode(ISD::OR, dl, NVT, Res, Part);
 631   }
 632
 633   // Modified the chain result - switch anything that used the old chain to
 634   // use the new one.
 635   ReplaceValueWith(SDValue(N, 1), Chain);
 636
 637   return Res;
 638 }
 639
 640 SDValue DAGTypeLegalizer::PromoteIntRes_XMULO(SDNode *N, unsigned ResNo) {
 641   assert(ResNo == 1 && "Only boolean result promotion currently supported!");
 642   return PromoteIntRes_Overflow(N);
 643 }
 644
 645 //===----------------------------------------------------------------------===//
 646 //  Integer Operand Promotion
 647 //===----------------------------------------------------------------------===//
 648
 649 /// PromoteIntegerOperand - This method is called when the specified operand of
 650 /// the specified node is found to need promotion.  At this point, all of the
 651 /// result types of the node are known to be legal, but other operands of the
 652 /// node may need promotion or expansion as well as the specified one.
 653 bool DAGTypeLegalizer::PromoteIntegerOperand(SDNode *N, unsigned OpNo) {
 654   DEBUG(cerr << "Promote integer operand: "; N->dump(&DAG); cerr << "\n");
 655   SDValue Res = SDValue();
 656
 657   if (CustomLowerResults(N, N->getOperand(OpNo).getValueType(), false))
 658     return false;
 659
 660   switch (N->getOpcode()) {
 661     default:
 662   #ifndef NDEBUG
 663     cerr << "PromoteIntegerOperand Op #" << OpNo << ": ";
 664     N->dump(&DAG); cerr << "\n";
 665   #endif
 666     assert(0 && "Do not know how to promote this operator's operand!");
 667     abort();
 668
 669   case ISD::ANY_EXTEND:   Res = PromoteIntOp_ANY_EXTEND(N); break;
 670   case ISD::BIT_CONVERT:  Res = PromoteIntOp_BIT_CONVERT(N); break;
 671   case ISD::BR_CC:        Res = PromoteIntOp_BR_CC(N, OpNo); break;
 672   case ISD::BRCOND:       Res = PromoteIntOp_BRCOND(N, OpNo); break;
 673   case ISD::BUILD_PAIR:   Res = PromoteIntOp_BUILD_PAIR(N); break;
 674   case ISD::BUILD_VECTOR: Res = PromoteIntOp_BUILD_VECTOR(N); break;
 675   case ISD::CONVERT_RNDSAT:
 676                           Res = PromoteIntOp_CONVERT_RNDSAT(N); break;
 677   case ISD::INSERT_VECTOR_ELT:
 678                           Res = PromoteIntOp_INSERT_VECTOR_ELT(N, OpNo);break;
 679   case ISD::MEMBARRIER:   Res = PromoteIntOp_MEMBARRIER(N); break;
 680   case ISD::SCALAR_TO_VECTOR:
 681                           Res = PromoteIntOp_SCALAR_TO_VECTOR(N); break;
 682   case ISD::SELECT:       Res = PromoteIntOp_SELECT(N, OpNo); break;
 683   case ISD::SELECT_CC:    Res = PromoteIntOp_SELECT_CC(N, OpNo); break;
 684   case ISD::SETCC:        Res = PromoteIntOp_SETCC(N, OpNo); break;
 685   case ISD::SIGN_EXTEND:  Res = PromoteIntOp_SIGN_EXTEND(N); break;
 686   case ISD::SINT_TO_FP:   Res = PromoteIntOp_SINT_TO_FP(N); break;
 687   case ISD::STORE:        Res = PromoteIntOp_STORE(cast<StoreSDNode>(N),
 688                                                    OpNo); break;
 689   case ISD::TRUNCATE:     Res = PromoteIntOp_TRUNCATE(N); break;
 690   case ISD::UINT_TO_FP:   Res = PromoteIntOp_UINT_TO_FP(N); break;
 691   case ISD::ZERO_EXTEND:  Res = PromoteIntOp_ZERO_EXTEND(N); break;
 692
 693   case ISD::SHL:
 694   case ISD::SRA:
 695   case ISD::SRL:
 696   case ISD::ROTL:
 697   case ISD::ROTR: Res = PromoteIntOp_Shift(N); break;
 698   }
 699
 700   // If the result is null, the sub-method took care of registering results etc.
 701   if (!Res.getNode()) return false;
 702
 703   // If the result is N, the sub-method updated N in place.  Tell the legalizer
 704   // core about this.
 705   if (Res.getNode() == N)
 706     return true;
 707
 708   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
 709          "Invalid operand expansion");
 710
 711   ReplaceValueWith(SDValue(N, 0), Res);
 712   return false;
 713 }
 714
 715 /// PromoteSetCCOperands - Promote the operands of a comparison.  This code is
 716 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 717 void DAGTypeLegalizer::PromoteSetCCOperands(SDValue &NewLHS,SDValue &NewRHS,
 718                                             ISD::CondCode CCCode) {
 719   // We have to insert explicit sign or zero extends.  Note that we could
 720   // insert sign extends for ALL conditions, but zero extend is cheaper on
 721   // many machines (an AND instead of two shifts), so prefer it.
 722   switch (CCCode) {
 723   default: assert(0 && "Unknown integer comparison!");
 724   case ISD::SETEQ:
 725   case ISD::SETNE:
 726   case ISD::SETUGE:
 727   case ISD::SETUGT:
 728   case ISD::SETULE:
 729   case ISD::SETULT:
 730     // ALL of these operations will work if we either sign or zero extend
 731     // the operands (including the unsigned comparisons!).  Zero extend is
 732     // usually a simpler/cheaper operation, so prefer it.
 733     NewLHS = ZExtPromotedInteger(NewLHS);
 734     NewRHS = ZExtPromotedInteger(NewRHS);
 735     break;
 736   case ISD::SETGE:
 737   case ISD::SETGT:
 738   case ISD::SETLT:
 739   case ISD::SETLE:
 740     NewLHS = SExtPromotedInteger(NewLHS);
 741     NewRHS = SExtPromotedInteger(NewRHS);
 742     break;
 743   }
 744 }
 745
 746 SDValue DAGTypeLegalizer::PromoteIntOp_ANY_EXTEND(SDNode *N) {
 747   SDValue Op = GetPromotedInteger(N->getOperand(0));
 748   return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), N->getValueType(0), Op);
 749 }
 750
 751 SDValue DAGTypeLegalizer::PromoteIntOp_BIT_CONVERT(SDNode *N) {
 752   // This should only occur in unusual situations like bitcasting to an
 753   // x86_fp80, so just turn it into a store+load
 754   return CreateStackStoreLoad(N->getOperand(0), N->getValueType(0));
 755 }
 756
 757 SDValue DAGTypeLegalizer::PromoteIntOp_BR_CC(SDNode *N, unsigned OpNo) {
 758   assert(OpNo == 2 && "Don't know how to promote this operand!");
 759
 760   SDValue LHS = N->getOperand(2);
 761   SDValue RHS = N->getOperand(3);
 762   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(1))->get());
 763
 764   // The chain (Op#0), CC (#1) and basic block destination (Op#4) are always
 765   // legal types.
 766   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 767                                 N->getOperand(1), LHS, RHS, N->getOperand(4));
 768 }
 769
 770 SDValue DAGTypeLegalizer::PromoteIntOp_BRCOND(SDNode *N, unsigned OpNo) {
 771   assert(OpNo == 1 && "only know how to promote condition");
 772
 773   // Promote all the way up to the canonical SetCC type.
 774   MVT SVT = TLI.getSetCCResultType(MVT::Other);
 775   SDValue Cond = PromoteTargetBoolean(N->getOperand(1), SVT);
 776
 777   // The chain (Op#0) and basic block destination (Op#2) are always legal types.
 778   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0), Cond,
 779                                 N->getOperand(2));
 780 }
 781
 782 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_PAIR(SDNode *N) {
 783   // Since the result type is legal, the operands must promote to it.
 784   MVT OVT = N->getOperand(0).getValueType();
 785   SDValue Lo = ZExtPromotedInteger(N->getOperand(0));
 786   SDValue Hi = GetPromotedInteger(N->getOperand(1));
 787   assert(Lo.getValueType() == N->getValueType(0) && "Operand over promoted?");
 788   DebugLoc dl = N->getDebugLoc();
 789
 790   Hi = DAG.getNode(ISD::SHL, dl, N->getValueType(0), Hi,
 791                    DAG.getConstant(OVT.getSizeInBits(), TLI.getPointerTy()));
 792   return DAG.getNode(ISD::OR, dl, N->getValueType(0), Lo, Hi);
 793 }
 794
 795 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_VECTOR(SDNode *N) {
 796   // The vector type is legal but the element type is not.  This implies
 797   // that the vector is a power-of-two in length and that the element
 798   // type does not have a strange size (eg: it is not i1).
 799   MVT VecVT = N->getValueType(0);
 800   unsigned NumElts = VecVT.getVectorNumElements();
 801   assert(!(NumElts & 1) && "Legal vector of one illegal element?");
 802
 803   // Promote the inserted value.  The type does not need to match the
 804   // vector element type.  Check that any extra bits introduced will be
 805   // truncated away.
 806   assert(N->getOperand(0).getValueType().getSizeInBits() >=
 807          N->getValueType(0).getVectorElementType().getSizeInBits() &&
 808          "Type of inserted value narrower than vector element type!");
 809
 810   SmallVector<SDValue, 16> NewOps;
 811   for (unsigned i = 0; i < NumElts; ++i) {
 812     NewOps.push_back(GetPromotedInteger(N->getOperand(i)));
 813   }
 814
 815   return DAG.UpdateNodeOperands(SDValue(N, 0), &NewOps[0], NumElts);
 816 }
 817
 818 SDValue DAGTypeLegalizer::PromoteIntOp_CONVERT_RNDSAT(SDNode *N) {
 819   ISD::CvtCode CvtCode = cast<CvtRndSatSDNode>(N)->getCvtCode();
 820   assert ((CvtCode == ISD::CVT_SS || CvtCode == ISD::CVT_SU ||
 821            CvtCode == ISD::CVT_US || CvtCode == ISD::CVT_UU ||
 822            CvtCode == ISD::CVT_FS || CvtCode == ISD::CVT_FU) &&
 823            "can only promote integer arguments");
 824   SDValue InOp = GetPromotedInteger(N->getOperand(0));
 825   return DAG.getConvertRndSat(N->getValueType(0), N->getDebugLoc(), InOp,
 826                               N->getOperand(1), N->getOperand(2),
 827                               N->getOperand(3), N->getOperand(4), CvtCode);
 828 }
 829
 830 SDValue DAGTypeLegalizer::PromoteIntOp_INSERT_VECTOR_ELT(SDNode *N,
 831                                                          unsigned OpNo) {
 832   if (OpNo == 1) {
 833     // Promote the inserted value.  This is valid because the type does not
 834     // have to match the vector element type.
 835
 836     // Check that any extra bits introduced will be truncated away.
 837     assert(N->getOperand(1).getValueType().getSizeInBits() >=
 838            N->getValueType(0).getVectorElementType().getSizeInBits() &&
 839            "Type of inserted value narrower than vector element type!");
 840     return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 841                                   GetPromotedInteger(N->getOperand(1)),
 842                                   N->getOperand(2));
 843   }
 844
 845   assert(OpNo == 2 && "Different operand and result vector types?");
 846
 847   // Promote the index.
 848   SDValue Idx = ZExtPromotedInteger(N->getOperand(2));
 849   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 850                                 N->getOperand(1), Idx);
 851 }
 852
 853 SDValue DAGTypeLegalizer::PromoteIntOp_MEMBARRIER(SDNode *N) {
 854   SDValue NewOps[6];
 855   DebugLoc dl = N->getDebugLoc();
 856   NewOps[0] = N->getOperand(0);
 857   for (unsigned i = 1; i < array_lengthof(NewOps); ++i) {
 858     SDValue Flag = GetPromotedInteger(N->getOperand(i));
 859     NewOps[i] = DAG.getZeroExtendInReg(Flag, dl, MVT::i1);
 860   }
 861   return DAG.UpdateNodeOperands(SDValue (N, 0), NewOps,
 862                                 array_lengthof(NewOps));
 863 }
 864
 865 SDValue DAGTypeLegalizer::PromoteIntOp_SCALAR_TO_VECTOR(SDNode *N) {
 866   // The vector type is legal but the element type is not.  This implies
 867   // that the vector is a power-of-two in length and that the element
 868   // type does not have a strange size (eg: it is not i1).
 869   MVT VecVT = N->getValueType(0);
 870   unsigned NumElts = VecVT.getVectorNumElements();
 871   assert(!(NumElts & 1) && "Legal vector of one illegal element?");
 872   DebugLoc dl = N->getDebugLoc();
 873
 874   MVT OldVT = N->getOperand(0).getValueType();
 875   MVT NewVT = MVT::getIntegerVT(2 * OldVT.getSizeInBits());
 876   assert(OldVT.isSimple() && NewVT.isSimple());
 877
 878   SDValue ExtVal = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, N->getOperand(0));
 879   SDValue NewVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 880                                MVT::getVectorVT(NewVT, NumElts/2), ExtVal);
 881
 882   // Convert the new vector to the old vector type.
 883   return DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, NewVec);
 884 }
 885
 886 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT(SDNode *N, unsigned OpNo) {
 887   assert(OpNo == 0 && "Only know how to promote condition");
 888
 889   // Promote all the way up to the canonical SetCC type.
 890   MVT SVT = TLI.getSetCCResultType(N->getOperand(1).getValueType());
 891   SDValue Cond = PromoteTargetBoolean(N->getOperand(0), SVT);
 892
 893   return DAG.UpdateNodeOperands(SDValue(N, 0), Cond,
 894                                 N->getOperand(1), N->getOperand(2));
 895 }
 896
 897 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT_CC(SDNode *N, unsigned OpNo) {
 898   assert(OpNo == 0 && "Don't know how to promote this operand!");
 899
 900   SDValue LHS = N->getOperand(0);
 901   SDValue RHS = N->getOperand(1);
 902   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(4))->get());
 903
 904   // The CC (#4) and the possible return values (#2 and #3) have legal types.
 905   return DAG.UpdateNodeOperands(SDValue(N, 0), LHS, RHS, N->getOperand(2),
 906                                 N->getOperand(3), N->getOperand(4));
 907 }
 908
 909 SDValue DAGTypeLegalizer::PromoteIntOp_SETCC(SDNode *N, unsigned OpNo) {
 910   assert(OpNo == 0 && "Don't know how to promote this operand!");
 911
 912   SDValue LHS = N->getOperand(0);
 913   SDValue RHS = N->getOperand(1);
 914   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(2))->get());
 915
 916   // The CC (#2) is always legal.
 917   return DAG.UpdateNodeOperands(SDValue(N, 0), LHS, RHS, N->getOperand(2));
 918 }
 919
 920 SDValue DAGTypeLegalizer::PromoteIntOp_Shift(SDNode *N) {
 921   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 922                                 ZExtPromotedInteger(N->getOperand(1)));
 923 }
 924
 925 SDValue DAGTypeLegalizer::PromoteIntOp_SIGN_EXTEND(SDNode *N) {
 926   SDValue Op = GetPromotedInteger(N->getOperand(0));
 927   DebugLoc dl = N->getDebugLoc();
 928   Op = DAG.getNode(ISD::ANY_EXTEND, dl, N->getValueType(0), Op);
 929   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Op.getValueType(),
 930                      Op, DAG.getValueType(N->getOperand(0).getValueType()));
 931 }
 932
 933 SDValue DAGTypeLegalizer::PromoteIntOp_SINT_TO_FP(SDNode *N) {
 934   return DAG.UpdateNodeOperands(SDValue(N, 0),
 935                                 SExtPromotedInteger(N->getOperand(0)));
 936 }
 937
 938 SDValue DAGTypeLegalizer::PromoteIntOp_STORE(StoreSDNode *N, unsigned OpNo){
 939   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
 940   SDValue Ch = N->getChain(), Ptr = N->getBasePtr();
 941   int SVOffset = N->getSrcValueOffset();
 942   unsigned Alignment = N->getAlignment();
 943   bool isVolatile = N->isVolatile();
 944   DebugLoc dl = N->getDebugLoc();
 945
 946   SDValue Val = GetPromotedInteger(N->getValue());  // Get promoted value.
 947
 948   // Truncate the value and store the result.
 949   return DAG.getTruncStore(Ch, dl, Val, Ptr, N->getSrcValue(),
 950                            SVOffset, N->getMemoryVT(),
 951                            isVolatile, Alignment);
 952 }
 953
 954 SDValue DAGTypeLegalizer::PromoteIntOp_TRUNCATE(SDNode *N) {
 955   SDValue Op = GetPromotedInteger(N->getOperand(0));
 956   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), N->getValueType(0), Op);
 957 }
 958
 959 SDValue DAGTypeLegalizer::PromoteIntOp_UINT_TO_FP(SDNode *N) {
 960   return DAG.UpdateNodeOperands(SDValue(N, 0),
 961                                 ZExtPromotedInteger(N->getOperand(0)));
 962 }
 963
 964 SDValue DAGTypeLegalizer::PromoteIntOp_ZERO_EXTEND(SDNode *N) {
 965   DebugLoc dl = N->getDebugLoc();
 966   SDValue Op = GetPromotedInteger(N->getOperand(0));
 967   Op = DAG.getNode(ISD::ANY_EXTEND, dl, N->getValueType(0), Op);
 968   return DAG.getZeroExtendInReg(Op, dl, N->getOperand(0).getValueType());
 969 }
 970
 971
 972 //===----------------------------------------------------------------------===//
 973 //  Integer Result Expansion
 974 //===----------------------------------------------------------------------===//
 975
 976 /// ExpandIntegerResult - This method is called when the specified result of the
 977 /// specified node is found to need expansion.  At this point, the node may also
 978 /// have invalid operands or may have other results that need promotion, we just
 979 /// know that (at least) one result needs expansion.
 980 void DAGTypeLegalizer::ExpandIntegerResult(SDNode *N, unsigned ResNo) {
 981   DEBUG(cerr << "Expand integer result: "; N->dump(&DAG); cerr << "\n");
 982   SDValue Lo, Hi;
 983   Lo = Hi = SDValue();
 984
 985   // See if the target wants to custom expand this node.
 986   if (CustomLowerResults(N, N->getValueType(ResNo), true))
 987     return;
 988
 989   switch (N->getOpcode()) {
 990   default:
 991 #ifndef NDEBUG
 992     cerr << "ExpandIntegerResult #" << ResNo << ": ";
 993     N->dump(&DAG); cerr << "\n";
 994 #endif
 995     assert(0 && "Do not know how to expand the result of this operator!");
 996     abort();
 997
 998   case ISD::MERGE_VALUES: SplitRes_MERGE_VALUES(N, Lo, Hi); break;
 999   case ISD::SELECT:       SplitRes_SELECT(N, Lo, Hi); break;
1000   case ISD::SELECT_CC:    SplitRes_SELECT_CC(N, Lo, Hi); break;
1001   case ISD::UNDEF:        SplitRes_UNDEF(N, Lo, Hi); break;
1002
1003   case ISD::BIT_CONVERT:        ExpandRes_BIT_CONVERT(N, Lo, Hi); break;
1004   case ISD::BUILD_PAIR:         ExpandRes_BUILD_PAIR(N, Lo, Hi); break;
1005   case ISD::EXTRACT_ELEMENT:    ExpandRes_EXTRACT_ELEMENT(N, Lo, Hi); break;
1006   case ISD::EXTRACT_VECTOR_ELT: ExpandRes_EXTRACT_VECTOR_ELT(N, Lo, Hi); break;
1007   case ISD::VAARG:              ExpandRes_VAARG(N, Lo, Hi); break;
1008
1009   case ISD::ANY_EXTEND:  ExpandIntRes_ANY_EXTEND(N, Lo, Hi); break;
1010   case ISD::AssertSext:  ExpandIntRes_AssertSext(N, Lo, Hi); break;
1011   case ISD::AssertZext:  ExpandIntRes_AssertZext(N, Lo, Hi); break;
1012   case ISD::BSWAP:       ExpandIntRes_BSWAP(N, Lo, Hi); break;
1013   case ISD::Constant:    ExpandIntRes_Constant(N, Lo, Hi); break;
1014   case ISD::CTLZ:        ExpandIntRes_CTLZ(N, Lo, Hi); break;
1015   case ISD::CTPOP:       ExpandIntRes_CTPOP(N, Lo, Hi); break;
1016   case ISD::CTTZ:        ExpandIntRes_CTTZ(N, Lo, Hi); break;
1017   case ISD::FP_TO_SINT:  ExpandIntRes_FP_TO_SINT(N, Lo, Hi); break;
1018   case ISD::FP_TO_UINT:  ExpandIntRes_FP_TO_UINT(N, Lo, Hi); break;
1019   case ISD::LOAD:        ExpandIntRes_LOAD(cast<LoadSDNode>(N), Lo, Hi); break;
1020   case ISD::MUL:         ExpandIntRes_MUL(N, Lo, Hi); break;
1021   case ISD::SDIV:        ExpandIntRes_SDIV(N, Lo, Hi); break;
1022   case ISD::SIGN_EXTEND: ExpandIntRes_SIGN_EXTEND(N, Lo, Hi); break;
1023   case ISD::SIGN_EXTEND_INREG: ExpandIntRes_SIGN_EXTEND_INREG(N, Lo, Hi); break;
1024   case ISD::SREM:        ExpandIntRes_SREM(N, Lo, Hi); break;
1025   case ISD::TRUNCATE:    ExpandIntRes_TRUNCATE(N, Lo, Hi); break;
1026   case ISD::UDIV:        ExpandIntRes_UDIV(N, Lo, Hi); break;
1027   case ISD::UREM:        ExpandIntRes_UREM(N, Lo, Hi); break;
1028   case ISD::ZERO_EXTEND: ExpandIntRes_ZERO_EXTEND(N, Lo, Hi); break;
1029
1030   case ISD::AND:
1031   case ISD::OR:
1032   case ISD::XOR: ExpandIntRes_Logical(N, Lo, Hi); break;
1033
1034   case ISD::ADD:
1035   case ISD::SUB: ExpandIntRes_ADDSUB(N, Lo, Hi); break;
1036
1037   case ISD::ADDC:
1038   case ISD::SUBC: ExpandIntRes_ADDSUBC(N, Lo, Hi); break;
1039
1040   case ISD::ADDE:
1041   case ISD::SUBE: ExpandIntRes_ADDSUBE(N, Lo, Hi); break;
1042
1043   case ISD::SHL:
1044   case ISD::SRA:
1045   case ISD::SRL: ExpandIntRes_Shift(N, Lo, Hi); break;
1046   }
1047
1048   // If Lo/Hi is null, the sub-method took care of registering results etc.
1049   if (Lo.getNode())
1050     SetExpandedInteger(SDValue(N, ResNo), Lo, Hi);
1051 }
1052
1053 /// ExpandShiftByConstant - N is a shift by a value that needs to be expanded,
1054 /// and the shift amount is a constant 'Amt'.  Expand the operation.
1055 void DAGTypeLegalizer::ExpandShiftByConstant(SDNode *N, unsigned Amt,
1056                                              SDValue &Lo, SDValue &Hi) {
1057   DebugLoc dl = N->getDebugLoc();
1058   // Expand the incoming operand to be shifted, so that we have its parts
1059   SDValue InL, InH;
1060   GetExpandedInteger(N->getOperand(0), InL, InH);
1061
1062   MVT NVT = InL.getValueType();
1063   unsigned VTBits = N->getValueType(0).getSizeInBits();
1064   unsigned NVTBits = NVT.getSizeInBits();
1065   MVT ShTy = N->getOperand(1).getValueType();
1066
1067   if (N->getOpcode() == ISD::SHL) {
1068     if (Amt > VTBits) {
1069       Lo = Hi = DAG.getConstant(0, NVT);
1070     } else if (Amt > NVTBits) {
1071       Lo = DAG.getConstant(0, NVT);
1072       Hi = DAG.getNode(ISD::SHL, dl,
1073                        NVT, InL, DAG.getConstant(Amt-NVTBits,ShTy));
1074     } else if (Amt == NVTBits) {
1075       Lo = DAG.getConstant(0, NVT);
1076       Hi = InL;
1077     } else if (Amt == 1 &&
1078                TLI.isOperationLegalOrCustom(ISD::ADDC,
1079                                             TLI.getTypeToExpandTo(NVT))) {
1080       // Emit this X << 1 as X+X.
1081       SDVTList VTList = DAG.getVTList(NVT, MVT::Flag);
1082       SDValue LoOps[2] = { InL, InL };
1083       Lo = DAG.getNode(ISD::ADDC, dl, VTList, LoOps, 2);
1084       SDValue HiOps[3] = { InH, InH, Lo.getValue(1) };
1085       Hi = DAG.getNode(ISD::ADDE, dl, VTList, HiOps, 3);
1086     } else {
1087       Lo = DAG.getNode(ISD::SHL, dl, NVT, InL, DAG.getConstant(Amt, ShTy));
1088       Hi = DAG.getNode(ISD::OR, dl, NVT,
1089                        DAG.getNode(ISD::SHL, dl, NVT, InH,
1090                                    DAG.getConstant(Amt, ShTy)),
1091                        DAG.getNode(ISD::SRL, dl, NVT, InL,
1092                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1093     }
1094     return;
1095   }
1096
1097   if (N->getOpcode() == ISD::SRL) {
1098     if (Amt > VTBits) {
1099       Lo = DAG.getConstant(0, NVT);
1100       Hi = DAG.getConstant(0, NVT);
1101     } else if (Amt > NVTBits) {
1102       Lo = DAG.getNode(ISD::SRL, dl,
1103                        NVT, InH, DAG.getConstant(Amt-NVTBits,ShTy));
1104       Hi = DAG.getConstant(0, NVT);
1105     } else if (Amt == NVTBits) {
1106       Lo = InH;
1107       Hi = DAG.getConstant(0, NVT);
1108     } else {
1109       Lo = DAG.getNode(ISD::OR, dl, NVT,
1110                        DAG.getNode(ISD::SRL, dl, NVT, InL,
1111                                    DAG.getConstant(Amt, ShTy)),
1112                        DAG.getNode(ISD::SHL, dl, NVT, InH,
1113                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1114       Hi = DAG.getNode(ISD::SRL, dl, NVT, InH, DAG.getConstant(Amt, ShTy));
1115     }
1116     return;
1117   }
1118
1119   assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1120   if (Amt > VTBits) {
1121     Hi = Lo = DAG.getNode(ISD::SRA, dl, NVT, InH,
1122                           DAG.getConstant(NVTBits-1, ShTy));
1123   } else if (Amt > NVTBits) {
1124     Lo = DAG.getNode(ISD::SRA, dl, NVT, InH,
1125                      DAG.getConstant(Amt-NVTBits, ShTy));
1126     Hi = DAG.getNode(ISD::SRA, dl, NVT, InH,
1127                      DAG.getConstant(NVTBits-1, ShTy));
1128   } else if (Amt == NVTBits) {
1129     Lo = InH;
1130     Hi = DAG.getNode(ISD::SRA, dl, NVT, InH,
1131                      DAG.getConstant(NVTBits-1, ShTy));
1132   } else {
1133     Lo = DAG.getNode(ISD::OR, dl, NVT,
1134                      DAG.getNode(ISD::SRL, dl, NVT, InL,
1135                                  DAG.getConstant(Amt, ShTy)),
1136                      DAG.getNode(ISD::SHL, dl, NVT, InH,
1137                                  DAG.getConstant(NVTBits-Amt, ShTy)));
1138     Hi = DAG.getNode(ISD::SRA, dl, NVT, InH, DAG.getConstant(Amt, ShTy));
1139   }
1140 }
1141
1142 /// ExpandShiftWithKnownAmountBit - Try to determine whether we can simplify
1143 /// this shift based on knowledge of the high bit of the shift amount.  If we
1144 /// can tell this, we know that it is >= 32 or < 32, without knowing the actual
1145 /// shift amount.
1146 bool DAGTypeLegalizer::
1147 ExpandShiftWithKnownAmountBit(SDNode *N, SDValue &Lo, SDValue &Hi) {
1148   SDValue Amt = N->getOperand(1);
1149   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1150   MVT ShTy = Amt.getValueType();
1151   unsigned ShBits = ShTy.getSizeInBits();
1152   unsigned NVTBits = NVT.getSizeInBits();
1153   assert(isPowerOf2_32(NVTBits) &&
1154          "Expanded integer type size not a power of two!");
1155   DebugLoc dl = N->getDebugLoc();
1156
1157   APInt HighBitMask = APInt::getHighBitsSet(ShBits, ShBits - Log2_32(NVTBits));
1158   APInt KnownZero, KnownOne;
1159   DAG.ComputeMaskedBits(N->getOperand(1), HighBitMask, KnownZero, KnownOne);
1160
1161   // If we don't know anything about the high bits, exit.
1162   if (((KnownZero|KnownOne) & HighBitMask) == 0)
1163     return false;
1164
1165   // Get the incoming operand to be shifted.
1166   SDValue InL, InH;
1167   GetExpandedInteger(N->getOperand(0), InL, InH);
1168
1169   // If we know that any of the high bits of the shift amount are one, then we
1170   // can do this as a couple of simple shifts.
1171   if (KnownOne.intersects(HighBitMask)) {
1172     // Mask out the high bit, which we know is set.
1173     Amt = DAG.getNode(ISD::AND, dl, ShTy, Amt,
1174                       DAG.getConstant(~HighBitMask, ShTy));
1175
1176     switch (N->getOpcode()) {
1177     default: assert(0 && "Unknown shift");
1178     case ISD::SHL:
1179       Lo = DAG.getConstant(0, NVT);              // Low part is zero.
1180       Hi = DAG.getNode(ISD::SHL, dl, NVT, InL, Amt); // High part from Lo part.
1181       return true;
1182     case ISD::SRL:
1183       Hi = DAG.getConstant(0, NVT);              // Hi part is zero.
1184       Lo = DAG.getNode(ISD::SRL, dl, NVT, InH, Amt); // Lo part from Hi part.
1185       return true;
1186     case ISD::SRA:
1187       Hi = DAG.getNode(ISD::SRA, dl, NVT, InH,       // Sign extend high part.
1188                        DAG.getConstant(NVTBits-1, ShTy));
1189       Lo = DAG.getNode(ISD::SRA, dl, NVT, InH, Amt); // Lo part from Hi part.
1190       return true;
1191     }
1192   }
1193
1194 #if 0
1195   // FIXME: This code is broken for shifts with a zero amount!
1196   // If we know that all of the high bits of the shift amount are zero, then we
1197   // can do this as a couple of simple shifts.
1198   if ((KnownZero & HighBitMask) == HighBitMask) {
1199     // Compute 32-amt.
1200     SDValue Amt2 = DAG.getNode(ISD::SUB, ShTy,
1201                                  DAG.getConstant(NVTBits, ShTy),
1202                                  Amt);
1203     unsigned Op1, Op2;
1204     switch (N->getOpcode()) {
1205     default: assert(0 && "Unknown shift");
1206     case ISD::SHL:  Op1 = ISD::SHL; Op2 = ISD::SRL; break;
1207     case ISD::SRL:
1208     case ISD::SRA:  Op1 = ISD::SRL; Op2 = ISD::SHL; break;
1209     }
1210
1211     Lo = DAG.getNode(N->getOpcode(), NVT, InL, Amt);
1212     Hi = DAG.getNode(ISD::OR, NVT,
1213                      DAG.getNode(Op1, NVT, InH, Amt),
1214                      DAG.getNode(Op2, NVT, InL, Amt2));
1215     return true;
1216   }
1217 #endif
1218
1219   return false;
1220 }
1221
1222 /// ExpandShiftWithUnknownAmountBit - Fully general expansion of integer shift
1223 /// of any size.
1224 bool DAGTypeLegalizer::
1225 ExpandShiftWithUnknownAmountBit(SDNode *N, SDValue &Lo, SDValue &Hi) {
1226   SDValue Amt = N->getOperand(1);
1227   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1228   MVT ShTy = Amt.getValueType();
1229   unsigned NVTBits = NVT.getSizeInBits();
1230   assert(isPowerOf2_32(NVTBits) &&
1231          "Expanded integer type size not a power of two!");
1232   DebugLoc dl = N->getDebugLoc();
1233
1234   // Get the incoming operand to be shifted.
1235   SDValue InL, InH;
1236   GetExpandedInteger(N->getOperand(0), InL, InH);
1237
1238   SDValue NVBitsNode = DAG.getConstant(NVTBits, ShTy);
1239   SDValue Amt2 = DAG.getNode(ISD::SUB, dl, ShTy, NVBitsNode, Amt);
1240   SDValue Cmp = DAG.getSetCC(dl, TLI.getSetCCResultType(ShTy),
1241                              Amt, NVBitsNode, ISD::SETULT);
1242
1243   SDValue Lo1, Hi1, Lo2, Hi2;
1244   switch (N->getOpcode()) {
1245   default: assert(0 && "Unknown shift");
1246   case ISD::SHL:
1247     // ShAmt < NVTBits
1248     Lo1 = DAG.getConstant(0, NVT);                  // Low part is zero.
1249     Hi1 = DAG.getNode(ISD::SHL, dl, NVT, InL, Amt); // High part from Lo part.
1250
1251     // ShAmt >= NVTBits
1252     Lo2 = DAG.getNode(ISD::SHL, dl, NVT, InL, Amt);
1253     Hi2 = DAG.getNode(ISD::OR, dl, NVT,
1254                       DAG.getNode(ISD::SHL, dl, NVT, InH, Amt),
1255                       DAG.getNode(ISD::SRL, dl, NVT, InL, Amt2));
1256
1257     Lo = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Lo1, Lo2);
1258     Hi = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Hi1, Hi2);
1259     return true;
1260   case ISD::SRL:
1261     // ShAmt < NVTBits
1262     Hi1 = DAG.getConstant(0, NVT);                  // Hi part is zero.
1263     Lo1 = DAG.getNode(ISD::SRL, dl, NVT, InH, Amt); // Lo part from Hi part.
1264
1265     // ShAmt >= NVTBits
1266     Hi2 = DAG.getNode(ISD::SRL, dl, NVT, InH, Amt);
1267     Lo2 = DAG.getNode(ISD::OR, dl, NVT,
1268                      DAG.getNode(ISD::SRL, dl, NVT, InL, Amt),
1269                      DAG.getNode(ISD::SHL, dl, NVT, InH, Amt2));
1270
1271     Lo = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Lo1, Lo2);
1272     Hi = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Hi1, Hi2);
1273     return true;
1274   case ISD::SRA:
1275     // ShAmt < NVTBits
1276     Hi1 = DAG.getNode(ISD::SRA, dl, NVT, InH,       // Sign extend high part.
1277                        DAG.getConstant(NVTBits-1, ShTy));
1278     Lo1 = DAG.getNode(ISD::SRA, dl, NVT, InH, Amt); // Lo part from Hi part.
1279
1280     // ShAmt >= NVTBits
1281     Hi2 = DAG.getNode(ISD::SRA, dl, NVT, InH, Amt);
1282     Lo2 = DAG.getNode(ISD::OR, dl, NVT,
1283                       DAG.getNode(ISD::SRL, dl, NVT, InL, Amt),
1284                       DAG.getNode(ISD::SHL, dl, NVT, InH, Amt2));
1285
1286     Lo = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Lo1, Lo2);
1287     Hi = DAG.getNode(ISD::SELECT, dl, NVT, Cmp, Hi1, Hi2);
1288     return true;
1289   }
1290
1291   return false;
1292 }
1293
1294 void DAGTypeLegalizer::ExpandIntRes_ADDSUB(SDNode *N,
1295                                            SDValue &Lo, SDValue &Hi) {
1296   DebugLoc dl = N->getDebugLoc();
1297   // Expand the subcomponents.
1298   SDValue LHSL, LHSH, RHSL, RHSH;
1299   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1300   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1301
1302   MVT NVT = LHSL.getValueType();
1303   SDValue LoOps[2] = { LHSL, RHSL };
1304   SDValue HiOps[3] = { LHSH, RHSH };
1305
1306   // Do not generate ADDC/ADDE or SUBC/SUBE if the target does not support
1307   // them.  TODO: Teach operation legalization how to expand unsupported
1308   // ADDC/ADDE/SUBC/SUBE.  The problem is that these operations generate
1309   // a carry of type MVT::Flag, but there doesn't seem to be any way to
1310   // generate a value of this type in the expanded code sequence.
1311   bool hasCarry =
1312     TLI.isOperationLegalOrCustom(N->getOpcode() == ISD::ADD ?
1313                                    ISD::ADDC : ISD::SUBC,
1314                                  TLI.getTypeToExpandTo(NVT));
1315
1316   if (hasCarry) {
1317     SDVTList VTList = DAG.getVTList(NVT, MVT::Flag);
1318     if (N->getOpcode() == ISD::ADD) {
1319       Lo = DAG.getNode(ISD::ADDC, dl, VTList, LoOps, 2);
1320       HiOps[2] = Lo.getValue(1);
1321       Hi = DAG.getNode(ISD::ADDE, dl, VTList, HiOps, 3);
1322     } else {
1323       Lo = DAG.getNode(ISD::SUBC, dl, VTList, LoOps, 2);
1324       HiOps[2] = Lo.getValue(1);
1325       Hi = DAG.getNode(ISD::SUBE, dl, VTList, HiOps, 3);
1326     }
1327   } else {
1328     if (N->getOpcode() == ISD::ADD) {
1329       Lo = DAG.getNode(ISD::ADD, dl, NVT, LoOps, 2);
1330       Hi = DAG.getNode(ISD::ADD, dl, NVT, HiOps, 2);
1331       SDValue Cmp1 = DAG.getSetCC(dl, TLI.getSetCCResultType(NVT), Lo, LoOps[0],
1332                                   ISD::SETULT);
1333       SDValue Carry1 = DAG.getNode(ISD::SELECT, dl, NVT, Cmp1,
1334                                    DAG.getConstant(1, NVT),
1335                                    DAG.getConstant(0, NVT));
1336       SDValue Cmp2 = DAG.getSetCC(dl, TLI.getSetCCResultType(NVT), Lo, LoOps[1],
1337                                   ISD::SETULT);
1338       SDValue Carry2 = DAG.getNode(ISD::SELECT, dl, NVT, Cmp2,
1339                                    DAG.getConstant(1, NVT), Carry1);
1340       Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, Carry2);
1341     } else {
1342       Lo = DAG.getNode(ISD::SUB, dl, NVT, LoOps, 2);
1343       Hi = DAG.getNode(ISD::SUB, dl, NVT, HiOps, 2);
1344       SDValue Cmp =
1345         DAG.getSetCC(dl, TLI.getSetCCResultType(LoOps[0].getValueType()),
1346                      LoOps[0], LoOps[1], ISD::SETULT);
1347       SDValue Borrow = DAG.getNode(ISD::SELECT, dl, NVT, Cmp,
1348                                    DAG.getConstant(1, NVT),
1349                                    DAG.getConstant(0, NVT));
1350       Hi = DAG.getNode(ISD::SUB, dl, NVT, Hi, Borrow);
1351     }
1352   }
1353 }
1354
1355 void DAGTypeLegalizer::ExpandIntRes_ADDSUBC(SDNode *N,
1356                                             SDValue &Lo, SDValue &Hi) {
1357   // Expand the subcomponents.
1358   SDValue LHSL, LHSH, RHSL, RHSH;
1359   DebugLoc dl = N->getDebugLoc();
1360   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1361   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1362   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Flag);
1363   SDValue LoOps[2] = { LHSL, RHSL };
1364   SDValue HiOps[3] = { LHSH, RHSH };
1365
1366   if (N->getOpcode() == ISD::ADDC) {
1367     Lo = DAG.getNode(ISD::ADDC, dl, VTList, LoOps, 2);
1368     HiOps[2] = Lo.getValue(1);
1369     Hi = DAG.getNode(ISD::ADDE, dl, VTList, HiOps, 3);
1370   } else {
1371     Lo = DAG.getNode(ISD::SUBC, dl, VTList, LoOps, 2);
1372     HiOps[2] = Lo.getValue(1);
1373     Hi = DAG.getNode(ISD::SUBE, dl, VTList, HiOps, 3);
1374   }
1375
1376   // Legalized the flag result - switch anything that used the old flag to
1377   // use the new one.
1378   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1379 }
1380
1381 void DAGTypeLegalizer::ExpandIntRes_ADDSUBE(SDNode *N,
1382                                             SDValue &Lo, SDValue &Hi) {
1383   // Expand the subcomponents.
1384   SDValue LHSL, LHSH, RHSL, RHSH;
1385   DebugLoc dl = N->getDebugLoc();
1386   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1387   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1388   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Flag);
1389   SDValue LoOps[3] = { LHSL, RHSL, N->getOperand(2) };
1390   SDValue HiOps[3] = { LHSH, RHSH };
1391
1392   Lo = DAG.getNode(N->getOpcode(), dl, VTList, LoOps, 3);
1393   HiOps[2] = Lo.getValue(1);
1394   Hi = DAG.getNode(N->getOpcode(), dl, VTList, HiOps, 3);
1395
1396   // Legalized the flag result - switch anything that used the old flag to
1397   // use the new one.
1398   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1399 }
1400
1401 void DAGTypeLegalizer::ExpandIntRes_ANY_EXTEND(SDNode *N,
1402                                                SDValue &Lo, SDValue &Hi) {
1403   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1404   DebugLoc dl = N->getDebugLoc();
1405   SDValue Op = N->getOperand(0);
1406   if (Op.getValueType().bitsLE(NVT)) {
1407     // The low part is any extension of the input (which degenerates to a copy).
1408     Lo = DAG.getNode(ISD::ANY_EXTEND, dl, NVT, Op);
1409     Hi = DAG.getUNDEF(NVT);   // The high part is undefined.
1410   } else {
1411     // For example, extension of an i48 to an i64.  The operand type necessarily
1412     // promotes to the result type, so will end up being expanded too.
1413     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1414            "Only know how to promote this result!");
1415     SDValue Res = GetPromotedInteger(Op);
1416     assert(Res.getValueType() == N->getValueType(0) &&
1417            "Operand over promoted?");
1418     // Split the promoted operand.  This will simplify when it is expanded.
1419     SplitInteger(Res, Lo, Hi);
1420   }
1421 }
1422
1423 void DAGTypeLegalizer::ExpandIntRes_AssertSext(SDNode *N,
1424                                                SDValue &Lo, SDValue &Hi) {
1425   DebugLoc dl = N->getDebugLoc();
1426   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1427   MVT NVT = Lo.getValueType();
1428   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1429   unsigned NVTBits = NVT.getSizeInBits();
1430   unsigned EVTBits = EVT.getSizeInBits();
1431
1432   if (NVTBits < EVTBits) {
1433     Hi = DAG.getNode(ISD::AssertSext, dl, NVT, Hi,
1434                      DAG.getValueType(MVT::getIntegerVT(EVTBits - NVTBits)));
1435   } else {
1436     Lo = DAG.getNode(ISD::AssertSext, dl, NVT, Lo, DAG.getValueType(EVT));
1437     // The high part replicates the sign bit of Lo, make it explicit.
1438     Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
1439                      DAG.getConstant(NVTBits-1, TLI.getPointerTy()));
1440   }
1441 }
1442
1443 void DAGTypeLegalizer::ExpandIntRes_AssertZext(SDNode *N,
1444                                                SDValue &Lo, SDValue &Hi) {
1445   DebugLoc dl = N->getDebugLoc();
1446   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1447   MVT NVT = Lo.getValueType();
1448   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1449   unsigned NVTBits = NVT.getSizeInBits();
1450   unsigned EVTBits = EVT.getSizeInBits();
1451
1452   if (NVTBits < EVTBits) {
1453     Hi = DAG.getNode(ISD::AssertZext, dl, NVT, Hi,
1454                      DAG.getValueType(MVT::getIntegerVT(EVTBits - NVTBits)));
1455   } else {
1456     Lo = DAG.getNode(ISD::AssertZext, dl, NVT, Lo, DAG.getValueType(EVT));
1457     // The high part must be zero, make it explicit.
1458     Hi = DAG.getConstant(0, NVT);
1459   }
1460 }
1461
1462 void DAGTypeLegalizer::ExpandIntRes_BSWAP(SDNode *N,
1463                                           SDValue &Lo, SDValue &Hi) {
1464   DebugLoc dl = N->getDebugLoc();
1465   GetExpandedInteger(N->getOperand(0), Hi, Lo);  // Note swapped operands.
1466   Lo = DAG.getNode(ISD::BSWAP, dl, Lo.getValueType(), Lo);
1467   Hi = DAG.getNode(ISD::BSWAP, dl, Hi.getValueType(), Hi);
1468 }
1469
1470 void DAGTypeLegalizer::ExpandIntRes_Constant(SDNode *N,
1471                                              SDValue &Lo, SDValue &Hi) {
1472   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1473   unsigned NBitWidth = NVT.getSizeInBits();
1474   const APInt &Cst = cast<ConstantSDNode>(N)->getAPIntValue();
1475   Lo = DAG.getConstant(APInt(Cst).trunc(NBitWidth), NVT);
1476   Hi = DAG.getConstant(Cst.lshr(NBitWidth).trunc(NBitWidth), NVT);
1477 }
1478
1479 void DAGTypeLegalizer::ExpandIntRes_CTLZ(SDNode *N,
1480                                          SDValue &Lo, SDValue &Hi) {
1481   DebugLoc dl = N->getDebugLoc();
1482   // ctlz (HiLo) -> Hi != 0 ? ctlz(Hi) : (ctlz(Lo)+32)
1483   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1484   MVT NVT = Lo.getValueType();
1485
1486   SDValue HiNotZero = DAG.getSetCC(dl, TLI.getSetCCResultType(NVT), Hi,
1487                                    DAG.getConstant(0, NVT), ISD::SETNE);
1488
1489   SDValue LoLZ = DAG.getNode(ISD::CTLZ, dl, NVT, Lo);
1490   SDValue HiLZ = DAG.getNode(ISD::CTLZ, dl, NVT, Hi);
1491
1492   Lo = DAG.getNode(ISD::SELECT, dl, NVT, HiNotZero, HiLZ,
1493                    DAG.getNode(ISD::ADD, dl, NVT, LoLZ,
1494                                DAG.getConstant(NVT.getSizeInBits(), NVT)));
1495   Hi = DAG.getConstant(0, NVT);
1496 }
1497
1498 void DAGTypeLegalizer::ExpandIntRes_CTPOP(SDNode *N,
1499                                           SDValue &Lo, SDValue &Hi) {
1500   DebugLoc dl = N->getDebugLoc();
1501   // ctpop(HiLo) -> ctpop(Hi)+ctpop(Lo)
1502   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1503   MVT NVT = Lo.getValueType();
1504   Lo = DAG.getNode(ISD::ADD, dl, NVT, DAG.getNode(ISD::CTPOP, dl, NVT, Lo),
1505                    DAG.getNode(ISD::CTPOP, dl, NVT, Hi));
1506   Hi = DAG.getConstant(0, NVT);
1507 }
1508
1509 void DAGTypeLegalizer::ExpandIntRes_CTTZ(SDNode *N,
1510                                          SDValue &Lo, SDValue &Hi) {
1511   DebugLoc dl = N->getDebugLoc();
1512   // cttz (HiLo) -> Lo != 0 ? cttz(Lo) : (cttz(Hi)+32)
1513   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1514   MVT NVT = Lo.getValueType();
1515
1516   SDValue LoNotZero = DAG.getSetCC(dl, TLI.getSetCCResultType(NVT), Lo,
1517                                    DAG.getConstant(0, NVT), ISD::SETNE);
1518
1519   SDValue LoLZ = DAG.getNode(ISD::CTTZ, dl, NVT, Lo);
1520   SDValue HiLZ = DAG.getNode(ISD::CTTZ, dl, NVT, Hi);
1521
1522   Lo = DAG.getNode(ISD::SELECT, dl, NVT, LoNotZero, LoLZ,
1523                    DAG.getNode(ISD::ADD, dl, NVT, HiLZ,
1524                                DAG.getConstant(NVT.getSizeInBits(), NVT)));
1525   Hi = DAG.getConstant(0, NVT);
1526 }
1527
1528 void DAGTypeLegalizer::ExpandIntRes_FP_TO_SINT(SDNode *N, SDValue &Lo,
1529                                                SDValue &Hi) {
1530   DebugLoc dl = N->getDebugLoc();
1531   MVT VT = N->getValueType(0);
1532   SDValue Op = N->getOperand(0);
1533   RTLIB::Libcall LC = RTLIB::getFPTOSINT(Op.getValueType(), VT);
1534   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-sint conversion!");
1535   SplitInteger(MakeLibCall(LC, VT, &Op, 1, true/*irrelevant*/, dl), Lo, Hi);
1536 }
1537
1538 void DAGTypeLegalizer::ExpandIntRes_FP_TO_UINT(SDNode *N, SDValue &Lo,
1539                                                SDValue &Hi) {
1540   DebugLoc dl = N->getDebugLoc();
1541   MVT VT = N->getValueType(0);
1542   SDValue Op = N->getOperand(0);
1543   RTLIB::Libcall LC = RTLIB::getFPTOUINT(Op.getValueType(), VT);
1544   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-uint conversion!");
1545   SplitInteger(MakeLibCall(LC, VT, &Op, 1, false/*irrelevant*/, dl), Lo, Hi);
1546 }
1547
1548 void DAGTypeLegalizer::ExpandIntRes_LOAD(LoadSDNode *N,
1549                                          SDValue &Lo, SDValue &Hi) {
1550   if (ISD::isNormalLoad(N)) {
1551     ExpandRes_NormalLoad(N, Lo, Hi);
1552     return;
1553   }
1554
1555   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
1556
1557   MVT VT = N->getValueType(0);
1558   MVT NVT = TLI.getTypeToTransformTo(VT);
1559   SDValue Ch  = N->getChain();
1560   SDValue Ptr = N->getBasePtr();
1561   ISD::LoadExtType ExtType = N->getExtensionType();
1562   int SVOffset = N->getSrcValueOffset();
1563   unsigned Alignment = N->getAlignment();
1564   bool isVolatile = N->isVolatile();
1565   DebugLoc dl = N->getDebugLoc();
1566
1567   assert(NVT.isByteSized() && "Expanded type not byte sized!");
1568
1569   if (N->getMemoryVT().bitsLE(NVT)) {
1570     MVT EVT = N->getMemoryVT();
1571
1572     Lo = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr, N->getSrcValue(), SVOffset,
1573                         EVT, isVolatile, Alignment);
1574
1575     // Remember the chain.
1576     Ch = Lo.getValue(1);
1577
1578     if (ExtType == ISD::SEXTLOAD) {
1579       // The high part is obtained by SRA'ing all but one of the bits of the
1580       // lo part.
1581       unsigned LoSize = Lo.getValueType().getSizeInBits();
1582       Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
1583                        DAG.getConstant(LoSize-1, TLI.getPointerTy()));
1584     } else if (ExtType == ISD::ZEXTLOAD) {
1585       // The high part is just a zero.
1586       Hi = DAG.getConstant(0, NVT);
1587     } else {
1588       assert(ExtType == ISD::EXTLOAD && "Unknown extload!");
1589       // The high part is undefined.
1590       Hi = DAG.getUNDEF(NVT);
1591     }
1592   } else if (TLI.isLittleEndian()) {
1593     // Little-endian - low bits are at low addresses.
1594     Lo = DAG.getLoad(NVT, dl, Ch, Ptr, N->getSrcValue(), SVOffset,
1595                      isVolatile, Alignment);
1596
1597     unsigned ExcessBits =
1598       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
1599     MVT NEVT = MVT::getIntegerVT(ExcessBits);
1600
1601     // Increment the pointer to the other half.
1602     unsigned IncrementSize = NVT.getSizeInBits()/8;
1603     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1604                       DAG.getIntPtrConstant(IncrementSize));
1605     Hi = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr, N->getSrcValue(),
1606                         SVOffset+IncrementSize, NEVT,
1607                         isVolatile, MinAlign(Alignment, IncrementSize));
1608
1609     // Build a factor node to remember that this load is independent of the
1610     // other one.
1611     Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1612                      Hi.getValue(1));
1613   } else {
1614     // Big-endian - high bits are at low addresses.  Favor aligned loads at
1615     // the cost of some bit-fiddling.
1616     MVT EVT = N->getMemoryVT();
1617     unsigned EBytes = EVT.getStoreSizeInBits()/8;
1618     unsigned IncrementSize = NVT.getSizeInBits()/8;
1619     unsigned ExcessBits = (EBytes - IncrementSize)*8;
1620
1621     // Load both the high bits and maybe some of the low bits.
1622     Hi = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr, N->getSrcValue(), SVOffset,
1623                         MVT::getIntegerVT(EVT.getSizeInBits() - ExcessBits),
1624                         isVolatile, Alignment);
1625
1626     // Increment the pointer to the other half.
1627     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1628                       DAG.getIntPtrConstant(IncrementSize));
1629     // Load the rest of the low bits.
1630     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, NVT, Ch, Ptr, N->getSrcValue(),
1631                         SVOffset+IncrementSize,
1632                         MVT::getIntegerVT(ExcessBits),
1633                         isVolatile, MinAlign(Alignment, IncrementSize));
1634
1635     // Build a factor node to remember that this load is independent of the
1636     // other one.
1637     Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1638                      Hi.getValue(1));
1639
1640     if (ExcessBits < NVT.getSizeInBits()) {
1641       // Transfer low bits from the bottom of Hi to the top of Lo.
1642       Lo = DAG.getNode(ISD::OR, dl, NVT, Lo,
1643                        DAG.getNode(ISD::SHL, dl, NVT, Hi,
1644                                    DAG.getConstant(ExcessBits,
1645                                                    TLI.getPointerTy())));
1646       // Move high bits to the right position in Hi.
1647       Hi = DAG.getNode(ExtType == ISD::SEXTLOAD ? ISD::SRA : ISD::SRL, dl,
1648                        NVT, Hi,
1649                        DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
1650                                        TLI.getPointerTy()));
1651     }
1652   }
1653
1654   // Legalized the chain result - switch anything that used the old chain to
1655   // use the new one.
1656   ReplaceValueWith(SDValue(N, 1), Ch);
1657 }
1658
1659 void DAGTypeLegalizer::ExpandIntRes_Logical(SDNode *N,
1660                                             SDValue &Lo, SDValue &Hi) {
1661   DebugLoc dl = N->getDebugLoc();
1662   SDValue LL, LH, RL, RH;
1663   GetExpandedInteger(N->getOperand(0), LL, LH);
1664   GetExpandedInteger(N->getOperand(1), RL, RH);
1665   Lo = DAG.getNode(N->getOpcode(), dl, LL.getValueType(), LL, RL);
1666   Hi = DAG.getNode(N->getOpcode(), dl, LL.getValueType(), LH, RH);
1667 }
1668
1669 void DAGTypeLegalizer::ExpandIntRes_MUL(SDNode *N,
1670                                         SDValue &Lo, SDValue &Hi) {
1671   MVT VT = N->getValueType(0);
1672   MVT NVT = TLI.getTypeToTransformTo(VT);
1673   DebugLoc dl = N->getDebugLoc();
1674
1675   bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, NVT);
1676   bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, NVT);
1677   bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, NVT);
1678   bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, NVT);
1679   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
1680     SDValue LL, LH, RL, RH;
1681     GetExpandedInteger(N->getOperand(0), LL, LH);
1682     GetExpandedInteger(N->getOperand(1), RL, RH);
1683     unsigned OuterBitSize = VT.getSizeInBits();
1684     unsigned InnerBitSize = NVT.getSizeInBits();
1685     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
1686     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
1687
1688     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
1689     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
1690         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
1691       // The inputs are both zero-extended.
1692       if (HasUMUL_LOHI) {
1693         // We can emit a umul_lohi.
1694         Lo = DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(NVT, NVT), LL, RL);
1695         Hi = SDValue(Lo.getNode(), 1);
1696         return;
1697       }
1698       if (HasMULHU) {
1699         // We can emit a mulhu+mul.
1700         Lo = DAG.getNode(ISD::MUL, dl, NVT, LL, RL);
1701         Hi = DAG.getNode(ISD::MULHU, dl, NVT, LL, RL);
1702         return;
1703       }
1704     }
1705     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
1706       // The input values are both sign-extended.
1707       if (HasSMUL_LOHI) {
1708         // We can emit a smul_lohi.
1709         Lo = DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(NVT, NVT), LL, RL);
1710         Hi = SDValue(Lo.getNode(), 1);
1711         return;
1712       }
1713       if (HasMULHS) {
1714         // We can emit a mulhs+mul.
1715         Lo = DAG.getNode(ISD::MUL, dl, NVT, LL, RL);
1716         Hi = DAG.getNode(ISD::MULHS, dl, NVT, LL, RL);
1717         return;
1718       }
1719     }
1720     if (HasUMUL_LOHI) {
1721       // Lo,Hi = umul LHS, RHS.
1722       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
1723                                        DAG.getVTList(NVT, NVT), LL, RL);
1724       Lo = UMulLOHI;
1725       Hi = UMulLOHI.getValue(1);
1726       RH = DAG.getNode(ISD::MUL, dl, NVT, LL, RH);
1727       LH = DAG.getNode(ISD::MUL, dl, NVT, LH, RL);
1728       Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, RH);
1729       Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, LH);
1730       return;
1731     }
1732     if (HasMULHU) {
1733       Lo = DAG.getNode(ISD::MUL, dl, NVT, LL, RL);
1734       Hi = DAG.getNode(ISD::MULHU, dl, NVT, LL, RL);
1735       RH = DAG.getNode(ISD::MUL, dl, NVT, LL, RH);
1736       LH = DAG.getNode(ISD::MUL, dl, NVT, LH, RL);
1737       Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, RH);
1738       Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, LH);
1739       return;
1740     }
1741   }
1742
1743   // If nothing else, we can make a libcall.
1744   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1745   if (VT == MVT::i16)
1746     LC = RTLIB::MUL_I16;
1747   else if (VT == MVT::i32)
1748     LC = RTLIB::MUL_I32;
1749   else if (VT == MVT::i64)
1750     LC = RTLIB::MUL_I64;
1751   else if (VT == MVT::i128)
1752     LC = RTLIB::MUL_I128;
1753   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported MUL!");
1754
1755   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1756   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true/*irrelevant*/, dl), Lo, Hi);
1757 }
1758
1759 void DAGTypeLegalizer::ExpandIntRes_SDIV(SDNode *N,
1760                                          SDValue &Lo, SDValue &Hi) {
1761   MVT VT = N->getValueType(0);
1762   DebugLoc dl = N->getDebugLoc();
1763
1764   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1765   if (VT == MVT::i32)
1766     LC = RTLIB::SDIV_I32;
1767   else if (VT == MVT::i64)
1768     LC = RTLIB::SDIV_I64;
1769   else if (VT == MVT::i128)
1770     LC = RTLIB::SDIV_I128;
1771   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1772
1773   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1774   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true, dl), Lo, Hi);
1775 }
1776
1777 void DAGTypeLegalizer::ExpandIntRes_Shift(SDNode *N,
1778                                           SDValue &Lo, SDValue &Hi) {
1779   MVT VT = N->getValueType(0);
1780   DebugLoc dl = N->getDebugLoc();
1781
1782   // If we can emit an efficient shift operation, do so now.  Check to see if
1783   // the RHS is a constant.
1784   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1785     return ExpandShiftByConstant(N, CN->getZExtValue(), Lo, Hi);
1786
1787   // If we can determine that the high bit of the shift is zero or one, even if
1788   // the low bits are variable, emit this shift in an optimized form.
1789   if (ExpandShiftWithKnownAmountBit(N, Lo, Hi))
1790     return;
1791
1792   // If this target supports shift_PARTS, use it.  First, map to the _PARTS opc.
1793   unsigned PartsOpc;
1794   if (N->getOpcode() == ISD::SHL) {
1795     PartsOpc = ISD::SHL_PARTS;
1796   } else if (N->getOpcode() == ISD::SRL) {
1797     PartsOpc = ISD::SRL_PARTS;
1798   } else {
1799     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1800     PartsOpc = ISD::SRA_PARTS;
1801   }
1802
1803   // Next check to see if the target supports this SHL_PARTS operation or if it
1804   // will custom expand it.
1805   MVT NVT = TLI.getTypeToTransformTo(VT);
1806   TargetLowering::LegalizeAction Action = TLI.getOperationAction(PartsOpc, NVT);
1807   if ((Action == TargetLowering::Legal && TLI.isTypeLegal(NVT)) ||
1808       Action == TargetLowering::Custom) {
1809     // Expand the subcomponents.
1810     SDValue LHSL, LHSH;
1811     GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1812
1813     SDValue Ops[] = { LHSL, LHSH, N->getOperand(1) };
1814     MVT VT = LHSL.getValueType();
1815     Lo = DAG.getNode(PartsOpc, dl, DAG.getVTList(VT, VT), Ops, 3);
1816     Hi = Lo.getValue(1);
1817     return;
1818   }
1819
1820   // Otherwise, emit a libcall.
1821   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1822   bool isSigned;
1823   if (N->getOpcode() == ISD::SHL) {
1824     isSigned = false; /*sign irrelevant*/
1825     if (VT == MVT::i16)
1826       LC = RTLIB::SHL_I16;
1827     else if (VT == MVT::i32)
1828       LC = RTLIB::SHL_I32;
1829     else if (VT == MVT::i64)
1830       LC = RTLIB::SHL_I64;
1831     else if (VT == MVT::i128)
1832       LC = RTLIB::SHL_I128;
1833   } else if (N->getOpcode() == ISD::SRL) {
1834     isSigned = false;
1835     if (VT == MVT::i16)
1836       LC = RTLIB::SRL_I16;
1837     else if (VT == MVT::i32)
1838       LC = RTLIB::SRL_I32;
1839     else if (VT == MVT::i64)
1840       LC = RTLIB::SRL_I64;
1841     else if (VT == MVT::i128)
1842       LC = RTLIB::SRL_I128;
1843   } else {
1844     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1845     isSigned = true;
1846     if (VT == MVT::i16)
1847       LC = RTLIB::SRA_I16;
1848     else if (VT == MVT::i32)
1849       LC = RTLIB::SRA_I32;
1850     else if (VT == MVT::i64)
1851       LC = RTLIB::SRA_I64;
1852     else if (VT == MVT::i128)
1853       LC = RTLIB::SRA_I128;
1854   }
1855
1856   if (LC != RTLIB::UNKNOWN_LIBCALL && TLI.getLibcallName(LC)) {
1857     SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1858     SplitInteger(MakeLibCall(LC, VT, Ops, 2, isSigned, dl), Lo, Hi);
1859     return;
1860   }
1861
1862   if (!ExpandShiftWithUnknownAmountBit(N, Lo, Hi))
1863     assert(0 && "Unsupported shift!");
1864 }
1865
1866 void DAGTypeLegalizer::ExpandIntRes_SIGN_EXTEND(SDNode *N,
1867                                                 SDValue &Lo, SDValue &Hi) {
1868   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1869   DebugLoc dl = N->getDebugLoc();
1870   SDValue Op = N->getOperand(0);
1871   if (Op.getValueType().bitsLE(NVT)) {
1872     // The low part is sign extension of the input (degenerates to a copy).
1873     Lo = DAG.getNode(ISD::SIGN_EXTEND, dl, NVT, N->getOperand(0));
1874     // The high part is obtained by SRA'ing all but one of the bits of low part.
1875     unsigned LoSize = NVT.getSizeInBits();
1876     Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
1877                      DAG.getConstant(LoSize-1, TLI.getPointerTy()));
1878   } else {
1879     // For example, extension of an i48 to an i64.  The operand type necessarily
1880     // promotes to the result type, so will end up being expanded too.
1881     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1882            "Only know how to promote this result!");
1883     SDValue Res = GetPromotedInteger(Op);
1884     assert(Res.getValueType() == N->getValueType(0) &&
1885            "Operand over promoted?");
1886     // Split the promoted operand.  This will simplify when it is expanded.
1887     SplitInteger(Res, Lo, Hi);
1888     unsigned ExcessBits =
1889       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
1890     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
1891                      DAG.getValueType(MVT::getIntegerVT(ExcessBits)));
1892   }
1893 }
1894
1895 void DAGTypeLegalizer::
1896 ExpandIntRes_SIGN_EXTEND_INREG(SDNode *N, SDValue &Lo, SDValue &Hi) {
1897   DebugLoc dl = N->getDebugLoc();
1898   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1899   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1900
1901   if (EVT.bitsLE(Lo.getValueType())) {
1902     // sext_inreg the low part if needed.
1903     Lo = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Lo.getValueType(), Lo,
1904                      N->getOperand(1));
1905
1906     // The high part gets the sign extension from the lo-part.  This handles
1907     // things like sextinreg V:i64 from i8.
1908     Hi = DAG.getNode(ISD::SRA, dl, Hi.getValueType(), Lo,
1909                      DAG.getConstant(Hi.getValueType().getSizeInBits()-1,
1910                                      TLI.getPointerTy()));
1911   } else {
1912     // For example, extension of an i48 to an i64.  Leave the low part alone,
1913     // sext_inreg the high part.
1914     unsigned ExcessBits =
1915       EVT.getSizeInBits() - Lo.getValueType().getSizeInBits();
1916     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
1917                      DAG.getValueType(MVT::getIntegerVT(ExcessBits)));
1918   }
1919 }
1920
1921 void DAGTypeLegalizer::ExpandIntRes_SREM(SDNode *N,
1922                                          SDValue &Lo, SDValue &Hi) {
1923   MVT VT = N->getValueType(0);
1924   DebugLoc dl = N->getDebugLoc();
1925
1926   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1927   if (VT == MVT::i32)
1928     LC = RTLIB::SREM_I32;
1929   else if (VT == MVT::i64)
1930     LC = RTLIB::SREM_I64;
1931   else if (VT == MVT::i128)
1932     LC = RTLIB::SREM_I128;
1933   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1934
1935   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1936   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true, dl), Lo, Hi);
1937 }
1938
1939 void DAGTypeLegalizer::ExpandIntRes_TRUNCATE(SDNode *N,
1940                                              SDValue &Lo, SDValue &Hi) {
1941   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1942   DebugLoc dl = N->getDebugLoc();
1943   Lo = DAG.getNode(ISD::TRUNCATE, dl, NVT, N->getOperand(0));
1944   Hi = DAG.getNode(ISD::SRL, dl,
1945                    N->getOperand(0).getValueType(), N->getOperand(0),
1946                    DAG.getConstant(NVT.getSizeInBits(), TLI.getPointerTy()));
1947   Hi = DAG.getNode(ISD::TRUNCATE, dl, NVT, Hi);
1948 }
1949
1950 void DAGTypeLegalizer::ExpandIntRes_UDIV(SDNode *N,
1951                                          SDValue &Lo, SDValue &Hi) {
1952   MVT VT = N->getValueType(0);
1953   DebugLoc dl = N->getDebugLoc();
1954
1955   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1956   if (VT == MVT::i32)
1957     LC = RTLIB::UDIV_I32;
1958   else if (VT == MVT::i64)
1959     LC = RTLIB::UDIV_I64;
1960   else if (VT == MVT::i128)
1961     LC = RTLIB::UDIV_I128;
1962   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UDIV!");
1963
1964   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1965   SplitInteger(MakeLibCall(LC, VT, Ops, 2, false, dl), Lo, Hi);
1966 }
1967
1968 void DAGTypeLegalizer::ExpandIntRes_UREM(SDNode *N,
1969                                          SDValue &Lo, SDValue &Hi) {
1970   MVT VT = N->getValueType(0);
1971   DebugLoc dl = N->getDebugLoc();
1972
1973   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1974   if (VT == MVT::i32)
1975     LC = RTLIB::UREM_I32;
1976   else if (VT == MVT::i64)
1977     LC = RTLIB::UREM_I64;
1978   else if (VT == MVT::i128)
1979     LC = RTLIB::UREM_I128;
1980   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UREM!");
1981
1982   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1983   SplitInteger(MakeLibCall(LC, VT, Ops, 2, false, dl), Lo, Hi);
1984 }
1985
1986 void DAGTypeLegalizer::ExpandIntRes_ZERO_EXTEND(SDNode *N,
1987                                                 SDValue &Lo, SDValue &Hi) {
1988   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1989   DebugLoc dl = N->getDebugLoc();
1990   SDValue Op = N->getOperand(0);
1991   if (Op.getValueType().bitsLE(NVT)) {
1992     // The low part is zero extension of the input (degenerates to a copy).
1993     Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N->getOperand(0));
1994     Hi = DAG.getConstant(0, NVT);   // The high part is just a zero.
1995   } else {
1996     // For example, extension of an i48 to an i64.  The operand type necessarily
1997     // promotes to the result type, so will end up being expanded too.
1998     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1999            "Only know how to promote this result!");
2000     SDValue Res = GetPromotedInteger(Op);
2001     assert(Res.getValueType() == N->getValueType(0) &&
2002            "Operand over promoted?");
2003     // Split the promoted operand.  This will simplify when it is expanded.
2004     SplitInteger(Res, Lo, Hi);
2005     unsigned ExcessBits =
2006       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
2007     Hi = DAG.getZeroExtendInReg(Hi, dl, MVT::getIntegerVT(ExcessBits));
2008   }
2009 }
2010
2011
2012 //===----------------------------------------------------------------------===//
2013 //  Integer Operand Expansion
2014 //===----------------------------------------------------------------------===//
2015
2016 /// ExpandIntegerOperand - This method is called when the specified operand of
2017 /// the specified node is found to need expansion.  At this point, all of the
2018 /// result types of the node are known to be legal, but other operands of the
2019 /// node may need promotion or expansion as well as the specified one.
2020 bool DAGTypeLegalizer::ExpandIntegerOperand(SDNode *N, unsigned OpNo) {
2021   DEBUG(cerr << "Expand integer operand: "; N->dump(&DAG); cerr << "\n");
2022   SDValue Res = SDValue();
2023
2024   if (CustomLowerResults(N, N->getOperand(OpNo).getValueType(), false))
2025     return false;
2026
2027   switch (N->getOpcode()) {
2028   default:
2029   #ifndef NDEBUG
2030     cerr << "ExpandIntegerOperand Op #" << OpNo << ": ";
2031     N->dump(&DAG); cerr << "\n";
2032   #endif
2033     assert(0 && "Do not know how to expand this operator's operand!");
2034     abort();
2035
2036   case ISD::BIT_CONVERT:       Res = ExpandOp_BIT_CONVERT(N); break;
2037   case ISD::BR_CC:             Res = ExpandIntOp_BR_CC(N); break;
2038   case ISD::BUILD_VECTOR:      Res = ExpandOp_BUILD_VECTOR(N); break;
2039   case ISD::EXTRACT_ELEMENT:   Res = ExpandOp_EXTRACT_ELEMENT(N); break;
2040   case ISD::INSERT_VECTOR_ELT: Res = ExpandOp_INSERT_VECTOR_ELT(N); break;
2041   case ISD::SCALAR_TO_VECTOR:  Res = ExpandOp_SCALAR_TO_VECTOR(N); break;
2042   case ISD::SELECT_CC:         Res = ExpandIntOp_SELECT_CC(N); break;
2043   case ISD::SETCC:             Res = ExpandIntOp_SETCC(N); break;
2044   case ISD::SINT_TO_FP:        Res = ExpandIntOp_SINT_TO_FP(N); break;
2045   case ISD::STORE:   Res = ExpandIntOp_STORE(cast<StoreSDNode>(N), OpNo); break;
2046   case ISD::TRUNCATE:          Res = ExpandIntOp_TRUNCATE(N); break;
2047   case ISD::UINT_TO_FP:        Res = ExpandIntOp_UINT_TO_FP(N); break;
2048
2049   case ISD::SHL:
2050   case ISD::SRA:
2051   case ISD::SRL:
2052   case ISD::ROTL:
2053   case ISD::ROTR: Res = ExpandIntOp_Shift(N); break;
2054   }
2055
2056   // If the result is null, the sub-method took care of registering results etc.
2057   if (!Res.getNode()) return false;
2058
2059   // If the result is N, the sub-method updated N in place.  Tell the legalizer
2060   // core about this.
2061   if (Res.getNode() == N)
2062     return true;
2063
2064   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
2065          "Invalid operand expansion");
2066
2067   ReplaceValueWith(SDValue(N, 0), Res);
2068   return false;
2069 }
2070
2071 /// IntegerExpandSetCCOperands - Expand the operands of a comparison.  This code
2072 /// is shared among BR_CC, SELECT_CC, and SETCC handlers.
2073 void DAGTypeLegalizer::IntegerExpandSetCCOperands(SDValue &NewLHS,
2074                                                   SDValue &NewRHS,
2075                                                   ISD::CondCode &CCCode,
2076                                                   DebugLoc dl) {
2077   SDValue LHSLo, LHSHi, RHSLo, RHSHi;
2078   GetExpandedInteger(NewLHS, LHSLo, LHSHi);
2079   GetExpandedInteger(NewRHS, RHSLo, RHSHi);
2080
2081   MVT VT = NewLHS.getValueType();
2082
2083   if (CCCode == ISD::SETEQ || CCCode == ISD::SETNE) {
2084     if (RHSLo == RHSHi) {
2085       if (ConstantSDNode *RHSCST = dyn_cast<ConstantSDNode>(RHSLo)) {
2086         if (RHSCST->isAllOnesValue()) {
2087           // Equality comparison to -1.
2088           NewLHS = DAG.getNode(ISD::AND, dl,
2089                                LHSLo.getValueType(), LHSLo, LHSHi);
2090           NewRHS = RHSLo;
2091           return;
2092         }
2093       }
2094     }
2095
2096     NewLHS = DAG.getNode(ISD::XOR, dl, LHSLo.getValueType(), LHSLo, RHSLo);
2097     NewRHS = DAG.getNode(ISD::XOR, dl, LHSLo.getValueType(), LHSHi, RHSHi);
2098     NewLHS = DAG.getNode(ISD::OR, dl, NewLHS.getValueType(), NewLHS, NewRHS);
2099     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2100     return;
2101   }
2102
2103   // If this is a comparison of the sign bit, just look at the top part.
2104   // X > -1,  x < 0
2105   if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(NewRHS))
2106     if ((CCCode == ISD::SETLT && CST->isNullValue()) ||     // X < 0
2107         (CCCode == ISD::SETGT && CST->isAllOnesValue())) {  // X > -1
2108       NewLHS = LHSHi;
2109       NewRHS = RHSHi;
2110       return;
2111     }
2112
2113   // FIXME: This generated code sucks.
2114   ISD::CondCode LowCC;
2115   switch (CCCode) {
2116   default: assert(0 && "Unknown integer setcc!");
2117   case ISD::SETLT:
2118   case ISD::SETULT: LowCC = ISD::SETULT; break;
2119   case ISD::SETGT:
2120   case ISD::SETUGT: LowCC = ISD::SETUGT; break;
2121   case ISD::SETLE:
2122   case ISD::SETULE: LowCC = ISD::SETULE; break;
2123   case ISD::SETGE:
2124   case ISD::SETUGE: LowCC = ISD::SETUGE; break;
2125   }
2126
2127   // Tmp1 = lo(op1) < lo(op2)   // Always unsigned comparison
2128   // Tmp2 = hi(op1) < hi(op2)   // Signedness depends on operands
2129   // dest = hi(op1) == hi(op2) ? Tmp1 : Tmp2;
2130
2131   // NOTE: on targets without efficient SELECT of bools, we can always use
2132   // this identity: (B1 ? B2 : B3) --> (B1 & B2)|(!B1&B3)
2133   TargetLowering::DAGCombinerInfo DagCombineInfo(DAG, false, true, NULL);
2134   SDValue Tmp1, Tmp2;
2135   Tmp1 = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSLo.getValueType()),
2136                            LHSLo, RHSLo, LowCC, false, DagCombineInfo, dl);
2137   if (!Tmp1.getNode())
2138     Tmp1 = DAG.getSetCC(dl, TLI.getSetCCResultType(LHSLo.getValueType()),
2139                         LHSLo, RHSLo, LowCC);
2140   Tmp2 = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSHi.getValueType()),
2141                            LHSHi, RHSHi, CCCode, false, DagCombineInfo, dl);
2142   if (!Tmp2.getNode())
2143     Tmp2 = DAG.getNode(ISD::SETCC, dl,
2144                        TLI.getSetCCResultType(LHSHi.getValueType()),
2145                        LHSHi, RHSHi, DAG.getCondCode(CCCode));
2146
2147   ConstantSDNode *Tmp1C = dyn_cast<ConstantSDNode>(Tmp1.getNode());
2148   ConstantSDNode *Tmp2C = dyn_cast<ConstantSDNode>(Tmp2.getNode());
2149   if ((Tmp1C && Tmp1C->isNullValue()) ||
2150       (Tmp2C && Tmp2C->isNullValue() &&
2151        (CCCode == ISD::SETLE || CCCode == ISD::SETGE ||
2152         CCCode == ISD::SETUGE || CCCode == ISD::SETULE)) ||
2153       (Tmp2C && Tmp2C->getAPIntValue() == 1 &&
2154        (CCCode == ISD::SETLT || CCCode == ISD::SETGT ||
2155         CCCode == ISD::SETUGT || CCCode == ISD::SETULT))) {
2156     // low part is known false, returns high part.
2157     // For LE / GE, if high part is known false, ignore the low part.
2158     // For LT / GT, if high part is known true, ignore the low part.
2159     NewLHS = Tmp2;
2160     NewRHS = SDValue();
2161     return;
2162   }
2163
2164   NewLHS = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSHi.getValueType()),
2165                              LHSHi, RHSHi, ISD::SETEQ, false,
2166                              DagCombineInfo, dl);
2167   if (!NewLHS.getNode())
2168     NewLHS = DAG.getSetCC(dl, TLI.getSetCCResultType(LHSHi.getValueType()),
2169                           LHSHi, RHSHi, ISD::SETEQ);
2170   NewLHS = DAG.getNode(ISD::SELECT, dl, Tmp1.getValueType(),
2171                        NewLHS, Tmp1, Tmp2);
2172   NewRHS = SDValue();
2173 }
2174
2175 SDValue DAGTypeLegalizer::ExpandIntOp_BR_CC(SDNode *N) {
2176   SDValue NewLHS = N->getOperand(2), NewRHS = N->getOperand(3);
2177   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(1))->get();
2178   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, N->getDebugLoc());
2179
2180   // If ExpandSetCCOperands returned a scalar, we need to compare the result
2181   // against zero to select between true and false values.
2182   if (NewRHS.getNode() == 0) {
2183     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2184     CCCode = ISD::SETNE;
2185   }
2186
2187   // Update N to have the operands specified.
2188   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
2189                                 DAG.getCondCode(CCCode), NewLHS, NewRHS,
2190                                 N->getOperand(4));
2191 }
2192
2193 SDValue DAGTypeLegalizer::ExpandIntOp_SELECT_CC(SDNode *N) {
2194   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
2195   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(4))->get();
2196   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, N->getDebugLoc());
2197
2198   // If ExpandSetCCOperands returned a scalar, we need to compare the result
2199   // against zero to select between true and false values.
2200   if (NewRHS.getNode() == 0) {
2201     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2202     CCCode = ISD::SETNE;
2203   }
2204
2205   // Update N to have the operands specified.
2206   return DAG.UpdateNodeOperands(SDValue(N, 0), NewLHS, NewRHS,
2207                                 N->getOperand(2), N->getOperand(3),
2208                                 DAG.getCondCode(CCCode));
2209 }
2210
2211 SDValue DAGTypeLegalizer::ExpandIntOp_SETCC(SDNode *N) {
2212   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
2213   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(2))->get();
2214   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, N->getDebugLoc());
2215
2216   // If ExpandSetCCOperands returned a scalar, use it.
2217   if (NewRHS.getNode() == 0) {
2218     assert(NewLHS.getValueType() == N->getValueType(0) &&
2219            "Unexpected setcc expansion!");
2220     return NewLHS;
2221   }
2222
2223   // Otherwise, update N to have the operands specified.
2224   return DAG.UpdateNodeOperands(SDValue(N, 0), NewLHS, NewRHS,
2225                                 DAG.getCondCode(CCCode));
2226 }
2227
2228 SDValue DAGTypeLegalizer::ExpandIntOp_Shift(SDNode *N) {
2229   // The value being shifted is legal, but the shift amount is too big.
2230   // It follows that either the result of the shift is undefined, or the
2231   // upper half of the shift amount is zero.  Just use the lower half.
2232   SDValue Lo, Hi;
2233   GetExpandedInteger(N->getOperand(1), Lo, Hi);
2234   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0), Lo);
2235 }
2236
2237 SDValue DAGTypeLegalizer::ExpandIntOp_SINT_TO_FP(SDNode *N) {
2238   SDValue Op = N->getOperand(0);
2239   MVT DstVT = N->getValueType(0);
2240   RTLIB::Libcall LC = RTLIB::getSINTTOFP(Op.getValueType(), DstVT);
2241   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2242          "Don't know how to expand this SINT_TO_FP!");
2243   return MakeLibCall(LC, DstVT, &Op, 1, true, N->getDebugLoc());
2244 }
2245
2246 SDValue DAGTypeLegalizer::ExpandIntOp_STORE(StoreSDNode *N, unsigned OpNo) {
2247   if (ISD::isNormalStore(N))
2248     return ExpandOp_NormalStore(N, OpNo);
2249
2250   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
2251   assert(OpNo == 1 && "Can only expand the stored value so far");
2252
2253   MVT VT = N->getOperand(1).getValueType();
2254   MVT NVT = TLI.getTypeToTransformTo(VT);
2255   SDValue Ch  = N->getChain();
2256   SDValue Ptr = N->getBasePtr();
2257   int SVOffset = N->getSrcValueOffset();
2258   unsigned Alignment = N->getAlignment();
2259   bool isVolatile = N->isVolatile();
2260   DebugLoc dl = N->getDebugLoc();
2261   SDValue Lo, Hi;
2262
2263   assert(NVT.isByteSized() && "Expanded type not byte sized!");
2264
2265   if (N->getMemoryVT().bitsLE(NVT)) {
2266     GetExpandedInteger(N->getValue(), Lo, Hi);
2267     return DAG.getTruncStore(Ch, dl, Lo, Ptr, N->getSrcValue(), SVOffset,
2268                              N->getMemoryVT(), isVolatile, Alignment);
2269   } else if (TLI.isLittleEndian()) {
2270     // Little-endian - low bits are at low addresses.
2271     GetExpandedInteger(N->getValue(), Lo, Hi);
2272
2273     Lo = DAG.getStore(Ch, dl, Lo, Ptr, N->getSrcValue(), SVOffset,
2274                       isVolatile, Alignment);
2275
2276     unsigned ExcessBits =
2277       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
2278     MVT NEVT = MVT::getIntegerVT(ExcessBits);
2279
2280     // Increment the pointer to the other half.
2281     unsigned IncrementSize = NVT.getSizeInBits()/8;
2282     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
2283                       DAG.getIntPtrConstant(IncrementSize));
2284     Hi = DAG.getTruncStore(Ch, dl, Hi, Ptr, N->getSrcValue(),
2285                            SVOffset+IncrementSize, NEVT,
2286                            isVolatile, MinAlign(Alignment, IncrementSize));
2287     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
2288   } else {
2289     // Big-endian - high bits are at low addresses.  Favor aligned stores at
2290     // the cost of some bit-fiddling.
2291     GetExpandedInteger(N->getValue(), Lo, Hi);
2292
2293     MVT EVT = N->getMemoryVT();
2294     unsigned EBytes = EVT.getStoreSizeInBits()/8;
2295     unsigned IncrementSize = NVT.getSizeInBits()/8;
2296     unsigned ExcessBits = (EBytes - IncrementSize)*8;
2297     MVT HiVT = MVT::getIntegerVT(EVT.getSizeInBits() - ExcessBits);
2298
2299     if (ExcessBits < NVT.getSizeInBits()) {
2300       // Transfer high bits from the top of Lo to the bottom of Hi.
2301       Hi = DAG.getNode(ISD::SHL, dl, NVT, Hi,
2302                        DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
2303                                        TLI.getPointerTy()));
2304       Hi = DAG.getNode(ISD::OR, dl, NVT, Hi,
2305                        DAG.getNode(ISD::SRL, dl, NVT, Lo,
2306                                    DAG.getConstant(ExcessBits,
2307                                                    TLI.getPointerTy())));
2308     }
2309
2310     // Store both the high bits and maybe some of the low bits.
2311     Hi = DAG.getTruncStore(Ch, dl, Hi, Ptr, N->getSrcValue(),
2312                            SVOffset, HiVT, isVolatile, Alignment);
2313
2314     // Increment the pointer to the other half.
2315     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
2316                       DAG.getIntPtrConstant(IncrementSize));
2317     // Store the lowest ExcessBits bits in the second half.
2318     Lo = DAG.getTruncStore(Ch, dl, Lo, Ptr, N->getSrcValue(),
2319                            SVOffset+IncrementSize,
2320                            MVT::getIntegerVT(ExcessBits),
2321                            isVolatile, MinAlign(Alignment, IncrementSize));
2322     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
2323   }
2324 }
2325
2326 SDValue DAGTypeLegalizer::ExpandIntOp_TRUNCATE(SDNode *N) {
2327   SDValue InL, InH;
2328   GetExpandedInteger(N->getOperand(0), InL, InH);
2329   // Just truncate the low part of the source.
2330   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), N->getValueType(0), InL);
2331 }
2332
2333 SDValue DAGTypeLegalizer::ExpandIntOp_UINT_TO_FP(SDNode *N) {
2334   SDValue Op = N->getOperand(0);
2335   MVT SrcVT = Op.getValueType();
2336   MVT DstVT = N->getValueType(0);
2337   DebugLoc dl = N->getDebugLoc();
2338
2339   if (TLI.getOperationAction(ISD::SINT_TO_FP, SrcVT) == TargetLowering::Custom){
2340     // Do a signed conversion then adjust the result.
2341     SDValue SignedConv = DAG.getNode(ISD::SINT_TO_FP, dl, DstVT, Op);
2342     SignedConv = TLI.LowerOperation(SignedConv, DAG);
2343
2344     // The result of the signed conversion needs adjusting if the 'sign bit' of
2345     // the incoming integer was set.  To handle this, we dynamically test to see
2346     // if it is set, and, if so, add a fudge factor.
2347
2348     const uint64_t F32TwoE32  = 0x4F800000ULL;
2349     const uint64_t F32TwoE64  = 0x5F800000ULL;
2350     const uint64_t F32TwoE128 = 0x7F800000ULL;
2351
2352     APInt FF(32, 0);
2353     if (SrcVT == MVT::i32)
2354       FF = APInt(32, F32TwoE32);
2355     else if (SrcVT == MVT::i64)
2356       FF = APInt(32, F32TwoE64);
2357     else if (SrcVT == MVT::i128)
2358       FF = APInt(32, F32TwoE128);
2359     else
2360       assert(false && "Unsupported UINT_TO_FP!");
2361
2362     // Check whether the sign bit is set.
2363     SDValue Lo, Hi;
2364     GetExpandedInteger(Op, Lo, Hi);
2365     SDValue SignSet = DAG.getSetCC(dl,
2366                                    TLI.getSetCCResultType(Hi.getValueType()),
2367                                    Hi, DAG.getConstant(0, Hi.getValueType()),
2368                                    ISD::SETLT);
2369
2370     // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
2371     SDValue FudgePtr = DAG.getConstantPool(ConstantInt::get(FF.zext(64)),
2372                                            TLI.getPointerTy());
2373
2374     // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
2375     SDValue Zero = DAG.getIntPtrConstant(0);
2376     SDValue Four = DAG.getIntPtrConstant(4);
2377     if (TLI.isBigEndian()) std::swap(Zero, Four);
2378     SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
2379                                  Zero, Four);
2380     unsigned Alignment = cast<ConstantPoolSDNode>(FudgePtr)->getAlignment();
2381     FudgePtr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(), FudgePtr, Offset);
2382     Alignment = std::min(Alignment, 4u);
2383
2384     // Load the value out, extending it from f32 to the destination float type.
2385     // FIXME: Avoid the extend by constructing the right constant pool?
2386     SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, DstVT, DAG.getEntryNode(),
2387                                    FudgePtr, NULL, 0, MVT::f32,
2388                                    false, Alignment);
2389     return DAG.getNode(ISD::FADD, dl, DstVT, SignedConv, Fudge);
2390   }
2391
2392   // Otherwise, use a libcall.
2393   RTLIB::Libcall LC = RTLIB::getUINTTOFP(SrcVT, DstVT);
2394   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2395          "Don't know how to expand this UINT_TO_FP!");
2396   return MakeLibCall(LC, DstVT, &Op, 1, true, dl);
2397 }