lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp

   1 //===----- LegalizeIntegerTypes.cpp - Legalization of integer types -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements integer type expansion and promotion for LegalizeTypes.
  11 // Promotion is the act of changing a computation in an illegal type into a
  12 // computation in a larger type.  For example, implementing i8 arithmetic in an
  13 // i32 register (often needed on powerpc).
  14 // Expansion is the act of changing a computation in an illegal type into a
  15 // computation in two identical registers of a smaller type.  For example,
  16 // implementing i64 arithmetic in two i32 registers (often needed on 32-bit
  17 // targets).
  18 //
  19 //===----------------------------------------------------------------------===//
  20
  21 #include "LegalizeTypes.h"
  22 using namespace llvm;
  23
  24 //===----------------------------------------------------------------------===//
  25 //  Integer Result Promotion
  26 //===----------------------------------------------------------------------===//
  27
  28 /// PromoteIntegerResult - This method is called when a result of a node is
  29 /// found to be in need of promotion to a larger type.  At this point, the node
  30 /// may also have invalid operands or may have other results that need
  31 /// expansion, we just know that (at least) one result needs promotion.
  32 void DAGTypeLegalizer::PromoteIntegerResult(SDNode *N, unsigned ResNo) {
  33   DEBUG(cerr << "Promote integer result: "; N->dump(&DAG); cerr << "\n");
  34   SDValue Result = SDValue();
  35
  36   // See if the target wants to custom expand this node.
  37   if (TLI.getOperationAction(N->getOpcode(), N->getValueType(ResNo)) ==
  38       TargetLowering::Custom) {
  39     // If the target wants to, allow it to lower this itself.
  40     if (SDNode *P = TLI.ReplaceNodeResults(N, DAG)) {
  41       // Everything that once used N now uses P.  We are guaranteed that the
  42       // result value types of N and the result value types of P match.
  43       ReplaceNodeWith(N, P);
  44       return;
  45     }
  46   }
  47
  48   switch (N->getOpcode()) {
  49   default:
  50 #ifndef NDEBUG
  51     cerr << "PromoteIntegerResult #" << ResNo << ": ";
  52     N->dump(&DAG); cerr << "\n";
  53 #endif
  54     assert(0 && "Do not know how to promote this operator!");
  55     abort();
  56   case ISD::AssertSext:  Result = PromoteIntRes_AssertSext(N); break;
  57   case ISD::AssertZext:  Result = PromoteIntRes_AssertZext(N); break;
  58   case ISD::BIT_CONVERT: Result = PromoteIntRes_BIT_CONVERT(N); break;
  59   case ISD::BSWAP:       Result = PromoteIntRes_BSWAP(N); break;
  60   case ISD::BUILD_PAIR:  Result = PromoteIntRes_BUILD_PAIR(N); break;
  61   case ISD::Constant:    Result = PromoteIntRes_Constant(N); break;
  62   case ISD::CTLZ:        Result = PromoteIntRes_CTLZ(N); break;
  63   case ISD::CTPOP:       Result = PromoteIntRes_CTPOP(N); break;
  64   case ISD::CTTZ:        Result = PromoteIntRes_CTTZ(N); break;
  65   case ISD::EXTRACT_VECTOR_ELT:
  66                          Result = PromoteIntRes_EXTRACT_VECTOR_ELT(N); break;
  67   case ISD::LOAD:        Result = PromoteIntRes_LOAD(cast<LoadSDNode>(N));break;
  68   case ISD::SELECT:      Result = PromoteIntRes_SELECT(N); break;
  69   case ISD::SELECT_CC:   Result = PromoteIntRes_SELECT_CC(N); break;
  70   case ISD::SETCC:       Result = PromoteIntRes_SETCC(N); break;
  71   case ISD::SHL:         Result = PromoteIntRes_SHL(N); break;
  72   case ISD::SIGN_EXTEND_INREG:
  73                          Result = PromoteIntRes_SIGN_EXTEND_INREG(N); break;
  74   case ISD::SRA:         Result = PromoteIntRes_SRA(N); break;
  75   case ISD::SRL:         Result = PromoteIntRes_SRL(N); break;
  76   case ISD::TRUNCATE:    Result = PromoteIntRes_TRUNCATE(N); break;
  77   case ISD::UNDEF:       Result = PromoteIntRes_UNDEF(N); break;
  78   case ISD::VAARG:       Result = PromoteIntRes_VAARG(N); break;
  79
  80   case ISD::SIGN_EXTEND:
  81   case ISD::ZERO_EXTEND:
  82   case ISD::ANY_EXTEND:  Result = PromoteIntRes_INT_EXTEND(N); break;
  83
  84   case ISD::FP_TO_SINT:
  85   case ISD::FP_TO_UINT: Result = PromoteIntRes_FP_TO_XINT(N); break;
  86
  87   case ISD::AND:
  88   case ISD::OR:
  89   case ISD::XOR:
  90   case ISD::ADD:
  91   case ISD::SUB:
  92   case ISD::MUL: Result = PromoteIntRes_SimpleIntBinOp(N); break;
  93
  94   case ISD::SDIV:
  95   case ISD::SREM: Result = PromoteIntRes_SDIV(N); break;
  96
  97   case ISD::UDIV:
  98   case ISD::UREM: Result = PromoteIntRes_UDIV(N); break;
  99
 100   case ISD::ATOMIC_LOAD_ADD_8:
 101   case ISD::ATOMIC_LOAD_SUB_8:
 102   case ISD::ATOMIC_LOAD_AND_8:
 103   case ISD::ATOMIC_LOAD_OR_8:
 104   case ISD::ATOMIC_LOAD_XOR_8:
 105   case ISD::ATOMIC_LOAD_NAND_8:
 106   case ISD::ATOMIC_LOAD_MIN_8:
 107   case ISD::ATOMIC_LOAD_MAX_8:
 108   case ISD::ATOMIC_LOAD_UMIN_8:
 109   case ISD::ATOMIC_LOAD_UMAX_8:
 110   case ISD::ATOMIC_SWAP_8:
 111   case ISD::ATOMIC_LOAD_ADD_16:
 112   case ISD::ATOMIC_LOAD_SUB_16:
 113   case ISD::ATOMIC_LOAD_AND_16:
 114   case ISD::ATOMIC_LOAD_OR_16:
 115   case ISD::ATOMIC_LOAD_XOR_16:
 116   case ISD::ATOMIC_LOAD_NAND_16:
 117   case ISD::ATOMIC_LOAD_MIN_16:
 118   case ISD::ATOMIC_LOAD_MAX_16:
 119   case ISD::ATOMIC_LOAD_UMIN_16:
 120   case ISD::ATOMIC_LOAD_UMAX_16:
 121   case ISD::ATOMIC_SWAP_16:
 122   case ISD::ATOMIC_LOAD_ADD_32:
 123   case ISD::ATOMIC_LOAD_SUB_32:
 124   case ISD::ATOMIC_LOAD_AND_32:
 125   case ISD::ATOMIC_LOAD_OR_32:
 126   case ISD::ATOMIC_LOAD_XOR_32:
 127   case ISD::ATOMIC_LOAD_NAND_32:
 128   case ISD::ATOMIC_LOAD_MIN_32:
 129   case ISD::ATOMIC_LOAD_MAX_32:
 130   case ISD::ATOMIC_LOAD_UMIN_32:
 131   case ISD::ATOMIC_LOAD_UMAX_32:
 132   case ISD::ATOMIC_SWAP_32:
 133   case ISD::ATOMIC_LOAD_ADD_64:
 134   case ISD::ATOMIC_LOAD_SUB_64:
 135   case ISD::ATOMIC_LOAD_AND_64:
 136   case ISD::ATOMIC_LOAD_OR_64:
 137   case ISD::ATOMIC_LOAD_XOR_64:
 138   case ISD::ATOMIC_LOAD_NAND_64:
 139   case ISD::ATOMIC_LOAD_MIN_64:
 140   case ISD::ATOMIC_LOAD_MAX_64:
 141   case ISD::ATOMIC_LOAD_UMIN_64:
 142   case ISD::ATOMIC_LOAD_UMAX_64:
 143   case ISD::ATOMIC_SWAP_64:
 144     Result = PromoteIntRes_Atomic1(cast<AtomicSDNode>(N)); break;
 145
 146   case ISD::ATOMIC_CMP_SWAP_8:
 147   case ISD::ATOMIC_CMP_SWAP_16:
 148   case ISD::ATOMIC_CMP_SWAP_32:
 149   case ISD::ATOMIC_CMP_SWAP_64:
 150     Result = PromoteIntRes_Atomic2(cast<AtomicSDNode>(N)); break;
 151   }
 152
 153   // If Result is null, the sub-method took care of registering the result.
 154   if (Result.getNode())
 155     SetPromotedInteger(SDValue(N, ResNo), Result);
 156 }
 157
 158 SDValue DAGTypeLegalizer::PromoteIntRes_AssertSext(SDNode *N) {
 159   // Sign-extend the new bits, and continue the assertion.
 160   MVT OldVT = N->getValueType(0);
 161   SDValue Op = GetPromotedInteger(N->getOperand(0));
 162   return DAG.getNode(ISD::AssertSext, Op.getValueType(),
 163                      DAG.getNode(ISD::SIGN_EXTEND_INREG, Op.getValueType(), Op,
 164                                  DAG.getValueType(OldVT)), N->getOperand(1));
 165 }
 166
 167 SDValue DAGTypeLegalizer::PromoteIntRes_AssertZext(SDNode *N) {
 168   // Zero the new bits, and continue the assertion.
 169   MVT OldVT = N->getValueType(0);
 170   SDValue Op = GetPromotedInteger(N->getOperand(0));
 171   return DAG.getNode(ISD::AssertZext, Op.getValueType(),
 172                      DAG.getZeroExtendInReg(Op, OldVT), N->getOperand(1));
 173 }
 174
 175 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic1(AtomicSDNode *N) {
 176   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 177   SDValue Res = DAG.getAtomic(N->getOpcode(), N->getChain(), N->getBasePtr(),
 178                               Op2, N->getSrcValue(), N->getAlignment());
 179   // Legalized the chain result - switch anything that used the old chain to
 180   // use the new one.
 181   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 182   return Res;
 183 }
 184
 185 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic2(AtomicSDNode *N) {
 186   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 187   SDValue Op3 = GetPromotedInteger(N->getOperand(3));
 188   SDValue Res = DAG.getAtomic(N->getOpcode(), N->getChain(), N->getBasePtr(),
 189                               Op2, Op3, N->getSrcValue(), N->getAlignment());
 190   // Legalized the chain result - switch anything that used the old chain to
 191   // use the new one.
 192   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 193   return Res;
 194 }
 195
 196 SDValue DAGTypeLegalizer::PromoteIntRes_BIT_CONVERT(SDNode *N) {
 197   SDValue InOp = N->getOperand(0);
 198   MVT InVT = InOp.getValueType();
 199   MVT NInVT = TLI.getTypeToTransformTo(InVT);
 200   MVT OutVT = TLI.getTypeToTransformTo(N->getValueType(0));
 201
 202   switch (getTypeAction(InVT)) {
 203   default:
 204     assert(false && "Unknown type action!");
 205     break;
 206   case Legal:
 207     break;
 208   case PromoteInteger:
 209     if (OutVT.getSizeInBits() == NInVT.getSizeInBits())
 210       // The input promotes to the same size.  Convert the promoted value.
 211       return DAG.getNode(ISD::BIT_CONVERT, OutVT, GetPromotedInteger(InOp));
 212     break;
 213   case SoftenFloat:
 214     // Promote the integer operand by hand.
 215     return DAG.getNode(ISD::ANY_EXTEND, OutVT, GetSoftenedFloat(InOp));
 216   case ExpandInteger:
 217   case ExpandFloat:
 218     break;
 219   case ScalarizeVector:
 220     // Convert the element to an integer and promote it by hand.
 221     return DAG.getNode(ISD::ANY_EXTEND, OutVT,
 222                        BitConvertToInteger(GetScalarizedVector(InOp)));
 223   case SplitVector:
 224     // For example, i32 = BIT_CONVERT v2i16 on alpha.  Convert the split
 225     // pieces of the input into integers and reassemble in the final type.
 226     SDValue Lo, Hi;
 227     GetSplitVector(N->getOperand(0), Lo, Hi);
 228     Lo = BitConvertToInteger(Lo);
 229     Hi = BitConvertToInteger(Hi);
 230
 231     if (TLI.isBigEndian())
 232       std::swap(Lo, Hi);
 233
 234     InOp = DAG.getNode(ISD::ANY_EXTEND,
 235                        MVT::getIntegerVT(OutVT.getSizeInBits()),
 236                        JoinIntegers(Lo, Hi));
 237     return DAG.getNode(ISD::BIT_CONVERT, OutVT, InOp);
 238   }
 239
 240   // Otherwise, lower the bit-convert to a store/load from the stack, then
 241   // promote the load.
 242   SDValue Op = CreateStackStoreLoad(InOp, N->getValueType(0));
 243   return PromoteIntRes_LOAD(cast<LoadSDNode>(Op.getNode()));
 244 }
 245
 246 SDValue DAGTypeLegalizer::PromoteIntRes_BSWAP(SDNode *N) {
 247   SDValue Op = GetPromotedInteger(N->getOperand(0));
 248   MVT OVT = N->getValueType(0);
 249   MVT NVT = Op.getValueType();
 250
 251   unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
 252   return DAG.getNode(ISD::SRL, NVT, DAG.getNode(ISD::BSWAP, NVT, Op),
 253                      DAG.getConstant(DiffBits, TLI.getShiftAmountTy()));
 254 }
 255
 256 SDValue DAGTypeLegalizer::PromoteIntRes_BUILD_PAIR(SDNode *N) {
 257   // The pair element type may be legal, or may not promote to the same type as
 258   // the result, for example i14 = BUILD_PAIR (i7, i7).  Handle all cases.
 259   return DAG.getNode(ISD::ANY_EXTEND,
 260                      TLI.getTypeToTransformTo(N->getValueType(0)),
 261                      JoinIntegers(N->getOperand(0), N->getOperand(1)));
 262 }
 263
 264 SDValue DAGTypeLegalizer::PromoteIntRes_Constant(SDNode *N) {
 265   MVT VT = N->getValueType(0);
 266   // Zero extend things like i1, sign extend everything else.  It shouldn't
 267   // matter in theory which one we pick, but this tends to give better code?
 268   unsigned Opc = VT.isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 269   SDValue Result = DAG.getNode(Opc, TLI.getTypeToTransformTo(VT),
 270                                  SDValue(N, 0));
 271   assert(isa<ConstantSDNode>(Result) && "Didn't constant fold ext?");
 272   return Result;
 273 }
 274
 275 SDValue DAGTypeLegalizer::PromoteIntRes_CTLZ(SDNode *N) {
 276   SDValue Op = GetPromotedInteger(N->getOperand(0));
 277   MVT OVT = N->getValueType(0);
 278   MVT NVT = Op.getValueType();
 279   // Zero extend to the promoted type and do the count there.
 280   Op = DAG.getNode(ISD::CTLZ, NVT, DAG.getZeroExtendInReg(Op, OVT));
 281   // Subtract off the extra leading bits in the bigger type.
 282   return DAG.getNode(ISD::SUB, NVT, Op,
 283                      DAG.getConstant(NVT.getSizeInBits() -
 284                                      OVT.getSizeInBits(), NVT));
 285 }
 286
 287 SDValue DAGTypeLegalizer::PromoteIntRes_CTPOP(SDNode *N) {
 288   SDValue Op = GetPromotedInteger(N->getOperand(0));
 289   MVT OVT = N->getValueType(0);
 290   MVT NVT = Op.getValueType();
 291   // Zero extend to the promoted type and do the count there.
 292   return DAG.getNode(ISD::CTPOP, NVT, DAG.getZeroExtendInReg(Op, OVT));
 293 }
 294
 295 SDValue DAGTypeLegalizer::PromoteIntRes_CTTZ(SDNode *N) {
 296   SDValue Op = GetPromotedInteger(N->getOperand(0));
 297   MVT OVT = N->getValueType(0);
 298   MVT NVT = Op.getValueType();
 299   // The count is the same in the promoted type except if the original
 300   // value was zero.  This can be handled by setting the bit just off
 301   // the top of the original type.
 302   APInt TopBit(NVT.getSizeInBits(), 0);
 303   TopBit.set(OVT.getSizeInBits());
 304   Op = DAG.getNode(ISD::OR, NVT, Op, DAG.getConstant(TopBit, NVT));
 305   return DAG.getNode(ISD::CTTZ, NVT, Op);
 306 }
 307
 308 SDValue DAGTypeLegalizer::PromoteIntRes_EXTRACT_VECTOR_ELT(SDNode *N) {
 309   MVT OldVT = N->getValueType(0);
 310   SDValue OldVec = N->getOperand(0);
 311   unsigned OldElts = OldVec.getValueType().getVectorNumElements();
 312
 313   if (OldElts == 1) {
 314     assert(!isTypeLegal(OldVec.getValueType()) &&
 315            "Legal one-element vector of a type needing promotion!");
 316     // It is tempting to follow GetScalarizedVector by a call to
 317     // GetPromotedInteger, but this would be wrong because the
 318     // scalarized value may not yet have been processed.
 319     return DAG.getNode(ISD::ANY_EXTEND, TLI.getTypeToTransformTo(OldVT),
 320                        GetScalarizedVector(OldVec));
 321   }
 322
 323   // Convert to a vector half as long with an element type of twice the width,
 324   // for example <4 x i16> -> <2 x i32>.
 325   assert(!(OldElts & 1) && "Odd length vectors not supported!");
 326   MVT NewVT = MVT::getIntegerVT(2 * OldVT.getSizeInBits());
 327   assert(OldVT.isSimple() && NewVT.isSimple());
 328
 329   SDValue NewVec = DAG.getNode(ISD::BIT_CONVERT,
 330                                  MVT::getVectorVT(NewVT, OldElts / 2),
 331                                  OldVec);
 332
 333   // Extract the element at OldIdx / 2 from the new vector.
 334   SDValue OldIdx = N->getOperand(1);
 335   SDValue NewIdx = DAG.getNode(ISD::SRL, OldIdx.getValueType(), OldIdx,
 336                                  DAG.getConstant(1, TLI.getShiftAmountTy()));
 337   SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, NewVT, NewVec, NewIdx);
 338
 339   // Select the appropriate half of the element: Lo if OldIdx was even,
 340   // Hi if it was odd.
 341   SDValue Lo = Elt;
 342   SDValue Hi = DAG.getNode(ISD::SRL, NewVT, Elt,
 343                              DAG.getConstant(OldVT.getSizeInBits(),
 344                                              TLI.getShiftAmountTy()));
 345   if (TLI.isBigEndian())
 346     std::swap(Lo, Hi);
 347
 348   SDValue Odd = DAG.getNode(ISD::TRUNCATE, MVT::i1, OldIdx);
 349   return DAG.getNode(ISD::SELECT, NewVT, Odd, Hi, Lo);
 350 }
 351
 352 SDValue DAGTypeLegalizer::PromoteIntRes_FP_TO_XINT(SDNode *N) {
 353   unsigned NewOpc = N->getOpcode();
 354   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 355
 356   // If we're promoting a UINT to a larger size, check to see if the new node
 357   // will be legal.  If it isn't, check to see if FP_TO_SINT is legal, since
 358   // we can use that instead.  This allows us to generate better code for
 359   // FP_TO_UINT for small destination sizes on targets where FP_TO_UINT is not
 360   // legal, such as PowerPC.
 361   if (N->getOpcode() == ISD::FP_TO_UINT) {
 362     if (!TLI.isOperationLegal(ISD::FP_TO_UINT, NVT) &&
 363         (TLI.isOperationLegal(ISD::FP_TO_SINT, NVT) ||
 364          TLI.getOperationAction(ISD::FP_TO_SINT, NVT)==TargetLowering::Custom))
 365       NewOpc = ISD::FP_TO_SINT;
 366   }
 367
 368   return DAG.getNode(NewOpc, NVT, N->getOperand(0));
 369 }
 370
 371 SDValue DAGTypeLegalizer::PromoteIntRes_INT_EXTEND(SDNode *N) {
 372   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 373
 374   if (getTypeAction(N->getOperand(0).getValueType()) == PromoteInteger) {
 375     SDValue Res = GetPromotedInteger(N->getOperand(0));
 376     assert(Res.getValueType().getSizeInBits() <= NVT.getSizeInBits() &&
 377            "Extension doesn't make sense!");
 378
 379     // If the result and operand types are the same after promotion, simplify
 380     // to an in-register extension.
 381     if (NVT == Res.getValueType()) {
 382       // The high bits are not guaranteed to be anything.  Insert an extend.
 383       if (N->getOpcode() == ISD::SIGN_EXTEND)
 384         return DAG.getNode(ISD::SIGN_EXTEND_INREG, NVT, Res,
 385                            DAG.getValueType(N->getOperand(0).getValueType()));
 386       if (N->getOpcode() == ISD::ZERO_EXTEND)
 387         return DAG.getZeroExtendInReg(Res, N->getOperand(0).getValueType());
 388       assert(N->getOpcode() == ISD::ANY_EXTEND && "Unknown integer extension!");
 389       return Res;
 390     }
 391   }
 392
 393   // Otherwise, just extend the original operand all the way to the larger type.
 394   return DAG.getNode(N->getOpcode(), NVT, N->getOperand(0));
 395 }
 396
 397 SDValue DAGTypeLegalizer::PromoteIntRes_LOAD(LoadSDNode *N) {
 398   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
 399   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 400   ISD::LoadExtType ExtType =
 401     ISD::isNON_EXTLoad(N) ? ISD::EXTLOAD : N->getExtensionType();
 402   SDValue Res = DAG.getExtLoad(ExtType, NVT, N->getChain(), N->getBasePtr(),
 403                                  N->getSrcValue(), N->getSrcValueOffset(),
 404                                  N->getMemoryVT(), N->isVolatile(),
 405                                  N->getAlignment());
 406
 407   // Legalized the chain result - switch anything that used the old chain to
 408   // use the new one.
 409   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 410   return Res;
 411 }
 412
 413 SDValue DAGTypeLegalizer::PromoteIntRes_SDIV(SDNode *N) {
 414   // Sign extend the input.
 415   SDValue LHS = GetPromotedInteger(N->getOperand(0));
 416   SDValue RHS = GetPromotedInteger(N->getOperand(1));
 417   MVT VT = N->getValueType(0);
 418   LHS = DAG.getNode(ISD::SIGN_EXTEND_INREG, LHS.getValueType(), LHS,
 419                     DAG.getValueType(VT));
 420   RHS = DAG.getNode(ISD::SIGN_EXTEND_INREG, RHS.getValueType(), RHS,
 421                     DAG.getValueType(VT));
 422
 423   return DAG.getNode(N->getOpcode(), LHS.getValueType(), LHS, RHS);
 424 }
 425
 426 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT(SDNode *N) {
 427   SDValue LHS = GetPromotedInteger(N->getOperand(1));
 428   SDValue RHS = GetPromotedInteger(N->getOperand(2));
 429   return DAG.getNode(ISD::SELECT, LHS.getValueType(), N->getOperand(0),LHS,RHS);
 430 }
 431
 432 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT_CC(SDNode *N) {
 433   SDValue LHS = GetPromotedInteger(N->getOperand(2));
 434   SDValue RHS = GetPromotedInteger(N->getOperand(3));
 435   return DAG.getNode(ISD::SELECT_CC, LHS.getValueType(), N->getOperand(0),
 436                      N->getOperand(1), LHS, RHS, N->getOperand(4));
 437 }
 438
 439 SDValue DAGTypeLegalizer::PromoteIntRes_SETCC(SDNode *N) {
 440   MVT SVT = TLI.getSetCCResultType(N->getOperand(0));
 441   assert(isTypeLegal(SVT) && "Illegal SetCC type!");
 442
 443   // Get the SETCC result using the canonical SETCC type.
 444   SDValue SetCC = DAG.getNode(ISD::SETCC, SVT, N->getOperand(0),
 445                               N->getOperand(1), N->getOperand(2));
 446
 447   // Convert to the expected type.
 448   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 449   assert(NVT.getSizeInBits() <= SVT.getSizeInBits() &&
 450          "Integer type overpromoted?");
 451   return DAG.getNode(ISD::TRUNCATE, NVT, SetCC);
 452 }
 453
 454 SDValue DAGTypeLegalizer::PromoteIntRes_SHL(SDNode *N) {
 455   return DAG.getNode(ISD::SHL, TLI.getTypeToTransformTo(N->getValueType(0)),
 456                      GetPromotedInteger(N->getOperand(0)), N->getOperand(1));
 457 }
 458
 459 SDValue DAGTypeLegalizer::PromoteIntRes_SIGN_EXTEND_INREG(SDNode *N) {
 460   SDValue Op = GetPromotedInteger(N->getOperand(0));
 461   return DAG.getNode(ISD::SIGN_EXTEND_INREG, Op.getValueType(), Op,
 462                      N->getOperand(1));
 463 }
 464
 465 SDValue DAGTypeLegalizer::PromoteIntRes_SimpleIntBinOp(SDNode *N) {
 466   // The input may have strange things in the top bits of the registers, but
 467   // these operations don't care.  They may have weird bits going out, but
 468   // that too is okay if they are integer operations.
 469   SDValue LHS = GetPromotedInteger(N->getOperand(0));
 470   SDValue RHS = GetPromotedInteger(N->getOperand(1));
 471   return DAG.getNode(N->getOpcode(), LHS.getValueType(), LHS, RHS);
 472 }
 473
 474 SDValue DAGTypeLegalizer::PromoteIntRes_SRA(SDNode *N) {
 475   // The input value must be properly sign extended.
 476   MVT VT = N->getValueType(0);
 477   MVT NVT = TLI.getTypeToTransformTo(VT);
 478   SDValue Res = GetPromotedInteger(N->getOperand(0));
 479   Res = DAG.getNode(ISD::SIGN_EXTEND_INREG, NVT, Res, DAG.getValueType(VT));
 480   return DAG.getNode(ISD::SRA, NVT, Res, N->getOperand(1));
 481 }
 482
 483 SDValue DAGTypeLegalizer::PromoteIntRes_SRL(SDNode *N) {
 484   // The input value must be properly zero extended.
 485   MVT VT = N->getValueType(0);
 486   MVT NVT = TLI.getTypeToTransformTo(VT);
 487   SDValue Res = ZExtPromotedInteger(N->getOperand(0));
 488   return DAG.getNode(ISD::SRL, NVT, Res, N->getOperand(1));
 489 }
 490
 491 SDValue DAGTypeLegalizer::PromoteIntRes_TRUNCATE(SDNode *N) {
 492   SDValue Res;
 493
 494   switch (getTypeAction(N->getOperand(0).getValueType())) {
 495   default: assert(0 && "Unknown type action!");
 496   case Legal:
 497   case ExpandInteger:
 498     Res = N->getOperand(0);
 499     break;
 500   case PromoteInteger:
 501     Res = GetPromotedInteger(N->getOperand(0));
 502     break;
 503   }
 504
 505   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
 506   assert(Res.getValueType().getSizeInBits() >= NVT.getSizeInBits() &&
 507          "Truncation doesn't make sense!");
 508   if (Res.getValueType() == NVT)
 509     return Res;
 510
 511   // Truncate to NVT instead of VT
 512   return DAG.getNode(ISD::TRUNCATE, NVT, Res);
 513 }
 514
 515 SDValue DAGTypeLegalizer::PromoteIntRes_UDIV(SDNode *N) {
 516   // Zero extend the input.
 517   SDValue LHS = GetPromotedInteger(N->getOperand(0));
 518   SDValue RHS = GetPromotedInteger(N->getOperand(1));
 519   MVT VT = N->getValueType(0);
 520   LHS = DAG.getZeroExtendInReg(LHS, VT);
 521   RHS = DAG.getZeroExtendInReg(RHS, VT);
 522
 523   return DAG.getNode(N->getOpcode(), LHS.getValueType(), LHS, RHS);
 524 }
 525
 526 SDValue DAGTypeLegalizer::PromoteIntRes_UNDEF(SDNode *N) {
 527   return DAG.getNode(ISD::UNDEF, TLI.getTypeToTransformTo(N->getValueType(0)));
 528 }
 529
 530 SDValue DAGTypeLegalizer::PromoteIntRes_VAARG(SDNode *N) {
 531   SDValue Chain = N->getOperand(0); // Get the chain.
 532   SDValue Ptr = N->getOperand(1); // Get the pointer.
 533   MVT VT = N->getValueType(0);
 534
 535   const Value *V = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 536   SDValue VAList = DAG.getLoad(TLI.getPointerTy(), Chain, Ptr, V, 0);
 537
 538   // Increment the arg pointer, VAList, to the next vaarg
 539   // FIXME: should the ABI size be used for the increment?  Think of
 540   // x86 long double (10 bytes long, but aligned on 4 or 8 bytes) or
 541   // integers of unusual size (such MVT::i1, which gives an increment
 542   // of zero here!).
 543   unsigned Increment = VT.getSizeInBits() / 8;
 544   SDValue Tmp = DAG.getNode(ISD::ADD, TLI.getPointerTy(), VAList,
 545                             DAG.getIntPtrConstant(Increment));
 546
 547   // Store the incremented VAList to the pointer.
 548   Tmp = DAG.getStore(VAList.getValue(1), Tmp, Ptr, V, 0);
 549
 550   // Load the actual argument out of the arg pointer VAList.
 551   Tmp = DAG.getExtLoad(ISD::EXTLOAD, TLI.getTypeToTransformTo(VT), Tmp,
 552                        VAList, NULL, 0, VT);
 553
 554   // Legalized the chain result - switch anything that used the old chain to
 555   // use the new one.
 556   ReplaceValueWith(SDValue(N, 1), Tmp.getValue(1));
 557   return Tmp;
 558 }
 559
 560
 561 //===----------------------------------------------------------------------===//
 562 //  Integer Operand Promotion
 563 //===----------------------------------------------------------------------===//
 564
 565 /// PromoteIntegerOperand - This method is called when the specified operand of
 566 /// the specified node is found to need promotion.  At this point, all of the
 567 /// result types of the node are known to be legal, but other operands of the
 568 /// node may need promotion or expansion as well as the specified one.
 569 bool DAGTypeLegalizer::PromoteIntegerOperand(SDNode *N, unsigned OpNo) {
 570   DEBUG(cerr << "Promote integer operand: "; N->dump(&DAG); cerr << "\n");
 571   SDValue Res = SDValue();
 572
 573   if (TLI.getOperationAction(N->getOpcode(), N->getOperand(OpNo).getValueType())
 574       == TargetLowering::Custom)
 575     Res = TLI.LowerOperation(SDValue(N, OpNo), DAG);
 576
 577   if (Res.getNode() == 0) {
 578     switch (N->getOpcode()) {
 579       default:
 580   #ifndef NDEBUG
 581       cerr << "PromoteIntegerOperand Op #" << OpNo << ": ";
 582       N->dump(&DAG); cerr << "\n";
 583   #endif
 584       assert(0 && "Do not know how to promote this operator's operand!");
 585       abort();
 586
 587     case ISD::ANY_EXTEND:   Res = PromoteIntOp_ANY_EXTEND(N); break;
 588     case ISD::BR_CC:        Res = PromoteIntOp_BR_CC(N, OpNo); break;
 589     case ISD::BRCOND:       Res = PromoteIntOp_BRCOND(N, OpNo); break;
 590     case ISD::BUILD_PAIR:   Res = PromoteIntOp_BUILD_PAIR(N); break;
 591     case ISD::BUILD_VECTOR: Res = PromoteIntOp_BUILD_VECTOR(N); break;
 592     case ISD::FP_EXTEND:    Res = PromoteIntOp_FP_EXTEND(N); break;
 593     case ISD::FP_ROUND:     Res = PromoteIntOp_FP_ROUND(N); break;
 594     case ISD::INSERT_VECTOR_ELT:
 595                             Res = PromoteIntOp_INSERT_VECTOR_ELT(N, OpNo);break;
 596     case ISD::MEMBARRIER:   Res = PromoteIntOp_MEMBARRIER(N); break;
 597     case ISD::SELECT:       Res = PromoteIntOp_SELECT(N, OpNo); break;
 598     case ISD::SELECT_CC:    Res = PromoteIntOp_SELECT_CC(N, OpNo); break;
 599     case ISD::SETCC:        Res = PromoteIntOp_SETCC(N, OpNo); break;
 600     case ISD::SIGN_EXTEND:  Res = PromoteIntOp_SIGN_EXTEND(N); break;
 601     case ISD::STORE:        Res = PromoteIntOp_STORE(cast<StoreSDNode>(N),
 602                                                      OpNo); break;
 603     case ISD::TRUNCATE:     Res = PromoteIntOp_TRUNCATE(N); break;
 604     case ISD::ZERO_EXTEND:  Res = PromoteIntOp_ZERO_EXTEND(N); break;
 605
 606     case ISD::SINT_TO_FP:
 607     case ISD::UINT_TO_FP: Res = PromoteIntOp_INT_TO_FP(N); break;
 608     }
 609   }
 610
 611   // If the result is null, the sub-method took care of registering results etc.
 612   if (!Res.getNode()) return false;
 613   // If the result is N, the sub-method updated N in place.
 614   if (Res.getNode() == N) {
 615     // Mark N as new and remark N and its operands.  This allows us to correctly
 616     // revisit N if it needs another step of promotion and allows us to visit
 617     // any new operands to N.
 618     ReanalyzeNode(N);
 619     return true;
 620   }
 621
 622   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
 623          "Invalid operand expansion");
 624
 625   ReplaceValueWith(SDValue(N, 0), Res);
 626   return false;
 627 }
 628
 629 /// PromoteSetCCOperands - Promote the operands of a comparison.  This code is
 630 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 631 void DAGTypeLegalizer::PromoteSetCCOperands(SDValue &NewLHS,SDValue &NewRHS,
 632                                             ISD::CondCode CCCode) {
 633   MVT VT = NewLHS.getValueType();
 634
 635   // Get the promoted values.
 636   NewLHS = GetPromotedInteger(NewLHS);
 637   NewRHS = GetPromotedInteger(NewRHS);
 638
 639   // Otherwise, we have to insert explicit sign or zero extends.  Note
 640   // that we could insert sign extends for ALL conditions, but zero extend
 641   // is cheaper on many machines (an AND instead of two shifts), so prefer
 642   // it.
 643   switch (CCCode) {
 644   default: assert(0 && "Unknown integer comparison!");
 645   case ISD::SETEQ:
 646   case ISD::SETNE:
 647   case ISD::SETUGE:
 648   case ISD::SETUGT:
 649   case ISD::SETULE:
 650   case ISD::SETULT:
 651     // ALL of these operations will work if we either sign or zero extend
 652     // the operands (including the unsigned comparisons!).  Zero extend is
 653     // usually a simpler/cheaper operation, so prefer it.
 654     NewLHS = DAG.getZeroExtendInReg(NewLHS, VT);
 655     NewRHS = DAG.getZeroExtendInReg(NewRHS, VT);
 656     break;
 657   case ISD::SETGE:
 658   case ISD::SETGT:
 659   case ISD::SETLT:
 660   case ISD::SETLE:
 661     NewLHS = DAG.getNode(ISD::SIGN_EXTEND_INREG, NewLHS.getValueType(), NewLHS,
 662                          DAG.getValueType(VT));
 663     NewRHS = DAG.getNode(ISD::SIGN_EXTEND_INREG, NewRHS.getValueType(), NewRHS,
 664                          DAG.getValueType(VT));
 665     break;
 666   }
 667 }
 668
 669 SDValue DAGTypeLegalizer::PromoteIntOp_ANY_EXTEND(SDNode *N) {
 670   SDValue Op = GetPromotedInteger(N->getOperand(0));
 671   return DAG.getNode(ISD::ANY_EXTEND, N->getValueType(0), Op);
 672 }
 673
 674 SDValue DAGTypeLegalizer::PromoteIntOp_BR_CC(SDNode *N, unsigned OpNo) {
 675   assert(OpNo == 2 && "Don't know how to promote this operand!");
 676
 677   SDValue LHS = N->getOperand(2);
 678   SDValue RHS = N->getOperand(3);
 679   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(1))->get());
 680
 681   // The chain (Op#0), CC (#1) and basic block destination (Op#4) are always
 682   // legal types.
 683   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 684                                 N->getOperand(1), LHS, RHS, N->getOperand(4));
 685 }
 686
 687 SDValue DAGTypeLegalizer::PromoteIntOp_BRCOND(SDNode *N, unsigned OpNo) {
 688   assert(OpNo == 1 && "only know how to promote condition");
 689   SDValue Cond = GetPromotedInteger(N->getOperand(1));  // Promote condition.
 690
 691   // The top bits of the promoted condition are not necessarily zero, ensure
 692   // that the value is properly zero extended.
 693   unsigned BitWidth = Cond.getValueSizeInBits();
 694   if (!DAG.MaskedValueIsZero(Cond,
 695                              APInt::getHighBitsSet(BitWidth, BitWidth-1)))
 696     Cond = DAG.getZeroExtendInReg(Cond, MVT::i1);
 697
 698   // The chain (Op#0) and basic block destination (Op#2) are always legal types.
 699   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0), Cond,
 700                                 N->getOperand(2));
 701 }
 702
 703 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_PAIR(SDNode *N) {
 704   // Since the result type is legal, the operands must promote to it.
 705   MVT OVT = N->getOperand(0).getValueType();
 706   SDValue Lo = GetPromotedInteger(N->getOperand(0));
 707   SDValue Hi = GetPromotedInteger(N->getOperand(1));
 708   assert(Lo.getValueType() == N->getValueType(0) && "Operand over promoted?");
 709
 710   Lo = DAG.getZeroExtendInReg(Lo, OVT);
 711   Hi = DAG.getNode(ISD::SHL, N->getValueType(0), Hi,
 712                    DAG.getConstant(OVT.getSizeInBits(),
 713                                    TLI.getShiftAmountTy()));
 714   return DAG.getNode(ISD::OR, N->getValueType(0), Lo, Hi);
 715 }
 716
 717 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_VECTOR(SDNode *N) {
 718   // The vector type is legal but the element type is not.  This implies
 719   // that the vector is a power-of-two in length and that the element
 720   // type does not have a strange size (eg: it is not i1).
 721   MVT VecVT = N->getValueType(0);
 722   unsigned NumElts = VecVT.getVectorNumElements();
 723   assert(!(NumElts & 1) && "Legal vector of one illegal element?");
 724
 725   // Build a vector of half the length out of elements of twice the bitwidth.
 726   // For example <4 x i16> -> <2 x i32>.
 727   MVT OldVT = N->getOperand(0).getValueType();
 728   MVT NewVT = MVT::getIntegerVT(2 * OldVT.getSizeInBits());
 729   assert(OldVT.isSimple() && NewVT.isSimple());
 730
 731   std::vector<SDValue> NewElts;
 732   NewElts.reserve(NumElts/2);
 733
 734   for (unsigned i = 0; i < NumElts; i += 2) {
 735     // Combine two successive elements into one promoted element.
 736     SDValue Lo = N->getOperand(i);
 737     SDValue Hi = N->getOperand(i+1);
 738     if (TLI.isBigEndian())
 739       std::swap(Lo, Hi);
 740     NewElts.push_back(JoinIntegers(Lo, Hi));
 741   }
 742
 743   SDValue NewVec = DAG.getNode(ISD::BUILD_VECTOR,
 744                                  MVT::getVectorVT(NewVT, NewElts.size()),
 745                                  &NewElts[0], NewElts.size());
 746
 747   // Convert the new vector to the old vector type.
 748   return DAG.getNode(ISD::BIT_CONVERT, VecVT, NewVec);
 749 }
 750
 751 SDValue DAGTypeLegalizer::PromoteIntOp_FP_EXTEND(SDNode *N) {
 752   SDValue Op = GetPromotedInteger(N->getOperand(0));
 753   return DAG.getNode(ISD::FP_EXTEND, N->getValueType(0), Op);
 754 }
 755
 756 SDValue DAGTypeLegalizer::PromoteIntOp_FP_ROUND(SDNode *N) {
 757   SDValue Op = GetPromotedInteger(N->getOperand(0));
 758   return DAG.getNode(ISD::FP_ROUND, N->getValueType(0), Op,
 759                      DAG.getIntPtrConstant(0));
 760 }
 761
 762 SDValue DAGTypeLegalizer::PromoteIntOp_INSERT_VECTOR_ELT(SDNode *N,
 763                                                          unsigned OpNo) {
 764   if (OpNo == 1) {
 765     // Promote the inserted value.  This is valid because the type does not
 766     // have to match the vector element type.
 767
 768     // Check that any extra bits introduced will be truncated away.
 769     assert(N->getOperand(1).getValueType().getSizeInBits() >=
 770            N->getValueType(0).getVectorElementType().getSizeInBits() &&
 771            "Type of inserted value narrower than vector element type!");
 772     return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 773                                   GetPromotedInteger(N->getOperand(1)),
 774                                   N->getOperand(2));
 775   }
 776
 777   assert(OpNo == 2 && "Different operand and result vector types?");
 778
 779   // Promote the index.
 780   SDValue Idx = N->getOperand(2);
 781   Idx = DAG.getZeroExtendInReg(GetPromotedInteger(Idx), Idx.getValueType());
 782   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
 783                                 N->getOperand(1), Idx);
 784 }
 785
 786 SDValue DAGTypeLegalizer::PromoteIntOp_INT_TO_FP(SDNode *N) {
 787   SDValue In = GetPromotedInteger(N->getOperand(0));
 788   MVT OpVT = N->getOperand(0).getValueType();
 789   if (N->getOpcode() == ISD::UINT_TO_FP)
 790     In = DAG.getZeroExtendInReg(In, OpVT);
 791   else
 792     In = DAG.getNode(ISD::SIGN_EXTEND_INREG, In.getValueType(),
 793                      In, DAG.getValueType(OpVT));
 794
 795   return DAG.UpdateNodeOperands(SDValue(N, 0), In);
 796 }
 797
 798 SDValue DAGTypeLegalizer::PromoteIntOp_MEMBARRIER(SDNode *N) {
 799   SDValue NewOps[6];
 800   NewOps[0] = N->getOperand(0);
 801   for (unsigned i = 1; i < array_lengthof(NewOps); ++i) {
 802     SDValue Flag = GetPromotedInteger(N->getOperand(i));
 803     NewOps[i] = DAG.getZeroExtendInReg(Flag, MVT::i1);
 804   }
 805   return DAG.UpdateNodeOperands(SDValue (N, 0), NewOps,
 806                                 array_lengthof(NewOps));
 807 }
 808
 809 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT(SDNode *N, unsigned OpNo) {
 810   assert(OpNo == 0 && "Only know how to promote condition");
 811   SDValue Cond = GetPromotedInteger(N->getOperand(0));
 812
 813   // Promote all the way up to SVT, the canonical SetCC type.
 814   MVT SVT = TLI.getSetCCResultType(Cond);
 815   assert(isTypeLegal(SVT) && "Illegal SetCC type!");
 816   assert(Cond.getValueSizeInBits() <= SVT.getSizeInBits() &&
 817          "Integer type overpromoted?");
 818
 819   // Make sure the extra bits conform to getSetCCResultContents.  There are
 820   // two sets of extra bits: those in Cond, which come from type promotion,
 821   // and those we need to add to have the final type be SVT (for most targets
 822   // this last set of bits is empty).
 823   unsigned CondBits = Cond.getValueSizeInBits();
 824   ISD::NodeType ExtendCode;
 825   switch (TLI.getSetCCResultContents()) {
 826   default:
 827     assert(false && "Unknown SetCCResultValue!");
 828   case TargetLowering::UndefinedSetCCResult:
 829     // Extend to SVT by adding rubbish.
 830     ExtendCode = ISD::ANY_EXTEND;
 831     break;
 832   case TargetLowering::ZeroOrOneSetCCResult:
 833     ExtendCode = ISD::ZERO_EXTEND;
 834     if (!DAG.MaskedValueIsZero(Cond,APInt::getHighBitsSet(CondBits,CondBits-1)))
 835       // All extra bits need to be cleared.  Do this by zero extending the
 836       // original condition value all the way to SVT.
 837       Cond = N->getOperand(0);
 838     break;
 839   case TargetLowering::ZeroOrNegativeOneSetCCResult: {
 840     ExtendCode = ISD::SIGN_EXTEND;
 841     unsigned SignBits = DAG.ComputeNumSignBits(Cond);
 842     if (SignBits != CondBits)
 843       // All extra bits need to be sign extended.  Do this by sign extending the
 844       // original condition value all the way to SVT.
 845       Cond = N->getOperand(0);
 846     break;
 847   }
 848   }
 849   Cond = DAG.getNode(ExtendCode, SVT, Cond);
 850
 851   return DAG.UpdateNodeOperands(SDValue(N, 0), Cond,
 852                                 N->getOperand(1), N->getOperand(2));
 853 }
 854
 855 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT_CC(SDNode *N, unsigned OpNo) {
 856   assert(OpNo == 0 && "Don't know how to promote this operand!");
 857
 858   SDValue LHS = N->getOperand(0);
 859   SDValue RHS = N->getOperand(1);
 860   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(4))->get());
 861
 862   // The CC (#4) and the possible return values (#2 and #3) have legal types.
 863   return DAG.UpdateNodeOperands(SDValue(N, 0), LHS, RHS, N->getOperand(2),
 864                                 N->getOperand(3), N->getOperand(4));
 865 }
 866
 867 SDValue DAGTypeLegalizer::PromoteIntOp_SETCC(SDNode *N, unsigned OpNo) {
 868   assert(OpNo == 0 && "Don't know how to promote this operand!");
 869
 870   SDValue LHS = N->getOperand(0);
 871   SDValue RHS = N->getOperand(1);
 872   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(2))->get());
 873
 874   // The CC (#2) is always legal.
 875   return DAG.UpdateNodeOperands(SDValue(N, 0), LHS, RHS, N->getOperand(2));
 876 }
 877
 878 SDValue DAGTypeLegalizer::PromoteIntOp_SIGN_EXTEND(SDNode *N) {
 879   SDValue Op = GetPromotedInteger(N->getOperand(0));
 880   Op = DAG.getNode(ISD::ANY_EXTEND, N->getValueType(0), Op);
 881   return DAG.getNode(ISD::SIGN_EXTEND_INREG, Op.getValueType(),
 882                      Op, DAG.getValueType(N->getOperand(0).getValueType()));
 883 }
 884
 885 SDValue DAGTypeLegalizer::PromoteIntOp_STORE(StoreSDNode *N, unsigned OpNo){
 886   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
 887   SDValue Ch = N->getChain(), Ptr = N->getBasePtr();
 888   int SVOffset = N->getSrcValueOffset();
 889   unsigned Alignment = N->getAlignment();
 890   bool isVolatile = N->isVolatile();
 891
 892   SDValue Val = GetPromotedInteger(N->getValue());  // Get promoted value.
 893
 894   assert(!N->isTruncatingStore() && "Cannot promote this store operand!");
 895
 896   // Truncate the value and store the result.
 897   return DAG.getTruncStore(Ch, Val, Ptr, N->getSrcValue(),
 898                            SVOffset, N->getMemoryVT(),
 899                            isVolatile, Alignment);
 900 }
 901
 902 SDValue DAGTypeLegalizer::PromoteIntOp_TRUNCATE(SDNode *N) {
 903   SDValue Op = GetPromotedInteger(N->getOperand(0));
 904   return DAG.getNode(ISD::TRUNCATE, N->getValueType(0), Op);
 905 }
 906
 907 SDValue DAGTypeLegalizer::PromoteIntOp_ZERO_EXTEND(SDNode *N) {
 908   SDValue Op = GetPromotedInteger(N->getOperand(0));
 909   Op = DAG.getNode(ISD::ANY_EXTEND, N->getValueType(0), Op);
 910   return DAG.getZeroExtendInReg(Op, N->getOperand(0).getValueType());
 911 }
 912
 913
 914 //===----------------------------------------------------------------------===//
 915 //  Integer Result Expansion
 916 //===----------------------------------------------------------------------===//
 917
 918 /// ExpandIntegerResult - This method is called when the specified result of the
 919 /// specified node is found to need expansion.  At this point, the node may also
 920 /// have invalid operands or may have other results that need promotion, we just
 921 /// know that (at least) one result needs expansion.
 922 void DAGTypeLegalizer::ExpandIntegerResult(SDNode *N, unsigned ResNo) {
 923   DEBUG(cerr << "Expand integer result: "; N->dump(&DAG); cerr << "\n");
 924   SDValue Lo, Hi;
 925   Lo = Hi = SDValue();
 926
 927   // See if the target wants to custom expand this node.
 928   if (TLI.getOperationAction(N->getOpcode(), N->getValueType(ResNo)) ==
 929       TargetLowering::Custom) {
 930     // If the target wants to, allow it to lower this itself.
 931     if (SDNode *P = TLI.ReplaceNodeResults(N, DAG)) {
 932       // Everything that once used N now uses P.  We are guaranteed that the
 933       // result value types of N and the result value types of P match.
 934       ReplaceNodeWith(N, P);
 935       return;
 936     }
 937   }
 938
 939   switch (N->getOpcode()) {
 940   default:
 941 #ifndef NDEBUG
 942     cerr << "ExpandIntegerResult #" << ResNo << ": ";
 943     N->dump(&DAG); cerr << "\n";
 944 #endif
 945     assert(0 && "Do not know how to expand the result of this operator!");
 946     abort();
 947
 948   case ISD::MERGE_VALUES: SplitRes_MERGE_VALUES(N, Lo, Hi); break;
 949   case ISD::SELECT:       SplitRes_SELECT(N, Lo, Hi); break;
 950   case ISD::SELECT_CC:    SplitRes_SELECT_CC(N, Lo, Hi); break;
 951   case ISD::UNDEF:        SplitRes_UNDEF(N, Lo, Hi); break;
 952
 953   case ISD::BIT_CONVERT:        ExpandRes_BIT_CONVERT(N, Lo, Hi); break;
 954   case ISD::BUILD_PAIR:         ExpandRes_BUILD_PAIR(N, Lo, Hi); break;
 955   case ISD::EXTRACT_ELEMENT:    ExpandRes_EXTRACT_ELEMENT(N, Lo, Hi); break;
 956   case ISD::EXTRACT_VECTOR_ELT: ExpandRes_EXTRACT_VECTOR_ELT(N, Lo, Hi); break;
 957
 958   case ISD::ANY_EXTEND:  ExpandIntRes_ANY_EXTEND(N, Lo, Hi); break;
 959   case ISD::AssertSext:  ExpandIntRes_AssertSext(N, Lo, Hi); break;
 960   case ISD::AssertZext:  ExpandIntRes_AssertZext(N, Lo, Hi); break;
 961   case ISD::BSWAP:       ExpandIntRes_BSWAP(N, Lo, Hi); break;
 962   case ISD::Constant:    ExpandIntRes_Constant(N, Lo, Hi); break;
 963   case ISD::CTLZ:        ExpandIntRes_CTLZ(N, Lo, Hi); break;
 964   case ISD::CTPOP:       ExpandIntRes_CTPOP(N, Lo, Hi); break;
 965   case ISD::CTTZ:        ExpandIntRes_CTTZ(N, Lo, Hi); break;
 966   case ISD::FP_TO_SINT:  ExpandIntRes_FP_TO_SINT(N, Lo, Hi); break;
 967   case ISD::FP_TO_UINT:  ExpandIntRes_FP_TO_UINT(N, Lo, Hi); break;
 968   case ISD::LOAD:        ExpandIntRes_LOAD(cast<LoadSDNode>(N), Lo, Hi); break;
 969   case ISD::MUL:         ExpandIntRes_MUL(N, Lo, Hi); break;
 970   case ISD::SDIV:        ExpandIntRes_SDIV(N, Lo, Hi); break;
 971   case ISD::SIGN_EXTEND: ExpandIntRes_SIGN_EXTEND(N, Lo, Hi); break;
 972   case ISD::SIGN_EXTEND_INREG: ExpandIntRes_SIGN_EXTEND_INREG(N, Lo, Hi); break;
 973   case ISD::SREM:        ExpandIntRes_SREM(N, Lo, Hi); break;
 974   case ISD::TRUNCATE:    ExpandIntRes_TRUNCATE(N, Lo, Hi); break;
 975   case ISD::UDIV:        ExpandIntRes_UDIV(N, Lo, Hi); break;
 976   case ISD::UREM:        ExpandIntRes_UREM(N, Lo, Hi); break;
 977   case ISD::ZERO_EXTEND: ExpandIntRes_ZERO_EXTEND(N, Lo, Hi); break;
 978
 979   case ISD::AND:
 980   case ISD::OR:
 981   case ISD::XOR: ExpandIntRes_Logical(N, Lo, Hi); break;
 982
 983   case ISD::ADD:
 984   case ISD::SUB: ExpandIntRes_ADDSUB(N, Lo, Hi); break;
 985
 986   case ISD::ADDC:
 987   case ISD::SUBC: ExpandIntRes_ADDSUBC(N, Lo, Hi); break;
 988
 989   case ISD::ADDE:
 990   case ISD::SUBE: ExpandIntRes_ADDSUBE(N, Lo, Hi); break;
 991
 992   case ISD::SHL:
 993   case ISD::SRA:
 994   case ISD::SRL: ExpandIntRes_Shift(N, Lo, Hi); break;
 995   }
 996
 997   // If Lo/Hi is null, the sub-method took care of registering results etc.
 998   if (Lo.getNode())
 999     SetExpandedInteger(SDValue(N, ResNo), Lo, Hi);
1000 }
1001
1002 /// ExpandShiftByConstant - N is a shift by a value that needs to be expanded,
1003 /// and the shift amount is a constant 'Amt'.  Expand the operation.
1004 void DAGTypeLegalizer::ExpandShiftByConstant(SDNode *N, unsigned Amt,
1005                                              SDValue &Lo, SDValue &Hi) {
1006   // Expand the incoming operand to be shifted, so that we have its parts
1007   SDValue InL, InH;
1008   GetExpandedInteger(N->getOperand(0), InL, InH);
1009
1010   MVT NVT = InL.getValueType();
1011   unsigned VTBits = N->getValueType(0).getSizeInBits();
1012   unsigned NVTBits = NVT.getSizeInBits();
1013   MVT ShTy = N->getOperand(1).getValueType();
1014
1015   if (N->getOpcode() == ISD::SHL) {
1016     if (Amt > VTBits) {
1017       Lo = Hi = DAG.getConstant(0, NVT);
1018     } else if (Amt > NVTBits) {
1019       Lo = DAG.getConstant(0, NVT);
1020       Hi = DAG.getNode(ISD::SHL, NVT, InL, DAG.getConstant(Amt-NVTBits,ShTy));
1021     } else if (Amt == NVTBits) {
1022       Lo = DAG.getConstant(0, NVT);
1023       Hi = InL;
1024     } else if (Amt == 1) {
1025       // Emit this X << 1 as X+X.
1026       SDVTList VTList = DAG.getVTList(NVT, MVT::Flag);
1027       SDValue LoOps[2] = { InL, InL };
1028       Lo = DAG.getNode(ISD::ADDC, VTList, LoOps, 2);
1029       SDValue HiOps[3] = { InH, InH, Lo.getValue(1) };
1030       Hi = DAG.getNode(ISD::ADDE, VTList, HiOps, 3);
1031     } else {
1032       Lo = DAG.getNode(ISD::SHL, NVT, InL, DAG.getConstant(Amt, ShTy));
1033       Hi = DAG.getNode(ISD::OR, NVT,
1034                        DAG.getNode(ISD::SHL, NVT, InH,
1035                                    DAG.getConstant(Amt, ShTy)),
1036                        DAG.getNode(ISD::SRL, NVT, InL,
1037                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1038     }
1039     return;
1040   }
1041
1042   if (N->getOpcode() == ISD::SRL) {
1043     if (Amt > VTBits) {
1044       Lo = DAG.getConstant(0, NVT);
1045       Hi = DAG.getConstant(0, NVT);
1046     } else if (Amt > NVTBits) {
1047       Lo = DAG.getNode(ISD::SRL, NVT, InH, DAG.getConstant(Amt-NVTBits,ShTy));
1048       Hi = DAG.getConstant(0, NVT);
1049     } else if (Amt == NVTBits) {
1050       Lo = InH;
1051       Hi = DAG.getConstant(0, NVT);
1052     } else {
1053       Lo = DAG.getNode(ISD::OR, NVT,
1054                        DAG.getNode(ISD::SRL, NVT, InL,
1055                                    DAG.getConstant(Amt, ShTy)),
1056                        DAG.getNode(ISD::SHL, NVT, InH,
1057                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1058       Hi = DAG.getNode(ISD::SRL, NVT, InH, DAG.getConstant(Amt, ShTy));
1059     }
1060     return;
1061   }
1062
1063   assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1064   if (Amt > VTBits) {
1065     Hi = Lo = DAG.getNode(ISD::SRA, NVT, InH,
1066                           DAG.getConstant(NVTBits-1, ShTy));
1067   } else if (Amt > NVTBits) {
1068     Lo = DAG.getNode(ISD::SRA, NVT, InH,
1069                      DAG.getConstant(Amt-NVTBits, ShTy));
1070     Hi = DAG.getNode(ISD::SRA, NVT, InH,
1071                      DAG.getConstant(NVTBits-1, ShTy));
1072   } else if (Amt == NVTBits) {
1073     Lo = InH;
1074     Hi = DAG.getNode(ISD::SRA, NVT, InH,
1075                      DAG.getConstant(NVTBits-1, ShTy));
1076   } else {
1077     Lo = DAG.getNode(ISD::OR, NVT,
1078                      DAG.getNode(ISD::SRL, NVT, InL,
1079                                  DAG.getConstant(Amt, ShTy)),
1080                      DAG.getNode(ISD::SHL, NVT, InH,
1081                                  DAG.getConstant(NVTBits-Amt, ShTy)));
1082     Hi = DAG.getNode(ISD::SRA, NVT, InH, DAG.getConstant(Amt, ShTy));
1083   }
1084 }
1085
1086 /// ExpandShiftWithKnownAmountBit - Try to determine whether we can simplify
1087 /// this shift based on knowledge of the high bit of the shift amount.  If we
1088 /// can tell this, we know that it is >= 32 or < 32, without knowing the actual
1089 /// shift amount.
1090 bool DAGTypeLegalizer::
1091 ExpandShiftWithKnownAmountBit(SDNode *N, SDValue &Lo, SDValue &Hi) {
1092   SDValue Amt = N->getOperand(1);
1093   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1094   MVT ShTy = Amt.getValueType();
1095   unsigned ShBits = ShTy.getSizeInBits();
1096   unsigned NVTBits = NVT.getSizeInBits();
1097   assert(isPowerOf2_32(NVTBits) &&
1098          "Expanded integer type size not a power of two!");
1099
1100   APInt HighBitMask = APInt::getHighBitsSet(ShBits, ShBits - Log2_32(NVTBits));
1101   APInt KnownZero, KnownOne;
1102   DAG.ComputeMaskedBits(N->getOperand(1), HighBitMask, KnownZero, KnownOne);
1103
1104   // If we don't know anything about the high bits, exit.
1105   if (((KnownZero|KnownOne) & HighBitMask) == 0)
1106     return false;
1107
1108   // Get the incoming operand to be shifted.
1109   SDValue InL, InH;
1110   GetExpandedInteger(N->getOperand(0), InL, InH);
1111
1112   // If we know that any of the high bits of the shift amount are one, then we
1113   // can do this as a couple of simple shifts.
1114   if (KnownOne.intersects(HighBitMask)) {
1115     // Mask out the high bit, which we know is set.
1116     Amt = DAG.getNode(ISD::AND, ShTy, Amt,
1117                       DAG.getConstant(~HighBitMask, ShTy));
1118
1119     switch (N->getOpcode()) {
1120     default: assert(0 && "Unknown shift");
1121     case ISD::SHL:
1122       Lo = DAG.getConstant(0, NVT);              // Low part is zero.
1123       Hi = DAG.getNode(ISD::SHL, NVT, InL, Amt); // High part from Lo part.
1124       return true;
1125     case ISD::SRL:
1126       Hi = DAG.getConstant(0, NVT);              // Hi part is zero.
1127       Lo = DAG.getNode(ISD::SRL, NVT, InH, Amt); // Lo part from Hi part.
1128       return true;
1129     case ISD::SRA:
1130       Hi = DAG.getNode(ISD::SRA, NVT, InH,       // Sign extend high part.
1131                        DAG.getConstant(NVTBits-1, ShTy));
1132       Lo = DAG.getNode(ISD::SRA, NVT, InH, Amt); // Lo part from Hi part.
1133       return true;
1134     }
1135   }
1136
1137   // If we know that all of the high bits of the shift amount are zero, then we
1138   // can do this as a couple of simple shifts.
1139   if ((KnownZero & HighBitMask) == HighBitMask) {
1140     // Compute 32-amt.
1141     SDValue Amt2 = DAG.getNode(ISD::SUB, ShTy,
1142                                  DAG.getConstant(NVTBits, ShTy),
1143                                  Amt);
1144     unsigned Op1, Op2;
1145     switch (N->getOpcode()) {
1146     default: assert(0 && "Unknown shift");
1147     case ISD::SHL:  Op1 = ISD::SHL; Op2 = ISD::SRL; break;
1148     case ISD::SRL:
1149     case ISD::SRA:  Op1 = ISD::SRL; Op2 = ISD::SHL; break;
1150     }
1151
1152     Lo = DAG.getNode(N->getOpcode(), NVT, InL, Amt);
1153     Hi = DAG.getNode(ISD::OR, NVT,
1154                      DAG.getNode(Op1, NVT, InH, Amt),
1155                      DAG.getNode(Op2, NVT, InL, Amt2));
1156     return true;
1157   }
1158
1159   return false;
1160 }
1161
1162 void DAGTypeLegalizer::ExpandIntRes_ADDSUB(SDNode *N,
1163                                            SDValue &Lo, SDValue &Hi) {
1164   // Expand the subcomponents.
1165   SDValue LHSL, LHSH, RHSL, RHSH;
1166   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1167   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1168   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Flag);
1169   SDValue LoOps[2] = { LHSL, RHSL };
1170   SDValue HiOps[3] = { LHSH, RHSH };
1171
1172   if (N->getOpcode() == ISD::ADD) {
1173     Lo = DAG.getNode(ISD::ADDC, VTList, LoOps, 2);
1174     HiOps[2] = Lo.getValue(1);
1175     Hi = DAG.getNode(ISD::ADDE, VTList, HiOps, 3);
1176   } else {
1177     Lo = DAG.getNode(ISD::SUBC, VTList, LoOps, 2);
1178     HiOps[2] = Lo.getValue(1);
1179     Hi = DAG.getNode(ISD::SUBE, VTList, HiOps, 3);
1180   }
1181 }
1182
1183 void DAGTypeLegalizer::ExpandIntRes_ADDSUBC(SDNode *N,
1184                                             SDValue &Lo, SDValue &Hi) {
1185   // Expand the subcomponents.
1186   SDValue LHSL, LHSH, RHSL, RHSH;
1187   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1188   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1189   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Flag);
1190   SDValue LoOps[2] = { LHSL, RHSL };
1191   SDValue HiOps[3] = { LHSH, RHSH };
1192
1193   if (N->getOpcode() == ISD::ADDC) {
1194     Lo = DAG.getNode(ISD::ADDC, VTList, LoOps, 2);
1195     HiOps[2] = Lo.getValue(1);
1196     Hi = DAG.getNode(ISD::ADDE, VTList, HiOps, 3);
1197   } else {
1198     Lo = DAG.getNode(ISD::SUBC, VTList, LoOps, 2);
1199     HiOps[2] = Lo.getValue(1);
1200     Hi = DAG.getNode(ISD::SUBE, VTList, HiOps, 3);
1201   }
1202
1203   // Legalized the flag result - switch anything that used the old flag to
1204   // use the new one.
1205   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1206 }
1207
1208 void DAGTypeLegalizer::ExpandIntRes_ADDSUBE(SDNode *N,
1209                                             SDValue &Lo, SDValue &Hi) {
1210   // Expand the subcomponents.
1211   SDValue LHSL, LHSH, RHSL, RHSH;
1212   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1213   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1214   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Flag);
1215   SDValue LoOps[3] = { LHSL, RHSL, N->getOperand(2) };
1216   SDValue HiOps[3] = { LHSH, RHSH };
1217
1218   Lo = DAG.getNode(N->getOpcode(), VTList, LoOps, 3);
1219   HiOps[2] = Lo.getValue(1);
1220   Hi = DAG.getNode(N->getOpcode(), VTList, HiOps, 3);
1221
1222   // Legalized the flag result - switch anything that used the old flag to
1223   // use the new one.
1224   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1225 }
1226
1227 void DAGTypeLegalizer::ExpandIntRes_ANY_EXTEND(SDNode *N,
1228                                                SDValue &Lo, SDValue &Hi) {
1229   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1230   SDValue Op = N->getOperand(0);
1231   if (Op.getValueType().bitsLE(NVT)) {
1232     // The low part is any extension of the input (which degenerates to a copy).
1233     Lo = DAG.getNode(ISD::ANY_EXTEND, NVT, Op);
1234     Hi = DAG.getNode(ISD::UNDEF, NVT);   // The high part is undefined.
1235   } else {
1236     // For example, extension of an i48 to an i64.  The operand type necessarily
1237     // promotes to the result type, so will end up being expanded too.
1238     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1239            "Only know how to promote this result!");
1240     SDValue Res = GetPromotedInteger(Op);
1241     assert(Res.getValueType() == N->getValueType(0) &&
1242            "Operand over promoted?");
1243     // Split the promoted operand.  This will simplify when it is expanded.
1244     SplitInteger(Res, Lo, Hi);
1245   }
1246 }
1247
1248 void DAGTypeLegalizer::ExpandIntRes_AssertSext(SDNode *N,
1249                                                SDValue &Lo, SDValue &Hi) {
1250   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1251   MVT NVT = Lo.getValueType();
1252   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1253   unsigned NVTBits = NVT.getSizeInBits();
1254   unsigned EVTBits = EVT.getSizeInBits();
1255
1256   if (NVTBits < EVTBits) {
1257     Hi = DAG.getNode(ISD::AssertSext, NVT, Hi,
1258                      DAG.getValueType(MVT::getIntegerVT(EVTBits - NVTBits)));
1259   } else {
1260     Lo = DAG.getNode(ISD::AssertSext, NVT, Lo, DAG.getValueType(EVT));
1261     // The high part replicates the sign bit of Lo, make it explicit.
1262     Hi = DAG.getNode(ISD::SRA, NVT, Lo,
1263                      DAG.getConstant(NVTBits-1, TLI.getShiftAmountTy()));
1264   }
1265 }
1266
1267 void DAGTypeLegalizer::ExpandIntRes_AssertZext(SDNode *N,
1268                                                SDValue &Lo, SDValue &Hi) {
1269   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1270   MVT NVT = Lo.getValueType();
1271   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1272   unsigned NVTBits = NVT.getSizeInBits();
1273   unsigned EVTBits = EVT.getSizeInBits();
1274
1275   if (NVTBits < EVTBits) {
1276     Hi = DAG.getNode(ISD::AssertZext, NVT, Hi,
1277                      DAG.getValueType(MVT::getIntegerVT(EVTBits - NVTBits)));
1278   } else {
1279     Lo = DAG.getNode(ISD::AssertZext, NVT, Lo, DAG.getValueType(EVT));
1280     // The high part must be zero, make it explicit.
1281     Hi = DAG.getConstant(0, NVT);
1282   }
1283 }
1284
1285 void DAGTypeLegalizer::ExpandIntRes_BSWAP(SDNode *N,
1286                                           SDValue &Lo, SDValue &Hi) {
1287   GetExpandedInteger(N->getOperand(0), Hi, Lo);  // Note swapped operands.
1288   Lo = DAG.getNode(ISD::BSWAP, Lo.getValueType(), Lo);
1289   Hi = DAG.getNode(ISD::BSWAP, Hi.getValueType(), Hi);
1290 }
1291
1292 void DAGTypeLegalizer::ExpandIntRes_Constant(SDNode *N,
1293                                              SDValue &Lo, SDValue &Hi) {
1294   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1295   unsigned NBitWidth = NVT.getSizeInBits();
1296   const APInt &Cst = cast<ConstantSDNode>(N)->getAPIntValue();
1297   Lo = DAG.getConstant(APInt(Cst).trunc(NBitWidth), NVT);
1298   Hi = DAG.getConstant(Cst.lshr(NBitWidth).trunc(NBitWidth), NVT);
1299 }
1300
1301 void DAGTypeLegalizer::ExpandIntRes_CTLZ(SDNode *N,
1302                                          SDValue &Lo, SDValue &Hi) {
1303   // ctlz (HiLo) -> Hi != 0 ? ctlz(Hi) : (ctlz(Lo)+32)
1304   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1305   MVT NVT = Lo.getValueType();
1306
1307   SDValue HiNotZero = DAG.getSetCC(TLI.getSetCCResultType(Hi), Hi,
1308                                    DAG.getConstant(0, NVT), ISD::SETNE);
1309
1310   SDValue LoLZ = DAG.getNode(ISD::CTLZ, NVT, Lo);
1311   SDValue HiLZ = DAG.getNode(ISD::CTLZ, NVT, Hi);
1312
1313   Lo = DAG.getNode(ISD::SELECT, NVT, HiNotZero, HiLZ,
1314                    DAG.getNode(ISD::ADD, NVT, LoLZ,
1315                                DAG.getConstant(NVT.getSizeInBits(), NVT)));
1316   Hi = DAG.getConstant(0, NVT);
1317 }
1318
1319 void DAGTypeLegalizer::ExpandIntRes_CTPOP(SDNode *N,
1320                                           SDValue &Lo, SDValue &Hi) {
1321   // ctpop(HiLo) -> ctpop(Hi)+ctpop(Lo)
1322   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1323   MVT NVT = Lo.getValueType();
1324   Lo = DAG.getNode(ISD::ADD, NVT, DAG.getNode(ISD::CTPOP, NVT, Lo),
1325                    DAG.getNode(ISD::CTPOP, NVT, Hi));
1326   Hi = DAG.getConstant(0, NVT);
1327 }
1328
1329 void DAGTypeLegalizer::ExpandIntRes_CTTZ(SDNode *N,
1330                                          SDValue &Lo, SDValue &Hi) {
1331   // cttz (HiLo) -> Lo != 0 ? cttz(Lo) : (cttz(Hi)+32)
1332   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1333   MVT NVT = Lo.getValueType();
1334
1335   SDValue LoNotZero = DAG.getSetCC(TLI.getSetCCResultType(Lo), Lo,
1336                                    DAG.getConstant(0, NVT), ISD::SETNE);
1337
1338   SDValue LoLZ = DAG.getNode(ISD::CTTZ, NVT, Lo);
1339   SDValue HiLZ = DAG.getNode(ISD::CTTZ, NVT, Hi);
1340
1341   Lo = DAG.getNode(ISD::SELECT, NVT, LoNotZero, LoLZ,
1342                    DAG.getNode(ISD::ADD, NVT, HiLZ,
1343                                DAG.getConstant(NVT.getSizeInBits(), NVT)));
1344   Hi = DAG.getConstant(0, NVT);
1345 }
1346
1347 void DAGTypeLegalizer::ExpandIntRes_FP_TO_SINT(SDNode *N, SDValue &Lo,
1348                                                SDValue &Hi) {
1349   MVT VT = N->getValueType(0);
1350   SDValue Op = N->getOperand(0);
1351   RTLIB::Libcall LC = RTLIB::getFPTOSINT(Op.getValueType(), VT);
1352   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-sint conversion!");
1353   SplitInteger(MakeLibCall(LC, VT, &Op, 1, true/*sign irrelevant*/), Lo, Hi);
1354 }
1355
1356 void DAGTypeLegalizer::ExpandIntRes_FP_TO_UINT(SDNode *N, SDValue &Lo,
1357                                                SDValue &Hi) {
1358   MVT VT = N->getValueType(0);
1359   SDValue Op = N->getOperand(0);
1360   RTLIB::Libcall LC = RTLIB::getFPTOUINT(Op.getValueType(), VT);
1361   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-uint conversion!");
1362   SplitInteger(MakeLibCall(LC, VT, &Op, 1, false/*sign irrelevant*/), Lo, Hi);
1363 }
1364
1365 void DAGTypeLegalizer::ExpandIntRes_LOAD(LoadSDNode *N,
1366                                          SDValue &Lo, SDValue &Hi) {
1367   if (ISD::isNormalLoad(N)) {
1368     ExpandRes_NormalLoad(N, Lo, Hi);
1369     return;
1370   }
1371
1372   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
1373
1374   MVT VT = N->getValueType(0);
1375   MVT NVT = TLI.getTypeToTransformTo(VT);
1376   SDValue Ch  = N->getChain();
1377   SDValue Ptr = N->getBasePtr();
1378   ISD::LoadExtType ExtType = N->getExtensionType();
1379   int SVOffset = N->getSrcValueOffset();
1380   unsigned Alignment = N->getAlignment();
1381   bool isVolatile = N->isVolatile();
1382
1383   assert(NVT.isByteSized() && "Expanded type not byte sized!");
1384
1385   if (N->getMemoryVT().bitsLE(NVT)) {
1386     MVT EVT = N->getMemoryVT();
1387
1388     Lo = DAG.getExtLoad(ExtType, NVT, Ch, Ptr, N->getSrcValue(), SVOffset, EVT,
1389                         isVolatile, Alignment);
1390
1391     // Remember the chain.
1392     Ch = Lo.getValue(1);
1393
1394     if (ExtType == ISD::SEXTLOAD) {
1395       // The high part is obtained by SRA'ing all but one of the bits of the
1396       // lo part.
1397       unsigned LoSize = Lo.getValueType().getSizeInBits();
1398       Hi = DAG.getNode(ISD::SRA, NVT, Lo,
1399                        DAG.getConstant(LoSize-1, TLI.getShiftAmountTy()));
1400     } else if (ExtType == ISD::ZEXTLOAD) {
1401       // The high part is just a zero.
1402       Hi = DAG.getConstant(0, NVT);
1403     } else {
1404       assert(ExtType == ISD::EXTLOAD && "Unknown extload!");
1405       // The high part is undefined.
1406       Hi = DAG.getNode(ISD::UNDEF, NVT);
1407     }
1408   } else if (TLI.isLittleEndian()) {
1409     // Little-endian - low bits are at low addresses.
1410     Lo = DAG.getLoad(NVT, Ch, Ptr, N->getSrcValue(), SVOffset,
1411                      isVolatile, Alignment);
1412
1413     unsigned ExcessBits =
1414       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
1415     MVT NEVT = MVT::getIntegerVT(ExcessBits);
1416
1417     // Increment the pointer to the other half.
1418     unsigned IncrementSize = NVT.getSizeInBits()/8;
1419     Ptr = DAG.getNode(ISD::ADD, Ptr.getValueType(), Ptr,
1420                       DAG.getIntPtrConstant(IncrementSize));
1421     Hi = DAG.getExtLoad(ExtType, NVT, Ch, Ptr, N->getSrcValue(),
1422                         SVOffset+IncrementSize, NEVT,
1423                         isVolatile, MinAlign(Alignment, IncrementSize));
1424
1425     // Build a factor node to remember that this load is independent of the
1426     // other one.
1427     Ch = DAG.getNode(ISD::TokenFactor, MVT::Other, Lo.getValue(1),
1428                      Hi.getValue(1));
1429   } else {
1430     // Big-endian - high bits are at low addresses.  Favor aligned loads at
1431     // the cost of some bit-fiddling.
1432     MVT EVT = N->getMemoryVT();
1433     unsigned EBytes = EVT.getStoreSizeInBits()/8;
1434     unsigned IncrementSize = NVT.getSizeInBits()/8;
1435     unsigned ExcessBits = (EBytes - IncrementSize)*8;
1436
1437     // Load both the high bits and maybe some of the low bits.
1438     Hi = DAG.getExtLoad(ExtType, NVT, Ch, Ptr, N->getSrcValue(), SVOffset,
1439                         MVT::getIntegerVT(EVT.getSizeInBits() - ExcessBits),
1440                         isVolatile, Alignment);
1441
1442     // Increment the pointer to the other half.
1443     Ptr = DAG.getNode(ISD::ADD, Ptr.getValueType(), Ptr,
1444                       DAG.getIntPtrConstant(IncrementSize));
1445     // Load the rest of the low bits.
1446     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, NVT, Ch, Ptr, N->getSrcValue(),
1447                         SVOffset+IncrementSize,
1448                         MVT::getIntegerVT(ExcessBits),
1449                         isVolatile, MinAlign(Alignment, IncrementSize));
1450
1451     // Build a factor node to remember that this load is independent of the
1452     // other one.
1453     Ch = DAG.getNode(ISD::TokenFactor, MVT::Other, Lo.getValue(1),
1454                      Hi.getValue(1));
1455
1456     if (ExcessBits < NVT.getSizeInBits()) {
1457       // Transfer low bits from the bottom of Hi to the top of Lo.
1458       Lo = DAG.getNode(ISD::OR, NVT, Lo,
1459                        DAG.getNode(ISD::SHL, NVT, Hi,
1460                                    DAG.getConstant(ExcessBits,
1461                                                    TLI.getShiftAmountTy())));
1462       // Move high bits to the right position in Hi.
1463       Hi = DAG.getNode(ExtType == ISD::SEXTLOAD ? ISD::SRA : ISD::SRL, NVT, Hi,
1464                        DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
1465                                        TLI.getShiftAmountTy()));
1466     }
1467   }
1468
1469   // Legalized the chain result - switch anything that used the old chain to
1470   // use the new one.
1471   ReplaceValueWith(SDValue(N, 1), Ch);
1472 }
1473
1474 void DAGTypeLegalizer::ExpandIntRes_Logical(SDNode *N,
1475                                             SDValue &Lo, SDValue &Hi) {
1476   SDValue LL, LH, RL, RH;
1477   GetExpandedInteger(N->getOperand(0), LL, LH);
1478   GetExpandedInteger(N->getOperand(1), RL, RH);
1479   Lo = DAG.getNode(N->getOpcode(), LL.getValueType(), LL, RL);
1480   Hi = DAG.getNode(N->getOpcode(), LL.getValueType(), LH, RH);
1481 }
1482
1483 void DAGTypeLegalizer::ExpandIntRes_MUL(SDNode *N,
1484                                         SDValue &Lo, SDValue &Hi) {
1485   MVT VT = N->getValueType(0);
1486   MVT NVT = TLI.getTypeToTransformTo(VT);
1487
1488   bool HasMULHS = TLI.isOperationLegal(ISD::MULHS, NVT);
1489   bool HasMULHU = TLI.isOperationLegal(ISD::MULHU, NVT);
1490   bool HasSMUL_LOHI = TLI.isOperationLegal(ISD::SMUL_LOHI, NVT);
1491   bool HasUMUL_LOHI = TLI.isOperationLegal(ISD::UMUL_LOHI, NVT);
1492   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
1493     SDValue LL, LH, RL, RH;
1494     GetExpandedInteger(N->getOperand(0), LL, LH);
1495     GetExpandedInteger(N->getOperand(1), RL, RH);
1496     unsigned OuterBitSize = VT.getSizeInBits();
1497     unsigned InnerBitSize = NVT.getSizeInBits();
1498     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
1499     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
1500
1501     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
1502     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
1503         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
1504       // The inputs are both zero-extended.
1505       if (HasUMUL_LOHI) {
1506         // We can emit a umul_lohi.
1507         Lo = DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(NVT, NVT), LL, RL);
1508         Hi = SDValue(Lo.getNode(), 1);
1509         return;
1510       }
1511       if (HasMULHU) {
1512         // We can emit a mulhu+mul.
1513         Lo = DAG.getNode(ISD::MUL, NVT, LL, RL);
1514         Hi = DAG.getNode(ISD::MULHU, NVT, LL, RL);
1515         return;
1516       }
1517     }
1518     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
1519       // The input values are both sign-extended.
1520       if (HasSMUL_LOHI) {
1521         // We can emit a smul_lohi.
1522         Lo = DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(NVT, NVT), LL, RL);
1523         Hi = SDValue(Lo.getNode(), 1);
1524         return;
1525       }
1526       if (HasMULHS) {
1527         // We can emit a mulhs+mul.
1528         Lo = DAG.getNode(ISD::MUL, NVT, LL, RL);
1529         Hi = DAG.getNode(ISD::MULHS, NVT, LL, RL);
1530         return;
1531       }
1532     }
1533     if (HasUMUL_LOHI) {
1534       // Lo,Hi = umul LHS, RHS.
1535       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI,
1536                                        DAG.getVTList(NVT, NVT), LL, RL);
1537       Lo = UMulLOHI;
1538       Hi = UMulLOHI.getValue(1);
1539       RH = DAG.getNode(ISD::MUL, NVT, LL, RH);
1540       LH = DAG.getNode(ISD::MUL, NVT, LH, RL);
1541       Hi = DAG.getNode(ISD::ADD, NVT, Hi, RH);
1542       Hi = DAG.getNode(ISD::ADD, NVT, Hi, LH);
1543       return;
1544     }
1545     if (HasMULHU) {
1546       Lo = DAG.getNode(ISD::MUL, NVT, LL, RL);
1547       Hi = DAG.getNode(ISD::MULHU, NVT, LL, RL);
1548       RH = DAG.getNode(ISD::MUL, NVT, LL, RH);
1549       LH = DAG.getNode(ISD::MUL, NVT, LH, RL);
1550       Hi = DAG.getNode(ISD::ADD, NVT, Hi, RH);
1551       Hi = DAG.getNode(ISD::ADD, NVT, Hi, LH);
1552       return;
1553     }
1554   }
1555
1556   // If nothing else, we can make a libcall.
1557   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1558   if (VT == MVT::i32)
1559     LC = RTLIB::MUL_I32;
1560   else if (VT == MVT::i64)
1561     LC = RTLIB::MUL_I64;
1562   else if (VT == MVT::i128)
1563     LC = RTLIB::MUL_I128;
1564   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported MUL!");
1565
1566   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1567   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true/*sign irrelevant*/), Lo, Hi);
1568 }
1569
1570 void DAGTypeLegalizer::ExpandIntRes_SDIV(SDNode *N,
1571                                          SDValue &Lo, SDValue &Hi) {
1572   MVT VT = N->getValueType(0);
1573
1574   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1575   if (VT == MVT::i32)
1576     LC = RTLIB::SDIV_I32;
1577   else if (VT == MVT::i64)
1578     LC = RTLIB::SDIV_I64;
1579   else if (VT == MVT::i128)
1580     LC = RTLIB::SDIV_I128;
1581   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1582
1583   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1584   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true), Lo, Hi);
1585 }
1586
1587 void DAGTypeLegalizer::ExpandIntRes_Shift(SDNode *N,
1588                                           SDValue &Lo, SDValue &Hi) {
1589   MVT VT = N->getValueType(0);
1590
1591   // If we can emit an efficient shift operation, do so now.  Check to see if
1592   // the RHS is a constant.
1593   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1594     return ExpandShiftByConstant(N, CN->getZExtValue(), Lo, Hi);
1595
1596   // If we can determine that the high bit of the shift is zero or one, even if
1597   // the low bits are variable, emit this shift in an optimized form.
1598   if (ExpandShiftWithKnownAmountBit(N, Lo, Hi))
1599     return;
1600
1601   // If this target supports shift_PARTS, use it.  First, map to the _PARTS opc.
1602   unsigned PartsOpc;
1603   if (N->getOpcode() == ISD::SHL) {
1604     PartsOpc = ISD::SHL_PARTS;
1605   } else if (N->getOpcode() == ISD::SRL) {
1606     PartsOpc = ISD::SRL_PARTS;
1607   } else {
1608     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1609     PartsOpc = ISD::SRA_PARTS;
1610   }
1611
1612   // Next check to see if the target supports this SHL_PARTS operation or if it
1613   // will custom expand it.
1614   MVT NVT = TLI.getTypeToTransformTo(VT);
1615   TargetLowering::LegalizeAction Action = TLI.getOperationAction(PartsOpc, NVT);
1616   if ((Action == TargetLowering::Legal && TLI.isTypeLegal(NVT)) ||
1617       Action == TargetLowering::Custom) {
1618     // Expand the subcomponents.
1619     SDValue LHSL, LHSH;
1620     GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1621
1622     SDValue Ops[] = { LHSL, LHSH, N->getOperand(1) };
1623     MVT VT = LHSL.getValueType();
1624     Lo = DAG.getNode(PartsOpc, DAG.getNodeValueTypes(VT, VT), 2, Ops, 3);
1625     Hi = Lo.getValue(1);
1626     return;
1627   }
1628
1629   // Otherwise, emit a libcall.
1630   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1631   bool isSigned;
1632   if (N->getOpcode() == ISD::SHL) {
1633     isSigned = false; /*sign irrelevant*/
1634     if (VT == MVT::i32)
1635       LC = RTLIB::SHL_I32;
1636     else if (VT == MVT::i64)
1637       LC = RTLIB::SHL_I64;
1638     else if (VT == MVT::i128)
1639       LC = RTLIB::SHL_I128;
1640   } else if (N->getOpcode() == ISD::SRL) {
1641     isSigned = false;
1642     if (VT == MVT::i32)
1643       LC = RTLIB::SRL_I32;
1644     else if (VT == MVT::i64)
1645       LC = RTLIB::SRL_I64;
1646     else if (VT == MVT::i128)
1647       LC = RTLIB::SRL_I128;
1648   } else {
1649     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1650     isSigned = true;
1651     if (VT == MVT::i32)
1652       LC = RTLIB::SRA_I32;
1653     else if (VT == MVT::i64)
1654       LC = RTLIB::SRA_I64;
1655     else if (VT == MVT::i128)
1656       LC = RTLIB::SRA_I128;
1657   }
1658   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported shift!");
1659
1660   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1661   SplitInteger(MakeLibCall(LC, VT, Ops, 2, isSigned), Lo, Hi);
1662 }
1663
1664 void DAGTypeLegalizer::ExpandIntRes_SIGN_EXTEND(SDNode *N,
1665                                                 SDValue &Lo, SDValue &Hi) {
1666   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1667   SDValue Op = N->getOperand(0);
1668   if (Op.getValueType().bitsLE(NVT)) {
1669     // The low part is sign extension of the input (which degenerates to a copy).
1670     Lo = DAG.getNode(ISD::SIGN_EXTEND, NVT, N->getOperand(0));
1671     // The high part is obtained by SRA'ing all but one of the bits of low part.
1672     unsigned LoSize = NVT.getSizeInBits();
1673     Hi = DAG.getNode(ISD::SRA, NVT, Lo,
1674                      DAG.getConstant(LoSize-1, TLI.getShiftAmountTy()));
1675   } else {
1676     // For example, extension of an i48 to an i64.  The operand type necessarily
1677     // promotes to the result type, so will end up being expanded too.
1678     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1679            "Only know how to promote this result!");
1680     SDValue Res = GetPromotedInteger(Op);
1681     assert(Res.getValueType() == N->getValueType(0) &&
1682            "Operand over promoted?");
1683     // Split the promoted operand.  This will simplify when it is expanded.
1684     SplitInteger(Res, Lo, Hi);
1685     unsigned ExcessBits =
1686       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
1687     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, Hi.getValueType(), Hi,
1688                      DAG.getValueType(MVT::getIntegerVT(ExcessBits)));
1689   }
1690 }
1691
1692 void DAGTypeLegalizer::
1693 ExpandIntRes_SIGN_EXTEND_INREG(SDNode *N, SDValue &Lo, SDValue &Hi) {
1694   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1695   MVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1696
1697   if (EVT.bitsLE(Lo.getValueType())) {
1698     // sext_inreg the low part if needed.
1699     Lo = DAG.getNode(ISD::SIGN_EXTEND_INREG, Lo.getValueType(), Lo,
1700                      N->getOperand(1));
1701
1702     // The high part gets the sign extension from the lo-part.  This handles
1703     // things like sextinreg V:i64 from i8.
1704     Hi = DAG.getNode(ISD::SRA, Hi.getValueType(), Lo,
1705                      DAG.getConstant(Hi.getValueType().getSizeInBits()-1,
1706                                      TLI.getShiftAmountTy()));
1707   } else {
1708     // For example, extension of an i48 to an i64.  Leave the low part alone,
1709     // sext_inreg the high part.
1710     unsigned ExcessBits =
1711       EVT.getSizeInBits() - Lo.getValueType().getSizeInBits();
1712     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, Hi.getValueType(), Hi,
1713                      DAG.getValueType(MVT::getIntegerVT(ExcessBits)));
1714   }
1715 }
1716
1717 void DAGTypeLegalizer::ExpandIntRes_SREM(SDNode *N,
1718                                          SDValue &Lo, SDValue &Hi) {
1719   MVT VT = N->getValueType(0);
1720
1721   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1722   if (VT == MVT::i32)
1723     LC = RTLIB::SREM_I32;
1724   else if (VT == MVT::i64)
1725     LC = RTLIB::SREM_I64;
1726   else if (VT == MVT::i128)
1727     LC = RTLIB::SREM_I128;
1728   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1729
1730   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1731   SplitInteger(MakeLibCall(LC, VT, Ops, 2, true), Lo, Hi);
1732 }
1733
1734 void DAGTypeLegalizer::ExpandIntRes_TRUNCATE(SDNode *N,
1735                                              SDValue &Lo, SDValue &Hi) {
1736   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1737   Lo = DAG.getNode(ISD::TRUNCATE, NVT, N->getOperand(0));
1738   Hi = DAG.getNode(ISD::SRL, N->getOperand(0).getValueType(), N->getOperand(0),
1739                    DAG.getConstant(NVT.getSizeInBits(),
1740                                    TLI.getShiftAmountTy()));
1741   Hi = DAG.getNode(ISD::TRUNCATE, NVT, Hi);
1742 }
1743
1744 void DAGTypeLegalizer::ExpandIntRes_UDIV(SDNode *N,
1745                                          SDValue &Lo, SDValue &Hi) {
1746   MVT VT = N->getValueType(0);
1747
1748   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1749   if (VT == MVT::i32)
1750     LC = RTLIB::UDIV_I32;
1751   else if (VT == MVT::i64)
1752     LC = RTLIB::UDIV_I64;
1753   else if (VT == MVT::i128)
1754     LC = RTLIB::UDIV_I128;
1755   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UDIV!");
1756
1757   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1758   SplitInteger(MakeLibCall(LC, VT, Ops, 2, false), Lo, Hi);
1759 }
1760
1761 void DAGTypeLegalizer::ExpandIntRes_UREM(SDNode *N,
1762                                          SDValue &Lo, SDValue &Hi) {
1763   MVT VT = N->getValueType(0);
1764
1765   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1766   if (VT == MVT::i32)
1767     LC = RTLIB::UREM_I32;
1768   else if (VT == MVT::i64)
1769     LC = RTLIB::UREM_I64;
1770   else if (VT == MVT::i128)
1771     LC = RTLIB::UREM_I128;
1772   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UREM!");
1773
1774   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1775   SplitInteger(MakeLibCall(LC, VT, Ops, 2, false), Lo, Hi);
1776 }
1777
1778 void DAGTypeLegalizer::ExpandIntRes_ZERO_EXTEND(SDNode *N,
1779                                                 SDValue &Lo, SDValue &Hi) {
1780   MVT NVT = TLI.getTypeToTransformTo(N->getValueType(0));
1781   SDValue Op = N->getOperand(0);
1782   if (Op.getValueType().bitsLE(NVT)) {
1783     // The low part is zero extension of the input (which degenerates to a copy).
1784     Lo = DAG.getNode(ISD::ZERO_EXTEND, NVT, N->getOperand(0));
1785     Hi = DAG.getConstant(0, NVT);   // The high part is just a zero.
1786   } else {
1787     // For example, extension of an i48 to an i64.  The operand type necessarily
1788     // promotes to the result type, so will end up being expanded too.
1789     assert(getTypeAction(Op.getValueType()) == PromoteInteger &&
1790            "Only know how to promote this result!");
1791     SDValue Res = GetPromotedInteger(Op);
1792     assert(Res.getValueType() == N->getValueType(0) &&
1793            "Operand over promoted?");
1794     // Split the promoted operand.  This will simplify when it is expanded.
1795     SplitInteger(Res, Lo, Hi);
1796     unsigned ExcessBits =
1797       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
1798     Hi = DAG.getZeroExtendInReg(Hi, MVT::getIntegerVT(ExcessBits));
1799   }
1800 }
1801
1802
1803 //===----------------------------------------------------------------------===//
1804 //  Integer Operand Expansion
1805 //===----------------------------------------------------------------------===//
1806
1807 /// ExpandIntegerOperand - This method is called when the specified operand of
1808 /// the specified node is found to need expansion.  At this point, all of the
1809 /// result types of the node are known to be legal, but other operands of the
1810 /// node may need promotion or expansion as well as the specified one.
1811 bool DAGTypeLegalizer::ExpandIntegerOperand(SDNode *N, unsigned OpNo) {
1812   DEBUG(cerr << "Expand integer operand: "; N->dump(&DAG); cerr << "\n");
1813   SDValue Res = SDValue();
1814
1815   if (TLI.getOperationAction(N->getOpcode(), N->getOperand(OpNo).getValueType())
1816       == TargetLowering::Custom)
1817     Res = TLI.LowerOperation(SDValue(N, OpNo), DAG);
1818
1819   if (Res.getNode() == 0) {
1820     switch (N->getOpcode()) {
1821     default:
1822   #ifndef NDEBUG
1823       cerr << "ExpandIntegerOperand Op #" << OpNo << ": ";
1824       N->dump(&DAG); cerr << "\n";
1825   #endif
1826       assert(0 && "Do not know how to expand this operator's operand!");
1827       abort();
1828
1829     case ISD::BUILD_VECTOR:    Res = ExpandOp_BUILD_VECTOR(N); break;
1830     case ISD::BIT_CONVERT:     Res = ExpandOp_BIT_CONVERT(N); break;
1831     case ISD::EXTRACT_ELEMENT: Res = ExpandOp_EXTRACT_ELEMENT(N); break;
1832
1833     case ISD::BR_CC:      Res = ExpandIntOp_BR_CC(N); break;
1834     case ISD::SELECT_CC:  Res = ExpandIntOp_SELECT_CC(N); break;
1835     case ISD::SETCC:      Res = ExpandIntOp_SETCC(N); break;
1836     case ISD::SINT_TO_FP: Res = ExpandIntOp_SINT_TO_FP(N); break;
1837     case ISD::STORE:      Res = ExpandIntOp_STORE(cast<StoreSDNode>(N), OpNo);
1838                           break;
1839     case ISD::TRUNCATE:   Res = ExpandIntOp_TRUNCATE(N); break;
1840     case ISD::UINT_TO_FP: Res = ExpandIntOp_UINT_TO_FP(N); break;
1841     }
1842   }
1843
1844   // If the result is null, the sub-method took care of registering results etc.
1845   if (!Res.getNode()) return false;
1846   // If the result is N, the sub-method updated N in place.  Check to see if any
1847   // operands are new, and if so, mark them.
1848   if (Res.getNode() == N) {
1849     // Mark N as new and remark N and its operands.  This allows us to correctly
1850     // revisit N if it needs another step of expansion and allows us to visit
1851     // any new operands to N.
1852     ReanalyzeNode(N);
1853     return true;
1854   }
1855
1856   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
1857          "Invalid operand expansion");
1858
1859   ReplaceValueWith(SDValue(N, 0), Res);
1860   return false;
1861 }
1862
1863 /// IntegerExpandSetCCOperands - Expand the operands of a comparison.  This code
1864 /// is shared among BR_CC, SELECT_CC, and SETCC handlers.
1865 void DAGTypeLegalizer::IntegerExpandSetCCOperands(SDValue &NewLHS,
1866                                                   SDValue &NewRHS,
1867                                                   ISD::CondCode &CCCode) {
1868   SDValue LHSLo, LHSHi, RHSLo, RHSHi;
1869   GetExpandedInteger(NewLHS, LHSLo, LHSHi);
1870   GetExpandedInteger(NewRHS, RHSLo, RHSHi);
1871
1872   MVT VT = NewLHS.getValueType();
1873
1874   if (CCCode == ISD::SETEQ || CCCode == ISD::SETNE) {
1875     if (RHSLo == RHSHi) {
1876       if (ConstantSDNode *RHSCST = dyn_cast<ConstantSDNode>(RHSLo)) {
1877         if (RHSCST->isAllOnesValue()) {
1878           // Equality comparison to -1.
1879           NewLHS = DAG.getNode(ISD::AND, LHSLo.getValueType(), LHSLo, LHSHi);
1880           NewRHS = RHSLo;
1881           return;
1882         }
1883       }
1884     }
1885
1886     NewLHS = DAG.getNode(ISD::XOR, LHSLo.getValueType(), LHSLo, RHSLo);
1887     NewRHS = DAG.getNode(ISD::XOR, LHSLo.getValueType(), LHSHi, RHSHi);
1888     NewLHS = DAG.getNode(ISD::OR, NewLHS.getValueType(), NewLHS, NewRHS);
1889     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
1890     return;
1891   }
1892
1893   // If this is a comparison of the sign bit, just look at the top part.
1894   // X > -1,  x < 0
1895   if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(NewRHS))
1896     if ((CCCode == ISD::SETLT && CST->isNullValue()) ||     // X < 0
1897         (CCCode == ISD::SETGT && CST->isAllOnesValue())) {  // X > -1
1898       NewLHS = LHSHi;
1899       NewRHS = RHSHi;
1900       return;
1901     }
1902
1903   // FIXME: This generated code sucks.
1904   ISD::CondCode LowCC;
1905   switch (CCCode) {
1906   default: assert(0 && "Unknown integer setcc!");
1907   case ISD::SETLT:
1908   case ISD::SETULT: LowCC = ISD::SETULT; break;
1909   case ISD::SETGT:
1910   case ISD::SETUGT: LowCC = ISD::SETUGT; break;
1911   case ISD::SETLE:
1912   case ISD::SETULE: LowCC = ISD::SETULE; break;
1913   case ISD::SETGE:
1914   case ISD::SETUGE: LowCC = ISD::SETUGE; break;
1915   }
1916
1917   // Tmp1 = lo(op1) < lo(op2)   // Always unsigned comparison
1918   // Tmp2 = hi(op1) < hi(op2)   // Signedness depends on operands
1919   // dest = hi(op1) == hi(op2) ? Tmp1 : Tmp2;
1920
1921   // NOTE: on targets without efficient SELECT of bools, we can always use
1922   // this identity: (B1 ? B2 : B3) --> (B1 & B2)|(!B1&B3)
1923   TargetLowering::DAGCombinerInfo DagCombineInfo(DAG, false, true, NULL);
1924   SDValue Tmp1, Tmp2;
1925   Tmp1 = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSLo), LHSLo, RHSLo, LowCC,
1926                            false, DagCombineInfo);
1927   if (!Tmp1.getNode())
1928     Tmp1 = DAG.getSetCC(TLI.getSetCCResultType(LHSLo), LHSLo, RHSLo, LowCC);
1929   Tmp2 = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSHi), LHSHi, RHSHi,
1930                            CCCode, false, DagCombineInfo);
1931   if (!Tmp2.getNode())
1932     Tmp2 = DAG.getNode(ISD::SETCC, TLI.getSetCCResultType(LHSHi), LHSHi, RHSHi,
1933                        DAG.getCondCode(CCCode));
1934
1935   ConstantSDNode *Tmp1C = dyn_cast<ConstantSDNode>(Tmp1.getNode());
1936   ConstantSDNode *Tmp2C = dyn_cast<ConstantSDNode>(Tmp2.getNode());
1937   if ((Tmp1C && Tmp1C->isNullValue()) ||
1938       (Tmp2C && Tmp2C->isNullValue() &&
1939        (CCCode == ISD::SETLE || CCCode == ISD::SETGE ||
1940         CCCode == ISD::SETUGE || CCCode == ISD::SETULE)) ||
1941       (Tmp2C && Tmp2C->getAPIntValue() == 1 &&
1942        (CCCode == ISD::SETLT || CCCode == ISD::SETGT ||
1943         CCCode == ISD::SETUGT || CCCode == ISD::SETULT))) {
1944     // low part is known false, returns high part.
1945     // For LE / GE, if high part is known false, ignore the low part.
1946     // For LT / GT, if high part is known true, ignore the low part.
1947     NewLHS = Tmp2;
1948     NewRHS = SDValue();
1949     return;
1950   }
1951
1952   NewLHS = TLI.SimplifySetCC(TLI.getSetCCResultType(LHSHi), LHSHi, RHSHi,
1953                              ISD::SETEQ, false, DagCombineInfo);
1954   if (!NewLHS.getNode())
1955     NewLHS = DAG.getSetCC(TLI.getSetCCResultType(LHSHi), LHSHi, RHSHi,
1956                           ISD::SETEQ);
1957   NewLHS = DAG.getNode(ISD::SELECT, Tmp1.getValueType(),
1958                        NewLHS, Tmp1, Tmp2);
1959   NewRHS = SDValue();
1960 }
1961
1962 SDValue DAGTypeLegalizer::ExpandIntOp_BR_CC(SDNode *N) {
1963   SDValue NewLHS = N->getOperand(2), NewRHS = N->getOperand(3);
1964   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(1))->get();
1965   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode);
1966
1967   // If ExpandSetCCOperands returned a scalar, we need to compare the result
1968   // against zero to select between true and false values.
1969   if (NewRHS.getNode() == 0) {
1970     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
1971     CCCode = ISD::SETNE;
1972   }
1973
1974   // Update N to have the operands specified.
1975   return DAG.UpdateNodeOperands(SDValue(N, 0), N->getOperand(0),
1976                                 DAG.getCondCode(CCCode), NewLHS, NewRHS,
1977                                 N->getOperand(4));
1978 }
1979
1980 SDValue DAGTypeLegalizer::ExpandIntOp_SELECT_CC(SDNode *N) {
1981   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
1982   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(4))->get();
1983   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode);
1984
1985   // If ExpandSetCCOperands returned a scalar, we need to compare the result
1986   // against zero to select between true and false values.
1987   if (NewRHS.getNode() == 0) {
1988     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
1989     CCCode = ISD::SETNE;
1990   }
1991
1992   // Update N to have the operands specified.
1993   return DAG.UpdateNodeOperands(SDValue(N, 0), NewLHS, NewRHS,
1994                                 N->getOperand(2), N->getOperand(3),
1995                                 DAG.getCondCode(CCCode));
1996 }
1997
1998 SDValue DAGTypeLegalizer::ExpandIntOp_SETCC(SDNode *N) {
1999   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
2000   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(2))->get();
2001   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode);
2002
2003   // If ExpandSetCCOperands returned a scalar, use it.
2004   if (NewRHS.getNode() == 0) {
2005     assert(NewLHS.getValueType() == N->getValueType(0) &&
2006            "Unexpected setcc expansion!");
2007     return NewLHS;
2008   }
2009
2010   // Otherwise, update N to have the operands specified.
2011   return DAG.UpdateNodeOperands(SDValue(N, 0), NewLHS, NewRHS,
2012                                 DAG.getCondCode(CCCode));
2013 }
2014
2015 SDValue DAGTypeLegalizer::ExpandIntOp_SINT_TO_FP(SDNode *N) {
2016   SDValue Op = N->getOperand(0);
2017   MVT DstVT = N->getValueType(0);
2018   RTLIB::Libcall LC = RTLIB::getSINTTOFP(Op.getValueType(), DstVT);
2019   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2020          "Don't know how to expand this SINT_TO_FP!");
2021   return MakeLibCall(LC, DstVT, &Op, 1, true);
2022 }
2023
2024 SDValue DAGTypeLegalizer::ExpandIntOp_STORE(StoreSDNode *N, unsigned OpNo) {
2025   if (ISD::isNormalStore(N))
2026     return ExpandOp_NormalStore(N, OpNo);
2027
2028   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
2029   assert(OpNo == 1 && "Can only expand the stored value so far");
2030
2031   MVT VT = N->getOperand(1).getValueType();
2032   MVT NVT = TLI.getTypeToTransformTo(VT);
2033   SDValue Ch  = N->getChain();
2034   SDValue Ptr = N->getBasePtr();
2035   int SVOffset = N->getSrcValueOffset();
2036   unsigned Alignment = N->getAlignment();
2037   bool isVolatile = N->isVolatile();
2038   SDValue Lo, Hi;
2039
2040   assert(NVT.isByteSized() && "Expanded type not byte sized!");
2041
2042   if (N->getMemoryVT().bitsLE(NVT)) {
2043     GetExpandedInteger(N->getValue(), Lo, Hi);
2044     return DAG.getTruncStore(Ch, Lo, Ptr, N->getSrcValue(), SVOffset,
2045                              N->getMemoryVT(), isVolatile, Alignment);
2046   } else if (TLI.isLittleEndian()) {
2047     // Little-endian - low bits are at low addresses.
2048     GetExpandedInteger(N->getValue(), Lo, Hi);
2049
2050     Lo = DAG.getStore(Ch, Lo, Ptr, N->getSrcValue(), SVOffset,
2051                       isVolatile, Alignment);
2052
2053     unsigned ExcessBits =
2054       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
2055     MVT NEVT = MVT::getIntegerVT(ExcessBits);
2056
2057     // Increment the pointer to the other half.
2058     unsigned IncrementSize = NVT.getSizeInBits()/8;
2059     Ptr = DAG.getNode(ISD::ADD, Ptr.getValueType(), Ptr,
2060                       DAG.getIntPtrConstant(IncrementSize));
2061     Hi = DAG.getTruncStore(Ch, Hi, Ptr, N->getSrcValue(),
2062                            SVOffset+IncrementSize, NEVT,
2063                            isVolatile, MinAlign(Alignment, IncrementSize));
2064     return DAG.getNode(ISD::TokenFactor, MVT::Other, Lo, Hi);
2065   } else {
2066     // Big-endian - high bits are at low addresses.  Favor aligned stores at
2067     // the cost of some bit-fiddling.
2068     GetExpandedInteger(N->getValue(), Lo, Hi);
2069
2070     MVT EVT = N->getMemoryVT();
2071     unsigned EBytes = EVT.getStoreSizeInBits()/8;
2072     unsigned IncrementSize = NVT.getSizeInBits()/8;
2073     unsigned ExcessBits = (EBytes - IncrementSize)*8;
2074     MVT HiVT = MVT::getIntegerVT(EVT.getSizeInBits() - ExcessBits);
2075
2076     if (ExcessBits < NVT.getSizeInBits()) {
2077       // Transfer high bits from the top of Lo to the bottom of Hi.
2078       Hi = DAG.getNode(ISD::SHL, NVT, Hi,
2079                        DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
2080                                        TLI.getShiftAmountTy()));
2081       Hi = DAG.getNode(ISD::OR, NVT, Hi,
2082                        DAG.getNode(ISD::SRL, NVT, Lo,
2083                                    DAG.getConstant(ExcessBits,
2084                                                    TLI.getShiftAmountTy())));
2085     }
2086
2087     // Store both the high bits and maybe some of the low bits.
2088     Hi = DAG.getTruncStore(Ch, Hi, Ptr, N->getSrcValue(),
2089                            SVOffset, HiVT, isVolatile, Alignment);
2090
2091     // Increment the pointer to the other half.
2092     Ptr = DAG.getNode(ISD::ADD, Ptr.getValueType(), Ptr,
2093                       DAG.getIntPtrConstant(IncrementSize));
2094     // Store the lowest ExcessBits bits in the second half.
2095     Lo = DAG.getTruncStore(Ch, Lo, Ptr, N->getSrcValue(),
2096                            SVOffset+IncrementSize,
2097                            MVT::getIntegerVT(ExcessBits),
2098                            isVolatile, MinAlign(Alignment, IncrementSize));
2099     return DAG.getNode(ISD::TokenFactor, MVT::Other, Lo, Hi);
2100   }
2101 }
2102
2103 SDValue DAGTypeLegalizer::ExpandIntOp_TRUNCATE(SDNode *N) {
2104   SDValue InL, InH;
2105   GetExpandedInteger(N->getOperand(0), InL, InH);
2106   // Just truncate the low part of the source.
2107   return DAG.getNode(ISD::TRUNCATE, N->getValueType(0), InL);
2108 }
2109
2110 SDValue DAGTypeLegalizer::ExpandIntOp_UINT_TO_FP(SDNode *N) {
2111   SDValue Op = N->getOperand(0);
2112   MVT SrcVT = Op.getValueType();
2113   MVT DstVT = N->getValueType(0);
2114
2115   if (TLI.getOperationAction(ISD::SINT_TO_FP, SrcVT) == TargetLowering::Custom){
2116     // Do a signed conversion then adjust the result.
2117     SDValue SignedConv = DAG.getNode(ISD::SINT_TO_FP, DstVT, Op);
2118     SignedConv = TLI.LowerOperation(SignedConv, DAG);
2119
2120     // The result of the signed conversion needs adjusting if the 'sign bit' of
2121     // the incoming integer was set.  To handle this, we dynamically test to see
2122     // if it is set, and, if so, add a fudge factor.
2123
2124     const uint64_t F32TwoE32  = 0x4F800000ULL;
2125     const uint64_t F32TwoE64  = 0x5F800000ULL;
2126     const uint64_t F32TwoE128 = 0x7F800000ULL;
2127
2128     APInt FF(32, 0);
2129     if (SrcVT == MVT::i32)
2130       FF = APInt(32, F32TwoE32);
2131     else if (SrcVT == MVT::i64)
2132       FF = APInt(32, F32TwoE64);
2133     else if (SrcVT == MVT::i128)
2134       FF = APInt(32, F32TwoE128);
2135     else
2136       assert(false && "Unsupported UINT_TO_FP!");
2137
2138     // Check whether the sign bit is set.
2139     SDValue Lo, Hi;
2140     GetExpandedInteger(Op, Lo, Hi);
2141     SDValue SignSet = DAG.getSetCC(TLI.getSetCCResultType(Hi), Hi,
2142                                    DAG.getConstant(0, Hi.getValueType()),
2143                                    ISD::SETLT);
2144
2145     // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
2146     SDValue FudgePtr = DAG.getConstantPool(ConstantInt::get(FF.zext(64)),
2147                                            TLI.getPointerTy());
2148
2149     // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
2150     SDValue Zero = DAG.getIntPtrConstant(0);
2151     SDValue Four = DAG.getIntPtrConstant(4);
2152     if (TLI.isBigEndian()) std::swap(Zero, Four);
2153     SDValue Offset = DAG.getNode(ISD::SELECT, Zero.getValueType(), SignSet,
2154                                  Zero, Four);
2155     unsigned Alignment =
2156       1 << cast<ConstantPoolSDNode>(FudgePtr)->getAlignment();
2157     FudgePtr = DAG.getNode(ISD::ADD, TLI.getPointerTy(), FudgePtr, Offset);
2158     Alignment = std::min(Alignment, 4u);
2159
2160     // Load the value out, extending it from f32 to the destination float type.
2161     // FIXME: Avoid the extend by constructing the right constant pool?
2162     SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, DstVT, DAG.getEntryNode(),
2163                                    FudgePtr, NULL, 0, MVT::f32,
2164                                    false, Alignment);
2165     return DAG.getNode(ISD::FADD, DstVT, SignedConv, Fudge);
2166   }
2167
2168   // Otherwise, use a libcall.
2169   RTLIB::Libcall LC = RTLIB::getUINTTOFP(SrcVT, DstVT);
2170   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2171          "Don't know how to expand this UINT_TO_FP!");
2172   return MakeLibCall(LC, DstVT, &Op, 1, true);
2173 }