lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SetVector.h"
  16 #include "llvm/ADT/SmallPtrSet.h"
  17 #include "llvm/ADT/SmallSet.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/IR/CallingConv.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DebugInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 using namespace llvm;
  38
  39 #define DEBUG_TYPE "legalizedag"
  40
  41 //===----------------------------------------------------------------------===//
  42 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
  43 /// hacks on it until the target machine can handle it.  This involves
  44 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  45 /// large sizes or splitting up large values into small values) as well as
  46 /// eliminating operations the machine cannot handle.
  47 ///
  48 /// This code also does a small amount of optimization and recognition of idioms
  49 /// as part of its processing.  For example, if a target does not support a
  50 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  51 /// will attempt merge setcc and brc instructions into brcc's.
  52 ///
  53 namespace {
  54 class SelectionDAGLegalize : public SelectionDAG::DAGUpdateListener {
  55   const TargetMachine &TM;
  56   const TargetLowering &TLI;
  57   SelectionDAG &DAG;
  58
  59   /// \brief The iterator being used to walk the DAG. We hold a reference to it
  60   /// in order to update it as necessary on node deletion.
  61   SelectionDAG::allnodes_iterator &LegalizePosition;
  62
  63   /// \brief The set of nodes which have already been legalized. We hold a
  64   /// reference to it in order to update as necessary on node deletion.
  65   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
  66
  67   /// \brief A set of all the nodes updated during legalization.
  68   SmallSetVector<SDNode *, 16> *UpdatedNodes;
  69
  70   EVT getSetCCResultType(EVT VT) const {
  71     return TLI.getSetCCResultType(*DAG.getContext(), VT);
  72   }
  73
  74   // Libcall insertion helpers.
  75
  76 public:
  77   SelectionDAGLegalize(SelectionDAG &DAG,
  78                        SelectionDAG::allnodes_iterator &LegalizePosition,
  79                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
  80                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
  81       : SelectionDAG::DAGUpdateListener(DAG), TM(DAG.getTarget()),
  82         TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
  83         LegalizePosition(LegalizePosition), LegalizedNodes(LegalizedNodes),
  84         UpdatedNodes(UpdatedNodes) {}
  85
  86   /// \brief Legalizes the given operation.
  87   void LegalizeOp(SDNode *Node);
  88
  89 private:
  90   SDValue OptimizeFloatStore(StoreSDNode *ST);
  91
  92   void LegalizeLoadOps(SDNode *Node);
  93   void LegalizeStoreOps(SDNode *Node);
  94
  95   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
  96   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  97   /// is necessary to spill the vector being inserted into to memory, perform
  98   /// the insert there, and then read the result back.
  99   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
 100                                          SDValue Idx, SDLoc dl);
 101   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
 102                                   SDValue Idx, SDLoc dl);
 103
 104   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 105   /// performs the same shuffe in terms of order or result bytes, but on a type
 106   /// whose vector element type is narrower than the original shuffle type.
 107   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 108   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
 109                                      SDValue N1, SDValue N2,
 110                                      ArrayRef<int> Mask) const;
 111
 112   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 113                              bool &NeedInvert, SDLoc dl);
 114
 115   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 116   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 117                         unsigned NumOps, bool isSigned, SDLoc dl);
 118
 119   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 120                                                  SDNode *Node, bool isSigned);
 121   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 122                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 123                           RTLIB::Libcall Call_F128,
 124                           RTLIB::Libcall Call_PPCF128);
 125   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 126                            RTLIB::Libcall Call_I8,
 127                            RTLIB::Libcall Call_I16,
 128                            RTLIB::Libcall Call_I32,
 129                            RTLIB::Libcall Call_I64,
 130                            RTLIB::Libcall Call_I128);
 131   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 132   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 133
 134   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 135   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 136   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 137   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 138                                 SmallVectorImpl<SDValue> &Results);
 139   SDValue ExpandFCOPYSIGN(SDNode *Node);
 140   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 141                                SDLoc dl);
 142   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 143                                 SDLoc dl);
 144   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 145                                 SDLoc dl);
 146
 147   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 148   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 149
 150   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 151   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 152   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 153
 154   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 155
 156   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 157
 158   void ExpandNode(SDNode *Node);
 159   void PromoteNode(SDNode *Node);
 160
 161   void ForgetNode(SDNode *N) {
 162     LegalizedNodes.erase(N);
 163     if (LegalizePosition == SelectionDAG::allnodes_iterator(N))
 164       ++LegalizePosition;
 165     if (UpdatedNodes)
 166       UpdatedNodes->remove(N);
 167   }
 168
 169 public:
 170   // DAGUpdateListener implementation.
 171   void NodeDeleted(SDNode *N, SDNode *E) override {
 172     ForgetNode(N);
 173   }
 174   void NodeUpdated(SDNode *N) override {}
 175
 176   // Node replacement helpers
 177   void ReplacedNode(SDNode *N) {
 178     if (N->use_empty()) {
 179       DAG.RemoveDeadNode(N);
 180     } else {
 181       ForgetNode(N);
 182     }
 183   }
 184   void ReplaceNode(SDNode *Old, SDNode *New) {
 185     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 186           dbgs() << "     with:      "; New->dump(&DAG));
 187
 188     assert(Old->getNumValues() == New->getNumValues() &&
 189            "Replacing one node with another that produces a different number "
 190            "of values!");
 191     DAG.ReplaceAllUsesWith(Old, New);
 192     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
 193       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
 194     if (UpdatedNodes)
 195       UpdatedNodes->insert(New);
 196     ReplacedNode(Old);
 197   }
 198   void ReplaceNode(SDValue Old, SDValue New) {
 199     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 200           dbgs() << "     with:      "; New->dump(&DAG));
 201
 202     DAG.ReplaceAllUsesWith(Old, New);
 203     DAG.TransferDbgValues(Old, New);
 204     if (UpdatedNodes)
 205       UpdatedNodes->insert(New.getNode());
 206     ReplacedNode(Old.getNode());
 207   }
 208   void ReplaceNode(SDNode *Old, const SDValue *New) {
 209     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
 210
 211     DAG.ReplaceAllUsesWith(Old, New);
 212     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
 213       DEBUG(dbgs() << (i == 0 ? "     with:      "
 214                               : "      and:      ");
 215             New[i]->dump(&DAG));
 216       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
 217       if (UpdatedNodes)
 218         UpdatedNodes->insert(New[i].getNode());
 219     }
 220     ReplacedNode(Old);
 221   }
 222 };
 223 }
 224
 225 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 226 /// performs the same shuffe in terms of order or result bytes, but on a type
 227 /// whose vector element type is narrower than the original shuffle type.
 228 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 229 SDValue
 230 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 231                                                  SDValue N1, SDValue N2,
 232                                                  ArrayRef<int> Mask) const {
 233   unsigned NumMaskElts = VT.getVectorNumElements();
 234   unsigned NumDestElts = NVT.getVectorNumElements();
 235   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 236
 237   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 238
 239   if (NumEltsGrowth == 1)
 240     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 241
 242   SmallVector<int, 8> NewMask;
 243   for (unsigned i = 0; i != NumMaskElts; ++i) {
 244     int Idx = Mask[i];
 245     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 246       if (Idx < 0)
 247         NewMask.push_back(-1);
 248       else
 249         NewMask.push_back(Idx * NumEltsGrowth + j);
 250     }
 251   }
 252   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 253   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 254   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 255 }
 256
 257 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
 258 /// a load from the constant pool.
 259 SDValue
 260 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 261   bool Extend = false;
 262   SDLoc dl(CFP);
 263
 264   // If a FP immediate is precise when represented as a float and if the
 265   // target can do an extending load from float to double, we put it into
 266   // the constant pool as a float, even if it's is statically typed as a
 267   // double.  This shrinks FP constants and canonicalizes them for targets where
 268   // an FP extending load is the same cost as a normal load (such as on the x87
 269   // fp stack or PPC FP unit).
 270   EVT VT = CFP->getValueType(0);
 271   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 272   if (!UseCP) {
 273     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 274     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 275                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 276   }
 277
 278   EVT OrigVT = VT;
 279   EVT SVT = VT;
 280   while (SVT != MVT::f32 && SVT != MVT::f16) {
 281     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 282     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 283         // Only do this if the target has a native EXTLOAD instruction from
 284         // smaller type.
 285         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
 286         TLI.ShouldShrinkFPConstant(OrigVT)) {
 287       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 288       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 289       VT = SVT;
 290       Extend = true;
 291     }
 292   }
 293
 294   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 295   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 296   if (Extend) {
 297     SDValue Result =
 298       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 299                      DAG.getEntryNode(),
 300                      CPIdx, MachinePointerInfo::getConstantPool(),
 301                      VT, false, false, Alignment);
 302     return Result;
 303   }
 304   SDValue Result =
 305     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 306                 MachinePointerInfo::getConstantPool(), false, false, false,
 307                 Alignment);
 308   return Result;
 309 }
 310
 311 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
 312 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 313                                  const TargetLowering &TLI,
 314                                  SelectionDAGLegalize *DAGLegalize) {
 315   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 316          "unaligned indexed stores not implemented!");
 317   SDValue Chain = ST->getChain();
 318   SDValue Ptr = ST->getBasePtr();
 319   SDValue Val = ST->getValue();
 320   EVT VT = Val.getValueType();
 321   int Alignment = ST->getAlignment();
 322   unsigned AS = ST->getAddressSpace();
 323
 324   SDLoc dl(ST);
 325   if (ST->getMemoryVT().isFloatingPoint() ||
 326       ST->getMemoryVT().isVector()) {
 327     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 328     if (TLI.isTypeLegal(intVT)) {
 329       // Expand to a bitconvert of the value to the integer type of the
 330       // same size, then a (misaligned) int store.
 331       // FIXME: Does not handle truncating floating point stores!
 332       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 333       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 334                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 335       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 336       return;
 337     }
 338     // Do a (aligned) store to a stack slot, then copy from the stack slot
 339     // to the final destination using (unaligned) integer loads and stores.
 340     EVT StoredVT = ST->getMemoryVT();
 341     MVT RegVT =
 342       TLI.getRegisterType(*DAG.getContext(),
 343                           EVT::getIntegerVT(*DAG.getContext(),
 344                                             StoredVT.getSizeInBits()));
 345     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 346     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 347     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 348
 349     // Make sure the stack slot is also aligned for the register type.
 350     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 351
 352     // Perform the original store, only redirected to the stack slot.
 353     SDValue Store = DAG.getTruncStore(Chain, dl,
 354                                       Val, StackPtr, MachinePointerInfo(),
 355                                       StoredVT, false, false, 0);
 356     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
 357     SmallVector<SDValue, 8> Stores;
 358     unsigned Offset = 0;
 359
 360     // Do all but one copies using the full register width.
 361     for (unsigned i = 1; i < NumRegs; i++) {
 362       // Load one integer register's worth from the stack slot.
 363       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 364                                  MachinePointerInfo(),
 365                                  false, false, false, 0);
 366       // Store it to the final location.  Remember the store.
 367       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 368                                   ST->getPointerInfo().getWithOffset(Offset),
 369                                     ST->isVolatile(), ST->isNonTemporal(),
 370                                     MinAlign(ST->getAlignment(), Offset)));
 371       // Increment the pointers.
 372       Offset += RegBytes;
 373       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 374                              Increment);
 375       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 376     }
 377
 378     // The last store may be partial.  Do a truncating store.  On big-endian
 379     // machines this requires an extending load from the stack slot to ensure
 380     // that the bits are in the right place.
 381     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 382                                   8 * (StoredBytes - Offset));
 383
 384     // Load from the stack slot.
 385     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 386                                   MachinePointerInfo(),
 387                                   MemVT, false, false, 0);
 388
 389     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 390                                        ST->getPointerInfo()
 391                                          .getWithOffset(Offset),
 392                                        MemVT, ST->isVolatile(),
 393                                        ST->isNonTemporal(),
 394                                        MinAlign(ST->getAlignment(), Offset),
 395                                        ST->getAAInfo()));
 396     // The order of the stores doesn't matter - say it with a TokenFactor.
 397     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 398     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 399     return;
 400   }
 401   assert(ST->getMemoryVT().isInteger() &&
 402          !ST->getMemoryVT().isVector() &&
 403          "Unaligned store of unknown type.");
 404   // Get the half-size VT
 405   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 406   int NumBits = NewStoredVT.getSizeInBits();
 407   int IncrementSize = NumBits / 8;
 408
 409   // Divide the stored value in two parts.
 410   SDValue ShiftAmount = DAG.getConstant(NumBits,
 411                                       TLI.getShiftAmountTy(Val.getValueType()));
 412   SDValue Lo = Val;
 413   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 414
 415   // Store the two parts
 416   SDValue Store1, Store2;
 417   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 418                              ST->getPointerInfo(), NewStoredVT,
 419                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 420
 421   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 422                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
 423   Alignment = MinAlign(Alignment, IncrementSize);
 424   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 425                              ST->getPointerInfo().getWithOffset(IncrementSize),
 426                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 427                              Alignment, ST->getAAInfo());
 428
 429   SDValue Result =
 430     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 431   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 432 }
 433
 434 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
 435 static void
 436 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 437                     const TargetLowering &TLI,
 438                     SDValue &ValResult, SDValue &ChainResult) {
 439   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 440          "unaligned indexed loads not implemented!");
 441   SDValue Chain = LD->getChain();
 442   SDValue Ptr = LD->getBasePtr();
 443   EVT VT = LD->getValueType(0);
 444   EVT LoadedVT = LD->getMemoryVT();
 445   SDLoc dl(LD);
 446   if (VT.isFloatingPoint() || VT.isVector()) {
 447     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 448     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 449       // Expand to a (misaligned) integer load of the same size,
 450       // then bitconvert to floating point or vector.
 451       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 452                                     LD->getMemOperand());
 453       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 454       if (LoadedVT != VT)
 455         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 456                              ISD::ANY_EXTEND, dl, VT, Result);
 457
 458       ValResult = Result;
 459       ChainResult = Chain;
 460       return;
 461     }
 462
 463     // Copy the value to a (aligned) stack slot using (unaligned) integer
 464     // loads and stores, then do a (aligned) load from the stack slot.
 465     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 466     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 467     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 468     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 469
 470     // Make sure the stack slot is also aligned for the register type.
 471     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 472
 473     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 474     SmallVector<SDValue, 8> Stores;
 475     SDValue StackPtr = StackBase;
 476     unsigned Offset = 0;
 477
 478     // Do all but one copies using the full register width.
 479     for (unsigned i = 1; i < NumRegs; i++) {
 480       // Load one integer register's worth from the original location.
 481       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 482                                  LD->getPointerInfo().getWithOffset(Offset),
 483                                  LD->isVolatile(), LD->isNonTemporal(),
 484                                  LD->isInvariant(),
 485                                  MinAlign(LD->getAlignment(), Offset),
 486                                  LD->getAAInfo());
 487       // Follow the load with a store to the stack slot.  Remember the store.
 488       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 489                                     MachinePointerInfo(), false, false, 0));
 490       // Increment the pointers.
 491       Offset += RegBytes;
 492       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 493       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 494                              Increment);
 495     }
 496
 497     // The last copy may be partial.  Do an extending load.
 498     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 499                                   8 * (LoadedBytes - Offset));
 500     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 501                                   LD->getPointerInfo().getWithOffset(Offset),
 502                                   MemVT, LD->isVolatile(),
 503                                   LD->isNonTemporal(),
 504                                   MinAlign(LD->getAlignment(), Offset),
 505                                   LD->getAAInfo());
 506     // Follow the load with a store to the stack slot.  Remember the store.
 507     // On big-endian machines this requires a truncating store to ensure
 508     // that the bits end up in the right place.
 509     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 510                                        MachinePointerInfo(), MemVT,
 511                                        false, false, 0));
 512
 513     // The order of the stores doesn't matter - say it with a TokenFactor.
 514     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 515
 516     // Finally, perform the original load only redirected to the stack slot.
 517     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 518                           MachinePointerInfo(), LoadedVT, false, false, 0);
 519
 520     // Callers expect a MERGE_VALUES node.
 521     ValResult = Load;
 522     ChainResult = TF;
 523     return;
 524   }
 525   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 526          "Unaligned load of unsupported type.");
 527
 528   // Compute the new VT that is half the size of the old one.  This is an
 529   // integer MVT.
 530   unsigned NumBits = LoadedVT.getSizeInBits();
 531   EVT NewLoadedVT;
 532   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 533   NumBits >>= 1;
 534
 535   unsigned Alignment = LD->getAlignment();
 536   unsigned IncrementSize = NumBits / 8;
 537   ISD::LoadExtType HiExtType = LD->getExtensionType();
 538
 539   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 540   if (HiExtType == ISD::NON_EXTLOAD)
 541     HiExtType = ISD::ZEXTLOAD;
 542
 543   // Load the value in two parts
 544   SDValue Lo, Hi;
 545   if (TLI.isLittleEndian()) {
 546     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 547                         NewLoadedVT, LD->isVolatile(),
 548                         LD->isNonTemporal(), Alignment, LD->getAAInfo());
 549     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 550                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 551     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 552                         LD->getPointerInfo().getWithOffset(IncrementSize),
 553                         NewLoadedVT, LD->isVolatile(),
 554                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 555                         LD->getAAInfo());
 556   } else {
 557     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 558                         NewLoadedVT, LD->isVolatile(),
 559                         LD->isNonTemporal(), Alignment, LD->getAAInfo());
 560     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 561                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 562     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 563                         LD->getPointerInfo().getWithOffset(IncrementSize),
 564                         NewLoadedVT, LD->isVolatile(),
 565                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 566                         LD->getAAInfo());
 567   }
 568
 569   // aggregate the two parts
 570   SDValue ShiftAmount = DAG.getConstant(NumBits,
 571                                        TLI.getShiftAmountTy(Hi.getValueType()));
 572   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 573   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 574
 575   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 576                              Hi.getValue(1));
 577
 578   ValResult = Result;
 579   ChainResult = TF;
 580 }
 581
 582 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
 583 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
 584 /// is necessary to spill the vector being inserted into to memory, perform
 585 /// the insert there, and then read the result back.
 586 SDValue SelectionDAGLegalize::
 587 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 588                                SDLoc dl) {
 589   SDValue Tmp1 = Vec;
 590   SDValue Tmp2 = Val;
 591   SDValue Tmp3 = Idx;
 592
 593   // If the target doesn't support this, we have to spill the input vector
 594   // to a temporary stack slot, update the element, then reload it.  This is
 595   // badness.  We could also load the value into a vector register (either
 596   // with a "move to register" or "extload into register" instruction, then
 597   // permute it into place, if the idx is a constant and if the idx is
 598   // supported by the target.
 599   EVT VT    = Tmp1.getValueType();
 600   EVT EltVT = VT.getVectorElementType();
 601   EVT IdxVT = Tmp3.getValueType();
 602   EVT PtrVT = TLI.getPointerTy();
 603   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 604
 605   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 606
 607   // Store the vector.
 608   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 609                             MachinePointerInfo::getFixedStack(SPFI),
 610                             false, false, 0);
 611
 612   // Truncate or zero extend offset to target pointer type.
 613   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 614   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 615   // Add the offset to the index.
 616   unsigned EltSize = EltVT.getSizeInBits()/8;
 617   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 618   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 619   // Store the scalar value.
 620   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 621                          false, false, 0);
 622   // Load the updated vector.
 623   return DAG.getLoad(VT, dl, Ch, StackPtr,
 624                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 625                      false, 0);
 626 }
 627
 628
 629 SDValue SelectionDAGLegalize::
 630 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 631   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 632     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 633     // match the element type of the vector being created, except for
 634     // integers in which case the inserted value can be over width.
 635     EVT EltVT = Vec.getValueType().getVectorElementType();
 636     if (Val.getValueType() == EltVT ||
 637         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 638       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 639                                   Vec.getValueType(), Val);
 640
 641       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 642       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 643       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 644       // elt 0 of the RHS.
 645       SmallVector<int, 8> ShufOps;
 646       for (unsigned i = 0; i != NumElts; ++i)
 647         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 648
 649       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 650                                   &ShufOps[0]);
 651     }
 652   }
 653   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 654 }
 655
 656 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 657   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 658   // FIXME: We shouldn't do this for TargetConstantFP's.
 659   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 660   // to phase ordering between legalized code and the dag combiner.  This
 661   // probably means that we need to integrate dag combiner and legalizer
 662   // together.
 663   // We generally can't do this one for long doubles.
 664   SDValue Chain = ST->getChain();
 665   SDValue Ptr = ST->getBasePtr();
 666   unsigned Alignment = ST->getAlignment();
 667   bool isVolatile = ST->isVolatile();
 668   bool isNonTemporal = ST->isNonTemporal();
 669   AAMDNodes AAInfo = ST->getAAInfo();
 670   SDLoc dl(ST);
 671   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 672     if (CFP->getValueType(0) == MVT::f32 &&
 673         TLI.isTypeLegal(MVT::i32)) {
 674       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 675                                       bitcastToAPInt().zextOrTrunc(32),
 676                               MVT::i32);
 677       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 678                           isVolatile, isNonTemporal, Alignment, AAInfo);
 679     }
 680
 681     if (CFP->getValueType(0) == MVT::f64) {
 682       // If this target supports 64-bit registers, do a single 64-bit store.
 683       if (TLI.isTypeLegal(MVT::i64)) {
 684         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 685                                   zextOrTrunc(64), MVT::i64);
 686         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 687                             isVolatile, isNonTemporal, Alignment, AAInfo);
 688       }
 689
 690       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 691         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 692         // stores.  If the target supports neither 32- nor 64-bits, this
 693         // xform is certainly not worth it.
 694         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 695         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 696         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 697         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 698
 699         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 700                           isNonTemporal, Alignment, AAInfo);
 701         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 702                           DAG.getConstant(4, Ptr.getValueType()));
 703         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 704                           ST->getPointerInfo().getWithOffset(4),
 705                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 706                           AAInfo);
 707
 708         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 709       }
 710     }
 711   }
 712   return SDValue(nullptr, 0);
 713 }
 714
 715 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 716     StoreSDNode *ST = cast<StoreSDNode>(Node);
 717     SDValue Chain = ST->getChain();
 718     SDValue Ptr = ST->getBasePtr();
 719     SDLoc dl(Node);
 720
 721     unsigned Alignment = ST->getAlignment();
 722     bool isVolatile = ST->isVolatile();
 723     bool isNonTemporal = ST->isNonTemporal();
 724     AAMDNodes AAInfo = ST->getAAInfo();
 725
 726     if (!ST->isTruncatingStore()) {
 727       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 728         ReplaceNode(ST, OptStore);
 729         return;
 730       }
 731
 732       {
 733         SDValue Value = ST->getValue();
 734         MVT VT = Value.getSimpleValueType();
 735         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 736         default: llvm_unreachable("This action is not supported yet!");
 737         case TargetLowering::Legal: {
 738           // If this is an unaligned store and the target doesn't support it,
 739           // expand it.
 740           unsigned AS = ST->getAddressSpace();
 741           unsigned Align = ST->getAlignment();
 742           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 743             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 744             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 745             if (Align < ABIAlignment)
 746               ExpandUnalignedStore(cast<StoreSDNode>(Node),
 747                                    DAG, TLI, this);
 748           }
 749           break;
 750         }
 751         case TargetLowering::Custom: {
 752           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 753           if (Res.getNode())
 754             ReplaceNode(SDValue(Node, 0), Res);
 755           return;
 756         }
 757         case TargetLowering::Promote: {
 758           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 759           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 760                  "Can only promote stores to same size type");
 761           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 762           SDValue Result =
 763             DAG.getStore(Chain, dl, Value, Ptr,
 764                          ST->getPointerInfo(), isVolatile,
 765                          isNonTemporal, Alignment, AAInfo);
 766           ReplaceNode(SDValue(Node, 0), Result);
 767           break;
 768         }
 769         }
 770         return;
 771       }
 772     } else {
 773       SDValue Value = ST->getValue();
 774
 775       EVT StVT = ST->getMemoryVT();
 776       unsigned StWidth = StVT.getSizeInBits();
 777
 778       if (StWidth != StVT.getStoreSizeInBits()) {
 779         // Promote to a byte-sized store with upper bits zero if not
 780         // storing an integral number of bytes.  For example, promote
 781         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 782         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 783                                     StVT.getStoreSizeInBits());
 784         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 785         SDValue Result =
 786           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 787                             NVT, isVolatile, isNonTemporal, Alignment,
 788                             AAInfo);
 789         ReplaceNode(SDValue(Node, 0), Result);
 790       } else if (StWidth & (StWidth - 1)) {
 791         // If not storing a power-of-2 number of bits, expand as two stores.
 792         assert(!StVT.isVector() && "Unsupported truncstore!");
 793         unsigned RoundWidth = 1 << Log2_32(StWidth);
 794         assert(RoundWidth < StWidth);
 795         unsigned ExtraWidth = StWidth - RoundWidth;
 796         assert(ExtraWidth < RoundWidth);
 797         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 798                "Store size not an integral number of bytes!");
 799         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 800         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 801         SDValue Lo, Hi;
 802         unsigned IncrementSize;
 803
 804         if (TLI.isLittleEndian()) {
 805           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 806           // Store the bottom RoundWidth bits.
 807           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 808                                  RoundVT,
 809                                  isVolatile, isNonTemporal, Alignment,
 810                                  AAInfo);
 811
 812           // Store the remaining ExtraWidth bits.
 813           IncrementSize = RoundWidth / 8;
 814           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 815                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 816           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 817                            DAG.getConstant(RoundWidth,
 818                                    TLI.getShiftAmountTy(Value.getValueType())));
 819           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 820                              ST->getPointerInfo().getWithOffset(IncrementSize),
 821                                  ExtraVT, isVolatile, isNonTemporal,
 822                                  MinAlign(Alignment, IncrementSize), AAInfo);
 823         } else {
 824           // Big endian - avoid unaligned stores.
 825           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 826           // Store the top RoundWidth bits.
 827           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 828                            DAG.getConstant(ExtraWidth,
 829                                    TLI.getShiftAmountTy(Value.getValueType())));
 830           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 831                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 832                                  AAInfo);
 833
 834           // Store the remaining ExtraWidth bits.
 835           IncrementSize = RoundWidth / 8;
 836           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 837                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 838           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 839                               ST->getPointerInfo().getWithOffset(IncrementSize),
 840                                  ExtraVT, isVolatile, isNonTemporal,
 841                                  MinAlign(Alignment, IncrementSize), AAInfo);
 842         }
 843
 844         // The order of the stores doesn't matter.
 845         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 846         ReplaceNode(SDValue(Node, 0), Result);
 847       } else {
 848         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 849                                         StVT.getSimpleVT())) {
 850         default: llvm_unreachable("This action is not supported yet!");
 851         case TargetLowering::Legal: {
 852           unsigned AS = ST->getAddressSpace();
 853           unsigned Align = ST->getAlignment();
 854           // If this is an unaligned store and the target doesn't support it,
 855           // expand it.
 856           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 857             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 858             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 859             if (Align < ABIAlignment)
 860               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 861           }
 862           break;
 863         }
 864         case TargetLowering::Custom: {
 865           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 866           if (Res.getNode())
 867             ReplaceNode(SDValue(Node, 0), Res);
 868           return;
 869         }
 870         case TargetLowering::Expand:
 871           assert(!StVT.isVector() &&
 872                  "Vector Stores are handled in LegalizeVectorOps");
 873
 874           // TRUNCSTORE:i16 i32 -> STORE i16
 875           assert(TLI.isTypeLegal(StVT) &&
 876                  "Do not know how to expand this store!");
 877           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 878           SDValue Result =
 879             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 880                          isVolatile, isNonTemporal, Alignment, AAInfo);
 881           ReplaceNode(SDValue(Node, 0), Result);
 882           break;
 883         }
 884       }
 885     }
 886 }
 887
 888 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 889   LoadSDNode *LD = cast<LoadSDNode>(Node);
 890   SDValue Chain = LD->getChain();  // The chain.
 891   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 892   SDValue Value;                   // The value returned by the load op.
 893   SDLoc dl(Node);
 894
 895   ISD::LoadExtType ExtType = LD->getExtensionType();
 896   if (ExtType == ISD::NON_EXTLOAD) {
 897     MVT VT = Node->getSimpleValueType(0);
 898     SDValue RVal = SDValue(Node, 0);
 899     SDValue RChain = SDValue(Node, 1);
 900
 901     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 902     default: llvm_unreachable("This action is not supported yet!");
 903     case TargetLowering::Legal: {
 904       unsigned AS = LD->getAddressSpace();
 905       unsigned Align = LD->getAlignment();
 906       // If this is an unaligned load and the target doesn't support it,
 907       // expand it.
 908       if (!TLI.allowsMisalignedMemoryAccesses(LD->getMemoryVT(), AS, Align)) {
 909         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 910         unsigned ABIAlignment =
 911           TLI.getDataLayout()->getABITypeAlignment(Ty);
 912         if (Align < ABIAlignment){
 913           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 914         }
 915       }
 916       break;
 917     }
 918     case TargetLowering::Custom: {
 919       SDValue Res = TLI.LowerOperation(RVal, DAG);
 920       if (Res.getNode()) {
 921         RVal = Res;
 922         RChain = Res.getValue(1);
 923       }
 924       break;
 925     }
 926     case TargetLowering::Promote: {
 927       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 928       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 929              "Can only promote loads to same size type");
 930
 931       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 932       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 933       RChain = Res.getValue(1);
 934       break;
 935     }
 936     }
 937     if (RChain.getNode() != Node) {
 938       assert(RVal.getNode() != Node && "Load must be completely replaced");
 939       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 940       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 941       if (UpdatedNodes) {
 942         UpdatedNodes->insert(RVal.getNode());
 943         UpdatedNodes->insert(RChain.getNode());
 944       }
 945       ReplacedNode(Node);
 946     }
 947     return;
 948   }
 949
 950   EVT SrcVT = LD->getMemoryVT();
 951   unsigned SrcWidth = SrcVT.getSizeInBits();
 952   unsigned Alignment = LD->getAlignment();
 953   bool isVolatile = LD->isVolatile();
 954   bool isNonTemporal = LD->isNonTemporal();
 955   AAMDNodes AAInfo = LD->getAAInfo();
 956
 957   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 958       // Some targets pretend to have an i1 loading operation, and actually
 959       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 960       // bits are guaranteed to be zero; it helps the optimizers understand
 961       // that these bits are zero.  It is also useful for EXTLOAD, since it
 962       // tells the optimizers that those bits are undefined.  It would be
 963       // nice to have an effective generic way of getting these benefits...
 964       // Until such a way is found, don't insist on promoting i1 here.
 965       (SrcVT != MVT::i1 ||
 966        TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
 967     // Promote to a byte-sized load if not loading an integral number of
 968     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 969     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 970     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 971     SDValue Ch;
 972
 973     // The extra bits are guaranteed to be zero, since we stored them that
 974     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 975
 976     ISD::LoadExtType NewExtType =
 977       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 978
 979     SDValue Result =
 980       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 981                      Chain, Ptr, LD->getPointerInfo(),
 982                      NVT, isVolatile, isNonTemporal, Alignment, AAInfo);
 983
 984     Ch = Result.getValue(1); // The chain.
 985
 986     if (ExtType == ISD::SEXTLOAD)
 987       // Having the top bits zero doesn't help when sign extending.
 988       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 989                            Result.getValueType(),
 990                            Result, DAG.getValueType(SrcVT));
 991     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 992       // All the top bits are guaranteed to be zero - inform the optimizers.
 993       Result = DAG.getNode(ISD::AssertZext, dl,
 994                            Result.getValueType(), Result,
 995                            DAG.getValueType(SrcVT));
 996
 997     Value = Result;
 998     Chain = Ch;
 999   } else if (SrcWidth & (SrcWidth - 1)) {
1000     // If not loading a power-of-2 number of bits, expand as two loads.
1001     assert(!SrcVT.isVector() && "Unsupported extload!");
1002     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
1003     assert(RoundWidth < SrcWidth);
1004     unsigned ExtraWidth = SrcWidth - RoundWidth;
1005     assert(ExtraWidth < RoundWidth);
1006     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
1007            "Load size not an integral number of bytes!");
1008     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
1009     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
1010     SDValue Lo, Hi, Ch;
1011     unsigned IncrementSize;
1012
1013     if (TLI.isLittleEndian()) {
1014       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
1015       // Load the bottom RoundWidth bits.
1016       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1017                           Chain, Ptr,
1018                           LD->getPointerInfo(), RoundVT, isVolatile,
1019                           isNonTemporal, Alignment, AAInfo);
1020
1021       // Load the remaining ExtraWidth bits.
1022       IncrementSize = RoundWidth / 8;
1023       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1024                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1025       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1026                           LD->getPointerInfo().getWithOffset(IncrementSize),
1027                           ExtraVT, isVolatile, isNonTemporal,
1028                           MinAlign(Alignment, IncrementSize), AAInfo);
1029
1030       // Build a factor node to remember that this load is independent of
1031       // the other one.
1032       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1033                        Hi.getValue(1));
1034
1035       // Move the top bits to the right place.
1036       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1037                        DAG.getConstant(RoundWidth,
1038                                       TLI.getShiftAmountTy(Hi.getValueType())));
1039
1040       // Join the hi and lo parts.
1041       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1042     } else {
1043       // Big endian - avoid unaligned loads.
1044       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1045       // Load the top RoundWidth bits.
1046       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1047                           LD->getPointerInfo(), RoundVT, isVolatile,
1048                           isNonTemporal, Alignment, AAInfo);
1049
1050       // Load the remaining ExtraWidth bits.
1051       IncrementSize = RoundWidth / 8;
1052       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1053                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1054       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1055                           dl, Node->getValueType(0), Chain, Ptr,
1056                           LD->getPointerInfo().getWithOffset(IncrementSize),
1057                           ExtraVT, isVolatile, isNonTemporal,
1058                           MinAlign(Alignment, IncrementSize), AAInfo);
1059
1060       // Build a factor node to remember that this load is independent of
1061       // the other one.
1062       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1063                        Hi.getValue(1));
1064
1065       // Move the top bits to the right place.
1066       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1067                        DAG.getConstant(ExtraWidth,
1068                                       TLI.getShiftAmountTy(Hi.getValueType())));
1069
1070       // Join the hi and lo parts.
1071       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1072     }
1073
1074     Chain = Ch;
1075   } else {
1076     bool isCustom = false;
1077     switch (TLI.getLoadExtAction(ExtType, SrcVT.getSimpleVT())) {
1078     default: llvm_unreachable("This action is not supported yet!");
1079     case TargetLowering::Custom:
1080       isCustom = true;
1081       // FALLTHROUGH
1082     case TargetLowering::Legal: {
1083       Value = SDValue(Node, 0);
1084       Chain = SDValue(Node, 1);
1085
1086       if (isCustom) {
1087         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1088         if (Res.getNode()) {
1089           Value = Res;
1090           Chain = Res.getValue(1);
1091         }
1092       } else {
1093         // If this is an unaligned load and the target doesn't support
1094         // it, expand it.
1095         EVT MemVT = LD->getMemoryVT();
1096         unsigned AS = LD->getAddressSpace();
1097         unsigned Align = LD->getAlignment();
1098         if (!TLI.allowsMisalignedMemoryAccesses(MemVT, AS, Align)) {
1099           Type *Ty =
1100             LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1101           unsigned ABIAlignment =
1102             TLI.getDataLayout()->getABITypeAlignment(Ty);
1103           if (Align < ABIAlignment){
1104             ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1105                                 DAG, TLI, Value, Chain);
1106           }
1107         }
1108       }
1109       break;
1110     }
1111     case TargetLowering::Expand:
1112       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) &&
1113           TLI.isTypeLegal(SrcVT)) {
1114         SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr,
1115                                    LD->getMemOperand());
1116         unsigned ExtendOp;
1117         switch (ExtType) {
1118         case ISD::EXTLOAD:
1119           ExtendOp = (SrcVT.isFloatingPoint() ?
1120                       ISD::FP_EXTEND : ISD::ANY_EXTEND);
1121           break;
1122         case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1123         case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1124         default: llvm_unreachable("Unexpected extend load type!");
1125         }
1126         Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1127         Chain = Load.getValue(1);
1128         break;
1129       }
1130
1131       assert(!SrcVT.isVector() &&
1132              "Vector Loads are handled in LegalizeVectorOps");
1133
1134       // FIXME: This does not work for vectors on most targets.  Sign-
1135       // and zero-extend operations are currently folded into extending
1136       // loads, whether they are legal or not, and then we end up here
1137       // without any support for legalizing them.
1138       assert(ExtType != ISD::EXTLOAD &&
1139              "EXTLOAD should always be supported!");
1140       // Turn the unsupported load into an EXTLOAD followed by an
1141       // explicit zero/sign extend inreg.
1142       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1143                                       Node->getValueType(0),
1144                                       Chain, Ptr, SrcVT,
1145                                       LD->getMemOperand());
1146       SDValue ValRes;
1147       if (ExtType == ISD::SEXTLOAD)
1148         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1149                              Result.getValueType(),
1150                              Result, DAG.getValueType(SrcVT));
1151       else
1152         ValRes = DAG.getZeroExtendInReg(Result, dl,
1153                                         SrcVT.getScalarType());
1154       Value = ValRes;
1155       Chain = Result.getValue(1);
1156       break;
1157     }
1158   }
1159
1160   // Since loads produce two values, make sure to remember that we legalized
1161   // both of them.
1162   if (Chain.getNode() != Node) {
1163     assert(Value.getNode() != Node && "Load must be completely replaced");
1164     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1165     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1166     if (UpdatedNodes) {
1167       UpdatedNodes->insert(Value.getNode());
1168       UpdatedNodes->insert(Chain.getNode());
1169     }
1170     ReplacedNode(Node);
1171   }
1172 }
1173
1174 /// LegalizeOp - Return a legal replacement for the given operation, with
1175 /// all legal operands.
1176 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1177   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1178
1179   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1180     return;
1181
1182   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1183     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1184              TargetLowering::TypeLegal &&
1185            "Unexpected illegal type!");
1186
1187   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1188     assert((TLI.getTypeAction(*DAG.getContext(),
1189                               Node->getOperand(i).getValueType()) ==
1190               TargetLowering::TypeLegal ||
1191             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1192            "Unexpected illegal type!");
1193
1194   // Figure out the correct action; the way to query this varies by opcode
1195   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1196   bool SimpleFinishLegalizing = true;
1197   switch (Node->getOpcode()) {
1198   case ISD::INTRINSIC_W_CHAIN:
1199   case ISD::INTRINSIC_WO_CHAIN:
1200   case ISD::INTRINSIC_VOID:
1201   case ISD::STACKSAVE:
1202     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1203     break;
1204   case ISD::VAARG:
1205     Action = TLI.getOperationAction(Node->getOpcode(),
1206                                     Node->getValueType(0));
1207     if (Action != TargetLowering::Promote)
1208       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1209     break;
1210   case ISD::FP_TO_FP16:
1211   case ISD::SINT_TO_FP:
1212   case ISD::UINT_TO_FP:
1213   case ISD::EXTRACT_VECTOR_ELT:
1214     Action = TLI.getOperationAction(Node->getOpcode(),
1215                                     Node->getOperand(0).getValueType());
1216     break;
1217   case ISD::FP_ROUND_INREG:
1218   case ISD::SIGN_EXTEND_INREG: {
1219     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1220     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1221     break;
1222   }
1223   case ISD::ATOMIC_STORE: {
1224     Action = TLI.getOperationAction(Node->getOpcode(),
1225                                     Node->getOperand(2).getValueType());
1226     break;
1227   }
1228   case ISD::SELECT_CC:
1229   case ISD::SETCC:
1230   case ISD::BR_CC: {
1231     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1232                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1233     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1234     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1235     ISD::CondCode CCCode =
1236         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1237     Action = TLI.getCondCodeAction(CCCode, OpVT);
1238     if (Action == TargetLowering::Legal) {
1239       if (Node->getOpcode() == ISD::SELECT_CC)
1240         Action = TLI.getOperationAction(Node->getOpcode(),
1241                                         Node->getValueType(0));
1242       else
1243         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1244     }
1245     break;
1246   }
1247   case ISD::LOAD:
1248   case ISD::STORE:
1249     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1250     // STORE expects the unlegalized operand in some cases.
1251     SimpleFinishLegalizing = false;
1252     break;
1253   case ISD::CALLSEQ_START:
1254   case ISD::CALLSEQ_END:
1255     // FIXME: This shouldn't be necessary.  These nodes have special properties
1256     // dealing with the recursive nature of legalization.  Removing this
1257     // special case should be done as part of making LegalizeDAG non-recursive.
1258     SimpleFinishLegalizing = false;
1259     break;
1260   case ISD::EXTRACT_ELEMENT:
1261   case ISD::FLT_ROUNDS_:
1262   case ISD::SADDO:
1263   case ISD::SSUBO:
1264   case ISD::UADDO:
1265   case ISD::USUBO:
1266   case ISD::SMULO:
1267   case ISD::UMULO:
1268   case ISD::FPOWI:
1269   case ISD::MERGE_VALUES:
1270   case ISD::EH_RETURN:
1271   case ISD::FRAME_TO_ARGS_OFFSET:
1272   case ISD::EH_SJLJ_SETJMP:
1273   case ISD::EH_SJLJ_LONGJMP:
1274     // These operations lie about being legal: when they claim to be legal,
1275     // they should actually be expanded.
1276     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1277     if (Action == TargetLowering::Legal)
1278       Action = TargetLowering::Expand;
1279     break;
1280   case ISD::INIT_TRAMPOLINE:
1281   case ISD::ADJUST_TRAMPOLINE:
1282   case ISD::FRAMEADDR:
1283   case ISD::RETURNADDR:
1284     // These operations lie about being legal: when they claim to be legal,
1285     // they should actually be custom-lowered.
1286     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1287     if (Action == TargetLowering::Legal)
1288       Action = TargetLowering::Custom;
1289     break;
1290   case ISD::READ_REGISTER:
1291   case ISD::WRITE_REGISTER:
1292     // Named register is legal in the DAG, but blocked by register name
1293     // selection if not implemented by target (to chose the correct register)
1294     // They'll be converted to Copy(To/From)Reg.
1295     Action = TargetLowering::Legal;
1296     break;
1297   case ISD::DEBUGTRAP:
1298     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1299     if (Action == TargetLowering::Expand) {
1300       // replace ISD::DEBUGTRAP with ISD::TRAP
1301       SDValue NewVal;
1302       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1303                            Node->getOperand(0));
1304       ReplaceNode(Node, NewVal.getNode());
1305       LegalizeOp(NewVal.getNode());
1306       return;
1307     }
1308     break;
1309
1310   default:
1311     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1312       Action = TargetLowering::Legal;
1313     } else {
1314       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1315     }
1316     break;
1317   }
1318
1319   if (SimpleFinishLegalizing) {
1320     SDNode *NewNode = Node;
1321     switch (Node->getOpcode()) {
1322     default: break;
1323     case ISD::SHL:
1324     case ISD::SRL:
1325     case ISD::SRA:
1326     case ISD::ROTL:
1327     case ISD::ROTR:
1328       // Legalizing shifts/rotates requires adjusting the shift amount
1329       // to the appropriate width.
1330       if (!Node->getOperand(1).getValueType().isVector()) {
1331         SDValue SAO =
1332           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1333                                     Node->getOperand(1));
1334         HandleSDNode Handle(SAO);
1335         LegalizeOp(SAO.getNode());
1336         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1337                                          Handle.getValue());
1338       }
1339       break;
1340     case ISD::SRL_PARTS:
1341     case ISD::SRA_PARTS:
1342     case ISD::SHL_PARTS:
1343       // Legalizing shifts/rotates requires adjusting the shift amount
1344       // to the appropriate width.
1345       if (!Node->getOperand(2).getValueType().isVector()) {
1346         SDValue SAO =
1347           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1348                                     Node->getOperand(2));
1349         HandleSDNode Handle(SAO);
1350         LegalizeOp(SAO.getNode());
1351         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1352                                          Node->getOperand(1),
1353                                          Handle.getValue());
1354       }
1355       break;
1356     }
1357
1358     if (NewNode != Node) {
1359       ReplaceNode(Node, NewNode);
1360       Node = NewNode;
1361     }
1362     switch (Action) {
1363     case TargetLowering::Legal:
1364       return;
1365     case TargetLowering::Custom: {
1366       // FIXME: The handling for custom lowering with multiple results is
1367       // a complete mess.
1368       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1369       if (Res.getNode()) {
1370         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1371           return;
1372
1373         if (Node->getNumValues() == 1) {
1374           // We can just directly replace this node with the lowered value.
1375           ReplaceNode(SDValue(Node, 0), Res);
1376           return;
1377         }
1378
1379         SmallVector<SDValue, 8> ResultVals;
1380         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1381           ResultVals.push_back(Res.getValue(i));
1382         ReplaceNode(Node, ResultVals.data());
1383         return;
1384       }
1385     }
1386       // FALL THROUGH
1387     case TargetLowering::Expand:
1388       ExpandNode(Node);
1389       return;
1390     case TargetLowering::Promote:
1391       PromoteNode(Node);
1392       return;
1393     }
1394   }
1395
1396   switch (Node->getOpcode()) {
1397   default:
1398 #ifndef NDEBUG
1399     dbgs() << "NODE: ";
1400     Node->dump( &DAG);
1401     dbgs() << "\n";
1402 #endif
1403     llvm_unreachable("Do not know how to legalize this operator!");
1404
1405   case ISD::CALLSEQ_START:
1406   case ISD::CALLSEQ_END:
1407     break;
1408   case ISD::LOAD: {
1409     return LegalizeLoadOps(Node);
1410   }
1411   case ISD::STORE: {
1412     return LegalizeStoreOps(Node);
1413   }
1414   }
1415 }
1416
1417 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1418   SDValue Vec = Op.getOperand(0);
1419   SDValue Idx = Op.getOperand(1);
1420   SDLoc dl(Op);
1421
1422   // Before we generate a new store to a temporary stack slot, see if there is
1423   // already one that we can use. There often is because when we scalarize
1424   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1425   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1426   // the vector. If all are expanded here, we don't want one store per vector
1427   // element.
1428   SDValue StackPtr, Ch;
1429   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1430        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1431     SDNode *User = *UI;
1432     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1433       if (ST->isIndexed() || ST->isTruncatingStore() ||
1434           ST->getValue() != Vec)
1435         continue;
1436
1437       // Make sure that nothing else could have stored into the destination of
1438       // this store.
1439       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1440         continue;
1441
1442       StackPtr = ST->getBasePtr();
1443       Ch = SDValue(ST, 0);
1444       break;
1445     }
1446   }
1447
1448   if (!Ch.getNode()) {
1449     // Store the value to a temporary stack slot, then LOAD the returned part.
1450     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1451     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1452                       MachinePointerInfo(), false, false, 0);
1453   }
1454
1455   // Add the offset to the index.
1456   unsigned EltSize =
1457       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1458   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1459                     DAG.getConstant(EltSize, Idx.getValueType()));
1460
1461   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1462   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1463
1464   if (Op.getValueType().isVector())
1465     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1466                        false, false, false, 0);
1467   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1468                         MachinePointerInfo(),
1469                         Vec.getValueType().getVectorElementType(),
1470                         false, false, 0);
1471 }
1472
1473 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1474   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1475
1476   SDValue Vec  = Op.getOperand(0);
1477   SDValue Part = Op.getOperand(1);
1478   SDValue Idx  = Op.getOperand(2);
1479   SDLoc dl(Op);
1480
1481   // Store the value to a temporary stack slot, then LOAD the returned part.
1482
1483   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1484   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1485   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1486
1487   // First store the whole vector.
1488   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1489                             false, false, 0);
1490
1491   // Then store the inserted part.
1492
1493   // Add the offset to the index.
1494   unsigned EltSize =
1495       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1496
1497   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1498                     DAG.getConstant(EltSize, Idx.getValueType()));
1499   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1500
1501   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1502                                     StackPtr);
1503
1504   // Store the subvector.
1505   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1506                     MachinePointerInfo(), false, false, 0);
1507
1508   // Finally, load the updated vector.
1509   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1510                      false, false, false, 0);
1511 }
1512
1513 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1514   // We can't handle this case efficiently.  Allocate a sufficiently
1515   // aligned object on the stack, store each element into it, then load
1516   // the result as a vector.
1517   // Create the stack frame object.
1518   EVT VT = Node->getValueType(0);
1519   EVT EltVT = VT.getVectorElementType();
1520   SDLoc dl(Node);
1521   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1522   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1523   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1524
1525   // Emit a store of each element to the stack slot.
1526   SmallVector<SDValue, 8> Stores;
1527   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1528   // Store (in the right endianness) the elements to memory.
1529   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1530     // Ignore undef elements.
1531     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1532
1533     unsigned Offset = TypeByteSize*i;
1534
1535     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1536     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1537
1538     // If the destination vector element type is narrower than the source
1539     // element type, only store the bits necessary.
1540     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1541       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1542                                          Node->getOperand(i), Idx,
1543                                          PtrInfo.getWithOffset(Offset),
1544                                          EltVT, false, false, 0));
1545     } else
1546       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1547                                     Node->getOperand(i), Idx,
1548                                     PtrInfo.getWithOffset(Offset),
1549                                     false, false, 0));
1550   }
1551
1552   SDValue StoreChain;
1553   if (!Stores.empty())    // Not all undef elements?
1554     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1555   else
1556     StoreChain = DAG.getEntryNode();
1557
1558   // Result is a load from the stack slot.
1559   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1560                      false, false, false, 0);
1561 }
1562
1563 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1564   SDLoc dl(Node);
1565   SDValue Tmp1 = Node->getOperand(0);
1566   SDValue Tmp2 = Node->getOperand(1);
1567
1568   // Get the sign bit of the RHS.  First obtain a value that has the same
1569   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1570   SDValue SignBit;
1571   EVT FloatVT = Tmp2.getValueType();
1572   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1573   if (TLI.isTypeLegal(IVT)) {
1574     // Convert to an integer with the same sign bit.
1575     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1576   } else {
1577     // Store the float to memory, then load the sign part out as an integer.
1578     MVT LoadTy = TLI.getPointerTy();
1579     // First create a temporary that is aligned for both the load and store.
1580     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1581     // Then store the float to it.
1582     SDValue Ch =
1583       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1584                    false, false, 0);
1585     if (TLI.isBigEndian()) {
1586       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1587       // Load out a legal integer with the same sign bit as the float.
1588       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1589                             false, false, false, 0);
1590     } else { // Little endian
1591       SDValue LoadPtr = StackPtr;
1592       // The float may be wider than the integer we are going to load.  Advance
1593       // the pointer so that the loaded integer will contain the sign bit.
1594       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1595       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1596       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1597                            DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1598       // Load a legal integer containing the sign bit.
1599       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1600                             false, false, false, 0);
1601       // Move the sign bit to the top bit of the loaded integer.
1602       unsigned BitShift = LoadTy.getSizeInBits() -
1603         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1604       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1605       if (BitShift)
1606         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1607                               DAG.getConstant(BitShift,
1608                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1609     }
1610   }
1611   // Now get the sign bit proper, by seeing whether the value is negative.
1612   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1613                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1614                          ISD::SETLT);
1615   // Get the absolute value of the result.
1616   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1617   // Select between the nabs and abs value based on the sign bit of
1618   // the input.
1619   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1620                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1621                       AbsVal);
1622 }
1623
1624 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1625                                            SmallVectorImpl<SDValue> &Results) {
1626   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1627   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1628           " not tell us which reg is the stack pointer!");
1629   SDLoc dl(Node);
1630   EVT VT = Node->getValueType(0);
1631   SDValue Tmp1 = SDValue(Node, 0);
1632   SDValue Tmp2 = SDValue(Node, 1);
1633   SDValue Tmp3 = Node->getOperand(2);
1634   SDValue Chain = Tmp1.getOperand(0);
1635
1636   // Chain the dynamic stack allocation so that it doesn't modify the stack
1637   // pointer when other instructions are using the stack.
1638   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1639                                SDLoc(Node));
1640
1641   SDValue Size  = Tmp2.getOperand(1);
1642   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1643   Chain = SP.getValue(1);
1644   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1645   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
1646   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1647   if (Align > StackAlign)
1648     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1649                        DAG.getConstant(-(uint64_t)Align, VT));
1650   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1651
1652   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1653                             DAG.getIntPtrConstant(0, true), SDValue(),
1654                             SDLoc(Node));
1655
1656   Results.push_back(Tmp1);
1657   Results.push_back(Tmp2);
1658 }
1659
1660 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1661 /// condition code CC on the current target.
1662 ///
1663 /// If the SETCC has been legalized using AND / OR, then the legalized node
1664 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1665 /// will be set to false.
1666 ///
1667 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1668 /// then the values of LHS and RHS will be swapped, CC will be set to the
1669 /// new condition, and NeedInvert will be set to false.
1670 ///
1671 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1672 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1673 /// will be set to true. The caller must invert the result of the SETCC with
1674 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1675 /// of a true/false result.
1676 ///
1677 /// \returns true if the SetCC has been legalized, false if it hasn't.
1678 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1679                                                  SDValue &LHS, SDValue &RHS,
1680                                                  SDValue &CC,
1681                                                  bool &NeedInvert,
1682                                                  SDLoc dl) {
1683   MVT OpVT = LHS.getSimpleValueType();
1684   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1685   NeedInvert = false;
1686   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1687   default: llvm_unreachable("Unknown condition code action!");
1688   case TargetLowering::Legal:
1689     // Nothing to do.
1690     break;
1691   case TargetLowering::Expand: {
1692     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1693     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1694       std::swap(LHS, RHS);
1695       CC = DAG.getCondCode(InvCC);
1696       return true;
1697     }
1698     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1699     unsigned Opc = 0;
1700     switch (CCCode) {
1701     default: llvm_unreachable("Don't know how to expand this condition!");
1702     case ISD::SETO:
1703         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1704             == TargetLowering::Legal
1705             && "If SETO is expanded, SETOEQ must be legal!");
1706         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1707     case ISD::SETUO:
1708         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1709             == TargetLowering::Legal
1710             && "If SETUO is expanded, SETUNE must be legal!");
1711         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1712     case ISD::SETOEQ:
1713     case ISD::SETOGT:
1714     case ISD::SETOGE:
1715     case ISD::SETOLT:
1716     case ISD::SETOLE:
1717     case ISD::SETONE:
1718     case ISD::SETUEQ:
1719     case ISD::SETUNE:
1720     case ISD::SETUGT:
1721     case ISD::SETUGE:
1722     case ISD::SETULT:
1723     case ISD::SETULE:
1724         // If we are floating point, assign and break, otherwise fall through.
1725         if (!OpVT.isInteger()) {
1726           // We can use the 4th bit to tell if we are the unordered
1727           // or ordered version of the opcode.
1728           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1729           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1730           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1731           break;
1732         }
1733         // Fallthrough if we are unsigned integer.
1734     case ISD::SETLE:
1735     case ISD::SETGT:
1736     case ISD::SETGE:
1737     case ISD::SETLT:
1738       // We only support using the inverted operation, which is computed above
1739       // and not a different manner of supporting expanding these cases.
1740       llvm_unreachable("Don't know how to expand this condition!");
1741     case ISD::SETNE:
1742     case ISD::SETEQ:
1743       // Try inverting the result of the inverse condition.
1744       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1745       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1746         CC = DAG.getCondCode(InvCC);
1747         NeedInvert = true;
1748         return true;
1749       }
1750       // If inverting the condition didn't work then we have no means to expand
1751       // the condition.
1752       llvm_unreachable("Don't know how to expand this condition!");
1753     }
1754
1755     SDValue SetCC1, SetCC2;
1756     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1757       // If we aren't the ordered or unorder operation,
1758       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1759       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1760       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1761     } else {
1762       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1763       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1764       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1765     }
1766     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1767     RHS = SDValue();
1768     CC  = SDValue();
1769     return true;
1770   }
1771   }
1772   return false;
1773 }
1774
1775 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1776 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1777 /// a load from the stack slot to DestVT, extending it if needed.
1778 /// The resultant code need not be legal.
1779 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1780                                                EVT SlotVT,
1781                                                EVT DestVT,
1782                                                SDLoc dl) {
1783   // Create the stack frame object.
1784   unsigned SrcAlign =
1785     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1786                                               getTypeForEVT(*DAG.getContext()));
1787   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1788
1789   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1790   int SPFI = StackPtrFI->getIndex();
1791   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1792
1793   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1794   unsigned SlotSize = SlotVT.getSizeInBits();
1795   unsigned DestSize = DestVT.getSizeInBits();
1796   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1797   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1798
1799   // Emit a store to the stack slot.  Use a truncstore if the input value is
1800   // later than DestVT.
1801   SDValue Store;
1802
1803   if (SrcSize > SlotSize)
1804     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1805                               PtrInfo, SlotVT, false, false, SrcAlign);
1806   else {
1807     assert(SrcSize == SlotSize && "Invalid store");
1808     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1809                          PtrInfo, false, false, SrcAlign);
1810   }
1811
1812   // Result is a load from the stack slot.
1813   if (SlotSize == DestSize)
1814     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1815                        false, false, false, DestAlign);
1816
1817   assert(SlotSize < DestSize && "Unknown extension!");
1818   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1819                         PtrInfo, SlotVT, false, false, DestAlign);
1820 }
1821
1822 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1823   SDLoc dl(Node);
1824   // Create a vector sized/aligned stack slot, store the value to element #0,
1825   // then load the whole vector back out.
1826   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1827
1828   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1829   int SPFI = StackPtrFI->getIndex();
1830
1831   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1832                                  StackPtr,
1833                                  MachinePointerInfo::getFixedStack(SPFI),
1834                                  Node->getValueType(0).getVectorElementType(),
1835                                  false, false, 0);
1836   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1837                      MachinePointerInfo::getFixedStack(SPFI),
1838                      false, false, false, 0);
1839 }
1840
1841 static bool
1842 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1843                      const TargetLowering &TLI, SDValue &Res) {
1844   unsigned NumElems = Node->getNumOperands();
1845   SDLoc dl(Node);
1846   EVT VT = Node->getValueType(0);
1847
1848   // Try to group the scalars into pairs, shuffle the pairs together, then
1849   // shuffle the pairs of pairs together, etc. until the vector has
1850   // been built. This will work only if all of the necessary shuffle masks
1851   // are legal.
1852
1853   // We do this in two phases; first to check the legality of the shuffles,
1854   // and next, assuming that all shuffles are legal, to create the new nodes.
1855   for (int Phase = 0; Phase < 2; ++Phase) {
1856     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1857                                                                NewIntermedVals;
1858     for (unsigned i = 0; i < NumElems; ++i) {
1859       SDValue V = Node->getOperand(i);
1860       if (V.getOpcode() == ISD::UNDEF)
1861         continue;
1862
1863       SDValue Vec;
1864       if (Phase)
1865         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1866       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1867     }
1868
1869     while (IntermedVals.size() > 2) {
1870       NewIntermedVals.clear();
1871       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1872         // This vector and the next vector are shuffled together (simply to
1873         // append the one to the other).
1874         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1875
1876         SmallVector<int, 16> FinalIndices;
1877         FinalIndices.reserve(IntermedVals[i].second.size() +
1878                              IntermedVals[i+1].second.size());
1879
1880         int k = 0;
1881         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1882              ++j, ++k) {
1883           ShuffleVec[k] = j;
1884           FinalIndices.push_back(IntermedVals[i].second[j]);
1885         }
1886         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1887              ++j, ++k) {
1888           ShuffleVec[k] = NumElems + j;
1889           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1890         }
1891
1892         SDValue Shuffle;
1893         if (Phase)
1894           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1895                                          IntermedVals[i+1].first,
1896                                          ShuffleVec.data());
1897         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1898           return false;
1899         NewIntermedVals.push_back(std::make_pair(Shuffle, FinalIndices));
1900       }
1901
1902       // If we had an odd number of defined values, then append the last
1903       // element to the array of new vectors.
1904       if ((IntermedVals.size() & 1) != 0)
1905         NewIntermedVals.push_back(IntermedVals.back());
1906
1907       IntermedVals.swap(NewIntermedVals);
1908     }
1909
1910     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1911            "Invalid number of intermediate vectors");
1912     SDValue Vec1 = IntermedVals[0].first;
1913     SDValue Vec2;
1914     if (IntermedVals.size() > 1)
1915       Vec2 = IntermedVals[1].first;
1916     else if (Phase)
1917       Vec2 = DAG.getUNDEF(VT);
1918
1919     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1920     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1921       ShuffleVec[IntermedVals[0].second[i]] = i;
1922     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1923       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1924
1925     if (Phase)
1926       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1927     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1928       return false;
1929   }
1930
1931   return true;
1932 }
1933
1934 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1935 /// support the operation, but do support the resultant vector type.
1936 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1937   unsigned NumElems = Node->getNumOperands();
1938   SDValue Value1, Value2;
1939   SDLoc dl(Node);
1940   EVT VT = Node->getValueType(0);
1941   EVT OpVT = Node->getOperand(0).getValueType();
1942   EVT EltVT = VT.getVectorElementType();
1943
1944   // If the only non-undef value is the low element, turn this into a
1945   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1946   bool isOnlyLowElement = true;
1947   bool MoreThanTwoValues = false;
1948   bool isConstant = true;
1949   for (unsigned i = 0; i < NumElems; ++i) {
1950     SDValue V = Node->getOperand(i);
1951     if (V.getOpcode() == ISD::UNDEF)
1952       continue;
1953     if (i > 0)
1954       isOnlyLowElement = false;
1955     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1956       isConstant = false;
1957
1958     if (!Value1.getNode()) {
1959       Value1 = V;
1960     } else if (!Value2.getNode()) {
1961       if (V != Value1)
1962         Value2 = V;
1963     } else if (V != Value1 && V != Value2) {
1964       MoreThanTwoValues = true;
1965     }
1966   }
1967
1968   if (!Value1.getNode())
1969     return DAG.getUNDEF(VT);
1970
1971   if (isOnlyLowElement)
1972     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1973
1974   // If all elements are constants, create a load from the constant pool.
1975   if (isConstant) {
1976     SmallVector<Constant*, 16> CV;
1977     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1978       if (ConstantFPSDNode *V =
1979           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1980         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1981       } else if (ConstantSDNode *V =
1982                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1983         if (OpVT==EltVT)
1984           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1985         else {
1986           // If OpVT and EltVT don't match, EltVT is not legal and the
1987           // element values have been promoted/truncated earlier.  Undo this;
1988           // we don't want a v16i8 to become a v16i32 for example.
1989           const ConstantInt *CI = V->getConstantIntValue();
1990           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1991                                         CI->getZExtValue()));
1992         }
1993       } else {
1994         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1995         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1996         CV.push_back(UndefValue::get(OpNTy));
1997       }
1998     }
1999     Constant *CP = ConstantVector::get(CV);
2000     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
2001     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2002     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
2003                        MachinePointerInfo::getConstantPool(),
2004                        false, false, false, Alignment);
2005   }
2006
2007   SmallSet<SDValue, 16> DefinedValues;
2008   for (unsigned i = 0; i < NumElems; ++i) {
2009     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
2010       continue;
2011     DefinedValues.insert(Node->getOperand(i));
2012   }
2013
2014   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
2015     if (!MoreThanTwoValues) {
2016       SmallVector<int, 8> ShuffleVec(NumElems, -1);
2017       for (unsigned i = 0; i < NumElems; ++i) {
2018         SDValue V = Node->getOperand(i);
2019         if (V.getOpcode() == ISD::UNDEF)
2020           continue;
2021         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2022       }
2023       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2024         // Get the splatted value into the low element of a vector register.
2025         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2026         SDValue Vec2;
2027         if (Value2.getNode())
2028           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2029         else
2030           Vec2 = DAG.getUNDEF(VT);
2031
2032         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2033         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2034       }
2035     } else {
2036       SDValue Res;
2037       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2038         return Res;
2039     }
2040   }
2041
2042   // Otherwise, we can't handle this case efficiently.
2043   return ExpandVectorBuildThroughStack(Node);
2044 }
2045
2046 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
2047 // does not fit into a register, return the lo part and set the hi part to the
2048 // by-reg argument.  If it does fit into a single register, return the result
2049 // and leave the Hi part unset.
2050 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2051                                             bool isSigned) {
2052   TargetLowering::ArgListTy Args;
2053   TargetLowering::ArgListEntry Entry;
2054   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2055     EVT ArgVT = Node->getOperand(i).getValueType();
2056     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2057     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2058     Entry.isSExt = isSigned;
2059     Entry.isZExt = !isSigned;
2060     Args.push_back(Entry);
2061   }
2062   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2063                                          TLI.getPointerTy());
2064
2065   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2066
2067   // By default, the input chain to this libcall is the entry node of the
2068   // function. If the libcall is going to be emitted as a tail call then
2069   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2070   // node which is being folded has a non-entry input chain.
2071   SDValue InChain = DAG.getEntryNode();
2072
2073   // isTailCall may be true since the callee does not reference caller stack
2074   // frame. Check if it's in the right position.
2075   SDValue TCChain = InChain;
2076   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2077   if (isTailCall)
2078     InChain = TCChain;
2079
2080   TargetLowering::CallLoweringInfo CLI(DAG);
2081   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2082     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2083     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2084
2085   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2086
2087   if (!CallInfo.second.getNode())
2088     // It's a tailcall, return the chain (which is the DAG root).
2089     return DAG.getRoot();
2090
2091   return CallInfo.first;
2092 }
2093
2094 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
2095 /// and returning a result of type RetVT.
2096 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2097                                             const SDValue *Ops, unsigned NumOps,
2098                                             bool isSigned, SDLoc dl) {
2099   TargetLowering::ArgListTy Args;
2100   Args.reserve(NumOps);
2101
2102   TargetLowering::ArgListEntry Entry;
2103   for (unsigned i = 0; i != NumOps; ++i) {
2104     Entry.Node = Ops[i];
2105     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2106     Entry.isSExt = isSigned;
2107     Entry.isZExt = !isSigned;
2108     Args.push_back(Entry);
2109   }
2110   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2111                                          TLI.getPointerTy());
2112
2113   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2114
2115   TargetLowering::CallLoweringInfo CLI(DAG);
2116   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2117     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2118     .setSExtResult(isSigned).setZExtResult(!isSigned);
2119
2120   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2121
2122   return CallInfo.first;
2123 }
2124
2125 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
2126 // ExpandLibCall except that the first operand is the in-chain.
2127 std::pair<SDValue, SDValue>
2128 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2129                                          SDNode *Node,
2130                                          bool isSigned) {
2131   SDValue InChain = Node->getOperand(0);
2132
2133   TargetLowering::ArgListTy Args;
2134   TargetLowering::ArgListEntry Entry;
2135   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2136     EVT ArgVT = Node->getOperand(i).getValueType();
2137     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2138     Entry.Node = Node->getOperand(i);
2139     Entry.Ty = ArgTy;
2140     Entry.isSExt = isSigned;
2141     Entry.isZExt = !isSigned;
2142     Args.push_back(Entry);
2143   }
2144   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2145                                          TLI.getPointerTy());
2146
2147   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2148
2149   TargetLowering::CallLoweringInfo CLI(DAG);
2150   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2151     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2152     .setSExtResult(isSigned).setZExtResult(!isSigned);
2153
2154   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2155
2156   return CallInfo;
2157 }
2158
2159 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2160                                               RTLIB::Libcall Call_F32,
2161                                               RTLIB::Libcall Call_F64,
2162                                               RTLIB::Libcall Call_F80,
2163                                               RTLIB::Libcall Call_F128,
2164                                               RTLIB::Libcall Call_PPCF128) {
2165   RTLIB::Libcall LC;
2166   switch (Node->getSimpleValueType(0).SimpleTy) {
2167   default: llvm_unreachable("Unexpected request for libcall!");
2168   case MVT::f32: LC = Call_F32; break;
2169   case MVT::f64: LC = Call_F64; break;
2170   case MVT::f80: LC = Call_F80; break;
2171   case MVT::f128: LC = Call_F128; break;
2172   case MVT::ppcf128: LC = Call_PPCF128; break;
2173   }
2174   return ExpandLibCall(LC, Node, false);
2175 }
2176
2177 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2178                                                RTLIB::Libcall Call_I8,
2179                                                RTLIB::Libcall Call_I16,
2180                                                RTLIB::Libcall Call_I32,
2181                                                RTLIB::Libcall Call_I64,
2182                                                RTLIB::Libcall Call_I128) {
2183   RTLIB::Libcall LC;
2184   switch (Node->getSimpleValueType(0).SimpleTy) {
2185   default: llvm_unreachable("Unexpected request for libcall!");
2186   case MVT::i8:   LC = Call_I8; break;
2187   case MVT::i16:  LC = Call_I16; break;
2188   case MVT::i32:  LC = Call_I32; break;
2189   case MVT::i64:  LC = Call_I64; break;
2190   case MVT::i128: LC = Call_I128; break;
2191   }
2192   return ExpandLibCall(LC, Node, isSigned);
2193 }
2194
2195 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
2196 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2197                                      const TargetLowering &TLI) {
2198   RTLIB::Libcall LC;
2199   switch (Node->getSimpleValueType(0).SimpleTy) {
2200   default: llvm_unreachable("Unexpected request for libcall!");
2201   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2202   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2203   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2204   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2205   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2206   }
2207
2208   return TLI.getLibcallName(LC) != nullptr;
2209 }
2210
2211 /// useDivRem - Only issue divrem libcall if both quotient and remainder are
2212 /// needed.
2213 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2214   // The other use might have been replaced with a divrem already.
2215   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2216   unsigned OtherOpcode = 0;
2217   if (isSigned)
2218     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2219   else
2220     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2221
2222   SDValue Op0 = Node->getOperand(0);
2223   SDValue Op1 = Node->getOperand(1);
2224   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2225          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2226     SDNode *User = *UI;
2227     if (User == Node)
2228       continue;
2229     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2230         User->getOperand(0) == Op0 &&
2231         User->getOperand(1) == Op1)
2232       return true;
2233   }
2234   return false;
2235 }
2236
2237 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
2238 /// pairs.
2239 void
2240 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2241                                           SmallVectorImpl<SDValue> &Results) {
2242   unsigned Opcode = Node->getOpcode();
2243   bool isSigned = Opcode == ISD::SDIVREM;
2244
2245   RTLIB::Libcall LC;
2246   switch (Node->getSimpleValueType(0).SimpleTy) {
2247   default: llvm_unreachable("Unexpected request for libcall!");
2248   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2249   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2250   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2251   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2252   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2253   }
2254
2255   // The input chain to this libcall is the entry node of the function.
2256   // Legalizing the call will automatically add the previous call to the
2257   // dependence.
2258   SDValue InChain = DAG.getEntryNode();
2259
2260   EVT RetVT = Node->getValueType(0);
2261   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2262
2263   TargetLowering::ArgListTy Args;
2264   TargetLowering::ArgListEntry Entry;
2265   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2266     EVT ArgVT = Node->getOperand(i).getValueType();
2267     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2268     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2269     Entry.isSExt = isSigned;
2270     Entry.isZExt = !isSigned;
2271     Args.push_back(Entry);
2272   }
2273
2274   // Also pass the return address of the remainder.
2275   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2276   Entry.Node = FIPtr;
2277   Entry.Ty = RetTy->getPointerTo();
2278   Entry.isSExt = isSigned;
2279   Entry.isZExt = !isSigned;
2280   Args.push_back(Entry);
2281
2282   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2283                                          TLI.getPointerTy());
2284
2285   SDLoc dl(Node);
2286   TargetLowering::CallLoweringInfo CLI(DAG);
2287   CLI.setDebugLoc(dl).setChain(InChain)
2288     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2289     .setSExtResult(isSigned).setZExtResult(!isSigned);
2290
2291   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2292
2293   // Remainder is loaded back from the stack frame.
2294   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2295                             MachinePointerInfo(), false, false, false, 0);
2296   Results.push_back(CallInfo.first);
2297   Results.push_back(Rem);
2298 }
2299
2300 /// isSinCosLibcallAvailable - Return true if sincos libcall is available.
2301 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2302   RTLIB::Libcall LC;
2303   switch (Node->getSimpleValueType(0).SimpleTy) {
2304   default: llvm_unreachable("Unexpected request for libcall!");
2305   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2306   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2307   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2308   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2309   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2310   }
2311   return TLI.getLibcallName(LC) != nullptr;
2312 }
2313
2314 /// canCombineSinCosLibcall - Return true if sincos libcall is available and
2315 /// can be used to combine sin and cos.
2316 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2317                                     const TargetMachine &TM) {
2318   if (!isSinCosLibcallAvailable(Node, TLI))
2319     return false;
2320   // GNU sin/cos functions set errno while sincos does not. Therefore
2321   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2322   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2323   if (isGNU && !TM.Options.UnsafeFPMath)
2324     return false;
2325   return true;
2326 }
2327
2328 /// useSinCos - Only issue sincos libcall if both sin and cos are
2329 /// needed.
2330 static bool useSinCos(SDNode *Node) {
2331   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2332     ? ISD::FCOS : ISD::FSIN;
2333
2334   SDValue Op0 = Node->getOperand(0);
2335   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2336        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2337     SDNode *User = *UI;
2338     if (User == Node)
2339       continue;
2340     // The other user might have been turned into sincos already.
2341     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2342       return true;
2343   }
2344   return false;
2345 }
2346
2347 /// ExpandSinCosLibCall - Issue libcalls to sincos to compute sin / cos
2348 /// pairs.
2349 void
2350 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2351                                           SmallVectorImpl<SDValue> &Results) {
2352   RTLIB::Libcall LC;
2353   switch (Node->getSimpleValueType(0).SimpleTy) {
2354   default: llvm_unreachable("Unexpected request for libcall!");
2355   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2356   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2357   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2358   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2359   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2360   }
2361
2362   // The input chain to this libcall is the entry node of the function.
2363   // Legalizing the call will automatically add the previous call to the
2364   // dependence.
2365   SDValue InChain = DAG.getEntryNode();
2366
2367   EVT RetVT = Node->getValueType(0);
2368   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2369
2370   TargetLowering::ArgListTy Args;
2371   TargetLowering::ArgListEntry Entry;
2372
2373   // Pass the argument.
2374   Entry.Node = Node->getOperand(0);
2375   Entry.Ty = RetTy;
2376   Entry.isSExt = false;
2377   Entry.isZExt = false;
2378   Args.push_back(Entry);
2379
2380   // Pass the return address of sin.
2381   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2382   Entry.Node = SinPtr;
2383   Entry.Ty = RetTy->getPointerTo();
2384   Entry.isSExt = false;
2385   Entry.isZExt = false;
2386   Args.push_back(Entry);
2387
2388   // Also pass the return address of the cos.
2389   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2390   Entry.Node = CosPtr;
2391   Entry.Ty = RetTy->getPointerTo();
2392   Entry.isSExt = false;
2393   Entry.isZExt = false;
2394   Args.push_back(Entry);
2395
2396   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2397                                          TLI.getPointerTy());
2398
2399   SDLoc dl(Node);
2400   TargetLowering::CallLoweringInfo CLI(DAG);
2401   CLI.setDebugLoc(dl).setChain(InChain)
2402     .setCallee(TLI.getLibcallCallingConv(LC),
2403                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2404
2405   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2406
2407   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2408                                 MachinePointerInfo(), false, false, false, 0));
2409   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2410                                 MachinePointerInfo(), false, false, false, 0));
2411 }
2412
2413 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
2414 /// INT_TO_FP operation of the specified operand when the target requests that
2415 /// we expand it.  At this point, we know that the result and operand types are
2416 /// legal for the target.
2417 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2418                                                    SDValue Op0,
2419                                                    EVT DestVT,
2420                                                    SDLoc dl) {
2421   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2422     // simple 32-bit [signed|unsigned] integer to float/double expansion
2423
2424     // Get the stack frame index of a 8 byte buffer.
2425     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2426
2427     // word offset constant for Hi/Lo address computation
2428     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2429     // set up Hi and Lo (into buffer) address based on endian
2430     SDValue Hi = StackSlot;
2431     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2432                              StackSlot, WordOff);
2433     if (TLI.isLittleEndian())
2434       std::swap(Hi, Lo);
2435
2436     // if signed map to unsigned space
2437     SDValue Op0Mapped;
2438     if (isSigned) {
2439       // constant used to invert sign bit (signed to unsigned mapping)
2440       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2441       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2442     } else {
2443       Op0Mapped = Op0;
2444     }
2445     // store the lo of the constructed double - based on integer input
2446     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2447                                   Op0Mapped, Lo, MachinePointerInfo(),
2448                                   false, false, 0);
2449     // initial hi portion of constructed double
2450     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2451     // store the hi of the constructed double - biased exponent
2452     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2453                                   MachinePointerInfo(),
2454                                   false, false, 0);
2455     // load the constructed double
2456     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2457                                MachinePointerInfo(), false, false, false, 0);
2458     // FP constant to bias correct the final result
2459     SDValue Bias = DAG.getConstantFP(isSigned ?
2460                                      BitsToDouble(0x4330000080000000ULL) :
2461                                      BitsToDouble(0x4330000000000000ULL),
2462                                      MVT::f64);
2463     // subtract the bias
2464     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2465     // final result
2466     SDValue Result;
2467     // handle final rounding
2468     if (DestVT == MVT::f64) {
2469       // do nothing
2470       Result = Sub;
2471     } else if (DestVT.bitsLT(MVT::f64)) {
2472       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2473                            DAG.getIntPtrConstant(0));
2474     } else if (DestVT.bitsGT(MVT::f64)) {
2475       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2476     }
2477     return Result;
2478   }
2479   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2480   // Code below here assumes !isSigned without checking again.
2481
2482   // Implementation of unsigned i64 to f64 following the algorithm in
2483   // __floatundidf in compiler_rt. This implementation has the advantage
2484   // of performing rounding correctly, both in the default rounding mode
2485   // and in all alternate rounding modes.
2486   // TODO: Generalize this for use with other types.
2487   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2488     SDValue TwoP52 =
2489       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2490     SDValue TwoP84PlusTwoP52 =
2491       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2492     SDValue TwoP84 =
2493       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2494
2495     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2496     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2497                              DAG.getConstant(32, MVT::i64));
2498     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2499     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2500     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2501     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2502     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2503                                 TwoP84PlusTwoP52);
2504     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2505   }
2506
2507   // Implementation of unsigned i64 to f32.
2508   // TODO: Generalize this for use with other types.
2509   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2510     // For unsigned conversions, convert them to signed conversions using the
2511     // algorithm from the x86_64 __floatundidf in compiler_rt.
2512     if (!isSigned) {
2513       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2514
2515       SDValue ShiftConst =
2516           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2517       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2518       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2519       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2520       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2521
2522       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2523       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2524
2525       // TODO: This really should be implemented using a branch rather than a
2526       // select.  We happen to get lucky and machinesink does the right
2527       // thing most of the time.  This would be a good candidate for a
2528       //pseudo-op, or, even better, for whole-function isel.
2529       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2530         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2531       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2532     }
2533
2534     // Otherwise, implement the fully general conversion.
2535
2536     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2537          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2538     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2539          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2540     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2541          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2542     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2543                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2544     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2545     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2546                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2547                    ISD::SETUGE);
2548     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2549     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2550
2551     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2552                              DAG.getConstant(32, SHVT));
2553     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2554     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2555     SDValue TwoP32 =
2556       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2557     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2558     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2559     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2560     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2561     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2562                        DAG.getIntPtrConstant(0));
2563   }
2564
2565   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2566
2567   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2568                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2569                                  ISD::SETLT);
2570   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2571   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2572                                     SignSet, Four, Zero);
2573
2574   // If the sign bit of the integer is set, the large number will be treated
2575   // as a negative number.  To counteract this, the dynamic code adds an
2576   // offset depending on the data type.
2577   uint64_t FF;
2578   switch (Op0.getSimpleValueType().SimpleTy) {
2579   default: llvm_unreachable("Unsupported integer type!");
2580   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2581   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2582   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2583   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2584   }
2585   if (TLI.isLittleEndian()) FF <<= 32;
2586   Constant *FudgeFactor = ConstantInt::get(
2587                                        Type::getInt64Ty(*DAG.getContext()), FF);
2588
2589   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2590   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2591   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2592   Alignment = std::min(Alignment, 4u);
2593   SDValue FudgeInReg;
2594   if (DestVT == MVT::f32)
2595     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2596                              MachinePointerInfo::getConstantPool(),
2597                              false, false, false, Alignment);
2598   else {
2599     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2600                                   DAG.getEntryNode(), CPIdx,
2601                                   MachinePointerInfo::getConstantPool(),
2602                                   MVT::f32, false, false, Alignment);
2603     HandleSDNode Handle(Load);
2604     LegalizeOp(Load.getNode());
2605     FudgeInReg = Handle.getValue();
2606   }
2607
2608   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2609 }
2610
2611 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2612 /// *INT_TO_FP operation of the specified operand when the target requests that
2613 /// we promote it.  At this point, we know that the result and operand types are
2614 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2615 /// operation that takes a larger input.
2616 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2617                                                     EVT DestVT,
2618                                                     bool isSigned,
2619                                                     SDLoc dl) {
2620   // First step, figure out the appropriate *INT_TO_FP operation to use.
2621   EVT NewInTy = LegalOp.getValueType();
2622
2623   unsigned OpToUse = 0;
2624
2625   // Scan for the appropriate larger type to use.
2626   while (1) {
2627     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2628     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2629
2630     // If the target supports SINT_TO_FP of this type, use it.
2631     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2632       OpToUse = ISD::SINT_TO_FP;
2633       break;
2634     }
2635     if (isSigned) continue;
2636
2637     // If the target supports UINT_TO_FP of this type, use it.
2638     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2639       OpToUse = ISD::UINT_TO_FP;
2640       break;
2641     }
2642
2643     // Otherwise, try a larger type.
2644   }
2645
2646   // Okay, we found the operation and type to use.  Zero extend our input to the
2647   // desired type then run the operation on it.
2648   return DAG.getNode(OpToUse, dl, DestVT,
2649                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2650                                  dl, NewInTy, LegalOp));
2651 }
2652
2653 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2654 /// FP_TO_*INT operation of the specified operand when the target requests that
2655 /// we promote it.  At this point, we know that the result and operand types are
2656 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2657 /// operation that returns a larger result.
2658 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2659                                                     EVT DestVT,
2660                                                     bool isSigned,
2661                                                     SDLoc dl) {
2662   // First step, figure out the appropriate FP_TO*INT operation to use.
2663   EVT NewOutTy = DestVT;
2664
2665   unsigned OpToUse = 0;
2666
2667   // Scan for the appropriate larger type to use.
2668   while (1) {
2669     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2670     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2671
2672     // A larger signed type can hold all unsigned values of the requested type,
2673     // so using FP_TO_SINT is valid
2674     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2675       OpToUse = ISD::FP_TO_SINT;
2676       break;
2677     }
2678
2679     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2680     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2681       OpToUse = ISD::FP_TO_UINT;
2682       break;
2683     }
2684
2685     // Otherwise, try a larger type.
2686   }
2687
2688
2689   // Okay, we found the operation and type to use.
2690   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2691
2692   // Truncate the result of the extended FP_TO_*INT operation to the desired
2693   // size.
2694   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2695 }
2696
2697 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2698 ///
2699 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2700   EVT VT = Op.getValueType();
2701   EVT SHVT = TLI.getShiftAmountTy(VT);
2702   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2703   switch (VT.getSimpleVT().SimpleTy) {
2704   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2705   case MVT::i16:
2706     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2707     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2708     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2709   case MVT::i32:
2710     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2711     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2712     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2713     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2714     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2715     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2716     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2717     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2718     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2719   case MVT::i64:
2720     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2721     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2722     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2723     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2724     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2725     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2726     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2727     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2728     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2729     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2730     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2731     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2732     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2733     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2734     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2735     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2736     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2737     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2738     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2739     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2740     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2741   }
2742 }
2743
2744 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2745 ///
2746 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2747                                              SDLoc dl) {
2748   switch (Opc) {
2749   default: llvm_unreachable("Cannot expand this yet!");
2750   case ISD::CTPOP: {
2751     EVT VT = Op.getValueType();
2752     EVT ShVT = TLI.getShiftAmountTy(VT);
2753     unsigned Len = VT.getSizeInBits();
2754
2755     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2756            "CTPOP not implemented for this type.");
2757
2758     // This is the "best" algorithm from
2759     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2760
2761     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2762     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2763     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2764     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2765
2766     // v = v - ((v >> 1) & 0x55555555...)
2767     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2768                      DAG.getNode(ISD::AND, dl, VT,
2769                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2770                                              DAG.getConstant(1, ShVT)),
2771                                  Mask55));
2772     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2773     Op = DAG.getNode(ISD::ADD, dl, VT,
2774                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2775                      DAG.getNode(ISD::AND, dl, VT,
2776                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2777                                              DAG.getConstant(2, ShVT)),
2778                                  Mask33));
2779     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2780     Op = DAG.getNode(ISD::AND, dl, VT,
2781                      DAG.getNode(ISD::ADD, dl, VT, Op,
2782                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2783                                              DAG.getConstant(4, ShVT))),
2784                      Mask0F);
2785     // v = (v * 0x01010101...) >> (Len - 8)
2786     Op = DAG.getNode(ISD::SRL, dl, VT,
2787                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2788                      DAG.getConstant(Len - 8, ShVT));
2789
2790     return Op;
2791   }
2792   case ISD::CTLZ_ZERO_UNDEF:
2793     // This trivially expands to CTLZ.
2794     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2795   case ISD::CTLZ: {
2796     // for now, we do this:
2797     // x = x | (x >> 1);
2798     // x = x | (x >> 2);
2799     // ...
2800     // x = x | (x >>16);
2801     // x = x | (x >>32); // for 64-bit input
2802     // return popcount(~x);
2803     //
2804     // but see also: http://www.hackersdelight.org/HDcode/nlz.cc
2805     EVT VT = Op.getValueType();
2806     EVT ShVT = TLI.getShiftAmountTy(VT);
2807     unsigned len = VT.getSizeInBits();
2808     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2809       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2810       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2811                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2812     }
2813     Op = DAG.getNOT(dl, Op, VT);
2814     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2815   }
2816   case ISD::CTTZ_ZERO_UNDEF:
2817     // This trivially expands to CTTZ.
2818     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2819   case ISD::CTTZ: {
2820     // for now, we use: { return popcount(~x & (x - 1)); }
2821     // unless the target has ctlz but not ctpop, in which case we use:
2822     // { return 32 - nlz(~x & (x-1)); }
2823     // see also http://www.hackersdelight.org/HDcode/ntz.cc
2824     EVT VT = Op.getValueType();
2825     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2826                                DAG.getNOT(dl, Op, VT),
2827                                DAG.getNode(ISD::SUB, dl, VT, Op,
2828                                            DAG.getConstant(1, VT)));
2829     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2830     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2831         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2832       return DAG.getNode(ISD::SUB, dl, VT,
2833                          DAG.getConstant(VT.getSizeInBits(), VT),
2834                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2835     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2836   }
2837   }
2838 }
2839
2840 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2841   unsigned Opc = Node->getOpcode();
2842   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2843   RTLIB::Libcall LC;
2844
2845   switch (Opc) {
2846   default:
2847     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2848   case ISD::ATOMIC_SWAP:
2849     switch (VT.SimpleTy) {
2850     default: llvm_unreachable("Unexpected value type for atomic!");
2851     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2852     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2853     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2854     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2855     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2856     }
2857     break;
2858   case ISD::ATOMIC_CMP_SWAP:
2859     switch (VT.SimpleTy) {
2860     default: llvm_unreachable("Unexpected value type for atomic!");
2861     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2862     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2863     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2864     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2865     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2866     }
2867     break;
2868   case ISD::ATOMIC_LOAD_ADD:
2869     switch (VT.SimpleTy) {
2870     default: llvm_unreachable("Unexpected value type for atomic!");
2871     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2872     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2873     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2874     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2875     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2876     }
2877     break;
2878   case ISD::ATOMIC_LOAD_SUB:
2879     switch (VT.SimpleTy) {
2880     default: llvm_unreachable("Unexpected value type for atomic!");
2881     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2882     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2883     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2884     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2885     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2886     }
2887     break;
2888   case ISD::ATOMIC_LOAD_AND:
2889     switch (VT.SimpleTy) {
2890     default: llvm_unreachable("Unexpected value type for atomic!");
2891     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2892     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2893     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2894     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2895     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2896     }
2897     break;
2898   case ISD::ATOMIC_LOAD_OR:
2899     switch (VT.SimpleTy) {
2900     default: llvm_unreachable("Unexpected value type for atomic!");
2901     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2902     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2903     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2904     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2905     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2906     }
2907     break;
2908   case ISD::ATOMIC_LOAD_XOR:
2909     switch (VT.SimpleTy) {
2910     default: llvm_unreachable("Unexpected value type for atomic!");
2911     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2912     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2913     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2914     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2915     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2916     }
2917     break;
2918   case ISD::ATOMIC_LOAD_NAND:
2919     switch (VT.SimpleTy) {
2920     default: llvm_unreachable("Unexpected value type for atomic!");
2921     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2922     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2923     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2924     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2925     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2926     }
2927     break;
2928   case ISD::ATOMIC_LOAD_MAX:
2929     switch (VT.SimpleTy) {
2930     default: llvm_unreachable("Unexpected value type for atomic!");
2931     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2932     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2933     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2934     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2935     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2936     }
2937     break;
2938   case ISD::ATOMIC_LOAD_UMAX:
2939     switch (VT.SimpleTy) {
2940     default: llvm_unreachable("Unexpected value type for atomic!");
2941     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2942     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2943     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2944     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2945     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2946     }
2947     break;
2948   case ISD::ATOMIC_LOAD_MIN:
2949     switch (VT.SimpleTy) {
2950     default: llvm_unreachable("Unexpected value type for atomic!");
2951     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2952     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2953     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2954     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2955     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2956     }
2957     break;
2958   case ISD::ATOMIC_LOAD_UMIN:
2959     switch (VT.SimpleTy) {
2960     default: llvm_unreachable("Unexpected value type for atomic!");
2961     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2962     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2963     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2964     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2965     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2966     }
2967     break;
2968   }
2969
2970   return ExpandChainLibCall(LC, Node, false);
2971 }
2972
2973 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2974   SmallVector<SDValue, 8> Results;
2975   SDLoc dl(Node);
2976   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2977   bool NeedInvert;
2978   switch (Node->getOpcode()) {
2979   case ISD::CTPOP:
2980   case ISD::CTLZ:
2981   case ISD::CTLZ_ZERO_UNDEF:
2982   case ISD::CTTZ:
2983   case ISD::CTTZ_ZERO_UNDEF:
2984     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2985     Results.push_back(Tmp1);
2986     break;
2987   case ISD::BSWAP:
2988     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2989     break;
2990   case ISD::FRAMEADDR:
2991   case ISD::RETURNADDR:
2992   case ISD::FRAME_TO_ARGS_OFFSET:
2993     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2994     break;
2995   case ISD::FLT_ROUNDS_:
2996     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2997     break;
2998   case ISD::EH_RETURN:
2999   case ISD::EH_LABEL:
3000   case ISD::PREFETCH:
3001   case ISD::VAEND:
3002   case ISD::EH_SJLJ_LONGJMP:
3003     // If the target didn't expand these, there's nothing to do, so just
3004     // preserve the chain and be done.
3005     Results.push_back(Node->getOperand(0));
3006     break;
3007   case ISD::EH_SJLJ_SETJMP:
3008     // If the target didn't expand this, just return 'zero' and preserve the
3009     // chain.
3010     Results.push_back(DAG.getConstant(0, MVT::i32));
3011     Results.push_back(Node->getOperand(0));
3012     break;
3013   case ISD::ATOMIC_FENCE: {
3014     // If the target didn't lower this, lower it to '__sync_synchronize()' call
3015     // FIXME: handle "fence singlethread" more efficiently.
3016     TargetLowering::ArgListTy Args;
3017
3018     TargetLowering::CallLoweringInfo CLI(DAG);
3019     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3020       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3021                  DAG.getExternalSymbol("__sync_synchronize",
3022                  TLI.getPointerTy()), std::move(Args), 0);
3023
3024     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3025
3026     Results.push_back(CallResult.second);
3027     break;
3028   }
3029   case ISD::ATOMIC_LOAD: {
3030     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
3031     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
3032     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3033     SDValue Swap = DAG.getAtomicCmpSwap(
3034         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3035         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
3036         cast<AtomicSDNode>(Node)->getMemOperand(),
3037         cast<AtomicSDNode>(Node)->getOrdering(),
3038         cast<AtomicSDNode>(Node)->getOrdering(),
3039         cast<AtomicSDNode>(Node)->getSynchScope());
3040     Results.push_back(Swap.getValue(0));
3041     Results.push_back(Swap.getValue(1));
3042     break;
3043   }
3044   case ISD::ATOMIC_STORE: {
3045     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
3046     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
3047                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
3048                                  Node->getOperand(0),
3049                                  Node->getOperand(1), Node->getOperand(2),
3050                                  cast<AtomicSDNode>(Node)->getMemOperand(),
3051                                  cast<AtomicSDNode>(Node)->getOrdering(),
3052                                  cast<AtomicSDNode>(Node)->getSynchScope());
3053     Results.push_back(Swap.getValue(1));
3054     break;
3055   }
3056   // By default, atomic intrinsics are marked Legal and lowered. Targets
3057   // which don't support them directly, however, may want libcalls, in which
3058   // case they mark them Expand, and we get here.
3059   case ISD::ATOMIC_SWAP:
3060   case ISD::ATOMIC_LOAD_ADD:
3061   case ISD::ATOMIC_LOAD_SUB:
3062   case ISD::ATOMIC_LOAD_AND:
3063   case ISD::ATOMIC_LOAD_OR:
3064   case ISD::ATOMIC_LOAD_XOR:
3065   case ISD::ATOMIC_LOAD_NAND:
3066   case ISD::ATOMIC_LOAD_MIN:
3067   case ISD::ATOMIC_LOAD_MAX:
3068   case ISD::ATOMIC_LOAD_UMIN:
3069   case ISD::ATOMIC_LOAD_UMAX:
3070   case ISD::ATOMIC_CMP_SWAP: {
3071     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
3072     Results.push_back(Tmp.first);
3073     Results.push_back(Tmp.second);
3074     break;
3075   }
3076   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
3077     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
3078     // splits out the success value as a comparison. Expanding the resulting
3079     // ATOMIC_CMP_SWAP will produce a libcall.
3080     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3081     SDValue Res = DAG.getAtomicCmpSwap(
3082         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3083         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
3084         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
3085         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
3086         cast<AtomicSDNode>(Node)->getFailureOrdering(),
3087         cast<AtomicSDNode>(Node)->getSynchScope());
3088
3089     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
3090                                    Res, Node->getOperand(2), ISD::SETEQ);
3091
3092     Results.push_back(Res.getValue(0));
3093     Results.push_back(Success);
3094     Results.push_back(Res.getValue(1));
3095     break;
3096   }
3097   case ISD::DYNAMIC_STACKALLOC:
3098     ExpandDYNAMIC_STACKALLOC(Node, Results);
3099     break;
3100   case ISD::MERGE_VALUES:
3101     for (unsigned i = 0; i < Node->getNumValues(); i++)
3102       Results.push_back(Node->getOperand(i));
3103     break;
3104   case ISD::UNDEF: {
3105     EVT VT = Node->getValueType(0);
3106     if (VT.isInteger())
3107       Results.push_back(DAG.getConstant(0, VT));
3108     else {
3109       assert(VT.isFloatingPoint() && "Unknown value type!");
3110       Results.push_back(DAG.getConstantFP(0, VT));
3111     }
3112     break;
3113   }
3114   case ISD::TRAP: {
3115     // If this operation is not supported, lower it to 'abort()' call
3116     TargetLowering::ArgListTy Args;
3117     TargetLowering::CallLoweringInfo CLI(DAG);
3118     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3119       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3120                  DAG.getExternalSymbol("abort", TLI.getPointerTy()),
3121                  std::move(Args), 0);
3122     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3123
3124     Results.push_back(CallResult.second);
3125     break;
3126   }
3127   case ISD::FP_ROUND:
3128   case ISD::BITCAST:
3129     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3130                             Node->getValueType(0), dl);
3131     Results.push_back(Tmp1);
3132     break;
3133   case ISD::FP_EXTEND:
3134     Tmp1 = EmitStackConvert(Node->getOperand(0),
3135                             Node->getOperand(0).getValueType(),
3136                             Node->getValueType(0), dl);
3137     Results.push_back(Tmp1);
3138     break;
3139   case ISD::SIGN_EXTEND_INREG: {
3140     // NOTE: we could fall back on load/store here too for targets without
3141     // SAR.  However, it is doubtful that any exist.
3142     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3143     EVT VT = Node->getValueType(0);
3144     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
3145     if (VT.isVector())
3146       ShiftAmountTy = VT;
3147     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3148                         ExtraVT.getScalarType().getSizeInBits();
3149     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
3150     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3151                        Node->getOperand(0), ShiftCst);
3152     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3153     Results.push_back(Tmp1);
3154     break;
3155   }
3156   case ISD::FP_ROUND_INREG: {
3157     // The only way we can lower this is to turn it into a TRUNCSTORE,
3158     // EXTLOAD pair, targeting a temporary location (a stack slot).
3159
3160     // NOTE: there is a choice here between constantly creating new stack
3161     // slots and always reusing the same one.  We currently always create
3162     // new ones, as reuse may inhibit scheduling.
3163     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3164     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3165                             Node->getValueType(0), dl);
3166     Results.push_back(Tmp1);
3167     break;
3168   }
3169   case ISD::SINT_TO_FP:
3170   case ISD::UINT_TO_FP:
3171     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3172                                 Node->getOperand(0), Node->getValueType(0), dl);
3173     Results.push_back(Tmp1);
3174     break;
3175   case ISD::FP_TO_SINT:
3176     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3177       Results.push_back(Tmp1);
3178     break;
3179   case ISD::FP_TO_UINT: {
3180     SDValue True, False;
3181     EVT VT =  Node->getOperand(0).getValueType();
3182     EVT NVT = Node->getValueType(0);
3183     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3184                 APInt::getNullValue(VT.getSizeInBits()));
3185     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3186     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3187     Tmp1 = DAG.getConstantFP(apf, VT);
3188     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3189                         Node->getOperand(0),
3190                         Tmp1, ISD::SETLT);
3191     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3192     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3193                         DAG.getNode(ISD::FSUB, dl, VT,
3194                                     Node->getOperand(0), Tmp1));
3195     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3196                         DAG.getConstant(x, NVT));
3197     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3198     Results.push_back(Tmp1);
3199     break;
3200   }
3201   case ISD::VAARG: {
3202     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3203     EVT VT = Node->getValueType(0);
3204     Tmp1 = Node->getOperand(0);
3205     Tmp2 = Node->getOperand(1);
3206     unsigned Align = Node->getConstantOperandVal(3);
3207
3208     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3209                                      MachinePointerInfo(V),
3210                                      false, false, false, 0);
3211     SDValue VAList = VAListLoad;
3212
3213     if (Align > TLI.getMinStackArgumentAlignment()) {
3214       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3215
3216       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3217                            DAG.getConstant(Align - 1,
3218                                            VAList.getValueType()));
3219
3220       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3221                            DAG.getConstant(-(int64_t)Align,
3222                                            VAList.getValueType()));
3223     }
3224
3225     // Increment the pointer, VAList, to the next vaarg
3226     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3227                        DAG.getConstant(TLI.getDataLayout()->
3228                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
3229                                        VAList.getValueType()));
3230     // Store the incremented VAList to the legalized pointer
3231     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3232                         MachinePointerInfo(V), false, false, 0);
3233     // Load the actual argument out of the pointer VAList
3234     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3235                                   false, false, false, 0));
3236     Results.push_back(Results[0].getValue(1));
3237     break;
3238   }
3239   case ISD::VACOPY: {
3240     // This defaults to loading a pointer from the input and storing it to the
3241     // output, returning the chain.
3242     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3243     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3244     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
3245                        Node->getOperand(2), MachinePointerInfo(VS),
3246                        false, false, false, 0);
3247     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3248                         MachinePointerInfo(VD), false, false, 0);
3249     Results.push_back(Tmp1);
3250     break;
3251   }
3252   case ISD::EXTRACT_VECTOR_ELT:
3253     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3254       // This must be an access of the only element.  Return it.
3255       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3256                          Node->getOperand(0));
3257     else
3258       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3259     Results.push_back(Tmp1);
3260     break;
3261   case ISD::EXTRACT_SUBVECTOR:
3262     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3263     break;
3264   case ISD::INSERT_SUBVECTOR:
3265     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3266     break;
3267   case ISD::CONCAT_VECTORS: {
3268     Results.push_back(ExpandVectorBuildThroughStack(Node));
3269     break;
3270   }
3271   case ISD::SCALAR_TO_VECTOR:
3272     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3273     break;
3274   case ISD::INSERT_VECTOR_ELT:
3275     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3276                                               Node->getOperand(1),
3277                                               Node->getOperand(2), dl));
3278     break;
3279   case ISD::VECTOR_SHUFFLE: {
3280     SmallVector<int, 32> NewMask;
3281     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3282
3283     EVT VT = Node->getValueType(0);
3284     EVT EltVT = VT.getVectorElementType();
3285     SDValue Op0 = Node->getOperand(0);
3286     SDValue Op1 = Node->getOperand(1);
3287     if (!TLI.isTypeLegal(EltVT)) {
3288
3289       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3290
3291       // BUILD_VECTOR operands are allowed to be wider than the element type.
3292       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3293       // it.
3294       if (NewEltVT.bitsLT(EltVT)) {
3295
3296         // Convert shuffle node.
3297         // If original node was v4i64 and the new EltVT is i32,
3298         // cast operands to v8i32 and re-build the mask.
3299
3300         // Calculate new VT, the size of the new VT should be equal to original.
3301         EVT NewVT =
3302             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3303                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3304         assert(NewVT.bitsEq(VT));
3305
3306         // cast operands to new VT
3307         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3308         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3309
3310         // Convert the shuffle mask
3311         unsigned int factor =
3312                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3313
3314         // EltVT gets smaller
3315         assert(factor > 0);
3316
3317         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3318           if (Mask[i] < 0) {
3319             for (unsigned fi = 0; fi < factor; ++fi)
3320               NewMask.push_back(Mask[i]);
3321           }
3322           else {
3323             for (unsigned fi = 0; fi < factor; ++fi)
3324               NewMask.push_back(Mask[i]*factor+fi);
3325           }
3326         }
3327         Mask = NewMask;
3328         VT = NewVT;
3329       }
3330       EltVT = NewEltVT;
3331     }
3332     unsigned NumElems = VT.getVectorNumElements();
3333     SmallVector<SDValue, 16> Ops;
3334     for (unsigned i = 0; i != NumElems; ++i) {
3335       if (Mask[i] < 0) {
3336         Ops.push_back(DAG.getUNDEF(EltVT));
3337         continue;
3338       }
3339       unsigned Idx = Mask[i];
3340       if (Idx < NumElems)
3341         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3342                                   Op0,
3343                                   DAG.getConstant(Idx, TLI.getVectorIdxTy())));
3344       else
3345         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3346                                   Op1,
3347                                   DAG.getConstant(Idx - NumElems,
3348                                                   TLI.getVectorIdxTy())));
3349     }
3350
3351     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3352     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3353     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3354     Results.push_back(Tmp1);
3355     break;
3356   }
3357   case ISD::EXTRACT_ELEMENT: {
3358     EVT OpTy = Node->getOperand(0).getValueType();
3359     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3360       // 1 -> Hi
3361       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3362                          DAG.getConstant(OpTy.getSizeInBits()/2,
3363                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
3364       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3365     } else {
3366       // 0 -> Lo
3367       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3368                          Node->getOperand(0));
3369     }
3370     Results.push_back(Tmp1);
3371     break;
3372   }
3373   case ISD::STACKSAVE:
3374     // Expand to CopyFromReg if the target set
3375     // StackPointerRegisterToSaveRestore.
3376     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3377       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3378                                            Node->getValueType(0)));
3379       Results.push_back(Results[0].getValue(1));
3380     } else {
3381       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3382       Results.push_back(Node->getOperand(0));
3383     }
3384     break;
3385   case ISD::STACKRESTORE:
3386     // Expand to CopyToReg if the target set
3387     // StackPointerRegisterToSaveRestore.
3388     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3389       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3390                                          Node->getOperand(1)));
3391     } else {
3392       Results.push_back(Node->getOperand(0));
3393     }
3394     break;
3395   case ISD::FCOPYSIGN:
3396     Results.push_back(ExpandFCOPYSIGN(Node));
3397     break;
3398   case ISD::FNEG:
3399     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3400     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
3401     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3402                        Node->getOperand(0));
3403     Results.push_back(Tmp1);
3404     break;
3405   case ISD::FABS: {
3406     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3407     EVT VT = Node->getValueType(0);
3408     Tmp1 = Node->getOperand(0);
3409     Tmp2 = DAG.getConstantFP(0.0, VT);
3410     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3411                         Tmp1, Tmp2, ISD::SETUGT);
3412     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3413     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3414     Results.push_back(Tmp1);
3415     break;
3416   }
3417   case ISD::FSQRT:
3418     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3419                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3420                                       RTLIB::SQRT_PPCF128));
3421     break;
3422   case ISD::FSIN:
3423   case ISD::FCOS: {
3424     EVT VT = Node->getValueType(0);
3425     bool isSIN = Node->getOpcode() == ISD::FSIN;
3426     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3427     // fcos which share the same operand and both are used.
3428     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3429          canCombineSinCosLibcall(Node, TLI, TM))
3430         && useSinCos(Node)) {
3431       SDVTList VTs = DAG.getVTList(VT, VT);
3432       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3433       if (!isSIN)
3434         Tmp1 = Tmp1.getValue(1);
3435       Results.push_back(Tmp1);
3436     } else if (isSIN) {
3437       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3438                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3439                                         RTLIB::SIN_PPCF128));
3440     } else {
3441       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3442                                         RTLIB::COS_F80, RTLIB::COS_F128,
3443                                         RTLIB::COS_PPCF128));
3444     }
3445     break;
3446   }
3447   case ISD::FSINCOS:
3448     // Expand into sincos libcall.
3449     ExpandSinCosLibCall(Node, Results);
3450     break;
3451   case ISD::FLOG:
3452     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3453                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3454                                       RTLIB::LOG_PPCF128));
3455     break;
3456   case ISD::FLOG2:
3457     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3458                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3459                                       RTLIB::LOG2_PPCF128));
3460     break;
3461   case ISD::FLOG10:
3462     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3463                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3464                                       RTLIB::LOG10_PPCF128));
3465     break;
3466   case ISD::FEXP:
3467     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3468                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3469                                       RTLIB::EXP_PPCF128));
3470     break;
3471   case ISD::FEXP2:
3472     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3473                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3474                                       RTLIB::EXP2_PPCF128));
3475     break;
3476   case ISD::FTRUNC:
3477     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3478                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3479                                       RTLIB::TRUNC_PPCF128));
3480     break;
3481   case ISD::FFLOOR:
3482     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3483                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3484                                       RTLIB::FLOOR_PPCF128));
3485     break;
3486   case ISD::FCEIL:
3487     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3488                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3489                                       RTLIB::CEIL_PPCF128));
3490     break;
3491   case ISD::FRINT:
3492     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3493                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3494                                       RTLIB::RINT_PPCF128));
3495     break;
3496   case ISD::FNEARBYINT:
3497     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3498                                       RTLIB::NEARBYINT_F64,
3499                                       RTLIB::NEARBYINT_F80,
3500                                       RTLIB::NEARBYINT_F128,
3501                                       RTLIB::NEARBYINT_PPCF128));
3502     break;
3503   case ISD::FROUND:
3504     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3505                                       RTLIB::ROUND_F64,
3506                                       RTLIB::ROUND_F80,
3507                                       RTLIB::ROUND_F128,
3508                                       RTLIB::ROUND_PPCF128));
3509     break;
3510   case ISD::FPOWI:
3511     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3512                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3513                                       RTLIB::POWI_PPCF128));
3514     break;
3515   case ISD::FPOW:
3516     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3517                                       RTLIB::POW_F80, RTLIB::POW_F128,
3518                                       RTLIB::POW_PPCF128));
3519     break;
3520   case ISD::FDIV:
3521     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3522                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3523                                       RTLIB::DIV_PPCF128));
3524     break;
3525   case ISD::FREM:
3526     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3527                                       RTLIB::REM_F80, RTLIB::REM_F128,
3528                                       RTLIB::REM_PPCF128));
3529     break;
3530   case ISD::FMA:
3531     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3532                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3533                                       RTLIB::FMA_PPCF128));
3534     break;
3535   case ISD::FP16_TO_FP: {
3536     if (Node->getValueType(0) == MVT::f32) {
3537       Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3538       break;
3539     }
3540
3541     // We can extend to types bigger than f32 in two steps without changing the
3542     // result. Since "f16 -> f32" is much more commonly available, give CodeGen
3543     // the option of emitting that before resorting to a libcall.
3544     SDValue Res =
3545         DAG.getNode(ISD::FP16_TO_FP, dl, MVT::f32, Node->getOperand(0));
3546     Results.push_back(
3547         DAG.getNode(ISD::FP_EXTEND, dl, Node->getValueType(0), Res));
3548     break;
3549   }
3550   case ISD::FP_TO_FP16: {
3551     RTLIB::Libcall LC =
3552         RTLIB::getFPROUND(Node->getOperand(0).getValueType(), MVT::f16);
3553     assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unable to expand fp_to_fp16");
3554     Results.push_back(ExpandLibCall(LC, Node, false));
3555     break;
3556   }
3557   case ISD::ConstantFP: {
3558     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3559     // Check to see if this FP immediate is already legal.
3560     // If this is a legal constant, turn it into a TargetConstantFP node.
3561     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3562       Results.push_back(ExpandConstantFP(CFP, true));
3563     break;
3564   }
3565   case ISD::FSUB: {
3566     EVT VT = Node->getValueType(0);
3567     assert(TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3568            TLI.isOperationLegalOrCustom(ISD::FNEG, VT) &&
3569            "Don't know how to expand this FP subtraction!");
3570     Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3571     Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3572     Results.push_back(Tmp1);
3573     break;
3574   }
3575   case ISD::SUB: {
3576     EVT VT = Node->getValueType(0);
3577     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3578            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3579            "Don't know how to expand this subtraction!");
3580     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3581                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
3582     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, VT));
3583     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3584     break;
3585   }
3586   case ISD::UREM:
3587   case ISD::SREM: {
3588     EVT VT = Node->getValueType(0);
3589     bool isSigned = Node->getOpcode() == ISD::SREM;
3590     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3591     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3592     Tmp2 = Node->getOperand(0);
3593     Tmp3 = Node->getOperand(1);
3594     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3595         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3596          // If div is legal, it's better to do the normal expansion
3597          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3598          useDivRem(Node, isSigned, false))) {
3599       SDVTList VTs = DAG.getVTList(VT, VT);
3600       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3601     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3602       // X % Y -> X-X/Y*Y
3603       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3604       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3605       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3606     } else if (isSigned)
3607       Tmp1 = ExpandIntLibCall(Node, true,
3608                               RTLIB::SREM_I8,
3609                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3610                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3611     else
3612       Tmp1 = ExpandIntLibCall(Node, false,
3613                               RTLIB::UREM_I8,
3614                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3615                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3616     Results.push_back(Tmp1);
3617     break;
3618   }
3619   case ISD::UDIV:
3620   case ISD::SDIV: {
3621     bool isSigned = Node->getOpcode() == ISD::SDIV;
3622     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3623     EVT VT = Node->getValueType(0);
3624     SDVTList VTs = DAG.getVTList(VT, VT);
3625     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3626         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3627          useDivRem(Node, isSigned, true)))
3628       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3629                          Node->getOperand(1));
3630     else if (isSigned)
3631       Tmp1 = ExpandIntLibCall(Node, true,
3632                               RTLIB::SDIV_I8,
3633                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3634                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3635     else
3636       Tmp1 = ExpandIntLibCall(Node, false,
3637                               RTLIB::UDIV_I8,
3638                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3639                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3640     Results.push_back(Tmp1);
3641     break;
3642   }
3643   case ISD::MULHU:
3644   case ISD::MULHS: {
3645     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3646                                                               ISD::SMUL_LOHI;
3647     EVT VT = Node->getValueType(0);
3648     SDVTList VTs = DAG.getVTList(VT, VT);
3649     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3650            "If this wasn't legal, it shouldn't have been created!");
3651     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3652                        Node->getOperand(1));
3653     Results.push_back(Tmp1.getValue(1));
3654     break;
3655   }
3656   case ISD::SDIVREM:
3657   case ISD::UDIVREM:
3658     // Expand into divrem libcall
3659     ExpandDivRemLibCall(Node, Results);
3660     break;
3661   case ISD::MUL: {
3662     EVT VT = Node->getValueType(0);
3663     SDVTList VTs = DAG.getVTList(VT, VT);
3664     // See if multiply or divide can be lowered using two-result operations.
3665     // We just need the low half of the multiply; try both the signed
3666     // and unsigned forms. If the target supports both SMUL_LOHI and
3667     // UMUL_LOHI, form a preference by checking which forms of plain
3668     // MULH it supports.
3669     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3670     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3671     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3672     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3673     unsigned OpToUse = 0;
3674     if (HasSMUL_LOHI && !HasMULHS) {
3675       OpToUse = ISD::SMUL_LOHI;
3676     } else if (HasUMUL_LOHI && !HasMULHU) {
3677       OpToUse = ISD::UMUL_LOHI;
3678     } else if (HasSMUL_LOHI) {
3679       OpToUse = ISD::SMUL_LOHI;
3680     } else if (HasUMUL_LOHI) {
3681       OpToUse = ISD::UMUL_LOHI;
3682     }
3683     if (OpToUse) {
3684       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3685                                     Node->getOperand(1)));
3686       break;
3687     }
3688
3689     SDValue Lo, Hi;
3690     EVT HalfType = VT.getHalfSizedIntegerVT(*DAG.getContext());
3691     if (TLI.isOperationLegalOrCustom(ISD::ZERO_EXTEND, VT) &&
3692         TLI.isOperationLegalOrCustom(ISD::ANY_EXTEND, VT) &&
3693         TLI.isOperationLegalOrCustom(ISD::SHL, VT) &&
3694         TLI.isOperationLegalOrCustom(ISD::OR, VT) &&
3695         TLI.expandMUL(Node, Lo, Hi, HalfType, DAG)) {
3696       Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Lo);
3697       Hi = DAG.getNode(ISD::ANY_EXTEND, dl, VT, Hi);
3698       SDValue Shift = DAG.getConstant(HalfType.getSizeInBits(),
3699                                       TLI.getShiftAmountTy(HalfType));
3700       Hi = DAG.getNode(ISD::SHL, dl, VT, Hi, Shift);
3701       Results.push_back(DAG.getNode(ISD::OR, dl, VT, Lo, Hi));
3702       break;
3703     }
3704
3705     Tmp1 = ExpandIntLibCall(Node, false,
3706                             RTLIB::MUL_I8,
3707                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3708                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3709     Results.push_back(Tmp1);
3710     break;
3711   }
3712   case ISD::SADDO:
3713   case ISD::SSUBO: {
3714     SDValue LHS = Node->getOperand(0);
3715     SDValue RHS = Node->getOperand(1);
3716     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3717                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3718                               LHS, RHS);
3719     Results.push_back(Sum);
3720     EVT ResultType = Node->getValueType(1);
3721     EVT OType = getSetCCResultType(Node->getValueType(0));
3722
3723     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3724
3725     //   LHSSign -> LHS >= 0
3726     //   RHSSign -> RHS >= 0
3727     //   SumSign -> Sum >= 0
3728     //
3729     //   Add:
3730     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3731     //   Sub:
3732     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3733     //
3734     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3735     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3736     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3737                                       Node->getOpcode() == ISD::SADDO ?
3738                                       ISD::SETEQ : ISD::SETNE);
3739
3740     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3741     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3742
3743     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3744     Results.push_back(DAG.getBoolExtOrTrunc(Cmp, dl, ResultType, ResultType));
3745     break;
3746   }
3747   case ISD::UADDO:
3748   case ISD::USUBO: {
3749     SDValue LHS = Node->getOperand(0);
3750     SDValue RHS = Node->getOperand(1);
3751     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3752                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3753                               LHS, RHS);
3754     Results.push_back(Sum);
3755
3756     EVT ResultType = Node->getValueType(1);
3757     EVT SetCCType = getSetCCResultType(Node->getValueType(0));
3758     ISD::CondCode CC
3759       = Node->getOpcode() == ISD::UADDO ? ISD::SETULT : ISD::SETUGT;
3760     SDValue SetCC = DAG.getSetCC(dl, SetCCType, Sum, LHS, CC);
3761
3762     Results.push_back(DAG.getBoolExtOrTrunc(SetCC, dl, ResultType, ResultType));
3763     break;
3764   }
3765   case ISD::UMULO:
3766   case ISD::SMULO: {
3767     EVT VT = Node->getValueType(0);
3768     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3769     SDValue LHS = Node->getOperand(0);
3770     SDValue RHS = Node->getOperand(1);
3771     SDValue BottomHalf;
3772     SDValue TopHalf;
3773     static const unsigned Ops[2][3] =
3774         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3775           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3776     bool isSigned = Node->getOpcode() == ISD::SMULO;
3777     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3778       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3779       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3780     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3781       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3782                                RHS);
3783       TopHalf = BottomHalf.getValue(1);
3784     } else if (TLI.isTypeLegal(WideVT)) {
3785       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3786       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3787       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3788       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3789                                DAG.getIntPtrConstant(0));
3790       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3791                             DAG.getIntPtrConstant(1));
3792     } else {
3793       // We can fall back to a libcall with an illegal type for the MUL if we
3794       // have a libcall big enough.
3795       // Also, we can fall back to a division in some cases, but that's a big
3796       // performance hit in the general case.
3797       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3798       if (WideVT == MVT::i16)
3799         LC = RTLIB::MUL_I16;
3800       else if (WideVT == MVT::i32)
3801         LC = RTLIB::MUL_I32;
3802       else if (WideVT == MVT::i64)
3803         LC = RTLIB::MUL_I64;
3804       else if (WideVT == MVT::i128)
3805         LC = RTLIB::MUL_I128;
3806       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3807
3808       // The high part is obtained by SRA'ing all but one of the bits of low
3809       // part.
3810       unsigned LoSize = VT.getSizeInBits();
3811       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3812                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3813       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3814                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3815
3816       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3817       // pre-lowered to the correct types. This all depends upon WideVT not
3818       // being a legal type for the architecture and thus has to be split to
3819       // two arguments.
3820       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3821       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3822       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3823                                DAG.getIntPtrConstant(0));
3824       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3825                             DAG.getIntPtrConstant(1));
3826       // Ret is a node with an illegal type. Because such things are not
3827       // generally permitted during this phase of legalization, delete the
3828       // node. The above EXTRACT_ELEMENT nodes should have been folded.
3829       DAG.DeleteNode(Ret.getNode());
3830     }
3831
3832     if (isSigned) {
3833       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3834                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3835       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3836       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3837                              ISD::SETNE);
3838     } else {
3839       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3840                              DAG.getConstant(0, VT), ISD::SETNE);
3841     }
3842     Results.push_back(BottomHalf);
3843     Results.push_back(TopHalf);
3844     break;
3845   }
3846   case ISD::BUILD_PAIR: {
3847     EVT PairTy = Node->getValueType(0);
3848     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3849     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3850     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3851                        DAG.getConstant(PairTy.getSizeInBits()/2,
3852                                        TLI.getShiftAmountTy(PairTy)));
3853     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3854     break;
3855   }
3856   case ISD::SELECT:
3857     Tmp1 = Node->getOperand(0);
3858     Tmp2 = Node->getOperand(1);
3859     Tmp3 = Node->getOperand(2);
3860     if (Tmp1.getOpcode() == ISD::SETCC) {
3861       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3862                              Tmp2, Tmp3,
3863                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3864     } else {
3865       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3866                              DAG.getConstant(0, Tmp1.getValueType()),
3867                              Tmp2, Tmp3, ISD::SETNE);
3868     }
3869     Results.push_back(Tmp1);
3870     break;
3871   case ISD::BR_JT: {
3872     SDValue Chain = Node->getOperand(0);
3873     SDValue Table = Node->getOperand(1);
3874     SDValue Index = Node->getOperand(2);
3875
3876     EVT PTy = TLI.getPointerTy();
3877
3878     const DataLayout &TD = *TLI.getDataLayout();
3879     unsigned EntrySize =
3880       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3881
3882     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(),
3883                        Index, DAG.getConstant(EntrySize, Index.getValueType()));
3884     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3885                                Index, Table);
3886
3887     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3888     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3889                                 MachinePointerInfo::getJumpTable(), MemVT,
3890                                 false, false, 0);
3891     Addr = LD;
3892     if (TM.getRelocationModel() == Reloc::PIC_) {
3893       // For PIC, the sequence is:
3894       // BRIND(load(Jumptable + index) + RelocBase)
3895       // RelocBase can be JumpTable, GOT or some sort of global base.
3896       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3897                           TLI.getPICJumpTableRelocBase(Table, DAG));
3898     }
3899     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3900     Results.push_back(Tmp1);
3901     break;
3902   }
3903   case ISD::BRCOND:
3904     // Expand brcond's setcc into its constituent parts and create a BR_CC
3905     // Node.
3906     Tmp1 = Node->getOperand(0);
3907     Tmp2 = Node->getOperand(1);
3908     if (Tmp2.getOpcode() == ISD::SETCC) {
3909       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3910                          Tmp1, Tmp2.getOperand(2),
3911                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3912                          Node->getOperand(2));
3913     } else {
3914       // We test only the i1 bit.  Skip the AND if UNDEF.
3915       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3916         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3917                     DAG.getConstant(1, Tmp2.getValueType()));
3918       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3919                          DAG.getCondCode(ISD::SETNE), Tmp3,
3920                          DAG.getConstant(0, Tmp3.getValueType()),
3921                          Node->getOperand(2));
3922     }
3923     Results.push_back(Tmp1);
3924     break;
3925   case ISD::SETCC: {
3926     Tmp1 = Node->getOperand(0);
3927     Tmp2 = Node->getOperand(1);
3928     Tmp3 = Node->getOperand(2);
3929     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3930                                            Tmp3, NeedInvert, dl);
3931
3932     if (Legalized) {
3933       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3934       // condition code, create a new SETCC node.
3935       if (Tmp3.getNode())
3936         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3937                            Tmp1, Tmp2, Tmp3);
3938
3939       // If we expanded the SETCC by inverting the condition code, then wrap
3940       // the existing SETCC in a NOT to restore the intended condition.
3941       if (NeedInvert)
3942         Tmp1 = DAG.getLogicalNOT(dl, Tmp1, Tmp1->getValueType(0));
3943
3944       Results.push_back(Tmp1);
3945       break;
3946     }
3947
3948     // Otherwise, SETCC for the given comparison type must be completely
3949     // illegal; expand it into a SELECT_CC.
3950     EVT VT = Node->getValueType(0);
3951     int TrueValue;
3952     switch (TLI.getBooleanContents(Tmp1->getValueType(0))) {
3953     case TargetLowering::ZeroOrOneBooleanContent:
3954     case TargetLowering::UndefinedBooleanContent:
3955       TrueValue = 1;
3956       break;
3957     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3958       TrueValue = -1;
3959       break;
3960     }
3961     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3962                        DAG.getConstant(TrueValue, VT), DAG.getConstant(0, VT),
3963                        Tmp3);
3964     Results.push_back(Tmp1);
3965     break;
3966   }
3967   case ISD::SELECT_CC: {
3968     Tmp1 = Node->getOperand(0);   // LHS
3969     Tmp2 = Node->getOperand(1);   // RHS
3970     Tmp3 = Node->getOperand(2);   // True
3971     Tmp4 = Node->getOperand(3);   // False
3972     EVT VT = Node->getValueType(0);
3973     SDValue CC = Node->getOperand(4);
3974     ISD::CondCode CCOp = cast<CondCodeSDNode>(CC)->get();
3975
3976     if (TLI.isCondCodeLegal(CCOp, Tmp1.getSimpleValueType())) {
3977       // If the condition code is legal, then we need to expand this
3978       // node using SETCC and SELECT.
3979       EVT CmpVT = Tmp1.getValueType();
3980       assert(!TLI.isOperationExpand(ISD::SELECT, VT) &&
3981              "Cannot expand ISD::SELECT_CC when ISD::SELECT also needs to be "
3982              "expanded.");
3983       EVT CCVT = TLI.getSetCCResultType(*DAG.getContext(), CmpVT);
3984       SDValue Cond = DAG.getNode(ISD::SETCC, dl, CCVT, Tmp1, Tmp2, CC);
3985       Results.push_back(DAG.getSelect(dl, VT, Cond, Tmp3, Tmp4));
3986       break;
3987     }
3988
3989     // SELECT_CC is legal, so the condition code must not be.
3990     bool Legalized = false;
3991     // Try to legalize by inverting the condition.  This is for targets that
3992     // might support an ordered version of a condition, but not the unordered
3993     // version (or vice versa).
3994     ISD::CondCode InvCC = ISD::getSetCCInverse(CCOp,
3995                                                Tmp1.getValueType().isInteger());
3996     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3997       // Use the new condition code and swap true and false
3998       Legalized = true;
3999       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
4000     } else {
4001       // If The inverse is not legal, then try to swap the arguments using
4002       // the inverse condition code.
4003       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
4004       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
4005         // The swapped inverse condition is legal, so swap true and false,
4006         // lhs and rhs.
4007         Legalized = true;
4008         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
4009       }
4010     }
4011
4012     if (!Legalized) {
4013       Legalized = LegalizeSetCCCondCode(
4014           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
4015           dl);
4016
4017       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
4018
4019       // If we expanded the SETCC by inverting the condition code, then swap
4020       // the True/False operands to match.
4021       if (NeedInvert)
4022         std::swap(Tmp3, Tmp4);
4023
4024       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
4025       // condition code, create a new SELECT_CC node.
4026       if (CC.getNode()) {
4027         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
4028                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
4029       } else {
4030         Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
4031         CC = DAG.getCondCode(ISD::SETNE);
4032         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
4033                            Tmp2, Tmp3, Tmp4, CC);
4034       }
4035     }
4036     Results.push_back(Tmp1);
4037     break;
4038   }
4039   case ISD::BR_CC: {
4040     Tmp1 = Node->getOperand(0);              // Chain
4041     Tmp2 = Node->getOperand(2);              // LHS
4042     Tmp3 = Node->getOperand(3);              // RHS
4043     Tmp4 = Node->getOperand(1);              // CC
4044
4045     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
4046         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
4047     (void)Legalized;
4048     assert(Legalized && "Can't legalize BR_CC with legal condition!");
4049
4050     // If we expanded the SETCC by inverting the condition code, then wrap
4051     // the existing SETCC in a NOT to restore the intended condition.
4052     if (NeedInvert)
4053       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
4054
4055     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
4056     // node.
4057     if (Tmp4.getNode()) {
4058       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
4059                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
4060     } else {
4061       Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
4062       Tmp4 = DAG.getCondCode(ISD::SETNE);
4063       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
4064                          Tmp2, Tmp3, Node->getOperand(4));
4065     }
4066     Results.push_back(Tmp1);
4067     break;
4068   }
4069   case ISD::BUILD_VECTOR:
4070     Results.push_back(ExpandBUILD_VECTOR(Node));
4071     break;
4072   case ISD::SRA:
4073   case ISD::SRL:
4074   case ISD::SHL: {
4075     // Scalarize vector SRA/SRL/SHL.
4076     EVT VT = Node->getValueType(0);
4077     assert(VT.isVector() && "Unable to legalize non-vector shift");
4078     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
4079     unsigned NumElem = VT.getVectorNumElements();
4080
4081     SmallVector<SDValue, 8> Scalars;
4082     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
4083       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4084                                VT.getScalarType(),
4085                                Node->getOperand(0), DAG.getConstant(Idx,
4086                                                     TLI.getVectorIdxTy()));
4087       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4088                                VT.getScalarType(),
4089                                Node->getOperand(1), DAG.getConstant(Idx,
4090                                                     TLI.getVectorIdxTy()));
4091       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
4092                                     VT.getScalarType(), Ex, Sh));
4093     }
4094     SDValue Result =
4095       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Scalars);
4096     ReplaceNode(SDValue(Node, 0), Result);
4097     break;
4098   }
4099   case ISD::GLOBAL_OFFSET_TABLE:
4100   case ISD::GlobalAddress:
4101   case ISD::GlobalTLSAddress:
4102   case ISD::ExternalSymbol:
4103   case ISD::ConstantPool:
4104   case ISD::JumpTable:
4105   case ISD::INTRINSIC_W_CHAIN:
4106   case ISD::INTRINSIC_WO_CHAIN:
4107   case ISD::INTRINSIC_VOID:
4108     // FIXME: Custom lowering for these operations shouldn't return null!
4109     break;
4110   }
4111
4112   // Replace the original node with the legalized result.
4113   if (!Results.empty())
4114     ReplaceNode(Node, Results.data());
4115 }
4116
4117 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
4118   SmallVector<SDValue, 8> Results;
4119   MVT OVT = Node->getSimpleValueType(0);
4120   if (Node->getOpcode() == ISD::UINT_TO_FP ||
4121       Node->getOpcode() == ISD::SINT_TO_FP ||
4122       Node->getOpcode() == ISD::SETCC) {
4123     OVT = Node->getOperand(0).getSimpleValueType();
4124   }
4125   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
4126   SDLoc dl(Node);
4127   SDValue Tmp1, Tmp2, Tmp3;
4128   switch (Node->getOpcode()) {
4129   case ISD::CTTZ:
4130   case ISD::CTTZ_ZERO_UNDEF:
4131   case ISD::CTLZ:
4132   case ISD::CTLZ_ZERO_UNDEF:
4133   case ISD::CTPOP:
4134     // Zero extend the argument.
4135     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4136     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
4137     // already the correct result.
4138     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4139     if (Node->getOpcode() == ISD::CTTZ) {
4140       // FIXME: This should set a bit in the zero extended value instead.
4141       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
4142                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
4143                           ISD::SETEQ);
4144       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
4145                            DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
4146     } else if (Node->getOpcode() == ISD::CTLZ ||
4147                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
4148       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
4149       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
4150                           DAG.getConstant(NVT.getSizeInBits() -
4151                                           OVT.getSizeInBits(), NVT));
4152     }
4153     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
4154     break;
4155   case ISD::BSWAP: {
4156     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
4157     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4158     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
4159     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
4160                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
4161     Results.push_back(Tmp1);
4162     break;
4163   }
4164   case ISD::FP_TO_UINT:
4165   case ISD::FP_TO_SINT:
4166     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
4167                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
4168     Results.push_back(Tmp1);
4169     break;
4170   case ISD::UINT_TO_FP:
4171   case ISD::SINT_TO_FP:
4172     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
4173                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
4174     Results.push_back(Tmp1);
4175     break;
4176   case ISD::VAARG: {
4177     SDValue Chain = Node->getOperand(0); // Get the chain.
4178     SDValue Ptr = Node->getOperand(1); // Get the pointer.
4179
4180     unsigned TruncOp;
4181     if (OVT.isVector()) {
4182       TruncOp = ISD::BITCAST;
4183     } else {
4184       assert(OVT.isInteger()
4185         && "VAARG promotion is supported only for vectors or integer types");
4186       TruncOp = ISD::TRUNCATE;
4187     }
4188
4189     // Perform the larger operation, then convert back
4190     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
4191              Node->getConstantOperandVal(3));
4192     Chain = Tmp1.getValue(1);
4193
4194     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4195
4196     // Modified the chain result - switch anything that used the old chain to
4197     // use the new one.
4198     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4199     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4200     if (UpdatedNodes) {
4201       UpdatedNodes->insert(Tmp2.getNode());
4202       UpdatedNodes->insert(Chain.getNode());
4203     }
4204     ReplacedNode(Node);
4205     break;
4206   }
4207   case ISD::AND:
4208   case ISD::OR:
4209   case ISD::XOR: {
4210     unsigned ExtOp, TruncOp;
4211     if (OVT.isVector()) {
4212       ExtOp   = ISD::BITCAST;
4213       TruncOp = ISD::BITCAST;
4214     } else {
4215       assert(OVT.isInteger() && "Cannot promote logic operation");
4216       ExtOp   = ISD::ANY_EXTEND;
4217       TruncOp = ISD::TRUNCATE;
4218     }
4219     // Promote each of the values to the new type.
4220     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4221     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4222     // Perform the larger operation, then convert back
4223     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4224     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4225     break;
4226   }
4227   case ISD::SELECT: {
4228     unsigned ExtOp, TruncOp;
4229     if (Node->getValueType(0).isVector() ||
4230         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4231       ExtOp   = ISD::BITCAST;
4232       TruncOp = ISD::BITCAST;
4233     } else if (Node->getValueType(0).isInteger()) {
4234       ExtOp   = ISD::ANY_EXTEND;
4235       TruncOp = ISD::TRUNCATE;
4236     } else {
4237       ExtOp   = ISD::FP_EXTEND;
4238       TruncOp = ISD::FP_ROUND;
4239     }
4240     Tmp1 = Node->getOperand(0);
4241     // Promote each of the values to the new type.
4242     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4243     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4244     // Perform the larger operation, then round down.
4245     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4246     if (TruncOp != ISD::FP_ROUND)
4247       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4248     else
4249       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4250                          DAG.getIntPtrConstant(0));
4251     Results.push_back(Tmp1);
4252     break;
4253   }
4254   case ISD::VECTOR_SHUFFLE: {
4255     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4256
4257     // Cast the two input vectors.
4258     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4259     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4260
4261     // Convert the shuffle mask to the right # elements.
4262     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4263     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4264     Results.push_back(Tmp1);
4265     break;
4266   }
4267   case ISD::SETCC: {
4268     unsigned ExtOp = ISD::FP_EXTEND;
4269     if (NVT.isInteger()) {
4270       ISD::CondCode CCCode =
4271         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4272       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4273     }
4274     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4275     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4276     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4277                                   Tmp1, Tmp2, Node->getOperand(2)));
4278     break;
4279   }
4280   case ISD::FDIV:
4281   case ISD::FREM:
4282   case ISD::FPOW: {
4283     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4284     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4285     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4286     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4287                                   Tmp3, DAG.getIntPtrConstant(0)));
4288     break;
4289   }
4290   case ISD::FLOG2:
4291   case ISD::FEXP2:
4292   case ISD::FLOG:
4293   case ISD::FEXP: {
4294     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4295     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4296     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4297                                   Tmp2, DAG.getIntPtrConstant(0)));
4298     break;
4299   }
4300   }
4301
4302   // Replace the original node with the legalized result.
4303   if (!Results.empty())
4304     ReplaceNode(Node, Results.data());
4305 }
4306
4307 // SelectionDAG::Legalize - This is the entry point for the file.
4308 //
4309 void SelectionDAG::Legalize() {
4310   AssignTopologicalOrder();
4311
4312   allnodes_iterator LegalizePosition;
4313   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4314   SelectionDAGLegalize Legalizer(*this, LegalizePosition, LegalizedNodes);
4315
4316   // Visit all the nodes. We start in topological order, so that we see
4317   // nodes with their original operands intact. Legalization can produce
4318   // new nodes which may themselves need to be legalized. Iterate until all
4319   // nodes have been legalized.
4320   for (;;) {
4321     bool AnyLegalized = false;
4322     for (LegalizePosition = allnodes_end();
4323          LegalizePosition != allnodes_begin(); ) {
4324       --LegalizePosition;
4325
4326       SDNode *N = LegalizePosition;
4327       if (LegalizedNodes.insert(N)) {
4328         AnyLegalized = true;
4329         Legalizer.LegalizeOp(N);
4330       }
4331     }
4332     if (!AnyLegalized)
4333       break;
4334
4335   }
4336
4337   // Remove dead nodes now.
4338   RemoveDeadNodes();
4339 }
4340
4341 bool SelectionDAG::LegalizeOp(SDNode *N,
4342                               SmallSetVector<SDNode *, 16> &UpdatedNodes) {
4343   allnodes_iterator LegalizePosition(N);
4344   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4345   SelectionDAGLegalize Legalizer(*this, LegalizePosition, LegalizedNodes,
4346                                  &UpdatedNodes);
4347
4348   // Directly insert the node in question, and legalize it. This will recurse
4349   // as needed through operands.
4350   LegalizedNodes.insert(N);
4351   Legalizer.LegalizeOp(N);
4352
4353   return LegalizedNodes.count(N);
4354 }