lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SmallPtrSet.h"
  16 #include "llvm/ADT/SmallSet.h"
  17 #include "llvm/ADT/SmallVector.h"
  18 #include "llvm/ADT/Triple.h"
  19 #include "llvm/CodeGen/Analysis.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  22 #include "llvm/IR/CallingConv.h"
  23 #include "llvm/IR/Constants.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/DebugInfo.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/LLVMContext.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetFrameLowering.h"
  34 #include "llvm/Target/TargetLowering.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 using namespace llvm;
  37
  38 //===----------------------------------------------------------------------===//
  39 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
  40 /// hacks on it until the target machine can handle it.  This involves
  41 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  42 /// large sizes or splitting up large values into small values) as well as
  43 /// eliminating operations the machine cannot handle.
  44 ///
  45 /// This code also does a small amount of optimization and recognition of idioms
  46 /// as part of its processing.  For example, if a target does not support a
  47 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  48 /// will attempt merge setcc and brc instructions into brcc's.
  49 ///
  50 namespace {
  51 class SelectionDAGLegalize : public SelectionDAG::DAGUpdateListener {
  52   const TargetMachine &TM;
  53   const TargetLowering &TLI;
  54   SelectionDAG &DAG;
  55
  56   /// LegalizePosition - The iterator for walking through the node list.
  57   SelectionDAG::allnodes_iterator LegalizePosition;
  58
  59   /// LegalizedNodes - The set of nodes which have already been legalized.
  60   SmallPtrSet<SDNode *, 16> LegalizedNodes;
  61
  62   EVT getSetCCResultType(EVT VT) const {
  63     return TLI.getSetCCResultType(*DAG.getContext(), VT);
  64   }
  65
  66   // Libcall insertion helpers.
  67
  68 public:
  69   explicit SelectionDAGLegalize(SelectionDAG &DAG);
  70
  71   void LegalizeDAG();
  72
  73 private:
  74   /// LegalizeOp - Legalizes the given operation.
  75   void LegalizeOp(SDNode *Node);
  76
  77   SDValue OptimizeFloatStore(StoreSDNode *ST);
  78
  79   void LegalizeLoadOps(SDNode *Node);
  80   void LegalizeStoreOps(SDNode *Node);
  81
  82   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
  83   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  84   /// is necessary to spill the vector being inserted into to memory, perform
  85   /// the insert there, and then read the result back.
  86   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  87                                          SDValue Idx, SDLoc dl);
  88   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  89                                   SDValue Idx, SDLoc dl);
  90
  91   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
  92   /// performs the same shuffe in terms of order or result bytes, but on a type
  93   /// whose vector element type is narrower than the original shuffle type.
  94   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
  95   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
  96                                      SDValue N1, SDValue N2,
  97                                      ArrayRef<int> Mask) const;
  98
  99   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 100                              bool &NeedInvert, SDLoc dl);
 101
 102   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 103   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 104                         unsigned NumOps, bool isSigned, SDLoc dl);
 105
 106   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 107                                                  SDNode *Node, bool isSigned);
 108   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 109                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 110                           RTLIB::Libcall Call_F128,
 111                           RTLIB::Libcall Call_PPCF128);
 112   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 113                            RTLIB::Libcall Call_I8,
 114                            RTLIB::Libcall Call_I16,
 115                            RTLIB::Libcall Call_I32,
 116                            RTLIB::Libcall Call_I64,
 117                            RTLIB::Libcall Call_I128);
 118   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 119   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 120
 121   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 122   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 123   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 124   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 125                                 SmallVectorImpl<SDValue> &Results);
 126   SDValue ExpandFCOPYSIGN(SDNode *Node);
 127   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 128                                SDLoc dl);
 129   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 130                                 SDLoc dl);
 131   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 132                                 SDLoc dl);
 133
 134   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 135   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 136
 137   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 138   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 139   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 140
 141   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 142
 143   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 144
 145   void ExpandNode(SDNode *Node);
 146   void PromoteNode(SDNode *Node);
 147
 148   void ForgetNode(SDNode *N) {
 149     LegalizedNodes.erase(N);
 150     if (LegalizePosition == SelectionDAG::allnodes_iterator(N))
 151       ++LegalizePosition;
 152   }
 153
 154 public:
 155   // DAGUpdateListener implementation.
 156   void NodeDeleted(SDNode *N, SDNode *E) override {
 157     ForgetNode(N);
 158   }
 159   void NodeUpdated(SDNode *N) override {}
 160
 161   // Node replacement helpers
 162   void ReplacedNode(SDNode *N) {
 163     if (N->use_empty()) {
 164       DAG.RemoveDeadNode(N);
 165     } else {
 166       ForgetNode(N);
 167     }
 168   }
 169   void ReplaceNode(SDNode *Old, SDNode *New) {
 170     DAG.ReplaceAllUsesWith(Old, New);
 171     ReplacedNode(Old);
 172   }
 173   void ReplaceNode(SDValue Old, SDValue New) {
 174     DAG.ReplaceAllUsesWith(Old, New);
 175     ReplacedNode(Old.getNode());
 176   }
 177   void ReplaceNode(SDNode *Old, const SDValue *New) {
 178     DAG.ReplaceAllUsesWith(Old, New);
 179     ReplacedNode(Old);
 180   }
 181 };
 182 }
 183
 184 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 185 /// performs the same shuffe in terms of order or result bytes, but on a type
 186 /// whose vector element type is narrower than the original shuffle type.
 187 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 188 SDValue
 189 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 190                                                  SDValue N1, SDValue N2,
 191                                                  ArrayRef<int> Mask) const {
 192   unsigned NumMaskElts = VT.getVectorNumElements();
 193   unsigned NumDestElts = NVT.getVectorNumElements();
 194   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 195
 196   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 197
 198   if (NumEltsGrowth == 1)
 199     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 200
 201   SmallVector<int, 8> NewMask;
 202   for (unsigned i = 0; i != NumMaskElts; ++i) {
 203     int Idx = Mask[i];
 204     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 205       if (Idx < 0)
 206         NewMask.push_back(-1);
 207       else
 208         NewMask.push_back(Idx * NumEltsGrowth + j);
 209     }
 210   }
 211   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 212   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 213   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 214 }
 215
 216 SelectionDAGLegalize::SelectionDAGLegalize(SelectionDAG &dag)
 217   : SelectionDAG::DAGUpdateListener(dag),
 218     TM(dag.getTarget()), TLI(dag.getTargetLoweringInfo()),
 219     DAG(dag) {
 220 }
 221
 222 void SelectionDAGLegalize::LegalizeDAG() {
 223   DAG.AssignTopologicalOrder();
 224
 225   // Visit all the nodes. We start in topological order, so that we see
 226   // nodes with their original operands intact. Legalization can produce
 227   // new nodes which may themselves need to be legalized. Iterate until all
 228   // nodes have been legalized.
 229   for (;;) {
 230     bool AnyLegalized = false;
 231     for (LegalizePosition = DAG.allnodes_end();
 232          LegalizePosition != DAG.allnodes_begin(); ) {
 233       --LegalizePosition;
 234
 235       SDNode *N = LegalizePosition;
 236       if (LegalizedNodes.insert(N)) {
 237         AnyLegalized = true;
 238         LegalizeOp(N);
 239       }
 240     }
 241     if (!AnyLegalized)
 242       break;
 243
 244   }
 245
 246   // Remove dead nodes now.
 247   DAG.RemoveDeadNodes();
 248 }
 249
 250 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
 251 /// a load from the constant pool.
 252 SDValue
 253 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 254   bool Extend = false;
 255   SDLoc dl(CFP);
 256
 257   // If a FP immediate is precise when represented as a float and if the
 258   // target can do an extending load from float to double, we put it into
 259   // the constant pool as a float, even if it's is statically typed as a
 260   // double.  This shrinks FP constants and canonicalizes them for targets where
 261   // an FP extending load is the same cost as a normal load (such as on the x87
 262   // fp stack or PPC FP unit).
 263   EVT VT = CFP->getValueType(0);
 264   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 265   if (!UseCP) {
 266     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 267     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 268                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 269   }
 270
 271   EVT OrigVT = VT;
 272   EVT SVT = VT;
 273   while (SVT != MVT::f32) {
 274     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 275     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 276         // Only do this if the target has a native EXTLOAD instruction from
 277         // smaller type.
 278         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
 279         TLI.ShouldShrinkFPConstant(OrigVT)) {
 280       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 281       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 282       VT = SVT;
 283       Extend = true;
 284     }
 285   }
 286
 287   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 288   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 289   if (Extend) {
 290     SDValue Result =
 291       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 292                      DAG.getEntryNode(),
 293                      CPIdx, MachinePointerInfo::getConstantPool(),
 294                      VT, false, false, Alignment);
 295     return Result;
 296   }
 297   SDValue Result =
 298     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 299                 MachinePointerInfo::getConstantPool(), false, false, false,
 300                 Alignment);
 301   return Result;
 302 }
 303
 304 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
 305 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 306                                  const TargetLowering &TLI,
 307                                  SelectionDAGLegalize *DAGLegalize) {
 308   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 309          "unaligned indexed stores not implemented!");
 310   SDValue Chain = ST->getChain();
 311   SDValue Ptr = ST->getBasePtr();
 312   SDValue Val = ST->getValue();
 313   EVT VT = Val.getValueType();
 314   int Alignment = ST->getAlignment();
 315   unsigned AS = ST->getAddressSpace();
 316
 317   SDLoc dl(ST);
 318   if (ST->getMemoryVT().isFloatingPoint() ||
 319       ST->getMemoryVT().isVector()) {
 320     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 321     if (TLI.isTypeLegal(intVT)) {
 322       // Expand to a bitconvert of the value to the integer type of the
 323       // same size, then a (misaligned) int store.
 324       // FIXME: Does not handle truncating floating point stores!
 325       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 326       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 327                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 328       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 329       return;
 330     }
 331     // Do a (aligned) store to a stack slot, then copy from the stack slot
 332     // to the final destination using (unaligned) integer loads and stores.
 333     EVT StoredVT = ST->getMemoryVT();
 334     MVT RegVT =
 335       TLI.getRegisterType(*DAG.getContext(),
 336                           EVT::getIntegerVT(*DAG.getContext(),
 337                                             StoredVT.getSizeInBits()));
 338     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 339     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 340     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 341
 342     // Make sure the stack slot is also aligned for the register type.
 343     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 344
 345     // Perform the original store, only redirected to the stack slot.
 346     SDValue Store = DAG.getTruncStore(Chain, dl,
 347                                       Val, StackPtr, MachinePointerInfo(),
 348                                       StoredVT, false, false, 0);
 349     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
 350     SmallVector<SDValue, 8> Stores;
 351     unsigned Offset = 0;
 352
 353     // Do all but one copies using the full register width.
 354     for (unsigned i = 1; i < NumRegs; i++) {
 355       // Load one integer register's worth from the stack slot.
 356       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 357                                  MachinePointerInfo(),
 358                                  false, false, false, 0);
 359       // Store it to the final location.  Remember the store.
 360       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 361                                   ST->getPointerInfo().getWithOffset(Offset),
 362                                     ST->isVolatile(), ST->isNonTemporal(),
 363                                     MinAlign(ST->getAlignment(), Offset)));
 364       // Increment the pointers.
 365       Offset += RegBytes;
 366       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 367                              Increment);
 368       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 369     }
 370
 371     // The last store may be partial.  Do a truncating store.  On big-endian
 372     // machines this requires an extending load from the stack slot to ensure
 373     // that the bits are in the right place.
 374     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 375                                   8 * (StoredBytes - Offset));
 376
 377     // Load from the stack slot.
 378     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 379                                   MachinePointerInfo(),
 380                                   MemVT, false, false, 0);
 381
 382     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 383                                        ST->getPointerInfo()
 384                                          .getWithOffset(Offset),
 385                                        MemVT, ST->isVolatile(),
 386                                        ST->isNonTemporal(),
 387                                        MinAlign(ST->getAlignment(), Offset),
 388                                        ST->getTBAAInfo()));
 389     // The order of the stores doesn't matter - say it with a TokenFactor.
 390     SDValue Result =
 391       DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 392                   Stores.size());
 393     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 394     return;
 395   }
 396   assert(ST->getMemoryVT().isInteger() &&
 397          !ST->getMemoryVT().isVector() &&
 398          "Unaligned store of unknown type.");
 399   // Get the half-size VT
 400   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 401   int NumBits = NewStoredVT.getSizeInBits();
 402   int IncrementSize = NumBits / 8;
 403
 404   // Divide the stored value in two parts.
 405   SDValue ShiftAmount = DAG.getConstant(NumBits,
 406                                       TLI.getShiftAmountTy(Val.getValueType()));
 407   SDValue Lo = Val;
 408   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 409
 410   // Store the two parts
 411   SDValue Store1, Store2;
 412   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 413                              ST->getPointerInfo(), NewStoredVT,
 414                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 415
 416   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 417                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
 418   Alignment = MinAlign(Alignment, IncrementSize);
 419   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 420                              ST->getPointerInfo().getWithOffset(IncrementSize),
 421                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 422                              Alignment, ST->getTBAAInfo());
 423
 424   SDValue Result =
 425     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 426   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 427 }
 428
 429 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
 430 static void
 431 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 432                     const TargetLowering &TLI,
 433                     SDValue &ValResult, SDValue &ChainResult) {
 434   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 435          "unaligned indexed loads not implemented!");
 436   SDValue Chain = LD->getChain();
 437   SDValue Ptr = LD->getBasePtr();
 438   EVT VT = LD->getValueType(0);
 439   EVT LoadedVT = LD->getMemoryVT();
 440   SDLoc dl(LD);
 441   if (VT.isFloatingPoint() || VT.isVector()) {
 442     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 443     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 444       // Expand to a (misaligned) integer load of the same size,
 445       // then bitconvert to floating point or vector.
 446       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 447                                     LD->getMemOperand());
 448       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 449       if (LoadedVT != VT)
 450         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 451                              ISD::ANY_EXTEND, dl, VT, Result);
 452
 453       ValResult = Result;
 454       ChainResult = Chain;
 455       return;
 456     }
 457
 458     // Copy the value to a (aligned) stack slot using (unaligned) integer
 459     // loads and stores, then do a (aligned) load from the stack slot.
 460     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 461     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 462     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 463     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 464
 465     // Make sure the stack slot is also aligned for the register type.
 466     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 467
 468     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 469     SmallVector<SDValue, 8> Stores;
 470     SDValue StackPtr = StackBase;
 471     unsigned Offset = 0;
 472
 473     // Do all but one copies using the full register width.
 474     for (unsigned i = 1; i < NumRegs; i++) {
 475       // Load one integer register's worth from the original location.
 476       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 477                                  LD->getPointerInfo().getWithOffset(Offset),
 478                                  LD->isVolatile(), LD->isNonTemporal(),
 479                                  LD->isInvariant(),
 480                                  MinAlign(LD->getAlignment(), Offset),
 481                                  LD->getTBAAInfo());
 482       // Follow the load with a store to the stack slot.  Remember the store.
 483       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 484                                     MachinePointerInfo(), false, false, 0));
 485       // Increment the pointers.
 486       Offset += RegBytes;
 487       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 488       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 489                              Increment);
 490     }
 491
 492     // The last copy may be partial.  Do an extending load.
 493     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 494                                   8 * (LoadedBytes - Offset));
 495     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 496                                   LD->getPointerInfo().getWithOffset(Offset),
 497                                   MemVT, LD->isVolatile(),
 498                                   LD->isNonTemporal(),
 499                                   MinAlign(LD->getAlignment(), Offset),
 500                                   LD->getTBAAInfo());
 501     // Follow the load with a store to the stack slot.  Remember the store.
 502     // On big-endian machines this requires a truncating store to ensure
 503     // that the bits end up in the right place.
 504     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 505                                        MachinePointerInfo(), MemVT,
 506                                        false, false, 0));
 507
 508     // The order of the stores doesn't matter - say it with a TokenFactor.
 509     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 510                              Stores.size());
 511
 512     // Finally, perform the original load only redirected to the stack slot.
 513     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 514                           MachinePointerInfo(), LoadedVT, false, false, 0);
 515
 516     // Callers expect a MERGE_VALUES node.
 517     ValResult = Load;
 518     ChainResult = TF;
 519     return;
 520   }
 521   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 522          "Unaligned load of unsupported type.");
 523
 524   // Compute the new VT that is half the size of the old one.  This is an
 525   // integer MVT.
 526   unsigned NumBits = LoadedVT.getSizeInBits();
 527   EVT NewLoadedVT;
 528   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 529   NumBits >>= 1;
 530
 531   unsigned Alignment = LD->getAlignment();
 532   unsigned IncrementSize = NumBits / 8;
 533   ISD::LoadExtType HiExtType = LD->getExtensionType();
 534
 535   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 536   if (HiExtType == ISD::NON_EXTLOAD)
 537     HiExtType = ISD::ZEXTLOAD;
 538
 539   // Load the value in two parts
 540   SDValue Lo, Hi;
 541   if (TLI.isLittleEndian()) {
 542     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 543                         NewLoadedVT, LD->isVolatile(),
 544                         LD->isNonTemporal(), Alignment, LD->getTBAAInfo());
 545     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 546                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 547     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 548                         LD->getPointerInfo().getWithOffset(IncrementSize),
 549                         NewLoadedVT, LD->isVolatile(),
 550                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 551                         LD->getTBAAInfo());
 552   } else {
 553     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 554                         NewLoadedVT, LD->isVolatile(),
 555                         LD->isNonTemporal(), Alignment, LD->getTBAAInfo());
 556     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 557                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 558     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 559                         LD->getPointerInfo().getWithOffset(IncrementSize),
 560                         NewLoadedVT, LD->isVolatile(),
 561                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 562                         LD->getTBAAInfo());
 563   }
 564
 565   // aggregate the two parts
 566   SDValue ShiftAmount = DAG.getConstant(NumBits,
 567                                        TLI.getShiftAmountTy(Hi.getValueType()));
 568   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 569   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 570
 571   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 572                              Hi.getValue(1));
 573
 574   ValResult = Result;
 575   ChainResult = TF;
 576 }
 577
 578 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
 579 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
 580 /// is necessary to spill the vector being inserted into to memory, perform
 581 /// the insert there, and then read the result back.
 582 SDValue SelectionDAGLegalize::
 583 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 584                                SDLoc dl) {
 585   SDValue Tmp1 = Vec;
 586   SDValue Tmp2 = Val;
 587   SDValue Tmp3 = Idx;
 588
 589   // If the target doesn't support this, we have to spill the input vector
 590   // to a temporary stack slot, update the element, then reload it.  This is
 591   // badness.  We could also load the value into a vector register (either
 592   // with a "move to register" or "extload into register" instruction, then
 593   // permute it into place, if the idx is a constant and if the idx is
 594   // supported by the target.
 595   EVT VT    = Tmp1.getValueType();
 596   EVT EltVT = VT.getVectorElementType();
 597   EVT IdxVT = Tmp3.getValueType();
 598   EVT PtrVT = TLI.getPointerTy();
 599   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 600
 601   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 602
 603   // Store the vector.
 604   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 605                             MachinePointerInfo::getFixedStack(SPFI),
 606                             false, false, 0);
 607
 608   // Truncate or zero extend offset to target pointer type.
 609   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 610   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 611   // Add the offset to the index.
 612   unsigned EltSize = EltVT.getSizeInBits()/8;
 613   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 614   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 615   // Store the scalar value.
 616   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 617                          false, false, 0);
 618   // Load the updated vector.
 619   return DAG.getLoad(VT, dl, Ch, StackPtr,
 620                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 621                      false, 0);
 622 }
 623
 624
 625 SDValue SelectionDAGLegalize::
 626 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 627   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 628     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 629     // match the element type of the vector being created, except for
 630     // integers in which case the inserted value can be over width.
 631     EVT EltVT = Vec.getValueType().getVectorElementType();
 632     if (Val.getValueType() == EltVT ||
 633         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 634       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 635                                   Vec.getValueType(), Val);
 636
 637       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 638       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 639       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 640       // elt 0 of the RHS.
 641       SmallVector<int, 8> ShufOps;
 642       for (unsigned i = 0; i != NumElts; ++i)
 643         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 644
 645       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 646                                   &ShufOps[0]);
 647     }
 648   }
 649   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 650 }
 651
 652 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 653   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 654   // FIXME: We shouldn't do this for TargetConstantFP's.
 655   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 656   // to phase ordering between legalized code and the dag combiner.  This
 657   // probably means that we need to integrate dag combiner and legalizer
 658   // together.
 659   // We generally can't do this one for long doubles.
 660   SDValue Chain = ST->getChain();
 661   SDValue Ptr = ST->getBasePtr();
 662   unsigned Alignment = ST->getAlignment();
 663   bool isVolatile = ST->isVolatile();
 664   bool isNonTemporal = ST->isNonTemporal();
 665   const MDNode *TBAAInfo = ST->getTBAAInfo();
 666   SDLoc dl(ST);
 667   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 668     if (CFP->getValueType(0) == MVT::f32 &&
 669         TLI.isTypeLegal(MVT::i32)) {
 670       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 671                                       bitcastToAPInt().zextOrTrunc(32),
 672                               MVT::i32);
 673       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 674                           isVolatile, isNonTemporal, Alignment, TBAAInfo);
 675     }
 676
 677     if (CFP->getValueType(0) == MVT::f64) {
 678       // If this target supports 64-bit registers, do a single 64-bit store.
 679       if (TLI.isTypeLegal(MVT::i64)) {
 680         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 681                                   zextOrTrunc(64), MVT::i64);
 682         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 683                             isVolatile, isNonTemporal, Alignment, TBAAInfo);
 684       }
 685
 686       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 687         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 688         // stores.  If the target supports neither 32- nor 64-bits, this
 689         // xform is certainly not worth it.
 690         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 691         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 692         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 693         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 694
 695         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 696                           isNonTemporal, Alignment, TBAAInfo);
 697         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 698                           DAG.getConstant(4, Ptr.getValueType()));
 699         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 700                           ST->getPointerInfo().getWithOffset(4),
 701                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 702                           TBAAInfo);
 703
 704         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 705       }
 706     }
 707   }
 708   return SDValue(0, 0);
 709 }
 710
 711 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 712     StoreSDNode *ST = cast<StoreSDNode>(Node);
 713     SDValue Chain = ST->getChain();
 714     SDValue Ptr = ST->getBasePtr();
 715     SDLoc dl(Node);
 716
 717     unsigned Alignment = ST->getAlignment();
 718     bool isVolatile = ST->isVolatile();
 719     bool isNonTemporal = ST->isNonTemporal();
 720     const MDNode *TBAAInfo = ST->getTBAAInfo();
 721
 722     if (!ST->isTruncatingStore()) {
 723       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 724         ReplaceNode(ST, OptStore);
 725         return;
 726       }
 727
 728       {
 729         SDValue Value = ST->getValue();
 730         MVT VT = Value.getSimpleValueType();
 731         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 732         default: llvm_unreachable("This action is not supported yet!");
 733         case TargetLowering::Legal: {
 734           // If this is an unaligned store and the target doesn't support it,
 735           // expand it.
 736           unsigned AS = ST->getAddressSpace();
 737           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT(), AS)) {
 738             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 739             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 740             if (ST->getAlignment() < ABIAlignment)
 741               ExpandUnalignedStore(cast<StoreSDNode>(Node),
 742                                    DAG, TLI, this);
 743           }
 744           break;
 745         }
 746         case TargetLowering::Custom: {
 747           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 748           if (Res.getNode())
 749             ReplaceNode(SDValue(Node, 0), Res);
 750           return;
 751         }
 752         case TargetLowering::Promote: {
 753           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 754           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 755                  "Can only promote stores to same size type");
 756           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 757           SDValue Result =
 758             DAG.getStore(Chain, dl, Value, Ptr,
 759                          ST->getPointerInfo(), isVolatile,
 760                          isNonTemporal, Alignment, TBAAInfo);
 761           ReplaceNode(SDValue(Node, 0), Result);
 762           break;
 763         }
 764         }
 765         return;
 766       }
 767     } else {
 768       SDValue Value = ST->getValue();
 769
 770       EVT StVT = ST->getMemoryVT();
 771       unsigned StWidth = StVT.getSizeInBits();
 772
 773       if (StWidth != StVT.getStoreSizeInBits()) {
 774         // Promote to a byte-sized store with upper bits zero if not
 775         // storing an integral number of bytes.  For example, promote
 776         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 777         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 778                                     StVT.getStoreSizeInBits());
 779         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 780         SDValue Result =
 781           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 782                             NVT, isVolatile, isNonTemporal, Alignment,
 783                             TBAAInfo);
 784         ReplaceNode(SDValue(Node, 0), Result);
 785       } else if (StWidth & (StWidth - 1)) {
 786         // If not storing a power-of-2 number of bits, expand as two stores.
 787         assert(!StVT.isVector() && "Unsupported truncstore!");
 788         unsigned RoundWidth = 1 << Log2_32(StWidth);
 789         assert(RoundWidth < StWidth);
 790         unsigned ExtraWidth = StWidth - RoundWidth;
 791         assert(ExtraWidth < RoundWidth);
 792         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 793                "Store size not an integral number of bytes!");
 794         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 795         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 796         SDValue Lo, Hi;
 797         unsigned IncrementSize;
 798
 799         if (TLI.isLittleEndian()) {
 800           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 801           // Store the bottom RoundWidth bits.
 802           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 803                                  RoundVT,
 804                                  isVolatile, isNonTemporal, Alignment,
 805                                  TBAAInfo);
 806
 807           // Store the remaining ExtraWidth bits.
 808           IncrementSize = RoundWidth / 8;
 809           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 810                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 811           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 812                            DAG.getConstant(RoundWidth,
 813                                    TLI.getShiftAmountTy(Value.getValueType())));
 814           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 815                              ST->getPointerInfo().getWithOffset(IncrementSize),
 816                                  ExtraVT, isVolatile, isNonTemporal,
 817                                  MinAlign(Alignment, IncrementSize), TBAAInfo);
 818         } else {
 819           // Big endian - avoid unaligned stores.
 820           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 821           // Store the top RoundWidth bits.
 822           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 823                            DAG.getConstant(ExtraWidth,
 824                                    TLI.getShiftAmountTy(Value.getValueType())));
 825           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 826                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 827                                  TBAAInfo);
 828
 829           // Store the remaining ExtraWidth bits.
 830           IncrementSize = RoundWidth / 8;
 831           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 832                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 833           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 834                               ST->getPointerInfo().getWithOffset(IncrementSize),
 835                                  ExtraVT, isVolatile, isNonTemporal,
 836                                  MinAlign(Alignment, IncrementSize), TBAAInfo);
 837         }
 838
 839         // The order of the stores doesn't matter.
 840         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 841         ReplaceNode(SDValue(Node, 0), Result);
 842       } else {
 843         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 844                                         StVT.getSimpleVT())) {
 845         default: llvm_unreachable("This action is not supported yet!");
 846         case TargetLowering::Legal: {
 847           unsigned AS = ST->getAddressSpace();
 848           // If this is an unaligned store and the target doesn't support it,
 849           // expand it.
 850           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT(), AS)) {
 851             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 852             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 853             if (ST->getAlignment() < ABIAlignment)
 854               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 855           }
 856           break;
 857         }
 858         case TargetLowering::Custom: {
 859           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 860           if (Res.getNode())
 861             ReplaceNode(SDValue(Node, 0), Res);
 862           return;
 863         }
 864         case TargetLowering::Expand:
 865           assert(!StVT.isVector() &&
 866                  "Vector Stores are handled in LegalizeVectorOps");
 867
 868           // TRUNCSTORE:i16 i32 -> STORE i16
 869           assert(TLI.isTypeLegal(StVT) &&
 870                  "Do not know how to expand this store!");
 871           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 872           SDValue Result =
 873             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 874                          isVolatile, isNonTemporal, Alignment, TBAAInfo);
 875           ReplaceNode(SDValue(Node, 0), Result);
 876           break;
 877         }
 878       }
 879     }
 880 }
 881
 882 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 883   LoadSDNode *LD = cast<LoadSDNode>(Node);
 884   SDValue Chain = LD->getChain();  // The chain.
 885   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 886   SDValue Value;                   // The value returned by the load op.
 887   SDLoc dl(Node);
 888
 889   ISD::LoadExtType ExtType = LD->getExtensionType();
 890   if (ExtType == ISD::NON_EXTLOAD) {
 891     MVT VT = Node->getSimpleValueType(0);
 892     SDValue RVal = SDValue(Node, 0);
 893     SDValue RChain = SDValue(Node, 1);
 894
 895     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 896     default: llvm_unreachable("This action is not supported yet!");
 897     case TargetLowering::Legal: {
 898       unsigned AS = LD->getAddressSpace();
 899       // If this is an unaligned load and the target doesn't support it,
 900       // expand it.
 901       if (!TLI.allowsUnalignedMemoryAccesses(LD->getMemoryVT(), AS)) {
 902         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 903         unsigned ABIAlignment =
 904           TLI.getDataLayout()->getABITypeAlignment(Ty);
 905         if (LD->getAlignment() < ABIAlignment){
 906           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 907         }
 908       }
 909       break;
 910     }
 911     case TargetLowering::Custom: {
 912       SDValue Res = TLI.LowerOperation(RVal, DAG);
 913       if (Res.getNode()) {
 914         RVal = Res;
 915         RChain = Res.getValue(1);
 916       }
 917       break;
 918     }
 919     case TargetLowering::Promote: {
 920       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 921       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 922              "Can only promote loads to same size type");
 923
 924       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 925       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 926       RChain = Res.getValue(1);
 927       break;
 928     }
 929     }
 930     if (RChain.getNode() != Node) {
 931       assert(RVal.getNode() != Node && "Load must be completely replaced");
 932       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 933       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 934       ReplacedNode(Node);
 935     }
 936     return;
 937   }
 938
 939   EVT SrcVT = LD->getMemoryVT();
 940   unsigned SrcWidth = SrcVT.getSizeInBits();
 941   unsigned Alignment = LD->getAlignment();
 942   bool isVolatile = LD->isVolatile();
 943   bool isNonTemporal = LD->isNonTemporal();
 944   const MDNode *TBAAInfo = LD->getTBAAInfo();
 945
 946   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 947       // Some targets pretend to have an i1 loading operation, and actually
 948       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 949       // bits are guaranteed to be zero; it helps the optimizers understand
 950       // that these bits are zero.  It is also useful for EXTLOAD, since it
 951       // tells the optimizers that those bits are undefined.  It would be
 952       // nice to have an effective generic way of getting these benefits...
 953       // Until such a way is found, don't insist on promoting i1 here.
 954       (SrcVT != MVT::i1 ||
 955        TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
 956     // Promote to a byte-sized load if not loading an integral number of
 957     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 958     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 959     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 960     SDValue Ch;
 961
 962     // The extra bits are guaranteed to be zero, since we stored them that
 963     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 964
 965     ISD::LoadExtType NewExtType =
 966       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 967
 968     SDValue Result =
 969       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 970                      Chain, Ptr, LD->getPointerInfo(),
 971                      NVT, isVolatile, isNonTemporal, Alignment, TBAAInfo);
 972
 973     Ch = Result.getValue(1); // The chain.
 974
 975     if (ExtType == ISD::SEXTLOAD)
 976       // Having the top bits zero doesn't help when sign extending.
 977       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 978                            Result.getValueType(),
 979                            Result, DAG.getValueType(SrcVT));
 980     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 981       // All the top bits are guaranteed to be zero - inform the optimizers.
 982       Result = DAG.getNode(ISD::AssertZext, dl,
 983                            Result.getValueType(), Result,
 984                            DAG.getValueType(SrcVT));
 985
 986     Value = Result;
 987     Chain = Ch;
 988   } else if (SrcWidth & (SrcWidth - 1)) {
 989     // If not loading a power-of-2 number of bits, expand as two loads.
 990     assert(!SrcVT.isVector() && "Unsupported extload!");
 991     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 992     assert(RoundWidth < SrcWidth);
 993     unsigned ExtraWidth = SrcWidth - RoundWidth;
 994     assert(ExtraWidth < RoundWidth);
 995     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 996            "Load size not an integral number of bytes!");
 997     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 998     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 999     SDValue Lo, Hi, Ch;
1000     unsigned IncrementSize;
1001
1002     if (TLI.isLittleEndian()) {
1003       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
1004       // Load the bottom RoundWidth bits.
1005       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1006                           Chain, Ptr,
1007                           LD->getPointerInfo(), RoundVT, isVolatile,
1008                           isNonTemporal, Alignment, TBAAInfo);
1009
1010       // Load the remaining ExtraWidth bits.
1011       IncrementSize = RoundWidth / 8;
1012       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1013                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1014       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1015                           LD->getPointerInfo().getWithOffset(IncrementSize),
1016                           ExtraVT, isVolatile, isNonTemporal,
1017                           MinAlign(Alignment, IncrementSize), TBAAInfo);
1018
1019       // Build a factor node to remember that this load is independent of
1020       // the other one.
1021       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1022                        Hi.getValue(1));
1023
1024       // Move the top bits to the right place.
1025       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1026                        DAG.getConstant(RoundWidth,
1027                                       TLI.getShiftAmountTy(Hi.getValueType())));
1028
1029       // Join the hi and lo parts.
1030       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1031     } else {
1032       // Big endian - avoid unaligned loads.
1033       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1034       // Load the top RoundWidth bits.
1035       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1036                           LD->getPointerInfo(), RoundVT, isVolatile,
1037                           isNonTemporal, Alignment, TBAAInfo);
1038
1039       // Load the remaining ExtraWidth bits.
1040       IncrementSize = RoundWidth / 8;
1041       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1042                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1043       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1044                           dl, Node->getValueType(0), Chain, Ptr,
1045                           LD->getPointerInfo().getWithOffset(IncrementSize),
1046                           ExtraVT, isVolatile, isNonTemporal,
1047                           MinAlign(Alignment, IncrementSize), TBAAInfo);
1048
1049       // Build a factor node to remember that this load is independent of
1050       // the other one.
1051       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1052                        Hi.getValue(1));
1053
1054       // Move the top bits to the right place.
1055       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1056                        DAG.getConstant(ExtraWidth,
1057                                       TLI.getShiftAmountTy(Hi.getValueType())));
1058
1059       // Join the hi and lo parts.
1060       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1061     }
1062
1063     Chain = Ch;
1064   } else {
1065     bool isCustom = false;
1066     switch (TLI.getLoadExtAction(ExtType, SrcVT.getSimpleVT())) {
1067     default: llvm_unreachable("This action is not supported yet!");
1068     case TargetLowering::Custom:
1069       isCustom = true;
1070       // FALLTHROUGH
1071     case TargetLowering::Legal: {
1072       Value = SDValue(Node, 0);
1073       Chain = SDValue(Node, 1);
1074
1075       if (isCustom) {
1076         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1077         if (Res.getNode()) {
1078           Value = Res;
1079           Chain = Res.getValue(1);
1080         }
1081       } else {
1082         // If this is an unaligned load and the target doesn't support
1083         // it, expand it.
1084         EVT MemVT = LD->getMemoryVT();
1085         unsigned AS = LD->getAddressSpace();
1086         if (!TLI.allowsUnalignedMemoryAccesses(MemVT, AS)) {
1087           Type *Ty =
1088             LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1089           unsigned ABIAlignment =
1090             TLI.getDataLayout()->getABITypeAlignment(Ty);
1091           if (LD->getAlignment() < ABIAlignment){
1092             ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1093                                 DAG, TLI, Value, Chain);
1094           }
1095         }
1096       }
1097       break;
1098     }
1099     case TargetLowering::Expand:
1100       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) &&
1101           TLI.isTypeLegal(SrcVT)) {
1102         SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr,
1103                                    LD->getMemOperand());
1104         unsigned ExtendOp;
1105         switch (ExtType) {
1106         case ISD::EXTLOAD:
1107           ExtendOp = (SrcVT.isFloatingPoint() ?
1108                       ISD::FP_EXTEND : ISD::ANY_EXTEND);
1109           break;
1110         case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1111         case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1112         default: llvm_unreachable("Unexpected extend load type!");
1113         }
1114         Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1115         Chain = Load.getValue(1);
1116         break;
1117       }
1118
1119       assert(!SrcVT.isVector() &&
1120              "Vector Loads are handled in LegalizeVectorOps");
1121
1122       // FIXME: This does not work for vectors on most targets.  Sign-
1123       // and zero-extend operations are currently folded into extending
1124       // loads, whether they are legal or not, and then we end up here
1125       // without any support for legalizing them.
1126       assert(ExtType != ISD::EXTLOAD &&
1127              "EXTLOAD should always be supported!");
1128       // Turn the unsupported load into an EXTLOAD followed by an
1129       // explicit zero/sign extend inreg.
1130       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1131                                       Node->getValueType(0),
1132                                       Chain, Ptr, SrcVT,
1133                                       LD->getMemOperand());
1134       SDValue ValRes;
1135       if (ExtType == ISD::SEXTLOAD)
1136         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1137                              Result.getValueType(),
1138                              Result, DAG.getValueType(SrcVT));
1139       else
1140         ValRes = DAG.getZeroExtendInReg(Result, dl,
1141                                         SrcVT.getScalarType());
1142       Value = ValRes;
1143       Chain = Result.getValue(1);
1144       break;
1145     }
1146   }
1147
1148   // Since loads produce two values, make sure to remember that we legalized
1149   // both of them.
1150   if (Chain.getNode() != Node) {
1151     assert(Value.getNode() != Node && "Load must be completely replaced");
1152     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1153     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1154     ReplacedNode(Node);
1155   }
1156 }
1157
1158 /// LegalizeOp - Return a legal replacement for the given operation, with
1159 /// all legal operands.
1160 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1161   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1162     return;
1163
1164   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1165     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1166              TargetLowering::TypeLegal &&
1167            "Unexpected illegal type!");
1168
1169   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1170     assert((TLI.getTypeAction(*DAG.getContext(),
1171                               Node->getOperand(i).getValueType()) ==
1172               TargetLowering::TypeLegal ||
1173             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1174            "Unexpected illegal type!");
1175
1176   // Figure out the correct action; the way to query this varies by opcode
1177   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1178   bool SimpleFinishLegalizing = true;
1179   switch (Node->getOpcode()) {
1180   case ISD::INTRINSIC_W_CHAIN:
1181   case ISD::INTRINSIC_WO_CHAIN:
1182   case ISD::INTRINSIC_VOID:
1183   case ISD::STACKSAVE:
1184     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1185     break;
1186   case ISD::VAARG:
1187     Action = TLI.getOperationAction(Node->getOpcode(),
1188                                     Node->getValueType(0));
1189     if (Action != TargetLowering::Promote)
1190       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1191     break;
1192   case ISD::SINT_TO_FP:
1193   case ISD::UINT_TO_FP:
1194   case ISD::EXTRACT_VECTOR_ELT:
1195     Action = TLI.getOperationAction(Node->getOpcode(),
1196                                     Node->getOperand(0).getValueType());
1197     break;
1198   case ISD::FP_ROUND_INREG:
1199   case ISD::SIGN_EXTEND_INREG: {
1200     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1201     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1202     break;
1203   }
1204   case ISD::ATOMIC_STORE: {
1205     Action = TLI.getOperationAction(Node->getOpcode(),
1206                                     Node->getOperand(2).getValueType());
1207     break;
1208   }
1209   case ISD::SELECT_CC:
1210   case ISD::SETCC:
1211   case ISD::BR_CC: {
1212     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1213                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1214     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1215     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1216     ISD::CondCode CCCode =
1217         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1218     Action = TLI.getCondCodeAction(CCCode, OpVT);
1219     if (Action == TargetLowering::Legal) {
1220       if (Node->getOpcode() == ISD::SELECT_CC)
1221         Action = TLI.getOperationAction(Node->getOpcode(),
1222                                         Node->getValueType(0));
1223       else
1224         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1225     }
1226     break;
1227   }
1228   case ISD::LOAD:
1229   case ISD::STORE:
1230     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1231     // STORE expects the unlegalized operand in some cases.
1232     SimpleFinishLegalizing = false;
1233     break;
1234   case ISD::CALLSEQ_START:
1235   case ISD::CALLSEQ_END:
1236     // FIXME: This shouldn't be necessary.  These nodes have special properties
1237     // dealing with the recursive nature of legalization.  Removing this
1238     // special case should be done as part of making LegalizeDAG non-recursive.
1239     SimpleFinishLegalizing = false;
1240     break;
1241   case ISD::EXTRACT_ELEMENT:
1242   case ISD::FLT_ROUNDS_:
1243   case ISD::SADDO:
1244   case ISD::SSUBO:
1245   case ISD::UADDO:
1246   case ISD::USUBO:
1247   case ISD::SMULO:
1248   case ISD::UMULO:
1249   case ISD::FPOWI:
1250   case ISD::MERGE_VALUES:
1251   case ISD::EH_RETURN:
1252   case ISD::FRAME_TO_ARGS_OFFSET:
1253   case ISD::EH_SJLJ_SETJMP:
1254   case ISD::EH_SJLJ_LONGJMP:
1255     // These operations lie about being legal: when they claim to be legal,
1256     // they should actually be expanded.
1257     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1258     if (Action == TargetLowering::Legal)
1259       Action = TargetLowering::Expand;
1260     break;
1261   case ISD::INIT_TRAMPOLINE:
1262   case ISD::ADJUST_TRAMPOLINE:
1263   case ISD::FRAMEADDR:
1264   case ISD::RETURNADDR:
1265     // These operations lie about being legal: when they claim to be legal,
1266     // they should actually be custom-lowered.
1267     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1268     if (Action == TargetLowering::Legal)
1269       Action = TargetLowering::Custom;
1270     break;
1271   case ISD::DEBUGTRAP:
1272     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1273     if (Action == TargetLowering::Expand) {
1274       // replace ISD::DEBUGTRAP with ISD::TRAP
1275       SDValue NewVal;
1276       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1277                            Node->getOperand(0));
1278       ReplaceNode(Node, NewVal.getNode());
1279       LegalizeOp(NewVal.getNode());
1280       return;
1281     }
1282     break;
1283
1284   default:
1285     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1286       Action = TargetLowering::Legal;
1287     } else {
1288       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1289     }
1290     break;
1291   }
1292
1293   if (SimpleFinishLegalizing) {
1294     SDNode *NewNode = Node;
1295     switch (Node->getOpcode()) {
1296     default: break;
1297     case ISD::SHL:
1298     case ISD::SRL:
1299     case ISD::SRA:
1300     case ISD::ROTL:
1301     case ISD::ROTR:
1302       // Legalizing shifts/rotates requires adjusting the shift amount
1303       // to the appropriate width.
1304       if (!Node->getOperand(1).getValueType().isVector()) {
1305         SDValue SAO =
1306           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1307                                     Node->getOperand(1));
1308         HandleSDNode Handle(SAO);
1309         LegalizeOp(SAO.getNode());
1310         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1311                                          Handle.getValue());
1312       }
1313       break;
1314     case ISD::SRL_PARTS:
1315     case ISD::SRA_PARTS:
1316     case ISD::SHL_PARTS:
1317       // Legalizing shifts/rotates requires adjusting the shift amount
1318       // to the appropriate width.
1319       if (!Node->getOperand(2).getValueType().isVector()) {
1320         SDValue SAO =
1321           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1322                                     Node->getOperand(2));
1323         HandleSDNode Handle(SAO);
1324         LegalizeOp(SAO.getNode());
1325         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1326                                          Node->getOperand(1),
1327                                          Handle.getValue());
1328       }
1329       break;
1330     }
1331
1332     if (NewNode != Node) {
1333       DAG.ReplaceAllUsesWith(Node, NewNode);
1334       for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1335         DAG.TransferDbgValues(SDValue(Node, i), SDValue(NewNode, i));
1336       ReplacedNode(Node);
1337       Node = NewNode;
1338     }
1339     switch (Action) {
1340     case TargetLowering::Legal:
1341       return;
1342     case TargetLowering::Custom: {
1343       // FIXME: The handling for custom lowering with multiple results is
1344       // a complete mess.
1345       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1346       if (Res.getNode()) {
1347         SmallVector<SDValue, 8> ResultVals;
1348         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i) {
1349           if (e == 1)
1350             ResultVals.push_back(Res);
1351           else
1352             ResultVals.push_back(Res.getValue(i));
1353         }
1354         if (Res.getNode() != Node || Res.getResNo() != 0) {
1355           DAG.ReplaceAllUsesWith(Node, ResultVals.data());
1356           for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1357             DAG.TransferDbgValues(SDValue(Node, i), ResultVals[i]);
1358           ReplacedNode(Node);
1359         }
1360         return;
1361       }
1362     }
1363       // FALL THROUGH
1364     case TargetLowering::Expand:
1365       ExpandNode(Node);
1366       return;
1367     case TargetLowering::Promote:
1368       PromoteNode(Node);
1369       return;
1370     }
1371   }
1372
1373   switch (Node->getOpcode()) {
1374   default:
1375 #ifndef NDEBUG
1376     dbgs() << "NODE: ";
1377     Node->dump( &DAG);
1378     dbgs() << "\n";
1379 #endif
1380     llvm_unreachable("Do not know how to legalize this operator!");
1381
1382   case ISD::CALLSEQ_START:
1383   case ISD::CALLSEQ_END:
1384     break;
1385   case ISD::LOAD: {
1386     return LegalizeLoadOps(Node);
1387   }
1388   case ISD::STORE: {
1389     return LegalizeStoreOps(Node);
1390   }
1391   }
1392 }
1393
1394 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1395   SDValue Vec = Op.getOperand(0);
1396   SDValue Idx = Op.getOperand(1);
1397   SDLoc dl(Op);
1398
1399   // Before we generate a new store to a temporary stack slot, see if there is
1400   // already one that we can use. There often is because when we scalarize
1401   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1402   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1403   // the vector. If all are expanded here, we don't want one store per vector
1404   // element.
1405   SDValue StackPtr, Ch;
1406   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1407        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1408     SDNode *User = *UI;
1409     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1410       if (ST->isIndexed() || ST->isTruncatingStore() ||
1411           ST->getValue() != Vec)
1412         continue;
1413
1414       // Make sure that nothing else could have stored into the destination of
1415       // this store.
1416       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1417         continue;
1418
1419       StackPtr = ST->getBasePtr();
1420       Ch = SDValue(ST, 0);
1421       break;
1422     }
1423   }
1424
1425   if (!Ch.getNode()) {
1426     // Store the value to a temporary stack slot, then LOAD the returned part.
1427     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1428     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1429                       MachinePointerInfo(), false, false, 0);
1430   }
1431
1432   // Add the offset to the index.
1433   unsigned EltSize =
1434       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1435   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1436                     DAG.getConstant(EltSize, Idx.getValueType()));
1437
1438   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1439   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1440
1441   if (Op.getValueType().isVector())
1442     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1443                        false, false, false, 0);
1444   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1445                         MachinePointerInfo(),
1446                         Vec.getValueType().getVectorElementType(),
1447                         false, false, 0);
1448 }
1449
1450 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1451   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1452
1453   SDValue Vec  = Op.getOperand(0);
1454   SDValue Part = Op.getOperand(1);
1455   SDValue Idx  = Op.getOperand(2);
1456   SDLoc dl(Op);
1457
1458   // Store the value to a temporary stack slot, then LOAD the returned part.
1459
1460   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1461   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1462   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1463
1464   // First store the whole vector.
1465   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1466                             false, false, 0);
1467
1468   // Then store the inserted part.
1469
1470   // Add the offset to the index.
1471   unsigned EltSize =
1472       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1473
1474   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1475                     DAG.getConstant(EltSize, Idx.getValueType()));
1476   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1477
1478   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1479                                     StackPtr);
1480
1481   // Store the subvector.
1482   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1483                     MachinePointerInfo(), false, false, 0);
1484
1485   // Finally, load the updated vector.
1486   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1487                      false, false, false, 0);
1488 }
1489
1490 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1491   // We can't handle this case efficiently.  Allocate a sufficiently
1492   // aligned object on the stack, store each element into it, then load
1493   // the result as a vector.
1494   // Create the stack frame object.
1495   EVT VT = Node->getValueType(0);
1496   EVT EltVT = VT.getVectorElementType();
1497   SDLoc dl(Node);
1498   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1499   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1500   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1501
1502   // Emit a store of each element to the stack slot.
1503   SmallVector<SDValue, 8> Stores;
1504   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1505   // Store (in the right endianness) the elements to memory.
1506   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1507     // Ignore undef elements.
1508     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1509
1510     unsigned Offset = TypeByteSize*i;
1511
1512     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1513     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1514
1515     // If the destination vector element type is narrower than the source
1516     // element type, only store the bits necessary.
1517     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1518       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1519                                          Node->getOperand(i), Idx,
1520                                          PtrInfo.getWithOffset(Offset),
1521                                          EltVT, false, false, 0));
1522     } else
1523       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1524                                     Node->getOperand(i), Idx,
1525                                     PtrInfo.getWithOffset(Offset),
1526                                     false, false, 0));
1527   }
1528
1529   SDValue StoreChain;
1530   if (!Stores.empty())    // Not all undef elements?
1531     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1532                              &Stores[0], Stores.size());
1533   else
1534     StoreChain = DAG.getEntryNode();
1535
1536   // Result is a load from the stack slot.
1537   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1538                      false, false, false, 0);
1539 }
1540
1541 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1542   SDLoc dl(Node);
1543   SDValue Tmp1 = Node->getOperand(0);
1544   SDValue Tmp2 = Node->getOperand(1);
1545
1546   // Get the sign bit of the RHS.  First obtain a value that has the same
1547   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1548   SDValue SignBit;
1549   EVT FloatVT = Tmp2.getValueType();
1550   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1551   if (TLI.isTypeLegal(IVT)) {
1552     // Convert to an integer with the same sign bit.
1553     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1554   } else {
1555     // Store the float to memory, then load the sign part out as an integer.
1556     MVT LoadTy = TLI.getPointerTy();
1557     // First create a temporary that is aligned for both the load and store.
1558     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1559     // Then store the float to it.
1560     SDValue Ch =
1561       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1562                    false, false, 0);
1563     if (TLI.isBigEndian()) {
1564       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1565       // Load out a legal integer with the same sign bit as the float.
1566       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1567                             false, false, false, 0);
1568     } else { // Little endian
1569       SDValue LoadPtr = StackPtr;
1570       // The float may be wider than the integer we are going to load.  Advance
1571       // the pointer so that the loaded integer will contain the sign bit.
1572       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1573       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1574       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1575                            DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1576       // Load a legal integer containing the sign bit.
1577       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1578                             false, false, false, 0);
1579       // Move the sign bit to the top bit of the loaded integer.
1580       unsigned BitShift = LoadTy.getSizeInBits() -
1581         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1582       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1583       if (BitShift)
1584         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1585                               DAG.getConstant(BitShift,
1586                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1587     }
1588   }
1589   // Now get the sign bit proper, by seeing whether the value is negative.
1590   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1591                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1592                          ISD::SETLT);
1593   // Get the absolute value of the result.
1594   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1595   // Select between the nabs and abs value based on the sign bit of
1596   // the input.
1597   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1598                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1599                       AbsVal);
1600 }
1601
1602 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1603                                            SmallVectorImpl<SDValue> &Results) {
1604   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1605   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1606           " not tell us which reg is the stack pointer!");
1607   SDLoc dl(Node);
1608   EVT VT = Node->getValueType(0);
1609   SDValue Tmp1 = SDValue(Node, 0);
1610   SDValue Tmp2 = SDValue(Node, 1);
1611   SDValue Tmp3 = Node->getOperand(2);
1612   SDValue Chain = Tmp1.getOperand(0);
1613
1614   // Chain the dynamic stack allocation so that it doesn't modify the stack
1615   // pointer when other instructions are using the stack.
1616   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1617                                SDLoc(Node));
1618
1619   SDValue Size  = Tmp2.getOperand(1);
1620   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1621   Chain = SP.getValue(1);
1622   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1623   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
1624   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1625   if (Align > StackAlign)
1626     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1627                        DAG.getConstant(-(uint64_t)Align, VT));
1628   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1629
1630   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1631                             DAG.getIntPtrConstant(0, true), SDValue(),
1632                             SDLoc(Node));
1633
1634   Results.push_back(Tmp1);
1635   Results.push_back(Tmp2);
1636 }
1637
1638 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1639 /// condition code CC on the current target.
1640 ///
1641 /// If the SETCC has been legalized using AND / OR, then the legalized node
1642 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1643 /// will be set to false.
1644 ///
1645 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1646 /// then the values of LHS and RHS will be swapped, CC will be set to the
1647 /// new condition, and NeedInvert will be set to false.
1648 ///
1649 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1650 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1651 /// will be set to true. The caller must invert the result of the SETCC with
1652 /// SelectionDAG::getNOT() or take equivalent action to swap the effect of a
1653 /// true/false result.
1654 ///
1655 /// \returns true if the SetCC has been legalized, false if it hasn't.
1656 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1657                                                  SDValue &LHS, SDValue &RHS,
1658                                                  SDValue &CC,
1659                                                  bool &NeedInvert,
1660                                                  SDLoc dl) {
1661   MVT OpVT = LHS.getSimpleValueType();
1662   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1663   NeedInvert = false;
1664   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1665   default: llvm_unreachable("Unknown condition code action!");
1666   case TargetLowering::Legal:
1667     // Nothing to do.
1668     break;
1669   case TargetLowering::Expand: {
1670     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1671     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1672       std::swap(LHS, RHS);
1673       CC = DAG.getCondCode(InvCC);
1674       return true;
1675     }
1676     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1677     unsigned Opc = 0;
1678     switch (CCCode) {
1679     default: llvm_unreachable("Don't know how to expand this condition!");
1680     case ISD::SETO:
1681         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1682             == TargetLowering::Legal
1683             && "If SETO is expanded, SETOEQ must be legal!");
1684         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1685     case ISD::SETUO:
1686         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1687             == TargetLowering::Legal
1688             && "If SETUO is expanded, SETUNE must be legal!");
1689         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1690     case ISD::SETOEQ:
1691     case ISD::SETOGT:
1692     case ISD::SETOGE:
1693     case ISD::SETOLT:
1694     case ISD::SETOLE:
1695     case ISD::SETONE:
1696     case ISD::SETUEQ:
1697     case ISD::SETUNE:
1698     case ISD::SETUGT:
1699     case ISD::SETUGE:
1700     case ISD::SETULT:
1701     case ISD::SETULE:
1702         // If we are floating point, assign and break, otherwise fall through.
1703         if (!OpVT.isInteger()) {
1704           // We can use the 4th bit to tell if we are the unordered
1705           // or ordered version of the opcode.
1706           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1707           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1708           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1709           break;
1710         }
1711         // Fallthrough if we are unsigned integer.
1712     case ISD::SETLE:
1713     case ISD::SETGT:
1714     case ISD::SETGE:
1715     case ISD::SETLT:
1716       // We only support using the inverted operation, which is computed above
1717       // and not a different manner of supporting expanding these cases.
1718       llvm_unreachable("Don't know how to expand this condition!");
1719     case ISD::SETNE:
1720     case ISD::SETEQ:
1721       // Try inverting the result of the inverse condition.
1722       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1723       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1724         CC = DAG.getCondCode(InvCC);
1725         NeedInvert = true;
1726         return true;
1727       }
1728       // If inverting the condition didn't work then we have no means to expand
1729       // the condition.
1730       llvm_unreachable("Don't know how to expand this condition!");
1731     }
1732
1733     SDValue SetCC1, SetCC2;
1734     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1735       // If we aren't the ordered or unorder operation,
1736       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1737       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1738       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1739     } else {
1740       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1741       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1742       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1743     }
1744     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1745     RHS = SDValue();
1746     CC  = SDValue();
1747     return true;
1748   }
1749   }
1750   return false;
1751 }
1752
1753 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1754 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1755 /// a load from the stack slot to DestVT, extending it if needed.
1756 /// The resultant code need not be legal.
1757 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1758                                                EVT SlotVT,
1759                                                EVT DestVT,
1760                                                SDLoc dl) {
1761   // Create the stack frame object.
1762   unsigned SrcAlign =
1763     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1764                                               getTypeForEVT(*DAG.getContext()));
1765   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1766
1767   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1768   int SPFI = StackPtrFI->getIndex();
1769   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1770
1771   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1772   unsigned SlotSize = SlotVT.getSizeInBits();
1773   unsigned DestSize = DestVT.getSizeInBits();
1774   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1775   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1776
1777   // Emit a store to the stack slot.  Use a truncstore if the input value is
1778   // later than DestVT.
1779   SDValue Store;
1780
1781   if (SrcSize > SlotSize)
1782     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1783                               PtrInfo, SlotVT, false, false, SrcAlign);
1784   else {
1785     assert(SrcSize == SlotSize && "Invalid store");
1786     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1787                          PtrInfo, false, false, SrcAlign);
1788   }
1789
1790   // Result is a load from the stack slot.
1791   if (SlotSize == DestSize)
1792     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1793                        false, false, false, DestAlign);
1794
1795   assert(SlotSize < DestSize && "Unknown extension!");
1796   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1797                         PtrInfo, SlotVT, false, false, DestAlign);
1798 }
1799
1800 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1801   SDLoc dl(Node);
1802   // Create a vector sized/aligned stack slot, store the value to element #0,
1803   // then load the whole vector back out.
1804   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1805
1806   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1807   int SPFI = StackPtrFI->getIndex();
1808
1809   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1810                                  StackPtr,
1811                                  MachinePointerInfo::getFixedStack(SPFI),
1812                                  Node->getValueType(0).getVectorElementType(),
1813                                  false, false, 0);
1814   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1815                      MachinePointerInfo::getFixedStack(SPFI),
1816                      false, false, false, 0);
1817 }
1818
1819
1820 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1821 /// support the operation, but do support the resultant vector type.
1822 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1823   unsigned NumElems = Node->getNumOperands();
1824   SDValue Value1, Value2;
1825   SDLoc dl(Node);
1826   EVT VT = Node->getValueType(0);
1827   EVT OpVT = Node->getOperand(0).getValueType();
1828   EVT EltVT = VT.getVectorElementType();
1829
1830   // If the only non-undef value is the low element, turn this into a
1831   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1832   bool isOnlyLowElement = true;
1833   bool MoreThanTwoValues = false;
1834   bool isConstant = true;
1835   for (unsigned i = 0; i < NumElems; ++i) {
1836     SDValue V = Node->getOperand(i);
1837     if (V.getOpcode() == ISD::UNDEF)
1838       continue;
1839     if (i > 0)
1840       isOnlyLowElement = false;
1841     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1842       isConstant = false;
1843
1844     if (!Value1.getNode()) {
1845       Value1 = V;
1846     } else if (!Value2.getNode()) {
1847       if (V != Value1)
1848         Value2 = V;
1849     } else if (V != Value1 && V != Value2) {
1850       MoreThanTwoValues = true;
1851     }
1852   }
1853
1854   if (!Value1.getNode())
1855     return DAG.getUNDEF(VT);
1856
1857   if (isOnlyLowElement)
1858     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1859
1860   // If all elements are constants, create a load from the constant pool.
1861   if (isConstant) {
1862     SmallVector<Constant*, 16> CV;
1863     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1864       if (ConstantFPSDNode *V =
1865           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1866         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1867       } else if (ConstantSDNode *V =
1868                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1869         if (OpVT==EltVT)
1870           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1871         else {
1872           // If OpVT and EltVT don't match, EltVT is not legal and the
1873           // element values have been promoted/truncated earlier.  Undo this;
1874           // we don't want a v16i8 to become a v16i32 for example.
1875           const ConstantInt *CI = V->getConstantIntValue();
1876           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1877                                         CI->getZExtValue()));
1878         }
1879       } else {
1880         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1881         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1882         CV.push_back(UndefValue::get(OpNTy));
1883       }
1884     }
1885     Constant *CP = ConstantVector::get(CV);
1886     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1887     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1888     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1889                        MachinePointerInfo::getConstantPool(),
1890                        false, false, false, Alignment);
1891   }
1892
1893   SmallSet<SDValue, 16> DefinedValues;
1894   for (unsigned i = 0; i < NumElems; ++i) {
1895     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
1896       continue;
1897     DefinedValues.insert(Node->getOperand(i));
1898   }
1899
1900   if (!MoreThanTwoValues &&
1901     TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
1902     SmallVector<int, 8> ShuffleVec(NumElems, -1);
1903     for (unsigned i = 0; i < NumElems; ++i) {
1904       SDValue V = Node->getOperand(i);
1905       if (V.getOpcode() == ISD::UNDEF)
1906         continue;
1907       ShuffleVec[i] = V == Value1 ? 0 : NumElems;
1908     }
1909     if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
1910       // Get the splatted value into the low element of a vector register.
1911       SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
1912       SDValue Vec2;
1913       if (Value2.getNode())
1914         Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
1915       else
1916         Vec2 = DAG.getUNDEF(VT);
1917
1918       // Return shuffle(LowValVec, undef, <0,0,0,0>)
1919       return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1920     }
1921   }
1922
1923   // Otherwise, we can't handle this case efficiently.
1924   return ExpandVectorBuildThroughStack(Node);
1925 }
1926
1927 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
1928 // does not fit into a register, return the lo part and set the hi part to the
1929 // by-reg argument.  If it does fit into a single register, return the result
1930 // and leave the Hi part unset.
1931 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
1932                                             bool isSigned) {
1933   TargetLowering::ArgListTy Args;
1934   TargetLowering::ArgListEntry Entry;
1935   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1936     EVT ArgVT = Node->getOperand(i).getValueType();
1937     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1938     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
1939     Entry.isSExt = isSigned;
1940     Entry.isZExt = !isSigned;
1941     Args.push_back(Entry);
1942   }
1943   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1944                                          TLI.getPointerTy());
1945
1946   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
1947
1948   // By default, the input chain to this libcall is the entry node of the
1949   // function. If the libcall is going to be emitted as a tail call then
1950   // TLI.isUsedByReturnOnly will change it to the right chain if the return
1951   // node which is being folded has a non-entry input chain.
1952   SDValue InChain = DAG.getEntryNode();
1953
1954   // isTailCall may be true since the callee does not reference caller stack
1955   // frame. Check if it's in the right position.
1956   SDValue TCChain = InChain;
1957   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
1958   if (isTailCall)
1959     InChain = TCChain;
1960
1961   TargetLowering::
1962   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
1963                     0, TLI.getLibcallCallingConv(LC), isTailCall,
1964                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
1965                     Callee, Args, DAG, SDLoc(Node));
1966   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
1967
1968
1969   if (!CallInfo.second.getNode())
1970     // It's a tailcall, return the chain (which is the DAG root).
1971     return DAG.getRoot();
1972
1973   return CallInfo.first;
1974 }
1975
1976 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
1977 /// and returning a result of type RetVT.
1978 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
1979                                             const SDValue *Ops, unsigned NumOps,
1980                                             bool isSigned, SDLoc dl) {
1981   TargetLowering::ArgListTy Args;
1982   Args.reserve(NumOps);
1983
1984   TargetLowering::ArgListEntry Entry;
1985   for (unsigned i = 0; i != NumOps; ++i) {
1986     Entry.Node = Ops[i];
1987     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
1988     Entry.isSExt = isSigned;
1989     Entry.isZExt = !isSigned;
1990     Args.push_back(Entry);
1991   }
1992   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1993                                          TLI.getPointerTy());
1994
1995   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
1996   TargetLowering::
1997   CallLoweringInfo CLI(DAG.getEntryNode(), RetTy, isSigned, !isSigned, false,
1998                        false, 0, TLI.getLibcallCallingConv(LC),
1999                        /*isTailCall=*/false,
2000                   /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2001                   Callee, Args, DAG, dl);
2002   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2003
2004   return CallInfo.first;
2005 }
2006
2007 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
2008 // ExpandLibCall except that the first operand is the in-chain.
2009 std::pair<SDValue, SDValue>
2010 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2011                                          SDNode *Node,
2012                                          bool isSigned) {
2013   SDValue InChain = Node->getOperand(0);
2014
2015   TargetLowering::ArgListTy Args;
2016   TargetLowering::ArgListEntry Entry;
2017   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2018     EVT ArgVT = Node->getOperand(i).getValueType();
2019     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2020     Entry.Node = Node->getOperand(i);
2021     Entry.Ty = ArgTy;
2022     Entry.isSExt = isSigned;
2023     Entry.isZExt = !isSigned;
2024     Args.push_back(Entry);
2025   }
2026   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2027                                          TLI.getPointerTy());
2028
2029   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2030   TargetLowering::
2031   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
2032                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
2033                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2034                     Callee, Args, DAG, SDLoc(Node));
2035   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2036
2037   return CallInfo;
2038 }
2039
2040 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2041                                               RTLIB::Libcall Call_F32,
2042                                               RTLIB::Libcall Call_F64,
2043                                               RTLIB::Libcall Call_F80,
2044                                               RTLIB::Libcall Call_F128,
2045                                               RTLIB::Libcall Call_PPCF128) {
2046   RTLIB::Libcall LC;
2047   switch (Node->getSimpleValueType(0).SimpleTy) {
2048   default: llvm_unreachable("Unexpected request for libcall!");
2049   case MVT::f32: LC = Call_F32; break;
2050   case MVT::f64: LC = Call_F64; break;
2051   case MVT::f80: LC = Call_F80; break;
2052   case MVT::f128: LC = Call_F128; break;
2053   case MVT::ppcf128: LC = Call_PPCF128; break;
2054   }
2055   return ExpandLibCall(LC, Node, false);
2056 }
2057
2058 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2059                                                RTLIB::Libcall Call_I8,
2060                                                RTLIB::Libcall Call_I16,
2061                                                RTLIB::Libcall Call_I32,
2062                                                RTLIB::Libcall Call_I64,
2063                                                RTLIB::Libcall Call_I128) {
2064   RTLIB::Libcall LC;
2065   switch (Node->getSimpleValueType(0).SimpleTy) {
2066   default: llvm_unreachable("Unexpected request for libcall!");
2067   case MVT::i8:   LC = Call_I8; break;
2068   case MVT::i16:  LC = Call_I16; break;
2069   case MVT::i32:  LC = Call_I32; break;
2070   case MVT::i64:  LC = Call_I64; break;
2071   case MVT::i128: LC = Call_I128; break;
2072   }
2073   return ExpandLibCall(LC, Node, isSigned);
2074 }
2075
2076 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
2077 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2078                                      const TargetLowering &TLI) {
2079   RTLIB::Libcall LC;
2080   switch (Node->getSimpleValueType(0).SimpleTy) {
2081   default: llvm_unreachable("Unexpected request for libcall!");
2082   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2083   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2084   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2085   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2086   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2087   }
2088
2089   return TLI.getLibcallName(LC) != 0;
2090 }
2091
2092 /// useDivRem - Only issue divrem libcall if both quotient and remainder are
2093 /// needed.
2094 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2095   // The other use might have been replaced with a divrem already.
2096   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2097   unsigned OtherOpcode = 0;
2098   if (isSigned)
2099     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2100   else
2101     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2102
2103   SDValue Op0 = Node->getOperand(0);
2104   SDValue Op1 = Node->getOperand(1);
2105   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2106          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2107     SDNode *User = *UI;
2108     if (User == Node)
2109       continue;
2110     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2111         User->getOperand(0) == Op0 &&
2112         User->getOperand(1) == Op1)
2113       return true;
2114   }
2115   return false;
2116 }
2117
2118 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
2119 /// pairs.
2120 void
2121 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2122                                           SmallVectorImpl<SDValue> &Results) {
2123   unsigned Opcode = Node->getOpcode();
2124   bool isSigned = Opcode == ISD::SDIVREM;
2125
2126   RTLIB::Libcall LC;
2127   switch (Node->getSimpleValueType(0).SimpleTy) {
2128   default: llvm_unreachable("Unexpected request for libcall!");
2129   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2130   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2131   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2132   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2133   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2134   }
2135
2136   // The input chain to this libcall is the entry node of the function.
2137   // Legalizing the call will automatically add the previous call to the
2138   // dependence.
2139   SDValue InChain = DAG.getEntryNode();
2140
2141   EVT RetVT = Node->getValueType(0);
2142   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2143
2144   TargetLowering::ArgListTy Args;
2145   TargetLowering::ArgListEntry Entry;
2146   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2147     EVT ArgVT = Node->getOperand(i).getValueType();
2148     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2149     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2150     Entry.isSExt = isSigned;
2151     Entry.isZExt = !isSigned;
2152     Args.push_back(Entry);
2153   }
2154
2155   // Also pass the return address of the remainder.
2156   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2157   Entry.Node = FIPtr;
2158   Entry.Ty = RetTy->getPointerTo();
2159   Entry.isSExt = isSigned;
2160   Entry.isZExt = !isSigned;
2161   Args.push_back(Entry);
2162
2163   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2164                                          TLI.getPointerTy());
2165
2166   SDLoc dl(Node);
2167   TargetLowering::
2168   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
2169                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
2170                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2171                     Callee, Args, DAG, dl);
2172   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2173
2174   // Remainder is loaded back from the stack frame.
2175   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2176                             MachinePointerInfo(), false, false, false, 0);
2177   Results.push_back(CallInfo.first);
2178   Results.push_back(Rem);
2179 }
2180
2181 /// isSinCosLibcallAvailable - Return true if sincos libcall is available.
2182 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2183   RTLIB::Libcall LC;
2184   switch (Node->getSimpleValueType(0).SimpleTy) {
2185   default: llvm_unreachable("Unexpected request for libcall!");
2186   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2187   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2188   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2189   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2190   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2191   }
2192   return TLI.getLibcallName(LC) != 0;
2193 }
2194
2195 /// canCombineSinCosLibcall - Return true if sincos libcall is available and
2196 /// can be used to combine sin and cos.
2197 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2198                                     const TargetMachine &TM) {
2199   if (!isSinCosLibcallAvailable(Node, TLI))
2200     return false;
2201   // GNU sin/cos functions set errno while sincos does not. Therefore
2202   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2203   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2204   if (isGNU && !TM.Options.UnsafeFPMath)
2205     return false;
2206   return true;
2207 }
2208
2209 /// useSinCos - Only issue sincos libcall if both sin and cos are
2210 /// needed.
2211 static bool useSinCos(SDNode *Node) {
2212   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2213     ? ISD::FCOS : ISD::FSIN;
2214
2215   SDValue Op0 = Node->getOperand(0);
2216   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2217        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2218     SDNode *User = *UI;
2219     if (User == Node)
2220       continue;
2221     // The other user might have been turned into sincos already.
2222     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2223       return true;
2224   }
2225   return false;
2226 }
2227
2228 /// ExpandSinCosLibCall - Issue libcalls to sincos to compute sin / cos
2229 /// pairs.
2230 void
2231 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2232                                           SmallVectorImpl<SDValue> &Results) {
2233   RTLIB::Libcall LC;
2234   switch (Node->getSimpleValueType(0).SimpleTy) {
2235   default: llvm_unreachable("Unexpected request for libcall!");
2236   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2237   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2238   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2239   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2240   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2241   }
2242
2243   // The input chain to this libcall is the entry node of the function.
2244   // Legalizing the call will automatically add the previous call to the
2245   // dependence.
2246   SDValue InChain = DAG.getEntryNode();
2247
2248   EVT RetVT = Node->getValueType(0);
2249   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2250
2251   TargetLowering::ArgListTy Args;
2252   TargetLowering::ArgListEntry Entry;
2253
2254   // Pass the argument.
2255   Entry.Node = Node->getOperand(0);
2256   Entry.Ty = RetTy;
2257   Entry.isSExt = false;
2258   Entry.isZExt = false;
2259   Args.push_back(Entry);
2260
2261   // Pass the return address of sin.
2262   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2263   Entry.Node = SinPtr;
2264   Entry.Ty = RetTy->getPointerTo();
2265   Entry.isSExt = false;
2266   Entry.isZExt = false;
2267   Args.push_back(Entry);
2268
2269   // Also pass the return address of the cos.
2270   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2271   Entry.Node = CosPtr;
2272   Entry.Ty = RetTy->getPointerTo();
2273   Entry.isSExt = false;
2274   Entry.isZExt = false;
2275   Args.push_back(Entry);
2276
2277   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2278                                          TLI.getPointerTy());
2279
2280   SDLoc dl(Node);
2281   TargetLowering::
2282   CallLoweringInfo CLI(InChain, Type::getVoidTy(*DAG.getContext()),
2283                        false, false, false, false,
2284                        0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
2285                        /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2286                        Callee, Args, DAG, dl);
2287   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2288
2289   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2290                                 MachinePointerInfo(), false, false, false, 0));
2291   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2292                                 MachinePointerInfo(), false, false, false, 0));
2293 }
2294
2295 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
2296 /// INT_TO_FP operation of the specified operand when the target requests that
2297 /// we expand it.  At this point, we know that the result and operand types are
2298 /// legal for the target.
2299 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2300                                                    SDValue Op0,
2301                                                    EVT DestVT,
2302                                                    SDLoc dl) {
2303   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2304     // simple 32-bit [signed|unsigned] integer to float/double expansion
2305
2306     // Get the stack frame index of a 8 byte buffer.
2307     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2308
2309     // word offset constant for Hi/Lo address computation
2310     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2311     // set up Hi and Lo (into buffer) address based on endian
2312     SDValue Hi = StackSlot;
2313     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2314                              StackSlot, WordOff);
2315     if (TLI.isLittleEndian())
2316       std::swap(Hi, Lo);
2317
2318     // if signed map to unsigned space
2319     SDValue Op0Mapped;
2320     if (isSigned) {
2321       // constant used to invert sign bit (signed to unsigned mapping)
2322       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2323       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2324     } else {
2325       Op0Mapped = Op0;
2326     }
2327     // store the lo of the constructed double - based on integer input
2328     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2329                                   Op0Mapped, Lo, MachinePointerInfo(),
2330                                   false, false, 0);
2331     // initial hi portion of constructed double
2332     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2333     // store the hi of the constructed double - biased exponent
2334     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2335                                   MachinePointerInfo(),
2336                                   false, false, 0);
2337     // load the constructed double
2338     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2339                                MachinePointerInfo(), false, false, false, 0);
2340     // FP constant to bias correct the final result
2341     SDValue Bias = DAG.getConstantFP(isSigned ?
2342                                      BitsToDouble(0x4330000080000000ULL) :
2343                                      BitsToDouble(0x4330000000000000ULL),
2344                                      MVT::f64);
2345     // subtract the bias
2346     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2347     // final result
2348     SDValue Result;
2349     // handle final rounding
2350     if (DestVT == MVT::f64) {
2351       // do nothing
2352       Result = Sub;
2353     } else if (DestVT.bitsLT(MVT::f64)) {
2354       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2355                            DAG.getIntPtrConstant(0));
2356     } else if (DestVT.bitsGT(MVT::f64)) {
2357       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2358     }
2359     return Result;
2360   }
2361   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2362   // Code below here assumes !isSigned without checking again.
2363
2364   // Implementation of unsigned i64 to f64 following the algorithm in
2365   // __floatundidf in compiler_rt. This implementation has the advantage
2366   // of performing rounding correctly, both in the default rounding mode
2367   // and in all alternate rounding modes.
2368   // TODO: Generalize this for use with other types.
2369   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2370     SDValue TwoP52 =
2371       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2372     SDValue TwoP84PlusTwoP52 =
2373       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2374     SDValue TwoP84 =
2375       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2376
2377     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2378     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2379                              DAG.getConstant(32, MVT::i64));
2380     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2381     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2382     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2383     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2384     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2385                                 TwoP84PlusTwoP52);
2386     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2387   }
2388
2389   // Implementation of unsigned i64 to f32.
2390   // TODO: Generalize this for use with other types.
2391   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2392     // For unsigned conversions, convert them to signed conversions using the
2393     // algorithm from the x86_64 __floatundidf in compiler_rt.
2394     if (!isSigned) {
2395       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2396
2397       SDValue ShiftConst =
2398           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2399       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2400       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2401       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2402       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2403
2404       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2405       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2406
2407       // TODO: This really should be implemented using a branch rather than a
2408       // select.  We happen to get lucky and machinesink does the right
2409       // thing most of the time.  This would be a good candidate for a
2410       //pseudo-op, or, even better, for whole-function isel.
2411       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2412         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2413       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2414     }
2415
2416     // Otherwise, implement the fully general conversion.
2417
2418     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2419          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2420     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2421          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2422     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2423          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2424     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2425                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2426     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2427     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2428                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2429                    ISD::SETUGE);
2430     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2431     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2432
2433     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2434                              DAG.getConstant(32, SHVT));
2435     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2436     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2437     SDValue TwoP32 =
2438       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2439     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2440     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2441     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2442     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2443     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2444                        DAG.getIntPtrConstant(0));
2445   }
2446
2447   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2448
2449   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2450                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2451                                  ISD::SETLT);
2452   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2453   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2454                                     SignSet, Four, Zero);
2455
2456   // If the sign bit of the integer is set, the large number will be treated
2457   // as a negative number.  To counteract this, the dynamic code adds an
2458   // offset depending on the data type.
2459   uint64_t FF;
2460   switch (Op0.getSimpleValueType().SimpleTy) {
2461   default: llvm_unreachable("Unsupported integer type!");
2462   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2463   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2464   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2465   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2466   }
2467   if (TLI.isLittleEndian()) FF <<= 32;
2468   Constant *FudgeFactor = ConstantInt::get(
2469                                        Type::getInt64Ty(*DAG.getContext()), FF);
2470
2471   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2472   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2473   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2474   Alignment = std::min(Alignment, 4u);
2475   SDValue FudgeInReg;
2476   if (DestVT == MVT::f32)
2477     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2478                              MachinePointerInfo::getConstantPool(),
2479                              false, false, false, Alignment);
2480   else {
2481     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2482                                   DAG.getEntryNode(), CPIdx,
2483                                   MachinePointerInfo::getConstantPool(),
2484                                   MVT::f32, false, false, Alignment);
2485     HandleSDNode Handle(Load);
2486     LegalizeOp(Load.getNode());
2487     FudgeInReg = Handle.getValue();
2488   }
2489
2490   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2491 }
2492
2493 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2494 /// *INT_TO_FP operation of the specified operand when the target requests that
2495 /// we promote it.  At this point, we know that the result and operand types are
2496 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2497 /// operation that takes a larger input.
2498 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2499                                                     EVT DestVT,
2500                                                     bool isSigned,
2501                                                     SDLoc dl) {
2502   // First step, figure out the appropriate *INT_TO_FP operation to use.
2503   EVT NewInTy = LegalOp.getValueType();
2504
2505   unsigned OpToUse = 0;
2506
2507   // Scan for the appropriate larger type to use.
2508   while (1) {
2509     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2510     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2511
2512     // If the target supports SINT_TO_FP of this type, use it.
2513     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2514       OpToUse = ISD::SINT_TO_FP;
2515       break;
2516     }
2517     if (isSigned) continue;
2518
2519     // If the target supports UINT_TO_FP of this type, use it.
2520     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2521       OpToUse = ISD::UINT_TO_FP;
2522       break;
2523     }
2524
2525     // Otherwise, try a larger type.
2526   }
2527
2528   // Okay, we found the operation and type to use.  Zero extend our input to the
2529   // desired type then run the operation on it.
2530   return DAG.getNode(OpToUse, dl, DestVT,
2531                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2532                                  dl, NewInTy, LegalOp));
2533 }
2534
2535 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2536 /// FP_TO_*INT operation of the specified operand when the target requests that
2537 /// we promote it.  At this point, we know that the result and operand types are
2538 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2539 /// operation that returns a larger result.
2540 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2541                                                     EVT DestVT,
2542                                                     bool isSigned,
2543                                                     SDLoc dl) {
2544   // First step, figure out the appropriate FP_TO*INT operation to use.
2545   EVT NewOutTy = DestVT;
2546
2547   unsigned OpToUse = 0;
2548
2549   // Scan for the appropriate larger type to use.
2550   while (1) {
2551     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2552     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2553
2554     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2555       OpToUse = ISD::FP_TO_SINT;
2556       break;
2557     }
2558
2559     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2560       OpToUse = ISD::FP_TO_UINT;
2561       break;
2562     }
2563
2564     // Otherwise, try a larger type.
2565   }
2566
2567
2568   // Okay, we found the operation and type to use.
2569   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2570
2571   // Truncate the result of the extended FP_TO_*INT operation to the desired
2572   // size.
2573   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2574 }
2575
2576 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2577 ///
2578 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2579   EVT VT = Op.getValueType();
2580   EVT SHVT = TLI.getShiftAmountTy(VT);
2581   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2582   switch (VT.getSimpleVT().SimpleTy) {
2583   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2584   case MVT::i16:
2585     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2586     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2587     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2588   case MVT::i32:
2589     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2590     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2591     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2592     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2593     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2594     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2595     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2596     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2597     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2598   case MVT::i64:
2599     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2600     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2601     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2602     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2603     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2604     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2605     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2606     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2607     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2608     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2609     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2610     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2611     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2612     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2613     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2614     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2615     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2616     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2617     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2618     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2619     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2620   }
2621 }
2622
2623 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2624 ///
2625 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2626                                              SDLoc dl) {
2627   switch (Opc) {
2628   default: llvm_unreachable("Cannot expand this yet!");
2629   case ISD::CTPOP: {
2630     EVT VT = Op.getValueType();
2631     EVT ShVT = TLI.getShiftAmountTy(VT);
2632     unsigned Len = VT.getSizeInBits();
2633
2634     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2635            "CTPOP not implemented for this type.");
2636
2637     // This is the "best" algorithm from
2638     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2639
2640     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2641     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2642     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2643     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2644
2645     // v = v - ((v >> 1) & 0x55555555...)
2646     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2647                      DAG.getNode(ISD::AND, dl, VT,
2648                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2649                                              DAG.getConstant(1, ShVT)),
2650                                  Mask55));
2651     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2652     Op = DAG.getNode(ISD::ADD, dl, VT,
2653                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2654                      DAG.getNode(ISD::AND, dl, VT,
2655                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2656                                              DAG.getConstant(2, ShVT)),
2657                                  Mask33));
2658     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2659     Op = DAG.getNode(ISD::AND, dl, VT,
2660                      DAG.getNode(ISD::ADD, dl, VT, Op,
2661                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2662                                              DAG.getConstant(4, ShVT))),
2663                      Mask0F);
2664     // v = (v * 0x01010101...) >> (Len - 8)
2665     Op = DAG.getNode(ISD::SRL, dl, VT,
2666                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2667                      DAG.getConstant(Len - 8, ShVT));
2668
2669     return Op;
2670   }
2671   case ISD::CTLZ_ZERO_UNDEF:
2672     // This trivially expands to CTLZ.
2673     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2674   case ISD::CTLZ: {
2675     // for now, we do this:
2676     // x = x | (x >> 1);
2677     // x = x | (x >> 2);
2678     // ...
2679     // x = x | (x >>16);
2680     // x = x | (x >>32); // for 64-bit input
2681     // return popcount(~x);
2682     //
2683     // but see also: http://www.hackersdelight.org/HDcode/nlz.cc
2684     EVT VT = Op.getValueType();
2685     EVT ShVT = TLI.getShiftAmountTy(VT);
2686     unsigned len = VT.getSizeInBits();
2687     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2688       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2689       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2690                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2691     }
2692     Op = DAG.getNOT(dl, Op, VT);
2693     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2694   }
2695   case ISD::CTTZ_ZERO_UNDEF:
2696     // This trivially expands to CTTZ.
2697     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2698   case ISD::CTTZ: {
2699     // for now, we use: { return popcount(~x & (x - 1)); }
2700     // unless the target has ctlz but not ctpop, in which case we use:
2701     // { return 32 - nlz(~x & (x-1)); }
2702     // see also http://www.hackersdelight.org/HDcode/ntz.cc
2703     EVT VT = Op.getValueType();
2704     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2705                                DAG.getNOT(dl, Op, VT),
2706                                DAG.getNode(ISD::SUB, dl, VT, Op,
2707                                            DAG.getConstant(1, VT)));
2708     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2709     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2710         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2711       return DAG.getNode(ISD::SUB, dl, VT,
2712                          DAG.getConstant(VT.getSizeInBits(), VT),
2713                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2714     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2715   }
2716   }
2717 }
2718
2719 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2720   unsigned Opc = Node->getOpcode();
2721   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2722   RTLIB::Libcall LC;
2723
2724   switch (Opc) {
2725   default:
2726     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2727   case ISD::ATOMIC_SWAP:
2728     switch (VT.SimpleTy) {
2729     default: llvm_unreachable("Unexpected value type for atomic!");
2730     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2731     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2732     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2733     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2734     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2735     }
2736     break;
2737   case ISD::ATOMIC_CMP_SWAP:
2738     switch (VT.SimpleTy) {
2739     default: llvm_unreachable("Unexpected value type for atomic!");
2740     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2741     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2742     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2743     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2744     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2745     }
2746     break;
2747   case ISD::ATOMIC_LOAD_ADD:
2748     switch (VT.SimpleTy) {
2749     default: llvm_unreachable("Unexpected value type for atomic!");
2750     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2751     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2752     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2753     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2754     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2755     }
2756     break;
2757   case ISD::ATOMIC_LOAD_SUB:
2758     switch (VT.SimpleTy) {
2759     default: llvm_unreachable("Unexpected value type for atomic!");
2760     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2761     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2762     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2763     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2764     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2765     }
2766     break;
2767   case ISD::ATOMIC_LOAD_AND:
2768     switch (VT.SimpleTy) {
2769     default: llvm_unreachable("Unexpected value type for atomic!");
2770     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2771     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2772     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2773     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2774     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2775     }
2776     break;
2777   case ISD::ATOMIC_LOAD_OR:
2778     switch (VT.SimpleTy) {
2779     default: llvm_unreachable("Unexpected value type for atomic!");
2780     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2781     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2782     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2783     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2784     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2785     }
2786     break;
2787   case ISD::ATOMIC_LOAD_XOR:
2788     switch (VT.SimpleTy) {
2789     default: llvm_unreachable("Unexpected value type for atomic!");
2790     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2791     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2792     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2793     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2794     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2795     }
2796     break;
2797   case ISD::ATOMIC_LOAD_NAND:
2798     switch (VT.SimpleTy) {
2799     default: llvm_unreachable("Unexpected value type for atomic!");
2800     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2801     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2802     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2803     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2804     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2805     }
2806     break;
2807   case ISD::ATOMIC_LOAD_MAX:
2808     switch (VT.SimpleTy) {
2809     default: llvm_unreachable("Unexpected value type for atomic!");
2810     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2811     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2812     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2813     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2814     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2815     }
2816     break;
2817   case ISD::ATOMIC_LOAD_UMAX:
2818     switch (VT.SimpleTy) {
2819     default: llvm_unreachable("Unexpected value type for atomic!");
2820     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2821     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2822     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2823     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2824     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2825     }
2826     break;
2827   case ISD::ATOMIC_LOAD_MIN:
2828     switch (VT.SimpleTy) {
2829     default: llvm_unreachable("Unexpected value type for atomic!");
2830     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2831     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2832     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2833     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2834     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2835     }
2836     break;
2837   case ISD::ATOMIC_LOAD_UMIN:
2838     switch (VT.SimpleTy) {
2839     default: llvm_unreachable("Unexpected value type for atomic!");
2840     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2841     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2842     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2843     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2844     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2845     }
2846     break;
2847   }
2848
2849   return ExpandChainLibCall(LC, Node, false);
2850 }
2851
2852 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2853   SmallVector<SDValue, 8> Results;
2854   SDLoc dl(Node);
2855   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2856   bool NeedInvert;
2857   switch (Node->getOpcode()) {
2858   case ISD::CTPOP:
2859   case ISD::CTLZ:
2860   case ISD::CTLZ_ZERO_UNDEF:
2861   case ISD::CTTZ:
2862   case ISD::CTTZ_ZERO_UNDEF:
2863     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2864     Results.push_back(Tmp1);
2865     break;
2866   case ISD::BSWAP:
2867     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2868     break;
2869   case ISD::FRAMEADDR:
2870   case ISD::RETURNADDR:
2871   case ISD::FRAME_TO_ARGS_OFFSET:
2872     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2873     break;
2874   case ISD::FLT_ROUNDS_:
2875     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2876     break;
2877   case ISD::EH_RETURN:
2878   case ISD::EH_LABEL:
2879   case ISD::PREFETCH:
2880   case ISD::VAEND:
2881   case ISD::EH_SJLJ_LONGJMP:
2882     // If the target didn't expand these, there's nothing to do, so just
2883     // preserve the chain and be done.
2884     Results.push_back(Node->getOperand(0));
2885     break;
2886   case ISD::EH_SJLJ_SETJMP:
2887     // If the target didn't expand this, just return 'zero' and preserve the
2888     // chain.
2889     Results.push_back(DAG.getConstant(0, MVT::i32));
2890     Results.push_back(Node->getOperand(0));
2891     break;
2892   case ISD::ATOMIC_FENCE: {
2893     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2894     // FIXME: handle "fence singlethread" more efficiently.
2895     TargetLowering::ArgListTy Args;
2896     TargetLowering::
2897     CallLoweringInfo CLI(Node->getOperand(0),
2898                          Type::getVoidTy(*DAG.getContext()),
2899                       false, false, false, false, 0, CallingConv::C,
2900                       /*isTailCall=*/false,
2901                       /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2902                       DAG.getExternalSymbol("__sync_synchronize",
2903                                             TLI.getPointerTy()),
2904                       Args, DAG, dl);
2905     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2906
2907     Results.push_back(CallResult.second);
2908     break;
2909   }
2910   case ISD::ATOMIC_LOAD: {
2911     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
2912     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
2913     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_CMP_SWAP, dl,
2914                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2915                                  Node->getOperand(0),
2916                                  Node->getOperand(1), Zero, Zero,
2917                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2918                                  cast<AtomicSDNode>(Node)->getOrdering(),
2919                                  cast<AtomicSDNode>(Node)->getOrdering(),
2920                                  cast<AtomicSDNode>(Node)->getSynchScope());
2921     Results.push_back(Swap.getValue(0));
2922     Results.push_back(Swap.getValue(1));
2923     break;
2924   }
2925   case ISD::ATOMIC_STORE: {
2926     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
2927     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2928                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2929                                  Node->getOperand(0),
2930                                  Node->getOperand(1), Node->getOperand(2),
2931                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2932                                  cast<AtomicSDNode>(Node)->getOrdering(),
2933                                  cast<AtomicSDNode>(Node)->getSynchScope());
2934     Results.push_back(Swap.getValue(1));
2935     break;
2936   }
2937   // By default, atomic intrinsics are marked Legal and lowered. Targets
2938   // which don't support them directly, however, may want libcalls, in which
2939   // case they mark them Expand, and we get here.
2940   case ISD::ATOMIC_SWAP:
2941   case ISD::ATOMIC_LOAD_ADD:
2942   case ISD::ATOMIC_LOAD_SUB:
2943   case ISD::ATOMIC_LOAD_AND:
2944   case ISD::ATOMIC_LOAD_OR:
2945   case ISD::ATOMIC_LOAD_XOR:
2946   case ISD::ATOMIC_LOAD_NAND:
2947   case ISD::ATOMIC_LOAD_MIN:
2948   case ISD::ATOMIC_LOAD_MAX:
2949   case ISD::ATOMIC_LOAD_UMIN:
2950   case ISD::ATOMIC_LOAD_UMAX:
2951   case ISD::ATOMIC_CMP_SWAP: {
2952     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
2953     Results.push_back(Tmp.first);
2954     Results.push_back(Tmp.second);
2955     break;
2956   }
2957   case ISD::DYNAMIC_STACKALLOC:
2958     ExpandDYNAMIC_STACKALLOC(Node, Results);
2959     break;
2960   case ISD::MERGE_VALUES:
2961     for (unsigned i = 0; i < Node->getNumValues(); i++)
2962       Results.push_back(Node->getOperand(i));
2963     break;
2964   case ISD::UNDEF: {
2965     EVT VT = Node->getValueType(0);
2966     if (VT.isInteger())
2967       Results.push_back(DAG.getConstant(0, VT));
2968     else {
2969       assert(VT.isFloatingPoint() && "Unknown value type!");
2970       Results.push_back(DAG.getConstantFP(0, VT));
2971     }
2972     break;
2973   }
2974   case ISD::TRAP: {
2975     // If this operation is not supported, lower it to 'abort()' call
2976     TargetLowering::ArgListTy Args;
2977     TargetLowering::
2978     CallLoweringInfo CLI(Node->getOperand(0),
2979                          Type::getVoidTy(*DAG.getContext()),
2980                       false, false, false, false, 0, CallingConv::C,
2981                       /*isTailCall=*/false,
2982                       /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2983                       DAG.getExternalSymbol("abort", TLI.getPointerTy()),
2984                       Args, DAG, dl);
2985     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2986
2987     Results.push_back(CallResult.second);
2988     break;
2989   }
2990   case ISD::FP_ROUND:
2991   case ISD::BITCAST:
2992     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
2993                             Node->getValueType(0), dl);
2994     Results.push_back(Tmp1);
2995     break;
2996   case ISD::FP_EXTEND:
2997     Tmp1 = EmitStackConvert(Node->getOperand(0),
2998                             Node->getOperand(0).getValueType(),
2999                             Node->getValueType(0), dl);
3000     Results.push_back(Tmp1);
3001     break;
3002   case ISD::SIGN_EXTEND_INREG: {
3003     // NOTE: we could fall back on load/store here too for targets without
3004     // SAR.  However, it is doubtful that any exist.
3005     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3006     EVT VT = Node->getValueType(0);
3007     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
3008     if (VT.isVector())
3009       ShiftAmountTy = VT;
3010     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3011                         ExtraVT.getScalarType().getSizeInBits();
3012     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
3013     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3014                        Node->getOperand(0), ShiftCst);
3015     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3016     Results.push_back(Tmp1);
3017     break;
3018   }
3019   case ISD::FP_ROUND_INREG: {
3020     // The only way we can lower this is to turn it into a TRUNCSTORE,
3021     // EXTLOAD pair, targeting a temporary location (a stack slot).
3022
3023     // NOTE: there is a choice here between constantly creating new stack
3024     // slots and always reusing the same one.  We currently always create
3025     // new ones, as reuse may inhibit scheduling.
3026     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3027     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3028                             Node->getValueType(0), dl);
3029     Results.push_back(Tmp1);
3030     break;
3031   }
3032   case ISD::SINT_TO_FP:
3033   case ISD::UINT_TO_FP:
3034     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3035                                 Node->getOperand(0), Node->getValueType(0), dl);
3036     Results.push_back(Tmp1);
3037     break;
3038   case ISD::FP_TO_UINT: {
3039     SDValue True, False;
3040     EVT VT =  Node->getOperand(0).getValueType();
3041     EVT NVT = Node->getValueType(0);
3042     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3043                 APInt::getNullValue(VT.getSizeInBits()));
3044     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3045     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3046     Tmp1 = DAG.getConstantFP(apf, VT);
3047     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3048                         Node->getOperand(0),
3049                         Tmp1, ISD::SETLT);
3050     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3051     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3052                         DAG.getNode(ISD::FSUB, dl, VT,
3053                                     Node->getOperand(0), Tmp1));
3054     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3055                         DAG.getConstant(x, NVT));
3056     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3057     Results.push_back(Tmp1);
3058     break;
3059   }
3060   case ISD::VAARG: {
3061     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3062     EVT VT = Node->getValueType(0);
3063     Tmp1 = Node->getOperand(0);
3064     Tmp2 = Node->getOperand(1);
3065     unsigned Align = Node->getConstantOperandVal(3);
3066
3067     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3068                                      MachinePointerInfo(V),
3069                                      false, false, false, 0);
3070     SDValue VAList = VAListLoad;
3071
3072     if (Align > TLI.getMinStackArgumentAlignment()) {
3073       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3074
3075       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3076                            DAG.getConstant(Align - 1,
3077                                            VAList.getValueType()));
3078
3079       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3080                            DAG.getConstant(-(int64_t)Align,
3081                                            VAList.getValueType()));
3082     }
3083
3084     // Increment the pointer, VAList, to the next vaarg
3085     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3086                        DAG.getConstant(TLI.getDataLayout()->
3087                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
3088                                        VAList.getValueType()));
3089     // Store the incremented VAList to the legalized pointer
3090     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3091                         MachinePointerInfo(V), false, false, 0);
3092     // Load the actual argument out of the pointer VAList
3093     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3094                                   false, false, false, 0));
3095     Results.push_back(Results[0].getValue(1));
3096     break;
3097   }
3098   case ISD::VACOPY: {
3099     // This defaults to loading a pointer from the input and storing it to the
3100     // output, returning the chain.
3101     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3102     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3103     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
3104                        Node->getOperand(2), MachinePointerInfo(VS),
3105                        false, false, false, 0);
3106     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3107                         MachinePointerInfo(VD), false, false, 0);
3108     Results.push_back(Tmp1);
3109     break;
3110   }
3111   case ISD::EXTRACT_VECTOR_ELT:
3112     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3113       // This must be an access of the only element.  Return it.
3114       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3115                          Node->getOperand(0));
3116     else
3117       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3118     Results.push_back(Tmp1);
3119     break;
3120   case ISD::EXTRACT_SUBVECTOR:
3121     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3122     break;
3123   case ISD::INSERT_SUBVECTOR:
3124     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3125     break;
3126   case ISD::CONCAT_VECTORS: {
3127     Results.push_back(ExpandVectorBuildThroughStack(Node));
3128     break;
3129   }
3130   case ISD::SCALAR_TO_VECTOR:
3131     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3132     break;
3133   case ISD::INSERT_VECTOR_ELT:
3134     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3135                                               Node->getOperand(1),
3136                                               Node->getOperand(2), dl));
3137     break;
3138   case ISD::VECTOR_SHUFFLE: {
3139     SmallVector<int, 32> NewMask;
3140     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3141
3142     EVT VT = Node->getValueType(0);
3143     EVT EltVT = VT.getVectorElementType();
3144     SDValue Op0 = Node->getOperand(0);
3145     SDValue Op1 = Node->getOperand(1);
3146     if (!TLI.isTypeLegal(EltVT)) {
3147
3148       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3149
3150       // BUILD_VECTOR operands are allowed to be wider than the element type.
3151       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3152       // it.
3153       if (NewEltVT.bitsLT(EltVT)) {
3154
3155         // Convert shuffle node.
3156         // If original node was v4i64 and the new EltVT is i32,
3157         // cast operands to v8i32 and re-build the mask.
3158
3159         // Calculate new VT, the size of the new VT should be equal to original.
3160         EVT NewVT =
3161             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3162                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3163         assert(NewVT.bitsEq(VT));
3164
3165         // cast operands to new VT
3166         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3167         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3168
3169         // Convert the shuffle mask
3170         unsigned int factor =
3171                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3172
3173         // EltVT gets smaller
3174         assert(factor > 0);
3175
3176         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3177           if (Mask[i] < 0) {
3178             for (unsigned fi = 0; fi < factor; ++fi)
3179               NewMask.push_back(Mask[i]);
3180           }
3181           else {
3182             for (unsigned fi = 0; fi < factor; ++fi)
3183               NewMask.push_back(Mask[i]*factor+fi);
3184           }
3185         }
3186         Mask = NewMask;
3187         VT = NewVT;
3188       }
3189       EltVT = NewEltVT;
3190     }
3191     unsigned NumElems = VT.getVectorNumElements();
3192     SmallVector<SDValue, 16> Ops;
3193     for (unsigned i = 0; i != NumElems; ++i) {
3194       if (Mask[i] < 0) {
3195         Ops.push_back(DAG.getUNDEF(EltVT));
3196         continue;
3197       }
3198       unsigned Idx = Mask[i];
3199       if (Idx < NumElems)
3200         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3201                                   Op0,
3202                                   DAG.getConstant(Idx, TLI.getVectorIdxTy())));
3203       else
3204         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3205                                   Op1,
3206                                   DAG.getConstant(Idx - NumElems,
3207                                                   TLI.getVectorIdxTy())));
3208     }
3209
3210     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &Ops[0], Ops.size());
3211     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3212     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3213     Results.push_back(Tmp1);
3214     break;
3215   }
3216   case ISD::EXTRACT_ELEMENT: {
3217     EVT OpTy = Node->getOperand(0).getValueType();
3218     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3219       // 1 -> Hi
3220       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3221                          DAG.getConstant(OpTy.getSizeInBits()/2,
3222                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
3223       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3224     } else {
3225       // 0 -> Lo
3226       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3227                          Node->getOperand(0));
3228     }
3229     Results.push_back(Tmp1);
3230     break;
3231   }
3232   case ISD::STACKSAVE:
3233     // Expand to CopyFromReg if the target set
3234     // StackPointerRegisterToSaveRestore.
3235     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3236       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3237                                            Node->getValueType(0)));
3238       Results.push_back(Results[0].getValue(1));
3239     } else {
3240       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3241       Results.push_back(Node->getOperand(0));
3242     }
3243     break;
3244   case ISD::STACKRESTORE:
3245     // Expand to CopyToReg if the target set
3246     // StackPointerRegisterToSaveRestore.
3247     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3248       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3249                                          Node->getOperand(1)));
3250     } else {
3251       Results.push_back(Node->getOperand(0));
3252     }
3253     break;
3254   case ISD::FCOPYSIGN:
3255     Results.push_back(ExpandFCOPYSIGN(Node));
3256     break;
3257   case ISD::FNEG:
3258     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3259     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
3260     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3261                        Node->getOperand(0));
3262     Results.push_back(Tmp1);
3263     break;
3264   case ISD::FABS: {
3265     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3266     EVT VT = Node->getValueType(0);
3267     Tmp1 = Node->getOperand(0);
3268     Tmp2 = DAG.getConstantFP(0.0, VT);
3269     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3270                         Tmp1, Tmp2, ISD::SETUGT);
3271     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3272     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3273     Results.push_back(Tmp1);
3274     break;
3275   }
3276   case ISD::FSQRT:
3277     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3278                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3279                                       RTLIB::SQRT_PPCF128));
3280     break;
3281   case ISD::FSIN:
3282   case ISD::FCOS: {
3283     EVT VT = Node->getValueType(0);
3284     bool isSIN = Node->getOpcode() == ISD::FSIN;
3285     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3286     // fcos which share the same operand and both are used.
3287     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3288          canCombineSinCosLibcall(Node, TLI, TM))
3289         && useSinCos(Node)) {
3290       SDVTList VTs = DAG.getVTList(VT, VT);
3291       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3292       if (!isSIN)
3293         Tmp1 = Tmp1.getValue(1);
3294       Results.push_back(Tmp1);
3295     } else if (isSIN) {
3296       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3297                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3298                                         RTLIB::SIN_PPCF128));
3299     } else {
3300       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3301                                         RTLIB::COS_F80, RTLIB::COS_F128,
3302                                         RTLIB::COS_PPCF128));
3303     }
3304     break;
3305   }
3306   case ISD::FSINCOS:
3307     // Expand into sincos libcall.
3308     ExpandSinCosLibCall(Node, Results);
3309     break;
3310   case ISD::FLOG:
3311     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3312                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3313                                       RTLIB::LOG_PPCF128));
3314     break;
3315   case ISD::FLOG2:
3316     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3317                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3318                                       RTLIB::LOG2_PPCF128));
3319     break;
3320   case ISD::FLOG10:
3321     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3322                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3323                                       RTLIB::LOG10_PPCF128));
3324     break;
3325   case ISD::FEXP:
3326     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3327                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3328                                       RTLIB::EXP_PPCF128));
3329     break;
3330   case ISD::FEXP2:
3331     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3332                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3333                                       RTLIB::EXP2_PPCF128));
3334     break;
3335   case ISD::FTRUNC:
3336     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3337                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3338                                       RTLIB::TRUNC_PPCF128));
3339     break;
3340   case ISD::FFLOOR:
3341     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3342                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3343                                       RTLIB::FLOOR_PPCF128));
3344     break;
3345   case ISD::FCEIL:
3346     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3347                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3348                                       RTLIB::CEIL_PPCF128));
3349     break;
3350   case ISD::FRINT:
3351     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3352                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3353                                       RTLIB::RINT_PPCF128));
3354     break;
3355   case ISD::FNEARBYINT:
3356     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3357                                       RTLIB::NEARBYINT_F64,
3358                                       RTLIB::NEARBYINT_F80,
3359                                       RTLIB::NEARBYINT_F128,
3360                                       RTLIB::NEARBYINT_PPCF128));
3361     break;
3362   case ISD::FROUND:
3363     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3364                                       RTLIB::ROUND_F64,
3365                                       RTLIB::ROUND_F80,
3366                                       RTLIB::ROUND_F128,
3367                                       RTLIB::ROUND_PPCF128));
3368     break;
3369   case ISD::FPOWI:
3370     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3371                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3372                                       RTLIB::POWI_PPCF128));
3373     break;
3374   case ISD::FPOW:
3375     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3376                                       RTLIB::POW_F80, RTLIB::POW_F128,
3377                                       RTLIB::POW_PPCF128));
3378     break;
3379   case ISD::FDIV:
3380     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3381                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3382                                       RTLIB::DIV_PPCF128));
3383     break;
3384   case ISD::FREM:
3385     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3386                                       RTLIB::REM_F80, RTLIB::REM_F128,
3387                                       RTLIB::REM_PPCF128));
3388     break;
3389   case ISD::FMA:
3390     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3391                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3392                                       RTLIB::FMA_PPCF128));
3393     break;
3394   case ISD::FP16_TO_FP32:
3395     Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3396     break;
3397   case ISD::FP32_TO_FP16:
3398     Results.push_back(ExpandLibCall(RTLIB::FPROUND_F32_F16, Node, false));
3399     break;
3400   case ISD::ConstantFP: {
3401     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3402     // Check to see if this FP immediate is already legal.
3403     // If this is a legal constant, turn it into a TargetConstantFP node.
3404     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3405       Results.push_back(ExpandConstantFP(CFP, true));
3406     break;
3407   }
3408   case ISD::FSUB: {
3409     EVT VT = Node->getValueType(0);
3410     assert(TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3411            TLI.isOperationLegalOrCustom(ISD::FNEG, VT) &&
3412            "Don't know how to expand this FP subtraction!");
3413     Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3414     Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3415     Results.push_back(Tmp1);
3416     break;
3417   }
3418   case ISD::SUB: {
3419     EVT VT = Node->getValueType(0);
3420     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3421            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3422            "Don't know how to expand this subtraction!");
3423     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3424                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
3425     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, VT));
3426     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3427     break;
3428   }
3429   case ISD::UREM:
3430   case ISD::SREM: {
3431     EVT VT = Node->getValueType(0);
3432     bool isSigned = Node->getOpcode() == ISD::SREM;
3433     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3434     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3435     Tmp2 = Node->getOperand(0);
3436     Tmp3 = Node->getOperand(1);
3437     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3438         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3439          // If div is legal, it's better to do the normal expansion
3440          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3441          useDivRem(Node, isSigned, false))) {
3442       SDVTList VTs = DAG.getVTList(VT, VT);
3443       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3444     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3445       // X % Y -> X-X/Y*Y
3446       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3447       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3448       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3449     } else if (isSigned)
3450       Tmp1 = ExpandIntLibCall(Node, true,
3451                               RTLIB::SREM_I8,
3452                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3453                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3454     else
3455       Tmp1 = ExpandIntLibCall(Node, false,
3456                               RTLIB::UREM_I8,
3457                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3458                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3459     Results.push_back(Tmp1);
3460     break;
3461   }
3462   case ISD::UDIV:
3463   case ISD::SDIV: {
3464     bool isSigned = Node->getOpcode() == ISD::SDIV;
3465     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3466     EVT VT = Node->getValueType(0);
3467     SDVTList VTs = DAG.getVTList(VT, VT);
3468     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3469         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3470          useDivRem(Node, isSigned, true)))
3471       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3472                          Node->getOperand(1));
3473     else if (isSigned)
3474       Tmp1 = ExpandIntLibCall(Node, true,
3475                               RTLIB::SDIV_I8,
3476                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3477                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3478     else
3479       Tmp1 = ExpandIntLibCall(Node, false,
3480                               RTLIB::UDIV_I8,
3481                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3482                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3483     Results.push_back(Tmp1);
3484     break;
3485   }
3486   case ISD::MULHU:
3487   case ISD::MULHS: {
3488     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3489                                                               ISD::SMUL_LOHI;
3490     EVT VT = Node->getValueType(0);
3491     SDVTList VTs = DAG.getVTList(VT, VT);
3492     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3493            "If this wasn't legal, it shouldn't have been created!");
3494     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3495                        Node->getOperand(1));
3496     Results.push_back(Tmp1.getValue(1));
3497     break;
3498   }
3499   case ISD::SDIVREM:
3500   case ISD::UDIVREM:
3501     // Expand into divrem libcall
3502     ExpandDivRemLibCall(Node, Results);
3503     break;
3504   case ISD::MUL: {
3505     EVT VT = Node->getValueType(0);
3506     SDVTList VTs = DAG.getVTList(VT, VT);
3507     // See if multiply or divide can be lowered using two-result operations.
3508     // We just need the low half of the multiply; try both the signed
3509     // and unsigned forms. If the target supports both SMUL_LOHI and
3510     // UMUL_LOHI, form a preference by checking which forms of plain
3511     // MULH it supports.
3512     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3513     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3514     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3515     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3516     unsigned OpToUse = 0;
3517     if (HasSMUL_LOHI && !HasMULHS) {
3518       OpToUse = ISD::SMUL_LOHI;
3519     } else if (HasUMUL_LOHI && !HasMULHU) {
3520       OpToUse = ISD::UMUL_LOHI;
3521     } else if (HasSMUL_LOHI) {
3522       OpToUse = ISD::SMUL_LOHI;
3523     } else if (HasUMUL_LOHI) {
3524       OpToUse = ISD::UMUL_LOHI;
3525     }
3526     if (OpToUse) {
3527       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3528                                     Node->getOperand(1)));
3529       break;
3530     }
3531     Tmp1 = ExpandIntLibCall(Node, false,
3532                             RTLIB::MUL_I8,
3533                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3534                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3535     Results.push_back(Tmp1);
3536     break;
3537   }
3538   case ISD::SADDO:
3539   case ISD::SSUBO: {
3540     SDValue LHS = Node->getOperand(0);
3541     SDValue RHS = Node->getOperand(1);
3542     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3543                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3544                               LHS, RHS);
3545     Results.push_back(Sum);
3546     EVT OType = Node->getValueType(1);
3547
3548     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3549
3550     //   LHSSign -> LHS >= 0
3551     //   RHSSign -> RHS >= 0
3552     //   SumSign -> Sum >= 0
3553     //
3554     //   Add:
3555     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3556     //   Sub:
3557     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3558     //
3559     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3560     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3561     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3562                                       Node->getOpcode() == ISD::SADDO ?
3563                                       ISD::SETEQ : ISD::SETNE);
3564
3565     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3566     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3567
3568     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3569     Results.push_back(Cmp);
3570     break;
3571   }
3572   case ISD::UADDO:
3573   case ISD::USUBO: {
3574     SDValue LHS = Node->getOperand(0);
3575     SDValue RHS = Node->getOperand(1);
3576     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3577                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3578                               LHS, RHS);
3579     Results.push_back(Sum);
3580     Results.push_back(DAG.getSetCC(dl, Node->getValueType(1), Sum, LHS,
3581                                    Node->getOpcode () == ISD::UADDO ?
3582                                    ISD::SETULT : ISD::SETUGT));
3583     break;
3584   }
3585   case ISD::UMULO:
3586   case ISD::SMULO: {
3587     EVT VT = Node->getValueType(0);
3588     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3589     SDValue LHS = Node->getOperand(0);
3590     SDValue RHS = Node->getOperand(1);
3591     SDValue BottomHalf;
3592     SDValue TopHalf;
3593     static const unsigned Ops[2][3] =
3594         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3595           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3596     bool isSigned = Node->getOpcode() == ISD::SMULO;
3597     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3598       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3599       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3600     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3601       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3602                                RHS);
3603       TopHalf = BottomHalf.getValue(1);
3604     } else if (TLI.isTypeLegal(EVT::getIntegerVT(*DAG.getContext(),
3605                                                  VT.getSizeInBits() * 2))) {
3606       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3607       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3608       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3609       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3610                                DAG.getIntPtrConstant(0));
3611       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3612                             DAG.getIntPtrConstant(1));
3613     } else {
3614       // We can fall back to a libcall with an illegal type for the MUL if we
3615       // have a libcall big enough.
3616       // Also, we can fall back to a division in some cases, but that's a big
3617       // performance hit in the general case.
3618       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3619       if (WideVT == MVT::i16)
3620         LC = RTLIB::MUL_I16;
3621       else if (WideVT == MVT::i32)
3622         LC = RTLIB::MUL_I32;
3623       else if (WideVT == MVT::i64)
3624         LC = RTLIB::MUL_I64;
3625       else if (WideVT == MVT::i128)
3626         LC = RTLIB::MUL_I128;
3627       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3628
3629       // The high part is obtained by SRA'ing all but one of the bits of low
3630       // part.
3631       unsigned LoSize = VT.getSizeInBits();
3632       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3633                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3634       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3635                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3636
3637       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3638       // pre-lowered to the correct types. This all depends upon WideVT not
3639       // being a legal type for the architecture and thus has to be split to
3640       // two arguments.
3641       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3642       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3643       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3644                                DAG.getIntPtrConstant(0));
3645       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3646                             DAG.getIntPtrConstant(1));
3647       // Ret is a node with an illegal type. Because such things are not
3648       // generally permitted during this phase of legalization, delete the
3649       // node. The above EXTRACT_ELEMENT nodes should have been folded.
3650       DAG.DeleteNode(Ret.getNode());
3651     }
3652
3653     if (isSigned) {
3654       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3655                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3656       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3657       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3658                              ISD::SETNE);
3659     } else {
3660       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3661                              DAG.getConstant(0, VT), ISD::SETNE);
3662     }
3663     Results.push_back(BottomHalf);
3664     Results.push_back(TopHalf);
3665     break;
3666   }
3667   case ISD::BUILD_PAIR: {
3668     EVT PairTy = Node->getValueType(0);
3669     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3670     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3671     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3672                        DAG.getConstant(PairTy.getSizeInBits()/2,
3673                                        TLI.getShiftAmountTy(PairTy)));
3674     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3675     break;
3676   }
3677   case ISD::SELECT:
3678     Tmp1 = Node->getOperand(0);
3679     Tmp2 = Node->getOperand(1);
3680     Tmp3 = Node->getOperand(2);
3681     if (Tmp1.getOpcode() == ISD::SETCC) {
3682       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3683                              Tmp2, Tmp3,
3684                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3685     } else {
3686       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3687                              DAG.getConstant(0, Tmp1.getValueType()),
3688                              Tmp2, Tmp3, ISD::SETNE);
3689     }
3690     Results.push_back(Tmp1);
3691     break;
3692   case ISD::BR_JT: {
3693     SDValue Chain = Node->getOperand(0);
3694     SDValue Table = Node->getOperand(1);
3695     SDValue Index = Node->getOperand(2);
3696
3697     EVT PTy = TLI.getPointerTy();
3698
3699     const DataLayout &TD = *TLI.getDataLayout();
3700     unsigned EntrySize =
3701       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3702
3703     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(),
3704                        Index, DAG.getConstant(EntrySize, Index.getValueType()));
3705     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3706                                Index, Table);
3707
3708     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3709     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3710                                 MachinePointerInfo::getJumpTable(), MemVT,
3711                                 false, false, 0);
3712     Addr = LD;
3713     if (TM.getRelocationModel() == Reloc::PIC_) {
3714       // For PIC, the sequence is:
3715       // BRIND(load(Jumptable + index) + RelocBase)
3716       // RelocBase can be JumpTable, GOT or some sort of global base.
3717       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3718                           TLI.getPICJumpTableRelocBase(Table, DAG));
3719     }
3720     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3721     Results.push_back(Tmp1);
3722     break;
3723   }
3724   case ISD::BRCOND:
3725     // Expand brcond's setcc into its constituent parts and create a BR_CC
3726     // Node.
3727     Tmp1 = Node->getOperand(0);
3728     Tmp2 = Node->getOperand(1);
3729     if (Tmp2.getOpcode() == ISD::SETCC) {
3730       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3731                          Tmp1, Tmp2.getOperand(2),
3732                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3733                          Node->getOperand(2));
3734     } else {
3735       // We test only the i1 bit.  Skip the AND if UNDEF.
3736       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3737         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3738                     DAG.getConstant(1, Tmp2.getValueType()));
3739       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3740                          DAG.getCondCode(ISD::SETNE), Tmp3,
3741                          DAG.getConstant(0, Tmp3.getValueType()),
3742                          Node->getOperand(2));
3743     }
3744     Results.push_back(Tmp1);
3745     break;
3746   case ISD::SETCC: {
3747     Tmp1 = Node->getOperand(0);
3748     Tmp2 = Node->getOperand(1);
3749     Tmp3 = Node->getOperand(2);
3750     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3751                                            Tmp3, NeedInvert, dl);
3752
3753     if (Legalized) {
3754       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3755       // condition code, create a new SETCC node.
3756       if (Tmp3.getNode())
3757         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3758                            Tmp1, Tmp2, Tmp3);
3759
3760       // If we expanded the SETCC by inverting the condition code, then wrap
3761       // the existing SETCC in a NOT to restore the intended condition.
3762       if (NeedInvert)
3763         Tmp1 = DAG.getNOT(dl, Tmp1, Tmp1->getValueType(0));
3764
3765       Results.push_back(Tmp1);
3766       break;
3767     }
3768
3769     // Otherwise, SETCC for the given comparison type must be completely
3770     // illegal; expand it into a SELECT_CC.
3771     EVT VT = Node->getValueType(0);
3772     int TrueValue;
3773     switch (TLI.getBooleanContents(VT.isVector())) {
3774     case TargetLowering::ZeroOrOneBooleanContent:
3775     case TargetLowering::UndefinedBooleanContent:
3776       TrueValue = 1;
3777       break;
3778     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3779       TrueValue = -1;
3780       break;
3781     }
3782     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3783                        DAG.getConstant(TrueValue, VT), DAG.getConstant(0, VT),
3784                        Tmp3);
3785     Results.push_back(Tmp1);
3786     break;
3787   }
3788   case ISD::SELECT_CC: {
3789     Tmp1 = Node->getOperand(0);   // LHS
3790     Tmp2 = Node->getOperand(1);   // RHS
3791     Tmp3 = Node->getOperand(2);   // True
3792     Tmp4 = Node->getOperand(3);   // False
3793     SDValue CC = Node->getOperand(4);
3794
3795     bool Legalized = false;
3796     // Try to legalize by inverting the condition.  This is for targets that
3797     // might support an ordered version of a condition, but not the unordered
3798     // version (or vice versa).
3799     ISD::CondCode InvCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3800                                                Tmp1.getValueType().isInteger());
3801     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3802       // Use the new condition code and swap true and false
3803       Legalized = true;
3804       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
3805     } else {
3806       // If The inverse is not legal, then try to swap the arguments using
3807       // the inverse condition code.
3808       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
3809       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
3810         // The swapped inverse condition is legal, so swap true and false,
3811         // lhs and rhs.
3812         Legalized = true;
3813         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
3814       }
3815     }
3816
3817     if (!Legalized) {
3818       Legalized = LegalizeSetCCCondCode(
3819           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
3820           dl);
3821
3822       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
3823
3824       // If we expanded the SETCC by inverting the condition code, then swap
3825       // the True/False operands to match.
3826       if (NeedInvert)
3827         std::swap(Tmp3, Tmp4);
3828
3829       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3830       // condition code, create a new SELECT_CC node.
3831       if (CC.getNode()) {
3832         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
3833                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
3834       } else {
3835         Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
3836         CC = DAG.getCondCode(ISD::SETNE);
3837         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
3838                            Tmp2, Tmp3, Tmp4, CC);
3839       }
3840     }
3841     Results.push_back(Tmp1);
3842     break;
3843   }
3844   case ISD::BR_CC: {
3845     Tmp1 = Node->getOperand(0);              // Chain
3846     Tmp2 = Node->getOperand(2);              // LHS
3847     Tmp3 = Node->getOperand(3);              // RHS
3848     Tmp4 = Node->getOperand(1);              // CC
3849
3850     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
3851         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
3852     (void)Legalized;
3853     assert(Legalized && "Can't legalize BR_CC with legal condition!");
3854
3855     // If we expanded the SETCC by inverting the condition code, then wrap
3856     // the existing SETCC in a NOT to restore the intended condition.
3857     if (NeedInvert)
3858       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
3859
3860     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
3861     // node.
3862     if (Tmp4.getNode()) {
3863       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
3864                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
3865     } else {
3866       Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
3867       Tmp4 = DAG.getCondCode(ISD::SETNE);
3868       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
3869                          Tmp2, Tmp3, Node->getOperand(4));
3870     }
3871     Results.push_back(Tmp1);
3872     break;
3873   }
3874   case ISD::BUILD_VECTOR:
3875     Results.push_back(ExpandBUILD_VECTOR(Node));
3876     break;
3877   case ISD::SRA:
3878   case ISD::SRL:
3879   case ISD::SHL: {
3880     // Scalarize vector SRA/SRL/SHL.
3881     EVT VT = Node->getValueType(0);
3882     assert(VT.isVector() && "Unable to legalize non-vector shift");
3883     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
3884     unsigned NumElem = VT.getVectorNumElements();
3885
3886     SmallVector<SDValue, 8> Scalars;
3887     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
3888       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3889                                VT.getScalarType(),
3890                                Node->getOperand(0), DAG.getConstant(Idx,
3891                                                     TLI.getVectorIdxTy()));
3892       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3893                                VT.getScalarType(),
3894                                Node->getOperand(1), DAG.getConstant(Idx,
3895                                                     TLI.getVectorIdxTy()));
3896       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
3897                                     VT.getScalarType(), Ex, Sh));
3898     }
3899     SDValue Result =
3900       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0),
3901                   &Scalars[0], Scalars.size());
3902     ReplaceNode(SDValue(Node, 0), Result);
3903     break;
3904   }
3905   case ISD::GLOBAL_OFFSET_TABLE:
3906   case ISD::GlobalAddress:
3907   case ISD::GlobalTLSAddress:
3908   case ISD::ExternalSymbol:
3909   case ISD::ConstantPool:
3910   case ISD::JumpTable:
3911   case ISD::INTRINSIC_W_CHAIN:
3912   case ISD::INTRINSIC_WO_CHAIN:
3913   case ISD::INTRINSIC_VOID:
3914     // FIXME: Custom lowering for these operations shouldn't return null!
3915     break;
3916   }
3917
3918   // Replace the original node with the legalized result.
3919   if (!Results.empty())
3920     ReplaceNode(Node, Results.data());
3921 }
3922
3923 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
3924   SmallVector<SDValue, 8> Results;
3925   MVT OVT = Node->getSimpleValueType(0);
3926   if (Node->getOpcode() == ISD::UINT_TO_FP ||
3927       Node->getOpcode() == ISD::SINT_TO_FP ||
3928       Node->getOpcode() == ISD::SETCC) {
3929     OVT = Node->getOperand(0).getSimpleValueType();
3930   }
3931   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
3932   SDLoc dl(Node);
3933   SDValue Tmp1, Tmp2, Tmp3;
3934   switch (Node->getOpcode()) {
3935   case ISD::CTTZ:
3936   case ISD::CTTZ_ZERO_UNDEF:
3937   case ISD::CTLZ:
3938   case ISD::CTLZ_ZERO_UNDEF:
3939   case ISD::CTPOP:
3940     // Zero extend the argument.
3941     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3942     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
3943     // already the correct result.
3944     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
3945     if (Node->getOpcode() == ISD::CTTZ) {
3946       // FIXME: This should set a bit in the zero extended value instead.
3947       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
3948                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
3949                           ISD::SETEQ);
3950       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
3951                            DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
3952     } else if (Node->getOpcode() == ISD::CTLZ ||
3953                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
3954       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
3955       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
3956                           DAG.getConstant(NVT.getSizeInBits() -
3957                                           OVT.getSizeInBits(), NVT));
3958     }
3959     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
3960     break;
3961   case ISD::BSWAP: {
3962     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
3963     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3964     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
3965     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
3966                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
3967     Results.push_back(Tmp1);
3968     break;
3969   }
3970   case ISD::FP_TO_UINT:
3971   case ISD::FP_TO_SINT:
3972     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
3973                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
3974     Results.push_back(Tmp1);
3975     break;
3976   case ISD::UINT_TO_FP:
3977   case ISD::SINT_TO_FP:
3978     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
3979                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
3980     Results.push_back(Tmp1);
3981     break;
3982   case ISD::VAARG: {
3983     SDValue Chain = Node->getOperand(0); // Get the chain.
3984     SDValue Ptr = Node->getOperand(1); // Get the pointer.
3985
3986     unsigned TruncOp;
3987     if (OVT.isVector()) {
3988       TruncOp = ISD::BITCAST;
3989     } else {
3990       assert(OVT.isInteger()
3991         && "VAARG promotion is supported only for vectors or integer types");
3992       TruncOp = ISD::TRUNCATE;
3993     }
3994
3995     // Perform the larger operation, then convert back
3996     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
3997              Node->getConstantOperandVal(3));
3998     Chain = Tmp1.getValue(1);
3999
4000     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4001
4002     // Modified the chain result - switch anything that used the old chain to
4003     // use the new one.
4004     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4005     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4006     ReplacedNode(Node);
4007     break;
4008   }
4009   case ISD::AND:
4010   case ISD::OR:
4011   case ISD::XOR: {
4012     unsigned ExtOp, TruncOp;
4013     if (OVT.isVector()) {
4014       ExtOp   = ISD::BITCAST;
4015       TruncOp = ISD::BITCAST;
4016     } else {
4017       assert(OVT.isInteger() && "Cannot promote logic operation");
4018       ExtOp   = ISD::ANY_EXTEND;
4019       TruncOp = ISD::TRUNCATE;
4020     }
4021     // Promote each of the values to the new type.
4022     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4023     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4024     // Perform the larger operation, then convert back
4025     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4026     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4027     break;
4028   }
4029   case ISD::SELECT: {
4030     unsigned ExtOp, TruncOp;
4031     if (Node->getValueType(0).isVector() ||
4032         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4033       ExtOp   = ISD::BITCAST;
4034       TruncOp = ISD::BITCAST;
4035     } else if (Node->getValueType(0).isInteger()) {
4036       ExtOp   = ISD::ANY_EXTEND;
4037       TruncOp = ISD::TRUNCATE;
4038     } else {
4039       ExtOp   = ISD::FP_EXTEND;
4040       TruncOp = ISD::FP_ROUND;
4041     }
4042     Tmp1 = Node->getOperand(0);
4043     // Promote each of the values to the new type.
4044     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4045     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4046     // Perform the larger operation, then round down.
4047     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4048     if (TruncOp != ISD::FP_ROUND)
4049       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4050     else
4051       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4052                          DAG.getIntPtrConstant(0));
4053     Results.push_back(Tmp1);
4054     break;
4055   }
4056   case ISD::VECTOR_SHUFFLE: {
4057     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4058
4059     // Cast the two input vectors.
4060     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4061     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4062
4063     // Convert the shuffle mask to the right # elements.
4064     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4065     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4066     Results.push_back(Tmp1);
4067     break;
4068   }
4069   case ISD::SETCC: {
4070     unsigned ExtOp = ISD::FP_EXTEND;
4071     if (NVT.isInteger()) {
4072       ISD::CondCode CCCode =
4073         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4074       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4075     }
4076     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4077     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4078     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4079                                   Tmp1, Tmp2, Node->getOperand(2)));
4080     break;
4081   }
4082   case ISD::FDIV:
4083   case ISD::FREM:
4084   case ISD::FPOW: {
4085     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4086     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4087     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4088     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4089                                   Tmp3, DAG.getIntPtrConstant(0)));
4090     break;
4091   }
4092   case ISD::FLOG2:
4093   case ISD::FEXP2:
4094   case ISD::FLOG:
4095   case ISD::FEXP: {
4096     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4097     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4098     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4099                                   Tmp2, DAG.getIntPtrConstant(0)));
4100     break;
4101   }
4102   }
4103
4104   // Replace the original node with the legalized result.
4105   if (!Results.empty())
4106     ReplaceNode(Node, Results.data());
4107 }
4108
4109 // SelectionDAG::Legalize - This is the entry point for the file.
4110 //
4111 void SelectionDAG::Legalize() {
4112   /// run - This is the main entry point to this class.
4113   ///
4114   SelectionDAGLegalize(*this).LegalizeDAG();
4115 }