lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SmallPtrSet.h"
  16 #include "llvm/ADT/SmallVector.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/DebugInfo.h"
  22 #include "llvm/IR/CallingConv.h"
  23 #include "llvm/IR/Constants.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/DerivedTypes.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/LLVMContext.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Support/raw_ostream.h"
  32 #include "llvm/Target/TargetFrameLowering.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 using namespace llvm;
  36
  37 //===----------------------------------------------------------------------===//
  38 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
  39 /// hacks on it until the target machine can handle it.  This involves
  40 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  41 /// large sizes or splitting up large values into small values) as well as
  42 /// eliminating operations the machine cannot handle.
  43 ///
  44 /// This code also does a small amount of optimization and recognition of idioms
  45 /// as part of its processing.  For example, if a target does not support a
  46 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  47 /// will attempt merge setcc and brc instructions into brcc's.
  48 ///
  49 namespace {
  50 class SelectionDAGLegalize : public SelectionDAG::DAGUpdateListener {
  51   const TargetMachine &TM;
  52   const TargetLowering &TLI;
  53   SelectionDAG &DAG;
  54
  55   /// LegalizePosition - The iterator for walking through the node list.
  56   SelectionDAG::allnodes_iterator LegalizePosition;
  57
  58   /// LegalizedNodes - The set of nodes which have already been legalized.
  59   SmallPtrSet<SDNode *, 16> LegalizedNodes;
  60
  61   EVT getSetCCResultType(EVT VT) const {
  62     return TLI.getSetCCResultType(*DAG.getContext(), VT);
  63   }
  64
  65   // Libcall insertion helpers.
  66
  67 public:
  68   explicit SelectionDAGLegalize(SelectionDAG &DAG);
  69
  70   void LegalizeDAG();
  71
  72 private:
  73   /// LegalizeOp - Legalizes the given operation.
  74   void LegalizeOp(SDNode *Node);
  75
  76   SDValue OptimizeFloatStore(StoreSDNode *ST);
  77
  78   void LegalizeLoadOps(SDNode *Node);
  79   void LegalizeStoreOps(SDNode *Node);
  80
  81   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
  82   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  83   /// is necessary to spill the vector being inserted into to memory, perform
  84   /// the insert there, and then read the result back.
  85   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  86                                          SDValue Idx, SDLoc dl);
  87   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  88                                   SDValue Idx, SDLoc dl);
  89
  90   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
  91   /// performs the same shuffe in terms of order or result bytes, but on a type
  92   /// whose vector element type is narrower than the original shuffle type.
  93   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
  94   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
  95                                      SDValue N1, SDValue N2,
  96                                      ArrayRef<int> Mask) const;
  97
  98   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
  99                              SDLoc dl);
 100
 101   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 102   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 103                         unsigned NumOps, bool isSigned, SDLoc dl);
 104
 105   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 106                                                  SDNode *Node, bool isSigned);
 107   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 108                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 109                           RTLIB::Libcall Call_F128,
 110                           RTLIB::Libcall Call_PPCF128);
 111   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 112                            RTLIB::Libcall Call_I8,
 113                            RTLIB::Libcall Call_I16,
 114                            RTLIB::Libcall Call_I32,
 115                            RTLIB::Libcall Call_I64,
 116                            RTLIB::Libcall Call_I128);
 117   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 118   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 119
 120   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 121   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 122   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 123   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 124                                 SmallVectorImpl<SDValue> &Results);
 125   SDValue ExpandFCOPYSIGN(SDNode *Node);
 126   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 127                                SDLoc dl);
 128   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 129                                 SDLoc dl);
 130   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 131                                 SDLoc dl);
 132
 133   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 134   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 135
 136   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 137   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 138   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 139
 140   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 141
 142   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 143
 144   void ExpandNode(SDNode *Node);
 145   void PromoteNode(SDNode *Node);
 146
 147   void ForgetNode(SDNode *N) {
 148     LegalizedNodes.erase(N);
 149     if (LegalizePosition == SelectionDAG::allnodes_iterator(N))
 150       ++LegalizePosition;
 151   }
 152
 153 public:
 154   // DAGUpdateListener implementation.
 155   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 156     ForgetNode(N);
 157   }
 158   virtual void NodeUpdated(SDNode *N) {}
 159
 160   // Node replacement helpers
 161   void ReplacedNode(SDNode *N) {
 162     if (N->use_empty()) {
 163       DAG.RemoveDeadNode(N);
 164     } else {
 165       ForgetNode(N);
 166     }
 167   }
 168   void ReplaceNode(SDNode *Old, SDNode *New) {
 169     DAG.ReplaceAllUsesWith(Old, New);
 170     ReplacedNode(Old);
 171   }
 172   void ReplaceNode(SDValue Old, SDValue New) {
 173     DAG.ReplaceAllUsesWith(Old, New);
 174     ReplacedNode(Old.getNode());
 175   }
 176   void ReplaceNode(SDNode *Old, const SDValue *New) {
 177     DAG.ReplaceAllUsesWith(Old, New);
 178     ReplacedNode(Old);
 179   }
 180 };
 181 }
 182
 183 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 184 /// performs the same shuffe in terms of order or result bytes, but on a type
 185 /// whose vector element type is narrower than the original shuffle type.
 186 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 187 SDValue
 188 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 189                                                  SDValue N1, SDValue N2,
 190                                                  ArrayRef<int> Mask) const {
 191   unsigned NumMaskElts = VT.getVectorNumElements();
 192   unsigned NumDestElts = NVT.getVectorNumElements();
 193   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 194
 195   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 196
 197   if (NumEltsGrowth == 1)
 198     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 199
 200   SmallVector<int, 8> NewMask;
 201   for (unsigned i = 0; i != NumMaskElts; ++i) {
 202     int Idx = Mask[i];
 203     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 204       if (Idx < 0)
 205         NewMask.push_back(-1);
 206       else
 207         NewMask.push_back(Idx * NumEltsGrowth + j);
 208     }
 209   }
 210   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 211   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 212   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 213 }
 214
 215 SelectionDAGLegalize::SelectionDAGLegalize(SelectionDAG &dag)
 216   : SelectionDAG::DAGUpdateListener(dag),
 217     TM(dag.getTarget()), TLI(dag.getTargetLoweringInfo()),
 218     DAG(dag) {
 219 }
 220
 221 void SelectionDAGLegalize::LegalizeDAG() {
 222   DAG.AssignTopologicalOrder();
 223
 224   // Visit all the nodes. We start in topological order, so that we see
 225   // nodes with their original operands intact. Legalization can produce
 226   // new nodes which may themselves need to be legalized. Iterate until all
 227   // nodes have been legalized.
 228   for (;;) {
 229     bool AnyLegalized = false;
 230     for (LegalizePosition = DAG.allnodes_end();
 231          LegalizePosition != DAG.allnodes_begin(); ) {
 232       --LegalizePosition;
 233
 234       SDNode *N = LegalizePosition;
 235       if (LegalizedNodes.insert(N)) {
 236         AnyLegalized = true;
 237         LegalizeOp(N);
 238       }
 239     }
 240     if (!AnyLegalized)
 241       break;
 242
 243   }
 244
 245   // Remove dead nodes now.
 246   DAG.RemoveDeadNodes();
 247 }
 248
 249 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
 250 /// a load from the constant pool.
 251 SDValue
 252 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 253   bool Extend = false;
 254   SDLoc dl(CFP);
 255
 256   // If a FP immediate is precise when represented as a float and if the
 257   // target can do an extending load from float to double, we put it into
 258   // the constant pool as a float, even if it's is statically typed as a
 259   // double.  This shrinks FP constants and canonicalizes them for targets where
 260   // an FP extending load is the same cost as a normal load (such as on the x87
 261   // fp stack or PPC FP unit).
 262   EVT VT = CFP->getValueType(0);
 263   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 264   if (!UseCP) {
 265     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 266     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 267                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 268   }
 269
 270   EVT OrigVT = VT;
 271   EVT SVT = VT;
 272   while (SVT != MVT::f32) {
 273     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 274     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 275         // Only do this if the target has a native EXTLOAD instruction from
 276         // smaller type.
 277         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
 278         TLI.ShouldShrinkFPConstant(OrigVT)) {
 279       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 280       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 281       VT = SVT;
 282       Extend = true;
 283     }
 284   }
 285
 286   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 287   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 288   if (Extend) {
 289     SDValue Result =
 290       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 291                      DAG.getEntryNode(),
 292                      CPIdx, MachinePointerInfo::getConstantPool(),
 293                      VT, false, false, Alignment);
 294     return Result;
 295   }
 296   SDValue Result =
 297     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 298                 MachinePointerInfo::getConstantPool(), false, false, false,
 299                 Alignment);
 300   return Result;
 301 }
 302
 303 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
 304 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 305                                  const TargetLowering &TLI,
 306                                  SelectionDAGLegalize *DAGLegalize) {
 307   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 308          "unaligned indexed stores not implemented!");
 309   SDValue Chain = ST->getChain();
 310   SDValue Ptr = ST->getBasePtr();
 311   SDValue Val = ST->getValue();
 312   EVT VT = Val.getValueType();
 313   int Alignment = ST->getAlignment();
 314   unsigned AS = ST->getAddressSpace();
 315
 316   SDLoc dl(ST);
 317   if (ST->getMemoryVT().isFloatingPoint() ||
 318       ST->getMemoryVT().isVector()) {
 319     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 320     if (TLI.isTypeLegal(intVT)) {
 321       // Expand to a bitconvert of the value to the integer type of the
 322       // same size, then a (misaligned) int store.
 323       // FIXME: Does not handle truncating floating point stores!
 324       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 325       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 326                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 327       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 328       return;
 329     }
 330     // Do a (aligned) store to a stack slot, then copy from the stack slot
 331     // to the final destination using (unaligned) integer loads and stores.
 332     EVT StoredVT = ST->getMemoryVT();
 333     MVT RegVT =
 334       TLI.getRegisterType(*DAG.getContext(),
 335                           EVT::getIntegerVT(*DAG.getContext(),
 336                                             StoredVT.getSizeInBits()));
 337     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 338     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 339     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 340
 341     // Make sure the stack slot is also aligned for the register type.
 342     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 343
 344     // Perform the original store, only redirected to the stack slot.
 345     SDValue Store = DAG.getTruncStore(Chain, dl,
 346                                       Val, StackPtr, MachinePointerInfo(),
 347                                       StoredVT, false, false, 0);
 348     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
 349     SmallVector<SDValue, 8> Stores;
 350     unsigned Offset = 0;
 351
 352     // Do all but one copies using the full register width.
 353     for (unsigned i = 1; i < NumRegs; i++) {
 354       // Load one integer register's worth from the stack slot.
 355       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 356                                  MachinePointerInfo(),
 357                                  false, false, false, 0);
 358       // Store it to the final location.  Remember the store.
 359       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 360                                   ST->getPointerInfo().getWithOffset(Offset),
 361                                     ST->isVolatile(), ST->isNonTemporal(),
 362                                     MinAlign(ST->getAlignment(), Offset)));
 363       // Increment the pointers.
 364       Offset += RegBytes;
 365       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 366                              Increment);
 367       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 368     }
 369
 370     // The last store may be partial.  Do a truncating store.  On big-endian
 371     // machines this requires an extending load from the stack slot to ensure
 372     // that the bits are in the right place.
 373     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 374                                   8 * (StoredBytes - Offset));
 375
 376     // Load from the stack slot.
 377     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 378                                   MachinePointerInfo(),
 379                                   MemVT, false, false, 0);
 380
 381     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 382                                        ST->getPointerInfo()
 383                                          .getWithOffset(Offset),
 384                                        MemVT, ST->isVolatile(),
 385                                        ST->isNonTemporal(),
 386                                        MinAlign(ST->getAlignment(), Offset),
 387                                        ST->getTBAAInfo()));
 388     // The order of the stores doesn't matter - say it with a TokenFactor.
 389     SDValue Result =
 390       DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 391                   Stores.size());
 392     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 393     return;
 394   }
 395   assert(ST->getMemoryVT().isInteger() &&
 396          !ST->getMemoryVT().isVector() &&
 397          "Unaligned store of unknown type.");
 398   // Get the half-size VT
 399   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 400   int NumBits = NewStoredVT.getSizeInBits();
 401   int IncrementSize = NumBits / 8;
 402
 403   // Divide the stored value in two parts.
 404   SDValue ShiftAmount = DAG.getConstant(NumBits,
 405                                       TLI.getShiftAmountTy(Val.getValueType()));
 406   SDValue Lo = Val;
 407   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 408
 409   // Store the two parts
 410   SDValue Store1, Store2;
 411   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 412                              ST->getPointerInfo(), NewStoredVT,
 413                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 414
 415   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 416                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
 417   Alignment = MinAlign(Alignment, IncrementSize);
 418   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 419                              ST->getPointerInfo().getWithOffset(IncrementSize),
 420                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 421                              Alignment, ST->getTBAAInfo());
 422
 423   SDValue Result =
 424     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 425   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 426 }
 427
 428 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
 429 static void
 430 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 431                     const TargetLowering &TLI,
 432                     SDValue &ValResult, SDValue &ChainResult) {
 433   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 434          "unaligned indexed loads not implemented!");
 435   SDValue Chain = LD->getChain();
 436   SDValue Ptr = LD->getBasePtr();
 437   EVT VT = LD->getValueType(0);
 438   EVT LoadedVT = LD->getMemoryVT();
 439   SDLoc dl(LD);
 440   if (VT.isFloatingPoint() || VT.isVector()) {
 441     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 442     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 443       // Expand to a (misaligned) integer load of the same size,
 444       // then bitconvert to floating point or vector.
 445       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 446                                     LD->getMemOperand());
 447       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 448       if (LoadedVT != VT)
 449         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 450                              ISD::ANY_EXTEND, dl, VT, Result);
 451
 452       ValResult = Result;
 453       ChainResult = Chain;
 454       return;
 455     }
 456
 457     // Copy the value to a (aligned) stack slot using (unaligned) integer
 458     // loads and stores, then do a (aligned) load from the stack slot.
 459     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 460     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 461     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 462     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 463
 464     // Make sure the stack slot is also aligned for the register type.
 465     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 466
 467     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 468     SmallVector<SDValue, 8> Stores;
 469     SDValue StackPtr = StackBase;
 470     unsigned Offset = 0;
 471
 472     // Do all but one copies using the full register width.
 473     for (unsigned i = 1; i < NumRegs; i++) {
 474       // Load one integer register's worth from the original location.
 475       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 476                                  LD->getPointerInfo().getWithOffset(Offset),
 477                                  LD->isVolatile(), LD->isNonTemporal(),
 478                                  LD->isInvariant(),
 479                                  MinAlign(LD->getAlignment(), Offset),
 480                                  LD->getTBAAInfo());
 481       // Follow the load with a store to the stack slot.  Remember the store.
 482       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 483                                     MachinePointerInfo(), false, false, 0));
 484       // Increment the pointers.
 485       Offset += RegBytes;
 486       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 487       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 488                              Increment);
 489     }
 490
 491     // The last copy may be partial.  Do an extending load.
 492     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 493                                   8 * (LoadedBytes - Offset));
 494     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 495                                   LD->getPointerInfo().getWithOffset(Offset),
 496                                   MemVT, LD->isVolatile(),
 497                                   LD->isNonTemporal(),
 498                                   MinAlign(LD->getAlignment(), Offset),
 499                                   LD->getTBAAInfo());
 500     // Follow the load with a store to the stack slot.  Remember the store.
 501     // On big-endian machines this requires a truncating store to ensure
 502     // that the bits end up in the right place.
 503     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 504                                        MachinePointerInfo(), MemVT,
 505                                        false, false, 0));
 506
 507     // The order of the stores doesn't matter - say it with a TokenFactor.
 508     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 509                              Stores.size());
 510
 511     // Finally, perform the original load only redirected to the stack slot.
 512     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 513                           MachinePointerInfo(), LoadedVT, false, false, 0);
 514
 515     // Callers expect a MERGE_VALUES node.
 516     ValResult = Load;
 517     ChainResult = TF;
 518     return;
 519   }
 520   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 521          "Unaligned load of unsupported type.");
 522
 523   // Compute the new VT that is half the size of the old one.  This is an
 524   // integer MVT.
 525   unsigned NumBits = LoadedVT.getSizeInBits();
 526   EVT NewLoadedVT;
 527   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 528   NumBits >>= 1;
 529
 530   unsigned Alignment = LD->getAlignment();
 531   unsigned IncrementSize = NumBits / 8;
 532   ISD::LoadExtType HiExtType = LD->getExtensionType();
 533
 534   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 535   if (HiExtType == ISD::NON_EXTLOAD)
 536     HiExtType = ISD::ZEXTLOAD;
 537
 538   // Load the value in two parts
 539   SDValue Lo, Hi;
 540   if (TLI.isLittleEndian()) {
 541     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 542                         NewLoadedVT, LD->isVolatile(),
 543                         LD->isNonTemporal(), Alignment, LD->getTBAAInfo());
 544     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 545                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 546     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 547                         LD->getPointerInfo().getWithOffset(IncrementSize),
 548                         NewLoadedVT, LD->isVolatile(),
 549                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 550                         LD->getTBAAInfo());
 551   } else {
 552     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 553                         NewLoadedVT, LD->isVolatile(),
 554                         LD->isNonTemporal(), Alignment, LD->getTBAAInfo());
 555     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 556                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 557     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 558                         LD->getPointerInfo().getWithOffset(IncrementSize),
 559                         NewLoadedVT, LD->isVolatile(),
 560                         LD->isNonTemporal(), MinAlign(Alignment, IncrementSize),
 561                         LD->getTBAAInfo());
 562   }
 563
 564   // aggregate the two parts
 565   SDValue ShiftAmount = DAG.getConstant(NumBits,
 566                                        TLI.getShiftAmountTy(Hi.getValueType()));
 567   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 568   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 569
 570   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 571                              Hi.getValue(1));
 572
 573   ValResult = Result;
 574   ChainResult = TF;
 575 }
 576
 577 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
 578 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
 579 /// is necessary to spill the vector being inserted into to memory, perform
 580 /// the insert there, and then read the result back.
 581 SDValue SelectionDAGLegalize::
 582 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 583                                SDLoc dl) {
 584   SDValue Tmp1 = Vec;
 585   SDValue Tmp2 = Val;
 586   SDValue Tmp3 = Idx;
 587
 588   // If the target doesn't support this, we have to spill the input vector
 589   // to a temporary stack slot, update the element, then reload it.  This is
 590   // badness.  We could also load the value into a vector register (either
 591   // with a "move to register" or "extload into register" instruction, then
 592   // permute it into place, if the idx is a constant and if the idx is
 593   // supported by the target.
 594   EVT VT    = Tmp1.getValueType();
 595   EVT EltVT = VT.getVectorElementType();
 596   EVT IdxVT = Tmp3.getValueType();
 597   EVT PtrVT = TLI.getPointerTy();
 598   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 599
 600   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 601
 602   // Store the vector.
 603   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 604                             MachinePointerInfo::getFixedStack(SPFI),
 605                             false, false, 0);
 606
 607   // Truncate or zero extend offset to target pointer type.
 608   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 609   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 610   // Add the offset to the index.
 611   unsigned EltSize = EltVT.getSizeInBits()/8;
 612   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 613   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 614   // Store the scalar value.
 615   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 616                          false, false, 0);
 617   // Load the updated vector.
 618   return DAG.getLoad(VT, dl, Ch, StackPtr,
 619                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 620                      false, 0);
 621 }
 622
 623
 624 SDValue SelectionDAGLegalize::
 625 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 626   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 627     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 628     // match the element type of the vector being created, except for
 629     // integers in which case the inserted value can be over width.
 630     EVT EltVT = Vec.getValueType().getVectorElementType();
 631     if (Val.getValueType() == EltVT ||
 632         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 633       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 634                                   Vec.getValueType(), Val);
 635
 636       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 637       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 638       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 639       // elt 0 of the RHS.
 640       SmallVector<int, 8> ShufOps;
 641       for (unsigned i = 0; i != NumElts; ++i)
 642         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 643
 644       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 645                                   &ShufOps[0]);
 646     }
 647   }
 648   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 649 }
 650
 651 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 652   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 653   // FIXME: We shouldn't do this for TargetConstantFP's.
 654   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 655   // to phase ordering between legalized code and the dag combiner.  This
 656   // probably means that we need to integrate dag combiner and legalizer
 657   // together.
 658   // We generally can't do this one for long doubles.
 659   SDValue Chain = ST->getChain();
 660   SDValue Ptr = ST->getBasePtr();
 661   unsigned Alignment = ST->getAlignment();
 662   bool isVolatile = ST->isVolatile();
 663   bool isNonTemporal = ST->isNonTemporal();
 664   const MDNode *TBAAInfo = ST->getTBAAInfo();
 665   SDLoc dl(ST);
 666   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 667     if (CFP->getValueType(0) == MVT::f32 &&
 668         TLI.isTypeLegal(MVT::i32)) {
 669       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 670                                       bitcastToAPInt().zextOrTrunc(32),
 671                               MVT::i32);
 672       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 673                           isVolatile, isNonTemporal, Alignment, TBAAInfo);
 674     }
 675
 676     if (CFP->getValueType(0) == MVT::f64) {
 677       // If this target supports 64-bit registers, do a single 64-bit store.
 678       if (TLI.isTypeLegal(MVT::i64)) {
 679         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 680                                   zextOrTrunc(64), MVT::i64);
 681         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 682                             isVolatile, isNonTemporal, Alignment, TBAAInfo);
 683       }
 684
 685       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 686         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 687         // stores.  If the target supports neither 32- nor 64-bits, this
 688         // xform is certainly not worth it.
 689         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 690         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 691         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 692         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 693
 694         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 695                           isNonTemporal, Alignment, TBAAInfo);
 696         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 697                           DAG.getConstant(4, Ptr.getValueType()));
 698         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 699                           ST->getPointerInfo().getWithOffset(4),
 700                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 701                           TBAAInfo);
 702
 703         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 704       }
 705     }
 706   }
 707   return SDValue(0, 0);
 708 }
 709
 710 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 711     StoreSDNode *ST = cast<StoreSDNode>(Node);
 712     SDValue Chain = ST->getChain();
 713     SDValue Ptr = ST->getBasePtr();
 714     SDLoc dl(Node);
 715
 716     unsigned Alignment = ST->getAlignment();
 717     bool isVolatile = ST->isVolatile();
 718     bool isNonTemporal = ST->isNonTemporal();
 719     const MDNode *TBAAInfo = ST->getTBAAInfo();
 720
 721     if (!ST->isTruncatingStore()) {
 722       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 723         ReplaceNode(ST, OptStore);
 724         return;
 725       }
 726
 727       {
 728         SDValue Value = ST->getValue();
 729         MVT VT = Value.getSimpleValueType();
 730         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 731         default: llvm_unreachable("This action is not supported yet!");
 732         case TargetLowering::Legal:
 733           // If this is an unaligned store and the target doesn't support it,
 734           // expand it.
 735           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT())) {
 736             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 737             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 738             if (ST->getAlignment() < ABIAlignment)
 739               ExpandUnalignedStore(cast<StoreSDNode>(Node),
 740                                    DAG, TLI, this);
 741           }
 742           break;
 743         case TargetLowering::Custom: {
 744           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 745           if (Res.getNode())
 746             ReplaceNode(SDValue(Node, 0), Res);
 747           return;
 748         }
 749         case TargetLowering::Promote: {
 750           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 751           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 752                  "Can only promote stores to same size type");
 753           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 754           SDValue Result =
 755             DAG.getStore(Chain, dl, Value, Ptr,
 756                          ST->getPointerInfo(), isVolatile,
 757                          isNonTemporal, Alignment, TBAAInfo);
 758           ReplaceNode(SDValue(Node, 0), Result);
 759           break;
 760         }
 761         }
 762         return;
 763       }
 764     } else {
 765       SDValue Value = ST->getValue();
 766
 767       EVT StVT = ST->getMemoryVT();
 768       unsigned StWidth = StVT.getSizeInBits();
 769
 770       if (StWidth != StVT.getStoreSizeInBits()) {
 771         // Promote to a byte-sized store with upper bits zero if not
 772         // storing an integral number of bytes.  For example, promote
 773         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 774         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 775                                     StVT.getStoreSizeInBits());
 776         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 777         SDValue Result =
 778           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 779                             NVT, isVolatile, isNonTemporal, Alignment,
 780                             TBAAInfo);
 781         ReplaceNode(SDValue(Node, 0), Result);
 782       } else if (StWidth & (StWidth - 1)) {
 783         // If not storing a power-of-2 number of bits, expand as two stores.
 784         assert(!StVT.isVector() && "Unsupported truncstore!");
 785         unsigned RoundWidth = 1 << Log2_32(StWidth);
 786         assert(RoundWidth < StWidth);
 787         unsigned ExtraWidth = StWidth - RoundWidth;
 788         assert(ExtraWidth < RoundWidth);
 789         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 790                "Store size not an integral number of bytes!");
 791         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 792         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 793         SDValue Lo, Hi;
 794         unsigned IncrementSize;
 795
 796         if (TLI.isLittleEndian()) {
 797           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 798           // Store the bottom RoundWidth bits.
 799           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 800                                  RoundVT,
 801                                  isVolatile, isNonTemporal, Alignment,
 802                                  TBAAInfo);
 803
 804           // Store the remaining ExtraWidth bits.
 805           IncrementSize = RoundWidth / 8;
 806           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 807                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 808           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 809                            DAG.getConstant(RoundWidth,
 810                                     TLI.getShiftAmountTy(Value.getValueType())));
 811           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 812                              ST->getPointerInfo().getWithOffset(IncrementSize),
 813                                  ExtraVT, isVolatile, isNonTemporal,
 814                                  MinAlign(Alignment, IncrementSize), TBAAInfo);
 815         } else {
 816           // Big endian - avoid unaligned stores.
 817           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 818           // Store the top RoundWidth bits.
 819           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 820                            DAG.getConstant(ExtraWidth,
 821                                     TLI.getShiftAmountTy(Value.getValueType())));
 822           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 823                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 824                                  TBAAInfo);
 825
 826           // Store the remaining ExtraWidth bits.
 827           IncrementSize = RoundWidth / 8;
 828           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 829                              DAG.getConstant(IncrementSize, Ptr.getValueType()));
 830           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 831                               ST->getPointerInfo().getWithOffset(IncrementSize),
 832                                  ExtraVT, isVolatile, isNonTemporal,
 833                                  MinAlign(Alignment, IncrementSize), TBAAInfo);
 834         }
 835
 836         // The order of the stores doesn't matter.
 837         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 838         ReplaceNode(SDValue(Node, 0), Result);
 839       } else {
 840         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 841                                         StVT.getSimpleVT())) {
 842         default: llvm_unreachable("This action is not supported yet!");
 843         case TargetLowering::Legal:
 844           // If this is an unaligned store and the target doesn't support it,
 845           // expand it.
 846           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT())) {
 847             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 848             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 849             if (ST->getAlignment() < ABIAlignment)
 850               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 851           }
 852           break;
 853         case TargetLowering::Custom: {
 854           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 855           if (Res.getNode())
 856             ReplaceNode(SDValue(Node, 0), Res);
 857           return;
 858         }
 859         case TargetLowering::Expand:
 860           assert(!StVT.isVector() &&
 861                  "Vector Stores are handled in LegalizeVectorOps");
 862
 863           // TRUNCSTORE:i16 i32 -> STORE i16
 864           assert(TLI.isTypeLegal(StVT) &&
 865                  "Do not know how to expand this store!");
 866           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 867           SDValue Result =
 868             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 869                          isVolatile, isNonTemporal, Alignment, TBAAInfo);
 870           ReplaceNode(SDValue(Node, 0), Result);
 871           break;
 872         }
 873       }
 874     }
 875 }
 876
 877 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 878   LoadSDNode *LD = cast<LoadSDNode>(Node);
 879   SDValue Chain = LD->getChain();  // The chain.
 880   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 881   SDValue Value;                   // The value returned by the load op.
 882   SDLoc dl(Node);
 883
 884   ISD::LoadExtType ExtType = LD->getExtensionType();
 885   if (ExtType == ISD::NON_EXTLOAD) {
 886     MVT VT = Node->getSimpleValueType(0);
 887     SDValue RVal = SDValue(Node, 0);
 888     SDValue RChain = SDValue(Node, 1);
 889
 890     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 891     default: llvm_unreachable("This action is not supported yet!");
 892     case TargetLowering::Legal:
 893       // If this is an unaligned load and the target doesn't support it,
 894       // expand it.
 895       if (!TLI.allowsUnalignedMemoryAccesses(LD->getMemoryVT())) {
 896         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 897         unsigned ABIAlignment =
 898           TLI.getDataLayout()->getABITypeAlignment(Ty);
 899         if (LD->getAlignment() < ABIAlignment){
 900           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 901         }
 902       }
 903       break;
 904     case TargetLowering::Custom: {
 905       SDValue Res = TLI.LowerOperation(RVal, DAG);
 906       if (Res.getNode()) {
 907         RVal = Res;
 908         RChain = Res.getValue(1);
 909       }
 910       break;
 911     }
 912     case TargetLowering::Promote: {
 913       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 914       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 915              "Can only promote loads to same size type");
 916
 917       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 918       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 919       RChain = Res.getValue(1);
 920       break;
 921     }
 922     }
 923     if (RChain.getNode() != Node) {
 924       assert(RVal.getNode() != Node && "Load must be completely replaced");
 925       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 926       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 927       ReplacedNode(Node);
 928     }
 929     return;
 930   }
 931
 932   EVT SrcVT = LD->getMemoryVT();
 933   unsigned SrcWidth = SrcVT.getSizeInBits();
 934   unsigned Alignment = LD->getAlignment();
 935   bool isVolatile = LD->isVolatile();
 936   bool isNonTemporal = LD->isNonTemporal();
 937   const MDNode *TBAAInfo = LD->getTBAAInfo();
 938
 939   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 940       // Some targets pretend to have an i1 loading operation, and actually
 941       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 942       // bits are guaranteed to be zero; it helps the optimizers understand
 943       // that these bits are zero.  It is also useful for EXTLOAD, since it
 944       // tells the optimizers that those bits are undefined.  It would be
 945       // nice to have an effective generic way of getting these benefits...
 946       // Until such a way is found, don't insist on promoting i1 here.
 947       (SrcVT != MVT::i1 ||
 948        TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
 949     // Promote to a byte-sized load if not loading an integral number of
 950     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 951     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 952     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 953     SDValue Ch;
 954
 955     // The extra bits are guaranteed to be zero, since we stored them that
 956     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 957
 958     ISD::LoadExtType NewExtType =
 959       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 960
 961     SDValue Result =
 962       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 963                      Chain, Ptr, LD->getPointerInfo(),
 964                      NVT, isVolatile, isNonTemporal, Alignment, TBAAInfo);
 965
 966     Ch = Result.getValue(1); // The chain.
 967
 968     if (ExtType == ISD::SEXTLOAD)
 969       // Having the top bits zero doesn't help when sign extending.
 970       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 971                            Result.getValueType(),
 972                            Result, DAG.getValueType(SrcVT));
 973     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 974       // All the top bits are guaranteed to be zero - inform the optimizers.
 975       Result = DAG.getNode(ISD::AssertZext, dl,
 976                            Result.getValueType(), Result,
 977                            DAG.getValueType(SrcVT));
 978
 979     Value = Result;
 980     Chain = Ch;
 981   } else if (SrcWidth & (SrcWidth - 1)) {
 982     // If not loading a power-of-2 number of bits, expand as two loads.
 983     assert(!SrcVT.isVector() && "Unsupported extload!");
 984     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 985     assert(RoundWidth < SrcWidth);
 986     unsigned ExtraWidth = SrcWidth - RoundWidth;
 987     assert(ExtraWidth < RoundWidth);
 988     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 989            "Load size not an integral number of bytes!");
 990     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 991     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 992     SDValue Lo, Hi, Ch;
 993     unsigned IncrementSize;
 994
 995     if (TLI.isLittleEndian()) {
 996       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
 997       // Load the bottom RoundWidth bits.
 998       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
 999                           Chain, Ptr,
1000                           LD->getPointerInfo(), RoundVT, isVolatile,
1001                           isNonTemporal, Alignment, TBAAInfo);
1002
1003       // Load the remaining ExtraWidth bits.
1004       IncrementSize = RoundWidth / 8;
1005       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1006                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1007       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1008                           LD->getPointerInfo().getWithOffset(IncrementSize),
1009                           ExtraVT, isVolatile, isNonTemporal,
1010                           MinAlign(Alignment, IncrementSize), TBAAInfo);
1011
1012       // Build a factor node to remember that this load is independent of
1013       // the other one.
1014       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1015                        Hi.getValue(1));
1016
1017       // Move the top bits to the right place.
1018       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1019                        DAG.getConstant(RoundWidth,
1020                                        TLI.getShiftAmountTy(Hi.getValueType())));
1021
1022       // Join the hi and lo parts.
1023       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1024     } else {
1025       // Big endian - avoid unaligned loads.
1026       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1027       // Load the top RoundWidth bits.
1028       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1029                           LD->getPointerInfo(), RoundVT, isVolatile,
1030                           isNonTemporal, Alignment, TBAAInfo);
1031
1032       // Load the remaining ExtraWidth bits.
1033       IncrementSize = RoundWidth / 8;
1034       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1035                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1036       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1037                           dl, Node->getValueType(0), Chain, Ptr,
1038                           LD->getPointerInfo().getWithOffset(IncrementSize),
1039                           ExtraVT, isVolatile, isNonTemporal,
1040                           MinAlign(Alignment, IncrementSize), TBAAInfo);
1041
1042       // Build a factor node to remember that this load is independent of
1043       // the other one.
1044       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1045                        Hi.getValue(1));
1046
1047       // Move the top bits to the right place.
1048       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1049                        DAG.getConstant(ExtraWidth,
1050                                        TLI.getShiftAmountTy(Hi.getValueType())));
1051
1052       // Join the hi and lo parts.
1053       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1054     }
1055
1056     Chain = Ch;
1057   } else {
1058     bool isCustom = false;
1059     switch (TLI.getLoadExtAction(ExtType, SrcVT.getSimpleVT())) {
1060     default: llvm_unreachable("This action is not supported yet!");
1061     case TargetLowering::Custom:
1062              isCustom = true;
1063              // FALLTHROUGH
1064     case TargetLowering::Legal: {
1065              Value = SDValue(Node, 0);
1066              Chain = SDValue(Node, 1);
1067
1068              if (isCustom) {
1069                SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1070                if (Res.getNode()) {
1071                  Value = Res;
1072                  Chain = Res.getValue(1);
1073                }
1074              } else {
1075                // If this is an unaligned load and the target doesn't support it,
1076                // expand it.
1077                if (!TLI.allowsUnalignedMemoryAccesses(LD->getMemoryVT())) {
1078                  Type *Ty =
1079                    LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1080                  unsigned ABIAlignment =
1081                    TLI.getDataLayout()->getABITypeAlignment(Ty);
1082                  if (LD->getAlignment() < ABIAlignment){
1083                    ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1084                                        DAG, TLI, Value, Chain);
1085                  }
1086                }
1087              }
1088              break;
1089     }
1090     case TargetLowering::Expand:
1091              if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) && TLI.isTypeLegal(SrcVT)) {
1092                SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr,
1093                                           LD->getMemOperand());
1094                unsigned ExtendOp;
1095                switch (ExtType) {
1096                case ISD::EXTLOAD:
1097                  ExtendOp = (SrcVT.isFloatingPoint() ?
1098                              ISD::FP_EXTEND : ISD::ANY_EXTEND);
1099                  break;
1100                case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1101                case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1102                default: llvm_unreachable("Unexpected extend load type!");
1103                }
1104                Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1105                Chain = Load.getValue(1);
1106                break;
1107              }
1108
1109              assert(!SrcVT.isVector() &&
1110                     "Vector Loads are handled in LegalizeVectorOps");
1111
1112              // FIXME: This does not work for vectors on most targets.  Sign- and
1113              // zero-extend operations are currently folded into extending loads,
1114              // whether they are legal or not, and then we end up here without any
1115              // support for legalizing them.
1116              assert(ExtType != ISD::EXTLOAD &&
1117                     "EXTLOAD should always be supported!");
1118              // Turn the unsupported load into an EXTLOAD followed by an explicit
1119              // zero/sign extend inreg.
1120              SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl, Node->getValueType(0),
1121                                              Chain, Ptr, SrcVT,
1122                                              LD->getMemOperand());
1123              SDValue ValRes;
1124              if (ExtType == ISD::SEXTLOAD)
1125                ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1126                                     Result.getValueType(),
1127                                     Result, DAG.getValueType(SrcVT));
1128              else
1129                ValRes = DAG.getZeroExtendInReg(Result, dl, SrcVT.getScalarType());
1130              Value = ValRes;
1131              Chain = Result.getValue(1);
1132              break;
1133     }
1134   }
1135
1136   // Since loads produce two values, make sure to remember that we legalized
1137   // both of them.
1138   if (Chain.getNode() != Node) {
1139     assert(Value.getNode() != Node && "Load must be completely replaced");
1140     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1141     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1142     ReplacedNode(Node);
1143   }
1144 }
1145
1146 /// LegalizeOp - Return a legal replacement for the given operation, with
1147 /// all legal operands.
1148 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1149   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1150     return;
1151
1152   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1153     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1154              TargetLowering::TypeLegal &&
1155            "Unexpected illegal type!");
1156
1157   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1158     assert((TLI.getTypeAction(*DAG.getContext(),
1159                               Node->getOperand(i).getValueType()) ==
1160               TargetLowering::TypeLegal ||
1161             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1162            "Unexpected illegal type!");
1163
1164   // Figure out the correct action; the way to query this varies by opcode
1165   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1166   bool SimpleFinishLegalizing = true;
1167   switch (Node->getOpcode()) {
1168   case ISD::INTRINSIC_W_CHAIN:
1169   case ISD::INTRINSIC_WO_CHAIN:
1170   case ISD::INTRINSIC_VOID:
1171   case ISD::STACKSAVE:
1172     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1173     break;
1174   case ISD::VAARG:
1175     Action = TLI.getOperationAction(Node->getOpcode(),
1176                                     Node->getValueType(0));
1177     if (Action != TargetLowering::Promote)
1178       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1179     break;
1180   case ISD::SINT_TO_FP:
1181   case ISD::UINT_TO_FP:
1182   case ISD::EXTRACT_VECTOR_ELT:
1183     Action = TLI.getOperationAction(Node->getOpcode(),
1184                                     Node->getOperand(0).getValueType());
1185     break;
1186   case ISD::FP_ROUND_INREG:
1187   case ISD::SIGN_EXTEND_INREG: {
1188     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1189     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1190     break;
1191   }
1192   case ISD::ATOMIC_STORE: {
1193     Action = TLI.getOperationAction(Node->getOpcode(),
1194                                     Node->getOperand(2).getValueType());
1195     break;
1196   }
1197   case ISD::SELECT_CC:
1198   case ISD::SETCC:
1199   case ISD::BR_CC: {
1200     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1201                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1202     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1203     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1204     ISD::CondCode CCCode =
1205         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1206     Action = TLI.getCondCodeAction(CCCode, OpVT);
1207     if (Action == TargetLowering::Legal) {
1208       if (Node->getOpcode() == ISD::SELECT_CC)
1209         Action = TLI.getOperationAction(Node->getOpcode(),
1210                                         Node->getValueType(0));
1211       else
1212         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1213     }
1214     break;
1215   }
1216   case ISD::LOAD:
1217   case ISD::STORE:
1218     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1219     // STORE expects the unlegalized operand in some cases.
1220     SimpleFinishLegalizing = false;
1221     break;
1222   case ISD::CALLSEQ_START:
1223   case ISD::CALLSEQ_END:
1224     // FIXME: This shouldn't be necessary.  These nodes have special properties
1225     // dealing with the recursive nature of legalization.  Removing this
1226     // special case should be done as part of making LegalizeDAG non-recursive.
1227     SimpleFinishLegalizing = false;
1228     break;
1229   case ISD::EXTRACT_ELEMENT:
1230   case ISD::FLT_ROUNDS_:
1231   case ISD::SADDO:
1232   case ISD::SSUBO:
1233   case ISD::UADDO:
1234   case ISD::USUBO:
1235   case ISD::SMULO:
1236   case ISD::UMULO:
1237   case ISD::FPOWI:
1238   case ISD::MERGE_VALUES:
1239   case ISD::EH_RETURN:
1240   case ISD::FRAME_TO_ARGS_OFFSET:
1241   case ISD::EH_SJLJ_SETJMP:
1242   case ISD::EH_SJLJ_LONGJMP:
1243     // These operations lie about being legal: when they claim to be legal,
1244     // they should actually be expanded.
1245     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1246     if (Action == TargetLowering::Legal)
1247       Action = TargetLowering::Expand;
1248     break;
1249   case ISD::INIT_TRAMPOLINE:
1250   case ISD::ADJUST_TRAMPOLINE:
1251   case ISD::FRAMEADDR:
1252   case ISD::RETURNADDR:
1253     // These operations lie about being legal: when they claim to be legal,
1254     // they should actually be custom-lowered.
1255     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1256     if (Action == TargetLowering::Legal)
1257       Action = TargetLowering::Custom;
1258     break;
1259   case ISD::DEBUGTRAP:
1260     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1261     if (Action == TargetLowering::Expand) {
1262       // replace ISD::DEBUGTRAP with ISD::TRAP
1263       SDValue NewVal;
1264       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1265                            Node->getOperand(0));
1266       ReplaceNode(Node, NewVal.getNode());
1267       LegalizeOp(NewVal.getNode());
1268       return;
1269     }
1270     break;
1271
1272   default:
1273     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1274       Action = TargetLowering::Legal;
1275     } else {
1276       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1277     }
1278     break;
1279   }
1280
1281   if (SimpleFinishLegalizing) {
1282     SDNode *NewNode = Node;
1283     switch (Node->getOpcode()) {
1284     default: break;
1285     case ISD::SHL:
1286     case ISD::SRL:
1287     case ISD::SRA:
1288     case ISD::ROTL:
1289     case ISD::ROTR:
1290       // Legalizing shifts/rotates requires adjusting the shift amount
1291       // to the appropriate width.
1292       if (!Node->getOperand(1).getValueType().isVector()) {
1293         SDValue SAO =
1294           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1295                                     Node->getOperand(1));
1296         HandleSDNode Handle(SAO);
1297         LegalizeOp(SAO.getNode());
1298         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1299                                          Handle.getValue());
1300       }
1301       break;
1302     case ISD::SRL_PARTS:
1303     case ISD::SRA_PARTS:
1304     case ISD::SHL_PARTS:
1305       // Legalizing shifts/rotates requires adjusting the shift amount
1306       // to the appropriate width.
1307       if (!Node->getOperand(2).getValueType().isVector()) {
1308         SDValue SAO =
1309           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1310                                     Node->getOperand(2));
1311         HandleSDNode Handle(SAO);
1312         LegalizeOp(SAO.getNode());
1313         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1314                                          Node->getOperand(1),
1315                                          Handle.getValue());
1316       }
1317       break;
1318     }
1319
1320     if (NewNode != Node) {
1321       DAG.ReplaceAllUsesWith(Node, NewNode);
1322       for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1323         DAG.TransferDbgValues(SDValue(Node, i), SDValue(NewNode, i));
1324       ReplacedNode(Node);
1325       Node = NewNode;
1326     }
1327     switch (Action) {
1328     case TargetLowering::Legal:
1329       return;
1330     case TargetLowering::Custom: {
1331       // FIXME: The handling for custom lowering with multiple results is
1332       // a complete mess.
1333       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1334       if (Res.getNode()) {
1335         SmallVector<SDValue, 8> ResultVals;
1336         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i) {
1337           if (e == 1)
1338             ResultVals.push_back(Res);
1339           else
1340             ResultVals.push_back(Res.getValue(i));
1341         }
1342         if (Res.getNode() != Node || Res.getResNo() != 0) {
1343           DAG.ReplaceAllUsesWith(Node, ResultVals.data());
1344           for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1345             DAG.TransferDbgValues(SDValue(Node, i), ResultVals[i]);
1346           ReplacedNode(Node);
1347         }
1348         return;
1349       }
1350     }
1351       // FALL THROUGH
1352     case TargetLowering::Expand:
1353       ExpandNode(Node);
1354       return;
1355     case TargetLowering::Promote:
1356       PromoteNode(Node);
1357       return;
1358     }
1359   }
1360
1361   switch (Node->getOpcode()) {
1362   default:
1363 #ifndef NDEBUG
1364     dbgs() << "NODE: ";
1365     Node->dump( &DAG);
1366     dbgs() << "\n";
1367 #endif
1368     llvm_unreachable("Do not know how to legalize this operator!");
1369
1370   case ISD::CALLSEQ_START:
1371   case ISD::CALLSEQ_END:
1372     break;
1373   case ISD::LOAD: {
1374     return LegalizeLoadOps(Node);
1375   }
1376   case ISD::STORE: {
1377     return LegalizeStoreOps(Node);
1378   }
1379   }
1380 }
1381
1382 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1383   SDValue Vec = Op.getOperand(0);
1384   SDValue Idx = Op.getOperand(1);
1385   SDLoc dl(Op);
1386   // Store the value to a temporary stack slot, then LOAD the returned part.
1387   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1388   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1389                             MachinePointerInfo(), false, false, 0);
1390
1391   // Add the offset to the index.
1392   unsigned EltSize =
1393       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1394   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1395                     DAG.getConstant(EltSize, Idx.getValueType()));
1396
1397   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1398   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1399
1400   if (Op.getValueType().isVector())
1401     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1402                        false, false, false, 0);
1403   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1404                         MachinePointerInfo(),
1405                         Vec.getValueType().getVectorElementType(),
1406                         false, false, 0);
1407 }
1408
1409 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1410   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1411
1412   SDValue Vec  = Op.getOperand(0);
1413   SDValue Part = Op.getOperand(1);
1414   SDValue Idx  = Op.getOperand(2);
1415   SDLoc dl(Op);
1416
1417   // Store the value to a temporary stack slot, then LOAD the returned part.
1418
1419   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1420   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1421   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1422
1423   // First store the whole vector.
1424   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1425                             false, false, 0);
1426
1427   // Then store the inserted part.
1428
1429   // Add the offset to the index.
1430   unsigned EltSize =
1431       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1432
1433   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1434                     DAG.getConstant(EltSize, Idx.getValueType()));
1435
1436   if (Idx.getValueType().bitsGT(TLI.getPointerTy()))
1437     Idx = DAG.getNode(ISD::TRUNCATE, dl, TLI.getPointerTy(), Idx);
1438   else
1439     Idx = DAG.getNode(ISD::ZERO_EXTEND, dl, TLI.getPointerTy(), Idx);
1440
1441   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1442                                     StackPtr);
1443
1444   // Store the subvector.
1445   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1446                     MachinePointerInfo(), false, false, 0);
1447
1448   // Finally, load the updated vector.
1449   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1450                      false, false, false, 0);
1451 }
1452
1453 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1454   // We can't handle this case efficiently.  Allocate a sufficiently
1455   // aligned object on the stack, store each element into it, then load
1456   // the result as a vector.
1457   // Create the stack frame object.
1458   EVT VT = Node->getValueType(0);
1459   EVT EltVT = VT.getVectorElementType();
1460   SDLoc dl(Node);
1461   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1462   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1463   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1464
1465   // Emit a store of each element to the stack slot.
1466   SmallVector<SDValue, 8> Stores;
1467   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1468   // Store (in the right endianness) the elements to memory.
1469   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1470     // Ignore undef elements.
1471     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1472
1473     unsigned Offset = TypeByteSize*i;
1474
1475     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1476     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1477
1478     // If the destination vector element type is narrower than the source
1479     // element type, only store the bits necessary.
1480     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1481       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1482                                          Node->getOperand(i), Idx,
1483                                          PtrInfo.getWithOffset(Offset),
1484                                          EltVT, false, false, 0));
1485     } else
1486       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1487                                     Node->getOperand(i), Idx,
1488                                     PtrInfo.getWithOffset(Offset),
1489                                     false, false, 0));
1490   }
1491
1492   SDValue StoreChain;
1493   if (!Stores.empty())    // Not all undef elements?
1494     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1495                              &Stores[0], Stores.size());
1496   else
1497     StoreChain = DAG.getEntryNode();
1498
1499   // Result is a load from the stack slot.
1500   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1501                      false, false, false, 0);
1502 }
1503
1504 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1505   SDLoc dl(Node);
1506   SDValue Tmp1 = Node->getOperand(0);
1507   SDValue Tmp2 = Node->getOperand(1);
1508
1509   // Get the sign bit of the RHS.  First obtain a value that has the same
1510   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1511   SDValue SignBit;
1512   EVT FloatVT = Tmp2.getValueType();
1513   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1514   if (TLI.isTypeLegal(IVT)) {
1515     // Convert to an integer with the same sign bit.
1516     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1517   } else {
1518     // Store the float to memory, then load the sign part out as an integer.
1519     MVT LoadTy = TLI.getPointerTy();
1520     // First create a temporary that is aligned for both the load and store.
1521     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1522     // Then store the float to it.
1523     SDValue Ch =
1524       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1525                    false, false, 0);
1526     if (TLI.isBigEndian()) {
1527       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1528       // Load out a legal integer with the same sign bit as the float.
1529       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1530                             false, false, false, 0);
1531     } else { // Little endian
1532       SDValue LoadPtr = StackPtr;
1533       // The float may be wider than the integer we are going to load.  Advance
1534       // the pointer so that the loaded integer will contain the sign bit.
1535       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1536       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1537       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(),
1538                             LoadPtr,
1539                             DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1540       // Load a legal integer containing the sign bit.
1541       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1542                             false, false, false, 0);
1543       // Move the sign bit to the top bit of the loaded integer.
1544       unsigned BitShift = LoadTy.getSizeInBits() -
1545         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1546       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1547       if (BitShift)
1548         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1549                               DAG.getConstant(BitShift,
1550                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1551     }
1552   }
1553   // Now get the sign bit proper, by seeing whether the value is negative.
1554   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1555                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1556                          ISD::SETLT);
1557   // Get the absolute value of the result.
1558   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1559   // Select between the nabs and abs value based on the sign bit of
1560   // the input.
1561   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1562                        DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1563                        AbsVal);
1564 }
1565
1566 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1567                                            SmallVectorImpl<SDValue> &Results) {
1568   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1569   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1570           " not tell us which reg is the stack pointer!");
1571   SDLoc dl(Node);
1572   EVT VT = Node->getValueType(0);
1573   SDValue Tmp1 = SDValue(Node, 0);
1574   SDValue Tmp2 = SDValue(Node, 1);
1575   SDValue Tmp3 = Node->getOperand(2);
1576   SDValue Chain = Tmp1.getOperand(0);
1577
1578   // Chain the dynamic stack allocation so that it doesn't modify the stack
1579   // pointer when other instructions are using the stack.
1580   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1581                                SDLoc(Node));
1582
1583   SDValue Size  = Tmp2.getOperand(1);
1584   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1585   Chain = SP.getValue(1);
1586   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1587   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
1588   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1589   if (Align > StackAlign)
1590     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1591                        DAG.getConstant(-(uint64_t)Align, VT));
1592   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1593
1594   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1595                             DAG.getIntPtrConstant(0, true), SDValue(),
1596                             SDLoc(Node));
1597
1598   Results.push_back(Tmp1);
1599   Results.push_back(Tmp2);
1600 }
1601
1602 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1603 /// condition code CC on the current target.
1604 /// If the SETCC has been legalized using AND / OR, then the legalized node
1605 /// will be stored in LHS.  RHS and CC will be set to SDValue().
1606 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1607 /// then the values of LHS and RHS will be swapped and CC will be set to the
1608 /// new condition.
1609 /// \returns true if the SetCC has been legalized, false if it hasn't.
1610 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1611                                                  SDValue &LHS, SDValue &RHS,
1612                                                  SDValue &CC,
1613                                                  SDLoc dl) {
1614   MVT OpVT = LHS.getSimpleValueType();
1615   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1616   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1617   default: llvm_unreachable("Unknown condition code action!");
1618   case TargetLowering::Legal:
1619     // Nothing to do.
1620     break;
1621   case TargetLowering::Expand: {
1622     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1623     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1624       std::swap(LHS, RHS);
1625       CC = DAG.getCondCode(InvCC);
1626       return true;
1627     }
1628     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1629     unsigned Opc = 0;
1630     switch (CCCode) {
1631     default: llvm_unreachable("Don't know how to expand this condition!");
1632     case ISD::SETO:
1633         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1634             == TargetLowering::Legal
1635             && "If SETO is expanded, SETOEQ must be legal!");
1636         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1637     case ISD::SETUO:
1638         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1639             == TargetLowering::Legal
1640             && "If SETUO is expanded, SETUNE must be legal!");
1641         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1642     case ISD::SETOEQ:
1643     case ISD::SETOGT:
1644     case ISD::SETOGE:
1645     case ISD::SETOLT:
1646     case ISD::SETOLE:
1647     case ISD::SETONE:
1648     case ISD::SETUEQ:
1649     case ISD::SETUNE:
1650     case ISD::SETUGT:
1651     case ISD::SETUGE:
1652     case ISD::SETULT:
1653     case ISD::SETULE:
1654         // If we are floating point, assign and break, otherwise fall through.
1655         if (!OpVT.isInteger()) {
1656           // We can use the 4th bit to tell if we are the unordered
1657           // or ordered version of the opcode.
1658           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1659           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1660           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1661           break;
1662         }
1663         // Fallthrough if we are unsigned integer.
1664     case ISD::SETLE:
1665     case ISD::SETGT:
1666     case ISD::SETGE:
1667     case ISD::SETLT:
1668     case ISD::SETNE:
1669     case ISD::SETEQ:
1670       // We only support using the inverted operation, which is computed above
1671       // and not a different manner of supporting expanding these cases.
1672       llvm_unreachable("Don't know how to expand this condition!");
1673     }
1674
1675     SDValue SetCC1, SetCC2;
1676     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1677       // If we aren't the ordered or unorder operation,
1678       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1679       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1680       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1681     } else {
1682       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1683       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1684       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1685     }
1686     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1687     RHS = SDValue();
1688     CC  = SDValue();
1689     return true;
1690   }
1691   }
1692   return false;
1693 }
1694
1695 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1696 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1697 /// a load from the stack slot to DestVT, extending it if needed.
1698 /// The resultant code need not be legal.
1699 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1700                                                EVT SlotVT,
1701                                                EVT DestVT,
1702                                                SDLoc dl) {
1703   // Create the stack frame object.
1704   unsigned SrcAlign =
1705     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1706                                               getTypeForEVT(*DAG.getContext()));
1707   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1708
1709   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1710   int SPFI = StackPtrFI->getIndex();
1711   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1712
1713   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1714   unsigned SlotSize = SlotVT.getSizeInBits();
1715   unsigned DestSize = DestVT.getSizeInBits();
1716   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1717   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1718
1719   // Emit a store to the stack slot.  Use a truncstore if the input value is
1720   // later than DestVT.
1721   SDValue Store;
1722
1723   if (SrcSize > SlotSize)
1724     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1725                               PtrInfo, SlotVT, false, false, SrcAlign);
1726   else {
1727     assert(SrcSize == SlotSize && "Invalid store");
1728     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1729                          PtrInfo, false, false, SrcAlign);
1730   }
1731
1732   // Result is a load from the stack slot.
1733   if (SlotSize == DestSize)
1734     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1735                        false, false, false, DestAlign);
1736
1737   assert(SlotSize < DestSize && "Unknown extension!");
1738   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1739                         PtrInfo, SlotVT, false, false, DestAlign);
1740 }
1741
1742 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1743   SDLoc dl(Node);
1744   // Create a vector sized/aligned stack slot, store the value to element #0,
1745   // then load the whole vector back out.
1746   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1747
1748   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1749   int SPFI = StackPtrFI->getIndex();
1750
1751   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1752                                  StackPtr,
1753                                  MachinePointerInfo::getFixedStack(SPFI),
1754                                  Node->getValueType(0).getVectorElementType(),
1755                                  false, false, 0);
1756   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1757                      MachinePointerInfo::getFixedStack(SPFI),
1758                      false, false, false, 0);
1759 }
1760
1761
1762 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1763 /// support the operation, but do support the resultant vector type.
1764 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1765   unsigned NumElems = Node->getNumOperands();
1766   SDValue Value1, Value2;
1767   SDLoc dl(Node);
1768   EVT VT = Node->getValueType(0);
1769   EVT OpVT = Node->getOperand(0).getValueType();
1770   EVT EltVT = VT.getVectorElementType();
1771
1772   // If the only non-undef value is the low element, turn this into a
1773   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1774   bool isOnlyLowElement = true;
1775   bool MoreThanTwoValues = false;
1776   bool isConstant = true;
1777   for (unsigned i = 0; i < NumElems; ++i) {
1778     SDValue V = Node->getOperand(i);
1779     if (V.getOpcode() == ISD::UNDEF)
1780       continue;
1781     if (i > 0)
1782       isOnlyLowElement = false;
1783     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1784       isConstant = false;
1785
1786     if (!Value1.getNode()) {
1787       Value1 = V;
1788     } else if (!Value2.getNode()) {
1789       if (V != Value1)
1790         Value2 = V;
1791     } else if (V != Value1 && V != Value2) {
1792       MoreThanTwoValues = true;
1793     }
1794   }
1795
1796   if (!Value1.getNode())
1797     return DAG.getUNDEF(VT);
1798
1799   if (isOnlyLowElement)
1800     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1801
1802   // If all elements are constants, create a load from the constant pool.
1803   if (isConstant) {
1804     SmallVector<Constant*, 16> CV;
1805     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1806       if (ConstantFPSDNode *V =
1807           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1808         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1809       } else if (ConstantSDNode *V =
1810                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1811         if (OpVT==EltVT)
1812           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1813         else {
1814           // If OpVT and EltVT don't match, EltVT is not legal and the
1815           // element values have been promoted/truncated earlier.  Undo this;
1816           // we don't want a v16i8 to become a v16i32 for example.
1817           const ConstantInt *CI = V->getConstantIntValue();
1818           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1819                                         CI->getZExtValue()));
1820         }
1821       } else {
1822         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1823         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1824         CV.push_back(UndefValue::get(OpNTy));
1825       }
1826     }
1827     Constant *CP = ConstantVector::get(CV);
1828     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1829     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1830     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1831                        MachinePointerInfo::getConstantPool(),
1832                        false, false, false, Alignment);
1833   }
1834
1835   if (!MoreThanTwoValues) {
1836     SmallVector<int, 8> ShuffleVec(NumElems, -1);
1837     for (unsigned i = 0; i < NumElems; ++i) {
1838       SDValue V = Node->getOperand(i);
1839       if (V.getOpcode() == ISD::UNDEF)
1840         continue;
1841       ShuffleVec[i] = V == Value1 ? 0 : NumElems;
1842     }
1843     if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
1844       // Get the splatted value into the low element of a vector register.
1845       SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
1846       SDValue Vec2;
1847       if (Value2.getNode())
1848         Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
1849       else
1850         Vec2 = DAG.getUNDEF(VT);
1851
1852       // Return shuffle(LowValVec, undef, <0,0,0,0>)
1853       return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1854     }
1855   }
1856
1857   // Otherwise, we can't handle this case efficiently.
1858   return ExpandVectorBuildThroughStack(Node);
1859 }
1860
1861 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
1862 // does not fit into a register, return the lo part and set the hi part to the
1863 // by-reg argument.  If it does fit into a single register, return the result
1864 // and leave the Hi part unset.
1865 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
1866                                             bool isSigned) {
1867   TargetLowering::ArgListTy Args;
1868   TargetLowering::ArgListEntry Entry;
1869   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1870     EVT ArgVT = Node->getOperand(i).getValueType();
1871     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1872     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
1873     Entry.isSExt = isSigned;
1874     Entry.isZExt = !isSigned;
1875     Args.push_back(Entry);
1876   }
1877   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1878                                          TLI.getPointerTy());
1879
1880   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
1881
1882   // By default, the input chain to this libcall is the entry node of the
1883   // function. If the libcall is going to be emitted as a tail call then
1884   // TLI.isUsedByReturnOnly will change it to the right chain if the return
1885   // node which is being folded has a non-entry input chain.
1886   SDValue InChain = DAG.getEntryNode();
1887
1888   // isTailCall may be true since the callee does not reference caller stack
1889   // frame. Check if it's in the right position.
1890   SDValue TCChain = InChain;
1891   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
1892   if (isTailCall)
1893     InChain = TCChain;
1894
1895   TargetLowering::
1896   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
1897                     0, TLI.getLibcallCallingConv(LC), isTailCall,
1898                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
1899                     Callee, Args, DAG, SDLoc(Node));
1900   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
1901
1902
1903   if (!CallInfo.second.getNode())
1904     // It's a tailcall, return the chain (which is the DAG root).
1905     return DAG.getRoot();
1906
1907   return CallInfo.first;
1908 }
1909
1910 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
1911 /// and returning a result of type RetVT.
1912 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
1913                                             const SDValue *Ops, unsigned NumOps,
1914                                             bool isSigned, SDLoc dl) {
1915   TargetLowering::ArgListTy Args;
1916   Args.reserve(NumOps);
1917
1918   TargetLowering::ArgListEntry Entry;
1919   for (unsigned i = 0; i != NumOps; ++i) {
1920     Entry.Node = Ops[i];
1921     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
1922     Entry.isSExt = isSigned;
1923     Entry.isZExt = !isSigned;
1924     Args.push_back(Entry);
1925   }
1926   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1927                                          TLI.getPointerTy());
1928
1929   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
1930   TargetLowering::
1931   CallLoweringInfo CLI(DAG.getEntryNode(), RetTy, isSigned, !isSigned, false,
1932                        false, 0, TLI.getLibcallCallingConv(LC),
1933                        /*isTailCall=*/false,
1934                   /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
1935                   Callee, Args, DAG, dl);
1936   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
1937
1938   return CallInfo.first;
1939 }
1940
1941 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
1942 // ExpandLibCall except that the first operand is the in-chain.
1943 std::pair<SDValue, SDValue>
1944 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
1945                                          SDNode *Node,
1946                                          bool isSigned) {
1947   SDValue InChain = Node->getOperand(0);
1948
1949   TargetLowering::ArgListTy Args;
1950   TargetLowering::ArgListEntry Entry;
1951   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
1952     EVT ArgVT = Node->getOperand(i).getValueType();
1953     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1954     Entry.Node = Node->getOperand(i);
1955     Entry.Ty = ArgTy;
1956     Entry.isSExt = isSigned;
1957     Entry.isZExt = !isSigned;
1958     Args.push_back(Entry);
1959   }
1960   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1961                                          TLI.getPointerTy());
1962
1963   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
1964   TargetLowering::
1965   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
1966                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
1967                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
1968                     Callee, Args, DAG, SDLoc(Node));
1969   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
1970
1971   return CallInfo;
1972 }
1973
1974 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
1975                                               RTLIB::Libcall Call_F32,
1976                                               RTLIB::Libcall Call_F64,
1977                                               RTLIB::Libcall Call_F80,
1978                                               RTLIB::Libcall Call_F128,
1979                                               RTLIB::Libcall Call_PPCF128) {
1980   RTLIB::Libcall LC;
1981   switch (Node->getSimpleValueType(0).SimpleTy) {
1982   default: llvm_unreachable("Unexpected request for libcall!");
1983   case MVT::f32: LC = Call_F32; break;
1984   case MVT::f64: LC = Call_F64; break;
1985   case MVT::f80: LC = Call_F80; break;
1986   case MVT::f128: LC = Call_F128; break;
1987   case MVT::ppcf128: LC = Call_PPCF128; break;
1988   }
1989   return ExpandLibCall(LC, Node, false);
1990 }
1991
1992 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
1993                                                RTLIB::Libcall Call_I8,
1994                                                RTLIB::Libcall Call_I16,
1995                                                RTLIB::Libcall Call_I32,
1996                                                RTLIB::Libcall Call_I64,
1997                                                RTLIB::Libcall Call_I128) {
1998   RTLIB::Libcall LC;
1999   switch (Node->getSimpleValueType(0).SimpleTy) {
2000   default: llvm_unreachable("Unexpected request for libcall!");
2001   case MVT::i8:   LC = Call_I8; break;
2002   case MVT::i16:  LC = Call_I16; break;
2003   case MVT::i32:  LC = Call_I32; break;
2004   case MVT::i64:  LC = Call_I64; break;
2005   case MVT::i128: LC = Call_I128; break;
2006   }
2007   return ExpandLibCall(LC, Node, isSigned);
2008 }
2009
2010 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
2011 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2012                                      const TargetLowering &TLI) {
2013   RTLIB::Libcall LC;
2014   switch (Node->getSimpleValueType(0).SimpleTy) {
2015   default: llvm_unreachable("Unexpected request for libcall!");
2016   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2017   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2018   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2019   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2020   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2021   }
2022
2023   return TLI.getLibcallName(LC) != 0;
2024 }
2025
2026 /// useDivRem - Only issue divrem libcall if both quotient and remainder are
2027 /// needed.
2028 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2029   // The other use might have been replaced with a divrem already.
2030   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2031   unsigned OtherOpcode = 0;
2032   if (isSigned)
2033     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2034   else
2035     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2036
2037   SDValue Op0 = Node->getOperand(0);
2038   SDValue Op1 = Node->getOperand(1);
2039   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2040          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2041     SDNode *User = *UI;
2042     if (User == Node)
2043       continue;
2044     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2045         User->getOperand(0) == Op0 &&
2046         User->getOperand(1) == Op1)
2047       return true;
2048   }
2049   return false;
2050 }
2051
2052 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
2053 /// pairs.
2054 void
2055 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2056                                           SmallVectorImpl<SDValue> &Results) {
2057   unsigned Opcode = Node->getOpcode();
2058   bool isSigned = Opcode == ISD::SDIVREM;
2059
2060   RTLIB::Libcall LC;
2061   switch (Node->getSimpleValueType(0).SimpleTy) {
2062   default: llvm_unreachable("Unexpected request for libcall!");
2063   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2064   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2065   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2066   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2067   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2068   }
2069
2070   // The input chain to this libcall is the entry node of the function.
2071   // Legalizing the call will automatically add the previous call to the
2072   // dependence.
2073   SDValue InChain = DAG.getEntryNode();
2074
2075   EVT RetVT = Node->getValueType(0);
2076   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2077
2078   TargetLowering::ArgListTy Args;
2079   TargetLowering::ArgListEntry Entry;
2080   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2081     EVT ArgVT = Node->getOperand(i).getValueType();
2082     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2083     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2084     Entry.isSExt = isSigned;
2085     Entry.isZExt = !isSigned;
2086     Args.push_back(Entry);
2087   }
2088
2089   // Also pass the return address of the remainder.
2090   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2091   Entry.Node = FIPtr;
2092   Entry.Ty = RetTy->getPointerTo();
2093   Entry.isSExt = isSigned;
2094   Entry.isZExt = !isSigned;
2095   Args.push_back(Entry);
2096
2097   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2098                                          TLI.getPointerTy());
2099
2100   SDLoc dl(Node);
2101   TargetLowering::
2102   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, false,
2103                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
2104                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2105                     Callee, Args, DAG, dl);
2106   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2107
2108   // Remainder is loaded back from the stack frame.
2109   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2110                             MachinePointerInfo(), false, false, false, 0);
2111   Results.push_back(CallInfo.first);
2112   Results.push_back(Rem);
2113 }
2114
2115 /// isSinCosLibcallAvailable - Return true if sincos libcall is available.
2116 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2117   RTLIB::Libcall LC;
2118   switch (Node->getSimpleValueType(0).SimpleTy) {
2119   default: llvm_unreachable("Unexpected request for libcall!");
2120   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2121   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2122   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2123   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2124   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2125   }
2126   return TLI.getLibcallName(LC) != 0;
2127 }
2128
2129 /// canCombineSinCosLibcall - Return true if sincos libcall is available and
2130 /// can be used to combine sin and cos.
2131 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2132                                     const TargetMachine &TM) {
2133   if (!isSinCosLibcallAvailable(Node, TLI))
2134     return false;
2135   // GNU sin/cos functions set errno while sincos does not. Therefore
2136   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2137   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2138   if (isGNU && !TM.Options.UnsafeFPMath)
2139     return false;
2140   return true;
2141 }
2142
2143 /// useSinCos - Only issue sincos libcall if both sin and cos are
2144 /// needed.
2145 static bool useSinCos(SDNode *Node) {
2146   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2147     ? ISD::FCOS : ISD::FSIN;
2148
2149   SDValue Op0 = Node->getOperand(0);
2150   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2151        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2152     SDNode *User = *UI;
2153     if (User == Node)
2154       continue;
2155     // The other user might have been turned into sincos already.
2156     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2157       return true;
2158   }
2159   return false;
2160 }
2161
2162 /// ExpandSinCosLibCall - Issue libcalls to sincos to compute sin / cos
2163 /// pairs.
2164 void
2165 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2166                                           SmallVectorImpl<SDValue> &Results) {
2167   RTLIB::Libcall LC;
2168   switch (Node->getSimpleValueType(0).SimpleTy) {
2169   default: llvm_unreachable("Unexpected request for libcall!");
2170   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2171   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2172   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2173   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2174   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2175   }
2176
2177   // The input chain to this libcall is the entry node of the function.
2178   // Legalizing the call will automatically add the previous call to the
2179   // dependence.
2180   SDValue InChain = DAG.getEntryNode();
2181
2182   EVT RetVT = Node->getValueType(0);
2183   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2184
2185   TargetLowering::ArgListTy Args;
2186   TargetLowering::ArgListEntry Entry;
2187
2188   // Pass the argument.
2189   Entry.Node = Node->getOperand(0);
2190   Entry.Ty = RetTy;
2191   Entry.isSExt = false;
2192   Entry.isZExt = false;
2193   Args.push_back(Entry);
2194
2195   // Pass the return address of sin.
2196   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2197   Entry.Node = SinPtr;
2198   Entry.Ty = RetTy->getPointerTo();
2199   Entry.isSExt = false;
2200   Entry.isZExt = false;
2201   Args.push_back(Entry);
2202
2203   // Also pass the return address of the cos.
2204   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2205   Entry.Node = CosPtr;
2206   Entry.Ty = RetTy->getPointerTo();
2207   Entry.isSExt = false;
2208   Entry.isZExt = false;
2209   Args.push_back(Entry);
2210
2211   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2212                                          TLI.getPointerTy());
2213
2214   SDLoc dl(Node);
2215   TargetLowering::
2216   CallLoweringInfo CLI(InChain, Type::getVoidTy(*DAG.getContext()),
2217                        false, false, false, false,
2218                        0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
2219                        /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2220                        Callee, Args, DAG, dl);
2221   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2222
2223   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2224                                 MachinePointerInfo(), false, false, false, 0));
2225   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2226                                 MachinePointerInfo(), false, false, false, 0));
2227 }
2228
2229 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
2230 /// INT_TO_FP operation of the specified operand when the target requests that
2231 /// we expand it.  At this point, we know that the result and operand types are
2232 /// legal for the target.
2233 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2234                                                    SDValue Op0,
2235                                                    EVT DestVT,
2236                                                    SDLoc dl) {
2237   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2238     // simple 32-bit [signed|unsigned] integer to float/double expansion
2239
2240     // Get the stack frame index of a 8 byte buffer.
2241     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2242
2243     // word offset constant for Hi/Lo address computation
2244     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2245     // set up Hi and Lo (into buffer) address based on endian
2246     SDValue Hi = StackSlot;
2247     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2248                              StackSlot, WordOff);
2249     if (TLI.isLittleEndian())
2250       std::swap(Hi, Lo);
2251
2252     // if signed map to unsigned space
2253     SDValue Op0Mapped;
2254     if (isSigned) {
2255       // constant used to invert sign bit (signed to unsigned mapping)
2256       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2257       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2258     } else {
2259       Op0Mapped = Op0;
2260     }
2261     // store the lo of the constructed double - based on integer input
2262     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2263                                   Op0Mapped, Lo, MachinePointerInfo(),
2264                                   false, false, 0);
2265     // initial hi portion of constructed double
2266     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2267     // store the hi of the constructed double - biased exponent
2268     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2269                                   MachinePointerInfo(),
2270                                   false, false, 0);
2271     // load the constructed double
2272     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2273                                MachinePointerInfo(), false, false, false, 0);
2274     // FP constant to bias correct the final result
2275     SDValue Bias = DAG.getConstantFP(isSigned ?
2276                                      BitsToDouble(0x4330000080000000ULL) :
2277                                      BitsToDouble(0x4330000000000000ULL),
2278                                      MVT::f64);
2279     // subtract the bias
2280     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2281     // final result
2282     SDValue Result;
2283     // handle final rounding
2284     if (DestVT == MVT::f64) {
2285       // do nothing
2286       Result = Sub;
2287     } else if (DestVT.bitsLT(MVT::f64)) {
2288       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2289                            DAG.getIntPtrConstant(0));
2290     } else if (DestVT.bitsGT(MVT::f64)) {
2291       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2292     }
2293     return Result;
2294   }
2295   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2296   // Code below here assumes !isSigned without checking again.
2297
2298   // Implementation of unsigned i64 to f64 following the algorithm in
2299   // __floatundidf in compiler_rt. This implementation has the advantage
2300   // of performing rounding correctly, both in the default rounding mode
2301   // and in all alternate rounding modes.
2302   // TODO: Generalize this for use with other types.
2303   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2304     SDValue TwoP52 =
2305       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2306     SDValue TwoP84PlusTwoP52 =
2307       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2308     SDValue TwoP84 =
2309       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2310
2311     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2312     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2313                              DAG.getConstant(32, MVT::i64));
2314     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2315     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2316     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2317     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2318     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2319                                 TwoP84PlusTwoP52);
2320     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2321   }
2322
2323   // Implementation of unsigned i64 to f32.
2324   // TODO: Generalize this for use with other types.
2325   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2326     // For unsigned conversions, convert them to signed conversions using the
2327     // algorithm from the x86_64 __floatundidf in compiler_rt.
2328     if (!isSigned) {
2329       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2330
2331       SDValue ShiftConst =
2332           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2333       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2334       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2335       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2336       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2337
2338       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2339       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2340
2341       // TODO: This really should be implemented using a branch rather than a
2342       // select.  We happen to get lucky and machinesink does the right
2343       // thing most of the time.  This would be a good candidate for a
2344       //pseudo-op, or, even better, for whole-function isel.
2345       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2346         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2347       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2348     }
2349
2350     // Otherwise, implement the fully general conversion.
2351
2352     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2353          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2354     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2355          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2356     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2357          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2358     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2359                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2360     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2361     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2362                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2363                    ISD::SETUGE);
2364     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2365     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2366
2367     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2368                              DAG.getConstant(32, SHVT));
2369     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2370     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2371     SDValue TwoP32 =
2372       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2373     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2374     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2375     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2376     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2377     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2378                        DAG.getIntPtrConstant(0));
2379   }
2380
2381   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2382
2383   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2384                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2385                                  ISD::SETLT);
2386   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2387   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2388                                     SignSet, Four, Zero);
2389
2390   // If the sign bit of the integer is set, the large number will be treated
2391   // as a negative number.  To counteract this, the dynamic code adds an
2392   // offset depending on the data type.
2393   uint64_t FF;
2394   switch (Op0.getSimpleValueType().SimpleTy) {
2395   default: llvm_unreachable("Unsupported integer type!");
2396   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2397   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2398   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2399   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2400   }
2401   if (TLI.isLittleEndian()) FF <<= 32;
2402   Constant *FudgeFactor = ConstantInt::get(
2403                                        Type::getInt64Ty(*DAG.getContext()), FF);
2404
2405   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2406   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2407   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2408   Alignment = std::min(Alignment, 4u);
2409   SDValue FudgeInReg;
2410   if (DestVT == MVT::f32)
2411     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2412                              MachinePointerInfo::getConstantPool(),
2413                              false, false, false, Alignment);
2414   else {
2415     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2416                                   DAG.getEntryNode(), CPIdx,
2417                                   MachinePointerInfo::getConstantPool(),
2418                                   MVT::f32, false, false, Alignment);
2419     HandleSDNode Handle(Load);
2420     LegalizeOp(Load.getNode());
2421     FudgeInReg = Handle.getValue();
2422   }
2423
2424   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2425 }
2426
2427 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2428 /// *INT_TO_FP operation of the specified operand when the target requests that
2429 /// we promote it.  At this point, we know that the result and operand types are
2430 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2431 /// operation that takes a larger input.
2432 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2433                                                     EVT DestVT,
2434                                                     bool isSigned,
2435                                                     SDLoc dl) {
2436   // First step, figure out the appropriate *INT_TO_FP operation to use.
2437   EVT NewInTy = LegalOp.getValueType();
2438
2439   unsigned OpToUse = 0;
2440
2441   // Scan for the appropriate larger type to use.
2442   while (1) {
2443     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2444     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2445
2446     // If the target supports SINT_TO_FP of this type, use it.
2447     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2448       OpToUse = ISD::SINT_TO_FP;
2449       break;
2450     }
2451     if (isSigned) continue;
2452
2453     // If the target supports UINT_TO_FP of this type, use it.
2454     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2455       OpToUse = ISD::UINT_TO_FP;
2456       break;
2457     }
2458
2459     // Otherwise, try a larger type.
2460   }
2461
2462   // Okay, we found the operation and type to use.  Zero extend our input to the
2463   // desired type then run the operation on it.
2464   return DAG.getNode(OpToUse, dl, DestVT,
2465                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2466                                  dl, NewInTy, LegalOp));
2467 }
2468
2469 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2470 /// FP_TO_*INT operation of the specified operand when the target requests that
2471 /// we promote it.  At this point, we know that the result and operand types are
2472 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2473 /// operation that returns a larger result.
2474 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2475                                                     EVT DestVT,
2476                                                     bool isSigned,
2477                                                     SDLoc dl) {
2478   // First step, figure out the appropriate FP_TO*INT operation to use.
2479   EVT NewOutTy = DestVT;
2480
2481   unsigned OpToUse = 0;
2482
2483   // Scan for the appropriate larger type to use.
2484   while (1) {
2485     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2486     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2487
2488     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2489       OpToUse = ISD::FP_TO_SINT;
2490       break;
2491     }
2492
2493     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2494       OpToUse = ISD::FP_TO_UINT;
2495       break;
2496     }
2497
2498     // Otherwise, try a larger type.
2499   }
2500
2501
2502   // Okay, we found the operation and type to use.
2503   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2504
2505   // Truncate the result of the extended FP_TO_*INT operation to the desired
2506   // size.
2507   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2508 }
2509
2510 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2511 ///
2512 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2513   EVT VT = Op.getValueType();
2514   EVT SHVT = TLI.getShiftAmountTy(VT);
2515   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2516   switch (VT.getSimpleVT().SimpleTy) {
2517   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2518   case MVT::i16:
2519     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2520     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2521     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2522   case MVT::i32:
2523     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2524     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2525     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2526     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2527     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2528     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2529     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2530     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2531     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2532   case MVT::i64:
2533     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2534     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2535     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2536     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2537     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2538     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2539     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2540     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2541     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2542     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2543     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2544     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2545     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2546     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2547     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2548     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2549     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2550     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2551     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2552     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2553     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2554   }
2555 }
2556
2557 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2558 ///
2559 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2560                                              SDLoc dl) {
2561   switch (Opc) {
2562   default: llvm_unreachable("Cannot expand this yet!");
2563   case ISD::CTPOP: {
2564     EVT VT = Op.getValueType();
2565     EVT ShVT = TLI.getShiftAmountTy(VT);
2566     unsigned Len = VT.getSizeInBits();
2567
2568     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2569            "CTPOP not implemented for this type.");
2570
2571     // This is the "best" algorithm from
2572     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2573
2574     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2575     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2576     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2577     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2578
2579     // v = v - ((v >> 1) & 0x55555555...)
2580     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2581                      DAG.getNode(ISD::AND, dl, VT,
2582                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2583                                              DAG.getConstant(1, ShVT)),
2584                                  Mask55));
2585     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2586     Op = DAG.getNode(ISD::ADD, dl, VT,
2587                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2588                      DAG.getNode(ISD::AND, dl, VT,
2589                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2590                                              DAG.getConstant(2, ShVT)),
2591                                  Mask33));
2592     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2593     Op = DAG.getNode(ISD::AND, dl, VT,
2594                      DAG.getNode(ISD::ADD, dl, VT, Op,
2595                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2596                                              DAG.getConstant(4, ShVT))),
2597                      Mask0F);
2598     // v = (v * 0x01010101...) >> (Len - 8)
2599     Op = DAG.getNode(ISD::SRL, dl, VT,
2600                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2601                      DAG.getConstant(Len - 8, ShVT));
2602
2603     return Op;
2604   }
2605   case ISD::CTLZ_ZERO_UNDEF:
2606     // This trivially expands to CTLZ.
2607     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2608   case ISD::CTLZ: {
2609     // for now, we do this:
2610     // x = x | (x >> 1);
2611     // x = x | (x >> 2);
2612     // ...
2613     // x = x | (x >>16);
2614     // x = x | (x >>32); // for 64-bit input
2615     // return popcount(~x);
2616     //
2617     // but see also: http://www.hackersdelight.org/HDcode/nlz.cc
2618     EVT VT = Op.getValueType();
2619     EVT ShVT = TLI.getShiftAmountTy(VT);
2620     unsigned len = VT.getSizeInBits();
2621     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2622       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2623       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2624                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2625     }
2626     Op = DAG.getNOT(dl, Op, VT);
2627     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2628   }
2629   case ISD::CTTZ_ZERO_UNDEF:
2630     // This trivially expands to CTTZ.
2631     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2632   case ISD::CTTZ: {
2633     // for now, we use: { return popcount(~x & (x - 1)); }
2634     // unless the target has ctlz but not ctpop, in which case we use:
2635     // { return 32 - nlz(~x & (x-1)); }
2636     // see also http://www.hackersdelight.org/HDcode/ntz.cc
2637     EVT VT = Op.getValueType();
2638     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2639                                DAG.getNOT(dl, Op, VT),
2640                                DAG.getNode(ISD::SUB, dl, VT, Op,
2641                                            DAG.getConstant(1, VT)));
2642     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2643     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2644         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2645       return DAG.getNode(ISD::SUB, dl, VT,
2646                          DAG.getConstant(VT.getSizeInBits(), VT),
2647                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2648     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2649   }
2650   }
2651 }
2652
2653 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2654   unsigned Opc = Node->getOpcode();
2655   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2656   RTLIB::Libcall LC;
2657
2658   switch (Opc) {
2659   default:
2660     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2661   case ISD::ATOMIC_SWAP:
2662     switch (VT.SimpleTy) {
2663     default: llvm_unreachable("Unexpected value type for atomic!");
2664     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2665     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2666     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2667     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2668     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2669     }
2670     break;
2671   case ISD::ATOMIC_CMP_SWAP:
2672     switch (VT.SimpleTy) {
2673     default: llvm_unreachable("Unexpected value type for atomic!");
2674     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2675     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2676     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2677     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2678     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2679     }
2680     break;
2681   case ISD::ATOMIC_LOAD_ADD:
2682     switch (VT.SimpleTy) {
2683     default: llvm_unreachable("Unexpected value type for atomic!");
2684     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2685     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2686     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2687     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2688     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2689     }
2690     break;
2691   case ISD::ATOMIC_LOAD_SUB:
2692     switch (VT.SimpleTy) {
2693     default: llvm_unreachable("Unexpected value type for atomic!");
2694     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2695     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2696     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2697     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2698     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2699     }
2700     break;
2701   case ISD::ATOMIC_LOAD_AND:
2702     switch (VT.SimpleTy) {
2703     default: llvm_unreachable("Unexpected value type for atomic!");
2704     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2705     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2706     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2707     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2708     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2709     }
2710     break;
2711   case ISD::ATOMIC_LOAD_OR:
2712     switch (VT.SimpleTy) {
2713     default: llvm_unreachable("Unexpected value type for atomic!");
2714     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2715     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2716     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2717     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2718     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2719     }
2720     break;
2721   case ISD::ATOMIC_LOAD_XOR:
2722     switch (VT.SimpleTy) {
2723     default: llvm_unreachable("Unexpected value type for atomic!");
2724     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2725     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2726     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2727     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2728     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2729     }
2730     break;
2731   case ISD::ATOMIC_LOAD_NAND:
2732     switch (VT.SimpleTy) {
2733     default: llvm_unreachable("Unexpected value type for atomic!");
2734     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2735     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2736     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2737     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2738     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2739     }
2740     break;
2741   case ISD::ATOMIC_LOAD_MAX:
2742     switch (VT.SimpleTy) {
2743     default: llvm_unreachable("Unexpected value type for atomic!");
2744     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2745     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2746     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2747     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2748     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2749     }
2750     break;
2751   case ISD::ATOMIC_LOAD_UMAX:
2752     switch (VT.SimpleTy) {
2753     default: llvm_unreachable("Unexpected value type for atomic!");
2754     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2755     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2756     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2757     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2758     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2759     }
2760     break;
2761   case ISD::ATOMIC_LOAD_MIN:
2762     switch (VT.SimpleTy) {
2763     default: llvm_unreachable("Unexpected value type for atomic!");
2764     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2765     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2766     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2767     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2768     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2769     }
2770     break;
2771   case ISD::ATOMIC_LOAD_UMIN:
2772     switch (VT.SimpleTy) {
2773     default: llvm_unreachable("Unexpected value type for atomic!");
2774     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2775     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2776     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2777     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2778     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2779     }
2780     break;
2781   }
2782
2783   return ExpandChainLibCall(LC, Node, false);
2784 }
2785
2786 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2787   SmallVector<SDValue, 8> Results;
2788   SDLoc dl(Node);
2789   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2790   switch (Node->getOpcode()) {
2791   case ISD::CTPOP:
2792   case ISD::CTLZ:
2793   case ISD::CTLZ_ZERO_UNDEF:
2794   case ISD::CTTZ:
2795   case ISD::CTTZ_ZERO_UNDEF:
2796     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2797     Results.push_back(Tmp1);
2798     break;
2799   case ISD::BSWAP:
2800     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2801     break;
2802   case ISD::FRAMEADDR:
2803   case ISD::RETURNADDR:
2804   case ISD::FRAME_TO_ARGS_OFFSET:
2805     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2806     break;
2807   case ISD::FLT_ROUNDS_:
2808     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2809     break;
2810   case ISD::EH_RETURN:
2811   case ISD::EH_LABEL:
2812   case ISD::PREFETCH:
2813   case ISD::VAEND:
2814   case ISD::EH_SJLJ_LONGJMP:
2815     // If the target didn't expand these, there's nothing to do, so just
2816     // preserve the chain and be done.
2817     Results.push_back(Node->getOperand(0));
2818     break;
2819   case ISD::EH_SJLJ_SETJMP:
2820     // If the target didn't expand this, just return 'zero' and preserve the
2821     // chain.
2822     Results.push_back(DAG.getConstant(0, MVT::i32));
2823     Results.push_back(Node->getOperand(0));
2824     break;
2825   case ISD::ATOMIC_FENCE: {
2826     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2827     // FIXME: handle "fence singlethread" more efficiently.
2828     TargetLowering::ArgListTy Args;
2829     TargetLowering::
2830     CallLoweringInfo CLI(Node->getOperand(0),
2831                          Type::getVoidTy(*DAG.getContext()),
2832                       false, false, false, false, 0, CallingConv::C,
2833                       /*isTailCall=*/false,
2834                       /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2835                       DAG.getExternalSymbol("__sync_synchronize",
2836                                             TLI.getPointerTy()),
2837                       Args, DAG, dl);
2838     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2839
2840     Results.push_back(CallResult.second);
2841     break;
2842   }
2843   case ISD::ATOMIC_LOAD: {
2844     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
2845     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
2846     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_CMP_SWAP, dl,
2847                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2848                                  Node->getOperand(0),
2849                                  Node->getOperand(1), Zero, Zero,
2850                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2851                                  cast<AtomicSDNode>(Node)->getOrdering(),
2852                                  cast<AtomicSDNode>(Node)->getSynchScope());
2853     Results.push_back(Swap.getValue(0));
2854     Results.push_back(Swap.getValue(1));
2855     break;
2856   }
2857   case ISD::ATOMIC_STORE: {
2858     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
2859     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2860                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2861                                  Node->getOperand(0),
2862                                  Node->getOperand(1), Node->getOperand(2),
2863                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2864                                  cast<AtomicSDNode>(Node)->getOrdering(),
2865                                  cast<AtomicSDNode>(Node)->getSynchScope());
2866     Results.push_back(Swap.getValue(1));
2867     break;
2868   }
2869   // By default, atomic intrinsics are marked Legal and lowered. Targets
2870   // which don't support them directly, however, may want libcalls, in which
2871   // case they mark them Expand, and we get here.
2872   case ISD::ATOMIC_SWAP:
2873   case ISD::ATOMIC_LOAD_ADD:
2874   case ISD::ATOMIC_LOAD_SUB:
2875   case ISD::ATOMIC_LOAD_AND:
2876   case ISD::ATOMIC_LOAD_OR:
2877   case ISD::ATOMIC_LOAD_XOR:
2878   case ISD::ATOMIC_LOAD_NAND:
2879   case ISD::ATOMIC_LOAD_MIN:
2880   case ISD::ATOMIC_LOAD_MAX:
2881   case ISD::ATOMIC_LOAD_UMIN:
2882   case ISD::ATOMIC_LOAD_UMAX:
2883   case ISD::ATOMIC_CMP_SWAP: {
2884     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
2885     Results.push_back(Tmp.first);
2886     Results.push_back(Tmp.second);
2887     break;
2888   }
2889   case ISD::DYNAMIC_STACKALLOC:
2890     ExpandDYNAMIC_STACKALLOC(Node, Results);
2891     break;
2892   case ISD::MERGE_VALUES:
2893     for (unsigned i = 0; i < Node->getNumValues(); i++)
2894       Results.push_back(Node->getOperand(i));
2895     break;
2896   case ISD::UNDEF: {
2897     EVT VT = Node->getValueType(0);
2898     if (VT.isInteger())
2899       Results.push_back(DAG.getConstant(0, VT));
2900     else {
2901       assert(VT.isFloatingPoint() && "Unknown value type!");
2902       Results.push_back(DAG.getConstantFP(0, VT));
2903     }
2904     break;
2905   }
2906   case ISD::TRAP: {
2907     // If this operation is not supported, lower it to 'abort()' call
2908     TargetLowering::ArgListTy Args;
2909     TargetLowering::
2910     CallLoweringInfo CLI(Node->getOperand(0),
2911                          Type::getVoidTy(*DAG.getContext()),
2912                       false, false, false, false, 0, CallingConv::C,
2913                       /*isTailCall=*/false,
2914                       /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2915                       DAG.getExternalSymbol("abort", TLI.getPointerTy()),
2916                       Args, DAG, dl);
2917     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2918
2919     Results.push_back(CallResult.second);
2920     break;
2921   }
2922   case ISD::FP_ROUND:
2923   case ISD::BITCAST:
2924     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
2925                             Node->getValueType(0), dl);
2926     Results.push_back(Tmp1);
2927     break;
2928   case ISD::FP_EXTEND:
2929     Tmp1 = EmitStackConvert(Node->getOperand(0),
2930                             Node->getOperand(0).getValueType(),
2931                             Node->getValueType(0), dl);
2932     Results.push_back(Tmp1);
2933     break;
2934   case ISD::SIGN_EXTEND_INREG: {
2935     // NOTE: we could fall back on load/store here too for targets without
2936     // SAR.  However, it is doubtful that any exist.
2937     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
2938     EVT VT = Node->getValueType(0);
2939     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
2940     if (VT.isVector())
2941       ShiftAmountTy = VT;
2942     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
2943                         ExtraVT.getScalarType().getSizeInBits();
2944     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
2945     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
2946                        Node->getOperand(0), ShiftCst);
2947     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
2948     Results.push_back(Tmp1);
2949     break;
2950   }
2951   case ISD::FP_ROUND_INREG: {
2952     // The only way we can lower this is to turn it into a TRUNCSTORE,
2953     // EXTLOAD pair, targeting a temporary location (a stack slot).
2954
2955     // NOTE: there is a choice here between constantly creating new stack
2956     // slots and always reusing the same one.  We currently always create
2957     // new ones, as reuse may inhibit scheduling.
2958     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
2959     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
2960                             Node->getValueType(0), dl);
2961     Results.push_back(Tmp1);
2962     break;
2963   }
2964   case ISD::SINT_TO_FP:
2965   case ISD::UINT_TO_FP:
2966     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
2967                                 Node->getOperand(0), Node->getValueType(0), dl);
2968     Results.push_back(Tmp1);
2969     break;
2970   case ISD::FP_TO_UINT: {
2971     SDValue True, False;
2972     EVT VT =  Node->getOperand(0).getValueType();
2973     EVT NVT = Node->getValueType(0);
2974     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
2975                 APInt::getNullValue(VT.getSizeInBits()));
2976     APInt x = APInt::getSignBit(NVT.getSizeInBits());
2977     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
2978     Tmp1 = DAG.getConstantFP(apf, VT);
2979     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
2980                         Node->getOperand(0),
2981                         Tmp1, ISD::SETLT);
2982     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
2983     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
2984                         DAG.getNode(ISD::FSUB, dl, VT,
2985                                     Node->getOperand(0), Tmp1));
2986     False = DAG.getNode(ISD::XOR, dl, NVT, False,
2987                         DAG.getConstant(x, NVT));
2988     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
2989     Results.push_back(Tmp1);
2990     break;
2991   }
2992   case ISD::VAARG: {
2993     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
2994     EVT VT = Node->getValueType(0);
2995     Tmp1 = Node->getOperand(0);
2996     Tmp2 = Node->getOperand(1);
2997     unsigned Align = Node->getConstantOperandVal(3);
2998
2999     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3000                                      MachinePointerInfo(V),
3001                                      false, false, false, 0);
3002     SDValue VAList = VAListLoad;
3003
3004     if (Align > TLI.getMinStackArgumentAlignment()) {
3005       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3006
3007       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3008                            DAG.getConstant(Align - 1,
3009                                            VAList.getValueType()));
3010
3011       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3012                            DAG.getConstant(-(int64_t)Align,
3013                                            VAList.getValueType()));
3014     }
3015
3016     // Increment the pointer, VAList, to the next vaarg
3017     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3018                        DAG.getConstant(TLI.getDataLayout()->
3019                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
3020                                        VAList.getValueType()));
3021     // Store the incremented VAList to the legalized pointer
3022     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3023                         MachinePointerInfo(V), false, false, 0);
3024     // Load the actual argument out of the pointer VAList
3025     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3026                                   false, false, false, 0));
3027     Results.push_back(Results[0].getValue(1));
3028     break;
3029   }
3030   case ISD::VACOPY: {
3031     // This defaults to loading a pointer from the input and storing it to the
3032     // output, returning the chain.
3033     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3034     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3035     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
3036                        Node->getOperand(2), MachinePointerInfo(VS),
3037                        false, false, false, 0);
3038     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3039                         MachinePointerInfo(VD), false, false, 0);
3040     Results.push_back(Tmp1);
3041     break;
3042   }
3043   case ISD::EXTRACT_VECTOR_ELT:
3044     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3045       // This must be an access of the only element.  Return it.
3046       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3047                          Node->getOperand(0));
3048     else
3049       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3050     Results.push_back(Tmp1);
3051     break;
3052   case ISD::EXTRACT_SUBVECTOR:
3053     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3054     break;
3055   case ISD::INSERT_SUBVECTOR:
3056     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3057     break;
3058   case ISD::CONCAT_VECTORS: {
3059     Results.push_back(ExpandVectorBuildThroughStack(Node));
3060     break;
3061   }
3062   case ISD::SCALAR_TO_VECTOR:
3063     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3064     break;
3065   case ISD::INSERT_VECTOR_ELT:
3066     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3067                                               Node->getOperand(1),
3068                                               Node->getOperand(2), dl));
3069     break;
3070   case ISD::VECTOR_SHUFFLE: {
3071     SmallVector<int, 32> NewMask;
3072     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3073
3074     EVT VT = Node->getValueType(0);
3075     EVT EltVT = VT.getVectorElementType();
3076     SDValue Op0 = Node->getOperand(0);
3077     SDValue Op1 = Node->getOperand(1);
3078     if (!TLI.isTypeLegal(EltVT)) {
3079
3080       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3081
3082       // BUILD_VECTOR operands are allowed to be wider than the element type.
3083       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept it
3084       if (NewEltVT.bitsLT(EltVT)) {
3085
3086         // Convert shuffle node.
3087         // If original node was v4i64 and the new EltVT is i32,
3088         // cast operands to v8i32 and re-build the mask.
3089
3090         // Calculate new VT, the size of the new VT should be equal to original.
3091         EVT NewVT = EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3092                                       VT.getSizeInBits()/NewEltVT.getSizeInBits());
3093         assert(NewVT.bitsEq(VT));
3094
3095         // cast operands to new VT
3096         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3097         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3098
3099         // Convert the shuffle mask
3100         unsigned int factor = NewVT.getVectorNumElements()/VT.getVectorNumElements();
3101
3102         // EltVT gets smaller
3103         assert(factor > 0);
3104
3105         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3106           if (Mask[i] < 0) {
3107             for (unsigned fi = 0; fi < factor; ++fi)
3108               NewMask.push_back(Mask[i]);
3109           }
3110           else {
3111             for (unsigned fi = 0; fi < factor; ++fi)
3112               NewMask.push_back(Mask[i]*factor+fi);
3113           }
3114         }
3115         Mask = NewMask;
3116         VT = NewVT;
3117       }
3118       EltVT = NewEltVT;
3119     }
3120     unsigned NumElems = VT.getVectorNumElements();
3121     SmallVector<SDValue, 16> Ops;
3122     for (unsigned i = 0; i != NumElems; ++i) {
3123       if (Mask[i] < 0) {
3124         Ops.push_back(DAG.getUNDEF(EltVT));
3125         continue;
3126       }
3127       unsigned Idx = Mask[i];
3128       if (Idx < NumElems)
3129         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3130                                   Op0,
3131                                   DAG.getConstant(Idx, TLI.getVectorIdxTy())));
3132       else
3133         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3134                                   Op1,
3135                                   DAG.getConstant(Idx - NumElems,
3136                                                   TLI.getVectorIdxTy())));
3137     }
3138
3139     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &Ops[0], Ops.size());
3140     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3141     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3142     Results.push_back(Tmp1);
3143     break;
3144   }
3145   case ISD::EXTRACT_ELEMENT: {
3146     EVT OpTy = Node->getOperand(0).getValueType();
3147     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3148       // 1 -> Hi
3149       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3150                          DAG.getConstant(OpTy.getSizeInBits()/2,
3151                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
3152       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3153     } else {
3154       // 0 -> Lo
3155       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3156                          Node->getOperand(0));
3157     }
3158     Results.push_back(Tmp1);
3159     break;
3160   }
3161   case ISD::STACKSAVE:
3162     // Expand to CopyFromReg if the target set
3163     // StackPointerRegisterToSaveRestore.
3164     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3165       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3166                                            Node->getValueType(0)));
3167       Results.push_back(Results[0].getValue(1));
3168     } else {
3169       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3170       Results.push_back(Node->getOperand(0));
3171     }
3172     break;
3173   case ISD::STACKRESTORE:
3174     // Expand to CopyToReg if the target set
3175     // StackPointerRegisterToSaveRestore.
3176     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3177       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3178                                          Node->getOperand(1)));
3179     } else {
3180       Results.push_back(Node->getOperand(0));
3181     }
3182     break;
3183   case ISD::FCOPYSIGN:
3184     Results.push_back(ExpandFCOPYSIGN(Node));
3185     break;
3186   case ISD::FNEG:
3187     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3188     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
3189     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3190                        Node->getOperand(0));
3191     Results.push_back(Tmp1);
3192     break;
3193   case ISD::FABS: {
3194     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3195     EVT VT = Node->getValueType(0);
3196     Tmp1 = Node->getOperand(0);
3197     Tmp2 = DAG.getConstantFP(0.0, VT);
3198     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3199                         Tmp1, Tmp2, ISD::SETUGT);
3200     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3201     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3202     Results.push_back(Tmp1);
3203     break;
3204   }
3205   case ISD::FSQRT:
3206     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3207                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3208                                       RTLIB::SQRT_PPCF128));
3209     break;
3210   case ISD::FSIN:
3211   case ISD::FCOS: {
3212     EVT VT = Node->getValueType(0);
3213     bool isSIN = Node->getOpcode() == ISD::FSIN;
3214     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3215     // fcos which share the same operand and both are used.
3216     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3217          canCombineSinCosLibcall(Node, TLI, TM))
3218         && useSinCos(Node)) {
3219       SDVTList VTs = DAG.getVTList(VT, VT);
3220       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3221       if (!isSIN)
3222         Tmp1 = Tmp1.getValue(1);
3223       Results.push_back(Tmp1);
3224     } else if (isSIN) {
3225       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3226                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3227                                         RTLIB::SIN_PPCF128));
3228     } else {
3229       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3230                                         RTLIB::COS_F80, RTLIB::COS_F128,
3231                                         RTLIB::COS_PPCF128));
3232     }
3233     break;
3234   }
3235   case ISD::FSINCOS:
3236     // Expand into sincos libcall.
3237     ExpandSinCosLibCall(Node, Results);
3238     break;
3239   case ISD::FLOG:
3240     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3241                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3242                                       RTLIB::LOG_PPCF128));
3243     break;
3244   case ISD::FLOG2:
3245     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3246                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3247                                       RTLIB::LOG2_PPCF128));
3248     break;
3249   case ISD::FLOG10:
3250     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3251                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3252                                       RTLIB::LOG10_PPCF128));
3253     break;
3254   case ISD::FEXP:
3255     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3256                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3257                                       RTLIB::EXP_PPCF128));
3258     break;
3259   case ISD::FEXP2:
3260     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3261                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3262                                       RTLIB::EXP2_PPCF128));
3263     break;
3264   case ISD::FTRUNC:
3265     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3266                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3267                                       RTLIB::TRUNC_PPCF128));
3268     break;
3269   case ISD::FFLOOR:
3270     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3271                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3272                                       RTLIB::FLOOR_PPCF128));
3273     break;
3274   case ISD::FCEIL:
3275     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3276                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3277                                       RTLIB::CEIL_PPCF128));
3278     break;
3279   case ISD::FRINT:
3280     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3281                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3282                                       RTLIB::RINT_PPCF128));
3283     break;
3284   case ISD::FNEARBYINT:
3285     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3286                                       RTLIB::NEARBYINT_F64,
3287                                       RTLIB::NEARBYINT_F80,
3288                                       RTLIB::NEARBYINT_F128,
3289                                       RTLIB::NEARBYINT_PPCF128));
3290     break;
3291   case ISD::FROUND:
3292     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3293                                       RTLIB::ROUND_F64,
3294                                       RTLIB::ROUND_F80,
3295                                       RTLIB::ROUND_F128,
3296                                       RTLIB::ROUND_PPCF128));
3297     break;
3298   case ISD::FPOWI:
3299     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3300                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3301                                       RTLIB::POWI_PPCF128));
3302     break;
3303   case ISD::FPOW:
3304     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3305                                       RTLIB::POW_F80, RTLIB::POW_F128,
3306                                       RTLIB::POW_PPCF128));
3307     break;
3308   case ISD::FDIV:
3309     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3310                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3311                                       RTLIB::DIV_PPCF128));
3312     break;
3313   case ISD::FREM:
3314     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3315                                       RTLIB::REM_F80, RTLIB::REM_F128,
3316                                       RTLIB::REM_PPCF128));
3317     break;
3318   case ISD::FMA:
3319     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3320                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3321                                       RTLIB::FMA_PPCF128));
3322     break;
3323   case ISD::FP16_TO_FP32:
3324     Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3325     break;
3326   case ISD::FP32_TO_FP16:
3327     Results.push_back(ExpandLibCall(RTLIB::FPROUND_F32_F16, Node, false));
3328     break;
3329   case ISD::ConstantFP: {
3330     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3331     // Check to see if this FP immediate is already legal.
3332     // If this is a legal constant, turn it into a TargetConstantFP node.
3333     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3334       Results.push_back(ExpandConstantFP(CFP, true));
3335     break;
3336   }
3337   case ISD::FSUB: {
3338     EVT VT = Node->getValueType(0);
3339     assert(TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3340            TLI.isOperationLegalOrCustom(ISD::FNEG, VT) &&
3341            "Don't know how to expand this FP subtraction!");
3342     Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3343     Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3344     Results.push_back(Tmp1);
3345     break;
3346   }
3347   case ISD::SUB: {
3348     EVT VT = Node->getValueType(0);
3349     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3350            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3351            "Don't know how to expand this subtraction!");
3352     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3353                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
3354     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, VT));
3355     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3356     break;
3357   }
3358   case ISD::UREM:
3359   case ISD::SREM: {
3360     EVT VT = Node->getValueType(0);
3361     bool isSigned = Node->getOpcode() == ISD::SREM;
3362     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3363     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3364     Tmp2 = Node->getOperand(0);
3365     Tmp3 = Node->getOperand(1);
3366     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3367         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3368          // If div is legal, it's better to do the normal expansion
3369          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3370          useDivRem(Node, isSigned, false))) {
3371       SDVTList VTs = DAG.getVTList(VT, VT);
3372       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3373     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3374       // X % Y -> X-X/Y*Y
3375       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3376       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3377       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3378     } else if (isSigned)
3379       Tmp1 = ExpandIntLibCall(Node, true,
3380                               RTLIB::SREM_I8,
3381                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3382                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3383     else
3384       Tmp1 = ExpandIntLibCall(Node, false,
3385                               RTLIB::UREM_I8,
3386                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3387                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3388     Results.push_back(Tmp1);
3389     break;
3390   }
3391   case ISD::UDIV:
3392   case ISD::SDIV: {
3393     bool isSigned = Node->getOpcode() == ISD::SDIV;
3394     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3395     EVT VT = Node->getValueType(0);
3396     SDVTList VTs = DAG.getVTList(VT, VT);
3397     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3398         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3399          useDivRem(Node, isSigned, true)))
3400       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3401                          Node->getOperand(1));
3402     else if (isSigned)
3403       Tmp1 = ExpandIntLibCall(Node, true,
3404                               RTLIB::SDIV_I8,
3405                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3406                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3407     else
3408       Tmp1 = ExpandIntLibCall(Node, false,
3409                               RTLIB::UDIV_I8,
3410                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3411                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3412     Results.push_back(Tmp1);
3413     break;
3414   }
3415   case ISD::MULHU:
3416   case ISD::MULHS: {
3417     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3418                                                               ISD::SMUL_LOHI;
3419     EVT VT = Node->getValueType(0);
3420     SDVTList VTs = DAG.getVTList(VT, VT);
3421     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3422            "If this wasn't legal, it shouldn't have been created!");
3423     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3424                        Node->getOperand(1));
3425     Results.push_back(Tmp1.getValue(1));
3426     break;
3427   }
3428   case ISD::SDIVREM:
3429   case ISD::UDIVREM:
3430     // Expand into divrem libcall
3431     ExpandDivRemLibCall(Node, Results);
3432     break;
3433   case ISD::MUL: {
3434     EVT VT = Node->getValueType(0);
3435     SDVTList VTs = DAG.getVTList(VT, VT);
3436     // See if multiply or divide can be lowered using two-result operations.
3437     // We just need the low half of the multiply; try both the signed
3438     // and unsigned forms. If the target supports both SMUL_LOHI and
3439     // UMUL_LOHI, form a preference by checking which forms of plain
3440     // MULH it supports.
3441     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3442     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3443     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3444     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3445     unsigned OpToUse = 0;
3446     if (HasSMUL_LOHI && !HasMULHS) {
3447       OpToUse = ISD::SMUL_LOHI;
3448     } else if (HasUMUL_LOHI && !HasMULHU) {
3449       OpToUse = ISD::UMUL_LOHI;
3450     } else if (HasSMUL_LOHI) {
3451       OpToUse = ISD::SMUL_LOHI;
3452     } else if (HasUMUL_LOHI) {
3453       OpToUse = ISD::UMUL_LOHI;
3454     }
3455     if (OpToUse) {
3456       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3457                                     Node->getOperand(1)));
3458       break;
3459     }
3460     Tmp1 = ExpandIntLibCall(Node, false,
3461                             RTLIB::MUL_I8,
3462                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3463                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3464     Results.push_back(Tmp1);
3465     break;
3466   }
3467   case ISD::SADDO:
3468   case ISD::SSUBO: {
3469     SDValue LHS = Node->getOperand(0);
3470     SDValue RHS = Node->getOperand(1);
3471     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3472                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3473                               LHS, RHS);
3474     Results.push_back(Sum);
3475     EVT OType = Node->getValueType(1);
3476
3477     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3478
3479     //   LHSSign -> LHS >= 0
3480     //   RHSSign -> RHS >= 0
3481     //   SumSign -> Sum >= 0
3482     //
3483     //   Add:
3484     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3485     //   Sub:
3486     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3487     //
3488     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3489     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3490     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3491                                       Node->getOpcode() == ISD::SADDO ?
3492                                       ISD::SETEQ : ISD::SETNE);
3493
3494     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3495     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3496
3497     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3498     Results.push_back(Cmp);
3499     break;
3500   }
3501   case ISD::UADDO:
3502   case ISD::USUBO: {
3503     SDValue LHS = Node->getOperand(0);
3504     SDValue RHS = Node->getOperand(1);
3505     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3506                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3507                               LHS, RHS);
3508     Results.push_back(Sum);
3509     Results.push_back(DAG.getSetCC(dl, Node->getValueType(1), Sum, LHS,
3510                                    Node->getOpcode () == ISD::UADDO ?
3511                                    ISD::SETULT : ISD::SETUGT));
3512     break;
3513   }
3514   case ISD::UMULO:
3515   case ISD::SMULO: {
3516     EVT VT = Node->getValueType(0);
3517     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3518     SDValue LHS = Node->getOperand(0);
3519     SDValue RHS = Node->getOperand(1);
3520     SDValue BottomHalf;
3521     SDValue TopHalf;
3522     static const unsigned Ops[2][3] =
3523         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3524           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3525     bool isSigned = Node->getOpcode() == ISD::SMULO;
3526     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3527       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3528       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3529     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3530       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3531                                RHS);
3532       TopHalf = BottomHalf.getValue(1);
3533     } else if (TLI.isTypeLegal(EVT::getIntegerVT(*DAG.getContext(),
3534                                                  VT.getSizeInBits() * 2))) {
3535       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3536       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3537       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3538       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3539                                DAG.getIntPtrConstant(0));
3540       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3541                             DAG.getIntPtrConstant(1));
3542     } else {
3543       // We can fall back to a libcall with an illegal type for the MUL if we
3544       // have a libcall big enough.
3545       // Also, we can fall back to a division in some cases, but that's a big
3546       // performance hit in the general case.
3547       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3548       if (WideVT == MVT::i16)
3549         LC = RTLIB::MUL_I16;
3550       else if (WideVT == MVT::i32)
3551         LC = RTLIB::MUL_I32;
3552       else if (WideVT == MVT::i64)
3553         LC = RTLIB::MUL_I64;
3554       else if (WideVT == MVT::i128)
3555         LC = RTLIB::MUL_I128;
3556       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3557
3558       // The high part is obtained by SRA'ing all but one of the bits of low
3559       // part.
3560       unsigned LoSize = VT.getSizeInBits();
3561       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3562                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3563       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3564                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3565
3566       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3567       // pre-lowered to the correct types. This all depends upon WideVT not
3568       // being a legal type for the architecture and thus has to be split to
3569       // two arguments.
3570       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3571       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3572       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3573                                DAG.getIntPtrConstant(0));
3574       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3575                             DAG.getIntPtrConstant(1));
3576       // Ret is a node with an illegal type. Because such things are not
3577       // generally permitted during this phase of legalization, delete the
3578       // node. The above EXTRACT_ELEMENT nodes should have been folded.
3579       DAG.DeleteNode(Ret.getNode());
3580     }
3581
3582     if (isSigned) {
3583       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3584                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3585       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3586       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3587                              ISD::SETNE);
3588     } else {
3589       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3590                              DAG.getConstant(0, VT), ISD::SETNE);
3591     }
3592     Results.push_back(BottomHalf);
3593     Results.push_back(TopHalf);
3594     break;
3595   }
3596   case ISD::BUILD_PAIR: {
3597     EVT PairTy = Node->getValueType(0);
3598     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3599     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3600     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3601                        DAG.getConstant(PairTy.getSizeInBits()/2,
3602                                        TLI.getShiftAmountTy(PairTy)));
3603     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3604     break;
3605   }
3606   case ISD::SELECT:
3607     Tmp1 = Node->getOperand(0);
3608     Tmp2 = Node->getOperand(1);
3609     Tmp3 = Node->getOperand(2);
3610     if (Tmp1.getOpcode() == ISD::SETCC) {
3611       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3612                              Tmp2, Tmp3,
3613                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3614     } else {
3615       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3616                              DAG.getConstant(0, Tmp1.getValueType()),
3617                              Tmp2, Tmp3, ISD::SETNE);
3618     }
3619     Results.push_back(Tmp1);
3620     break;
3621   case ISD::BR_JT: {
3622     SDValue Chain = Node->getOperand(0);
3623     SDValue Table = Node->getOperand(1);
3624     SDValue Index = Node->getOperand(2);
3625
3626     EVT PTy = TLI.getPointerTy();
3627
3628     const DataLayout &TD = *TLI.getDataLayout();
3629     unsigned EntrySize =
3630       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3631
3632     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(),
3633                        Index, DAG.getConstant(EntrySize, Index.getValueType()));
3634     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3635                                Index, Table);
3636
3637     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3638     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3639                                 MachinePointerInfo::getJumpTable(), MemVT,
3640                                 false, false, 0);
3641     Addr = LD;
3642     if (TM.getRelocationModel() == Reloc::PIC_) {
3643       // For PIC, the sequence is:
3644       // BRIND(load(Jumptable + index) + RelocBase)
3645       // RelocBase can be JumpTable, GOT or some sort of global base.
3646       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3647                           TLI.getPICJumpTableRelocBase(Table, DAG));
3648     }
3649     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3650     Results.push_back(Tmp1);
3651     break;
3652   }
3653   case ISD::BRCOND:
3654     // Expand brcond's setcc into its constituent parts and create a BR_CC
3655     // Node.
3656     Tmp1 = Node->getOperand(0);
3657     Tmp2 = Node->getOperand(1);
3658     if (Tmp2.getOpcode() == ISD::SETCC) {
3659       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3660                          Tmp1, Tmp2.getOperand(2),
3661                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3662                          Node->getOperand(2));
3663     } else {
3664       // We test only the i1 bit.  Skip the AND if UNDEF.
3665       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3666         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3667                     DAG.getConstant(1, Tmp2.getValueType()));
3668       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3669                          DAG.getCondCode(ISD::SETNE), Tmp3,
3670                          DAG.getConstant(0, Tmp3.getValueType()),
3671                          Node->getOperand(2));
3672     }
3673     Results.push_back(Tmp1);
3674     break;
3675   case ISD::SETCC: {
3676     Tmp1 = Node->getOperand(0);
3677     Tmp2 = Node->getOperand(1);
3678     Tmp3 = Node->getOperand(2);
3679     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3680                                            Tmp3, dl);
3681
3682     if (Legalized) {
3683       // If we exapanded the SETCC by swapping LHS and RHS, create a new SETCC
3684       // node.
3685       if (Tmp3.getNode())
3686         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3687                            Tmp1, Tmp2, Tmp3);
3688
3689       Results.push_back(Tmp1);
3690       break;
3691     }
3692
3693     // Otherwise, SETCC for the given comparison type must be completely
3694     // illegal; expand it into a SELECT_CC.
3695     EVT VT = Node->getValueType(0);
3696     int TrueValue;
3697     switch (TLI.getBooleanContents(VT.isVector())) {
3698     case TargetLowering::ZeroOrOneBooleanContent:
3699     case TargetLowering::UndefinedBooleanContent:
3700       TrueValue = 1;
3701       break;
3702     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3703       TrueValue = -1;
3704       break;
3705     }
3706     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3707                        DAG.getConstant(TrueValue, VT), DAG.getConstant(0, VT),
3708                        Tmp3);
3709     Results.push_back(Tmp1);
3710     break;
3711   }
3712   case ISD::SELECT_CC: {
3713     Tmp1 = Node->getOperand(0);   // LHS
3714     Tmp2 = Node->getOperand(1);   // RHS
3715     Tmp3 = Node->getOperand(2);   // True
3716     Tmp4 = Node->getOperand(3);   // False
3717     SDValue CC = Node->getOperand(4);
3718
3719     bool Legalized = false;
3720     // Try to legalize by inverting the condition.  This is for targets that
3721     // might support an ordered version of a condition, but not the unordered
3722     // version (or vice versa).
3723     ISD::CondCode InvCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3724                                                Tmp1.getValueType().isInteger());
3725     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3726       // Use the new condition code and swap true and false
3727       Legalized = true;
3728       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
3729     } else {
3730       // If The inverse is not legal, then try to swap the arguments using
3731       // the inverse condition code.
3732       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
3733       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
3734         // The swapped inverse condition is legal, so swap true and false,
3735         // lhs and rhs.
3736         Legalized = true;
3737         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
3738       }
3739     }
3740
3741     if (!Legalized) {
3742       Legalized = LegalizeSetCCCondCode(
3743           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, dl);
3744
3745       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
3746       // If we exapanded the SETCC by swapping LHS and RHS, create a new
3747       // SELECT_CC node.
3748       if (CC.getNode()) {
3749         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
3750                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
3751       } else {
3752         Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
3753         CC = DAG.getCondCode(ISD::SETNE);
3754         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1, Tmp2,
3755                            Tmp3, Tmp4, CC);
3756       }
3757     }
3758     Results.push_back(Tmp1);
3759     break;
3760   }
3761   case ISD::BR_CC: {
3762     Tmp1 = Node->getOperand(0);              // Chain
3763     Tmp2 = Node->getOperand(2);              // LHS
3764     Tmp3 = Node->getOperand(3);              // RHS
3765     Tmp4 = Node->getOperand(1);              // CC
3766
3767     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
3768         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, dl);
3769     (void)Legalized;
3770     assert(Legalized && "Can't legalize BR_CC with legal condition!");
3771
3772     // If we exapanded the SETCC by swapping LHS and RHS, create a new BR_CC
3773     // node.
3774     if (Tmp4.getNode()) {
3775       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
3776                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
3777     } else {
3778       Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
3779       Tmp4 = DAG.getCondCode(ISD::SETNE);
3780       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4, Tmp2,
3781                          Tmp3, Node->getOperand(4));
3782     }
3783     Results.push_back(Tmp1);
3784     break;
3785   }
3786   case ISD::BUILD_VECTOR:
3787     Results.push_back(ExpandBUILD_VECTOR(Node));
3788     break;
3789   case ISD::SRA:
3790   case ISD::SRL:
3791   case ISD::SHL: {
3792     // Scalarize vector SRA/SRL/SHL.
3793     EVT VT = Node->getValueType(0);
3794     assert(VT.isVector() && "Unable to legalize non-vector shift");
3795     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
3796     unsigned NumElem = VT.getVectorNumElements();
3797
3798     SmallVector<SDValue, 8> Scalars;
3799     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
3800       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3801                                VT.getScalarType(),
3802                                Node->getOperand(0), DAG.getConstant(Idx,
3803                                                     TLI.getVectorIdxTy()));
3804       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3805                                VT.getScalarType(),
3806                                Node->getOperand(1), DAG.getConstant(Idx,
3807                                                     TLI.getVectorIdxTy()));
3808       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
3809                                     VT.getScalarType(), Ex, Sh));
3810     }
3811     SDValue Result =
3812       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0),
3813                   &Scalars[0], Scalars.size());
3814     ReplaceNode(SDValue(Node, 0), Result);
3815     break;
3816   }
3817   case ISD::GLOBAL_OFFSET_TABLE:
3818   case ISD::GlobalAddress:
3819   case ISD::GlobalTLSAddress:
3820   case ISD::ExternalSymbol:
3821   case ISD::ConstantPool:
3822   case ISD::JumpTable:
3823   case ISD::INTRINSIC_W_CHAIN:
3824   case ISD::INTRINSIC_WO_CHAIN:
3825   case ISD::INTRINSIC_VOID:
3826     // FIXME: Custom lowering for these operations shouldn't return null!
3827     break;
3828   }
3829
3830   // Replace the original node with the legalized result.
3831   if (!Results.empty())
3832     ReplaceNode(Node, Results.data());
3833 }
3834
3835 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
3836   SmallVector<SDValue, 8> Results;
3837   MVT OVT = Node->getSimpleValueType(0);
3838   if (Node->getOpcode() == ISD::UINT_TO_FP ||
3839       Node->getOpcode() == ISD::SINT_TO_FP ||
3840       Node->getOpcode() == ISD::SETCC) {
3841     OVT = Node->getOperand(0).getSimpleValueType();
3842   }
3843   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
3844   SDLoc dl(Node);
3845   SDValue Tmp1, Tmp2, Tmp3;
3846   switch (Node->getOpcode()) {
3847   case ISD::CTTZ:
3848   case ISD::CTTZ_ZERO_UNDEF:
3849   case ISD::CTLZ:
3850   case ISD::CTLZ_ZERO_UNDEF:
3851   case ISD::CTPOP:
3852     // Zero extend the argument.
3853     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3854     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
3855     // already the correct result.
3856     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
3857     if (Node->getOpcode() == ISD::CTTZ) {
3858       // FIXME: This should set a bit in the zero extended value instead.
3859       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
3860                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
3861                           ISD::SETEQ);
3862       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
3863                            DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
3864     } else if (Node->getOpcode() == ISD::CTLZ ||
3865                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
3866       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
3867       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
3868                           DAG.getConstant(NVT.getSizeInBits() -
3869                                           OVT.getSizeInBits(), NVT));
3870     }
3871     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
3872     break;
3873   case ISD::BSWAP: {
3874     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
3875     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3876     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
3877     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
3878                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
3879     Results.push_back(Tmp1);
3880     break;
3881   }
3882   case ISD::FP_TO_UINT:
3883   case ISD::FP_TO_SINT:
3884     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
3885                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
3886     Results.push_back(Tmp1);
3887     break;
3888   case ISD::UINT_TO_FP:
3889   case ISD::SINT_TO_FP:
3890     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
3891                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
3892     Results.push_back(Tmp1);
3893     break;
3894   case ISD::VAARG: {
3895     SDValue Chain = Node->getOperand(0); // Get the chain.
3896     SDValue Ptr = Node->getOperand(1); // Get the pointer.
3897
3898     unsigned TruncOp;
3899     if (OVT.isVector()) {
3900       TruncOp = ISD::BITCAST;
3901     } else {
3902       assert(OVT.isInteger()
3903         && "VAARG promotion is supported only for vectors or integer types");
3904       TruncOp = ISD::TRUNCATE;
3905     }
3906
3907     // Perform the larger operation, then convert back
3908     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
3909              Node->getConstantOperandVal(3));
3910     Chain = Tmp1.getValue(1);
3911
3912     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
3913
3914     // Modified the chain result - switch anything that used the old chain to
3915     // use the new one.
3916     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
3917     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
3918     ReplacedNode(Node);
3919     break;
3920   }
3921   case ISD::AND:
3922   case ISD::OR:
3923   case ISD::XOR: {
3924     unsigned ExtOp, TruncOp;
3925     if (OVT.isVector()) {
3926       ExtOp   = ISD::BITCAST;
3927       TruncOp = ISD::BITCAST;
3928     } else {
3929       assert(OVT.isInteger() && "Cannot promote logic operation");
3930       ExtOp   = ISD::ANY_EXTEND;
3931       TruncOp = ISD::TRUNCATE;
3932     }
3933     // Promote each of the values to the new type.
3934     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
3935     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3936     // Perform the larger operation, then convert back
3937     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
3938     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
3939     break;
3940   }
3941   case ISD::SELECT: {
3942     unsigned ExtOp, TruncOp;
3943     if (Node->getValueType(0).isVector()) {
3944       ExtOp   = ISD::BITCAST;
3945       TruncOp = ISD::BITCAST;
3946     } else if (Node->getValueType(0).isInteger()) {
3947       ExtOp   = ISD::ANY_EXTEND;
3948       TruncOp = ISD::TRUNCATE;
3949     } else {
3950       ExtOp   = ISD::FP_EXTEND;
3951       TruncOp = ISD::FP_ROUND;
3952     }
3953     Tmp1 = Node->getOperand(0);
3954     // Promote each of the values to the new type.
3955     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3956     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
3957     // Perform the larger operation, then round down.
3958     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
3959     if (TruncOp != ISD::FP_ROUND)
3960       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
3961     else
3962       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
3963                          DAG.getIntPtrConstant(0));
3964     Results.push_back(Tmp1);
3965     break;
3966   }
3967   case ISD::VECTOR_SHUFFLE: {
3968     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3969
3970     // Cast the two input vectors.
3971     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
3972     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
3973
3974     // Convert the shuffle mask to the right # elements.
3975     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
3976     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
3977     Results.push_back(Tmp1);
3978     break;
3979   }
3980   case ISD::SETCC: {
3981     unsigned ExtOp = ISD::FP_EXTEND;
3982     if (NVT.isInteger()) {
3983       ISD::CondCode CCCode =
3984         cast<CondCodeSDNode>(Node->getOperand(2))->get();
3985       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3986     }
3987     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
3988     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3989     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3990                                   Tmp1, Tmp2, Node->getOperand(2)));
3991     break;
3992   }
3993   case ISD::FDIV:
3994   case ISD::FREM:
3995   case ISD::FPOW: {
3996     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
3997     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
3998     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
3999     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4000                                   Tmp3, DAG.getIntPtrConstant(0)));
4001     break;
4002   }
4003   case ISD::FLOG2:
4004   case ISD::FEXP2:
4005   case ISD::FLOG:
4006   case ISD::FEXP: {
4007     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4008     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4009     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4010                                   Tmp2, DAG.getIntPtrConstant(0)));
4011     break;
4012   }
4013   }
4014
4015   // Replace the original node with the legalized result.
4016   if (!Results.empty())
4017     ReplaceNode(Node, Results.data());
4018 }
4019
4020 // SelectionDAG::Legalize - This is the entry point for the file.
4021 //
4022 void SelectionDAG::Legalize() {
4023   /// run - This is the main entry point to this class.
4024   ///
4025   SelectionDAGLegalize(*this).LegalizeDAG();
4026 }