lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SetVector.h"
  16 #include "llvm/ADT/SmallPtrSet.h"
  17 #include "llvm/ADT/SmallSet.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/IR/CallingConv.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DebugInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "legalizedag"
  41
  42 //===----------------------------------------------------------------------===//
  43 /// This takes an arbitrary SelectionDAG as input and
  44 /// hacks on it until the target machine can handle it.  This involves
  45 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  46 /// large sizes or splitting up large values into small values) as well as
  47 /// eliminating operations the machine cannot handle.
  48 ///
  49 /// This code also does a small amount of optimization and recognition of idioms
  50 /// as part of its processing.  For example, if a target does not support a
  51 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  52 /// will attempt merge setcc and brc instructions into brcc's.
  53 ///
  54 namespace {
  55 class SelectionDAGLegalize {
  56   const TargetMachine &TM;
  57   const TargetLowering &TLI;
  58   SelectionDAG &DAG;
  59
  60   /// \brief The set of nodes which have already been legalized. We hold a
  61   /// reference to it in order to update as necessary on node deletion.
  62   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
  63
  64   /// \brief A set of all the nodes updated during legalization.
  65   SmallSetVector<SDNode *, 16> *UpdatedNodes;
  66
  67   EVT getSetCCResultType(EVT VT) const {
  68     return TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
  69   }
  70
  71   // Libcall insertion helpers.
  72
  73 public:
  74   SelectionDAGLegalize(SelectionDAG &DAG,
  75                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
  76                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
  77       : TM(DAG.getTarget()), TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
  78         LegalizedNodes(LegalizedNodes), UpdatedNodes(UpdatedNodes) {}
  79
  80   /// \brief Legalizes the given operation.
  81   void LegalizeOp(SDNode *Node);
  82
  83 private:
  84   SDValue OptimizeFloatStore(StoreSDNode *ST);
  85
  86   void LegalizeLoadOps(SDNode *Node);
  87   void LegalizeStoreOps(SDNode *Node);
  88
  89   /// Some targets cannot handle a variable
  90   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  91   /// is necessary to spill the vector being inserted into to memory, perform
  92   /// the insert there, and then read the result back.
  93   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  94                                          SDValue Idx, SDLoc dl);
  95   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  96                                   SDValue Idx, SDLoc dl);
  97
  98   /// Return a vector shuffle operation which
  99   /// performs the same shuffe in terms of order or result bytes, but on a type
 100   /// whose vector element type is narrower than the original shuffle type.
 101   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 102   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
 103                                      SDValue N1, SDValue N2,
 104                                      ArrayRef<int> Mask) const;
 105
 106   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 107                              bool &NeedInvert, SDLoc dl);
 108
 109   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 110   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 111                         unsigned NumOps, bool isSigned, SDLoc dl);
 112
 113   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 114                                                  SDNode *Node, bool isSigned);
 115   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 116                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 117                           RTLIB::Libcall Call_F128,
 118                           RTLIB::Libcall Call_PPCF128);
 119   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 120                            RTLIB::Libcall Call_I8,
 121                            RTLIB::Libcall Call_I16,
 122                            RTLIB::Libcall Call_I32,
 123                            RTLIB::Libcall Call_I64,
 124                            RTLIB::Libcall Call_I128);
 125   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 126   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 127
 128   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 129   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 130   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 131   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 132                                 SmallVectorImpl<SDValue> &Results);
 133   SDValue ExpandFCOPYSIGN(SDNode *Node);
 134   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 135                                SDLoc dl);
 136   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 137                                 SDLoc dl);
 138   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 139                                 SDLoc dl);
 140
 141   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 142   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 143
 144   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 145   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 146   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 147
 148   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 149
 150   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 151
 152   void ExpandNode(SDNode *Node);
 153   void PromoteNode(SDNode *Node);
 154
 155 public:
 156   // Node replacement helpers
 157   void ReplacedNode(SDNode *N) {
 158     LegalizedNodes.erase(N);
 159     if (UpdatedNodes)
 160       UpdatedNodes->insert(N);
 161   }
 162   void ReplaceNode(SDNode *Old, SDNode *New) {
 163     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 164           dbgs() << "     with:      "; New->dump(&DAG));
 165
 166     assert(Old->getNumValues() == New->getNumValues() &&
 167            "Replacing one node with another that produces a different number "
 168            "of values!");
 169     DAG.ReplaceAllUsesWith(Old, New);
 170     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
 171       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
 172     if (UpdatedNodes)
 173       UpdatedNodes->insert(New);
 174     ReplacedNode(Old);
 175   }
 176   void ReplaceNode(SDValue Old, SDValue New) {
 177     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 178           dbgs() << "     with:      "; New->dump(&DAG));
 179
 180     DAG.ReplaceAllUsesWith(Old, New);
 181     DAG.TransferDbgValues(Old, New);
 182     if (UpdatedNodes)
 183       UpdatedNodes->insert(New.getNode());
 184     ReplacedNode(Old.getNode());
 185   }
 186   void ReplaceNode(SDNode *Old, const SDValue *New) {
 187     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
 188
 189     DAG.ReplaceAllUsesWith(Old, New);
 190     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
 191       DEBUG(dbgs() << (i == 0 ? "     with:      "
 192                               : "      and:      ");
 193             New[i]->dump(&DAG));
 194       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
 195       if (UpdatedNodes)
 196         UpdatedNodes->insert(New[i].getNode());
 197     }
 198     ReplacedNode(Old);
 199   }
 200 };
 201 }
 202
 203 /// Return a vector shuffle operation which
 204 /// performs the same shuffe in terms of order or result bytes, but on a type
 205 /// whose vector element type is narrower than the original shuffle type.
 206 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 207 SDValue
 208 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 209                                                  SDValue N1, SDValue N2,
 210                                                  ArrayRef<int> Mask) const {
 211   unsigned NumMaskElts = VT.getVectorNumElements();
 212   unsigned NumDestElts = NVT.getVectorNumElements();
 213   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 214
 215   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 216
 217   if (NumEltsGrowth == 1)
 218     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 219
 220   SmallVector<int, 8> NewMask;
 221   for (unsigned i = 0; i != NumMaskElts; ++i) {
 222     int Idx = Mask[i];
 223     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 224       if (Idx < 0)
 225         NewMask.push_back(-1);
 226       else
 227         NewMask.push_back(Idx * NumEltsGrowth + j);
 228     }
 229   }
 230   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 231   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 232   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 233 }
 234
 235 /// Expands the ConstantFP node to an integer constant or
 236 /// a load from the constant pool.
 237 SDValue
 238 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 239   bool Extend = false;
 240   SDLoc dl(CFP);
 241
 242   // If a FP immediate is precise when represented as a float and if the
 243   // target can do an extending load from float to double, we put it into
 244   // the constant pool as a float, even if it's is statically typed as a
 245   // double.  This shrinks FP constants and canonicalizes them for targets where
 246   // an FP extending load is the same cost as a normal load (such as on the x87
 247   // fp stack or PPC FP unit).
 248   EVT VT = CFP->getValueType(0);
 249   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 250   if (!UseCP) {
 251     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 252     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(), dl,
 253                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 254   }
 255
 256   EVT OrigVT = VT;
 257   EVT SVT = VT;
 258   while (SVT != MVT::f32 && SVT != MVT::f16) {
 259     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 260     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 261         // Only do this if the target has a native EXTLOAD instruction from
 262         // smaller type.
 263         TLI.isLoadExtLegal(ISD::EXTLOAD, OrigVT, SVT) &&
 264         TLI.ShouldShrinkFPConstant(OrigVT)) {
 265       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 266       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 267       VT = SVT;
 268       Extend = true;
 269     }
 270   }
 271
 272   SDValue CPIdx =
 273       DAG.getConstantPool(LLVMC, TLI.getPointerTy(DAG.getDataLayout()));
 274   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 275   if (Extend) {
 276     SDValue Result = DAG.getExtLoad(
 277         ISD::EXTLOAD, dl, OrigVT, DAG.getEntryNode(), CPIdx,
 278         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), VT,
 279         false, false, false, Alignment);
 280     return Result;
 281   }
 282   SDValue Result =
 283       DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 284                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
 285                   false, false, false, Alignment);
 286   return Result;
 287 }
 288
 289 /// Expands an unaligned store to 2 half-size stores.
 290 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 291                                  const TargetLowering &TLI,
 292                                  SelectionDAGLegalize *DAGLegalize) {
 293   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 294          "unaligned indexed stores not implemented!");
 295   SDValue Chain = ST->getChain();
 296   SDValue Ptr = ST->getBasePtr();
 297   SDValue Val = ST->getValue();
 298   EVT VT = Val.getValueType();
 299   int Alignment = ST->getAlignment();
 300   unsigned AS = ST->getAddressSpace();
 301
 302   SDLoc dl(ST);
 303   if (ST->getMemoryVT().isFloatingPoint() ||
 304       ST->getMemoryVT().isVector()) {
 305     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 306     if (TLI.isTypeLegal(intVT)) {
 307       // Expand to a bitconvert of the value to the integer type of the
 308       // same size, then a (misaligned) int store.
 309       // FIXME: Does not handle truncating floating point stores!
 310       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 311       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 312                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 313       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 314       return;
 315     }
 316     // Do a (aligned) store to a stack slot, then copy from the stack slot
 317     // to the final destination using (unaligned) integer loads and stores.
 318     EVT StoredVT = ST->getMemoryVT();
 319     MVT RegVT =
 320       TLI.getRegisterType(*DAG.getContext(),
 321                           EVT::getIntegerVT(*DAG.getContext(),
 322                                             StoredVT.getSizeInBits()));
 323     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 324     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 325     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 326
 327     // Make sure the stack slot is also aligned for the register type.
 328     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 329
 330     // Perform the original store, only redirected to the stack slot.
 331     SDValue Store = DAG.getTruncStore(Chain, dl,
 332                                       Val, StackPtr, MachinePointerInfo(),
 333                                       StoredVT, false, false, 0);
 334     SDValue Increment = DAG.getConstant(
 335         RegBytes, dl, TLI.getPointerTy(DAG.getDataLayout(), AS));
 336     SmallVector<SDValue, 8> Stores;
 337     unsigned Offset = 0;
 338
 339     // Do all but one copies using the full register width.
 340     for (unsigned i = 1; i < NumRegs; i++) {
 341       // Load one integer register's worth from the stack slot.
 342       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 343                                  MachinePointerInfo(),
 344                                  false, false, false, 0);
 345       // Store it to the final location.  Remember the store.
 346       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 347                                   ST->getPointerInfo().getWithOffset(Offset),
 348                                     ST->isVolatile(), ST->isNonTemporal(),
 349                                     MinAlign(ST->getAlignment(), Offset)));
 350       // Increment the pointers.
 351       Offset += RegBytes;
 352       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 353                              Increment);
 354       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 355     }
 356
 357     // The last store may be partial.  Do a truncating store.  On big-endian
 358     // machines this requires an extending load from the stack slot to ensure
 359     // that the bits are in the right place.
 360     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 361                                   8 * (StoredBytes - Offset));
 362
 363     // Load from the stack slot.
 364     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 365                                   MachinePointerInfo(),
 366                                   MemVT, false, false, false, 0);
 367
 368     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 369                                        ST->getPointerInfo()
 370                                          .getWithOffset(Offset),
 371                                        MemVT, ST->isVolatile(),
 372                                        ST->isNonTemporal(),
 373                                        MinAlign(ST->getAlignment(), Offset),
 374                                        ST->getAAInfo()));
 375     // The order of the stores doesn't matter - say it with a TokenFactor.
 376     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 377     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 378     return;
 379   }
 380   assert(ST->getMemoryVT().isInteger() &&
 381          !ST->getMemoryVT().isVector() &&
 382          "Unaligned store of unknown type.");
 383   // Get the half-size VT
 384   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 385   int NumBits = NewStoredVT.getSizeInBits();
 386   int IncrementSize = NumBits / 8;
 387
 388   // Divide the stored value in two parts.
 389   SDValue ShiftAmount =
 390       DAG.getConstant(NumBits, dl, TLI.getShiftAmountTy(Val.getValueType(),
 391                                                         DAG.getDataLayout()));
 392   SDValue Lo = Val;
 393   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 394
 395   // Store the two parts
 396   SDValue Store1, Store2;
 397   Store1 = DAG.getTruncStore(Chain, dl,
 398                              DAG.getDataLayout().isLittleEndian() ? Lo : Hi,
 399                              Ptr, ST->getPointerInfo(), NewStoredVT,
 400                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 401
 402   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 403                     DAG.getConstant(IncrementSize, dl,
 404                                     TLI.getPointerTy(DAG.getDataLayout(), AS)));
 405   Alignment = MinAlign(Alignment, IncrementSize);
 406   Store2 = DAG.getTruncStore(
 407       Chain, dl, DAG.getDataLayout().isLittleEndian() ? Hi : Lo, Ptr,
 408       ST->getPointerInfo().getWithOffset(IncrementSize), NewStoredVT,
 409       ST->isVolatile(), ST->isNonTemporal(), Alignment, ST->getAAInfo());
 410
 411   SDValue Result =
 412     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 413   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 414 }
 415
 416 /// Expands an unaligned load to 2 half-size loads.
 417 static void
 418 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 419                     const TargetLowering &TLI,
 420                     SDValue &ValResult, SDValue &ChainResult) {
 421   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 422          "unaligned indexed loads not implemented!");
 423   SDValue Chain = LD->getChain();
 424   SDValue Ptr = LD->getBasePtr();
 425   EVT VT = LD->getValueType(0);
 426   EVT LoadedVT = LD->getMemoryVT();
 427   SDLoc dl(LD);
 428   if (VT.isFloatingPoint() || VT.isVector()) {
 429     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 430     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 431       // Expand to a (misaligned) integer load of the same size,
 432       // then bitconvert to floating point or vector.
 433       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 434                                     LD->getMemOperand());
 435       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 436       if (LoadedVT != VT)
 437         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 438                              ISD::ANY_EXTEND, dl, VT, Result);
 439
 440       ValResult = Result;
 441       ChainResult = newLoad.getValue(1);
 442       return;
 443     }
 444
 445     // Copy the value to a (aligned) stack slot using (unaligned) integer
 446     // loads and stores, then do a (aligned) load from the stack slot.
 447     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 448     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 449     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 450     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 451
 452     // Make sure the stack slot is also aligned for the register type.
 453     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 454
 455     SDValue Increment =
 456         DAG.getConstant(RegBytes, dl, TLI.getPointerTy(DAG.getDataLayout()));
 457     SmallVector<SDValue, 8> Stores;
 458     SDValue StackPtr = StackBase;
 459     unsigned Offset = 0;
 460
 461     // Do all but one copies using the full register width.
 462     for (unsigned i = 1; i < NumRegs; i++) {
 463       // Load one integer register's worth from the original location.
 464       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 465                                  LD->getPointerInfo().getWithOffset(Offset),
 466                                  LD->isVolatile(), LD->isNonTemporal(),
 467                                  LD->isInvariant(),
 468                                  MinAlign(LD->getAlignment(), Offset),
 469                                  LD->getAAInfo());
 470       // Follow the load with a store to the stack slot.  Remember the store.
 471       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 472                                     MachinePointerInfo(), false, false, 0));
 473       // Increment the pointers.
 474       Offset += RegBytes;
 475       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 476       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 477                              Increment);
 478     }
 479
 480     // The last copy may be partial.  Do an extending load.
 481     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 482                                   8 * (LoadedBytes - Offset));
 483     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 484                                   LD->getPointerInfo().getWithOffset(Offset),
 485                                   MemVT, LD->isVolatile(),
 486                                   LD->isNonTemporal(),
 487                                   LD->isInvariant(),
 488                                   MinAlign(LD->getAlignment(), Offset),
 489                                   LD->getAAInfo());
 490     // Follow the load with a store to the stack slot.  Remember the store.
 491     // On big-endian machines this requires a truncating store to ensure
 492     // that the bits end up in the right place.
 493     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 494                                        MachinePointerInfo(), MemVT,
 495                                        false, false, 0));
 496
 497     // The order of the stores doesn't matter - say it with a TokenFactor.
 498     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 499
 500     // Finally, perform the original load only redirected to the stack slot.
 501     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 502                           MachinePointerInfo(), LoadedVT, false,false, false,
 503                           0);
 504
 505     // Callers expect a MERGE_VALUES node.
 506     ValResult = Load;
 507     ChainResult = TF;
 508     return;
 509   }
 510   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 511          "Unaligned load of unsupported type.");
 512
 513   // Compute the new VT that is half the size of the old one.  This is an
 514   // integer MVT.
 515   unsigned NumBits = LoadedVT.getSizeInBits();
 516   EVT NewLoadedVT;
 517   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 518   NumBits >>= 1;
 519
 520   unsigned Alignment = LD->getAlignment();
 521   unsigned IncrementSize = NumBits / 8;
 522   ISD::LoadExtType HiExtType = LD->getExtensionType();
 523
 524   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 525   if (HiExtType == ISD::NON_EXTLOAD)
 526     HiExtType = ISD::ZEXTLOAD;
 527
 528   // Load the value in two parts
 529   SDValue Lo, Hi;
 530   if (DAG.getDataLayout().isLittleEndian()) {
 531     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 532                         NewLoadedVT, LD->isVolatile(),
 533                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 534                         LD->getAAInfo());
 535     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 536                       DAG.getConstant(IncrementSize, dl, Ptr.getValueType()));
 537     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 538                         LD->getPointerInfo().getWithOffset(IncrementSize),
 539                         NewLoadedVT, LD->isVolatile(),
 540                         LD->isNonTemporal(),LD->isInvariant(),
 541                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 542   } else {
 543     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 544                         NewLoadedVT, LD->isVolatile(),
 545                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 546                         LD->getAAInfo());
 547     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 548                       DAG.getConstant(IncrementSize, dl, Ptr.getValueType()));
 549     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 550                         LD->getPointerInfo().getWithOffset(IncrementSize),
 551                         NewLoadedVT, LD->isVolatile(),
 552                         LD->isNonTemporal(), LD->isInvariant(),
 553                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 554   }
 555
 556   // aggregate the two parts
 557   SDValue ShiftAmount =
 558       DAG.getConstant(NumBits, dl, TLI.getShiftAmountTy(Hi.getValueType(),
 559                                                         DAG.getDataLayout()));
 560   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 561   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 562
 563   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 564                              Hi.getValue(1));
 565
 566   ValResult = Result;
 567   ChainResult = TF;
 568 }
 569
 570 /// Some target cannot handle a variable insertion index for the
 571 /// INSERT_VECTOR_ELT instruction.  In this case, it
 572 /// is necessary to spill the vector being inserted into to memory, perform
 573 /// the insert there, and then read the result back.
 574 SDValue SelectionDAGLegalize::
 575 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 576                                SDLoc dl) {
 577   SDValue Tmp1 = Vec;
 578   SDValue Tmp2 = Val;
 579   SDValue Tmp3 = Idx;
 580
 581   // If the target doesn't support this, we have to spill the input vector
 582   // to a temporary stack slot, update the element, then reload it.  This is
 583   // badness.  We could also load the value into a vector register (either
 584   // with a "move to register" or "extload into register" instruction, then
 585   // permute it into place, if the idx is a constant and if the idx is
 586   // supported by the target.
 587   EVT VT    = Tmp1.getValueType();
 588   EVT EltVT = VT.getVectorElementType();
 589   EVT IdxVT = Tmp3.getValueType();
 590   EVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
 591   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 592
 593   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 594
 595   // Store the vector.
 596   SDValue Ch = DAG.getStore(
 597       DAG.getEntryNode(), dl, Tmp1, StackPtr,
 598       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI), false,
 599       false, 0);
 600
 601   // Truncate or zero extend offset to target pointer type.
 602   Tmp3 = DAG.getZExtOrTrunc(Tmp3, dl, PtrVT);
 603   // Add the offset to the index.
 604   unsigned EltSize = EltVT.getSizeInBits()/8;
 605   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,
 606                      DAG.getConstant(EltSize, dl, IdxVT));
 607   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 608   // Store the scalar value.
 609   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 610                          false, false, 0);
 611   // Load the updated vector.
 612   return DAG.getLoad(VT, dl, Ch, StackPtr, MachinePointerInfo::getFixedStack(
 613                                                DAG.getMachineFunction(), SPFI),
 614                      false, false, false, 0);
 615 }
 616
 617
 618 SDValue SelectionDAGLegalize::
 619 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 620   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 621     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 622     // match the element type of the vector being created, except for
 623     // integers in which case the inserted value can be over width.
 624     EVT EltVT = Vec.getValueType().getVectorElementType();
 625     if (Val.getValueType() == EltVT ||
 626         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 627       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 628                                   Vec.getValueType(), Val);
 629
 630       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 631       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 632       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 633       // elt 0 of the RHS.
 634       SmallVector<int, 8> ShufOps;
 635       for (unsigned i = 0; i != NumElts; ++i)
 636         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 637
 638       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 639                                   &ShufOps[0]);
 640     }
 641   }
 642   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 643 }
 644
 645 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 646   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 647   // FIXME: We shouldn't do this for TargetConstantFP's.
 648   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 649   // to phase ordering between legalized code and the dag combiner.  This
 650   // probably means that we need to integrate dag combiner and legalizer
 651   // together.
 652   // We generally can't do this one for long doubles.
 653   SDValue Chain = ST->getChain();
 654   SDValue Ptr = ST->getBasePtr();
 655   unsigned Alignment = ST->getAlignment();
 656   bool isVolatile = ST->isVolatile();
 657   bool isNonTemporal = ST->isNonTemporal();
 658   AAMDNodes AAInfo = ST->getAAInfo();
 659   SDLoc dl(ST);
 660   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 661     if (CFP->getValueType(0) == MVT::f32 &&
 662         TLI.isTypeLegal(MVT::i32)) {
 663       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 664                                       bitcastToAPInt().zextOrTrunc(32),
 665                                     SDLoc(CFP), MVT::i32);
 666       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 667                           isVolatile, isNonTemporal, Alignment, AAInfo);
 668     }
 669
 670     if (CFP->getValueType(0) == MVT::f64) {
 671       // If this target supports 64-bit registers, do a single 64-bit store.
 672       if (TLI.isTypeLegal(MVT::i64)) {
 673         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 674                                       zextOrTrunc(64), SDLoc(CFP), MVT::i64);
 675         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 676                             isVolatile, isNonTemporal, Alignment, AAInfo);
 677       }
 678
 679       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 680         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 681         // stores.  If the target supports neither 32- nor 64-bits, this
 682         // xform is certainly not worth it.
 683         const APInt &IntVal = CFP->getValueAPF().bitcastToAPInt();
 684         SDValue Lo = DAG.getConstant(IntVal.trunc(32), dl, MVT::i32);
 685         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), dl, MVT::i32);
 686         if (DAG.getDataLayout().isBigEndian())
 687           std::swap(Lo, Hi);
 688
 689         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 690                           isNonTemporal, Alignment, AAInfo);
 691         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 692                           DAG.getConstant(4, dl, Ptr.getValueType()));
 693         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 694                           ST->getPointerInfo().getWithOffset(4),
 695                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 696                           AAInfo);
 697
 698         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 699       }
 700     }
 701   }
 702   return SDValue(nullptr, 0);
 703 }
 704
 705 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 706     StoreSDNode *ST = cast<StoreSDNode>(Node);
 707     SDValue Chain = ST->getChain();
 708     SDValue Ptr = ST->getBasePtr();
 709     SDLoc dl(Node);
 710
 711     unsigned Alignment = ST->getAlignment();
 712     bool isVolatile = ST->isVolatile();
 713     bool isNonTemporal = ST->isNonTemporal();
 714     AAMDNodes AAInfo = ST->getAAInfo();
 715
 716     if (!ST->isTruncatingStore()) {
 717       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 718         ReplaceNode(ST, OptStore);
 719         return;
 720       }
 721
 722       {
 723         SDValue Value = ST->getValue();
 724         MVT VT = Value.getSimpleValueType();
 725         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 726         default: llvm_unreachable("This action is not supported yet!");
 727         case TargetLowering::Legal: {
 728           // If this is an unaligned store and the target doesn't support it,
 729           // expand it.
 730           EVT MemVT = ST->getMemoryVT();
 731           unsigned AS = ST->getAddressSpace();
 732           unsigned Align = ST->getAlignment();
 733           const DataLayout &DL = DAG.getDataLayout();
 734           if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 735             ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 736           break;
 737         }
 738         case TargetLowering::Custom: {
 739           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 740           if (Res && Res != SDValue(Node, 0))
 741             ReplaceNode(SDValue(Node, 0), Res);
 742           return;
 743         }
 744         case TargetLowering::Promote: {
 745           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 746           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 747                  "Can only promote stores to same size type");
 748           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 749           SDValue Result =
 750             DAG.getStore(Chain, dl, Value, Ptr,
 751                          ST->getPointerInfo(), isVolatile,
 752                          isNonTemporal, Alignment, AAInfo);
 753           ReplaceNode(SDValue(Node, 0), Result);
 754           break;
 755         }
 756         }
 757         return;
 758       }
 759     } else {
 760       SDValue Value = ST->getValue();
 761
 762       EVT StVT = ST->getMemoryVT();
 763       unsigned StWidth = StVT.getSizeInBits();
 764       auto &DL = DAG.getDataLayout();
 765
 766       if (StWidth != StVT.getStoreSizeInBits()) {
 767         // Promote to a byte-sized store with upper bits zero if not
 768         // storing an integral number of bytes.  For example, promote
 769         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 770         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 771                                     StVT.getStoreSizeInBits());
 772         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 773         SDValue Result =
 774           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 775                             NVT, isVolatile, isNonTemporal, Alignment, AAInfo);
 776         ReplaceNode(SDValue(Node, 0), Result);
 777       } else if (StWidth & (StWidth - 1)) {
 778         // If not storing a power-of-2 number of bits, expand as two stores.
 779         assert(!StVT.isVector() && "Unsupported truncstore!");
 780         unsigned RoundWidth = 1 << Log2_32(StWidth);
 781         assert(RoundWidth < StWidth);
 782         unsigned ExtraWidth = StWidth - RoundWidth;
 783         assert(ExtraWidth < RoundWidth);
 784         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 785                "Store size not an integral number of bytes!");
 786         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 787         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 788         SDValue Lo, Hi;
 789         unsigned IncrementSize;
 790
 791         if (DL.isLittleEndian()) {
 792           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 793           // Store the bottom RoundWidth bits.
 794           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 795                                  RoundVT,
 796                                  isVolatile, isNonTemporal, Alignment,
 797                                  AAInfo);
 798
 799           // Store the remaining ExtraWidth bits.
 800           IncrementSize = RoundWidth / 8;
 801           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 802                             DAG.getConstant(IncrementSize, dl,
 803                                             Ptr.getValueType()));
 804           Hi = DAG.getNode(
 805               ISD::SRL, dl, Value.getValueType(), Value,
 806               DAG.getConstant(RoundWidth, dl,
 807                               TLI.getShiftAmountTy(Value.getValueType(), DL)));
 808           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 809                              ST->getPointerInfo().getWithOffset(IncrementSize),
 810                                  ExtraVT, isVolatile, isNonTemporal,
 811                                  MinAlign(Alignment, IncrementSize), AAInfo);
 812         } else {
 813           // Big endian - avoid unaligned stores.
 814           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 815           // Store the top RoundWidth bits.
 816           Hi = DAG.getNode(
 817               ISD::SRL, dl, Value.getValueType(), Value,
 818               DAG.getConstant(ExtraWidth, dl,
 819                               TLI.getShiftAmountTy(Value.getValueType(), DL)));
 820           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 821                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 822                                  AAInfo);
 823
 824           // Store the remaining ExtraWidth bits.
 825           IncrementSize = RoundWidth / 8;
 826           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 827                             DAG.getConstant(IncrementSize, dl,
 828                                             Ptr.getValueType()));
 829           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 830                               ST->getPointerInfo().getWithOffset(IncrementSize),
 831                                  ExtraVT, isVolatile, isNonTemporal,
 832                                  MinAlign(Alignment, IncrementSize), AAInfo);
 833         }
 834
 835         // The order of the stores doesn't matter.
 836         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 837         ReplaceNode(SDValue(Node, 0), Result);
 838       } else {
 839         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 840                                         StVT.getSimpleVT())) {
 841         default: llvm_unreachable("This action is not supported yet!");
 842         case TargetLowering::Legal: {
 843           EVT MemVT = ST->getMemoryVT();
 844           unsigned AS = ST->getAddressSpace();
 845           unsigned Align = ST->getAlignment();
 846           // If this is an unaligned store and the target doesn't support it,
 847           // expand it.
 848           if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 849             ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 850           break;
 851         }
 852         case TargetLowering::Custom: {
 853           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 854           if (Res && Res != SDValue(Node, 0))
 855             ReplaceNode(SDValue(Node, 0), Res);
 856           return;
 857         }
 858         case TargetLowering::Expand:
 859           assert(!StVT.isVector() &&
 860                  "Vector Stores are handled in LegalizeVectorOps");
 861
 862           // TRUNCSTORE:i16 i32 -> STORE i16
 863           assert(TLI.isTypeLegal(StVT) &&
 864                  "Do not know how to expand this store!");
 865           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 866           SDValue Result =
 867             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 868                          isVolatile, isNonTemporal, Alignment, AAInfo);
 869           ReplaceNode(SDValue(Node, 0), Result);
 870           break;
 871         }
 872       }
 873     }
 874 }
 875
 876 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 877   LoadSDNode *LD = cast<LoadSDNode>(Node);
 878   SDValue Chain = LD->getChain();  // The chain.
 879   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 880   SDValue Value;                   // The value returned by the load op.
 881   SDLoc dl(Node);
 882
 883   ISD::LoadExtType ExtType = LD->getExtensionType();
 884   if (ExtType == ISD::NON_EXTLOAD) {
 885     MVT VT = Node->getSimpleValueType(0);
 886     SDValue RVal = SDValue(Node, 0);
 887     SDValue RChain = SDValue(Node, 1);
 888
 889     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 890     default: llvm_unreachable("This action is not supported yet!");
 891     case TargetLowering::Legal: {
 892       EVT MemVT = LD->getMemoryVT();
 893       unsigned AS = LD->getAddressSpace();
 894       unsigned Align = LD->getAlignment();
 895       const DataLayout &DL = DAG.getDataLayout();
 896       // If this is an unaligned load and the target doesn't support it,
 897       // expand it.
 898       if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 899         ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 900       break;
 901     }
 902     case TargetLowering::Custom: {
 903       SDValue Res = TLI.LowerOperation(RVal, DAG);
 904       if (Res.getNode()) {
 905         RVal = Res;
 906         RChain = Res.getValue(1);
 907       }
 908       break;
 909     }
 910     case TargetLowering::Promote: {
 911       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 912       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 913              "Can only promote loads to same size type");
 914
 915       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 916       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 917       RChain = Res.getValue(1);
 918       break;
 919     }
 920     }
 921     if (RChain.getNode() != Node) {
 922       assert(RVal.getNode() != Node && "Load must be completely replaced");
 923       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 924       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 925       if (UpdatedNodes) {
 926         UpdatedNodes->insert(RVal.getNode());
 927         UpdatedNodes->insert(RChain.getNode());
 928       }
 929       ReplacedNode(Node);
 930     }
 931     return;
 932   }
 933
 934   EVT SrcVT = LD->getMemoryVT();
 935   unsigned SrcWidth = SrcVT.getSizeInBits();
 936   unsigned Alignment = LD->getAlignment();
 937   bool isVolatile = LD->isVolatile();
 938   bool isNonTemporal = LD->isNonTemporal();
 939   bool isInvariant = LD->isInvariant();
 940   AAMDNodes AAInfo = LD->getAAInfo();
 941
 942   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 943       // Some targets pretend to have an i1 loading operation, and actually
 944       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 945       // bits are guaranteed to be zero; it helps the optimizers understand
 946       // that these bits are zero.  It is also useful for EXTLOAD, since it
 947       // tells the optimizers that those bits are undefined.  It would be
 948       // nice to have an effective generic way of getting these benefits...
 949       // Until such a way is found, don't insist on promoting i1 here.
 950       (SrcVT != MVT::i1 ||
 951        TLI.getLoadExtAction(ExtType, Node->getValueType(0), MVT::i1) ==
 952          TargetLowering::Promote)) {
 953     // Promote to a byte-sized load if not loading an integral number of
 954     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 955     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 956     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 957     SDValue Ch;
 958
 959     // The extra bits are guaranteed to be zero, since we stored them that
 960     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 961
 962     ISD::LoadExtType NewExtType =
 963       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 964
 965     SDValue Result =
 966       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 967                      Chain, Ptr, LD->getPointerInfo(),
 968                      NVT, isVolatile, isNonTemporal, isInvariant, Alignment,
 969                      AAInfo);
 970
 971     Ch = Result.getValue(1); // The chain.
 972
 973     if (ExtType == ISD::SEXTLOAD)
 974       // Having the top bits zero doesn't help when sign extending.
 975       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 976                            Result.getValueType(),
 977                            Result, DAG.getValueType(SrcVT));
 978     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 979       // All the top bits are guaranteed to be zero - inform the optimizers.
 980       Result = DAG.getNode(ISD::AssertZext, dl,
 981                            Result.getValueType(), Result,
 982                            DAG.getValueType(SrcVT));
 983
 984     Value = Result;
 985     Chain = Ch;
 986   } else if (SrcWidth & (SrcWidth - 1)) {
 987     // If not loading a power-of-2 number of bits, expand as two loads.
 988     assert(!SrcVT.isVector() && "Unsupported extload!");
 989     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 990     assert(RoundWidth < SrcWidth);
 991     unsigned ExtraWidth = SrcWidth - RoundWidth;
 992     assert(ExtraWidth < RoundWidth);
 993     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 994            "Load size not an integral number of bytes!");
 995     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 996     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 997     SDValue Lo, Hi, Ch;
 998     unsigned IncrementSize;
 999     auto &DL = DAG.getDataLayout();
1000
1001     if (DL.isLittleEndian()) {
1002       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
1003       // Load the bottom RoundWidth bits.
1004       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1005                           Chain, Ptr,
1006                           LD->getPointerInfo(), RoundVT, isVolatile,
1007                           isNonTemporal, isInvariant, Alignment, AAInfo);
1008
1009       // Load the remaining ExtraWidth bits.
1010       IncrementSize = RoundWidth / 8;
1011       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1012                          DAG.getConstant(IncrementSize, dl,
1013                                          Ptr.getValueType()));
1014       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1015                           LD->getPointerInfo().getWithOffset(IncrementSize),
1016                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1017                           MinAlign(Alignment, IncrementSize), AAInfo);
1018
1019       // Build a factor node to remember that this load is independent of
1020       // the other one.
1021       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1022                        Hi.getValue(1));
1023
1024       // Move the top bits to the right place.
1025       Hi = DAG.getNode(
1026           ISD::SHL, dl, Hi.getValueType(), Hi,
1027           DAG.getConstant(RoundWidth, dl,
1028                           TLI.getShiftAmountTy(Hi.getValueType(), DL)));
1029
1030       // Join the hi and lo parts.
1031       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1032     } else {
1033       // Big endian - avoid unaligned loads.
1034       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1035       // Load the top RoundWidth bits.
1036       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1037                           LD->getPointerInfo(), RoundVT, isVolatile,
1038                           isNonTemporal, isInvariant, Alignment, AAInfo);
1039
1040       // Load the remaining ExtraWidth bits.
1041       IncrementSize = RoundWidth / 8;
1042       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1043                          DAG.getConstant(IncrementSize, dl,
1044                                          Ptr.getValueType()));
1045       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1046                           dl, Node->getValueType(0), Chain, Ptr,
1047                           LD->getPointerInfo().getWithOffset(IncrementSize),
1048                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1049                           MinAlign(Alignment, IncrementSize), AAInfo);
1050
1051       // Build a factor node to remember that this load is independent of
1052       // the other one.
1053       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1054                        Hi.getValue(1));
1055
1056       // Move the top bits to the right place.
1057       Hi = DAG.getNode(
1058           ISD::SHL, dl, Hi.getValueType(), Hi,
1059           DAG.getConstant(ExtraWidth, dl,
1060                           TLI.getShiftAmountTy(Hi.getValueType(), DL)));
1061
1062       // Join the hi and lo parts.
1063       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1064     }
1065
1066     Chain = Ch;
1067   } else {
1068     bool isCustom = false;
1069     switch (TLI.getLoadExtAction(ExtType, Node->getValueType(0),
1070                                  SrcVT.getSimpleVT())) {
1071     default: llvm_unreachable("This action is not supported yet!");
1072     case TargetLowering::Custom:
1073       isCustom = true;
1074       // FALLTHROUGH
1075     case TargetLowering::Legal: {
1076       Value = SDValue(Node, 0);
1077       Chain = SDValue(Node, 1);
1078
1079       if (isCustom) {
1080         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1081         if (Res.getNode()) {
1082           Value = Res;
1083           Chain = Res.getValue(1);
1084         }
1085       } else {
1086         // If this is an unaligned load and the target doesn't support it,
1087         // expand it.
1088         EVT MemVT = LD->getMemoryVT();
1089         unsigned AS = LD->getAddressSpace();
1090         unsigned Align = LD->getAlignment();
1091         const DataLayout &DL = DAG.getDataLayout();
1092         if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
1093           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, Value, Chain);
1094       }
1095       break;
1096     }
1097     case TargetLowering::Expand:
1098       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, Node->getValueType(0), SrcVT)) {
1099         // If the source type is not legal, see if there is a legal extload to
1100         // an intermediate type that we can then extend further.
1101         EVT LoadVT = TLI.getRegisterType(SrcVT.getSimpleVT());
1102         if (TLI.isTypeLegal(SrcVT) || // Same as SrcVT == LoadVT?
1103             TLI.isLoadExtLegal(ExtType, LoadVT, SrcVT)) {
1104           // If we are loading a legal type, this is a non-extload followed by a
1105           // full extend.
1106           ISD::LoadExtType MidExtType =
1107               (LoadVT == SrcVT) ? ISD::NON_EXTLOAD : ExtType;
1108
1109           SDValue Load = DAG.getExtLoad(MidExtType, dl, LoadVT, Chain, Ptr,
1110                                         SrcVT, LD->getMemOperand());
1111           unsigned ExtendOp =
1112               ISD::getExtForLoadExtType(SrcVT.isFloatingPoint(), ExtType);
1113           Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1114           Chain = Load.getValue(1);
1115           break;
1116         }
1117       }
1118
1119       assert(!SrcVT.isVector() &&
1120              "Vector Loads are handled in LegalizeVectorOps");
1121
1122       // FIXME: This does not work for vectors on most targets.  Sign-
1123       // and zero-extend operations are currently folded into extending
1124       // loads, whether they are legal or not, and then we end up here
1125       // without any support for legalizing them.
1126       assert(ExtType != ISD::EXTLOAD &&
1127              "EXTLOAD should always be supported!");
1128       // Turn the unsupported load into an EXTLOAD followed by an
1129       // explicit zero/sign extend inreg.
1130       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1131                                       Node->getValueType(0),
1132                                       Chain, Ptr, SrcVT,
1133                                       LD->getMemOperand());
1134       SDValue ValRes;
1135       if (ExtType == ISD::SEXTLOAD)
1136         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1137                              Result.getValueType(),
1138                              Result, DAG.getValueType(SrcVT));
1139       else
1140         ValRes = DAG.getZeroExtendInReg(Result, dl, SrcVT.getScalarType());
1141       Value = ValRes;
1142       Chain = Result.getValue(1);
1143       break;
1144     }
1145   }
1146
1147   // Since loads produce two values, make sure to remember that we legalized
1148   // both of them.
1149   if (Chain.getNode() != Node) {
1150     assert(Value.getNode() != Node && "Load must be completely replaced");
1151     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1152     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1153     if (UpdatedNodes) {
1154       UpdatedNodes->insert(Value.getNode());
1155       UpdatedNodes->insert(Chain.getNode());
1156     }
1157     ReplacedNode(Node);
1158   }
1159 }
1160
1161 /// Return a legal replacement for the given operation, with all legal operands.
1162 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1163   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1164
1165   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1166     return;
1167
1168 #ifndef NDEBUG
1169   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1170     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1171              TargetLowering::TypeLegal &&
1172            "Unexpected illegal type!");
1173
1174   for (const SDValue &Op : Node->op_values())
1175     assert((TLI.getTypeAction(*DAG.getContext(),
1176                               Op.getValueType()) == TargetLowering::TypeLegal ||
1177                               Op.getOpcode() == ISD::TargetConstant) &&
1178                               "Unexpected illegal type!");
1179 #endif
1180
1181   // Figure out the correct action; the way to query this varies by opcode
1182   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1183   bool SimpleFinishLegalizing = true;
1184   switch (Node->getOpcode()) {
1185   case ISD::INTRINSIC_W_CHAIN:
1186   case ISD::INTRINSIC_WO_CHAIN:
1187   case ISD::INTRINSIC_VOID:
1188   case ISD::STACKSAVE:
1189     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1190     break;
1191   case ISD::VAARG:
1192     Action = TLI.getOperationAction(Node->getOpcode(),
1193                                     Node->getValueType(0));
1194     if (Action != TargetLowering::Promote)
1195       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1196     break;
1197   case ISD::FP_TO_FP16:
1198   case ISD::SINT_TO_FP:
1199   case ISD::UINT_TO_FP:
1200   case ISD::EXTRACT_VECTOR_ELT:
1201     Action = TLI.getOperationAction(Node->getOpcode(),
1202                                     Node->getOperand(0).getValueType());
1203     break;
1204   case ISD::FP_ROUND_INREG:
1205   case ISD::SIGN_EXTEND_INREG: {
1206     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1207     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1208     break;
1209   }
1210   case ISD::ATOMIC_STORE: {
1211     Action = TLI.getOperationAction(Node->getOpcode(),
1212                                     Node->getOperand(2).getValueType());
1213     break;
1214   }
1215   case ISD::SELECT_CC:
1216   case ISD::SETCC:
1217   case ISD::BR_CC: {
1218     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1219                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1220     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1221     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1222     ISD::CondCode CCCode =
1223         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1224     Action = TLI.getCondCodeAction(CCCode, OpVT);
1225     if (Action == TargetLowering::Legal) {
1226       if (Node->getOpcode() == ISD::SELECT_CC)
1227         Action = TLI.getOperationAction(Node->getOpcode(),
1228                                         Node->getValueType(0));
1229       else
1230         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1231     }
1232     break;
1233   }
1234   case ISD::LOAD:
1235   case ISD::STORE:
1236     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1237     // STORE expects the unlegalized operand in some cases.
1238     SimpleFinishLegalizing = false;
1239     break;
1240   case ISD::CALLSEQ_START:
1241   case ISD::CALLSEQ_END:
1242     // FIXME: This shouldn't be necessary.  These nodes have special properties
1243     // dealing with the recursive nature of legalization.  Removing this
1244     // special case should be done as part of making LegalizeDAG non-recursive.
1245     SimpleFinishLegalizing = false;
1246     break;
1247   case ISD::EXTRACT_ELEMENT:
1248   case ISD::FLT_ROUNDS_:
1249   case ISD::FPOWI:
1250   case ISD::MERGE_VALUES:
1251   case ISD::EH_RETURN:
1252   case ISD::FRAME_TO_ARGS_OFFSET:
1253   case ISD::EH_SJLJ_SETJMP:
1254   case ISD::EH_SJLJ_LONGJMP:
1255   case ISD::EH_SJLJ_SETUP_DISPATCH:
1256     // These operations lie about being legal: when they claim to be legal,
1257     // they should actually be expanded.
1258     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1259     if (Action == TargetLowering::Legal)
1260       Action = TargetLowering::Expand;
1261     break;
1262   case ISD::INIT_TRAMPOLINE:
1263   case ISD::ADJUST_TRAMPOLINE:
1264   case ISD::FRAMEADDR:
1265   case ISD::RETURNADDR:
1266     // These operations lie about being legal: when they claim to be legal,
1267     // they should actually be custom-lowered.
1268     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1269     if (Action == TargetLowering::Legal)
1270       Action = TargetLowering::Custom;
1271     break;
1272   case ISD::READCYCLECOUNTER:
1273     // READCYCLECOUNTER returns an i64, even if type legalization might have
1274     // expanded that to several smaller types.
1275     Action = TLI.getOperationAction(Node->getOpcode(), MVT::i64);
1276     break;
1277   case ISD::READ_REGISTER:
1278   case ISD::WRITE_REGISTER:
1279     // Named register is legal in the DAG, but blocked by register name
1280     // selection if not implemented by target (to chose the correct register)
1281     // They'll be converted to Copy(To/From)Reg.
1282     Action = TargetLowering::Legal;
1283     break;
1284   case ISD::DEBUGTRAP:
1285     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1286     if (Action == TargetLowering::Expand) {
1287       // replace ISD::DEBUGTRAP with ISD::TRAP
1288       SDValue NewVal;
1289       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1290                            Node->getOperand(0));
1291       ReplaceNode(Node, NewVal.getNode());
1292       LegalizeOp(NewVal.getNode());
1293       return;
1294     }
1295     break;
1296
1297   default:
1298     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1299       Action = TargetLowering::Legal;
1300     } else {
1301       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1302     }
1303     break;
1304   }
1305
1306   if (SimpleFinishLegalizing) {
1307     SDNode *NewNode = Node;
1308     switch (Node->getOpcode()) {
1309     default: break;
1310     case ISD::SHL:
1311     case ISD::SRL:
1312     case ISD::SRA:
1313     case ISD::ROTL:
1314     case ISD::ROTR:
1315       // Legalizing shifts/rotates requires adjusting the shift amount
1316       // to the appropriate width.
1317       if (!Node->getOperand(1).getValueType().isVector()) {
1318         SDValue SAO =
1319           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1320                                     Node->getOperand(1));
1321         HandleSDNode Handle(SAO);
1322         LegalizeOp(SAO.getNode());
1323         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1324                                          Handle.getValue());
1325       }
1326       break;
1327     case ISD::SRL_PARTS:
1328     case ISD::SRA_PARTS:
1329     case ISD::SHL_PARTS:
1330       // Legalizing shifts/rotates requires adjusting the shift amount
1331       // to the appropriate width.
1332       if (!Node->getOperand(2).getValueType().isVector()) {
1333         SDValue SAO =
1334           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1335                                     Node->getOperand(2));
1336         HandleSDNode Handle(SAO);
1337         LegalizeOp(SAO.getNode());
1338         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1339                                          Node->getOperand(1),
1340                                          Handle.getValue());
1341       }
1342       break;
1343     }
1344
1345     if (NewNode != Node) {
1346       ReplaceNode(Node, NewNode);
1347       Node = NewNode;
1348     }
1349     switch (Action) {
1350     case TargetLowering::Legal:
1351       return;
1352     case TargetLowering::Custom: {
1353       // FIXME: The handling for custom lowering with multiple results is
1354       // a complete mess.
1355       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1356       if (Res.getNode()) {
1357         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1358           return;
1359
1360         if (Node->getNumValues() == 1) {
1361           // We can just directly replace this node with the lowered value.
1362           ReplaceNode(SDValue(Node, 0), Res);
1363           return;
1364         }
1365
1366         SmallVector<SDValue, 8> ResultVals;
1367         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1368           ResultVals.push_back(Res.getValue(i));
1369         ReplaceNode(Node, ResultVals.data());
1370         return;
1371       }
1372     }
1373       // FALL THROUGH
1374     case TargetLowering::Expand:
1375       ExpandNode(Node);
1376       return;
1377     case TargetLowering::Promote:
1378       PromoteNode(Node);
1379       return;
1380     }
1381   }
1382
1383   switch (Node->getOpcode()) {
1384   default:
1385 #ifndef NDEBUG
1386     dbgs() << "NODE: ";
1387     Node->dump( &DAG);
1388     dbgs() << "\n";
1389 #endif
1390     llvm_unreachable("Do not know how to legalize this operator!");
1391
1392   case ISD::CALLSEQ_START:
1393   case ISD::CALLSEQ_END:
1394     break;
1395   case ISD::LOAD: {
1396     return LegalizeLoadOps(Node);
1397   }
1398   case ISD::STORE: {
1399     return LegalizeStoreOps(Node);
1400   }
1401   }
1402 }
1403
1404 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1405   SDValue Vec = Op.getOperand(0);
1406   SDValue Idx = Op.getOperand(1);
1407   SDLoc dl(Op);
1408
1409   // Before we generate a new store to a temporary stack slot, see if there is
1410   // already one that we can use. There often is because when we scalarize
1411   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1412   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1413   // the vector. If all are expanded here, we don't want one store per vector
1414   // element.
1415   SDValue StackPtr, Ch;
1416   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1417        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1418     SDNode *User = *UI;
1419     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1420       if (ST->isIndexed() || ST->isTruncatingStore() ||
1421           ST->getValue() != Vec)
1422         continue;
1423
1424       // Make sure that nothing else could have stored into the destination of
1425       // this store.
1426       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1427         continue;
1428
1429       StackPtr = ST->getBasePtr();
1430       Ch = SDValue(ST, 0);
1431       break;
1432     }
1433   }
1434
1435   if (!Ch.getNode()) {
1436     // Store the value to a temporary stack slot, then LOAD the returned part.
1437     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1438     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1439                       MachinePointerInfo(), false, false, 0);
1440   }
1441
1442   // Add the offset to the index.
1443   unsigned EltSize =
1444       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1445   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1446                     DAG.getConstant(EltSize, SDLoc(Vec), Idx.getValueType()));
1447
1448   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy(DAG.getDataLayout()));
1449   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1450
1451   SDValue NewLoad;
1452
1453   if (Op.getValueType().isVector())
1454     NewLoad = DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,
1455                           MachinePointerInfo(), false, false, false, 0);
1456   else
1457     NewLoad = DAG.getExtLoad(
1458         ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr, MachinePointerInfo(),
1459         Vec.getValueType().getVectorElementType(), false, false, false, 0);
1460
1461   // Replace the chain going out of the store, by the one out of the load.
1462   DAG.ReplaceAllUsesOfValueWith(Ch, SDValue(NewLoad.getNode(), 1));
1463
1464   // We introduced a cycle though, so update the loads operands, making sure
1465   // to use the original store's chain as an incoming chain.
1466   SmallVector<SDValue, 6> NewLoadOperands(NewLoad->op_begin(),
1467                                           NewLoad->op_end());
1468   NewLoadOperands[0] = Ch;
1469   NewLoad =
1470       SDValue(DAG.UpdateNodeOperands(NewLoad.getNode(), NewLoadOperands), 0);
1471   return NewLoad;
1472 }
1473
1474 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1475   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1476
1477   SDValue Vec  = Op.getOperand(0);
1478   SDValue Part = Op.getOperand(1);
1479   SDValue Idx  = Op.getOperand(2);
1480   SDLoc dl(Op);
1481
1482   // Store the value to a temporary stack slot, then LOAD the returned part.
1483
1484   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1485   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1486   MachinePointerInfo PtrInfo =
1487       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
1488
1489   // First store the whole vector.
1490   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1491                             false, false, 0);
1492
1493   // Then store the inserted part.
1494
1495   // Add the offset to the index.
1496   unsigned EltSize =
1497       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1498
1499   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1500                     DAG.getConstant(EltSize, SDLoc(Vec), Idx.getValueType()));
1501   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy(DAG.getDataLayout()));
1502
1503   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1504                                     StackPtr);
1505
1506   // Store the subvector.
1507   Ch = DAG.getStore(Ch, dl, Part, SubStackPtr,
1508                     MachinePointerInfo(), false, false, 0);
1509
1510   // Finally, load the updated vector.
1511   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1512                      false, false, false, 0);
1513 }
1514
1515 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1516   // We can't handle this case efficiently.  Allocate a sufficiently
1517   // aligned object on the stack, store each element into it, then load
1518   // the result as a vector.
1519   // Create the stack frame object.
1520   EVT VT = Node->getValueType(0);
1521   EVT EltVT = VT.getVectorElementType();
1522   SDLoc dl(Node);
1523   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1524   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1525   MachinePointerInfo PtrInfo =
1526       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
1527
1528   // Emit a store of each element to the stack slot.
1529   SmallVector<SDValue, 8> Stores;
1530   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1531   // Store (in the right endianness) the elements to memory.
1532   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1533     // Ignore undef elements.
1534     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1535
1536     unsigned Offset = TypeByteSize*i;
1537
1538     SDValue Idx = DAG.getConstant(Offset, dl, FIPtr.getValueType());
1539     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1540
1541     // If the destination vector element type is narrower than the source
1542     // element type, only store the bits necessary.
1543     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1544       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1545                                          Node->getOperand(i), Idx,
1546                                          PtrInfo.getWithOffset(Offset),
1547                                          EltVT, false, false, 0));
1548     } else
1549       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1550                                     Node->getOperand(i), Idx,
1551                                     PtrInfo.getWithOffset(Offset),
1552                                     false, false, 0));
1553   }
1554
1555   SDValue StoreChain;
1556   if (!Stores.empty())    // Not all undef elements?
1557     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1558   else
1559     StoreChain = DAG.getEntryNode();
1560
1561   // Result is a load from the stack slot.
1562   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1563                      false, false, false, 0);
1564 }
1565
1566 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1567   SDLoc dl(Node);
1568   SDValue Tmp1 = Node->getOperand(0);
1569   SDValue Tmp2 = Node->getOperand(1);
1570
1571   // Get the sign bit of the RHS.  First obtain a value that has the same
1572   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1573   SDValue SignBit;
1574   EVT FloatVT = Tmp2.getValueType();
1575   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1576   if (TLI.isTypeLegal(IVT)) {
1577     // Convert to an integer with the same sign bit.
1578     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1579   } else {
1580     auto &DL = DAG.getDataLayout();
1581     // Store the float to memory, then load the sign part out as an integer.
1582     MVT LoadTy = TLI.getPointerTy(DL);
1583     // First create a temporary that is aligned for both the load and store.
1584     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1585     // Then store the float to it.
1586     SDValue Ch =
1587       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1588                    false, false, 0);
1589     if (DL.isBigEndian()) {
1590       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1591       // Load out a legal integer with the same sign bit as the float.
1592       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1593                             false, false, false, 0);
1594     } else { // Little endian
1595       SDValue LoadPtr = StackPtr;
1596       // The float may be wider than the integer we are going to load.  Advance
1597       // the pointer so that the loaded integer will contain the sign bit.
1598       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1599       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1600       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1601                            DAG.getConstant(ByteOffset, dl,
1602                                            LoadPtr.getValueType()));
1603       // Load a legal integer containing the sign bit.
1604       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1605                             false, false, false, 0);
1606       // Move the sign bit to the top bit of the loaded integer.
1607       unsigned BitShift = LoadTy.getSizeInBits() -
1608         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1609       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1610       if (BitShift)
1611         SignBit = DAG.getNode(
1612             ISD::SHL, dl, LoadTy, SignBit,
1613             DAG.getConstant(BitShift, dl,
1614                             TLI.getShiftAmountTy(SignBit.getValueType(), DL)));
1615     }
1616   }
1617   // Now get the sign bit proper, by seeing whether the value is negative.
1618   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1619                          SignBit,
1620                          DAG.getConstant(0, dl, SignBit.getValueType()),
1621                          ISD::SETLT);
1622   // Get the absolute value of the result.
1623   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1624   // Select between the nabs and abs value based on the sign bit of
1625   // the input.
1626   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1627                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1628                       AbsVal);
1629 }
1630
1631 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1632                                            SmallVectorImpl<SDValue> &Results) {
1633   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1634   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1635           " not tell us which reg is the stack pointer!");
1636   SDLoc dl(Node);
1637   EVT VT = Node->getValueType(0);
1638   SDValue Tmp1 = SDValue(Node, 0);
1639   SDValue Tmp2 = SDValue(Node, 1);
1640   SDValue Tmp3 = Node->getOperand(2);
1641   SDValue Chain = Tmp1.getOperand(0);
1642
1643   // Chain the dynamic stack allocation so that it doesn't modify the stack
1644   // pointer when other instructions are using the stack.
1645   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
1646
1647   SDValue Size  = Tmp2.getOperand(1);
1648   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1649   Chain = SP.getValue(1);
1650   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1651   unsigned StackAlign =
1652       DAG.getSubtarget().getFrameLowering()->getStackAlignment();
1653   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1654   if (Align > StackAlign)
1655     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1656                        DAG.getConstant(-(uint64_t)Align, dl, VT));
1657   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1658
1659   Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
1660                             DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
1661
1662   Results.push_back(Tmp1);
1663   Results.push_back(Tmp2);
1664 }
1665
1666 /// Legalize a SETCC with given LHS and RHS and condition code CC on the current
1667 /// target.
1668 ///
1669 /// If the SETCC has been legalized using AND / OR, then the legalized node
1670 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1671 /// will be set to false.
1672 ///
1673 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1674 /// then the values of LHS and RHS will be swapped, CC will be set to the
1675 /// new condition, and NeedInvert will be set to false.
1676 ///
1677 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1678 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1679 /// will be set to true. The caller must invert the result of the SETCC with
1680 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1681 /// of a true/false result.
1682 ///
1683 /// \returns true if the SetCC has been legalized, false if it hasn't.
1684 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1685                                                  SDValue &LHS, SDValue &RHS,
1686                                                  SDValue &CC,
1687                                                  bool &NeedInvert,
1688                                                  SDLoc dl) {
1689   MVT OpVT = LHS.getSimpleValueType();
1690   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1691   NeedInvert = false;
1692   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1693   default: llvm_unreachable("Unknown condition code action!");
1694   case TargetLowering::Legal:
1695     // Nothing to do.
1696     break;
1697   case TargetLowering::Expand: {
1698     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1699     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1700       std::swap(LHS, RHS);
1701       CC = DAG.getCondCode(InvCC);
1702       return true;
1703     }
1704     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1705     unsigned Opc = 0;
1706     switch (CCCode) {
1707     default: llvm_unreachable("Don't know how to expand this condition!");
1708     case ISD::SETO:
1709         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1710             == TargetLowering::Legal
1711             && "If SETO is expanded, SETOEQ must be legal!");
1712         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1713     case ISD::SETUO:
1714         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1715             == TargetLowering::Legal
1716             && "If SETUO is expanded, SETUNE must be legal!");
1717         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1718     case ISD::SETOEQ:
1719     case ISD::SETOGT:
1720     case ISD::SETOGE:
1721     case ISD::SETOLT:
1722     case ISD::SETOLE:
1723     case ISD::SETONE:
1724     case ISD::SETUEQ:
1725     case ISD::SETUNE:
1726     case ISD::SETUGT:
1727     case ISD::SETUGE:
1728     case ISD::SETULT:
1729     case ISD::SETULE:
1730         // If we are floating point, assign and break, otherwise fall through.
1731         if (!OpVT.isInteger()) {
1732           // We can use the 4th bit to tell if we are the unordered
1733           // or ordered version of the opcode.
1734           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1735           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1736           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1737           break;
1738         }
1739         // Fallthrough if we are unsigned integer.
1740     case ISD::SETLE:
1741     case ISD::SETGT:
1742     case ISD::SETGE:
1743     case ISD::SETLT:
1744       // We only support using the inverted operation, which is computed above
1745       // and not a different manner of supporting expanding these cases.
1746       llvm_unreachable("Don't know how to expand this condition!");
1747     case ISD::SETNE:
1748     case ISD::SETEQ:
1749       // Try inverting the result of the inverse condition.
1750       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1751       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1752         CC = DAG.getCondCode(InvCC);
1753         NeedInvert = true;
1754         return true;
1755       }
1756       // If inverting the condition didn't work then we have no means to expand
1757       // the condition.
1758       llvm_unreachable("Don't know how to expand this condition!");
1759     }
1760
1761     SDValue SetCC1, SetCC2;
1762     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1763       // If we aren't the ordered or unorder operation,
1764       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1765       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1766       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1767     } else {
1768       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1769       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1770       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1771     }
1772     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1773     RHS = SDValue();
1774     CC  = SDValue();
1775     return true;
1776   }
1777   }
1778   return false;
1779 }
1780
1781 /// Emit a store/load combination to the stack.  This stores
1782 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1783 /// a load from the stack slot to DestVT, extending it if needed.
1784 /// The resultant code need not be legal.
1785 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1786                                                EVT SlotVT,
1787                                                EVT DestVT,
1788                                                SDLoc dl) {
1789   // Create the stack frame object.
1790   unsigned SrcAlign = DAG.getDataLayout().getPrefTypeAlignment(
1791       SrcOp.getValueType().getTypeForEVT(*DAG.getContext()));
1792   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1793
1794   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1795   int SPFI = StackPtrFI->getIndex();
1796   MachinePointerInfo PtrInfo =
1797       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI);
1798
1799   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1800   unsigned SlotSize = SlotVT.getSizeInBits();
1801   unsigned DestSize = DestVT.getSizeInBits();
1802   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1803   unsigned DestAlign = DAG.getDataLayout().getPrefTypeAlignment(DestType);
1804
1805   // Emit a store to the stack slot.  Use a truncstore if the input value is
1806   // later than DestVT.
1807   SDValue Store;
1808
1809   if (SrcSize > SlotSize)
1810     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1811                               PtrInfo, SlotVT, false, false, SrcAlign);
1812   else {
1813     assert(SrcSize == SlotSize && "Invalid store");
1814     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1815                          PtrInfo, false, false, SrcAlign);
1816   }
1817
1818   // Result is a load from the stack slot.
1819   if (SlotSize == DestSize)
1820     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1821                        false, false, false, DestAlign);
1822
1823   assert(SlotSize < DestSize && "Unknown extension!");
1824   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1825                         PtrInfo, SlotVT, false, false, false, DestAlign);
1826 }
1827
1828 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1829   SDLoc dl(Node);
1830   // Create a vector sized/aligned stack slot, store the value to element #0,
1831   // then load the whole vector back out.
1832   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1833
1834   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1835   int SPFI = StackPtrFI->getIndex();
1836
1837   SDValue Ch = DAG.getTruncStore(
1838       DAG.getEntryNode(), dl, Node->getOperand(0), StackPtr,
1839       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI),
1840       Node->getValueType(0).getVectorElementType(), false, false, 0);
1841   return DAG.getLoad(
1842       Node->getValueType(0), dl, Ch, StackPtr,
1843       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI), false,
1844       false, false, 0);
1845 }
1846
1847 static bool
1848 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1849                      const TargetLowering &TLI, SDValue &Res) {
1850   unsigned NumElems = Node->getNumOperands();
1851   SDLoc dl(Node);
1852   EVT VT = Node->getValueType(0);
1853
1854   // Try to group the scalars into pairs, shuffle the pairs together, then
1855   // shuffle the pairs of pairs together, etc. until the vector has
1856   // been built. This will work only if all of the necessary shuffle masks
1857   // are legal.
1858
1859   // We do this in two phases; first to check the legality of the shuffles,
1860   // and next, assuming that all shuffles are legal, to create the new nodes.
1861   for (int Phase = 0; Phase < 2; ++Phase) {
1862     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1863                                                                NewIntermedVals;
1864     for (unsigned i = 0; i < NumElems; ++i) {
1865       SDValue V = Node->getOperand(i);
1866       if (V.getOpcode() == ISD::UNDEF)
1867         continue;
1868
1869       SDValue Vec;
1870       if (Phase)
1871         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1872       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1873     }
1874
1875     while (IntermedVals.size() > 2) {
1876       NewIntermedVals.clear();
1877       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1878         // This vector and the next vector are shuffled together (simply to
1879         // append the one to the other).
1880         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1881
1882         SmallVector<int, 16> FinalIndices;
1883         FinalIndices.reserve(IntermedVals[i].second.size() +
1884                              IntermedVals[i+1].second.size());
1885
1886         int k = 0;
1887         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1888              ++j, ++k) {
1889           ShuffleVec[k] = j;
1890           FinalIndices.push_back(IntermedVals[i].second[j]);
1891         }
1892         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1893              ++j, ++k) {
1894           ShuffleVec[k] = NumElems + j;
1895           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1896         }
1897
1898         SDValue Shuffle;
1899         if (Phase)
1900           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1901                                          IntermedVals[i+1].first,
1902                                          ShuffleVec.data());
1903         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1904           return false;
1905         NewIntermedVals.push_back(
1906             std::make_pair(Shuffle, std::move(FinalIndices)));
1907       }
1908
1909       // If we had an odd number of defined values, then append the last
1910       // element to the array of new vectors.
1911       if ((IntermedVals.size() & 1) != 0)
1912         NewIntermedVals.push_back(IntermedVals.back());
1913
1914       IntermedVals.swap(NewIntermedVals);
1915     }
1916
1917     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1918            "Invalid number of intermediate vectors");
1919     SDValue Vec1 = IntermedVals[0].first;
1920     SDValue Vec2;
1921     if (IntermedVals.size() > 1)
1922       Vec2 = IntermedVals[1].first;
1923     else if (Phase)
1924       Vec2 = DAG.getUNDEF(VT);
1925
1926     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1927     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1928       ShuffleVec[IntermedVals[0].second[i]] = i;
1929     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1930       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1931
1932     if (Phase)
1933       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1934     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1935       return false;
1936   }
1937
1938   return true;
1939 }
1940
1941 /// Expand a BUILD_VECTOR node on targets that don't
1942 /// support the operation, but do support the resultant vector type.
1943 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1944   unsigned NumElems = Node->getNumOperands();
1945   SDValue Value1, Value2;
1946   SDLoc dl(Node);
1947   EVT VT = Node->getValueType(0);
1948   EVT OpVT = Node->getOperand(0).getValueType();
1949   EVT EltVT = VT.getVectorElementType();
1950
1951   // If the only non-undef value is the low element, turn this into a
1952   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1953   bool isOnlyLowElement = true;
1954   bool MoreThanTwoValues = false;
1955   bool isConstant = true;
1956   for (unsigned i = 0; i < NumElems; ++i) {
1957     SDValue V = Node->getOperand(i);
1958     if (V.getOpcode() == ISD::UNDEF)
1959       continue;
1960     if (i > 0)
1961       isOnlyLowElement = false;
1962     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1963       isConstant = false;
1964
1965     if (!Value1.getNode()) {
1966       Value1 = V;
1967     } else if (!Value2.getNode()) {
1968       if (V != Value1)
1969         Value2 = V;
1970     } else if (V != Value1 && V != Value2) {
1971       MoreThanTwoValues = true;
1972     }
1973   }
1974
1975   if (!Value1.getNode())
1976     return DAG.getUNDEF(VT);
1977
1978   if (isOnlyLowElement)
1979     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1980
1981   // If all elements are constants, create a load from the constant pool.
1982   if (isConstant) {
1983     SmallVector<Constant*, 16> CV;
1984     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1985       if (ConstantFPSDNode *V =
1986           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1987         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1988       } else if (ConstantSDNode *V =
1989                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1990         if (OpVT==EltVT)
1991           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1992         else {
1993           // If OpVT and EltVT don't match, EltVT is not legal and the
1994           // element values have been promoted/truncated earlier.  Undo this;
1995           // we don't want a v16i8 to become a v16i32 for example.
1996           const ConstantInt *CI = V->getConstantIntValue();
1997           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1998                                         CI->getZExtValue()));
1999         }
2000       } else {
2001         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
2002         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
2003         CV.push_back(UndefValue::get(OpNTy));
2004       }
2005     }
2006     Constant *CP = ConstantVector::get(CV);
2007     SDValue CPIdx =
2008         DAG.getConstantPool(CP, TLI.getPointerTy(DAG.getDataLayout()));
2009     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2010     return DAG.getLoad(
2011         VT, dl, DAG.getEntryNode(), CPIdx,
2012         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2013         false, false, Alignment);
2014   }
2015
2016   SmallSet<SDValue, 16> DefinedValues;
2017   for (unsigned i = 0; i < NumElems; ++i) {
2018     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
2019       continue;
2020     DefinedValues.insert(Node->getOperand(i));
2021   }
2022
2023   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
2024     if (!MoreThanTwoValues) {
2025       SmallVector<int, 8> ShuffleVec(NumElems, -1);
2026       for (unsigned i = 0; i < NumElems; ++i) {
2027         SDValue V = Node->getOperand(i);
2028         if (V.getOpcode() == ISD::UNDEF)
2029           continue;
2030         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2031       }
2032       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2033         // Get the splatted value into the low element of a vector register.
2034         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2035         SDValue Vec2;
2036         if (Value2.getNode())
2037           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2038         else
2039           Vec2 = DAG.getUNDEF(VT);
2040
2041         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2042         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2043       }
2044     } else {
2045       SDValue Res;
2046       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2047         return Res;
2048     }
2049   }
2050
2051   // Otherwise, we can't handle this case efficiently.
2052   return ExpandVectorBuildThroughStack(Node);
2053 }
2054
2055 // Expand a node into a call to a libcall.  If the result value
2056 // does not fit into a register, return the lo part and set the hi part to the
2057 // by-reg argument.  If it does fit into a single register, return the result
2058 // and leave the Hi part unset.
2059 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2060                                             bool isSigned) {
2061   TargetLowering::ArgListTy Args;
2062   TargetLowering::ArgListEntry Entry;
2063   for (const SDValue &Op : Node->op_values()) {
2064     EVT ArgVT = Op.getValueType();
2065     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2066     Entry.Node = Op;
2067     Entry.Ty = ArgTy;
2068     Entry.isSExt = isSigned;
2069     Entry.isZExt = !isSigned;
2070     Args.push_back(Entry);
2071   }
2072   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2073                                          TLI.getPointerTy(DAG.getDataLayout()));
2074
2075   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2076
2077   // By default, the input chain to this libcall is the entry node of the
2078   // function. If the libcall is going to be emitted as a tail call then
2079   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2080   // node which is being folded has a non-entry input chain.
2081   SDValue InChain = DAG.getEntryNode();
2082
2083   // isTailCall may be true since the callee does not reference caller stack
2084   // frame. Check if it's in the right position.
2085   SDValue TCChain = InChain;
2086   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2087   if (isTailCall)
2088     InChain = TCChain;
2089
2090   TargetLowering::CallLoweringInfo CLI(DAG);
2091   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2092     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2093     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2094
2095   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2096
2097   if (!CallInfo.second.getNode())
2098     // It's a tailcall, return the chain (which is the DAG root).
2099     return DAG.getRoot();
2100
2101   return CallInfo.first;
2102 }
2103
2104 /// Generate a libcall taking the given operands as arguments
2105 /// and returning a result of type RetVT.
2106 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2107                                             const SDValue *Ops, unsigned NumOps,
2108                                             bool isSigned, SDLoc dl) {
2109   TargetLowering::ArgListTy Args;
2110   Args.reserve(NumOps);
2111
2112   TargetLowering::ArgListEntry Entry;
2113   for (unsigned i = 0; i != NumOps; ++i) {
2114     Entry.Node = Ops[i];
2115     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2116     Entry.isSExt = isSigned;
2117     Entry.isZExt = !isSigned;
2118     Args.push_back(Entry);
2119   }
2120   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2121                                          TLI.getPointerTy(DAG.getDataLayout()));
2122
2123   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2124
2125   TargetLowering::CallLoweringInfo CLI(DAG);
2126   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2127     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2128     .setSExtResult(isSigned).setZExtResult(!isSigned);
2129
2130   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2131
2132   return CallInfo.first;
2133 }
2134
2135 // Expand a node into a call to a libcall. Similar to
2136 // ExpandLibCall except that the first operand is the in-chain.
2137 std::pair<SDValue, SDValue>
2138 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2139                                          SDNode *Node,
2140                                          bool isSigned) {
2141   SDValue InChain = Node->getOperand(0);
2142
2143   TargetLowering::ArgListTy Args;
2144   TargetLowering::ArgListEntry Entry;
2145   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2146     EVT ArgVT = Node->getOperand(i).getValueType();
2147     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2148     Entry.Node = Node->getOperand(i);
2149     Entry.Ty = ArgTy;
2150     Entry.isSExt = isSigned;
2151     Entry.isZExt = !isSigned;
2152     Args.push_back(Entry);
2153   }
2154   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2155                                          TLI.getPointerTy(DAG.getDataLayout()));
2156
2157   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2158
2159   TargetLowering::CallLoweringInfo CLI(DAG);
2160   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2161     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2162     .setSExtResult(isSigned).setZExtResult(!isSigned);
2163
2164   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2165
2166   return CallInfo;
2167 }
2168
2169 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2170                                               RTLIB::Libcall Call_F32,
2171                                               RTLIB::Libcall Call_F64,
2172                                               RTLIB::Libcall Call_F80,
2173                                               RTLIB::Libcall Call_F128,
2174                                               RTLIB::Libcall Call_PPCF128) {
2175   RTLIB::Libcall LC;
2176   switch (Node->getSimpleValueType(0).SimpleTy) {
2177   default: llvm_unreachable("Unexpected request for libcall!");
2178   case MVT::f32: LC = Call_F32; break;
2179   case MVT::f64: LC = Call_F64; break;
2180   case MVT::f80: LC = Call_F80; break;
2181   case MVT::f128: LC = Call_F128; break;
2182   case MVT::ppcf128: LC = Call_PPCF128; break;
2183   }
2184   return ExpandLibCall(LC, Node, false);
2185 }
2186
2187 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2188                                                RTLIB::Libcall Call_I8,
2189                                                RTLIB::Libcall Call_I16,
2190                                                RTLIB::Libcall Call_I32,
2191                                                RTLIB::Libcall Call_I64,
2192                                                RTLIB::Libcall Call_I128) {
2193   RTLIB::Libcall LC;
2194   switch (Node->getSimpleValueType(0).SimpleTy) {
2195   default: llvm_unreachable("Unexpected request for libcall!");
2196   case MVT::i8:   LC = Call_I8; break;
2197   case MVT::i16:  LC = Call_I16; break;
2198   case MVT::i32:  LC = Call_I32; break;
2199   case MVT::i64:  LC = Call_I64; break;
2200   case MVT::i128: LC = Call_I128; break;
2201   }
2202   return ExpandLibCall(LC, Node, isSigned);
2203 }
2204
2205 /// Return true if divmod libcall is available.
2206 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2207                                      const TargetLowering &TLI) {
2208   RTLIB::Libcall LC;
2209   switch (Node->getSimpleValueType(0).SimpleTy) {
2210   default: llvm_unreachable("Unexpected request for libcall!");
2211   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2212   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2213   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2214   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2215   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2216   }
2217
2218   return TLI.getLibcallName(LC) != nullptr;
2219 }
2220
2221 /// Only issue divrem libcall if both quotient and remainder are needed.
2222 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2223   // The other use might have been replaced with a divrem already.
2224   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2225   unsigned OtherOpcode = 0;
2226   if (isSigned)
2227     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2228   else
2229     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2230
2231   SDValue Op0 = Node->getOperand(0);
2232   SDValue Op1 = Node->getOperand(1);
2233   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2234          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2235     SDNode *User = *UI;
2236     if (User == Node)
2237       continue;
2238     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2239         User->getOperand(0) == Op0 &&
2240         User->getOperand(1) == Op1)
2241       return true;
2242   }
2243   return false;
2244 }
2245
2246 /// Issue libcalls to __{u}divmod to compute div / rem pairs.
2247 void
2248 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2249                                           SmallVectorImpl<SDValue> &Results) {
2250   unsigned Opcode = Node->getOpcode();
2251   bool isSigned = Opcode == ISD::SDIVREM;
2252
2253   RTLIB::Libcall LC;
2254   switch (Node->getSimpleValueType(0).SimpleTy) {
2255   default: llvm_unreachable("Unexpected request for libcall!");
2256   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2257   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2258   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2259   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2260   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2261   }
2262
2263   // The input chain to this libcall is the entry node of the function.
2264   // Legalizing the call will automatically add the previous call to the
2265   // dependence.
2266   SDValue InChain = DAG.getEntryNode();
2267
2268   EVT RetVT = Node->getValueType(0);
2269   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2270
2271   TargetLowering::ArgListTy Args;
2272   TargetLowering::ArgListEntry Entry;
2273   for (const SDValue &Op : Node->op_values()) {
2274     EVT ArgVT = Op.getValueType();
2275     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2276     Entry.Node = Op;
2277     Entry.Ty = ArgTy;
2278     Entry.isSExt = isSigned;
2279     Entry.isZExt = !isSigned;
2280     Args.push_back(Entry);
2281   }
2282
2283   // Also pass the return address of the remainder.
2284   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2285   Entry.Node = FIPtr;
2286   Entry.Ty = RetTy->getPointerTo();
2287   Entry.isSExt = isSigned;
2288   Entry.isZExt = !isSigned;
2289   Args.push_back(Entry);
2290
2291   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2292                                          TLI.getPointerTy(DAG.getDataLayout()));
2293
2294   SDLoc dl(Node);
2295   TargetLowering::CallLoweringInfo CLI(DAG);
2296   CLI.setDebugLoc(dl).setChain(InChain)
2297     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2298     .setSExtResult(isSigned).setZExtResult(!isSigned);
2299
2300   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2301
2302   // Remainder is loaded back from the stack frame.
2303   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2304                             MachinePointerInfo(), false, false, false, 0);
2305   Results.push_back(CallInfo.first);
2306   Results.push_back(Rem);
2307 }
2308
2309 /// Return true if sincos libcall is available.
2310 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2311   RTLIB::Libcall LC;
2312   switch (Node->getSimpleValueType(0).SimpleTy) {
2313   default: llvm_unreachable("Unexpected request for libcall!");
2314   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2315   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2316   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2317   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2318   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2319   }
2320   return TLI.getLibcallName(LC) != nullptr;
2321 }
2322
2323 /// Return true if sincos libcall is available and can be used to combine sin
2324 /// and cos.
2325 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2326                                     const TargetMachine &TM) {
2327   if (!isSinCosLibcallAvailable(Node, TLI))
2328     return false;
2329   // GNU sin/cos functions set errno while sincos does not. Therefore
2330   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2331   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2332   if (isGNU && !TM.Options.UnsafeFPMath)
2333     return false;
2334   return true;
2335 }
2336
2337 /// Only issue sincos libcall if both sin and cos are needed.
2338 static bool useSinCos(SDNode *Node) {
2339   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2340     ? ISD::FCOS : ISD::FSIN;
2341
2342   SDValue Op0 = Node->getOperand(0);
2343   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2344        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2345     SDNode *User = *UI;
2346     if (User == Node)
2347       continue;
2348     // The other user might have been turned into sincos already.
2349     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2350       return true;
2351   }
2352   return false;
2353 }
2354
2355 /// Issue libcalls to sincos to compute sin / cos pairs.
2356 void
2357 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2358                                           SmallVectorImpl<SDValue> &Results) {
2359   RTLIB::Libcall LC;
2360   switch (Node->getSimpleValueType(0).SimpleTy) {
2361   default: llvm_unreachable("Unexpected request for libcall!");
2362   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2363   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2364   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2365   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2366   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2367   }
2368
2369   // The input chain to this libcall is the entry node of the function.
2370   // Legalizing the call will automatically add the previous call to the
2371   // dependence.
2372   SDValue InChain = DAG.getEntryNode();
2373
2374   EVT RetVT = Node->getValueType(0);
2375   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2376
2377   TargetLowering::ArgListTy Args;
2378   TargetLowering::ArgListEntry Entry;
2379
2380   // Pass the argument.
2381   Entry.Node = Node->getOperand(0);
2382   Entry.Ty = RetTy;
2383   Entry.isSExt = false;
2384   Entry.isZExt = false;
2385   Args.push_back(Entry);
2386
2387   // Pass the return address of sin.
2388   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2389   Entry.Node = SinPtr;
2390   Entry.Ty = RetTy->getPointerTo();
2391   Entry.isSExt = false;
2392   Entry.isZExt = false;
2393   Args.push_back(Entry);
2394
2395   // Also pass the return address of the cos.
2396   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2397   Entry.Node = CosPtr;
2398   Entry.Ty = RetTy->getPointerTo();
2399   Entry.isSExt = false;
2400   Entry.isZExt = false;
2401   Args.push_back(Entry);
2402
2403   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2404                                          TLI.getPointerTy(DAG.getDataLayout()));
2405
2406   SDLoc dl(Node);
2407   TargetLowering::CallLoweringInfo CLI(DAG);
2408   CLI.setDebugLoc(dl).setChain(InChain)
2409     .setCallee(TLI.getLibcallCallingConv(LC),
2410                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2411
2412   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2413
2414   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2415                                 MachinePointerInfo(), false, false, false, 0));
2416   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2417                                 MachinePointerInfo(), false, false, false, 0));
2418 }
2419
2420 /// This function is responsible for legalizing a
2421 /// INT_TO_FP operation of the specified operand when the target requests that
2422 /// we expand it.  At this point, we know that the result and operand types are
2423 /// legal for the target.
2424 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2425                                                    SDValue Op0,
2426                                                    EVT DestVT,
2427                                                    SDLoc dl) {
2428   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2429     // simple 32-bit [signed|unsigned] integer to float/double expansion
2430
2431     // Get the stack frame index of a 8 byte buffer.
2432     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2433
2434     // word offset constant for Hi/Lo address computation
2435     SDValue WordOff = DAG.getConstant(sizeof(int), dl,
2436                                       StackSlot.getValueType());
2437     // set up Hi and Lo (into buffer) address based on endian
2438     SDValue Hi = StackSlot;
2439     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2440                              StackSlot, WordOff);
2441     if (DAG.getDataLayout().isLittleEndian())
2442       std::swap(Hi, Lo);
2443
2444     // if signed map to unsigned space
2445     SDValue Op0Mapped;
2446     if (isSigned) {
2447       // constant used to invert sign bit (signed to unsigned mapping)
2448       SDValue SignBit = DAG.getConstant(0x80000000u, dl, MVT::i32);
2449       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2450     } else {
2451       Op0Mapped = Op0;
2452     }
2453     // store the lo of the constructed double - based on integer input
2454     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2455                                   Op0Mapped, Lo, MachinePointerInfo(),
2456                                   false, false, 0);
2457     // initial hi portion of constructed double
2458     SDValue InitialHi = DAG.getConstant(0x43300000u, dl, MVT::i32);
2459     // store the hi of the constructed double - biased exponent
2460     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2461                                   MachinePointerInfo(),
2462                                   false, false, 0);
2463     // load the constructed double
2464     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2465                                MachinePointerInfo(), false, false, false, 0);
2466     // FP constant to bias correct the final result
2467     SDValue Bias = DAG.getConstantFP(isSigned ?
2468                                      BitsToDouble(0x4330000080000000ULL) :
2469                                      BitsToDouble(0x4330000000000000ULL),
2470                                      dl, MVT::f64);
2471     // subtract the bias
2472     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2473     // final result
2474     SDValue Result;
2475     // handle final rounding
2476     if (DestVT == MVT::f64) {
2477       // do nothing
2478       Result = Sub;
2479     } else if (DestVT.bitsLT(MVT::f64)) {
2480       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2481                            DAG.getIntPtrConstant(0, dl));
2482     } else if (DestVT.bitsGT(MVT::f64)) {
2483       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2484     }
2485     return Result;
2486   }
2487   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2488   // Code below here assumes !isSigned without checking again.
2489
2490   // Implementation of unsigned i64 to f64 following the algorithm in
2491   // __floatundidf in compiler_rt. This implementation has the advantage
2492   // of performing rounding correctly, both in the default rounding mode
2493   // and in all alternate rounding modes.
2494   // TODO: Generalize this for use with other types.
2495   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2496     SDValue TwoP52 =
2497       DAG.getConstant(UINT64_C(0x4330000000000000), dl, MVT::i64);
2498     SDValue TwoP84PlusTwoP52 =
2499       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), dl,
2500                         MVT::f64);
2501     SDValue TwoP84 =
2502       DAG.getConstant(UINT64_C(0x4530000000000000), dl, MVT::i64);
2503
2504     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2505     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2506                              DAG.getConstant(32, dl, MVT::i64));
2507     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2508     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2509     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2510     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2511     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2512                                 TwoP84PlusTwoP52);
2513     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2514   }
2515
2516   // Implementation of unsigned i64 to f32.
2517   // TODO: Generalize this for use with other types.
2518   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2519     // For unsigned conversions, convert them to signed conversions using the
2520     // algorithm from the x86_64 __floatundidf in compiler_rt.
2521     if (!isSigned) {
2522       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2523
2524       SDValue ShiftConst = DAG.getConstant(
2525           1, dl, TLI.getShiftAmountTy(Op0.getValueType(), DAG.getDataLayout()));
2526       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2527       SDValue AndConst = DAG.getConstant(1, dl, MVT::i64);
2528       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2529       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2530
2531       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2532       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2533
2534       // TODO: This really should be implemented using a branch rather than a
2535       // select.  We happen to get lucky and machinesink does the right
2536       // thing most of the time.  This would be a good candidate for a
2537       //pseudo-op, or, even better, for whole-function isel.
2538       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2539         Op0, DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
2540       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2541     }
2542
2543     // Otherwise, implement the fully general conversion.
2544
2545     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2546          DAG.getConstant(UINT64_C(0xfffffffffffff800), dl, MVT::i64));
2547     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2548          DAG.getConstant(UINT64_C(0x800), dl, MVT::i64));
2549     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2550          DAG.getConstant(UINT64_C(0x7ff), dl, MVT::i64));
2551     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64), And2,
2552                               DAG.getConstant(UINT64_C(0), dl, MVT::i64),
2553                               ISD::SETNE);
2554     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2555     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64), Op0,
2556                               DAG.getConstant(UINT64_C(0x0020000000000000), dl,
2557                                               MVT::i64),
2558                               ISD::SETUGE);
2559     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2560     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType(), DAG.getDataLayout());
2561
2562     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2563                              DAG.getConstant(32, dl, SHVT));
2564     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2565     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2566     SDValue TwoP32 =
2567       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), dl,
2568                         MVT::f64);
2569     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2570     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2571     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2572     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2573     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2574                        DAG.getIntPtrConstant(0, dl));
2575   }
2576
2577   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2578
2579   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2580                                  Op0,
2581                                  DAG.getConstant(0, dl, Op0.getValueType()),
2582                                  ISD::SETLT);
2583   SDValue Zero = DAG.getIntPtrConstant(0, dl),
2584           Four = DAG.getIntPtrConstant(4, dl);
2585   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2586                                     SignSet, Four, Zero);
2587
2588   // If the sign bit of the integer is set, the large number will be treated
2589   // as a negative number.  To counteract this, the dynamic code adds an
2590   // offset depending on the data type.
2591   uint64_t FF;
2592   switch (Op0.getSimpleValueType().SimpleTy) {
2593   default: llvm_unreachable("Unsupported integer type!");
2594   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2595   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2596   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2597   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2598   }
2599   if (DAG.getDataLayout().isLittleEndian())
2600     FF <<= 32;
2601   Constant *FudgeFactor = ConstantInt::get(
2602                                        Type::getInt64Ty(*DAG.getContext()), FF);
2603
2604   SDValue CPIdx =
2605       DAG.getConstantPool(FudgeFactor, TLI.getPointerTy(DAG.getDataLayout()));
2606   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2607   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2608   Alignment = std::min(Alignment, 4u);
2609   SDValue FudgeInReg;
2610   if (DestVT == MVT::f32)
2611     FudgeInReg = DAG.getLoad(
2612         MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2613         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2614         false, false, Alignment);
2615   else {
2616     SDValue Load = DAG.getExtLoad(
2617         ISD::EXTLOAD, dl, DestVT, DAG.getEntryNode(), CPIdx,
2618         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
2619         false, false, false, Alignment);
2620     HandleSDNode Handle(Load);
2621     LegalizeOp(Load.getNode());
2622     FudgeInReg = Handle.getValue();
2623   }
2624
2625   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2626 }
2627
2628 /// This function is responsible for legalizing a
2629 /// *INT_TO_FP operation of the specified operand when the target requests that
2630 /// we promote it.  At this point, we know that the result and operand types are
2631 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2632 /// operation that takes a larger input.
2633 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2634                                                     EVT DestVT,
2635                                                     bool isSigned,
2636                                                     SDLoc dl) {
2637   // First step, figure out the appropriate *INT_TO_FP operation to use.
2638   EVT NewInTy = LegalOp.getValueType();
2639
2640   unsigned OpToUse = 0;
2641
2642   // Scan for the appropriate larger type to use.
2643   while (1) {
2644     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2645     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2646
2647     // If the target supports SINT_TO_FP of this type, use it.
2648     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2649       OpToUse = ISD::SINT_TO_FP;
2650       break;
2651     }
2652     if (isSigned) continue;
2653
2654     // If the target supports UINT_TO_FP of this type, use it.
2655     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2656       OpToUse = ISD::UINT_TO_FP;
2657       break;
2658     }
2659
2660     // Otherwise, try a larger type.
2661   }
2662
2663   // Okay, we found the operation and type to use.  Zero extend our input to the
2664   // desired type then run the operation on it.
2665   return DAG.getNode(OpToUse, dl, DestVT,
2666                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2667                                  dl, NewInTy, LegalOp));
2668 }
2669
2670 /// This function is responsible for legalizing a
2671 /// FP_TO_*INT operation of the specified operand when the target requests that
2672 /// we promote it.  At this point, we know that the result and operand types are
2673 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2674 /// operation that returns a larger result.
2675 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2676                                                     EVT DestVT,
2677                                                     bool isSigned,
2678                                                     SDLoc dl) {
2679   // First step, figure out the appropriate FP_TO*INT operation to use.
2680   EVT NewOutTy = DestVT;
2681
2682   unsigned OpToUse = 0;
2683
2684   // Scan for the appropriate larger type to use.
2685   while (1) {
2686     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2687     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2688
2689     // A larger signed type can hold all unsigned values of the requested type,
2690     // so using FP_TO_SINT is valid
2691     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2692       OpToUse = ISD::FP_TO_SINT;
2693       break;
2694     }
2695
2696     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2697     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2698       OpToUse = ISD::FP_TO_UINT;
2699       break;
2700     }
2701
2702     // Otherwise, try a larger type.
2703   }
2704
2705
2706   // Okay, we found the operation and type to use.
2707   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2708
2709   // Truncate the result of the extended FP_TO_*INT operation to the desired
2710   // size.
2711   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2712 }
2713
2714 /// Open code the operations for BSWAP of the specified operation.
2715 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2716   EVT VT = Op.getValueType();
2717   EVT SHVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2718   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2719   switch (VT.getSimpleVT().SimpleTy) {
2720   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2721   case MVT::i16:
2722     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2723     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2724     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2725   case MVT::i32:
2726     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2727     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2728     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2729     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2730     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3,
2731                        DAG.getConstant(0xFF0000, dl, VT));
2732     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, dl, VT));
2733     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2734     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2735     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2736   case MVT::i64:
2737     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, dl, SHVT));
2738     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, dl, SHVT));
2739     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2740     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2741     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2742     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2743     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, dl, SHVT));
2744     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, dl, SHVT));
2745     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7,
2746                        DAG.getConstant(255ULL<<48, dl, VT));
2747     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6,
2748                        DAG.getConstant(255ULL<<40, dl, VT));
2749     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5,
2750                        DAG.getConstant(255ULL<<32, dl, VT));
2751     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4,
2752                        DAG.getConstant(255ULL<<24, dl, VT));
2753     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3,
2754                        DAG.getConstant(255ULL<<16, dl, VT));
2755     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2,
2756                        DAG.getConstant(255ULL<<8 , dl, VT));
2757     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2758     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2759     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2760     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2761     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2762     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2763     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2764   }
2765 }
2766
2767 /// Expand the specified bitcount instruction into operations.
2768 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2769                                              SDLoc dl) {
2770   switch (Opc) {
2771   default: llvm_unreachable("Cannot expand this yet!");
2772   case ISD::CTPOP: {
2773     EVT VT = Op.getValueType();
2774     EVT ShVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2775     unsigned Len = VT.getSizeInBits();
2776
2777     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2778            "CTPOP not implemented for this type.");
2779
2780     // This is the "best" algorithm from
2781     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2782
2783     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)),
2784                                      dl, VT);
2785     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)),
2786                                      dl, VT);
2787     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)),
2788                                      dl, VT);
2789     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)),
2790                                      dl, VT);
2791
2792     // v = v - ((v >> 1) & 0x55555555...)
2793     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2794                      DAG.getNode(ISD::AND, dl, VT,
2795                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2796                                              DAG.getConstant(1, dl, ShVT)),
2797                                  Mask55));
2798     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2799     Op = DAG.getNode(ISD::ADD, dl, VT,
2800                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2801                      DAG.getNode(ISD::AND, dl, VT,
2802                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2803                                              DAG.getConstant(2, dl, ShVT)),
2804                                  Mask33));
2805     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2806     Op = DAG.getNode(ISD::AND, dl, VT,
2807                      DAG.getNode(ISD::ADD, dl, VT, Op,
2808                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2809                                              DAG.getConstant(4, dl, ShVT))),
2810                      Mask0F);
2811     // v = (v * 0x01010101...) >> (Len - 8)
2812     Op = DAG.getNode(ISD::SRL, dl, VT,
2813                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2814                      DAG.getConstant(Len - 8, dl, ShVT));
2815
2816     return Op;
2817   }
2818   case ISD::CTLZ_ZERO_UNDEF:
2819     // This trivially expands to CTLZ.
2820     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2821   case ISD::CTLZ: {
2822     // for now, we do this:
2823     // x = x | (x >> 1);
2824     // x = x | (x >> 2);
2825     // ...
2826     // x = x | (x >>16);
2827     // x = x | (x >>32); // for 64-bit input
2828     // return popcount(~x);
2829     //
2830     // Ref: "Hacker's Delight" by Henry Warren
2831     EVT VT = Op.getValueType();
2832     EVT ShVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2833     unsigned len = VT.getSizeInBits();
2834     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2835       SDValue Tmp3 = DAG.getConstant(1ULL << i, dl, ShVT);
2836       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2837                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2838     }
2839     Op = DAG.getNOT(dl, Op, VT);
2840     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2841   }
2842   case ISD::CTTZ_ZERO_UNDEF:
2843     // This trivially expands to CTTZ.
2844     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2845   case ISD::CTTZ: {
2846     // for now, we use: { return popcount(~x & (x - 1)); }
2847     // unless the target has ctlz but not ctpop, in which case we use:
2848     // { return 32 - nlz(~x & (x-1)); }
2849     // Ref: "Hacker's Delight" by Henry Warren
2850     EVT VT = Op.getValueType();
2851     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2852                                DAG.getNOT(dl, Op, VT),
2853                                DAG.getNode(ISD::SUB, dl, VT, Op,
2854                                            DAG.getConstant(1, dl, VT)));
2855     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2856     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2857         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2858       return DAG.getNode(ISD::SUB, dl, VT,
2859                          DAG.getConstant(VT.getSizeInBits(), dl, VT),
2860                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2861     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2862   }
2863   }
2864 }
2865
2866 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2867   unsigned Opc = Node->getOpcode();
2868   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2869   RTLIB::Libcall LC = RTLIB::getATOMIC(Opc, VT);
2870   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected atomic op or value type!");
2871
2872   return ExpandChainLibCall(LC, Node, false);
2873 }
2874
2875 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2876   SmallVector<SDValue, 8> Results;
2877   SDLoc dl(Node);
2878   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2879   bool NeedInvert;
2880   switch (Node->getOpcode()) {
2881   case ISD::CTPOP:
2882   case ISD::CTLZ:
2883   case ISD::CTLZ_ZERO_UNDEF:
2884   case ISD::CTTZ:
2885   case ISD::CTTZ_ZERO_UNDEF:
2886     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2887     Results.push_back(Tmp1);
2888     break;
2889   case ISD::BSWAP:
2890     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2891     break;
2892   case ISD::FRAMEADDR:
2893   case ISD::RETURNADDR:
2894   case ISD::FRAME_TO_ARGS_OFFSET:
2895     Results.push_back(DAG.getConstant(0, dl, Node->getValueType(0)));
2896     break;
2897   case ISD::FLT_ROUNDS_:
2898     Results.push_back(DAG.getConstant(1, dl, Node->getValueType(0)));
2899     break;
2900   case ISD::EH_RETURN:
2901   case ISD::EH_LABEL:
2902   case ISD::PREFETCH:
2903   case ISD::VAEND:
2904   case ISD::EH_SJLJ_LONGJMP:
2905     // If the target didn't expand these, there's nothing to do, so just
2906     // preserve the chain and be done.
2907     Results.push_back(Node->getOperand(0));
2908     break;
2909   case ISD::READCYCLECOUNTER:
2910     // If the target didn't expand this, just return 'zero' and preserve the
2911     // chain.
2912     Results.append(Node->getNumValues() - 1,
2913                    DAG.getConstant(0, dl, Node->getValueType(0)));
2914     Results.push_back(Node->getOperand(0));
2915     break;
2916   case ISD::EH_SJLJ_SETJMP:
2917     // If the target didn't expand this, just return 'zero' and preserve the
2918     // chain.
2919     Results.push_back(DAG.getConstant(0, dl, MVT::i32));
2920     Results.push_back(Node->getOperand(0));
2921     break;
2922   case ISD::ATOMIC_FENCE: {
2923     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2924     // FIXME: handle "fence singlethread" more efficiently.
2925     TargetLowering::ArgListTy Args;
2926
2927     TargetLowering::CallLoweringInfo CLI(DAG);
2928     CLI.setDebugLoc(dl)
2929         .setChain(Node->getOperand(0))
2930         .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
2931                    DAG.getExternalSymbol("__sync_synchronize",
2932                                          TLI.getPointerTy(DAG.getDataLayout())),
2933                    std::move(Args), 0);
2934
2935     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2936
2937     Results.push_back(CallResult.second);
2938     break;
2939   }
2940   case ISD::ATOMIC_LOAD: {
2941     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
2942     SDValue Zero = DAG.getConstant(0, dl, Node->getValueType(0));
2943     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
2944     SDValue Swap = DAG.getAtomicCmpSwap(
2945         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
2946         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
2947         cast<AtomicSDNode>(Node)->getMemOperand(),
2948         cast<AtomicSDNode>(Node)->getOrdering(),
2949         cast<AtomicSDNode>(Node)->getOrdering(),
2950         cast<AtomicSDNode>(Node)->getSynchScope());
2951     Results.push_back(Swap.getValue(0));
2952     Results.push_back(Swap.getValue(1));
2953     break;
2954   }
2955   case ISD::ATOMIC_STORE: {
2956     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
2957     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2958                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2959                                  Node->getOperand(0),
2960                                  Node->getOperand(1), Node->getOperand(2),
2961                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2962                                  cast<AtomicSDNode>(Node)->getOrdering(),
2963                                  cast<AtomicSDNode>(Node)->getSynchScope());
2964     Results.push_back(Swap.getValue(1));
2965     break;
2966   }
2967   // By default, atomic intrinsics are marked Legal and lowered. Targets
2968   // which don't support them directly, however, may want libcalls, in which
2969   // case they mark them Expand, and we get here.
2970   case ISD::ATOMIC_SWAP:
2971   case ISD::ATOMIC_LOAD_ADD:
2972   case ISD::ATOMIC_LOAD_SUB:
2973   case ISD::ATOMIC_LOAD_AND:
2974   case ISD::ATOMIC_LOAD_OR:
2975   case ISD::ATOMIC_LOAD_XOR:
2976   case ISD::ATOMIC_LOAD_NAND:
2977   case ISD::ATOMIC_LOAD_MIN:
2978   case ISD::ATOMIC_LOAD_MAX:
2979   case ISD::ATOMIC_LOAD_UMIN:
2980   case ISD::ATOMIC_LOAD_UMAX:
2981   case ISD::ATOMIC_CMP_SWAP: {
2982     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
2983     Results.push_back(Tmp.first);
2984     Results.push_back(Tmp.second);
2985     break;
2986   }
2987   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
2988     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
2989     // splits out the success value as a comparison. Expanding the resulting
2990     // ATOMIC_CMP_SWAP will produce a libcall.
2991     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
2992     SDValue Res = DAG.getAtomicCmpSwap(
2993         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
2994         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
2995         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
2996         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
2997         cast<AtomicSDNode>(Node)->getFailureOrdering(),
2998         cast<AtomicSDNode>(Node)->getSynchScope());
2999
3000     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
3001                                    Res, Node->getOperand(2), ISD::SETEQ);
3002
3003     Results.push_back(Res.getValue(0));
3004     Results.push_back(Success);
3005     Results.push_back(Res.getValue(1));
3006     break;
3007   }
3008   case ISD::DYNAMIC_STACKALLOC:
3009     ExpandDYNAMIC_STACKALLOC(Node, Results);
3010     break;
3011   case ISD::MERGE_VALUES:
3012     for (unsigned i = 0; i < Node->getNumValues(); i++)
3013       Results.push_back(Node->getOperand(i));
3014     break;
3015   case ISD::UNDEF: {
3016     EVT VT = Node->getValueType(0);
3017     if (VT.isInteger())
3018       Results.push_back(DAG.getConstant(0, dl, VT));
3019     else {
3020       assert(VT.isFloatingPoint() && "Unknown value type!");
3021       Results.push_back(DAG.getConstantFP(0, dl, VT));
3022     }
3023     break;
3024   }
3025   case ISD::TRAP: {
3026     // If this operation is not supported, lower it to 'abort()' call
3027     TargetLowering::ArgListTy Args;
3028     TargetLowering::CallLoweringInfo CLI(DAG);
3029     CLI.setDebugLoc(dl)
3030         .setChain(Node->getOperand(0))
3031         .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3032                    DAG.getExternalSymbol("abort",
3033                                          TLI.getPointerTy(DAG.getDataLayout())),
3034                    std::move(Args), 0);
3035     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3036
3037     Results.push_back(CallResult.second);
3038     break;
3039   }
3040   case ISD::FP_ROUND:
3041   case ISD::BITCAST:
3042     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3043                             Node->getValueType(0), dl);
3044     Results.push_back(Tmp1);
3045     break;
3046   case ISD::FP_EXTEND:
3047     Tmp1 = EmitStackConvert(Node->getOperand(0),
3048                             Node->getOperand(0).getValueType(),
3049                             Node->getValueType(0), dl);
3050     Results.push_back(Tmp1);
3051     break;
3052   case ISD::SIGN_EXTEND_INREG: {
3053     // NOTE: we could fall back on load/store here too for targets without
3054     // SAR.  However, it is doubtful that any exist.
3055     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3056     EVT VT = Node->getValueType(0);
3057     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
3058     if (VT.isVector())
3059       ShiftAmountTy = VT;
3060     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3061                         ExtraVT.getScalarType().getSizeInBits();
3062     SDValue ShiftCst = DAG.getConstant(BitsDiff, dl, ShiftAmountTy);
3063     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3064                        Node->getOperand(0), ShiftCst);
3065     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3066     Results.push_back(Tmp1);
3067     break;
3068   }
3069   case ISD::FP_ROUND_INREG: {
3070     // The only way we can lower this is to turn it into a TRUNCSTORE,
3071     // EXTLOAD pair, targeting a temporary location (a stack slot).
3072
3073     // NOTE: there is a choice here between constantly creating new stack
3074     // slots and always reusing the same one.  We currently always create
3075     // new ones, as reuse may inhibit scheduling.
3076     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3077     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3078                             Node->getValueType(0), dl);
3079     Results.push_back(Tmp1);
3080     break;
3081   }
3082   case ISD::SINT_TO_FP:
3083   case ISD::UINT_TO_FP:
3084     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3085                                 Node->getOperand(0), Node->getValueType(0), dl);
3086     Results.push_back(Tmp1);
3087     break;
3088   case ISD::FP_TO_SINT:
3089     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3090       Results.push_back(Tmp1);
3091     break;
3092   case ISD::FP_TO_UINT: {
3093     SDValue True, False;
3094     EVT VT =  Node->getOperand(0).getValueType();
3095     EVT NVT = Node->getValueType(0);
3096     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3097                 APInt::getNullValue(VT.getSizeInBits()));
3098     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3099     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3100     Tmp1 = DAG.getConstantFP(apf, dl, VT);
3101     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3102                         Node->getOperand(0),
3103                         Tmp1, ISD::SETLT);
3104     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3105     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3106                         DAG.getNode(ISD::FSUB, dl, VT,
3107                                     Node->getOperand(0), Tmp1));
3108     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3109                         DAG.getConstant(x, dl, NVT));
3110     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3111     Results.push_back(Tmp1);
3112     break;
3113   }
3114   case ISD::VAARG:
3115     Results.push_back(DAG.expandVAArg(Node));
3116     Results.push_back(Results[0].getValue(1));
3117     break;
3118   case ISD::VACOPY:
3119     Results.push_back(DAG.expandVACopy(Node));
3120     break;
3121   case ISD::EXTRACT_VECTOR_ELT:
3122     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3123       // This must be an access of the only element.  Return it.
3124       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3125                          Node->getOperand(0));
3126     else
3127       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3128     Results.push_back(Tmp1);
3129     break;
3130   case ISD::EXTRACT_SUBVECTOR:
3131     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3132     break;
3133   case ISD::INSERT_SUBVECTOR:
3134     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3135     break;
3136   case ISD::CONCAT_VECTORS: {
3137     Results.push_back(ExpandVectorBuildThroughStack(Node));
3138     break;
3139   }
3140   case ISD::SCALAR_TO_VECTOR:
3141     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3142     break;
3143   case ISD::INSERT_VECTOR_ELT:
3144     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3145                                               Node->getOperand(1),
3146                                               Node->getOperand(2), dl));
3147     break;
3148   case ISD::VECTOR_SHUFFLE: {
3149     SmallVector<int, 32> NewMask;
3150     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3151
3152     EVT VT = Node->getValueType(0);
3153     EVT EltVT = VT.getVectorElementType();
3154     SDValue Op0 = Node->getOperand(0);
3155     SDValue Op1 = Node->getOperand(1);
3156     if (!TLI.isTypeLegal(EltVT)) {
3157
3158       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3159
3160       // BUILD_VECTOR operands are allowed to be wider than the element type.
3161       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3162       // it.
3163       if (NewEltVT.bitsLT(EltVT)) {
3164
3165         // Convert shuffle node.
3166         // If original node was v4i64 and the new EltVT is i32,
3167         // cast operands to v8i32 and re-build the mask.
3168
3169         // Calculate new VT, the size of the new VT should be equal to original.
3170         EVT NewVT =
3171             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3172                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3173         assert(NewVT.bitsEq(VT));
3174
3175         // cast operands to new VT
3176         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3177         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3178
3179         // Convert the shuffle mask
3180         unsigned int factor =
3181                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3182
3183         // EltVT gets smaller
3184         assert(factor > 0);
3185
3186         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3187           if (Mask[i] < 0) {
3188             for (unsigned fi = 0; fi < factor; ++fi)
3189               NewMask.push_back(Mask[i]);
3190           }
3191           else {
3192             for (unsigned fi = 0; fi < factor; ++fi)
3193               NewMask.push_back(Mask[i]*factor+fi);
3194           }
3195         }
3196         Mask = NewMask;
3197         VT = NewVT;
3198       }
3199       EltVT = NewEltVT;
3200     }
3201     unsigned NumElems = VT.getVectorNumElements();
3202     SmallVector<SDValue, 16> Ops;
3203     for (unsigned i = 0; i != NumElems; ++i) {
3204       if (Mask[i] < 0) {
3205         Ops.push_back(DAG.getUNDEF(EltVT));
3206         continue;
3207       }
3208       unsigned Idx = Mask[i];
3209       if (Idx < NumElems)
3210         Ops.push_back(DAG.getNode(
3211             ISD::EXTRACT_VECTOR_ELT, dl, EltVT, Op0,
3212             DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout()))));
3213       else
3214         Ops.push_back(DAG.getNode(
3215             ISD::EXTRACT_VECTOR_ELT, dl, EltVT, Op1,
3216             DAG.getConstant(Idx - NumElems, dl,
3217                             TLI.getVectorIdxTy(DAG.getDataLayout()))));
3218     }
3219
3220     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3221     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3222     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3223     Results.push_back(Tmp1);
3224     break;
3225   }
3226   case ISD::EXTRACT_ELEMENT: {
3227     EVT OpTy = Node->getOperand(0).getValueType();
3228     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3229       // 1 -> Hi
3230       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3231                          DAG.getConstant(OpTy.getSizeInBits() / 2, dl,
3232                                          TLI.getShiftAmountTy(
3233                                              Node->getOperand(0).getValueType(),
3234                                              DAG.getDataLayout())));
3235       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3236     } else {
3237       // 0 -> Lo
3238       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3239                          Node->getOperand(0));
3240     }
3241     Results.push_back(Tmp1);
3242     break;
3243   }
3244   case ISD::STACKSAVE:
3245     // Expand to CopyFromReg if the target set
3246     // StackPointerRegisterToSaveRestore.
3247     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3248       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3249                                            Node->getValueType(0)));
3250       Results.push_back(Results[0].getValue(1));
3251     } else {
3252       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3253       Results.push_back(Node->getOperand(0));
3254     }
3255     break;
3256   case ISD::STACKRESTORE:
3257     // Expand to CopyToReg if the target set
3258     // StackPointerRegisterToSaveRestore.
3259     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3260       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3261                                          Node->getOperand(1)));
3262     } else {
3263       Results.push_back(Node->getOperand(0));
3264     }
3265     break;
3266   case ISD::FCOPYSIGN:
3267     Results.push_back(ExpandFCOPYSIGN(Node));
3268     break;
3269   case ISD::FNEG:
3270     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3271     Tmp1 = DAG.getConstantFP(-0.0, dl, Node->getValueType(0));
3272     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3273                        Node->getOperand(0));
3274     Results.push_back(Tmp1);
3275     break;
3276   case ISD::FABS: {
3277     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3278     EVT VT = Node->getValueType(0);
3279     Tmp1 = Node->getOperand(0);
3280     Tmp2 = DAG.getConstantFP(0.0, dl, VT);
3281     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3282                         Tmp1, Tmp2, ISD::SETUGT);
3283     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3284     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3285     Results.push_back(Tmp1);
3286     break;
3287   }
3288   case ISD::SMIN:
3289   case ISD::SMAX:
3290   case ISD::UMIN:
3291   case ISD::UMAX: {
3292     // Expand Y = MAX(A, B) -> Y = (A > B) ? A : B
3293     ISD::CondCode Pred;
3294     switch (Node->getOpcode()) {
3295     default: llvm_unreachable("How did we get here?");
3296     case ISD::SMAX: Pred = ISD::SETGT; break;
3297     case ISD::SMIN: Pred = ISD::SETLT; break;
3298     case ISD::UMAX: Pred = ISD::SETUGT; break;
3299     case ISD::UMIN: Pred = ISD::SETULT; break;
3300     }
3301     Tmp1 = Node->getOperand(0);
3302     Tmp2 = Node->getOperand(1);
3303     Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp1, Tmp2, Pred);
3304     Results.push_back(Tmp1);
3305     break;
3306   }
3307
3308   case ISD::FMINNUM:
3309     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMIN_F32, RTLIB::FMIN_F64,
3310                                       RTLIB::FMIN_F80, RTLIB::FMIN_F128,
3311                                       RTLIB::FMIN_PPCF128));
3312     break;
3313   case ISD::FMAXNUM:
3314     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMAX_F32, RTLIB::FMAX_F64,
3315                                       RTLIB::FMAX_F80, RTLIB::FMAX_F128,
3316                                       RTLIB::FMAX_PPCF128));
3317     break;
3318   case ISD::FSQRT:
3319     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3320                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3321                                       RTLIB::SQRT_PPCF128));
3322     break;
3323   case ISD::FSIN:
3324   case ISD::FCOS: {
3325     EVT VT = Node->getValueType(0);
3326     bool isSIN = Node->getOpcode() == ISD::FSIN;
3327     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3328     // fcos which share the same operand and both are used.
3329     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3330          canCombineSinCosLibcall(Node, TLI, TM))
3331         && useSinCos(Node)) {
3332       SDVTList VTs = DAG.getVTList(VT, VT);
3333       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3334       if (!isSIN)
3335         Tmp1 = Tmp1.getValue(1);
3336       Results.push_back(Tmp1);
3337     } else if (isSIN) {
3338       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3339                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3340                                         RTLIB::SIN_PPCF128));
3341     } else {
3342       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3343                                         RTLIB::COS_F80, RTLIB::COS_F128,
3344                                         RTLIB::COS_PPCF128));
3345     }
3346     break;
3347   }
3348   case ISD::FSINCOS:
3349     // Expand into sincos libcall.
3350     ExpandSinCosLibCall(Node, Results);
3351     break;
3352   case ISD::FLOG:
3353     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3354                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3355                                       RTLIB::LOG_PPCF128));
3356     break;
3357   case ISD::FLOG2:
3358     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3359                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3360                                       RTLIB::LOG2_PPCF128));
3361     break;
3362   case ISD::FLOG10:
3363     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3364                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3365                                       RTLIB::LOG10_PPCF128));
3366     break;
3367   case ISD::FEXP:
3368     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3369                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3370                                       RTLIB::EXP_PPCF128));
3371     break;
3372   case ISD::FEXP2:
3373     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3374                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3375                                       RTLIB::EXP2_PPCF128));
3376     break;
3377   case ISD::FTRUNC:
3378     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3379                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3380                                       RTLIB::TRUNC_PPCF128));
3381     break;
3382   case ISD::FFLOOR:
3383     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3384                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3385                                       RTLIB::FLOOR_PPCF128));
3386     break;
3387   case ISD::FCEIL:
3388     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3389                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3390                                       RTLIB::CEIL_PPCF128));
3391     break;
3392   case ISD::FRINT:
3393     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3394                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3395                                       RTLIB::RINT_PPCF128));
3396     break;
3397   case ISD::FNEARBYINT:
3398     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3399                                       RTLIB::NEARBYINT_F64,
3400                                       RTLIB::NEARBYINT_F80,
3401                                       RTLIB::NEARBYINT_F128,
3402                                       RTLIB::NEARBYINT_PPCF128));
3403     break;
3404   case ISD::FROUND:
3405     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3406                                       RTLIB::ROUND_F64,
3407                                       RTLIB::ROUND_F80,
3408                                       RTLIB::ROUND_F128,
3409                                       RTLIB::ROUND_PPCF128));
3410     break;
3411   case ISD::FPOWI:
3412     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3413                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3414                                       RTLIB::POWI_PPCF128));
3415     break;
3416   case ISD::FPOW:
3417     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3418                                       RTLIB::POW_F80, RTLIB::POW_F128,
3419                                       RTLIB::POW_PPCF128));
3420     break;
3421   case ISD::FDIV:
3422     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3423                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3424                                       RTLIB::DIV_PPCF128));
3425     break;
3426   case ISD::FREM:
3427     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3428                                       RTLIB::REM_F80, RTLIB::REM_F128,
3429                                       RTLIB::REM_PPCF128));
3430     break;
3431   case ISD::FMA:
3432     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3433                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3434                                       RTLIB::FMA_PPCF128));
3435     break;
3436   case ISD::FMAD:
3437     llvm_unreachable("Illegal fmad should never be formed");
3438
3439   case ISD::FADD:
3440     Results.push_back(ExpandFPLibCall(Node, RTLIB::ADD_F32, RTLIB::ADD_F64,
3441                                       RTLIB::ADD_F80, RTLIB::ADD_F128,
3442                                       RTLIB::ADD_PPCF128));
3443     break;
3444   case ISD::FMUL:
3445     Results.push_back(ExpandFPLibCall(Node, RTLIB::MUL_F32, RTLIB::MUL_F64,
3446                                       RTLIB::MUL_F80, RTLIB::MUL_F128,
3447                                       RTLIB::MUL_PPCF128));
3448     break;
3449   case ISD::FP16_TO_FP: {
3450     if (Node->getValueType(0) == MVT::f32) {
3451       Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3452       break;
3453     }
3454
3455     // We can extend to types bigger than f32 in two steps without changing the
3456     // result. Since "f16 -> f32" is much more commonly available, give CodeGen
3457     // the option of emitting that before resorting to a libcall.
3458     SDValue Res =
3459         DAG.getNode(ISD::FP16_TO_FP, dl, MVT::f32, Node->getOperand(0));
3460     Results.push_back(
3461         DAG.getNode(ISD::FP_EXTEND, dl, Node->getValueType(0), Res));
3462     break;
3463   }
3464   case ISD::FP_TO_FP16: {
3465     if (!TLI.useSoftFloat() && TM.Options.UnsafeFPMath) {
3466       SDValue Op = Node->getOperand(0);
3467       MVT SVT = Op.getSimpleValueType();
3468       if ((SVT == MVT::f64 || SVT == MVT::f80) &&
3469           TLI.isOperationLegalOrCustom(ISD::FP_TO_FP16, MVT::f32)) {
3470         // Under fastmath, we can expand this node into a fround followed by
3471         // a float-half conversion.
3472         SDValue FloatVal = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Op,
3473                                        DAG.getIntPtrConstant(0, dl));
3474         Results.push_back(
3475             DAG.getNode(ISD::FP_TO_FP16, dl, MVT::i16, FloatVal));
3476         break;
3477       }
3478     }
3479
3480     RTLIB::Libcall LC =
3481         RTLIB::getFPROUND(Node->getOperand(0).getValueType(), MVT::f16);
3482     assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unable to expand fp_to_fp16");
3483     Results.push_back(ExpandLibCall(LC, Node, false));
3484     break;
3485   }
3486   case ISD::ConstantFP: {
3487     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3488     // Check to see if this FP immediate is already legal.
3489     // If this is a legal constant, turn it into a TargetConstantFP node.
3490     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3491       Results.push_back(ExpandConstantFP(CFP, true));
3492     break;
3493   }
3494   case ISD::FSUB: {
3495     EVT VT = Node->getValueType(0);
3496     if (TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3497         TLI.isOperationLegalOrCustom(ISD::FNEG, VT)) {
3498       Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3499       Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3500       Results.push_back(Tmp1);
3501     } else {
3502       Results.push_back(ExpandFPLibCall(Node, RTLIB::SUB_F32, RTLIB::SUB_F64,
3503                                         RTLIB::SUB_F80, RTLIB::SUB_F128,
3504                                         RTLIB::SUB_PPCF128));
3505     }
3506     break;
3507   }
3508   case ISD::SUB: {
3509     EVT VT = Node->getValueType(0);
3510     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3511            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3512            "Don't know how to expand this subtraction!");
3513     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3514                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), dl,
3515                                VT));
3516     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, dl, VT));
3517     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3518     break;
3519   }
3520   case ISD::UREM:
3521   case ISD::SREM: {
3522     EVT VT = Node->getValueType(0);
3523     bool isSigned = Node->getOpcode() == ISD::SREM;
3524     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3525     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3526     Tmp2 = Node->getOperand(0);
3527     Tmp3 = Node->getOperand(1);
3528     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3529         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3530          // If div is legal, it's better to do the normal expansion
3531          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3532          useDivRem(Node, isSigned, false))) {
3533       SDVTList VTs = DAG.getVTList(VT, VT);
3534       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3535     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3536       // X % Y -> X-X/Y*Y
3537       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3538       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3539       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3540     } else if (isSigned)
3541       Tmp1 = ExpandIntLibCall(Node, true,
3542                               RTLIB::SREM_I8,
3543                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3544                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3545     else
3546       Tmp1 = ExpandIntLibCall(Node, false,
3547                               RTLIB::UREM_I8,
3548                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3549                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3550     Results.push_back(Tmp1);
3551     break;
3552   }
3553   case ISD::UDIV:
3554   case ISD::SDIV: {
3555     bool isSigned = Node->getOpcode() == ISD::SDIV;
3556     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3557     EVT VT = Node->getValueType(0);
3558     SDVTList VTs = DAG.getVTList(VT, VT);
3559     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3560         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3561          useDivRem(Node, isSigned, true)))
3562       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3563                          Node->getOperand(1));
3564     else if (isSigned)
3565       Tmp1 = ExpandIntLibCall(Node, true,
3566                               RTLIB::SDIV_I8,
3567                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3568                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3569     else
3570       Tmp1 = ExpandIntLibCall(Node, false,
3571                               RTLIB::UDIV_I8,
3572                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3573                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3574     Results.push_back(Tmp1);
3575     break;
3576   }
3577   case ISD::MULHU:
3578   case ISD::MULHS: {
3579     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3580                                                               ISD::SMUL_LOHI;
3581     EVT VT = Node->getValueType(0);
3582     SDVTList VTs = DAG.getVTList(VT, VT);
3583     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3584            "If this wasn't legal, it shouldn't have been created!");
3585     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3586                        Node->getOperand(1));
3587     Results.push_back(Tmp1.getValue(1));
3588     break;
3589   }
3590   case ISD::SDIVREM:
3591   case ISD::UDIVREM:
3592     // Expand into divrem libcall
3593     ExpandDivRemLibCall(Node, Results);
3594     break;
3595   case ISD::MUL: {
3596     EVT VT = Node->getValueType(0);
3597     SDVTList VTs = DAG.getVTList(VT, VT);
3598     // See if multiply or divide can be lowered using two-result operations.
3599     // We just need the low half of the multiply; try both the signed
3600     // and unsigned forms. If the target supports both SMUL_LOHI and
3601     // UMUL_LOHI, form a preference by checking which forms of plain
3602     // MULH it supports.
3603     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3604     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3605     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3606     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3607     unsigned OpToUse = 0;
3608     if (HasSMUL_LOHI && !HasMULHS) {
3609       OpToUse = ISD::SMUL_LOHI;
3610     } else if (HasUMUL_LOHI && !HasMULHU) {
3611       OpToUse = ISD::UMUL_LOHI;
3612     } else if (HasSMUL_LOHI) {
3613       OpToUse = ISD::SMUL_LOHI;
3614     } else if (HasUMUL_LOHI) {
3615       OpToUse = ISD::UMUL_LOHI;
3616     }
3617     if (OpToUse) {
3618       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3619                                     Node->getOperand(1)));
3620       break;
3621     }
3622
3623     SDValue Lo, Hi;
3624     EVT HalfType = VT.getHalfSizedIntegerVT(*DAG.getContext());
3625     if (TLI.isOperationLegalOrCustom(ISD::ZERO_EXTEND, VT) &&
3626         TLI.isOperationLegalOrCustom(ISD::ANY_EXTEND, VT) &&
3627         TLI.isOperationLegalOrCustom(ISD::SHL, VT) &&
3628         TLI.isOperationLegalOrCustom(ISD::OR, VT) &&
3629         TLI.expandMUL(Node, Lo, Hi, HalfType, DAG)) {
3630       Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Lo);
3631       Hi = DAG.getNode(ISD::ANY_EXTEND, dl, VT, Hi);
3632       SDValue Shift =
3633           DAG.getConstant(HalfType.getSizeInBits(), dl,
3634                           TLI.getShiftAmountTy(HalfType, DAG.getDataLayout()));
3635       Hi = DAG.getNode(ISD::SHL, dl, VT, Hi, Shift);
3636       Results.push_back(DAG.getNode(ISD::OR, dl, VT, Lo, Hi));
3637       break;
3638     }
3639
3640     Tmp1 = ExpandIntLibCall(Node, false,
3641                             RTLIB::MUL_I8,
3642                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3643                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3644     Results.push_back(Tmp1);
3645     break;
3646   }
3647   case ISD::SADDO:
3648   case ISD::SSUBO: {
3649     SDValue LHS = Node->getOperand(0);
3650     SDValue RHS = Node->getOperand(1);
3651     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3652                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3653                               LHS, RHS);
3654     Results.push_back(Sum);
3655     EVT ResultType = Node->getValueType(1);
3656     EVT OType = getSetCCResultType(Node->getValueType(0));
3657
3658     SDValue Zero = DAG.getConstant(0, dl, LHS.getValueType());
3659
3660     //   LHSSign -> LHS >= 0
3661     //   RHSSign -> RHS >= 0
3662     //   SumSign -> Sum >= 0
3663     //
3664     //   Add:
3665     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3666     //   Sub:
3667     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3668     //
3669     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3670     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3671     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3672                                       Node->getOpcode() == ISD::SADDO ?
3673                                       ISD::SETEQ : ISD::SETNE);
3674
3675     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3676     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3677
3678     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3679     Results.push_back(DAG.getBoolExtOrTrunc(Cmp, dl, ResultType, ResultType));
3680     break;
3681   }
3682   case ISD::UADDO:
3683   case ISD::USUBO: {
3684     SDValue LHS = Node->getOperand(0);
3685     SDValue RHS = Node->getOperand(1);
3686     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3687                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3688                               LHS, RHS);
3689     Results.push_back(Sum);
3690
3691     EVT ResultType = Node->getValueType(1);
3692     EVT SetCCType = getSetCCResultType(Node->getValueType(0));
3693     ISD::CondCode CC
3694       = Node->getOpcode() == ISD::UADDO ? ISD::SETULT : ISD::SETUGT;
3695     SDValue SetCC = DAG.getSetCC(dl, SetCCType, Sum, LHS, CC);
3696
3697     Results.push_back(DAG.getBoolExtOrTrunc(SetCC, dl, ResultType, ResultType));
3698     break;
3699   }
3700   case ISD::UMULO:
3701   case ISD::SMULO: {
3702     EVT VT = Node->getValueType(0);
3703     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3704     SDValue LHS = Node->getOperand(0);
3705     SDValue RHS = Node->getOperand(1);
3706     SDValue BottomHalf;
3707     SDValue TopHalf;
3708     static const unsigned Ops[2][3] =
3709         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3710           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3711     bool isSigned = Node->getOpcode() == ISD::SMULO;
3712     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3713       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3714       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3715     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3716       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3717                                RHS);
3718       TopHalf = BottomHalf.getValue(1);
3719     } else if (TLI.isTypeLegal(WideVT)) {
3720       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3721       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3722       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3723       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3724                                DAG.getIntPtrConstant(0, dl));
3725       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3726                             DAG.getIntPtrConstant(1, dl));
3727     } else {
3728       // We can fall back to a libcall with an illegal type for the MUL if we
3729       // have a libcall big enough.
3730       // Also, we can fall back to a division in some cases, but that's a big
3731       // performance hit in the general case.
3732       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3733       if (WideVT == MVT::i16)
3734         LC = RTLIB::MUL_I16;
3735       else if (WideVT == MVT::i32)
3736         LC = RTLIB::MUL_I32;
3737       else if (WideVT == MVT::i64)
3738         LC = RTLIB::MUL_I64;
3739       else if (WideVT == MVT::i128)
3740         LC = RTLIB::MUL_I128;
3741       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3742
3743       // The high part is obtained by SRA'ing all but one of the bits of low
3744       // part.
3745       unsigned LoSize = VT.getSizeInBits();
3746       SDValue HiLHS =
3747           DAG.getNode(ISD::SRA, dl, VT, RHS,
3748                       DAG.getConstant(LoSize - 1, dl,
3749                                       TLI.getPointerTy(DAG.getDataLayout())));
3750       SDValue HiRHS =
3751           DAG.getNode(ISD::SRA, dl, VT, LHS,
3752                       DAG.getConstant(LoSize - 1, dl,
3753                                       TLI.getPointerTy(DAG.getDataLayout())));
3754
3755       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3756       // pre-lowered to the correct types. This all depends upon WideVT not
3757       // being a legal type for the architecture and thus has to be split to
3758       // two arguments.
3759       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3760       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3761       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3762                                DAG.getIntPtrConstant(0, dl));
3763       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3764                             DAG.getIntPtrConstant(1, dl));
3765       // Ret is a node with an illegal type. Because such things are not
3766       // generally permitted during this phase of legalization, make sure the
3767       // node has no more uses. The above EXTRACT_ELEMENT nodes should have been
3768       // folded.
3769       assert(Ret->use_empty() &&
3770              "Unexpected uses of illegally type from expanded lib call.");
3771     }
3772
3773     if (isSigned) {
3774       Tmp1 = DAG.getConstant(
3775           VT.getSizeInBits() - 1, dl,
3776           TLI.getShiftAmountTy(BottomHalf.getValueType(), DAG.getDataLayout()));
3777       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3778       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3779                              ISD::SETNE);
3780     } else {
3781       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3782                              DAG.getConstant(0, dl, VT), ISD::SETNE);
3783     }
3784     Results.push_back(BottomHalf);
3785     Results.push_back(TopHalf);
3786     break;
3787   }
3788   case ISD::BUILD_PAIR: {
3789     EVT PairTy = Node->getValueType(0);
3790     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3791     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3792     Tmp2 = DAG.getNode(
3793         ISD::SHL, dl, PairTy, Tmp2,
3794         DAG.getConstant(PairTy.getSizeInBits() / 2, dl,
3795                         TLI.getShiftAmountTy(PairTy, DAG.getDataLayout())));
3796     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3797     break;
3798   }
3799   case ISD::SELECT:
3800     Tmp1 = Node->getOperand(0);
3801     Tmp2 = Node->getOperand(1);
3802     Tmp3 = Node->getOperand(2);
3803     if (Tmp1.getOpcode() == ISD::SETCC) {
3804       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3805                              Tmp2, Tmp3,
3806                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3807     } else {
3808       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3809                              DAG.getConstant(0, dl, Tmp1.getValueType()),
3810                              Tmp2, Tmp3, ISD::SETNE);
3811     }
3812     Results.push_back(Tmp1);
3813     break;
3814   case ISD::BR_JT: {
3815     SDValue Chain = Node->getOperand(0);
3816     SDValue Table = Node->getOperand(1);
3817     SDValue Index = Node->getOperand(2);
3818
3819     EVT PTy = TLI.getPointerTy(DAG.getDataLayout());
3820
3821     const DataLayout &TD = DAG.getDataLayout();
3822     unsigned EntrySize =
3823       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3824
3825     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(), Index,
3826                         DAG.getConstant(EntrySize, dl, Index.getValueType()));
3827     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3828                                Index, Table);
3829
3830     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3831     SDValue LD = DAG.getExtLoad(
3832         ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3833         MachinePointerInfo::getJumpTable(DAG.getMachineFunction()), MemVT,
3834         false, false, false, 0);
3835     Addr = LD;
3836     if (TM.getRelocationModel() == Reloc::PIC_) {
3837       // For PIC, the sequence is:
3838       // BRIND(load(Jumptable + index) + RelocBase)
3839       // RelocBase can be JumpTable, GOT or some sort of global base.
3840       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3841                           TLI.getPICJumpTableRelocBase(Table, DAG));
3842     }
3843     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3844     Results.push_back(Tmp1);
3845     break;
3846   }
3847   case ISD::BRCOND:
3848     // Expand brcond's setcc into its constituent parts and create a BR_CC
3849     // Node.
3850     Tmp1 = Node->getOperand(0);
3851     Tmp2 = Node->getOperand(1);
3852     if (Tmp2.getOpcode() == ISD::SETCC) {
3853       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3854                          Tmp1, Tmp2.getOperand(2),
3855                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3856                          Node->getOperand(2));
3857     } else {
3858       // We test only the i1 bit.  Skip the AND if UNDEF.
3859       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3860         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3861                     DAG.getConstant(1, dl, Tmp2.getValueType()));
3862       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3863                          DAG.getCondCode(ISD::SETNE), Tmp3,
3864                          DAG.getConstant(0, dl, Tmp3.getValueType()),
3865                          Node->getOperand(2));
3866     }
3867     Results.push_back(Tmp1);
3868     break;
3869   case ISD::SETCC: {
3870     Tmp1 = Node->getOperand(0);
3871     Tmp2 = Node->getOperand(1);
3872     Tmp3 = Node->getOperand(2);
3873     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3874                                            Tmp3, NeedInvert, dl);
3875
3876     if (Legalized) {
3877       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3878       // condition code, create a new SETCC node.
3879       if (Tmp3.getNode())
3880         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3881                            Tmp1, Tmp2, Tmp3);
3882
3883       // If we expanded the SETCC by inverting the condition code, then wrap
3884       // the existing SETCC in a NOT to restore the intended condition.
3885       if (NeedInvert)
3886         Tmp1 = DAG.getLogicalNOT(dl, Tmp1, Tmp1->getValueType(0));
3887
3888       Results.push_back(Tmp1);
3889       break;
3890     }
3891
3892     // Otherwise, SETCC for the given comparison type must be completely
3893     // illegal; expand it into a SELECT_CC.
3894     EVT VT = Node->getValueType(0);
3895     int TrueValue;
3896     switch (TLI.getBooleanContents(Tmp1->getValueType(0))) {
3897     case TargetLowering::ZeroOrOneBooleanContent:
3898     case TargetLowering::UndefinedBooleanContent:
3899       TrueValue = 1;
3900       break;
3901     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3902       TrueValue = -1;
3903       break;
3904     }
3905     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3906                        DAG.getConstant(TrueValue, dl, VT),
3907                        DAG.getConstant(0, dl, VT),
3908                        Tmp3);
3909     Results.push_back(Tmp1);
3910     break;
3911   }
3912   case ISD::SELECT_CC: {
3913     Tmp1 = Node->getOperand(0);   // LHS
3914     Tmp2 = Node->getOperand(1);   // RHS
3915     Tmp3 = Node->getOperand(2);   // True
3916     Tmp4 = Node->getOperand(3);   // False
3917     EVT VT = Node->getValueType(0);
3918     SDValue CC = Node->getOperand(4);
3919     ISD::CondCode CCOp = cast<CondCodeSDNode>(CC)->get();
3920
3921     if (TLI.isCondCodeLegal(CCOp, Tmp1.getSimpleValueType())) {
3922       // If the condition code is legal, then we need to expand this
3923       // node using SETCC and SELECT.
3924       EVT CmpVT = Tmp1.getValueType();
3925       assert(!TLI.isOperationExpand(ISD::SELECT, VT) &&
3926              "Cannot expand ISD::SELECT_CC when ISD::SELECT also needs to be "
3927              "expanded.");
3928       EVT CCVT =
3929           TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), CmpVT);
3930       SDValue Cond = DAG.getNode(ISD::SETCC, dl, CCVT, Tmp1, Tmp2, CC);
3931       Results.push_back(DAG.getSelect(dl, VT, Cond, Tmp3, Tmp4));
3932       break;
3933     }
3934
3935     // SELECT_CC is legal, so the condition code must not be.
3936     bool Legalized = false;
3937     // Try to legalize by inverting the condition.  This is for targets that
3938     // might support an ordered version of a condition, but not the unordered
3939     // version (or vice versa).
3940     ISD::CondCode InvCC = ISD::getSetCCInverse(CCOp,
3941                                                Tmp1.getValueType().isInteger());
3942     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3943       // Use the new condition code and swap true and false
3944       Legalized = true;
3945       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
3946     } else {
3947       // If The inverse is not legal, then try to swap the arguments using
3948       // the inverse condition code.
3949       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
3950       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
3951         // The swapped inverse condition is legal, so swap true and false,
3952         // lhs and rhs.
3953         Legalized = true;
3954         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
3955       }
3956     }
3957
3958     if (!Legalized) {
3959       Legalized = LegalizeSetCCCondCode(
3960           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
3961           dl);
3962
3963       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
3964
3965       // If we expanded the SETCC by inverting the condition code, then swap
3966       // the True/False operands to match.
3967       if (NeedInvert)
3968         std::swap(Tmp3, Tmp4);
3969
3970       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3971       // condition code, create a new SELECT_CC node.
3972       if (CC.getNode()) {
3973         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
3974                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
3975       } else {
3976         Tmp2 = DAG.getConstant(0, dl, Tmp1.getValueType());
3977         CC = DAG.getCondCode(ISD::SETNE);
3978         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
3979                            Tmp2, Tmp3, Tmp4, CC);
3980       }
3981     }
3982     Results.push_back(Tmp1);
3983     break;
3984   }
3985   case ISD::BR_CC: {
3986     Tmp1 = Node->getOperand(0);              // Chain
3987     Tmp2 = Node->getOperand(2);              // LHS
3988     Tmp3 = Node->getOperand(3);              // RHS
3989     Tmp4 = Node->getOperand(1);              // CC
3990
3991     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
3992         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
3993     (void)Legalized;
3994     assert(Legalized && "Can't legalize BR_CC with legal condition!");
3995
3996     // If we expanded the SETCC by inverting the condition code, then wrap
3997     // the existing SETCC in a NOT to restore the intended condition.
3998     if (NeedInvert)
3999       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
4000
4001     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
4002     // node.
4003     if (Tmp4.getNode()) {
4004       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
4005                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
4006     } else {
4007       Tmp3 = DAG.getConstant(0, dl, Tmp2.getValueType());
4008       Tmp4 = DAG.getCondCode(ISD::SETNE);
4009       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
4010                          Tmp2, Tmp3, Node->getOperand(4));
4011     }
4012     Results.push_back(Tmp1);
4013     break;
4014   }
4015   case ISD::BUILD_VECTOR:
4016     Results.push_back(ExpandBUILD_VECTOR(Node));
4017     break;
4018   case ISD::SRA:
4019   case ISD::SRL:
4020   case ISD::SHL: {
4021     // Scalarize vector SRA/SRL/SHL.
4022     EVT VT = Node->getValueType(0);
4023     assert(VT.isVector() && "Unable to legalize non-vector shift");
4024     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
4025     unsigned NumElem = VT.getVectorNumElements();
4026
4027     SmallVector<SDValue, 8> Scalars;
4028     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
4029       SDValue Ex = DAG.getNode(
4030           ISD::EXTRACT_VECTOR_ELT, dl, VT.getScalarType(), Node->getOperand(0),
4031           DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
4032       SDValue Sh = DAG.getNode(
4033           ISD::EXTRACT_VECTOR_ELT, dl, VT.getScalarType(), Node->getOperand(1),
4034           DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
4035       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
4036                                     VT.getScalarType(), Ex, Sh));
4037     }
4038     SDValue Result =
4039       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Scalars);
4040     ReplaceNode(SDValue(Node, 0), Result);
4041     break;
4042   }
4043   case ISD::GLOBAL_OFFSET_TABLE:
4044   case ISD::GlobalAddress:
4045   case ISD::GlobalTLSAddress:
4046   case ISD::ExternalSymbol:
4047   case ISD::ConstantPool:
4048   case ISD::JumpTable:
4049   case ISD::INTRINSIC_W_CHAIN:
4050   case ISD::INTRINSIC_WO_CHAIN:
4051   case ISD::INTRINSIC_VOID:
4052     // FIXME: Custom lowering for these operations shouldn't return null!
4053     break;
4054   }
4055
4056   // Replace the original node with the legalized result.
4057   if (!Results.empty())
4058     ReplaceNode(Node, Results.data());
4059 }
4060
4061 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
4062   SmallVector<SDValue, 8> Results;
4063   MVT OVT = Node->getSimpleValueType(0);
4064   if (Node->getOpcode() == ISD::UINT_TO_FP ||
4065       Node->getOpcode() == ISD::SINT_TO_FP ||
4066       Node->getOpcode() == ISD::SETCC) {
4067     OVT = Node->getOperand(0).getSimpleValueType();
4068   }
4069   if (Node->getOpcode() == ISD::BR_CC)
4070     OVT = Node->getOperand(2).getSimpleValueType();
4071   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
4072   SDLoc dl(Node);
4073   SDValue Tmp1, Tmp2, Tmp3;
4074   switch (Node->getOpcode()) {
4075   case ISD::CTTZ:
4076   case ISD::CTTZ_ZERO_UNDEF:
4077   case ISD::CTLZ:
4078   case ISD::CTLZ_ZERO_UNDEF:
4079   case ISD::CTPOP:
4080     // Zero extend the argument.
4081     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4082     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
4083     // already the correct result.
4084     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4085     if (Node->getOpcode() == ISD::CTTZ) {
4086       // FIXME: This should set a bit in the zero extended value instead.
4087       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
4088                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), dl, NVT),
4089                           ISD::SETEQ);
4090       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
4091                            DAG.getConstant(OVT.getSizeInBits(), dl, NVT), Tmp1);
4092     } else if (Node->getOpcode() == ISD::CTLZ ||
4093                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
4094       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
4095       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
4096                           DAG.getConstant(NVT.getSizeInBits() -
4097                                           OVT.getSizeInBits(), dl, NVT));
4098     }
4099     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
4100     break;
4101   case ISD::BSWAP: {
4102     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
4103     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4104     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
4105     Tmp1 = DAG.getNode(
4106         ISD::SRL, dl, NVT, Tmp1,
4107         DAG.getConstant(DiffBits, dl,
4108                         TLI.getShiftAmountTy(NVT, DAG.getDataLayout())));
4109     Results.push_back(Tmp1);
4110     break;
4111   }
4112   case ISD::FP_TO_UINT:
4113   case ISD::FP_TO_SINT:
4114     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
4115                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
4116     Results.push_back(Tmp1);
4117     break;
4118   case ISD::UINT_TO_FP:
4119   case ISD::SINT_TO_FP:
4120     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
4121                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
4122     Results.push_back(Tmp1);
4123     break;
4124   case ISD::VAARG: {
4125     SDValue Chain = Node->getOperand(0); // Get the chain.
4126     SDValue Ptr = Node->getOperand(1); // Get the pointer.
4127
4128     unsigned TruncOp;
4129     if (OVT.isVector()) {
4130       TruncOp = ISD::BITCAST;
4131     } else {
4132       assert(OVT.isInteger()
4133         && "VAARG promotion is supported only for vectors or integer types");
4134       TruncOp = ISD::TRUNCATE;
4135     }
4136
4137     // Perform the larger operation, then convert back
4138     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
4139              Node->getConstantOperandVal(3));
4140     Chain = Tmp1.getValue(1);
4141
4142     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4143
4144     // Modified the chain result - switch anything that used the old chain to
4145     // use the new one.
4146     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4147     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4148     if (UpdatedNodes) {
4149       UpdatedNodes->insert(Tmp2.getNode());
4150       UpdatedNodes->insert(Chain.getNode());
4151     }
4152     ReplacedNode(Node);
4153     break;
4154   }
4155   case ISD::AND:
4156   case ISD::OR:
4157   case ISD::XOR: {
4158     unsigned ExtOp, TruncOp;
4159     if (OVT.isVector()) {
4160       ExtOp   = ISD::BITCAST;
4161       TruncOp = ISD::BITCAST;
4162     } else {
4163       assert(OVT.isInteger() && "Cannot promote logic operation");
4164       ExtOp   = ISD::ANY_EXTEND;
4165       TruncOp = ISD::TRUNCATE;
4166     }
4167     // Promote each of the values to the new type.
4168     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4169     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4170     // Perform the larger operation, then convert back
4171     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4172     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4173     break;
4174   }
4175   case ISD::SELECT: {
4176     unsigned ExtOp, TruncOp;
4177     if (Node->getValueType(0).isVector() ||
4178         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4179       ExtOp   = ISD::BITCAST;
4180       TruncOp = ISD::BITCAST;
4181     } else if (Node->getValueType(0).isInteger()) {
4182       ExtOp   = ISD::ANY_EXTEND;
4183       TruncOp = ISD::TRUNCATE;
4184     } else {
4185       ExtOp   = ISD::FP_EXTEND;
4186       TruncOp = ISD::FP_ROUND;
4187     }
4188     Tmp1 = Node->getOperand(0);
4189     // Promote each of the values to the new type.
4190     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4191     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4192     // Perform the larger operation, then round down.
4193     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4194     if (TruncOp != ISD::FP_ROUND)
4195       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4196     else
4197       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4198                          DAG.getIntPtrConstant(0, dl));
4199     Results.push_back(Tmp1);
4200     break;
4201   }
4202   case ISD::VECTOR_SHUFFLE: {
4203     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4204
4205     // Cast the two input vectors.
4206     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4207     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4208
4209     // Convert the shuffle mask to the right # elements.
4210     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4211     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4212     Results.push_back(Tmp1);
4213     break;
4214   }
4215   case ISD::SETCC: {
4216     unsigned ExtOp = ISD::FP_EXTEND;
4217     if (NVT.isInteger()) {
4218       ISD::CondCode CCCode =
4219         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4220       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4221     }
4222     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4223     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4224     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4225                                   Tmp1, Tmp2, Node->getOperand(2)));
4226     break;
4227   }
4228   case ISD::BR_CC: {
4229     unsigned ExtOp = ISD::FP_EXTEND;
4230     if (NVT.isInteger()) {
4231       ISD::CondCode CCCode =
4232         cast<CondCodeSDNode>(Node->getOperand(1))->get();
4233       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4234     }
4235     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4236     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(3));
4237     Results.push_back(DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0),
4238                                   Node->getOperand(0), Node->getOperand(1),
4239                                   Tmp1, Tmp2, Node->getOperand(4)));
4240     break;
4241   }
4242   case ISD::FADD:
4243   case ISD::FSUB:
4244   case ISD::FMUL:
4245   case ISD::FDIV:
4246   case ISD::FREM:
4247   case ISD::FMINNUM:
4248   case ISD::FMAXNUM:
4249   case ISD::FPOW: {
4250     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4251     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4252     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4253     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4254                                   Tmp3, DAG.getIntPtrConstant(0, dl)));
4255     break;
4256   }
4257   case ISD::FMA: {
4258     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4259     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4260     Tmp3 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(2));
4261     Results.push_back(
4262         DAG.getNode(ISD::FP_ROUND, dl, OVT,
4263                     DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2, Tmp3),
4264                     DAG.getIntPtrConstant(0, dl)));
4265     break;
4266   }
4267   case ISD::FCOPYSIGN:
4268   case ISD::FPOWI: {
4269     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4270     Tmp2 = Node->getOperand(1);
4271     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4272
4273     // fcopysign doesn't change anything but the sign bit, so
4274     //   (fp_round (fcopysign (fpext a), b))
4275     // is as precise as
4276     //   (fp_round (fpext a))
4277     // which is a no-op. Mark it as a TRUNCating FP_ROUND.
4278     const bool isTrunc = (Node->getOpcode() == ISD::FCOPYSIGN);
4279     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4280                                   Tmp3, DAG.getIntPtrConstant(isTrunc, dl)));
4281     break;
4282   }
4283   case ISD::FFLOOR:
4284   case ISD::FCEIL:
4285   case ISD::FRINT:
4286   case ISD::FNEARBYINT:
4287   case ISD::FROUND:
4288   case ISD::FTRUNC:
4289   case ISD::FNEG:
4290   case ISD::FSQRT:
4291   case ISD::FSIN:
4292   case ISD::FCOS:
4293   case ISD::FLOG:
4294   case ISD::FLOG2:
4295   case ISD::FLOG10:
4296   case ISD::FABS:
4297   case ISD::FEXP:
4298   case ISD::FEXP2: {
4299     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4300     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4301     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4302                                   Tmp2, DAG.getIntPtrConstant(0, dl)));
4303     break;
4304   }
4305   }
4306
4307   // Replace the original node with the legalized result.
4308   if (!Results.empty())
4309     ReplaceNode(Node, Results.data());
4310 }
4311
4312 /// This is the entry point for the file.
4313 void SelectionDAG::Legalize() {
4314   AssignTopologicalOrder();
4315
4316   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4317   SelectionDAGLegalize Legalizer(*this, LegalizedNodes);
4318
4319   // Visit all the nodes. We start in topological order, so that we see
4320   // nodes with their original operands intact. Legalization can produce
4321   // new nodes which may themselves need to be legalized. Iterate until all
4322   // nodes have been legalized.
4323   for (;;) {
4324     bool AnyLegalized = false;
4325     for (auto NI = allnodes_end(); NI != allnodes_begin();) {
4326       --NI;
4327
4328       SDNode *N = NI;
4329       if (N->use_empty() && N != getRoot().getNode()) {
4330         ++NI;
4331         DeleteNode(N);
4332         continue;
4333       }
4334
4335       if (LegalizedNodes.insert(N).second) {
4336         AnyLegalized = true;
4337         Legalizer.LegalizeOp(N);
4338
4339         if (N->use_empty() && N != getRoot().getNode()) {
4340           ++NI;
4341           DeleteNode(N);
4342         }
4343       }
4344     }
4345     if (!AnyLegalized)
4346       break;
4347
4348   }
4349
4350   // Remove dead nodes now.
4351   RemoveDeadNodes();
4352 }
4353
4354 bool SelectionDAG::LegalizeOp(SDNode *N,
4355                               SmallSetVector<SDNode *, 16> &UpdatedNodes) {
4356   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4357   SelectionDAGLegalize Legalizer(*this, LegalizedNodes, &UpdatedNodes);
4358
4359   // Directly insert the node in question, and legalize it. This will recurse
4360   // as needed through operands.
4361   LegalizedNodes.insert(N);
4362   Legalizer.LegalizeOp(N);
4363
4364   return LegalizedNodes.count(N);
4365 }