lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SetVector.h"
  16 #include "llvm/ADT/SmallPtrSet.h"
  17 #include "llvm/ADT/SmallSet.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/IR/CallingConv.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DebugInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "legalizedag"
  41
  42 //===----------------------------------------------------------------------===//
  43 /// This takes an arbitrary SelectionDAG as input and
  44 /// hacks on it until the target machine can handle it.  This involves
  45 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  46 /// large sizes or splitting up large values into small values) as well as
  47 /// eliminating operations the machine cannot handle.
  48 ///
  49 /// This code also does a small amount of optimization and recognition of idioms
  50 /// as part of its processing.  For example, if a target does not support a
  51 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  52 /// will attempt merge setcc and brc instructions into brcc's.
  53 ///
  54 namespace {
  55 class SelectionDAGLegalize {
  56   const TargetMachine &TM;
  57   const TargetLowering &TLI;
  58   SelectionDAG &DAG;
  59
  60   /// \brief The set of nodes which have already been legalized. We hold a
  61   /// reference to it in order to update as necessary on node deletion.
  62   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
  63
  64   /// \brief A set of all the nodes updated during legalization.
  65   SmallSetVector<SDNode *, 16> *UpdatedNodes;
  66
  67   EVT getSetCCResultType(EVT VT) const {
  68     return TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
  69   }
  70
  71   // Libcall insertion helpers.
  72
  73 public:
  74   SelectionDAGLegalize(SelectionDAG &DAG,
  75                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
  76                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
  77       : TM(DAG.getTarget()), TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
  78         LegalizedNodes(LegalizedNodes), UpdatedNodes(UpdatedNodes) {}
  79
  80   /// \brief Legalizes the given operation.
  81   void LegalizeOp(SDNode *Node);
  82
  83 private:
  84   SDValue OptimizeFloatStore(StoreSDNode *ST);
  85
  86   void LegalizeLoadOps(SDNode *Node);
  87   void LegalizeStoreOps(SDNode *Node);
  88
  89   /// Some targets cannot handle a variable
  90   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  91   /// is necessary to spill the vector being inserted into to memory, perform
  92   /// the insert there, and then read the result back.
  93   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  94                                          SDValue Idx, SDLoc dl);
  95   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  96                                   SDValue Idx, SDLoc dl);
  97
  98   /// Return a vector shuffle operation which
  99   /// performs the same shuffe in terms of order or result bytes, but on a type
 100   /// whose vector element type is narrower than the original shuffle type.
 101   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 102   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
 103                                      SDValue N1, SDValue N2,
 104                                      ArrayRef<int> Mask) const;
 105
 106   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 107                              bool &NeedInvert, SDLoc dl);
 108
 109   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 110   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 111                         unsigned NumOps, bool isSigned, SDLoc dl);
 112
 113   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 114                                                  SDNode *Node, bool isSigned);
 115   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 116                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 117                           RTLIB::Libcall Call_F128,
 118                           RTLIB::Libcall Call_PPCF128);
 119   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 120                            RTLIB::Libcall Call_I8,
 121                            RTLIB::Libcall Call_I16,
 122                            RTLIB::Libcall Call_I32,
 123                            RTLIB::Libcall Call_I64,
 124                            RTLIB::Libcall Call_I128);
 125   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 126   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 127
 128   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 129   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 130   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 131   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 132                                 SmallVectorImpl<SDValue> &Results);
 133   SDValue ExpandFCOPYSIGN(SDNode *Node);
 134   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 135                                SDLoc dl);
 136   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 137                                 SDLoc dl);
 138   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 139                                 SDLoc dl);
 140
 141   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 142   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 143
 144   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 145   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 146   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 147
 148   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 149
 150   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 151
 152   void ExpandNode(SDNode *Node);
 153   void PromoteNode(SDNode *Node);
 154
 155 public:
 156   // Node replacement helpers
 157   void ReplacedNode(SDNode *N) {
 158     LegalizedNodes.erase(N);
 159     if (UpdatedNodes)
 160       UpdatedNodes->insert(N);
 161   }
 162   void ReplaceNode(SDNode *Old, SDNode *New) {
 163     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 164           dbgs() << "     with:      "; New->dump(&DAG));
 165
 166     assert(Old->getNumValues() == New->getNumValues() &&
 167            "Replacing one node with another that produces a different number "
 168            "of values!");
 169     DAG.ReplaceAllUsesWith(Old, New);
 170     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
 171       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
 172     if (UpdatedNodes)
 173       UpdatedNodes->insert(New);
 174     ReplacedNode(Old);
 175   }
 176   void ReplaceNode(SDValue Old, SDValue New) {
 177     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 178           dbgs() << "     with:      "; New->dump(&DAG));
 179
 180     DAG.ReplaceAllUsesWith(Old, New);
 181     DAG.TransferDbgValues(Old, New);
 182     if (UpdatedNodes)
 183       UpdatedNodes->insert(New.getNode());
 184     ReplacedNode(Old.getNode());
 185   }
 186   void ReplaceNode(SDNode *Old, const SDValue *New) {
 187     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
 188
 189     DAG.ReplaceAllUsesWith(Old, New);
 190     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
 191       DEBUG(dbgs() << (i == 0 ? "     with:      "
 192                               : "      and:      ");
 193             New[i]->dump(&DAG));
 194       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
 195       if (UpdatedNodes)
 196         UpdatedNodes->insert(New[i].getNode());
 197     }
 198     ReplacedNode(Old);
 199   }
 200 };
 201 }
 202
 203 /// Return a vector shuffle operation which
 204 /// performs the same shuffe in terms of order or result bytes, but on a type
 205 /// whose vector element type is narrower than the original shuffle type.
 206 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 207 SDValue
 208 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 209                                                  SDValue N1, SDValue N2,
 210                                                  ArrayRef<int> Mask) const {
 211   unsigned NumMaskElts = VT.getVectorNumElements();
 212   unsigned NumDestElts = NVT.getVectorNumElements();
 213   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 214
 215   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 216
 217   if (NumEltsGrowth == 1)
 218     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 219
 220   SmallVector<int, 8> NewMask;
 221   for (unsigned i = 0; i != NumMaskElts; ++i) {
 222     int Idx = Mask[i];
 223     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 224       if (Idx < 0)
 225         NewMask.push_back(-1);
 226       else
 227         NewMask.push_back(Idx * NumEltsGrowth + j);
 228     }
 229   }
 230   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 231   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 232   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 233 }
 234
 235 /// Expands the ConstantFP node to an integer constant or
 236 /// a load from the constant pool.
 237 SDValue
 238 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 239   bool Extend = false;
 240   SDLoc dl(CFP);
 241
 242   // If a FP immediate is precise when represented as a float and if the
 243   // target can do an extending load from float to double, we put it into
 244   // the constant pool as a float, even if it's is statically typed as a
 245   // double.  This shrinks FP constants and canonicalizes them for targets where
 246   // an FP extending load is the same cost as a normal load (such as on the x87
 247   // fp stack or PPC FP unit).
 248   EVT VT = CFP->getValueType(0);
 249   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 250   if (!UseCP) {
 251     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 252     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(), dl,
 253                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 254   }
 255
 256   EVT OrigVT = VT;
 257   EVT SVT = VT;
 258   while (SVT != MVT::f32 && SVT != MVT::f16) {
 259     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 260     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 261         // Only do this if the target has a native EXTLOAD instruction from
 262         // smaller type.
 263         TLI.isLoadExtLegal(ISD::EXTLOAD, OrigVT, SVT) &&
 264         TLI.ShouldShrinkFPConstant(OrigVT)) {
 265       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 266       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 267       VT = SVT;
 268       Extend = true;
 269     }
 270   }
 271
 272   SDValue CPIdx =
 273       DAG.getConstantPool(LLVMC, TLI.getPointerTy(DAG.getDataLayout()));
 274   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 275   if (Extend) {
 276     SDValue Result = DAG.getExtLoad(
 277         ISD::EXTLOAD, dl, OrigVT, DAG.getEntryNode(), CPIdx,
 278         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), VT,
 279         false, false, false, Alignment);
 280     return Result;
 281   }
 282   SDValue Result =
 283       DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 284                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
 285                   false, false, false, Alignment);
 286   return Result;
 287 }
 288
 289 /// Expands an unaligned store to 2 half-size stores.
 290 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 291                                  const TargetLowering &TLI,
 292                                  SelectionDAGLegalize *DAGLegalize) {
 293   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 294          "unaligned indexed stores not implemented!");
 295   SDValue Chain = ST->getChain();
 296   SDValue Ptr = ST->getBasePtr();
 297   SDValue Val = ST->getValue();
 298   EVT VT = Val.getValueType();
 299   int Alignment = ST->getAlignment();
 300   unsigned AS = ST->getAddressSpace();
 301
 302   SDLoc dl(ST);
 303   if (ST->getMemoryVT().isFloatingPoint() ||
 304       ST->getMemoryVT().isVector()) {
 305     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 306     if (TLI.isTypeLegal(intVT)) {
 307       // Expand to a bitconvert of the value to the integer type of the
 308       // same size, then a (misaligned) int store.
 309       // FIXME: Does not handle truncating floating point stores!
 310       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 311       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 312                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 313       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 314       return;
 315     }
 316     // Do a (aligned) store to a stack slot, then copy from the stack slot
 317     // to the final destination using (unaligned) integer loads and stores.
 318     EVT StoredVT = ST->getMemoryVT();
 319     MVT RegVT =
 320       TLI.getRegisterType(*DAG.getContext(),
 321                           EVT::getIntegerVT(*DAG.getContext(),
 322                                             StoredVT.getSizeInBits()));
 323     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 324     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 325     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 326
 327     // Make sure the stack slot is also aligned for the register type.
 328     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 329
 330     // Perform the original store, only redirected to the stack slot.
 331     SDValue Store = DAG.getTruncStore(Chain, dl,
 332                                       Val, StackPtr, MachinePointerInfo(),
 333                                       StoredVT, false, false, 0);
 334     SDValue Increment = DAG.getConstant(
 335         RegBytes, dl, TLI.getPointerTy(DAG.getDataLayout(), AS));
 336     SmallVector<SDValue, 8> Stores;
 337     unsigned Offset = 0;
 338
 339     // Do all but one copies using the full register width.
 340     for (unsigned i = 1; i < NumRegs; i++) {
 341       // Load one integer register's worth from the stack slot.
 342       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 343                                  MachinePointerInfo(),
 344                                  false, false, false, 0);
 345       // Store it to the final location.  Remember the store.
 346       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 347                                   ST->getPointerInfo().getWithOffset(Offset),
 348                                     ST->isVolatile(), ST->isNonTemporal(),
 349                                     MinAlign(ST->getAlignment(), Offset)));
 350       // Increment the pointers.
 351       Offset += RegBytes;
 352       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 353                              Increment);
 354       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 355     }
 356
 357     // The last store may be partial.  Do a truncating store.  On big-endian
 358     // machines this requires an extending load from the stack slot to ensure
 359     // that the bits are in the right place.
 360     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 361                                   8 * (StoredBytes - Offset));
 362
 363     // Load from the stack slot.
 364     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 365                                   MachinePointerInfo(),
 366                                   MemVT, false, false, false, 0);
 367
 368     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 369                                        ST->getPointerInfo()
 370                                          .getWithOffset(Offset),
 371                                        MemVT, ST->isVolatile(),
 372                                        ST->isNonTemporal(),
 373                                        MinAlign(ST->getAlignment(), Offset),
 374                                        ST->getAAInfo()));
 375     // The order of the stores doesn't matter - say it with a TokenFactor.
 376     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 377     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 378     return;
 379   }
 380   assert(ST->getMemoryVT().isInteger() &&
 381          !ST->getMemoryVT().isVector() &&
 382          "Unaligned store of unknown type.");
 383   // Get the half-size VT
 384   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 385   int NumBits = NewStoredVT.getSizeInBits();
 386   int IncrementSize = NumBits / 8;
 387
 388   // Divide the stored value in two parts.
 389   SDValue ShiftAmount =
 390       DAG.getConstant(NumBits, dl, TLI.getShiftAmountTy(Val.getValueType(),
 391                                                         DAG.getDataLayout()));
 392   SDValue Lo = Val;
 393   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 394
 395   // Store the two parts
 396   SDValue Store1, Store2;
 397   Store1 = DAG.getTruncStore(Chain, dl,
 398                              DAG.getDataLayout().isLittleEndian() ? Lo : Hi,
 399                              Ptr, ST->getPointerInfo(), NewStoredVT,
 400                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 401
 402   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 403                     DAG.getConstant(IncrementSize, dl,
 404                                     TLI.getPointerTy(DAG.getDataLayout(), AS)));
 405   Alignment = MinAlign(Alignment, IncrementSize);
 406   Store2 = DAG.getTruncStore(
 407       Chain, dl, DAG.getDataLayout().isLittleEndian() ? Hi : Lo, Ptr,
 408       ST->getPointerInfo().getWithOffset(IncrementSize), NewStoredVT,
 409       ST->isVolatile(), ST->isNonTemporal(), Alignment, ST->getAAInfo());
 410
 411   SDValue Result =
 412     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 413   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 414 }
 415
 416 /// Expands an unaligned load to 2 half-size loads.
 417 static void
 418 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 419                     const TargetLowering &TLI,
 420                     SDValue &ValResult, SDValue &ChainResult) {
 421   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 422          "unaligned indexed loads not implemented!");
 423   SDValue Chain = LD->getChain();
 424   SDValue Ptr = LD->getBasePtr();
 425   EVT VT = LD->getValueType(0);
 426   EVT LoadedVT = LD->getMemoryVT();
 427   SDLoc dl(LD);
 428   if (VT.isFloatingPoint() || VT.isVector()) {
 429     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 430     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 431       // Expand to a (misaligned) integer load of the same size,
 432       // then bitconvert to floating point or vector.
 433       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 434                                     LD->getMemOperand());
 435       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 436       if (LoadedVT != VT)
 437         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 438                              ISD::ANY_EXTEND, dl, VT, Result);
 439
 440       ValResult = Result;
 441       ChainResult = newLoad.getValue(1);
 442       return;
 443     }
 444
 445     // Copy the value to a (aligned) stack slot using (unaligned) integer
 446     // loads and stores, then do a (aligned) load from the stack slot.
 447     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 448     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 449     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 450     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 451
 452     // Make sure the stack slot is also aligned for the register type.
 453     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 454
 455     SDValue Increment =
 456         DAG.getConstant(RegBytes, dl, TLI.getPointerTy(DAG.getDataLayout()));
 457     SmallVector<SDValue, 8> Stores;
 458     SDValue StackPtr = StackBase;
 459     unsigned Offset = 0;
 460
 461     // Do all but one copies using the full register width.
 462     for (unsigned i = 1; i < NumRegs; i++) {
 463       // Load one integer register's worth from the original location.
 464       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 465                                  LD->getPointerInfo().getWithOffset(Offset),
 466                                  LD->isVolatile(), LD->isNonTemporal(),
 467                                  LD->isInvariant(),
 468                                  MinAlign(LD->getAlignment(), Offset),
 469                                  LD->getAAInfo());
 470       // Follow the load with a store to the stack slot.  Remember the store.
 471       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 472                                     MachinePointerInfo(), false, false, 0));
 473       // Increment the pointers.
 474       Offset += RegBytes;
 475       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 476       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 477                              Increment);
 478     }
 479
 480     // The last copy may be partial.  Do an extending load.
 481     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 482                                   8 * (LoadedBytes - Offset));
 483     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 484                                   LD->getPointerInfo().getWithOffset(Offset),
 485                                   MemVT, LD->isVolatile(),
 486                                   LD->isNonTemporal(),
 487                                   LD->isInvariant(),
 488                                   MinAlign(LD->getAlignment(), Offset),
 489                                   LD->getAAInfo());
 490     // Follow the load with a store to the stack slot.  Remember the store.
 491     // On big-endian machines this requires a truncating store to ensure
 492     // that the bits end up in the right place.
 493     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 494                                        MachinePointerInfo(), MemVT,
 495                                        false, false, 0));
 496
 497     // The order of the stores doesn't matter - say it with a TokenFactor.
 498     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 499
 500     // Finally, perform the original load only redirected to the stack slot.
 501     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 502                           MachinePointerInfo(), LoadedVT, false,false, false,
 503                           0);
 504
 505     // Callers expect a MERGE_VALUES node.
 506     ValResult = Load;
 507     ChainResult = TF;
 508     return;
 509   }
 510   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 511          "Unaligned load of unsupported type.");
 512
 513   // Compute the new VT that is half the size of the old one.  This is an
 514   // integer MVT.
 515   unsigned NumBits = LoadedVT.getSizeInBits();
 516   EVT NewLoadedVT;
 517   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 518   NumBits >>= 1;
 519
 520   unsigned Alignment = LD->getAlignment();
 521   unsigned IncrementSize = NumBits / 8;
 522   ISD::LoadExtType HiExtType = LD->getExtensionType();
 523
 524   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 525   if (HiExtType == ISD::NON_EXTLOAD)
 526     HiExtType = ISD::ZEXTLOAD;
 527
 528   // Load the value in two parts
 529   SDValue Lo, Hi;
 530   if (DAG.getDataLayout().isLittleEndian()) {
 531     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 532                         NewLoadedVT, LD->isVolatile(),
 533                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 534                         LD->getAAInfo());
 535     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 536                       DAG.getConstant(IncrementSize, dl, Ptr.getValueType()));
 537     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 538                         LD->getPointerInfo().getWithOffset(IncrementSize),
 539                         NewLoadedVT, LD->isVolatile(),
 540                         LD->isNonTemporal(),LD->isInvariant(),
 541                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 542   } else {
 543     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 544                         NewLoadedVT, LD->isVolatile(),
 545                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 546                         LD->getAAInfo());
 547     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 548                       DAG.getConstant(IncrementSize, dl, Ptr.getValueType()));
 549     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 550                         LD->getPointerInfo().getWithOffset(IncrementSize),
 551                         NewLoadedVT, LD->isVolatile(),
 552                         LD->isNonTemporal(), LD->isInvariant(),
 553                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 554   }
 555
 556   // aggregate the two parts
 557   SDValue ShiftAmount =
 558       DAG.getConstant(NumBits, dl, TLI.getShiftAmountTy(Hi.getValueType(),
 559                                                         DAG.getDataLayout()));
 560   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 561   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 562
 563   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 564                              Hi.getValue(1));
 565
 566   ValResult = Result;
 567   ChainResult = TF;
 568 }
 569
 570 /// Some target cannot handle a variable insertion index for the
 571 /// INSERT_VECTOR_ELT instruction.  In this case, it
 572 /// is necessary to spill the vector being inserted into to memory, perform
 573 /// the insert there, and then read the result back.
 574 SDValue SelectionDAGLegalize::
 575 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 576                                SDLoc dl) {
 577   SDValue Tmp1 = Vec;
 578   SDValue Tmp2 = Val;
 579   SDValue Tmp3 = Idx;
 580
 581   // If the target doesn't support this, we have to spill the input vector
 582   // to a temporary stack slot, update the element, then reload it.  This is
 583   // badness.  We could also load the value into a vector register (either
 584   // with a "move to register" or "extload into register" instruction, then
 585   // permute it into place, if the idx is a constant and if the idx is
 586   // supported by the target.
 587   EVT VT    = Tmp1.getValueType();
 588   EVT EltVT = VT.getVectorElementType();
 589   EVT IdxVT = Tmp3.getValueType();
 590   EVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
 591   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 592
 593   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 594
 595   // Store the vector.
 596   SDValue Ch = DAG.getStore(
 597       DAG.getEntryNode(), dl, Tmp1, StackPtr,
 598       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI), false,
 599       false, 0);
 600
 601   // Truncate or zero extend offset to target pointer type.
 602   Tmp3 = DAG.getZExtOrTrunc(Tmp3, dl, PtrVT);
 603   // Add the offset to the index.
 604   unsigned EltSize = EltVT.getSizeInBits()/8;
 605   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,
 606                      DAG.getConstant(EltSize, dl, IdxVT));
 607   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 608   // Store the scalar value.
 609   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 610                          false, false, 0);
 611   // Load the updated vector.
 612   return DAG.getLoad(VT, dl, Ch, StackPtr, MachinePointerInfo::getFixedStack(
 613                                                DAG.getMachineFunction(), SPFI),
 614                      false, false, false, 0);
 615 }
 616
 617
 618 SDValue SelectionDAGLegalize::
 619 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 620   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 621     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 622     // match the element type of the vector being created, except for
 623     // integers in which case the inserted value can be over width.
 624     EVT EltVT = Vec.getValueType().getVectorElementType();
 625     if (Val.getValueType() == EltVT ||
 626         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 627       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 628                                   Vec.getValueType(), Val);
 629
 630       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 631       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 632       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 633       // elt 0 of the RHS.
 634       SmallVector<int, 8> ShufOps;
 635       for (unsigned i = 0; i != NumElts; ++i)
 636         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 637
 638       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 639                                   &ShufOps[0]);
 640     }
 641   }
 642   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 643 }
 644
 645 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 646   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 647   // FIXME: We shouldn't do this for TargetConstantFP's.
 648   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 649   // to phase ordering between legalized code and the dag combiner.  This
 650   // probably means that we need to integrate dag combiner and legalizer
 651   // together.
 652   // We generally can't do this one for long doubles.
 653   SDValue Chain = ST->getChain();
 654   SDValue Ptr = ST->getBasePtr();
 655   unsigned Alignment = ST->getAlignment();
 656   bool isVolatile = ST->isVolatile();
 657   bool isNonTemporal = ST->isNonTemporal();
 658   AAMDNodes AAInfo = ST->getAAInfo();
 659   SDLoc dl(ST);
 660   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 661     if (CFP->getValueType(0) == MVT::f32 &&
 662         TLI.isTypeLegal(MVT::i32)) {
 663       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 664                                       bitcastToAPInt().zextOrTrunc(32),
 665                                     SDLoc(CFP), MVT::i32);
 666       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 667                           isVolatile, isNonTemporal, Alignment, AAInfo);
 668     }
 669
 670     if (CFP->getValueType(0) == MVT::f64) {
 671       // If this target supports 64-bit registers, do a single 64-bit store.
 672       if (TLI.isTypeLegal(MVT::i64)) {
 673         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 674                                       zextOrTrunc(64), SDLoc(CFP), MVT::i64);
 675         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 676                             isVolatile, isNonTemporal, Alignment, AAInfo);
 677       }
 678
 679       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 680         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 681         // stores.  If the target supports neither 32- nor 64-bits, this
 682         // xform is certainly not worth it.
 683         const APInt &IntVal = CFP->getValueAPF().bitcastToAPInt();
 684         SDValue Lo = DAG.getConstant(IntVal.trunc(32), dl, MVT::i32);
 685         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), dl, MVT::i32);
 686         if (DAG.getDataLayout().isBigEndian())
 687           std::swap(Lo, Hi);
 688
 689         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 690                           isNonTemporal, Alignment, AAInfo);
 691         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 692                           DAG.getConstant(4, dl, Ptr.getValueType()));
 693         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 694                           ST->getPointerInfo().getWithOffset(4),
 695                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 696                           AAInfo);
 697
 698         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 699       }
 700     }
 701   }
 702   return SDValue(nullptr, 0);
 703 }
 704
 705 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 706     StoreSDNode *ST = cast<StoreSDNode>(Node);
 707     SDValue Chain = ST->getChain();
 708     SDValue Ptr = ST->getBasePtr();
 709     SDLoc dl(Node);
 710
 711     unsigned Alignment = ST->getAlignment();
 712     bool isVolatile = ST->isVolatile();
 713     bool isNonTemporal = ST->isNonTemporal();
 714     AAMDNodes AAInfo = ST->getAAInfo();
 715
 716     if (!ST->isTruncatingStore()) {
 717       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 718         ReplaceNode(ST, OptStore);
 719         return;
 720       }
 721
 722       {
 723         SDValue Value = ST->getValue();
 724         MVT VT = Value.getSimpleValueType();
 725         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 726         default: llvm_unreachable("This action is not supported yet!");
 727         case TargetLowering::Legal: {
 728           // If this is an unaligned store and the target doesn't support it,
 729           // expand it.
 730           EVT MemVT = ST->getMemoryVT();
 731           unsigned AS = ST->getAddressSpace();
 732           unsigned Align = ST->getAlignment();
 733           const DataLayout &DL = DAG.getDataLayout();
 734           if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 735             ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 736           break;
 737         }
 738         case TargetLowering::Custom: {
 739           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 740           if (Res && Res != SDValue(Node, 0))
 741             ReplaceNode(SDValue(Node, 0), Res);
 742           return;
 743         }
 744         case TargetLowering::Promote: {
 745           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 746           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 747                  "Can only promote stores to same size type");
 748           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 749           SDValue Result =
 750             DAG.getStore(Chain, dl, Value, Ptr,
 751                          ST->getPointerInfo(), isVolatile,
 752                          isNonTemporal, Alignment, AAInfo);
 753           ReplaceNode(SDValue(Node, 0), Result);
 754           break;
 755         }
 756         }
 757         return;
 758       }
 759     } else {
 760       SDValue Value = ST->getValue();
 761
 762       EVT StVT = ST->getMemoryVT();
 763       unsigned StWidth = StVT.getSizeInBits();
 764       auto &DL = DAG.getDataLayout();
 765
 766       if (StWidth != StVT.getStoreSizeInBits()) {
 767         // Promote to a byte-sized store with upper bits zero if not
 768         // storing an integral number of bytes.  For example, promote
 769         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 770         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 771                                     StVT.getStoreSizeInBits());
 772         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 773         SDValue Result =
 774           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 775                             NVT, isVolatile, isNonTemporal, Alignment, AAInfo);
 776         ReplaceNode(SDValue(Node, 0), Result);
 777       } else if (StWidth & (StWidth - 1)) {
 778         // If not storing a power-of-2 number of bits, expand as two stores.
 779         assert(!StVT.isVector() && "Unsupported truncstore!");
 780         unsigned RoundWidth = 1 << Log2_32(StWidth);
 781         assert(RoundWidth < StWidth);
 782         unsigned ExtraWidth = StWidth - RoundWidth;
 783         assert(ExtraWidth < RoundWidth);
 784         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 785                "Store size not an integral number of bytes!");
 786         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 787         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 788         SDValue Lo, Hi;
 789         unsigned IncrementSize;
 790
 791         if (DL.isLittleEndian()) {
 792           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 793           // Store the bottom RoundWidth bits.
 794           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 795                                  RoundVT,
 796                                  isVolatile, isNonTemporal, Alignment,
 797                                  AAInfo);
 798
 799           // Store the remaining ExtraWidth bits.
 800           IncrementSize = RoundWidth / 8;
 801           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 802                             DAG.getConstant(IncrementSize, dl,
 803                                             Ptr.getValueType()));
 804           Hi = DAG.getNode(
 805               ISD::SRL, dl, Value.getValueType(), Value,
 806               DAG.getConstant(RoundWidth, dl,
 807                               TLI.getShiftAmountTy(Value.getValueType(), DL)));
 808           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 809                              ST->getPointerInfo().getWithOffset(IncrementSize),
 810                                  ExtraVT, isVolatile, isNonTemporal,
 811                                  MinAlign(Alignment, IncrementSize), AAInfo);
 812         } else {
 813           // Big endian - avoid unaligned stores.
 814           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 815           // Store the top RoundWidth bits.
 816           Hi = DAG.getNode(
 817               ISD::SRL, dl, Value.getValueType(), Value,
 818               DAG.getConstant(ExtraWidth, dl,
 819                               TLI.getShiftAmountTy(Value.getValueType(), DL)));
 820           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 821                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 822                                  AAInfo);
 823
 824           // Store the remaining ExtraWidth bits.
 825           IncrementSize = RoundWidth / 8;
 826           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 827                             DAG.getConstant(IncrementSize, dl,
 828                                             Ptr.getValueType()));
 829           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 830                               ST->getPointerInfo().getWithOffset(IncrementSize),
 831                                  ExtraVT, isVolatile, isNonTemporal,
 832                                  MinAlign(Alignment, IncrementSize), AAInfo);
 833         }
 834
 835         // The order of the stores doesn't matter.
 836         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 837         ReplaceNode(SDValue(Node, 0), Result);
 838       } else {
 839         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 840                                         StVT.getSimpleVT())) {
 841         default: llvm_unreachable("This action is not supported yet!");
 842         case TargetLowering::Legal: {
 843           EVT MemVT = ST->getMemoryVT();
 844           unsigned AS = ST->getAddressSpace();
 845           unsigned Align = ST->getAlignment();
 846           // If this is an unaligned store and the target doesn't support it,
 847           // expand it.
 848           if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 849             ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 850           break;
 851         }
 852         case TargetLowering::Custom: {
 853           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 854           if (Res && Res != SDValue(Node, 0))
 855             ReplaceNode(SDValue(Node, 0), Res);
 856           return;
 857         }
 858         case TargetLowering::Expand:
 859           assert(!StVT.isVector() &&
 860                  "Vector Stores are handled in LegalizeVectorOps");
 861
 862           // TRUNCSTORE:i16 i32 -> STORE i16
 863           assert(TLI.isTypeLegal(StVT) &&
 864                  "Do not know how to expand this store!");
 865           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 866           SDValue Result =
 867             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 868                          isVolatile, isNonTemporal, Alignment, AAInfo);
 869           ReplaceNode(SDValue(Node, 0), Result);
 870           break;
 871         }
 872       }
 873     }
 874 }
 875
 876 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 877   LoadSDNode *LD = cast<LoadSDNode>(Node);
 878   SDValue Chain = LD->getChain();  // The chain.
 879   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 880   SDValue Value;                   // The value returned by the load op.
 881   SDLoc dl(Node);
 882
 883   ISD::LoadExtType ExtType = LD->getExtensionType();
 884   if (ExtType == ISD::NON_EXTLOAD) {
 885     MVT VT = Node->getSimpleValueType(0);
 886     SDValue RVal = SDValue(Node, 0);
 887     SDValue RChain = SDValue(Node, 1);
 888
 889     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 890     default: llvm_unreachable("This action is not supported yet!");
 891     case TargetLowering::Legal: {
 892       EVT MemVT = LD->getMemoryVT();
 893       unsigned AS = LD->getAddressSpace();
 894       unsigned Align = LD->getAlignment();
 895       const DataLayout &DL = DAG.getDataLayout();
 896       // If this is an unaligned load and the target doesn't support it,
 897       // expand it.
 898       if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
 899         ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 900       break;
 901     }
 902     case TargetLowering::Custom: {
 903       SDValue Res = TLI.LowerOperation(RVal, DAG);
 904       if (Res.getNode()) {
 905         RVal = Res;
 906         RChain = Res.getValue(1);
 907       }
 908       break;
 909     }
 910     case TargetLowering::Promote: {
 911       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 912       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 913              "Can only promote loads to same size type");
 914
 915       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 916       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 917       RChain = Res.getValue(1);
 918       break;
 919     }
 920     }
 921     if (RChain.getNode() != Node) {
 922       assert(RVal.getNode() != Node && "Load must be completely replaced");
 923       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 924       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 925       if (UpdatedNodes) {
 926         UpdatedNodes->insert(RVal.getNode());
 927         UpdatedNodes->insert(RChain.getNode());
 928       }
 929       ReplacedNode(Node);
 930     }
 931     return;
 932   }
 933
 934   EVT SrcVT = LD->getMemoryVT();
 935   unsigned SrcWidth = SrcVT.getSizeInBits();
 936   unsigned Alignment = LD->getAlignment();
 937   bool isVolatile = LD->isVolatile();
 938   bool isNonTemporal = LD->isNonTemporal();
 939   bool isInvariant = LD->isInvariant();
 940   AAMDNodes AAInfo = LD->getAAInfo();
 941
 942   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 943       // Some targets pretend to have an i1 loading operation, and actually
 944       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 945       // bits are guaranteed to be zero; it helps the optimizers understand
 946       // that these bits are zero.  It is also useful for EXTLOAD, since it
 947       // tells the optimizers that those bits are undefined.  It would be
 948       // nice to have an effective generic way of getting these benefits...
 949       // Until such a way is found, don't insist on promoting i1 here.
 950       (SrcVT != MVT::i1 ||
 951        TLI.getLoadExtAction(ExtType, Node->getValueType(0), MVT::i1) ==
 952          TargetLowering::Promote)) {
 953     // Promote to a byte-sized load if not loading an integral number of
 954     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 955     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 956     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 957     SDValue Ch;
 958
 959     // The extra bits are guaranteed to be zero, since we stored them that
 960     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 961
 962     ISD::LoadExtType NewExtType =
 963       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 964
 965     SDValue Result =
 966       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 967                      Chain, Ptr, LD->getPointerInfo(),
 968                      NVT, isVolatile, isNonTemporal, isInvariant, Alignment,
 969                      AAInfo);
 970
 971     Ch = Result.getValue(1); // The chain.
 972
 973     if (ExtType == ISD::SEXTLOAD)
 974       // Having the top bits zero doesn't help when sign extending.
 975       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 976                            Result.getValueType(),
 977                            Result, DAG.getValueType(SrcVT));
 978     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 979       // All the top bits are guaranteed to be zero - inform the optimizers.
 980       Result = DAG.getNode(ISD::AssertZext, dl,
 981                            Result.getValueType(), Result,
 982                            DAG.getValueType(SrcVT));
 983
 984     Value = Result;
 985     Chain = Ch;
 986   } else if (SrcWidth & (SrcWidth - 1)) {
 987     // If not loading a power-of-2 number of bits, expand as two loads.
 988     assert(!SrcVT.isVector() && "Unsupported extload!");
 989     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 990     assert(RoundWidth < SrcWidth);
 991     unsigned ExtraWidth = SrcWidth - RoundWidth;
 992     assert(ExtraWidth < RoundWidth);
 993     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 994            "Load size not an integral number of bytes!");
 995     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 996     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 997     SDValue Lo, Hi, Ch;
 998     unsigned IncrementSize;
 999     auto &DL = DAG.getDataLayout();
1000
1001     if (DL.isLittleEndian()) {
1002       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
1003       // Load the bottom RoundWidth bits.
1004       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1005                           Chain, Ptr,
1006                           LD->getPointerInfo(), RoundVT, isVolatile,
1007                           isNonTemporal, isInvariant, Alignment, AAInfo);
1008
1009       // Load the remaining ExtraWidth bits.
1010       IncrementSize = RoundWidth / 8;
1011       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1012                          DAG.getConstant(IncrementSize, dl,
1013                                          Ptr.getValueType()));
1014       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1015                           LD->getPointerInfo().getWithOffset(IncrementSize),
1016                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1017                           MinAlign(Alignment, IncrementSize), AAInfo);
1018
1019       // Build a factor node to remember that this load is independent of
1020       // the other one.
1021       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1022                        Hi.getValue(1));
1023
1024       // Move the top bits to the right place.
1025       Hi = DAG.getNode(
1026           ISD::SHL, dl, Hi.getValueType(), Hi,
1027           DAG.getConstant(RoundWidth, dl,
1028                           TLI.getShiftAmountTy(Hi.getValueType(), DL)));
1029
1030       // Join the hi and lo parts.
1031       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1032     } else {
1033       // Big endian - avoid unaligned loads.
1034       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1035       // Load the top RoundWidth bits.
1036       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1037                           LD->getPointerInfo(), RoundVT, isVolatile,
1038                           isNonTemporal, isInvariant, Alignment, AAInfo);
1039
1040       // Load the remaining ExtraWidth bits.
1041       IncrementSize = RoundWidth / 8;
1042       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1043                          DAG.getConstant(IncrementSize, dl,
1044                                          Ptr.getValueType()));
1045       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1046                           dl, Node->getValueType(0), Chain, Ptr,
1047                           LD->getPointerInfo().getWithOffset(IncrementSize),
1048                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1049                           MinAlign(Alignment, IncrementSize), AAInfo);
1050
1051       // Build a factor node to remember that this load is independent of
1052       // the other one.
1053       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1054                        Hi.getValue(1));
1055
1056       // Move the top bits to the right place.
1057       Hi = DAG.getNode(
1058           ISD::SHL, dl, Hi.getValueType(), Hi,
1059           DAG.getConstant(ExtraWidth, dl,
1060                           TLI.getShiftAmountTy(Hi.getValueType(), DL)));
1061
1062       // Join the hi and lo parts.
1063       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1064     }
1065
1066     Chain = Ch;
1067   } else {
1068     bool isCustom = false;
1069     switch (TLI.getLoadExtAction(ExtType, Node->getValueType(0),
1070                                  SrcVT.getSimpleVT())) {
1071     default: llvm_unreachable("This action is not supported yet!");
1072     case TargetLowering::Custom:
1073       isCustom = true;
1074       // FALLTHROUGH
1075     case TargetLowering::Legal: {
1076       Value = SDValue(Node, 0);
1077       Chain = SDValue(Node, 1);
1078
1079       if (isCustom) {
1080         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1081         if (Res.getNode()) {
1082           Value = Res;
1083           Chain = Res.getValue(1);
1084         }
1085       } else {
1086         // If this is an unaligned load and the target doesn't support it,
1087         // expand it.
1088         EVT MemVT = LD->getMemoryVT();
1089         unsigned AS = LD->getAddressSpace();
1090         unsigned Align = LD->getAlignment();
1091         const DataLayout &DL = DAG.getDataLayout();
1092         if (!TLI.allowsMemoryAccess(*DAG.getContext(), DL, MemVT, AS, Align))
1093           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, Value, Chain);
1094       }
1095       break;
1096     }
1097     case TargetLowering::Expand:
1098       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, Node->getValueType(0), SrcVT)) {
1099         // If the source type is not legal, see if there is a legal extload to
1100         // an intermediate type that we can then extend further.
1101         EVT LoadVT = TLI.getRegisterType(SrcVT.getSimpleVT());
1102         if (TLI.isTypeLegal(SrcVT) || // Same as SrcVT == LoadVT?
1103             TLI.isLoadExtLegal(ExtType, LoadVT, SrcVT)) {
1104           // If we are loading a legal type, this is a non-extload followed by a
1105           // full extend.
1106           ISD::LoadExtType MidExtType =
1107               (LoadVT == SrcVT) ? ISD::NON_EXTLOAD : ExtType;
1108
1109           SDValue Load = DAG.getExtLoad(MidExtType, dl, LoadVT, Chain, Ptr,
1110                                         SrcVT, LD->getMemOperand());
1111           unsigned ExtendOp =
1112               ISD::getExtForLoadExtType(SrcVT.isFloatingPoint(), ExtType);
1113           Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1114           Chain = Load.getValue(1);
1115           break;
1116         }
1117       }
1118
1119       assert(!SrcVT.isVector() &&
1120              "Vector Loads are handled in LegalizeVectorOps");
1121
1122       // FIXME: This does not work for vectors on most targets.  Sign-
1123       // and zero-extend operations are currently folded into extending
1124       // loads, whether they are legal or not, and then we end up here
1125       // without any support for legalizing them.
1126       assert(ExtType != ISD::EXTLOAD &&
1127              "EXTLOAD should always be supported!");
1128       // Turn the unsupported load into an EXTLOAD followed by an
1129       // explicit zero/sign extend inreg.
1130       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1131                                       Node->getValueType(0),
1132                                       Chain, Ptr, SrcVT,
1133                                       LD->getMemOperand());
1134       SDValue ValRes;
1135       if (ExtType == ISD::SEXTLOAD)
1136         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1137                              Result.getValueType(),
1138                              Result, DAG.getValueType(SrcVT));
1139       else
1140         ValRes = DAG.getZeroExtendInReg(Result, dl, SrcVT.getScalarType());
1141       Value = ValRes;
1142       Chain = Result.getValue(1);
1143       break;
1144     }
1145   }
1146
1147   // Since loads produce two values, make sure to remember that we legalized
1148   // both of them.
1149   if (Chain.getNode() != Node) {
1150     assert(Value.getNode() != Node && "Load must be completely replaced");
1151     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1152     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1153     if (UpdatedNodes) {
1154       UpdatedNodes->insert(Value.getNode());
1155       UpdatedNodes->insert(Chain.getNode());
1156     }
1157     ReplacedNode(Node);
1158   }
1159 }
1160
1161 /// Return a legal replacement for the given operation, with all legal operands.
1162 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1163   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1164
1165   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1166     return;
1167
1168 #ifndef NDEBUG
1169   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1170     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1171              TargetLowering::TypeLegal &&
1172            "Unexpected illegal type!");
1173
1174   for (const SDValue &Op : Node->op_values())
1175     assert((TLI.getTypeAction(*DAG.getContext(),
1176                               Op.getValueType()) == TargetLowering::TypeLegal ||
1177                               Op.getOpcode() == ISD::TargetConstant) &&
1178                               "Unexpected illegal type!");
1179 #endif
1180
1181   // Figure out the correct action; the way to query this varies by opcode
1182   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1183   bool SimpleFinishLegalizing = true;
1184   switch (Node->getOpcode()) {
1185   case ISD::INTRINSIC_W_CHAIN:
1186   case ISD::INTRINSIC_WO_CHAIN:
1187   case ISD::INTRINSIC_VOID:
1188   case ISD::STACKSAVE:
1189     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1190     break;
1191   case ISD::VAARG:
1192     Action = TLI.getOperationAction(Node->getOpcode(),
1193                                     Node->getValueType(0));
1194     if (Action != TargetLowering::Promote)
1195       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1196     break;
1197   case ISD::FP_TO_FP16:
1198   case ISD::SINT_TO_FP:
1199   case ISD::UINT_TO_FP:
1200   case ISD::EXTRACT_VECTOR_ELT:
1201     Action = TLI.getOperationAction(Node->getOpcode(),
1202                                     Node->getOperand(0).getValueType());
1203     break;
1204   case ISD::FP_ROUND_INREG:
1205   case ISD::SIGN_EXTEND_INREG: {
1206     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1207     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1208     break;
1209   }
1210   case ISD::ATOMIC_STORE: {
1211     Action = TLI.getOperationAction(Node->getOpcode(),
1212                                     Node->getOperand(2).getValueType());
1213     break;
1214   }
1215   case ISD::SELECT_CC:
1216   case ISD::SETCC:
1217   case ISD::BR_CC: {
1218     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1219                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1220     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1221     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1222     ISD::CondCode CCCode =
1223         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1224     Action = TLI.getCondCodeAction(CCCode, OpVT);
1225     if (Action == TargetLowering::Legal) {
1226       if (Node->getOpcode() == ISD::SELECT_CC)
1227         Action = TLI.getOperationAction(Node->getOpcode(),
1228                                         Node->getValueType(0));
1229       else
1230         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1231     }
1232     break;
1233   }
1234   case ISD::LOAD:
1235   case ISD::STORE:
1236     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1237     // STORE expects the unlegalized operand in some cases.
1238     SimpleFinishLegalizing = false;
1239     break;
1240   case ISD::CALLSEQ_START:
1241   case ISD::CALLSEQ_END:
1242     // FIXME: This shouldn't be necessary.  These nodes have special properties
1243     // dealing with the recursive nature of legalization.  Removing this
1244     // special case should be done as part of making LegalizeDAG non-recursive.
1245     SimpleFinishLegalizing = false;
1246     break;
1247   case ISD::EXTRACT_ELEMENT:
1248   case ISD::FLT_ROUNDS_:
1249   case ISD::FPOWI:
1250   case ISD::MERGE_VALUES:
1251   case ISD::EH_RETURN:
1252   case ISD::FRAME_TO_ARGS_OFFSET:
1253   case ISD::EH_SJLJ_SETJMP:
1254   case ISD::EH_SJLJ_LONGJMP:
1255   case ISD::EH_SJLJ_SETUP_DISPATCH:
1256     // These operations lie about being legal: when they claim to be legal,
1257     // they should actually be expanded.
1258     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1259     if (Action == TargetLowering::Legal)
1260       Action = TargetLowering::Expand;
1261     break;
1262   case ISD::INIT_TRAMPOLINE:
1263   case ISD::ADJUST_TRAMPOLINE:
1264   case ISD::FRAMEADDR:
1265   case ISD::RETURNADDR:
1266     // These operations lie about being legal: when they claim to be legal,
1267     // they should actually be custom-lowered.
1268     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1269     if (Action == TargetLowering::Legal)
1270       Action = TargetLowering::Custom;
1271     break;
1272   case ISD::READ_REGISTER:
1273   case ISD::WRITE_REGISTER:
1274     // Named register is legal in the DAG, but blocked by register name
1275     // selection if not implemented by target (to chose the correct register)
1276     // They'll be converted to Copy(To/From)Reg.
1277     Action = TargetLowering::Legal;
1278     break;
1279   case ISD::DEBUGTRAP:
1280     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1281     if (Action == TargetLowering::Expand) {
1282       // replace ISD::DEBUGTRAP with ISD::TRAP
1283       SDValue NewVal;
1284       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1285                            Node->getOperand(0));
1286       ReplaceNode(Node, NewVal.getNode());
1287       LegalizeOp(NewVal.getNode());
1288       return;
1289     }
1290     break;
1291
1292   default:
1293     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1294       Action = TargetLowering::Legal;
1295     } else {
1296       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1297     }
1298     break;
1299   }
1300
1301   if (SimpleFinishLegalizing) {
1302     SDNode *NewNode = Node;
1303     switch (Node->getOpcode()) {
1304     default: break;
1305     case ISD::SHL:
1306     case ISD::SRL:
1307     case ISD::SRA:
1308     case ISD::ROTL:
1309     case ISD::ROTR:
1310       // Legalizing shifts/rotates requires adjusting the shift amount
1311       // to the appropriate width.
1312       if (!Node->getOperand(1).getValueType().isVector()) {
1313         SDValue SAO =
1314           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1315                                     Node->getOperand(1));
1316         HandleSDNode Handle(SAO);
1317         LegalizeOp(SAO.getNode());
1318         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1319                                          Handle.getValue());
1320       }
1321       break;
1322     case ISD::SRL_PARTS:
1323     case ISD::SRA_PARTS:
1324     case ISD::SHL_PARTS:
1325       // Legalizing shifts/rotates requires adjusting the shift amount
1326       // to the appropriate width.
1327       if (!Node->getOperand(2).getValueType().isVector()) {
1328         SDValue SAO =
1329           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1330                                     Node->getOperand(2));
1331         HandleSDNode Handle(SAO);
1332         LegalizeOp(SAO.getNode());
1333         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1334                                          Node->getOperand(1),
1335                                          Handle.getValue());
1336       }
1337       break;
1338     }
1339
1340     if (NewNode != Node) {
1341       ReplaceNode(Node, NewNode);
1342       Node = NewNode;
1343     }
1344     switch (Action) {
1345     case TargetLowering::Legal:
1346       return;
1347     case TargetLowering::Custom: {
1348       // FIXME: The handling for custom lowering with multiple results is
1349       // a complete mess.
1350       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1351       if (Res.getNode()) {
1352         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1353           return;
1354
1355         if (Node->getNumValues() == 1) {
1356           // We can just directly replace this node with the lowered value.
1357           ReplaceNode(SDValue(Node, 0), Res);
1358           return;
1359         }
1360
1361         SmallVector<SDValue, 8> ResultVals;
1362         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1363           ResultVals.push_back(Res.getValue(i));
1364         ReplaceNode(Node, ResultVals.data());
1365         return;
1366       }
1367     }
1368       // FALL THROUGH
1369     case TargetLowering::Expand:
1370       ExpandNode(Node);
1371       return;
1372     case TargetLowering::Promote:
1373       PromoteNode(Node);
1374       return;
1375     }
1376   }
1377
1378   switch (Node->getOpcode()) {
1379   default:
1380 #ifndef NDEBUG
1381     dbgs() << "NODE: ";
1382     Node->dump( &DAG);
1383     dbgs() << "\n";
1384 #endif
1385     llvm_unreachable("Do not know how to legalize this operator!");
1386
1387   case ISD::CALLSEQ_START:
1388   case ISD::CALLSEQ_END:
1389     break;
1390   case ISD::LOAD: {
1391     return LegalizeLoadOps(Node);
1392   }
1393   case ISD::STORE: {
1394     return LegalizeStoreOps(Node);
1395   }
1396   }
1397 }
1398
1399 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1400   SDValue Vec = Op.getOperand(0);
1401   SDValue Idx = Op.getOperand(1);
1402   SDLoc dl(Op);
1403
1404   // Before we generate a new store to a temporary stack slot, see if there is
1405   // already one that we can use. There often is because when we scalarize
1406   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1407   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1408   // the vector. If all are expanded here, we don't want one store per vector
1409   // element.
1410   SDValue StackPtr, Ch;
1411   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1412        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1413     SDNode *User = *UI;
1414     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1415       if (ST->isIndexed() || ST->isTruncatingStore() ||
1416           ST->getValue() != Vec)
1417         continue;
1418
1419       // Make sure that nothing else could have stored into the destination of
1420       // this store.
1421       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1422         continue;
1423
1424       StackPtr = ST->getBasePtr();
1425       Ch = SDValue(ST, 0);
1426       break;
1427     }
1428   }
1429
1430   if (!Ch.getNode()) {
1431     // Store the value to a temporary stack slot, then LOAD the returned part.
1432     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1433     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1434                       MachinePointerInfo(), false, false, 0);
1435   }
1436
1437   // Add the offset to the index.
1438   unsigned EltSize =
1439       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1440   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1441                     DAG.getConstant(EltSize, SDLoc(Vec), Idx.getValueType()));
1442
1443   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy(DAG.getDataLayout()));
1444   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1445
1446   SDValue NewLoad;
1447
1448   if (Op.getValueType().isVector())
1449     NewLoad = DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,
1450                           MachinePointerInfo(), false, false, false, 0);
1451   else
1452     NewLoad = DAG.getExtLoad(
1453         ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr, MachinePointerInfo(),
1454         Vec.getValueType().getVectorElementType(), false, false, false, 0);
1455
1456   // Replace the chain going out of the store, by the one out of the load.
1457   DAG.ReplaceAllUsesOfValueWith(Ch, SDValue(NewLoad.getNode(), 1));
1458
1459   // We introduced a cycle though, so update the loads operands, making sure
1460   // to use the original store's chain as an incoming chain.
1461   SmallVector<SDValue, 6> NewLoadOperands(NewLoad->op_begin(),
1462                                           NewLoad->op_end());
1463   NewLoadOperands[0] = Ch;
1464   NewLoad =
1465       SDValue(DAG.UpdateNodeOperands(NewLoad.getNode(), NewLoadOperands), 0);
1466   return NewLoad;
1467 }
1468
1469 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1470   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1471
1472   SDValue Vec  = Op.getOperand(0);
1473   SDValue Part = Op.getOperand(1);
1474   SDValue Idx  = Op.getOperand(2);
1475   SDLoc dl(Op);
1476
1477   // Store the value to a temporary stack slot, then LOAD the returned part.
1478
1479   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1480   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1481   MachinePointerInfo PtrInfo =
1482       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
1483
1484   // First store the whole vector.
1485   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1486                             false, false, 0);
1487
1488   // Then store the inserted part.
1489
1490   // Add the offset to the index.
1491   unsigned EltSize =
1492       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1493
1494   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1495                     DAG.getConstant(EltSize, SDLoc(Vec), Idx.getValueType()));
1496   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy(DAG.getDataLayout()));
1497
1498   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1499                                     StackPtr);
1500
1501   // Store the subvector.
1502   Ch = DAG.getStore(Ch, dl, Part, SubStackPtr,
1503                     MachinePointerInfo(), false, false, 0);
1504
1505   // Finally, load the updated vector.
1506   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1507                      false, false, false, 0);
1508 }
1509
1510 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1511   // We can't handle this case efficiently.  Allocate a sufficiently
1512   // aligned object on the stack, store each element into it, then load
1513   // the result as a vector.
1514   // Create the stack frame object.
1515   EVT VT = Node->getValueType(0);
1516   EVT EltVT = VT.getVectorElementType();
1517   SDLoc dl(Node);
1518   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1519   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1520   MachinePointerInfo PtrInfo =
1521       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
1522
1523   // Emit a store of each element to the stack slot.
1524   SmallVector<SDValue, 8> Stores;
1525   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1526   // Store (in the right endianness) the elements to memory.
1527   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1528     // Ignore undef elements.
1529     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1530
1531     unsigned Offset = TypeByteSize*i;
1532
1533     SDValue Idx = DAG.getConstant(Offset, dl, FIPtr.getValueType());
1534     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1535
1536     // If the destination vector element type is narrower than the source
1537     // element type, only store the bits necessary.
1538     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1539       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1540                                          Node->getOperand(i), Idx,
1541                                          PtrInfo.getWithOffset(Offset),
1542                                          EltVT, false, false, 0));
1543     } else
1544       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1545                                     Node->getOperand(i), Idx,
1546                                     PtrInfo.getWithOffset(Offset),
1547                                     false, false, 0));
1548   }
1549
1550   SDValue StoreChain;
1551   if (!Stores.empty())    // Not all undef elements?
1552     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1553   else
1554     StoreChain = DAG.getEntryNode();
1555
1556   // Result is a load from the stack slot.
1557   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1558                      false, false, false, 0);
1559 }
1560
1561 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1562   SDLoc dl(Node);
1563   SDValue Tmp1 = Node->getOperand(0);
1564   SDValue Tmp2 = Node->getOperand(1);
1565
1566   // Get the sign bit of the RHS.  First obtain a value that has the same
1567   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1568   SDValue SignBit;
1569   EVT FloatVT = Tmp2.getValueType();
1570   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1571   if (TLI.isTypeLegal(IVT)) {
1572     // Convert to an integer with the same sign bit.
1573     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1574   } else {
1575     auto &DL = DAG.getDataLayout();
1576     // Store the float to memory, then load the sign part out as an integer.
1577     MVT LoadTy = TLI.getPointerTy(DL);
1578     // First create a temporary that is aligned for both the load and store.
1579     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1580     // Then store the float to it.
1581     SDValue Ch =
1582       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1583                    false, false, 0);
1584     if (DL.isBigEndian()) {
1585       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1586       // Load out a legal integer with the same sign bit as the float.
1587       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1588                             false, false, false, 0);
1589     } else { // Little endian
1590       SDValue LoadPtr = StackPtr;
1591       // The float may be wider than the integer we are going to load.  Advance
1592       // the pointer so that the loaded integer will contain the sign bit.
1593       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1594       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1595       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1596                            DAG.getConstant(ByteOffset, dl,
1597                                            LoadPtr.getValueType()));
1598       // Load a legal integer containing the sign bit.
1599       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1600                             false, false, false, 0);
1601       // Move the sign bit to the top bit of the loaded integer.
1602       unsigned BitShift = LoadTy.getSizeInBits() -
1603         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1604       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1605       if (BitShift)
1606         SignBit = DAG.getNode(
1607             ISD::SHL, dl, LoadTy, SignBit,
1608             DAG.getConstant(BitShift, dl,
1609                             TLI.getShiftAmountTy(SignBit.getValueType(), DL)));
1610     }
1611   }
1612   // Now get the sign bit proper, by seeing whether the value is negative.
1613   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1614                          SignBit,
1615                          DAG.getConstant(0, dl, SignBit.getValueType()),
1616                          ISD::SETLT);
1617   // Get the absolute value of the result.
1618   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1619   // Select between the nabs and abs value based on the sign bit of
1620   // the input.
1621   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1622                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1623                       AbsVal);
1624 }
1625
1626 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1627                                            SmallVectorImpl<SDValue> &Results) {
1628   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1629   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1630           " not tell us which reg is the stack pointer!");
1631   SDLoc dl(Node);
1632   EVT VT = Node->getValueType(0);
1633   SDValue Tmp1 = SDValue(Node, 0);
1634   SDValue Tmp2 = SDValue(Node, 1);
1635   SDValue Tmp3 = Node->getOperand(2);
1636   SDValue Chain = Tmp1.getOperand(0);
1637
1638   // Chain the dynamic stack allocation so that it doesn't modify the stack
1639   // pointer when other instructions are using the stack.
1640   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
1641
1642   SDValue Size  = Tmp2.getOperand(1);
1643   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1644   Chain = SP.getValue(1);
1645   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1646   unsigned StackAlign =
1647       DAG.getSubtarget().getFrameLowering()->getStackAlignment();
1648   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1649   if (Align > StackAlign)
1650     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1651                        DAG.getConstant(-(uint64_t)Align, dl, VT));
1652   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1653
1654   Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
1655                             DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
1656
1657   Results.push_back(Tmp1);
1658   Results.push_back(Tmp2);
1659 }
1660
1661 /// Legalize a SETCC with given LHS and RHS and condition code CC on the current
1662 /// target.
1663 ///
1664 /// If the SETCC has been legalized using AND / OR, then the legalized node
1665 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1666 /// will be set to false.
1667 ///
1668 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1669 /// then the values of LHS and RHS will be swapped, CC will be set to the
1670 /// new condition, and NeedInvert will be set to false.
1671 ///
1672 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1673 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1674 /// will be set to true. The caller must invert the result of the SETCC with
1675 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1676 /// of a true/false result.
1677 ///
1678 /// \returns true if the SetCC has been legalized, false if it hasn't.
1679 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1680                                                  SDValue &LHS, SDValue &RHS,
1681                                                  SDValue &CC,
1682                                                  bool &NeedInvert,
1683                                                  SDLoc dl) {
1684   MVT OpVT = LHS.getSimpleValueType();
1685   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1686   NeedInvert = false;
1687   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1688   default: llvm_unreachable("Unknown condition code action!");
1689   case TargetLowering::Legal:
1690     // Nothing to do.
1691     break;
1692   case TargetLowering::Expand: {
1693     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1694     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1695       std::swap(LHS, RHS);
1696       CC = DAG.getCondCode(InvCC);
1697       return true;
1698     }
1699     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1700     unsigned Opc = 0;
1701     switch (CCCode) {
1702     default: llvm_unreachable("Don't know how to expand this condition!");
1703     case ISD::SETO:
1704         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1705             == TargetLowering::Legal
1706             && "If SETO is expanded, SETOEQ must be legal!");
1707         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1708     case ISD::SETUO:
1709         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1710             == TargetLowering::Legal
1711             && "If SETUO is expanded, SETUNE must be legal!");
1712         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1713     case ISD::SETOEQ:
1714     case ISD::SETOGT:
1715     case ISD::SETOGE:
1716     case ISD::SETOLT:
1717     case ISD::SETOLE:
1718     case ISD::SETONE:
1719     case ISD::SETUEQ:
1720     case ISD::SETUNE:
1721     case ISD::SETUGT:
1722     case ISD::SETUGE:
1723     case ISD::SETULT:
1724     case ISD::SETULE:
1725         // If we are floating point, assign and break, otherwise fall through.
1726         if (!OpVT.isInteger()) {
1727           // We can use the 4th bit to tell if we are the unordered
1728           // or ordered version of the opcode.
1729           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1730           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1731           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1732           break;
1733         }
1734         // Fallthrough if we are unsigned integer.
1735     case ISD::SETLE:
1736     case ISD::SETGT:
1737     case ISD::SETGE:
1738     case ISD::SETLT:
1739       // We only support using the inverted operation, which is computed above
1740       // and not a different manner of supporting expanding these cases.
1741       llvm_unreachable("Don't know how to expand this condition!");
1742     case ISD::SETNE:
1743     case ISD::SETEQ:
1744       // Try inverting the result of the inverse condition.
1745       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1746       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1747         CC = DAG.getCondCode(InvCC);
1748         NeedInvert = true;
1749         return true;
1750       }
1751       // If inverting the condition didn't work then we have no means to expand
1752       // the condition.
1753       llvm_unreachable("Don't know how to expand this condition!");
1754     }
1755
1756     SDValue SetCC1, SetCC2;
1757     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1758       // If we aren't the ordered or unorder operation,
1759       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1760       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1761       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1762     } else {
1763       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1764       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1765       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1766     }
1767     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1768     RHS = SDValue();
1769     CC  = SDValue();
1770     return true;
1771   }
1772   }
1773   return false;
1774 }
1775
1776 /// Emit a store/load combination to the stack.  This stores
1777 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1778 /// a load from the stack slot to DestVT, extending it if needed.
1779 /// The resultant code need not be legal.
1780 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1781                                                EVT SlotVT,
1782                                                EVT DestVT,
1783                                                SDLoc dl) {
1784   // Create the stack frame object.
1785   unsigned SrcAlign = DAG.getDataLayout().getPrefTypeAlignment(
1786       SrcOp.getValueType().getTypeForEVT(*DAG.getContext()));
1787   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1788
1789   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1790   int SPFI = StackPtrFI->getIndex();
1791   MachinePointerInfo PtrInfo =
1792       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI);
1793
1794   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1795   unsigned SlotSize = SlotVT.getSizeInBits();
1796   unsigned DestSize = DestVT.getSizeInBits();
1797   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1798   unsigned DestAlign = DAG.getDataLayout().getPrefTypeAlignment(DestType);
1799
1800   // Emit a store to the stack slot.  Use a truncstore if the input value is
1801   // later than DestVT.
1802   SDValue Store;
1803
1804   if (SrcSize > SlotSize)
1805     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1806                               PtrInfo, SlotVT, false, false, SrcAlign);
1807   else {
1808     assert(SrcSize == SlotSize && "Invalid store");
1809     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1810                          PtrInfo, false, false, SrcAlign);
1811   }
1812
1813   // Result is a load from the stack slot.
1814   if (SlotSize == DestSize)
1815     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1816                        false, false, false, DestAlign);
1817
1818   assert(SlotSize < DestSize && "Unknown extension!");
1819   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1820                         PtrInfo, SlotVT, false, false, false, DestAlign);
1821 }
1822
1823 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1824   SDLoc dl(Node);
1825   // Create a vector sized/aligned stack slot, store the value to element #0,
1826   // then load the whole vector back out.
1827   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1828
1829   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1830   int SPFI = StackPtrFI->getIndex();
1831
1832   SDValue Ch = DAG.getTruncStore(
1833       DAG.getEntryNode(), dl, Node->getOperand(0), StackPtr,
1834       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI),
1835       Node->getValueType(0).getVectorElementType(), false, false, 0);
1836   return DAG.getLoad(
1837       Node->getValueType(0), dl, Ch, StackPtr,
1838       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SPFI), false,
1839       false, false, 0);
1840 }
1841
1842 static bool
1843 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1844                      const TargetLowering &TLI, SDValue &Res) {
1845   unsigned NumElems = Node->getNumOperands();
1846   SDLoc dl(Node);
1847   EVT VT = Node->getValueType(0);
1848
1849   // Try to group the scalars into pairs, shuffle the pairs together, then
1850   // shuffle the pairs of pairs together, etc. until the vector has
1851   // been built. This will work only if all of the necessary shuffle masks
1852   // are legal.
1853
1854   // We do this in two phases; first to check the legality of the shuffles,
1855   // and next, assuming that all shuffles are legal, to create the new nodes.
1856   for (int Phase = 0; Phase < 2; ++Phase) {
1857     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1858                                                                NewIntermedVals;
1859     for (unsigned i = 0; i < NumElems; ++i) {
1860       SDValue V = Node->getOperand(i);
1861       if (V.getOpcode() == ISD::UNDEF)
1862         continue;
1863
1864       SDValue Vec;
1865       if (Phase)
1866         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1867       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1868     }
1869
1870     while (IntermedVals.size() > 2) {
1871       NewIntermedVals.clear();
1872       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1873         // This vector and the next vector are shuffled together (simply to
1874         // append the one to the other).
1875         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1876
1877         SmallVector<int, 16> FinalIndices;
1878         FinalIndices.reserve(IntermedVals[i].second.size() +
1879                              IntermedVals[i+1].second.size());
1880
1881         int k = 0;
1882         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1883              ++j, ++k) {
1884           ShuffleVec[k] = j;
1885           FinalIndices.push_back(IntermedVals[i].second[j]);
1886         }
1887         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1888              ++j, ++k) {
1889           ShuffleVec[k] = NumElems + j;
1890           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1891         }
1892
1893         SDValue Shuffle;
1894         if (Phase)
1895           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1896                                          IntermedVals[i+1].first,
1897                                          ShuffleVec.data());
1898         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1899           return false;
1900         NewIntermedVals.push_back(
1901             std::make_pair(Shuffle, std::move(FinalIndices)));
1902       }
1903
1904       // If we had an odd number of defined values, then append the last
1905       // element to the array of new vectors.
1906       if ((IntermedVals.size() & 1) != 0)
1907         NewIntermedVals.push_back(IntermedVals.back());
1908
1909       IntermedVals.swap(NewIntermedVals);
1910     }
1911
1912     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1913            "Invalid number of intermediate vectors");
1914     SDValue Vec1 = IntermedVals[0].first;
1915     SDValue Vec2;
1916     if (IntermedVals.size() > 1)
1917       Vec2 = IntermedVals[1].first;
1918     else if (Phase)
1919       Vec2 = DAG.getUNDEF(VT);
1920
1921     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1922     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1923       ShuffleVec[IntermedVals[0].second[i]] = i;
1924     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1925       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1926
1927     if (Phase)
1928       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1929     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1930       return false;
1931   }
1932
1933   return true;
1934 }
1935
1936 /// Expand a BUILD_VECTOR node on targets that don't
1937 /// support the operation, but do support the resultant vector type.
1938 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1939   unsigned NumElems = Node->getNumOperands();
1940   SDValue Value1, Value2;
1941   SDLoc dl(Node);
1942   EVT VT = Node->getValueType(0);
1943   EVT OpVT = Node->getOperand(0).getValueType();
1944   EVT EltVT = VT.getVectorElementType();
1945
1946   // If the only non-undef value is the low element, turn this into a
1947   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1948   bool isOnlyLowElement = true;
1949   bool MoreThanTwoValues = false;
1950   bool isConstant = true;
1951   for (unsigned i = 0; i < NumElems; ++i) {
1952     SDValue V = Node->getOperand(i);
1953     if (V.getOpcode() == ISD::UNDEF)
1954       continue;
1955     if (i > 0)
1956       isOnlyLowElement = false;
1957     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1958       isConstant = false;
1959
1960     if (!Value1.getNode()) {
1961       Value1 = V;
1962     } else if (!Value2.getNode()) {
1963       if (V != Value1)
1964         Value2 = V;
1965     } else if (V != Value1 && V != Value2) {
1966       MoreThanTwoValues = true;
1967     }
1968   }
1969
1970   if (!Value1.getNode())
1971     return DAG.getUNDEF(VT);
1972
1973   if (isOnlyLowElement)
1974     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1975
1976   // If all elements are constants, create a load from the constant pool.
1977   if (isConstant) {
1978     SmallVector<Constant*, 16> CV;
1979     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1980       if (ConstantFPSDNode *V =
1981           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1982         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1983       } else if (ConstantSDNode *V =
1984                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1985         if (OpVT==EltVT)
1986           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1987         else {
1988           // If OpVT and EltVT don't match, EltVT is not legal and the
1989           // element values have been promoted/truncated earlier.  Undo this;
1990           // we don't want a v16i8 to become a v16i32 for example.
1991           const ConstantInt *CI = V->getConstantIntValue();
1992           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1993                                         CI->getZExtValue()));
1994         }
1995       } else {
1996         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1997         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1998         CV.push_back(UndefValue::get(OpNTy));
1999       }
2000     }
2001     Constant *CP = ConstantVector::get(CV);
2002     SDValue CPIdx =
2003         DAG.getConstantPool(CP, TLI.getPointerTy(DAG.getDataLayout()));
2004     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2005     return DAG.getLoad(
2006         VT, dl, DAG.getEntryNode(), CPIdx,
2007         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2008         false, false, Alignment);
2009   }
2010
2011   SmallSet<SDValue, 16> DefinedValues;
2012   for (unsigned i = 0; i < NumElems; ++i) {
2013     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
2014       continue;
2015     DefinedValues.insert(Node->getOperand(i));
2016   }
2017
2018   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
2019     if (!MoreThanTwoValues) {
2020       SmallVector<int, 8> ShuffleVec(NumElems, -1);
2021       for (unsigned i = 0; i < NumElems; ++i) {
2022         SDValue V = Node->getOperand(i);
2023         if (V.getOpcode() == ISD::UNDEF)
2024           continue;
2025         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2026       }
2027       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2028         // Get the splatted value into the low element of a vector register.
2029         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2030         SDValue Vec2;
2031         if (Value2.getNode())
2032           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2033         else
2034           Vec2 = DAG.getUNDEF(VT);
2035
2036         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2037         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2038       }
2039     } else {
2040       SDValue Res;
2041       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2042         return Res;
2043     }
2044   }
2045
2046   // Otherwise, we can't handle this case efficiently.
2047   return ExpandVectorBuildThroughStack(Node);
2048 }
2049
2050 // Expand a node into a call to a libcall.  If the result value
2051 // does not fit into a register, return the lo part and set the hi part to the
2052 // by-reg argument.  If it does fit into a single register, return the result
2053 // and leave the Hi part unset.
2054 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2055                                             bool isSigned) {
2056   TargetLowering::ArgListTy Args;
2057   TargetLowering::ArgListEntry Entry;
2058   for (const SDValue &Op : Node->op_values()) {
2059     EVT ArgVT = Op.getValueType();
2060     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2061     Entry.Node = Op;
2062     Entry.Ty = ArgTy;
2063     Entry.isSExt = isSigned;
2064     Entry.isZExt = !isSigned;
2065     Args.push_back(Entry);
2066   }
2067   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2068                                          TLI.getPointerTy(DAG.getDataLayout()));
2069
2070   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2071
2072   // By default, the input chain to this libcall is the entry node of the
2073   // function. If the libcall is going to be emitted as a tail call then
2074   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2075   // node which is being folded has a non-entry input chain.
2076   SDValue InChain = DAG.getEntryNode();
2077
2078   // isTailCall may be true since the callee does not reference caller stack
2079   // frame. Check if it's in the right position.
2080   SDValue TCChain = InChain;
2081   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2082   if (isTailCall)
2083     InChain = TCChain;
2084
2085   TargetLowering::CallLoweringInfo CLI(DAG);
2086   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2087     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2088     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2089
2090   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2091
2092   if (!CallInfo.second.getNode())
2093     // It's a tailcall, return the chain (which is the DAG root).
2094     return DAG.getRoot();
2095
2096   return CallInfo.first;
2097 }
2098
2099 /// Generate a libcall taking the given operands as arguments
2100 /// and returning a result of type RetVT.
2101 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2102                                             const SDValue *Ops, unsigned NumOps,
2103                                             bool isSigned, SDLoc dl) {
2104   TargetLowering::ArgListTy Args;
2105   Args.reserve(NumOps);
2106
2107   TargetLowering::ArgListEntry Entry;
2108   for (unsigned i = 0; i != NumOps; ++i) {
2109     Entry.Node = Ops[i];
2110     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2111     Entry.isSExt = isSigned;
2112     Entry.isZExt = !isSigned;
2113     Args.push_back(Entry);
2114   }
2115   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2116                                          TLI.getPointerTy(DAG.getDataLayout()));
2117
2118   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2119
2120   TargetLowering::CallLoweringInfo CLI(DAG);
2121   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2122     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2123     .setSExtResult(isSigned).setZExtResult(!isSigned);
2124
2125   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2126
2127   return CallInfo.first;
2128 }
2129
2130 // Expand a node into a call to a libcall. Similar to
2131 // ExpandLibCall except that the first operand is the in-chain.
2132 std::pair<SDValue, SDValue>
2133 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2134                                          SDNode *Node,
2135                                          bool isSigned) {
2136   SDValue InChain = Node->getOperand(0);
2137
2138   TargetLowering::ArgListTy Args;
2139   TargetLowering::ArgListEntry Entry;
2140   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2141     EVT ArgVT = Node->getOperand(i).getValueType();
2142     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2143     Entry.Node = Node->getOperand(i);
2144     Entry.Ty = ArgTy;
2145     Entry.isSExt = isSigned;
2146     Entry.isZExt = !isSigned;
2147     Args.push_back(Entry);
2148   }
2149   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2150                                          TLI.getPointerTy(DAG.getDataLayout()));
2151
2152   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2153
2154   TargetLowering::CallLoweringInfo CLI(DAG);
2155   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2156     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2157     .setSExtResult(isSigned).setZExtResult(!isSigned);
2158
2159   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2160
2161   return CallInfo;
2162 }
2163
2164 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2165                                               RTLIB::Libcall Call_F32,
2166                                               RTLIB::Libcall Call_F64,
2167                                               RTLIB::Libcall Call_F80,
2168                                               RTLIB::Libcall Call_F128,
2169                                               RTLIB::Libcall Call_PPCF128) {
2170   RTLIB::Libcall LC;
2171   switch (Node->getSimpleValueType(0).SimpleTy) {
2172   default: llvm_unreachable("Unexpected request for libcall!");
2173   case MVT::f32: LC = Call_F32; break;
2174   case MVT::f64: LC = Call_F64; break;
2175   case MVT::f80: LC = Call_F80; break;
2176   case MVT::f128: LC = Call_F128; break;
2177   case MVT::ppcf128: LC = Call_PPCF128; break;
2178   }
2179   return ExpandLibCall(LC, Node, false);
2180 }
2181
2182 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2183                                                RTLIB::Libcall Call_I8,
2184                                                RTLIB::Libcall Call_I16,
2185                                                RTLIB::Libcall Call_I32,
2186                                                RTLIB::Libcall Call_I64,
2187                                                RTLIB::Libcall Call_I128) {
2188   RTLIB::Libcall LC;
2189   switch (Node->getSimpleValueType(0).SimpleTy) {
2190   default: llvm_unreachable("Unexpected request for libcall!");
2191   case MVT::i8:   LC = Call_I8; break;
2192   case MVT::i16:  LC = Call_I16; break;
2193   case MVT::i32:  LC = Call_I32; break;
2194   case MVT::i64:  LC = Call_I64; break;
2195   case MVT::i128: LC = Call_I128; break;
2196   }
2197   return ExpandLibCall(LC, Node, isSigned);
2198 }
2199
2200 /// Return true if divmod libcall is available.
2201 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2202                                      const TargetLowering &TLI) {
2203   RTLIB::Libcall LC;
2204   switch (Node->getSimpleValueType(0).SimpleTy) {
2205   default: llvm_unreachable("Unexpected request for libcall!");
2206   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2207   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2208   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2209   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2210   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2211   }
2212
2213   return TLI.getLibcallName(LC) != nullptr;
2214 }
2215
2216 /// Only issue divrem libcall if both quotient and remainder are needed.
2217 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2218   // The other use might have been replaced with a divrem already.
2219   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2220   unsigned OtherOpcode = 0;
2221   if (isSigned)
2222     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2223   else
2224     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2225
2226   SDValue Op0 = Node->getOperand(0);
2227   SDValue Op1 = Node->getOperand(1);
2228   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2229          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2230     SDNode *User = *UI;
2231     if (User == Node)
2232       continue;
2233     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2234         User->getOperand(0) == Op0 &&
2235         User->getOperand(1) == Op1)
2236       return true;
2237   }
2238   return false;
2239 }
2240
2241 /// Issue libcalls to __{u}divmod to compute div / rem pairs.
2242 void
2243 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2244                                           SmallVectorImpl<SDValue> &Results) {
2245   unsigned Opcode = Node->getOpcode();
2246   bool isSigned = Opcode == ISD::SDIVREM;
2247
2248   RTLIB::Libcall LC;
2249   switch (Node->getSimpleValueType(0).SimpleTy) {
2250   default: llvm_unreachable("Unexpected request for libcall!");
2251   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2252   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2253   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2254   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2255   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2256   }
2257
2258   // The input chain to this libcall is the entry node of the function.
2259   // Legalizing the call will automatically add the previous call to the
2260   // dependence.
2261   SDValue InChain = DAG.getEntryNode();
2262
2263   EVT RetVT = Node->getValueType(0);
2264   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2265
2266   TargetLowering::ArgListTy Args;
2267   TargetLowering::ArgListEntry Entry;
2268   for (const SDValue &Op : Node->op_values()) {
2269     EVT ArgVT = Op.getValueType();
2270     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2271     Entry.Node = Op;
2272     Entry.Ty = ArgTy;
2273     Entry.isSExt = isSigned;
2274     Entry.isZExt = !isSigned;
2275     Args.push_back(Entry);
2276   }
2277
2278   // Also pass the return address of the remainder.
2279   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2280   Entry.Node = FIPtr;
2281   Entry.Ty = RetTy->getPointerTo();
2282   Entry.isSExt = isSigned;
2283   Entry.isZExt = !isSigned;
2284   Args.push_back(Entry);
2285
2286   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2287                                          TLI.getPointerTy(DAG.getDataLayout()));
2288
2289   SDLoc dl(Node);
2290   TargetLowering::CallLoweringInfo CLI(DAG);
2291   CLI.setDebugLoc(dl).setChain(InChain)
2292     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2293     .setSExtResult(isSigned).setZExtResult(!isSigned);
2294
2295   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2296
2297   // Remainder is loaded back from the stack frame.
2298   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2299                             MachinePointerInfo(), false, false, false, 0);
2300   Results.push_back(CallInfo.first);
2301   Results.push_back(Rem);
2302 }
2303
2304 /// Return true if sincos libcall is available.
2305 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2306   RTLIB::Libcall LC;
2307   switch (Node->getSimpleValueType(0).SimpleTy) {
2308   default: llvm_unreachable("Unexpected request for libcall!");
2309   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2310   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2311   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2312   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2313   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2314   }
2315   return TLI.getLibcallName(LC) != nullptr;
2316 }
2317
2318 /// Return true if sincos libcall is available and can be used to combine sin
2319 /// and cos.
2320 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2321                                     const TargetMachine &TM) {
2322   if (!isSinCosLibcallAvailable(Node, TLI))
2323     return false;
2324   // GNU sin/cos functions set errno while sincos does not. Therefore
2325   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2326   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2327   if (isGNU && !TM.Options.UnsafeFPMath)
2328     return false;
2329   return true;
2330 }
2331
2332 /// Only issue sincos libcall if both sin and cos are needed.
2333 static bool useSinCos(SDNode *Node) {
2334   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2335     ? ISD::FCOS : ISD::FSIN;
2336
2337   SDValue Op0 = Node->getOperand(0);
2338   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2339        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2340     SDNode *User = *UI;
2341     if (User == Node)
2342       continue;
2343     // The other user might have been turned into sincos already.
2344     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2345       return true;
2346   }
2347   return false;
2348 }
2349
2350 /// Issue libcalls to sincos to compute sin / cos pairs.
2351 void
2352 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2353                                           SmallVectorImpl<SDValue> &Results) {
2354   RTLIB::Libcall LC;
2355   switch (Node->getSimpleValueType(0).SimpleTy) {
2356   default: llvm_unreachable("Unexpected request for libcall!");
2357   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2358   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2359   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2360   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2361   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2362   }
2363
2364   // The input chain to this libcall is the entry node of the function.
2365   // Legalizing the call will automatically add the previous call to the
2366   // dependence.
2367   SDValue InChain = DAG.getEntryNode();
2368
2369   EVT RetVT = Node->getValueType(0);
2370   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2371
2372   TargetLowering::ArgListTy Args;
2373   TargetLowering::ArgListEntry Entry;
2374
2375   // Pass the argument.
2376   Entry.Node = Node->getOperand(0);
2377   Entry.Ty = RetTy;
2378   Entry.isSExt = false;
2379   Entry.isZExt = false;
2380   Args.push_back(Entry);
2381
2382   // Pass the return address of sin.
2383   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2384   Entry.Node = SinPtr;
2385   Entry.Ty = RetTy->getPointerTo();
2386   Entry.isSExt = false;
2387   Entry.isZExt = false;
2388   Args.push_back(Entry);
2389
2390   // Also pass the return address of the cos.
2391   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2392   Entry.Node = CosPtr;
2393   Entry.Ty = RetTy->getPointerTo();
2394   Entry.isSExt = false;
2395   Entry.isZExt = false;
2396   Args.push_back(Entry);
2397
2398   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2399                                          TLI.getPointerTy(DAG.getDataLayout()));
2400
2401   SDLoc dl(Node);
2402   TargetLowering::CallLoweringInfo CLI(DAG);
2403   CLI.setDebugLoc(dl).setChain(InChain)
2404     .setCallee(TLI.getLibcallCallingConv(LC),
2405                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2406
2407   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2408
2409   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2410                                 MachinePointerInfo(), false, false, false, 0));
2411   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2412                                 MachinePointerInfo(), false, false, false, 0));
2413 }
2414
2415 /// This function is responsible for legalizing a
2416 /// INT_TO_FP operation of the specified operand when the target requests that
2417 /// we expand it.  At this point, we know that the result and operand types are
2418 /// legal for the target.
2419 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2420                                                    SDValue Op0,
2421                                                    EVT DestVT,
2422                                                    SDLoc dl) {
2423   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2424     // simple 32-bit [signed|unsigned] integer to float/double expansion
2425
2426     // Get the stack frame index of a 8 byte buffer.
2427     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2428
2429     // word offset constant for Hi/Lo address computation
2430     SDValue WordOff = DAG.getConstant(sizeof(int), dl,
2431                                       StackSlot.getValueType());
2432     // set up Hi and Lo (into buffer) address based on endian
2433     SDValue Hi = StackSlot;
2434     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2435                              StackSlot, WordOff);
2436     if (DAG.getDataLayout().isLittleEndian())
2437       std::swap(Hi, Lo);
2438
2439     // if signed map to unsigned space
2440     SDValue Op0Mapped;
2441     if (isSigned) {
2442       // constant used to invert sign bit (signed to unsigned mapping)
2443       SDValue SignBit = DAG.getConstant(0x80000000u, dl, MVT::i32);
2444       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2445     } else {
2446       Op0Mapped = Op0;
2447     }
2448     // store the lo of the constructed double - based on integer input
2449     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2450                                   Op0Mapped, Lo, MachinePointerInfo(),
2451                                   false, false, 0);
2452     // initial hi portion of constructed double
2453     SDValue InitialHi = DAG.getConstant(0x43300000u, dl, MVT::i32);
2454     // store the hi of the constructed double - biased exponent
2455     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2456                                   MachinePointerInfo(),
2457                                   false, false, 0);
2458     // load the constructed double
2459     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2460                                MachinePointerInfo(), false, false, false, 0);
2461     // FP constant to bias correct the final result
2462     SDValue Bias = DAG.getConstantFP(isSigned ?
2463                                      BitsToDouble(0x4330000080000000ULL) :
2464                                      BitsToDouble(0x4330000000000000ULL),
2465                                      dl, MVT::f64);
2466     // subtract the bias
2467     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2468     // final result
2469     SDValue Result;
2470     // handle final rounding
2471     if (DestVT == MVT::f64) {
2472       // do nothing
2473       Result = Sub;
2474     } else if (DestVT.bitsLT(MVT::f64)) {
2475       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2476                            DAG.getIntPtrConstant(0, dl));
2477     } else if (DestVT.bitsGT(MVT::f64)) {
2478       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2479     }
2480     return Result;
2481   }
2482   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2483   // Code below here assumes !isSigned without checking again.
2484
2485   // Implementation of unsigned i64 to f64 following the algorithm in
2486   // __floatundidf in compiler_rt. This implementation has the advantage
2487   // of performing rounding correctly, both in the default rounding mode
2488   // and in all alternate rounding modes.
2489   // TODO: Generalize this for use with other types.
2490   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2491     SDValue TwoP52 =
2492       DAG.getConstant(UINT64_C(0x4330000000000000), dl, MVT::i64);
2493     SDValue TwoP84PlusTwoP52 =
2494       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), dl,
2495                         MVT::f64);
2496     SDValue TwoP84 =
2497       DAG.getConstant(UINT64_C(0x4530000000000000), dl, MVT::i64);
2498
2499     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2500     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2501                              DAG.getConstant(32, dl, MVT::i64));
2502     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2503     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2504     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2505     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2506     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2507                                 TwoP84PlusTwoP52);
2508     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2509   }
2510
2511   // Implementation of unsigned i64 to f32.
2512   // TODO: Generalize this for use with other types.
2513   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2514     // For unsigned conversions, convert them to signed conversions using the
2515     // algorithm from the x86_64 __floatundidf in compiler_rt.
2516     if (!isSigned) {
2517       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2518
2519       SDValue ShiftConst = DAG.getConstant(
2520           1, dl, TLI.getShiftAmountTy(Op0.getValueType(), DAG.getDataLayout()));
2521       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2522       SDValue AndConst = DAG.getConstant(1, dl, MVT::i64);
2523       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2524       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2525
2526       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2527       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2528
2529       // TODO: This really should be implemented using a branch rather than a
2530       // select.  We happen to get lucky and machinesink does the right
2531       // thing most of the time.  This would be a good candidate for a
2532       //pseudo-op, or, even better, for whole-function isel.
2533       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2534         Op0, DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
2535       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2536     }
2537
2538     // Otherwise, implement the fully general conversion.
2539
2540     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2541          DAG.getConstant(UINT64_C(0xfffffffffffff800), dl, MVT::i64));
2542     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2543          DAG.getConstant(UINT64_C(0x800), dl, MVT::i64));
2544     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2545          DAG.getConstant(UINT64_C(0x7ff), dl, MVT::i64));
2546     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64), And2,
2547                               DAG.getConstant(UINT64_C(0), dl, MVT::i64),
2548                               ISD::SETNE);
2549     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2550     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64), Op0,
2551                               DAG.getConstant(UINT64_C(0x0020000000000000), dl,
2552                                               MVT::i64),
2553                               ISD::SETUGE);
2554     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2555     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType(), DAG.getDataLayout());
2556
2557     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2558                              DAG.getConstant(32, dl, SHVT));
2559     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2560     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2561     SDValue TwoP32 =
2562       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), dl,
2563                         MVT::f64);
2564     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2565     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2566     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2567     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2568     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2569                        DAG.getIntPtrConstant(0, dl));
2570   }
2571
2572   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2573
2574   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2575                                  Op0,
2576                                  DAG.getConstant(0, dl, Op0.getValueType()),
2577                                  ISD::SETLT);
2578   SDValue Zero = DAG.getIntPtrConstant(0, dl),
2579           Four = DAG.getIntPtrConstant(4, dl);
2580   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2581                                     SignSet, Four, Zero);
2582
2583   // If the sign bit of the integer is set, the large number will be treated
2584   // as a negative number.  To counteract this, the dynamic code adds an
2585   // offset depending on the data type.
2586   uint64_t FF;
2587   switch (Op0.getSimpleValueType().SimpleTy) {
2588   default: llvm_unreachable("Unsupported integer type!");
2589   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2590   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2591   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2592   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2593   }
2594   if (DAG.getDataLayout().isLittleEndian())
2595     FF <<= 32;
2596   Constant *FudgeFactor = ConstantInt::get(
2597                                        Type::getInt64Ty(*DAG.getContext()), FF);
2598
2599   SDValue CPIdx =
2600       DAG.getConstantPool(FudgeFactor, TLI.getPointerTy(DAG.getDataLayout()));
2601   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2602   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2603   Alignment = std::min(Alignment, 4u);
2604   SDValue FudgeInReg;
2605   if (DestVT == MVT::f32)
2606     FudgeInReg = DAG.getLoad(
2607         MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2608         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2609         false, false, Alignment);
2610   else {
2611     SDValue Load = DAG.getExtLoad(
2612         ISD::EXTLOAD, dl, DestVT, DAG.getEntryNode(), CPIdx,
2613         MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
2614         false, false, false, Alignment);
2615     HandleSDNode Handle(Load);
2616     LegalizeOp(Load.getNode());
2617     FudgeInReg = Handle.getValue();
2618   }
2619
2620   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2621 }
2622
2623 /// This function is responsible for legalizing a
2624 /// *INT_TO_FP operation of the specified operand when the target requests that
2625 /// we promote it.  At this point, we know that the result and operand types are
2626 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2627 /// operation that takes a larger input.
2628 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2629                                                     EVT DestVT,
2630                                                     bool isSigned,
2631                                                     SDLoc dl) {
2632   // First step, figure out the appropriate *INT_TO_FP operation to use.
2633   EVT NewInTy = LegalOp.getValueType();
2634
2635   unsigned OpToUse = 0;
2636
2637   // Scan for the appropriate larger type to use.
2638   while (1) {
2639     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2640     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2641
2642     // If the target supports SINT_TO_FP of this type, use it.
2643     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2644       OpToUse = ISD::SINT_TO_FP;
2645       break;
2646     }
2647     if (isSigned) continue;
2648
2649     // If the target supports UINT_TO_FP of this type, use it.
2650     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2651       OpToUse = ISD::UINT_TO_FP;
2652       break;
2653     }
2654
2655     // Otherwise, try a larger type.
2656   }
2657
2658   // Okay, we found the operation and type to use.  Zero extend our input to the
2659   // desired type then run the operation on it.
2660   return DAG.getNode(OpToUse, dl, DestVT,
2661                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2662                                  dl, NewInTy, LegalOp));
2663 }
2664
2665 /// This function is responsible for legalizing a
2666 /// FP_TO_*INT operation of the specified operand when the target requests that
2667 /// we promote it.  At this point, we know that the result and operand types are
2668 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2669 /// operation that returns a larger result.
2670 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2671                                                     EVT DestVT,
2672                                                     bool isSigned,
2673                                                     SDLoc dl) {
2674   // First step, figure out the appropriate FP_TO*INT operation to use.
2675   EVT NewOutTy = DestVT;
2676
2677   unsigned OpToUse = 0;
2678
2679   // Scan for the appropriate larger type to use.
2680   while (1) {
2681     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2682     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2683
2684     // A larger signed type can hold all unsigned values of the requested type,
2685     // so using FP_TO_SINT is valid
2686     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2687       OpToUse = ISD::FP_TO_SINT;
2688       break;
2689     }
2690
2691     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2692     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2693       OpToUse = ISD::FP_TO_UINT;
2694       break;
2695     }
2696
2697     // Otherwise, try a larger type.
2698   }
2699
2700
2701   // Okay, we found the operation and type to use.
2702   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2703
2704   // Truncate the result of the extended FP_TO_*INT operation to the desired
2705   // size.
2706   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2707 }
2708
2709 /// Open code the operations for BSWAP of the specified operation.
2710 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2711   EVT VT = Op.getValueType();
2712   EVT SHVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2713   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2714   switch (VT.getSimpleVT().SimpleTy) {
2715   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2716   case MVT::i16:
2717     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2718     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2719     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2720   case MVT::i32:
2721     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2722     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2723     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2724     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2725     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3,
2726                        DAG.getConstant(0xFF0000, dl, VT));
2727     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, dl, VT));
2728     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2729     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2730     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2731   case MVT::i64:
2732     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, dl, SHVT));
2733     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, dl, SHVT));
2734     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2735     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2736     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, dl, SHVT));
2737     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, dl, SHVT));
2738     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, dl, SHVT));
2739     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, dl, SHVT));
2740     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7,
2741                        DAG.getConstant(255ULL<<48, dl, VT));
2742     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6,
2743                        DAG.getConstant(255ULL<<40, dl, VT));
2744     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5,
2745                        DAG.getConstant(255ULL<<32, dl, VT));
2746     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4,
2747                        DAG.getConstant(255ULL<<24, dl, VT));
2748     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3,
2749                        DAG.getConstant(255ULL<<16, dl, VT));
2750     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2,
2751                        DAG.getConstant(255ULL<<8 , dl, VT));
2752     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2753     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2754     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2755     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2756     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2757     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2758     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2759   }
2760 }
2761
2762 /// Expand the specified bitcount instruction into operations.
2763 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2764                                              SDLoc dl) {
2765   switch (Opc) {
2766   default: llvm_unreachable("Cannot expand this yet!");
2767   case ISD::CTPOP: {
2768     EVT VT = Op.getValueType();
2769     EVT ShVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2770     unsigned Len = VT.getSizeInBits();
2771
2772     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2773            "CTPOP not implemented for this type.");
2774
2775     // This is the "best" algorithm from
2776     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2777
2778     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)),
2779                                      dl, VT);
2780     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)),
2781                                      dl, VT);
2782     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)),
2783                                      dl, VT);
2784     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)),
2785                                      dl, VT);
2786
2787     // v = v - ((v >> 1) & 0x55555555...)
2788     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2789                      DAG.getNode(ISD::AND, dl, VT,
2790                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2791                                              DAG.getConstant(1, dl, ShVT)),
2792                                  Mask55));
2793     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2794     Op = DAG.getNode(ISD::ADD, dl, VT,
2795                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2796                      DAG.getNode(ISD::AND, dl, VT,
2797                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2798                                              DAG.getConstant(2, dl, ShVT)),
2799                                  Mask33));
2800     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2801     Op = DAG.getNode(ISD::AND, dl, VT,
2802                      DAG.getNode(ISD::ADD, dl, VT, Op,
2803                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2804                                              DAG.getConstant(4, dl, ShVT))),
2805                      Mask0F);
2806     // v = (v * 0x01010101...) >> (Len - 8)
2807     Op = DAG.getNode(ISD::SRL, dl, VT,
2808                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2809                      DAG.getConstant(Len - 8, dl, ShVT));
2810
2811     return Op;
2812   }
2813   case ISD::CTLZ_ZERO_UNDEF:
2814     // This trivially expands to CTLZ.
2815     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2816   case ISD::CTLZ: {
2817     // for now, we do this:
2818     // x = x | (x >> 1);
2819     // x = x | (x >> 2);
2820     // ...
2821     // x = x | (x >>16);
2822     // x = x | (x >>32); // for 64-bit input
2823     // return popcount(~x);
2824     //
2825     // Ref: "Hacker's Delight" by Henry Warren
2826     EVT VT = Op.getValueType();
2827     EVT ShVT = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
2828     unsigned len = VT.getSizeInBits();
2829     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2830       SDValue Tmp3 = DAG.getConstant(1ULL << i, dl, ShVT);
2831       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2832                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2833     }
2834     Op = DAG.getNOT(dl, Op, VT);
2835     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2836   }
2837   case ISD::CTTZ_ZERO_UNDEF:
2838     // This trivially expands to CTTZ.
2839     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2840   case ISD::CTTZ: {
2841     // for now, we use: { return popcount(~x & (x - 1)); }
2842     // unless the target has ctlz but not ctpop, in which case we use:
2843     // { return 32 - nlz(~x & (x-1)); }
2844     // Ref: "Hacker's Delight" by Henry Warren
2845     EVT VT = Op.getValueType();
2846     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2847                                DAG.getNOT(dl, Op, VT),
2848                                DAG.getNode(ISD::SUB, dl, VT, Op,
2849                                            DAG.getConstant(1, dl, VT)));
2850     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2851     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2852         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2853       return DAG.getNode(ISD::SUB, dl, VT,
2854                          DAG.getConstant(VT.getSizeInBits(), dl, VT),
2855                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2856     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2857   }
2858   }
2859 }
2860
2861 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2862   unsigned Opc = Node->getOpcode();
2863   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2864   RTLIB::Libcall LC = RTLIB::getATOMIC(Opc, VT);
2865   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected atomic op or value type!");
2866
2867   return ExpandChainLibCall(LC, Node, false);
2868 }
2869
2870 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2871   SmallVector<SDValue, 8> Results;
2872   SDLoc dl(Node);
2873   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2874   bool NeedInvert;
2875   switch (Node->getOpcode()) {
2876   case ISD::CTPOP:
2877   case ISD::CTLZ:
2878   case ISD::CTLZ_ZERO_UNDEF:
2879   case ISD::CTTZ:
2880   case ISD::CTTZ_ZERO_UNDEF:
2881     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2882     Results.push_back(Tmp1);
2883     break;
2884   case ISD::BSWAP:
2885     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2886     break;
2887   case ISD::FRAMEADDR:
2888   case ISD::RETURNADDR:
2889   case ISD::FRAME_TO_ARGS_OFFSET:
2890     Results.push_back(DAG.getConstant(0, dl, Node->getValueType(0)));
2891     break;
2892   case ISD::FLT_ROUNDS_:
2893     Results.push_back(DAG.getConstant(1, dl, Node->getValueType(0)));
2894     break;
2895   case ISD::EH_RETURN:
2896   case ISD::EH_LABEL:
2897   case ISD::PREFETCH:
2898   case ISD::VAEND:
2899   case ISD::EH_SJLJ_LONGJMP:
2900     // If the target didn't expand these, there's nothing to do, so just
2901     // preserve the chain and be done.
2902     Results.push_back(Node->getOperand(0));
2903     break;
2904   case ISD::EH_SJLJ_SETJMP:
2905     // If the target didn't expand this, just return 'zero' and preserve the
2906     // chain.
2907     Results.push_back(DAG.getConstant(0, dl, MVT::i32));
2908     Results.push_back(Node->getOperand(0));
2909     break;
2910   case ISD::ATOMIC_FENCE: {
2911     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2912     // FIXME: handle "fence singlethread" more efficiently.
2913     TargetLowering::ArgListTy Args;
2914
2915     TargetLowering::CallLoweringInfo CLI(DAG);
2916     CLI.setDebugLoc(dl)
2917         .setChain(Node->getOperand(0))
2918         .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
2919                    DAG.getExternalSymbol("__sync_synchronize",
2920                                          TLI.getPointerTy(DAG.getDataLayout())),
2921                    std::move(Args), 0);
2922
2923     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2924
2925     Results.push_back(CallResult.second);
2926     break;
2927   }
2928   case ISD::ATOMIC_LOAD: {
2929     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
2930     SDValue Zero = DAG.getConstant(0, dl, Node->getValueType(0));
2931     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
2932     SDValue Swap = DAG.getAtomicCmpSwap(
2933         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
2934         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
2935         cast<AtomicSDNode>(Node)->getMemOperand(),
2936         cast<AtomicSDNode>(Node)->getOrdering(),
2937         cast<AtomicSDNode>(Node)->getOrdering(),
2938         cast<AtomicSDNode>(Node)->getSynchScope());
2939     Results.push_back(Swap.getValue(0));
2940     Results.push_back(Swap.getValue(1));
2941     break;
2942   }
2943   case ISD::ATOMIC_STORE: {
2944     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
2945     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2946                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2947                                  Node->getOperand(0),
2948                                  Node->getOperand(1), Node->getOperand(2),
2949                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2950                                  cast<AtomicSDNode>(Node)->getOrdering(),
2951                                  cast<AtomicSDNode>(Node)->getSynchScope());
2952     Results.push_back(Swap.getValue(1));
2953     break;
2954   }
2955   // By default, atomic intrinsics are marked Legal and lowered. Targets
2956   // which don't support them directly, however, may want libcalls, in which
2957   // case they mark them Expand, and we get here.
2958   case ISD::ATOMIC_SWAP:
2959   case ISD::ATOMIC_LOAD_ADD:
2960   case ISD::ATOMIC_LOAD_SUB:
2961   case ISD::ATOMIC_LOAD_AND:
2962   case ISD::ATOMIC_LOAD_OR:
2963   case ISD::ATOMIC_LOAD_XOR:
2964   case ISD::ATOMIC_LOAD_NAND:
2965   case ISD::ATOMIC_LOAD_MIN:
2966   case ISD::ATOMIC_LOAD_MAX:
2967   case ISD::ATOMIC_LOAD_UMIN:
2968   case ISD::ATOMIC_LOAD_UMAX:
2969   case ISD::ATOMIC_CMP_SWAP: {
2970     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
2971     Results.push_back(Tmp.first);
2972     Results.push_back(Tmp.second);
2973     break;
2974   }
2975   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
2976     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
2977     // splits out the success value as a comparison. Expanding the resulting
2978     // ATOMIC_CMP_SWAP will produce a libcall.
2979     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
2980     SDValue Res = DAG.getAtomicCmpSwap(
2981         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
2982         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
2983         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
2984         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
2985         cast<AtomicSDNode>(Node)->getFailureOrdering(),
2986         cast<AtomicSDNode>(Node)->getSynchScope());
2987
2988     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
2989                                    Res, Node->getOperand(2), ISD::SETEQ);
2990
2991     Results.push_back(Res.getValue(0));
2992     Results.push_back(Success);
2993     Results.push_back(Res.getValue(1));
2994     break;
2995   }
2996   case ISD::DYNAMIC_STACKALLOC:
2997     ExpandDYNAMIC_STACKALLOC(Node, Results);
2998     break;
2999   case ISD::MERGE_VALUES:
3000     for (unsigned i = 0; i < Node->getNumValues(); i++)
3001       Results.push_back(Node->getOperand(i));
3002     break;
3003   case ISD::UNDEF: {
3004     EVT VT = Node->getValueType(0);
3005     if (VT.isInteger())
3006       Results.push_back(DAG.getConstant(0, dl, VT));
3007     else {
3008       assert(VT.isFloatingPoint() && "Unknown value type!");
3009       Results.push_back(DAG.getConstantFP(0, dl, VT));
3010     }
3011     break;
3012   }
3013   case ISD::TRAP: {
3014     // If this operation is not supported, lower it to 'abort()' call
3015     TargetLowering::ArgListTy Args;
3016     TargetLowering::CallLoweringInfo CLI(DAG);
3017     CLI.setDebugLoc(dl)
3018         .setChain(Node->getOperand(0))
3019         .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3020                    DAG.getExternalSymbol("abort",
3021                                          TLI.getPointerTy(DAG.getDataLayout())),
3022                    std::move(Args), 0);
3023     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3024
3025     Results.push_back(CallResult.second);
3026     break;
3027   }
3028   case ISD::FP_ROUND:
3029   case ISD::BITCAST:
3030     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3031                             Node->getValueType(0), dl);
3032     Results.push_back(Tmp1);
3033     break;
3034   case ISD::FP_EXTEND:
3035     Tmp1 = EmitStackConvert(Node->getOperand(0),
3036                             Node->getOperand(0).getValueType(),
3037                             Node->getValueType(0), dl);
3038     Results.push_back(Tmp1);
3039     break;
3040   case ISD::SIGN_EXTEND_INREG: {
3041     // NOTE: we could fall back on load/store here too for targets without
3042     // SAR.  However, it is doubtful that any exist.
3043     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3044     EVT VT = Node->getValueType(0);
3045     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT, DAG.getDataLayout());
3046     if (VT.isVector())
3047       ShiftAmountTy = VT;
3048     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3049                         ExtraVT.getScalarType().getSizeInBits();
3050     SDValue ShiftCst = DAG.getConstant(BitsDiff, dl, ShiftAmountTy);
3051     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3052                        Node->getOperand(0), ShiftCst);
3053     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3054     Results.push_back(Tmp1);
3055     break;
3056   }
3057   case ISD::FP_ROUND_INREG: {
3058     // The only way we can lower this is to turn it into a TRUNCSTORE,
3059     // EXTLOAD pair, targeting a temporary location (a stack slot).
3060
3061     // NOTE: there is a choice here between constantly creating new stack
3062     // slots and always reusing the same one.  We currently always create
3063     // new ones, as reuse may inhibit scheduling.
3064     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3065     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3066                             Node->getValueType(0), dl);
3067     Results.push_back(Tmp1);
3068     break;
3069   }
3070   case ISD::SINT_TO_FP:
3071   case ISD::UINT_TO_FP:
3072     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3073                                 Node->getOperand(0), Node->getValueType(0), dl);
3074     Results.push_back(Tmp1);
3075     break;
3076   case ISD::FP_TO_SINT:
3077     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3078       Results.push_back(Tmp1);
3079     break;
3080   case ISD::FP_TO_UINT: {
3081     SDValue True, False;
3082     EVT VT =  Node->getOperand(0).getValueType();
3083     EVT NVT = Node->getValueType(0);
3084     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3085                 APInt::getNullValue(VT.getSizeInBits()));
3086     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3087     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3088     Tmp1 = DAG.getConstantFP(apf, dl, VT);
3089     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3090                         Node->getOperand(0),
3091                         Tmp1, ISD::SETLT);
3092     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3093     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3094                         DAG.getNode(ISD::FSUB, dl, VT,
3095                                     Node->getOperand(0), Tmp1));
3096     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3097                         DAG.getConstant(x, dl, NVT));
3098     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3099     Results.push_back(Tmp1);
3100     break;
3101   }
3102   case ISD::VAARG: {
3103     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3104     EVT VT = Node->getValueType(0);
3105     Tmp1 = Node->getOperand(0);
3106     Tmp2 = Node->getOperand(1);
3107     unsigned Align = Node->getConstantOperandVal(3);
3108
3109     SDValue VAListLoad =
3110         DAG.getLoad(TLI.getPointerTy(DAG.getDataLayout()), dl, Tmp1, Tmp2,
3111                     MachinePointerInfo(V), false, false, false, 0);
3112     SDValue VAList = VAListLoad;
3113
3114     if (Align > TLI.getMinStackArgumentAlignment()) {
3115       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3116
3117       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3118                            DAG.getConstant(Align - 1, dl,
3119                                            VAList.getValueType()));
3120
3121       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3122                            DAG.getConstant(-(int64_t)Align, dl,
3123                                            VAList.getValueType()));
3124     }
3125
3126     // Increment the pointer, VAList, to the next vaarg
3127     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3128                        DAG.getConstant(DAG.getDataLayout().getTypeAllocSize(
3129                                            VT.getTypeForEVT(*DAG.getContext())),
3130                                        dl, VAList.getValueType()));
3131     // Store the incremented VAList to the legalized pointer
3132     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3133                         MachinePointerInfo(V), false, false, 0);
3134     // Load the actual argument out of the pointer VAList
3135     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3136                                   false, false, false, 0));
3137     Results.push_back(Results[0].getValue(1));
3138     break;
3139   }
3140   case ISD::VACOPY: {
3141     // This defaults to loading a pointer from the input and storing it to the
3142     // output, returning the chain.
3143     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3144     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3145     Tmp1 = DAG.getLoad(TLI.getPointerTy(DAG.getDataLayout()), dl,
3146                        Node->getOperand(0), Node->getOperand(2),
3147                        MachinePointerInfo(VS), false, false, false, 0);
3148     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3149                         MachinePointerInfo(VD), false, false, 0);
3150     Results.push_back(Tmp1);
3151     break;
3152   }
3153   case ISD::EXTRACT_VECTOR_ELT:
3154     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3155       // This must be an access of the only element.  Return it.
3156       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3157                          Node->getOperand(0));
3158     else
3159       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3160     Results.push_back(Tmp1);
3161     break;
3162   case ISD::EXTRACT_SUBVECTOR:
3163     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3164     break;
3165   case ISD::INSERT_SUBVECTOR:
3166     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3167     break;
3168   case ISD::CONCAT_VECTORS: {
3169     Results.push_back(ExpandVectorBuildThroughStack(Node));
3170     break;
3171   }
3172   case ISD::SCALAR_TO_VECTOR:
3173     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3174     break;
3175   case ISD::INSERT_VECTOR_ELT:
3176     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3177                                               Node->getOperand(1),
3178                                               Node->getOperand(2), dl));
3179     break;
3180   case ISD::VECTOR_SHUFFLE: {
3181     SmallVector<int, 32> NewMask;
3182     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3183
3184     EVT VT = Node->getValueType(0);
3185     EVT EltVT = VT.getVectorElementType();
3186     SDValue Op0 = Node->getOperand(0);
3187     SDValue Op1 = Node->getOperand(1);
3188     if (!TLI.isTypeLegal(EltVT)) {
3189
3190       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3191
3192       // BUILD_VECTOR operands are allowed to be wider than the element type.
3193       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3194       // it.
3195       if (NewEltVT.bitsLT(EltVT)) {
3196
3197         // Convert shuffle node.
3198         // If original node was v4i64 and the new EltVT is i32,
3199         // cast operands to v8i32 and re-build the mask.
3200
3201         // Calculate new VT, the size of the new VT should be equal to original.
3202         EVT NewVT =
3203             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3204                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3205         assert(NewVT.bitsEq(VT));
3206
3207         // cast operands to new VT
3208         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3209         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3210
3211         // Convert the shuffle mask
3212         unsigned int factor =
3213                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3214
3215         // EltVT gets smaller
3216         assert(factor > 0);
3217
3218         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3219           if (Mask[i] < 0) {
3220             for (unsigned fi = 0; fi < factor; ++fi)
3221               NewMask.push_back(Mask[i]);
3222           }
3223           else {
3224             for (unsigned fi = 0; fi < factor; ++fi)
3225               NewMask.push_back(Mask[i]*factor+fi);
3226           }
3227         }
3228         Mask = NewMask;
3229         VT = NewVT;
3230       }
3231       EltVT = NewEltVT;
3232     }
3233     unsigned NumElems = VT.getVectorNumElements();
3234     SmallVector<SDValue, 16> Ops;
3235     for (unsigned i = 0; i != NumElems; ++i) {
3236       if (Mask[i] < 0) {
3237         Ops.push_back(DAG.getUNDEF(EltVT));
3238         continue;
3239       }
3240       unsigned Idx = Mask[i];
3241       if (Idx < NumElems)
3242         Ops.push_back(DAG.getNode(
3243             ISD::EXTRACT_VECTOR_ELT, dl, EltVT, Op0,
3244             DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout()))));
3245       else
3246         Ops.push_back(DAG.getNode(
3247             ISD::EXTRACT_VECTOR_ELT, dl, EltVT, Op1,
3248             DAG.getConstant(Idx - NumElems, dl,
3249                             TLI.getVectorIdxTy(DAG.getDataLayout()))));
3250     }
3251
3252     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3253     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3254     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3255     Results.push_back(Tmp1);
3256     break;
3257   }
3258   case ISD::EXTRACT_ELEMENT: {
3259     EVT OpTy = Node->getOperand(0).getValueType();
3260     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3261       // 1 -> Hi
3262       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3263                          DAG.getConstant(OpTy.getSizeInBits() / 2, dl,
3264                                          TLI.getShiftAmountTy(
3265                                              Node->getOperand(0).getValueType(),
3266                                              DAG.getDataLayout())));
3267       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3268     } else {
3269       // 0 -> Lo
3270       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3271                          Node->getOperand(0));
3272     }
3273     Results.push_back(Tmp1);
3274     break;
3275   }
3276   case ISD::STACKSAVE:
3277     // Expand to CopyFromReg if the target set
3278     // StackPointerRegisterToSaveRestore.
3279     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3280       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3281                                            Node->getValueType(0)));
3282       Results.push_back(Results[0].getValue(1));
3283     } else {
3284       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3285       Results.push_back(Node->getOperand(0));
3286     }
3287     break;
3288   case ISD::STACKRESTORE:
3289     // Expand to CopyToReg if the target set
3290     // StackPointerRegisterToSaveRestore.
3291     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3292       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3293                                          Node->getOperand(1)));
3294     } else {
3295       Results.push_back(Node->getOperand(0));
3296     }
3297     break;
3298   case ISD::FCOPYSIGN:
3299     Results.push_back(ExpandFCOPYSIGN(Node));
3300     break;
3301   case ISD::FNEG:
3302     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3303     Tmp1 = DAG.getConstantFP(-0.0, dl, Node->getValueType(0));
3304     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3305                        Node->getOperand(0));
3306     Results.push_back(Tmp1);
3307     break;
3308   case ISD::FABS: {
3309     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3310     EVT VT = Node->getValueType(0);
3311     Tmp1 = Node->getOperand(0);
3312     Tmp2 = DAG.getConstantFP(0.0, dl, VT);
3313     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3314                         Tmp1, Tmp2, ISD::SETUGT);
3315     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3316     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3317     Results.push_back(Tmp1);
3318     break;
3319   }
3320   case ISD::SMIN:
3321   case ISD::SMAX:
3322   case ISD::UMIN:
3323   case ISD::UMAX: {
3324     // Expand Y = MAX(A, B) -> Y = (A > B) ? A : B
3325     ISD::CondCode Pred;
3326     switch (Node->getOpcode()) {
3327     default: llvm_unreachable("How did we get here?");
3328     case ISD::SMAX: Pred = ISD::SETGT; break;
3329     case ISD::SMIN: Pred = ISD::SETLT; break;
3330     case ISD::UMAX: Pred = ISD::SETUGT; break;
3331     case ISD::UMIN: Pred = ISD::SETULT; break;
3332     }
3333     Tmp1 = Node->getOperand(0);
3334     Tmp2 = Node->getOperand(1);
3335     Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp1, Tmp2, Pred);
3336     Results.push_back(Tmp1);
3337     break;
3338   }
3339
3340   case ISD::FMINNUM:
3341     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMIN_F32, RTLIB::FMIN_F64,
3342                                       RTLIB::FMIN_F80, RTLIB::FMIN_F128,
3343                                       RTLIB::FMIN_PPCF128));
3344     break;
3345   case ISD::FMAXNUM:
3346     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMAX_F32, RTLIB::FMAX_F64,
3347                                       RTLIB::FMAX_F80, RTLIB::FMAX_F128,
3348                                       RTLIB::FMAX_PPCF128));
3349     break;
3350   case ISD::FSQRT:
3351     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3352                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3353                                       RTLIB::SQRT_PPCF128));
3354     break;
3355   case ISD::FSIN:
3356   case ISD::FCOS: {
3357     EVT VT = Node->getValueType(0);
3358     bool isSIN = Node->getOpcode() == ISD::FSIN;
3359     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3360     // fcos which share the same operand and both are used.
3361     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3362          canCombineSinCosLibcall(Node, TLI, TM))
3363         && useSinCos(Node)) {
3364       SDVTList VTs = DAG.getVTList(VT, VT);
3365       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3366       if (!isSIN)
3367         Tmp1 = Tmp1.getValue(1);
3368       Results.push_back(Tmp1);
3369     } else if (isSIN) {
3370       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3371                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3372                                         RTLIB::SIN_PPCF128));
3373     } else {
3374       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3375                                         RTLIB::COS_F80, RTLIB::COS_F128,
3376                                         RTLIB::COS_PPCF128));
3377     }
3378     break;
3379   }
3380   case ISD::FSINCOS:
3381     // Expand into sincos libcall.
3382     ExpandSinCosLibCall(Node, Results);
3383     break;
3384   case ISD::FLOG:
3385     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3386                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3387                                       RTLIB::LOG_PPCF128));
3388     break;
3389   case ISD::FLOG2:
3390     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3391                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3392                                       RTLIB::LOG2_PPCF128));
3393     break;
3394   case ISD::FLOG10:
3395     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3396                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3397                                       RTLIB::LOG10_PPCF128));
3398     break;
3399   case ISD::FEXP:
3400     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3401                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3402                                       RTLIB::EXP_PPCF128));
3403     break;
3404   case ISD::FEXP2:
3405     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3406                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3407                                       RTLIB::EXP2_PPCF128));
3408     break;
3409   case ISD::FTRUNC:
3410     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3411                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3412                                       RTLIB::TRUNC_PPCF128));
3413     break;
3414   case ISD::FFLOOR:
3415     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3416                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3417                                       RTLIB::FLOOR_PPCF128));
3418     break;
3419   case ISD::FCEIL:
3420     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3421                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3422                                       RTLIB::CEIL_PPCF128));
3423     break;
3424   case ISD::FRINT:
3425     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3426                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3427                                       RTLIB::RINT_PPCF128));
3428     break;
3429   case ISD::FNEARBYINT:
3430     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3431                                       RTLIB::NEARBYINT_F64,
3432                                       RTLIB::NEARBYINT_F80,
3433                                       RTLIB::NEARBYINT_F128,
3434                                       RTLIB::NEARBYINT_PPCF128));
3435     break;
3436   case ISD::FROUND:
3437     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3438                                       RTLIB::ROUND_F64,
3439                                       RTLIB::ROUND_F80,
3440                                       RTLIB::ROUND_F128,
3441                                       RTLIB::ROUND_PPCF128));
3442     break;
3443   case ISD::FPOWI:
3444     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3445                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3446                                       RTLIB::POWI_PPCF128));
3447     break;
3448   case ISD::FPOW:
3449     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3450                                       RTLIB::POW_F80, RTLIB::POW_F128,
3451                                       RTLIB::POW_PPCF128));
3452     break;
3453   case ISD::FDIV:
3454     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3455                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3456                                       RTLIB::DIV_PPCF128));
3457     break;
3458   case ISD::FREM:
3459     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3460                                       RTLIB::REM_F80, RTLIB::REM_F128,
3461                                       RTLIB::REM_PPCF128));
3462     break;
3463   case ISD::FMA:
3464     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3465                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3466                                       RTLIB::FMA_PPCF128));
3467     break;
3468   case ISD::FMAD:
3469     llvm_unreachable("Illegal fmad should never be formed");
3470
3471   case ISD::FADD:
3472     Results.push_back(ExpandFPLibCall(Node, RTLIB::ADD_F32, RTLIB::ADD_F64,
3473                                       RTLIB::ADD_F80, RTLIB::ADD_F128,
3474                                       RTLIB::ADD_PPCF128));
3475     break;
3476   case ISD::FMUL:
3477     Results.push_back(ExpandFPLibCall(Node, RTLIB::MUL_F32, RTLIB::MUL_F64,
3478                                       RTLIB::MUL_F80, RTLIB::MUL_F128,
3479                                       RTLIB::MUL_PPCF128));
3480     break;
3481   case ISD::FP16_TO_FP: {
3482     if (Node->getValueType(0) == MVT::f32) {
3483       Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3484       break;
3485     }
3486
3487     // We can extend to types bigger than f32 in two steps without changing the
3488     // result. Since "f16 -> f32" is much more commonly available, give CodeGen
3489     // the option of emitting that before resorting to a libcall.
3490     SDValue Res =
3491         DAG.getNode(ISD::FP16_TO_FP, dl, MVT::f32, Node->getOperand(0));
3492     Results.push_back(
3493         DAG.getNode(ISD::FP_EXTEND, dl, Node->getValueType(0), Res));
3494     break;
3495   }
3496   case ISD::FP_TO_FP16: {
3497     if (!TLI.useSoftFloat() && TM.Options.UnsafeFPMath) {
3498       SDValue Op = Node->getOperand(0);
3499       MVT SVT = Op.getSimpleValueType();
3500       if ((SVT == MVT::f64 || SVT == MVT::f80) &&
3501           TLI.isOperationLegalOrCustom(ISD::FP_TO_FP16, MVT::f32)) {
3502         // Under fastmath, we can expand this node into a fround followed by
3503         // a float-half conversion.
3504         SDValue FloatVal = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Op,
3505                                        DAG.getIntPtrConstant(0, dl));
3506         Results.push_back(
3507             DAG.getNode(ISD::FP_TO_FP16, dl, MVT::i16, FloatVal));
3508         break;
3509       }
3510     }
3511
3512     RTLIB::Libcall LC =
3513         RTLIB::getFPROUND(Node->getOperand(0).getValueType(), MVT::f16);
3514     assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unable to expand fp_to_fp16");
3515     Results.push_back(ExpandLibCall(LC, Node, false));
3516     break;
3517   }
3518   case ISD::ConstantFP: {
3519     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3520     // Check to see if this FP immediate is already legal.
3521     // If this is a legal constant, turn it into a TargetConstantFP node.
3522     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3523       Results.push_back(ExpandConstantFP(CFP, true));
3524     break;
3525   }
3526   case ISD::FSUB: {
3527     EVT VT = Node->getValueType(0);
3528     if (TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3529         TLI.isOperationLegalOrCustom(ISD::FNEG, VT)) {
3530       Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3531       Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3532       Results.push_back(Tmp1);
3533     } else {
3534       Results.push_back(ExpandFPLibCall(Node, RTLIB::SUB_F32, RTLIB::SUB_F64,
3535                                         RTLIB::SUB_F80, RTLIB::SUB_F128,
3536                                         RTLIB::SUB_PPCF128));
3537     }
3538     break;
3539   }
3540   case ISD::SUB: {
3541     EVT VT = Node->getValueType(0);
3542     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3543            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3544            "Don't know how to expand this subtraction!");
3545     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3546                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), dl,
3547                                VT));
3548     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, dl, VT));
3549     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3550     break;
3551   }
3552   case ISD::UREM:
3553   case ISD::SREM: {
3554     EVT VT = Node->getValueType(0);
3555     bool isSigned = Node->getOpcode() == ISD::SREM;
3556     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3557     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3558     Tmp2 = Node->getOperand(0);
3559     Tmp3 = Node->getOperand(1);
3560     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3561         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3562          // If div is legal, it's better to do the normal expansion
3563          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3564          useDivRem(Node, isSigned, false))) {
3565       SDVTList VTs = DAG.getVTList(VT, VT);
3566       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3567     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3568       // X % Y -> X-X/Y*Y
3569       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3570       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3571       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3572     } else if (isSigned)
3573       Tmp1 = ExpandIntLibCall(Node, true,
3574                               RTLIB::SREM_I8,
3575                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3576                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3577     else
3578       Tmp1 = ExpandIntLibCall(Node, false,
3579                               RTLIB::UREM_I8,
3580                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3581                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3582     Results.push_back(Tmp1);
3583     break;
3584   }
3585   case ISD::UDIV:
3586   case ISD::SDIV: {
3587     bool isSigned = Node->getOpcode() == ISD::SDIV;
3588     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3589     EVT VT = Node->getValueType(0);
3590     SDVTList VTs = DAG.getVTList(VT, VT);
3591     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3592         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3593          useDivRem(Node, isSigned, true)))
3594       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3595                          Node->getOperand(1));
3596     else if (isSigned)
3597       Tmp1 = ExpandIntLibCall(Node, true,
3598                               RTLIB::SDIV_I8,
3599                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3600                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3601     else
3602       Tmp1 = ExpandIntLibCall(Node, false,
3603                               RTLIB::UDIV_I8,
3604                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3605                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3606     Results.push_back(Tmp1);
3607     break;
3608   }
3609   case ISD::MULHU:
3610   case ISD::MULHS: {
3611     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3612                                                               ISD::SMUL_LOHI;
3613     EVT VT = Node->getValueType(0);
3614     SDVTList VTs = DAG.getVTList(VT, VT);
3615     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3616            "If this wasn't legal, it shouldn't have been created!");
3617     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3618                        Node->getOperand(1));
3619     Results.push_back(Tmp1.getValue(1));
3620     break;
3621   }
3622   case ISD::SDIVREM:
3623   case ISD::UDIVREM:
3624     // Expand into divrem libcall
3625     ExpandDivRemLibCall(Node, Results);
3626     break;
3627   case ISD::MUL: {
3628     EVT VT = Node->getValueType(0);
3629     SDVTList VTs = DAG.getVTList(VT, VT);
3630     // See if multiply or divide can be lowered using two-result operations.
3631     // We just need the low half of the multiply; try both the signed
3632     // and unsigned forms. If the target supports both SMUL_LOHI and
3633     // UMUL_LOHI, form a preference by checking which forms of plain
3634     // MULH it supports.
3635     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3636     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3637     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3638     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3639     unsigned OpToUse = 0;
3640     if (HasSMUL_LOHI && !HasMULHS) {
3641       OpToUse = ISD::SMUL_LOHI;
3642     } else if (HasUMUL_LOHI && !HasMULHU) {
3643       OpToUse = ISD::UMUL_LOHI;
3644     } else if (HasSMUL_LOHI) {
3645       OpToUse = ISD::SMUL_LOHI;
3646     } else if (HasUMUL_LOHI) {
3647       OpToUse = ISD::UMUL_LOHI;
3648     }
3649     if (OpToUse) {
3650       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3651                                     Node->getOperand(1)));
3652       break;
3653     }
3654
3655     SDValue Lo, Hi;
3656     EVT HalfType = VT.getHalfSizedIntegerVT(*DAG.getContext());
3657     if (TLI.isOperationLegalOrCustom(ISD::ZERO_EXTEND, VT) &&
3658         TLI.isOperationLegalOrCustom(ISD::ANY_EXTEND, VT) &&
3659         TLI.isOperationLegalOrCustom(ISD::SHL, VT) &&
3660         TLI.isOperationLegalOrCustom(ISD::OR, VT) &&
3661         TLI.expandMUL(Node, Lo, Hi, HalfType, DAG)) {
3662       Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Lo);
3663       Hi = DAG.getNode(ISD::ANY_EXTEND, dl, VT, Hi);
3664       SDValue Shift =
3665           DAG.getConstant(HalfType.getSizeInBits(), dl,
3666                           TLI.getShiftAmountTy(HalfType, DAG.getDataLayout()));
3667       Hi = DAG.getNode(ISD::SHL, dl, VT, Hi, Shift);
3668       Results.push_back(DAG.getNode(ISD::OR, dl, VT, Lo, Hi));
3669       break;
3670     }
3671
3672     Tmp1 = ExpandIntLibCall(Node, false,
3673                             RTLIB::MUL_I8,
3674                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3675                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3676     Results.push_back(Tmp1);
3677     break;
3678   }
3679   case ISD::SADDO:
3680   case ISD::SSUBO: {
3681     SDValue LHS = Node->getOperand(0);
3682     SDValue RHS = Node->getOperand(1);
3683     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3684                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3685                               LHS, RHS);
3686     Results.push_back(Sum);
3687     EVT ResultType = Node->getValueType(1);
3688     EVT OType = getSetCCResultType(Node->getValueType(0));
3689
3690     SDValue Zero = DAG.getConstant(0, dl, LHS.getValueType());
3691
3692     //   LHSSign -> LHS >= 0
3693     //   RHSSign -> RHS >= 0
3694     //   SumSign -> Sum >= 0
3695     //
3696     //   Add:
3697     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3698     //   Sub:
3699     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3700     //
3701     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3702     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3703     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3704                                       Node->getOpcode() == ISD::SADDO ?
3705                                       ISD::SETEQ : ISD::SETNE);
3706
3707     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3708     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3709
3710     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3711     Results.push_back(DAG.getBoolExtOrTrunc(Cmp, dl, ResultType, ResultType));
3712     break;
3713   }
3714   case ISD::UADDO:
3715   case ISD::USUBO: {
3716     SDValue LHS = Node->getOperand(0);
3717     SDValue RHS = Node->getOperand(1);
3718     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3719                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3720                               LHS, RHS);
3721     Results.push_back(Sum);
3722
3723     EVT ResultType = Node->getValueType(1);
3724     EVT SetCCType = getSetCCResultType(Node->getValueType(0));
3725     ISD::CondCode CC
3726       = Node->getOpcode() == ISD::UADDO ? ISD::SETULT : ISD::SETUGT;
3727     SDValue SetCC = DAG.getSetCC(dl, SetCCType, Sum, LHS, CC);
3728
3729     Results.push_back(DAG.getBoolExtOrTrunc(SetCC, dl, ResultType, ResultType));
3730     break;
3731   }
3732   case ISD::UMULO:
3733   case ISD::SMULO: {
3734     EVT VT = Node->getValueType(0);
3735     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3736     SDValue LHS = Node->getOperand(0);
3737     SDValue RHS = Node->getOperand(1);
3738     SDValue BottomHalf;
3739     SDValue TopHalf;
3740     static const unsigned Ops[2][3] =
3741         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3742           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3743     bool isSigned = Node->getOpcode() == ISD::SMULO;
3744     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3745       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3746       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3747     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3748       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3749                                RHS);
3750       TopHalf = BottomHalf.getValue(1);
3751     } else if (TLI.isTypeLegal(WideVT)) {
3752       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3753       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3754       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3755       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3756                                DAG.getIntPtrConstant(0, dl));
3757       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3758                             DAG.getIntPtrConstant(1, dl));
3759     } else {
3760       // We can fall back to a libcall with an illegal type for the MUL if we
3761       // have a libcall big enough.
3762       // Also, we can fall back to a division in some cases, but that's a big
3763       // performance hit in the general case.
3764       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3765       if (WideVT == MVT::i16)
3766         LC = RTLIB::MUL_I16;
3767       else if (WideVT == MVT::i32)
3768         LC = RTLIB::MUL_I32;
3769       else if (WideVT == MVT::i64)
3770         LC = RTLIB::MUL_I64;
3771       else if (WideVT == MVT::i128)
3772         LC = RTLIB::MUL_I128;
3773       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3774
3775       // The high part is obtained by SRA'ing all but one of the bits of low
3776       // part.
3777       unsigned LoSize = VT.getSizeInBits();
3778       SDValue HiLHS =
3779           DAG.getNode(ISD::SRA, dl, VT, RHS,
3780                       DAG.getConstant(LoSize - 1, dl,
3781                                       TLI.getPointerTy(DAG.getDataLayout())));
3782       SDValue HiRHS =
3783           DAG.getNode(ISD::SRA, dl, VT, LHS,
3784                       DAG.getConstant(LoSize - 1, dl,
3785                                       TLI.getPointerTy(DAG.getDataLayout())));
3786
3787       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3788       // pre-lowered to the correct types. This all depends upon WideVT not
3789       // being a legal type for the architecture and thus has to be split to
3790       // two arguments.
3791       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3792       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3793       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3794                                DAG.getIntPtrConstant(0, dl));
3795       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3796                             DAG.getIntPtrConstant(1, dl));
3797       // Ret is a node with an illegal type. Because such things are not
3798       // generally permitted during this phase of legalization, make sure the
3799       // node has no more uses. The above EXTRACT_ELEMENT nodes should have been
3800       // folded.
3801       assert(Ret->use_empty() &&
3802              "Unexpected uses of illegally type from expanded lib call.");
3803     }
3804
3805     if (isSigned) {
3806       Tmp1 = DAG.getConstant(
3807           VT.getSizeInBits() - 1, dl,
3808           TLI.getShiftAmountTy(BottomHalf.getValueType(), DAG.getDataLayout()));
3809       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3810       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3811                              ISD::SETNE);
3812     } else {
3813       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3814                              DAG.getConstant(0, dl, VT), ISD::SETNE);
3815     }
3816     Results.push_back(BottomHalf);
3817     Results.push_back(TopHalf);
3818     break;
3819   }
3820   case ISD::BUILD_PAIR: {
3821     EVT PairTy = Node->getValueType(0);
3822     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3823     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3824     Tmp2 = DAG.getNode(
3825         ISD::SHL, dl, PairTy, Tmp2,
3826         DAG.getConstant(PairTy.getSizeInBits() / 2, dl,
3827                         TLI.getShiftAmountTy(PairTy, DAG.getDataLayout())));
3828     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3829     break;
3830   }
3831   case ISD::SELECT:
3832     Tmp1 = Node->getOperand(0);
3833     Tmp2 = Node->getOperand(1);
3834     Tmp3 = Node->getOperand(2);
3835     if (Tmp1.getOpcode() == ISD::SETCC) {
3836       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3837                              Tmp2, Tmp3,
3838                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3839     } else {
3840       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3841                              DAG.getConstant(0, dl, Tmp1.getValueType()),
3842                              Tmp2, Tmp3, ISD::SETNE);
3843     }
3844     Results.push_back(Tmp1);
3845     break;
3846   case ISD::BR_JT: {
3847     SDValue Chain = Node->getOperand(0);
3848     SDValue Table = Node->getOperand(1);
3849     SDValue Index = Node->getOperand(2);
3850
3851     EVT PTy = TLI.getPointerTy(DAG.getDataLayout());
3852
3853     const DataLayout &TD = DAG.getDataLayout();
3854     unsigned EntrySize =
3855       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3856
3857     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(), Index,
3858                         DAG.getConstant(EntrySize, dl, Index.getValueType()));
3859     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3860                                Index, Table);
3861
3862     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3863     SDValue LD = DAG.getExtLoad(
3864         ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3865         MachinePointerInfo::getJumpTable(DAG.getMachineFunction()), MemVT,
3866         false, false, false, 0);
3867     Addr = LD;
3868     if (TM.getRelocationModel() == Reloc::PIC_) {
3869       // For PIC, the sequence is:
3870       // BRIND(load(Jumptable + index) + RelocBase)
3871       // RelocBase can be JumpTable, GOT or some sort of global base.
3872       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3873                           TLI.getPICJumpTableRelocBase(Table, DAG));
3874     }
3875     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3876     Results.push_back(Tmp1);
3877     break;
3878   }
3879   case ISD::BRCOND:
3880     // Expand brcond's setcc into its constituent parts and create a BR_CC
3881     // Node.
3882     Tmp1 = Node->getOperand(0);
3883     Tmp2 = Node->getOperand(1);
3884     if (Tmp2.getOpcode() == ISD::SETCC) {
3885       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3886                          Tmp1, Tmp2.getOperand(2),
3887                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3888                          Node->getOperand(2));
3889     } else {
3890       // We test only the i1 bit.  Skip the AND if UNDEF.
3891       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3892         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3893                     DAG.getConstant(1, dl, Tmp2.getValueType()));
3894       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3895                          DAG.getCondCode(ISD::SETNE), Tmp3,
3896                          DAG.getConstant(0, dl, Tmp3.getValueType()),
3897                          Node->getOperand(2));
3898     }
3899     Results.push_back(Tmp1);
3900     break;
3901   case ISD::SETCC: {
3902     Tmp1 = Node->getOperand(0);
3903     Tmp2 = Node->getOperand(1);
3904     Tmp3 = Node->getOperand(2);
3905     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3906                                            Tmp3, NeedInvert, dl);
3907
3908     if (Legalized) {
3909       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3910       // condition code, create a new SETCC node.
3911       if (Tmp3.getNode())
3912         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3913                            Tmp1, Tmp2, Tmp3);
3914
3915       // If we expanded the SETCC by inverting the condition code, then wrap
3916       // the existing SETCC in a NOT to restore the intended condition.
3917       if (NeedInvert)
3918         Tmp1 = DAG.getLogicalNOT(dl, Tmp1, Tmp1->getValueType(0));
3919
3920       Results.push_back(Tmp1);
3921       break;
3922     }
3923
3924     // Otherwise, SETCC for the given comparison type must be completely
3925     // illegal; expand it into a SELECT_CC.
3926     EVT VT = Node->getValueType(0);
3927     int TrueValue;
3928     switch (TLI.getBooleanContents(Tmp1->getValueType(0))) {
3929     case TargetLowering::ZeroOrOneBooleanContent:
3930     case TargetLowering::UndefinedBooleanContent:
3931       TrueValue = 1;
3932       break;
3933     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3934       TrueValue = -1;
3935       break;
3936     }
3937     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3938                        DAG.getConstant(TrueValue, dl, VT),
3939                        DAG.getConstant(0, dl, VT),
3940                        Tmp3);
3941     Results.push_back(Tmp1);
3942     break;
3943   }
3944   case ISD::SELECT_CC: {
3945     Tmp1 = Node->getOperand(0);   // LHS
3946     Tmp2 = Node->getOperand(1);   // RHS
3947     Tmp3 = Node->getOperand(2);   // True
3948     Tmp4 = Node->getOperand(3);   // False
3949     EVT VT = Node->getValueType(0);
3950     SDValue CC = Node->getOperand(4);
3951     ISD::CondCode CCOp = cast<CondCodeSDNode>(CC)->get();
3952
3953     if (TLI.isCondCodeLegal(CCOp, Tmp1.getSimpleValueType())) {
3954       // If the condition code is legal, then we need to expand this
3955       // node using SETCC and SELECT.
3956       EVT CmpVT = Tmp1.getValueType();
3957       assert(!TLI.isOperationExpand(ISD::SELECT, VT) &&
3958              "Cannot expand ISD::SELECT_CC when ISD::SELECT also needs to be "
3959              "expanded.");
3960       EVT CCVT =
3961           TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), CmpVT);
3962       SDValue Cond = DAG.getNode(ISD::SETCC, dl, CCVT, Tmp1, Tmp2, CC);
3963       Results.push_back(DAG.getSelect(dl, VT, Cond, Tmp3, Tmp4));
3964       break;
3965     }
3966
3967     // SELECT_CC is legal, so the condition code must not be.
3968     bool Legalized = false;
3969     // Try to legalize by inverting the condition.  This is for targets that
3970     // might support an ordered version of a condition, but not the unordered
3971     // version (or vice versa).
3972     ISD::CondCode InvCC = ISD::getSetCCInverse(CCOp,
3973                                                Tmp1.getValueType().isInteger());
3974     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3975       // Use the new condition code and swap true and false
3976       Legalized = true;
3977       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
3978     } else {
3979       // If The inverse is not legal, then try to swap the arguments using
3980       // the inverse condition code.
3981       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
3982       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
3983         // The swapped inverse condition is legal, so swap true and false,
3984         // lhs and rhs.
3985         Legalized = true;
3986         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
3987       }
3988     }
3989
3990     if (!Legalized) {
3991       Legalized = LegalizeSetCCCondCode(
3992           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
3993           dl);
3994
3995       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
3996
3997       // If we expanded the SETCC by inverting the condition code, then swap
3998       // the True/False operands to match.
3999       if (NeedInvert)
4000         std::swap(Tmp3, Tmp4);
4001
4002       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
4003       // condition code, create a new SELECT_CC node.
4004       if (CC.getNode()) {
4005         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
4006                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
4007       } else {
4008         Tmp2 = DAG.getConstant(0, dl, Tmp1.getValueType());
4009         CC = DAG.getCondCode(ISD::SETNE);
4010         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
4011                            Tmp2, Tmp3, Tmp4, CC);
4012       }
4013     }
4014     Results.push_back(Tmp1);
4015     break;
4016   }
4017   case ISD::BR_CC: {
4018     Tmp1 = Node->getOperand(0);              // Chain
4019     Tmp2 = Node->getOperand(2);              // LHS
4020     Tmp3 = Node->getOperand(3);              // RHS
4021     Tmp4 = Node->getOperand(1);              // CC
4022
4023     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
4024         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
4025     (void)Legalized;
4026     assert(Legalized && "Can't legalize BR_CC with legal condition!");
4027
4028     // If we expanded the SETCC by inverting the condition code, then wrap
4029     // the existing SETCC in a NOT to restore the intended condition.
4030     if (NeedInvert)
4031       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
4032
4033     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
4034     // node.
4035     if (Tmp4.getNode()) {
4036       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
4037                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
4038     } else {
4039       Tmp3 = DAG.getConstant(0, dl, Tmp2.getValueType());
4040       Tmp4 = DAG.getCondCode(ISD::SETNE);
4041       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
4042                          Tmp2, Tmp3, Node->getOperand(4));
4043     }
4044     Results.push_back(Tmp1);
4045     break;
4046   }
4047   case ISD::BUILD_VECTOR:
4048     Results.push_back(ExpandBUILD_VECTOR(Node));
4049     break;
4050   case ISD::SRA:
4051   case ISD::SRL:
4052   case ISD::SHL: {
4053     // Scalarize vector SRA/SRL/SHL.
4054     EVT VT = Node->getValueType(0);
4055     assert(VT.isVector() && "Unable to legalize non-vector shift");
4056     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
4057     unsigned NumElem = VT.getVectorNumElements();
4058
4059     SmallVector<SDValue, 8> Scalars;
4060     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
4061       SDValue Ex = DAG.getNode(
4062           ISD::EXTRACT_VECTOR_ELT, dl, VT.getScalarType(), Node->getOperand(0),
4063           DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
4064       SDValue Sh = DAG.getNode(
4065           ISD::EXTRACT_VECTOR_ELT, dl, VT.getScalarType(), Node->getOperand(1),
4066           DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
4067       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
4068                                     VT.getScalarType(), Ex, Sh));
4069     }
4070     SDValue Result =
4071       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Scalars);
4072     ReplaceNode(SDValue(Node, 0), Result);
4073     break;
4074   }
4075   case ISD::GLOBAL_OFFSET_TABLE:
4076   case ISD::GlobalAddress:
4077   case ISD::GlobalTLSAddress:
4078   case ISD::ExternalSymbol:
4079   case ISD::ConstantPool:
4080   case ISD::JumpTable:
4081   case ISD::INTRINSIC_W_CHAIN:
4082   case ISD::INTRINSIC_WO_CHAIN:
4083   case ISD::INTRINSIC_VOID:
4084     // FIXME: Custom lowering for these operations shouldn't return null!
4085     break;
4086   }
4087
4088   // Replace the original node with the legalized result.
4089   if (!Results.empty())
4090     ReplaceNode(Node, Results.data());
4091 }
4092
4093 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
4094   SmallVector<SDValue, 8> Results;
4095   MVT OVT = Node->getSimpleValueType(0);
4096   if (Node->getOpcode() == ISD::UINT_TO_FP ||
4097       Node->getOpcode() == ISD::SINT_TO_FP ||
4098       Node->getOpcode() == ISD::SETCC) {
4099     OVT = Node->getOperand(0).getSimpleValueType();
4100   }
4101   if (Node->getOpcode() == ISD::BR_CC)
4102     OVT = Node->getOperand(2).getSimpleValueType();
4103   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
4104   SDLoc dl(Node);
4105   SDValue Tmp1, Tmp2, Tmp3;
4106   switch (Node->getOpcode()) {
4107   case ISD::CTTZ:
4108   case ISD::CTTZ_ZERO_UNDEF:
4109   case ISD::CTLZ:
4110   case ISD::CTLZ_ZERO_UNDEF:
4111   case ISD::CTPOP:
4112     // Zero extend the argument.
4113     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4114     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
4115     // already the correct result.
4116     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4117     if (Node->getOpcode() == ISD::CTTZ) {
4118       // FIXME: This should set a bit in the zero extended value instead.
4119       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
4120                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), dl, NVT),
4121                           ISD::SETEQ);
4122       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
4123                            DAG.getConstant(OVT.getSizeInBits(), dl, NVT), Tmp1);
4124     } else if (Node->getOpcode() == ISD::CTLZ ||
4125                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
4126       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
4127       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
4128                           DAG.getConstant(NVT.getSizeInBits() -
4129                                           OVT.getSizeInBits(), dl, NVT));
4130     }
4131     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
4132     break;
4133   case ISD::BSWAP: {
4134     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
4135     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4136     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
4137     Tmp1 = DAG.getNode(
4138         ISD::SRL, dl, NVT, Tmp1,
4139         DAG.getConstant(DiffBits, dl,
4140                         TLI.getShiftAmountTy(NVT, DAG.getDataLayout())));
4141     Results.push_back(Tmp1);
4142     break;
4143   }
4144   case ISD::FP_TO_UINT:
4145   case ISD::FP_TO_SINT:
4146     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
4147                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
4148     Results.push_back(Tmp1);
4149     break;
4150   case ISD::UINT_TO_FP:
4151   case ISD::SINT_TO_FP:
4152     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
4153                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
4154     Results.push_back(Tmp1);
4155     break;
4156   case ISD::VAARG: {
4157     SDValue Chain = Node->getOperand(0); // Get the chain.
4158     SDValue Ptr = Node->getOperand(1); // Get the pointer.
4159
4160     unsigned TruncOp;
4161     if (OVT.isVector()) {
4162       TruncOp = ISD::BITCAST;
4163     } else {
4164       assert(OVT.isInteger()
4165         && "VAARG promotion is supported only for vectors or integer types");
4166       TruncOp = ISD::TRUNCATE;
4167     }
4168
4169     // Perform the larger operation, then convert back
4170     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
4171              Node->getConstantOperandVal(3));
4172     Chain = Tmp1.getValue(1);
4173
4174     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4175
4176     // Modified the chain result - switch anything that used the old chain to
4177     // use the new one.
4178     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4179     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4180     if (UpdatedNodes) {
4181       UpdatedNodes->insert(Tmp2.getNode());
4182       UpdatedNodes->insert(Chain.getNode());
4183     }
4184     ReplacedNode(Node);
4185     break;
4186   }
4187   case ISD::AND:
4188   case ISD::OR:
4189   case ISD::XOR: {
4190     unsigned ExtOp, TruncOp;
4191     if (OVT.isVector()) {
4192       ExtOp   = ISD::BITCAST;
4193       TruncOp = ISD::BITCAST;
4194     } else {
4195       assert(OVT.isInteger() && "Cannot promote logic operation");
4196       ExtOp   = ISD::ANY_EXTEND;
4197       TruncOp = ISD::TRUNCATE;
4198     }
4199     // Promote each of the values to the new type.
4200     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4201     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4202     // Perform the larger operation, then convert back
4203     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4204     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4205     break;
4206   }
4207   case ISD::SELECT: {
4208     unsigned ExtOp, TruncOp;
4209     if (Node->getValueType(0).isVector() ||
4210         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4211       ExtOp   = ISD::BITCAST;
4212       TruncOp = ISD::BITCAST;
4213     } else if (Node->getValueType(0).isInteger()) {
4214       ExtOp   = ISD::ANY_EXTEND;
4215       TruncOp = ISD::TRUNCATE;
4216     } else {
4217       ExtOp   = ISD::FP_EXTEND;
4218       TruncOp = ISD::FP_ROUND;
4219     }
4220     Tmp1 = Node->getOperand(0);
4221     // Promote each of the values to the new type.
4222     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4223     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4224     // Perform the larger operation, then round down.
4225     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4226     if (TruncOp != ISD::FP_ROUND)
4227       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4228     else
4229       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4230                          DAG.getIntPtrConstant(0, dl));
4231     Results.push_back(Tmp1);
4232     break;
4233   }
4234   case ISD::VECTOR_SHUFFLE: {
4235     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4236
4237     // Cast the two input vectors.
4238     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4239     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4240
4241     // Convert the shuffle mask to the right # elements.
4242     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4243     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4244     Results.push_back(Tmp1);
4245     break;
4246   }
4247   case ISD::SETCC: {
4248     unsigned ExtOp = ISD::FP_EXTEND;
4249     if (NVT.isInteger()) {
4250       ISD::CondCode CCCode =
4251         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4252       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4253     }
4254     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4255     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4256     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4257                                   Tmp1, Tmp2, Node->getOperand(2)));
4258     break;
4259   }
4260   case ISD::BR_CC: {
4261     unsigned ExtOp = ISD::FP_EXTEND;
4262     if (NVT.isInteger()) {
4263       ISD::CondCode CCCode =
4264         cast<CondCodeSDNode>(Node->getOperand(1))->get();
4265       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4266     }
4267     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4268     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(3));
4269     Results.push_back(DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0),
4270                                   Node->getOperand(0), Node->getOperand(1),
4271                                   Tmp1, Tmp2, Node->getOperand(4)));
4272     break;
4273   }
4274   case ISD::FADD:
4275   case ISD::FSUB:
4276   case ISD::FMUL:
4277   case ISD::FDIV:
4278   case ISD::FREM:
4279   case ISD::FMINNUM:
4280   case ISD::FMAXNUM:
4281   case ISD::FPOW: {
4282     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4283     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4284     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4285     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4286                                   Tmp3, DAG.getIntPtrConstant(0, dl)));
4287     break;
4288   }
4289   case ISD::FMA: {
4290     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4291     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4292     Tmp3 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(2));
4293     Results.push_back(
4294         DAG.getNode(ISD::FP_ROUND, dl, OVT,
4295                     DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2, Tmp3),
4296                     DAG.getIntPtrConstant(0, dl)));
4297     break;
4298   }
4299   case ISD::FCOPYSIGN:
4300   case ISD::FPOWI: {
4301     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4302     Tmp2 = Node->getOperand(1);
4303     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4304     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4305                                   Tmp3, DAG.getIntPtrConstant(0, dl)));
4306     break;
4307   }
4308   case ISD::FFLOOR:
4309   case ISD::FCEIL:
4310   case ISD::FRINT:
4311   case ISD::FNEARBYINT:
4312   case ISD::FROUND:
4313   case ISD::FTRUNC:
4314   case ISD::FNEG:
4315   case ISD::FSQRT:
4316   case ISD::FSIN:
4317   case ISD::FCOS:
4318   case ISD::FLOG:
4319   case ISD::FLOG2:
4320   case ISD::FLOG10:
4321   case ISD::FABS:
4322   case ISD::FEXP:
4323   case ISD::FEXP2: {
4324     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4325     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4326     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4327                                   Tmp2, DAG.getIntPtrConstant(0, dl)));
4328     break;
4329   }
4330   }
4331
4332   // Replace the original node with the legalized result.
4333   if (!Results.empty())
4334     ReplaceNode(Node, Results.data());
4335 }
4336
4337 /// This is the entry point for the file.
4338 void SelectionDAG::Legalize() {
4339   AssignTopologicalOrder();
4340
4341   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4342   SelectionDAGLegalize Legalizer(*this, LegalizedNodes);
4343
4344   // Visit all the nodes. We start in topological order, so that we see
4345   // nodes with their original operands intact. Legalization can produce
4346   // new nodes which may themselves need to be legalized. Iterate until all
4347   // nodes have been legalized.
4348   for (;;) {
4349     bool AnyLegalized = false;
4350     for (auto NI = allnodes_end(); NI != allnodes_begin();) {
4351       --NI;
4352
4353       SDNode *N = NI;
4354       if (N->use_empty() && N != getRoot().getNode()) {
4355         ++NI;
4356         DeleteNode(N);
4357         continue;
4358       }
4359
4360       if (LegalizedNodes.insert(N).second) {
4361         AnyLegalized = true;
4362         Legalizer.LegalizeOp(N);
4363
4364         if (N->use_empty() && N != getRoot().getNode()) {
4365           ++NI;
4366           DeleteNode(N);
4367         }
4368       }
4369     }
4370     if (!AnyLegalized)
4371       break;
4372
4373   }
4374
4375   // Remove dead nodes now.
4376   RemoveDeadNodes();
4377 }
4378
4379 bool SelectionDAG::LegalizeOp(SDNode *N,
4380                               SmallSetVector<SDNode *, 16> &UpdatedNodes) {
4381   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4382   SelectionDAGLegalize Legalizer(*this, LegalizedNodes, &UpdatedNodes);
4383
4384   // Directly insert the node in question, and legalize it. This will recurse
4385   // as needed through operands.
4386   LegalizedNodes.insert(N);
4387   Legalizer.LegalizeOp(N);
4388
4389   return LegalizedNodes.count(N);
4390 }