lib/CodeGen/SelectionDAG/InstrEmitter.cpp

   1 //==--- InstrEmitter.cpp - Emit MachineInstrs for the SelectionDAG class ---==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the Emit routines for the SelectionDAG class, which creates
  11 // MachineInstrs based on the decisions of the SelectionDAG instruction
  12 // selection.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "instr-emitter"
  17 #include "InstrEmitter.h"
  18 #include "SDNodeDbgValue.h"
  19 #include "llvm/CodeGen/MachineConstantPool.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/Target/TargetData.h"
  24 #include "llvm/Target/TargetMachine.h"
  25 #include "llvm/Target/TargetInstrInfo.h"
  26 #include "llvm/Target/TargetLowering.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 using namespace llvm;
  32
  33 /// MinRCSize - Smallest register class we allow when constraining virtual
  34 /// registers.  If satisfying all register class constraints would require
  35 /// using a smaller register class, emit a COPY to a new virtual register
  36 /// instead.
  37 const unsigned MinRCSize = 4;
  38
  39 /// CountResults - The results of target nodes have register or immediate
  40 /// operands first, then an optional chain, and optional glue operands (which do
  41 /// not go into the resulting MachineInstr).
  42 unsigned InstrEmitter::CountResults(SDNode *Node) {
  43   unsigned N = Node->getNumValues();
  44   while (N && Node->getValueType(N - 1) == MVT::Glue)
  45     --N;
  46   if (N && Node->getValueType(N - 1) == MVT::Other)
  47     --N;    // Skip over chain result.
  48   return N;
  49 }
  50
  51 /// countOperands - The inputs to target nodes have any actual inputs first,
  52 /// followed by an optional chain operand, then an optional glue operand.
  53 /// Compute the number of actual operands that will go into the resulting
  54 /// MachineInstr.
  55 ///
  56 /// Also count physreg RegisterSDNode and RegisterMaskSDNode operands preceding
  57 /// the chain and glue. These operands may be implicit on the machine instr.
  58 static unsigned countOperands(SDNode *Node, unsigned NumExpUses,
  59                               unsigned &NumImpUses) {
  60   unsigned N = Node->getNumOperands();
  61   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  62     --N;
  63   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
  64     --N; // Ignore chain if it exists.
  65
  66   // Count RegisterSDNode and RegisterMaskSDNode operands for NumImpUses.
  67   NumImpUses = N - NumExpUses;
  68   for (unsigned I = N; I > NumExpUses; --I) {
  69     if (isa<RegisterMaskSDNode>(Node->getOperand(I - 1)))
  70       continue;
  71     if (RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Node->getOperand(I - 1)))
  72       if (TargetRegisterInfo::isPhysicalRegister(RN->getReg()))
  73         continue;
  74     NumImpUses = N - I;
  75     break;
  76   }
  77
  78   return N;
  79 }
  80
  81 /// EmitCopyFromReg - Generate machine code for an CopyFromReg node or an
  82 /// implicit physical register output.
  83 void InstrEmitter::
  84 EmitCopyFromReg(SDNode *Node, unsigned ResNo, bool IsClone, bool IsCloned,
  85                 unsigned SrcReg, DenseMap<SDValue, unsigned> &VRBaseMap) {
  86   unsigned VRBase = 0;
  87   if (TargetRegisterInfo::isVirtualRegister(SrcReg)) {
  88     // Just use the input register directly!
  89     SDValue Op(Node, ResNo);
  90     if (IsClone)
  91       VRBaseMap.erase(Op);
  92     bool isNew = VRBaseMap.insert(std::make_pair(Op, SrcReg)).second;
  93     (void)isNew; // Silence compiler warning.
  94     assert(isNew && "Node emitted out of order - early");
  95     return;
  96   }
  97
  98   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
  99   // the CopyToReg'd destination register instead of creating a new vreg.
 100   bool MatchReg = true;
 101   const TargetRegisterClass *UseRC = NULL;
 102   EVT VT = Node->getValueType(ResNo);
 103
 104   // Stick to the preferred register classes for legal types.
 105   if (TLI->isTypeLegal(VT))
 106     UseRC = TLI->getRegClassFor(VT);
 107
 108   if (!IsClone && !IsCloned)
 109     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 110          UI != E; ++UI) {
 111       SDNode *User = *UI;
 112       bool Match = true;
 113       if (User->getOpcode() == ISD::CopyToReg &&
 114           User->getOperand(2).getNode() == Node &&
 115           User->getOperand(2).getResNo() == ResNo) {
 116         unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 117         if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 118           VRBase = DestReg;
 119           Match = false;
 120         } else if (DestReg != SrcReg)
 121           Match = false;
 122       } else {
 123         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
 124           SDValue Op = User->getOperand(i);
 125           if (Op.getNode() != Node || Op.getResNo() != ResNo)
 126             continue;
 127           EVT VT = Node->getValueType(Op.getResNo());
 128           if (VT == MVT::Other || VT == MVT::Glue)
 129             continue;
 130           Match = false;
 131           if (User->isMachineOpcode()) {
 132             const MCInstrDesc &II = TII->get(User->getMachineOpcode());
 133             const TargetRegisterClass *RC = 0;
 134             if (i+II.getNumDefs() < II.getNumOperands()) {
 135               RC = TRI->getAllocatableClass(
 136                 TII->getRegClass(II, i+II.getNumDefs(), TRI, *MF));
 137             }
 138             if (!UseRC)
 139               UseRC = RC;
 140             else if (RC) {
 141               const TargetRegisterClass *ComRC =
 142                 TRI->getCommonSubClass(UseRC, RC);
 143               // If multiple uses expect disjoint register classes, we emit
 144               // copies in AddRegisterOperand.
 145               if (ComRC)
 146                 UseRC = ComRC;
 147             }
 148           }
 149         }
 150       }
 151       MatchReg &= Match;
 152       if (VRBase)
 153         break;
 154     }
 155
 156   const TargetRegisterClass *SrcRC = 0, *DstRC = 0;
 157   SrcRC = TRI->getMinimalPhysRegClass(SrcReg, VT);
 158
 159   // Figure out the register class to create for the destreg.
 160   if (VRBase) {
 161     DstRC = MRI->getRegClass(VRBase);
 162   } else if (UseRC) {
 163     assert(UseRC->hasType(VT) && "Incompatible phys register def and uses!");
 164     DstRC = UseRC;
 165   } else {
 166     DstRC = TLI->getRegClassFor(VT);
 167   }
 168
 169   // If all uses are reading from the src physical register and copying the
 170   // register is either impossible or very expensive, then don't create a copy.
 171   if (MatchReg && SrcRC->getCopyCost() < 0) {
 172     VRBase = SrcReg;
 173   } else {
 174     // Create the reg, emit the copy.
 175     VRBase = MRI->createVirtualRegister(DstRC);
 176     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 177             VRBase).addReg(SrcReg);
 178   }
 179
 180   SDValue Op(Node, ResNo);
 181   if (IsClone)
 182     VRBaseMap.erase(Op);
 183   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 184   (void)isNew; // Silence compiler warning.
 185   assert(isNew && "Node emitted out of order - early");
 186 }
 187
 188 /// getDstOfCopyToRegUse - If the only use of the specified result number of
 189 /// node is a CopyToReg, return its destination register. Return 0 otherwise.
 190 unsigned InstrEmitter::getDstOfOnlyCopyToRegUse(SDNode *Node,
 191                                                 unsigned ResNo) const {
 192   if (!Node->hasOneUse())
 193     return 0;
 194
 195   SDNode *User = *Node->use_begin();
 196   if (User->getOpcode() == ISD::CopyToReg &&
 197       User->getOperand(2).getNode() == Node &&
 198       User->getOperand(2).getResNo() == ResNo) {
 199     unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 200     if (TargetRegisterInfo::isVirtualRegister(Reg))
 201       return Reg;
 202   }
 203   return 0;
 204 }
 205
 206 void InstrEmitter::CreateVirtualRegisters(SDNode *Node, MachineInstr *MI,
 207                                        const MCInstrDesc &II,
 208                                        bool IsClone, bool IsCloned,
 209                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
 210   assert(Node->getMachineOpcode() != TargetOpcode::IMPLICIT_DEF &&
 211          "IMPLICIT_DEF should have been handled as a special case elsewhere!");
 212
 213   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
 214     // If the specific node value is only used by a CopyToReg and the dest reg
 215     // is a vreg in the same register class, use the CopyToReg'd destination
 216     // register instead of creating a new vreg.
 217     unsigned VRBase = 0;
 218     const TargetRegisterClass *RC =
 219       TRI->getAllocatableClass(TII->getRegClass(II, i, TRI, *MF));
 220     if (II.OpInfo[i].isOptionalDef()) {
 221       // Optional def must be a physical register.
 222       unsigned NumResults = CountResults(Node);
 223       VRBase = cast<RegisterSDNode>(Node->getOperand(i-NumResults))->getReg();
 224       assert(TargetRegisterInfo::isPhysicalRegister(VRBase));
 225       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 226     }
 227
 228     if (!VRBase && !IsClone && !IsCloned)
 229       for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 230            UI != E; ++UI) {
 231         SDNode *User = *UI;
 232         if (User->getOpcode() == ISD::CopyToReg &&
 233             User->getOperand(2).getNode() == Node &&
 234             User->getOperand(2).getResNo() == i) {
 235           unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 236           if (TargetRegisterInfo::isVirtualRegister(Reg)) {
 237             const TargetRegisterClass *RegRC = MRI->getRegClass(Reg);
 238             if (RegRC == RC) {
 239               VRBase = Reg;
 240               MI->addOperand(MachineOperand::CreateReg(Reg, true));
 241               break;
 242             }
 243           }
 244         }
 245       }
 246
 247     // Create the result registers for this node and add the result regs to
 248     // the machine instruction.
 249     if (VRBase == 0) {
 250       assert(RC && "Isn't a register operand!");
 251       VRBase = MRI->createVirtualRegister(RC);
 252       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 253     }
 254
 255     SDValue Op(Node, i);
 256     if (IsClone)
 257       VRBaseMap.erase(Op);
 258     bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 259     (void)isNew; // Silence compiler warning.
 260     assert(isNew && "Node emitted out of order - early");
 261   }
 262 }
 263
 264 /// getVR - Return the virtual register corresponding to the specified result
 265 /// of the specified node.
 266 unsigned InstrEmitter::getVR(SDValue Op,
 267                              DenseMap<SDValue, unsigned> &VRBaseMap) {
 268   if (Op.isMachineOpcode() &&
 269       Op.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
 270     // Add an IMPLICIT_DEF instruction before every use.
 271     unsigned VReg = getDstOfOnlyCopyToRegUse(Op.getNode(), Op.getResNo());
 272     // IMPLICIT_DEF can produce any type of result so its MCInstrDesc
 273     // does not include operand register class info.
 274     if (!VReg) {
 275       const TargetRegisterClass *RC = TLI->getRegClassFor(Op.getValueType());
 276       VReg = MRI->createVirtualRegister(RC);
 277     }
 278     BuildMI(*MBB, InsertPos, Op.getDebugLoc(),
 279             TII->get(TargetOpcode::IMPLICIT_DEF), VReg);
 280     return VReg;
 281   }
 282
 283   DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
 284   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
 285   return I->second;
 286 }
 287
 288
 289 /// AddRegisterOperand - Add the specified register as an operand to the
 290 /// specified machine instr. Insert register copies if the register is
 291 /// not in the required register class.
 292 void
 293 InstrEmitter::AddRegisterOperand(MachineInstr *MI, SDValue Op,
 294                                  unsigned IIOpNum,
 295                                  const MCInstrDesc *II,
 296                                  DenseMap<SDValue, unsigned> &VRBaseMap,
 297                                  bool IsDebug, bool IsClone, bool IsCloned) {
 298   assert(Op.getValueType() != MVT::Other &&
 299          Op.getValueType() != MVT::Glue &&
 300          "Chain and glue operands should occur at end of operand list!");
 301   // Get/emit the operand.
 302   unsigned VReg = getVR(Op, VRBaseMap);
 303   assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 304
 305   const MCInstrDesc &MCID = MI->getDesc();
 306   bool isOptDef = IIOpNum < MCID.getNumOperands() &&
 307     MCID.OpInfo[IIOpNum].isOptionalDef();
 308
 309   // If the instruction requires a register in a different class, create
 310   // a new virtual register and copy the value into it, but first attempt to
 311   // shrink VReg's register class within reason.  For example, if VReg == GR32
 312   // and II requires a GR32_NOSP, just constrain VReg to GR32_NOSP.
 313   if (II) {
 314     const TargetRegisterClass *DstRC = 0;
 315     if (IIOpNum < II->getNumOperands())
 316       DstRC = TRI->getAllocatableClass(TII->getRegClass(*II,IIOpNum,TRI,*MF));
 317     if (DstRC && !MRI->constrainRegClass(VReg, DstRC, MinRCSize)) {
 318       unsigned NewVReg = MRI->createVirtualRegister(DstRC);
 319       BuildMI(*MBB, InsertPos, Op.getNode()->getDebugLoc(),
 320               TII->get(TargetOpcode::COPY), NewVReg).addReg(VReg);
 321       VReg = NewVReg;
 322     }
 323   }
 324
 325   // If this value has only one use, that use is a kill. This is a
 326   // conservative approximation. InstrEmitter does trivial coalescing
 327   // with CopyFromReg nodes, so don't emit kill flags for them.
 328   // Avoid kill flags on Schedule cloned nodes, since there will be
 329   // multiple uses.
 330   // Tied operands are never killed, so we need to check that. And that
 331   // means we need to determine the index of the operand.
 332   bool isKill = Op.hasOneUse() &&
 333                 Op.getNode()->getOpcode() != ISD::CopyFromReg &&
 334                 !IsDebug &&
 335                 !(IsClone || IsCloned);
 336   if (isKill) {
 337     unsigned Idx = MI->getNumOperands();
 338     while (Idx > 0 &&
 339            MI->getOperand(Idx-1).isReg() && MI->getOperand(Idx-1).isImplicit())
 340       --Idx;
 341     bool isTied = MI->getDesc().getOperandConstraint(Idx, MCOI::TIED_TO) != -1;
 342     if (isTied)
 343       isKill = false;
 344   }
 345
 346   MI->addOperand(MachineOperand::CreateReg(VReg, isOptDef,
 347                                            false/*isImp*/, isKill,
 348                                            false/*isDead*/, false/*isUndef*/,
 349                                            false/*isEarlyClobber*/,
 350                                            0/*SubReg*/, IsDebug));
 351 }
 352
 353 /// AddOperand - Add the specified operand to the specified machine instr.  II
 354 /// specifies the instruction information for the node, and IIOpNum is the
 355 /// operand number (in the II) that we are adding.
 356 void InstrEmitter::AddOperand(MachineInstr *MI, SDValue Op,
 357                               unsigned IIOpNum,
 358                               const MCInstrDesc *II,
 359                               DenseMap<SDValue, unsigned> &VRBaseMap,
 360                               bool IsDebug, bool IsClone, bool IsCloned) {
 361   if (Op.isMachineOpcode()) {
 362     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap,
 363                        IsDebug, IsClone, IsCloned);
 364   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
 365     MI->addOperand(MachineOperand::CreateImm(C->getSExtValue()));
 366   } else if (ConstantFPSDNode *F = dyn_cast<ConstantFPSDNode>(Op)) {
 367     const ConstantFP *CFP = F->getConstantFPValue();
 368     MI->addOperand(MachineOperand::CreateFPImm(CFP));
 369   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
 370     // Turn additional physreg operands into implicit uses on non-variadic
 371     // instructions. This is used by call and return instructions passing
 372     // arguments in registers.
 373     bool Imp = II && (IIOpNum >= II->getNumOperands() && !II->isVariadic());
 374     MI->addOperand(MachineOperand::CreateReg(R->getReg(), false, Imp));
 375   } else if (RegisterMaskSDNode *RM = dyn_cast<RegisterMaskSDNode>(Op)) {
 376     MI->addOperand(MachineOperand::CreateRegMask(RM->getRegMask()));
 377   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
 378     MI->addOperand(MachineOperand::CreateGA(TGA->getGlobal(), TGA->getOffset(),
 379                                             TGA->getTargetFlags()));
 380   } else if (BasicBlockSDNode *BBNode = dyn_cast<BasicBlockSDNode>(Op)) {
 381     MI->addOperand(MachineOperand::CreateMBB(BBNode->getBasicBlock()));
 382   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
 383     MI->addOperand(MachineOperand::CreateFI(FI->getIndex()));
 384   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
 385     MI->addOperand(MachineOperand::CreateJTI(JT->getIndex(),
 386                                              JT->getTargetFlags()));
 387   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
 388     int Offset = CP->getOffset();
 389     unsigned Align = CP->getAlignment();
 390     Type *Type = CP->getType();
 391     // MachineConstantPool wants an explicit alignment.
 392     if (Align == 0) {
 393       Align = TM->getTargetData()->getPrefTypeAlignment(Type);
 394       if (Align == 0) {
 395         // Alignment of vector types.  FIXME!
 396         Align = TM->getTargetData()->getTypeAllocSize(Type);
 397       }
 398     }
 399
 400     unsigned Idx;
 401     MachineConstantPool *MCP = MF->getConstantPool();
 402     if (CP->isMachineConstantPoolEntry())
 403       Idx = MCP->getConstantPoolIndex(CP->getMachineCPVal(), Align);
 404     else
 405       Idx = MCP->getConstantPoolIndex(CP->getConstVal(), Align);
 406     MI->addOperand(MachineOperand::CreateCPI(Idx, Offset,
 407                                              CP->getTargetFlags()));
 408   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
 409     MI->addOperand(MachineOperand::CreateES(ES->getSymbol(),
 410                                             ES->getTargetFlags()));
 411   } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op)) {
 412     MI->addOperand(MachineOperand::CreateBA(BA->getBlockAddress(),
 413                                             BA->getTargetFlags()));
 414   } else if (TargetIndexSDNode *TI = dyn_cast<TargetIndexSDNode>(Op)) {
 415     MI->addOperand(MachineOperand::CreateTargetIndex(TI->getIndex(),
 416                                                      TI->getOffset(),
 417                                                      TI->getTargetFlags()));
 418   } else {
 419     assert(Op.getValueType() != MVT::Other &&
 420            Op.getValueType() != MVT::Glue &&
 421            "Chain and glue operands should occur at end of operand list!");
 422     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap,
 423                        IsDebug, IsClone, IsCloned);
 424   }
 425 }
 426
 427 unsigned InstrEmitter::ConstrainForSubReg(unsigned VReg, unsigned SubIdx,
 428                                           EVT VT, DebugLoc DL) {
 429   const TargetRegisterClass *VRC = MRI->getRegClass(VReg);
 430   const TargetRegisterClass *RC = TRI->getSubClassWithSubReg(VRC, SubIdx);
 431
 432   // RC is a sub-class of VRC that supports SubIdx.  Try to constrain VReg
 433   // within reason.
 434   if (RC && RC != VRC)
 435     RC = MRI->constrainRegClass(VReg, RC, MinRCSize);
 436
 437   // VReg has been adjusted.  It can be used with SubIdx operands now.
 438   if (RC)
 439     return VReg;
 440
 441   // VReg couldn't be reasonably constrained.  Emit a COPY to a new virtual
 442   // register instead.
 443   RC = TRI->getSubClassWithSubReg(TLI->getRegClassFor(VT), SubIdx);
 444   assert(RC && "No legal register class for VT supports that SubIdx");
 445   unsigned NewReg = MRI->createVirtualRegister(RC);
 446   BuildMI(*MBB, InsertPos, DL, TII->get(TargetOpcode::COPY), NewReg)
 447     .addReg(VReg);
 448   return NewReg;
 449 }
 450
 451 /// EmitSubregNode - Generate machine code for subreg nodes.
 452 ///
 453 void InstrEmitter::EmitSubregNode(SDNode *Node,
 454                                   DenseMap<SDValue, unsigned> &VRBaseMap,
 455                                   bool IsClone, bool IsCloned) {
 456   unsigned VRBase = 0;
 457   unsigned Opc = Node->getMachineOpcode();
 458
 459   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 460   // the CopyToReg'd destination register instead of creating a new vreg.
 461   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 462        UI != E; ++UI) {
 463     SDNode *User = *UI;
 464     if (User->getOpcode() == ISD::CopyToReg &&
 465         User->getOperand(2).getNode() == Node) {
 466       unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 467       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 468         VRBase = DestReg;
 469         break;
 470       }
 471     }
 472   }
 473
 474   if (Opc == TargetOpcode::EXTRACT_SUBREG) {
 475     // EXTRACT_SUBREG is lowered as %dst = COPY %src:sub.  There are no
 476     // constraints on the %dst register, COPY can target all legal register
 477     // classes.
 478     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 479     const TargetRegisterClass *TRC = TLI->getRegClassFor(Node->getValueType(0));
 480
 481     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 482     MachineInstr *DefMI = MRI->getVRegDef(VReg);
 483     unsigned SrcReg, DstReg, DefSubIdx;
 484     if (DefMI &&
 485         TII->isCoalescableExtInstr(*DefMI, SrcReg, DstReg, DefSubIdx) &&
 486         SubIdx == DefSubIdx &&
 487         TRC == MRI->getRegClass(SrcReg)) {
 488       // Optimize these:
 489       // r1025 = s/zext r1024, 4
 490       // r1026 = extract_subreg r1025, 4
 491       // to a copy
 492       // r1026 = copy r1024
 493       VRBase = MRI->createVirtualRegister(TRC);
 494       BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
 495               TII->get(TargetOpcode::COPY), VRBase).addReg(SrcReg);
 496       MRI->clearKillFlags(SrcReg);
 497     } else {
 498       // VReg may not support a SubIdx sub-register, and we may need to
 499       // constrain its register class or issue a COPY to a compatible register
 500       // class.
 501       VReg = ConstrainForSubReg(VReg, SubIdx,
 502                                 Node->getOperand(0).getValueType(),
 503                                 Node->getDebugLoc());
 504
 505       // Create the destreg if it is missing.
 506       if (VRBase == 0)
 507         VRBase = MRI->createVirtualRegister(TRC);
 508
 509       // Create the extract_subreg machine instruction.
 510       BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
 511               TII->get(TargetOpcode::COPY), VRBase).addReg(VReg, 0, SubIdx);
 512     }
 513   } else if (Opc == TargetOpcode::INSERT_SUBREG ||
 514              Opc == TargetOpcode::SUBREG_TO_REG) {
 515     SDValue N0 = Node->getOperand(0);
 516     SDValue N1 = Node->getOperand(1);
 517     SDValue N2 = Node->getOperand(2);
 518     unsigned SubIdx = cast<ConstantSDNode>(N2)->getZExtValue();
 519
 520     // Figure out the register class to create for the destreg.  It should be
 521     // the largest legal register class supporting SubIdx sub-registers.
 522     // RegisterCoalescer will constrain it further if it decides to eliminate
 523     // the INSERT_SUBREG instruction.
 524     //
 525     //   %dst = INSERT_SUBREG %src, %sub, SubIdx
 526     //
 527     // is lowered by TwoAddressInstructionPass to:
 528     //
 529     //   %dst = COPY %src
 530     //   %dst:SubIdx = COPY %sub
 531     //
 532     // There is no constraint on the %src register class.
 533     //
 534     const TargetRegisterClass *SRC = TLI->getRegClassFor(Node->getValueType(0));
 535     SRC = TRI->getSubClassWithSubReg(SRC, SubIdx);
 536     assert(SRC && "No register class supports VT and SubIdx for INSERT_SUBREG");
 537
 538     if (VRBase == 0 || !SRC->hasSubClassEq(MRI->getRegClass(VRBase)))
 539       VRBase = MRI->createVirtualRegister(SRC);
 540
 541     // Create the insert_subreg or subreg_to_reg machine instruction.
 542     MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(), TII->get(Opc));
 543     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 544
 545     // If creating a subreg_to_reg, then the first input operand
 546     // is an implicit value immediate, otherwise it's a register
 547     if (Opc == TargetOpcode::SUBREG_TO_REG) {
 548       const ConstantSDNode *SD = cast<ConstantSDNode>(N0);
 549       MI->addOperand(MachineOperand::CreateImm(SD->getZExtValue()));
 550     } else
 551       AddOperand(MI, N0, 0, 0, VRBaseMap, /*IsDebug=*/false,
 552                  IsClone, IsCloned);
 553     // Add the subregster being inserted
 554     AddOperand(MI, N1, 0, 0, VRBaseMap, /*IsDebug=*/false,
 555                IsClone, IsCloned);
 556     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 557     MBB->insert(InsertPos, MI);
 558   } else
 559     llvm_unreachable("Node is not insert_subreg, extract_subreg, or subreg_to_reg");
 560
 561   SDValue Op(Node, 0);
 562   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 563   (void)isNew; // Silence compiler warning.
 564   assert(isNew && "Node emitted out of order - early");
 565 }
 566
 567 /// EmitCopyToRegClassNode - Generate machine code for COPY_TO_REGCLASS nodes.
 568 /// COPY_TO_REGCLASS is just a normal copy, except that the destination
 569 /// register is constrained to be in a particular register class.
 570 ///
 571 void
 572 InstrEmitter::EmitCopyToRegClassNode(SDNode *Node,
 573                                      DenseMap<SDValue, unsigned> &VRBaseMap) {
 574   unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 575
 576   // Create the new VReg in the destination class and emit a copy.
 577   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 578   const TargetRegisterClass *DstRC =
 579     TRI->getAllocatableClass(TRI->getRegClass(DstRCIdx));
 580   unsigned NewVReg = MRI->createVirtualRegister(DstRC);
 581   BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 582     NewVReg).addReg(VReg);
 583
 584   SDValue Op(Node, 0);
 585   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
 586   (void)isNew; // Silence compiler warning.
 587   assert(isNew && "Node emitted out of order - early");
 588 }
 589
 590 /// EmitRegSequence - Generate machine code for REG_SEQUENCE nodes.
 591 ///
 592 void InstrEmitter::EmitRegSequence(SDNode *Node,
 593                                   DenseMap<SDValue, unsigned> &VRBaseMap,
 594                                   bool IsClone, bool IsCloned) {
 595   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(0))->getZExtValue();
 596   const TargetRegisterClass *RC = TRI->getRegClass(DstRCIdx);
 597   unsigned NewVReg = MRI->createVirtualRegister(TRI->getAllocatableClass(RC));
 598   MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(),
 599                              TII->get(TargetOpcode::REG_SEQUENCE), NewVReg);
 600   unsigned NumOps = Node->getNumOperands();
 601   assert((NumOps & 1) == 1 &&
 602          "REG_SEQUENCE must have an odd number of operands!");
 603   const MCInstrDesc &II = TII->get(TargetOpcode::REG_SEQUENCE);
 604   for (unsigned i = 1; i != NumOps; ++i) {
 605     SDValue Op = Node->getOperand(i);
 606     if ((i & 1) == 0) {
 607       RegisterSDNode *R = dyn_cast<RegisterSDNode>(Node->getOperand(i-1));
 608       // Skip physical registers as they don't have a vreg to get and we'll
 609       // insert copies for them in TwoAddressInstructionPass anyway.
 610       if (!R || !TargetRegisterInfo::isPhysicalRegister(R->getReg())) {
 611         unsigned SubIdx = cast<ConstantSDNode>(Op)->getZExtValue();
 612         unsigned SubReg = getVR(Node->getOperand(i-1), VRBaseMap);
 613         const TargetRegisterClass *TRC = MRI->getRegClass(SubReg);
 614         const TargetRegisterClass *SRC =
 615         TRI->getMatchingSuperRegClass(RC, TRC, SubIdx);
 616         if (SRC && SRC != RC) {
 617           MRI->setRegClass(NewVReg, SRC);
 618           RC = SRC;
 619         }
 620       }
 621     }
 622     AddOperand(MI, Op, i+1, &II, VRBaseMap, /*IsDebug=*/false,
 623                IsClone, IsCloned);
 624   }
 625
 626   MBB->insert(InsertPos, MI);
 627   SDValue Op(Node, 0);
 628   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
 629   (void)isNew; // Silence compiler warning.
 630   assert(isNew && "Node emitted out of order - early");
 631 }
 632
 633 /// EmitDbgValue - Generate machine instruction for a dbg_value node.
 634 ///
 635 MachineInstr *
 636 InstrEmitter::EmitDbgValue(SDDbgValue *SD,
 637                            DenseMap<SDValue, unsigned> &VRBaseMap) {
 638   uint64_t Offset = SD->getOffset();
 639   MDNode* MDPtr = SD->getMDPtr();
 640   DebugLoc DL = SD->getDebugLoc();
 641
 642   if (SD->getKind() == SDDbgValue::FRAMEIX) {
 643     // Stack address; this needs to be lowered in target-dependent fashion.
 644     // EmitTargetCodeForFrameDebugValue is responsible for allocation.
 645     unsigned FrameIx = SD->getFrameIx();
 646     return TII->emitFrameIndexDebugValue(*MF, FrameIx, Offset, MDPtr, DL);
 647   }
 648   // Otherwise, we're going to create an instruction here.
 649   const MCInstrDesc &II = TII->get(TargetOpcode::DBG_VALUE);
 650   MachineInstrBuilder MIB = BuildMI(*MF, DL, II);
 651   if (SD->getKind() == SDDbgValue::SDNODE) {
 652     SDNode *Node = SD->getSDNode();
 653     SDValue Op = SDValue(Node, SD->getResNo());
 654     // It's possible we replaced this SDNode with other(s) and therefore
 655     // didn't generate code for it.  It's better to catch these cases where
 656     // they happen and transfer the debug info, but trying to guarantee that
 657     // in all cases would be very fragile; this is a safeguard for any
 658     // that were missed.
 659     DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
 660     if (I==VRBaseMap.end())
 661       MIB.addReg(0U);       // undef
 662     else
 663       AddOperand(&*MIB, Op, (*MIB).getNumOperands(), &II, VRBaseMap,
 664                  /*IsDebug=*/true, /*IsClone=*/false, /*IsCloned=*/false);
 665   } else if (SD->getKind() == SDDbgValue::CONST) {
 666     const Value *V = SD->getConst();
 667     if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 668       if (CI->getBitWidth() > 64)
 669         MIB.addCImm(CI);
 670       else
 671         MIB.addImm(CI->getSExtValue());
 672     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 673       MIB.addFPImm(CF);
 674     } else {
 675       // Could be an Undef.  In any case insert an Undef so we can see what we
 676       // dropped.
 677       MIB.addReg(0U);
 678     }
 679   } else {
 680     // Insert an Undef so we can see what we dropped.
 681     MIB.addReg(0U);
 682   }
 683
 684   MIB.addImm(Offset).addMetadata(MDPtr);
 685   return &*MIB;
 686 }
 687
 688 /// EmitMachineNode - Generate machine code for a target-specific node and
 689 /// needed dependencies.
 690 ///
 691 void InstrEmitter::
 692 EmitMachineNode(SDNode *Node, bool IsClone, bool IsCloned,
 693                 DenseMap<SDValue, unsigned> &VRBaseMap) {
 694   unsigned Opc = Node->getMachineOpcode();
 695
 696   // Handle subreg insert/extract specially
 697   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
 698       Opc == TargetOpcode::INSERT_SUBREG ||
 699       Opc == TargetOpcode::SUBREG_TO_REG) {
 700     EmitSubregNode(Node, VRBaseMap, IsClone, IsCloned);
 701     return;
 702   }
 703
 704   // Handle COPY_TO_REGCLASS specially.
 705   if (Opc == TargetOpcode::COPY_TO_REGCLASS) {
 706     EmitCopyToRegClassNode(Node, VRBaseMap);
 707     return;
 708   }
 709
 710   // Handle REG_SEQUENCE specially.
 711   if (Opc == TargetOpcode::REG_SEQUENCE) {
 712     EmitRegSequence(Node, VRBaseMap, IsClone, IsCloned);
 713     return;
 714   }
 715
 716   if (Opc == TargetOpcode::IMPLICIT_DEF)
 717     // We want a unique VR for each IMPLICIT_DEF use.
 718     return;
 719
 720   const MCInstrDesc &II = TII->get(Opc);
 721   unsigned NumResults = CountResults(Node);
 722   unsigned NumImpUses = 0;
 723   unsigned NodeOperands =
 724     countOperands(Node, II.getNumOperands() - II.getNumDefs(), NumImpUses);
 725   bool HasPhysRegOuts = NumResults > II.getNumDefs() && II.getImplicitDefs()!=0;
 726 #ifndef NDEBUG
 727   unsigned NumMIOperands = NodeOperands + NumResults;
 728   if (II.isVariadic())
 729     assert(NumMIOperands >= II.getNumOperands() &&
 730            "Too few operands for a variadic node!");
 731   else
 732     assert(NumMIOperands >= II.getNumOperands() &&
 733            NumMIOperands <= II.getNumOperands() + II.getNumImplicitDefs() +
 734                             NumImpUses &&
 735            "#operands for dag node doesn't match .td file!");
 736 #endif
 737
 738   // Create the new machine instruction.
 739   MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(), II);
 740
 741   // Add result register values for things that are defined by this
 742   // instruction.
 743   if (NumResults)
 744     CreateVirtualRegisters(Node, MI, II, IsClone, IsCloned, VRBaseMap);
 745
 746   // Emit all of the actual operands of this instruction, adding them to the
 747   // instruction as appropriate.
 748   bool HasOptPRefs = II.getNumDefs() > NumResults;
 749   assert((!HasOptPRefs || !HasPhysRegOuts) &&
 750          "Unable to cope with optional defs and phys regs defs!");
 751   unsigned NumSkip = HasOptPRefs ? II.getNumDefs() - NumResults : 0;
 752   for (unsigned i = NumSkip; i != NodeOperands; ++i)
 753     AddOperand(MI, Node->getOperand(i), i-NumSkip+II.getNumDefs(), &II,
 754                VRBaseMap, /*IsDebug=*/false, IsClone, IsCloned);
 755
 756   // Transfer all of the memory reference descriptions of this instruction.
 757   MI->setMemRefs(cast<MachineSDNode>(Node)->memoperands_begin(),
 758                  cast<MachineSDNode>(Node)->memoperands_end());
 759
 760   // Insert the instruction into position in the block. This needs to
 761   // happen before any custom inserter hook is called so that the
 762   // hook knows where in the block to insert the replacement code.
 763   MBB->insert(InsertPos, MI);
 764
 765   // The MachineInstr may also define physregs instead of virtregs.  These
 766   // physreg values can reach other instructions in different ways:
 767   //
 768   // 1. When there is a use of a Node value beyond the explicitly defined
 769   //    virtual registers, we emit a CopyFromReg for one of the implicitly
 770   //    defined physregs.  This only happens when HasPhysRegOuts is true.
 771   //
 772   // 2. A CopyFromReg reading a physreg may be glued to this instruction.
 773   //
 774   // 3. A glued instruction may implicitly use a physreg.
 775   //
 776   // 4. A glued instruction may use a RegisterSDNode operand.
 777   //
 778   // Collect all the used physreg defs, and make sure that any unused physreg
 779   // defs are marked as dead.
 780   SmallVector<unsigned, 8> UsedRegs;
 781
 782   // Additional results must be physical register defs.
 783   if (HasPhysRegOuts) {
 784     for (unsigned i = II.getNumDefs(); i < NumResults; ++i) {
 785       unsigned Reg = II.getImplicitDefs()[i - II.getNumDefs()];
 786       if (!Node->hasAnyUseOfValue(i))
 787         continue;
 788       // This implicitly defined physreg has a use.
 789       UsedRegs.push_back(Reg);
 790       EmitCopyFromReg(Node, i, IsClone, IsCloned, Reg, VRBaseMap);
 791     }
 792   }
 793
 794   // Scan the glue chain for any used physregs.
 795   if (Node->getValueType(Node->getNumValues()-1) == MVT::Glue) {
 796     for (SDNode *F = Node->getGluedUser(); F; F = F->getGluedUser()) {
 797       if (F->getOpcode() == ISD::CopyFromReg) {
 798         UsedRegs.push_back(cast<RegisterSDNode>(F->getOperand(1))->getReg());
 799         continue;
 800       } else if (F->getOpcode() == ISD::CopyToReg) {
 801         // Skip CopyToReg nodes that are internal to the glue chain.
 802         continue;
 803       }
 804       // Collect declared implicit uses.
 805       const MCInstrDesc &MCID = TII->get(F->getMachineOpcode());
 806       UsedRegs.append(MCID.getImplicitUses(),
 807                       MCID.getImplicitUses() + MCID.getNumImplicitUses());
 808       // In addition to declared implicit uses, we must also check for
 809       // direct RegisterSDNode operands.
 810       for (unsigned i = 0, e = F->getNumOperands(); i != e; ++i)
 811         if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(F->getOperand(i))) {
 812           unsigned Reg = R->getReg();
 813           if (TargetRegisterInfo::isPhysicalRegister(Reg))
 814             UsedRegs.push_back(Reg);
 815         }
 816     }
 817   }
 818
 819   // Finally mark unused registers as dead.
 820   if (!UsedRegs.empty() || II.getImplicitDefs())
 821     MI->setPhysRegsDeadExcept(UsedRegs, *TRI);
 822
 823   // Run post-isel target hook to adjust this instruction if needed.
 824 #ifdef NDEBUG
 825   if (II.hasPostISelHook())
 826 #endif
 827     TLI->AdjustInstrPostInstrSelection(MI, Node);
 828 }
 829
 830 /// EmitSpecialNode - Generate machine code for a target-independent node and
 831 /// needed dependencies.
 832 void InstrEmitter::
 833 EmitSpecialNode(SDNode *Node, bool IsClone, bool IsCloned,
 834                 DenseMap<SDValue, unsigned> &VRBaseMap) {
 835   switch (Node->getOpcode()) {
 836   default:
 837 #ifndef NDEBUG
 838     Node->dump();
 839 #endif
 840     llvm_unreachable("This target-independent node should have been selected!");
 841   case ISD::EntryToken:
 842     llvm_unreachable("EntryToken should have been excluded from the schedule!");
 843   case ISD::MERGE_VALUES:
 844   case ISD::TokenFactor: // fall thru
 845     break;
 846   case ISD::CopyToReg: {
 847     unsigned SrcReg;
 848     SDValue SrcVal = Node->getOperand(2);
 849     if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(SrcVal))
 850       SrcReg = R->getReg();
 851     else
 852       SrcReg = getVR(SrcVal, VRBaseMap);
 853
 854     unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 855     if (SrcReg == DestReg) // Coalesced away the copy? Ignore.
 856       break;
 857
 858     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 859             DestReg).addReg(SrcReg);
 860     break;
 861   }
 862   case ISD::CopyFromReg: {
 863     unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 864     EmitCopyFromReg(Node, 0, IsClone, IsCloned, SrcReg, VRBaseMap);
 865     break;
 866   }
 867   case ISD::EH_LABEL: {
 868     MCSymbol *S = cast<EHLabelSDNode>(Node)->getLabel();
 869     BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
 870             TII->get(TargetOpcode::EH_LABEL)).addSym(S);
 871     break;
 872   }
 873
 874   case ISD::LIFETIME_START:
 875   case ISD::LIFETIME_END: {
 876     unsigned TarOp = (Node->getOpcode() == ISD::LIFETIME_START) ?
 877     TargetOpcode::LIFETIME_START : TargetOpcode::LIFETIME_END;
 878
 879     FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Node->getOperand(1));
 880     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TarOp))
 881     .addFrameIndex(FI->getIndex());
 882     break;
 883   }
 884
 885   case ISD::INLINEASM: {
 886     unsigned NumOps = Node->getNumOperands();
 887     if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
 888       --NumOps;  // Ignore the glue operand.
 889
 890     // Create the inline asm machine instruction.
 891     MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(),
 892                                TII->get(TargetOpcode::INLINEASM));
 893
 894     // Add the asm string as an external symbol operand.
 895     SDValue AsmStrV = Node->getOperand(InlineAsm::Op_AsmString);
 896     const char *AsmStr = cast<ExternalSymbolSDNode>(AsmStrV)->getSymbol();
 897     MI->addOperand(MachineOperand::CreateES(AsmStr));
 898
 899     // Add the HasSideEffect and isAlignStack bits.
 900     int64_t ExtraInfo =
 901       cast<ConstantSDNode>(Node->getOperand(InlineAsm::Op_ExtraInfo))->
 902                           getZExtValue();
 903     MI->addOperand(MachineOperand::CreateImm(ExtraInfo));
 904
 905     // Remember to operand index of the group flags.
 906     SmallVector<unsigned, 8> GroupIdx;
 907
 908     // Add all of the operand registers to the instruction.
 909     for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
 910       unsigned Flags =
 911         cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 912       const unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 913
 914       GroupIdx.push_back(MI->getNumOperands());
 915       MI->addOperand(MachineOperand::CreateImm(Flags));
 916       ++i;  // Skip the ID value.
 917
 918       switch (InlineAsm::getKind(Flags)) {
 919       default: llvm_unreachable("Bad flags!");
 920         case InlineAsm::Kind_RegDef:
 921         for (unsigned j = 0; j != NumVals; ++j, ++i) {
 922           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 923           // FIXME: Add dead flags for physical and virtual registers defined.
 924           // For now, mark physical register defs as implicit to help fast
 925           // regalloc. This makes inline asm look a lot like calls.
 926           MI->addOperand(MachineOperand::CreateReg(Reg, true,
 927                        /*isImp=*/ TargetRegisterInfo::isPhysicalRegister(Reg)));
 928         }
 929         break;
 930       case InlineAsm::Kind_RegDefEarlyClobber:
 931       case InlineAsm::Kind_Clobber:
 932         for (unsigned j = 0; j != NumVals; ++j, ++i) {
 933           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 934           MI->addOperand(MachineOperand::CreateReg(Reg, /*isDef=*/ true,
 935                          /*isImp=*/ TargetRegisterInfo::isPhysicalRegister(Reg),
 936                                                    /*isKill=*/ false,
 937                                                    /*isDead=*/ false,
 938                                                    /*isUndef=*/false,
 939                                                    /*isEarlyClobber=*/ true));
 940         }
 941         break;
 942       case InlineAsm::Kind_RegUse:  // Use of register.
 943       case InlineAsm::Kind_Imm:  // Immediate.
 944       case InlineAsm::Kind_Mem:  // Addressing mode.
 945         // The addressing mode has been selected, just add all of the
 946         // operands to the machine instruction.
 947         for (unsigned j = 0; j != NumVals; ++j, ++i)
 948           AddOperand(MI, Node->getOperand(i), 0, 0, VRBaseMap,
 949                      /*IsDebug=*/false, IsClone, IsCloned);
 950
 951         // Manually set isTied bits.
 952         if (InlineAsm::getKind(Flags) == InlineAsm::Kind_RegUse) {
 953           unsigned DefGroup = 0;
 954           if (InlineAsm::isUseOperandTiedToDef(Flags, DefGroup)) {
 955             unsigned DefIdx = GroupIdx[DefGroup] + 1;
 956             unsigned UseIdx = GroupIdx.back() + 1;
 957             for (unsigned j = 0; j != NumVals; ++j)
 958               MI->tieOperands(DefIdx + j, UseIdx + j);
 959           }
 960         }
 961         break;
 962       }
 963     }
 964
 965     // Get the mdnode from the asm if it exists and add it to the instruction.
 966     SDValue MDV = Node->getOperand(InlineAsm::Op_MDNode);
 967     const MDNode *MD = cast<MDNodeSDNode>(MDV)->getMD();
 968     if (MD)
 969       MI->addOperand(MachineOperand::CreateMetadata(MD));
 970
 971     MBB->insert(InsertPos, MI);
 972     break;
 973   }
 974   }
 975 }
 976
 977 /// InstrEmitter - Construct an InstrEmitter and set it to start inserting
 978 /// at the given position in the given block.
 979 InstrEmitter::InstrEmitter(MachineBasicBlock *mbb,
 980                            MachineBasicBlock::iterator insertpos)
 981   : MF(mbb->getParent()),
 982     MRI(&MF->getRegInfo()),
 983     TM(&MF->getTarget()),
 984     TII(TM->getInstrInfo()),
 985     TRI(TM->getRegisterInfo()),
 986     TLI(TM->getTargetLowering()),
 987     MBB(mbb), InsertPos(insertpos) {
 988 }