lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DebugLoc.h"
  51 #include "llvm/CodeGen/DwarfWriter.h"
  52 #include "llvm/Analysis/DebugInfo.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "SelectionDAGBuild.h"
  58 using namespace llvm;
  59
  60 unsigned FastISel::getRegForValue(Value *V) {
  61   MVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  62   // Don't handle non-simple values in FastISel.
  63   if (!RealVT.isSimple())
  64     return 0;
  65
  66   // Ignore illegal types. We must do this before looking up the value
  67   // in ValueMap because Arguments are given virtual registers regardless
  68   // of whether FastISel can handle them.
  69   MVT::SimpleValueType VT = RealVT.getSimpleVT();
  70   if (!TLI.isTypeLegal(VT)) {
  71     // Promote MVT::i1 to a legal type though, because it's common and easy.
  72     if (VT == MVT::i1)
  73       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  74     else
  75       return 0;
  76   }
  77
  78   // Look up the value to see if we already have a register for it. We
  79   // cache values defined by Instructions across blocks, and other values
  80   // only locally. This is because Instructions already have the SSA
  81   // def-dominatess-use requirement enforced.
  82   if (ValueMap.count(V))
  83     return ValueMap[V];
  84   unsigned Reg = LocalValueMap[V];
  85   if (Reg != 0)
  86     return Reg;
  87
  88   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  89     if (CI->getValue().getActiveBits() <= 64)
  90       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  91   } else if (isa<AllocaInst>(V)) {
  92     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  93   } else if (isa<ConstantPointerNull>(V)) {
  94     // Translate this as an integer zero so that it can be
  95     // local-CSE'd with actual integer zeros.
  96     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  97   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  98     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  99
 100     if (!Reg) {
 101       const APFloat &Flt = CF->getValueAPF();
 102       MVT IntVT = TLI.getPointerTy();
 103
 104       uint64_t x[2];
 105       uint32_t IntBitWidth = IntVT.getSizeInBits();
 106       bool isExact;
 107       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 108                                 APFloat::rmTowardZero, &isExact);
 109       if (isExact) {
 110         APInt IntVal(IntBitWidth, 2, x);
 111
 112         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 113         if (IntegerReg != 0)
 114           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 115       }
 116     }
 117   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 118     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 119     Reg = LocalValueMap[CE];
 120   } else if (isa<UndefValue>(V)) {
 121     Reg = createResultReg(TLI.getRegClassFor(VT));
 122     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 123   }
 124
 125   // If target-independent code couldn't handle the value, give target-specific
 126   // code a try.
 127   if (!Reg && isa<Constant>(V))
 128     Reg = TargetMaterializeConstant(cast<Constant>(V));
 129
 130   // Don't cache constant materializations in the general ValueMap.
 131   // To do so would require tracking what uses they dominate.
 132   if (Reg != 0)
 133     LocalValueMap[V] = Reg;
 134   return Reg;
 135 }
 136
 137 unsigned FastISel::lookUpRegForValue(Value *V) {
 138   // Look up the value to see if we already have a register for it. We
 139   // cache values defined by Instructions across blocks, and other values
 140   // only locally. This is because Instructions already have the SSA
 141   // def-dominatess-use requirement enforced.
 142   if (ValueMap.count(V))
 143     return ValueMap[V];
 144   return LocalValueMap[V];
 145 }
 146
 147 /// UpdateValueMap - Update the value map to include the new mapping for this
 148 /// instruction, or insert an extra copy to get the result in a previous
 149 /// determined register.
 150 /// NOTE: This is only necessary because we might select a block that uses
 151 /// a value before we select the block that defines the value.  It might be
 152 /// possible to fix this by selecting blocks in reverse postorder.
 153 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 154   if (!isa<Instruction>(I)) {
 155     LocalValueMap[I] = Reg;
 156     return Reg;
 157   }
 158
 159   unsigned &AssignedReg = ValueMap[I];
 160   if (AssignedReg == 0)
 161     AssignedReg = Reg;
 162   else if (Reg != AssignedReg) {
 163     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 164     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 165                      Reg, RegClass, RegClass);
 166   }
 167   return AssignedReg;
 168 }
 169
 170 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 171   unsigned IdxN = getRegForValue(Idx);
 172   if (IdxN == 0)
 173     // Unhandled operand. Halt "fast" selection and bail.
 174     return 0;
 175
 176   // If the index is smaller or larger than intptr_t, truncate or extend it.
 177   MVT PtrVT = TLI.getPointerTy();
 178   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 179   if (IdxVT.bitsLT(PtrVT))
 180     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 181                       ISD::SIGN_EXTEND, IdxN);
 182   else if (IdxVT.bitsGT(PtrVT))
 183     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 184                       ISD::TRUNCATE, IdxN);
 185   return IdxN;
 186 }
 187
 188 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 189 /// which has an opcode which directly corresponds to the given ISD opcode.
 190 ///
 191 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 192   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 193   if (VT == MVT::Other || !VT.isSimple())
 194     // Unhandled type. Halt "fast" selection and bail.
 195     return false;
 196
 197   // We only handle legal types. For example, on x86-32 the instruction
 198   // selector contains all of the 64-bit instructions from x86-64,
 199   // under the assumption that i64 won't be used if the target doesn't
 200   // support it.
 201   if (!TLI.isTypeLegal(VT)) {
 202     // MVT::i1 is special. Allow AND, OR, or XOR because they
 203     // don't require additional zeroing, which makes them easy.
 204     if (VT == MVT::i1 &&
 205         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 206          ISDOpcode == ISD::XOR))
 207       VT = TLI.getTypeToTransformTo(VT);
 208     else
 209       return false;
 210   }
 211
 212   unsigned Op0 = getRegForValue(I->getOperand(0));
 213   if (Op0 == 0)
 214     // Unhandled operand. Halt "fast" selection and bail.
 215     return false;
 216
 217   // Check if the second operand is a constant and handle it appropriately.
 218   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 219     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 220                                      ISDOpcode, Op0, CI->getZExtValue());
 221     if (ResultReg != 0) {
 222       // We successfully emitted code for the given LLVM Instruction.
 223       UpdateValueMap(I, ResultReg);
 224       return true;
 225     }
 226   }
 227
 228   // Check if the second operand is a constant float.
 229   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 230     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 231                                      ISDOpcode, Op0, CF);
 232     if (ResultReg != 0) {
 233       // We successfully emitted code for the given LLVM Instruction.
 234       UpdateValueMap(I, ResultReg);
 235       return true;
 236     }
 237   }
 238
 239   unsigned Op1 = getRegForValue(I->getOperand(1));
 240   if (Op1 == 0)
 241     // Unhandled operand. Halt "fast" selection and bail.
 242     return false;
 243
 244   // Now we have both operands in registers. Emit the instruction.
 245   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 246                                    ISDOpcode, Op0, Op1);
 247   if (ResultReg == 0)
 248     // Target-specific code wasn't able to find a machine opcode for
 249     // the given ISD opcode and type. Halt "fast" selection and bail.
 250     return false;
 251
 252   // We successfully emitted code for the given LLVM Instruction.
 253   UpdateValueMap(I, ResultReg);
 254   return true;
 255 }
 256
 257 bool FastISel::SelectGetElementPtr(User *I) {
 258   unsigned N = getRegForValue(I->getOperand(0));
 259   if (N == 0)
 260     // Unhandled operand. Halt "fast" selection and bail.
 261     return false;
 262
 263   const Type *Ty = I->getOperand(0)->getType();
 264   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 265   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 266        OI != E; ++OI) {
 267     Value *Idx = *OI;
 268     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 269       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 270       if (Field) {
 271         // N = N + Offset
 272         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 273         // FIXME: This can be optimized by combining the add with a
 274         // subsequent one.
 275         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 276         if (N == 0)
 277           // Unhandled operand. Halt "fast" selection and bail.
 278           return false;
 279       }
 280       Ty = StTy->getElementType(Field);
 281     } else {
 282       Ty = cast<SequentialType>(Ty)->getElementType();
 283
 284       // If this is a constant subscript, handle it quickly.
 285       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 286         if (CI->getZExtValue() == 0) continue;
 287         uint64_t Offs =
 288           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 289         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 290         if (N == 0)
 291           // Unhandled operand. Halt "fast" selection and bail.
 292           return false;
 293         continue;
 294       }
 295
 296       // N = N + Idx * ElementSize;
 297       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 298       unsigned IdxN = getRegForGEPIndex(Idx);
 299       if (IdxN == 0)
 300         // Unhandled operand. Halt "fast" selection and bail.
 301         return false;
 302
 303       if (ElementSize != 1) {
 304         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 305         if (IdxN == 0)
 306           // Unhandled operand. Halt "fast" selection and bail.
 307           return false;
 308       }
 309       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 310       if (N == 0)
 311         // Unhandled operand. Halt "fast" selection and bail.
 312         return false;
 313     }
 314   }
 315
 316   // We successfully emitted code for the given LLVM Instruction.
 317   UpdateValueMap(I, N);
 318   return true;
 319 }
 320
 321 bool FastISel::SelectCall(User *I) {
 322   Function *F = cast<CallInst>(I)->getCalledFunction();
 323   if (!F) return false;
 324
 325   unsigned IID = F->getIntrinsicID();
 326   switch (IID) {
 327   default: break;
 328   case Intrinsic::dbg_stoppoint: {
 329     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 330     if (DW && DW->ValidDebugInfo(SPI->getContext(), true)) {
 331       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 332       std::string Dir, FN;
 333       unsigned SrcFile = DW->getOrCreateSourceID(CU.getDirectory(Dir),
 334                                                  CU.getFilename(FN));
 335       unsigned Line = SPI->getLine();
 336       unsigned Col = SPI->getColumn();
 337       unsigned ID = DW->RecordSourceLine(Line, Col, SrcFile);
 338       unsigned Idx = MF.getOrCreateDebugLocID(SrcFile, Line, Col);
 339       setCurDebugLoc(DebugLoc::get(Idx));
 340       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 341       BuildMI(MBB, DL, II).addImm(ID);
 342     }
 343     return true;
 344   }
 345   case Intrinsic::dbg_region_start: {
 346     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 347     if (DW && DW->ValidDebugInfo(RSI->getContext(), true)) {
 348       unsigned ID =
 349         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 350       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 351       BuildMI(MBB, DL, II).addImm(ID);
 352     }
 353     return true;
 354   }
 355   case Intrinsic::dbg_region_end: {
 356     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 357     if (DW && DW->ValidDebugInfo(REI->getContext(), true)) {
 358      unsigned ID = 0;
 359      DISubprogram Subprogram(cast<GlobalVariable>(REI->getContext()));
 360      if (!Subprogram.isNull() && !Subprogram.describes(MF.getFunction())) {
 361         // This is end of an inlined function.
 362         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 363         ID = DW->RecordInlinedFnEnd(Subprogram);
 364         if (ID)
 365           // If ID is 0 then this was not an end of inlined region.
 366           BuildMI(MBB, DL, II).addImm(ID);
 367       } else {
 368         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 369         ID =  DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()));
 370         BuildMI(MBB, DL, II).addImm(ID);
 371       }
 372     }
 373     return true;
 374   }
 375   case Intrinsic::dbg_func_start: {
 376     if (!DW) return true;
 377     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 378     Value *SP = FSI->getSubprogram();
 379
 380     if (DW->ValidDebugInfo(SP, true)) {
 381       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 382       // (most?) gdb expects.
 383       DebugLoc PrevLoc = DL;
 384       DISubprogram Subprogram(cast<GlobalVariable>(SP));
 385       DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 386       std::string Dir, FN;
 387       unsigned SrcFile = DW->getOrCreateSourceID(CompileUnit.getDirectory(Dir),
 388                                                  CompileUnit.getFilename(FN));
 389
 390       if (!Subprogram.describes(MF.getFunction()) && !PrevLoc.isUnknown()) {
 391         // This is a beginning of an inlined function.
 392
 393         // Record the source line.
 394         unsigned Line = Subprogram.getLineNumber();
 395         unsigned LabelID = DW->RecordSourceLine(Line, 0, SrcFile);
 396         setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(SrcFile, Line, 0)));
 397
 398         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 399         BuildMI(MBB, DL, II).addImm(LabelID);
 400         DebugLocTuple PrevLocTpl = MF.getDebugLocTuple(PrevLoc);
 401         DW->RecordInlinedFnStart(FSI, Subprogram, LabelID,
 402                                  PrevLocTpl.Src,
 403                                  PrevLocTpl.Line,
 404                                  PrevLocTpl.Col);
 405       } else {
 406         // Record the source line.
 407         unsigned Line = Subprogram.getLineNumber();
 408         setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(SrcFile, Line, 0)));
 409         DW->RecordSourceLine(Line, 0, SrcFile);
 410         // llvm.dbg.func_start also defines beginning of function scope.
 411         DW->RecordRegionStart(cast<GlobalVariable>(FSI->getSubprogram()));
 412       }
 413     }
 414
 415     return true;
 416   }
 417   case Intrinsic::dbg_declare: {
 418     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 419     Value *Variable = DI->getVariable();
 420     if (DW && DW->ValidDebugInfo(Variable, true)) {
 421       // Determine the address of the declared object.
 422       Value *Address = DI->getAddress();
 423       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 424         Address = BCI->getOperand(0);
 425       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 426       // Don't handle byval struct arguments or VLAs, for example.
 427       if (!AI) break;
 428       DenseMap<const AllocaInst*, int>::iterator SI =
 429         StaticAllocaMap.find(AI);
 430       if (SI == StaticAllocaMap.end()) break; // VLAs.
 431       int FI = SI->second;
 432
 433       // Determine the debug globalvariable.
 434       GlobalValue *GV = cast<GlobalVariable>(Variable);
 435
 436       // Build the DECLARE instruction.
 437       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 438       MachineInstr *DeclareMI
 439         = BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 440       DIVariable DV(cast<GlobalVariable>(GV));
 441       if (!DV.isNull()) {
 442         // This is a local variable
 443         DW->RecordVariableScope(DV, DeclareMI);
 444       }
 445     }
 446     return true;
 447   }
 448   case Intrinsic::eh_exception: {
 449     MVT VT = TLI.getValueType(I->getType());
 450     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 451     default: break;
 452     case TargetLowering::Expand: {
 453       if (!MBB->isLandingPad()) {
 454         // FIXME: Mark exception register as live in.  Hack for PR1508.
 455         unsigned Reg = TLI.getExceptionAddressRegister();
 456         if (Reg) MBB->addLiveIn(Reg);
 457       }
 458       unsigned Reg = TLI.getExceptionAddressRegister();
 459       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 460       unsigned ResultReg = createResultReg(RC);
 461       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 462                                            Reg, RC, RC);
 463       assert(InsertedCopy && "Can't copy address registers!");
 464       InsertedCopy = InsertedCopy;
 465       UpdateValueMap(I, ResultReg);
 466       return true;
 467     }
 468     }
 469     break;
 470   }
 471   case Intrinsic::eh_selector_i32:
 472   case Intrinsic::eh_selector_i64: {
 473     MVT VT = TLI.getValueType(I->getType());
 474     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 475     default: break;
 476     case TargetLowering::Expand: {
 477       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 478                            MVT::i32 : MVT::i64);
 479
 480       if (MMI) {
 481         if (MBB->isLandingPad())
 482           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 483         else {
 484 #ifndef NDEBUG
 485           CatchInfoLost.insert(cast<CallInst>(I));
 486 #endif
 487           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 488           unsigned Reg = TLI.getExceptionSelectorRegister();
 489           if (Reg) MBB->addLiveIn(Reg);
 490         }
 491
 492         unsigned Reg = TLI.getExceptionSelectorRegister();
 493         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 494         unsigned ResultReg = createResultReg(RC);
 495         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 496                                              Reg, RC, RC);
 497         assert(InsertedCopy && "Can't copy address registers!");
 498         InsertedCopy = InsertedCopy;
 499         UpdateValueMap(I, ResultReg);
 500       } else {
 501         unsigned ResultReg =
 502           getRegForValue(Constant::getNullValue(I->getType()));
 503         UpdateValueMap(I, ResultReg);
 504       }
 505       return true;
 506     }
 507     }
 508     break;
 509   }
 510   }
 511   return false;
 512 }
 513
 514 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 515   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 516   MVT DstVT = TLI.getValueType(I->getType());
 517
 518   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 519       DstVT == MVT::Other || !DstVT.isSimple())
 520     // Unhandled type. Halt "fast" selection and bail.
 521     return false;
 522
 523   // Check if the destination type is legal. Or as a special case,
 524   // it may be i1 if we're doing a truncate because that's
 525   // easy and somewhat common.
 526   if (!TLI.isTypeLegal(DstVT))
 527     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 528       // Unhandled type. Halt "fast" selection and bail.
 529       return false;
 530
 531   // Check if the source operand is legal. Or as a special case,
 532   // it may be i1 if we're doing zero-extension because that's
 533   // easy and somewhat common.
 534   if (!TLI.isTypeLegal(SrcVT))
 535     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 536       // Unhandled type. Halt "fast" selection and bail.
 537       return false;
 538
 539   unsigned InputReg = getRegForValue(I->getOperand(0));
 540   if (!InputReg)
 541     // Unhandled operand.  Halt "fast" selection and bail.
 542     return false;
 543
 544   // If the operand is i1, arrange for the high bits in the register to be zero.
 545   if (SrcVT == MVT::i1) {
 546    SrcVT = TLI.getTypeToTransformTo(SrcVT);
 547    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 548    if (!InputReg)
 549      return false;
 550   }
 551   // If the result is i1, truncate to the target's type for i1 first.
 552   if (DstVT == MVT::i1)
 553     DstVT = TLI.getTypeToTransformTo(DstVT);
 554
 555   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 556                                   DstVT.getSimpleVT(),
 557                                   Opcode,
 558                                   InputReg);
 559   if (!ResultReg)
 560     return false;
 561
 562   UpdateValueMap(I, ResultReg);
 563   return true;
 564 }
 565
 566 bool FastISel::SelectBitCast(User *I) {
 567   // If the bitcast doesn't change the type, just use the operand value.
 568   if (I->getType() == I->getOperand(0)->getType()) {
 569     unsigned Reg = getRegForValue(I->getOperand(0));
 570     if (Reg == 0)
 571       return false;
 572     UpdateValueMap(I, Reg);
 573     return true;
 574   }
 575
 576   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 577   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 578   MVT DstVT = TLI.getValueType(I->getType());
 579
 580   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 581       DstVT == MVT::Other || !DstVT.isSimple() ||
 582       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 583     // Unhandled type. Halt "fast" selection and bail.
 584     return false;
 585
 586   unsigned Op0 = getRegForValue(I->getOperand(0));
 587   if (Op0 == 0)
 588     // Unhandled operand. Halt "fast" selection and bail.
 589     return false;
 590
 591   // First, try to perform the bitcast by inserting a reg-reg copy.
 592   unsigned ResultReg = 0;
 593   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 594     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 595     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 596     ResultReg = createResultReg(DstClass);
 597
 598     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 599                                          Op0, DstClass, SrcClass);
 600     if (!InsertedCopy)
 601       ResultReg = 0;
 602   }
 603
 604   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 605   if (!ResultReg)
 606     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 607                            ISD::BIT_CONVERT, Op0);
 608
 609   if (!ResultReg)
 610     return false;
 611
 612   UpdateValueMap(I, ResultReg);
 613   return true;
 614 }
 615
 616 bool
 617 FastISel::SelectInstruction(Instruction *I) {
 618   return SelectOperator(I, I->getOpcode());
 619 }
 620
 621 /// FastEmitBranch - Emit an unconditional branch to the given block,
 622 /// unless it is the immediate (fall-through) successor, and update
 623 /// the CFG.
 624 void
 625 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 626   MachineFunction::iterator NextMBB =
 627      next(MachineFunction::iterator(MBB));
 628
 629   if (MBB->isLayoutSuccessor(MSucc)) {
 630     // The unconditional fall-through case, which needs no instructions.
 631   } else {
 632     // The unconditional branch case.
 633     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 634   }
 635   MBB->addSuccessor(MSucc);
 636 }
 637
 638 bool
 639 FastISel::SelectOperator(User *I, unsigned Opcode) {
 640   switch (Opcode) {
 641   case Instruction::Add: {
 642     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 643     return SelectBinaryOp(I, Opc);
 644   }
 645   case Instruction::Sub: {
 646     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 647     return SelectBinaryOp(I, Opc);
 648   }
 649   case Instruction::Mul: {
 650     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 651     return SelectBinaryOp(I, Opc);
 652   }
 653   case Instruction::SDiv:
 654     return SelectBinaryOp(I, ISD::SDIV);
 655   case Instruction::UDiv:
 656     return SelectBinaryOp(I, ISD::UDIV);
 657   case Instruction::FDiv:
 658     return SelectBinaryOp(I, ISD::FDIV);
 659   case Instruction::SRem:
 660     return SelectBinaryOp(I, ISD::SREM);
 661   case Instruction::URem:
 662     return SelectBinaryOp(I, ISD::UREM);
 663   case Instruction::FRem:
 664     return SelectBinaryOp(I, ISD::FREM);
 665   case Instruction::Shl:
 666     return SelectBinaryOp(I, ISD::SHL);
 667   case Instruction::LShr:
 668     return SelectBinaryOp(I, ISD::SRL);
 669   case Instruction::AShr:
 670     return SelectBinaryOp(I, ISD::SRA);
 671   case Instruction::And:
 672     return SelectBinaryOp(I, ISD::AND);
 673   case Instruction::Or:
 674     return SelectBinaryOp(I, ISD::OR);
 675   case Instruction::Xor:
 676     return SelectBinaryOp(I, ISD::XOR);
 677
 678   case Instruction::GetElementPtr:
 679     return SelectGetElementPtr(I);
 680
 681   case Instruction::Br: {
 682     BranchInst *BI = cast<BranchInst>(I);
 683
 684     if (BI->isUnconditional()) {
 685       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 686       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 687       FastEmitBranch(MSucc);
 688       return true;
 689     }
 690
 691     // Conditional branches are not handed yet.
 692     // Halt "fast" selection and bail.
 693     return false;
 694   }
 695
 696   case Instruction::Unreachable:
 697     // Nothing to emit.
 698     return true;
 699
 700   case Instruction::PHI:
 701     // PHI nodes are already emitted.
 702     return true;
 703
 704   case Instruction::Alloca:
 705     // FunctionLowering has the static-sized case covered.
 706     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 707       return true;
 708
 709     // Dynamic-sized alloca is not handled yet.
 710     return false;
 711
 712   case Instruction::Call:
 713     return SelectCall(I);
 714
 715   case Instruction::BitCast:
 716     return SelectBitCast(I);
 717
 718   case Instruction::FPToSI:
 719     return SelectCast(I, ISD::FP_TO_SINT);
 720   case Instruction::ZExt:
 721     return SelectCast(I, ISD::ZERO_EXTEND);
 722   case Instruction::SExt:
 723     return SelectCast(I, ISD::SIGN_EXTEND);
 724   case Instruction::Trunc:
 725     return SelectCast(I, ISD::TRUNCATE);
 726   case Instruction::SIToFP:
 727     return SelectCast(I, ISD::SINT_TO_FP);
 728
 729   case Instruction::IntToPtr: // Deliberate fall-through.
 730   case Instruction::PtrToInt: {
 731     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 732     MVT DstVT = TLI.getValueType(I->getType());
 733     if (DstVT.bitsGT(SrcVT))
 734       return SelectCast(I, ISD::ZERO_EXTEND);
 735     if (DstVT.bitsLT(SrcVT))
 736       return SelectCast(I, ISD::TRUNCATE);
 737     unsigned Reg = getRegForValue(I->getOperand(0));
 738     if (Reg == 0) return false;
 739     UpdateValueMap(I, Reg);
 740     return true;
 741   }
 742
 743   default:
 744     // Unhandled instruction. Halt "fast" selection and bail.
 745     return false;
 746   }
 747 }
 748
 749 FastISel::FastISel(MachineFunction &mf,
 750                    MachineModuleInfo *mmi,
 751                    DwarfWriter *dw,
 752                    DenseMap<const Value *, unsigned> &vm,
 753                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 754                    DenseMap<const AllocaInst *, int> &am
 755 #ifndef NDEBUG
 756                    , SmallSet<Instruction*, 8> &cil
 757 #endif
 758                    )
 759   : MBB(0),
 760     ValueMap(vm),
 761     MBBMap(bm),
 762     StaticAllocaMap(am),
 763 #ifndef NDEBUG
 764     CatchInfoLost(cil),
 765 #endif
 766     MF(mf),
 767     MMI(mmi),
 768     DW(dw),
 769     MRI(MF.getRegInfo()),
 770     MFI(*MF.getFrameInfo()),
 771     MCP(*MF.getConstantPool()),
 772     TM(MF.getTarget()),
 773     TD(*TM.getTargetData()),
 774     TII(*TM.getInstrInfo()),
 775     TLI(*TM.getTargetLowering()) {
 776 }
 777
 778 FastISel::~FastISel() {}
 779
 780 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 781                              ISD::NodeType) {
 782   return 0;
 783 }
 784
 785 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 786                               ISD::NodeType, unsigned /*Op0*/) {
 787   return 0;
 788 }
 789
 790 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 791                                ISD::NodeType, unsigned /*Op0*/,
 792                                unsigned /*Op0*/) {
 793   return 0;
 794 }
 795
 796 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 797                               ISD::NodeType, uint64_t /*Imm*/) {
 798   return 0;
 799 }
 800
 801 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 802                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 803   return 0;
 804 }
 805
 806 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 807                                ISD::NodeType, unsigned /*Op0*/,
 808                                uint64_t /*Imm*/) {
 809   return 0;
 810 }
 811
 812 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 813                                ISD::NodeType, unsigned /*Op0*/,
 814                                ConstantFP * /*FPImm*/) {
 815   return 0;
 816 }
 817
 818 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 819                                 ISD::NodeType,
 820                                 unsigned /*Op0*/, unsigned /*Op1*/,
 821                                 uint64_t /*Imm*/) {
 822   return 0;
 823 }
 824
 825 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 826 /// to emit an instruction with an immediate operand using FastEmit_ri.
 827 /// If that fails, it materializes the immediate into a register and try
 828 /// FastEmit_rr instead.
 829 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 830                                 unsigned Op0, uint64_t Imm,
 831                                 MVT::SimpleValueType ImmType) {
 832   // First check if immediate type is legal. If not, we can't use the ri form.
 833   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 834   if (ResultReg != 0)
 835     return ResultReg;
 836   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 837   if (MaterialReg == 0)
 838     return 0;
 839   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 840 }
 841
 842 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 843 /// to emit an instruction with a floating-point immediate operand using
 844 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 845 /// and try FastEmit_rr instead.
 846 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 847                                 unsigned Op0, ConstantFP *FPImm,
 848                                 MVT::SimpleValueType ImmType) {
 849   // First check if immediate type is legal. If not, we can't use the rf form.
 850   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 851   if (ResultReg != 0)
 852     return ResultReg;
 853
 854   // Materialize the constant in a register.
 855   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 856   if (MaterialReg == 0) {
 857     // If the target doesn't have a way to directly enter a floating-point
 858     // value into a register, use an alternate approach.
 859     // TODO: The current approach only supports floating-point constants
 860     // that can be constructed by conversion from integer values. This should
 861     // be replaced by code that creates a load from a constant-pool entry,
 862     // which will require some target-specific work.
 863     const APFloat &Flt = FPImm->getValueAPF();
 864     MVT IntVT = TLI.getPointerTy();
 865
 866     uint64_t x[2];
 867     uint32_t IntBitWidth = IntVT.getSizeInBits();
 868     bool isExact;
 869     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 870                              APFloat::rmTowardZero, &isExact);
 871     if (!isExact)
 872       return 0;
 873     APInt IntVal(IntBitWidth, 2, x);
 874
 875     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 876                                      ISD::Constant, IntVal.getZExtValue());
 877     if (IntegerReg == 0)
 878       return 0;
 879     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 880                              ISD::SINT_TO_FP, IntegerReg);
 881     if (MaterialReg == 0)
 882       return 0;
 883   }
 884   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 885 }
 886
 887 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 888   return MRI.createVirtualRegister(RC);
 889 }
 890
 891 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 892                                  const TargetRegisterClass* RC) {
 893   unsigned ResultReg = createResultReg(RC);
 894   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 895
 896   BuildMI(MBB, DL, II, ResultReg);
 897   return ResultReg;
 898 }
 899
 900 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 901                                   const TargetRegisterClass *RC,
 902                                   unsigned Op0) {
 903   unsigned ResultReg = createResultReg(RC);
 904   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 905
 906   if (II.getNumDefs() >= 1)
 907     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 908   else {
 909     BuildMI(MBB, DL, II).addReg(Op0);
 910     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 911                                          II.ImplicitDefs[0], RC, RC);
 912     if (!InsertedCopy)
 913       ResultReg = 0;
 914   }
 915
 916   return ResultReg;
 917 }
 918
 919 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 920                                    const TargetRegisterClass *RC,
 921                                    unsigned Op0, unsigned Op1) {
 922   unsigned ResultReg = createResultReg(RC);
 923   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 924
 925   if (II.getNumDefs() >= 1)
 926     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 927   else {
 928     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 929     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 930                                          II.ImplicitDefs[0], RC, RC);
 931     if (!InsertedCopy)
 932       ResultReg = 0;
 933   }
 934   return ResultReg;
 935 }
 936
 937 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 938                                    const TargetRegisterClass *RC,
 939                                    unsigned Op0, uint64_t Imm) {
 940   unsigned ResultReg = createResultReg(RC);
 941   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 942
 943   if (II.getNumDefs() >= 1)
 944     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 945   else {
 946     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 947     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 948                                          II.ImplicitDefs[0], RC, RC);
 949     if (!InsertedCopy)
 950       ResultReg = 0;
 951   }
 952   return ResultReg;
 953 }
 954
 955 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 956                                    const TargetRegisterClass *RC,
 957                                    unsigned Op0, ConstantFP *FPImm) {
 958   unsigned ResultReg = createResultReg(RC);
 959   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 960
 961   if (II.getNumDefs() >= 1)
 962     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 963   else {
 964     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 965     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 966                                          II.ImplicitDefs[0], RC, RC);
 967     if (!InsertedCopy)
 968       ResultReg = 0;
 969   }
 970   return ResultReg;
 971 }
 972
 973 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 974                                     const TargetRegisterClass *RC,
 975                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 976   unsigned ResultReg = createResultReg(RC);
 977   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 978
 979   if (II.getNumDefs() >= 1)
 980     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 981   else {
 982     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 983     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 984                                          II.ImplicitDefs[0], RC, RC);
 985     if (!InsertedCopy)
 986       ResultReg = 0;
 987   }
 988   return ResultReg;
 989 }
 990
 991 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 992                                   const TargetRegisterClass *RC,
 993                                   uint64_t Imm) {
 994   unsigned ResultReg = createResultReg(RC);
 995   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 996
 997   if (II.getNumDefs() >= 1)
 998     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 999   else {
1000     BuildMI(MBB, DL, II).addImm(Imm);
1001     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1002                                          II.ImplicitDefs[0], RC, RC);
1003     if (!InsertedCopy)
1004       ResultReg = 0;
1005   }
1006   return ResultReg;
1007 }
1008
1009 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
1010                                               unsigned Op0, uint32_t Idx) {
1011   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
1012
1013   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1014   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
1015
1016   if (II.getNumDefs() >= 1)
1017     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1018   else {
1019     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1020     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1021                                          II.ImplicitDefs[0], RC, RC);
1022     if (!InsertedCopy)
1023       ResultReg = 0;
1024   }
1025   return ResultReg;
1026 }
1027
1028 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1029 /// with all but the least significant bit set to zero.
1030 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
1031   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1032 }